git.sur5r.net Git - freertos/blob - Demo/ARM7_STR71x_IAR/vect.s79

   1 #include "FreeRTOSConfig.h"\r
   2 \r
   3 IVR_ADDR                 DEFINE    0xFFFFF818\r
   4 \r
   5 ;*******************************************************************************\r
   6 ;              Import  the Reset_Handler address from 71x_init.s\r
   7 ;*******************************************************************************\r
   8 \r
   9         IMPORT __program_start\r
  10 \r
  11 ;*******************************************************************************\r
  12 ;                      Import exception handlers\r
  13 ;*******************************************************************************\r
  14 \r
  15         IMPORT  vPortYieldProcessor             ; FreeRTOS SWI handler\r
  16 \r
  17 ;*******************************************************************************\r
  18 ;                   Import IRQ handlers from 71x_it.c\r
  19 ;*******************************************************************************\r
  20 \r
  21         IMPORT  vPortNonPreemptiveTick  ; Cooperative FreeRTOS tick handler\r
  22                 IMPORT  vPortPreemptiveTickISR  ; Preemptive FreeRTOS tick handler\r
  23                 IMPORT  vSerialISREntry                 ; Demo serial port handler\r
  24 \r
  25 ;*******************************************************************************\r
  26 ;            Export Peripherals IRQ handlers table address\r
  27 ;*******************************************************************************\r
  28 \r
  29         CODE32\r
  30 \r
  31 \r
  32         LDR     PC, Reset_Addr\r
  33         LDR     PC, Undefined_Addr\r
  34         LDR     PC, SWI_Addr\r
  35         LDR     PC, Prefetch_Addr\r
  36         LDR     PC, Abort_Addr\r
  37         NOP                             ; Reserved vector\r
  38         LDR     PC, =IVR_ADDR\r
  39         LDR     PC, FIQ_Addr\r
  40 \r
  41 \r
  42 \r
  43 ;*******************************************************************************\r
  44 ;               Exception handlers address table\r
  45 ;*******************************************************************************\r
  46 \r
  47 Reset_Addr      DCD     __program_start\r
  48 Undefined_Addr  DCD     UndefinedHandler\r
  49 SWI_Addr        DCD     vPortYieldProcessor\r
  50 Prefetch_Addr   DCD     PrefetchAbortHandler\r
  51 Abort_Addr      DCD     DataAbortHandler\r
  52                 DCD     0               ; Reserved vector\r
  53 IRQ_Addr        DCD     IRQHandler\r
  54 FIQ_Addr        DCD     FIQHandler\r
  55 \r
  56 ;*******************************************************************************\r
  57 ;              Peripherals IRQ handlers address table\r
  58 ;*******************************************************************************\r
  59 \r
  60                                 EXPORT  T0TIMI_Addr\r
  61 \r
  62 T0TIMI_Addr     DCD  DefaultISR\r
  63 FLASH_Addr      DCD  DefaultISR\r
  64 RCCU_Addr       DCD  DefaultISR\r
  65 RTC_Addr        DCD  DefaultISR\r
  66 #if configUSE_PREEMPTION == 0\r
  67 WDG_Addr        DCD  vPortNonPreemptiveTick     ; Tick ISR if the cooperative scheduler is used.\r
  68 #else\r
  69 WDG_Addr                DCD  vPortPreemptiveTickISR     ; Tick ISR if the preemptive scheduler is used.\r
  70 #endif\r
  71 XTI_Addr        DCD  DefaultISR\r
  72 USBHP_Addr      DCD  DefaultISR\r
  73 I2C0ITERR_Addr  DCD  DefaultISR\r
  74 I2C1ITERR_ADDR  DCD  DefaultISR\r
  75 UART0_Addr      DCD  vSerialISREntry\r
  76 UART1_Addr      DCD  DefaultISR\r
  77 UART2_ADDR      DCD  DefaultISR\r
  78 UART3_ADDR      DCD  DefaultISR\r
  79 BSPI0_ADDR      DCD  DefaultISR\r
  80 BSPI1_Addr      DCD  DefaultISR\r
  81 I2C0_Addr       DCD  DefaultISR\r
  82 I2C1_Addr       DCD  DefaultISR\r
  83 CAN_Addr        DCD  DefaultISR\r
  84 ADC12_Addr      DCD  DefaultISR\r
  85 T1TIMI_Addr     DCD  DefaultISR\r
  86 T2TIMI_Addr     DCD  DefaultISR\r
  87 T3TIMI_Addr     DCD  DefaultISR\r
  88                 DCD  0                  ; reserved\r
  89                 DCD  0                  ; reserved\r
  90                 DCD  0                  ; reserved\r
  91 HDLC_Addr       DCD  DefaultISR\r
  92 USBLP_Addr      DCD  DefaultISR\r
  93                 DCD  0                  ; reserved\r
  94                 DCD  0                  ; reserved\r
  95 T0TOI_Addr      DCD  DefaultISR\r
  96 T0OC1_Addr      DCD  DefaultISR\r
  97 T0OC2_Addr      DCD  DefaultISR\r
  98 \r
  99 \r
 100 ;*******************************************************************************\r
 101 ;                         Exception Handlers\r
 102 ;*******************************************************************************\r
 103 \r
 104 \r
 105 UndefinedHandler\r
 106                 b       UndefinedHandler\r
 107 \r
 108 PrefetchAbortHandler\r
 109                 b       PrefetchAbortHandler\r
 110 \r
 111 DataAbortHandler\r
 112                 b       DataAbortHandler\r
 113 \r
 114 IRQHandler\r
 115                 b       DefaultISR\r
 116 \r
 117 FIQHandler\r
 118                 b       FIQHandler\r
 119 \r
 120 DefaultISR\r
 121                 b       DefaultISR\r
 122 \r
 123 \r
 124 \r
 125        LTORG\r
 126 \r
 127        END\r