git.sur5r.net Git - freertos/blob - Demo/CORTEX_LM3S6965_IAR/LuminaryDrivers/hw_hibernate.h

   1 //*****************************************************************************\r
   2 //\r
   3 // hw_hibernate.h - Defines and Macros for the Hibernation module.\r
   4 //\r
   5 // Copyright (c) 2007 Luminary Micro, Inc.  All rights reserved.\r
   6 // \r
   7 // Software License Agreement\r
   8 // \r
   9 // Luminary Micro, Inc. (LMI) is supplying this software for use solely and\r
  10 // exclusively on LMI's microcontroller products.\r
  11 // \r
  12 // The software is owned by LMI and/or its suppliers, and is protected under\r
  13 // applicable copyright laws.  All rights are reserved.  Any use in violation\r
  14 // of the foregoing restrictions may subject the user to criminal sanctions\r
  15 // under applicable laws, as well as to civil liability for the breach of the\r
  16 // terms and conditions of this license.\r
  17 // \r
  18 // THIS SOFTWARE IS PROVIDED "AS IS".  NO WARRANTIES, WHETHER EXPRESS, IMPLIED\r
  19 // OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF\r
  20 // MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.\r
  21 // LMI SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR\r
  22 // CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.\r
  23 // \r
  24 // This is part of revision 1408 of the Stellaris Peripheral Driver Library.\r
  25 //\r
  26 //*****************************************************************************\r
  27 \r
  28 #ifndef __HW_HIBERNATE_H__\r
  29 #define __HW_HIBERNATE_H__\r
  30 \r
  31 //*****************************************************************************\r
  32 //\r
  33 // The following define the addresses of the hibernation module registers.\r
  34 //\r
  35 //*****************************************************************************\r
  36 #define HIB_RTCC                0x400fc000  // Hibernate RTC counter\r
  37 #define HIB_RTCM0               0x400fc004  // Hibernate RTC match 0\r
  38 #define HIB_RTCM1               0x400fc008  // Hibernate RTC match 1\r
  39 #define HIB_RTCLD               0x400fc00C  // Hibernate RTC load\r
  40 #define HIB_CTL                 0x400fc010  // Hibernate RTC control\r
  41 #define HIB_IM                  0x400fc014  // Hibernate interrupt mask\r
  42 #define HIB_RIS                 0x400fc018  // Hibernate raw interrupt status\r
  43 #define HIB_MIS                 0x400fc01C  // Hibernate masked interrupt stat\r
  44 #define HIB_IC                  0x400fc020  // Hibernate interrupt clear\r
  45 #define HIB_RTCT                0x400fc024  // Hibernate RTC trim\r
  46 #define HIB_DATA                0x400fc030  // Hibernate data area\r
  47 #define HIB_DATA_END            0x400fc130  // end of data area, exclusive\r
  48 \r
  49 //*****************************************************************************\r
  50 //\r
  51 // The following define the bit fields in the Hibernate RTC counter register.\r
  52 //\r
  53 //*****************************************************************************\r
  54 #define HIB_RTCC_MASK           0xffffffff  // RTC counter mask\r
  55 \r
  56 //*****************************************************************************\r
  57 //\r
  58 // The following define the bit fields in the Hibernate RTC match 0 register.\r
  59 //\r
  60 //*****************************************************************************\r
  61 #define HIB_RTCM0_MASK          0xffffffff  // RTC match 0 mask\r
  62 \r
  63 //*****************************************************************************\r
  64 //\r
  65 // The following define the bit fields in the Hibernate RTC match 1 register.\r
  66 //\r
  67 //*****************************************************************************\r
  68 #define HIB_RTCM1_MASK          0xffffffff  // RTC match 1 mask\r
  69 \r
  70 //*****************************************************************************\r
  71 //\r
  72 // The following define the bit fields in the Hibernate RTC load register.\r
  73 //\r
  74 //*****************************************************************************\r
  75 #define HIB_RTCLD_MASK          0xffffffff  // RTC load mask\r
  76 \r
  77 //*****************************************************************************\r
  78 //\r
  79 // The following define the bit fields in the Hibernate control register\r
  80 //\r
  81 //*****************************************************************************\r
  82 #define HIB_CTL_VABORT          0x00000080  // low bat abort\r
  83 #define HIB_CTL_CLK32EN         0x00000040  // enable clock/oscillator\r
  84 #define HIB_CTL_LOWBATEN        0x00000020  // enable low battery detect\r
  85 #define HIB_CTL_PINWEN          0x00000010  // enable wake on WAKE pin\r
  86 #define HIB_CTL_RTCWEN          0x00000008  // enable wake on RTC match\r
  87 #define HIB_CTL_CLKSEL          0x00000004  // clock input selection\r
  88 #define HIB_CTL_HIBREQ          0x00000002  // request hibernation\r
  89 #define HIB_CTL_RTCEN           0x00000001  // RTC enable\r
  90 \r
  91 //*****************************************************************************\r
  92 //\r
  93 // The following define the bit fields in the Hibernate interrupt mask reg.\r
  94 //\r
  95 //*****************************************************************************\r
  96 #define HIB_IM_EXTW             0x00000008  // wake from external pin interrupt\r
  97 #define HIB_IM_LOWBAT           0x00000004  // low battery interrupt\r
  98 #define HIB_IM_RTCALT1          0x00000002  // RTC match 1 interrupt\r
  99 #define HIB_IM_RTCALT0          0x00000001  // RTC match 0 interrupt\r
 100 \r
 101 //*****************************************************************************\r
 102 //\r
 103 // The following define the bit fields in the Hibernate raw interrupt status.\r
 104 //\r
 105 //*****************************************************************************\r
 106 #define HIB_RIS_EXTW            0x00000008  // wake from external pin interrupt\r
 107 #define HIB_RIS_LOWBAT          0x00000004  // low battery interrupt\r
 108 #define HIB_RIS_RTCALT1         0x00000002  // RTC match 1 interrupt\r
 109 #define HIB_RID_RTCALT0         0x00000001  // RTC match 0 interrupt\r
 110 \r
 111 //*****************************************************************************\r
 112 //\r
 113 // The following define the bit fields in the Hibernate masked int status.\r
 114 //\r
 115 //*****************************************************************************\r
 116 #define HIB_MIS_EXTW            0x00000008  // wake from external pin interrupt\r
 117 #define HIB_MIS_LOWBAT          0x00000004  // low battery interrupt\r
 118 #define HIB_MIS_RTCALT1         0x00000002  // RTC match 1 interrupt\r
 119 #define HIB_MID_RTCALT0         0x00000001  // RTC match 0 interrupt\r
 120 \r
 121 //*****************************************************************************\r
 122 //\r
 123 // The following define the bit fields in the Hibernate interrupt clear reg.\r
 124 //\r
 125 //*****************************************************************************\r
 126 #define HIB_IC_EXTW             0x00000008  // wake from external pin interrupt\r
 127 #define HIB_IC_LOWBAT           0x00000004  // low battery interrupt\r
 128 #define HIB_IC_RTCALT1          0x00000002  // RTC match 1 interrupt\r
 129 #define HIB_IC_RTCALT0          0x00000001  // RTC match 0 interrupt\r
 130 \r
 131 //*****************************************************************************\r
 132 //\r
 133 // The following define the bit fields in the Hibernate RTC trim register.\r
 134 //\r
 135 //*****************************************************************************\r
 136 #define HIB_RTCT_MASK           0x0000ffff  // RTC trim mask\r
 137 \r
 138 //*****************************************************************************\r
 139 //\r
 140 // The following define the bit fields in the Hibernate data register.\r
 141 //\r
 142 //*****************************************************************************\r
 143 #define HIB_DATA_MASK           0xffffffff  // NV memory data mask\r
 144 \r
 145 #endif // __HW_HIBERNATE_H__\r