git.sur5r.net Git - freertos/blob - Demo/CORTEX_LPC1768_GCC_RedSuite/src/LPC17xx.h

   1 /**************************************************************************//**\r
   2  * @file     LPC17xx.h\r
   3  * @brief    CMSIS Cortex-M3 Core Peripheral Access Layer Header File for \r
   4  *           NXP LPC17xx Device Series\r
   5  * @version: V1.09\r
   6  * @date:    17. March 2010\r
   7 \r
   8  *\r
   9  * @note\r
  10  * Copyright (C) 2009 ARM Limited. All rights reserved.\r
  11  *\r
  12  * @par\r
  13  * ARM Limited (ARM) is supplying this software for use with Cortex-M \r
  14  * processor based microcontrollers.  This file can be freely distributed \r
  15  * within development tools that are supporting such ARM based processors. \r
  16  *\r
  17  * @par\r
  18  * THIS SOFTWARE IS PROVIDED "AS IS".  NO WARRANTIES, WHETHER EXPRESS, IMPLIED\r
  19  * OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF\r
  20  * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.\r
  21  * ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR\r
  22  * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.\r
  23  *\r
  24  ******************************************************************************/\r
  25 \r
  26 \r
  27 #ifndef __LPC17xx_H__\r
  28 #define __LPC17xx_H__\r
  29 \r
  30 /*\r
  31  * ==========================================================================\r
  32  * ---------- Interrupt Number Definition -----------------------------------\r
  33  * ==========================================================================\r
  34  */\r
  35 \r
  36 typedef enum IRQn\r
  37 {\r
  38 /******  Cortex-M3 Processor Exceptions Numbers ***************************************************/\r
  39   NonMaskableInt_IRQn           = -14,      /*!< 2 Non Maskable Interrupt                         */\r
  40   MemoryManagement_IRQn         = -12,      /*!< 4 Cortex-M3 Memory Management Interrupt          */\r
  41   BusFault_IRQn                 = -11,      /*!< 5 Cortex-M3 Bus Fault Interrupt                  */\r
  42   UsageFault_IRQn               = -10,      /*!< 6 Cortex-M3 Usage Fault Interrupt                */\r
  43   SVCall_IRQn                   = -5,       /*!< 11 Cortex-M3 SV Call Interrupt                   */\r
  44   DebugMonitor_IRQn             = -4,       /*!< 12 Cortex-M3 Debug Monitor Interrupt             */\r
  45   PendSV_IRQn                   = -2,       /*!< 14 Cortex-M3 Pend SV Interrupt                   */\r
  46   SysTick_IRQn                  = -1,       /*!< 15 Cortex-M3 System Tick Interrupt               */\r
  47 \r
  48 /******  LPC17xx Specific Interrupt Numbers *******************************************************/\r
  49   WDT_IRQn                      = 0,        /*!< Watchdog Timer Interrupt                         */\r
  50   TIMER0_IRQn                   = 1,        /*!< Timer0 Interrupt                                 */\r
  51   TIMER1_IRQn                   = 2,        /*!< Timer1 Interrupt                                 */\r
  52   TIMER2_IRQn                   = 3,        /*!< Timer2 Interrupt                                 */\r
  53   TIMER3_IRQn                   = 4,        /*!< Timer3 Interrupt                                 */\r
  54   UART0_IRQn                    = 5,        /*!< UART0 Interrupt                                  */\r
  55   UART1_IRQn                    = 6,        /*!< UART1 Interrupt                                  */\r
  56   UART2_IRQn                    = 7,        /*!< UART2 Interrupt                                  */\r
  57   UART3_IRQn                    = 8,        /*!< UART3 Interrupt                                  */\r
  58   PWM1_IRQn                     = 9,        /*!< PWM1 Interrupt                                   */\r
  59   I2C0_IRQn                     = 10,       /*!< I2C0 Interrupt                                   */\r
  60   I2C1_IRQn                     = 11,       /*!< I2C1 Interrupt                                   */\r
  61   I2C2_IRQn                     = 12,       /*!< I2C2 Interrupt                                   */\r
  62   SPI_IRQn                      = 13,       /*!< SPI Interrupt                                    */\r
  63   SSP0_IRQn                     = 14,       /*!< SSP0 Interrupt                                   */\r
  64   SSP1_IRQn                     = 15,       /*!< SSP1 Interrupt                                   */\r
  65   PLL0_IRQn                     = 16,       /*!< PLL0 Lock (Main PLL) Interrupt                   */\r
  66   RTC_IRQn                      = 17,       /*!< Real Time Clock Interrupt                        */\r
  67   EINT0_IRQn                    = 18,       /*!< External Interrupt 0 Interrupt                   */\r
  68   EINT1_IRQn                    = 19,       /*!< External Interrupt 1 Interrupt                   */\r
  69   EINT2_IRQn                    = 20,       /*!< External Interrupt 2 Interrupt                   */\r
  70   EINT3_IRQn                    = 21,       /*!< External Interrupt 3 Interrupt                   */\r
  71   ADC_IRQn                      = 22,       /*!< A/D Converter Interrupt                          */\r
  72   BOD_IRQn                      = 23,       /*!< Brown-Out Detect Interrupt                       */\r
  73   USB_IRQn                      = 24,       /*!< USB Interrupt                                    */\r
  74   CAN_IRQn                      = 25,       /*!< CAN Interrupt                                    */\r
  75   DMA_IRQn                      = 26,       /*!< General Purpose DMA Interrupt                    */\r
  76   I2S_IRQn                      = 27,       /*!< I2S Interrupt                                    */\r
  77   ENET_IRQn                     = 28,       /*!< Ethernet Interrupt                               */\r
  78   RIT_IRQn                      = 29,       /*!< Repetitive Interrupt Timer Interrupt             */\r
  79   MCPWM_IRQn                    = 30,       /*!< Motor Control PWM Interrupt                      */\r
  80   QEI_IRQn                      = 31,       /*!< Quadrature Encoder Interface Interrupt           */\r
  81   PLL1_IRQn                     = 32,       /*!< PLL1 Lock (USB PLL) Interrupt                    */\r
  82   USBActivity_IRQn              = 33,       /* USB Activity interrupt                             */\r
  83   CANActivity_IRQn              = 34,       /* CAN Activity interrupt                             */\r
  84 } IRQn_Type;\r
  85 \r
  86 \r
  87 /*\r
  88  * ==========================================================================\r
  89  * ----------- Processor and Core Peripheral Section ------------------------\r
  90  * ==========================================================================\r
  91  */\r
  92 \r
  93 /* Configuration of the Cortex-M3 Processor and Core Peripherals */\r
  94 #define __MPU_PRESENT             1         /*!< MPU present or not                               */\r
  95 #define __NVIC_PRIO_BITS          5         /*!< Number of Bits used for Priority Levels          */\r
  96 #define __Vendor_SysTickConfig    0         /*!< Set to 1 if different SysTick Config is used     */\r
  97 \r
  98 \r
  99 #include "core_cm3.h"                       /* Cortex-M3 processor and core peripherals           */\r
 100 #include "system_LPC17xx.h"                 /* System Header                                      */\r
 101 \r
 102 \r
 103 /******************************************************************************/\r
 104 /*                Device Specific Peripheral registers structures             */\r
 105 /******************************************************************************/\r
 106 \r
 107 #if defined ( __CC_ARM   )\r
 108 #pragma anon_unions\r
 109 #endif\r
 110 \r
 111 /*------------- System Control (SC) ------------------------------------------*/\r
 112 typedef struct\r
 113 {\r
 114   __IO uint32_t FLASHCFG;               /* Flash Accelerator Module           */\r
 115        uint32_t RESERVED0[31];\r
 116   __IO uint32_t PLL0CON;                /* Clocking and Power Control         */\r
 117   __IO uint32_t PLL0CFG;\r
 118   __I  uint32_t PLL0STAT;\r
 119   __O  uint32_t PLL0FEED;\r
 120        uint32_t RESERVED1[4];\r
 121   __IO uint32_t PLL1CON;\r
 122   __IO uint32_t PLL1CFG;\r
 123   __I  uint32_t PLL1STAT;\r
 124   __O  uint32_t PLL1FEED;\r
 125        uint32_t RESERVED2[4];\r
 126   __IO uint32_t PCON;\r
 127   __IO uint32_t PCONP;\r
 128        uint32_t RESERVED3[15];\r
 129   __IO uint32_t CCLKCFG;\r
 130   __IO uint32_t USBCLKCFG;\r
 131   __IO uint32_t CLKSRCSEL;\r
 132   __IO uint32_t CANSLEEPCLR;\r
 133   __IO uint32_t CANWAKEFLAGS;\r
 134        uint32_t RESERVED4[10];\r
 135   __IO uint32_t EXTINT;                 /* External Interrupts                */\r
 136        uint32_t RESERVED5;\r
 137   __IO uint32_t EXTMODE;\r
 138   __IO uint32_t EXTPOLAR;\r
 139        uint32_t RESERVED6[12];\r
 140   __IO uint32_t RSID;                   /* Reset                              */\r
 141        uint32_t RESERVED7[7];\r
 142   __IO uint32_t SCS;                    /* Syscon Miscellaneous Registers     */\r
 143   __IO uint32_t IRCTRIM;                /* Clock Dividers                     */\r
 144   __IO uint32_t PCLKSEL0;\r
 145   __IO uint32_t PCLKSEL1;\r
 146        uint32_t RESERVED8[4];\r
 147   __IO uint32_t USBIntSt;               /* USB Device/OTG Interrupt Register  */\r
 148   __IO uint32_t DMAREQSEL;\r
 149   __IO uint32_t CLKOUTCFG;              /* Clock Output Configuration         */\r
 150  } LPC_SC_TypeDef;\r
 151 \r
 152 /*------------- Pin Connect Block (PINCON) -----------------------------------*/\r
 153 typedef struct\r
 154 {\r
 155   __IO uint32_t PINSEL0;\r
 156   __IO uint32_t PINSEL1;\r
 157   __IO uint32_t PINSEL2;\r
 158   __IO uint32_t PINSEL3;\r
 159   __IO uint32_t PINSEL4;\r
 160   __IO uint32_t PINSEL5;\r
 161   __IO uint32_t PINSEL6;\r
 162   __IO uint32_t PINSEL7;\r
 163   __IO uint32_t PINSEL8;\r
 164   __IO uint32_t PINSEL9;\r
 165   __IO uint32_t PINSEL10;\r
 166        uint32_t RESERVED0[5];\r
 167   __IO uint32_t PINMODE0;\r
 168   __IO uint32_t PINMODE1;\r
 169   __IO uint32_t PINMODE2;\r
 170   __IO uint32_t PINMODE3;\r
 171   __IO uint32_t PINMODE4;\r
 172   __IO uint32_t PINMODE5;\r
 173   __IO uint32_t PINMODE6;\r
 174   __IO uint32_t PINMODE7;\r
 175   __IO uint32_t PINMODE8;\r
 176   __IO uint32_t PINMODE9;\r
 177   __IO uint32_t PINMODE_OD0;\r
 178   __IO uint32_t PINMODE_OD1;\r
 179   __IO uint32_t PINMODE_OD2;\r
 180   __IO uint32_t PINMODE_OD3;\r
 181   __IO uint32_t PINMODE_OD4;\r
 182   __IO uint32_t I2CPADCFG;\r
 183 } LPC_PINCON_TypeDef;\r
 184 \r
 185 /*------------- General Purpose Input/Output (GPIO) --------------------------*/\r
 186 typedef struct\r
 187 {\r
 188   union {\r
 189     __IO uint32_t FIODIR;\r
 190     struct {\r
 191       __IO uint16_t FIODIRL;\r
 192       __IO uint16_t FIODIRH;\r
 193     };\r
 194     struct {\r
 195       __IO uint8_t  FIODIR0;\r
 196       __IO uint8_t  FIODIR1;\r
 197       __IO uint8_t  FIODIR2;\r
 198       __IO uint8_t  FIODIR3;\r
 199     };\r
 200   };\r
 201   uint32_t RESERVED0[3];\r
 202   union {\r
 203     __IO uint32_t FIOMASK;\r
 204     struct {\r
 205       __IO uint16_t FIOMASKL;\r
 206       __IO uint16_t FIOMASKH;\r
 207     };\r
 208     struct {\r
 209       __IO uint8_t  FIOMASK0;\r
 210       __IO uint8_t  FIOMASK1;\r
 211       __IO uint8_t  FIOMASK2;\r
 212       __IO uint8_t  FIOMASK3;\r
 213     };\r
 214   };\r
 215   union {\r
 216     __IO uint32_t FIOPIN;\r
 217     struct {\r
 218       __IO uint16_t FIOPINL;\r
 219       __IO uint16_t FIOPINH;\r
 220     };\r
 221     struct {\r
 222       __IO uint8_t  FIOPIN0;\r
 223       __IO uint8_t  FIOPIN1;\r
 224       __IO uint8_t  FIOPIN2;\r
 225       __IO uint8_t  FIOPIN3;\r
 226     };\r
 227   };\r
 228   union {\r
 229     __IO uint32_t FIOSET;\r
 230     struct {\r
 231       __IO uint16_t FIOSETL;\r
 232       __IO uint16_t FIOSETH;\r
 233     };\r
 234     struct {\r
 235       __IO uint8_t  FIOSET0;\r
 236       __IO uint8_t  FIOSET1;\r
 237       __IO uint8_t  FIOSET2;\r
 238       __IO uint8_t  FIOSET3;\r
 239     };\r
 240   };\r
 241   union {\r
 242     __O  uint32_t FIOCLR;\r
 243     struct {\r
 244       __O  uint16_t FIOCLRL;\r
 245       __O  uint16_t FIOCLRH;\r
 246     };\r
 247     struct {\r
 248       __O  uint8_t  FIOCLR0;\r
 249       __O  uint8_t  FIOCLR1;\r
 250       __O  uint8_t  FIOCLR2;\r
 251       __O  uint8_t  FIOCLR3;\r
 252     };\r
 253   };\r
 254 } LPC_GPIO_TypeDef;\r
 255 \r
 256 typedef struct\r
 257 {\r
 258   __I  uint32_t IntStatus;\r
 259   __I  uint32_t IO0IntStatR;\r
 260   __I  uint32_t IO0IntStatF;\r
 261   __O  uint32_t IO0IntClr;\r
 262   __IO uint32_t IO0IntEnR;\r
 263   __IO uint32_t IO0IntEnF;\r
 264        uint32_t RESERVED0[3];\r
 265   __I  uint32_t IO2IntStatR;\r
 266   __I  uint32_t IO2IntStatF;\r
 267   __O  uint32_t IO2IntClr;\r
 268   __IO uint32_t IO2IntEnR;\r
 269   __IO uint32_t IO2IntEnF;\r
 270 } LPC_GPIOINT_TypeDef;\r
 271 \r
 272 /*------------- Timer (TIM) --------------------------------------------------*/\r
 273 typedef struct\r
 274 {\r
 275   __IO uint32_t IR;\r
 276   __IO uint32_t TCR;\r
 277   __IO uint32_t TC;\r
 278   __IO uint32_t PR;\r
 279   __IO uint32_t PC;\r
 280   __IO uint32_t MCR;\r
 281   __IO uint32_t MR0;\r
 282   __IO uint32_t MR1;\r
 283   __IO uint32_t MR2;\r
 284   __IO uint32_t MR3;\r
 285   __IO uint32_t CCR;\r
 286   __I  uint32_t CR0;\r
 287   __I  uint32_t CR1;\r
 288        uint32_t RESERVED0[2];\r
 289   __IO uint32_t EMR;\r
 290        uint32_t RESERVED1[12];\r
 291   __IO uint32_t CTCR;\r
 292 } LPC_TIM_TypeDef;\r
 293 \r
 294 /*------------- Pulse-Width Modulation (PWM) ---------------------------------*/\r
 295 typedef struct\r
 296 {\r
 297   __IO uint32_t IR;\r
 298   __IO uint32_t TCR;\r
 299   __IO uint32_t TC;\r
 300   __IO uint32_t PR;\r
 301   __IO uint32_t PC;\r
 302   __IO uint32_t MCR;\r
 303   __IO uint32_t MR0;\r
 304   __IO uint32_t MR1;\r
 305   __IO uint32_t MR2;\r
 306   __IO uint32_t MR3;\r
 307   __IO uint32_t CCR;\r
 308   __I  uint32_t CR0;\r
 309   __I  uint32_t CR1;\r
 310   __I  uint32_t CR2;\r
 311   __I  uint32_t CR3;\r
 312        uint32_t RESERVED0;\r
 313   __IO uint32_t MR4;\r
 314   __IO uint32_t MR5;\r
 315   __IO uint32_t MR6;\r
 316   __IO uint32_t PCR;\r
 317   __IO uint32_t LER;\r
 318        uint32_t RESERVED1[7];\r
 319   __IO uint32_t CTCR;\r
 320 } LPC_PWM_TypeDef;\r
 321 \r
 322 /*------------- Universal Asynchronous Receiver Transmitter (UART) -----------*/\r
 323 typedef struct\r
 324 {\r
 325   union {\r
 326   __I  uint8_t  RBR;\r
 327   __O  uint8_t  THR;\r
 328   __IO uint8_t  DLL;\r
 329        uint32_t RESERVED0;\r
 330   };\r
 331   union {\r
 332   __IO uint8_t  DLM;\r
 333   __IO uint32_t IER;\r
 334   };\r
 335   union {\r
 336   __I  uint32_t IIR;\r
 337   __O  uint8_t  FCR;\r
 338   };\r
 339   __IO uint8_t  LCR;\r
 340        uint8_t  RESERVED1[7];\r
 341   __I  uint8_t  LSR;\r
 342        uint8_t  RESERVED2[7];\r
 343   __IO uint8_t  SCR;\r
 344        uint8_t  RESERVED3[3];\r
 345   __IO uint32_t ACR;\r
 346   __IO uint8_t  ICR;\r
 347        uint8_t  RESERVED4[3];\r
 348   __IO uint8_t  FDR;\r
 349        uint8_t  RESERVED5[7];\r
 350   __IO uint8_t  TER;\r
 351        uint8_t  RESERVED6[39];\r
 352   __IO uint32_t FIFOLVL;\r
 353 } LPC_UART_TypeDef;\r
 354 \r
 355 typedef struct\r
 356 {\r
 357   union {\r
 358   __I  uint8_t  RBR;\r
 359   __O  uint8_t  THR;\r
 360   __IO uint8_t  DLL;\r
 361        uint32_t RESERVED0;\r
 362   };\r
 363   union {\r
 364   __IO uint8_t  DLM;\r
 365   __IO uint32_t IER;\r
 366   };\r
 367   union {\r
 368   __I  uint32_t IIR;\r
 369   __O  uint8_t  FCR;\r
 370   };\r
 371   __IO uint8_t  LCR;\r
 372        uint8_t  RESERVED1[7];\r
 373   __I  uint8_t  LSR;\r
 374        uint8_t  RESERVED2[7];\r
 375   __IO uint8_t  SCR;\r
 376        uint8_t  RESERVED3[3];\r
 377   __IO uint32_t ACR;\r
 378   __IO uint8_t  ICR;\r
 379        uint8_t  RESERVED4[3];\r
 380   __IO uint8_t  FDR;\r
 381        uint8_t  RESERVED5[7];\r
 382   __IO uint8_t  TER;\r
 383        uint8_t  RESERVED6[39];\r
 384   __IO uint32_t FIFOLVL;\r
 385 } LPC_UART0_TypeDef;\r
 386 \r
 387 typedef struct\r
 388 {\r
 389   union {\r
 390   __I  uint8_t  RBR;\r
 391   __O  uint8_t  THR;\r
 392   __IO uint8_t  DLL;\r
 393        uint32_t RESERVED0;\r
 394   };\r
 395   union {\r
 396   __IO uint8_t  DLM;\r
 397   __IO uint32_t IER;\r
 398   };\r
 399   union {\r
 400   __I  uint32_t IIR;\r
 401   __O  uint8_t  FCR;\r
 402   };\r
 403   __IO uint8_t  LCR;\r
 404        uint8_t  RESERVED1[3];\r
 405   __IO uint8_t  MCR;\r
 406        uint8_t  RESERVED2[3];\r
 407   __I  uint8_t  LSR;\r
 408        uint8_t  RESERVED3[3];\r
 409   __I  uint8_t  MSR;\r
 410        uint8_t  RESERVED4[3];\r
 411   __IO uint8_t  SCR;\r
 412        uint8_t  RESERVED5[3];\r
 413   __IO uint32_t ACR;\r
 414        uint32_t RESERVED6;\r
 415   __IO uint32_t FDR;\r
 416        uint32_t RESERVED7;\r
 417   __IO uint8_t  TER;\r
 418        uint8_t  RESERVED8[27];\r
 419   __IO uint8_t  RS485CTRL;\r
 420        uint8_t  RESERVED9[3];\r
 421   __IO uint8_t  ADRMATCH;\r
 422        uint8_t  RESERVED10[3];\r
 423   __IO uint8_t  RS485DLY;\r
 424        uint8_t  RESERVED11[3];\r
 425   __IO uint32_t FIFOLVL;\r
 426 } LPC_UART1_TypeDef;\r
 427 \r
 428 /*------------- Serial Peripheral Interface (SPI) ----------------------------*/\r
 429 typedef struct\r
 430 {\r
 431   __IO uint32_t SPCR;\r
 432   __I  uint32_t SPSR;\r
 433   __IO uint32_t SPDR;\r
 434   __IO uint32_t SPCCR;\r
 435        uint32_t RESERVED0[3];\r
 436   __IO uint32_t SPINT;\r
 437 } LPC_SPI_TypeDef;\r
 438 \r
 439 /*------------- Synchronous Serial Communication (SSP) -----------------------*/\r
 440 typedef struct\r
 441 {\r
 442   __IO uint32_t CR0;\r
 443   __IO uint32_t CR1;\r
 444   __IO uint32_t DR;\r
 445   __I  uint32_t SR;\r
 446   __IO uint32_t CPSR;\r
 447   __IO uint32_t IMSC;\r
 448   __IO uint32_t RIS;\r
 449   __IO uint32_t MIS;\r
 450   __IO uint32_t ICR;\r
 451   __IO uint32_t DMACR;\r
 452 } LPC_SSP_TypeDef;\r
 453 \r
 454 /*------------- Inter-Integrated Circuit (I2C) -------------------------------*/\r
 455 typedef struct\r
 456 {\r
 457   __IO uint32_t I2CONSET;\r
 458   __I  uint32_t I2STAT;\r
 459   __IO uint32_t I2DAT;\r
 460   __IO uint32_t I2ADR0;\r
 461   __IO uint32_t I2SCLH;\r
 462   __IO uint32_t I2SCLL;\r
 463   __O  uint32_t I2CONCLR;\r
 464   __IO uint32_t MMCTRL;\r
 465   __IO uint32_t I2ADR1;\r
 466   __IO uint32_t I2ADR2;\r
 467   __IO uint32_t I2ADR3;\r
 468   __I  uint32_t I2DATA_BUFFER;\r
 469   __IO uint32_t I2MASK0;\r
 470   __IO uint32_t I2MASK1;\r
 471   __IO uint32_t I2MASK2;\r
 472   __IO uint32_t I2MASK3;\r
 473 } LPC_I2C_TypeDef;\r
 474 \r
 475 /*------------- Inter IC Sound (I2S) -----------------------------------------*/\r
 476 typedef struct\r
 477 {\r
 478   __IO uint32_t I2SDAO;\r
 479   __IO uint32_t I2SDAI;\r
 480   __O  uint32_t I2STXFIFO;\r
 481   __I  uint32_t I2SRXFIFO;\r
 482   __I  uint32_t I2SSTATE;\r
 483   __IO uint32_t I2SDMA1;\r
 484   __IO uint32_t I2SDMA2;\r
 485   __IO uint32_t I2SIRQ;\r
 486   __IO uint32_t I2STXRATE;\r
 487   __IO uint32_t I2SRXRATE;\r
 488   __IO uint32_t I2STXBITRATE;\r
 489   __IO uint32_t I2SRXBITRATE;\r
 490   __IO uint32_t I2STXMODE;\r
 491   __IO uint32_t I2SRXMODE;\r
 492 } LPC_I2S_TypeDef;\r
 493 \r
 494 /*------------- Repetitive Interrupt Timer (RIT) -----------------------------*/\r
 495 typedef struct\r
 496 {\r
 497   __IO uint32_t RICOMPVAL;\r
 498   __IO uint32_t RIMASK;\r
 499   __IO uint8_t  RICTRL;\r
 500        uint8_t  RESERVED0[3];\r
 501   __IO uint32_t RICOUNTER;\r
 502 } LPC_RIT_TypeDef;\r
 503 \r
 504 /*------------- Real-Time Clock (RTC) ----------------------------------------*/\r
 505 typedef struct\r
 506 {\r
 507   __IO uint8_t  ILR;\r
 508        uint8_t  RESERVED0[7];\r
 509   __IO uint8_t  CCR;\r
 510        uint8_t  RESERVED1[3];\r
 511   __IO uint8_t  CIIR;\r
 512        uint8_t  RESERVED2[3];\r
 513   __IO uint8_t  AMR;\r
 514        uint8_t  RESERVED3[3];\r
 515   __I  uint32_t CTIME0;\r
 516   __I  uint32_t CTIME1;\r
 517   __I  uint32_t CTIME2;\r
 518   __IO uint8_t  SEC;\r
 519        uint8_t  RESERVED4[3];\r
 520   __IO uint8_t  MIN;\r
 521        uint8_t  RESERVED5[3];\r
 522   __IO uint8_t  HOUR;\r
 523        uint8_t  RESERVED6[3];\r
 524   __IO uint8_t  DOM;\r
 525        uint8_t  RESERVED7[3];\r
 526   __IO uint8_t  DOW;\r
 527        uint8_t  RESERVED8[3];\r
 528   __IO uint16_t DOY;\r
 529        uint16_t RESERVED9;\r
 530   __IO uint8_t  MONTH;\r
 531        uint8_t  RESERVED10[3];\r
 532   __IO uint16_t YEAR;\r
 533        uint16_t RESERVED11;\r
 534   __IO uint32_t CALIBRATION;\r
 535   __IO uint32_t GPREG0;\r
 536   __IO uint32_t GPREG1;\r
 537   __IO uint32_t GPREG2;\r
 538   __IO uint32_t GPREG3;\r
 539   __IO uint32_t GPREG4;\r
 540   __IO uint8_t  RTC_AUXEN;\r
 541        uint8_t  RESERVED12[3];\r
 542   __IO uint8_t  RTC_AUX;\r
 543        uint8_t  RESERVED13[3];\r
 544   __IO uint8_t  ALSEC;\r
 545        uint8_t  RESERVED14[3];\r
 546   __IO uint8_t  ALMIN;\r
 547        uint8_t  RESERVED15[3];\r
 548   __IO uint8_t  ALHOUR;\r
 549        uint8_t  RESERVED16[3];\r
 550   __IO uint8_t  ALDOM;\r
 551        uint8_t  RESERVED17[3];\r
 552   __IO uint8_t  ALDOW;\r
 553        uint8_t  RESERVED18[3];\r
 554   __IO uint16_t ALDOY;\r
 555        uint16_t RESERVED19;\r
 556   __IO uint8_t  ALMON;\r
 557        uint8_t  RESERVED20[3];\r
 558   __IO uint16_t ALYEAR;\r
 559        uint16_t RESERVED21;\r
 560 } LPC_RTC_TypeDef;\r
 561 \r
 562 /*------------- Watchdog Timer (WDT) -----------------------------------------*/\r
 563 typedef struct\r
 564 {\r
 565   __IO uint8_t  WDMOD;\r
 566        uint8_t  RESERVED0[3];\r
 567   __IO uint32_t WDTC;\r
 568   __O  uint8_t  WDFEED;\r
 569        uint8_t  RESERVED1[3];\r
 570   __I  uint32_t WDTV;\r
 571   __IO uint32_t WDCLKSEL;\r
 572 } LPC_WDT_TypeDef;\r
 573 \r
 574 /*------------- Analog-to-Digital Converter (ADC) ----------------------------*/\r
 575 typedef struct\r
 576 {\r
 577   __IO uint32_t ADCR;\r
 578   __IO uint32_t ADGDR;\r
 579        uint32_t RESERVED0;\r
 580   __IO uint32_t ADINTEN;\r
 581   __I  uint32_t ADDR0;\r
 582   __I  uint32_t ADDR1;\r
 583   __I  uint32_t ADDR2;\r
 584   __I  uint32_t ADDR3;\r
 585   __I  uint32_t ADDR4;\r
 586   __I  uint32_t ADDR5;\r
 587   __I  uint32_t ADDR6;\r
 588   __I  uint32_t ADDR7;\r
 589   __I  uint32_t ADSTAT;\r
 590   __IO uint32_t ADTRM;\r
 591 } LPC_ADC_TypeDef;\r
 592 \r
 593 /*------------- Digital-to-Analog Converter (DAC) ----------------------------*/\r
 594 typedef struct\r
 595 {\r
 596   __IO uint32_t DACR;\r
 597   __IO uint32_t DACCTRL;\r
 598   __IO uint16_t DACCNTVAL;\r
 599 } LPC_DAC_TypeDef;\r
 600 \r
 601 /*------------- Motor Control Pulse-Width Modulation (MCPWM) -----------------*/\r
 602 typedef struct\r
 603 {\r
 604   __I  uint32_t MCCON;\r
 605   __O  uint32_t MCCON_SET;\r
 606   __O  uint32_t MCCON_CLR;\r
 607   __I  uint32_t MCCAPCON;\r
 608   __O  uint32_t MCCAPCON_SET;\r
 609   __O  uint32_t MCCAPCON_CLR;\r
 610   __IO uint32_t MCTIM0;\r
 611   __IO uint32_t MCTIM1;\r
 612   __IO uint32_t MCTIM2;\r
 613   __IO uint32_t MCPER0;\r
 614   __IO uint32_t MCPER1;\r
 615   __IO uint32_t MCPER2;\r
 616   __IO uint32_t MCPW0;\r
 617   __IO uint32_t MCPW1;\r
 618   __IO uint32_t MCPW2;\r
 619   __IO uint32_t MCDEADTIME;\r
 620   __IO uint32_t MCCCP;\r
 621   __IO uint32_t MCCR0;\r
 622   __IO uint32_t MCCR1;\r
 623   __IO uint32_t MCCR2;\r
 624   __I  uint32_t MCINTEN;\r
 625   __O  uint32_t MCINTEN_SET;\r
 626   __O  uint32_t MCINTEN_CLR;\r
 627   __I  uint32_t MCCNTCON;\r
 628   __O  uint32_t MCCNTCON_SET;\r
 629   __O  uint32_t MCCNTCON_CLR;\r
 630   __I  uint32_t MCINTFLAG;\r
 631   __O  uint32_t MCINTFLAG_SET;\r
 632   __O  uint32_t MCINTFLAG_CLR;\r
 633   __O  uint32_t MCCAP_CLR;\r
 634 } LPC_MCPWM_TypeDef;\r
 635 \r
 636 /*------------- Quadrature Encoder Interface (QEI) ---------------------------*/\r
 637 typedef struct\r
 638 {\r
 639   __O  uint32_t QEICON;\r
 640   __I  uint32_t QEISTAT;\r
 641   __IO uint32_t QEICONF;\r
 642   __I  uint32_t QEIPOS;\r
 643   __IO uint32_t QEIMAXPOS;\r
 644   __IO uint32_t CMPOS0;\r
 645   __IO uint32_t CMPOS1;\r
 646   __IO uint32_t CMPOS2;\r
 647   __I  uint32_t INXCNT;\r
 648   __IO uint32_t INXCMP;\r
 649   __IO uint32_t QEILOAD;\r
 650   __I  uint32_t QEITIME;\r
 651   __I  uint32_t QEIVEL;\r
 652   __I  uint32_t QEICAP;\r
 653   __IO uint32_t VELCOMP;\r
 654   __IO uint32_t FILTER;\r
 655        uint32_t RESERVED0[998];\r
 656   __O  uint32_t QEIIEC;\r
 657   __O  uint32_t QEIIES;\r
 658   __I  uint32_t QEIINTSTAT;\r
 659   __I  uint32_t QEIIE;\r
 660   __O  uint32_t QEICLR;\r
 661   __O  uint32_t QEISET;\r
 662 } LPC_QEI_TypeDef;\r
 663 \r
 664 /*------------- Controller Area Network (CAN) --------------------------------*/\r
 665 typedef struct\r
 666 {\r
 667   __IO uint32_t mask[512];              /* ID Masks                           */\r
 668 } LPC_CANAF_RAM_TypeDef;\r
 669 \r
 670 typedef struct                          /* Acceptance Filter Registers        */\r
 671 {\r
 672   __IO uint32_t AFMR;\r
 673   __IO uint32_t SFF_sa;\r
 674   __IO uint32_t SFF_GRP_sa;\r
 675   __IO uint32_t EFF_sa;\r
 676   __IO uint32_t EFF_GRP_sa;\r
 677   __IO uint32_t ENDofTable;\r
 678   __I  uint32_t LUTerrAd;\r
 679   __I  uint32_t LUTerr;\r
 680   __IO uint32_t FCANIE;\r
 681   __IO uint32_t FCANIC0;\r
 682   __IO uint32_t FCANIC1;\r
 683 } LPC_CANAF_TypeDef;\r
 684 \r
 685 typedef struct                          /* Central Registers                  */\r
 686 {\r
 687   __I  uint32_t CANTxSR;\r
 688   __I  uint32_t CANRxSR;\r
 689   __I  uint32_t CANMSR;\r
 690 } LPC_CANCR_TypeDef;\r
 691 \r
 692 typedef struct                          /* Controller Registers               */\r
 693 {\r
 694   __IO uint32_t MOD;\r
 695   __O  uint32_t CMR;\r
 696   __IO uint32_t GSR;\r
 697   __I  uint32_t ICR;\r
 698   __IO uint32_t IER;\r
 699   __IO uint32_t BTR;\r
 700   __IO uint32_t EWL;\r
 701   __I  uint32_t SR;\r
 702   __IO uint32_t RFS;\r
 703   __IO uint32_t RID;\r
 704   __IO uint32_t RDA;\r
 705   __IO uint32_t RDB;\r
 706   __IO uint32_t TFI1;\r
 707   __IO uint32_t TID1;\r
 708   __IO uint32_t TDA1;\r
 709   __IO uint32_t TDB1;\r
 710   __IO uint32_t TFI2;\r
 711   __IO uint32_t TID2;\r
 712   __IO uint32_t TDA2;\r
 713   __IO uint32_t TDB2;\r
 714   __IO uint32_t TFI3;\r
 715   __IO uint32_t TID3;\r
 716   __IO uint32_t TDA3;\r
 717   __IO uint32_t TDB3;\r
 718 } LPC_CAN_TypeDef;\r
 719 \r
 720 /*------------- General Purpose Direct Memory Access (GPDMA) -----------------*/\r
 721 typedef struct                          /* Common Registers                   */\r
 722 {\r
 723   __I  uint32_t DMACIntStat;\r
 724   __I  uint32_t DMACIntTCStat;\r
 725   __O  uint32_t DMACIntTCClear;\r
 726   __I  uint32_t DMACIntErrStat;\r
 727   __O  uint32_t DMACIntErrClr;\r
 728   __I  uint32_t DMACRawIntTCStat;\r
 729   __I  uint32_t DMACRawIntErrStat;\r
 730   __I  uint32_t DMACEnbldChns;\r
 731   __IO uint32_t DMACSoftBReq;\r
 732   __IO uint32_t DMACSoftSReq;\r
 733   __IO uint32_t DMACSoftLBReq;\r
 734   __IO uint32_t DMACSoftLSReq;\r
 735   __IO uint32_t DMACConfig;\r
 736   __IO uint32_t DMACSync;\r
 737 } LPC_GPDMA_TypeDef;\r
 738 \r
 739 typedef struct                          /* Channel Registers                  */\r
 740 {\r
 741   __IO uint32_t DMACCSrcAddr;\r
 742   __IO uint32_t DMACCDestAddr;\r
 743   __IO uint32_t DMACCLLI;\r
 744   __IO uint32_t DMACCControl;\r
 745   __IO uint32_t DMACCConfig;\r
 746 } LPC_GPDMACH_TypeDef;\r
 747 \r
 748 /*------------- Universal Serial Bus (USB) -----------------------------------*/\r
 749 typedef struct\r
 750 {\r
 751   __I  uint32_t HcRevision;             /* USB Host Registers                 */\r
 752   __IO uint32_t HcControl;\r
 753   __IO uint32_t HcCommandStatus;\r
 754   __IO uint32_t HcInterruptStatus;\r
 755   __IO uint32_t HcInterruptEnable;\r
 756   __IO uint32_t HcInterruptDisable;\r
 757   __IO uint32_t HcHCCA;\r
 758   __I  uint32_t HcPeriodCurrentED;\r
 759   __IO uint32_t HcControlHeadED;\r
 760   __IO uint32_t HcControlCurrentED;\r
 761   __IO uint32_t HcBulkHeadED;\r
 762   __IO uint32_t HcBulkCurrentED;\r
 763   __I  uint32_t HcDoneHead;\r
 764   __IO uint32_t HcFmInterval;\r
 765   __I  uint32_t HcFmRemaining;\r
 766   __I  uint32_t HcFmNumber;\r
 767   __IO uint32_t HcPeriodicStart;\r
 768   __IO uint32_t HcLSTreshold;\r
 769   __IO uint32_t HcRhDescriptorA;\r
 770   __IO uint32_t HcRhDescriptorB;\r
 771   __IO uint32_t HcRhStatus;\r
 772   __IO uint32_t HcRhPortStatus1;\r
 773   __IO uint32_t HcRhPortStatus2;\r
 774        uint32_t RESERVED0[40];\r
 775   __I  uint32_t Module_ID;\r
 776 \r
 777   __I  uint32_t OTGIntSt;               /* USB On-The-Go Registers            */\r
 778   __IO uint32_t OTGIntEn;\r
 779   __O  uint32_t OTGIntSet;\r
 780   __O  uint32_t OTGIntClr;\r
 781   __IO uint32_t OTGStCtrl;\r
 782   __IO uint32_t OTGTmr;\r
 783        uint32_t RESERVED1[58];\r
 784 \r
 785   __I  uint32_t USBDevIntSt;            /* USB Device Interrupt Registers     */\r
 786   __IO uint32_t USBDevIntEn;\r
 787   __O  uint32_t USBDevIntClr;\r
 788   __O  uint32_t USBDevIntSet;\r
 789 \r
 790   __O  uint32_t USBCmdCode;             /* USB Device SIE Command Registers   */\r
 791   __I  uint32_t USBCmdData;\r
 792 \r
 793   __I  uint32_t USBRxData;              /* USB Device Transfer Registers      */\r
 794   __O  uint32_t USBTxData;\r
 795   __I  uint32_t USBRxPLen;\r
 796   __O  uint32_t USBTxPLen;\r
 797   __IO uint32_t USBCtrl;\r
 798   __O  uint32_t USBDevIntPri;\r
 799 \r
 800   __I  uint32_t USBEpIntSt;             /* USB Device Endpoint Interrupt Regs */\r
 801   __IO uint32_t USBEpIntEn;\r
 802   __O  uint32_t USBEpIntClr;\r
 803   __O  uint32_t USBEpIntSet;\r
 804   __O  uint32_t USBEpIntPri;\r
 805 \r
 806   __IO uint32_t USBReEp;                /* USB Device Endpoint Realization Reg*/\r
 807   __O  uint32_t USBEpInd;\r
 808   __IO uint32_t USBMaxPSize;\r
 809 \r
 810   __I  uint32_t USBDMARSt;              /* USB Device DMA Registers           */\r
 811   __O  uint32_t USBDMARClr;\r
 812   __O  uint32_t USBDMARSet;\r
 813        uint32_t RESERVED2[9];\r
 814   __IO uint32_t USBUDCAH;\r
 815   __I  uint32_t USBEpDMASt;\r
 816   __O  uint32_t USBEpDMAEn;\r
 817   __O  uint32_t USBEpDMADis;\r
 818   __I  uint32_t USBDMAIntSt;\r
 819   __IO uint32_t USBDMAIntEn;\r
 820        uint32_t RESERVED3[2];\r
 821   __I  uint32_t USBEoTIntSt;\r
 822   __O  uint32_t USBEoTIntClr;\r
 823   __O  uint32_t USBEoTIntSet;\r
 824   __I  uint32_t USBNDDRIntSt;\r
 825   __O  uint32_t USBNDDRIntClr;\r
 826   __O  uint32_t USBNDDRIntSet;\r
 827   __I  uint32_t USBSysErrIntSt;\r
 828   __O  uint32_t USBSysErrIntClr;\r
 829   __O  uint32_t USBSysErrIntSet;\r
 830        uint32_t RESERVED4[15];\r
 831 \r
 832   union {\r
 833   __I  uint32_t I2C_RX;                 /* USB OTG I2C Registers              */\r
 834   __O  uint32_t I2C_TX;\r
 835   };\r
 836   __I  uint32_t I2C_STS;\r
 837   __IO uint32_t I2C_CTL;\r
 838   __IO uint32_t I2C_CLKHI;\r
 839   __O  uint32_t I2C_CLKLO;\r
 840        uint32_t RESERVED5[824];\r
 841 \r
 842   union {\r
 843   __IO uint32_t USBClkCtrl;             /* USB Clock Control Registers        */\r
 844   __IO uint32_t OTGClkCtrl;\r
 845   };\r
 846   union {\r
 847   __I  uint32_t USBClkSt;\r
 848   __I  uint32_t OTGClkSt;\r
 849   };\r
 850 } LPC_USB_TypeDef;\r
 851 \r
 852 /*------------- Ethernet Media Access Controller (EMAC) ----------------------*/\r
 853 typedef struct\r
 854 {\r
 855   __IO uint32_t MAC1;                   /* MAC Registers                      */\r
 856   __IO uint32_t MAC2;\r
 857   __IO uint32_t IPGT;\r
 858   __IO uint32_t IPGR;\r
 859   __IO uint32_t CLRT;\r
 860   __IO uint32_t MAXF;\r
 861   __IO uint32_t SUPP;\r
 862   __IO uint32_t TEST;\r
 863   __IO uint32_t MCFG;\r
 864   __IO uint32_t MCMD;\r
 865   __IO uint32_t MADR;\r
 866   __O  uint32_t MWTD;\r
 867   __I  uint32_t MRDD;\r
 868   __I  uint32_t MIND;\r
 869        uint32_t RESERVED0[2];\r
 870   __IO uint32_t SA0;\r
 871   __IO uint32_t SA1;\r
 872   __IO uint32_t SA2;\r
 873        uint32_t RESERVED1[45];\r
 874   __IO uint32_t Command;                /* Control Registers                  */\r
 875   __I  uint32_t Status;\r
 876   __IO uint32_t RxDescriptor;\r
 877   __IO uint32_t RxStatus;\r
 878   __IO uint32_t RxDescriptorNumber;\r
 879   __I  uint32_t RxProduceIndex;\r
 880   __IO uint32_t RxConsumeIndex;\r
 881   __IO uint32_t TxDescriptor;\r
 882   __IO uint32_t TxStatus;\r
 883   __IO uint32_t TxDescriptorNumber;\r
 884   __IO uint32_t TxProduceIndex;\r
 885   __I  uint32_t TxConsumeIndex;\r
 886        uint32_t RESERVED2[10];\r
 887   __I  uint32_t TSV0;\r
 888   __I  uint32_t TSV1;\r
 889   __I  uint32_t RSV;\r
 890        uint32_t RESERVED3[3];\r
 891   __IO uint32_t FlowControlCounter;\r
 892   __I  uint32_t FlowControlStatus;\r
 893        uint32_t RESERVED4[34];\r
 894   __IO uint32_t RxFilterCtrl;           /* Rx Filter Registers                */\r
 895   __IO uint32_t RxFilterWoLStatus;\r
 896   __IO uint32_t RxFilterWoLClear;\r
 897        uint32_t RESERVED5;\r
 898   __IO uint32_t HashFilterL;\r
 899   __IO uint32_t HashFilterH;\r
 900        uint32_t RESERVED6[882];\r
 901   __I  uint32_t IntStatus;              /* Module Control Registers           */\r
 902   __IO uint32_t IntEnable;\r
 903   __O  uint32_t IntClear;\r
 904   __O  uint32_t IntSet;\r
 905        uint32_t RESERVED7;\r
 906   __IO uint32_t PowerDown;\r
 907        uint32_t RESERVED8;\r
 908   __IO uint32_t Module_ID;\r
 909 } LPC_EMAC_TypeDef;\r
 910 \r
 911 #if defined ( __CC_ARM   )\r
 912 #pragma no_anon_unions\r
 913 #endif\r
 914 \r
 915 \r
 916 /******************************************************************************/\r
 917 /*                         Peripheral memory map                              */\r
 918 /******************************************************************************/\r
 919 /* Base addresses                                                             */\r
 920 #define LPC_FLASH_BASE        (0x00000000UL)\r
 921 #define LPC_RAM_BASE          (0x10000000UL)\r
 922 #define LPC_GPIO_BASE         (0x2009C000UL)\r
 923 #define LPC_APB0_BASE         (0x40000000UL)\r
 924 #define LPC_APB1_BASE         (0x40080000UL)\r
 925 #define LPC_AHB_BASE          (0x50000000UL)\r
 926 #define LPC_CM3_BASE          (0xE0000000UL)\r
 927 \r
 928 /* APB0 peripherals                                                           */\r
 929 #define LPC_WDT_BASE          (LPC_APB0_BASE + 0x00000)\r
 930 #define LPC_TIM0_BASE         (LPC_APB0_BASE + 0x04000)\r
 931 #define LPC_TIM1_BASE         (LPC_APB0_BASE + 0x08000)\r
 932 #define LPC_UART0_BASE        (LPC_APB0_BASE + 0x0C000)\r
 933 #define LPC_UART1_BASE        (LPC_APB0_BASE + 0x10000)\r
 934 #define LPC_PWM1_BASE         (LPC_APB0_BASE + 0x18000)\r
 935 #define LPC_I2C0_BASE         (LPC_APB0_BASE + 0x1C000)\r
 936 #define LPC_SPI_BASE          (LPC_APB0_BASE + 0x20000)\r
 937 #define LPC_RTC_BASE          (LPC_APB0_BASE + 0x24000)\r
 938 #define LPC_GPIOINT_BASE      (LPC_APB0_BASE + 0x28080)\r
 939 #define LPC_PINCON_BASE       (LPC_APB0_BASE + 0x2C000)\r
 940 #define LPC_SSP1_BASE         (LPC_APB0_BASE + 0x30000)\r
 941 #define LPC_ADC_BASE          (LPC_APB0_BASE + 0x34000)\r
 942 #define LPC_CANAF_RAM_BASE    (LPC_APB0_BASE + 0x38000)\r
 943 #define LPC_CANAF_BASE        (LPC_APB0_BASE + 0x3C000)\r
 944 #define LPC_CANCR_BASE        (LPC_APB0_BASE + 0x40000)\r
 945 #define LPC_CAN1_BASE         (LPC_APB0_BASE + 0x44000)\r
 946 #define LPC_CAN2_BASE         (LPC_APB0_BASE + 0x48000)\r
 947 #define LPC_I2C1_BASE         (LPC_APB0_BASE + 0x5C000)\r
 948 \r
 949 /* APB1 peripherals                                                           */\r
 950 #define LPC_SSP0_BASE         (LPC_APB1_BASE + 0x08000)\r
 951 #define LPC_DAC_BASE          (LPC_APB1_BASE + 0x0C000)\r
 952 #define LPC_TIM2_BASE         (LPC_APB1_BASE + 0x10000)\r
 953 #define LPC_TIM3_BASE         (LPC_APB1_BASE + 0x14000)\r
 954 #define LPC_UART2_BASE        (LPC_APB1_BASE + 0x18000)\r
 955 #define LPC_UART3_BASE        (LPC_APB1_BASE + 0x1C000)\r
 956 #define LPC_I2C2_BASE         (LPC_APB1_BASE + 0x20000)\r
 957 #define LPC_I2S_BASE          (LPC_APB1_BASE + 0x28000)\r
 958 #define LPC_RIT_BASE          (LPC_APB1_BASE + 0x30000)\r
 959 #define LPC_MCPWM_BASE        (LPC_APB1_BASE + 0x38000)\r
 960 #define LPC_QEI_BASE          (LPC_APB1_BASE + 0x3C000)\r
 961 #define LPC_SC_BASE           (LPC_APB1_BASE + 0x7C000)\r
 962 \r
 963 /* AHB peripherals                                                            */\r
 964 #define LPC_EMAC_BASE         (LPC_AHB_BASE  + 0x00000)\r
 965 #define LPC_GPDMA_BASE        (LPC_AHB_BASE  + 0x04000)\r
 966 #define LPC_GPDMACH0_BASE     (LPC_AHB_BASE  + 0x04100)\r
 967 #define LPC_GPDMACH1_BASE     (LPC_AHB_BASE  + 0x04120)\r
 968 #define LPC_GPDMACH2_BASE     (LPC_AHB_BASE  + 0x04140)\r
 969 #define LPC_GPDMACH3_BASE     (LPC_AHB_BASE  + 0x04160)\r
 970 #define LPC_GPDMACH4_BASE     (LPC_AHB_BASE  + 0x04180)\r
 971 #define LPC_GPDMACH5_BASE     (LPC_AHB_BASE  + 0x041A0)\r
 972 #define LPC_GPDMACH6_BASE     (LPC_AHB_BASE  + 0x041C0)\r
 973 #define LPC_GPDMACH7_BASE     (LPC_AHB_BASE  + 0x041E0)\r
 974 #define LPC_USB_BASE          (LPC_AHB_BASE  + 0x0C000)\r
 975 \r
 976 /* GPIOs                                                                      */\r
 977 #define LPC_GPIO0_BASE        (LPC_GPIO_BASE + 0x00000)\r
 978 #define LPC_GPIO1_BASE        (LPC_GPIO_BASE + 0x00020)\r
 979 #define LPC_GPIO2_BASE        (LPC_GPIO_BASE + 0x00040)\r
 980 #define LPC_GPIO3_BASE        (LPC_GPIO_BASE + 0x00060)\r
 981 #define LPC_GPIO4_BASE        (LPC_GPIO_BASE + 0x00080)\r
 982 \r
 983 \r
 984 /******************************************************************************/\r
 985 /*                         Peripheral declaration                             */\r
 986 /******************************************************************************/\r
 987 #define LPC_SC                ((LPC_SC_TypeDef        *) LPC_SC_BASE       )\r
 988 #define LPC_GPIO0             ((LPC_GPIO_TypeDef      *) LPC_GPIO0_BASE    )\r
 989 #define LPC_GPIO1             ((LPC_GPIO_TypeDef      *) LPC_GPIO1_BASE    )\r
 990 #define LPC_GPIO2             ((LPC_GPIO_TypeDef      *) LPC_GPIO2_BASE    )\r
 991 #define LPC_GPIO3             ((LPC_GPIO_TypeDef      *) LPC_GPIO3_BASE    )\r
 992 #define LPC_GPIO4             ((LPC_GPIO_TypeDef      *) LPC_GPIO4_BASE    )\r
 993 #define LPC_WDT               ((LPC_WDT_TypeDef       *) LPC_WDT_BASE      )\r
 994 #define LPC_TIM0              ((LPC_TIM_TypeDef       *) LPC_TIM0_BASE     )\r
 995 #define LPC_TIM1              ((LPC_TIM_TypeDef       *) LPC_TIM1_BASE     )\r
 996 #define LPC_TIM2              ((LPC_TIM_TypeDef       *) LPC_TIM2_BASE     )\r
 997 #define LPC_TIM3              ((LPC_TIM_TypeDef       *) LPC_TIM3_BASE     )\r
 998 #define LPC_RIT               ((LPC_RIT_TypeDef       *) LPC_RIT_BASE      )\r
 999 #define LPC_UART0             ((LPC_UART0_TypeDef     *) LPC_UART0_BASE    )\r
1000 #define LPC_UART1             ((LPC_UART1_TypeDef     *) LPC_UART1_BASE    )\r
1001 #define LPC_UART2             ((LPC_UART_TypeDef      *) LPC_UART2_BASE    )\r
1002 #define LPC_UART3             ((LPC_UART_TypeDef      *) LPC_UART3_BASE    )\r
1003 #define LPC_PWM1              ((LPC_PWM_TypeDef       *) LPC_PWM1_BASE     )\r
1004 #define LPC_I2C0              ((LPC_I2C_TypeDef       *) LPC_I2C0_BASE     )\r
1005 #define LPC_I2C1              ((LPC_I2C_TypeDef       *) LPC_I2C1_BASE     )\r
1006 #define LPC_I2C2              ((LPC_I2C_TypeDef       *) LPC_I2C2_BASE     )\r
1007 #define LPC_I2S               ((LPC_I2S_TypeDef       *) LPC_I2S_BASE      )\r
1008 #define LPC_SPI               ((LPC_SPI_TypeDef       *) LPC_SPI_BASE      )\r
1009 #define LPC_RTC               ((LPC_RTC_TypeDef       *) LPC_RTC_BASE      )\r
1010 #define LPC_GPIOINT           ((LPC_GPIOINT_TypeDef   *) LPC_GPIOINT_BASE  )\r
1011 #define LPC_PINCON            ((LPC_PINCON_TypeDef    *) LPC_PINCON_BASE   )\r
1012 #define LPC_SSP0              ((LPC_SSP_TypeDef       *) LPC_SSP0_BASE     )\r
1013 #define LPC_SSP1              ((LPC_SSP_TypeDef       *) LPC_SSP1_BASE     )\r
1014 #define LPC_ADC               ((LPC_ADC_TypeDef       *) LPC_ADC_BASE      )\r
1015 #define LPC_DAC               ((LPC_DAC_TypeDef       *) LPC_DAC_BASE      )\r
1016 #define LPC_CANAF_RAM         ((LPC_CANAF_RAM_TypeDef *) LPC_CANAF_RAM_BASE)\r
1017 #define LPC_CANAF             ((LPC_CANAF_TypeDef     *) LPC_CANAF_BASE    )\r
1018 #define LPC_CANCR             ((LPC_CANCR_TypeDef     *) LPC_CANCR_BASE    )\r
1019 #define LPC_CAN1              ((LPC_CAN_TypeDef       *) LPC_CAN1_BASE     )\r
1020 #define LPC_CAN2              ((LPC_CAN_TypeDef       *) LPC_CAN2_BASE     )\r
1021 #define LPC_MCPWM             ((LPC_MCPWM_TypeDef     *) LPC_MCPWM_BASE    )\r
1022 #define LPC_QEI               ((LPC_QEI_TypeDef       *) LPC_QEI_BASE      )\r
1023 #define LPC_EMAC              ((LPC_EMAC_TypeDef      *) LPC_EMAC_BASE     )\r
1024 #define LPC_GPDMA             ((LPC_GPDMA_TypeDef     *) LPC_GPDMA_BASE    )\r
1025 #define LPC_GPDMACH0          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH0_BASE )\r
1026 #define LPC_GPDMACH1          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH1_BASE )\r
1027 #define LPC_GPDMACH2          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH2_BASE )\r
1028 #define LPC_GPDMACH3          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH3_BASE )\r
1029 #define LPC_GPDMACH4          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH4_BASE )\r
1030 #define LPC_GPDMACH5          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH5_BASE )\r
1031 #define LPC_GPDMACH6          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH6_BASE )\r
1032 #define LPC_GPDMACH7          ((LPC_GPDMACH_TypeDef   *) LPC_GPDMACH7_BASE )\r
1033 #define LPC_USB               ((LPC_USB_TypeDef       *) LPC_USB_BASE      )\r
1034 \r
1035 #endif  // __LPC17xx_H__\r