git.sur5r.net Git - freertos/blob - Demo/CORTEX_M4_ATSAM4S_Atmel_Studio/src/asf/sam/utils/cmsis/sam4s/include/instance/instance_tc1.h

   1 /**\r
   2  * \file\r
   3  *\r
   4  * Copyright (c) 2012 Atmel Corporation. All rights reserved.\r
   5  *\r
   6  * \asf_license_start\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following conditions are met:\r
  10  *\r
  11  * 1. Redistributions of source code must retain the above copyright notice,\r
  12  *    this list of conditions and the following disclaimer.\r
  13  *\r
  14  * 2. Redistributions in binary form must reproduce the above copyright notice,\r
  15  *    this list of conditions and the following disclaimer in the documentation\r
  16  *    and/or other materials provided with the distribution.\r
  17  *\r
  18  * 3. The name of Atmel may not be used to endorse or promote products derived\r
  19  *    from this software without specific prior written permission.\r
  20  *\r
  21  * 4. This software may only be redistributed and used in connection with an\r
  22  *    Atmel microcontroller product.\r
  23  *\r
  24  * THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR IMPLIED\r
  25  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  26  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  27  * EXPRESSLY AND SPECIFICALLY DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR\r
  28  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  29  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS\r
  30  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)\r
  31  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,\r
  32  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN\r
  33  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  34  * POSSIBILITY OF SUCH DAMAGE.\r
  35  *\r
  36  * \asf_license_stop\r
  37  *\r
  38  */\r
  39 \r
  40 #ifndef _SAM4S_TC1_INSTANCE_\r
  41 #define _SAM4S_TC1_INSTANCE_\r
  42 \r
  43 /* ========== Register definition for TC1 peripheral ========== */\r
  44 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  45 #define REG_TC1_CCR0           (0x40014000U) /**< \brief (TC1) Channel Control Register (channel = 0) */\r
  46 #define REG_TC1_CMR0           (0x40014004U) /**< \brief (TC1) Channel Mode Register (channel = 0) */\r
  47 #define REG_TC1_SMMR0          (0x40014008U) /**< \brief (TC1) Stepper Motor Mode Register (channel = 0) */\r
  48 #define REG_TC1_CV0            (0x40014010U) /**< \brief (TC1) Counter Value (channel = 0) */\r
  49 #define REG_TC1_RA0            (0x40014014U) /**< \brief (TC1) Register A (channel = 0) */\r
  50 #define REG_TC1_RB0            (0x40014018U) /**< \brief (TC1) Register B (channel = 0) */\r
  51 #define REG_TC1_RC0            (0x4001401CU) /**< \brief (TC1) Register C (channel = 0) */\r
  52 #define REG_TC1_SR0            (0x40014020U) /**< \brief (TC1) Status Register (channel = 0) */\r
  53 #define REG_TC1_IER0           (0x40014024U) /**< \brief (TC1) Interrupt Enable Register (channel = 0) */\r
  54 #define REG_TC1_IDR0           (0x40014028U) /**< \brief (TC1) Interrupt Disable Register (channel = 0) */\r
  55 #define REG_TC1_IMR0           (0x4001402CU) /**< \brief (TC1) Interrupt Mask Register (channel = 0) */\r
  56 #define REG_TC1_CCR1           (0x40014040U) /**< \brief (TC1) Channel Control Register (channel = 1) */\r
  57 #define REG_TC1_CMR1           (0x40014044U) /**< \brief (TC1) Channel Mode Register (channel = 1) */\r
  58 #define REG_TC1_SMMR1          (0x40014048U) /**< \brief (TC1) Stepper Motor Mode Register (channel = 1) */\r
  59 #define REG_TC1_CV1            (0x40014050U) /**< \brief (TC1) Counter Value (channel = 1) */\r
  60 #define REG_TC1_RA1            (0x40014054U) /**< \brief (TC1) Register A (channel = 1) */\r
  61 #define REG_TC1_RB1            (0x40014058U) /**< \brief (TC1) Register B (channel = 1) */\r
  62 #define REG_TC1_RC1            (0x4001405CU) /**< \brief (TC1) Register C (channel = 1) */\r
  63 #define REG_TC1_SR1            (0x40014060U) /**< \brief (TC1) Status Register (channel = 1) */\r
  64 #define REG_TC1_IER1           (0x40014064U) /**< \brief (TC1) Interrupt Enable Register (channel = 1) */\r
  65 #define REG_TC1_IDR1           (0x40014068U) /**< \brief (TC1) Interrupt Disable Register (channel = 1) */\r
  66 #define REG_TC1_IMR1           (0x4001406CU) /**< \brief (TC1) Interrupt Mask Register (channel = 1) */\r
  67 #define REG_TC1_CCR2           (0x40014080U) /**< \brief (TC1) Channel Control Register (channel = 2) */\r
  68 #define REG_TC1_CMR2           (0x40014084U) /**< \brief (TC1) Channel Mode Register (channel = 2) */\r
  69 #define REG_TC1_SMMR2          (0x40014088U) /**< \brief (TC1) Stepper Motor Mode Register (channel = 2) */\r
  70 #define REG_TC1_CV2            (0x40014090U) /**< \brief (TC1) Counter Value (channel = 2) */\r
  71 #define REG_TC1_RA2            (0x40014094U) /**< \brief (TC1) Register A (channel = 2) */\r
  72 #define REG_TC1_RB2            (0x40014098U) /**< \brief (TC1) Register B (channel = 2) */\r
  73 #define REG_TC1_RC2            (0x4001409CU) /**< \brief (TC1) Register C (channel = 2) */\r
  74 #define REG_TC1_SR2            (0x400140A0U) /**< \brief (TC1) Status Register (channel = 2) */\r
  75 #define REG_TC1_IER2           (0x400140A4U) /**< \brief (TC1) Interrupt Enable Register (channel = 2) */\r
  76 #define REG_TC1_IDR2           (0x400140A8U) /**< \brief (TC1) Interrupt Disable Register (channel = 2) */\r
  77 #define REG_TC1_IMR2           (0x400140ACU) /**< \brief (TC1) Interrupt Mask Register (channel = 2) */\r
  78 #define REG_TC1_BCR            (0x400140C0U) /**< \brief (TC1) Block Control Register */\r
  79 #define REG_TC1_BMR            (0x400140C4U) /**< \brief (TC1) Block Mode Register */\r
  80 #define REG_TC1_QIER           (0x400140C8U) /**< \brief (TC1) QDEC Interrupt Enable Register */\r
  81 #define REG_TC1_QIDR           (0x400140CCU) /**< \brief (TC1) QDEC Interrupt Disable Register */\r
  82 #define REG_TC1_QIMR           (0x400140D0U) /**< \brief (TC1) QDEC Interrupt Mask Register */\r
  83 #define REG_TC1_QISR           (0x400140D4U) /**< \brief (TC1) QDEC Interrupt Status Register */\r
  84 #define REG_TC1_FMR            (0x400140D8U) /**< \brief (TC1) Fault Mode Register */\r
  85 #define REG_TC1_WPMR           (0x400140E4U) /**< \brief (TC1) Write Protect Mode Register */\r
  86 #else\r
  87 #define REG_TC1_CCR0  (*(WoReg*)0x40014000U) /**< \brief (TC1) Channel Control Register (channel = 0) */\r
  88 #define REG_TC1_CMR0  (*(RwReg*)0x40014004U) /**< \brief (TC1) Channel Mode Register (channel = 0) */\r
  89 #define REG_TC1_SMMR0 (*(RwReg*)0x40014008U) /**< \brief (TC1) Stepper Motor Mode Register (channel = 0) */\r
  90 #define REG_TC1_CV0   (*(RoReg*)0x40014010U) /**< \brief (TC1) Counter Value (channel = 0) */\r
  91 #define REG_TC1_RA0   (*(RwReg*)0x40014014U) /**< \brief (TC1) Register A (channel = 0) */\r
  92 #define REG_TC1_RB0   (*(RwReg*)0x40014018U) /**< \brief (TC1) Register B (channel = 0) */\r
  93 #define REG_TC1_RC0   (*(RwReg*)0x4001401CU) /**< \brief (TC1) Register C (channel = 0) */\r
  94 #define REG_TC1_SR0   (*(RoReg*)0x40014020U) /**< \brief (TC1) Status Register (channel = 0) */\r
  95 #define REG_TC1_IER0  (*(WoReg*)0x40014024U) /**< \brief (TC1) Interrupt Enable Register (channel = 0) */\r
  96 #define REG_TC1_IDR0  (*(WoReg*)0x40014028U) /**< \brief (TC1) Interrupt Disable Register (channel = 0) */\r
  97 #define REG_TC1_IMR0  (*(RoReg*)0x4001402CU) /**< \brief (TC1) Interrupt Mask Register (channel = 0) */\r
  98 #define REG_TC1_CCR1  (*(WoReg*)0x40014040U) /**< \brief (TC1) Channel Control Register (channel = 1) */\r
  99 #define REG_TC1_CMR1  (*(RwReg*)0x40014044U) /**< \brief (TC1) Channel Mode Register (channel = 1) */\r
 100 #define REG_TC1_SMMR1 (*(RwReg*)0x40014048U) /**< \brief (TC1) Stepper Motor Mode Register (channel = 1) */\r
 101 #define REG_TC1_CV1   (*(RoReg*)0x40014050U) /**< \brief (TC1) Counter Value (channel = 1) */\r
 102 #define REG_TC1_RA1   (*(RwReg*)0x40014054U) /**< \brief (TC1) Register A (channel = 1) */\r
 103 #define REG_TC1_RB1   (*(RwReg*)0x40014058U) /**< \brief (TC1) Register B (channel = 1) */\r
 104 #define REG_TC1_RC1   (*(RwReg*)0x4001405CU) /**< \brief (TC1) Register C (channel = 1) */\r
 105 #define REG_TC1_SR1   (*(RoReg*)0x40014060U) /**< \brief (TC1) Status Register (channel = 1) */\r
 106 #define REG_TC1_IER1  (*(WoReg*)0x40014064U) /**< \brief (TC1) Interrupt Enable Register (channel = 1) */\r
 107 #define REG_TC1_IDR1  (*(WoReg*)0x40014068U) /**< \brief (TC1) Interrupt Disable Register (channel = 1) */\r
 108 #define REG_TC1_IMR1  (*(RoReg*)0x4001406CU) /**< \brief (TC1) Interrupt Mask Register (channel = 1) */\r
 109 #define REG_TC1_CCR2  (*(WoReg*)0x40014080U) /**< \brief (TC1) Channel Control Register (channel = 2) */\r
 110 #define REG_TC1_CMR2  (*(RwReg*)0x40014084U) /**< \brief (TC1) Channel Mode Register (channel = 2) */\r
 111 #define REG_TC1_SMMR2 (*(RwReg*)0x40014088U) /**< \brief (TC1) Stepper Motor Mode Register (channel = 2) */\r
 112 #define REG_TC1_CV2   (*(RoReg*)0x40014090U) /**< \brief (TC1) Counter Value (channel = 2) */\r
 113 #define REG_TC1_RA2   (*(RwReg*)0x40014094U) /**< \brief (TC1) Register A (channel = 2) */\r
 114 #define REG_TC1_RB2   (*(RwReg*)0x40014098U) /**< \brief (TC1) Register B (channel = 2) */\r
 115 #define REG_TC1_RC2   (*(RwReg*)0x4001409CU) /**< \brief (TC1) Register C (channel = 2) */\r
 116 #define REG_TC1_SR2   (*(RoReg*)0x400140A0U) /**< \brief (TC1) Status Register (channel = 2) */\r
 117 #define REG_TC1_IER2  (*(WoReg*)0x400140A4U) /**< \brief (TC1) Interrupt Enable Register (channel = 2) */\r
 118 #define REG_TC1_IDR2  (*(WoReg*)0x400140A8U) /**< \brief (TC1) Interrupt Disable Register (channel = 2) */\r
 119 #define REG_TC1_IMR2  (*(RoReg*)0x400140ACU) /**< \brief (TC1) Interrupt Mask Register (channel = 2) */\r
 120 #define REG_TC1_BCR   (*(WoReg*)0x400140C0U) /**< \brief (TC1) Block Control Register */\r
 121 #define REG_TC1_BMR   (*(RwReg*)0x400140C4U) /**< \brief (TC1) Block Mode Register */\r
 122 #define REG_TC1_QIER  (*(WoReg*)0x400140C8U) /**< \brief (TC1) QDEC Interrupt Enable Register */\r
 123 #define REG_TC1_QIDR  (*(WoReg*)0x400140CCU) /**< \brief (TC1) QDEC Interrupt Disable Register */\r
 124 #define REG_TC1_QIMR  (*(RoReg*)0x400140D0U) /**< \brief (TC1) QDEC Interrupt Mask Register */\r
 125 #define REG_TC1_QISR  (*(RoReg*)0x400140D4U) /**< \brief (TC1) QDEC Interrupt Status Register */\r
 126 #define REG_TC1_FMR   (*(RwReg*)0x400140D8U) /**< \brief (TC1) Fault Mode Register */\r
 127 #define REG_TC1_WPMR  (*(RwReg*)0x400140E4U) /**< \brief (TC1) Write Protect Mode Register */\r
 128 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
 129 \r
 130 #endif /* _SAM4S_TC1_INSTANCE_ */\r