git.sur5r.net Git - freertos/blob - Demo/PPC405_Xilinx_Virtex4_GCC/system.mhs

   1 # \r
   2 # ##############################################################################\r
   3 # \r
   4 # Created by Base System Builder Wizard for Xilinx EDK 8.2.02 Build EDK_Im_Sp2.4\r
   5 # \r
   6 # Tue Mar 04 08:41:46 2008\r
   7 # \r
   8 # Target Board:  Xilinx Virtex 4 ML403 Evaluation Platform Rev 1\r
   9 # Family:        virtex4\r
  10 # Device:        xc4vfx12\r
  11 # Package:       ff668\r
  12 # Speed Grade:   -10\r
  13 # \r
  14 # Processor: PPC 405\r
  15 # Processor clock frequency: 100.000000 MHz\r
  16 # Bus clock frequency: 100.000000 MHz\r
  17 # Debug interface: FPGA JTAG\r
  18 # Data Cache: 16 KB\r
  19 # Instruction Cache: 16 KB\r
  20 # On Chip Memory :   4 KB\r
  21 # Total Off Chip Memory :   1 MB\r
  22 #   - SRAM_256Kx32 =   1 MB\r
  23 # \r
  24 # ##############################################################################\r
  25 \r
  26 \r
  27  PARAMETER VERSION = 2.1.0\r
  28 \r
  29 \r
  30  PORT fpga_0_RS232_Uart_RX_pin = fpga_0_RS232_Uart_RX, DIR = I\r
  31  PORT fpga_0_RS232_Uart_TX_pin = fpga_0_RS232_Uart_TX, DIR = O\r
  32  PORT fpga_0_LEDs_4Bit_GPIO_IO_pin = fpga_0_LEDs_4Bit_GPIO_IO, DIR = IO, VEC = [0:3]\r
  33  PORT fpga_0_LEDs_Positions_GPIO_IO_pin = fpga_0_LEDs_Positions_GPIO_IO, DIR = IO, VEC = [0:4]\r
  34  PORT fpga_0_SRAM_256Kx32_Mem_A_pin = fpga_0_SRAM_256Kx32_Mem_A, DIR = O, VEC = [9:29]\r
  35  PORT fpga_0_SRAM_256Kx32_Mem_BEN_pin = fpga_0_SRAM_256Kx32_Mem_BEN, DIR = O, VEC = [0:3]\r
  36  PORT fpga_0_SRAM_256Kx32_Mem_WEN_pin = fpga_0_SRAM_256Kx32_Mem_WEN, DIR = O\r
  37  PORT fpga_0_SRAM_256Kx32_Mem_DQ_pin = fpga_0_SRAM_256Kx32_Mem_DQ, DIR = IO, VEC = [0:31]\r
  38  PORT fpga_0_SRAM_256Kx32_Mem_OEN_pin = fpga_0_SRAM_256Kx32_Mem_OEN, DIR = O, VEC = [0:0]\r
  39  PORT fpga_0_SRAM_256Kx32_Mem_CEN_pin = fpga_0_SRAM_256Kx32_Mem_CEN, DIR = O, VEC = [0:0]\r
  40  PORT fpga_0_SRAM_256Kx32_Mem_ADV_LDN_pin = fpga_0_SRAM_256Kx32_Mem_ADV_LDN, DIR = O\r
  41  PORT fpga_0_SRAM_CLOCK = sys_clk_s, DIR = O\r
  42  PORT sys_clk_pin = dcm_clk_s, DIR = I, SIGIS = CLK, CLK_FREQ = 100000000\r
  43  PORT sys_rst_pin = sys_rst_s, DIR = I, RST_POLARITY = 0, SIGIS = RST\r
  44 \r
  45 \r
  46 BEGIN ppc405_virtex4\r
  47  PARAMETER INSTANCE = ppc405_0\r
  48  PARAMETER HW_VER = 1.01.a\r
  49  BUS_INTERFACE JTAGPPC = jtagppc_0_0\r
  50  BUS_INTERFACE IPLB = plb\r
  51  BUS_INTERFACE DPLB = plb\r
  52  PORT PLBCLK = sys_clk_s\r
  53  PORT C405RSTCHIPRESETREQ = C405RSTCHIPRESETREQ\r
  54  PORT C405RSTCORERESETREQ = C405RSTCORERESETREQ\r
  55  PORT C405RSTSYSRESETREQ = C405RSTSYSRESETREQ\r
  56  PORT RSTC405RESETCHIP = RSTC405RESETCHIP\r
  57  PORT RSTC405RESETCORE = RSTC405RESETCORE\r
  58  PORT RSTC405RESETSYS = RSTC405RESETSYS\r
  59  PORT EICC405EXTINPUTIRQ = EICC405EXTINPUTIRQ\r
  60  PORT CPMC405CLOCK = sys_clk_s\r
  61 END\r
  62 \r
  63 BEGIN jtagppc_cntlr\r
  64  PARAMETER INSTANCE = jtagppc_0\r
  65  PARAMETER HW_VER = 2.00.a\r
  66  BUS_INTERFACE JTAGPPC0 = jtagppc_0_0\r
  67 END\r
  68 \r
  69 BEGIN proc_sys_reset\r
  70  PARAMETER INSTANCE = reset_block\r
  71  PARAMETER HW_VER = 1.00.a\r
  72  PARAMETER C_EXT_RESET_HIGH = 0\r
  73  PORT Ext_Reset_In = sys_rst_s\r
  74  PORT Slowest_sync_clk = sys_clk_s\r
  75  PORT Chip_Reset_Req = C405RSTCHIPRESETREQ\r
  76  PORT Core_Reset_Req = C405RSTCORERESETREQ\r
  77  PORT System_Reset_Req = C405RSTSYSRESETREQ\r
  78  PORT Rstc405resetchip = RSTC405RESETCHIP\r
  79  PORT Rstc405resetcore = RSTC405RESETCORE\r
  80  PORT Rstc405resetsys = RSTC405RESETSYS\r
  81  PORT Bus_Struct_Reset = sys_bus_reset\r
  82  PORT Dcm_locked = dcm_0_lock\r
  83 END\r
  84 \r
  85 BEGIN plb_v34\r
  86  PARAMETER INSTANCE = plb\r
  87  PARAMETER HW_VER = 1.02.a\r
  88  PARAMETER C_DCR_INTFCE = 0\r
  89  PARAMETER C_EXT_RESET_HIGH = 1\r
  90  PORT SYS_Rst = sys_bus_reset\r
  91  PORT PLB_Clk = sys_clk_s\r
  92 END\r
  93 \r
  94 BEGIN opb_v20\r
  95  PARAMETER INSTANCE = opb\r
  96  PARAMETER HW_VER = 1.10.c\r
  97  PARAMETER C_EXT_RESET_HIGH = 1\r
  98  PORT SYS_Rst = sys_bus_reset\r
  99  PORT OPB_Clk = sys_clk_s\r
 100 END\r
 101 \r
 102 BEGIN plb2opb_bridge\r
 103  PARAMETER INSTANCE = plb2opb\r
 104  PARAMETER HW_VER = 1.01.a\r
 105  PARAMETER C_DCR_INTFCE = 0\r
 106  PARAMETER C_NUM_ADDR_RNG = 1\r
 107  PARAMETER C_RNG0_BASEADDR = 0x40000000\r
 108  PARAMETER C_RNG0_HIGHADDR = 0x7fffffff\r
 109  BUS_INTERFACE SPLB = plb\r
 110  BUS_INTERFACE MOPB = opb\r
 111 END\r
 112 \r
 113 BEGIN opb_uartlite\r
 114  PARAMETER INSTANCE = RS232_Uart\r
 115  PARAMETER HW_VER = 1.00.b\r
 116  PARAMETER C_BAUDRATE = 9600\r
 117  PARAMETER C_DATA_BITS = 8\r
 118  PARAMETER C_ODD_PARITY = 0\r
 119  PARAMETER C_USE_PARITY = 0\r
 120  PARAMETER C_CLK_FREQ = 100000000\r
 121  PARAMETER C_BASEADDR = 0x40600000\r
 122  PARAMETER C_HIGHADDR = 0x4060ffff\r
 123  BUS_INTERFACE SOPB = opb\r
 124  PORT Interrupt = RS232_Uart_Interrupt\r
 125  PORT RX = fpga_0_RS232_Uart_RX\r
 126  PORT TX = fpga_0_RS232_Uart_TX\r
 127 END\r
 128 \r
 129 BEGIN opb_gpio\r
 130  PARAMETER INSTANCE = LEDs_4Bit\r
 131  PARAMETER HW_VER = 3.01.b\r
 132  PARAMETER C_GPIO_WIDTH = 4\r
 133  PARAMETER C_IS_DUAL = 0\r
 134  PARAMETER C_IS_BIDIR = 1\r
 135  PARAMETER C_ALL_INPUTS = 0\r
 136  PARAMETER C_BASEADDR = 0x40000000\r
 137  PARAMETER C_HIGHADDR = 0x4000ffff\r
 138  BUS_INTERFACE SOPB = opb\r
 139  PORT GPIO_IO = fpga_0_LEDs_4Bit_GPIO_IO\r
 140 END\r
 141 \r
 142 BEGIN opb_gpio\r
 143  PARAMETER INSTANCE = LEDs_Positions\r
 144  PARAMETER HW_VER = 3.01.b\r
 145  PARAMETER C_GPIO_WIDTH = 5\r
 146  PARAMETER C_IS_DUAL = 0\r
 147  PARAMETER C_IS_BIDIR = 1\r
 148  PARAMETER C_ALL_INPUTS = 0\r
 149  PARAMETER C_BASEADDR = 0x40020000\r
 150  PARAMETER C_HIGHADDR = 0x4002ffff\r
 151  BUS_INTERFACE SOPB = opb\r
 152  PORT GPIO_IO = fpga_0_LEDs_Positions_GPIO_IO\r
 153 END\r
 154 \r
 155 BEGIN plb_emc\r
 156  PARAMETER INSTANCE = SRAM_256Kx32\r
 157  PARAMETER HW_VER = 2.00.a\r
 158  PARAMETER C_INCLUDE_BURST_CACHELN_SUPPORT = 1\r
 159  PARAMETER C_PLB_CLK_PERIOD_PS = 10000\r
 160  PARAMETER C_NUM_BANKS_MEM = 1\r
 161  PARAMETER C_MAX_MEM_WIDTH = 32\r
 162  PARAMETER C_INCLUDE_NEGEDGE_IOREGS = 1\r
 163  PARAMETER C_INCLUDE_DATAWIDTH_MATCHING_0 = 1\r
 164  PARAMETER C_MEM0_WIDTH = 32\r
 165  PARAMETER C_SYNCH_MEM_0 = 1\r
 166  PARAMETER C_TCEDV_PS_MEM_0 = 0\r
 167  PARAMETER C_TWC_PS_MEM_0 = 0\r
 168  PARAMETER C_TAVDV_PS_MEM_0 = 0\r
 169  PARAMETER C_TWP_PS_MEM_0 = 0\r
 170  PARAMETER C_THZCE_PS_MEM_0 = 0\r
 171  PARAMETER C_TLZWE_PS_MEM_0 = 0\r
 172  PARAMETER C_MEM0_BASEADDR = 0x00000000\r
 173  PARAMETER C_MEM0_HIGHADDR = 0x000fffff\r
 174  BUS_INTERFACE SPLB = plb\r
 175  PORT Mem_A = fpga_0_SRAM_256Kx32_Mem_A_split\r
 176  PORT Mem_BEN = fpga_0_SRAM_256Kx32_Mem_BEN\r
 177  PORT Mem_WEN = fpga_0_SRAM_256Kx32_Mem_WEN\r
 178  PORT Mem_DQ = fpga_0_SRAM_256Kx32_Mem_DQ\r
 179  PORT Mem_OEN = fpga_0_SRAM_256Kx32_Mem_OEN\r
 180  PORT Mem_CEN = fpga_0_SRAM_256Kx32_Mem_CEN\r
 181  PORT Mem_ADV_LDN = fpga_0_SRAM_256Kx32_Mem_ADV_LDN\r
 182 END\r
 183 \r
 184 BEGIN plb_bram_if_cntlr\r
 185  PARAMETER INSTANCE = plb_bram_if_cntlr_1\r
 186  PARAMETER HW_VER = 1.00.b\r
 187  PARAMETER c_include_burst_cacheln_support = 0\r
 188  PARAMETER c_plb_clk_period_ps = 10000\r
 189  PARAMETER c_baseaddr = 0xfffff000\r
 190  PARAMETER c_highaddr = 0xffffffff\r
 191  BUS_INTERFACE SPLB = plb\r
 192  BUS_INTERFACE PORTA = plb_bram_if_cntlr_1_port\r
 193 END\r
 194 \r
 195 BEGIN bram_block\r
 196  PARAMETER INSTANCE = plb_bram_if_cntlr_1_bram\r
 197  PARAMETER HW_VER = 1.00.a\r
 198  BUS_INTERFACE PORTA = plb_bram_if_cntlr_1_port\r
 199 END\r
 200 \r
 201 BEGIN opb_intc\r
 202  PARAMETER INSTANCE = opb_intc_0\r
 203  PARAMETER HW_VER = 1.00.c\r
 204  PARAMETER C_BASEADDR = 0x41200000\r
 205  PARAMETER C_HIGHADDR = 0x4120ffff\r
 206  BUS_INTERFACE SOPB = opb\r
 207  PORT Irq = EICC405EXTINPUTIRQ\r
 208  PORT Intr = RS232_Uart_Interrupt\r
 209 END\r
 210 \r
 211 BEGIN util_bus_split\r
 212  PARAMETER INSTANCE = SRAM_256Kx32_util_bus_split_0\r
 213  PARAMETER HW_VER = 1.00.a\r
 214  PARAMETER C_SIZE_IN = 32\r
 215  PARAMETER C_LEFT_POS = 9\r
 216  PARAMETER C_SPLIT = 30\r
 217  PORT Sig = fpga_0_SRAM_256Kx32_Mem_A_split\r
 218  PORT Out1 = fpga_0_SRAM_256Kx32_Mem_A\r
 219 END\r
 220 \r
 221 BEGIN dcm_module\r
 222  PARAMETER INSTANCE = dcm_0\r
 223  PARAMETER HW_VER = 1.00.a\r
 224  PARAMETER C_CLK0_BUF = TRUE\r
 225  PARAMETER C_CLKIN_PERIOD = 10.000000\r
 226  PARAMETER C_CLK_FEEDBACK = 1X\r
 227  PARAMETER C_DLL_FREQUENCY_MODE = LOW\r
 228  PARAMETER C_EXT_RESET_HIGH = 1\r
 229  PORT CLKIN = dcm_clk_s\r
 230  PORT CLK0 = sys_clk_s\r
 231  PORT CLKFB = sys_clk_s\r
 232  PORT RST = net_gnd\r
 233  PORT LOCKED = dcm_0_lock\r
 234 END\r
 235 \r