git.sur5r.net Git - freertos/blob - Demo/RX600_RX62N-RDK_GNURX/RTOSDemo/vects.c

   1 /***********************************************************************/\r
   2 /*                                                                     */\r
   3 /*  FILE        :vects.c                                               */\r
   4 /*  DATE        :Wed, Aug 25, 2010                                     */\r
   5 /*  DESCRIPTION :Vector Table                                          */\r
   6 /*  CPU TYPE    :Other                                                 */\r
   7 /*                                                                     */\r
   8 /*  This file is generated by KPIT GNU Project Generator.              */\r
   9 /*                                                                     */\r
  10 /***********************************************************************/\r
  11                           \r
  12 \r
  13 \r
  14 \r
  15 #include "inthandler.h"\r
  16 \r
  17 typedef void (*fp) (void);\r
  18 extern void start(void);\r
  19 extern void stack (void);\r
  20 extern void vTickISR( void );\r
  21 extern void vSoftwareInterruptISR( void );\r
  22 extern void vT0_1_ISR_Handler( void );\r
  23 extern void vT2_3_ISR_Handler( void );\r
  24 extern void vEMAC_ISR_Handler( void );\r
  25 extern void vTimer2_ISR_Handler( void );\r
  26 \r
  27 #define FVECT_SECT          __attribute__ ((section (".fvectors")))\r
  28 \r
  29 const fp HardwareVectors[] FVECT_SECT  = {\r
  30 //;0xffffff80  Reserved\r
  31     (fp)0,\r
  32 //;0xffffff84  Reserved\r
  33     (fp)0,\r
  34 //;0xffffff88  Reserved\r
  35     (fp)0,\r
  36 //;0xffffff8C  Reserved\r
  37     (fp)0,\r
  38 //;0xffffff90  Reserved\r
  39     (fp)0,\r
  40 //;0xffffff94  Reserved\r
  41     (fp)0,\r
  42 //;0xffffff98  Reserved\r
  43     (fp)0,\r
  44 //;0xffffff9C  Reserved\r
  45     (fp)0,\r
  46 //;0xffffffA0  Reserved\r
  47     (fp)0,\r
  48 //;0xffffffA4  Reserved\r
  49     (fp)0,\r
  50 //;0xffffffA8  Reserved\r
  51     (fp)0,\r
  52 //;0xffffffAC  Reserved\r
  53     (fp)0,\r
  54 //;0xffffffB0  Reserved\r
  55     (fp)0,\r
  56 //;0xffffffB4  Reserved\r
  57     (fp)0,\r
  58 //;0xffffffB8  Reserved\r
  59     (fp)0,\r
  60 //;0xffffffBC  Reserved\r
  61     (fp)0,\r
  62 //;0xffffffC0  Reserved\r
  63     (fp)0,\r
  64 //;0xffffffC4  Reserved\r
  65     (fp)0,\r
  66 //;0xffffffC8  Reserved\r
  67     (fp)0,\r
  68 //;0xffffffCC  Reserved\r
  69     (fp)0,\r
  70 //;0xffffffd0  Exception(Supervisor Instruction)\r
  71     INT_Excep_SuperVisorInst,\r
  72 //;0xffffffd4  Reserved\r
  73     (fp)0,\r
  74 //;0xffffffd8  Reserved\r
  75     (fp)0,\r
  76 //;0xffffffdc  Exception(Undefined Instruction)\r
  77     INT_Excep_UndefinedInst,\r
  78 //;0xffffffe0  Reserved\r
  79     (fp)0,\r
  80 //;0xffffffe4  Exception(Floating Point)\r
  81     INT_Excep_FloatingPoint,\r
  82 //;0xffffffe8  Reserved\r
  83     (fp)0,\r
  84 //;0xffffffec  Reserved\r
  85     (fp)0,\r
  86 //;0xfffffff0  Reserved\r
  87     (fp)0,\r
  88 //;0xfffffff4  Reserved\r
  89     (fp)0,\r
  90 //;0xfffffff8  NMI\r
  91     INT_NonMaskableInterrupt,\r
  92 //;0xfffffffc  RESET\r
  93 //;<<VECTOR DATA START (POWER ON RESET)>>\r
  94 //;Power On Reset PC\r
  95     start                                                                                                                 \r
  96 //;<<VECTOR DATA END (POWER ON RESET)>>\r
  97 };\r
  98 \r
  99 #define RVECT_SECT          __attribute__ ((section (".rvectors")))\r
 100 \r
 101 const fp RelocatableVectors[] RVECT_SECT  = {\r
 102 //;0x0000  Reserved\r
 103     (fp)0,\r
 104 //;0x0004  Reserved\r
 105     (fp)0,\r
 106 //;0x0008  Reserved\r
 107     (fp)0,\r
 108 //;0x000C  Reserved\r
 109     (fp)0,\r
 110 //;0x0010  Reserved\r
 111     (fp)0,\r
 112 //;0x0014  Reserved\r
 113     (fp)0,\r
 114 //;0x0018  Reserved\r
 115     (fp)0,\r
 116 //;0x001C  Reserved\r
 117     (fp)0,\r
 118 //;0x0020  Reserved\r
 119     (fp)0,\r
 120 //;0x0024  Reserved\r
 121     (fp)0,\r
 122 //;0x0028  Reserved\r
 123     (fp)0,\r
 124 //;0x002C  Reserved\r
 125     (fp)0,\r
 126 //;0x0030  Reserved\r
 127     (fp)0,\r
 128 //;0x0034  Reserved\r
 129     (fp)0,\r
 130 //;0x0038  Reserved\r
 131     (fp)0,\r
 132 //;0x003C  Reserved\r
 133     (fp)0,\r
 134 //;0x0040  BUSERR\r
 135         (fp)INT_Excep_BUSERR,\r
 136 //;0x0044  Reserved\r
 137     (fp)0,\r
 138 //;0x0048  Reserved\r
 139     (fp)0,\r
 140 //;0x004C  Reserved\r
 141     (fp)0,\r
 142 //;0x0050  Reserved\r
 143     (fp)0,\r
 144 //;0x0054 FCUERR\r
 145         (fp)INT_Excep_FCU_FCUERR,\r
 146 //;0x0058  Reserved\r
 147     (fp)0,\r
 148 //;0x005C  FRDYI\r
 149         (fp)INT_Excep_FCU_FRDYI,\r
 150 //;0x0060  Reserved\r
 151     (fp)0,\r
 152 //;0x0064  Reserved\r
 153     (fp)0,\r
 154 //;0x0068  Reserved\r
 155     (fp)0,\r
 156 //;0x006C  Reserved\r
 157     (fp)vSoftwareInterruptISR,\r
 158 //;0x0070  CMTU0_CMT0\r
 159         (fp)vTickISR,\r
 160 //;0x0074  CMTU0_CMT1\r
 161         (fp)INT_Excep_CMTU0_CMT1,\r
 162 //;0x0078  CMTU1_CMT2\r
 163         (fp)vTimer2_ISR_Handler,\r
 164 //;0x007C  CMTU1_CMT3\r
 165         (fp)INT_Excep_CMTU1_CMT3,\r
 166 //;0x0080  Ether\r
 167     (fp)vEMAC_ISR_Handler,\r
 168 //;0x0084  Reserved\r
 169     (fp)0,\r
 170 //;0x0088  Reserved\r
 171     (fp)0,\r
 172 //;0x008C  Reserved\r
 173     (fp)0,\r
 174 //;0x0090  Reserved\r
 175     (fp)0,\r
 176 //;0x0094  Reserved\r
 177     (fp)0,\r
 178 //;0x0098  Reserved\r
 179     (fp)0,\r
 180 //;0x009C  Reserved\r
 181     (fp)0,\r
 182 //;0x00A0  Reserved\r
 183     (fp)0,\r
 184 //;0x00A4  Reserved\r
 185     (fp)0,\r
 186 //;0x00A8  Reserved\r
 187     (fp)0,\r
 188 //;0x00AC  Reserved\r
 189     (fp)0,\r
 190 //;0x00B0  Reserved\r
 191     (fp)0,\r
 192 //;0x00B4  Reserved\r
 193     (fp)0,\r
 194 //;0x00B8  Reserved\r
 195     (fp)0,\r
 196 //;0x00BC  Reserved\r
 197     (fp)0,\r
 198 //;0x00C0  Reserved\r
 199     (fp)0,\r
 200 //;0x00C4  Reserved\r
 201     (fp)0,\r
 202 //;0x00C8  Reserved\r
 203     (fp)0,\r
 204 //;0x00CC  Reserved\r
 205     (fp)0,\r
 206 //;0x00D0  Reserved\r
 207     (fp)0,\r
 208 //;0x00D4  Reserved\r
 209     (fp)0,\r
 210 //;0x00D8  Reserved\r
 211     (fp)0,\r
 212 //;0x00DC  Reserved\r
 213     (fp)0,\r
 214 //;0x00E0  Reserved\r
 215     (fp)0,\r
 216 //;0x00E4  Reserved\r
 217     (fp)0,\r
 218 //;0x00E8  Reserved\r
 219     (fp)0,\r
 220 //;0x00EC  Reserved\r
 221     (fp)0,\r
 222 //;0x00F0  Reserved\r
 223     (fp)0,\r
 224 //;0x00F4  Reserved\r
 225     (fp)0,\r
 226 //;0x00F8  Reserved\r
 227     (fp)0,\r
 228 //;0x00FC  Reserved\r
 229     (fp)0,\r
 230 //;0x0100  IRQ0\r
 231     (fp)INT_Excep_IRQ0,\r
 232 //;0x0104 IRQ1\r
 233     (fp)INT_Excep_IRQ1,\r
 234 //;0x0108 IRQ2\r
 235     (fp)INT_Excep_IRQ2,\r
 236 //;0x010C IRQ3\r
 237     (fp)INT_Excep_IRQ3,\r
 238 //;0x0110 IRQ4\r
 239     (fp)INT_Excep_IRQ4,\r
 240 //;0x0114 IRQ5\r
 241     (fp)INT_Excep_IRQ5,\r
 242 //;0x0118 IRQ6\r
 243     (fp)INT_Excep_IRQ6,\r
 244 //;0x011C IRQ7\r
 245     (fp)INT_Excep_IRQ7,\r
 246 //;0x0120 IRQ8\r
 247     (fp)INT_Excep_IRQ8,\r
 248 //;0x0124 IRQ9\r
 249     (fp)INT_Excep_IRQ9,\r
 250 //;0x0128 IRQ10\r
 251     (fp)INT_Excep_IRQ10,\r
 252 //;0x012C IRQ11\r
 253     (fp)INT_Excep_IRQ11,\r
 254 //;0x0130 IRQ12\r
 255     (fp)INT_Excep_IRQ12,\r
 256 //;0x0134 IRQ13\r
 257     (fp)INT_Excep_IRQ13,\r
 258 //;0x0138 IRQ14\r
 259     (fp)INT_Excep_IRQ14,\r
 260 //;0x013C IRQ15\r
 261     (fp)INT_Excep_IRQ15,\r
 262 //;0x0140  Reserved\r
 263     (fp)0,\r
 264 //;0x0144  Reserved\r
 265     (fp)0,\r
 266 //;0x0148  Reserved\r
 267     (fp)0,\r
 268 //;0x014C  Reserved\r
 269     (fp)0,\r
 270 //;0x0150  Reserved\r
 271     (fp)0,\r
 272 //;0x0154  Reserved\r
 273     (fp)0,\r
 274 //;0x0158  Reserved\r
 275     (fp)0,\r
 276 //;0x015C  Reserved\r
 277     (fp)0,\r
 278 //;0x0160  Reserved\r
 279     (fp)0,\r
 280 //;0x0164  Reserved\r
 281     (fp)0,\r
 282 //;0x0168  Reserved\r
 283     (fp)0,\r
 284 //;0x016C  Reserved\r
 285     (fp)0,\r
 286 //;0x0170  Reserved\r
 287     (fp)0,\r
 288 //;0x0174  Reserved\r
 289     (fp)0,\r
 290 //;0x0178  Reserved\r
 291     (fp)0,\r
 292 //;0x017C  Reserved\r
 293     (fp)0,\r
 294 //;0x0180  WDT_WOVI\r
 295     (fp)INT_Excep_WDT_WOVI,\r
 296 //;0x0184  Reserved\r
 297     (fp)0,\r
 298 //;0x0188  AD0_ADI0\r
 299     (fp)INT_Excep_AD0_ADI0,\r
 300 //;0x018C  AD1_ADI1\r
 301     (fp)INT_Excep_AD1_ADI1,\r
 302 //;0x0190  AD2_ADI2\r
 303     (fp)INT_Excep_AD2_ADI2,\r
 304 //;0x0194  AD3_ADI3\r
 305     (fp)INT_Excep_AD3_ADI3,\r
 306 //;0x0198  Reserved\r
 307     (fp)0,\r
 308 //;0x019C  Reserved\r
 309     (fp)0,\r
 310 //;0x01A0  TPU0_TGI0A\r
 311         (fp)INT_Excep_TPU0_TGI0A,\r
 312 //;0x01A4  TPU0_TGI0B\r
 313     (fp)INT_Excep_TPU0_TGI0B,\r
 314 //;0x01A8  TPU0_TGI0C\r
 315     (fp)INT_Excep_TPU0_TGI0C,\r
 316 //;0x01AC  TPU0_TGI0D\r
 317     (fp)INT_Excep_TPU0_TGI0D,\r
 318 //;0x01B0  TPU0_TCI0V\r
 319     (fp)INT_Excep_TPU0_TCI0V,\r
 320 //;0x01B4  Reserved\r
 321     (fp)0,\r
 322 //;0x01B8  Reserved\r
 323     (fp)0,\r
 324 //;0x01BC  TPU1_TGI1A\r
 325         (fp)INT_Excep_TPU1_TGI1A,\r
 326 //;0x01C0  TPU1_TGI1B\r
 327     (fp)INT_Excep_TPU1_TGI1B,\r
 328 //;0x01C4  Reserved\r
 329     (fp)0,\r
 330 //;0x01C8  Reserved\r
 331     (fp)0,\r
 332 //;0x01CC  TPU1_TCI1V\r
 333     (fp)INT_Excep_TPU1_TCI1V,\r
 334 //;0x01D0  TPU1_TCI1U\r
 335     (fp)INT_Excep_TPU1_TCI1U,\r
 336 //;0x01D4  TPU2_TGI2A\r
 337         (fp)INT_Excep_TPU2_TGI2A,\r
 338 //;0x01D8  TPU2_TGI2B\r
 339     (fp)INT_Excep_TPU2_TGI2B,\r
 340 //;0x01DC  Reserved\r
 341     (fp)0,\r
 342 //;0x01E0  TPU2_TCI2V\r
 343     (fp)INT_Excep_TPU2_TCI2V,\r
 344 //;0x01E4  TPU2_TCI2U\r
 345     (fp)INT_Excep_TPU2_TCI2U,\r
 346 //;0x01E8  TPU3_TGI3A\r
 347     (fp)INT_Excep_TPU3_TGI3A,\r
 348 //;0x01EC  TPU3_TGI3B\r
 349     (fp)INT_Excep_TPU3_TGI3B,\r
 350 //;0x01F0  TPU3_TGI3C\r
 351     (fp)INT_Excep_TPU3_TGI3C,\r
 352 //;0x01F4  TPU3_TGI3D\r
 353     (fp)INT_Excep_TPU3_TGI3D,\r
 354 //;0x01F8  TPU3_TCI3V\r
 355     (fp)INT_Excep_TPU3_TCI3V,\r
 356 //;0x01FC  TPU4_TGI4A\r
 357     (fp)INT_Excep_TPU4_TGI4A,\r
 358 //;0x0200  TPU4_TGI4B\r
 359     (fp)INT_Excep_TPU4_TGI4B,\r
 360 //;0x0204  Reserved\r
 361     (fp)0,\r
 362 //;0x0208  Reserved\r
 363     (fp)0,\r
 364 //;0x020C TPU4_TCI4V\r
 365     (fp)INT_Excep_TPU4_TCI4V,\r
 366 //;0x0210 TPU4_TCI4U\r
 367     (fp)INT_Excep_TPU4_TCI4U,\r
 368 //;0x0214  TPU5_TGI5A\r
 369     (fp)INT_Excep_TPU5_TGI5A,\r
 370 //;0x0218  TPU5_TGI5B\r
 371     (fp)INT_Excep_TPU5_TGI5B,\r
 372 //;0x021C  Reserved\r
 373     (fp)0,\r
 374 //;0x0220  TPU5_TCI5V\r
 375     (fp)INT_Excep_TPU5_TCI5V,\r
 376 //;0x0224  TPU5_TCI5U\r
 377     (fp)INT_Excep_TPU5_TCI5U,\r
 378 //;0x0228  TPU6_TGI6A\r
 379     (fp)INT_Excep_TPU6_TGI6A,\r
 380 //;0x022C  TPU6_TGI6B\r
 381     (fp)INT_Excep_TPU6_TGI6B,\r
 382 //;0x0230  TPU6_TGI6C\r
 383     (fp)INT_Excep_TPU6_TGI6C,\r
 384 //;0x0234  TPU6_TGI6D\r
 385     (fp)INT_Excep_TPU6_TGI6D,\r
 386 //;0x0238  TPU6_TCI6V\r
 387     (fp)INT_Excep_TPU6_TCI6V,\r
 388 //;0x023C  Reserved\r
 389     (fp)0,\r
 390 //;0x0240  Reserved\r
 391     (fp)0,\r
 392 //;0x0244  TPU7_TGI7A\r
 393     (fp)INT_Excep_TPU7_TGI7A,\r
 394 //;0x0248  TPU7_TGI7B\r
 395     (fp)INT_Excep_TPU7_TGI7B,\r
 396 //;0x024C  Reserved\r
 397     (fp)0,\r
 398 //;0x0250  Reserved\r
 399     (fp)0,\r
 400 //;0x0254  TPU7_TCI7V\r
 401     (fp)INT_Excep_TPU7_TCI7V,\r
 402 //;0x0258  TPU7_TCI7U\r
 403     (fp)INT_Excep_TPU7_TCI7U,\r
 404 //;0x025C  TPU8_TGI8A\r
 405     (fp)INT_Excep_TPU8_TGI8A,\r
 406 //;0x0260  TPU8_TGI8B\r
 407     (fp)INT_Excep_TPU8_TGI8B,\r
 408 //;0x0264  Reserved\r
 409     (fp)0,\r
 410 //;0x0268  TPU8_TCI8V\r
 411     (fp)INT_Excep_TPU8_TCI8V,\r
 412 //;0x026C  TPU8_TCI8U\r
 413     (fp)INT_Excep_TPU8_TCI8U,\r
 414 //;0x0270  TPU9_TGI9A\r
 415     (fp)INT_Excep_TPU9_TGI9A,\r
 416 //;0x0274  TPU9_TGI9B\r
 417     (fp)INT_Excep_TPU9_TGI9B,\r
 418 //;0x0278  TPU9_TGI9C\r
 419     (fp)INT_Excep_TPU9_TGI9C,\r
 420 //;0x027C  TPU9_TGI9D\r
 421     (fp)INT_Excep_TPU9_TGI9D,\r
 422 //;0x0280  TPU9_TCI9V\r
 423     (fp)INT_Excep_TPU9_TCI9V,\r
 424 //;0x0284  TPU10_TGI10A\r
 425     (fp)INT_Excep_TPU10_TGI10A,\r
 426 //;0x0288  TPU10_TGI10B\r
 427     (fp)INT_Excep_TPU10_TGI10B,\r
 428 //;0x028C  Reserved\r
 429     (fp)0,\r
 430 //;0x0290  Reserved\r
 431     (fp)0,\r
 432 //;0x0294  TPU10_TCI10V\r
 433     (fp)INT_Excep_TPU10_TCI10V,\r
 434 //;0x0298  TPU10_TCI10U\r
 435     (fp)INT_Excep_TPU10_TCI10U,\r
 436 //;0x029C  TPU11_TGI11A\r
 437     (fp)INT_Excep_TPU11_TGI11A,\r
 438 //;0x02A0  TPU11_TGI11B\r
 439     (fp)INT_Excep_TPU11_TGI11B,\r
 440 //;0x02A4  Reserved\r
 441     (fp)0,\r
 442 //;0x02A8  TPU11_TCI11V\r
 443     (fp)INT_Excep_TPU11_TCI11V,\r
 444 //;0x02AC  TPU11_TCI11U\r
 445     (fp)INT_Excep_TPU11_TCI11U,\r
 446 //;0x02B0  Reserved\r
 447     (fp)0,\r
 448 //;0x02B4  Reserved\r
 449     (fp)0,\r
 450 //;0x02B8  TMR0_CMI0A\r
 451     (fp)vT0_1_ISR_Handler,\r
 452 //;0x02BC  TMR0_CMI0B\r
 453     (fp)INT_Excep_TMR0_CMI0B,\r
 454 //;0x02C0  TMR0_OV0I\r
 455     (fp)INT_Excep_TMR0_OV0I,\r
 456 //;0x02C4  TMR1_CMI1A\r
 457     (fp)INT_Excep_TMR1_CMI1A,\r
 458 //;0x02C8  TMR1_CMI1B\r
 459     (fp)INT_Excep_TMR1_CMI1B,\r
 460 //;0x02CC  TMR1_OV1I\r
 461     (fp)INT_Excep_TMR1_OV1I,\r
 462 //;0x02D0 TMR2_CMI2A\r
 463     (fp)vT2_3_ISR_Handler,\r
 464 //;0x02D4  TMR2_CMI2B\r
 465     (fp)INT_Excep_TMR2_CMI2B,\r
 466 //;0x02D8  TMR2_OV2I\r
 467     (fp)INT_Excep_TMR2_OV2I,\r
 468 //;0x02DC  TMR3_CMI3A\r
 469     (fp)INT_Excep_TMR3_CMI3A,\r
 470 //;0x02E0 TMR3_CMI3B\r
 471     (fp)INT_Excep_TMR3_CMI3B,\r
 472 //;0x02E4  TMR3_OV3I\r
 473     (fp)INT_Excep_TMR3_OV3I,\r
 474 //;0x02E8  Reserved\r
 475     (fp)0,\r
 476 //;0x02EC  Reserved\r
 477     (fp)0,\r
 478 //;0x02F0  Reserved\r
 479     (fp)0,\r
 480 //;0x02F4  Reserved\r
 481     (fp)0,\r
 482 //;0x02F8  Reserved\r
 483     (fp)0,\r
 484 //;0x02FC  Reserved\r
 485     (fp)0,\r
 486 //;0x0300  Reserved\r
 487     (fp)0,\r
 488 //;0x0304  Reserved\r
 489     (fp)0,\r
 490 //;0x0308  Reserved\r
 491     (fp)0,\r
 492 //;0x030C  Reserved\r
 493     (fp)0,\r
 494 //;0x0310  Reserved\r
 495     (fp)0,\r
 496 //;0x0314  Reserved\r
 497     (fp)0,\r
 498 //;0x0318  DMAC_DMTEND0\r
 499     (fp)INT_Excep_DMAC_DMTEND0,\r
 500 //;0x031C  DMAC_DMTEND1\r
 501     (fp)INT_Excep_DMAC_DMTEND1,\r
 502 //;0x0320  DMAC_DMTEND2\r
 503     (fp)INT_Excep_DMAC_DMTEND2,\r
 504 //;0x0324  DMAC_DMTEND3\r
 505     (fp)INT_Excep_DMAC_DMTEND3,\r
 506 //;0x0328  Reserved\r
 507     (fp)0,\r
 508 //;0x032C  Reserved\r
 509     (fp)0,\r
 510 //;0x0330  Reserved\r
 511     (fp)0,\r
 512 //;0x0334  Reserved\r
 513     (fp)0,\r
 514 //;0x0338  Reserved\r
 515     (fp)0,\r
 516 //;0x033C  Reserved\r
 517     (fp)0,\r
 518 //;0x0340  Reserved\r
 519     (fp)0,\r
 520 //;0x0344  Reserved\r
 521     (fp)0,\r
 522 //;0x0348  Reserved\r
 523     (fp)0,\r
 524 //;0x034C  Reserved\r
 525     (fp)0,\r
 526 //;0x0350  Reserved\r
 527     (fp)0,\r
 528 //;0x0354  Reserved\r
 529     (fp)0,\r
 530 //;0x0358  SCI0_ERI0\r
 531     (fp)INT_Excep_SCI0_ERI0,\r
 532 //;0x035C  SCI0_RXI0\r
 533     (fp)INT_Excep_SCI0_RXI0,\r
 534 //;0x0360  SCI0_TXI0\r
 535     (fp)INT_Excep_SCI0_TXI0,\r
 536 //;0x0364  SCI0_TEI0\r
 537     (fp)INT_Excep_SCI0_TEI0,\r
 538 //;0x0368  SCI1_ERI1\r
 539     (fp)INT_Excep_SCI1_ERI1,\r
 540 //;0x036C  SCI1_RXI1\r
 541     (fp)INT_Excep_SCI1_RXI1,\r
 542 //;0x0370  SCI1_TXI1\r
 543     (fp)INT_Excep_SCI1_TXI1,\r
 544 //;0x0374  SCI1_TEI1\r
 545     (fp)INT_Excep_SCI1_TEI1,\r
 546 //;0x0378  SCI2_ERI2\r
 547     (fp)INT_Excep_SCI2_ERI2,\r
 548 //;0x037C  SCI2_RXI2\r
 549     (fp)INT_Excep_SCI2_RXI2,\r
 550 //;0x0380  SCI2_TXI2\r
 551     (fp)INT_Excep_SCI2_TXI2,\r
 552 //;0x0384  SCI2_TEI2\r
 553     (fp)INT_Excep_SCI2_TEI2,\r
 554 //;0x0388  SCI3_ERI3\r
 555     (fp)INT_Excep_SCI3_ERI3,\r
 556 //;0x038C  SCI3_RXI3\r
 557     (fp)INT_Excep_SCI3_RXI3,\r
 558 //;0x0390  SCI3_TXI3\r
 559     (fp)INT_Excep_SCI3_TXI3,\r
 560 //;0x0394  SCI3_TEI3\r
 561     (fp)INT_Excep_SCI3_TEI3,\r
 562 //;0x0398  SCI4_ERI4\r
 563     (fp)INT_Excep_SCI4_ERI4,\r
 564 //;0x039C  SCI4_RXI4\r
 565     (fp)INT_Excep_SCI4_RXI4,\r
 566 //;0x03A0  SCI4_TXI4\r
 567     (fp)INT_Excep_SCI4_TXI4,\r
 568 //;0x03A4  SCI4_TEI4\r
 569     (fp)INT_Excep_SCI4_TEI4,\r
 570 //;0x03A8  SCI5_ERI5\r
 571     (fp)INT_Excep_SCI5_ERI5,\r
 572 //;0x03AC  SCI5_RXI5\r
 573     (fp)INT_Excep_SCI5_RXI5,\r
 574 //;0x03B0  SCI5_TXI5\r
 575     (fp)INT_Excep_SCI5_TXI5,\r
 576 //;0x03B4  SCI5_TEI5\r
 577     (fp)INT_Excep_SCI5_TEI5,\r
 578 //;0x03B8  SCI6_ERI6\r
 579     (fp)INT_Excep_SCI6_ERI6,\r
 580 //;0x03BC  SCI6_RXI6\r
 581     (fp)INT_Excep_SCI6_RXI6,\r
 582 //;0x03C0  SCI6_TXI6\r
 583     (fp)INT_Excep_SCI6_TXI6,\r
 584 //;0x03C4  SCI6_TEI6\r
 585     (fp)INT_Excep_SCI6_TEI6,\r
 586 //;0x03C8  Reserved\r
 587     (fp)0,\r
 588 //;0x03CC  Reserved\r
 589     (fp)0,\r
 590 //;0x03D0  Reserved\r
 591     (fp)0,\r
 592 //;0x03D4  Reserved\r
 593     (fp)0,\r
 594 //;0x03D8  RIIC0_EEI0\r
 595     (fp)INT_Excep_RIIC0_EEI0,\r
 596 //;0x03DC  RIIC0_RXI0\r
 597     (fp)INT_Excep_RIIC0_RXI0,\r
 598 //;0x03E0  RIIC0_TXI0\r
 599     (fp)INT_Excep_RIIC0_TXI0,\r
 600 //;0x03E4  RIIC0_TEI0\r
 601     (fp)INT_Excep_RIIC0_TEI0,\r
 602 //;0x03E8  RIIC1_EEI1\r
 603     (fp)INT_Excep_RIIC1_EEI1,\r
 604 //;0x03EC  RIIC1_RXI1\r
 605     (fp)INT_Excep_RIIC1_RXI1,\r
 606 //;0x03F0  RIIC1_TXI1\r
 607     (fp)INT_Excep_RIIC1_TXI1,\r
 608 //;0x03F4  RIIC1_TEI1\r
 609     (fp)INT_Excep_RIIC1_TEI1,\r
 610 //;0x03F8  Reserved\r
 611     (fp)0,\r
 612 //;0x03FC  Reserved\r
 613     (fp)0,\r
 614 };\r