git.sur5r.net Git - freertos/blob - Demo/RX600_RX62N-RSK_IAR/webserver/EMAC.c

   1 /*\r
   2     FreeRTOS V7.0.0 - Copyright (C) 2011 Real Time Engineers Ltd.\r
   3         \r
   4 \r
   5     ***************************************************************************\r
   6      *                                                                       *\r
   7      *    FreeRTOS tutorial books are available in pdf and paperback.        *\r
   8      *    Complete, revised, and edited pdf reference manuals are also       *\r
   9      *    available.                                                         *\r
  10      *                                                                       *\r
  11      *    Purchasing FreeRTOS documentation will not only help you, by       *\r
  12      *    ensuring you get running as quickly as possible and with an        *\r
  13      *    in-depth knowledge of how to use FreeRTOS, it will also help       *\r
  14      *    the FreeRTOS project to continue with its mission of providing     *\r
  15      *    professional grade, cross platform, de facto standard solutions    *\r
  16      *    for microcontrollers - completely free of charge!                  *\r
  17      *                                                                       *\r
  18      *    >>> See http://www.FreeRTOS.org/Documentation for details. <<<     *\r
  19      *                                                                       *\r
  20      *    Thank you for using FreeRTOS, and thank you for your support!      *\r
  21      *                                                                       *\r
  22     ***************************************************************************\r
  23 \r
  24 \r
  25     This file is part of the FreeRTOS distribution.\r
  26 \r
  27     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  28     the terms of the GNU General Public License (version 2) as published by the\r
  29     Free Software Foundation AND MODIFIED BY the FreeRTOS exception.\r
  30     >>>NOTE<<< The modification to the GPL is included to allow you to\r
  31     distribute a combined work that includes FreeRTOS without being obliged to\r
  32     provide the source code for proprietary components outside of the FreeRTOS\r
  33     kernel.  FreeRTOS is distributed in the hope that it will be useful, but\r
  34     WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY\r
  35     or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for\r
  36     more details. You should have received a copy of the GNU General Public\r
  37     License and the FreeRTOS license exception along with FreeRTOS; if not it\r
  38     can be viewed here: http://www.freertos.org/a00114.html and also obtained\r
  39     by writing to Richard Barry, contact details for whom are available on the\r
  40     FreeRTOS WEB site.\r
  41 \r
  42     1 tab == 4 spaces!\r
  43 \r
  44     http://www.FreeRTOS.org - Documentation, latest information, license and\r
  45     contact details.\r
  46 \r
  47     http://www.SafeRTOS.com - A version that is certified for use in safety\r
  48     critical systems.\r
  49 \r
  50     http://www.OpenRTOS.com - Commercial support, development, porting,\r
  51     licensing and training services.\r
  52 */\r
  53 \r
  54 /* Hardware specific includes. */\r
  55 #include <iorx62n.h>\r
  56 #include "typedefine.h"\r
  57 #include "r_ether.h"\r
  58 #include "phy.h"\r
  59 \r
  60 /* FreeRTOS includes. */\r
  61 #include "FreeRTOS.h"\r
  62 #include "task.h"\r
  63 #include "semphr.h"\r
  64 \r
  65 /* uIP includes. */\r
  66 #include "net/uip.h"\r
  67 \r
  68 /* The time to wait between attempts to obtain a free buffer. */\r
  69 #define emacBUFFER_WAIT_DELAY_ms                ( 3 / portTICK_RATE_MS )\r
  70 \r
  71 /* The number of times emacBUFFER_WAIT_DELAY_ms should be waited before giving\r
  72 up on attempting to obtain a free buffer all together. */\r
  73 #define emacBUFFER_WAIT_ATTEMPTS        ( 30 )\r
  74 \r
  75 /* The number of Rx descriptors. */\r
  76 #define emacNUM_RX_DESCRIPTORS  8\r
  77 \r
  78 /* The number of Tx descriptors.  When using uIP there is not point in having\r
  79 more than two. */\r
  80 #define emacNUM_TX_BUFFERS      2\r
  81 \r
  82 /* The total number of EMAC buffers to allocate. */\r
  83 #define emacNUM_BUFFERS         ( emacNUM_RX_DESCRIPTORS + emacNUM_TX_BUFFERS )\r
  84 \r
  85 /* The time to wait for the Tx descriptor to become free. */\r
  86 #define emacTX_WAIT_DELAY_ms ( 10 / portTICK_RATE_MS )\r
  87 \r
  88 /* The total number of times to wait emacTX_WAIT_DELAY_ms for the Tx descriptor to\r
  89 become free. */\r
  90 #define emacTX_WAIT_ATTEMPTS ( 50 )\r
  91 \r
  92 /* Only Rx end and Tx end interrupts are used by this driver. */\r
  93 #define emacTX_END_INTERRUPT    ( 1UL << 21UL )\r
  94 #define emacRX_END_INTERRUPT    ( 1UL << 18UL )\r
  95 \r
  96 /*-----------------------------------------------------------*/\r
  97 \r
  98 /* The buffers and descriptors themselves.  */\r
  99 #pragma data_alignment=32\r
 100 volatile ethfifo xRxDescriptors[ emacNUM_RX_DESCRIPTORS ];\r
 101 \r
 102 #pragma data_alignment=32\r
 103 volatile ethfifo xTxDescriptors[ emacNUM_TX_BUFFERS ];\r
 104 \r
 105 #pragma data_alignment=32\r
 106 char xEthernetBuffers[ emacNUM_BUFFERS ][ UIP_BUFSIZE ];\r
 107 \r
 108 \r
 109 /* Used to indicate which buffers are free and which are in use.  If an index\r
 110 contains 0 then the corresponding buffer in xEthernetBuffers is free, otherwise\r
 111 the buffer is in use or about to be used. */\r
 112 static unsigned char ucBufferInUse[ emacNUM_BUFFERS ];\r
 113 \r
 114 /*-----------------------------------------------------------*/\r
 115 \r
 116 /*\r
 117  * Initialise both the Rx and Tx descriptors.\r
 118  */\r
 119 static void prvInitialiseDescriptors( void );\r
 120 \r
 121 /*\r
 122  * Return a pointer to a free buffer within xEthernetBuffers.\r
 123  */\r
 124 static unsigned char *prvGetNextBuffer( void );\r
 125 \r
 126 /*\r
 127  * Return a buffer to the list of free buffers.\r
 128  */\r
 129 static void prvReturnBuffer( unsigned char *pucBuffer );\r
 130 \r
 131 /*\r
 132  * Examine the status of the next Rx FIFO to see if it contains new data.\r
 133  */\r
 134 static unsigned long prvCheckRxFifoStatus( void );\r
 135 \r
 136 /*\r
 137  * Setup the microcontroller for communication with the PHY.\r
 138  */\r
 139 static void prvResetMAC( void );\r
 140 \r
 141 /*\r
 142  * Configure the Ethernet interface peripherals.\r
 143  */\r
 144 static void prvConfigureEtherCAndEDMAC( void );\r
 145 \r
 146 /*\r
 147  * Something has gone wrong with the descriptor usage.  Reset all the buffers\r
 148  * and descriptors.\r
 149  */\r
 150 static void prvResetEverything( void );\r
 151 \r
 152 /*-----------------------------------------------------------*/\r
 153 \r
 154 /* Points to the Rx descriptor currently in use. */\r
 155 static volatile ethfifo *pxCurrentRxDesc = NULL;\r
 156 \r
 157 /* The buffer used by the uIP stack to both receive and send.  This points to\r
 158 one of the Ethernet buffers when its actually in use. */\r
 159 unsigned char *uip_buf = NULL;\r
 160 \r
 161 /*-----------------------------------------------------------*/\r
 162 \r
 163 void vInitEmac( void )\r
 164 {\r
 165         /* Software reset. */\r
 166         prvResetMAC();\r
 167         \r
 168         /* Set the Rx and Tx descriptors into their initial state. */\r
 169         prvInitialiseDescriptors();\r
 170 \r
 171         /* Set the MAC address into the ETHERC */\r
 172         ETHERC.MAHR =   ( ( unsigned long ) configMAC_ADDR0 << 24UL ) |\r
 173                                         ( ( unsigned long ) configMAC_ADDR1 << 16UL ) |\r
 174                                         ( ( unsigned long ) configMAC_ADDR2 << 8UL ) |\r
 175                                         ( unsigned long ) configMAC_ADDR3;\r
 176                                         \r
 177         ETHERC.MALR.BIT.MA = ( ( unsigned long ) configMAC_ADDR4 << 8UL ) |\r
 178                                                  ( unsigned long ) configMAC_ADDR5;\r
 179 \r
 180         /* Perform rest of interface hardware configuration. */\r
 181         prvConfigureEtherCAndEDMAC();\r
 182         \r
 183         /* Nothing received yet, so uip_buf points nowhere. */\r
 184         uip_buf = NULL;\r
 185 \r
 186         /* Initialize the PHY */\r
 187         phy_init();\r
 188 }\r
 189 /*-----------------------------------------------------------*/\r
 190 \r
 191 void vEMACWrite( void )\r
 192 {\r
 193 long x;\r
 194 \r
 195         /* Wait until the second transmission of the last packet has completed. */\r
 196         for( x = 0; x < emacTX_WAIT_ATTEMPTS; x++ )\r
 197         {\r
 198                 if( ( xTxDescriptors[ 1 ].status & ACT ) != 0 )\r
 199                 {\r
 200                         /* Descriptor is still active. */\r
 201                         vTaskDelay( emacTX_WAIT_DELAY_ms );\r
 202                 }\r
 203                 else\r
 204                 {\r
 205                         break;\r
 206                 }\r
 207         }\r
 208         \r
 209         /* Is the descriptor free after waiting for it? */\r
 210         if( ( xTxDescriptors[ 1 ].status & ACT ) != 0 )\r
 211         {\r
 212                 /* Something has gone wrong. */\r
 213                 prvResetEverything();\r
 214         }\r
 215         \r
 216         /* Setup both descriptors to transmit the frame. */\r
 217         xTxDescriptors[ 0 ].buf_p = ( char * ) uip_buf;\r
 218         xTxDescriptors[ 0 ].bufsize = uip_len;  \r
 219         xTxDescriptors[ 1 ].buf_p = ( char * ) uip_buf;\r
 220         xTxDescriptors[ 1 ].bufsize = uip_len;\r
 221 \r
 222         /* uip_buf is being sent by the Tx descriptor.  Allocate a new buffer\r
 223         for use by the stack. */\r
 224         uip_buf = prvGetNextBuffer();\r
 225 \r
 226         /* Clear previous settings and go. */\r
 227         xTxDescriptors[0].status &= ~( FP1 | FP0 );\r
 228         xTxDescriptors[0].status |= ( FP1 | FP0 | ACT );\r
 229         xTxDescriptors[1].status &= ~( FP1 | FP0 );\r
 230         xTxDescriptors[1].status |= ( FP1 | FP0 | ACT );\r
 231 \r
 232         EDMAC.EDTRR.LONG = 0x00000001;\r
 233 }\r
 234 /*-----------------------------------------------------------*/\r
 235 \r
 236 unsigned long ulEMACRead( void )\r
 237 {\r
 238 unsigned long ulBytesReceived;\r
 239 \r
 240         ulBytesReceived = prvCheckRxFifoStatus();\r
 241 \r
 242         if( ulBytesReceived > 0 )\r
 243         {\r
 244                 /* Mark the pxDescriptor buffer as free as uip_buf is going to be set to\r
 245                 the buffer that contains the received data. */\r
 246                 prvReturnBuffer( uip_buf );\r
 247 \r
 248                 /* Point uip_buf to the data about ot be processed. */\r
 249                 uip_buf = ( void * ) pxCurrentRxDesc->buf_p;\r
 250                 \r
 251                 /* Allocate a new buffer to the descriptor, as uip_buf is now using it's\r
 252                 old descriptor. */\r
 253                 pxCurrentRxDesc->buf_p = ( char * ) prvGetNextBuffer();\r
 254 \r
 255                 /* Prepare the descriptor to go again. */\r
 256                 pxCurrentRxDesc->status &= ~( FP1 | FP0 );\r
 257                 pxCurrentRxDesc->status |= ACT;\r
 258 \r
 259                 /* Move onto the next buffer in the ring. */\r
 260                 pxCurrentRxDesc = pxCurrentRxDesc->next;\r
 261                 \r
 262                 if( EDMAC.EDRRR.LONG == 0x00000000L )\r
 263                 {\r
 264                         /* Restart Ethernet if it has stopped */\r
 265                         EDMAC.EDRRR.LONG = 0x00000001L;\r
 266                 }\r
 267         }\r
 268 \r
 269         return ulBytesReceived;\r
 270 }\r
 271 /*-----------------------------------------------------------*/\r
 272 \r
 273 long lEMACWaitForLink( void )\r
 274 {\r
 275 long lReturn;\r
 276 \r
 277         /* Set the link status. */\r
 278         switch( phy_set_autonegotiate() )\r
 279         {\r
 280                 /* Half duplex link */\r
 281                 case PHY_LINK_100H:\r
 282                                                                 ETHERC.ECMR.BIT.DM = 0;\r
 283                                                                 ETHERC.ECMR.BIT.RTM = 1;\r
 284                                                                 lReturn = pdPASS;\r
 285                                                                 break;\r
 286 \r
 287                 case PHY_LINK_10H:\r
 288                                                                 ETHERC.ECMR.BIT.DM = 0;\r
 289                                                                 ETHERC.ECMR.BIT.RTM = 0;\r
 290                                                                 lReturn = pdPASS;\r
 291                                                                 break;\r
 292 \r
 293 \r
 294                 /* Full duplex link */\r
 295                 case PHY_LINK_100F:\r
 296                                                                 ETHERC.ECMR.BIT.DM = 1;\r
 297                                                                 ETHERC.ECMR.BIT.RTM = 1;\r
 298                                                                 lReturn = pdPASS;\r
 299                                                                 break;\r
 300                 \r
 301                 case PHY_LINK_10F:\r
 302                                                                 ETHERC.ECMR.BIT.DM = 1;\r
 303                                                                 ETHERC.ECMR.BIT.RTM = 0;\r
 304                                                                 lReturn = pdPASS;\r
 305                                                                 break;\r
 306 \r
 307                 default:\r
 308                                                                 lReturn = pdFAIL;\r
 309                                                                 break;\r
 310         }\r
 311 \r
 312         if( lReturn == pdPASS )\r
 313         {\r
 314                 /* Enable receive and transmit. */\r
 315                 ETHERC.ECMR.BIT.RE = 1;\r
 316                 ETHERC.ECMR.BIT.TE = 1;\r
 317 \r
 318                 /* Enable EDMAC receive */\r
 319                 EDMAC.EDRRR.LONG = 0x1;\r
 320         }\r
 321         \r
 322         return lReturn;\r
 323 }\r
 324 /*-----------------------------------------------------------*/\r
 325 \r
 326 static void prvInitialiseDescriptors( void )\r
 327 {\r
 328 volatile ethfifo *pxDescriptor;\r
 329 long x;\r
 330 \r
 331         for( x = 0; x < emacNUM_BUFFERS; x++ )\r
 332         {\r
 333                 /* Ensure none of the buffers are shown as in use at the start. */\r
 334                 ucBufferInUse[ x ] = pdFALSE;\r
 335         }\r
 336 \r
 337         /* Initialise the Rx descriptors. */\r
 338         for( x = 0; x < emacNUM_RX_DESCRIPTORS; x++ )\r
 339         {\r
 340                 pxDescriptor = &( xRxDescriptors[ x ] );\r
 341                 pxDescriptor->buf_p = &( xEthernetBuffers[ x ][ 0 ] );\r
 342 \r
 343                 pxDescriptor->bufsize = UIP_BUFSIZE;\r
 344                 pxDescriptor->size = 0;\r
 345                 pxDescriptor->status = ACT;\r
 346                 pxDescriptor->next = ( ethfifo * ) &xRxDescriptors[ x + 1 ];    \r
 347                 \r
 348                 /* Mark this buffer as in use. */\r
 349                 ucBufferInUse[ x ] = pdTRUE;\r
 350         }\r
 351 \r
 352         /* The last descriptor points back to the start. */\r
 353         pxDescriptor->status |= DL;\r
 354         pxDescriptor->next = ( ethfifo * ) &xRxDescriptors[ 0 ];\r
 355         \r
 356         /* Initialise the Tx descriptors. */\r
 357         for( x = 0; x < emacNUM_TX_BUFFERS; x++ )\r
 358         {\r
 359                 pxDescriptor = &( xTxDescriptors[ x ] );\r
 360                 \r
 361                 /* A buffer is not allocated to the Tx descriptor until a send is\r
 362                 actually required. */\r
 363                 pxDescriptor->buf_p = NULL;\r
 364 \r
 365                 pxDescriptor->bufsize = UIP_BUFSIZE;\r
 366                 pxDescriptor->size = 0;\r
 367                 pxDescriptor->status = 0;\r
 368                 pxDescriptor->next = ( ethfifo * ) &xTxDescriptors[ x + 1 ];    \r
 369         }\r
 370 \r
 371         /* The last descriptor points back to the start. */\r
 372         pxDescriptor->status |= DL;\r
 373         pxDescriptor->next = ( ethfifo * ) &( xTxDescriptors[ 0 ] );\r
 374         \r
 375         /* Use the first Rx descriptor to start with. */\r
 376         pxCurrentRxDesc = &( xRxDescriptors[ 0 ] );\r
 377 }\r
 378 /*-----------------------------------------------------------*/\r
 379 \r
 380 static unsigned char *prvGetNextBuffer( void )\r
 381 {\r
 382 long x;\r
 383 unsigned char *pucReturn = NULL;\r
 384 unsigned long ulAttempts = 0;\r
 385 \r
 386         while( pucReturn == NULL )\r
 387         {\r
 388                 /* Look through the buffers to find one that is not in use by\r
 389                 anything else. */\r
 390                 for( x = 0; x < emacNUM_BUFFERS; x++ )\r
 391                 {\r
 392                         if( ucBufferInUse[ x ] == pdFALSE )\r
 393                         {\r
 394                                 ucBufferInUse[ x ] = pdTRUE;\r
 395                                 pucReturn = ( unsigned char * ) &( xEthernetBuffers[ x ][ 0 ] );\r
 396                                 break;\r
 397                         }\r
 398                 }\r
 399 \r
 400                 /* Was a buffer found? */\r
 401                 if( pucReturn == NULL )\r
 402                 {\r
 403                         ulAttempts++;\r
 404 \r
 405                         if( ulAttempts >= emacBUFFER_WAIT_ATTEMPTS )\r
 406                         {\r
 407                                 break;\r
 408                         }\r
 409 \r
 410                         /* Wait then look again. */\r
 411                         vTaskDelay( emacBUFFER_WAIT_DELAY_ms );\r
 412                 }\r
 413         }\r
 414 \r
 415         return pucReturn;\r
 416 }\r
 417 /*-----------------------------------------------------------*/\r
 418 \r
 419 static void prvReturnBuffer( unsigned char *pucBuffer )\r
 420 {\r
 421 unsigned long ul;\r
 422 \r
 423         /* Return a buffer to the pool of free buffers. */\r
 424         for( ul = 0; ul < emacNUM_BUFFERS; ul++ )\r
 425         {\r
 426                 if( &( xEthernetBuffers[ ul ][ 0 ] ) == ( void * ) pucBuffer )\r
 427                 {\r
 428                         ucBufferInUse[ ul ] = pdFALSE;\r
 429                         break;\r
 430                 }\r
 431         }\r
 432 }\r
 433 /*-----------------------------------------------------------*/\r
 434 \r
 435 static void prvResetEverything( void )\r
 436 {\r
 437         /* Temporary code just to see if this gets called.  This function has not\r
 438         been implemented. */\r
 439         portDISABLE_INTERRUPTS();\r
 440         for( ;; );\r
 441 }\r
 442 /*-----------------------------------------------------------*/\r
 443 \r
 444 static unsigned long prvCheckRxFifoStatus( void )\r
 445 {\r
 446 unsigned long ulReturn = 0;\r
 447 \r
 448         if( ( pxCurrentRxDesc->status & ACT ) != 0 )\r
 449         {\r
 450                 /* Current descriptor is still active. */\r
 451         }\r
 452         else if( ( pxCurrentRxDesc->status & FE ) != 0 )\r
 453         {\r
 454                 /* Frame error.  Clear the error. */\r
 455                 pxCurrentRxDesc->status &= ~( FP1 | FP0 | FE );\r
 456                 pxCurrentRxDesc->status &= ~( RMAF | RRF | RTLF | RTSF | PRE | CERF );\r
 457                 pxCurrentRxDesc->status |= ACT;\r
 458                 pxCurrentRxDesc = pxCurrentRxDesc->next;\r
 459 \r
 460                 if( EDMAC.EDRRR.LONG == 0x00000000UL )\r
 461                 {\r
 462                         /* Restart Ethernet if it has stopped. */\r
 463                         EDMAC.EDRRR.LONG = 0x00000001UL;\r
 464                 }       \r
 465         }\r
 466         else\r
 467         {\r
 468                 /* The descriptor contains a frame.  Because of the size of the buffers\r
 469                 the frame should always be complete. */\r
 470                 if( ( pxCurrentRxDesc->status & FP0 ) == FP0 )\r
 471                 {\r
 472                         ulReturn = pxCurrentRxDesc->size;\r
 473                 }\r
 474                 else\r
 475                 {\r
 476                         /* Do not expect to get here. */\r
 477                         prvResetEverything();\r
 478                 }\r
 479         }\r
 480         \r
 481         return ulReturn;\r
 482 }\r
 483 /*-----------------------------------------------------------*/\r
 484 \r
 485 static void prvResetMAC( void )\r
 486 {\r
 487         /* Ensure the EtherC and EDMAC are enabled. */\r
 488         SYSTEM.MSTPCRB.BIT.MSTPB15 = 0;\r
 489         vTaskDelay( 100 / portTICK_RATE_MS );\r
 490         \r
 491         EDMAC.EDMR.BIT.SWR = 1; \r
 492         \r
 493         /* Crude wait for reset to complete. */\r
 494         vTaskDelay( 500 / portTICK_RATE_MS );   \r
 495 }\r
 496 /*-----------------------------------------------------------*/\r
 497 \r
 498 static void prvConfigureEtherCAndEDMAC( void )\r
 499 {\r
 500         /* Initialisation code taken from Renesas example project. */\r
 501         \r
 502         /* TODO:    Check   bit 5   */\r
 503         ETHERC.ECSR.LONG = 0x00000037;                          /* Clear all ETHERC statuS BFR, PSRTO, LCHNG, MPD, ICD */\r
 504 \r
 505         /* Set the EDMAC interrupt priority. */\r
 506         _IPR( _ETHER_EINT ) = configKERNEL_INTERRUPT_PRIORITY;\r
 507 \r
 508         /* TODO:    Check   bit 5   */\r
 509         /* Enable interrupts of interest only. */\r
 510         EDMAC.EESIPR.LONG = emacTX_END_INTERRUPT | emacRX_END_INTERRUPT;\r
 511         ETHERC.RFLR.LONG = 1518;                                        /* Ether payload is 1500+ CRC */\r
 512         ETHERC.IPGR.LONG = 0x00000014;                          /* Intergap is 96-bit time */\r
 513 \r
 514         /* EDMAC */\r
 515         EDMAC.EESR.LONG = 0x47FF0F9F;                           /* Clear all ETHERC and EDMAC status bits */\r
 516         #if __LITTLE_ENDIAN__ == 1\r
 517                 EDMAC.EDMR.BIT.DE = 1;\r
 518         #endif\r
 519         EDMAC.RDLAR = ( void * ) pxCurrentRxDesc;       /* Initialaize Rx Descriptor List Address */\r
 520         EDMAC.TDLAR = ( void * ) &( xTxDescriptors[ 0 ] );/* Initialaize Tx Descriptor List Address */\r
 521         EDMAC.TRSCER.LONG = 0x00000000;                         /* Copy-back status is RFE & TFE only   */\r
 522         EDMAC.TFTR.LONG = 0x00000000;                           /* Threshold of Tx_FIFO */\r
 523         EDMAC.FDR.LONG = 0x00000000;                            /* Transmit fifo & receive fifo is 256 bytes */\r
 524         EDMAC.RMCR.LONG = 0x00000003;                           /* Receive function is normal mode(continued) */\r
 525         ETHERC.ECMR.BIT.PRM = 0;                                        /* Ensure promiscuous mode is off. */\r
 526         \r
 527         /* Enable the interrupt... */\r
 528         _IEN( _ETHER_EINT ) = 1;        \r
 529 }\r
 530 /*-----------------------------------------------------------*/\r
 531 \r
 532 #pragma vector = VECT_ETHER_EINT\r
 533 __interrupt void vEMAC_ISR_Handler( void )\r
 534 {\r
 535 unsigned long ul = EDMAC.EESR.LONG;\r
 536 long lHigherPriorityTaskWoken = pdFALSE;\r
 537 extern xQueueHandle xEMACEventQueue;\r
 538 const unsigned long ulRxEvent = uipETHERNET_RX_EVENT;\r
 539 \r
 540         __enable_interrupt();\r
 541 \r
 542         /* Has a Tx end occurred? */\r
 543         if( ul & emacTX_END_INTERRUPT )\r
 544         {\r
 545                 /* Only return the buffer to the pool once both Txes have completed. */\r
 546                 prvReturnBuffer( ( void * ) xTxDescriptors[ 0 ].buf_p );\r
 547                 EDMAC.EESR.LONG = emacTX_END_INTERRUPT;\r
 548         }\r
 549 \r
 550         /* Has an Rx end occurred? */\r
 551         if( ul & emacRX_END_INTERRUPT )\r
 552         {\r
 553                 /* Make sure the Ethernet task is not blocked waiting for a packet. */\r
 554                 xQueueSendFromISR( xEMACEventQueue, &ulRxEvent, &lHigherPriorityTaskWoken );\r
 555                 portYIELD_FROM_ISR( lHigherPriorityTaskWoken );\r
 556                 EDMAC.EESR.LONG = emacRX_END_INTERRUPT;\r
 557         }\r
 558 }\r
 559 \r