git.sur5r.net Git - freertos/blob - Demo/RX600_RX62N-RSK_Renesas/RTOSDemo/webserver/EMAC.c

   1 /*\r
   2     FreeRTOS V6.0.5 - Copyright (C) 2010 Real Time Engineers Ltd.\r
   3 \r
   4     ***************************************************************************\r
   5     *                                                                         *\r
   6     * If you are:                                                             *\r
   7     *                                                                         *\r
   8     *    + New to FreeRTOS,                                                   *\r
   9     *    + Wanting to learn FreeRTOS or multitasking in general quickly       *\r
  10     *    + Looking for basic training,                                        *\r
  11     *    + Wanting to improve your FreeRTOS skills and productivity           *\r
  12     *                                                                         *\r
  13     * then take a look at the FreeRTOS eBook                                  *\r
  14     *                                                                         *\r
  15     *        "Using the FreeRTOS Real Time Kernel - a Practical Guide"        *\r
  16     *                  http://www.FreeRTOS.org/Documentation                  *\r
  17     *                                                                         *\r
  18     * A pdf reference manual is also available.  Both are usually delivered   *\r
  19     * to your inbox within 20 minutes to two hours when purchased between 8am *\r
  20     * and 8pm GMT (although please allow up to 24 hours in case of            *\r
  21     * exceptional circumstances).  Thank you for your support!                *\r
  22     *                                                                         *\r
  23     ***************************************************************************\r
  24 \r
  25     This file is part of the FreeRTOS distribution.\r
  26 \r
  27     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  28     the terms of the GNU General Public License (version 2) as published by the\r
  29     Free Software Foundation AND MODIFIED BY the FreeRTOS exception.\r
  30     ***NOTE*** The exception to the GPL is included to allow you to distribute\r
  31     a combined work that includes FreeRTOS without being obliged to provide the\r
  32     source code for proprietary components outside of the FreeRTOS kernel.\r
  33     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT\r
  34     ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or\r
  35     FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for\r
  36     more details. You should have received a copy of the GNU General Public \r
  37     License and the FreeRTOS license exception along with FreeRTOS; if not it \r
  38     can be viewed here: http://www.freertos.org/a00114.html and also obtained \r
  39     by writing to Richard Barry, contact details for whom are available on the\r
  40     FreeRTOS WEB site.\r
  41 \r
  42     1 tab == 4 spaces!\r
  43 \r
  44     http://www.FreeRTOS.org - Documentation, latest information, license and\r
  45     contact details.\r
  46 \r
  47     http://www.SafeRTOS.com - A version that is certified for use in safety\r
  48     critical systems.\r
  49 \r
  50     http://www.OpenRTOS.com - Commercial support, development, porting,\r
  51     licensing and training services.\r
  52 */\r
  53 \r
  54 /* Hardware specific includes. */\r
  55 #include "iodefine.h"\r
  56 #include "typedefine.h"\r
  57 #include "r_ether.h"\r
  58 #include "phy.h"\r
  59 \r
  60 /* FreeRTOS includes. */\r
  61 #include "FreeRTOS.h"\r
  62 #include "task.h"\r
  63 #include "semphr.h"\r
  64 \r
  65 /* uIP includes. */\r
  66 #include "net/uip.h"\r
  67 \r
  68 /* The time to wait between attempts to obtain a free buffer. */\r
  69 #define emacBUFFER_WAIT_DELAY_ms                ( 3 / portTICK_RATE_MS )\r
  70 \r
  71 /* The number of times emacBUFFER_WAIT_DELAY_ms should be waited before giving\r
  72 up on attempting to obtain a free buffer all together. */\r
  73 #define emacBUFFER_WAIT_ATTEMPTS        ( 30 )\r
  74 \r
  75 /* The number of Rx descriptors. */\r
  76 #define emacNUM_RX_DESCRIPTORS  8\r
  77 \r
  78 /* The number of Tx descriptors.  When using uIP there is not point in having\r
  79 more than two. */\r
  80 #define emacNUM_TX_BUFFERS      2\r
  81 \r
  82 /* The total number of EMAC buffers to allocate. */\r
  83 #define emacNUM_BUFFERS         ( emacNUM_RX_DESCRIPTORS + emacNUM_TX_BUFFERS )\r
  84 \r
  85 /* The time to wait for the Tx descriptor to become free. */\r
  86 #define emacTX_WAIT_DELAY_ms ( 10 / portTICK_RATE_MS )\r
  87 \r
  88 /* The total number of times to wait emacTX_WAIT_DELAY_ms for the Tx descriptor to\r
  89 become free. */\r
  90 #define emacTX_WAIT_ATTEMPTS ( 50 )\r
  91 \r
  92 /* Only Rx end and Tx end interrupts are used by this driver. */\r
  93 #define emacTX_END_INTERRUPT    ( 1UL << 21UL )\r
  94 #define emacRX_END_INTERRUPT    ( 1UL << 18UL )\r
  95 \r
  96 /*-----------------------------------------------------------*/\r
  97 \r
  98 /* The buffers and descriptors themselves.  */\r
  99 #pragma section _RX_DESC\r
 100         volatile ethfifo xRxDescriptors[ emacNUM_RX_DESCRIPTORS ];\r
 101 #pragma section _TX_DESC\r
 102         volatile ethfifo xTxDescriptors[ emacNUM_TX_BUFFERS ];\r
 103 #pragma section _ETHERNET_BUFFERS\r
 104         struct\r
 105         {\r
 106                 unsigned long ulAlignmentVariable;\r
 107                 char cBuffer[ emacNUM_BUFFERS ][ UIP_BUFSIZE ];\r
 108         } xEthernetBuffers;\r
 109 #pragma section\r
 110 \r
 111 \r
 112 \r
 113 \r
 114 /* Used to indicate which buffers are free and which are in use.  If an index\r
 115 contains 0 then the corresponding buffer in xEthernetBuffers is free, otherwise \r
 116 the buffer is in use or about to be used. */\r
 117 static unsigned char ucBufferInUse[ emacNUM_BUFFERS ];\r
 118 \r
 119 /*-----------------------------------------------------------*/\r
 120 \r
 121 /*\r
 122  * Initialise both the Rx and Tx descriptors.\r
 123  */\r
 124 static void prvInitialiseDescriptors( void );\r
 125 \r
 126 /*\r
 127  * Return a pointer to a free buffer within xEthernetBuffers.\r
 128  */\r
 129 static unsigned char *prvGetNextBuffer( void );\r
 130 \r
 131 /*\r
 132  * Return a buffer to the list of free buffers.\r
 133  */\r
 134 static void prvReturnBuffer( unsigned char *pucBuffer );\r
 135 \r
 136 /*\r
 137  * Examine the status of the next Rx FIFO to see if it contains new data.\r
 138  */\r
 139 static unsigned long prvCheckRxFifoStatus( void );\r
 140 \r
 141 /*\r
 142  * Setup the microcontroller for communication with the PHY.\r
 143  */\r
 144 static void prvResetMAC( void );\r
 145 \r
 146 /*\r
 147  * Configure the Ethernet interface peripherals.\r
 148  */\r
 149 static void prvConfigureEtherCAndEDMAC( void );\r
 150 \r
 151 /*\r
 152  * Something has gone wrong with the descriptor usage.  Reset all the buffers\r
 153  * and descriptors.\r
 154  */\r
 155 static void prvResetEverything( void );\r
 156 \r
 157 /*-----------------------------------------------------------*/\r
 158 \r
 159 /* Points to the Rx descriptor currently in use. */\r
 160 static ethfifo *pxCurrentRxDesc = NULL;\r
 161 \r
 162 /* The buffer used by the uIP stack to both receive and send.  This points to\r
 163 one of the Ethernet buffers when its actually in use. */\r
 164 unsigned char *uip_buf = NULL;\r
 165 \r
 166 /*-----------------------------------------------------------*/\r
 167 \r
 168 void vInitEmac( void )\r
 169 {\r
 170         /* Software reset. */\r
 171         prvResetMAC();\r
 172         \r
 173         /* Set the Rx and Tx descriptors into their initial state. */\r
 174         prvInitialiseDescriptors();\r
 175 \r
 176         /* Set the MAC address into the ETHERC */\r
 177         ETHERC.MAHR =   ( ( unsigned long ) configMAC_ADDR0 << 24UL ) | \r
 178                                         ( ( unsigned long ) configMAC_ADDR1 << 16UL ) | \r
 179                                         ( ( unsigned long ) configMAC_ADDR2 << 8UL ) | \r
 180                                         ( unsigned long ) configMAC_ADDR3;\r
 181                                         \r
 182         ETHERC.MALR.BIT.MA = ( ( unsigned long ) configMAC_ADDR4 << 8UL ) |\r
 183                                                  ( unsigned long ) configMAC_ADDR5;\r
 184 \r
 185         /* Perform rest of interface hardware configuration. */\r
 186         prvConfigureEtherCAndEDMAC();\r
 187         \r
 188         /* Nothing received yet, so uip_buf points nowhere. */\r
 189         uip_buf = NULL;\r
 190 \r
 191         /* Initialize the PHY */\r
 192         phy_init();\r
 193 }\r
 194 /*-----------------------------------------------------------*/\r
 195 \r
 196 void vEMACWrite( void )\r
 197 {\r
 198 long x;\r
 199 \r
 200         /* Wait until the second transmission of the last packet has completed. */\r
 201         for( x = 0; x < emacTX_WAIT_ATTEMPTS; x++ )\r
 202         {\r
 203                 if( ( xTxDescriptors[ 1 ].status & ACT ) != 0 )\r
 204                 {\r
 205                         /* Descriptor is still active. */\r
 206                         vTaskDelay( emacTX_WAIT_DELAY_ms );\r
 207                 }\r
 208                 else\r
 209                 {\r
 210                         break;\r
 211                 }\r
 212         }\r
 213         \r
 214         /* Is the descriptor free after waiting for it? */\r
 215         if( ( xTxDescriptors[ 1 ].status & ACT ) != 0 )\r
 216         {\r
 217                 /* Something has gone wrong. */\r
 218                 prvResetEverything();\r
 219         }\r
 220         \r
 221         /* Setup both descriptors to transmit the frame. */\r
 222         xTxDescriptors[ 0 ].buf_p = ( char * ) uip_buf;\r
 223         xTxDescriptors[ 0 ].bufsize = uip_len;  \r
 224         xTxDescriptors[ 1 ].buf_p = ( char * ) uip_buf;\r
 225         xTxDescriptors[ 1 ].bufsize = uip_len;\r
 226 \r
 227         /* uip_buf is being sent by the Tx descriptor.  Allocate a new buffer\r
 228         for use by the stack. */\r
 229         uip_buf = prvGetNextBuffer();\r
 230 \r
 231         /* Clear previous settings and go. */\r
 232         xTxDescriptors[0].status &= ~( FP1 | FP0 );\r
 233         xTxDescriptors[0].status |= ( FP1 | FP0 | ACT );\r
 234         xTxDescriptors[1].status &= ~( FP1 | FP0 );\r
 235         xTxDescriptors[1].status |= ( FP1 | FP0 | ACT );\r
 236 \r
 237         EDMAC.EDTRR.LONG = 0x00000001;\r
 238 }\r
 239 /*-----------------------------------------------------------*/\r
 240 \r
 241 unsigned long ulEMACRead( void )\r
 242 {\r
 243 unsigned long ulBytesReceived;\r
 244 \r
 245         ulBytesReceived = prvCheckRxFifoStatus();\r
 246 \r
 247         if( ulBytesReceived > 0 )\r
 248         {\r
 249                 pxCurrentRxDesc->status &= ~( FP1 | FP0 );\r
 250                 pxCurrentRxDesc->status |= ACT;                 \r
 251 \r
 252                 if( EDMAC.EDRRR.LONG == 0x00000000L )\r
 253                 {\r
 254                         /* Restart Ethernet if it has stopped */\r
 255                         EDMAC.EDRRR.LONG = 0x00000001L;\r
 256                 }\r
 257 \r
 258                 /* Mark the pxDescriptor buffer as free as uip_buf is going to be set to\r
 259                 the buffer that contains the received data. */\r
 260                 prvReturnBuffer( uip_buf );\r
 261                 \r
 262                 uip_buf = ( void * ) pxCurrentRxDesc->buf_p;\r
 263 \r
 264                 /* Move onto the next buffer in the ring. */\r
 265                 pxCurrentRxDesc = pxCurrentRxDesc->next;\r
 266         }\r
 267 \r
 268         return ulBytesReceived;\r
 269 }\r
 270 /*-----------------------------------------------------------*/\r
 271 \r
 272 long lEMACWaitForLink( void )\r
 273 {\r
 274 long lReturn;\r
 275 \r
 276         /* Set the link status. */\r
 277         switch( phy_set_autonegotiate() )\r
 278         {\r
 279                 /* Half duplex link */\r
 280                 case PHY_LINK_100H:\r
 281                                                                 ETHERC.ECMR.BIT.DM = 0;\r
 282                                                                 ETHERC.ECMR.BIT.RTM = 1;\r
 283                                                                 lReturn = pdPASS;\r
 284                                                                 break;\r
 285 \r
 286                 case PHY_LINK_10H:\r
 287                                                                 ETHERC.ECMR.BIT.DM = 0;\r
 288                                                                 ETHERC.ECMR.BIT.RTM = 0;\r
 289                                                                 lReturn = pdPASS;\r
 290                                                                 break;\r
 291 \r
 292 \r
 293                 /* Full duplex link */\r
 294                 case PHY_LINK_100F:\r
 295                                                                 ETHERC.ECMR.BIT.DM = 1;\r
 296                                                                 ETHERC.ECMR.BIT.RTM = 1;\r
 297                                                                 lReturn = pdPASS;\r
 298                                                                 break;\r
 299                 \r
 300                 case PHY_LINK_10F:\r
 301                                                                 ETHERC.ECMR.BIT.DM = 1;\r
 302                                                                 ETHERC.ECMR.BIT.RTM = 0;\r
 303                                                                 lReturn = pdPASS;\r
 304                                                                 break;\r
 305 \r
 306                 default:\r
 307                                                                 lReturn = pdFAIL;\r
 308                                                                 break;\r
 309         }\r
 310 \r
 311         if( lReturn == pdPASS )\r
 312         {\r
 313                 /* Enable receive and transmit. */\r
 314                 ETHERC.ECMR.BIT.RE = 1;\r
 315                 ETHERC.ECMR.BIT.TE = 1;\r
 316 \r
 317                 /* Enable EDMAC receive */\r
 318                 EDMAC.EDRRR.LONG = 0x1;\r
 319         }\r
 320         \r
 321         return lReturn;\r
 322 }\r
 323 /*-----------------------------------------------------------*/\r
 324 \r
 325 static void prvInitialiseDescriptors( void )\r
 326 {\r
 327 ethfifo *pxDescriptor;\r
 328 long x;\r
 329 \r
 330         for( x = 0; x < emacNUM_BUFFERS; x++ )\r
 331         {\r
 332                 /* Ensure none of the buffers are shown as in use at the start. */\r
 333                 ucBufferInUse[ x ] = pdFALSE;\r
 334         }\r
 335 \r
 336         /* Initialise the Rx descriptors. */\r
 337         for( x = 0; x < emacNUM_RX_DESCRIPTORS; x++ )\r
 338         {\r
 339                 pxDescriptor = &( xRxDescriptors[ x ] );\r
 340                 pxDescriptor->buf_p = &( xEthernetBuffers.cBuffer[ x ][ 0 ] );\r
 341 \r
 342                 pxDescriptor->bufsize = UIP_BUFSIZE;\r
 343                 pxDescriptor->size = 0;\r
 344                 pxDescriptor->status = ACT;\r
 345                 pxDescriptor->next = &xRxDescriptors[ x + 1 ];  \r
 346                 \r
 347                 /* Mark this buffer as in use. */\r
 348                 ucBufferInUse[ x ] = pdTRUE;\r
 349         }\r
 350 \r
 351         /* The last descriptor points back to the start. */\r
 352         pxDescriptor->status |= DL;\r
 353         pxDescriptor->next = &xRxDescriptors[ 0 ];\r
 354         \r
 355         /* Initialise the Tx descriptors. */\r
 356         for( x = 0; x < emacNUM_TX_BUFFERS; x++ )\r
 357         {\r
 358                 pxDescriptor = &( xTxDescriptors[ x ] );\r
 359                 \r
 360                 /* A buffer is not allocated to the Tx descriptor until a send is\r
 361                 actually required. */\r
 362                 pxDescriptor->buf_p = NULL;\r
 363 \r
 364                 pxDescriptor->bufsize = UIP_BUFSIZE;\r
 365                 pxDescriptor->size = 0;\r
 366                 pxDescriptor->status = 0;\r
 367                 pxDescriptor->next = &xTxDescriptors[ x + 1 ];  \r
 368         }\r
 369 \r
 370         /* The last descriptor points back to the start. */\r
 371         pxDescriptor->status |= DL;\r
 372         pxDescriptor->next = &( xTxDescriptors[ 0 ] );\r
 373         \r
 374         /* Use the first Rx descriptor to start with. */\r
 375         pxCurrentRxDesc = &( xRxDescriptors[ 0 ] );\r
 376 }\r
 377 /*-----------------------------------------------------------*/\r
 378 \r
 379 static unsigned char *prvGetNextBuffer( void )\r
 380 {\r
 381 long x;\r
 382 unsigned char *pucReturn = NULL;\r
 383 unsigned long ulAttempts = 0;\r
 384 \r
 385         while( pucReturn == NULL )\r
 386         {\r
 387                 /* Look through the buffers to find one that is not in use by\r
 388                 anything else. */\r
 389                 for( x = 0; x < emacNUM_BUFFERS; x++ )\r
 390                 {\r
 391                         if( ucBufferInUse[ x ] == pdFALSE )\r
 392                         {\r
 393                                 ucBufferInUse[ x ] = pdTRUE;\r
 394                                 pucReturn = ( unsigned char * ) &( xEthernetBuffers.cBuffer[ x ][ 0 ] );\r
 395                                 break;\r
 396                         }\r
 397                 }\r
 398 \r
 399                 /* Was a buffer found? */\r
 400                 if( pucReturn == NULL )\r
 401                 {\r
 402                         ulAttempts++;\r
 403 \r
 404                         if( ulAttempts >= emacBUFFER_WAIT_ATTEMPTS )\r
 405                         {\r
 406                                 break;\r
 407                         }\r
 408 \r
 409                         /* Wait then look again. */\r
 410                         vTaskDelay( emacBUFFER_WAIT_DELAY_ms );\r
 411                 }\r
 412         }\r
 413 \r
 414         return pucReturn;\r
 415 }\r
 416 /*-----------------------------------------------------------*/\r
 417 \r
 418 static void prvReturnBuffer( unsigned char *pucBuffer )\r
 419 {\r
 420 unsigned long ul;\r
 421 \r
 422         /* Return a buffer to the pool of free buffers. */\r
 423         for( ul = 0; ul < emacNUM_BUFFERS; ul++ )\r
 424         {\r
 425                 if( &( xEthernetBuffers.cBuffer[ ul ][ 0 ] ) == ( void * ) pucBuffer )\r
 426                 {\r
 427                         ucBufferInUse[ ul ] = pdFALSE;\r
 428                         break;\r
 429                 }\r
 430         }\r
 431 }\r
 432 /*-----------------------------------------------------------*/\r
 433 \r
 434 static void prvResetEverything( void )\r
 435 {\r
 436         /* Temporary code just to see if this gets called.  This function has not\r
 437         been implemented. */\r
 438         portDISABLE_INTERRUPTS();\r
 439         for( ;; );\r
 440 }\r
 441 /*-----------------------------------------------------------*/\r
 442 \r
 443 static unsigned long prvCheckRxFifoStatus( void )\r
 444 {\r
 445 unsigned long ulReturn = 0;\r
 446 \r
 447         if( ( pxCurrentRxDesc->status & ACT ) != 0 )\r
 448         {\r
 449                 /* Current descriptor is still active. */\r
 450         }\r
 451         else if( ( pxCurrentRxDesc->status & FE ) != 0 )\r
 452         {\r
 453                 /* Frame error.  Clear the error. */\r
 454                 pxCurrentRxDesc->status &= ~( FP1 | FP0 | FE );\r
 455                 pxCurrentRxDesc->status &= ~( RMAF | RRF | RTLF | RTSF | PRE | CERF );\r
 456                 pxCurrentRxDesc->status |= ACT;\r
 457                 pxCurrentRxDesc = pxCurrentRxDesc->next;\r
 458 \r
 459                 if( EDMAC.EDRRR.LONG == 0x00000000UL )\r
 460                 {\r
 461                         /* Restart Ethernet if it has stopped. */\r
 462                         EDMAC.EDRRR.LONG = 0x00000001UL;\r
 463                 }       \r
 464         }\r
 465         else\r
 466         {\r
 467                 /* The descriptor contains a frame.  Because of the size of the buffers\r
 468                 the frame should always be complete. */\r
 469                 if( ( pxCurrentRxDesc->status & FP0 ) == FP0 )\r
 470                 {\r
 471                         ulReturn = pxCurrentRxDesc->size;\r
 472                 }\r
 473                 else\r
 474                 {\r
 475                         /* Do not expect to get here. */\r
 476                         prvResetEverything();\r
 477                 }\r
 478         }\r
 479         \r
 480         return ulReturn;\r
 481 }\r
 482 /*-----------------------------------------------------------*/\r
 483 \r
 484 static void prvResetMAC( void )\r
 485 {\r
 486         /* Ensure the EtherC and EDMAC are enabled. */\r
 487         SYSTEM.MSTPCRB.BIT.MSTPB15 = 0;\r
 488         vTaskDelay( 100 / portTICK_RATE_MS );\r
 489         \r
 490         EDMAC.EDMR.BIT.SWR = 1; \r
 491         \r
 492         /* Crude wait for reset to complete. */\r
 493         vTaskDelay( 500 / portTICK_RATE_MS );   \r
 494 }\r
 495 /*-----------------------------------------------------------*/\r
 496 \r
 497 static void prvConfigureEtherCAndEDMAC( void )\r
 498 {\r
 499         /* Initialisation code taken from Renesas example project. */\r
 500         \r
 501         /* TODO:    Check   bit 5   */\r
 502         ETHERC.ECSR.LONG = 0x00000037;                          /* Clear all ETHERC statuS BFR, PSRTO, LCHNG, MPD, ICD */\r
 503 \r
 504         /* Set the EDMAC interrupt priority. */\r
 505         _IPR( _ETHER_EINT ) = configKERNEL_INTERRUPT_PRIORITY;\r
 506 \r
 507         /* TODO:    Check   bit 5   */\r
 508         /* Enable interrupts of interest only. */\r
 509         EDMAC.EESIPR.LONG = emacTX_END_INTERRUPT | emacRX_END_INTERRUPT;\r
 510         ETHERC.RFLR.LONG = 1518;                                        /* Ether payload is 1500+ CRC */\r
 511         ETHERC.IPGR.LONG = 0x00000014;                          /* Intergap is 96-bit time */\r
 512 \r
 513         /* EDMAC */\r
 514         EDMAC.EESR.LONG = 0x47FF0F9F;                           /* Clear all ETHERC and EDMAC status bits */\r
 515         #ifdef __LIT\r
 516                 EDMAC.EDMR.BIT.DE = 1;\r
 517         #endif\r
 518         EDMAC.RDLAR = ( void * ) pxCurrentRxDesc;       /* Initialaize Rx Descriptor List Address */\r
 519         EDMAC.TDLAR = &( xTxDescriptors[ 0 ] );         /* Initialaize Tx Descriptor List Address */\r
 520         EDMAC.TRSCER.LONG = 0x00000000;                         /* Copy-back status is RFE & TFE only   */\r
 521         EDMAC.TFTR.LONG = 0x00000000;                           /* Threshold of Tx_FIFO */\r
 522         EDMAC.FDR.LONG = 0x00000000;                            /* Transmit fifo & receive fifo is 256 bytes */\r
 523         EDMAC.RMCR.LONG = 0x00000003;                           /* Receive function is normal mode(continued) */\r
 524         \r
 525         /* Enable the interrupt... */\r
 526         _IEN( _ETHER_EINT ) = 1;        \r
 527 }\r
 528 /*-----------------------------------------------------------*/\r
 529 \r
 530 #pragma interrupt ( vEMAC_ISR_Handler( vect = VECT_ETHER_EINT, enable ) )\r
 531 void vEMAC_ISR_Handler( void )\r
 532 {\r
 533 unsigned long ul = EDMAC.EESR.LONG;\r
 534 long lHigherPriorityTaskWoken = pdFALSE;\r
 535 extern xSemaphoreHandle xEMACSemaphore;\r
 536 static long ulTxEndInts = 0;\r
 537 \r
 538         /* Has a Tx end occurred? */\r
 539         if( ul & emacTX_END_INTERRUPT )\r
 540         {\r
 541                 ++ulTxEndInts;\r
 542                 if( ulTxEndInts >= 2 )\r
 543                 {\r
 544                         /* Only return the buffer to the pool once both Txes have completed. */\r
 545                         prvReturnBuffer( ( void * ) xTxDescriptors[ 0 ].buf_p );\r
 546                         ulTxEndInts = 0;\r
 547                 }\r
 548                 EDMAC.EESR.LONG = emacTX_END_INTERRUPT;\r
 549         }\r
 550 \r
 551         /* Has an Rx end occurred? */\r
 552         if( ul & emacRX_END_INTERRUPT )\r
 553         {\r
 554                 /* Make sure the Ethernet task is not blocked waiting for a packet. */\r
 555                 xSemaphoreGiveFromISR( xEMACSemaphore, &lHigherPriorityTaskWoken );\r
 556                 portYIELD_FROM_ISR( lHigherPriorityTaskWoken );\r
 557                 EDMAC.EESR.LONG = emacRX_END_INTERRUPT;\r
 558         }\r
 559 }\r
 560 \r