git.sur5r.net Git - freertos/blob - Demo/SuperH_SH7216_Renesas/RTOSDemo/vecttbl.c

   1 /***********************************************************************/\r
   2 /*                                                                     */\r
   3 /*  FILE        :vecttbl.c                                             */\r
   4 /*  DATE        :Sun, Dec 27, 2009                                     */\r
   5 /*  DESCRIPTION :Initialize of Vector Table                            */\r
   6 /*  CPU TYPE    :Other                                                 */\r
   7 /*                                                                     */\r
   8 /*  This file is generated by Renesas Project Generator (Ver.4.16).    */\r
   9 /*                                                                     */\r
  10 /***********************************************************************/\r
  11                   \r
  12 \r
  13 \r
  14 #include "vect.h"\r
  15 \r
  16 extern void vPortStartFirstTask( void );\r
  17 extern void vPortYieldHandler( void );\r
  18 extern void vPortPreemptiveTick( void );\r
  19 extern void vEMAC_ISR_Wrapper( void );\r
  20 \r
  21 #pragma section VECTTBL\r
  22 \r
  23 void *RESET_Vectors[] = {\r
  24 //;<<VECTOR DATA START (POWER ON RESET)>>\r
  25 //;0 Power On Reset PC\r
  26     (void*)     PowerON_Reset_PC,                                                                                                                \r
  27 //;<<VECTOR DATA END (POWER ON RESET)>>\r
  28 // 1 Power On Reset SP\r
  29     __secend("S"),\r
  30 //;<<VECTOR DATA START (MANUAL RESET)>>\r
  31 //;2 Manual Reset PC\r
  32     (void*)     Manual_Reset_PC,                                                                                                                 \r
  33 //;<<VECTOR DATA END (MANUAL RESET)>>\r
  34 // 3 Manual Reset SP\r
  35     __secend("S")\r
  36 \r
  37 };\r
  38 #pragma section INTTBL\r
  39 void *INT_Vectors[] = {\r
  40 // 4 Illegal code\r
  41     (void*) INT_Illegal_code,\r
  42 // 5 Reserved\r
  43     (void*) Dummy,\r
  44 // 6 Illegal slot\r
  45         (void*) INT_Illegal_slot,\r
  46 // 7 Reserved\r
  47     (void*) Dummy,\r
  48 // 8 Reserved\r
  49     (void*) Dummy,\r
  50 // 9 CPU Address error\r
  51         (void*) INT_CPU_Address,\r
  52 // 10 DMAC Address error\r
  53         (void*) INT_DMAC_Address,\r
  54 // 11 NMI\r
  55         (void*) INT_NMI,\r
  56 // 12 User breakpoint trap\r
  57         (void*) INT_User_Break,\r
  58 // 13 Reserved\r
  59     (void*) Dummy,\r
  60 // 14 H-UDI\r
  61         (void*) INT_HUDI,\r
  62 // 15 Register bank over\r
  63     (void*) INT_Bank_Overflow,\r
  64 // 16 Register bank under\r
  65     (void*) INT_Bank_Underflow,\r
  66 // 17 ZERO_DIV\r
  67     (void*) INT_Divide_by_Zero,\r
  68 // 18 OVER_DIV\r
  69     (void*) INT_Divide_Overflow,\r
  70 // 19 Reserved\r
  71     (void*) Dummy,\r
  72 // 20 Reserved\r
  73     (void*) Dummy,\r
  74 // 21 Reserved\r
  75     (void*) Dummy,\r
  76 // 22 Reserved\r
  77     (void*) Dummy,\r
  78 // 23 Reserved\r
  79     (void*) Dummy,\r
  80 // 24 Reserved\r
  81     (void*) Dummy,\r
  82 // 25 Reserved\r
  83     (void*) Dummy,\r
  84 // 26 Reserved\r
  85     (void*) Dummy,\r
  86 // 27 Reserved\r
  87     (void*) Dummy,\r
  88 // 28 Reserved\r
  89     (void*) Dummy,\r
  90 // 29 Reserved\r
  91     (void*) Dummy,\r
  92 // 30 Reserved\r
  93     (void*) Dummy,\r
  94 // 31 Reserved\r
  95     (void*) Dummy,\r
  96 // 32 TRAPA (User Vecter)\r
  97 //   (void*) INT_TRAPA32,\r
  98         (void*) vPortStartFirstTask,\r
  99 // 33 TRAPA (User Vecter)\r
 100 //    (void*) INT_TRAPA33,\r
 101         (void*) vPortYieldHandler,\r
 102 // 34 TRAPA (User Vecter)\r
 103     (void*) INT_TRAPA34,\r
 104 // 35 TRAPA (User Vecter)\r
 105     (void*) INT_TRAPA35,\r
 106 // 36 TRAPA (User Vecter)\r
 107     (void*) INT_TRAPA36,\r
 108 // 37 TRAPA (User Vecter)\r
 109     (void*) INT_TRAPA37,\r
 110 // 38 TRAPA (User Vecter)\r
 111     (void*) INT_TRAPA38,\r
 112 // 39 TRAPA (User Vecter)\r
 113     (void*) INT_TRAPA39,\r
 114 // 40 TRAPA (User Vecter)\r
 115     (void*) INT_TRAPA40,\r
 116 // 41 TRAPA (User Vecter)\r
 117     (void*) INT_TRAPA41,\r
 118 // 42 TRAPA (User Vecter)\r
 119     (void*) INT_TRAPA42,\r
 120 // 43 TRAPA (User Vecter)\r
 121     (void*) INT_TRAPA43,\r
 122 // 44 TRAPA (User Vecter)\r
 123     (void*) INT_TRAPA44,\r
 124 // 45 TRAPA (User Vecter)\r
 125     (void*) INT_TRAPA45,\r
 126 // 46 TRAPA (User Vecter)\r
 127     (void*) INT_TRAPA46,\r
 128 // 47 TRAPA (User Vecter)\r
 129     (void*) INT_TRAPA47,\r
 130 // 48 TRAPA (User Vecter)\r
 131     (void*) INT_TRAPA48,\r
 132 // 49 TRAPA (User Vecter)\r
 133     (void*) INT_TRAPA49,\r
 134 // 50 TRAPA (User Vecter)\r
 135     (void*) INT_TRAPA50,\r
 136 // 51 TRAPA (User Vecter)\r
 137     (void*) INT_TRAPA51,\r
 138 // 52 TRAPA (User Vecter)\r
 139     (void*) INT_TRAPA52,\r
 140 // 53 TRAPA (User Vecter)\r
 141     (void*) INT_TRAPA53,\r
 142 // 54 TRAPA (User Vecter)\r
 143     (void*) INT_TRAPA54,\r
 144 // 55 TRAPA (User Vecter)\r
 145     (void*) INT_TRAPA55,\r
 146 // 56 TRAPA (User Vecter)\r
 147     (void*) INT_TRAPA56,\r
 148 // 57 TRAPA (User Vecter)\r
 149     (void*) INT_TRAPA57,\r
 150 // 58 TRAPA (User Vecter)\r
 151     (void*) INT_TRAPA58,\r
 152 // 59 TRAPA (User Vecter)\r
 153     (void*) INT_TRAPA59,\r
 154 // 60 TRAPA (User Vecter)\r
 155     (void*) INT_TRAPA60,\r
 156 // 61 TRAPA (User Vecter)\r
 157     (void*) INT_TRAPA61,\r
 158 // 62 TRAPA (User Vecter)\r
 159     (void*) INT_TRAPA62,\r
 160 // 63 TRAPA (User Vecter)\r
 161     (void*) INT_TRAPA63,\r
 162 // 64 Interrupt IRQ0\r
 163         (void*) INT_IRQ0,\r
 164 // 65 Interrupt IRQ1\r
 165         (void*) INT_IRQ1,\r
 166 // 66 Interrupt IRQ2\r
 167         (void*) INT_IRQ2,\r
 168 // 67 Interrupt IRQ3\r
 169         (void*) INT_IRQ3,\r
 170 // 68 Interrupt IRQ4\r
 171         (void*) INT_IRQ4,\r
 172 // 69 Interrupt IRQ5\r
 173         (void*) INT_IRQ5,\r
 174 // 70 Interrupt IRQ6\r
 175         (void*) INT_IRQ6,\r
 176 // 71 Interrupt IRQ7\r
 177         (void*) INT_IRQ7,\r
 178 // 72 Reserved\r
 179     (void*) Dummy,\r
 180 // 73 Reserved\r
 181     (void*) Dummy,\r
 182 // 74 Reserved\r
 183     (void*) Dummy,\r
 184 // 75 Reserved\r
 185     (void*) Dummy,\r
 186 // 76 Reserved\r
 187     (void*) Dummy,\r
 188 // 77 Reserved\r
 189     (void*) Dummy,\r
 190 // 78 Reserved\r
 191     (void*) Dummy,\r
 192 // 79 Reserved\r
 193     (void*) Dummy,\r
 194 // 80 Interrupt PINT0\r
 195         (void*) INT_PINT0,\r
 196 // 81 Interrupt PINT1\r
 197         (void*) INT_PINT1,\r
 198 // 82 Interrupt PINT2\r
 199         (void*) INT_PINT2,\r
 200 // 83 Interrupt PINT3\r
 201         (void*) INT_PINT3,\r
 202 // 84 Interrupt PINT4\r
 203         (void*) INT_PINT4,\r
 204 // 85 Interrupt PINT5\r
 205         (void*) INT_PINT5,\r
 206 // 86 Interrupt PINT6\r
 207         (void*) INT_PINT6,\r
 208 // 87 Interrupt PINT7\r
 209         (void*) INT_PINT7,\r
 210 // 88 Reserved\r
 211     (void*) Dummy,\r
 212 // 89 Reserved\r
 213     (void*) Dummy,\r
 214 // 90 Reserved\r
 215     (void*) Dummy,\r
 216 // 91 ROM FIFE\r
 217     (void*) INT_ROM_FIFE,\r
 218 // 92 A/D ADI0\r
 219         (void*) INT_AD_ADI0,\r
 220 // 93 Reserved\r
 221     (void*) Dummy,\r
 222 // 94 Reserved\r
 223     (void*) Dummy,\r
 224 // 95 Reserved\r
 225     (void*) Dummy,\r
 226 // 96 A/D ADI1\r
 227         (void*) INT_AD_ADI1,\r
 228 // 97 Reserved\r
 229     (void*) Dummy,\r
 230 // 98 Reserved\r
 231     (void*) Dummy,\r
 232 // 99 Reserved\r
 233     (void*) Dummy,\r
 234 // 100 Reserved\r
 235     (void*) Dummy,\r
 236 // 101 Reserved\r
 237     (void*) Dummy,\r
 238 // 102 Reserved\r
 239     (void*) Dummy,\r
 240 // 103 Reserved\r
 241     (void*) Dummy,\r
 242 // 104 RCANET0 ERS_0\r
 243     (void*) INT_RCANET0_ERS_0,\r
 244 // 105 RCANET0 OVR_0\r
 245     (void*) INT_RCANET0_OVR_0,\r
 246 // 106 RCANET0 RM01_0\r
 247     (void*) INT_RCANET0_RM01_0,\r
 248 // 107 RCANET0 SLE_0\r
 249     (void*) INT_RCANET0_SLE_0,\r
 250 // 108 DMAC0 DEI0\r
 251         (void*) INT_DMAC0_DEI0,\r
 252 // 109 DMAC0 HEI0\r
 253         (void*) INT_DMAC0_HEI0,\r
 254 // 110 Reserved\r
 255     (void*) Dummy,\r
 256 // 111 Reserved\r
 257     (void*) Dummy,\r
 258 // 112 DMAC1 DEI1\r
 259         (void*) INT_DMAC1_DEI1,\r
 260 // 113 DMAC1 HEI1\r
 261         (void*) INT_DMAC1_HEI1,\r
 262 // 114 Reserved\r
 263     (void*) Dummy,\r
 264 // 115 Reserved\r
 265     (void*) Dummy,\r
 266 // 116 DMAC2 DEI2\r
 267         (void*) INT_DMAC2_DEI2,\r
 268 // 117 DMAC2 HEI2\r
 269         (void*) INT_DMAC2_HEI2,\r
 270 // 118 Reserved\r
 271     (void*) Dummy,\r
 272 // 119 Reserved\r
 273     (void*) Dummy,\r
 274 // 120 DMAC3 DEI3\r
 275         (void*) INT_DMAC3_DEI3,\r
 276 // 121 DMAC3 HEI3\r
 277         (void*) INT_DMAC3_HEI3,\r
 278 // 122 Reserved\r
 279     (void*) Dummy,\r
 280 // 123 Reserved\r
 281     (void*) Dummy,\r
 282 // 124 DMAC4 DEI4\r
 283         (void*) INT_DMAC4_DEI4,\r
 284 // 125 DMAC4 HEI4\r
 285         (void*) INT_DMAC4_HEI4,\r
 286 // 126 Reserved\r
 287     (void*) Dummy,\r
 288 // 127 Reserved\r
 289     (void*) Dummy,\r
 290 // 128 DMAC5 DEI5\r
 291         (void*) INT_DMAC5_DEI5,\r
 292 // 129 DMAC5 HEI5\r
 293         (void*) INT_DMAC5_HEI5,\r
 294 // 130 Reserved\r
 295     (void*) Dummy,\r
 296 // 131 Reserved\r
 297     (void*) Dummy,\r
 298 // 132 DMAC6 DEI6\r
 299         (void*) INT_DMAC6_DEI6,\r
 300 // 133 DMAC6 HEI6\r
 301         (void*) INT_DMAC6_HEI6,\r
 302 // 134 Reserved\r
 303     (void*) Dummy,\r
 304 // 135 Reserved\r
 305     (void*) Dummy,\r
 306 // 136 DMAC7 DEI7\r
 307         (void*) INT_DMAC7_DEI7,\r
 308 // 137 DMAC7 HEI7\r
 309         (void*) INT_DMAC7_HEI7,\r
 310 // 138 Reserved\r
 311     (void*) Dummy,\r
 312 // 139 Reserved\r
 313     (void*) Dummy,\r
 314 // 140 CMT CMI0\r
 315 //      (void*) INT_CMT_CMI0,\r
 316         (void*) vPortPreemptiveTick,\r
 317 // 141 Reserved\r
 318     (void*) Dummy,\r
 319 // 142 Reserved\r
 320     (void*) Dummy,\r
 321 // 143 Reserved\r
 322     (void*) Dummy,\r
 323 // 144 CMT CMI1\r
 324         (void*) INT_CMT_CMI1,\r
 325 // 145 Reserved\r
 326     (void*) Dummy,\r
 327 // 146 Reserved\r
 328     (void*) Dummy,\r
 329 // 147 Reserved\r
 330     (void*) Dummy,\r
 331 // 148 BSC CMTI\r
 332         (void*) INT_BSC_CMTI,\r
 333 // 149 Reserved\r
 334     (void*) Dummy,\r
 335 // 150 USB EP4FULL\r
 336     (void*) INT_USB_EP4FULL,\r
 337 // 151 USB EP5EMPTY\r
 338     (void*) INT_USB_EP5EMPTY,\r
 339 // 152 WDT ITI\r
 340         (void*) INT_WDT_ITI,\r
 341 // 153 E-DMAC EINT0\r
 342     (void*) vEMAC_ISR_Wrapper,\r
 343 // 154 USB EP1FULL\r
 344     (void*) INT_USB_EP1FULL,\r
 345 // 155 USB EP2EMPTY\r
 346     (void*) INT_USB_EP2EMPTY,\r
 347 // 156 MTU2 MTU0 TGI0A\r
 348         (void*) INT_MTU2_MTU0_TGI0A,\r
 349 // 157 MTU2 MTU0 TGI0B\r
 350         (void*) INT_MTU2_MTU0_TGI0B,\r
 351 // 158 MTU2 MTU0 TGI0C\r
 352         (void*) INT_MTU2_MTU0_TGI0C,\r
 353 // 159 MTU2 MTU0 TGI0D\r
 354         (void*) INT_MTU2_MTU0_TGI0D,\r
 355 // 160 MTU2 MTU0 TGI0V\r
 356         (void*) INT_MTU2_MTU0_TGI0V,\r
 357 // 161 MTU2 MTU0 TGI0E\r
 358         (void*) INT_MTU2_MTU0_TGI0E,\r
 359 // 162 MTU2 MTU0 TGI0F\r
 360         (void*) INT_MTU2_MTU0_TGI0F,\r
 361 // 163 Reserved\r
 362     (void*) Dummy,\r
 363 // 164 MTU2 MTU1 TGI1A\r
 364         (void*) INT_MTU2_MTU1_TGI1A,\r
 365 // 165 MTU2 MTU1 TGI1B\r
 366         (void*) INT_MTU2_MTU1_TGI1B,\r
 367 // 166 Reserved \r
 368     (void*) Dummy,\r
 369 // 167 Reserved\r
 370     (void*) Dummy,\r
 371 // 168 MTU2 MTU1 TGI1V\r
 372         (void*) INT_MTU2_MTU1_TGI1V,\r
 373 // 169 MTU2 MTU1 TGI1U\r
 374         (void*) INT_MTU2_MTU1_TGI1U,\r
 375 // 170 Reserved \r
 376     (void*) Dummy,\r
 377 // 171 Reserved\r
 378     (void*) Dummy,\r
 379 // 172 MTU2 MTU2 TGI2A\r
 380         (void*) INT_MTU2_MTU2_TGI2A,\r
 381 // 173 MTU2 MTU2 TGI2B\r
 382         (void*) INT_MTU2_MTU2_TGI2B,\r
 383 // 174 Reserved \r
 384     (void*) Dummy,\r
 385 // 175 Reserved\r
 386     (void*) Dummy,\r
 387 // 176 MTU2 MTU2 TGI2V\r
 388         (void*) INT_MTU2_MTU2_TGI2V,\r
 389 // 177 MTU2 MTU2 TGI2U\r
 390         (void*) INT_MTU2_MTU2_TGI2U,\r
 391 // 178 Reserved \r
 392     (void*) Dummy,\r
 393 // 179 Reserved\r
 394     (void*) Dummy,\r
 395 // 180 MTU2 MTU3 TGI3A\r
 396         (void*) INT_MTU2_MTU3_TGI3A,\r
 397 // 181 MTU2 MTU3 TGI3B\r
 398         (void*) INT_MTU2_MTU3_TGI3B,\r
 399 // 182 MTU2 MTU3 TGI3C\r
 400         (void*) INT_MTU2_MTU3_TGI3C,\r
 401 // 183 MTU2 MTU3 TGI3D\r
 402         (void*) INT_MTU2_MTU3_TGI3D,\r
 403 // 184 MTU2 MTU3 TGI3V\r
 404         (void*) INT_MTU2_MTU3_TGI3V,\r
 405 // 185 Reserved \r
 406     (void*) Dummy,\r
 407 // 186 Reserved\r
 408     (void*) Dummy,\r
 409 // 187 Reserved \r
 410     (void*) Dummy,\r
 411 // 188 MTU2 MTU4 TGI4A\r
 412         (void*) INT_MTU2_MTU4_TGI4A,\r
 413 // 189 MTU2 MTU4 TGI4B\r
 414         (void*) INT_MTU2_MTU4_TGI4B,\r
 415 // 190 MTU2 MTU4 TGI4C\r
 416         (void*) INT_MTU2_MTU4_TGI4C,\r
 417 // 191 MTU2 MTU4 TGI4D\r
 418         (void*) INT_MTU2_MTU4_TGI4D,\r
 419 // 192 MTU2 MTU4 TGI4V\r
 420         (void*) INT_MTU2_MTU4_TGI4V,\r
 421 // 193 Reserved \r
 422     (void*) Dummy,\r
 423 // 194 Reserved\r
 424     (void*) Dummy,\r
 425 // 195 Reserved \r
 426     (void*) Dummy,\r
 427 // 196 MTU2 MTU5 TGI5U\r
 428         (void*) INT_MTU2_MTU5_TGI5U,\r
 429 // 197 MTU2 MTU5 TGI5V\r
 430         (void*) INT_MTU2_MTU5_TGI5V,\r
 431 // 198 MTU2 MTU5 TGI5W\r
 432         (void*) INT_MTU2_MTU5_TGI5W,\r
 433 // 199 Reserved \r
 434     (void*) Dummy,\r
 435 // 200 POE2 OEI1\r
 436         (void*) INT_POE2_OEI1,\r
 437 // 201 POE2 OEI2 \r
 438         (void*) INT_POE2_OEI2,\r
 439 // 202 Reserved \r
 440     (void*) Dummy,\r
 441 // 203 Reserved\r
 442     (void*) Dummy,\r
 443 // 204 MTU2S MTU3S TGI3A \r
 444         (void*) INT_MTU2S_MTU3S_TGI3A,\r
 445 // 205 MTU2S MTU3S TGI3B\r
 446         (void*) INT_MTU2S_MTU3S_TGI3B,\r
 447 // 206 MTU2S MTU3S TGI3C\r
 448         (void*) INT_MTU2S_MTU3S_TGI3C,\r
 449 // 207 MTU2S MTU3S TGI3D \r
 450         (void*) INT_MTU2S_MTU3S_TGI3D,\r
 451 // 208 MTU2S MTU3S TGI3V\r
 452         (void*) INT_MTU2S_MTU3S_TGI3V,\r
 453 // 209 Reserved \r
 454     (void*) Dummy,\r
 455 // 210 Reserved \r
 456     (void*) Dummy,\r
 457 // 211 Reserved\r
 458     (void*) Dummy,\r
 459 // 212 MTU2S MTU4S TGI4A \r
 460         (void*) INT_MTU2S_MTU4S_TGI4A,\r
 461 // 213 MTU2S MTU4S TGI4B \r
 462         (void*) INT_MTU2S_MTU4S_TGI4B,\r
 463 // 214 MTU2S MTU4S TGI4C \r
 464         (void*) INT_MTU2S_MTU4S_TGI4C,\r
 465 // 215 MTU2S MTU4S TGI4D \r
 466         (void*) INT_MTU2S_MTU4S_TGI4D,\r
 467 // 216 MTU2S MTU4S TGI4V \r
 468         (void*) INT_MTU2S_MTU4S_TGI4V,\r
 469 // 217 Reserved \r
 470     (void*) Dummy,\r
 471 // 218 Reserved\r
 472     (void*) Dummy,\r
 473 // 219 Reserved \r
 474     (void*) Dummy,\r
 475 // 220 MTU2S MTU5S TGI5U \r
 476         (void*) INT_MTU2S_MTU5S_TGI5U,\r
 477 // 221 MTU2S MTU5S TGI5V\r
 478         (void*) INT_MTU2S_MTU5S_TGI5V,\r
 479 // 222 MTU2S MTU5S TGI5W \r
 480         (void*) INT_MTU2S_MTU5S_TGI5W,\r
 481 // 223 Reserved\r
 482     (void*) Dummy,\r
 483 // 224 POE2 OEI3\r
 484         (void*) INT_POE2_OEI3,\r
 485 // 225 Reserved\r
 486     (void*) Dummy,\r
 487 // 226 USB USI0 \r
 488     (void*) INT_USB_USI0,\r
 489 // 227 USB USI1 \r
 490     (void*) INT_USB_USI1,\r
 491 // 228 IIC3 STPI\r
 492         (void*) INT_IIC3_STPI,\r
 493 // 229 IIC3 NAKI \r
 494         (void*) INT_IIC3_NAKI,\r
 495 // 230 IIC3 RXI \r
 496         (void*) INT_IIC3_RXI,\r
 497 // 231 IIC3 TXI\r
 498         (void*) INT_IIC3_TXI,\r
 499 // 232 IIC3 TEI \r
 500         (void*) INT_IIC3_TEI,\r
 501 // 233 RSPI SPERI \r
 502     (void*) INT_RSPI_SPERI,\r
 503 // 234 RSPI SPRXI \r
 504     (void*) INT_RSPI_SPRXI,\r
 505 // 235 RSPI SPTXI\r
 506     (void*) INT_RSPI_SPTXI,\r
 507 // 236 SCI SCI4 ERI4 \r
 508     (void*) INT_SCI_SCI4_ERI4,\r
 509 // 237 SCI SCI4 RXI4 \r
 510     (void*) INT_SCI_SCI4_RXI4,\r
 511 // 238 SCI SCI4 TXI4\r
 512     (void*) INT_SCI_SCI4_TXI4,\r
 513 // 239 SCI SCI4 TEI4 \r
 514     (void*) INT_SCI_SCI4_TEI4,\r
 515 // 240 SCI SCI0 ERI0\r
 516         (void*) INT_SCI_SCI0_ERI0,\r
 517 // 241 SCI SCI0 RXI0\r
 518         (void*) INT_SCI_SCI0_RXI0,\r
 519 // 242 SCI SCI0 TXI0\r
 520         (void*) INT_SCI_SCI0_TXI0,\r
 521 // 243 SCI SCI0 TEI0\r
 522         (void*) INT_SCI_SCI0_TEI0,\r
 523 // 244 SCI SCI1 ERI1\r
 524         (void*) INT_SCI_SCI1_ERI1,\r
 525 // 245 SCI SCI1 RXI1\r
 526         (void*) INT_SCI_SCI1_RXI1,\r
 527 // 246 SCI SCI1 TXI1\r
 528         (void*) INT_SCI_SCI1_TXI1,\r
 529 // 247 SCI SCI1 TEI1\r
 530         (void*) INT_SCI_SCI1_TEI1,\r
 531 // 248 SCI SCI2 ERI2\r
 532         (void*) INT_SCI_SCI2_ERI2,\r
 533 // 249 SCI SCI2 RXI2\r
 534         (void*) INT_SCI_SCI2_RXI2,\r
 535 // 250 SCI SCI2 TXI2\r
 536         (void*) INT_SCI_SCI2_TXI2,\r
 537 // 251 SCI SCI2 TEI2\r
 538         (void*) INT_SCI_SCI2_TEI2,\r
 539 // 252 SCIF SCIF3 BRI3\r
 540         (void*) INT_SCIF_SCIF3_BRI3,\r
 541 // 253 SCIF SCIF3 ERI3\r
 542         (void*) INT_SCIF_SCIF3_ERI3,\r
 543 // 254 SCIF SCIF3 RXI3\r
 544         (void*) INT_SCIF_SCIF3_RXI3,\r
 545 // 255 SCIF SCIF3 TXI3\r
 546         (void*) INT_SCIF_SCIF3_TXI3,\r
 547 // xx Reserved\r
 548     (void*) Dummy\r
 549 };\r
 550 \r
 551 /* End of File */\r