git.sur5r.net Git - freertos/blob - Demo/SuperH_SH7216_Renesas/RTOSDemo/vecttbl.c

   1 /***********************************************************************/\r
   2 /*                                                                     */\r
   3 /*  FILE        :vecttbl.c                                             */\r
   4 /*  DATE        :Sun, Dec 27, 2009                                     */\r
   5 /*  DESCRIPTION :Initialize of Vector Table                            */\r
   6 /*  CPU TYPE    :Other                                                 */\r
   7 /*                                                                     */\r
   8 /*  This file is generated by Renesas Project Generator (Ver.4.16).    */\r
   9 /*                                                                     */\r
  10 /***********************************************************************/\r
  11                   \r
  12 \r
  13 \r
  14 #include "vect.h"\r
  15 \r
  16 extern void vPortStartFirstTask( void );\r
  17 extern void vPortYield( void );\r
  18 \r
  19 #pragma section VECTTBL\r
  20 \r
  21 void *RESET_Vectors[] = {\r
  22 //;<<VECTOR DATA START (POWER ON RESET)>>\r
  23 //;0 Power On Reset PC\r
  24     (void*)     PowerON_Reset_PC,                                                                                                                \r
  25 //;<<VECTOR DATA END (POWER ON RESET)>>\r
  26 // 1 Power On Reset SP\r
  27     __secend("S"),\r
  28 //;<<VECTOR DATA START (MANUAL RESET)>>\r
  29 //;2 Manual Reset PC\r
  30     (void*)     Manual_Reset_PC,                                                                                                                 \r
  31 //;<<VECTOR DATA END (MANUAL RESET)>>\r
  32 // 3 Manual Reset SP\r
  33     __secend("S")\r
  34 \r
  35 };\r
  36 #pragma section INTTBL\r
  37 void *INT_Vectors[] = {\r
  38 // 4 Illegal code\r
  39     (void*) INT_Illegal_code,\r
  40 // 5 Reserved\r
  41     (void*) Dummy,\r
  42 // 6 Illegal slot\r
  43         (void*) INT_Illegal_slot,\r
  44 // 7 Reserved\r
  45     (void*) Dummy,\r
  46 // 8 Reserved\r
  47     (void*) Dummy,\r
  48 // 9 CPU Address error\r
  49         (void*) INT_CPU_Address,\r
  50 // 10 DMAC Address error\r
  51         (void*) INT_DMAC_Address,\r
  52 // 11 NMI\r
  53         (void*) INT_NMI,\r
  54 // 12 User breakpoint trap\r
  55         (void*) INT_User_Break,\r
  56 // 13 Reserved\r
  57     (void*) Dummy,\r
  58 // 14 H-UDI\r
  59         (void*) INT_HUDI,\r
  60 // 15 Register bank over\r
  61     (void*) INT_Bank_Overflow,\r
  62 // 16 Register bank under\r
  63     (void*) INT_Bank_Underflow,\r
  64 // 17 ZERO_DIV\r
  65     (void*) INT_Divide_by_Zero,\r
  66 // 18 OVER_DIV\r
  67     (void*) INT_Divide_Overflow,\r
  68 // 19 Reserved\r
  69     (void*) Dummy,\r
  70 // 20 Reserved\r
  71     (void*) Dummy,\r
  72 // 21 Reserved\r
  73     (void*) Dummy,\r
  74 // 22 Reserved\r
  75     (void*) Dummy,\r
  76 // 23 Reserved\r
  77     (void*) Dummy,\r
  78 // 24 Reserved\r
  79     (void*) Dummy,\r
  80 // 25 Reserved\r
  81     (void*) Dummy,\r
  82 // 26 Reserved\r
  83     (void*) Dummy,\r
  84 // 27 Reserved\r
  85     (void*) Dummy,\r
  86 // 28 Reserved\r
  87     (void*) Dummy,\r
  88 // 29 Reserved\r
  89     (void*) Dummy,\r
  90 // 30 Reserved\r
  91     (void*) Dummy,\r
  92 // 31 Reserved\r
  93     (void*) Dummy,\r
  94 // 32 TRAPA (User Vecter)\r
  95 //   (void*) INT_TRAPA32,\r
  96         (void*) vPortStartFirstTask,\r
  97 // 33 TRAPA (User Vecter)\r
  98 //    (void*) INT_TRAPA33,\r
  99         (void*) vPortYield,\r
 100 // 34 TRAPA (User Vecter)\r
 101     (void*) INT_TRAPA34,\r
 102 // 35 TRAPA (User Vecter)\r
 103     (void*) INT_TRAPA35,\r
 104 // 36 TRAPA (User Vecter)\r
 105     (void*) INT_TRAPA36,\r
 106 // 37 TRAPA (User Vecter)\r
 107     (void*) INT_TRAPA37,\r
 108 // 38 TRAPA (User Vecter)\r
 109     (void*) INT_TRAPA38,\r
 110 // 39 TRAPA (User Vecter)\r
 111     (void*) INT_TRAPA39,\r
 112 // 40 TRAPA (User Vecter)\r
 113     (void*) INT_TRAPA40,\r
 114 // 41 TRAPA (User Vecter)\r
 115     (void*) INT_TRAPA41,\r
 116 // 42 TRAPA (User Vecter)\r
 117     (void*) INT_TRAPA42,\r
 118 // 43 TRAPA (User Vecter)\r
 119     (void*) INT_TRAPA43,\r
 120 // 44 TRAPA (User Vecter)\r
 121     (void*) INT_TRAPA44,\r
 122 // 45 TRAPA (User Vecter)\r
 123     (void*) INT_TRAPA45,\r
 124 // 46 TRAPA (User Vecter)\r
 125     (void*) INT_TRAPA46,\r
 126 // 47 TRAPA (User Vecter)\r
 127     (void*) INT_TRAPA47,\r
 128 // 48 TRAPA (User Vecter)\r
 129     (void*) INT_TRAPA48,\r
 130 // 49 TRAPA (User Vecter)\r
 131     (void*) INT_TRAPA49,\r
 132 // 50 TRAPA (User Vecter)\r
 133     (void*) INT_TRAPA50,\r
 134 // 51 TRAPA (User Vecter)\r
 135     (void*) INT_TRAPA51,\r
 136 // 52 TRAPA (User Vecter)\r
 137     (void*) INT_TRAPA52,\r
 138 // 53 TRAPA (User Vecter)\r
 139     (void*) INT_TRAPA53,\r
 140 // 54 TRAPA (User Vecter)\r
 141     (void*) INT_TRAPA54,\r
 142 // 55 TRAPA (User Vecter)\r
 143     (void*) INT_TRAPA55,\r
 144 // 56 TRAPA (User Vecter)\r
 145     (void*) INT_TRAPA56,\r
 146 // 57 TRAPA (User Vecter)\r
 147     (void*) INT_TRAPA57,\r
 148 // 58 TRAPA (User Vecter)\r
 149     (void*) INT_TRAPA58,\r
 150 // 59 TRAPA (User Vecter)\r
 151     (void*) INT_TRAPA59,\r
 152 // 60 TRAPA (User Vecter)\r
 153     (void*) INT_TRAPA60,\r
 154 // 61 TRAPA (User Vecter)\r
 155     (void*) INT_TRAPA61,\r
 156 // 62 TRAPA (User Vecter)\r
 157     (void*) INT_TRAPA62,\r
 158 // 63 TRAPA (User Vecter)\r
 159     (void*) INT_TRAPA63,\r
 160 // 64 Interrupt IRQ0\r
 161         (void*) INT_IRQ0,\r
 162 // 65 Interrupt IRQ1\r
 163         (void*) INT_IRQ1,\r
 164 // 66 Interrupt IRQ2\r
 165         (void*) INT_IRQ2,\r
 166 // 67 Interrupt IRQ3\r
 167         (void*) INT_IRQ3,\r
 168 // 68 Interrupt IRQ4\r
 169         (void*) INT_IRQ4,\r
 170 // 69 Interrupt IRQ5\r
 171         (void*) INT_IRQ5,\r
 172 // 70 Interrupt IRQ6\r
 173         (void*) INT_IRQ6,\r
 174 // 71 Interrupt IRQ7\r
 175         (void*) INT_IRQ7,\r
 176 // 72 Reserved\r
 177     (void*) Dummy,\r
 178 // 73 Reserved\r
 179     (void*) Dummy,\r
 180 // 74 Reserved\r
 181     (void*) Dummy,\r
 182 // 75 Reserved\r
 183     (void*) Dummy,\r
 184 // 76 Reserved\r
 185     (void*) Dummy,\r
 186 // 77 Reserved\r
 187     (void*) Dummy,\r
 188 // 78 Reserved\r
 189     (void*) Dummy,\r
 190 // 79 Reserved\r
 191     (void*) Dummy,\r
 192 // 80 Interrupt PINT0\r
 193         (void*) INT_PINT0,\r
 194 // 81 Interrupt PINT1\r
 195         (void*) INT_PINT1,\r
 196 // 82 Interrupt PINT2\r
 197         (void*) INT_PINT2,\r
 198 // 83 Interrupt PINT3\r
 199         (void*) INT_PINT3,\r
 200 // 84 Interrupt PINT4\r
 201         (void*) INT_PINT4,\r
 202 // 85 Interrupt PINT5\r
 203         (void*) INT_PINT5,\r
 204 // 86 Interrupt PINT6\r
 205         (void*) INT_PINT6,\r
 206 // 87 Interrupt PINT7\r
 207         (void*) INT_PINT7,\r
 208 // 88 Reserved\r
 209     (void*) Dummy,\r
 210 // 89 Reserved\r
 211     (void*) Dummy,\r
 212 // 90 Reserved\r
 213     (void*) Dummy,\r
 214 // 91 ROM FIFE\r
 215     (void*) INT_ROM_FIFE,\r
 216 // 92 A/D ADI0\r
 217         (void*) INT_AD_ADI0,\r
 218 // 93 Reserved\r
 219     (void*) Dummy,\r
 220 // 94 Reserved\r
 221     (void*) Dummy,\r
 222 // 95 Reserved\r
 223     (void*) Dummy,\r
 224 // 96 A/D ADI1\r
 225         (void*) INT_AD_ADI1,\r
 226 // 97 Reserved\r
 227     (void*) Dummy,\r
 228 // 98 Reserved\r
 229     (void*) Dummy,\r
 230 // 99 Reserved\r
 231     (void*) Dummy,\r
 232 // 100 Reserved\r
 233     (void*) Dummy,\r
 234 // 101 Reserved\r
 235     (void*) Dummy,\r
 236 // 102 Reserved\r
 237     (void*) Dummy,\r
 238 // 103 Reserved\r
 239     (void*) Dummy,\r
 240 // 104 RCANET0 ERS_0\r
 241     (void*) INT_RCANET0_ERS_0,\r
 242 // 105 RCANET0 OVR_0\r
 243     (void*) INT_RCANET0_OVR_0,\r
 244 // 106 RCANET0 RM01_0\r
 245     (void*) INT_RCANET0_RM01_0,\r
 246 // 107 RCANET0 SLE_0\r
 247     (void*) INT_RCANET0_SLE_0,\r
 248 // 108 DMAC0 DEI0\r
 249         (void*) INT_DMAC0_DEI0,\r
 250 // 109 DMAC0 HEI0\r
 251         (void*) INT_DMAC0_HEI0,\r
 252 // 110 Reserved\r
 253     (void*) Dummy,\r
 254 // 111 Reserved\r
 255     (void*) Dummy,\r
 256 // 112 DMAC1 DEI1\r
 257         (void*) INT_DMAC1_DEI1,\r
 258 // 113 DMAC1 HEI1\r
 259         (void*) INT_DMAC1_HEI1,\r
 260 // 114 Reserved\r
 261     (void*) Dummy,\r
 262 // 115 Reserved\r
 263     (void*) Dummy,\r
 264 // 116 DMAC2 DEI2\r
 265         (void*) INT_DMAC2_DEI2,\r
 266 // 117 DMAC2 HEI2\r
 267         (void*) INT_DMAC2_HEI2,\r
 268 // 118 Reserved\r
 269     (void*) Dummy,\r
 270 // 119 Reserved\r
 271     (void*) Dummy,\r
 272 // 120 DMAC3 DEI3\r
 273         (void*) INT_DMAC3_DEI3,\r
 274 // 121 DMAC3 HEI3\r
 275         (void*) INT_DMAC3_HEI3,\r
 276 // 122 Reserved\r
 277     (void*) Dummy,\r
 278 // 123 Reserved\r
 279     (void*) Dummy,\r
 280 // 124 DMAC4 DEI4\r
 281         (void*) INT_DMAC4_DEI4,\r
 282 // 125 DMAC4 HEI4\r
 283         (void*) INT_DMAC4_HEI4,\r
 284 // 126 Reserved\r
 285     (void*) Dummy,\r
 286 // 127 Reserved\r
 287     (void*) Dummy,\r
 288 // 128 DMAC5 DEI5\r
 289         (void*) INT_DMAC5_DEI5,\r
 290 // 129 DMAC5 HEI5\r
 291         (void*) INT_DMAC5_HEI5,\r
 292 // 130 Reserved\r
 293     (void*) Dummy,\r
 294 // 131 Reserved\r
 295     (void*) Dummy,\r
 296 // 132 DMAC6 DEI6\r
 297         (void*) INT_DMAC6_DEI6,\r
 298 // 133 DMAC6 HEI6\r
 299         (void*) INT_DMAC6_HEI6,\r
 300 // 134 Reserved\r
 301     (void*) Dummy,\r
 302 // 135 Reserved\r
 303     (void*) Dummy,\r
 304 // 136 DMAC7 DEI7\r
 305         (void*) INT_DMAC7_DEI7,\r
 306 // 137 DMAC7 HEI7\r
 307         (void*) INT_DMAC7_HEI7,\r
 308 // 138 Reserved\r
 309     (void*) Dummy,\r
 310 // 139 Reserved\r
 311     (void*) Dummy,\r
 312 // 140 CMT CMI0\r
 313         (void*) INT_CMT_CMI0,\r
 314 // 141 Reserved\r
 315     (void*) Dummy,\r
 316 // 142 Reserved\r
 317     (void*) Dummy,\r
 318 // 143 Reserved\r
 319     (void*) Dummy,\r
 320 // 144 CMT CMI1\r
 321         (void*) INT_CMT_CMI1,\r
 322 // 145 Reserved\r
 323     (void*) Dummy,\r
 324 // 146 Reserved\r
 325     (void*) Dummy,\r
 326 // 147 Reserved\r
 327     (void*) Dummy,\r
 328 // 148 BSC CMTI\r
 329         (void*) INT_BSC_CMTI,\r
 330 // 149 Reserved\r
 331     (void*) Dummy,\r
 332 // 150 USB EP4FULL\r
 333     (void*) INT_USB_EP4FULL,\r
 334 // 151 USB EP5EMPTY\r
 335     (void*) INT_USB_EP5EMPTY,\r
 336 // 152 WDT ITI\r
 337         (void*) INT_WDT_ITI,\r
 338 // 153 E-DMAC EINT0\r
 339     (void*) INT_EDMAC_EINT0,\r
 340 // 154 USB EP1FULL\r
 341     (void*) INT_USB_EP1FULL,\r
 342 // 155 USB EP2EMPTY\r
 343     (void*) INT_USB_EP2EMPTY,\r
 344 // 156 MTU2 MTU0 TGI0A\r
 345         (void*) INT_MTU2_MTU0_TGI0A,\r
 346 // 157 MTU2 MTU0 TGI0B\r
 347         (void*) INT_MTU2_MTU0_TGI0B,\r
 348 // 158 MTU2 MTU0 TGI0C\r
 349         (void*) INT_MTU2_MTU0_TGI0C,\r
 350 // 159 MTU2 MTU0 TGI0D\r
 351         (void*) INT_MTU2_MTU0_TGI0D,\r
 352 // 160 MTU2 MTU0 TGI0V\r
 353         (void*) INT_MTU2_MTU0_TGI0V,\r
 354 // 161 MTU2 MTU0 TGI0E\r
 355         (void*) INT_MTU2_MTU0_TGI0E,\r
 356 // 162 MTU2 MTU0 TGI0F\r
 357         (void*) INT_MTU2_MTU0_TGI0F,\r
 358 // 163 Reserved\r
 359     (void*) Dummy,\r
 360 // 164 MTU2 MTU1 TGI1A\r
 361         (void*) INT_MTU2_MTU1_TGI1A,\r
 362 // 165 MTU2 MTU1 TGI1B\r
 363         (void*) INT_MTU2_MTU1_TGI1B,\r
 364 // 166 Reserved \r
 365     (void*) Dummy,\r
 366 // 167 Reserved\r
 367     (void*) Dummy,\r
 368 // 168 MTU2 MTU1 TGI1V\r
 369         (void*) INT_MTU2_MTU1_TGI1V,\r
 370 // 169 MTU2 MTU1 TGI1U\r
 371         (void*) INT_MTU2_MTU1_TGI1U,\r
 372 // 170 Reserved \r
 373     (void*) Dummy,\r
 374 // 171 Reserved\r
 375     (void*) Dummy,\r
 376 // 172 MTU2 MTU2 TGI2A\r
 377         (void*) INT_MTU2_MTU2_TGI2A,\r
 378 // 173 MTU2 MTU2 TGI2B\r
 379         (void*) INT_MTU2_MTU2_TGI2B,\r
 380 // 174 Reserved \r
 381     (void*) Dummy,\r
 382 // 175 Reserved\r
 383     (void*) Dummy,\r
 384 // 176 MTU2 MTU2 TGI2V\r
 385         (void*) INT_MTU2_MTU2_TGI2V,\r
 386 // 177 MTU2 MTU2 TGI2U\r
 387         (void*) INT_MTU2_MTU2_TGI2U,\r
 388 // 178 Reserved \r
 389     (void*) Dummy,\r
 390 // 179 Reserved\r
 391     (void*) Dummy,\r
 392 // 180 MTU2 MTU3 TGI3A\r
 393         (void*) INT_MTU2_MTU3_TGI3A,\r
 394 // 181 MTU2 MTU3 TGI3B\r
 395         (void*) INT_MTU2_MTU3_TGI3B,\r
 396 // 182 MTU2 MTU3 TGI3C\r
 397         (void*) INT_MTU2_MTU3_TGI3C,\r
 398 // 183 MTU2 MTU3 TGI3D\r
 399         (void*) INT_MTU2_MTU3_TGI3D,\r
 400 // 184 MTU2 MTU3 TGI3V\r
 401         (void*) INT_MTU2_MTU3_TGI3V,\r
 402 // 185 Reserved \r
 403     (void*) Dummy,\r
 404 // 186 Reserved\r
 405     (void*) Dummy,\r
 406 // 187 Reserved \r
 407     (void*) Dummy,\r
 408 // 188 MTU2 MTU4 TGI4A\r
 409         (void*) INT_MTU2_MTU4_TGI4A,\r
 410 // 189 MTU2 MTU4 TGI4B\r
 411         (void*) INT_MTU2_MTU4_TGI4B,\r
 412 // 190 MTU2 MTU4 TGI4C\r
 413         (void*) INT_MTU2_MTU4_TGI4C,\r
 414 // 191 MTU2 MTU4 TGI4D\r
 415         (void*) INT_MTU2_MTU4_TGI4D,\r
 416 // 192 MTU2 MTU4 TGI4V\r
 417         (void*) INT_MTU2_MTU4_TGI4V,\r
 418 // 193 Reserved \r
 419     (void*) Dummy,\r
 420 // 194 Reserved\r
 421     (void*) Dummy,\r
 422 // 195 Reserved \r
 423     (void*) Dummy,\r
 424 // 196 MTU2 MTU5 TGI5U\r
 425         (void*) INT_MTU2_MTU5_TGI5U,\r
 426 // 197 MTU2 MTU5 TGI5V\r
 427         (void*) INT_MTU2_MTU5_TGI5V,\r
 428 // 198 MTU2 MTU5 TGI5W\r
 429         (void*) INT_MTU2_MTU5_TGI5W,\r
 430 // 199 Reserved \r
 431     (void*) Dummy,\r
 432 // 200 POE2 OEI1\r
 433         (void*) INT_POE2_OEI1,\r
 434 // 201 POE2 OEI2 \r
 435         (void*) INT_POE2_OEI2,\r
 436 // 202 Reserved \r
 437     (void*) Dummy,\r
 438 // 203 Reserved\r
 439     (void*) Dummy,\r
 440 // 204 MTU2S MTU3S TGI3A \r
 441         (void*) INT_MTU2S_MTU3S_TGI3A,\r
 442 // 205 MTU2S MTU3S TGI3B\r
 443         (void*) INT_MTU2S_MTU3S_TGI3B,\r
 444 // 206 MTU2S MTU3S TGI3C\r
 445         (void*) INT_MTU2S_MTU3S_TGI3C,\r
 446 // 207 MTU2S MTU3S TGI3D \r
 447         (void*) INT_MTU2S_MTU3S_TGI3D,\r
 448 // 208 MTU2S MTU3S TGI3V\r
 449         (void*) INT_MTU2S_MTU3S_TGI3V,\r
 450 // 209 Reserved \r
 451     (void*) Dummy,\r
 452 // 210 Reserved \r
 453     (void*) Dummy,\r
 454 // 211 Reserved\r
 455     (void*) Dummy,\r
 456 // 212 MTU2S MTU4S TGI4A \r
 457         (void*) INT_MTU2S_MTU4S_TGI4A,\r
 458 // 213 MTU2S MTU4S TGI4B \r
 459         (void*) INT_MTU2S_MTU4S_TGI4B,\r
 460 // 214 MTU2S MTU4S TGI4C \r
 461         (void*) INT_MTU2S_MTU4S_TGI4C,\r
 462 // 215 MTU2S MTU4S TGI4D \r
 463         (void*) INT_MTU2S_MTU4S_TGI4D,\r
 464 // 216 MTU2S MTU4S TGI4V \r
 465         (void*) INT_MTU2S_MTU4S_TGI4V,\r
 466 // 217 Reserved \r
 467     (void*) Dummy,\r
 468 // 218 Reserved\r
 469     (void*) Dummy,\r
 470 // 219 Reserved \r
 471     (void*) Dummy,\r
 472 // 220 MTU2S MTU5S TGI5U \r
 473         (void*) INT_MTU2S_MTU5S_TGI5U,\r
 474 // 221 MTU2S MTU5S TGI5V\r
 475         (void*) INT_MTU2S_MTU5S_TGI5V,\r
 476 // 222 MTU2S MTU5S TGI5W \r
 477         (void*) INT_MTU2S_MTU5S_TGI5W,\r
 478 // 223 Reserved\r
 479     (void*) Dummy,\r
 480 // 224 POE2 OEI3\r
 481         (void*) INT_POE2_OEI3,\r
 482 // 225 Reserved\r
 483     (void*) Dummy,\r
 484 // 226 USB USI0 \r
 485     (void*) INT_USB_USI0,\r
 486 // 227 USB USI1 \r
 487     (void*) INT_USB_USI1,\r
 488 // 228 IIC3 STPI\r
 489         (void*) INT_IIC3_STPI,\r
 490 // 229 IIC3 NAKI \r
 491         (void*) INT_IIC3_NAKI,\r
 492 // 230 IIC3 RXI \r
 493         (void*) INT_IIC3_RXI,\r
 494 // 231 IIC3 TXI\r
 495         (void*) INT_IIC3_TXI,\r
 496 // 232 IIC3 TEI \r
 497         (void*) INT_IIC3_TEI,\r
 498 // 233 RSPI SPERI \r
 499     (void*) INT_RSPI_SPERI,\r
 500 // 234 RSPI SPRXI \r
 501     (void*) INT_RSPI_SPRXI,\r
 502 // 235 RSPI SPTXI\r
 503     (void*) INT_RSPI_SPTXI,\r
 504 // 236 SCI SCI4 ERI4 \r
 505     (void*) INT_SCI_SCI4_ERI4,\r
 506 // 237 SCI SCI4 RXI4 \r
 507     (void*) INT_SCI_SCI4_RXI4,\r
 508 // 238 SCI SCI4 TXI4\r
 509     (void*) INT_SCI_SCI4_TXI4,\r
 510 // 239 SCI SCI4 TEI4 \r
 511     (void*) INT_SCI_SCI4_TEI4,\r
 512 // 240 SCI SCI0 ERI0\r
 513         (void*) INT_SCI_SCI0_ERI0,\r
 514 // 241 SCI SCI0 RXI0\r
 515         (void*) INT_SCI_SCI0_RXI0,\r
 516 // 242 SCI SCI0 TXI0\r
 517         (void*) INT_SCI_SCI0_TXI0,\r
 518 // 243 SCI SCI0 TEI0\r
 519         (void*) INT_SCI_SCI0_TEI0,\r
 520 // 244 SCI SCI1 ERI1\r
 521         (void*) INT_SCI_SCI1_ERI1,\r
 522 // 245 SCI SCI1 RXI1\r
 523         (void*) INT_SCI_SCI1_RXI1,\r
 524 // 246 SCI SCI1 TXI1\r
 525         (void*) INT_SCI_SCI1_TXI1,\r
 526 // 247 SCI SCI1 TEI1\r
 527         (void*) INT_SCI_SCI1_TEI1,\r
 528 // 248 SCI SCI2 ERI2\r
 529         (void*) INT_SCI_SCI2_ERI2,\r
 530 // 249 SCI SCI2 RXI2\r
 531         (void*) INT_SCI_SCI2_RXI2,\r
 532 // 250 SCI SCI2 TXI2\r
 533         (void*) INT_SCI_SCI2_TXI2,\r
 534 // 251 SCI SCI2 TEI2\r
 535         (void*) INT_SCI_SCI2_TEI2,\r
 536 // 252 SCIF SCIF3 BRI3\r
 537         (void*) INT_SCIF_SCIF3_BRI3,\r
 538 // 253 SCIF SCIF3 ERI3\r
 539         (void*) INT_SCIF_SCIF3_ERI3,\r
 540 // 254 SCIF SCIF3 RXI3\r
 541         (void*) INT_SCIF_SCIF3_RXI3,\r
 542 // 255 SCIF SCIF3 TXI3\r
 543         (void*) INT_SCIF_SCIF3_TXI3,\r
 544 // xx Reserved\r
 545     (void*) Dummy\r
 546 };\r
 547 \r
 548 /* End of File */\r