git.sur5r.net Git - freertos/blob - Demo/WizNET_DEMO_GCC_ARM7/TCPISR.c

   1 /*\r
   2         FreeRTOS.org V4.4.0 - Copyright (C) 2003-2007 Richard Barry.\r
   3 \r
   4         This file is part of the FreeRTOS.org distribution.\r
   5 \r
   6         FreeRTOS.org is free software; you can redistribute it and/or modify\r
   7         it under the terms of the GNU General Public License as published by\r
   8         the Free Software Foundation; either version 2 of the License, or\r
   9         (at your option) any later version.\r
  10 \r
  11         FreeRTOS.org is distributed in the hope that it will be useful,\r
  12         but WITHOUT ANY WARRANTY; without even the implied warranty of\r
  13         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the\r
  14         GNU General Public License for more details.\r
  15 \r
  16         You should have received a copy of the GNU General Public License\r
  17         along with FreeRTOS.org; if not, write to the Free Software\r
  18         Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA\r
  19 \r
  20         A special exception to the GPL can be applied should you wish to distribute\r
  21         a combined work that includes FreeRTOS.org, without being obliged to provide\r
  22         the source code for any proprietary components.  See the licensing section \r
  23         of http://www.FreeRTOS.org for full details of how and when the exception\r
  24         can be applied.\r
  25 \r
  26         ***************************************************************************\r
  27         See http://www.FreeRTOS.org for documentation, latest information, license \r
  28         and contact details.  Please ensure to read the configuration and relevant \r
  29         port sections of the online documentation.\r
  30 \r
  31         Also see http://www.SafeRTOS.com for an IEC 61508 compliant version along\r
  32         with commercial development and support options.\r
  33         ***************************************************************************\r
  34 */\r
  35 \r
  36 /* Scheduler include files. */\r
  37 #include "FreeRTOS.h"\r
  38 #include "task.h"\r
  39 #include "queue.h"\r
  40 \r
  41 /* Constants required for interrupt management. */\r
  42 #define tcpCLEAR_VIC_INTERRUPT  ( 0 )\r
  43 #define tcpEINT0_VIC_CHANNEL_BIT        ( ( unsigned portLONG ) 0x4000 )\r
  44 \r
  45 /* EINT0 interrupt handler.  This processes interrupts from the WIZnet device. */\r
  46 void vEINT0_ISR( void ) __attribute__((naked));\r
  47 \r
  48 /* Variable is required for its address, but does not otherwise get used. */\r
  49 static portLONG lDummyVariable;\r
  50 \r
  51 /*\r
  52  * When the WIZnet device asserts an interrupt we send an (empty) message to\r
  53  * the TCP task.  This wakes the task so the interrupt can be processed.  The\r
  54  * source of the interrupt has to be ascertained by the TCP task as this \r
  55  * requires an I2C transaction which cannot be performed from this ISR.\r
  56  */\r
  57 void vEINT0_ISR( void )\r
  58 {\r
  59         portENTER_SWITCHING_ISR();\r
  60 \r
  61         extern xQueueHandle xTCPISRQueue;\r
  62         portBASE_TYPE xTaskWoken = pdFALSE;\r
  63 \r
  64         /* Just wake the TCP task so it knows an ISR has occurred. */\r
  65         xQueueSendFromISR( xTCPISRQueue, ( void * ) &lDummyVariable, xTaskWoken );      \r
  66 \r
  67         /* We cannot carry on processing interrupts until the TCP task has \r
  68         processed this one - so for now interrupts are disabled.  The TCP task will\r
  69         re-enable it. */\r
  70         VICIntEnClear |= tcpEINT0_VIC_CHANNEL_BIT;\r
  71 \r
  72         /* Clear the interrupt bit. */  \r
  73         VICVectAddr = tcpCLEAR_VIC_INTERRUPT;\r
  74 \r
  75         /* Switch to the TCP task immediately so the cause of the interrupt can\r
  76         be ascertained.  It is the responsibility of the TCP task to clear the\r
  77         interrupts. */\r
  78         portEXIT_SWITCHING_ISR( ( xTaskWoken ) );\r
  79 }\r
  80 \r
  81 \r