git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/include/xcsudma_hw.h

   1 /******************************************************************************
   2 *
   3 * Copyright (C) 2014 Xilinx, Inc.  All rights reserved.
   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
   6 * of this software and associated documentation files (the "Software"), to deal
   7 * in the Software without restriction, including without limitation the rights
   8 * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
   9 * copies of the Software, and to permit persons to whom the Software is
  10 * furnished to do so, subject to the following conditions:
  11 *
  12 * The above copyright notice and this permission notice shall be included in
  13 * all copies or substantial portions of the Software.
  14 *
  15 * Use of the Software is limited solely to applications:
  16 * (a) running on a Xilinx device, or
  17 * (b) that interact with a Xilinx device through a bus or interconnect.
  18 *
  19 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  20 * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  21 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  22 * XILINX  BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY,
  23 * WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF
  24 * OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  25 * SOFTWARE.
  26 *
  27 * Except as contained in this notice, the name of the Xilinx shall not be used
  28 * in advertising or otherwise to promote the sale, use or other dealings in
  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xcsudma_hw.h
  36 *
  37 * This header file contains identifiers and register-level driver functions (or
  38 * macros) that can be used to access the Xilinx CSU_DMA core.
  39 *
  40 * <pre>
  41 * MODIFICATION HISTORY:
  42 *
  43 * Ver   Who     Date     Changes
  44 * ----- ------  -------- ------------------------------------------------------
  45 * 1.0   vnsld  22/10/14 First release
  46 * </pre>
  47 *
  48 ******************************************************************************/
  49
  50 #ifndef XCSUDMA_HW_H_
  51 #define XCSUDMA_HW_H_   /**< Prevent circular inclusions
  52                           *  by using protection macros */
  53
  54 #ifdef __cplusplus
  55 extern "C" {
  56 #endif
  57
  58 /***************************** Include Files *********************************/
  59
  60 #include "xil_io.h"
  61
  62 /************************** Constant Definitions *****************************/
  63
  64 /** @name Registers offsets
  65  * @{
  66  */
  67 #define XCSUDMA_ADDR_OFFSET     0x000   /**< Address Register Offset */
  68 #define XCSUDMA_SIZE_OFFSET     0x004   /**< Size Register Offset */
  69 #define XCSUDMA_STS_OFFSET      0x008   /**< Status Register Offset */
  70 #define XCSUDMA_CTRL_OFFSET     0x00C   /**< Control Register Offset */
  71 #define XCSUDMA_CRC_OFFSET      0x010   /**< CheckSum Register Offset */
  72 #define XCSUDMA_I_STS_OFFSET    0x014   /**< Interrupt Status Register
  73                                           *  Offset */
  74 #define XCSUDMA_I_EN_OFFSET     0x018   /**< Interrupt Enable Register
  75                                           *  Offset */
  76 #define XCSUDMA_I_DIS_OFFSET    0x01C   /**< Interrupt Disable Register
  77                                           *  Offset */
  78 #define XCSUDMA_I_MASK_OFFSET   0x020   /**< Interrupt Mask Register Offset */
  79 #define XCSUDMA_CTRL2_OFFSET    0x024   /**< Interrupt Control Register 2
  80                                           *  Offset */
  81 #define XCSUDMA_ADDR_MSB_OFFSET 0x028   /**< Address's MSB Register Offset */
  82 #define XCSUDMA_SAFETY_CHK_OFFSET 0xFF8 /**< Safety Check Field Offset */
  83 #define XCSUDMA_FUTURE_ECO_OFFSET 0xFFC /**< Future potential ECO Offset */
  84 /*@}*/
  85
  86 /** @name CSU Base address and CSU_DMA reset offset
  87  * @{
  88  */
  89 #define XCSU_BASEADDRESS        0xFFCA0000
  90                                                 /**< CSU Base Address */
  91 #define XCSU_DMA_RESET_OFFSET   0x0000000CU     /**< CSU_DMA Reset offset */
  92 /*@}*/
  93
  94 /** @name CSU_DMA Reset register bit masks
  95  * @{
  96  */
  97 #define XCSUDMA_RESET_SET_MASK          0x00000001U     /**< Reset set mask */
  98 #define XCSUDMA_RESET_UNSET_MASK        0x00000000U     /**< Reset unset mask*/
  99 /*@}*/
 100
 101 /** @name Offset difference for Source and destination
 102  * @{
 103  */
 104 #define XCSUDMA_OFFSET_DIFF     0x00000800U     /**< Offset difference for
 105                                                   *  source and
 106                                                   *  destination channels */
 107 /*@}*/
 108
 109 /** @name Address register bit masks
 110  * @{
 111  */
 112 #define XCSUDMA_ADDR_MASK       0xFFFFFFFCU     /**< Address mask */
 113 #define XCSUDMA_ADDR_LSB_MASK   0x00000003U     /**< Address alignment check
 114                                                   *  mask */
 115 /*@}*/
 116
 117 /** @name Size register bit masks and shifts
 118  * @{
 119  */
 120 #define XCSUDMA_SIZE_MASK       0x1FFFFFFCU     /**< Mask for size */
 121 #define XCSUDMA_LAST_WORD_MASK  0x00000001U     /**< Last word check bit mask*/
 122 #define XCSUDMA_SIZE_SHIFT      2U              /**< Shift for size */
 123 /*@}*/
 124
 125 /** @name Status register bit masks and shifts
 126  * @{
 127  */
 128 #define XCSUDMA_STS_DONE_CNT_MASK       0x0000E000U     /**< Count done mask */
 129 #define XCSUDMA_STS_FIFO_LEVEL_MASK     0x00001FE0U     /**< FIFO level mask */
 130 #define XCUSDMA_STS_OUTSTDG_MASK        0x0000001EU     /**< No.of outstanding
 131                                                           *  read/write
 132                                                           *  commands mask */
 133 #define XCSUDMA_STS_BUSY_MASK           0x00000001U     /**< Busy mask */
 134 #define XCSUDMA_STS_DONE_CNT_SHIFT      13U             /**< Shift for Count
 135                                                           *  done */
 136 #define XCSUDMA_STS_FIFO_LEVEL_SHIFT    5U              /**< Shift for FIFO
 137                                                           *  level */
 138 #define XCUSDMA_STS_OUTSTDG_SHIFT       1U              /**< Shift for No.of
 139                                                           *  outstanding
 140                                                           *  read/write
 141                                                           *  commands */
 142 /*@}*/
 143
 144 /** @name Control register bit masks and shifts
 145  * @{
 146  */
 147 #define XCSUDMA_CTRL_SSS_FIFOTHRESH_MASK 0xFE000000U    /**< SSS FIFO threshold
 148                                                           *  value mask */
 149 #define XCSUDMA_CTRL_APB_ERR_MASK       0x01000000U     /**< APB register
 150                                                           *  access error
 151                                                           *  mask */
 152 #define XCSUDMA_CTRL_ENDIAN_MASK        0x00800000U     /**< Endianess mask */
 153 #define XCSUDMA_CTRL_BURST_MASK         0x00400000U     /**< AXI burst type
 154                                                           *  mask */
 155 #define XCSUDMA_CTRL_TIMEOUT_MASK       0x003FFC00U     /**< Time out value
 156                                                           *  mask */
 157 #define XCSUDMA_CTRL_FIFO_THRESH_MASK   0x000003FCU     /**< FIFO threshold
 158                                                           *  mask */
 159 #define XCSUDMA_CTRL_PAUSE_MEM_MASK     0x00000001U     /**< Memory pause
 160                                                           *  mask */
 161 #define XCSUDMA_CTRL_PAUSE_STRM_MASK    0x00000002U     /**< Stream pause
 162                                                           *  mask */
 163 #define XCSUDMA_CTRL_SSS_FIFOTHRESH_SHIFT 25U           /**< SSS FIFO threshold
 164                                                           *  shift */
 165 #define XCSUDMA_CTRL_APB_ERR_SHIFT      24U             /**< APB error shift */
 166 #define XCSUDMA_CTRL_ENDIAN_SHIFT       23U             /**< Endianess shift */
 167 #define XCSUDMA_CTRL_BURST_SHIFT        22U             /**< AXI burst type
 168                                                           *  shift */
 169 #define XCSUDMA_CTRL_TIMEOUT_SHIFT      10U             /**< Time out value
 170                                                           *  shift */
 171 #define XCSUDMA_CTRL_FIFO_THRESH_SHIFT  2U              /**< FIFO thresh
 172                                                           *  shift */
 173 /*@}*/
 174
 175 /** @name CheckSum register bit masks
 176  * @{
 177  */
 178 #define XCSUDMA_CRC_RESET_MASK          0x00000000U     /**< Mask to reset
 179                                                           *  value of
 180                                                           *  check sum */
 181 /*@}*/
 182
 183 /** @name Interrupt Enable/Disable/Mask/Status registers bit masks
 184  * @{
 185  */
 186 #define XCSUDMA_IXR_FIFO_OVERFLOW_MASK  0x00000001U     /**< FIFO overflow
 187                                                           *  mask, it is valid
 188                                                           *  only to Destination
 189                                                           *  Channel */
 190 #define XCSUDMA_IXR_INVALID_APB_MASK    0x00000040U     /**< Invalid APB access
 191                                                           *  mask */
 192 #define XCSUDMA_IXR_FIFO_THRESHHIT_MASK 0x00000020U     /**< FIFO threshold hit
 193                                                           *  indicator mask */
 194 #define XCSUDMA_IXR_TIMEOUT_MEM_MASK    0x00000010U     /**< Time out counter
 195                                                           *  expired to access
 196                                                           *  memory mask */
 197 #define XCSUDMA_IXR_TIMEOUT_STRM_MASK   0x00000008U     /**< Time out counter
 198                                                           *  expired to access
 199                                                           *  stream mask */
 200 #define XCSUDMA_IXR_AXI_WRERR_MASK      0x00000004U     /**< AXI Read/Write
 201                                                           *  error mask */
 202 #define XCSUDMA_IXR_DONE_MASK           0x00000002U     /**< Done mask */
 203 #define XCSUDMA_IXR_MEM_DONE_MASK       0x00000001U     /**< Memory done
 204                                                           *  mask, it is valid
 205                                                           *  only for source
 206                                                           *  channel*/
 207 #define XCSUDMA_IXR_SRC_MASK            0x0000007FU
 208                                         /**< ((XCSUDMA_IXR_INVALID_APB_MASK)|
 209                                         (XCSUDMA_IXR_FIFO_THRESHHIT_MASK) |
 210                                         (XCSUDMA_IXR_TIMEOUT_MEM_MASK) |
 211                                         (XCSUDMA_IXR_TIMEOUT_STRM_MASK) |
 212                                         (XCSUDMA_IXR_AXI_WRERR_MASK) |
 213                                         (XCSUDMA_IXR_DONE_MASK) |
 214                                         (XCSUDMA_IXR_MEM_DONE_MASK)) */
 215                                         /**< All interrupt mask
 216                                           *  for source */
 217 #define XCSUDMA_IXR_DST_MASK            0x000000FEU
 218                                         /**< ((XCSUDMA_IXR_FIFO_OVERFLOW_MASK) |
 219                                         (XCSUDMA_IXR_INVALID_APB_MASK) |
 220                                         (XCSUDMA_IXR_FIFO_THRESHHIT_MASK) |
 221                                         (XCSUDMA_IXR_TIMEOUT_MEM_MASK) |
 222                                         (XCSUDMA_IXR_TIMEOUT_STRM_MASK) |
 223                                         (XCSUDMA_IXR_AXI_WRERR_MASK) |
 224                                         (XCSUDMA_IXR_DONE_MASK)) */
 225                                         /**< All interrupt mask
 226                                           *  for destination */
 227 /*@}*/
 228
 229 /** @name Control register 2 bit masks and shifts
 230  * @{
 231  */
 232 #define XCSUDMA_CTRL2_RESERVED_MASK     0x083F0000U     /**< Reserved bits
 233                                                           *  mask */
 234 #define XCSUDMA_CTRL2_ACACHE_MASK       0X07000000U     /**< AXI CACHE mask */
 235 #define XCSUDMA_CTRL2_ROUTE_MASK        0x00800000U     /**< Route mask */
 236 #define XCSUDMA_CTRL2_TIMEOUT_EN_MASK   0x00400000U     /**< Time out counters
 237                                                           *  enable mask */
 238 #define XCSUDMA_CTRL2_TIMEOUT_PRE_MASK  0x0000FFF0U     /**< Time out pre
 239                                                           *  mask */
 240 #define XCSUDMA_CTRL2_MAXCMDS_MASK      0x0000000FU     /**< Maximum commands
 241                                                           *  mask */
 242 #define XCSUDMA_CTRL2_RESET_MASK        0x0000FFF8U     /**< Reset mask */
 243 #define XCSUDMA_CTRL2_ACACHE_SHIFT      24U             /**< Shift for
 244                                                           *  AXI R/W CACHE */
 245 #define XCSUDMA_CTRL2_ROUTE_SHIFT       23U             /**< Shift for route */
 246 #define XCSUDMA_CTRL2_TIMEOUT_EN_SHIFT  22U             /**< Shift for Timeout
 247                                                           *  enable feild */
 248 #define XCSUDMA_CTRL2_TIMEOUT_PRE_SHIFT 4U              /**< Shift for Timeout
 249                                                           *  pre feild */
 250 /*@}*/
 251
 252 /** @name MSB Address register bit masks and shifts
 253  * @{
 254  */
 255 #define XCSUDMA_MSB_ADDR_MASK   0x0001FFFFU     /**< MSB bits of address
 256                                                   *  mask */
 257 #define XCSUDMA_MSB_ADDR_SHIFT  32U             /**< Shift for MSB bits of
 258                                                   *  address */
 259 /*@}*/
 260
 261 /***************** Macros (Inline Functions) Definitions *********************/
 262
 263 #define XCsuDma_In32            Xil_In32        /**< Input operation */
 264 #define XCsuDma_Out32           Xil_Out32       /**< Output operation */
 265
 266 /*****************************************************************************/
 267 /**
 268 *
 269 * This macro reads the given register.
 270 *
 271 * @param        BaseAddress is the Xilinx base address of the CSU_DMA core.
 272 * @param        RegOffset is the register offset of the register.
 273 *
 274 * @return       The 32-bit value of the register.
 275 *
 276 * @note         C-style signature:
 277 *               u32 XCsuDma_ReadReg(u32 BaseAddress, u32 RegOffset)
 278 *
 279 ******************************************************************************/
 280 #define XCsuDma_ReadReg(BaseAddress, RegOffset) \
 281                 XCsuDma_In32((BaseAddress) + (u32)(RegOffset))
 282
 283 /*****************************************************************************/
 284 /**
 285 *
 286 * This macro writes the value into the given register.
 287 *
 288 * @param        BaseAddress is the Xilinx base address of the CSU_DMA core.
 289 * @param        RegOffset is the register offset of the register.
 290 * @param        Data is the 32-bit value to write to the register.
 291 *
 292 * @return       None.
 293 *
 294 * @note         C-style signature:
 295 *               void XCsuDma_WriteReg(u32 BaseAddress, u32 RegOffset, u32 Data)
 296 *
 297 ******************************************************************************/
 298 #define XCsuDma_WriteReg(BaseAddress, RegOffset, Data) \
 299                 XCsuDma_Out32((BaseAddress) + (u32)(RegOffset), (u32)(Data))
 300
 301
 302 #ifdef __cplusplus
 303 }
 304
 305 #endif
 306
 307
 308 #endif /* End of protection macro */