git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/standalone_v6_1/src/xil_exception.h

   1 /******************************************************************************
   2 *
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   4 *
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  11 *
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  26 *
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  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xil_exception.h
  36 *
  37 * This header file contains ARM Cortex A53,A9,R5 specific exception related APIs.
  38 * For exception related functions that can be used across all Xilinx supported
  39 * processors, please use xil_exception.h.
  40 *
  41 * <pre>
  42 * MODIFICATION HISTORY:
  43 *
  44 * Ver   Who      Date     Changes
  45 * ----- -------- -------- -----------------------------------------------
  46 * 5.2   pkp      28/05/15 First release
  47 * 6.0   mus      27/07/16 Consolidated file for a53,a9 and r5 processors
  48 * </pre>
  49 *
  50 ******************************************************************************/
  51
  52 #ifndef XIL_EXCEPTION_H /* prevent circular inclusions */
  53 #define XIL_EXCEPTION_H /* by using protection macros */
  54
  55 /***************************** Include Files ********************************/
  56
  57 #include "xil_types.h"
  58 #include "xpseudo_asm.h"
  59
  60 #ifdef __cplusplus
  61 extern "C" {
  62 #endif
  63
  64 /************************** Constant Definitions ****************************/
  65
  66 #define XIL_EXCEPTION_FIQ       XREG_CPSR_FIQ_ENABLE
  67 #define XIL_EXCEPTION_IRQ       XREG_CPSR_IRQ_ENABLE
  68 #define XIL_EXCEPTION_ALL       (XREG_CPSR_FIQ_ENABLE | XREG_CPSR_IRQ_ENABLE)
  69
  70 #define XIL_EXCEPTION_ID_FIRST                  0U
  71 #if defined (__aarch64__)
  72 #define XIL_EXCEPTION_ID_SYNC_INT               1U
  73 #define XIL_EXCEPTION_ID_IRQ_INT                2U
  74 #define XIL_EXCEPTION_ID_FIQ_INT                3U
  75 #define XIL_EXCEPTION_ID_SERROR_ABORT_INT               4U
  76 #define XIL_EXCEPTION_ID_LAST                   5U
  77 #else
  78 #define XIL_EXCEPTION_ID_RESET                  0U
  79 #define XIL_EXCEPTION_ID_UNDEFINED_INT          1U
  80 #define XIL_EXCEPTION_ID_SWI_INT                2U
  81 #define XIL_EXCEPTION_ID_PREFETCH_ABORT_INT     3U
  82 #define XIL_EXCEPTION_ID_DATA_ABORT_INT         4U
  83 #define XIL_EXCEPTION_ID_IRQ_INT                5U
  84 #define XIL_EXCEPTION_ID_FIQ_INT                6U
  85 #define XIL_EXCEPTION_ID_LAST                   6U
  86 #endif
  87
  88 /*
  89  * XIL_EXCEPTION_ID_INT is defined for all Xilinx processors.
  90  */
  91 #define XIL_EXCEPTION_ID_INT    XIL_EXCEPTION_ID_IRQ_INT
  92
  93 /**************************** Type Definitions ******************************/
  94
  95 /**
  96  * This typedef is the exception handler function.
  97  */
  98 typedef void (*Xil_ExceptionHandler)(void *data);
  99 typedef void (*Xil_InterruptHandler)(void *data);
 100
 101 /***************** Macros (Inline Functions) Definitions ********************/
 102
 103 /****************************************************************************/
 104 /**
 105 * Enable Exceptions.
 106 *
 107 * @param        Mask for exceptions to be enabled.
 108 *
 109 * @return       None.
 110 *
 111 * @note         If bit is 0, exception is enabled.
 112 *               C-Style signature: void Xil_ExceptionEnableMask(Mask)
 113 *
 114 ******************************************************************************/
 115 #if defined (__GNUC__) || defined (__ICCARM__)
 116 #define Xil_ExceptionEnableMask(Mask)   \
 117                 mtcpsr(mfcpsr() & ~ ((Mask) & XIL_EXCEPTION_ALL))
 118 #else
 119 #define Xil_ExceptionEnableMask(Mask)   \
 120                 {                                                               \
 121                   register u32 Reg __asm("cpsr"); \
 122                   mtcpsr((Reg) & (~((Mask) & XIL_EXCEPTION_ALL))); \
 123                 }
 124 #endif
 125 /****************************************************************************/
 126 /**
 127 * Enable the IRQ exception.
 128 *
 129 * @return   None.
 130 *
 131 * @note     None.
 132 *
 133 ******************************************************************************/
 134 #define Xil_ExceptionEnable() \
 135                 Xil_ExceptionEnableMask(XIL_EXCEPTION_IRQ)
 136
 137 /****************************************************************************/
 138 /**
 139 * Disable Exceptions.
 140 *
 141 * @param        Mask for exceptions to be enabled.
 142 *
 143 * @return       None.
 144 *
 145 * @note         If bit is 1, exception is disabled.
 146 *               C-Style signature: Xil_ExceptionDisableMask(Mask)
 147 *
 148 ******************************************************************************/
 149 #if defined (__GNUC__) || defined (__ICCARM__)
 150 #define Xil_ExceptionDisableMask(Mask)  \
 151                 mtcpsr(mfcpsr() | ((Mask) & XIL_EXCEPTION_ALL))
 152 #else
 153 #define Xil_ExceptionDisableMask(Mask)  \
 154                 {                                                                       \
 155                   register u32 Reg __asm("cpsr"); \
 156                   mtcpsr((Reg) | ((Mask) & XIL_EXCEPTION_ALL)); \
 157                 }
 158 #endif
 159 /****************************************************************************/
 160 /**
 161 * Disable the IRQ exception.
 162 *
 163 * @return   None.
 164 *
 165 * @note     None.
 166 *
 167 ******************************************************************************/
 168 #define Xil_ExceptionDisable() \
 169                 Xil_ExceptionDisableMask(XIL_EXCEPTION_IRQ)
 170
 171 #if !defined (__aarch64__) && !defined (ARMA53_32)
 172 /****************************************************************************/
 173 /**
 174 * Enable nested interrupts by clearing the I and F bits it CPSR
 175 *
 176 * @return   None.
 177 *
 178 * @note     This macro is supposed to be used from interrupt handlers. In the
 179 *                       interrupt handler the interrupts are disabled by default (I and F
 180 *                       are 1). To allow nesting of interrupts, this macro should be
 181 *                       used. It clears the I and F bits by changing the ARM mode to
 182 *                       system mode. Once these bits are cleared and provided the
 183 *                       preemption of interrupt conditions are met in the GIC, nesting of
 184 *                       interrupts will start happening.
 185 *                       Caution: This macro must be used with caution. Before calling this
 186 *                       macro, the user must ensure that the source of the current IRQ
 187 *                       is appropriately cleared. Otherwise, as soon as we clear the I and
 188 *                       F bits, there can be an infinite loop of interrupts with an
 189 *                       eventual crash (all the stack space getting consumed).
 190 ******************************************************************************/
 191 #define Xil_EnableNestedInterrupts() \
 192                 __asm__ __volatile__ ("stmfd   sp!, {lr}"); \
 193                 __asm__ __volatile__ ("mrs     lr, spsr");  \
 194                 __asm__ __volatile__ ("stmfd   sp!, {lr}"); \
 195                 __asm__ __volatile__ ("msr     cpsr_c, #0x1F"); \
 196                 __asm__ __volatile__ ("stmfd   sp!, {lr}");
 197
 198 /****************************************************************************/
 199 /**
 200 * Disable the nested interrupts by setting the I and F bits.
 201 *
 202 * @return   None.
 203 *
 204 * @note     This macro is meant to be called in the interrupt service routines.
 205 *                       This macro cannot be used independently. It can only be used when
 206 *                       nesting of interrupts have been enabled by using the macro
 207 *                       Xil_EnableNestedInterrupts(). In a typical flow, the user first
 208 *                       calls the Xil_EnableNestedInterrupts in the ISR at the appropriate
 209 *                       point. The user then must call this macro before exiting the interrupt
 210 *                       service routine. This macro puts the ARM back in IRQ/FIQ mode and
 211 *                       hence sets back the I and F bits.
 212 ******************************************************************************/
 213 #define Xil_DisableNestedInterrupts() \
 214                 __asm__ __volatile__ ("ldmfd   sp!, {lr}");   \
 215                 __asm__ __volatile__ ("msr     cpsr_c, #0x92"); \
 216                 __asm__ __volatile__ ("ldmfd   sp!, {lr}"); \
 217                 __asm__ __volatile__ ("msr     spsr_cxsf, lr"); \
 218                 __asm__ __volatile__ ("ldmfd   sp!, {lr}"); \
 219
 220 #endif
 221 /************************** Variable Definitions ****************************/
 222
 223 /************************** Function Prototypes *****************************/
 224
 225 extern void Xil_ExceptionRegisterHandler(u32 Exception_id,
 226                                          Xil_ExceptionHandler Handler,
 227                                          void *Data);
 228
 229 extern void Xil_ExceptionRemoveHandler(u32 Exception_id);
 230
 231 extern void Xil_ExceptionInit(void);
 232 #if defined (__aarch64__)
 233 void Xil_SyncAbortHandler(void *CallBackRef);
 234 void Xil_SErrorAbortHandler(void *CallBackRef);
 235 #else
 236 extern void Xil_DataAbortHandler(void *CallBackRef);
 237 extern void Xil_PrefetchAbortHandler(void *CallBackRef);
 238 extern void Xil_UndefinedExceptionHandler(void *CallBackRef);
 239 #endif
 240
 241 #ifdef __cplusplus
 242 }
 243 #endif /* __cplusplus */
 244
 245 #endif /* XIL_EXCEPTION_H */