git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A53_64-bit_UltraScale_MPSoC/RTOSDemo_A53_bsp/psu_cortexa53_0/libsrc/ttcps_v3_5/src/xttcps_hw.h

   1 /******************************************************************************
   2 *
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   4 *
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  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xttcps_hw.h
  36 * @addtogroup ttcps_v3_5
  37 * @{
  38 *
  39 * This file defines the hardware interface to one of the three timer counters
  40 * in the Ps block.
  41 *
  42 *
  43 * <pre>
  44 * MODIFICATION HISTORY:
  45 *
  46 * Ver   Who    Date     Changes
  47 * ----- ------ -------- -------------------------------------------------
  48 * 1.00a drg/jz 01/21/10 First release
  49 * 3.00  kvn    02/13/15 Modified code for MISRA-C:2012 compliance.
  50 * 3.5   srm    10/06/17 Updated XTTCPS_COUNT_VALUE_MASK,
  51 *                       XTTCPS_INTERVAL_VAL_MASK, XTTCPS_MATCH_MASK macros to
  52 *                       mask 16 bit values for zynq and 32 bit values for
  53 *                       zynq ultrascale+mpsoc "
  54 * </pre>
  55 *
  56 ******************************************************************************/
  57
  58 #ifndef XTTCPS_HW_H             /* prevent circular inclusions */
  59 #define XTTCPS_HW_H             /* by using protection macros */
  60
  61 #ifdef __cplusplus
  62 extern "C" {
  63 #endif
  64
  65 /***************************** Include Files *********************************/
  66
  67 #include "xil_types.h"
  68 #include "xil_assert.h"
  69 #include "xil_io.h"
  70
  71 /************************** Constant Definitions *****************************/
  72 /*
  73  * Flag for a9 processor
  74  */
  75  #if !defined (ARMR5) && !defined (__aarch64__) && !defined (ARMA53_32)
  76  #define ARMA9
  77  #endif
  78
  79 /** @name Register Map
  80  *
  81  * Register offsets from the base address of the device.
  82  *
  83  * @{
  84  */
  85 #define XTTCPS_CLK_CNTRL_OFFSET         0x00000000U  /**< Clock Control Register */
  86 #define XTTCPS_CNT_CNTRL_OFFSET         0x0000000CU  /**< Counter Control Register*/
  87 #define XTTCPS_COUNT_VALUE_OFFSET       0x00000018U  /**< Current Counter Value */
  88 #define XTTCPS_INTERVAL_VAL_OFFSET      0x00000024U  /**< Interval Count Value */
  89 #define XTTCPS_MATCH_0_OFFSET           0x00000030U  /**< Match 1 value */
  90 #define XTTCPS_MATCH_1_OFFSET           0x0000003CU  /**< Match 2 value */
  91 #define XTTCPS_MATCH_2_OFFSET           0x00000048U  /**< Match 3 value */
  92 #define XTTCPS_ISR_OFFSET                       0x00000054U  /**< Interrupt Status Register */
  93 #define XTTCPS_IER_OFFSET                       0x00000060U  /**< Interrupt Enable Register */
  94 /* @} */
  95
  96 /** @name Clock Control Register
  97  * Clock Control Register definitions
  98  * @{
  99  */
 100 #define XTTCPS_CLK_CNTRL_PS_EN_MASK             0x00000001U  /**< Prescale enable */
 101 #define XTTCPS_CLK_CNTRL_PS_VAL_MASK    0x0000001EU  /**< Prescale value */
 102 #define XTTCPS_CLK_CNTRL_PS_VAL_SHIFT                    1U  /**< Prescale shift */
 103 #define XTTCPS_CLK_CNTRL_PS_DISABLE                             16U  /**< Prescale disable */
 104 #define XTTCPS_CLK_CNTRL_SRC_MASK               0x00000020U  /**< Clock source */
 105 #define XTTCPS_CLK_CNTRL_EXT_EDGE_MASK  0x00000040U  /**< External Clock edge */
 106 /* @} */
 107
 108 /** @name Counter Control Register
 109  * Counter Control Register definitions
 110  * @{
 111  */
 112 #define XTTCPS_CNT_CNTRL_DIS_MASK               0x00000001U /**< Disable the counter */
 113 #define XTTCPS_CNT_CNTRL_INT_MASK               0x00000002U /**< Interval mode */
 114 #define XTTCPS_CNT_CNTRL_DECR_MASK              0x00000004U /**< Decrement mode */
 115 #define XTTCPS_CNT_CNTRL_MATCH_MASK             0x00000008U /**< Match mode */
 116 #define XTTCPS_CNT_CNTRL_RST_MASK               0x00000010U /**< Reset counter */
 117 #define XTTCPS_CNT_CNTRL_EN_WAVE_MASK   0x00000020U /**< Enable waveform */
 118 #define XTTCPS_CNT_CNTRL_POL_WAVE_MASK  0x00000040U /**< Waveform polarity */
 119 #define XTTCPS_CNT_CNTRL_RESET_VALUE    0x00000021U /**< Reset value */
 120 /* @} */
 121
 122 /** @name Current Counter Value Register
 123  * Current Counter Value Register definitions
 124  * @{
 125  */
 126 #if defined(ARMA9)
 127 #define XTTCPS_COUNT_VALUE_MASK         0x0000FFFFU /**< 16-bit counter value */
 128 #else
 129 #define XTTCPS_COUNT_VALUE_MASK         0xFFFFFFFFU /**< 32-bit counter value */
 130 #endif
 131 /* @} */
 132
 133 /** @name Interval Value Register
 134  * Interval Value Register is the maximum value the counter will count up or
 135  * down to.
 136  * @{
 137  */
 138 #if defined(ARMA9)
 139 #define XTTCPS_INTERVAL_VAL_MASK        0x0000FFFFU /**< 16-bit Interval value*/
 140 #else
 141 #define XTTCPS_INTERVAL_VAL_MASK        0xFFFFFFFFU /**< 32-bit Interval value*/
 142 #endif
 143 /* @} */
 144
 145 /** @name Match Registers
 146  * Definitions for Match registers, each timer counter has three match
 147  * registers.
 148  * @{
 149  */
 150 #if defined(ARMA9)
 151 #define XTTCPS_MATCH_MASK               0x0000FFFFU /**< 16-bit Match value */
 152 #else
 153 #define XTTCPS_MATCH_MASK               0xFFFFFFFFU /**< 32-bit Match value */
 154 #endif
 155 #define XTTCPS_NUM_MATCH_REG                     3U /**< Num of Match reg */
 156 /* @} */
 157
 158 /** @name Interrupt Registers
 159  * Following register bit mask is for all interrupt registers.
 160  *
 161  * @{
 162  */
 163 #define XTTCPS_IXR_INTERVAL_MASK        0x00000001U  /**< Interval Interrupt */
 164 #define XTTCPS_IXR_MATCH_0_MASK         0x00000002U  /**< Match 1 Interrupt */
 165 #define XTTCPS_IXR_MATCH_1_MASK         0x00000004U  /**< Match 2 Interrupt */
 166 #define XTTCPS_IXR_MATCH_2_MASK         0x00000008U  /**< Match 3 Interrupt */
 167 #define XTTCPS_IXR_CNT_OVR_MASK         0x00000010U  /**< Counter Overflow */
 168 #define XTTCPS_IXR_ALL_MASK                     0x0000001FU  /**< All valid Interrupts */
 169 /* @} */
 170
 171
 172 /***************** Macros (Inline Functions) Definitions *********************/
 173
 174 /****************************************************************************/
 175 /**
 176 *
 177 * Read the given Timer Counter register.
 178 *
 179 * @param        BaseAddress is the base address of the timer counter device.
 180 * @param        RegOffset is the register offset to be read
 181 *
 182 * @return       The 32-bit value of the register
 183 *
 184 * @note         C-style signature:
 185 *               u32 XTtcPs_ReadReg(u32 BaseAddress, u32 RegOffset)
 186 *
 187 *****************************************************************************/
 188 #define XTtcPs_ReadReg(BaseAddress, RegOffset) \
 189     (Xil_In32((BaseAddress) + (u32)(RegOffset)))
 190
 191 /****************************************************************************/
 192 /**
 193 *
 194 * Write the given Timer Counter register.
 195 *
 196 * @param        BaseAddress is the base address of the timer counter device.
 197 * @param        RegOffset is the register offset to be written
 198 * @param        Data is the 32-bit value to write to the register
 199 *
 200 * @return       None.
 201 *
 202 * @note         C-style signature:
 203 *               void XTtcPs_WriteReg(XTtcPs BaseAddress, u32 RegOffset,
 204 *               u32 Data)
 205 *
 206 *****************************************************************************/
 207 #define XTtcPs_WriteReg(BaseAddress, RegOffset, Data) \
 208     (Xil_Out32((BaseAddress) + (u32)(RegOffset), (u32)(Data)))
 209
 210 /****************************************************************************/
 211 /**
 212 *
 213 * Calculate a match register offset using the Match Register index.
 214 *
 215 * @param        MatchIndex is the 0-2 value of the match register
 216 *
 217 * @return       MATCH_N_OFFSET.
 218 *
 219 * @note         C-style signature:
 220 *               u32 XTtcPs_Match_N_Offset(u8 MatchIndex)
 221 *
 222 *****************************************************************************/
 223 #define XTtcPs_Match_N_Offset(MatchIndex) \
 224                 ((u32)XTTCPS_MATCH_0_OFFSET + ((u32)(12U) * (u32)(MatchIndex)))
 225
 226 /************************** Function Prototypes ******************************/
 227
 228 /************************** Variable Definitions *****************************/
 229 #ifdef __cplusplus
 230 }
 231 #endif
 232 #endif /* end of protection macro */
 233 /** @} */