git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A5_SAMA5D3x_Xplained_IAR/AtmelFiles/libchip_sama5d3x/include/instance/instance_emac.h

   1 /* ----------------------------------------------------------------------------\r
   2  *         SAM Software Package License\r
   3  * ----------------------------------------------------------------------------\r
   4  * Copyright (c) 2012, Atmel Corporation\r
   5  *\r
   6  * All rights reserved.\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following condition is met:\r
  10  *\r
  11  * - Redistributions of source code must retain the above copyright notice,\r
  12  * this list of conditions and the disclaimer below.\r
  13  *\r
  14  * Atmel's name may not be used to endorse or promote products derived from\r
  15  * this software without specific prior written permission.\r
  16  *\r
  17  * DISCLAIMER: THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
  18  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  20  * DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
  21  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
  22  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  23  * OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  24  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  25  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  26  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  27  * ----------------------------------------------------------------------------\r
  28  */\r
  29 \r
  30 #ifndef _SAMA5_EMAC_INSTANCE_\r
  31 #define _SAMA5_EMAC_INSTANCE_\r
  32 \r
  33 /* ========== Register definition for EMAC peripheral ========== */\r
  34 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  35 #define REG_EMAC_NCR            (0xF802C000U) /**< \brief (EMAC) Network Control Register */\r
  36 #define REG_EMAC_NCFGR          (0xF802C004U) /**< \brief (EMAC) Network Configuration Register */\r
  37 #define REG_EMAC_NSR            (0xF802C008U) /**< \brief (EMAC) Network Status Register */\r
  38 #define REG_EMAC_TSR            (0xF802C014U) /**< \brief (EMAC) Transmit Status Register */\r
  39 #define REG_EMAC_RBQP           (0xF802C018U) /**< \brief (EMAC) Receive Buffer Queue Pointer Register */\r
  40 #define REG_EMAC_TBQP           (0xF802C01CU) /**< \brief (EMAC) Transmit Buffer Queue Pointer Register */\r
  41 #define REG_EMAC_RSR            (0xF802C020U) /**< \brief (EMAC) Receive Status Register */\r
  42 #define REG_EMAC_ISR            (0xF802C024U) /**< \brief (EMAC) Interrupt Status Register */\r
  43 #define REG_EMAC_IER            (0xF802C028U) /**< \brief (EMAC) Interrupt Enable Register */\r
  44 #define REG_EMAC_IDR            (0xF802C02CU) /**< \brief (EMAC) Interrupt Disable Register */\r
  45 #define REG_EMAC_IMR            (0xF802C030U) /**< \brief (EMAC) Interrupt Mask Register */\r
  46 #define REG_EMAC_MAN            (0xF802C034U) /**< \brief (EMAC) Phy Maintenance Register */\r
  47 #define REG_EMAC_PTR            (0xF802C038U) /**< \brief (EMAC) Pause Time Register */\r
  48 #define REG_EMAC_PFR            (0xF802C03CU) /**< \brief (EMAC) Pause Frames Received Register */\r
  49 #define REG_EMAC_FTO            (0xF802C040U) /**< \brief (EMAC) Frames Transmitted Ok Register */\r
  50 #define REG_EMAC_SCF            (0xF802C044U) /**< \brief (EMAC) Single Collision Frames Register */\r
  51 #define REG_EMAC_MCF            (0xF802C048U) /**< \brief (EMAC) Multiple Collision Frames Register */\r
  52 #define REG_EMAC_FRO            (0xF802C04CU) /**< \brief (EMAC) Frames Received Ok Register */\r
  53 #define REG_EMAC_FCSE           (0xF802C050U) /**< \brief (EMAC) Frame Check Sequence Errors Register */\r
  54 #define REG_EMAC_ALE            (0xF802C054U) /**< \brief (EMAC) Alignment Errors Register */\r
  55 #define REG_EMAC_DTF            (0xF802C058U) /**< \brief (EMAC) Deferred Transmission Frames Register */\r
  56 #define REG_EMAC_LCOL           (0xF802C05CU) /**< \brief (EMAC) Late Collisions Register */\r
  57 #define REG_EMAC_ECOL           (0xF802C060U) /**< \brief (EMAC) Excessive Collisions Register */\r
  58 #define REG_EMAC_TUND           (0xF802C064U) /**< \brief (EMAC) Transmit Underrun Errors Register */\r
  59 #define REG_EMAC_CSE            (0xF802C068U) /**< \brief (EMAC) Carrier Sense Errors Register */\r
  60 #define REG_EMAC_RRE            (0xF802C06CU) /**< \brief (EMAC) Receive Resource Errors Register */\r
  61 #define REG_EMAC_ROV            (0xF802C070U) /**< \brief (EMAC) Receive Overrun Errors Register */\r
  62 #define REG_EMAC_RSE            (0xF802C074U) /**< \brief (EMAC) Receive Symbol Errors Register */\r
  63 #define REG_EMAC_ELE            (0xF802C078U) /**< \brief (EMAC) Excessive Length Errors Register */\r
  64 #define REG_EMAC_RJA            (0xF802C07CU) /**< \brief (EMAC) Receive Jabbers Register */\r
  65 #define REG_EMAC_USF            (0xF802C080U) /**< \brief (EMAC) Undersize Frames Register */\r
  66 #define REG_EMAC_STE            (0xF802C084U) /**< \brief (EMAC) SQE Test Errors Register */\r
  67 #define REG_EMAC_RLE            (0xF802C088U) /**< \brief (EMAC) Received Length Field Mismatch Register */\r
  68 #define REG_EMAC_HRB            (0xF802C090U) /**< \brief (EMAC) Hash Register Bottom [31:0] Register */\r
  69 #define REG_EMAC_HRT            (0xF802C094U) /**< \brief (EMAC) Hash Register Top [63:32] Register */\r
  70 #define REG_EMAC_SA1B           (0xF802C098U) /**< \brief (EMAC) Specific Address 1 Bottom Register */\r
  71 #define REG_EMAC_SA1T           (0xF802C09CU) /**< \brief (EMAC) Specific Address 1 Top Register */\r
  72 #define REG_EMAC_SA2B           (0xF802C0A0U) /**< \brief (EMAC) Specific Address 2 Bottom Register */\r
  73 #define REG_EMAC_SA2T           (0xF802C0A4U) /**< \brief (EMAC) Specific Address 2 Top Register */\r
  74 #define REG_EMAC_SA3B           (0xF802C0A8U) /**< \brief (EMAC) Specific Address 3 Bottom Register */\r
  75 #define REG_EMAC_SA3T           (0xF802C0ACU) /**< \brief (EMAC) Specific Address 3 Top Register */\r
  76 #define REG_EMAC_SA4B           (0xF802C0B0U) /**< \brief (EMAC) Specific Address 4 Bottom Register */\r
  77 #define REG_EMAC_SA4T           (0xF802C0B4U) /**< \brief (EMAC) Specific Address 4 Top Register */\r
  78 #define REG_EMAC_TID            (0xF802C0B8U) /**< \brief (EMAC) Type ID Checking Register */\r
  79 #define REG_EMAC_USRIO          (0xF802C0C0U) /**< \brief (EMAC) User Input/Output Register */\r
  80 #define REG_EMAC_WOL            (0xF802C0C4U) /**< \brief (EMAC) Wake on LAN Register */\r
  81 #else\r
  82 #define REG_EMAC_NCR   (*(RwReg*)0xF802C000U) /**< \brief (EMAC) Network Control Register */\r
  83 #define REG_EMAC_NCFGR (*(RwReg*)0xF802C004U) /**< \brief (EMAC) Network Configuration Register */\r
  84 #define REG_EMAC_NSR   (*(RoReg*)0xF802C008U) /**< \brief (EMAC) Network Status Register */\r
  85 #define REG_EMAC_TSR   (*(RwReg*)0xF802C014U) /**< \brief (EMAC) Transmit Status Register */\r
  86 #define REG_EMAC_RBQP  (*(RwReg*)0xF802C018U) /**< \brief (EMAC) Receive Buffer Queue Pointer Register */\r
  87 #define REG_EMAC_TBQP  (*(RwReg*)0xF802C01CU) /**< \brief (EMAC) Transmit Buffer Queue Pointer Register */\r
  88 #define REG_EMAC_RSR   (*(RwReg*)0xF802C020U) /**< \brief (EMAC) Receive Status Register */\r
  89 #define REG_EMAC_ISR   (*(RwReg*)0xF802C024U) /**< \brief (EMAC) Interrupt Status Register */\r
  90 #define REG_EMAC_IER   (*(WoReg*)0xF802C028U) /**< \brief (EMAC) Interrupt Enable Register */\r
  91 #define REG_EMAC_IDR   (*(WoReg*)0xF802C02CU) /**< \brief (EMAC) Interrupt Disable Register */\r
  92 #define REG_EMAC_IMR   (*(RoReg*)0xF802C030U) /**< \brief (EMAC) Interrupt Mask Register */\r
  93 #define REG_EMAC_MAN   (*(RwReg*)0xF802C034U) /**< \brief (EMAC) Phy Maintenance Register */\r
  94 #define REG_EMAC_PTR   (*(RwReg*)0xF802C038U) /**< \brief (EMAC) Pause Time Register */\r
  95 #define REG_EMAC_PFR   (*(RwReg*)0xF802C03CU) /**< \brief (EMAC) Pause Frames Received Register */\r
  96 #define REG_EMAC_FTO   (*(RwReg*)0xF802C040U) /**< \brief (EMAC) Frames Transmitted Ok Register */\r
  97 #define REG_EMAC_SCF   (*(RwReg*)0xF802C044U) /**< \brief (EMAC) Single Collision Frames Register */\r
  98 #define REG_EMAC_MCF   (*(RwReg*)0xF802C048U) /**< \brief (EMAC) Multiple Collision Frames Register */\r
  99 #define REG_EMAC_FRO   (*(RwReg*)0xF802C04CU) /**< \brief (EMAC) Frames Received Ok Register */\r
 100 #define REG_EMAC_FCSE  (*(RwReg*)0xF802C050U) /**< \brief (EMAC) Frame Check Sequence Errors Register */\r
 101 #define REG_EMAC_ALE   (*(RwReg*)0xF802C054U) /**< \brief (EMAC) Alignment Errors Register */\r
 102 #define REG_EMAC_DTF   (*(RwReg*)0xF802C058U) /**< \brief (EMAC) Deferred Transmission Frames Register */\r
 103 #define REG_EMAC_LCOL  (*(RwReg*)0xF802C05CU) /**< \brief (EMAC) Late Collisions Register */\r
 104 #define REG_EMAC_ECOL  (*(RwReg*)0xF802C060U) /**< \brief (EMAC) Excessive Collisions Register */\r
 105 #define REG_EMAC_TUND  (*(RwReg*)0xF802C064U) /**< \brief (EMAC) Transmit Underrun Errors Register */\r
 106 #define REG_EMAC_CSE   (*(RwReg*)0xF802C068U) /**< \brief (EMAC) Carrier Sense Errors Register */\r
 107 #define REG_EMAC_RRE   (*(RwReg*)0xF802C06CU) /**< \brief (EMAC) Receive Resource Errors Register */\r
 108 #define REG_EMAC_ROV   (*(RwReg*)0xF802C070U) /**< \brief (EMAC) Receive Overrun Errors Register */\r
 109 #define REG_EMAC_RSE   (*(RwReg*)0xF802C074U) /**< \brief (EMAC) Receive Symbol Errors Register */\r
 110 #define REG_EMAC_ELE   (*(RwReg*)0xF802C078U) /**< \brief (EMAC) Excessive Length Errors Register */\r
 111 #define REG_EMAC_RJA   (*(RwReg*)0xF802C07CU) /**< \brief (EMAC) Receive Jabbers Register */\r
 112 #define REG_EMAC_USF   (*(RwReg*)0xF802C080U) /**< \brief (EMAC) Undersize Frames Register */\r
 113 #define REG_EMAC_STE   (*(RwReg*)0xF802C084U) /**< \brief (EMAC) SQE Test Errors Register */\r
 114 #define REG_EMAC_RLE   (*(RwReg*)0xF802C088U) /**< \brief (EMAC) Received Length Field Mismatch Register */\r
 115 #define REG_EMAC_HRB   (*(RwReg*)0xF802C090U) /**< \brief (EMAC) Hash Register Bottom [31:0] Register */\r
 116 #define REG_EMAC_HRT   (*(RwReg*)0xF802C094U) /**< \brief (EMAC) Hash Register Top [63:32] Register */\r
 117 #define REG_EMAC_SA1B  (*(RwReg*)0xF802C098U) /**< \brief (EMAC) Specific Address 1 Bottom Register */\r
 118 #define REG_EMAC_SA1T  (*(RwReg*)0xF802C09CU) /**< \brief (EMAC) Specific Address 1 Top Register */\r
 119 #define REG_EMAC_SA2B  (*(RwReg*)0xF802C0A0U) /**< \brief (EMAC) Specific Address 2 Bottom Register */\r
 120 #define REG_EMAC_SA2T  (*(RwReg*)0xF802C0A4U) /**< \brief (EMAC) Specific Address 2 Top Register */\r
 121 #define REG_EMAC_SA3B  (*(RwReg*)0xF802C0A8U) /**< \brief (EMAC) Specific Address 3 Bottom Register */\r
 122 #define REG_EMAC_SA3T  (*(RwReg*)0xF802C0ACU) /**< \brief (EMAC) Specific Address 3 Top Register */\r
 123 #define REG_EMAC_SA4B  (*(RwReg*)0xF802C0B0U) /**< \brief (EMAC) Specific Address 4 Bottom Register */\r
 124 #define REG_EMAC_SA4T  (*(RwReg*)0xF802C0B4U) /**< \brief (EMAC) Specific Address 4 Top Register */\r
 125 #define REG_EMAC_TID   (*(RwReg*)0xF802C0B8U) /**< \brief (EMAC) Type ID Checking Register */\r
 126 #define REG_EMAC_USRIO (*(RwReg*)0xF802C0C0U) /**< \brief (EMAC) User Input/Output Register */\r
 127 #define REG_EMAC_WOL   (*(RwReg*)0xF802C0C4U) /**< \brief (EMAC) Wake on LAN Register */\r
 128 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
 129 \r
 130 #endif /* _SAMA5_EMAC_INSTANCE_ */\r