git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A5_SAMA5D3x_Xplained_IAR/AtmelFiles/libchip_sama5d3x/include/instance/instance_tc1.h

   1 /* ----------------------------------------------------------------------------\r
   2  *         SAM Software Package License\r
   3  * ----------------------------------------------------------------------------\r
   4  * Copyright (c) 2012, Atmel Corporation\r
   5  *\r
   6  * All rights reserved.\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following condition is met:\r
  10  *\r
  11  * - Redistributions of source code must retain the above copyright notice,\r
  12  * this list of conditions and the disclaimer below.\r
  13  *\r
  14  * Atmel's name may not be used to endorse or promote products derived from\r
  15  * this software without specific prior written permission.\r
  16  *\r
  17  * DISCLAIMER: THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
  18  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  20  * DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
  21  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
  22  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  23  * OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  24  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  25  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  26  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  27  * ----------------------------------------------------------------------------\r
  28  */\r
  29 \r
  30 #ifndef _SAMA5_TC1_INSTANCE_\r
  31 #define _SAMA5_TC1_INSTANCE_\r
  32 \r
  33 /* ========== Register definition for TC1 peripheral ========== */\r
  34 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  35 #define REG_TC1_CCR0          (0xF8014000U) /**< \brief (TC1) Channel Control Register (channel = 0) */\r
  36 #define REG_TC1_CMR0          (0xF8014004U) /**< \brief (TC1) Channel Mode Register (channel = 0) */\r
  37 #define REG_TC1_RAB0          (0xF801400CU) /**< \brief (TC1) Register AB (channel = 0) */\r
  38 #define REG_TC1_CV0           (0xF8014010U) /**< \brief (TC1) Counter Value (channel = 0) */\r
  39 #define REG_TC1_RA0           (0xF8014014U) /**< \brief (TC1) Register A (channel = 0) */\r
  40 #define REG_TC1_RB0           (0xF8014018U) /**< \brief (TC1) Register B (channel = 0) */\r
  41 #define REG_TC1_RC0           (0xF801401CU) /**< \brief (TC1) Register C (channel = 0) */\r
  42 #define REG_TC1_SR0           (0xF8014020U) /**< \brief (TC1) Status Register (channel = 0) */\r
  43 #define REG_TC1_IER0          (0xF8014024U) /**< \brief (TC1) Interrupt Enable Register (channel = 0) */\r
  44 #define REG_TC1_IDR0          (0xF8014028U) /**< \brief (TC1) Interrupt Disable Register (channel = 0) */\r
  45 #define REG_TC1_IMR0          (0xF801402CU) /**< \brief (TC1) Interrupt Mask Register (channel = 0) */\r
  46 #define REG_TC1_CCR1          (0xF8014040U) /**< \brief (TC1) Channel Control Register (channel = 1) */\r
  47 #define REG_TC1_CMR1          (0xF8014044U) /**< \brief (TC1) Channel Mode Register (channel = 1) */\r
  48 #define REG_TC1_RAB1          (0xF801404CU) /**< \brief (TC1) Register AB (channel = 1) */\r
  49 #define REG_TC1_CV1           (0xF8014050U) /**< \brief (TC1) Counter Value (channel = 1) */\r
  50 #define REG_TC1_RA1           (0xF8014054U) /**< \brief (TC1) Register A (channel = 1) */\r
  51 #define REG_TC1_RB1           (0xF8014058U) /**< \brief (TC1) Register B (channel = 1) */\r
  52 #define REG_TC1_RC1           (0xF801405CU) /**< \brief (TC1) Register C (channel = 1) */\r
  53 #define REG_TC1_SR1           (0xF8014060U) /**< \brief (TC1) Status Register (channel = 1) */\r
  54 #define REG_TC1_IER1          (0xF8014064U) /**< \brief (TC1) Interrupt Enable Register (channel = 1) */\r
  55 #define REG_TC1_IDR1          (0xF8014068U) /**< \brief (TC1) Interrupt Disable Register (channel = 1) */\r
  56 #define REG_TC1_IMR1          (0xF801406CU) /**< \brief (TC1) Interrupt Mask Register (channel = 1) */\r
  57 #define REG_TC1_CCR2          (0xF8014080U) /**< \brief (TC1) Channel Control Register (channel = 2) */\r
  58 #define REG_TC1_CMR2          (0xF8014084U) /**< \brief (TC1) Channel Mode Register (channel = 2) */\r
  59 #define REG_TC1_RAB2          (0xF801408CU) /**< \brief (TC1) Register AB (channel = 2) */\r
  60 #define REG_TC1_CV2           (0xF8014090U) /**< \brief (TC1) Counter Value (channel = 2) */\r
  61 #define REG_TC1_RA2           (0xF8014094U) /**< \brief (TC1) Register A (channel = 2) */\r
  62 #define REG_TC1_RB2           (0xF8014098U) /**< \brief (TC1) Register B (channel = 2) */\r
  63 #define REG_TC1_RC2           (0xF801409CU) /**< \brief (TC1) Register C (channel = 2) */\r
  64 #define REG_TC1_SR2           (0xF80140A0U) /**< \brief (TC1) Status Register (channel = 2) */\r
  65 #define REG_TC1_IER2          (0xF80140A4U) /**< \brief (TC1) Interrupt Enable Register (channel = 2) */\r
  66 #define REG_TC1_IDR2          (0xF80140A8U) /**< \brief (TC1) Interrupt Disable Register (channel = 2) */\r
  67 #define REG_TC1_IMR2          (0xF80140ACU) /**< \brief (TC1) Interrupt Mask Register (channel = 2) */\r
  68 #define REG_TC1_BCR           (0xF80140C0U) /**< \brief (TC1) Block Control Register */\r
  69 #define REG_TC1_BMR           (0xF80140C4U) /**< \brief (TC1) Block Mode Register */\r
  70 #else\r
  71 #define REG_TC1_CCR0 (*(WoReg*)0xF8014000U) /**< \brief (TC1) Channel Control Register (channel = 0) */\r
  72 #define REG_TC1_CMR0 (*(RwReg*)0xF8014004U) /**< \brief (TC1) Channel Mode Register (channel = 0) */\r
  73 #define REG_TC1_RAB0 (*(RoReg*)0xF801400CU) /**< \brief (TC1) Register AB (channel = 0) */\r
  74 #define REG_TC1_CV0  (*(RoReg*)0xF8014010U) /**< \brief (TC1) Counter Value (channel = 0) */\r
  75 #define REG_TC1_RA0  (*(RwReg*)0xF8014014U) /**< \brief (TC1) Register A (channel = 0) */\r
  76 #define REG_TC1_RB0  (*(RwReg*)0xF8014018U) /**< \brief (TC1) Register B (channel = 0) */\r
  77 #define REG_TC1_RC0  (*(RwReg*)0xF801401CU) /**< \brief (TC1) Register C (channel = 0) */\r
  78 #define REG_TC1_SR0  (*(RoReg*)0xF8014020U) /**< \brief (TC1) Status Register (channel = 0) */\r
  79 #define REG_TC1_IER0 (*(WoReg*)0xF8014024U) /**< \brief (TC1) Interrupt Enable Register (channel = 0) */\r
  80 #define REG_TC1_IDR0 (*(WoReg*)0xF8014028U) /**< \brief (TC1) Interrupt Disable Register (channel = 0) */\r
  81 #define REG_TC1_IMR0 (*(RoReg*)0xF801402CU) /**< \brief (TC1) Interrupt Mask Register (channel = 0) */\r
  82 #define REG_TC1_CCR1 (*(WoReg*)0xF8014040U) /**< \brief (TC1) Channel Control Register (channel = 1) */\r
  83 #define REG_TC1_CMR1 (*(RwReg*)0xF8014044U) /**< \brief (TC1) Channel Mode Register (channel = 1) */\r
  84 #define REG_TC1_RAB1 (*(RoReg*)0xF801404CU) /**< \brief (TC1) Register AB (channel = 1) */\r
  85 #define REG_TC1_CV1  (*(RoReg*)0xF8014050U) /**< \brief (TC1) Counter Value (channel = 1) */\r
  86 #define REG_TC1_RA1  (*(RwReg*)0xF8014054U) /**< \brief (TC1) Register A (channel = 1) */\r
  87 #define REG_TC1_RB1  (*(RwReg*)0xF8014058U) /**< \brief (TC1) Register B (channel = 1) */\r
  88 #define REG_TC1_RC1  (*(RwReg*)0xF801405CU) /**< \brief (TC1) Register C (channel = 1) */\r
  89 #define REG_TC1_SR1  (*(RoReg*)0xF8014060U) /**< \brief (TC1) Status Register (channel = 1) */\r
  90 #define REG_TC1_IER1 (*(WoReg*)0xF8014064U) /**< \brief (TC1) Interrupt Enable Register (channel = 1) */\r
  91 #define REG_TC1_IDR1 (*(WoReg*)0xF8014068U) /**< \brief (TC1) Interrupt Disable Register (channel = 1) */\r
  92 #define REG_TC1_IMR1 (*(RoReg*)0xF801406CU) /**< \brief (TC1) Interrupt Mask Register (channel = 1) */\r
  93 #define REG_TC1_CCR2 (*(WoReg*)0xF8014080U) /**< \brief (TC1) Channel Control Register (channel = 2) */\r
  94 #define REG_TC1_CMR2 (*(RwReg*)0xF8014084U) /**< \brief (TC1) Channel Mode Register (channel = 2) */\r
  95 #define REG_TC1_RAB2 (*(RoReg*)0xF801408CU) /**< \brief (TC1) Register AB (channel = 2) */\r
  96 #define REG_TC1_CV2  (*(RoReg*)0xF8014090U) /**< \brief (TC1) Counter Value (channel = 2) */\r
  97 #define REG_TC1_RA2  (*(RwReg*)0xF8014094U) /**< \brief (TC1) Register A (channel = 2) */\r
  98 #define REG_TC1_RB2  (*(RwReg*)0xF8014098U) /**< \brief (TC1) Register B (channel = 2) */\r
  99 #define REG_TC1_RC2  (*(RwReg*)0xF801409CU) /**< \brief (TC1) Register C (channel = 2) */\r
 100 #define REG_TC1_SR2  (*(RoReg*)0xF80140A0U) /**< \brief (TC1) Status Register (channel = 2) */\r
 101 #define REG_TC1_IER2 (*(WoReg*)0xF80140A4U) /**< \brief (TC1) Interrupt Enable Register (channel = 2) */\r
 102 #define REG_TC1_IDR2 (*(WoReg*)0xF80140A8U) /**< \brief (TC1) Interrupt Disable Register (channel = 2) */\r
 103 #define REG_TC1_IMR2 (*(RoReg*)0xF80140ACU) /**< \brief (TC1) Interrupt Mask Register (channel = 2) */\r
 104 #define REG_TC1_BCR  (*(WoReg*)0xF80140C0U) /**< \brief (TC1) Block Control Register */\r
 105 #define REG_TC1_BMR  (*(RwReg*)0xF80140C4U) /**< \brief (TC1) Block Mode Register */\r
 106 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
 107 \r
 108 #endif /* _SAMA5_TC1_INSTANCE_ */\r