git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A5_SAMA5D3x_Xplained_IAR/AtmelFiles/libchip_sama5d3x/include/instance/instance_usart3.h

   1 /* ----------------------------------------------------------------------------\r
   2  *         SAM Software Package License\r
   3  * ----------------------------------------------------------------------------\r
   4  * Copyright (c) 2012, Atmel Corporation\r
   5  *\r
   6  * All rights reserved.\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following condition is met:\r
  10  *\r
  11  * - Redistributions of source code must retain the above copyright notice,\r
  12  * this list of conditions and the disclaimer below.\r
  13  *\r
  14  * Atmel's name may not be used to endorse or promote products derived from\r
  15  * this software without specific prior written permission.\r
  16  *\r
  17  * DISCLAIMER: THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
  18  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  20  * DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
  21  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
  22  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  23  * OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  24  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  25  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  26  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  27  * ----------------------------------------------------------------------------\r
  28  */\r
  29 \r
  30 #ifndef _SAMA5_USART3_INSTANCE_\r
  31 #define _SAMA5_USART3_INSTANCE_\r
  32 \r
  33 /* ========== Register definition for USART3 peripheral ========== */\r
  34 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  35 #define REG_USART3_CR          (0xF8024000U) /**< \brief (USART3) Control Register */\r
  36 #define REG_USART3_MR          (0xF8024004U) /**< \brief (USART3) Mode Register */\r
  37 #define REG_USART3_IER          (0xF8024008U) /**< \brief (USART3) Interrupt Enable Register */\r
  38 #define REG_USART3_IDR          (0xF802400CU) /**< \brief (USART3) Interrupt Disable Register */\r
  39 #define REG_USART3_IMR          (0xF8024010U) /**< \brief (USART3) Interrupt Mask Register */\r
  40 #define REG_USART3_CSR          (0xF8024014U) /**< \brief (USART3) Channel Status Register */\r
  41 #define REG_USART3_RHR          (0xF8024018U) /**< \brief (USART3) Receiver Holding Register */\r
  42 #define REG_USART3_THR          (0xF802401CU) /**< \brief (USART3) Transmitter Holding Register */\r
  43 #define REG_USART3_BRGR          (0xF8024020U) /**< \brief (USART3) Baud Rate Generator Register */\r
  44 #define REG_USART3_RTOR          (0xF8024024U) /**< \brief (USART3) Receiver Time-out Register */\r
  45 #define REG_USART3_TTGR          (0xF8024028U) /**< \brief (USART3) Transmitter Timeguard Register */\r
  46 #define REG_USART3_FIDI          (0xF8024040U) /**< \brief (USART3) FI DI Ratio Register */\r
  47 #define REG_USART3_NER          (0xF8024044U) /**< \brief (USART3) Number of Errors Register */\r
  48 #define REG_USART3_IF          (0xF802404CU) /**< \brief (USART3) IrDA Filter Register */\r
  49 #define REG_USART3_MAN          (0xF8024050U) /**< \brief (USART3) Manchester Encoder Decoder Register */\r
  50 #define REG_USART3_WPMR          (0xF80240E4U) /**< \brief (USART3) Write Protect Mode Register */\r
  51 #define REG_USART3_WPSR          (0xF80240E8U) /**< \brief (USART3) Write Protect Status Register */\r
  52 #else\r
  53 #define REG_USART3_CR (*(WoReg*)0xF8024000U) /**< \brief (USART3) Control Register */\r
  54 #define REG_USART3_MR (*(RwReg*)0xF8024004U) /**< \brief (USART3) Mode Register */\r
  55 #define REG_USART3_IER (*(WoReg*)0xF8024008U) /**< \brief (USART3) Interrupt Enable Register */\r
  56 #define REG_USART3_IDR (*(WoReg*)0xF802400CU) /**< \brief (USART3) Interrupt Disable Register */\r
  57 #define REG_USART3_IMR (*(RoReg*)0xF8024010U) /**< \brief (USART3) Interrupt Mask Register */\r
  58 #define REG_USART3_CSR (*(RoReg*)0xF8024014U) /**< \brief (USART3) Channel Status Register */\r
  59 #define REG_USART3_RHR (*(RoReg*)0xF8024018U) /**< \brief (USART3) Receiver Holding Register */\r
  60 #define REG_USART3_THR (*(WoReg*)0xF802401CU) /**< \brief (USART3) Transmitter Holding Register */\r
  61 #define REG_USART3_BRGR (*(RwReg*)0xF8024020U) /**< \brief (USART3) Baud Rate Generator Register */\r
  62 #define REG_USART3_RTOR (*(RwReg*)0xF8024024U) /**< \brief (USART3) Receiver Time-out Register */\r
  63 #define REG_USART3_TTGR (*(RwReg*)0xF8024028U) /**< \brief (USART3) Transmitter Timeguard Register */\r
  64 #define REG_USART3_FIDI (*(RwReg*)0xF8024040U) /**< \brief (USART3) FI DI Ratio Register */\r
  65 #define REG_USART3_NER (*(RoReg*)0xF8024044U) /**< \brief (USART3) Number of Errors Register */\r
  66 #define REG_USART3_IF (*(RwReg*)0xF802404CU) /**< \brief (USART3) IrDA Filter Register */\r
  67 #define REG_USART3_MAN (*(RwReg*)0xF8024050U) /**< \brief (USART3) Manchester Encoder Decoder Register */\r
  68 #define REG_USART3_WPMR (*(RwReg*)0xF80240E4U) /**< \brief (USART3) Write Protect Mode Register */\r
  69 #define REG_USART3_WPSR (*(RoReg*)0xF80240E8U) /**< \brief (USART3) Write Protect Status Register */\r
  70 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
  71 \r
  72 #endif /* _SAMA5_USART3_INSTANCE_ */\r