git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A5_SAMA5D4x_EK_IAR/AtmelFiles/libboard_sama5d4x-ek/source/board_cstartup_iar.s

   1 /* ----------------------------------------------------------------------------\r
   2  *         SAM Software Package License\r
   3  * ----------------------------------------------------------------------------\r
   4  * Copyright (c) 2014, Atmel Corporation\r
   5  *\r
   6  * All rights reserved.\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following conditions are met:\r
  10  *\r
  11  * - Redistributions of source code must retain the above copyright notice,\r
  12  * this list of conditions and the disclaimer below.\r
  13  *\r
  14  * Atmel's name may not be used to endorse or promote products derived from\r
  15  * this software without specific prior written permission.\r
  16  *\r
  17  * DISCLAIMER: THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
  18  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  20  * DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
  21  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
  22  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  23  * OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  24  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  25  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  26  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  27  * ----------------------------------------------------------------------------\r
  28  */\r
  29 \r
  30 /*\r
  31      IAR startup file for SAMA5D4X microcontrollers.\r
  32  */\r
  33 \r
  34         MODULE  ?cstartup\r
  35 \r
  36         ;; Forward declaration of sections.\r
  37         SECTION IRQ_STACK:DATA:NOROOT(2)\r
  38         SECTION FIQ_STACK:DATA:NOROOT(2)\r
  39         SECTION UND_STACK:DATA:NOROOT(2)\r
  40         SECTION ABT_STACK:DATA:NOROOT(2)\r
  41         SECTION CSTACK:DATA:NOROOT(3)\r
  42 \r
  43 //------------------------------------------------------------------------------\r
  44 //         Headers\r
  45 //------------------------------------------------------------------------------\r
  46 \r
  47 #define __ASSEMBLY__\r
  48 \r
  49 //------------------------------------------------------------------------------\r
  50 //         Definitions\r
  51 //------------------------------------------------------------------------------\r
  52 \r
  53 #define AIC         0xFC06E000\r
  54 #define AIC_IVR     0x10\r
  55 #define AIC_EOICR   0x38\r
  56 #define L2CC_CR     0x00A00100\r
  57 \r
  58 #define REG_SFR_AICREDIR        0xF8028054\r
  59 #define REG_SFR_UID             0xF8028050   \r
  60 #define AICREDIR_KEY            0x5F67B102\r
  61 \r
  62 \r
  63 MODE_MSK DEFINE 0x1F            ; Bit mask for mode bits in CPSR\r
  64 #define ARM_MODE_ABT     0x17\r
  65 #define ARM_MODE_FIQ     0x11\r
  66 #define ARM_MODE_IRQ     0x12\r
  67 #define ARM_MODE_SVC     0x13\r
  68 #define ARM_MODE_SYS     0x1F\r
  69 #define ARM_MODE_UND     0x1B\r
  70 #define I_BIT            0x80\r
  71 #define F_BIT            0x40\r
  72 \r
  73 \r
  74 \r
  75 //------------------------------------------------------------------------------\r
  76 //         Startup routine\r
  77 //------------------------------------------------------------------------------\r
  78 \r
  79 /*\r
  80    Exception vectors\r
  81  */\r
  82         SECTION .vectors:CODE:NOROOT(2)\r
  83 \r
  84         PUBLIC  resetVector\r
  85         PUBLIC  IRQ_Handler\r
  86         PUBLIC  FIQ_Handler\r
  87         EXTERN  Undefined_C_Handler\r
  88         EXTERN  SWI_Handler\r
  89         EXTERN  Prefetch_C_Handler\r
  90         EXTERN  Abort_C_Handler\r
  91         ARM\r
  92 \r
  93 __iar_init$$done:               ; The interrupt vector is not needed\r
  94                                 ; until after copy initialization is done\r
  95 \r
  96 resetVector:\r
  97         ; All default exception handlers (except reset) are\r
  98         ; defined as weak symbol definitions.\r
  99         ; If a handler is defined by the application it will take precedence.\r
 100         LDR     pc, =resetHandler        ; Reset\r
 101         LDR     pc, Undefined_Addr       ; Undefined instructions\r
 102         LDR     pc, SWI_Addr             ; Software interrupt (SWI/SYS)\r
 103         LDR     pc, Prefetch_Addr        ; Prefetch abort\r
 104         LDR     pc, Abort_Addr          ; Data abort\r
 105         B       .                        ; RESERVED\r
 106         LDR     PC,IRQ_Addr              ; 0x18 IRQ\r
 107         LDR     PC,FIQ_Addr              ; 0x1c FIQ\r
 108 \r
 109 Undefined_Addr: DCD   Undefined_C_Handler\r
 110 SWI_Addr:       DCD   SWI_Handler\r
 111 Abort_Addr:     DCD   Abort_C_Handler\r
 112 Prefetch_Addr:  DCD   Prefetch_C_Handler\r
 113 IRQ_Addr:       DCD   IRQ_Handler\r
 114 FIQ_Addr:       DCD   FIQ_Handler\r
 115 \r
 116 /*\r
 117    Handles incoming interrupt requests by branching to the corresponding\r
 118    handler, as defined in the AIC. Supports interrupt nesting.\r
 119  */\r
 120 IRQ_Handler:\r
 121         /* Save interrupt context on the stack to allow nesting */\r
 122         SUB     lr, lr, #4\r
 123         STMFD   sp!, {lr}\r
 124         MRS     lr, SPSR\r
 125         STMFD   sp!, {r0, lr}\r
 126 \r
 127         /* Write in the IVR to support Protect Mode */\r
 128         LDR     lr, =AIC\r
 129         LDR     r0, [r14, #AIC_IVR]\r
 130         STR     lr, [r14, #AIC_IVR]\r
 131 \r
 132         /* Branch to interrupt handler in Supervisor mode */\r
 133         MSR     CPSR_c, #ARM_MODE_SVC\r
 134         STMFD   sp!, {r1-r3, r4, r12, lr}\r
 135 \r
 136         /* Check for 8-byte alignment and save lr plus a */\r
 137         /* word to indicate the stack adjustment used (0 or 4) */\r
 138         AND     r1, sp, #4\r
 139         SUB     sp, sp, r1\r
 140         STMFD   sp!, {r1, lr}\r
 141 \r
 142         BLX     r0\r
 143 \r
 144         LDMIA   sp!, {r1, lr}\r
 145         ADD     sp, sp, r1\r
 146 \r
 147         LDMIA   sp!, {r1-r3, r4, r12, lr}\r
 148         MSR     CPSR_c, #ARM_MODE_IRQ | I_BIT | F_BIT\r
 149 \r
 150         /* Acknowledge interrupt */\r
 151         LDR     lr, =AIC\r
 152         STR     lr, [r14, #AIC_EOICR]\r
 153 \r
 154         /* Restore interrupt context and branch back to calling code */\r
 155         LDMIA   sp!, {r0, lr}\r
 156         MSR     SPSR_cxsf, lr\r
 157         LDMIA   sp!, {pc}^\r
 158 \r
 159 \r
 160 /*\r
 161    After a reset, execution starts here, the mode is ARM, supervisor\r
 162    with interrupts disabled.\r
 163    Initializes the chip and branches to the main() function.\r
 164  */\r
 165         SECTION .cstartup:CODE:NOROOT(2)\r
 166 \r
 167         PUBLIC  resetHandler\r
 168         EXTERN  LowLevelInit\r
 169         EXTERN  ?main\r
 170         REQUIRE resetVector\r
 171         EXTERN  CP15_InvalidateBTB\r
 172         EXTERN  CP15_InvalidateTranslationTable\r
 173         EXTERN  CP15_InvalidateIcache\r
 174         EXTERN  CP15_InvalidateDcacheBySetWay\r
 175         ARM\r
 176 \r
 177 resetHandler: \r
 178                 \r
 179         LDR     r4, =SFE(CSTACK)     ; End of SVC stack\r
 180         BIC     r4,r4,#0x7           ; Make sure SP is 8 aligned       \r
 181         MOV     sp, r4\r
 182                         \r
 183 \r
 184         ;; Set up the normal interrupt stack pointer.\r
 185 \r
 186         MSR     CPSR_c, #(ARM_MODE_IRQ | F_BIT | I_BIT)\r
 187         LDR     sp, =SFE(IRQ_STACK)     ; End of IRQ_STACK\r
 188         BIC     sp,sp,#0x7              ; Make sure SP is 8 aligned\r
 189         \r
 190         \r
 191         ;; Set up the fast interrupt stack pointer.\r
 192 \r
 193         MSR     CPSR_c, #(ARM_MODE_FIQ | F_BIT | I_BIT)\r
 194         LDR     sp, =SFE(FIQ_STACK)     ; End of FIQ_STACK\r
 195         BIC     sp,sp,#0x7              ; Make sure SP is 8 aligned\r
 196         \r
 197         MSR     CPSR_c, #(ARM_MODE_ABT | F_BIT | I_BIT)\r
 198         LDR     sp, =SFE(ABT_STACK)     ; End of ABT_STACK\r
 199         BIC     sp,sp,#0x7              ; Make sure SP is 8 aligned\r
 200 \r
 201         MSR     CPSR_c, #(ARM_MODE_UND | F_BIT | I_BIT)\r
 202         LDR     sp, =SFE(UND_STACK)     ; End of UND_STACK\r
 203         BIC     sp,sp,#0x7              ; Make sure SP is 8 aligned\r
 204         \r
 205         MSR     CPSR_c, #(ARM_MODE_SYS | F_BIT | I_BIT)\r
 206         LDR     sp, =SFE(CSTACK-0x3000) ; 0x1000 bytes of SYS stack\r
 207         BIC     sp,sp,#0x7              ; Make sure SP is 8 aligned\r
 208         \r
 209         \r
 210         MSR     CPSR_c, #(ARM_MODE_SVC | F_BIT | I_BIT)\r
 211         \r
 212         CPSIE   A\r
 213         \r
 214         /* Enable VFP */\r
 215         /* - Enable access to CP10 and CP11 in CP15.CACR */\r
 216         MRC     p15, 0, r0, c1, c0, 2\r
 217         ORR     r0, r0, #0xf00000\r
 218         MCR     p15, 0, r0, c1, c0, 2\r
 219         /* - Enable access to CP10 and CP11 in CP15.NSACR */\r
 220         /* - Set FPEXC.EN (B30) */\r
 221 #ifdef __ARMVFP__        \r
 222         MOV     r3, #0x40000000 \r
 223         VMSR    FPEXC, r3\r
 224 #endif        \r
 225 \r
 226          // Redirect FIQ to IRQ\r
 227         LDR  r0,  =AICREDIR_KEY \r
 228         LDR  r1, = REG_SFR_UID\r
 229         LDR  r2, = REG_SFR_AICREDIR\r
 230         LDR  r3,[r1]\r
 231         EORS r0, r0, r3\r
 232         ORRS r0, r0, #0x01\r
 233         STR  r0, [r2]\r
 234         \r
 235          /* Perform low-level initialization of the chip using LowLevelInit() */\r
 236         LDR     r0, =LowLevelInit\r
 237         BLX     r0\r
 238         \r
 239         \r
 240         MRC     p15, 0, r0, c1, c0, 0       ; Read CP15 Control Regsiter into r0\r
 241         TST     r0, #0x1                    ; Is the MMU enabled?\r
 242         BICNE   r0, r0, #0x1                ; Clear bit 0\r
 243         TST     r0, #0x4                    ; Is the Dcache enabled?\r
 244         BICNE   r0, r0, #0x4                ; Clear bit 2\r
 245         MCRNE   p15, 0, r0, c1, c0, 0       ; Write value back\r
 246         \r
 247         // Disbale L2 cache\r
 248         LDR r1,=L2CC_CR\r
 249         MOV r2,#0\r
 250         STR r2, [r1]\r
 251         \r
 252         DMB        \r
 253         BL      CP15_InvalidateTranslationTable\r
 254         BL      CP15_InvalidateBTB\r
 255         BL      CP15_InvalidateIcache\r
 256         BL      CP15_InvalidateDcacheBySetWay\r
 257         DMB\r
 258         ISB\r
 259         \r
 260                 \r
 261         /* Branch to main() */\r
 262         LDR     r0, =?main\r
 263         BLX     r0\r
 264 \r
 265         /* Loop indefinitely when program is finished */\r
 266 loop4:\r
 267         B       loop4\r
 268 \r
 269 \r
 270 \r
 271 ;------------------------------------------------------------------------------\r
 272 ;- Function             : FIQ_Handler\r
 273 ;- Treatments           : FIQ Controller Interrupt Handler.\r
 274 ;- Called Functions     : AIC_IVR[interrupt]\r
 275 ;------------------------------------------------------------------------------\r
 276 SAIC   DEFINE   0xFC068400\r
 277 AIC_FVR           DEFINE   0x14\r
 278 \r
 279         SECTION .text:CODE:NOROOT(2)\r
 280         ARM\r
 281 FIQ_Handler:\r
 282   /* Save interrupt context on the stack to allow nesting */\r
 283         SUB     lr, lr, #4\r
 284         STMFD   sp!, {lr}\r
 285         /* MRS     lr, SPSR */\r
 286         STMFD   sp!, {r0}\r
 287 \r
 288         /* Write in the IVR to support Protect Mode */\r
 289         LDR     lr, =SAIC\r
 290         LDR     r0, [r14, #AIC_IVR]\r
 291         STR     lr, [r14, #AIC_IVR]\r
 292 \r
 293         /* Branch to interrupt handler in Supervisor mode */\r
 294         MSR     CPSR_c, #ARM_MODE_SVC\r
 295         STMFD   sp!, {r1-r3, r4, r12, lr}\r
 296 \r
 297         MOV     r14, pc\r
 298         BX      r0\r
 299 \r
 300         LDMIA   sp!, {r1-r3, r4, r12, lr}\r
 301         MSR     CPSR_c, #ARM_MODE_FIQ | I_BIT | F_BIT\r
 302 \r
 303         /* Acknowledge interrupt */\r
 304         LDR     lr, =SAIC\r
 305         STR     lr, [r14, #AIC_EOICR]\r
 306 \r
 307         /* Restore interrupt context and branch back to calling code */\r
 308         LDMIA   sp!, {r0}\r
 309         /* MSR     SPSR_cxsf, lr */\r
 310         LDMIA   sp!, {pc}^\r
 311         \r
 312         \r
 313  END\r