git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A5_SAMA5D4x_EK_IAR/cstartup_with_FreeRTOS_vectors.s

   1 /* ----------------------------------------------------------------------------\r
   2  *         SAM Software Package License\r
   3  * ----------------------------------------------------------------------------\r
   4  * Copyright (c) 2014, Atmel Corporation\r
   5  *\r
   6  * All rights reserved.\r
   7  *\r
   8  * Redistribution and use in source and binary forms, with or without\r
   9  * modification, are permitted provided that the following conditions are met:\r
  10  *\r
  11  * - Redistributions of source code must retain the above copyright notice,\r
  12  * this list of conditions and the disclaimer below.\r
  13  *\r
  14  * Atmel's name may not be used to endorse or promote products derived from\r
  15  * this software without specific prior written permission.\r
  16  *\r
  17  * DISCLAIMER: THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
  18  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  20  * DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
  21  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
  22  * LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  23  * OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  24  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  25  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  26  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  27  * ----------------------------------------------------------------------------\r
  28  */\r
  29 \r
  30 /*\r
  31      IAR startup file for SAMA5D4X microcontrollers.\r
  32  */\r
  33 \r
  34         MODULE  ?cstartup\r
  35 \r
  36         ;; Forward declaration of sections.\r
  37         SECTION IRQ_STACK:DATA:NOROOT(2)\r
  38         SECTION FIQ_STACK:DATA:NOROOT(2)\r
  39         SECTION UND_STACK:DATA:NOROOT(2)\r
  40         SECTION ABT_STACK:DATA:NOROOT(2)\r
  41         SECTION CSTACK:DATA:NOROOT(3)\r
  42 \r
  43 //------------------------------------------------------------------------------\r
  44 //         Headers\r
  45 //------------------------------------------------------------------------------\r
  46 \r
  47 \r
  48 //------------------------------------------------------------------------------\r
  49 //         Definitions\r
  50 //------------------------------------------------------------------------------\r
  51 \r
  52 #define AIC         0xFC06E000\r
  53 #define AIC_IVR     0x10\r
  54 #define AIC_EOICR   0x38\r
  55 #define L2CC_CR     0x00A00100\r
  56 \r
  57 #define REG_SFR_AICREDIR        0xF8028054\r
  58 #define REG_SFR_UID             0xF8028050\r
  59 #define AICREDIR_KEY            0x5F67B102\r
  60 \r
  61 \r
  62 MODE_MSK DEFINE 0x1F            ; Bit mask for mode bits in CPSR\r
  63 #define ARM_MODE_ABT     0x17\r
  64 #define ARM_MODE_FIQ     0x11\r
  65 #define ARM_MODE_IRQ     0x12\r
  66 #define ARM_MODE_SVC     0x13\r
  67 #define ARM_MODE_SYS     0x1F\r
  68 #define ARM_MODE_UND     0x1B\r
  69 #define I_BIT            0x80\r
  70 #define F_BIT            0x40\r
  71 \r
  72 \r
  73 \r
  74 //------------------------------------------------------------------------------\r
  75 //         Startup routine\r
  76 //------------------------------------------------------------------------------\r
  77 \r
  78 /*\r
  79    Exception vectors\r
  80  */\r
  81         SECTION .vectors:CODE:NOROOT(2)\r
  82 \r
  83         PUBLIC  resetVector\r
  84         EXTERN  FreeRTOS_IRQ_Handler\r
  85         EXTERN  Undefined_C_Handler\r
  86         EXTERN  FreeRTOS_SWI_Handler\r
  87         EXTERN  Prefetch_C_Handler\r
  88         EXTERN  Abort_C_Handler\r
  89         PUBLIC  FIQ_Handler\r
  90 \r
  91         ARM\r
  92 \r
  93 __iar_init$$done:               ; The interrupt vector is not needed\r
  94                                 ; until after copy initialization is done\r
  95 \r
  96 resetVector:\r
  97         ; All default exception handlers (except reset) are\r
  98         ; defined as weak symbol definitions.\r
  99         ; If a handler is defined by the application it will take precedence.\r
 100         LDR     pc, =resetHandler        ; Reset\r
 101         LDR     pc, Undefined_Addr       ; Undefined instructions\r
 102         LDR     pc, SWI_Addr             ; Software interrupt (SWI/SYS)\r
 103         LDR     pc, Prefetch_Addr        ; Prefetch abort\r
 104         LDR     pc, Abort_Addr           ; Data abort\r
 105         B       .                        ; RESERVED\r
 106         LDR     PC,IRQ_Addr              ; 0x18 IRQ\r
 107         LDR     PC,FIQ_Addr              ; 0x1c FIQ\r
 108 \r
 109 IRQ_Addr:       DCD   FreeRTOS_IRQ_Handler\r
 110 Undefined_Addr: DCD   Undefined_C_Handler\r
 111 SWI_Addr:       DCD   FreeRTOS_SWI_Handler\r
 112 Abort_Addr:     DCD   Abort_C_Handler\r
 113 Prefetch_Addr:  DCD   Prefetch_C_Handler\r
 114 FIQ_Addr:       DCD   FIQ_Handler\r
 115 \r
 116 \r
 117 /*\r
 118    After a reset, execution starts here, the mode is ARM, supervisor\r
 119    with interrupts disabled.\r
 120    Initializes the chip and branches to the main() function.\r
 121  */\r
 122         SECTION .cstartup:CODE:NOROOT(2)\r
 123 \r
 124         PUBLIC  resetHandler\r
 125         EXTERN  LowLevelInit\r
 126         EXTERN  ?main\r
 127         REQUIRE resetVector\r
 128         EXTERN  CP15_InvalidateBTB\r
 129         EXTERN  CP15_InvalidateTranslationTable\r
 130         EXTERN  CP15_InvalidateIcache\r
 131         EXTERN  CP15_InvalidateDcacheBySetWay\r
 132         ARM\r
 133 \r
 134 resetHandler:\r
 135 \r
 136         LDR     r4, =SFE(CSTACK)     ; End of SVC stack\r
 137         BIC     r4,r4,#0x7           ; Make sure SP is 8 aligned\r
 138         MOV     sp, r4\r
 139 \r
 140 \r
 141         ;; Set up the normal interrupt stack pointer.\r
 142 \r
 143         MSR     CPSR_c, #(ARM_MODE_IRQ | F_BIT | I_BIT)\r
 144         LDR     sp, =SFE(IRQ_STACK)     ; End of IRQ_STACK\r
 145         BIC     sp,sp,#0x7              ; Make sure SP is 8 aligned\r
 146 \r
 147 \r
 148         ;; Set up the fast interrupt stack pointer.\r
 149 \r
 150         MSR     CPSR_c, #(ARM_MODE_FIQ | F_BIT | I_BIT)\r
 151         LDR     sp, =SFE(FIQ_STACK)     ; End of FIQ_STACK\r
 152         BIC     sp,sp,#0x7              ; Make sure SP is 8 aligned\r
 153 \r
 154         MSR     CPSR_c, #(ARM_MODE_ABT | F_BIT | I_BIT)\r
 155         LDR     sp, =SFE(ABT_STACK)     ; End of ABT_STACK\r
 156         BIC     sp,sp,#0x7              ; Make sure SP is 8 aligned\r
 157 \r
 158         MSR     CPSR_c, #(ARM_MODE_UND | F_BIT | I_BIT)\r
 159         LDR     sp, =SFE(UND_STACK)     ; End of UND_STACK\r
 160         BIC     sp,sp,#0x7              ; Make sure SP is 8 aligned\r
 161 \r
 162         MSR     CPSR_c, #(ARM_MODE_SYS | F_BIT | I_BIT)\r
 163         LDR     sp, =SFE(CSTACK-0x3000) ; 0x1000 bytes of SYS stack\r
 164         BIC     sp,sp,#0x7              ; Make sure SP is 8 aligned\r
 165 \r
 166 \r
 167         MSR     CPSR_c, #(ARM_MODE_SVC | F_BIT | I_BIT)\r
 168 \r
 169         CPSIE   A\r
 170 \r
 171         /* Enable VFP */\r
 172         /* - Enable access to CP10 and CP11 in CP15.CACR */\r
 173         MRC     p15, 0, r0, c1, c0, 2\r
 174         ORR     r0, r0, #0xf00000\r
 175         MCR     p15, 0, r0, c1, c0, 2\r
 176         /* - Enable access to CP10 and CP11 in CP15.NSACR */\r
 177         /* - Set FPEXC.EN (B30) */\r
 178 #ifdef __ARMVFP__\r
 179         MOV     r3, #0x40000000\r
 180         VMSR    FPEXC, r3\r
 181 #endif\r
 182 \r
 183          // Redirect FIQ to IRQ\r
 184         LDR  r0,  =AICREDIR_KEY\r
 185         LDR  r1, = REG_SFR_UID\r
 186         LDR  r2, = REG_SFR_AICREDIR\r
 187         LDR  r3,[r1]\r
 188         EORS r0, r0, r3\r
 189         ORRS r0, r0, #0x01\r
 190         STR  r0, [r2]\r
 191 \r
 192          /* Perform low-level initialization of the chip using LowLevelInit() */\r
 193         LDR     r0, =LowLevelInit\r
 194         BLX     r0\r
 195 \r
 196 \r
 197         MRC     p15, 0, r0, c1, c0, 0       ; Read CP15 Control Regsiter into r0\r
 198         TST     r0, #0x1                    ; Is the MMU enabled?\r
 199         BICNE   r0, r0, #0x1                ; Clear bit 0\r
 200         TST     r0, #0x4                    ; Is the Dcache enabled?\r
 201         BICNE   r0, r0, #0x4                ; Clear bit 2\r
 202         MCRNE   p15, 0, r0, c1, c0, 0       ; Write value back\r
 203 \r
 204         // Disbale L2 cache\r
 205         LDR r1,=L2CC_CR\r
 206         MOV r2,#0\r
 207         STR r2, [r1]\r
 208 \r
 209         DMB\r
 210         BL      CP15_InvalidateTranslationTable\r
 211         BL      CP15_InvalidateBTB\r
 212         BL      CP15_InvalidateIcache\r
 213         BL      CP15_InvalidateDcacheBySetWay\r
 214         DMB\r
 215         ISB\r
 216 \r
 217 \r
 218         /* Branch to main() */\r
 219         LDR     r0, =?main\r
 220         BLX     r0\r
 221 \r
 222         /* Loop indefinitely when program is finished */\r
 223 loop4:\r
 224         B       loop4\r
 225 \r
 226 \r
 227 \r
 228 ;------------------------------------------------------------------------------\r
 229 ;- Function             : FIQ_Handler\r
 230 ;- Treatments           : FIQ Controller Interrupt Handler.\r
 231 ;- Called Functions     : AIC_IVR[interrupt]\r
 232 ;------------------------------------------------------------------------------\r
 233 SAIC   DEFINE   0xFC068400\r
 234 AIC_FVR           DEFINE   0x14\r
 235 \r
 236         SECTION .text:CODE:NOROOT(2)\r
 237         ARM\r
 238 FIQ_Handler:\r
 239   /* Save interrupt context on the stack to allow nesting */\r
 240         SUB     lr, lr, #4\r
 241         STMFD   sp!, {lr}\r
 242         /* MRS     lr, SPSR */\r
 243         STMFD   sp!, {r0}\r
 244 \r
 245         /* Write in the IVR to support Protect Mode */\r
 246         LDR     lr, =SAIC\r
 247         LDR     r0, [r14, #AIC_IVR]\r
 248         STR     lr, [r14, #AIC_IVR]\r
 249 \r
 250         /* Branch to interrupt handler in Supervisor mode */\r
 251         MSR     CPSR_c, #ARM_MODE_SVC\r
 252         STMFD   sp!, {r1-r3, r4, r12, lr}\r
 253 \r
 254         MOV     r14, pc\r
 255         BX      r0\r
 256 \r
 257         LDMIA   sp!, {r1-r3, r4, r12, lr}\r
 258         MSR     CPSR_c, #ARM_MODE_FIQ | I_BIT | F_BIT\r
 259 \r
 260         /* Acknowledge interrupt */\r
 261         LDR     lr, =SAIC\r
 262         STR     lr, [r14, #AIC_EOICR]\r
 263 \r
 264         /* Restore interrupt context and branch back to calling code */\r
 265         LDMIA   sp!, {r0}\r
 266         /* MSR     SPSR_cxsf, lr */\r
 267         LDMIA   sp!, {pc}^\r
 268 \r
 269 \r
 270  END\r