git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A9_Zynq_ZC702/RTOSDemo_bsp/ps7_cortexa9_0/libsrc/iicps_v2_1/src/xiicps_hw.h

   1 /******************************************************************************
   2 *
   3 * Copyright (C) 2010 - 2014 Xilinx, Inc.  All rights reserved.
   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
   6 * of this software and associated documentation files (the "Software"), to deal
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   8 * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
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  11 *
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  18 *
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  25 * SOFTWARE.
  26 *
  27 * Except as contained in this notice, the name of the Xilinx shall not be used
  28 * in advertising or otherwise to promote the sale, use or other dealings in
  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xiicps_hw.h
  36 *
  37 * This header file contains the hardware definition for an IIC device.
  38 * It includes register definitions and interface functions to read/write
  39 * the registers.
  40 *
  41 * <pre>
  42 * MODIFICATION HISTORY:
  43 *
  44 * Ver   Who     Date     Changes
  45 * ----- ------  -------- -----------------------------------------------
  46 * 1.00a drg/jz  01/30/10 First release
  47 * 1.04a kpc             11/07/13 Added function prototype.
  48 * </pre>
  49 *
  50 ******************************************************************************/
  51 #ifndef XIICPS_HW_H             /* prevent circular inclusions */
  52 #define XIICPS_HW_H             /* by using protection macros */
  53
  54 #ifdef __cplusplus
  55 extern "C" {
  56 #endif
  57
  58 /***************************** Include Files *********************************/
  59
  60 #include "xil_types.h"
  61 #include "xil_assert.h"
  62 #include "xil_io.h"
  63
  64 /************************** Constant Definitions *****************************/
  65
  66 /** @name Register Map
  67  *
  68  * Register offsets for the IIC.
  69  * @{
  70  */
  71 #define XIICPS_CR_OFFSET                0x00  /**< 32-bit Control */
  72 #define XIICPS_SR_OFFSET                0x04  /**< Status */
  73 #define XIICPS_ADDR_OFFSET              0x08  /**< IIC Address */
  74 #define XIICPS_DATA_OFFSET              0x0C  /**< IIC FIFO Data */
  75 #define XIICPS_ISR_OFFSET               0x10  /**< Interrupt Status */
  76 #define XIICPS_TRANS_SIZE_OFFSET        0x14  /**< Transfer Size */
  77 #define XIICPS_SLV_PAUSE_OFFSET         0x18  /**< Slave monitor pause */
  78 #define XIICPS_TIME_OUT_OFFSET          0x1C  /**< Time Out */
  79 #define XIICPS_IMR_OFFSET               0x20  /**< Interrupt Enabled Mask */
  80 #define XIICPS_IER_OFFSET               0x24  /**< Interrupt Enable */
  81 #define XIICPS_IDR_OFFSET               0x28  /**< Interrupt Disable */
  82 /* @} */
  83
  84 /** @name Control Register
  85  *
  86  * This register contains various control bits that
  87  * affects the operation of the IIC controller. Read/Write.
  88  * @{
  89  */
  90
  91 #define XIICPS_CR_DIV_A_MASK    0x0000C000 /**< Clock Divisor A */
  92 #define XIICPS_CR_DIV_A_SHIFT           14 /**< Clock Divisor A shift */
  93 #define XIICPS_DIV_A_MAX                4  /**< Maximum value of Divisor A */
  94 #define XIICPS_CR_DIV_B_MASK    0x00003F00 /**< Clock Divisor B */
  95 #define XIICPS_CR_DIV_B_SHIFT           8  /**< Clock Divisor B shift */
  96 #define XIICPS_CR_CLR_FIFO_MASK 0x00000040 /**< Clear FIFO, auto clears*/
  97 #define XIICPS_CR_SLVMON_MASK   0x00000020 /**< Slave monitor mode */
  98 #define XIICPS_CR_HOLD_MASK     0x00000010 /**<  Hold bus 1=Hold scl,
  99                                                 0=terminate transfer */
 100 #define XIICPS_CR_ACKEN_MASK    0x00000008  /**< Enable TX of ACK when
 101                                                  Master receiver*/
 102 #define XIICPS_CR_NEA_MASK      0x00000004  /**< Addressing Mode 1=7 bit,
 103                                                  0=10 bit */
 104 #define XIICPS_CR_MS_MASK       0x00000002  /**< Master mode bit 1=Master,
 105                                                  0=Slave */
 106 #define XIICPS_CR_RD_WR_MASK    0x00000001  /**< Read or Write Master
 107                                                  transfer  0=Transmitter,
 108                                                  1=Receiver*/
 109 #define XIICPS_CR_RESET_VALUE           0   /**< Reset value of the Control
 110                                                  register */
 111 /* @} */
 112
 113 /** @name IIC Status Register
 114  *
 115  * This register is used to indicate status of the IIC controller. Read only
 116  * @{
 117  */
 118 #define XIICPS_SR_BA_MASK       0x00000100  /**< Bus Active Mask */
 119 #define XIICPS_SR_RXOVF_MASK    0x00000080  /**< Receiver Overflow Mask */
 120 #define XIICPS_SR_TXDV_MASK     0x00000040  /**< Transmit Data Valid Mask */
 121 #define XIICPS_SR_RXDV_MASK     0x00000020  /**< Receiver Data Valid Mask */
 122 #define XIICPS_SR_RXRW_MASK     0x00000008  /**< Receive read/write Mask */
 123 /* @} */
 124
 125 /** @name IIC Address Register
 126  *
 127  * Normal addressing mode uses add[6:0]. Extended addressing mode uses add[9:0].
 128  * A write access to this register always initiates a transfer if the IIC is in
 129  * master mode. Read/Write
 130  * @{
 131  */
 132 #define XIICPS_ADDR_MASK        0x000003FF  /**< IIC Address Mask */
 133 /* @} */
 134
 135 /** @name IIC Data Register
 136  *
 137  * When written to, the data register sets data to transmit. When read from, the
 138  * data register reads the last received byte of data. Read/Write
 139  * @{
 140  */
 141 #define XIICPS_DATA_MASK        0x000000FF  /**< IIC Data Mask */
 142 /* @} */
 143
 144 /** @name IIC Interrupt Registers
 145  *
 146  * <b>IIC Interrupt Status Register</b>
 147  *
 148  * This register holds the interrupt status flags for the IIC controller. Some
 149  * of the flags are level triggered
 150  * - i.e. are set as long as the interrupt condition exists.  Other flags are
 151  *   edge triggered, which means they are set one the interrupt condition occurs
 152  *   then remain set until they are cleared by software.
 153  *   The interrupts are cleared by writing a one to the interrupt bit position
 154  *   in the Interrupt Status Register. Read/Write.
 155  *
 156  * <b>IIC Interrupt Enable Register</b>
 157  *
 158  * This register is used to enable interrupt sources for the IIC controller.
 159  * Writing a '1' to a bit in this register clears the corresponding bit in the
 160  * IIC Interrupt Mask register.  Write only.
 161  *
 162  * <b>IIC Interrupt Disable Register </b>
 163  *
 164  * This register is used to disable interrupt sources for the IIC controller.
 165  * Writing a '1' to a bit in this register sets the corresponding bit in the
 166  * IIC Interrupt Mask register. Write only.
 167  *
 168  * <b>IIC Interrupt Mask Register</b>
 169  *
 170  * This register shows the enabled/disabled status of each IIC controller
 171  * interrupt source. A bit set to 1 will ignore the corresponding interrupt in
 172  * the status register. A bit set to 0 means the interrupt is enabled.
 173  * All mask bits are set and all interrupts are disabled after reset. Read only.
 174  *
 175  * All four registers have the same bit definitions. They are only defined once
 176  * for each of the Interrupt Enable Register, Interrupt Disable Register,
 177  * Interrupt Mask Register, and Interrupt Status Register
 178  * @{
 179  */
 180
 181 #define XIICPS_IXR_ARB_LOST_MASK  0x00000200     /**< Arbitration Lost Interrupt
 182                                                    mask */
 183 #define XIICPS_IXR_RX_UNF_MASK    0x00000080     /**< FIFO Recieve Underflow
 184                                                    Interrupt mask */
 185 #define XIICPS_IXR_TX_OVR_MASK    0x00000040     /**< Transmit Overflow
 186                                                    Interrupt mask */
 187 #define XIICPS_IXR_RX_OVR_MASK    0x00000020     /**< Receive Overflow Interrupt
 188                                                    mask */
 189 #define XIICPS_IXR_SLV_RDY_MASK   0x00000010     /**< Monitored Slave Ready
 190                                                    Interrupt mask */
 191 #define XIICPS_IXR_TO_MASK        0x00000008     /**< Transfer Time Out
 192                                                    Interrupt mask */
 193 #define XIICPS_IXR_NACK_MASK      0x00000004     /**< NACK Interrupt mask */
 194 #define XIICPS_IXR_DATA_MASK      0x00000002     /**< Data Interrupt mask */
 195 #define XIICPS_IXR_COMP_MASK      0x00000001     /**< Transfer Complete
 196                                                    Interrupt mask */
 197 #define XIICPS_IXR_DEFAULT_MASK   0x000002FF     /**< Default ISR Mask */
 198 #define XIICPS_IXR_ALL_INTR_MASK  0x000002FF     /**< All ISR Mask */
 199 /* @} */
 200
 201
 202 /** @name IIC Transfer Size Register
 203 *
 204 * The register's meaning varies according to the operating mode as follows:
 205 *   - Master transmitter mode: number of data bytes still not transmitted minus
 206 *     one
 207 *   - Master receiver mode: number of data bytes that are still expected to be
 208 *     received
 209 *   - Slave transmitter mode: number of bytes remaining in the FIFO after the
 210 *     master terminates the transfer
 211 *   - Slave receiver mode: number of valid data bytes in the FIFO
 212 *
 213 * This register is cleared if CLR_FIFO bit in the control register is set.
 214 * Read/Write
 215 * @{
 216 */
 217 #define XIICPS_TRANS_SIZE_MASK  0x0000003F /**< IIC Transfer Size Mask */
 218 #define XIICPS_FIFO_DEPTH          16     /**< Number of bytes in the FIFO */
 219 #define XIICPS_DATA_INTR_DEPTH     14    /**< Number of bytes at DATA intr */
 220 /* @} */
 221
 222
 223 /** @name IIC Slave Monitor Pause Register
 224 *
 225 * This register is associated with the slave monitor mode of the I2C interface.
 226 * It is meaningful only when the module is in master mode and bit SLVMON in the
 227 * control register is set.
 228 *
 229 * This register defines the pause interval between consecutive attempts to
 230 * address the slave once a write to an I2C address register is done by the
 231 * host. It represents the number of sclk cycles minus one between two attempts.
 232 *
 233 * The reset value of the register is 0, which results in the master repeatedly
 234 * trying to access the slave immediately after unsuccessful attempt.
 235 * Read/Write
 236 * @{
 237 */
 238 #define XIICPS_SLV_PAUSE_MASK    0x0000000F  /**< Slave monitor pause mask */
 239 /* @} */
 240
 241
 242 /** @name IIC Time Out Register
 243 *
 244 * The value of time out register represents the time out interval in number of
 245 * sclk cycles minus one.
 246 *
 247 * When the accessed slave holds the sclk line low for longer than the time out
 248 * period, thus prohibiting the I2C interface in master mode to complete the
 249 * current transfer, an interrupt is generated and TO interrupt flag is set.
 250 *
 251 * The reset value of the register is 0x1f.
 252 * Read/Write
 253 * @{
 254  */
 255 #define XIICPS_TIME_OUT_MASK    0x000000FF    /**< IIC Time Out mask */
 256 #define XIICPS_TO_RESET_VALUE   0x0000001F    /**< IIC Time Out reset value */
 257 /* @} */
 258
 259 /**************************** Type Definitions *******************************/
 260
 261 /***************** Macros (Inline Functions) Definitions *********************/
 262
 263 #define XIicPs_In32 Xil_In32
 264 #define XIicPs_Out32 Xil_Out32
 265
 266 /****************************************************************************/
 267 /**
 268 * Read an IIC register.
 269 *
 270 * @param        BaseAddress contains the base address of the device.
 271 * @param        RegOffset contains the offset from the 1st register of the
 272 *               device to select the specific register.
 273 *
 274 * @return       The value read from the register.
 275 *
 276 * @note         C-Style signature:
 277 *               u32 XIicPs_ReadReg(u32 BaseAddress. int RegOffset)
 278 *
 279 ******************************************************************************/
 280 #define XIicPs_ReadReg(BaseAddress, RegOffset) \
 281         XIicPs_In32((BaseAddress) + (RegOffset))
 282
 283 /***************************************************************************/
 284 /**
 285 * Write an IIC register.
 286 *
 287 * @param        BaseAddress contains the base address of the device.
 288 * @param        RegOffset contains the offset from the 1st register of the
 289 *               device to select the specific register.
 290 * @param        RegisterValue is the value to be written to the register.
 291 *
 292 * @return       None.
 293 *
 294 * @note C-Style signature:
 295 *       void XIicPs_WriteReg(u32 BaseAddress, int RegOffset, u32 RegisterValue)
 296 *
 297 ******************************************************************************/
 298 #define XIicPs_WriteReg(BaseAddress, RegOffset, RegisterValue) \
 299         XIicPs_Out32((BaseAddress) + (RegOffset), (RegisterValue))
 300
 301 /***************************************************************************/
 302 /**
 303 * Read the interrupt enable register.
 304 *
 305 * @param        BaseAddress contains the base address of the device.
 306 *
 307 * @return       Current bit mask that represents currently enabled interrupts.
 308 *
 309 * @note         C-Style signature:
 310 *               u32 XIicPs_ReadIER(u32 BaseAddress)
 311 *
 312 ******************************************************************************/
 313 #define XIicPs_ReadIER(BaseAddress) \
 314         XIicPs_ReadReg((BaseAddress),  XIICPS_IER_OFFSET)
 315
 316 /***************************************************************************/
 317 /**
 318 * Write to the interrupt enable register.
 319 *
 320 * @param        BaseAddress contains the base address of the device.
 321 *
 322 * @param        IntrMask is the interrupts to be enabled.
 323 *
 324 * @return       None.
 325 *
 326 * @note C-Style signature:
 327 *       void XIicPs_EnabledInterrupts(u32 BaseAddress, u32 IntrMask)
 328 *
 329 ******************************************************************************/
 330 #define XIicPs_EnableInterrupts(BaseAddress, IntrMask) \
 331         XIicPs_WriteReg((BaseAddress), XIICPS_IER_OFFSET, (IntrMask))
 332
 333 /***************************************************************************/
 334 /**
 335 * Disable all interrupts.
 336 *
 337 * @param        BaseAddress contains the base address of the device.
 338 *
 339 * @return       None.
 340 *
 341 * @note         C-Style signature:
 342 *               void XIicPs_DisableAllInterrupts(u32 BaseAddress)
 343 *
 344 ******************************************************************************/
 345 #define XIicPs_DisableAllInterrupts(BaseAddress) \
 346         XIicPs_WriteReg((BaseAddress), XIICPS_IDR_OFFSET, \
 347                 XIICPS_IXR_ALL_INTR_MASK)
 348
 349 /***************************************************************************/
 350 /**
 351 * Disable selected interrupts.
 352 *
 353 * @param        BaseAddress contains the base address of the device.
 354 *
 355 * @param        IntrMask is the interrupts to be disabled.
 356 *
 357 * @return       None.
 358 *
 359 * @note         C-Style signature:
 360 *               void XIicPs_DisableInterrupts(u32 BaseAddress, u32 IntrMask)
 361 *
 362 ******************************************************************************/
 363 #define XIicPs_DisableInterrupts(BaseAddress, IntrMask) \
 364         XIicPs_WriteReg((BaseAddress), XIICPS_IDR_OFFSET, \
 365                 (IntrMask))
 366
 367 /************************** Variable Definitions *****************************/
 368
 369 /************************** Function Prototypes ******************************/
 370 /*
 371  * Perform reset operation to the I2c interface
 372  */
 373 void XIicPs_ResetHw(u32 BaseAddr);
 374 #ifdef __cplusplus
 375 }
 376 #endif
 377
 378 #endif /* end of protection macro */
 379