git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A9_Zynq_ZC702/RTOSDemo_bsp/ps7_cortexa9_0/libsrc/standalone_v6_6/src/xil_cache.h

   1 /******************************************************************************
   2 *
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   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
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   8 * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
   9 * copies of the Software, and to permit persons to whom the Software is
  10 * furnished to do so, subject to the following conditions:
  11 *
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  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 *
  35 * @file xil_cache.h
  36 *
  37 * @addtogroup a9_cache_apis Cortex A9 Processor Cache Functions
  38 *
  39 * Cache functions provide access to cache related operations such as flush
  40 * and invalidate for instruction and data caches. It gives option to perform
  41 * the cache operations on a single cacheline, a range of memory and an entire
  42 * cache.
  43 *
  44 * @{
  45 *
  46 * <pre>
  47 * MODIFICATION HISTORY:
  48 *
  49 * Ver   Who  Date     Changes
  50 * ----- ---- -------- -----------------------------------------------
  51 * 1.00a ecm  01/29/10 First release
  52 * 3.04a sdm  01/02/12 Remove redundant dsb/dmb instructions in cache maintenance
  53 *                     APIs.
  54 * </pre>
  55 *
  56 ******************************************************************************/
  57 #ifndef XIL_CACHE_H
  58 #define XIL_CACHE_H
  59
  60 #include "xil_types.h"
  61
  62 #ifdef __cplusplus
  63 extern "C" {
  64 #endif
  65
  66 #ifdef __GNUC__
  67
  68 #define asm_cp15_inval_dc_line_mva_poc(param) __asm__ __volatile__("mcr " \
  69                         XREG_CP15_INVAL_DC_LINE_MVA_POC :: "r" (param));
  70
  71 #define asm_cp15_clean_inval_dc_line_mva_poc(param) __asm__ __volatile__("mcr " \
  72                         XREG_CP15_CLEAN_INVAL_DC_LINE_MVA_POC :: "r" (param));
  73
  74 #define asm_cp15_inval_ic_line_mva_pou(param) __asm__ __volatile__("mcr " \
  75                         XREG_CP15_INVAL_IC_LINE_MVA_POU :: "r" (param));
  76
  77 #define asm_cp15_inval_dc_line_sw(param) __asm__ __volatile__("mcr " \
  78                         XREG_CP15_INVAL_DC_LINE_SW :: "r" (param));
  79
  80 #define asm_cp15_clean_inval_dc_line_sw(param) __asm__ __volatile__("mcr " \
  81                         XREG_CP15_CLEAN_INVAL_DC_LINE_SW :: "r" (param));
  82
  83 #elif defined (__ICCARM__)
  84
  85 #define asm_cp15_inval_dc_line_mva_poc(param) __asm volatile ("mcr " \
  86                         XREG_CP15_INVAL_DC_LINE_MVA_POC :: "r" (param));
  87
  88 #define asm_cp15_clean_inval_dc_line_mva_poc(param) __asm volatile ("mcr " \
  89                         XREG_CP15_CLEAN_INVAL_DC_LINE_MVA_POC :: "r" (param));
  90
  91 #define asm_cp15_inval_ic_line_mva_pou(param) __asm volatile ("mcr " \
  92                         XREG_CP15_INVAL_IC_LINE_MVA_POU :: "r" (param));
  93
  94 #define asm_cp15_inval_dc_line_sw(param) __asm volatile ("mcr " \
  95                         XREG_CP15_INVAL_DC_LINE_SW :: "r" (param));
  96
  97 #define asm_cp15_clean_inval_dc_line_sw(param) __asm volatile ("mcr " \
  98                         XREG_CP15_CLEAN_INVAL_DC_LINE_SW :: "r" (param));
  99
 100 #endif
 101
 102 void Xil_DCacheEnable(void);
 103 void Xil_DCacheDisable(void);
 104 void Xil_DCacheInvalidate(void);
 105 void Xil_DCacheInvalidateRange(INTPTR adr, u32 len);
 106 void Xil_DCacheFlush(void);
 107 void Xil_DCacheFlushRange(INTPTR adr, u32 len);
 108
 109 void Xil_ICacheEnable(void);
 110 void Xil_ICacheDisable(void);
 111 void Xil_ICacheInvalidate(void);
 112 void Xil_ICacheInvalidateRange(INTPTR adr, u32 len);
 113
 114 #ifdef __cplusplus
 115 }
 116 #endif
 117
 118 #endif
 119 /**
 120 * @} End of "addtogroup a9_cache_apis".
 121 */