1 /******************************************************************************
3 * (c) Copyright 2010-2014 Xilinx, Inc. All rights reserved.
5 * Permission is hereby granted, free of charge, to any person obtaining a copy of this
6 * software and associated documentation files (the "Software"), to deal in the Software
7 * without restriction, including without limitation the rights to use, copy, modify, merge,
8 * publish, distribute, sublicense, and/or sell copies of the Software, and to permit
9 * persons to whom the Software is furnished to do so, subject to the following conditions:
11 * The above copyright notice and this permission notice shall be included in all copies or
12 * substantial portions of the Software.
14 * Use of the Software is limited solely to applications: (a) running on a Xilinx device, or
15 * (b) that interact with a Xilinx device through a bus or interconnect.
17 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR IMPLIED, INCLUDING
18 * BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
19 * NONINFRINGEMENT. IN NO EVENT SHALL THE X CONSORTIUM BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
20 * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
21 * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
23 * Except as contained in this notice, the name of the Xilinx shall not be used in advertising or
24 * otherwise to promote the sale, use or other dealings in this Software without prior written
25 * authorization from Xilinx.
27 ******************************************************************************/
28 /****************************************************************************/
33 * This file is automatically generated
35 *****************************************************************************/
39 unsigned long ps7_pll_init_data_3_0[] = {
41 // .. START: SLCR SETTINGS
42 // .. UNLOCK_KEY = 0XDF0D
43 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
44 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
46 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
47 // .. FINISH: SLCR SETTINGS
48 // .. START: PLL SLCR REGISTERS
49 // .. .. START: ARM PLL INIT
50 // .. .. PLL_RES = 0x2
51 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
52 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
54 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
55 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
56 // .. .. LOCK_CNT = 0xfa
57 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
58 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
60 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
61 // .. .. .. START: UPDATE FB_DIV
62 // .. .. .. PLL_FDIV = 0x28
63 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
64 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
66 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
67 // .. .. .. FINISH: UPDATE FB_DIV
68 // .. .. .. START: BY PASS PLL
69 // .. .. .. PLL_BYPASS_FORCE = 1
70 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
71 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
73 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
74 // .. .. .. FINISH: BY PASS PLL
75 // .. .. .. START: ASSERT RESET
76 // .. .. .. PLL_RESET = 1
77 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
78 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
80 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
81 // .. .. .. FINISH: ASSERT RESET
82 // .. .. .. START: DEASSERT RESET
83 // .. .. .. PLL_RESET = 0
84 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
85 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
87 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
88 // .. .. .. FINISH: DEASSERT RESET
89 // .. .. .. START: CHECK PLL STATUS
90 // .. .. .. ARM_PLL_LOCK = 1
91 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
92 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
94 EMIT_MASKPOLL(0XF800010C, 0x00000001U),
95 // .. .. .. FINISH: CHECK PLL STATUS
96 // .. .. .. START: REMOVE PLL BY PASS
97 // .. .. .. PLL_BYPASS_FORCE = 0
98 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
99 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
101 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
102 // .. .. .. FINISH: REMOVE PLL BY PASS
103 // .. .. .. SRCSEL = 0x0
104 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
105 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
106 // .. .. .. DIVISOR = 0x2
107 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
108 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
109 // .. .. .. CPU_6OR4XCLKACT = 0x1
110 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
111 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
112 // .. .. .. CPU_3OR2XCLKACT = 0x1
113 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
114 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
115 // .. .. .. CPU_2XCLKACT = 0x1
116 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
117 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
118 // .. .. .. CPU_1XCLKACT = 0x1
119 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
120 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
121 // .. .. .. CPU_PERI_CLKACT = 0x1
122 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
123 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
125 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
126 // .. .. FINISH: ARM PLL INIT
127 // .. .. START: DDR PLL INIT
128 // .. .. PLL_RES = 0x2
129 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
130 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
131 // .. .. PLL_CP = 0x2
132 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
133 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
134 // .. .. LOCK_CNT = 0x12c
135 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
136 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
138 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
139 // .. .. .. START: UPDATE FB_DIV
140 // .. .. .. PLL_FDIV = 0x20
141 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
142 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
144 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
145 // .. .. .. FINISH: UPDATE FB_DIV
146 // .. .. .. START: BY PASS PLL
147 // .. .. .. PLL_BYPASS_FORCE = 1
148 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
149 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
151 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
152 // .. .. .. FINISH: BY PASS PLL
153 // .. .. .. START: ASSERT RESET
154 // .. .. .. PLL_RESET = 1
155 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
156 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
158 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
159 // .. .. .. FINISH: ASSERT RESET
160 // .. .. .. START: DEASSERT RESET
161 // .. .. .. PLL_RESET = 0
162 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
163 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
165 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
166 // .. .. .. FINISH: DEASSERT RESET
167 // .. .. .. START: CHECK PLL STATUS
168 // .. .. .. DDR_PLL_LOCK = 1
169 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
170 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
172 EMIT_MASKPOLL(0XF800010C, 0x00000002U),
173 // .. .. .. FINISH: CHECK PLL STATUS
174 // .. .. .. START: REMOVE PLL BY PASS
175 // .. .. .. PLL_BYPASS_FORCE = 0
176 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
177 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
179 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
180 // .. .. .. FINISH: REMOVE PLL BY PASS
181 // .. .. .. DDR_3XCLKACT = 0x1
182 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
183 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
184 // .. .. .. DDR_2XCLKACT = 0x1
185 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
186 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
187 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
188 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
189 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
190 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
191 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
192 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
194 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
195 // .. .. FINISH: DDR PLL INIT
196 // .. .. START: IO PLL INIT
197 // .. .. PLL_RES = 0xc
198 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
199 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
200 // .. .. PLL_CP = 0x2
201 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
202 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
203 // .. .. LOCK_CNT = 0x145
204 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
205 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
207 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
208 // .. .. .. START: UPDATE FB_DIV
209 // .. .. .. PLL_FDIV = 0x1e
210 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
211 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
213 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
214 // .. .. .. FINISH: UPDATE FB_DIV
215 // .. .. .. START: BY PASS PLL
216 // .. .. .. PLL_BYPASS_FORCE = 1
217 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
218 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
220 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
221 // .. .. .. FINISH: BY PASS PLL
222 // .. .. .. START: ASSERT RESET
223 // .. .. .. PLL_RESET = 1
224 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
225 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
227 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
228 // .. .. .. FINISH: ASSERT RESET
229 // .. .. .. START: DEASSERT RESET
230 // .. .. .. PLL_RESET = 0
231 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
232 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
234 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
235 // .. .. .. FINISH: DEASSERT RESET
236 // .. .. .. START: CHECK PLL STATUS
237 // .. .. .. IO_PLL_LOCK = 1
238 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
239 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
241 EMIT_MASKPOLL(0XF800010C, 0x00000004U),
242 // .. .. .. FINISH: CHECK PLL STATUS
243 // .. .. .. START: REMOVE PLL BY PASS
244 // .. .. .. PLL_BYPASS_FORCE = 0
245 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
246 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
248 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
249 // .. .. .. FINISH: REMOVE PLL BY PASS
250 // .. .. FINISH: IO PLL INIT
251 // .. FINISH: PLL SLCR REGISTERS
252 // .. START: LOCK IT BACK
253 // .. LOCK_KEY = 0X767B
254 // .. ==> 0XF8000004[15:0] = 0x0000767BU
255 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
257 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
258 // .. FINISH: LOCK IT BACK
266 unsigned long ps7_clock_init_data_3_0[] = {
268 // .. START: SLCR SETTINGS
269 // .. UNLOCK_KEY = 0XDF0D
270 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
271 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
273 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
274 // .. FINISH: SLCR SETTINGS
275 // .. START: CLOCK CONTROL SLCR REGISTERS
277 // .. ==> 0XF8000128[0:0] = 0x00000001U
278 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
280 // .. ==> 0XF8000128[13:8] = 0x0000000FU
281 // .. ==> MASK : 0x00003F00U VAL : 0x00000F00U
283 // .. ==> 0XF8000128[25:20] = 0x00000007U
284 // .. ==> MASK : 0x03F00000U VAL : 0x00700000U
286 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00700F01U),
288 // .. ==> 0XF8000138[0:0] = 0x00000001U
289 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
291 // .. ==> 0XF8000138[4:4] = 0x00000000U
292 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
294 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
296 // .. ==> 0XF8000140[0:0] = 0x00000001U
297 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
299 // .. ==> 0XF8000140[6:4] = 0x00000000U
300 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
302 // .. ==> 0XF8000140[13:8] = 0x00000008U
303 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
305 // .. ==> 0XF8000140[25:20] = 0x00000005U
306 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U
308 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
310 // .. ==> 0XF800014C[0:0] = 0x00000001U
311 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
313 // .. ==> 0XF800014C[5:4] = 0x00000000U
314 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
316 // .. ==> 0XF800014C[13:8] = 0x00000005U
317 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
319 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
321 // .. ==> 0XF8000150[0:0] = 0x00000001U
322 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
324 // .. ==> 0XF8000150[1:1] = 0x00000000U
325 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
327 // .. ==> 0XF8000150[5:4] = 0x00000000U
328 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
330 // .. ==> 0XF8000150[13:8] = 0x00000014U
331 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
333 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
335 // .. ==> 0XF8000154[0:0] = 0x00000000U
336 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
338 // .. ==> 0XF8000154[1:1] = 0x00000001U
339 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
341 // .. ==> 0XF8000154[5:4] = 0x00000000U
342 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
344 // .. ==> 0XF8000154[13:8] = 0x00000014U
345 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
347 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
349 // .. ==> 0XF800015C[0:0] = 0x00000001U
350 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
352 // .. ==> 0XF800015C[1:1] = 0x00000000U
353 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
355 // .. ==> 0XF800015C[5:4] = 0x00000000U
356 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
358 // .. ==> 0XF800015C[13:8] = 0x00000007U
359 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U
361 // .. ==> 0XF800015C[25:20] = 0x00000006U
362 // .. ==> MASK : 0x03F00000U VAL : 0x00600000U
364 EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00600701U),
366 // .. ==> 0XF8000160[5:0] = 0x00000000U
367 // .. ==> MASK : 0x0000003FU VAL : 0x00000000U
368 // .. CAN0_REF_SEL = 0x0
369 // .. ==> 0XF8000160[6:6] = 0x00000000U
370 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
372 // .. ==> 0XF8000160[21:16] = 0x00000000U
373 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U
374 // .. CAN1_REF_SEL = 0x0
375 // .. ==> 0XF8000160[22:22] = 0x00000000U
376 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
378 EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
379 // .. .. START: TRACE CLOCK
380 // .. .. FINISH: TRACE CLOCK
381 // .. .. CLKACT = 0x1
382 // .. .. ==> 0XF8000168[0:0] = 0x00000001U
383 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
384 // .. .. SRCSEL = 0x0
385 // .. .. ==> 0XF8000168[5:4] = 0x00000000U
386 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
387 // .. .. DIVISOR = 0x5
388 // .. .. ==> 0XF8000168[13:8] = 0x00000005U
389 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
391 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
392 // .. .. SRCSEL = 0x0
393 // .. .. ==> 0XF8000170[5:4] = 0x00000000U
394 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
395 // .. .. DIVISOR0 = 0x5
396 // .. .. ==> 0XF8000170[13:8] = 0x00000005U
397 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
398 // .. .. DIVISOR1 = 0x4
399 // .. .. ==> 0XF8000170[25:20] = 0x00000004U
400 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
402 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00400500U),
403 // .. .. CLK_621_TRUE = 0x1
404 // .. .. ==> 0XF80001C4[0:0] = 0x00000001U
405 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
407 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
408 // .. .. DMA_CPU_2XCLKACT = 0x1
409 // .. .. ==> 0XF800012C[0:0] = 0x00000001U
410 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
411 // .. .. USB0_CPU_1XCLKACT = 0x1
412 // .. .. ==> 0XF800012C[2:2] = 0x00000001U
413 // .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
414 // .. .. USB1_CPU_1XCLKACT = 0x1
415 // .. .. ==> 0XF800012C[3:3] = 0x00000001U
416 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
417 // .. .. GEM0_CPU_1XCLKACT = 0x1
418 // .. .. ==> 0XF800012C[6:6] = 0x00000001U
419 // .. .. ==> MASK : 0x00000040U VAL : 0x00000040U
420 // .. .. GEM1_CPU_1XCLKACT = 0x0
421 // .. .. ==> 0XF800012C[7:7] = 0x00000000U
422 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
423 // .. .. SDI0_CPU_1XCLKACT = 0x1
424 // .. .. ==> 0XF800012C[10:10] = 0x00000001U
425 // .. .. ==> MASK : 0x00000400U VAL : 0x00000400U
426 // .. .. SDI1_CPU_1XCLKACT = 0x0
427 // .. .. ==> 0XF800012C[11:11] = 0x00000000U
428 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
429 // .. .. SPI0_CPU_1XCLKACT = 0x0
430 // .. .. ==> 0XF800012C[14:14] = 0x00000000U
431 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
432 // .. .. SPI1_CPU_1XCLKACT = 0x0
433 // .. .. ==> 0XF800012C[15:15] = 0x00000000U
434 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
435 // .. .. CAN0_CPU_1XCLKACT = 0x1
436 // .. .. ==> 0XF800012C[16:16] = 0x00000001U
437 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
438 // .. .. CAN1_CPU_1XCLKACT = 0x0
439 // .. .. ==> 0XF800012C[17:17] = 0x00000000U
440 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
441 // .. .. I2C0_CPU_1XCLKACT = 0x1
442 // .. .. ==> 0XF800012C[18:18] = 0x00000001U
443 // .. .. ==> MASK : 0x00040000U VAL : 0x00040000U
444 // .. .. I2C1_CPU_1XCLKACT = 0x1
445 // .. .. ==> 0XF800012C[19:19] = 0x00000001U
446 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
447 // .. .. UART0_CPU_1XCLKACT = 0x0
448 // .. .. ==> 0XF800012C[20:20] = 0x00000000U
449 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
450 // .. .. UART1_CPU_1XCLKACT = 0x1
451 // .. .. ==> 0XF800012C[21:21] = 0x00000001U
452 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
453 // .. .. GPIO_CPU_1XCLKACT = 0x1
454 // .. .. ==> 0XF800012C[22:22] = 0x00000001U
455 // .. .. ==> MASK : 0x00400000U VAL : 0x00400000U
456 // .. .. LQSPI_CPU_1XCLKACT = 0x1
457 // .. .. ==> 0XF800012C[23:23] = 0x00000001U
458 // .. .. ==> MASK : 0x00800000U VAL : 0x00800000U
459 // .. .. SMC_CPU_1XCLKACT = 0x1
460 // .. .. ==> 0XF800012C[24:24] = 0x00000001U
461 // .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
463 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
464 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
465 // .. START: THIS SHOULD BE BLANK
466 // .. FINISH: THIS SHOULD BE BLANK
467 // .. START: LOCK IT BACK
468 // .. LOCK_KEY = 0X767B
469 // .. ==> 0XF8000004[15:0] = 0x0000767BU
470 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
472 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
473 // .. FINISH: LOCK IT BACK
481 unsigned long ps7_ddr_init_data_3_0[] = {
483 // .. START: DDR INITIALIZATION
484 // .. .. START: LOCK DDR
485 // .. .. reg_ddrc_soft_rstb = 0
486 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
487 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
488 // .. .. reg_ddrc_powerdown_en = 0x0
489 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
490 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
491 // .. .. reg_ddrc_data_bus_width = 0x0
492 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
493 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
494 // .. .. reg_ddrc_burst8_refresh = 0x0
495 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
496 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
497 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
498 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
499 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
500 // .. .. reg_ddrc_dis_rd_bypass = 0x0
501 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
502 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
503 // .. .. reg_ddrc_dis_act_bypass = 0x0
504 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
505 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
506 // .. .. reg_ddrc_dis_auto_refresh = 0x0
507 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
508 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
510 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
511 // .. .. FINISH: LOCK DDR
512 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
513 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
514 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
515 // .. .. reserved_reg_ddrc_active_ranks = 0x1
516 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
517 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
518 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
519 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
520 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
522 EMIT_MASKWRITE(0XF8006004, 0x0007FFFFU ,0x00001081U),
523 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
524 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
525 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
526 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
527 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
528 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
529 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
530 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
531 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
533 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
534 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
535 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
536 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
537 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
538 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
539 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
540 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
541 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
542 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
544 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
545 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
546 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
547 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
548 // .. .. reg_ddrc_w_xact_run_length = 0x8
549 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
550 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
551 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
552 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
553 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
555 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
556 // .. .. reg_ddrc_t_rc = 0x1b
557 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
558 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU
559 // .. .. reg_ddrc_t_rfc_min = 0x56
560 // .. .. ==> 0XF8006014[13:6] = 0x00000056U
561 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U
562 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
563 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
564 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
566 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
567 // .. .. reg_ddrc_wr2pre = 0x12
568 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
569 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
570 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
571 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
572 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
573 // .. .. reg_ddrc_t_faw = 0x10
574 // .. .. ==> 0XF8006018[15:10] = 0x00000010U
575 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U
576 // .. .. reg_ddrc_t_ras_max = 0x24
577 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
578 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
579 // .. .. reg_ddrc_t_ras_min = 0x14
580 // .. .. ==> 0XF8006018[26:22] = 0x00000014U
581 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U
582 // .. .. reg_ddrc_t_cke = 0x4
583 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
584 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
586 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
587 // .. .. reg_ddrc_write_latency = 0x5
588 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
589 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
590 // .. .. reg_ddrc_rd2wr = 0x7
591 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
592 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
593 // .. .. reg_ddrc_wr2rd = 0xe
594 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
595 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
596 // .. .. reg_ddrc_t_xp = 0x4
597 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
598 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
599 // .. .. reg_ddrc_pad_pd = 0x0
600 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
601 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
602 // .. .. reg_ddrc_rd2pre = 0x4
603 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
604 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
605 // .. .. reg_ddrc_t_rcd = 0x7
606 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
607 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
609 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
610 // .. .. reg_ddrc_t_ccd = 0x4
611 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
612 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
613 // .. .. reg_ddrc_t_rrd = 0x4
614 // .. .. ==> 0XF8006020[7:5] = 0x00000004U
615 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U
616 // .. .. reg_ddrc_refresh_margin = 0x2
617 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
618 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
619 // .. .. reg_ddrc_t_rp = 0x7
620 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
621 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
622 // .. .. reg_ddrc_refresh_to_x32 = 0x8
623 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
624 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
625 // .. .. reg_ddrc_mobile = 0x0
626 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
627 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
628 // .. .. reg_ddrc_en_dfi_dram_clk_disable = 0x0
629 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
630 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
631 // .. .. reg_ddrc_read_latency = 0x7
632 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
633 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
634 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
635 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
636 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
637 // .. .. reg_ddrc_dis_pad_pd = 0x0
638 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
639 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
641 EMIT_MASKWRITE(0XF8006020, 0x7FDFFFFCU ,0x27087290U),
642 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
643 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
644 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
645 // .. .. reg_ddrc_prefer_write = 0x0
646 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
647 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
648 // .. .. reg_ddrc_mr_wr = 0x0
649 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
650 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
651 // .. .. reg_ddrc_mr_addr = 0x0
652 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
653 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
654 // .. .. reg_ddrc_mr_data = 0x0
655 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
656 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
657 // .. .. ddrc_reg_mr_wr_busy = 0x0
658 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
659 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
660 // .. .. reg_ddrc_mr_type = 0x0
661 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
662 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
663 // .. .. reg_ddrc_mr_rdata_valid = 0x0
664 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
665 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
667 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFC3U ,0x00000000U),
668 // .. .. reg_ddrc_final_wait_x32 = 0x7
669 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
670 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
671 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
672 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
673 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
674 // .. .. reg_ddrc_t_mrd = 0x4
675 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
676 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
678 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
679 // .. .. reg_ddrc_emr2 = 0x8
680 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
681 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
682 // .. .. reg_ddrc_emr3 = 0x0
683 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
684 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
686 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
687 // .. .. reg_ddrc_mr = 0x930
688 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
689 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
690 // .. .. reg_ddrc_emr = 0x4
691 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
692 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
694 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
695 // .. .. reg_ddrc_burst_rdwr = 0x4
696 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
697 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
698 // .. .. reg_ddrc_pre_cke_x1024 = 0x16d
699 // .. .. ==> 0XF8006034[13:4] = 0x0000016DU
700 // .. .. ==> MASK : 0x00003FF0U VAL : 0x000016D0U
701 // .. .. reg_ddrc_post_cke_x1024 = 0x1
702 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
703 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
704 // .. .. reg_ddrc_burstchop = 0x0
705 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
706 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
708 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x000116D4U),
709 // .. .. reg_ddrc_force_low_pri_n = 0x0
710 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
711 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
712 // .. .. reg_ddrc_dis_dq = 0x0
713 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
714 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
716 EMIT_MASKWRITE(0XF8006038, 0x00000003U ,0x00000000U),
717 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
718 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
719 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
720 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
721 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
722 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
723 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
724 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
725 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
726 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
727 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
728 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
729 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
730 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
731 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
733 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
734 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
735 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
736 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
737 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
738 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
739 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
740 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
741 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
742 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
743 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
744 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
745 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
746 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
747 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
748 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
749 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
750 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
751 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
752 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
753 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
754 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
755 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
756 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
757 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
759 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
760 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
761 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
762 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
763 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
764 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
765 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
766 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
767 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
768 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
769 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
770 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
771 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
772 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
773 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
774 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
775 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
776 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
777 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
778 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
779 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
780 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
782 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
783 // .. .. reg_phy_rd_local_odt = 0x0
784 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
785 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
786 // .. .. reg_phy_wr_local_odt = 0x3
787 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
788 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
789 // .. .. reg_phy_idle_local_odt = 0x3
790 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
791 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
792 // .. .. reserved_reg_ddrc_rank0_wr_odt = 0x1
793 // .. .. ==> 0XF8006048[5:3] = 0x00000001U
794 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
795 // .. .. reserved_reg_ddrc_rank0_rd_odt = 0x0
796 // .. .. ==> 0XF8006048[2:0] = 0x00000000U
797 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
799 EMIT_MASKWRITE(0XF8006048, 0x0003F03FU ,0x0003C008U),
800 // .. .. reg_phy_rd_cmd_to_data = 0x0
801 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
802 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
803 // .. .. reg_phy_wr_cmd_to_data = 0x0
804 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
805 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
806 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
807 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
808 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
809 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
810 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
811 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
812 // .. .. reg_phy_use_fixed_re = 0x1
813 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
814 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
815 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
816 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
817 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
818 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
819 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
820 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
821 // .. .. reg_phy_clk_stall_level = 0x0
822 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
823 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
824 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
825 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
826 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
827 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
828 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
829 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
831 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
832 // .. .. reg_ddrc_dis_dll_calib = 0x0
833 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
834 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
836 EMIT_MASKWRITE(0XF8006058, 0x00010000U ,0x00000000U),
837 // .. .. reg_ddrc_rd_odt_delay = 0x3
838 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
839 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
840 // .. .. reg_ddrc_wr_odt_delay = 0x0
841 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
842 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
843 // .. .. reg_ddrc_rd_odt_hold = 0x0
844 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
845 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
846 // .. .. reg_ddrc_wr_odt_hold = 0x5
847 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
848 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
850 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
851 // .. .. reg_ddrc_pageclose = 0x0
852 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
853 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
854 // .. .. reg_ddrc_lpr_num_entries = 0x1f
855 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
856 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
857 // .. .. reg_ddrc_auto_pre_en = 0x0
858 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
859 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
860 // .. .. reg_ddrc_refresh_update_level = 0x0
861 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
862 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
863 // .. .. reg_ddrc_dis_wc = 0x0
864 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
865 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
866 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
867 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
868 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
869 // .. .. reg_ddrc_selfref_en = 0x0
870 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
871 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
873 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
874 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
875 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
876 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
877 // .. .. reg_arb_go2critical_en = 0x1
878 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
879 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
881 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
882 // .. .. reg_ddrc_wrlvl_ww = 0x41
883 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
884 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
885 // .. .. reg_ddrc_rdlvl_rr = 0x41
886 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
887 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
888 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
889 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
890 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
892 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
893 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
894 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
895 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
896 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
897 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
898 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
900 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
901 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
902 // .. .. ==> 0XF8006078[3:0] = 0x00000001U
903 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U
904 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
905 // .. .. ==> 0XF8006078[7:4] = 0x00000001U
906 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U
907 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
908 // .. .. ==> 0XF8006078[11:8] = 0x00000001U
909 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U
910 // .. .. reg_ddrc_t_cksre = 0x6
911 // .. .. ==> 0XF8006078[15:12] = 0x00000006U
912 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
913 // .. .. reg_ddrc_t_cksrx = 0x6
914 // .. .. ==> 0XF8006078[19:16] = 0x00000006U
915 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
916 // .. .. reg_ddrc_t_ckesr = 0x4
917 // .. .. ==> 0XF8006078[25:20] = 0x00000004U
918 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
920 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
921 // .. .. reg_ddrc_t_ckpde = 0x2
922 // .. .. ==> 0XF800607C[3:0] = 0x00000002U
923 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U
924 // .. .. reg_ddrc_t_ckpdx = 0x2
925 // .. .. ==> 0XF800607C[7:4] = 0x00000002U
926 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
927 // .. .. reg_ddrc_t_ckdpde = 0x2
928 // .. .. ==> 0XF800607C[11:8] = 0x00000002U
929 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
930 // .. .. reg_ddrc_t_ckdpdx = 0x2
931 // .. .. ==> 0XF800607C[15:12] = 0x00000002U
932 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U
933 // .. .. reg_ddrc_t_ckcsx = 0x3
934 // .. .. ==> 0XF800607C[19:16] = 0x00000003U
935 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U
937 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
938 // .. .. reg_ddrc_dis_auto_zq = 0x0
939 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
940 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
941 // .. .. reg_ddrc_ddr3 = 0x1
942 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
943 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
944 // .. .. reg_ddrc_t_mod = 0x200
945 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
946 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
947 // .. .. reg_ddrc_t_zq_long_nop = 0x200
948 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
949 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
950 // .. .. reg_ddrc_t_zq_short_nop = 0x40
951 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
952 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
954 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
955 // .. .. t_zq_short_interval_x1024 = 0xcb73
956 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
957 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
958 // .. .. dram_rstn_x1024 = 0x69
959 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
960 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
962 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
963 // .. .. deeppowerdown_en = 0x0
964 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
965 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
966 // .. .. deeppowerdown_to_x1024 = 0xff
967 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
968 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
970 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
971 // .. .. dfi_wrlvl_max_x1024 = 0xfff
972 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
973 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
974 // .. .. dfi_rdlvl_max_x1024 = 0xfff
975 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
976 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
977 // .. .. ddrc_reg_twrlvl_max_error = 0x0
978 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
979 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
980 // .. .. ddrc_reg_trdlvl_max_error = 0x0
981 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
982 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
983 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
984 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
985 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
986 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
987 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
988 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
989 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
990 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
991 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
993 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
994 // .. .. reg_ddrc_skip_ocd = 0x1
995 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
996 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
998 EMIT_MASKWRITE(0XF80060B4, 0x00000200U ,0x00000200U),
999 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
1000 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
1001 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
1002 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
1003 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
1004 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
1005 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
1006 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
1007 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
1009 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
1010 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
1011 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
1012 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1013 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
1014 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
1015 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1017 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
1018 // .. .. CORR_ECC_LOG_VALID = 0x0
1019 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
1020 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1021 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
1022 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
1023 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
1025 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
1026 // .. .. UNCORR_ECC_LOG_VALID = 0x0
1027 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
1028 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1030 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
1031 // .. .. STAT_NUM_CORR_ERR = 0x0
1032 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
1033 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
1034 // .. .. STAT_NUM_UNCORR_ERR = 0x0
1035 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
1036 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
1038 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
1039 // .. .. reg_ddrc_ecc_mode = 0x0
1040 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
1041 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
1042 // .. .. reg_ddrc_dis_scrub = 0x1
1043 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
1044 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
1046 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
1047 // .. .. reg_phy_dif_on = 0x0
1048 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
1049 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
1050 // .. .. reg_phy_dif_off = 0x0
1051 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
1052 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
1054 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
1055 // .. .. reg_phy_data_slice_in_use = 0x1
1056 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
1057 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1058 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1059 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
1060 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1061 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1062 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
1063 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1064 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1065 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
1066 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1067 // .. .. reg_phy_bist_shift_dq = 0x0
1068 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
1069 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1070 // .. .. reg_phy_bist_err_clr = 0x0
1071 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
1072 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1073 // .. .. reg_phy_dq_offset = 0x40
1074 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
1075 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1077 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFCFU ,0x40000001U),
1078 // .. .. reg_phy_data_slice_in_use = 0x1
1079 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
1080 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1081 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1082 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
1083 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1084 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1085 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
1086 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1087 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1088 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
1089 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1090 // .. .. reg_phy_bist_shift_dq = 0x0
1091 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
1092 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1093 // .. .. reg_phy_bist_err_clr = 0x0
1094 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
1095 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1096 // .. .. reg_phy_dq_offset = 0x40
1097 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
1098 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1100 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFCFU ,0x40000001U),
1101 // .. .. reg_phy_data_slice_in_use = 0x1
1102 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
1103 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1104 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1105 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
1106 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1107 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1108 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
1109 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1110 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1111 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
1112 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1113 // .. .. reg_phy_bist_shift_dq = 0x0
1114 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
1115 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1116 // .. .. reg_phy_bist_err_clr = 0x0
1117 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
1118 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1119 // .. .. reg_phy_dq_offset = 0x40
1120 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
1121 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1123 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFCFU ,0x40000001U),
1124 // .. .. reg_phy_data_slice_in_use = 0x1
1125 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
1126 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1127 // .. .. reg_phy_rdlvl_inc_mode = 0x0
1128 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
1129 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1130 // .. .. reg_phy_gatelvl_inc_mode = 0x0
1131 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
1132 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1133 // .. .. reg_phy_wrlvl_inc_mode = 0x0
1134 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
1135 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1136 // .. .. reg_phy_bist_shift_dq = 0x0
1137 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
1138 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
1139 // .. .. reg_phy_bist_err_clr = 0x0
1140 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
1141 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
1142 // .. .. reg_phy_dq_offset = 0x40
1143 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
1144 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
1146 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFCFU ,0x40000001U),
1147 // .. .. reg_phy_wrlvl_init_ratio = 0x1d
1148 // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
1149 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001DU
1150 // .. .. reg_phy_gatelvl_init_ratio = 0xf2
1151 // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
1152 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003C800U
1154 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
1155 // .. .. reg_phy_wrlvl_init_ratio = 0x12
1156 // .. .. ==> 0XF8006130[9:0] = 0x00000012U
1157 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000012U
1158 // .. .. reg_phy_gatelvl_init_ratio = 0xd8
1159 // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
1160 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00036000U
1162 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
1163 // .. .. reg_phy_wrlvl_init_ratio = 0xc
1164 // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
1165 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000000CU
1166 // .. .. reg_phy_gatelvl_init_ratio = 0xde
1167 // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
1168 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00037800U
1170 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
1171 // .. .. reg_phy_wrlvl_init_ratio = 0x21
1172 // .. .. ==> 0XF8006138[9:0] = 0x00000021U
1173 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000021U
1174 // .. .. reg_phy_gatelvl_init_ratio = 0xee
1175 // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
1176 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U
1178 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
1179 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1180 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
1181 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1182 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1183 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
1184 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1185 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1186 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
1187 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1189 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
1190 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1191 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
1192 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1193 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1194 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
1195 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1196 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1197 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
1198 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1200 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
1201 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1202 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
1203 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1204 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1205 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
1206 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1207 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1208 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
1209 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1211 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
1212 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
1213 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
1214 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
1215 // .. .. reg_phy_rd_dqs_slave_force = 0x0
1216 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
1217 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1218 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
1219 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
1220 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1222 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
1223 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
1224 // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
1225 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009DU
1226 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1227 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
1228 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1229 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1230 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
1231 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1233 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
1234 // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
1235 // .. .. ==> 0XF8006158[9:0] = 0x00000092U
1236 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000092U
1237 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1238 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
1239 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1240 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1241 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
1242 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1244 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
1245 // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
1246 // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
1247 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000008CU
1248 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1249 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
1250 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1251 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1252 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
1253 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1255 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
1256 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
1257 // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
1258 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A1U
1259 // .. .. reg_phy_wr_dqs_slave_force = 0x0
1260 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
1261 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1262 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
1263 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
1264 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1266 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
1267 // .. .. reg_phy_fifo_we_slave_ratio = 0x147
1268 // .. .. ==> 0XF8006168[10:0] = 0x00000147U
1269 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000147U
1270 // .. .. reg_phy_fifo_we_in_force = 0x0
1271 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
1272 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1273 // .. .. reg_phy_fifo_we_in_delay = 0x0
1274 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
1275 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1277 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
1278 // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
1279 // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
1280 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000012DU
1281 // .. .. reg_phy_fifo_we_in_force = 0x0
1282 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
1283 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1284 // .. .. reg_phy_fifo_we_in_delay = 0x0
1285 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
1286 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1288 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
1289 // .. .. reg_phy_fifo_we_slave_ratio = 0x133
1290 // .. .. ==> 0XF8006170[10:0] = 0x00000133U
1291 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000133U
1292 // .. .. reg_phy_fifo_we_in_force = 0x0
1293 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
1294 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1295 // .. .. reg_phy_fifo_we_in_delay = 0x0
1296 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
1297 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1299 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
1300 // .. .. reg_phy_fifo_we_slave_ratio = 0x143
1301 // .. .. ==> 0XF8006174[10:0] = 0x00000143U
1302 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U
1303 // .. .. reg_phy_fifo_we_in_force = 0x0
1304 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
1305 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
1306 // .. .. reg_phy_fifo_we_in_delay = 0x0
1307 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
1308 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
1310 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
1311 // .. .. reg_phy_wr_data_slave_ratio = 0xdd
1312 // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
1313 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DDU
1314 // .. .. reg_phy_wr_data_slave_force = 0x0
1315 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
1316 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1317 // .. .. reg_phy_wr_data_slave_delay = 0x0
1318 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
1319 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1321 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
1322 // .. .. reg_phy_wr_data_slave_ratio = 0xd2
1323 // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
1324 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D2U
1325 // .. .. reg_phy_wr_data_slave_force = 0x0
1326 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
1327 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1328 // .. .. reg_phy_wr_data_slave_delay = 0x0
1329 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
1330 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1332 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
1333 // .. .. reg_phy_wr_data_slave_ratio = 0xcc
1334 // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
1335 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000CCU
1336 // .. .. reg_phy_wr_data_slave_force = 0x0
1337 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
1338 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1339 // .. .. reg_phy_wr_data_slave_delay = 0x0
1340 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
1341 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1343 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
1344 // .. .. reg_phy_wr_data_slave_ratio = 0xe1
1345 // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
1346 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E1U
1347 // .. .. reg_phy_wr_data_slave_force = 0x0
1348 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
1349 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
1350 // .. .. reg_phy_wr_data_slave_delay = 0x0
1351 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
1352 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
1354 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
1355 // .. .. reg_phy_bl2 = 0x0
1356 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
1357 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1358 // .. .. reg_phy_at_spd_atpg = 0x0
1359 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
1360 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1361 // .. .. reg_phy_bist_enable = 0x0
1362 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
1363 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1364 // .. .. reg_phy_bist_force_err = 0x0
1365 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
1366 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
1367 // .. .. reg_phy_bist_mode = 0x0
1368 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
1369 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
1370 // .. .. reg_phy_invert_clkout = 0x1
1371 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
1372 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
1373 // .. .. reg_phy_sel_logic = 0x0
1374 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
1375 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
1376 // .. .. reg_phy_ctrl_slave_ratio = 0x100
1377 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
1378 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
1379 // .. .. reg_phy_ctrl_slave_force = 0x0
1380 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
1381 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
1382 // .. .. reg_phy_ctrl_slave_delay = 0x0
1383 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
1384 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
1385 // .. .. reg_phy_lpddr = 0x0
1386 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
1387 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
1388 // .. .. reg_phy_cmd_latency = 0x0
1389 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
1390 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
1392 EMIT_MASKWRITE(0XF8006190, 0x6FFFFEFEU ,0x00040080U),
1393 // .. .. reg_phy_wr_rl_delay = 0x2
1394 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
1395 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
1396 // .. .. reg_phy_rd_rl_delay = 0x4
1397 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
1398 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
1399 // .. .. reg_phy_dll_lock_diff = 0xf
1400 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
1401 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
1402 // .. .. reg_phy_use_wr_level = 0x1
1403 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
1404 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
1405 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
1406 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
1407 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
1408 // .. .. reg_phy_use_rd_data_eye_level = 0x1
1409 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
1410 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
1411 // .. .. reg_phy_dis_calib_rst = 0x0
1412 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
1413 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1414 // .. .. reg_phy_ctrl_slave_delay = 0x0
1415 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
1416 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
1418 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
1419 // .. .. reg_arb_page_addr_mask = 0x0
1420 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
1421 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
1423 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
1424 // .. .. reg_arb_pri_wr_portn = 0x3ff
1425 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
1426 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1427 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1428 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
1429 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1430 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1431 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
1432 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1433 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1434 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
1435 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1437 EMIT_MASKWRITE(0XF8006208, 0x000703FFU ,0x000003FFU),
1438 // .. .. reg_arb_pri_wr_portn = 0x3ff
1439 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
1440 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1441 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1442 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
1443 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1444 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1445 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
1446 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1447 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1448 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
1449 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1451 EMIT_MASKWRITE(0XF800620C, 0x000703FFU ,0x000003FFU),
1452 // .. .. reg_arb_pri_wr_portn = 0x3ff
1453 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
1454 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1455 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1456 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
1457 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1458 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1459 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
1460 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1461 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1462 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
1463 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1465 EMIT_MASKWRITE(0XF8006210, 0x000703FFU ,0x000003FFU),
1466 // .. .. reg_arb_pri_wr_portn = 0x3ff
1467 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
1468 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1469 // .. .. reg_arb_disable_aging_wr_portn = 0x0
1470 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
1471 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1472 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
1473 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
1474 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1475 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
1476 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
1477 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1479 EMIT_MASKWRITE(0XF8006214, 0x000703FFU ,0x000003FFU),
1480 // .. .. reg_arb_pri_rd_portn = 0x3ff
1481 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
1482 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1483 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1484 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
1485 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1486 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1487 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
1488 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1489 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1490 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
1491 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1492 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1493 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
1494 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1496 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
1497 // .. .. reg_arb_pri_rd_portn = 0x3ff
1498 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
1499 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1500 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1501 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
1502 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1503 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1504 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
1505 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1506 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1507 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
1508 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1509 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1510 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
1511 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1513 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
1514 // .. .. reg_arb_pri_rd_portn = 0x3ff
1515 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
1516 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1517 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1518 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
1519 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1520 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1521 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
1522 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1523 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1524 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
1525 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1526 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1527 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
1528 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1530 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
1531 // .. .. reg_arb_pri_rd_portn = 0x3ff
1532 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
1533 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
1534 // .. .. reg_arb_disable_aging_rd_portn = 0x0
1535 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
1536 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1537 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
1538 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
1539 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
1540 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
1541 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
1542 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
1543 // .. .. reg_arb_set_hpr_rd_portn = 0x0
1544 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
1545 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
1547 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
1548 // .. .. reg_ddrc_lpddr2 = 0x0
1549 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
1550 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1551 // .. .. reg_ddrc_derate_enable = 0x0
1552 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
1553 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1554 // .. .. reg_ddrc_mr4_margin = 0x0
1555 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
1556 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
1558 EMIT_MASKWRITE(0XF80062A8, 0x00000FF5U ,0x00000000U),
1559 // .. .. reg_ddrc_mr4_read_interval = 0x0
1560 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
1561 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
1563 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
1564 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
1565 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
1566 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
1567 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
1568 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
1569 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
1570 // .. .. reg_ddrc_t_mrw = 0x5
1571 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
1572 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
1574 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
1575 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
1576 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
1577 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
1578 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
1579 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
1580 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
1582 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
1583 // .. .. START: POLL ON DCI STATUS
1585 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
1586 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
1588 EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
1589 // .. .. FINISH: POLL ON DCI STATUS
1590 // .. .. START: UNLOCK DDR
1591 // .. .. reg_ddrc_soft_rstb = 0x1
1592 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
1593 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1594 // .. .. reg_ddrc_powerdown_en = 0x0
1595 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
1596 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
1597 // .. .. reg_ddrc_data_bus_width = 0x0
1598 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
1599 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
1600 // .. .. reg_ddrc_burst8_refresh = 0x0
1601 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
1602 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
1603 // .. .. reg_ddrc_rdwr_idle_gap = 1
1604 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
1605 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
1606 // .. .. reg_ddrc_dis_rd_bypass = 0x0
1607 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
1608 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
1609 // .. .. reg_ddrc_dis_act_bypass = 0x0
1610 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
1611 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
1612 // .. .. reg_ddrc_dis_auto_refresh = 0x0
1613 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
1614 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
1616 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
1617 // .. .. FINISH: UNLOCK DDR
1618 // .. .. START: CHECK DDR STATUS
1619 // .. .. ddrc_reg_operating_mode = 1
1620 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
1621 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
1623 EMIT_MASKPOLL(0XF8006054, 0x00000007U),
1624 // .. .. FINISH: CHECK DDR STATUS
1625 // .. FINISH: DDR INITIALIZATION
1633 unsigned long ps7_mio_init_data_3_0[] = {
1635 // .. START: SLCR SETTINGS
1636 // .. UNLOCK_KEY = 0XDF0D
1637 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
1638 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
1640 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
1641 // .. FINISH: SLCR SETTINGS
1642 // .. START: OCM REMAPPING
1644 // .. ==> 0XF8000B00[0:0] = 0x00000001U
1645 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
1646 // .. VREF_SEL = 0x0
1647 // .. ==> 0XF8000B00[6:4] = 0x00000000U
1648 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
1650 EMIT_MASKWRITE(0XF8000B00, 0x00000071U ,0x00000001U),
1651 // .. FINISH: OCM REMAPPING
1652 // .. START: DDRIOB SETTINGS
1653 // .. reserved_INP_POWER = 0x0
1654 // .. ==> 0XF8000B40[0:0] = 0x00000000U
1655 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1656 // .. INP_TYPE = 0x0
1657 // .. ==> 0XF8000B40[2:1] = 0x00000000U
1658 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1659 // .. DCI_UPDATE_B = 0x0
1660 // .. ==> 0XF8000B40[3:3] = 0x00000000U
1661 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1663 // .. ==> 0XF8000B40[4:4] = 0x00000000U
1664 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1665 // .. DCI_TYPE = 0x0
1666 // .. ==> 0XF8000B40[6:5] = 0x00000000U
1667 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1668 // .. IBUF_DISABLE_MODE = 0x0
1669 // .. ==> 0XF8000B40[7:7] = 0x00000000U
1670 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1671 // .. TERM_DISABLE_MODE = 0x0
1672 // .. ==> 0XF8000B40[8:8] = 0x00000000U
1673 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1674 // .. OUTPUT_EN = 0x3
1675 // .. ==> 0XF8000B40[10:9] = 0x00000003U
1676 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1677 // .. PULLUP_EN = 0x0
1678 // .. ==> 0XF8000B40[11:11] = 0x00000000U
1679 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1681 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
1682 // .. reserved_INP_POWER = 0x0
1683 // .. ==> 0XF8000B44[0:0] = 0x00000000U
1684 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1685 // .. INP_TYPE = 0x0
1686 // .. ==> 0XF8000B44[2:1] = 0x00000000U
1687 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1688 // .. DCI_UPDATE_B = 0x0
1689 // .. ==> 0XF8000B44[3:3] = 0x00000000U
1690 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1692 // .. ==> 0XF8000B44[4:4] = 0x00000000U
1693 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1694 // .. DCI_TYPE = 0x0
1695 // .. ==> 0XF8000B44[6:5] = 0x00000000U
1696 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1697 // .. IBUF_DISABLE_MODE = 0x0
1698 // .. ==> 0XF8000B44[7:7] = 0x00000000U
1699 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1700 // .. TERM_DISABLE_MODE = 0x0
1701 // .. ==> 0XF8000B44[8:8] = 0x00000000U
1702 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1703 // .. OUTPUT_EN = 0x3
1704 // .. ==> 0XF8000B44[10:9] = 0x00000003U
1705 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1706 // .. PULLUP_EN = 0x0
1707 // .. ==> 0XF8000B44[11:11] = 0x00000000U
1708 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1710 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
1711 // .. reserved_INP_POWER = 0x0
1712 // .. ==> 0XF8000B48[0:0] = 0x00000000U
1713 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1714 // .. INP_TYPE = 0x1
1715 // .. ==> 0XF8000B48[2:1] = 0x00000001U
1716 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
1717 // .. DCI_UPDATE_B = 0x0
1718 // .. ==> 0XF8000B48[3:3] = 0x00000000U
1719 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1721 // .. ==> 0XF8000B48[4:4] = 0x00000001U
1722 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1723 // .. DCI_TYPE = 0x3
1724 // .. ==> 0XF8000B48[6:5] = 0x00000003U
1725 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1726 // .. IBUF_DISABLE_MODE = 0
1727 // .. ==> 0XF8000B48[7:7] = 0x00000000U
1728 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1729 // .. TERM_DISABLE_MODE = 0
1730 // .. ==> 0XF8000B48[8:8] = 0x00000000U
1731 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1732 // .. OUTPUT_EN = 0x3
1733 // .. ==> 0XF8000B48[10:9] = 0x00000003U
1734 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1735 // .. PULLUP_EN = 0x0
1736 // .. ==> 0XF8000B48[11:11] = 0x00000000U
1737 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1739 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
1740 // .. reserved_INP_POWER = 0x0
1741 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
1742 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1743 // .. INP_TYPE = 0x1
1744 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
1745 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
1746 // .. DCI_UPDATE_B = 0x0
1747 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
1748 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1750 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
1751 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1752 // .. DCI_TYPE = 0x3
1753 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
1754 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1755 // .. IBUF_DISABLE_MODE = 0
1756 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
1757 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1758 // .. TERM_DISABLE_MODE = 0
1759 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
1760 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1761 // .. OUTPUT_EN = 0x3
1762 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
1763 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1764 // .. PULLUP_EN = 0x0
1765 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
1766 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1768 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
1769 // .. reserved_INP_POWER = 0x0
1770 // .. ==> 0XF8000B50[0:0] = 0x00000000U
1771 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1772 // .. INP_TYPE = 0x2
1773 // .. ==> 0XF8000B50[2:1] = 0x00000002U
1774 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
1775 // .. DCI_UPDATE_B = 0x0
1776 // .. ==> 0XF8000B50[3:3] = 0x00000000U
1777 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1779 // .. ==> 0XF8000B50[4:4] = 0x00000001U
1780 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1781 // .. DCI_TYPE = 0x3
1782 // .. ==> 0XF8000B50[6:5] = 0x00000003U
1783 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1784 // .. IBUF_DISABLE_MODE = 0
1785 // .. ==> 0XF8000B50[7:7] = 0x00000000U
1786 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1787 // .. TERM_DISABLE_MODE = 0
1788 // .. ==> 0XF8000B50[8:8] = 0x00000000U
1789 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1790 // .. OUTPUT_EN = 0x3
1791 // .. ==> 0XF8000B50[10:9] = 0x00000003U
1792 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1793 // .. PULLUP_EN = 0x0
1794 // .. ==> 0XF8000B50[11:11] = 0x00000000U
1795 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1797 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
1798 // .. reserved_INP_POWER = 0x0
1799 // .. ==> 0XF8000B54[0:0] = 0x00000000U
1800 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1801 // .. INP_TYPE = 0x2
1802 // .. ==> 0XF8000B54[2:1] = 0x00000002U
1803 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
1804 // .. DCI_UPDATE_B = 0x0
1805 // .. ==> 0XF8000B54[3:3] = 0x00000000U
1806 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1808 // .. ==> 0XF8000B54[4:4] = 0x00000001U
1809 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
1810 // .. DCI_TYPE = 0x3
1811 // .. ==> 0XF8000B54[6:5] = 0x00000003U
1812 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
1813 // .. IBUF_DISABLE_MODE = 0
1814 // .. ==> 0XF8000B54[7:7] = 0x00000000U
1815 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1816 // .. TERM_DISABLE_MODE = 0
1817 // .. ==> 0XF8000B54[8:8] = 0x00000000U
1818 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1819 // .. OUTPUT_EN = 0x3
1820 // .. ==> 0XF8000B54[10:9] = 0x00000003U
1821 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1822 // .. PULLUP_EN = 0x0
1823 // .. ==> 0XF8000B54[11:11] = 0x00000000U
1824 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1826 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
1827 // .. reserved_INP_POWER = 0x0
1828 // .. ==> 0XF8000B58[0:0] = 0x00000000U
1829 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
1830 // .. INP_TYPE = 0x0
1831 // .. ==> 0XF8000B58[2:1] = 0x00000000U
1832 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
1833 // .. DCI_UPDATE_B = 0x0
1834 // .. ==> 0XF8000B58[3:3] = 0x00000000U
1835 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
1837 // .. ==> 0XF8000B58[4:4] = 0x00000000U
1838 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
1839 // .. DCI_TYPE = 0x0
1840 // .. ==> 0XF8000B58[6:5] = 0x00000000U
1841 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1842 // .. IBUF_DISABLE_MODE = 0x0
1843 // .. ==> 0XF8000B58[7:7] = 0x00000000U
1844 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
1845 // .. TERM_DISABLE_MODE = 0x0
1846 // .. ==> 0XF8000B58[8:8] = 0x00000000U
1847 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
1848 // .. OUTPUT_EN = 0x3
1849 // .. ==> 0XF8000B58[10:9] = 0x00000003U
1850 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
1851 // .. PULLUP_EN = 0x0
1852 // .. ==> 0XF8000B58[11:11] = 0x00000000U
1853 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
1855 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
1856 // .. reserved_DRIVE_P = 0x1c
1857 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
1858 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1859 // .. reserved_DRIVE_N = 0xc
1860 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
1861 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1862 // .. reserved_SLEW_P = 0x3
1863 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
1864 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
1865 // .. reserved_SLEW_N = 0x3
1866 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
1867 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
1868 // .. reserved_GTL = 0x0
1869 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
1870 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1871 // .. reserved_RTERM = 0x0
1872 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
1873 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1875 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
1876 // .. reserved_DRIVE_P = 0x1c
1877 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
1878 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1879 // .. reserved_DRIVE_N = 0xc
1880 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
1881 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1882 // .. reserved_SLEW_P = 0x6
1883 // .. ==> 0XF8000B60[18:14] = 0x00000006U
1884 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1885 // .. reserved_SLEW_N = 0x1f
1886 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
1887 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1888 // .. reserved_GTL = 0x0
1889 // .. ==> 0XF8000B60[26:24] = 0x00000000U
1890 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1891 // .. reserved_RTERM = 0x0
1892 // .. ==> 0XF8000B60[31:27] = 0x00000000U
1893 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1895 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
1896 // .. reserved_DRIVE_P = 0x1c
1897 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
1898 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1899 // .. reserved_DRIVE_N = 0xc
1900 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
1901 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1902 // .. reserved_SLEW_P = 0x6
1903 // .. ==> 0XF8000B64[18:14] = 0x00000006U
1904 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1905 // .. reserved_SLEW_N = 0x1f
1906 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
1907 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1908 // .. reserved_GTL = 0x0
1909 // .. ==> 0XF8000B64[26:24] = 0x00000000U
1910 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1911 // .. reserved_RTERM = 0x0
1912 // .. ==> 0XF8000B64[31:27] = 0x00000000U
1913 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1915 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
1916 // .. reserved_DRIVE_P = 0x1c
1917 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
1918 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
1919 // .. reserved_DRIVE_N = 0xc
1920 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
1921 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
1922 // .. reserved_SLEW_P = 0x6
1923 // .. ==> 0XF8000B68[18:14] = 0x00000006U
1924 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
1925 // .. reserved_SLEW_N = 0x1f
1926 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
1927 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
1928 // .. reserved_GTL = 0x0
1929 // .. ==> 0XF8000B68[26:24] = 0x00000000U
1930 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
1931 // .. reserved_RTERM = 0x0
1932 // .. ==> 0XF8000B68[31:27] = 0x00000000U
1933 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
1935 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
1936 // .. VREF_INT_EN = 0x1
1937 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
1938 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
1939 // .. VREF_SEL = 0x4
1940 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
1941 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
1942 // .. VREF_EXT_EN = 0x0
1943 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
1944 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
1945 // .. reserved_VREF_PULLUP_EN = 0x0
1946 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
1947 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
1948 // .. REFIO_EN = 0x1
1949 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
1950 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
1951 // .. reserved_REFIO_TEST = 0x0
1952 // .. ==> 0XF8000B6C[11:10] = 0x00000000U
1953 // .. ==> MASK : 0x00000C00U VAL : 0x00000000U
1954 // .. reserved_REFIO_PULLUP_EN = 0x0
1955 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
1956 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
1957 // .. reserved_DRST_B_PULLUP_EN = 0x0
1958 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
1959 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
1960 // .. reserved_CKE_PULLUP_EN = 0x0
1961 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
1962 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
1964 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000209U),
1965 // .. .. START: ASSERT RESET
1967 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1968 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1970 EMIT_MASKWRITE(0XF8000B70, 0x00000001U ,0x00000001U),
1971 // .. .. FINISH: ASSERT RESET
1972 // .. .. START: DEASSERT RESET
1974 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
1975 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
1976 // .. .. reserved_VRN_OUT = 0x1
1977 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1978 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
1980 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
1981 // .. .. FINISH: DEASSERT RESET
1982 // .. .. RESET = 0x1
1983 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
1984 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
1985 // .. .. ENABLE = 0x1
1986 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
1987 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
1988 // .. .. reserved_VRP_TRI = 0x0
1989 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
1990 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
1991 // .. .. reserved_VRN_TRI = 0x0
1992 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
1993 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
1994 // .. .. reserved_VRP_OUT = 0x0
1995 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
1996 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
1997 // .. .. reserved_VRN_OUT = 0x1
1998 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
1999 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
2000 // .. .. NREF_OPT1 = 0x0
2001 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
2002 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
2003 // .. .. NREF_OPT2 = 0x0
2004 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
2005 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
2006 // .. .. NREF_OPT4 = 0x1
2007 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
2008 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
2009 // .. .. PREF_OPT1 = 0x0
2010 // .. .. ==> 0XF8000B70[15:14] = 0x00000000U
2011 // .. .. ==> MASK : 0x0000C000U VAL : 0x00000000U
2012 // .. .. PREF_OPT2 = 0x0
2013 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
2014 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
2015 // .. .. UPDATE_CONTROL = 0x0
2016 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
2017 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
2018 // .. .. reserved_INIT_COMPLETE = 0x0
2019 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
2020 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
2021 // .. .. reserved_TST_CLK = 0x0
2022 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
2023 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
2024 // .. .. reserved_TST_HLN = 0x0
2025 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
2026 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
2027 // .. .. reserved_TST_HLP = 0x0
2028 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
2029 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
2030 // .. .. reserved_TST_RST = 0x0
2031 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
2032 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
2033 // .. .. reserved_INT_DCI_EN = 0x0
2034 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
2035 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
2037 EMIT_MASKWRITE(0XF8000B70, 0x07FEFFFFU ,0x00000823U),
2038 // .. FINISH: DDRIOB SETTINGS
2039 // .. START: MIO PROGRAMMING
2040 // .. TRI_ENABLE = 1
2041 // .. ==> 0XF8000700[0:0] = 0x00000001U
2042 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2044 // .. ==> 0XF8000700[8:8] = 0x00000000U
2045 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2047 // .. ==> 0XF8000700[11:9] = 0x00000001U
2048 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2050 // .. ==> 0XF8000700[12:12] = 0x00000001U
2051 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2052 // .. DisableRcvr = 0
2053 // .. ==> 0XF8000700[13:13] = 0x00000000U
2054 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2056 EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
2057 // .. TRI_ENABLE = 0
2058 // .. ==> 0XF8000704[0:0] = 0x00000000U
2059 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2061 // .. ==> 0XF8000704[1:1] = 0x00000001U
2062 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2064 // .. ==> 0XF8000704[2:2] = 0x00000000U
2065 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2067 // .. ==> 0XF8000704[4:3] = 0x00000000U
2068 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2070 // .. ==> 0XF8000704[7:5] = 0x00000000U
2071 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2073 // .. ==> 0XF8000704[8:8] = 0x00000000U
2074 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2076 // .. ==> 0XF8000704[11:9] = 0x00000001U
2077 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2079 // .. ==> 0XF8000704[12:12] = 0x00000001U
2080 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2081 // .. DisableRcvr = 0
2082 // .. ==> 0XF8000704[13:13] = 0x00000000U
2083 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2085 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
2086 // .. TRI_ENABLE = 0
2087 // .. ==> 0XF8000708[0:0] = 0x00000000U
2088 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2090 // .. ==> 0XF8000708[1:1] = 0x00000001U
2091 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2093 // .. ==> 0XF8000708[2:2] = 0x00000000U
2094 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2096 // .. ==> 0XF8000708[4:3] = 0x00000000U
2097 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2099 // .. ==> 0XF8000708[7:5] = 0x00000000U
2100 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2102 // .. ==> 0XF8000708[8:8] = 0x00000000U
2103 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2105 // .. ==> 0XF8000708[11:9] = 0x00000001U
2106 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2108 // .. ==> 0XF8000708[12:12] = 0x00000000U
2109 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2110 // .. DisableRcvr = 0
2111 // .. ==> 0XF8000708[13:13] = 0x00000000U
2112 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2114 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
2115 // .. TRI_ENABLE = 0
2116 // .. ==> 0XF800070C[0:0] = 0x00000000U
2117 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2119 // .. ==> 0XF800070C[1:1] = 0x00000001U
2120 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2122 // .. ==> 0XF800070C[2:2] = 0x00000000U
2123 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2125 // .. ==> 0XF800070C[4:3] = 0x00000000U
2126 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2128 // .. ==> 0XF800070C[7:5] = 0x00000000U
2129 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2131 // .. ==> 0XF800070C[8:8] = 0x00000000U
2132 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2134 // .. ==> 0XF800070C[11:9] = 0x00000001U
2135 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2137 // .. ==> 0XF800070C[12:12] = 0x00000000U
2138 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2139 // .. DisableRcvr = 0
2140 // .. ==> 0XF800070C[13:13] = 0x00000000U
2141 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2143 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
2144 // .. TRI_ENABLE = 0
2145 // .. ==> 0XF8000710[0:0] = 0x00000000U
2146 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2148 // .. ==> 0XF8000710[1:1] = 0x00000001U
2149 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2151 // .. ==> 0XF8000710[2:2] = 0x00000000U
2152 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2154 // .. ==> 0XF8000710[4:3] = 0x00000000U
2155 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2157 // .. ==> 0XF8000710[7:5] = 0x00000000U
2158 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2160 // .. ==> 0XF8000710[8:8] = 0x00000000U
2161 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2163 // .. ==> 0XF8000710[11:9] = 0x00000001U
2164 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2166 // .. ==> 0XF8000710[12:12] = 0x00000000U
2167 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2168 // .. DisableRcvr = 0
2169 // .. ==> 0XF8000710[13:13] = 0x00000000U
2170 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2172 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
2173 // .. TRI_ENABLE = 0
2174 // .. ==> 0XF8000714[0:0] = 0x00000000U
2175 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2177 // .. ==> 0XF8000714[1:1] = 0x00000001U
2178 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2180 // .. ==> 0XF8000714[2:2] = 0x00000000U
2181 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2183 // .. ==> 0XF8000714[4:3] = 0x00000000U
2184 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2186 // .. ==> 0XF8000714[7:5] = 0x00000000U
2187 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2189 // .. ==> 0XF8000714[8:8] = 0x00000000U
2190 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2192 // .. ==> 0XF8000714[11:9] = 0x00000001U
2193 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2195 // .. ==> 0XF8000714[12:12] = 0x00000000U
2196 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2197 // .. DisableRcvr = 0
2198 // .. ==> 0XF8000714[13:13] = 0x00000000U
2199 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2201 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
2202 // .. TRI_ENABLE = 0
2203 // .. ==> 0XF8000718[0:0] = 0x00000000U
2204 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2206 // .. ==> 0XF8000718[1:1] = 0x00000001U
2207 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2209 // .. ==> 0XF8000718[2:2] = 0x00000000U
2210 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2212 // .. ==> 0XF8000718[4:3] = 0x00000000U
2213 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2215 // .. ==> 0XF8000718[7:5] = 0x00000000U
2216 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2218 // .. ==> 0XF8000718[8:8] = 0x00000000U
2219 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2221 // .. ==> 0XF8000718[11:9] = 0x00000001U
2222 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2224 // .. ==> 0XF8000718[12:12] = 0x00000000U
2225 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2226 // .. DisableRcvr = 0
2227 // .. ==> 0XF8000718[13:13] = 0x00000000U
2228 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2230 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
2231 // .. TRI_ENABLE = 0
2232 // .. ==> 0XF800071C[0:0] = 0x00000000U
2233 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2235 // .. ==> 0XF800071C[1:1] = 0x00000000U
2236 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2238 // .. ==> 0XF800071C[2:2] = 0x00000000U
2239 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2241 // .. ==> 0XF800071C[4:3] = 0x00000000U
2242 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2244 // .. ==> 0XF800071C[7:5] = 0x00000000U
2245 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2247 // .. ==> 0XF800071C[8:8] = 0x00000000U
2248 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2250 // .. ==> 0XF800071C[11:9] = 0x00000001U
2251 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2253 // .. ==> 0XF800071C[12:12] = 0x00000000U
2254 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2255 // .. DisableRcvr = 0
2256 // .. ==> 0XF800071C[13:13] = 0x00000000U
2257 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2259 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
2260 // .. TRI_ENABLE = 0
2261 // .. ==> 0XF8000720[0:0] = 0x00000000U
2262 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2264 // .. ==> 0XF8000720[1:1] = 0x00000001U
2265 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2267 // .. ==> 0XF8000720[2:2] = 0x00000000U
2268 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2270 // .. ==> 0XF8000720[4:3] = 0x00000000U
2271 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2273 // .. ==> 0XF8000720[7:5] = 0x00000000U
2274 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2276 // .. ==> 0XF8000720[8:8] = 0x00000000U
2277 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2279 // .. ==> 0XF8000720[11:9] = 0x00000001U
2280 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2282 // .. ==> 0XF8000720[12:12] = 0x00000000U
2283 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2284 // .. DisableRcvr = 0
2285 // .. ==> 0XF8000720[13:13] = 0x00000000U
2286 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2288 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
2289 // .. TRI_ENABLE = 0
2290 // .. ==> 0XF8000724[0:0] = 0x00000000U
2291 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2293 // .. ==> 0XF8000724[1:1] = 0x00000000U
2294 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2296 // .. ==> 0XF8000724[2:2] = 0x00000000U
2297 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2299 // .. ==> 0XF8000724[4:3] = 0x00000000U
2300 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2302 // .. ==> 0XF8000724[7:5] = 0x00000000U
2303 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2305 // .. ==> 0XF8000724[8:8] = 0x00000000U
2306 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2308 // .. ==> 0XF8000724[11:9] = 0x00000001U
2309 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2311 // .. ==> 0XF8000724[12:12] = 0x00000001U
2312 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2313 // .. DisableRcvr = 0
2314 // .. ==> 0XF8000724[13:13] = 0x00000000U
2315 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2317 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
2318 // .. TRI_ENABLE = 0
2319 // .. ==> 0XF8000728[0:0] = 0x00000000U
2320 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2322 // .. ==> 0XF8000728[1:1] = 0x00000000U
2323 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2325 // .. ==> 0XF8000728[2:2] = 0x00000000U
2326 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2328 // .. ==> 0XF8000728[4:3] = 0x00000000U
2329 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2331 // .. ==> 0XF8000728[7:5] = 0x00000000U
2332 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2334 // .. ==> 0XF8000728[8:8] = 0x00000000U
2335 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2337 // .. ==> 0XF8000728[11:9] = 0x00000001U
2338 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2340 // .. ==> 0XF8000728[12:12] = 0x00000001U
2341 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2342 // .. DisableRcvr = 0
2343 // .. ==> 0XF8000728[13:13] = 0x00000000U
2344 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2346 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
2347 // .. TRI_ENABLE = 0
2348 // .. ==> 0XF800072C[0:0] = 0x00000000U
2349 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2351 // .. ==> 0XF800072C[1:1] = 0x00000000U
2352 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2354 // .. ==> 0XF800072C[2:2] = 0x00000000U
2355 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2357 // .. ==> 0XF800072C[4:3] = 0x00000000U
2358 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2360 // .. ==> 0XF800072C[7:5] = 0x00000000U
2361 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2363 // .. ==> 0XF800072C[8:8] = 0x00000000U
2364 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2366 // .. ==> 0XF800072C[11:9] = 0x00000001U
2367 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2369 // .. ==> 0XF800072C[12:12] = 0x00000001U
2370 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2371 // .. DisableRcvr = 0
2372 // .. ==> 0XF800072C[13:13] = 0x00000000U
2373 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2375 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
2376 // .. TRI_ENABLE = 0
2377 // .. ==> 0XF8000730[0:0] = 0x00000000U
2378 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2380 // .. ==> 0XF8000730[1:1] = 0x00000000U
2381 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2383 // .. ==> 0XF8000730[2:2] = 0x00000000U
2384 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2386 // .. ==> 0XF8000730[4:3] = 0x00000000U
2387 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2389 // .. ==> 0XF8000730[7:5] = 0x00000000U
2390 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2392 // .. ==> 0XF8000730[8:8] = 0x00000000U
2393 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2395 // .. ==> 0XF8000730[11:9] = 0x00000001U
2396 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2398 // .. ==> 0XF8000730[12:12] = 0x00000001U
2399 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2400 // .. DisableRcvr = 0
2401 // .. ==> 0XF8000730[13:13] = 0x00000000U
2402 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2404 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
2405 // .. TRI_ENABLE = 0
2406 // .. ==> 0XF8000734[0:0] = 0x00000000U
2407 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2409 // .. ==> 0XF8000734[1:1] = 0x00000000U
2410 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2412 // .. ==> 0XF8000734[2:2] = 0x00000000U
2413 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2415 // .. ==> 0XF8000734[4:3] = 0x00000000U
2416 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2418 // .. ==> 0XF8000734[7:5] = 0x00000000U
2419 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2421 // .. ==> 0XF8000734[8:8] = 0x00000000U
2422 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2424 // .. ==> 0XF8000734[11:9] = 0x00000001U
2425 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2427 // .. ==> 0XF8000734[12:12] = 0x00000001U
2428 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2429 // .. DisableRcvr = 0
2430 // .. ==> 0XF8000734[13:13] = 0x00000000U
2431 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2433 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
2434 // .. TRI_ENABLE = 0
2435 // .. ==> 0XF8000738[0:0] = 0x00000000U
2436 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2438 // .. ==> 0XF8000738[1:1] = 0x00000000U
2439 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2441 // .. ==> 0XF8000738[2:2] = 0x00000000U
2442 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2444 // .. ==> 0XF8000738[4:3] = 0x00000000U
2445 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2447 // .. ==> 0XF8000738[7:5] = 0x00000000U
2448 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2450 // .. ==> 0XF8000738[8:8] = 0x00000000U
2451 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2453 // .. ==> 0XF8000738[11:9] = 0x00000001U
2454 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2456 // .. ==> 0XF8000738[12:12] = 0x00000001U
2457 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2458 // .. DisableRcvr = 0
2459 // .. ==> 0XF8000738[13:13] = 0x00000000U
2460 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2462 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
2463 // .. TRI_ENABLE = 1
2464 // .. ==> 0XF800073C[0:0] = 0x00000001U
2465 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2467 // .. ==> 0XF800073C[8:8] = 0x00000000U
2468 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2470 // .. ==> 0XF800073C[11:9] = 0x00000001U
2471 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2473 // .. ==> 0XF800073C[12:12] = 0x00000001U
2474 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
2475 // .. DisableRcvr = 0
2476 // .. ==> 0XF800073C[13:13] = 0x00000000U
2477 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2479 EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
2480 // .. TRI_ENABLE = 0
2481 // .. ==> 0XF8000740[0:0] = 0x00000000U
2482 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2484 // .. ==> 0XF8000740[1:1] = 0x00000001U
2485 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2487 // .. ==> 0XF8000740[2:2] = 0x00000000U
2488 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2490 // .. ==> 0XF8000740[4:3] = 0x00000000U
2491 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2493 // .. ==> 0XF8000740[7:5] = 0x00000000U
2494 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2496 // .. ==> 0XF8000740[8:8] = 0x00000000U
2497 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2499 // .. ==> 0XF8000740[11:9] = 0x00000004U
2500 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2502 // .. ==> 0XF8000740[12:12] = 0x00000000U
2503 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2504 // .. DisableRcvr = 1
2505 // .. ==> 0XF8000740[13:13] = 0x00000001U
2506 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2508 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
2509 // .. TRI_ENABLE = 0
2510 // .. ==> 0XF8000744[0:0] = 0x00000000U
2511 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2513 // .. ==> 0XF8000744[1:1] = 0x00000001U
2514 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2516 // .. ==> 0XF8000744[2:2] = 0x00000000U
2517 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2519 // .. ==> 0XF8000744[4:3] = 0x00000000U
2520 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2522 // .. ==> 0XF8000744[7:5] = 0x00000000U
2523 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2525 // .. ==> 0XF8000744[8:8] = 0x00000000U
2526 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2528 // .. ==> 0XF8000744[11:9] = 0x00000004U
2529 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2531 // .. ==> 0XF8000744[12:12] = 0x00000000U
2532 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2533 // .. DisableRcvr = 1
2534 // .. ==> 0XF8000744[13:13] = 0x00000001U
2535 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2537 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
2538 // .. TRI_ENABLE = 0
2539 // .. ==> 0XF8000748[0:0] = 0x00000000U
2540 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2542 // .. ==> 0XF8000748[1:1] = 0x00000001U
2543 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2545 // .. ==> 0XF8000748[2:2] = 0x00000000U
2546 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2548 // .. ==> 0XF8000748[4:3] = 0x00000000U
2549 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2551 // .. ==> 0XF8000748[7:5] = 0x00000000U
2552 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2554 // .. ==> 0XF8000748[8:8] = 0x00000000U
2555 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2557 // .. ==> 0XF8000748[11:9] = 0x00000004U
2558 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2560 // .. ==> 0XF8000748[12:12] = 0x00000000U
2561 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2562 // .. DisableRcvr = 1
2563 // .. ==> 0XF8000748[13:13] = 0x00000001U
2564 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2566 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
2567 // .. TRI_ENABLE = 0
2568 // .. ==> 0XF800074C[0:0] = 0x00000000U
2569 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2571 // .. ==> 0XF800074C[1:1] = 0x00000001U
2572 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2574 // .. ==> 0XF800074C[2:2] = 0x00000000U
2575 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2577 // .. ==> 0XF800074C[4:3] = 0x00000000U
2578 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2580 // .. ==> 0XF800074C[7:5] = 0x00000000U
2581 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2583 // .. ==> 0XF800074C[8:8] = 0x00000000U
2584 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2586 // .. ==> 0XF800074C[11:9] = 0x00000004U
2587 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2589 // .. ==> 0XF800074C[12:12] = 0x00000000U
2590 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2591 // .. DisableRcvr = 1
2592 // .. ==> 0XF800074C[13:13] = 0x00000001U
2593 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2595 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
2596 // .. TRI_ENABLE = 0
2597 // .. ==> 0XF8000750[0:0] = 0x00000000U
2598 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2600 // .. ==> 0XF8000750[1:1] = 0x00000001U
2601 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2603 // .. ==> 0XF8000750[2:2] = 0x00000000U
2604 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2606 // .. ==> 0XF8000750[4:3] = 0x00000000U
2607 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2609 // .. ==> 0XF8000750[7:5] = 0x00000000U
2610 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2612 // .. ==> 0XF8000750[8:8] = 0x00000000U
2613 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2615 // .. ==> 0XF8000750[11:9] = 0x00000004U
2616 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2618 // .. ==> 0XF8000750[12:12] = 0x00000000U
2619 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2620 // .. DisableRcvr = 1
2621 // .. ==> 0XF8000750[13:13] = 0x00000001U
2622 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2624 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
2625 // .. TRI_ENABLE = 0
2626 // .. ==> 0XF8000754[0:0] = 0x00000000U
2627 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2629 // .. ==> 0XF8000754[1:1] = 0x00000001U
2630 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2632 // .. ==> 0XF8000754[2:2] = 0x00000000U
2633 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2635 // .. ==> 0XF8000754[4:3] = 0x00000000U
2636 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2638 // .. ==> 0XF8000754[7:5] = 0x00000000U
2639 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2641 // .. ==> 0XF8000754[8:8] = 0x00000000U
2642 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2644 // .. ==> 0XF8000754[11:9] = 0x00000004U
2645 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2647 // .. ==> 0XF8000754[12:12] = 0x00000000U
2648 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2649 // .. DisableRcvr = 1
2650 // .. ==> 0XF8000754[13:13] = 0x00000001U
2651 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
2653 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
2654 // .. TRI_ENABLE = 1
2655 // .. ==> 0XF8000758[0:0] = 0x00000001U
2656 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2658 // .. ==> 0XF8000758[1:1] = 0x00000001U
2659 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2661 // .. ==> 0XF8000758[2:2] = 0x00000000U
2662 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2664 // .. ==> 0XF8000758[4:3] = 0x00000000U
2665 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2667 // .. ==> 0XF8000758[7:5] = 0x00000000U
2668 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2670 // .. ==> 0XF8000758[8:8] = 0x00000000U
2671 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2673 // .. ==> 0XF8000758[11:9] = 0x00000004U
2674 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2676 // .. ==> 0XF8000758[12:12] = 0x00000000U
2677 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2678 // .. DisableRcvr = 0
2679 // .. ==> 0XF8000758[13:13] = 0x00000000U
2680 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2682 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
2683 // .. TRI_ENABLE = 1
2684 // .. ==> 0XF800075C[0:0] = 0x00000001U
2685 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2687 // .. ==> 0XF800075C[1:1] = 0x00000001U
2688 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2690 // .. ==> 0XF800075C[2:2] = 0x00000000U
2691 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2693 // .. ==> 0XF800075C[4:3] = 0x00000000U
2694 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2696 // .. ==> 0XF800075C[7:5] = 0x00000000U
2697 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2699 // .. ==> 0XF800075C[8:8] = 0x00000000U
2700 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2702 // .. ==> 0XF800075C[11:9] = 0x00000004U
2703 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2705 // .. ==> 0XF800075C[12:12] = 0x00000000U
2706 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2707 // .. DisableRcvr = 0
2708 // .. ==> 0XF800075C[13:13] = 0x00000000U
2709 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2711 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
2712 // .. TRI_ENABLE = 1
2713 // .. ==> 0XF8000760[0:0] = 0x00000001U
2714 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2716 // .. ==> 0XF8000760[1:1] = 0x00000001U
2717 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2719 // .. ==> 0XF8000760[2:2] = 0x00000000U
2720 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2722 // .. ==> 0XF8000760[4:3] = 0x00000000U
2723 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2725 // .. ==> 0XF8000760[7:5] = 0x00000000U
2726 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2728 // .. ==> 0XF8000760[8:8] = 0x00000000U
2729 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2731 // .. ==> 0XF8000760[11:9] = 0x00000004U
2732 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2734 // .. ==> 0XF8000760[12:12] = 0x00000000U
2735 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2736 // .. DisableRcvr = 0
2737 // .. ==> 0XF8000760[13:13] = 0x00000000U
2738 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2740 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
2741 // .. TRI_ENABLE = 1
2742 // .. ==> 0XF8000764[0:0] = 0x00000001U
2743 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2745 // .. ==> 0XF8000764[1:1] = 0x00000001U
2746 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2748 // .. ==> 0XF8000764[2:2] = 0x00000000U
2749 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2751 // .. ==> 0XF8000764[4:3] = 0x00000000U
2752 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2754 // .. ==> 0XF8000764[7:5] = 0x00000000U
2755 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2757 // .. ==> 0XF8000764[8:8] = 0x00000000U
2758 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2760 // .. ==> 0XF8000764[11:9] = 0x00000004U
2761 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2763 // .. ==> 0XF8000764[12:12] = 0x00000000U
2764 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2765 // .. DisableRcvr = 0
2766 // .. ==> 0XF8000764[13:13] = 0x00000000U
2767 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2769 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
2770 // .. TRI_ENABLE = 1
2771 // .. ==> 0XF8000768[0:0] = 0x00000001U
2772 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2774 // .. ==> 0XF8000768[1:1] = 0x00000001U
2775 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2777 // .. ==> 0XF8000768[2:2] = 0x00000000U
2778 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2780 // .. ==> 0XF8000768[4:3] = 0x00000000U
2781 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2783 // .. ==> 0XF8000768[7:5] = 0x00000000U
2784 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2786 // .. ==> 0XF8000768[8:8] = 0x00000000U
2787 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2789 // .. ==> 0XF8000768[11:9] = 0x00000004U
2790 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2792 // .. ==> 0XF8000768[12:12] = 0x00000000U
2793 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2794 // .. DisableRcvr = 0
2795 // .. ==> 0XF8000768[13:13] = 0x00000000U
2796 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2798 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
2799 // .. TRI_ENABLE = 1
2800 // .. ==> 0XF800076C[0:0] = 0x00000001U
2801 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2803 // .. ==> 0XF800076C[1:1] = 0x00000001U
2804 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
2806 // .. ==> 0XF800076C[2:2] = 0x00000000U
2807 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
2809 // .. ==> 0XF800076C[4:3] = 0x00000000U
2810 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2812 // .. ==> 0XF800076C[7:5] = 0x00000000U
2813 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2815 // .. ==> 0XF800076C[8:8] = 0x00000000U
2816 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2818 // .. ==> 0XF800076C[11:9] = 0x00000004U
2819 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
2821 // .. ==> 0XF800076C[12:12] = 0x00000000U
2822 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2823 // .. DisableRcvr = 0
2824 // .. ==> 0XF800076C[13:13] = 0x00000000U
2825 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2827 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
2828 // .. TRI_ENABLE = 0
2829 // .. ==> 0XF8000770[0:0] = 0x00000000U
2830 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2832 // .. ==> 0XF8000770[1:1] = 0x00000000U
2833 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2835 // .. ==> 0XF8000770[2:2] = 0x00000001U
2836 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2838 // .. ==> 0XF8000770[4:3] = 0x00000000U
2839 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2841 // .. ==> 0XF8000770[7:5] = 0x00000000U
2842 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2844 // .. ==> 0XF8000770[8:8] = 0x00000000U
2845 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2847 // .. ==> 0XF8000770[11:9] = 0x00000001U
2848 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2850 // .. ==> 0XF8000770[12:12] = 0x00000000U
2851 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2852 // .. DisableRcvr = 0
2853 // .. ==> 0XF8000770[13:13] = 0x00000000U
2854 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2856 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
2857 // .. TRI_ENABLE = 1
2858 // .. ==> 0XF8000774[0:0] = 0x00000001U
2859 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2861 // .. ==> 0XF8000774[1:1] = 0x00000000U
2862 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2864 // .. ==> 0XF8000774[2:2] = 0x00000001U
2865 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2867 // .. ==> 0XF8000774[4:3] = 0x00000000U
2868 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2870 // .. ==> 0XF8000774[7:5] = 0x00000000U
2871 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2873 // .. ==> 0XF8000774[8:8] = 0x00000000U
2874 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2876 // .. ==> 0XF8000774[11:9] = 0x00000001U
2877 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2879 // .. ==> 0XF8000774[12:12] = 0x00000000U
2880 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2881 // .. DisableRcvr = 0
2882 // .. ==> 0XF8000774[13:13] = 0x00000000U
2883 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2885 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
2886 // .. TRI_ENABLE = 0
2887 // .. ==> 0XF8000778[0:0] = 0x00000000U
2888 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2890 // .. ==> 0XF8000778[1:1] = 0x00000000U
2891 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2893 // .. ==> 0XF8000778[2:2] = 0x00000001U
2894 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2896 // .. ==> 0XF8000778[4:3] = 0x00000000U
2897 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2899 // .. ==> 0XF8000778[7:5] = 0x00000000U
2900 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2902 // .. ==> 0XF8000778[8:8] = 0x00000000U
2903 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2905 // .. ==> 0XF8000778[11:9] = 0x00000001U
2906 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2908 // .. ==> 0XF8000778[12:12] = 0x00000000U
2909 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2910 // .. DisableRcvr = 0
2911 // .. ==> 0XF8000778[13:13] = 0x00000000U
2912 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2914 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
2915 // .. TRI_ENABLE = 1
2916 // .. ==> 0XF800077C[0:0] = 0x00000001U
2917 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
2919 // .. ==> 0XF800077C[1:1] = 0x00000000U
2920 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2922 // .. ==> 0XF800077C[2:2] = 0x00000001U
2923 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2925 // .. ==> 0XF800077C[4:3] = 0x00000000U
2926 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2928 // .. ==> 0XF800077C[7:5] = 0x00000000U
2929 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2931 // .. ==> 0XF800077C[8:8] = 0x00000000U
2932 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2934 // .. ==> 0XF800077C[11:9] = 0x00000001U
2935 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2937 // .. ==> 0XF800077C[12:12] = 0x00000000U
2938 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2939 // .. DisableRcvr = 0
2940 // .. ==> 0XF800077C[13:13] = 0x00000000U
2941 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2943 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
2944 // .. TRI_ENABLE = 0
2945 // .. ==> 0XF8000780[0:0] = 0x00000000U
2946 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2948 // .. ==> 0XF8000780[1:1] = 0x00000000U
2949 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2951 // .. ==> 0XF8000780[2:2] = 0x00000001U
2952 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2954 // .. ==> 0XF8000780[4:3] = 0x00000000U
2955 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2957 // .. ==> 0XF8000780[7:5] = 0x00000000U
2958 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2960 // .. ==> 0XF8000780[8:8] = 0x00000000U
2961 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2963 // .. ==> 0XF8000780[11:9] = 0x00000001U
2964 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2966 // .. ==> 0XF8000780[12:12] = 0x00000000U
2967 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2968 // .. DisableRcvr = 0
2969 // .. ==> 0XF8000780[13:13] = 0x00000000U
2970 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
2972 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
2973 // .. TRI_ENABLE = 0
2974 // .. ==> 0XF8000784[0:0] = 0x00000000U
2975 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
2977 // .. ==> 0XF8000784[1:1] = 0x00000000U
2978 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
2980 // .. ==> 0XF8000784[2:2] = 0x00000001U
2981 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
2983 // .. ==> 0XF8000784[4:3] = 0x00000000U
2984 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
2986 // .. ==> 0XF8000784[7:5] = 0x00000000U
2987 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
2989 // .. ==> 0XF8000784[8:8] = 0x00000000U
2990 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
2992 // .. ==> 0XF8000784[11:9] = 0x00000001U
2993 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
2995 // .. ==> 0XF8000784[12:12] = 0x00000000U
2996 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
2997 // .. DisableRcvr = 0
2998 // .. ==> 0XF8000784[13:13] = 0x00000000U
2999 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3001 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
3002 // .. TRI_ENABLE = 0
3003 // .. ==> 0XF8000788[0:0] = 0x00000000U
3004 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3006 // .. ==> 0XF8000788[1:1] = 0x00000000U
3007 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3009 // .. ==> 0XF8000788[2:2] = 0x00000001U
3010 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3012 // .. ==> 0XF8000788[4:3] = 0x00000000U
3013 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3015 // .. ==> 0XF8000788[7:5] = 0x00000000U
3016 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3018 // .. ==> 0XF8000788[8:8] = 0x00000000U
3019 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3021 // .. ==> 0XF8000788[11:9] = 0x00000001U
3022 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3024 // .. ==> 0XF8000788[12:12] = 0x00000000U
3025 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3026 // .. DisableRcvr = 0
3027 // .. ==> 0XF8000788[13:13] = 0x00000000U
3028 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3030 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
3031 // .. TRI_ENABLE = 0
3032 // .. ==> 0XF800078C[0:0] = 0x00000000U
3033 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3035 // .. ==> 0XF800078C[1:1] = 0x00000000U
3036 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3038 // .. ==> 0XF800078C[2:2] = 0x00000001U
3039 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3041 // .. ==> 0XF800078C[4:3] = 0x00000000U
3042 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3044 // .. ==> 0XF800078C[7:5] = 0x00000000U
3045 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3047 // .. ==> 0XF800078C[8:8] = 0x00000000U
3048 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3050 // .. ==> 0XF800078C[11:9] = 0x00000001U
3051 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3053 // .. ==> 0XF800078C[12:12] = 0x00000000U
3054 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3055 // .. DisableRcvr = 0
3056 // .. ==> 0XF800078C[13:13] = 0x00000000U
3057 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3059 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
3060 // .. TRI_ENABLE = 1
3061 // .. ==> 0XF8000790[0:0] = 0x00000001U
3062 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3064 // .. ==> 0XF8000790[1:1] = 0x00000000U
3065 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3067 // .. ==> 0XF8000790[2:2] = 0x00000001U
3068 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3070 // .. ==> 0XF8000790[4:3] = 0x00000000U
3071 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3073 // .. ==> 0XF8000790[7:5] = 0x00000000U
3074 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3076 // .. ==> 0XF8000790[8:8] = 0x00000000U
3077 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3079 // .. ==> 0XF8000790[11:9] = 0x00000001U
3080 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3082 // .. ==> 0XF8000790[12:12] = 0x00000000U
3083 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3084 // .. DisableRcvr = 0
3085 // .. ==> 0XF8000790[13:13] = 0x00000000U
3086 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3088 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
3089 // .. TRI_ENABLE = 0
3090 // .. ==> 0XF8000794[0:0] = 0x00000000U
3091 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3093 // .. ==> 0XF8000794[1:1] = 0x00000000U
3094 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3096 // .. ==> 0XF8000794[2:2] = 0x00000001U
3097 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3099 // .. ==> 0XF8000794[4:3] = 0x00000000U
3100 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3102 // .. ==> 0XF8000794[7:5] = 0x00000000U
3103 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3105 // .. ==> 0XF8000794[8:8] = 0x00000000U
3106 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3108 // .. ==> 0XF8000794[11:9] = 0x00000001U
3109 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3111 // .. ==> 0XF8000794[12:12] = 0x00000000U
3112 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3113 // .. DisableRcvr = 0
3114 // .. ==> 0XF8000794[13:13] = 0x00000000U
3115 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3117 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
3118 // .. TRI_ENABLE = 0
3119 // .. ==> 0XF8000798[0:0] = 0x00000000U
3120 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3122 // .. ==> 0XF8000798[1:1] = 0x00000000U
3123 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3125 // .. ==> 0XF8000798[2:2] = 0x00000001U
3126 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3128 // .. ==> 0XF8000798[4:3] = 0x00000000U
3129 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3131 // .. ==> 0XF8000798[7:5] = 0x00000000U
3132 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3134 // .. ==> 0XF8000798[8:8] = 0x00000000U
3135 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3137 // .. ==> 0XF8000798[11:9] = 0x00000001U
3138 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3140 // .. ==> 0XF8000798[12:12] = 0x00000000U
3141 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3142 // .. DisableRcvr = 0
3143 // .. ==> 0XF8000798[13:13] = 0x00000000U
3144 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3146 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
3147 // .. TRI_ENABLE = 0
3148 // .. ==> 0XF800079C[0:0] = 0x00000000U
3149 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3151 // .. ==> 0XF800079C[1:1] = 0x00000000U
3152 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3154 // .. ==> 0XF800079C[2:2] = 0x00000001U
3155 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3157 // .. ==> 0XF800079C[4:3] = 0x00000000U
3158 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3160 // .. ==> 0XF800079C[7:5] = 0x00000000U
3161 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
3163 // .. ==> 0XF800079C[8:8] = 0x00000000U
3164 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3166 // .. ==> 0XF800079C[11:9] = 0x00000001U
3167 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3169 // .. ==> 0XF800079C[12:12] = 0x00000000U
3170 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3171 // .. DisableRcvr = 0
3172 // .. ==> 0XF800079C[13:13] = 0x00000000U
3173 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3175 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
3176 // .. TRI_ENABLE = 0
3177 // .. ==> 0XF80007A0[0:0] = 0x00000000U
3178 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3180 // .. ==> 0XF80007A0[1:1] = 0x00000000U
3181 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3183 // .. ==> 0XF80007A0[2:2] = 0x00000000U
3184 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3186 // .. ==> 0XF80007A0[4:3] = 0x00000000U
3187 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3189 // .. ==> 0XF80007A0[7:5] = 0x00000004U
3190 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3192 // .. ==> 0XF80007A0[8:8] = 0x00000000U
3193 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3195 // .. ==> 0XF80007A0[11:9] = 0x00000001U
3196 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3198 // .. ==> 0XF80007A0[12:12] = 0x00000000U
3199 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3200 // .. DisableRcvr = 0
3201 // .. ==> 0XF80007A0[13:13] = 0x00000000U
3202 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3204 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
3205 // .. TRI_ENABLE = 0
3206 // .. ==> 0XF80007A4[0:0] = 0x00000000U
3207 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3209 // .. ==> 0XF80007A4[1:1] = 0x00000000U
3210 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3212 // .. ==> 0XF80007A4[2:2] = 0x00000000U
3213 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3215 // .. ==> 0XF80007A4[4:3] = 0x00000000U
3216 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3218 // .. ==> 0XF80007A4[7:5] = 0x00000004U
3219 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3221 // .. ==> 0XF80007A4[8:8] = 0x00000000U
3222 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3224 // .. ==> 0XF80007A4[11:9] = 0x00000001U
3225 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3227 // .. ==> 0XF80007A4[12:12] = 0x00000000U
3228 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3229 // .. DisableRcvr = 0
3230 // .. ==> 0XF80007A4[13:13] = 0x00000000U
3231 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3233 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
3234 // .. TRI_ENABLE = 0
3235 // .. ==> 0XF80007A8[0:0] = 0x00000000U
3236 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3238 // .. ==> 0XF80007A8[1:1] = 0x00000000U
3239 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3241 // .. ==> 0XF80007A8[2:2] = 0x00000000U
3242 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3244 // .. ==> 0XF80007A8[4:3] = 0x00000000U
3245 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3247 // .. ==> 0XF80007A8[7:5] = 0x00000004U
3248 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3250 // .. ==> 0XF80007A8[8:8] = 0x00000000U
3251 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3253 // .. ==> 0XF80007A8[11:9] = 0x00000001U
3254 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3256 // .. ==> 0XF80007A8[12:12] = 0x00000000U
3257 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3258 // .. DisableRcvr = 0
3259 // .. ==> 0XF80007A8[13:13] = 0x00000000U
3260 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3262 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
3263 // .. TRI_ENABLE = 0
3264 // .. ==> 0XF80007AC[0:0] = 0x00000000U
3265 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3267 // .. ==> 0XF80007AC[1:1] = 0x00000000U
3268 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3270 // .. ==> 0XF80007AC[2:2] = 0x00000000U
3271 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3273 // .. ==> 0XF80007AC[4:3] = 0x00000000U
3274 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3276 // .. ==> 0XF80007AC[7:5] = 0x00000004U
3277 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3279 // .. ==> 0XF80007AC[8:8] = 0x00000000U
3280 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3282 // .. ==> 0XF80007AC[11:9] = 0x00000001U
3283 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3285 // .. ==> 0XF80007AC[12:12] = 0x00000000U
3286 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3287 // .. DisableRcvr = 0
3288 // .. ==> 0XF80007AC[13:13] = 0x00000000U
3289 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3291 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
3292 // .. TRI_ENABLE = 0
3293 // .. ==> 0XF80007B0[0:0] = 0x00000000U
3294 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3296 // .. ==> 0XF80007B0[1:1] = 0x00000000U
3297 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3299 // .. ==> 0XF80007B0[2:2] = 0x00000000U
3300 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3302 // .. ==> 0XF80007B0[4:3] = 0x00000000U
3303 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3305 // .. ==> 0XF80007B0[7:5] = 0x00000004U
3306 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3308 // .. ==> 0XF80007B0[8:8] = 0x00000000U
3309 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3311 // .. ==> 0XF80007B0[11:9] = 0x00000001U
3312 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3314 // .. ==> 0XF80007B0[12:12] = 0x00000000U
3315 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3316 // .. DisableRcvr = 0
3317 // .. ==> 0XF80007B0[13:13] = 0x00000000U
3318 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3320 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
3321 // .. TRI_ENABLE = 0
3322 // .. ==> 0XF80007B4[0:0] = 0x00000000U
3323 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3325 // .. ==> 0XF80007B4[1:1] = 0x00000000U
3326 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3328 // .. ==> 0XF80007B4[2:2] = 0x00000000U
3329 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3331 // .. ==> 0XF80007B4[4:3] = 0x00000000U
3332 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3334 // .. ==> 0XF80007B4[7:5] = 0x00000004U
3335 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3337 // .. ==> 0XF80007B4[8:8] = 0x00000000U
3338 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3340 // .. ==> 0XF80007B4[11:9] = 0x00000001U
3341 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3343 // .. ==> 0XF80007B4[12:12] = 0x00000000U
3344 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3345 // .. DisableRcvr = 0
3346 // .. ==> 0XF80007B4[13:13] = 0x00000000U
3347 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3349 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
3350 // .. TRI_ENABLE = 1
3351 // .. ==> 0XF80007B8[0:0] = 0x00000001U
3352 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3354 // .. ==> 0XF80007B8[1:1] = 0x00000000U
3355 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3357 // .. ==> 0XF80007B8[2:2] = 0x00000000U
3358 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3360 // .. ==> 0XF80007B8[4:3] = 0x00000000U
3361 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3363 // .. ==> 0XF80007B8[7:5] = 0x00000001U
3364 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U
3366 // .. ==> 0XF80007B8[8:8] = 0x00000000U
3367 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3369 // .. ==> 0XF80007B8[11:9] = 0x00000001U
3370 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3372 // .. ==> 0XF80007B8[12:12] = 0x00000001U
3373 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
3374 // .. DisableRcvr = 0
3375 // .. ==> 0XF80007B8[13:13] = 0x00000000U
3376 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3378 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
3379 // .. TRI_ENABLE = 0
3380 // .. ==> 0XF80007BC[0:0] = 0x00000000U
3381 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3383 // .. ==> 0XF80007BC[1:1] = 0x00000000U
3384 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3386 // .. ==> 0XF80007BC[2:2] = 0x00000000U
3387 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3389 // .. ==> 0XF80007BC[4:3] = 0x00000000U
3390 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3392 // .. ==> 0XF80007BC[7:5] = 0x00000001U
3393 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U
3395 // .. ==> 0XF80007BC[8:8] = 0x00000000U
3396 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3398 // .. ==> 0XF80007BC[11:9] = 0x00000001U
3399 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3401 // .. ==> 0XF80007BC[12:12] = 0x00000001U
3402 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
3403 // .. DisableRcvr = 0
3404 // .. ==> 0XF80007BC[13:13] = 0x00000000U
3405 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3407 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
3408 // .. TRI_ENABLE = 0
3409 // .. ==> 0XF80007C0[0:0] = 0x00000000U
3410 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3412 // .. ==> 0XF80007C0[1:1] = 0x00000000U
3413 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3415 // .. ==> 0XF80007C0[2:2] = 0x00000000U
3416 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3418 // .. ==> 0XF80007C0[4:3] = 0x00000000U
3419 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3421 // .. ==> 0XF80007C0[7:5] = 0x00000007U
3422 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
3424 // .. ==> 0XF80007C0[8:8] = 0x00000000U
3425 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3427 // .. ==> 0XF80007C0[11:9] = 0x00000001U
3428 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3430 // .. ==> 0XF80007C0[12:12] = 0x00000000U
3431 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3432 // .. DisableRcvr = 0
3433 // .. ==> 0XF80007C0[13:13] = 0x00000000U
3434 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3436 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
3437 // .. TRI_ENABLE = 1
3438 // .. ==> 0XF80007C4[0:0] = 0x00000001U
3439 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3441 // .. ==> 0XF80007C4[1:1] = 0x00000000U
3442 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3444 // .. ==> 0XF80007C4[2:2] = 0x00000000U
3445 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3447 // .. ==> 0XF80007C4[4:3] = 0x00000000U
3448 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3450 // .. ==> 0XF80007C4[7:5] = 0x00000007U
3451 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
3453 // .. ==> 0XF80007C4[8:8] = 0x00000000U
3454 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3456 // .. ==> 0XF80007C4[11:9] = 0x00000001U
3457 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3459 // .. ==> 0XF80007C4[12:12] = 0x00000000U
3460 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3461 // .. DisableRcvr = 0
3462 // .. ==> 0XF80007C4[13:13] = 0x00000000U
3463 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3465 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
3466 // .. TRI_ENABLE = 0
3467 // .. ==> 0XF80007C8[0:0] = 0x00000000U
3468 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3470 // .. ==> 0XF80007C8[1:1] = 0x00000000U
3471 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3473 // .. ==> 0XF80007C8[2:2] = 0x00000000U
3474 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3476 // .. ==> 0XF80007C8[4:3] = 0x00000000U
3477 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3479 // .. ==> 0XF80007C8[7:5] = 0x00000002U
3480 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
3482 // .. ==> 0XF80007C8[8:8] = 0x00000000U
3483 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3485 // .. ==> 0XF80007C8[11:9] = 0x00000001U
3486 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3488 // .. ==> 0XF80007C8[12:12] = 0x00000001U
3489 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
3490 // .. DisableRcvr = 0
3491 // .. ==> 0XF80007C8[13:13] = 0x00000000U
3492 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3494 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
3495 // .. TRI_ENABLE = 0
3496 // .. ==> 0XF80007CC[0:0] = 0x00000000U
3497 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3499 // .. ==> 0XF80007CC[1:1] = 0x00000000U
3500 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3502 // .. ==> 0XF80007CC[2:2] = 0x00000000U
3503 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3505 // .. ==> 0XF80007CC[4:3] = 0x00000000U
3506 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3508 // .. ==> 0XF80007CC[7:5] = 0x00000002U
3509 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
3511 // .. ==> 0XF80007CC[8:8] = 0x00000000U
3512 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3514 // .. ==> 0XF80007CC[11:9] = 0x00000001U
3515 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3517 // .. ==> 0XF80007CC[12:12] = 0x00000001U
3518 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
3519 // .. DisableRcvr = 0
3520 // .. ==> 0XF80007CC[13:13] = 0x00000000U
3521 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3523 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
3524 // .. TRI_ENABLE = 0
3525 // .. ==> 0XF80007D0[0:0] = 0x00000000U
3526 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3528 // .. ==> 0XF80007D0[1:1] = 0x00000000U
3529 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3531 // .. ==> 0XF80007D0[2:2] = 0x00000000U
3532 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3534 // .. ==> 0XF80007D0[4:3] = 0x00000000U
3535 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3537 // .. ==> 0XF80007D0[7:5] = 0x00000004U
3538 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3540 // .. ==> 0XF80007D0[8:8] = 0x00000000U
3541 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3543 // .. ==> 0XF80007D0[11:9] = 0x00000001U
3544 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3546 // .. ==> 0XF80007D0[12:12] = 0x00000000U
3547 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3548 // .. DisableRcvr = 0
3549 // .. ==> 0XF80007D0[13:13] = 0x00000000U
3550 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3552 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
3553 // .. TRI_ENABLE = 0
3554 // .. ==> 0XF80007D4[0:0] = 0x00000000U
3555 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3557 // .. ==> 0XF80007D4[1:1] = 0x00000000U
3558 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
3560 // .. ==> 0XF80007D4[2:2] = 0x00000000U
3561 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
3563 // .. ==> 0XF80007D4[4:3] = 0x00000000U
3564 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
3566 // .. ==> 0XF80007D4[7:5] = 0x00000004U
3567 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
3569 // .. ==> 0XF80007D4[8:8] = 0x00000000U
3570 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3572 // .. ==> 0XF80007D4[11:9] = 0x00000001U
3573 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
3575 // .. ==> 0XF80007D4[12:12] = 0x00000000U
3576 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
3577 // .. DisableRcvr = 0
3578 // .. ==> 0XF80007D4[13:13] = 0x00000000U
3579 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
3581 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
3582 // .. SDIO0_WP_SEL = 15
3583 // .. ==> 0XF8000830[5:0] = 0x0000000FU
3584 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU
3585 // .. SDIO0_CD_SEL = 0
3586 // .. ==> 0XF8000830[21:16] = 0x00000000U
3587 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U
3589 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
3590 // .. FINISH: MIO PROGRAMMING
3591 // .. START: LOCK IT BACK
3592 // .. LOCK_KEY = 0X767B
3593 // .. ==> 0XF8000004[15:0] = 0x0000767BU
3594 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
3596 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3597 // .. FINISH: LOCK IT BACK
3605 unsigned long ps7_peripherals_init_data_3_0[] = {
3607 // .. START: SLCR SETTINGS
3608 // .. UNLOCK_KEY = 0XDF0D
3609 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
3610 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
3612 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
3613 // .. FINISH: SLCR SETTINGS
3614 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3615 // .. IBUF_DISABLE_MODE = 0x1
3616 // .. ==> 0XF8000B48[7:7] = 0x00000001U
3617 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3618 // .. TERM_DISABLE_MODE = 0x1
3619 // .. ==> 0XF8000B48[8:8] = 0x00000001U
3620 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3622 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
3623 // .. IBUF_DISABLE_MODE = 0x1
3624 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
3625 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3626 // .. TERM_DISABLE_MODE = 0x1
3627 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
3628 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3630 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
3631 // .. IBUF_DISABLE_MODE = 0x1
3632 // .. ==> 0XF8000B50[7:7] = 0x00000001U
3633 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3634 // .. TERM_DISABLE_MODE = 0x1
3635 // .. ==> 0XF8000B50[8:8] = 0x00000001U
3636 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3638 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
3639 // .. IBUF_DISABLE_MODE = 0x1
3640 // .. ==> 0XF8000B54[7:7] = 0x00000001U
3641 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
3642 // .. TERM_DISABLE_MODE = 0x1
3643 // .. ==> 0XF8000B54[8:8] = 0x00000001U
3644 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
3646 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
3647 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
3648 // .. START: LOCK IT BACK
3649 // .. LOCK_KEY = 0X767B
3650 // .. ==> 0XF8000004[15:0] = 0x0000767BU
3651 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
3653 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
3654 // .. FINISH: LOCK IT BACK
3655 // .. START: SRAM/NOR SET OPMODE
3656 // .. FINISH: SRAM/NOR SET OPMODE
3657 // .. START: UART REGISTERS
3659 // .. ==> 0XE0001034[7:0] = 0x00000006U
3660 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
3662 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
3664 // .. ==> 0XE0001018[15:0] = 0x0000003EU
3665 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
3667 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
3669 // .. ==> 0XE0001000[8:8] = 0x00000000U
3670 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
3672 // .. ==> 0XE0001000[7:7] = 0x00000000U
3673 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
3675 // .. ==> 0XE0001000[6:6] = 0x00000000U
3676 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
3678 // .. ==> 0XE0001000[5:5] = 0x00000000U
3679 // .. ==> MASK : 0x00000020U VAL : 0x00000000U
3681 // .. ==> 0XE0001000[4:4] = 0x00000001U
3682 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
3684 // .. ==> 0XE0001000[3:3] = 0x00000000U
3685 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
3687 // .. ==> 0XE0001000[2:2] = 0x00000001U
3688 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
3690 // .. ==> 0XE0001000[1:1] = 0x00000001U
3691 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
3693 // .. ==> 0XE0001000[0:0] = 0x00000001U
3694 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
3696 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
3698 // .. ==> 0XE0001004[9:8] = 0x00000000U
3699 // .. ==> MASK : 0x00000300U VAL : 0x00000000U
3701 // .. ==> 0XE0001004[7:6] = 0x00000000U
3702 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
3704 // .. ==> 0XE0001004[5:3] = 0x00000004U
3705 // .. ==> MASK : 0x00000038U VAL : 0x00000020U
3707 // .. ==> 0XE0001004[2:1] = 0x00000000U
3708 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
3710 // .. ==> 0XE0001004[0:0] = 0x00000000U
3711 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
3713 EMIT_MASKWRITE(0XE0001004, 0x000003FFU ,0x00000020U),
3714 // .. FINISH: UART REGISTERS
3715 // .. START: QSPI REGISTERS
3717 // .. ==> 0XE000D000[19:19] = 0x00000001U
3718 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
3720 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
3721 // .. FINISH: QSPI REGISTERS
3722 // .. START: PL POWER ON RESET REGISTERS
3723 // .. PCFG_POR_CNT_4K = 0
3724 // .. ==> 0XF8007000[29:29] = 0x00000000U
3725 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
3727 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
3728 // .. FINISH: PL POWER ON RESET REGISTERS
3729 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
3730 // .. .. START: NAND SET CYCLE
3731 // .. .. FINISH: NAND SET CYCLE
3732 // .. .. START: OPMODE
3733 // .. .. FINISH: OPMODE
3734 // .. .. START: DIRECT COMMAND
3735 // .. .. FINISH: DIRECT COMMAND
3736 // .. .. START: SRAM/NOR CS0 SET CYCLE
3737 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
3738 // .. .. START: DIRECT COMMAND
3739 // .. .. FINISH: DIRECT COMMAND
3740 // .. .. START: NOR CS0 BASE ADDRESS
3741 // .. .. FINISH: NOR CS0 BASE ADDRESS
3742 // .. .. START: SRAM/NOR CS1 SET CYCLE
3743 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
3744 // .. .. START: DIRECT COMMAND
3745 // .. .. FINISH: DIRECT COMMAND
3746 // .. .. START: NOR CS1 BASE ADDRESS
3747 // .. .. FINISH: NOR CS1 BASE ADDRESS
3748 // .. .. START: USB RESET
3749 // .. .. .. START: USB0 RESET
3750 // .. .. .. .. START: DIR MODE BANK 0
3751 // .. .. .. .. DIRECTION_0 = 0x2880
3752 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
3753 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
3755 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
3756 // .. .. .. .. FINISH: DIR MODE BANK 0
3757 // .. .. .. .. START: DIR MODE BANK 1
3758 // .. .. .. .. FINISH: DIR MODE BANK 1
3759 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3760 // .. .. .. .. MASK_0_LSW = 0xff7f
3761 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3762 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3763 // .. .. .. .. DATA_0_LSW = 0x80
3764 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3765 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
3767 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3768 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3769 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3770 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3771 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3772 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3773 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3774 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3775 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3776 // .. .. .. .. OP_ENABLE_0 = 0x2880
3777 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
3778 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
3780 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
3781 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3782 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3783 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3784 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3785 // .. .. .. .. MASK_0_LSW = 0xff7f
3786 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3787 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3788 // .. .. .. .. DATA_0_LSW = 0x0
3789 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3790 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
3792 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
3793 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3794 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3795 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3796 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3797 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3798 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3799 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3800 // .. .. .. .. START: ADD 1 MS DELAY
3802 EMIT_MASKDELAY(0XF8F00200, 1),
3803 // .. .. .. .. FINISH: ADD 1 MS DELAY
3804 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3805 // .. .. .. .. MASK_0_LSW = 0xff7f
3806 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
3807 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
3808 // .. .. .. .. DATA_0_LSW = 0x80
3809 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
3810 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
3812 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
3813 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3814 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3815 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3816 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3817 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3818 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3819 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3820 // .. .. .. FINISH: USB0 RESET
3821 // .. .. .. START: USB1 RESET
3822 // .. .. .. .. START: DIR MODE BANK 0
3823 // .. .. .. .. FINISH: DIR MODE BANK 0
3824 // .. .. .. .. START: DIR MODE BANK 1
3825 // .. .. .. .. FINISH: DIR MODE BANK 1
3826 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3827 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3828 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3829 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3830 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3831 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3832 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3833 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3834 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3835 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3836 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3837 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3838 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3839 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3840 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3841 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3842 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3843 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3844 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3845 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3846 // .. .. .. .. START: ADD 1 MS DELAY
3848 EMIT_MASKDELAY(0XF8F00200, 1),
3849 // .. .. .. .. FINISH: ADD 1 MS DELAY
3850 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3851 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3852 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3853 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3854 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3855 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3856 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3857 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3858 // .. .. .. FINISH: USB1 RESET
3859 // .. .. FINISH: USB RESET
3860 // .. .. START: ENET RESET
3861 // .. .. .. START: ENET0 RESET
3862 // .. .. .. .. START: DIR MODE BANK 0
3863 // .. .. .. .. DIRECTION_0 = 0x2880
3864 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
3865 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
3867 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
3868 // .. .. .. .. FINISH: DIR MODE BANK 0
3869 // .. .. .. .. START: DIR MODE BANK 1
3870 // .. .. .. .. FINISH: DIR MODE BANK 1
3871 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3872 // .. .. .. .. MASK_0_LSW = 0xf7ff
3873 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3874 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U
3875 // .. .. .. .. DATA_0_LSW = 0x800
3876 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
3877 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U
3879 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
3880 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3881 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3882 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3883 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3884 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3885 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3886 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3887 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3888 // .. .. .. .. OP_ENABLE_0 = 0x2880
3889 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
3890 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
3892 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
3893 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3894 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3895 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3896 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3897 // .. .. .. .. MASK_0_LSW = 0xf7ff
3898 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3899 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U
3900 // .. .. .. .. DATA_0_LSW = 0x0
3901 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
3902 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
3904 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
3905 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3906 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3907 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3908 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3909 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3910 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3911 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3912 // .. .. .. .. START: ADD 1 MS DELAY
3914 EMIT_MASKDELAY(0XF8F00200, 1),
3915 // .. .. .. .. FINISH: ADD 1 MS DELAY
3916 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3917 // .. .. .. .. MASK_0_LSW = 0xf7ff
3918 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
3919 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U
3920 // .. .. .. .. DATA_0_LSW = 0x800
3921 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
3922 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U
3924 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
3925 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3926 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3927 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3928 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3929 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3930 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3931 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3932 // .. .. .. FINISH: ENET0 RESET
3933 // .. .. .. START: ENET1 RESET
3934 // .. .. .. .. START: DIR MODE BANK 0
3935 // .. .. .. .. FINISH: DIR MODE BANK 0
3936 // .. .. .. .. START: DIR MODE BANK 1
3937 // .. .. .. .. FINISH: DIR MODE BANK 1
3938 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3939 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3940 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3941 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3942 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3943 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3944 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3945 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3946 // .. .. .. .. START: OUTPUT ENABLE BANK 0
3947 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
3948 // .. .. .. .. START: OUTPUT ENABLE BANK 1
3949 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
3950 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
3951 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
3952 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
3953 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
3954 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
3955 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
3956 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
3957 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
3958 // .. .. .. .. START: ADD 1 MS DELAY
3960 EMIT_MASKDELAY(0XF8F00200, 1),
3961 // .. .. .. .. FINISH: ADD 1 MS DELAY
3962 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3963 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3964 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3965 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3966 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3967 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3968 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3969 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3970 // .. .. .. FINISH: ENET1 RESET
3971 // .. .. FINISH: ENET RESET
3972 // .. .. START: I2C RESET
3973 // .. .. .. START: I2C0 RESET
3974 // .. .. .. .. START: DIR MODE GPIO BANK0
3975 // .. .. .. .. DIRECTION_0 = 0x2880
3976 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
3977 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
3979 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
3980 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
3981 // .. .. .. .. START: DIR MODE GPIO BANK1
3982 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
3983 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
3984 // .. .. .. .. MASK_0_LSW = 0xdfff
3985 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
3986 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U
3987 // .. .. .. .. DATA_0_LSW = 0x2000
3988 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
3989 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U
3991 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
3992 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
3993 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
3994 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
3995 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
3996 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
3997 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
3998 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
3999 // .. .. .. .. START: OUTPUT ENABLE
4000 // .. .. .. .. OP_ENABLE_0 = 0x2880
4001 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
4002 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
4004 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
4005 // .. .. .. .. FINISH: OUTPUT ENABLE
4006 // .. .. .. .. START: OUTPUT ENABLE
4007 // .. .. .. .. FINISH: OUTPUT ENABLE
4008 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
4009 // .. .. .. .. MASK_0_LSW = 0xdfff
4010 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
4011 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U
4012 // .. .. .. .. DATA_0_LSW = 0x0
4013 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
4014 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
4016 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
4017 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
4018 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
4019 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
4020 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
4021 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4022 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4023 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4024 // .. .. .. .. START: ADD 1 MS DELAY
4026 EMIT_MASKDELAY(0XF8F00200, 1),
4027 // .. .. .. .. FINISH: ADD 1 MS DELAY
4028 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4029 // .. .. .. .. MASK_0_LSW = 0xdfff
4030 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
4031 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U
4032 // .. .. .. .. DATA_0_LSW = 0x2000
4033 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
4034 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U
4036 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
4037 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4038 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4039 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4040 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4041 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4042 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4043 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4044 // .. .. .. FINISH: I2C0 RESET
4045 // .. .. .. START: I2C1 RESET
4046 // .. .. .. .. START: DIR MODE GPIO BANK0
4047 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
4048 // .. .. .. .. START: DIR MODE GPIO BANK1
4049 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
4050 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4051 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4052 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4053 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4054 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4055 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4056 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4057 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4058 // .. .. .. .. START: OUTPUT ENABLE
4059 // .. .. .. .. FINISH: OUTPUT ENABLE
4060 // .. .. .. .. START: OUTPUT ENABLE
4061 // .. .. .. .. FINISH: OUTPUT ENABLE
4062 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
4063 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
4064 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
4065 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
4066 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
4067 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
4068 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
4069 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
4070 // .. .. .. .. START: ADD 1 MS DELAY
4072 EMIT_MASKDELAY(0XF8F00200, 1),
4073 // .. .. .. .. FINISH: ADD 1 MS DELAY
4074 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4075 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4076 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
4077 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
4078 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
4079 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
4080 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
4081 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
4082 // .. .. .. FINISH: I2C1 RESET
4083 // .. .. FINISH: I2C RESET
4084 // .. .. START: NOR CHIP SELECT
4085 // .. .. .. START: DIR MODE BANK 0
4086 // .. .. .. FINISH: DIR MODE BANK 0
4087 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
4088 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
4089 // .. .. .. START: OUTPUT ENABLE BANK 0
4090 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
4091 // .. .. FINISH: NOR CHIP SELECT
4092 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
4100 unsigned long ps7_post_config_3_0[] = {
4102 // .. START: SLCR SETTINGS
4103 // .. UNLOCK_KEY = 0XDF0D
4104 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4105 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4107 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4108 // .. FINISH: SLCR SETTINGS
4109 // .. START: ENABLING LEVEL SHIFTER
4110 // .. USER_LVL_INP_EN_0 = 1
4111 // .. ==> 0XF8000900[3:3] = 0x00000001U
4112 // .. ==> MASK : 0x00000008U VAL : 0x00000008U
4113 // .. USER_LVL_OUT_EN_0 = 1
4114 // .. ==> 0XF8000900[2:2] = 0x00000001U
4115 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
4116 // .. USER_LVL_INP_EN_1 = 1
4117 // .. ==> 0XF8000900[1:1] = 0x00000001U
4118 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
4119 // .. USER_LVL_OUT_EN_1 = 1
4120 // .. ==> 0XF8000900[0:0] = 0x00000001U
4121 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4123 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
4124 // .. FINISH: ENABLING LEVEL SHIFTER
4125 // .. START: FPGA RESETS TO 0
4126 // .. reserved_3 = 0
4127 // .. ==> 0XF8000240[31:25] = 0x00000000U
4128 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
4129 // .. reserved_FPGA_ACP_RST = 0
4130 // .. ==> 0XF8000240[24:24] = 0x00000000U
4131 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
4132 // .. reserved_FPGA_AXDS3_RST = 0
4133 // .. ==> 0XF8000240[23:23] = 0x00000000U
4134 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
4135 // .. reserved_FPGA_AXDS2_RST = 0
4136 // .. ==> 0XF8000240[22:22] = 0x00000000U
4137 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
4138 // .. reserved_FPGA_AXDS1_RST = 0
4139 // .. ==> 0XF8000240[21:21] = 0x00000000U
4140 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
4141 // .. reserved_FPGA_AXDS0_RST = 0
4142 // .. ==> 0XF8000240[20:20] = 0x00000000U
4143 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
4144 // .. reserved_2 = 0
4145 // .. ==> 0XF8000240[19:18] = 0x00000000U
4146 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
4147 // .. reserved_FSSW1_FPGA_RST = 0
4148 // .. ==> 0XF8000240[17:17] = 0x00000000U
4149 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
4150 // .. reserved_FSSW0_FPGA_RST = 0
4151 // .. ==> 0XF8000240[16:16] = 0x00000000U
4152 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
4153 // .. reserved_1 = 0
4154 // .. ==> 0XF8000240[15:14] = 0x00000000U
4155 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
4156 // .. reserved_FPGA_FMSW1_RST = 0
4157 // .. ==> 0XF8000240[13:13] = 0x00000000U
4158 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
4159 // .. reserved_FPGA_FMSW0_RST = 0
4160 // .. ==> 0XF8000240[12:12] = 0x00000000U
4161 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
4162 // .. reserved_FPGA_DMA3_RST = 0
4163 // .. ==> 0XF8000240[11:11] = 0x00000000U
4164 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
4165 // .. reserved_FPGA_DMA2_RST = 0
4166 // .. ==> 0XF8000240[10:10] = 0x00000000U
4167 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
4168 // .. reserved_FPGA_DMA1_RST = 0
4169 // .. ==> 0XF8000240[9:9] = 0x00000000U
4170 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
4171 // .. reserved_FPGA_DMA0_RST = 0
4172 // .. ==> 0XF8000240[8:8] = 0x00000000U
4173 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
4175 // .. ==> 0XF8000240[7:4] = 0x00000000U
4176 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4177 // .. FPGA3_OUT_RST = 0
4178 // .. ==> 0XF8000240[3:3] = 0x00000000U
4179 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
4180 // .. FPGA2_OUT_RST = 0
4181 // .. ==> 0XF8000240[2:2] = 0x00000000U
4182 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
4183 // .. FPGA1_OUT_RST = 0
4184 // .. ==> 0XF8000240[1:1] = 0x00000000U
4185 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
4186 // .. FPGA0_OUT_RST = 0
4187 // .. ==> 0XF8000240[0:0] = 0x00000000U
4188 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
4190 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
4191 // .. FINISH: FPGA RESETS TO 0
4192 // .. START: AFI REGISTERS
4193 // .. .. START: AFI0 REGISTERS
4194 // .. .. FINISH: AFI0 REGISTERS
4195 // .. .. START: AFI1 REGISTERS
4196 // .. .. FINISH: AFI1 REGISTERS
4197 // .. .. START: AFI2 REGISTERS
4198 // .. .. FINISH: AFI2 REGISTERS
4199 // .. .. START: AFI3 REGISTERS
4200 // .. .. FINISH: AFI3 REGISTERS
4201 // .. .. START: AFI2 SECURE REGISTER
4202 // .. .. FINISH: AFI2 SECURE REGISTER
4203 // .. FINISH: AFI REGISTERS
4204 // .. START: LOCK IT BACK
4205 // .. LOCK_KEY = 0X767B
4206 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4207 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4209 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4210 // .. FINISH: LOCK IT BACK
4218 unsigned long ps7_debug_3_0[] = {
4220 // .. START: CROSS TRIGGER CONFIGURATIONS
4221 // .. .. START: UNLOCKING CTI REGISTERS
4222 // .. .. KEY = 0XC5ACCE55
4223 // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
4224 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
4226 EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4227 // .. .. KEY = 0XC5ACCE55
4228 // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
4229 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
4231 EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4232 // .. .. KEY = 0XC5ACCE55
4233 // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
4234 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
4236 EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
4237 // .. .. FINISH: UNLOCKING CTI REGISTERS
4238 // .. .. START: ENABLING CTI MODULES AND CHANNELS
4239 // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
4240 // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4241 // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
4242 // .. FINISH: CROSS TRIGGER CONFIGURATIONS
4250 unsigned long ps7_pll_init_data_2_0[] = {
4252 // .. START: SLCR SETTINGS
4253 // .. UNLOCK_KEY = 0XDF0D
4254 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4255 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4257 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4258 // .. FINISH: SLCR SETTINGS
4259 // .. START: PLL SLCR REGISTERS
4260 // .. .. START: ARM PLL INIT
4261 // .. .. PLL_RES = 0x2
4262 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
4263 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
4264 // .. .. PLL_CP = 0x2
4265 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
4266 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4267 // .. .. LOCK_CNT = 0xfa
4268 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
4269 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
4271 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
4272 // .. .. .. START: UPDATE FB_DIV
4273 // .. .. .. PLL_FDIV = 0x28
4274 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
4275 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
4277 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
4278 // .. .. .. FINISH: UPDATE FB_DIV
4279 // .. .. .. START: BY PASS PLL
4280 // .. .. .. PLL_BYPASS_FORCE = 1
4281 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
4282 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4284 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
4285 // .. .. .. FINISH: BY PASS PLL
4286 // .. .. .. START: ASSERT RESET
4287 // .. .. .. PLL_RESET = 1
4288 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
4289 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4291 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
4292 // .. .. .. FINISH: ASSERT RESET
4293 // .. .. .. START: DEASSERT RESET
4294 // .. .. .. PLL_RESET = 0
4295 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
4296 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4298 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
4299 // .. .. .. FINISH: DEASSERT RESET
4300 // .. .. .. START: CHECK PLL STATUS
4301 // .. .. .. ARM_PLL_LOCK = 1
4302 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
4303 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4305 EMIT_MASKPOLL(0XF800010C, 0x00000001U),
4306 // .. .. .. FINISH: CHECK PLL STATUS
4307 // .. .. .. START: REMOVE PLL BY PASS
4308 // .. .. .. PLL_BYPASS_FORCE = 0
4309 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
4310 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4312 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
4313 // .. .. .. FINISH: REMOVE PLL BY PASS
4314 // .. .. .. SRCSEL = 0x0
4315 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
4316 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
4317 // .. .. .. DIVISOR = 0x2
4318 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
4319 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
4320 // .. .. .. CPU_6OR4XCLKACT = 0x1
4321 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
4322 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
4323 // .. .. .. CPU_3OR2XCLKACT = 0x1
4324 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
4325 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
4326 // .. .. .. CPU_2XCLKACT = 0x1
4327 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
4328 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
4329 // .. .. .. CPU_1XCLKACT = 0x1
4330 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
4331 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
4332 // .. .. .. CPU_PERI_CLKACT = 0x1
4333 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
4334 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
4336 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
4337 // .. .. FINISH: ARM PLL INIT
4338 // .. .. START: DDR PLL INIT
4339 // .. .. PLL_RES = 0x2
4340 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
4341 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
4342 // .. .. PLL_CP = 0x2
4343 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
4344 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4345 // .. .. LOCK_CNT = 0x12c
4346 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
4347 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
4349 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
4350 // .. .. .. START: UPDATE FB_DIV
4351 // .. .. .. PLL_FDIV = 0x20
4352 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
4353 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
4355 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
4356 // .. .. .. FINISH: UPDATE FB_DIV
4357 // .. .. .. START: BY PASS PLL
4358 // .. .. .. PLL_BYPASS_FORCE = 1
4359 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
4360 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4362 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
4363 // .. .. .. FINISH: BY PASS PLL
4364 // .. .. .. START: ASSERT RESET
4365 // .. .. .. PLL_RESET = 1
4366 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
4367 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4369 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
4370 // .. .. .. FINISH: ASSERT RESET
4371 // .. .. .. START: DEASSERT RESET
4372 // .. .. .. PLL_RESET = 0
4373 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
4374 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4376 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
4377 // .. .. .. FINISH: DEASSERT RESET
4378 // .. .. .. START: CHECK PLL STATUS
4379 // .. .. .. DDR_PLL_LOCK = 1
4380 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
4381 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
4383 EMIT_MASKPOLL(0XF800010C, 0x00000002U),
4384 // .. .. .. FINISH: CHECK PLL STATUS
4385 // .. .. .. START: REMOVE PLL BY PASS
4386 // .. .. .. PLL_BYPASS_FORCE = 0
4387 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
4388 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4390 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
4391 // .. .. .. FINISH: REMOVE PLL BY PASS
4392 // .. .. .. DDR_3XCLKACT = 0x1
4393 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
4394 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4395 // .. .. .. DDR_2XCLKACT = 0x1
4396 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
4397 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
4398 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
4399 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
4400 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
4401 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
4402 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
4403 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
4405 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
4406 // .. .. FINISH: DDR PLL INIT
4407 // .. .. START: IO PLL INIT
4408 // .. .. PLL_RES = 0xc
4409 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
4410 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
4411 // .. .. PLL_CP = 0x2
4412 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
4413 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4414 // .. .. LOCK_CNT = 0x145
4415 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
4416 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
4418 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
4419 // .. .. .. START: UPDATE FB_DIV
4420 // .. .. .. PLL_FDIV = 0x1e
4421 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
4422 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
4424 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
4425 // .. .. .. FINISH: UPDATE FB_DIV
4426 // .. .. .. START: BY PASS PLL
4427 // .. .. .. PLL_BYPASS_FORCE = 1
4428 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
4429 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
4431 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
4432 // .. .. .. FINISH: BY PASS PLL
4433 // .. .. .. START: ASSERT RESET
4434 // .. .. .. PLL_RESET = 1
4435 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
4436 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4438 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
4439 // .. .. .. FINISH: ASSERT RESET
4440 // .. .. .. START: DEASSERT RESET
4441 // .. .. .. PLL_RESET = 0
4442 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
4443 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4445 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
4446 // .. .. .. FINISH: DEASSERT RESET
4447 // .. .. .. START: CHECK PLL STATUS
4448 // .. .. .. IO_PLL_LOCK = 1
4449 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
4450 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
4452 EMIT_MASKPOLL(0XF800010C, 0x00000004U),
4453 // .. .. .. FINISH: CHECK PLL STATUS
4454 // .. .. .. START: REMOVE PLL BY PASS
4455 // .. .. .. PLL_BYPASS_FORCE = 0
4456 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
4457 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
4459 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
4460 // .. .. .. FINISH: REMOVE PLL BY PASS
4461 // .. .. FINISH: IO PLL INIT
4462 // .. FINISH: PLL SLCR REGISTERS
4463 // .. START: LOCK IT BACK
4464 // .. LOCK_KEY = 0X767B
4465 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4466 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4468 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4469 // .. FINISH: LOCK IT BACK
4477 unsigned long ps7_clock_init_data_2_0[] = {
4479 // .. START: SLCR SETTINGS
4480 // .. UNLOCK_KEY = 0XDF0D
4481 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
4482 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
4484 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
4485 // .. FINISH: SLCR SETTINGS
4486 // .. START: CLOCK CONTROL SLCR REGISTERS
4488 // .. ==> 0XF8000128[0:0] = 0x00000001U
4489 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4490 // .. DIVISOR0 = 0xf
4491 // .. ==> 0XF8000128[13:8] = 0x0000000FU
4492 // .. ==> MASK : 0x00003F00U VAL : 0x00000F00U
4493 // .. DIVISOR1 = 0x7
4494 // .. ==> 0XF8000128[25:20] = 0x00000007U
4495 // .. ==> MASK : 0x03F00000U VAL : 0x00700000U
4497 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00700F01U),
4499 // .. ==> 0XF8000138[0:0] = 0x00000001U
4500 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4502 // .. ==> 0XF8000138[4:4] = 0x00000000U
4503 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
4505 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
4507 // .. ==> 0XF8000140[0:0] = 0x00000001U
4508 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4510 // .. ==> 0XF8000140[6:4] = 0x00000000U
4511 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
4513 // .. ==> 0XF8000140[13:8] = 0x00000008U
4514 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
4515 // .. DIVISOR1 = 0x5
4516 // .. ==> 0XF8000140[25:20] = 0x00000005U
4517 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U
4519 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
4521 // .. ==> 0XF800014C[0:0] = 0x00000001U
4522 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4524 // .. ==> 0XF800014C[5:4] = 0x00000000U
4525 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4527 // .. ==> 0XF800014C[13:8] = 0x00000005U
4528 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
4530 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
4532 // .. ==> 0XF8000150[0:0] = 0x00000001U
4533 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4535 // .. ==> 0XF8000150[1:1] = 0x00000000U
4536 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
4538 // .. ==> 0XF8000150[5:4] = 0x00000000U
4539 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4540 // .. DIVISOR = 0x14
4541 // .. ==> 0XF8000150[13:8] = 0x00000014U
4542 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4544 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
4546 // .. ==> 0XF8000154[0:0] = 0x00000000U
4547 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
4549 // .. ==> 0XF8000154[1:1] = 0x00000001U
4550 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
4552 // .. ==> 0XF8000154[5:4] = 0x00000000U
4553 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4554 // .. DIVISOR = 0x14
4555 // .. ==> 0XF8000154[13:8] = 0x00000014U
4556 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
4558 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
4560 // .. ==> 0XF800015C[0:0] = 0x00000001U
4561 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
4563 // .. ==> 0XF800015C[1:1] = 0x00000000U
4564 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
4566 // .. ==> 0XF800015C[5:4] = 0x00000000U
4567 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
4568 // .. DIVISOR0 = 0x7
4569 // .. ==> 0XF800015C[13:8] = 0x00000007U
4570 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U
4571 // .. DIVISOR1 = 0x6
4572 // .. ==> 0XF800015C[25:20] = 0x00000006U
4573 // .. ==> MASK : 0x03F00000U VAL : 0x00600000U
4575 EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00600701U),
4576 // .. CAN0_MUX = 0x0
4577 // .. ==> 0XF8000160[5:0] = 0x00000000U
4578 // .. ==> MASK : 0x0000003FU VAL : 0x00000000U
4579 // .. CAN0_REF_SEL = 0x0
4580 // .. ==> 0XF8000160[6:6] = 0x00000000U
4581 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
4582 // .. CAN1_MUX = 0x0
4583 // .. ==> 0XF8000160[21:16] = 0x00000000U
4584 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U
4585 // .. CAN1_REF_SEL = 0x0
4586 // .. ==> 0XF8000160[22:22] = 0x00000000U
4587 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
4589 EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
4590 // .. .. START: TRACE CLOCK
4591 // .. .. FINISH: TRACE CLOCK
4592 // .. .. CLKACT = 0x1
4593 // .. .. ==> 0XF8000168[0:0] = 0x00000001U
4594 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4595 // .. .. SRCSEL = 0x0
4596 // .. .. ==> 0XF8000168[5:4] = 0x00000000U
4597 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
4598 // .. .. DIVISOR = 0x5
4599 // .. .. ==> 0XF8000168[13:8] = 0x00000005U
4600 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
4602 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
4603 // .. .. SRCSEL = 0x0
4604 // .. .. ==> 0XF8000170[5:4] = 0x00000000U
4605 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
4606 // .. .. DIVISOR0 = 0x5
4607 // .. .. ==> 0XF8000170[13:8] = 0x00000005U
4608 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
4609 // .. .. DIVISOR1 = 0x4
4610 // .. .. ==> 0XF8000170[25:20] = 0x00000004U
4611 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
4613 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00400500U),
4614 // .. .. CLK_621_TRUE = 0x1
4615 // .. .. ==> 0XF80001C4[0:0] = 0x00000001U
4616 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4618 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
4619 // .. .. DMA_CPU_2XCLKACT = 0x1
4620 // .. .. ==> 0XF800012C[0:0] = 0x00000001U
4621 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
4622 // .. .. USB0_CPU_1XCLKACT = 0x1
4623 // .. .. ==> 0XF800012C[2:2] = 0x00000001U
4624 // .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
4625 // .. .. USB1_CPU_1XCLKACT = 0x1
4626 // .. .. ==> 0XF800012C[3:3] = 0x00000001U
4627 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
4628 // .. .. GEM0_CPU_1XCLKACT = 0x1
4629 // .. .. ==> 0XF800012C[6:6] = 0x00000001U
4630 // .. .. ==> MASK : 0x00000040U VAL : 0x00000040U
4631 // .. .. GEM1_CPU_1XCLKACT = 0x0
4632 // .. .. ==> 0XF800012C[7:7] = 0x00000000U
4633 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
4634 // .. .. SDI0_CPU_1XCLKACT = 0x1
4635 // .. .. ==> 0XF800012C[10:10] = 0x00000001U
4636 // .. .. ==> MASK : 0x00000400U VAL : 0x00000400U
4637 // .. .. SDI1_CPU_1XCLKACT = 0x0
4638 // .. .. ==> 0XF800012C[11:11] = 0x00000000U
4639 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
4640 // .. .. SPI0_CPU_1XCLKACT = 0x0
4641 // .. .. ==> 0XF800012C[14:14] = 0x00000000U
4642 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
4643 // .. .. SPI1_CPU_1XCLKACT = 0x0
4644 // .. .. ==> 0XF800012C[15:15] = 0x00000000U
4645 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
4646 // .. .. CAN0_CPU_1XCLKACT = 0x1
4647 // .. .. ==> 0XF800012C[16:16] = 0x00000001U
4648 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
4649 // .. .. CAN1_CPU_1XCLKACT = 0x0
4650 // .. .. ==> 0XF800012C[17:17] = 0x00000000U
4651 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
4652 // .. .. I2C0_CPU_1XCLKACT = 0x1
4653 // .. .. ==> 0XF800012C[18:18] = 0x00000001U
4654 // .. .. ==> MASK : 0x00040000U VAL : 0x00040000U
4655 // .. .. I2C1_CPU_1XCLKACT = 0x1
4656 // .. .. ==> 0XF800012C[19:19] = 0x00000001U
4657 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
4658 // .. .. UART0_CPU_1XCLKACT = 0x0
4659 // .. .. ==> 0XF800012C[20:20] = 0x00000000U
4660 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
4661 // .. .. UART1_CPU_1XCLKACT = 0x1
4662 // .. .. ==> 0XF800012C[21:21] = 0x00000001U
4663 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
4664 // .. .. GPIO_CPU_1XCLKACT = 0x1
4665 // .. .. ==> 0XF800012C[22:22] = 0x00000001U
4666 // .. .. ==> MASK : 0x00400000U VAL : 0x00400000U
4667 // .. .. LQSPI_CPU_1XCLKACT = 0x1
4668 // .. .. ==> 0XF800012C[23:23] = 0x00000001U
4669 // .. .. ==> MASK : 0x00800000U VAL : 0x00800000U
4670 // .. .. SMC_CPU_1XCLKACT = 0x1
4671 // .. .. ==> 0XF800012C[24:24] = 0x00000001U
4672 // .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
4674 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
4675 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
4676 // .. START: THIS SHOULD BE BLANK
4677 // .. FINISH: THIS SHOULD BE BLANK
4678 // .. START: LOCK IT BACK
4679 // .. LOCK_KEY = 0X767B
4680 // .. ==> 0XF8000004[15:0] = 0x0000767BU
4681 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
4683 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
4684 // .. FINISH: LOCK IT BACK
4692 unsigned long ps7_ddr_init_data_2_0[] = {
4694 // .. START: DDR INITIALIZATION
4695 // .. .. START: LOCK DDR
4696 // .. .. reg_ddrc_soft_rstb = 0
4697 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
4698 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4699 // .. .. reg_ddrc_powerdown_en = 0x0
4700 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
4701 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4702 // .. .. reg_ddrc_data_bus_width = 0x0
4703 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
4704 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
4705 // .. .. reg_ddrc_burst8_refresh = 0x0
4706 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
4707 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
4708 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
4709 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
4710 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
4711 // .. .. reg_ddrc_dis_rd_bypass = 0x0
4712 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
4713 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
4714 // .. .. reg_ddrc_dis_act_bypass = 0x0
4715 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
4716 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
4717 // .. .. reg_ddrc_dis_auto_refresh = 0x0
4718 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
4719 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
4721 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
4722 // .. .. FINISH: LOCK DDR
4723 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
4724 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
4725 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
4726 // .. .. reg_ddrc_active_ranks = 0x1
4727 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
4728 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
4729 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
4730 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
4731 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
4732 // .. .. reg_ddrc_wr_odt_block = 0x1
4733 // .. .. ==> 0XF8006004[20:19] = 0x00000001U
4734 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U
4735 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
4736 // .. .. ==> 0XF8006004[21:21] = 0x00000000U
4737 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
4738 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
4739 // .. .. ==> 0XF8006004[26:22] = 0x00000000U
4740 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U
4741 // .. .. reg_ddrc_addrmap_open_bank = 0x0
4742 // .. .. ==> 0XF8006004[27:27] = 0x00000000U
4743 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
4744 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
4745 // .. .. ==> 0XF8006004[28:28] = 0x00000000U
4746 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
4748 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
4749 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
4750 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
4751 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
4752 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
4753 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
4754 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
4755 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
4756 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
4757 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
4759 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
4760 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
4761 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
4762 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
4763 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
4764 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
4765 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
4766 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
4767 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
4768 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
4770 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
4771 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
4772 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
4773 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
4774 // .. .. reg_ddrc_w_xact_run_length = 0x8
4775 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
4776 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
4777 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
4778 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
4779 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
4781 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
4782 // .. .. reg_ddrc_t_rc = 0x1b
4783 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
4784 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU
4785 // .. .. reg_ddrc_t_rfc_min = 0x56
4786 // .. .. ==> 0XF8006014[13:6] = 0x00000056U
4787 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U
4788 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
4789 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
4790 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
4792 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
4793 // .. .. reg_ddrc_wr2pre = 0x12
4794 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
4795 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
4796 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
4797 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
4798 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
4799 // .. .. reg_ddrc_t_faw = 0x10
4800 // .. .. ==> 0XF8006018[15:10] = 0x00000010U
4801 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U
4802 // .. .. reg_ddrc_t_ras_max = 0x24
4803 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
4804 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
4805 // .. .. reg_ddrc_t_ras_min = 0x14
4806 // .. .. ==> 0XF8006018[26:22] = 0x00000014U
4807 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U
4808 // .. .. reg_ddrc_t_cke = 0x4
4809 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
4810 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
4812 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
4813 // .. .. reg_ddrc_write_latency = 0x5
4814 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
4815 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
4816 // .. .. reg_ddrc_rd2wr = 0x7
4817 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
4818 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
4819 // .. .. reg_ddrc_wr2rd = 0xe
4820 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
4821 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
4822 // .. .. reg_ddrc_t_xp = 0x4
4823 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
4824 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
4825 // .. .. reg_ddrc_pad_pd = 0x0
4826 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
4827 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
4828 // .. .. reg_ddrc_rd2pre = 0x4
4829 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
4830 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
4831 // .. .. reg_ddrc_t_rcd = 0x7
4832 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
4833 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
4835 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
4836 // .. .. reg_ddrc_t_ccd = 0x4
4837 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
4838 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
4839 // .. .. reg_ddrc_t_rrd = 0x4
4840 // .. .. ==> 0XF8006020[7:5] = 0x00000004U
4841 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U
4842 // .. .. reg_ddrc_refresh_margin = 0x2
4843 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
4844 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
4845 // .. .. reg_ddrc_t_rp = 0x7
4846 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
4847 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
4848 // .. .. reg_ddrc_refresh_to_x32 = 0x8
4849 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
4850 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
4851 // .. .. reg_ddrc_sdram = 0x1
4852 // .. .. ==> 0XF8006020[21:21] = 0x00000001U
4853 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
4854 // .. .. reg_ddrc_mobile = 0x0
4855 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
4856 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
4857 // .. .. reg_ddrc_clock_stop_en = 0x0
4858 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
4859 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
4860 // .. .. reg_ddrc_read_latency = 0x7
4861 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
4862 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
4863 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
4864 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
4865 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
4866 // .. .. reg_ddrc_dis_pad_pd = 0x0
4867 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
4868 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
4869 // .. .. reg_ddrc_loopback = 0x0
4870 // .. .. ==> 0XF8006020[31:31] = 0x00000000U
4871 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
4873 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
4874 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
4875 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
4876 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4877 // .. .. reg_ddrc_prefer_write = 0x0
4878 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
4879 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4880 // .. .. reg_ddrc_max_rank_rd = 0xf
4881 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
4882 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU
4883 // .. .. reg_ddrc_mr_wr = 0x0
4884 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
4885 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
4886 // .. .. reg_ddrc_mr_addr = 0x0
4887 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
4888 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
4889 // .. .. reg_ddrc_mr_data = 0x0
4890 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
4891 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
4892 // .. .. ddrc_reg_mr_wr_busy = 0x0
4893 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
4894 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
4895 // .. .. reg_ddrc_mr_type = 0x0
4896 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
4897 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
4898 // .. .. reg_ddrc_mr_rdata_valid = 0x0
4899 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
4900 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
4902 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
4903 // .. .. reg_ddrc_final_wait_x32 = 0x7
4904 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
4905 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
4906 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
4907 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
4908 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
4909 // .. .. reg_ddrc_t_mrd = 0x4
4910 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
4911 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
4913 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
4914 // .. .. reg_ddrc_emr2 = 0x8
4915 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
4916 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
4917 // .. .. reg_ddrc_emr3 = 0x0
4918 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
4919 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
4921 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
4922 // .. .. reg_ddrc_mr = 0x930
4923 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
4924 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
4925 // .. .. reg_ddrc_emr = 0x4
4926 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
4927 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
4929 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
4930 // .. .. reg_ddrc_burst_rdwr = 0x4
4931 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
4932 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
4933 // .. .. reg_ddrc_pre_cke_x1024 = 0x16d
4934 // .. .. ==> 0XF8006034[13:4] = 0x0000016DU
4935 // .. .. ==> MASK : 0x00003FF0U VAL : 0x000016D0U
4936 // .. .. reg_ddrc_post_cke_x1024 = 0x1
4937 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
4938 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
4939 // .. .. reg_ddrc_burstchop = 0x0
4940 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
4941 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
4943 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x000116D4U),
4944 // .. .. reg_ddrc_force_low_pri_n = 0x0
4945 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
4946 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
4947 // .. .. reg_ddrc_dis_dq = 0x0
4948 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
4949 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
4950 // .. .. reg_phy_debug_mode = 0x0
4951 // .. .. ==> 0XF8006038[6:6] = 0x00000000U
4952 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
4953 // .. .. reg_phy_wr_level_start = 0x0
4954 // .. .. ==> 0XF8006038[7:7] = 0x00000000U
4955 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
4956 // .. .. reg_phy_rd_level_start = 0x0
4957 // .. .. ==> 0XF8006038[8:8] = 0x00000000U
4958 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
4959 // .. .. reg_phy_dq0_wait_t = 0x0
4960 // .. .. ==> 0XF8006038[12:9] = 0x00000000U
4961 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U
4963 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
4964 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
4965 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
4966 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
4967 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
4968 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
4969 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
4970 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
4971 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
4972 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
4973 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
4974 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
4975 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
4976 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
4977 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
4978 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
4980 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
4981 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
4982 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
4983 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
4984 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
4985 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
4986 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
4987 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
4988 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
4989 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
4990 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
4991 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
4992 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
4993 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
4994 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
4995 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
4996 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
4997 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
4998 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
4999 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
5000 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
5001 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
5002 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
5003 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
5004 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
5006 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
5007 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
5008 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
5009 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
5010 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
5011 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
5012 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
5013 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
5014 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
5015 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
5016 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
5017 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
5018 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
5019 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
5020 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
5021 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
5022 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
5023 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
5024 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
5025 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
5026 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
5027 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
5029 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
5030 // .. .. reg_ddrc_rank0_rd_odt = 0x0
5031 // .. .. ==> 0XF8006048[2:0] = 0x00000000U
5032 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
5033 // .. .. reg_ddrc_rank0_wr_odt = 0x1
5034 // .. .. ==> 0XF8006048[5:3] = 0x00000001U
5035 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
5036 // .. .. reg_ddrc_rank1_rd_odt = 0x1
5037 // .. .. ==> 0XF8006048[8:6] = 0x00000001U
5038 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U
5039 // .. .. reg_ddrc_rank1_wr_odt = 0x1
5040 // .. .. ==> 0XF8006048[11:9] = 0x00000001U
5041 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U
5042 // .. .. reg_phy_rd_local_odt = 0x0
5043 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
5044 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
5045 // .. .. reg_phy_wr_local_odt = 0x3
5046 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
5047 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
5048 // .. .. reg_phy_idle_local_odt = 0x3
5049 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
5050 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
5051 // .. .. reg_ddrc_rank2_rd_odt = 0x0
5052 // .. .. ==> 0XF8006048[20:18] = 0x00000000U
5053 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U
5054 // .. .. reg_ddrc_rank2_wr_odt = 0x0
5055 // .. .. ==> 0XF8006048[23:21] = 0x00000000U
5056 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U
5057 // .. .. reg_ddrc_rank3_rd_odt = 0x0
5058 // .. .. ==> 0XF8006048[26:24] = 0x00000000U
5059 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U
5060 // .. .. reg_ddrc_rank3_wr_odt = 0x0
5061 // .. .. ==> 0XF8006048[29:27] = 0x00000000U
5062 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U
5064 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
5065 // .. .. reg_phy_rd_cmd_to_data = 0x0
5066 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
5067 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
5068 // .. .. reg_phy_wr_cmd_to_data = 0x0
5069 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
5070 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
5071 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
5072 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
5073 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
5074 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
5075 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
5076 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
5077 // .. .. reg_phy_use_fixed_re = 0x1
5078 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
5079 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
5080 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
5081 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
5082 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5083 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
5084 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
5085 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5086 // .. .. reg_phy_clk_stall_level = 0x0
5087 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
5088 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5089 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
5090 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
5091 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
5092 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
5093 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
5094 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
5096 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
5097 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
5098 // .. .. ==> 0XF8006058[7:0] = 0x00000001U
5099 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U
5100 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
5101 // .. .. ==> 0XF8006058[15:8] = 0x00000001U
5102 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U
5103 // .. .. reg_ddrc_dis_dll_calib = 0x0
5104 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
5105 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5107 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
5108 // .. .. reg_ddrc_rd_odt_delay = 0x3
5109 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
5110 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
5111 // .. .. reg_ddrc_wr_odt_delay = 0x0
5112 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
5113 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
5114 // .. .. reg_ddrc_rd_odt_hold = 0x0
5115 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
5116 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
5117 // .. .. reg_ddrc_wr_odt_hold = 0x5
5118 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
5119 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
5121 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
5122 // .. .. reg_ddrc_pageclose = 0x0
5123 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
5124 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5125 // .. .. reg_ddrc_lpr_num_entries = 0x1f
5126 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
5127 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
5128 // .. .. reg_ddrc_auto_pre_en = 0x0
5129 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
5130 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
5131 // .. .. reg_ddrc_refresh_update_level = 0x0
5132 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
5133 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
5134 // .. .. reg_ddrc_dis_wc = 0x0
5135 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
5136 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
5137 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
5138 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
5139 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5140 // .. .. reg_ddrc_selfref_en = 0x0
5141 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
5142 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
5144 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
5145 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
5146 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
5147 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
5148 // .. .. reg_arb_go2critical_en = 0x1
5149 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
5150 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
5152 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
5153 // .. .. reg_ddrc_wrlvl_ww = 0x41
5154 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
5155 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
5156 // .. .. reg_ddrc_rdlvl_rr = 0x41
5157 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
5158 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
5159 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
5160 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
5161 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
5163 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
5164 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
5165 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
5166 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
5167 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
5168 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
5169 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
5171 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
5172 // .. .. reg_ddrc_dfi_t_ctrl_delay = 0x1
5173 // .. .. ==> 0XF8006078[3:0] = 0x00000001U
5174 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000001U
5175 // .. .. reg_ddrc_dfi_t_dram_clk_disable = 0x1
5176 // .. .. ==> 0XF8006078[7:4] = 0x00000001U
5177 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000010U
5178 // .. .. reg_ddrc_dfi_t_dram_clk_enable = 0x1
5179 // .. .. ==> 0XF8006078[11:8] = 0x00000001U
5180 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000100U
5181 // .. .. reg_ddrc_t_cksre = 0x6
5182 // .. .. ==> 0XF8006078[15:12] = 0x00000006U
5183 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
5184 // .. .. reg_ddrc_t_cksrx = 0x6
5185 // .. .. ==> 0XF8006078[19:16] = 0x00000006U
5186 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
5187 // .. .. reg_ddrc_t_ckesr = 0x4
5188 // .. .. ==> 0XF8006078[25:20] = 0x00000004U
5189 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
5191 EMIT_MASKWRITE(0XF8006078, 0x03FFFFFFU ,0x00466111U),
5192 // .. .. reg_ddrc_t_ckpde = 0x2
5193 // .. .. ==> 0XF800607C[3:0] = 0x00000002U
5194 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000002U
5195 // .. .. reg_ddrc_t_ckpdx = 0x2
5196 // .. .. ==> 0XF800607C[7:4] = 0x00000002U
5197 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
5198 // .. .. reg_ddrc_t_ckdpde = 0x2
5199 // .. .. ==> 0XF800607C[11:8] = 0x00000002U
5200 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
5201 // .. .. reg_ddrc_t_ckdpdx = 0x2
5202 // .. .. ==> 0XF800607C[15:12] = 0x00000002U
5203 // .. .. ==> MASK : 0x0000F000U VAL : 0x00002000U
5204 // .. .. reg_ddrc_t_ckcsx = 0x3
5205 // .. .. ==> 0XF800607C[19:16] = 0x00000003U
5206 // .. .. ==> MASK : 0x000F0000U VAL : 0x00030000U
5208 EMIT_MASKWRITE(0XF800607C, 0x000FFFFFU ,0x00032222U),
5209 // .. .. refresh_timer0_start_value_x32 = 0x0
5210 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
5211 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U
5212 // .. .. refresh_timer1_start_value_x32 = 0x8
5213 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
5214 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U
5216 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
5217 // .. .. reg_ddrc_dis_auto_zq = 0x0
5218 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
5219 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5220 // .. .. reg_ddrc_ddr3 = 0x1
5221 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
5222 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
5223 // .. .. reg_ddrc_t_mod = 0x200
5224 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
5225 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
5226 // .. .. reg_ddrc_t_zq_long_nop = 0x200
5227 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
5228 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
5229 // .. .. reg_ddrc_t_zq_short_nop = 0x40
5230 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
5231 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
5233 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
5234 // .. .. t_zq_short_interval_x1024 = 0xcb73
5235 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
5236 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
5237 // .. .. dram_rstn_x1024 = 0x69
5238 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
5239 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
5241 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
5242 // .. .. deeppowerdown_en = 0x0
5243 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
5244 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5245 // .. .. deeppowerdown_to_x1024 = 0xff
5246 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
5247 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
5249 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
5250 // .. .. dfi_wrlvl_max_x1024 = 0xfff
5251 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
5252 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
5253 // .. .. dfi_rdlvl_max_x1024 = 0xfff
5254 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
5255 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
5256 // .. .. ddrc_reg_twrlvl_max_error = 0x0
5257 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
5258 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
5259 // .. .. ddrc_reg_trdlvl_max_error = 0x0
5260 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
5261 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
5262 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
5263 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
5264 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
5265 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
5266 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
5267 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
5268 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
5269 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
5270 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
5272 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
5273 // .. .. reg_ddrc_2t_delay = 0x0
5274 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
5275 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U
5276 // .. .. reg_ddrc_skip_ocd = 0x1
5277 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
5278 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
5279 // .. .. reg_ddrc_dis_pre_bypass = 0x0
5280 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
5281 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5283 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
5284 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
5285 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
5286 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
5287 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
5288 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
5289 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
5290 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
5291 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
5292 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
5294 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
5295 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
5296 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
5297 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5298 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
5299 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
5300 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5302 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
5303 // .. .. CORR_ECC_LOG_VALID = 0x0
5304 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
5305 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5306 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
5307 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
5308 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
5310 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
5311 // .. .. UNCORR_ECC_LOG_VALID = 0x0
5312 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
5313 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5315 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
5316 // .. .. STAT_NUM_CORR_ERR = 0x0
5317 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
5318 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
5319 // .. .. STAT_NUM_UNCORR_ERR = 0x0
5320 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
5321 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
5323 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
5324 // .. .. reg_ddrc_ecc_mode = 0x0
5325 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
5326 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
5327 // .. .. reg_ddrc_dis_scrub = 0x1
5328 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
5329 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
5331 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
5332 // .. .. reg_phy_dif_on = 0x0
5333 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
5334 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
5335 // .. .. reg_phy_dif_off = 0x0
5336 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
5337 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
5339 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
5340 // .. .. reg_phy_data_slice_in_use = 0x1
5341 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
5342 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5343 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5344 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
5345 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5346 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5347 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
5348 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5349 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5350 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
5351 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5352 // .. .. reg_phy_board_lpbk_tx = 0x0
5353 // .. .. ==> 0XF8006118[4:4] = 0x00000000U
5354 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5355 // .. .. reg_phy_board_lpbk_rx = 0x0
5356 // .. .. ==> 0XF8006118[5:5] = 0x00000000U
5357 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5358 // .. .. reg_phy_bist_shift_dq = 0x0
5359 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
5360 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5361 // .. .. reg_phy_bist_err_clr = 0x0
5362 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
5363 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5364 // .. .. reg_phy_dq_offset = 0x40
5365 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
5366 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5368 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
5369 // .. .. reg_phy_data_slice_in_use = 0x1
5370 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
5371 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5372 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5373 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
5374 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5375 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5376 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
5377 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5378 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5379 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
5380 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5381 // .. .. reg_phy_board_lpbk_tx = 0x0
5382 // .. .. ==> 0XF800611C[4:4] = 0x00000000U
5383 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5384 // .. .. reg_phy_board_lpbk_rx = 0x0
5385 // .. .. ==> 0XF800611C[5:5] = 0x00000000U
5386 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5387 // .. .. reg_phy_bist_shift_dq = 0x0
5388 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
5389 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5390 // .. .. reg_phy_bist_err_clr = 0x0
5391 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
5392 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5393 // .. .. reg_phy_dq_offset = 0x40
5394 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
5395 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5397 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
5398 // .. .. reg_phy_data_slice_in_use = 0x1
5399 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5400 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5401 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5402 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5403 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5404 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5405 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5406 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5407 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5408 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5409 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5410 // .. .. reg_phy_board_lpbk_tx = 0x0
5411 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5412 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5413 // .. .. reg_phy_board_lpbk_rx = 0x0
5414 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5415 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5416 // .. .. reg_phy_bist_shift_dq = 0x0
5417 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5418 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5419 // .. .. reg_phy_bist_err_clr = 0x0
5420 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5421 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5422 // .. .. reg_phy_dq_offset = 0x40
5423 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5424 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5425 // .. .. reg_phy_data_slice_in_use = 0x1
5426 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
5427 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5428 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5429 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
5430 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5431 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5432 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
5433 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5434 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5435 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
5436 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5437 // .. .. reg_phy_board_lpbk_tx = 0x0
5438 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
5439 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5440 // .. .. reg_phy_board_lpbk_rx = 0x0
5441 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
5442 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5443 // .. .. reg_phy_bist_shift_dq = 0x0
5444 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
5445 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5446 // .. .. reg_phy_bist_err_clr = 0x0
5447 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
5448 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5449 // .. .. reg_phy_dq_offset = 0x40
5450 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
5451 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5453 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
5454 // .. .. reg_phy_data_slice_in_use = 0x1
5455 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
5456 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5457 // .. .. reg_phy_rdlvl_inc_mode = 0x0
5458 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
5459 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5460 // .. .. reg_phy_gatelvl_inc_mode = 0x0
5461 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
5462 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5463 // .. .. reg_phy_wrlvl_inc_mode = 0x0
5464 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
5465 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5466 // .. .. reg_phy_board_lpbk_tx = 0x0
5467 // .. .. ==> 0XF8006124[4:4] = 0x00000000U
5468 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5469 // .. .. reg_phy_board_lpbk_rx = 0x0
5470 // .. .. ==> 0XF8006124[5:5] = 0x00000000U
5471 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
5472 // .. .. reg_phy_bist_shift_dq = 0x0
5473 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
5474 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
5475 // .. .. reg_phy_bist_err_clr = 0x0
5476 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
5477 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
5478 // .. .. reg_phy_dq_offset = 0x40
5479 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
5480 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
5482 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
5483 // .. .. reg_phy_wrlvl_init_ratio = 0x1d
5484 // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
5485 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001DU
5486 // .. .. reg_phy_gatelvl_init_ratio = 0xf2
5487 // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
5488 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003C800U
5490 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
5491 // .. .. reg_phy_wrlvl_init_ratio = 0x12
5492 // .. .. ==> 0XF8006130[9:0] = 0x00000012U
5493 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000012U
5494 // .. .. reg_phy_gatelvl_init_ratio = 0xd8
5495 // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
5496 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00036000U
5498 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
5499 // .. .. reg_phy_wrlvl_init_ratio = 0xc
5500 // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
5501 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000000CU
5502 // .. .. reg_phy_gatelvl_init_ratio = 0xde
5503 // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
5504 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00037800U
5506 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
5507 // .. .. reg_phy_wrlvl_init_ratio = 0x21
5508 // .. .. ==> 0XF8006138[9:0] = 0x00000021U
5509 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000021U
5510 // .. .. reg_phy_gatelvl_init_ratio = 0xee
5511 // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
5512 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U
5514 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
5515 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5516 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
5517 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5518 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5519 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
5520 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5521 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5522 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
5523 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5525 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
5526 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5527 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
5528 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5529 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5530 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
5531 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5532 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5533 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
5534 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5536 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
5537 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5538 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
5539 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5540 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5541 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
5542 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5543 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5544 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
5545 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5547 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
5548 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
5549 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
5550 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
5551 // .. .. reg_phy_rd_dqs_slave_force = 0x0
5552 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
5553 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5554 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
5555 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
5556 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5558 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
5559 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
5560 // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
5561 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009DU
5562 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5563 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
5564 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5565 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5566 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
5567 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5569 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
5570 // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
5571 // .. .. ==> 0XF8006158[9:0] = 0x00000092U
5572 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000092U
5573 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5574 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
5575 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5576 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5577 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
5578 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5580 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
5581 // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
5582 // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
5583 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000008CU
5584 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5585 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
5586 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5587 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5588 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
5589 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5591 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
5592 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
5593 // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
5594 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A1U
5595 // .. .. reg_phy_wr_dqs_slave_force = 0x0
5596 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
5597 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5598 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
5599 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
5600 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5602 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
5603 // .. .. reg_phy_fifo_we_slave_ratio = 0x147
5604 // .. .. ==> 0XF8006168[10:0] = 0x00000147U
5605 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000147U
5606 // .. .. reg_phy_fifo_we_in_force = 0x0
5607 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
5608 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5609 // .. .. reg_phy_fifo_we_in_delay = 0x0
5610 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
5611 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5613 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
5614 // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
5615 // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
5616 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000012DU
5617 // .. .. reg_phy_fifo_we_in_force = 0x0
5618 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
5619 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5620 // .. .. reg_phy_fifo_we_in_delay = 0x0
5621 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
5622 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5624 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
5625 // .. .. reg_phy_fifo_we_slave_ratio = 0x133
5626 // .. .. ==> 0XF8006170[10:0] = 0x00000133U
5627 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000133U
5628 // .. .. reg_phy_fifo_we_in_force = 0x0
5629 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
5630 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5631 // .. .. reg_phy_fifo_we_in_delay = 0x0
5632 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
5633 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5635 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
5636 // .. .. reg_phy_fifo_we_slave_ratio = 0x143
5637 // .. .. ==> 0XF8006174[10:0] = 0x00000143U
5638 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U
5639 // .. .. reg_phy_fifo_we_in_force = 0x0
5640 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
5641 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
5642 // .. .. reg_phy_fifo_we_in_delay = 0x0
5643 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
5644 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
5646 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
5647 // .. .. reg_phy_wr_data_slave_ratio = 0xdd
5648 // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
5649 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DDU
5650 // .. .. reg_phy_wr_data_slave_force = 0x0
5651 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
5652 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5653 // .. .. reg_phy_wr_data_slave_delay = 0x0
5654 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
5655 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5657 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
5658 // .. .. reg_phy_wr_data_slave_ratio = 0xd2
5659 // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
5660 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D2U
5661 // .. .. reg_phy_wr_data_slave_force = 0x0
5662 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
5663 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5664 // .. .. reg_phy_wr_data_slave_delay = 0x0
5665 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
5666 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5668 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
5669 // .. .. reg_phy_wr_data_slave_ratio = 0xcc
5670 // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
5671 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000CCU
5672 // .. .. reg_phy_wr_data_slave_force = 0x0
5673 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
5674 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5675 // .. .. reg_phy_wr_data_slave_delay = 0x0
5676 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
5677 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5679 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
5680 // .. .. reg_phy_wr_data_slave_ratio = 0xe1
5681 // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
5682 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E1U
5683 // .. .. reg_phy_wr_data_slave_force = 0x0
5684 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
5685 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
5686 // .. .. reg_phy_wr_data_slave_delay = 0x0
5687 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
5688 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
5690 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
5691 // .. .. reg_phy_loopback = 0x0
5692 // .. .. ==> 0XF8006190[0:0] = 0x00000000U
5693 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5694 // .. .. reg_phy_bl2 = 0x0
5695 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
5696 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5697 // .. .. reg_phy_at_spd_atpg = 0x0
5698 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
5699 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5700 // .. .. reg_phy_bist_enable = 0x0
5701 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
5702 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
5703 // .. .. reg_phy_bist_force_err = 0x0
5704 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
5705 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
5706 // .. .. reg_phy_bist_mode = 0x0
5707 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
5708 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
5709 // .. .. reg_phy_invert_clkout = 0x1
5710 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
5711 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
5712 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
5713 // .. .. ==> 0XF8006190[8:8] = 0x00000000U
5714 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
5715 // .. .. reg_phy_sel_logic = 0x0
5716 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
5717 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
5718 // .. .. reg_phy_ctrl_slave_ratio = 0x100
5719 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
5720 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
5721 // .. .. reg_phy_ctrl_slave_force = 0x0
5722 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
5723 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
5724 // .. .. reg_phy_ctrl_slave_delay = 0x0
5725 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
5726 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
5727 // .. .. reg_phy_use_rank0_delays = 0x1
5728 // .. .. ==> 0XF8006190[28:28] = 0x00000001U
5729 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
5730 // .. .. reg_phy_lpddr = 0x0
5731 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
5732 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
5733 // .. .. reg_phy_cmd_latency = 0x0
5734 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
5735 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
5736 // .. .. reg_phy_int_lpbk = 0x0
5737 // .. .. ==> 0XF8006190[31:31] = 0x00000000U
5738 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
5740 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
5741 // .. .. reg_phy_wr_rl_delay = 0x2
5742 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
5743 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
5744 // .. .. reg_phy_rd_rl_delay = 0x4
5745 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
5746 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
5747 // .. .. reg_phy_dll_lock_diff = 0xf
5748 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
5749 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
5750 // .. .. reg_phy_use_wr_level = 0x1
5751 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
5752 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
5753 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
5754 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
5755 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
5756 // .. .. reg_phy_use_rd_data_eye_level = 0x1
5757 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
5758 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
5759 // .. .. reg_phy_dis_calib_rst = 0x0
5760 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
5761 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5762 // .. .. reg_phy_ctrl_slave_delay = 0x0
5763 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
5764 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
5766 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
5767 // .. .. reg_arb_page_addr_mask = 0x0
5768 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
5769 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
5771 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
5772 // .. .. reg_arb_pri_wr_portn = 0x3ff
5773 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
5774 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5775 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5776 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
5777 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5778 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5779 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
5780 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5781 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5782 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
5783 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5784 // .. .. reg_arb_dis_rmw_portn = 0x1
5785 // .. .. ==> 0XF8006208[19:19] = 0x00000001U
5786 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5788 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
5789 // .. .. reg_arb_pri_wr_portn = 0x3ff
5790 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
5791 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5792 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5793 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
5794 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5795 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5796 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
5797 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5798 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5799 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
5800 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5801 // .. .. reg_arb_dis_rmw_portn = 0x1
5802 // .. .. ==> 0XF800620C[19:19] = 0x00000001U
5803 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5805 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
5806 // .. .. reg_arb_pri_wr_portn = 0x3ff
5807 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
5808 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5809 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5810 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
5811 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5812 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5813 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
5814 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5815 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5816 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
5817 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5818 // .. .. reg_arb_dis_rmw_portn = 0x1
5819 // .. .. ==> 0XF8006210[19:19] = 0x00000001U
5820 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5822 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
5823 // .. .. reg_arb_pri_wr_portn = 0x3ff
5824 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
5825 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5826 // .. .. reg_arb_disable_aging_wr_portn = 0x0
5827 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
5828 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5829 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
5830 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
5831 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5832 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
5833 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
5834 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5835 // .. .. reg_arb_dis_rmw_portn = 0x1
5836 // .. .. ==> 0XF8006214[19:19] = 0x00000001U
5837 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
5839 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
5840 // .. .. reg_arb_pri_rd_portn = 0x3ff
5841 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
5842 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5843 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5844 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
5845 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5846 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5847 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
5848 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5849 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5850 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
5851 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5852 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5853 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
5854 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5856 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
5857 // .. .. reg_arb_pri_rd_portn = 0x3ff
5858 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
5859 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5860 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5861 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
5862 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5863 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5864 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
5865 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5866 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5867 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
5868 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5869 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5870 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
5871 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5873 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
5874 // .. .. reg_arb_pri_rd_portn = 0x3ff
5875 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
5876 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5877 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5878 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
5879 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5880 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5881 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
5882 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5883 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5884 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
5885 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5886 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5887 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
5888 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5890 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
5891 // .. .. reg_arb_pri_rd_portn = 0x3ff
5892 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
5893 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
5894 // .. .. reg_arb_disable_aging_rd_portn = 0x0
5895 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
5896 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5897 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
5898 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
5899 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
5900 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
5901 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
5902 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
5903 // .. .. reg_arb_set_hpr_rd_portn = 0x0
5904 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
5905 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
5907 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
5908 // .. .. reg_ddrc_lpddr2 = 0x0
5909 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
5910 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
5911 // .. .. reg_ddrc_per_bank_refresh = 0x0
5912 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
5913 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5914 // .. .. reg_ddrc_derate_enable = 0x0
5915 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
5916 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
5917 // .. .. reg_ddrc_mr4_margin = 0x0
5918 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
5919 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
5921 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
5922 // .. .. reg_ddrc_mr4_read_interval = 0x0
5923 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
5924 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
5926 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
5927 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
5928 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
5929 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
5930 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
5931 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
5932 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
5933 // .. .. reg_ddrc_t_mrw = 0x5
5934 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
5935 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
5937 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
5938 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
5939 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
5940 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
5941 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
5942 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
5943 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
5945 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
5946 // .. .. START: POLL ON DCI STATUS
5948 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
5949 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
5951 EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
5952 // .. .. FINISH: POLL ON DCI STATUS
5953 // .. .. START: UNLOCK DDR
5954 // .. .. reg_ddrc_soft_rstb = 0x1
5955 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
5956 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
5957 // .. .. reg_ddrc_powerdown_en = 0x0
5958 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
5959 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
5960 // .. .. reg_ddrc_data_bus_width = 0x0
5961 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
5962 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
5963 // .. .. reg_ddrc_burst8_refresh = 0x0
5964 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
5965 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
5966 // .. .. reg_ddrc_rdwr_idle_gap = 1
5967 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
5968 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
5969 // .. .. reg_ddrc_dis_rd_bypass = 0x0
5970 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
5971 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
5972 // .. .. reg_ddrc_dis_act_bypass = 0x0
5973 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
5974 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
5975 // .. .. reg_ddrc_dis_auto_refresh = 0x0
5976 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
5977 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
5979 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
5980 // .. .. FINISH: UNLOCK DDR
5981 // .. .. START: CHECK DDR STATUS
5982 // .. .. ddrc_reg_operating_mode = 1
5983 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
5984 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
5986 EMIT_MASKPOLL(0XF8006054, 0x00000007U),
5987 // .. .. FINISH: CHECK DDR STATUS
5988 // .. FINISH: DDR INITIALIZATION
5996 unsigned long ps7_mio_init_data_2_0[] = {
5998 // .. START: SLCR SETTINGS
5999 // .. UNLOCK_KEY = 0XDF0D
6000 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
6001 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
6003 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
6004 // .. FINISH: SLCR SETTINGS
6005 // .. START: OCM REMAPPING
6007 // .. ==> 0XF8000B00[0:0] = 0x00000001U
6008 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6009 // .. VREF_PULLUP_EN = 0x0
6010 // .. ==> 0XF8000B00[1:1] = 0x00000000U
6011 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6012 // .. CLK_PULLUP_EN = 0x0
6013 // .. ==> 0XF8000B00[8:8] = 0x00000000U
6014 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6015 // .. SRSTN_PULLUP_EN = 0x0
6016 // .. ==> 0XF8000B00[9:9] = 0x00000000U
6017 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
6019 EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
6020 // .. FINISH: OCM REMAPPING
6021 // .. START: DDRIOB SETTINGS
6022 // .. INP_POWER = 0x0
6023 // .. ==> 0XF8000B40[0:0] = 0x00000000U
6024 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6025 // .. INP_TYPE = 0x0
6026 // .. ==> 0XF8000B40[2:1] = 0x00000000U
6027 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
6028 // .. DCI_UPDATE = 0x0
6029 // .. ==> 0XF8000B40[3:3] = 0x00000000U
6030 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6032 // .. ==> 0XF8000B40[4:4] = 0x00000000U
6033 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
6034 // .. DCR_TYPE = 0x0
6035 // .. ==> 0XF8000B40[6:5] = 0x00000000U
6036 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6037 // .. IBUF_DISABLE_MODE = 0x0
6038 // .. ==> 0XF8000B40[7:7] = 0x00000000U
6039 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6040 // .. TERM_DISABLE_MODE = 0x0
6041 // .. ==> 0XF8000B40[8:8] = 0x00000000U
6042 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6043 // .. OUTPUT_EN = 0x3
6044 // .. ==> 0XF8000B40[10:9] = 0x00000003U
6045 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6046 // .. PULLUP_EN = 0x0
6047 // .. ==> 0XF8000B40[11:11] = 0x00000000U
6048 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6050 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
6051 // .. INP_POWER = 0x0
6052 // .. ==> 0XF8000B44[0:0] = 0x00000000U
6053 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6054 // .. INP_TYPE = 0x0
6055 // .. ==> 0XF8000B44[2:1] = 0x00000000U
6056 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
6057 // .. DCI_UPDATE = 0x0
6058 // .. ==> 0XF8000B44[3:3] = 0x00000000U
6059 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6061 // .. ==> 0XF8000B44[4:4] = 0x00000000U
6062 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
6063 // .. DCR_TYPE = 0x0
6064 // .. ==> 0XF8000B44[6:5] = 0x00000000U
6065 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6066 // .. IBUF_DISABLE_MODE = 0x0
6067 // .. ==> 0XF8000B44[7:7] = 0x00000000U
6068 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6069 // .. TERM_DISABLE_MODE = 0x0
6070 // .. ==> 0XF8000B44[8:8] = 0x00000000U
6071 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6072 // .. OUTPUT_EN = 0x3
6073 // .. ==> 0XF8000B44[10:9] = 0x00000003U
6074 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6075 // .. PULLUP_EN = 0x0
6076 // .. ==> 0XF8000B44[11:11] = 0x00000000U
6077 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6079 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
6080 // .. INP_POWER = 0x0
6081 // .. ==> 0XF8000B48[0:0] = 0x00000000U
6082 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6083 // .. INP_TYPE = 0x1
6084 // .. ==> 0XF8000B48[2:1] = 0x00000001U
6085 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
6086 // .. DCI_UPDATE = 0x0
6087 // .. ==> 0XF8000B48[3:3] = 0x00000000U
6088 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6090 // .. ==> 0XF8000B48[4:4] = 0x00000001U
6091 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6092 // .. DCR_TYPE = 0x3
6093 // .. ==> 0XF8000B48[6:5] = 0x00000003U
6094 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6095 // .. IBUF_DISABLE_MODE = 0
6096 // .. ==> 0XF8000B48[7:7] = 0x00000000U
6097 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6098 // .. TERM_DISABLE_MODE = 0
6099 // .. ==> 0XF8000B48[8:8] = 0x00000000U
6100 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6101 // .. OUTPUT_EN = 0x3
6102 // .. ==> 0XF8000B48[10:9] = 0x00000003U
6103 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6104 // .. PULLUP_EN = 0x0
6105 // .. ==> 0XF8000B48[11:11] = 0x00000000U
6106 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6108 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
6109 // .. INP_POWER = 0x0
6110 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
6111 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6112 // .. INP_TYPE = 0x1
6113 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
6114 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
6115 // .. DCI_UPDATE = 0x0
6116 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
6117 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6119 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
6120 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6121 // .. DCR_TYPE = 0x3
6122 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
6123 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6124 // .. IBUF_DISABLE_MODE = 0
6125 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
6126 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6127 // .. TERM_DISABLE_MODE = 0
6128 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
6129 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6130 // .. OUTPUT_EN = 0x3
6131 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
6132 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6133 // .. PULLUP_EN = 0x0
6134 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
6135 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6137 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
6138 // .. INP_POWER = 0x0
6139 // .. ==> 0XF8000B50[0:0] = 0x00000000U
6140 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6141 // .. INP_TYPE = 0x2
6142 // .. ==> 0XF8000B50[2:1] = 0x00000002U
6143 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
6144 // .. DCI_UPDATE = 0x0
6145 // .. ==> 0XF8000B50[3:3] = 0x00000000U
6146 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6148 // .. ==> 0XF8000B50[4:4] = 0x00000001U
6149 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6150 // .. DCR_TYPE = 0x3
6151 // .. ==> 0XF8000B50[6:5] = 0x00000003U
6152 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6153 // .. IBUF_DISABLE_MODE = 0
6154 // .. ==> 0XF8000B50[7:7] = 0x00000000U
6155 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6156 // .. TERM_DISABLE_MODE = 0
6157 // .. ==> 0XF8000B50[8:8] = 0x00000000U
6158 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6159 // .. OUTPUT_EN = 0x3
6160 // .. ==> 0XF8000B50[10:9] = 0x00000003U
6161 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6162 // .. PULLUP_EN = 0x0
6163 // .. ==> 0XF8000B50[11:11] = 0x00000000U
6164 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6166 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
6167 // .. INP_POWER = 0x0
6168 // .. ==> 0XF8000B54[0:0] = 0x00000000U
6169 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6170 // .. INP_TYPE = 0x2
6171 // .. ==> 0XF8000B54[2:1] = 0x00000002U
6172 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
6173 // .. DCI_UPDATE = 0x0
6174 // .. ==> 0XF8000B54[3:3] = 0x00000000U
6175 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6177 // .. ==> 0XF8000B54[4:4] = 0x00000001U
6178 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
6179 // .. DCR_TYPE = 0x3
6180 // .. ==> 0XF8000B54[6:5] = 0x00000003U
6181 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
6182 // .. IBUF_DISABLE_MODE = 0
6183 // .. ==> 0XF8000B54[7:7] = 0x00000000U
6184 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6185 // .. TERM_DISABLE_MODE = 0
6186 // .. ==> 0XF8000B54[8:8] = 0x00000000U
6187 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6188 // .. OUTPUT_EN = 0x3
6189 // .. ==> 0XF8000B54[10:9] = 0x00000003U
6190 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6191 // .. PULLUP_EN = 0x0
6192 // .. ==> 0XF8000B54[11:11] = 0x00000000U
6193 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6195 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
6196 // .. INP_POWER = 0x0
6197 // .. ==> 0XF8000B58[0:0] = 0x00000000U
6198 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6199 // .. INP_TYPE = 0x0
6200 // .. ==> 0XF8000B58[2:1] = 0x00000000U
6201 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
6202 // .. DCI_UPDATE = 0x0
6203 // .. ==> 0XF8000B58[3:3] = 0x00000000U
6204 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
6206 // .. ==> 0XF8000B58[4:4] = 0x00000000U
6207 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
6208 // .. DCR_TYPE = 0x0
6209 // .. ==> 0XF8000B58[6:5] = 0x00000000U
6210 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6211 // .. IBUF_DISABLE_MODE = 0x0
6212 // .. ==> 0XF8000B58[7:7] = 0x00000000U
6213 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
6214 // .. TERM_DISABLE_MODE = 0x0
6215 // .. ==> 0XF8000B58[8:8] = 0x00000000U
6216 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6217 // .. OUTPUT_EN = 0x3
6218 // .. ==> 0XF8000B58[10:9] = 0x00000003U
6219 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
6220 // .. PULLUP_EN = 0x0
6221 // .. ==> 0XF8000B58[11:11] = 0x00000000U
6222 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
6224 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
6225 // .. DRIVE_P = 0x1c
6226 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
6227 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6229 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
6230 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6232 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
6233 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
6235 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
6236 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
6238 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
6239 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6241 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
6242 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6244 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
6245 // .. DRIVE_P = 0x1c
6246 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
6247 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6249 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
6250 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6252 // .. ==> 0XF8000B60[18:14] = 0x00000006U
6253 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6255 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
6256 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6258 // .. ==> 0XF8000B60[26:24] = 0x00000000U
6259 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6261 // .. ==> 0XF8000B60[31:27] = 0x00000000U
6262 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6264 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
6265 // .. DRIVE_P = 0x1c
6266 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
6267 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6269 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
6270 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6272 // .. ==> 0XF8000B64[18:14] = 0x00000006U
6273 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6275 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
6276 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6278 // .. ==> 0XF8000B64[26:24] = 0x00000000U
6279 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6281 // .. ==> 0XF8000B64[31:27] = 0x00000000U
6282 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6284 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
6285 // .. DRIVE_P = 0x1c
6286 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
6287 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
6289 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
6290 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
6292 // .. ==> 0XF8000B68[18:14] = 0x00000006U
6293 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
6295 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
6296 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
6298 // .. ==> 0XF8000B68[26:24] = 0x00000000U
6299 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
6301 // .. ==> 0XF8000B68[31:27] = 0x00000000U
6302 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
6304 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
6305 // .. VREF_INT_EN = 0x1
6306 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
6307 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6308 // .. VREF_SEL = 0x4
6309 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
6310 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
6311 // .. VREF_EXT_EN = 0x0
6312 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
6313 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
6314 // .. VREF_PULLUP_EN = 0x0
6315 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
6316 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
6317 // .. REFIO_EN = 0x1
6318 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
6319 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
6320 // .. REFIO_TEST = 0x0
6321 // .. ==> 0XF8000B6C[11:10] = 0x00000000U
6322 // .. ==> MASK : 0x00000C00U VAL : 0x00000000U
6323 // .. REFIO_PULLUP_EN = 0x0
6324 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
6325 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6326 // .. DRST_B_PULLUP_EN = 0x0
6327 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
6328 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6329 // .. CKE_PULLUP_EN = 0x0
6330 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
6331 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
6333 EMIT_MASKWRITE(0XF8000B6C, 0x00007FFFU ,0x00000209U),
6334 // .. .. START: ASSERT RESET
6336 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6337 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
6338 // .. .. VRN_OUT = 0x1
6339 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6340 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6342 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
6343 // .. .. FINISH: ASSERT RESET
6344 // .. .. START: DEASSERT RESET
6346 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
6347 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
6348 // .. .. VRN_OUT = 0x1
6349 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6350 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6352 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
6353 // .. .. FINISH: DEASSERT RESET
6354 // .. .. RESET = 0x1
6355 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
6356 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
6357 // .. .. ENABLE = 0x1
6358 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
6359 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
6360 // .. .. VRP_TRI = 0x0
6361 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
6362 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
6363 // .. .. VRN_TRI = 0x0
6364 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
6365 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
6366 // .. .. VRP_OUT = 0x0
6367 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
6368 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
6369 // .. .. VRN_OUT = 0x1
6370 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
6371 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
6372 // .. .. NREF_OPT1 = 0x0
6373 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
6374 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
6375 // .. .. NREF_OPT2 = 0x0
6376 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
6377 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
6378 // .. .. NREF_OPT4 = 0x1
6379 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
6380 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
6381 // .. .. PREF_OPT1 = 0x0
6382 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
6383 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U
6384 // .. .. PREF_OPT2 = 0x0
6385 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
6386 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
6387 // .. .. UPDATE_CONTROL = 0x0
6388 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
6389 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
6390 // .. .. INIT_COMPLETE = 0x0
6391 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
6392 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
6393 // .. .. TST_CLK = 0x0
6394 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
6395 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
6396 // .. .. TST_HLN = 0x0
6397 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
6398 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
6399 // .. .. TST_HLP = 0x0
6400 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
6401 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
6402 // .. .. TST_RST = 0x0
6403 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
6404 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
6405 // .. .. INT_DCI_EN = 0x0
6406 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
6407 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
6409 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
6410 // .. FINISH: DDRIOB SETTINGS
6411 // .. START: MIO PROGRAMMING
6412 // .. TRI_ENABLE = 1
6413 // .. ==> 0XF8000700[0:0] = 0x00000001U
6414 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6416 // .. ==> 0XF8000700[8:8] = 0x00000000U
6417 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6419 // .. ==> 0XF8000700[11:9] = 0x00000001U
6420 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6422 // .. ==> 0XF8000700[12:12] = 0x00000001U
6423 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6424 // .. DisableRcvr = 0
6425 // .. ==> 0XF8000700[13:13] = 0x00000000U
6426 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6428 EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
6429 // .. TRI_ENABLE = 0
6430 // .. ==> 0XF8000704[0:0] = 0x00000000U
6431 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6433 // .. ==> 0XF8000704[1:1] = 0x00000001U
6434 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6436 // .. ==> 0XF8000704[2:2] = 0x00000000U
6437 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6439 // .. ==> 0XF8000704[4:3] = 0x00000000U
6440 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6442 // .. ==> 0XF8000704[7:5] = 0x00000000U
6443 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6445 // .. ==> 0XF8000704[8:8] = 0x00000000U
6446 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6448 // .. ==> 0XF8000704[11:9] = 0x00000001U
6449 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6451 // .. ==> 0XF8000704[12:12] = 0x00000001U
6452 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6453 // .. DisableRcvr = 0
6454 // .. ==> 0XF8000704[13:13] = 0x00000000U
6455 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6457 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
6458 // .. TRI_ENABLE = 0
6459 // .. ==> 0XF8000708[0:0] = 0x00000000U
6460 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6462 // .. ==> 0XF8000708[1:1] = 0x00000001U
6463 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6465 // .. ==> 0XF8000708[2:2] = 0x00000000U
6466 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6468 // .. ==> 0XF8000708[4:3] = 0x00000000U
6469 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6471 // .. ==> 0XF8000708[7:5] = 0x00000000U
6472 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6474 // .. ==> 0XF8000708[8:8] = 0x00000000U
6475 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6477 // .. ==> 0XF8000708[11:9] = 0x00000001U
6478 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6480 // .. ==> 0XF8000708[12:12] = 0x00000000U
6481 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6482 // .. DisableRcvr = 0
6483 // .. ==> 0XF8000708[13:13] = 0x00000000U
6484 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6486 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
6487 // .. TRI_ENABLE = 0
6488 // .. ==> 0XF800070C[0:0] = 0x00000000U
6489 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6491 // .. ==> 0XF800070C[1:1] = 0x00000001U
6492 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6494 // .. ==> 0XF800070C[2:2] = 0x00000000U
6495 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6497 // .. ==> 0XF800070C[4:3] = 0x00000000U
6498 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6500 // .. ==> 0XF800070C[7:5] = 0x00000000U
6501 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6503 // .. ==> 0XF800070C[8:8] = 0x00000000U
6504 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6506 // .. ==> 0XF800070C[11:9] = 0x00000001U
6507 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6509 // .. ==> 0XF800070C[12:12] = 0x00000000U
6510 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6511 // .. DisableRcvr = 0
6512 // .. ==> 0XF800070C[13:13] = 0x00000000U
6513 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6515 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
6516 // .. TRI_ENABLE = 0
6517 // .. ==> 0XF8000710[0:0] = 0x00000000U
6518 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6520 // .. ==> 0XF8000710[1:1] = 0x00000001U
6521 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6523 // .. ==> 0XF8000710[2:2] = 0x00000000U
6524 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6526 // .. ==> 0XF8000710[4:3] = 0x00000000U
6527 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6529 // .. ==> 0XF8000710[7:5] = 0x00000000U
6530 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6532 // .. ==> 0XF8000710[8:8] = 0x00000000U
6533 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6535 // .. ==> 0XF8000710[11:9] = 0x00000001U
6536 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6538 // .. ==> 0XF8000710[12:12] = 0x00000000U
6539 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6540 // .. DisableRcvr = 0
6541 // .. ==> 0XF8000710[13:13] = 0x00000000U
6542 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6544 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
6545 // .. TRI_ENABLE = 0
6546 // .. ==> 0XF8000714[0:0] = 0x00000000U
6547 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6549 // .. ==> 0XF8000714[1:1] = 0x00000001U
6550 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6552 // .. ==> 0XF8000714[2:2] = 0x00000000U
6553 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6555 // .. ==> 0XF8000714[4:3] = 0x00000000U
6556 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6558 // .. ==> 0XF8000714[7:5] = 0x00000000U
6559 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6561 // .. ==> 0XF8000714[8:8] = 0x00000000U
6562 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6564 // .. ==> 0XF8000714[11:9] = 0x00000001U
6565 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6567 // .. ==> 0XF8000714[12:12] = 0x00000000U
6568 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6569 // .. DisableRcvr = 0
6570 // .. ==> 0XF8000714[13:13] = 0x00000000U
6571 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6573 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
6574 // .. TRI_ENABLE = 0
6575 // .. ==> 0XF8000718[0:0] = 0x00000000U
6576 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6578 // .. ==> 0XF8000718[1:1] = 0x00000001U
6579 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6581 // .. ==> 0XF8000718[2:2] = 0x00000000U
6582 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6584 // .. ==> 0XF8000718[4:3] = 0x00000000U
6585 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6587 // .. ==> 0XF8000718[7:5] = 0x00000000U
6588 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6590 // .. ==> 0XF8000718[8:8] = 0x00000000U
6591 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6593 // .. ==> 0XF8000718[11:9] = 0x00000001U
6594 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6596 // .. ==> 0XF8000718[12:12] = 0x00000000U
6597 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6598 // .. DisableRcvr = 0
6599 // .. ==> 0XF8000718[13:13] = 0x00000000U
6600 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6602 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
6603 // .. TRI_ENABLE = 0
6604 // .. ==> 0XF800071C[0:0] = 0x00000000U
6605 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6607 // .. ==> 0XF800071C[1:1] = 0x00000000U
6608 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6610 // .. ==> 0XF800071C[2:2] = 0x00000000U
6611 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6613 // .. ==> 0XF800071C[4:3] = 0x00000000U
6614 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6616 // .. ==> 0XF800071C[7:5] = 0x00000000U
6617 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6619 // .. ==> 0XF800071C[8:8] = 0x00000000U
6620 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6622 // .. ==> 0XF800071C[11:9] = 0x00000001U
6623 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6625 // .. ==> 0XF800071C[12:12] = 0x00000000U
6626 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6627 // .. DisableRcvr = 0
6628 // .. ==> 0XF800071C[13:13] = 0x00000000U
6629 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6631 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
6632 // .. TRI_ENABLE = 0
6633 // .. ==> 0XF8000720[0:0] = 0x00000000U
6634 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6636 // .. ==> 0XF8000720[1:1] = 0x00000001U
6637 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6639 // .. ==> 0XF8000720[2:2] = 0x00000000U
6640 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6642 // .. ==> 0XF8000720[4:3] = 0x00000000U
6643 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6645 // .. ==> 0XF8000720[7:5] = 0x00000000U
6646 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6648 // .. ==> 0XF8000720[8:8] = 0x00000000U
6649 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6651 // .. ==> 0XF8000720[11:9] = 0x00000001U
6652 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6654 // .. ==> 0XF8000720[12:12] = 0x00000000U
6655 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6656 // .. DisableRcvr = 0
6657 // .. ==> 0XF8000720[13:13] = 0x00000000U
6658 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6660 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
6661 // .. TRI_ENABLE = 0
6662 // .. ==> 0XF8000724[0:0] = 0x00000000U
6663 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6665 // .. ==> 0XF8000724[1:1] = 0x00000000U
6666 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6668 // .. ==> 0XF8000724[2:2] = 0x00000000U
6669 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6671 // .. ==> 0XF8000724[4:3] = 0x00000000U
6672 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6674 // .. ==> 0XF8000724[7:5] = 0x00000000U
6675 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6677 // .. ==> 0XF8000724[8:8] = 0x00000000U
6678 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6680 // .. ==> 0XF8000724[11:9] = 0x00000001U
6681 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6683 // .. ==> 0XF8000724[12:12] = 0x00000001U
6684 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6685 // .. DisableRcvr = 0
6686 // .. ==> 0XF8000724[13:13] = 0x00000000U
6687 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6689 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
6690 // .. TRI_ENABLE = 0
6691 // .. ==> 0XF8000728[0:0] = 0x00000000U
6692 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6694 // .. ==> 0XF8000728[1:1] = 0x00000000U
6695 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6697 // .. ==> 0XF8000728[2:2] = 0x00000000U
6698 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6700 // .. ==> 0XF8000728[4:3] = 0x00000000U
6701 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6703 // .. ==> 0XF8000728[7:5] = 0x00000000U
6704 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6706 // .. ==> 0XF8000728[8:8] = 0x00000000U
6707 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6709 // .. ==> 0XF8000728[11:9] = 0x00000001U
6710 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6712 // .. ==> 0XF8000728[12:12] = 0x00000001U
6713 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6714 // .. DisableRcvr = 0
6715 // .. ==> 0XF8000728[13:13] = 0x00000000U
6716 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6718 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
6719 // .. TRI_ENABLE = 0
6720 // .. ==> 0XF800072C[0:0] = 0x00000000U
6721 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6723 // .. ==> 0XF800072C[1:1] = 0x00000000U
6724 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6726 // .. ==> 0XF800072C[2:2] = 0x00000000U
6727 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6729 // .. ==> 0XF800072C[4:3] = 0x00000000U
6730 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6732 // .. ==> 0XF800072C[7:5] = 0x00000000U
6733 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6735 // .. ==> 0XF800072C[8:8] = 0x00000000U
6736 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6738 // .. ==> 0XF800072C[11:9] = 0x00000001U
6739 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6741 // .. ==> 0XF800072C[12:12] = 0x00000001U
6742 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6743 // .. DisableRcvr = 0
6744 // .. ==> 0XF800072C[13:13] = 0x00000000U
6745 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6747 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
6748 // .. TRI_ENABLE = 0
6749 // .. ==> 0XF8000730[0:0] = 0x00000000U
6750 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6752 // .. ==> 0XF8000730[1:1] = 0x00000000U
6753 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6755 // .. ==> 0XF8000730[2:2] = 0x00000000U
6756 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6758 // .. ==> 0XF8000730[4:3] = 0x00000000U
6759 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6761 // .. ==> 0XF8000730[7:5] = 0x00000000U
6762 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6764 // .. ==> 0XF8000730[8:8] = 0x00000000U
6765 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6767 // .. ==> 0XF8000730[11:9] = 0x00000001U
6768 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6770 // .. ==> 0XF8000730[12:12] = 0x00000001U
6771 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6772 // .. DisableRcvr = 0
6773 // .. ==> 0XF8000730[13:13] = 0x00000000U
6774 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6776 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
6777 // .. TRI_ENABLE = 0
6778 // .. ==> 0XF8000734[0:0] = 0x00000000U
6779 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6781 // .. ==> 0XF8000734[1:1] = 0x00000000U
6782 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6784 // .. ==> 0XF8000734[2:2] = 0x00000000U
6785 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6787 // .. ==> 0XF8000734[4:3] = 0x00000000U
6788 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6790 // .. ==> 0XF8000734[7:5] = 0x00000000U
6791 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6793 // .. ==> 0XF8000734[8:8] = 0x00000000U
6794 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6796 // .. ==> 0XF8000734[11:9] = 0x00000001U
6797 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6799 // .. ==> 0XF8000734[12:12] = 0x00000001U
6800 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6801 // .. DisableRcvr = 0
6802 // .. ==> 0XF8000734[13:13] = 0x00000000U
6803 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6805 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
6806 // .. TRI_ENABLE = 0
6807 // .. ==> 0XF8000738[0:0] = 0x00000000U
6808 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6810 // .. ==> 0XF8000738[1:1] = 0x00000000U
6811 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
6813 // .. ==> 0XF8000738[2:2] = 0x00000000U
6814 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6816 // .. ==> 0XF8000738[4:3] = 0x00000000U
6817 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6819 // .. ==> 0XF8000738[7:5] = 0x00000000U
6820 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6822 // .. ==> 0XF8000738[8:8] = 0x00000000U
6823 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6825 // .. ==> 0XF8000738[11:9] = 0x00000001U
6826 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6828 // .. ==> 0XF8000738[12:12] = 0x00000001U
6829 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6830 // .. DisableRcvr = 0
6831 // .. ==> 0XF8000738[13:13] = 0x00000000U
6832 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6834 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
6835 // .. TRI_ENABLE = 1
6836 // .. ==> 0XF800073C[0:0] = 0x00000001U
6837 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
6839 // .. ==> 0XF800073C[8:8] = 0x00000000U
6840 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6842 // .. ==> 0XF800073C[11:9] = 0x00000001U
6843 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
6845 // .. ==> 0XF800073C[12:12] = 0x00000001U
6846 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
6847 // .. DisableRcvr = 0
6848 // .. ==> 0XF800073C[13:13] = 0x00000000U
6849 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
6851 EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
6852 // .. TRI_ENABLE = 0
6853 // .. ==> 0XF8000740[0:0] = 0x00000000U
6854 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6856 // .. ==> 0XF8000740[1:1] = 0x00000001U
6857 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6859 // .. ==> 0XF8000740[2:2] = 0x00000000U
6860 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6862 // .. ==> 0XF8000740[4:3] = 0x00000000U
6863 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6865 // .. ==> 0XF8000740[7:5] = 0x00000000U
6866 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6868 // .. ==> 0XF8000740[8:8] = 0x00000000U
6869 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6871 // .. ==> 0XF8000740[11:9] = 0x00000004U
6872 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6874 // .. ==> 0XF8000740[12:12] = 0x00000000U
6875 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6876 // .. DisableRcvr = 1
6877 // .. ==> 0XF8000740[13:13] = 0x00000001U
6878 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6880 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
6881 // .. TRI_ENABLE = 0
6882 // .. ==> 0XF8000744[0:0] = 0x00000000U
6883 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6885 // .. ==> 0XF8000744[1:1] = 0x00000001U
6886 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6888 // .. ==> 0XF8000744[2:2] = 0x00000000U
6889 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6891 // .. ==> 0XF8000744[4:3] = 0x00000000U
6892 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6894 // .. ==> 0XF8000744[7:5] = 0x00000000U
6895 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6897 // .. ==> 0XF8000744[8:8] = 0x00000000U
6898 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6900 // .. ==> 0XF8000744[11:9] = 0x00000004U
6901 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6903 // .. ==> 0XF8000744[12:12] = 0x00000000U
6904 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6905 // .. DisableRcvr = 1
6906 // .. ==> 0XF8000744[13:13] = 0x00000001U
6907 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6909 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
6910 // .. TRI_ENABLE = 0
6911 // .. ==> 0XF8000748[0:0] = 0x00000000U
6912 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6914 // .. ==> 0XF8000748[1:1] = 0x00000001U
6915 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6917 // .. ==> 0XF8000748[2:2] = 0x00000000U
6918 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6920 // .. ==> 0XF8000748[4:3] = 0x00000000U
6921 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6923 // .. ==> 0XF8000748[7:5] = 0x00000000U
6924 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6926 // .. ==> 0XF8000748[8:8] = 0x00000000U
6927 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6929 // .. ==> 0XF8000748[11:9] = 0x00000004U
6930 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6932 // .. ==> 0XF8000748[12:12] = 0x00000000U
6933 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6934 // .. DisableRcvr = 1
6935 // .. ==> 0XF8000748[13:13] = 0x00000001U
6936 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6938 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
6939 // .. TRI_ENABLE = 0
6940 // .. ==> 0XF800074C[0:0] = 0x00000000U
6941 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6943 // .. ==> 0XF800074C[1:1] = 0x00000001U
6944 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6946 // .. ==> 0XF800074C[2:2] = 0x00000000U
6947 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6949 // .. ==> 0XF800074C[4:3] = 0x00000000U
6950 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6952 // .. ==> 0XF800074C[7:5] = 0x00000000U
6953 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6955 // .. ==> 0XF800074C[8:8] = 0x00000000U
6956 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6958 // .. ==> 0XF800074C[11:9] = 0x00000004U
6959 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6961 // .. ==> 0XF800074C[12:12] = 0x00000000U
6962 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6963 // .. DisableRcvr = 1
6964 // .. ==> 0XF800074C[13:13] = 0x00000001U
6965 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6967 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
6968 // .. TRI_ENABLE = 0
6969 // .. ==> 0XF8000750[0:0] = 0x00000000U
6970 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
6972 // .. ==> 0XF8000750[1:1] = 0x00000001U
6973 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
6975 // .. ==> 0XF8000750[2:2] = 0x00000000U
6976 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
6978 // .. ==> 0XF8000750[4:3] = 0x00000000U
6979 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
6981 // .. ==> 0XF8000750[7:5] = 0x00000000U
6982 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
6984 // .. ==> 0XF8000750[8:8] = 0x00000000U
6985 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
6987 // .. ==> 0XF8000750[11:9] = 0x00000004U
6988 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
6990 // .. ==> 0XF8000750[12:12] = 0x00000000U
6991 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
6992 // .. DisableRcvr = 1
6993 // .. ==> 0XF8000750[13:13] = 0x00000001U
6994 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
6996 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
6997 // .. TRI_ENABLE = 0
6998 // .. ==> 0XF8000754[0:0] = 0x00000000U
6999 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7001 // .. ==> 0XF8000754[1:1] = 0x00000001U
7002 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7004 // .. ==> 0XF8000754[2:2] = 0x00000000U
7005 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7007 // .. ==> 0XF8000754[4:3] = 0x00000000U
7008 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7010 // .. ==> 0XF8000754[7:5] = 0x00000000U
7011 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7013 // .. ==> 0XF8000754[8:8] = 0x00000000U
7014 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7016 // .. ==> 0XF8000754[11:9] = 0x00000004U
7017 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7019 // .. ==> 0XF8000754[12:12] = 0x00000000U
7020 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7021 // .. DisableRcvr = 1
7022 // .. ==> 0XF8000754[13:13] = 0x00000001U
7023 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
7025 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
7026 // .. TRI_ENABLE = 1
7027 // .. ==> 0XF8000758[0:0] = 0x00000001U
7028 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7030 // .. ==> 0XF8000758[1:1] = 0x00000001U
7031 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7033 // .. ==> 0XF8000758[2:2] = 0x00000000U
7034 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7036 // .. ==> 0XF8000758[4:3] = 0x00000000U
7037 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7039 // .. ==> 0XF8000758[7:5] = 0x00000000U
7040 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7042 // .. ==> 0XF8000758[8:8] = 0x00000000U
7043 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7045 // .. ==> 0XF8000758[11:9] = 0x00000004U
7046 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7048 // .. ==> 0XF8000758[12:12] = 0x00000000U
7049 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7050 // .. DisableRcvr = 0
7051 // .. ==> 0XF8000758[13:13] = 0x00000000U
7052 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7054 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
7055 // .. TRI_ENABLE = 1
7056 // .. ==> 0XF800075C[0:0] = 0x00000001U
7057 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7059 // .. ==> 0XF800075C[1:1] = 0x00000001U
7060 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7062 // .. ==> 0XF800075C[2:2] = 0x00000000U
7063 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7065 // .. ==> 0XF800075C[4:3] = 0x00000000U
7066 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7068 // .. ==> 0XF800075C[7:5] = 0x00000000U
7069 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7071 // .. ==> 0XF800075C[8:8] = 0x00000000U
7072 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7074 // .. ==> 0XF800075C[11:9] = 0x00000004U
7075 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7077 // .. ==> 0XF800075C[12:12] = 0x00000000U
7078 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7079 // .. DisableRcvr = 0
7080 // .. ==> 0XF800075C[13:13] = 0x00000000U
7081 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7083 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
7084 // .. TRI_ENABLE = 1
7085 // .. ==> 0XF8000760[0:0] = 0x00000001U
7086 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7088 // .. ==> 0XF8000760[1:1] = 0x00000001U
7089 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7091 // .. ==> 0XF8000760[2:2] = 0x00000000U
7092 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7094 // .. ==> 0XF8000760[4:3] = 0x00000000U
7095 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7097 // .. ==> 0XF8000760[7:5] = 0x00000000U
7098 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7100 // .. ==> 0XF8000760[8:8] = 0x00000000U
7101 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7103 // .. ==> 0XF8000760[11:9] = 0x00000004U
7104 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7106 // .. ==> 0XF8000760[12:12] = 0x00000000U
7107 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7108 // .. DisableRcvr = 0
7109 // .. ==> 0XF8000760[13:13] = 0x00000000U
7110 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7112 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
7113 // .. TRI_ENABLE = 1
7114 // .. ==> 0XF8000764[0:0] = 0x00000001U
7115 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7117 // .. ==> 0XF8000764[1:1] = 0x00000001U
7118 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7120 // .. ==> 0XF8000764[2:2] = 0x00000000U
7121 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7123 // .. ==> 0XF8000764[4:3] = 0x00000000U
7124 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7126 // .. ==> 0XF8000764[7:5] = 0x00000000U
7127 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7129 // .. ==> 0XF8000764[8:8] = 0x00000000U
7130 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7132 // .. ==> 0XF8000764[11:9] = 0x00000004U
7133 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7135 // .. ==> 0XF8000764[12:12] = 0x00000000U
7136 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7137 // .. DisableRcvr = 0
7138 // .. ==> 0XF8000764[13:13] = 0x00000000U
7139 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7141 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
7142 // .. TRI_ENABLE = 1
7143 // .. ==> 0XF8000768[0:0] = 0x00000001U
7144 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7146 // .. ==> 0XF8000768[1:1] = 0x00000001U
7147 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7149 // .. ==> 0XF8000768[2:2] = 0x00000000U
7150 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7152 // .. ==> 0XF8000768[4:3] = 0x00000000U
7153 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7155 // .. ==> 0XF8000768[7:5] = 0x00000000U
7156 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7158 // .. ==> 0XF8000768[8:8] = 0x00000000U
7159 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7161 // .. ==> 0XF8000768[11:9] = 0x00000004U
7162 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7164 // .. ==> 0XF8000768[12:12] = 0x00000000U
7165 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7166 // .. DisableRcvr = 0
7167 // .. ==> 0XF8000768[13:13] = 0x00000000U
7168 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7170 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
7171 // .. TRI_ENABLE = 1
7172 // .. ==> 0XF800076C[0:0] = 0x00000001U
7173 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7175 // .. ==> 0XF800076C[1:1] = 0x00000001U
7176 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
7178 // .. ==> 0XF800076C[2:2] = 0x00000000U
7179 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7181 // .. ==> 0XF800076C[4:3] = 0x00000000U
7182 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7184 // .. ==> 0XF800076C[7:5] = 0x00000000U
7185 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7187 // .. ==> 0XF800076C[8:8] = 0x00000000U
7188 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7190 // .. ==> 0XF800076C[11:9] = 0x00000004U
7191 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
7193 // .. ==> 0XF800076C[12:12] = 0x00000000U
7194 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7195 // .. DisableRcvr = 0
7196 // .. ==> 0XF800076C[13:13] = 0x00000000U
7197 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7199 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
7200 // .. TRI_ENABLE = 0
7201 // .. ==> 0XF8000770[0:0] = 0x00000000U
7202 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7204 // .. ==> 0XF8000770[1:1] = 0x00000000U
7205 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7207 // .. ==> 0XF8000770[2:2] = 0x00000001U
7208 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7210 // .. ==> 0XF8000770[4:3] = 0x00000000U
7211 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7213 // .. ==> 0XF8000770[7:5] = 0x00000000U
7214 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7216 // .. ==> 0XF8000770[8:8] = 0x00000000U
7217 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7219 // .. ==> 0XF8000770[11:9] = 0x00000001U
7220 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7222 // .. ==> 0XF8000770[12:12] = 0x00000000U
7223 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7224 // .. DisableRcvr = 0
7225 // .. ==> 0XF8000770[13:13] = 0x00000000U
7226 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7228 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
7229 // .. TRI_ENABLE = 1
7230 // .. ==> 0XF8000774[0:0] = 0x00000001U
7231 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7233 // .. ==> 0XF8000774[1:1] = 0x00000000U
7234 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7236 // .. ==> 0XF8000774[2:2] = 0x00000001U
7237 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7239 // .. ==> 0XF8000774[4:3] = 0x00000000U
7240 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7242 // .. ==> 0XF8000774[7:5] = 0x00000000U
7243 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7245 // .. ==> 0XF8000774[8:8] = 0x00000000U
7246 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7248 // .. ==> 0XF8000774[11:9] = 0x00000001U
7249 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7251 // .. ==> 0XF8000774[12:12] = 0x00000000U
7252 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7253 // .. DisableRcvr = 0
7254 // .. ==> 0XF8000774[13:13] = 0x00000000U
7255 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7257 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
7258 // .. TRI_ENABLE = 0
7259 // .. ==> 0XF8000778[0:0] = 0x00000000U
7260 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7262 // .. ==> 0XF8000778[1:1] = 0x00000000U
7263 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7265 // .. ==> 0XF8000778[2:2] = 0x00000001U
7266 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7268 // .. ==> 0XF8000778[4:3] = 0x00000000U
7269 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7271 // .. ==> 0XF8000778[7:5] = 0x00000000U
7272 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7274 // .. ==> 0XF8000778[8:8] = 0x00000000U
7275 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7277 // .. ==> 0XF8000778[11:9] = 0x00000001U
7278 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7280 // .. ==> 0XF8000778[12:12] = 0x00000000U
7281 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7282 // .. DisableRcvr = 0
7283 // .. ==> 0XF8000778[13:13] = 0x00000000U
7284 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7286 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
7287 // .. TRI_ENABLE = 1
7288 // .. ==> 0XF800077C[0:0] = 0x00000001U
7289 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7291 // .. ==> 0XF800077C[1:1] = 0x00000000U
7292 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7294 // .. ==> 0XF800077C[2:2] = 0x00000001U
7295 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7297 // .. ==> 0XF800077C[4:3] = 0x00000000U
7298 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7300 // .. ==> 0XF800077C[7:5] = 0x00000000U
7301 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7303 // .. ==> 0XF800077C[8:8] = 0x00000000U
7304 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7306 // .. ==> 0XF800077C[11:9] = 0x00000001U
7307 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7309 // .. ==> 0XF800077C[12:12] = 0x00000000U
7310 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7311 // .. DisableRcvr = 0
7312 // .. ==> 0XF800077C[13:13] = 0x00000000U
7313 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7315 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
7316 // .. TRI_ENABLE = 0
7317 // .. ==> 0XF8000780[0:0] = 0x00000000U
7318 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7320 // .. ==> 0XF8000780[1:1] = 0x00000000U
7321 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7323 // .. ==> 0XF8000780[2:2] = 0x00000001U
7324 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7326 // .. ==> 0XF8000780[4:3] = 0x00000000U
7327 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7329 // .. ==> 0XF8000780[7:5] = 0x00000000U
7330 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7332 // .. ==> 0XF8000780[8:8] = 0x00000000U
7333 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7335 // .. ==> 0XF8000780[11:9] = 0x00000001U
7336 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7338 // .. ==> 0XF8000780[12:12] = 0x00000000U
7339 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7340 // .. DisableRcvr = 0
7341 // .. ==> 0XF8000780[13:13] = 0x00000000U
7342 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7344 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
7345 // .. TRI_ENABLE = 0
7346 // .. ==> 0XF8000784[0:0] = 0x00000000U
7347 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7349 // .. ==> 0XF8000784[1:1] = 0x00000000U
7350 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7352 // .. ==> 0XF8000784[2:2] = 0x00000001U
7353 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7355 // .. ==> 0XF8000784[4:3] = 0x00000000U
7356 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7358 // .. ==> 0XF8000784[7:5] = 0x00000000U
7359 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7361 // .. ==> 0XF8000784[8:8] = 0x00000000U
7362 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7364 // .. ==> 0XF8000784[11:9] = 0x00000001U
7365 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7367 // .. ==> 0XF8000784[12:12] = 0x00000000U
7368 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7369 // .. DisableRcvr = 0
7370 // .. ==> 0XF8000784[13:13] = 0x00000000U
7371 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7373 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
7374 // .. TRI_ENABLE = 0
7375 // .. ==> 0XF8000788[0:0] = 0x00000000U
7376 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7378 // .. ==> 0XF8000788[1:1] = 0x00000000U
7379 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7381 // .. ==> 0XF8000788[2:2] = 0x00000001U
7382 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7384 // .. ==> 0XF8000788[4:3] = 0x00000000U
7385 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7387 // .. ==> 0XF8000788[7:5] = 0x00000000U
7388 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7390 // .. ==> 0XF8000788[8:8] = 0x00000000U
7391 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7393 // .. ==> 0XF8000788[11:9] = 0x00000001U
7394 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7396 // .. ==> 0XF8000788[12:12] = 0x00000000U
7397 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7398 // .. DisableRcvr = 0
7399 // .. ==> 0XF8000788[13:13] = 0x00000000U
7400 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7402 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
7403 // .. TRI_ENABLE = 0
7404 // .. ==> 0XF800078C[0:0] = 0x00000000U
7405 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7407 // .. ==> 0XF800078C[1:1] = 0x00000000U
7408 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7410 // .. ==> 0XF800078C[2:2] = 0x00000001U
7411 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7413 // .. ==> 0XF800078C[4:3] = 0x00000000U
7414 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7416 // .. ==> 0XF800078C[7:5] = 0x00000000U
7417 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7419 // .. ==> 0XF800078C[8:8] = 0x00000000U
7420 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7422 // .. ==> 0XF800078C[11:9] = 0x00000001U
7423 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7425 // .. ==> 0XF800078C[12:12] = 0x00000000U
7426 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7427 // .. DisableRcvr = 0
7428 // .. ==> 0XF800078C[13:13] = 0x00000000U
7429 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7431 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
7432 // .. TRI_ENABLE = 1
7433 // .. ==> 0XF8000790[0:0] = 0x00000001U
7434 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7436 // .. ==> 0XF8000790[1:1] = 0x00000000U
7437 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7439 // .. ==> 0XF8000790[2:2] = 0x00000001U
7440 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7442 // .. ==> 0XF8000790[4:3] = 0x00000000U
7443 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7445 // .. ==> 0XF8000790[7:5] = 0x00000000U
7446 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7448 // .. ==> 0XF8000790[8:8] = 0x00000000U
7449 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7451 // .. ==> 0XF8000790[11:9] = 0x00000001U
7452 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7454 // .. ==> 0XF8000790[12:12] = 0x00000000U
7455 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7456 // .. DisableRcvr = 0
7457 // .. ==> 0XF8000790[13:13] = 0x00000000U
7458 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7460 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
7461 // .. TRI_ENABLE = 0
7462 // .. ==> 0XF8000794[0:0] = 0x00000000U
7463 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7465 // .. ==> 0XF8000794[1:1] = 0x00000000U
7466 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7468 // .. ==> 0XF8000794[2:2] = 0x00000001U
7469 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7471 // .. ==> 0XF8000794[4:3] = 0x00000000U
7472 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7474 // .. ==> 0XF8000794[7:5] = 0x00000000U
7475 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7477 // .. ==> 0XF8000794[8:8] = 0x00000000U
7478 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7480 // .. ==> 0XF8000794[11:9] = 0x00000001U
7481 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7483 // .. ==> 0XF8000794[12:12] = 0x00000000U
7484 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7485 // .. DisableRcvr = 0
7486 // .. ==> 0XF8000794[13:13] = 0x00000000U
7487 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7489 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
7490 // .. TRI_ENABLE = 0
7491 // .. ==> 0XF8000798[0:0] = 0x00000000U
7492 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7494 // .. ==> 0XF8000798[1:1] = 0x00000000U
7495 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7497 // .. ==> 0XF8000798[2:2] = 0x00000001U
7498 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7500 // .. ==> 0XF8000798[4:3] = 0x00000000U
7501 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7503 // .. ==> 0XF8000798[7:5] = 0x00000000U
7504 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7506 // .. ==> 0XF8000798[8:8] = 0x00000000U
7507 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7509 // .. ==> 0XF8000798[11:9] = 0x00000001U
7510 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7512 // .. ==> 0XF8000798[12:12] = 0x00000000U
7513 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7514 // .. DisableRcvr = 0
7515 // .. ==> 0XF8000798[13:13] = 0x00000000U
7516 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7518 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
7519 // .. TRI_ENABLE = 0
7520 // .. ==> 0XF800079C[0:0] = 0x00000000U
7521 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7523 // .. ==> 0XF800079C[1:1] = 0x00000000U
7524 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7526 // .. ==> 0XF800079C[2:2] = 0x00000001U
7527 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
7529 // .. ==> 0XF800079C[4:3] = 0x00000000U
7530 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7532 // .. ==> 0XF800079C[7:5] = 0x00000000U
7533 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
7535 // .. ==> 0XF800079C[8:8] = 0x00000000U
7536 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7538 // .. ==> 0XF800079C[11:9] = 0x00000001U
7539 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7541 // .. ==> 0XF800079C[12:12] = 0x00000000U
7542 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7543 // .. DisableRcvr = 0
7544 // .. ==> 0XF800079C[13:13] = 0x00000000U
7545 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7547 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
7548 // .. TRI_ENABLE = 0
7549 // .. ==> 0XF80007A0[0:0] = 0x00000000U
7550 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7552 // .. ==> 0XF80007A0[1:1] = 0x00000000U
7553 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7555 // .. ==> 0XF80007A0[2:2] = 0x00000000U
7556 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7558 // .. ==> 0XF80007A0[4:3] = 0x00000000U
7559 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7561 // .. ==> 0XF80007A0[7:5] = 0x00000004U
7562 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7564 // .. ==> 0XF80007A0[8:8] = 0x00000000U
7565 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7567 // .. ==> 0XF80007A0[11:9] = 0x00000001U
7568 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7570 // .. ==> 0XF80007A0[12:12] = 0x00000000U
7571 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7572 // .. DisableRcvr = 0
7573 // .. ==> 0XF80007A0[13:13] = 0x00000000U
7574 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7576 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
7577 // .. TRI_ENABLE = 0
7578 // .. ==> 0XF80007A4[0:0] = 0x00000000U
7579 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7581 // .. ==> 0XF80007A4[1:1] = 0x00000000U
7582 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7584 // .. ==> 0XF80007A4[2:2] = 0x00000000U
7585 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7587 // .. ==> 0XF80007A4[4:3] = 0x00000000U
7588 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7590 // .. ==> 0XF80007A4[7:5] = 0x00000004U
7591 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7593 // .. ==> 0XF80007A4[8:8] = 0x00000000U
7594 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7596 // .. ==> 0XF80007A4[11:9] = 0x00000001U
7597 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7599 // .. ==> 0XF80007A4[12:12] = 0x00000000U
7600 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7601 // .. DisableRcvr = 0
7602 // .. ==> 0XF80007A4[13:13] = 0x00000000U
7603 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7605 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
7606 // .. TRI_ENABLE = 0
7607 // .. ==> 0XF80007A8[0:0] = 0x00000000U
7608 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7610 // .. ==> 0XF80007A8[1:1] = 0x00000000U
7611 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7613 // .. ==> 0XF80007A8[2:2] = 0x00000000U
7614 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7616 // .. ==> 0XF80007A8[4:3] = 0x00000000U
7617 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7619 // .. ==> 0XF80007A8[7:5] = 0x00000004U
7620 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7622 // .. ==> 0XF80007A8[8:8] = 0x00000000U
7623 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7625 // .. ==> 0XF80007A8[11:9] = 0x00000001U
7626 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7628 // .. ==> 0XF80007A8[12:12] = 0x00000000U
7629 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7630 // .. DisableRcvr = 0
7631 // .. ==> 0XF80007A8[13:13] = 0x00000000U
7632 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7634 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
7635 // .. TRI_ENABLE = 0
7636 // .. ==> 0XF80007AC[0:0] = 0x00000000U
7637 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7639 // .. ==> 0XF80007AC[1:1] = 0x00000000U
7640 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7642 // .. ==> 0XF80007AC[2:2] = 0x00000000U
7643 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7645 // .. ==> 0XF80007AC[4:3] = 0x00000000U
7646 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7648 // .. ==> 0XF80007AC[7:5] = 0x00000004U
7649 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7651 // .. ==> 0XF80007AC[8:8] = 0x00000000U
7652 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7654 // .. ==> 0XF80007AC[11:9] = 0x00000001U
7655 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7657 // .. ==> 0XF80007AC[12:12] = 0x00000000U
7658 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7659 // .. DisableRcvr = 0
7660 // .. ==> 0XF80007AC[13:13] = 0x00000000U
7661 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7663 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
7664 // .. TRI_ENABLE = 0
7665 // .. ==> 0XF80007B0[0:0] = 0x00000000U
7666 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7668 // .. ==> 0XF80007B0[1:1] = 0x00000000U
7669 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7671 // .. ==> 0XF80007B0[2:2] = 0x00000000U
7672 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7674 // .. ==> 0XF80007B0[4:3] = 0x00000000U
7675 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7677 // .. ==> 0XF80007B0[7:5] = 0x00000004U
7678 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7680 // .. ==> 0XF80007B0[8:8] = 0x00000000U
7681 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7683 // .. ==> 0XF80007B0[11:9] = 0x00000001U
7684 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7686 // .. ==> 0XF80007B0[12:12] = 0x00000000U
7687 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7688 // .. DisableRcvr = 0
7689 // .. ==> 0XF80007B0[13:13] = 0x00000000U
7690 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7692 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
7693 // .. TRI_ENABLE = 0
7694 // .. ==> 0XF80007B4[0:0] = 0x00000000U
7695 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7697 // .. ==> 0XF80007B4[1:1] = 0x00000000U
7698 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7700 // .. ==> 0XF80007B4[2:2] = 0x00000000U
7701 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7703 // .. ==> 0XF80007B4[4:3] = 0x00000000U
7704 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7706 // .. ==> 0XF80007B4[7:5] = 0x00000004U
7707 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7709 // .. ==> 0XF80007B4[8:8] = 0x00000000U
7710 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7712 // .. ==> 0XF80007B4[11:9] = 0x00000001U
7713 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7715 // .. ==> 0XF80007B4[12:12] = 0x00000000U
7716 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7717 // .. DisableRcvr = 0
7718 // .. ==> 0XF80007B4[13:13] = 0x00000000U
7719 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7721 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
7722 // .. TRI_ENABLE = 1
7723 // .. ==> 0XF80007B8[0:0] = 0x00000001U
7724 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7726 // .. ==> 0XF80007B8[1:1] = 0x00000000U
7727 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7729 // .. ==> 0XF80007B8[2:2] = 0x00000000U
7730 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7732 // .. ==> 0XF80007B8[4:3] = 0x00000000U
7733 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7735 // .. ==> 0XF80007B8[7:5] = 0x00000001U
7736 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U
7738 // .. ==> 0XF80007B8[8:8] = 0x00000000U
7739 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7741 // .. ==> 0XF80007B8[11:9] = 0x00000001U
7742 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7744 // .. ==> 0XF80007B8[12:12] = 0x00000001U
7745 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
7746 // .. DisableRcvr = 0
7747 // .. ==> 0XF80007B8[13:13] = 0x00000000U
7748 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7750 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
7751 // .. TRI_ENABLE = 0
7752 // .. ==> 0XF80007BC[0:0] = 0x00000000U
7753 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7755 // .. ==> 0XF80007BC[1:1] = 0x00000000U
7756 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7758 // .. ==> 0XF80007BC[2:2] = 0x00000000U
7759 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7761 // .. ==> 0XF80007BC[4:3] = 0x00000000U
7762 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7764 // .. ==> 0XF80007BC[7:5] = 0x00000001U
7765 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U
7767 // .. ==> 0XF80007BC[8:8] = 0x00000000U
7768 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7770 // .. ==> 0XF80007BC[11:9] = 0x00000001U
7771 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7773 // .. ==> 0XF80007BC[12:12] = 0x00000001U
7774 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
7775 // .. DisableRcvr = 0
7776 // .. ==> 0XF80007BC[13:13] = 0x00000000U
7777 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7779 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
7780 // .. TRI_ENABLE = 0
7781 // .. ==> 0XF80007C0[0:0] = 0x00000000U
7782 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7784 // .. ==> 0XF80007C0[1:1] = 0x00000000U
7785 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7787 // .. ==> 0XF80007C0[2:2] = 0x00000000U
7788 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7790 // .. ==> 0XF80007C0[4:3] = 0x00000000U
7791 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7793 // .. ==> 0XF80007C0[7:5] = 0x00000007U
7794 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
7796 // .. ==> 0XF80007C0[8:8] = 0x00000000U
7797 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7799 // .. ==> 0XF80007C0[11:9] = 0x00000001U
7800 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7802 // .. ==> 0XF80007C0[12:12] = 0x00000000U
7803 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7804 // .. DisableRcvr = 0
7805 // .. ==> 0XF80007C0[13:13] = 0x00000000U
7806 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7808 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
7809 // .. TRI_ENABLE = 1
7810 // .. ==> 0XF80007C4[0:0] = 0x00000001U
7811 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
7813 // .. ==> 0XF80007C4[1:1] = 0x00000000U
7814 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7816 // .. ==> 0XF80007C4[2:2] = 0x00000000U
7817 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7819 // .. ==> 0XF80007C4[4:3] = 0x00000000U
7820 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7822 // .. ==> 0XF80007C4[7:5] = 0x00000007U
7823 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
7825 // .. ==> 0XF80007C4[8:8] = 0x00000000U
7826 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7828 // .. ==> 0XF80007C4[11:9] = 0x00000001U
7829 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7831 // .. ==> 0XF80007C4[12:12] = 0x00000000U
7832 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7833 // .. DisableRcvr = 0
7834 // .. ==> 0XF80007C4[13:13] = 0x00000000U
7835 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7837 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
7838 // .. TRI_ENABLE = 0
7839 // .. ==> 0XF80007C8[0:0] = 0x00000000U
7840 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7842 // .. ==> 0XF80007C8[1:1] = 0x00000000U
7843 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7845 // .. ==> 0XF80007C8[2:2] = 0x00000000U
7846 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7848 // .. ==> 0XF80007C8[4:3] = 0x00000000U
7849 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7851 // .. ==> 0XF80007C8[7:5] = 0x00000002U
7852 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
7854 // .. ==> 0XF80007C8[8:8] = 0x00000000U
7855 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7857 // .. ==> 0XF80007C8[11:9] = 0x00000001U
7858 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7860 // .. ==> 0XF80007C8[12:12] = 0x00000001U
7861 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
7862 // .. DisableRcvr = 0
7863 // .. ==> 0XF80007C8[13:13] = 0x00000000U
7864 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7866 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
7867 // .. TRI_ENABLE = 0
7868 // .. ==> 0XF80007CC[0:0] = 0x00000000U
7869 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7871 // .. ==> 0XF80007CC[1:1] = 0x00000000U
7872 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7874 // .. ==> 0XF80007CC[2:2] = 0x00000000U
7875 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7877 // .. ==> 0XF80007CC[4:3] = 0x00000000U
7878 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7880 // .. ==> 0XF80007CC[7:5] = 0x00000002U
7881 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
7883 // .. ==> 0XF80007CC[8:8] = 0x00000000U
7884 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7886 // .. ==> 0XF80007CC[11:9] = 0x00000001U
7887 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7889 // .. ==> 0XF80007CC[12:12] = 0x00000001U
7890 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
7891 // .. DisableRcvr = 0
7892 // .. ==> 0XF80007CC[13:13] = 0x00000000U
7893 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7895 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
7896 // .. TRI_ENABLE = 0
7897 // .. ==> 0XF80007D0[0:0] = 0x00000000U
7898 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7900 // .. ==> 0XF80007D0[1:1] = 0x00000000U
7901 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7903 // .. ==> 0XF80007D0[2:2] = 0x00000000U
7904 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7906 // .. ==> 0XF80007D0[4:3] = 0x00000000U
7907 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7909 // .. ==> 0XF80007D0[7:5] = 0x00000004U
7910 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7912 // .. ==> 0XF80007D0[8:8] = 0x00000000U
7913 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7915 // .. ==> 0XF80007D0[11:9] = 0x00000001U
7916 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7918 // .. ==> 0XF80007D0[12:12] = 0x00000000U
7919 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7920 // .. DisableRcvr = 0
7921 // .. ==> 0XF80007D0[13:13] = 0x00000000U
7922 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7924 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
7925 // .. TRI_ENABLE = 0
7926 // .. ==> 0XF80007D4[0:0] = 0x00000000U
7927 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
7929 // .. ==> 0XF80007D4[1:1] = 0x00000000U
7930 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
7932 // .. ==> 0XF80007D4[2:2] = 0x00000000U
7933 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
7935 // .. ==> 0XF80007D4[4:3] = 0x00000000U
7936 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
7938 // .. ==> 0XF80007D4[7:5] = 0x00000004U
7939 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
7941 // .. ==> 0XF80007D4[8:8] = 0x00000000U
7942 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
7944 // .. ==> 0XF80007D4[11:9] = 0x00000001U
7945 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
7947 // .. ==> 0XF80007D4[12:12] = 0x00000000U
7948 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
7949 // .. DisableRcvr = 0
7950 // .. ==> 0XF80007D4[13:13] = 0x00000000U
7951 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
7953 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
7954 // .. SDIO0_WP_SEL = 15
7955 // .. ==> 0XF8000830[5:0] = 0x0000000FU
7956 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU
7957 // .. SDIO0_CD_SEL = 0
7958 // .. ==> 0XF8000830[21:16] = 0x00000000U
7959 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U
7961 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
7962 // .. FINISH: MIO PROGRAMMING
7963 // .. START: LOCK IT BACK
7964 // .. LOCK_KEY = 0X767B
7965 // .. ==> 0XF8000004[15:0] = 0x0000767BU
7966 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
7968 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
7969 // .. FINISH: LOCK IT BACK
7977 unsigned long ps7_peripherals_init_data_2_0[] = {
7979 // .. START: SLCR SETTINGS
7980 // .. UNLOCK_KEY = 0XDF0D
7981 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
7982 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
7984 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
7985 // .. FINISH: SLCR SETTINGS
7986 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
7987 // .. IBUF_DISABLE_MODE = 0x1
7988 // .. ==> 0XF8000B48[7:7] = 0x00000001U
7989 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7990 // .. TERM_DISABLE_MODE = 0x1
7991 // .. ==> 0XF8000B48[8:8] = 0x00000001U
7992 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
7994 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
7995 // .. IBUF_DISABLE_MODE = 0x1
7996 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
7997 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
7998 // .. TERM_DISABLE_MODE = 0x1
7999 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
8000 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
8002 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
8003 // .. IBUF_DISABLE_MODE = 0x1
8004 // .. ==> 0XF8000B50[7:7] = 0x00000001U
8005 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
8006 // .. TERM_DISABLE_MODE = 0x1
8007 // .. ==> 0XF8000B50[8:8] = 0x00000001U
8008 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
8010 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
8011 // .. IBUF_DISABLE_MODE = 0x1
8012 // .. ==> 0XF8000B54[7:7] = 0x00000001U
8013 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
8014 // .. TERM_DISABLE_MODE = 0x1
8015 // .. ==> 0XF8000B54[8:8] = 0x00000001U
8016 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
8018 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
8019 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
8020 // .. START: LOCK IT BACK
8021 // .. LOCK_KEY = 0X767B
8022 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8023 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8025 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8026 // .. FINISH: LOCK IT BACK
8027 // .. START: SRAM/NOR SET OPMODE
8028 // .. FINISH: SRAM/NOR SET OPMODE
8029 // .. START: UART REGISTERS
8031 // .. ==> 0XE0001034[7:0] = 0x00000006U
8032 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
8034 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
8036 // .. ==> 0XE0001018[15:0] = 0x0000003EU
8037 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
8039 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
8041 // .. ==> 0XE0001000[8:8] = 0x00000000U
8042 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
8044 // .. ==> 0XE0001000[7:7] = 0x00000000U
8045 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
8047 // .. ==> 0XE0001000[6:6] = 0x00000000U
8048 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
8050 // .. ==> 0XE0001000[5:5] = 0x00000000U
8051 // .. ==> MASK : 0x00000020U VAL : 0x00000000U
8053 // .. ==> 0XE0001000[4:4] = 0x00000001U
8054 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
8056 // .. ==> 0XE0001000[3:3] = 0x00000000U
8057 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
8059 // .. ==> 0XE0001000[2:2] = 0x00000001U
8060 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
8062 // .. ==> 0XE0001000[1:1] = 0x00000001U
8063 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
8065 // .. ==> 0XE0001000[0:0] = 0x00000001U
8066 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8068 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
8070 // .. ==> 0XE0001004[11:11] = 0x00000000U
8071 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
8073 // .. ==> 0XE0001004[10:10] = 0x00000000U
8074 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
8076 // .. ==> 0XE0001004[9:8] = 0x00000000U
8077 // .. ==> MASK : 0x00000300U VAL : 0x00000000U
8079 // .. ==> 0XE0001004[7:6] = 0x00000000U
8080 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
8082 // .. ==> 0XE0001004[5:3] = 0x00000004U
8083 // .. ==> MASK : 0x00000038U VAL : 0x00000020U
8085 // .. ==> 0XE0001004[2:1] = 0x00000000U
8086 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
8088 // .. ==> 0XE0001004[0:0] = 0x00000000U
8089 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
8091 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
8092 // .. FINISH: UART REGISTERS
8093 // .. START: QSPI REGISTERS
8095 // .. ==> 0XE000D000[19:19] = 0x00000001U
8096 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
8098 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
8099 // .. FINISH: QSPI REGISTERS
8100 // .. START: PL POWER ON RESET REGISTERS
8101 // .. PCFG_POR_CNT_4K = 0
8102 // .. ==> 0XF8007000[29:29] = 0x00000000U
8103 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
8105 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
8106 // .. FINISH: PL POWER ON RESET REGISTERS
8107 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
8108 // .. .. START: NAND SET CYCLE
8109 // .. .. FINISH: NAND SET CYCLE
8110 // .. .. START: OPMODE
8111 // .. .. FINISH: OPMODE
8112 // .. .. START: DIRECT COMMAND
8113 // .. .. FINISH: DIRECT COMMAND
8114 // .. .. START: SRAM/NOR CS0 SET CYCLE
8115 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
8116 // .. .. START: DIRECT COMMAND
8117 // .. .. FINISH: DIRECT COMMAND
8118 // .. .. START: NOR CS0 BASE ADDRESS
8119 // .. .. FINISH: NOR CS0 BASE ADDRESS
8120 // .. .. START: SRAM/NOR CS1 SET CYCLE
8121 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
8122 // .. .. START: DIRECT COMMAND
8123 // .. .. FINISH: DIRECT COMMAND
8124 // .. .. START: NOR CS1 BASE ADDRESS
8125 // .. .. FINISH: NOR CS1 BASE ADDRESS
8126 // .. .. START: USB RESET
8127 // .. .. .. START: USB0 RESET
8128 // .. .. .. .. START: DIR MODE BANK 0
8129 // .. .. .. .. DIRECTION_0 = 0x2880
8130 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
8131 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
8133 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
8134 // .. .. .. .. FINISH: DIR MODE BANK 0
8135 // .. .. .. .. START: DIR MODE BANK 1
8136 // .. .. .. .. FINISH: DIR MODE BANK 1
8137 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8138 // .. .. .. .. MASK_0_LSW = 0xff7f
8139 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8140 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
8141 // .. .. .. .. DATA_0_LSW = 0x80
8142 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8143 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
8145 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8146 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8147 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8148 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8149 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8150 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8151 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8152 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8153 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8154 // .. .. .. .. OP_ENABLE_0 = 0x2880
8155 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
8156 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
8158 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
8159 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8160 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8161 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8162 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8163 // .. .. .. .. MASK_0_LSW = 0xff7f
8164 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8165 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
8166 // .. .. .. .. DATA_0_LSW = 0x0
8167 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8168 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
8170 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
8171 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8172 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8173 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8174 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8175 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8176 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8177 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8178 // .. .. .. .. START: ADD 1 MS DELAY
8180 EMIT_MASKDELAY(0XF8F00200, 1),
8181 // .. .. .. .. FINISH: ADD 1 MS DELAY
8182 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8183 // .. .. .. .. MASK_0_LSW = 0xff7f
8184 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
8185 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
8186 // .. .. .. .. DATA_0_LSW = 0x80
8187 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
8188 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
8190 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
8191 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8192 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8193 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8194 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8195 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8196 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8197 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8198 // .. .. .. FINISH: USB0 RESET
8199 // .. .. .. START: USB1 RESET
8200 // .. .. .. .. START: DIR MODE BANK 0
8201 // .. .. .. .. FINISH: DIR MODE BANK 0
8202 // .. .. .. .. START: DIR MODE BANK 1
8203 // .. .. .. .. FINISH: DIR MODE BANK 1
8204 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8205 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8206 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8207 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8208 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8209 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8210 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8211 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8212 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8213 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8214 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8215 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8216 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8217 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8218 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8219 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8220 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8221 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8222 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8223 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8224 // .. .. .. .. START: ADD 1 MS DELAY
8226 EMIT_MASKDELAY(0XF8F00200, 1),
8227 // .. .. .. .. FINISH: ADD 1 MS DELAY
8228 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8229 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8230 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8231 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8232 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8233 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8234 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8235 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8236 // .. .. .. FINISH: USB1 RESET
8237 // .. .. FINISH: USB RESET
8238 // .. .. START: ENET RESET
8239 // .. .. .. START: ENET0 RESET
8240 // .. .. .. .. START: DIR MODE BANK 0
8241 // .. .. .. .. DIRECTION_0 = 0x2880
8242 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
8243 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
8245 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
8246 // .. .. .. .. FINISH: DIR MODE BANK 0
8247 // .. .. .. .. START: DIR MODE BANK 1
8248 // .. .. .. .. FINISH: DIR MODE BANK 1
8249 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8250 // .. .. .. .. MASK_0_LSW = 0xf7ff
8251 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8252 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U
8253 // .. .. .. .. DATA_0_LSW = 0x800
8254 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
8255 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U
8257 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
8258 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8259 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8260 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8261 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8262 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8263 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8264 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8265 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8266 // .. .. .. .. OP_ENABLE_0 = 0x2880
8267 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
8268 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
8270 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
8271 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8272 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8273 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8274 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8275 // .. .. .. .. MASK_0_LSW = 0xf7ff
8276 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8277 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U
8278 // .. .. .. .. DATA_0_LSW = 0x0
8279 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8280 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
8282 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
8283 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8284 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8285 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8286 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8287 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8288 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8289 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8290 // .. .. .. .. START: ADD 1 MS DELAY
8292 EMIT_MASKDELAY(0XF8F00200, 1),
8293 // .. .. .. .. FINISH: ADD 1 MS DELAY
8294 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8295 // .. .. .. .. MASK_0_LSW = 0xf7ff
8296 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
8297 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U
8298 // .. .. .. .. DATA_0_LSW = 0x800
8299 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
8300 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U
8302 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
8303 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8304 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8305 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8306 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8307 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8308 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8309 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8310 // .. .. .. FINISH: ENET0 RESET
8311 // .. .. .. START: ENET1 RESET
8312 // .. .. .. .. START: DIR MODE BANK 0
8313 // .. .. .. .. FINISH: DIR MODE BANK 0
8314 // .. .. .. .. START: DIR MODE BANK 1
8315 // .. .. .. .. FINISH: DIR MODE BANK 1
8316 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8317 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8318 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8319 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8320 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8321 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8322 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8323 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8324 // .. .. .. .. START: OUTPUT ENABLE BANK 0
8325 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
8326 // .. .. .. .. START: OUTPUT ENABLE BANK 1
8327 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
8328 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8329 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8330 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8331 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8332 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8333 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8334 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8335 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8336 // .. .. .. .. START: ADD 1 MS DELAY
8338 EMIT_MASKDELAY(0XF8F00200, 1),
8339 // .. .. .. .. FINISH: ADD 1 MS DELAY
8340 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8341 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8342 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8343 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8344 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8345 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8346 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8347 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8348 // .. .. .. FINISH: ENET1 RESET
8349 // .. .. FINISH: ENET RESET
8350 // .. .. START: I2C RESET
8351 // .. .. .. START: I2C0 RESET
8352 // .. .. .. .. START: DIR MODE GPIO BANK0
8353 // .. .. .. .. DIRECTION_0 = 0x2880
8354 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
8355 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
8357 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
8358 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8359 // .. .. .. .. START: DIR MODE GPIO BANK1
8360 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8361 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8362 // .. .. .. .. MASK_0_LSW = 0xdfff
8363 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8364 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U
8365 // .. .. .. .. DATA_0_LSW = 0x2000
8366 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
8367 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U
8369 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
8370 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8371 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8372 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8373 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8374 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8375 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8376 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8377 // .. .. .. .. START: OUTPUT ENABLE
8378 // .. .. .. .. OP_ENABLE_0 = 0x2880
8379 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
8380 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
8382 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
8383 // .. .. .. .. FINISH: OUTPUT ENABLE
8384 // .. .. .. .. START: OUTPUT ENABLE
8385 // .. .. .. .. FINISH: OUTPUT ENABLE
8386 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8387 // .. .. .. .. MASK_0_LSW = 0xdfff
8388 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8389 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U
8390 // .. .. .. .. DATA_0_LSW = 0x0
8391 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
8392 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
8394 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
8395 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8396 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8397 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8398 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8399 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8400 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8401 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8402 // .. .. .. .. START: ADD 1 MS DELAY
8404 EMIT_MASKDELAY(0XF8F00200, 1),
8405 // .. .. .. .. FINISH: ADD 1 MS DELAY
8406 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8407 // .. .. .. .. MASK_0_LSW = 0xdfff
8408 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
8409 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U
8410 // .. .. .. .. DATA_0_LSW = 0x2000
8411 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
8412 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U
8414 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
8415 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8416 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8417 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8418 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8419 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8420 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8421 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8422 // .. .. .. FINISH: I2C0 RESET
8423 // .. .. .. START: I2C1 RESET
8424 // .. .. .. .. START: DIR MODE GPIO BANK0
8425 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
8426 // .. .. .. .. START: DIR MODE GPIO BANK1
8427 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
8428 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8429 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8430 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8431 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8432 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8433 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8434 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8435 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8436 // .. .. .. .. START: OUTPUT ENABLE
8437 // .. .. .. .. FINISH: OUTPUT ENABLE
8438 // .. .. .. .. START: OUTPUT ENABLE
8439 // .. .. .. .. FINISH: OUTPUT ENABLE
8440 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
8441 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
8442 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
8443 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
8444 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
8445 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
8446 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
8447 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
8448 // .. .. .. .. START: ADD 1 MS DELAY
8450 EMIT_MASKDELAY(0XF8F00200, 1),
8451 // .. .. .. .. FINISH: ADD 1 MS DELAY
8452 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8453 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8454 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
8455 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
8456 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
8457 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
8458 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
8459 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
8460 // .. .. .. FINISH: I2C1 RESET
8461 // .. .. FINISH: I2C RESET
8462 // .. .. START: NOR CHIP SELECT
8463 // .. .. .. START: DIR MODE BANK 0
8464 // .. .. .. FINISH: DIR MODE BANK 0
8465 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
8466 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
8467 // .. .. .. START: OUTPUT ENABLE BANK 0
8468 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
8469 // .. .. FINISH: NOR CHIP SELECT
8470 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
8478 unsigned long ps7_post_config_2_0[] = {
8480 // .. START: SLCR SETTINGS
8481 // .. UNLOCK_KEY = 0XDF0D
8482 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8483 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8485 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8486 // .. FINISH: SLCR SETTINGS
8487 // .. START: ENABLING LEVEL SHIFTER
8488 // .. USER_INP_ICT_EN_0 = 3
8489 // .. ==> 0XF8000900[1:0] = 0x00000003U
8490 // .. ==> MASK : 0x00000003U VAL : 0x00000003U
8491 // .. USER_INP_ICT_EN_1 = 3
8492 // .. ==> 0XF8000900[3:2] = 0x00000003U
8493 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU
8495 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
8496 // .. FINISH: ENABLING LEVEL SHIFTER
8497 // .. START: FPGA RESETS TO 0
8498 // .. reserved_3 = 0
8499 // .. ==> 0XF8000240[31:25] = 0x00000000U
8500 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
8501 // .. FPGA_ACP_RST = 0
8502 // .. ==> 0XF8000240[24:24] = 0x00000000U
8503 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
8504 // .. FPGA_AXDS3_RST = 0
8505 // .. ==> 0XF8000240[23:23] = 0x00000000U
8506 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
8507 // .. FPGA_AXDS2_RST = 0
8508 // .. ==> 0XF8000240[22:22] = 0x00000000U
8509 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
8510 // .. FPGA_AXDS1_RST = 0
8511 // .. ==> 0XF8000240[21:21] = 0x00000000U
8512 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
8513 // .. FPGA_AXDS0_RST = 0
8514 // .. ==> 0XF8000240[20:20] = 0x00000000U
8515 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
8516 // .. reserved_2 = 0
8517 // .. ==> 0XF8000240[19:18] = 0x00000000U
8518 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
8519 // .. FSSW1_FPGA_RST = 0
8520 // .. ==> 0XF8000240[17:17] = 0x00000000U
8521 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
8522 // .. FSSW0_FPGA_RST = 0
8523 // .. ==> 0XF8000240[16:16] = 0x00000000U
8524 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
8525 // .. reserved_1 = 0
8526 // .. ==> 0XF8000240[15:14] = 0x00000000U
8527 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
8528 // .. FPGA_FMSW1_RST = 0
8529 // .. ==> 0XF8000240[13:13] = 0x00000000U
8530 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
8531 // .. FPGA_FMSW0_RST = 0
8532 // .. ==> 0XF8000240[12:12] = 0x00000000U
8533 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
8534 // .. FPGA_DMA3_RST = 0
8535 // .. ==> 0XF8000240[11:11] = 0x00000000U
8536 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
8537 // .. FPGA_DMA2_RST = 0
8538 // .. ==> 0XF8000240[10:10] = 0x00000000U
8539 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
8540 // .. FPGA_DMA1_RST = 0
8541 // .. ==> 0XF8000240[9:9] = 0x00000000U
8542 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
8543 // .. FPGA_DMA0_RST = 0
8544 // .. ==> 0XF8000240[8:8] = 0x00000000U
8545 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
8547 // .. ==> 0XF8000240[7:4] = 0x00000000U
8548 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
8549 // .. FPGA3_OUT_RST = 0
8550 // .. ==> 0XF8000240[3:3] = 0x00000000U
8551 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
8552 // .. FPGA2_OUT_RST = 0
8553 // .. ==> 0XF8000240[2:2] = 0x00000000U
8554 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
8555 // .. FPGA1_OUT_RST = 0
8556 // .. ==> 0XF8000240[1:1] = 0x00000000U
8557 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
8558 // .. FPGA0_OUT_RST = 0
8559 // .. ==> 0XF8000240[0:0] = 0x00000000U
8560 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
8562 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
8563 // .. FINISH: FPGA RESETS TO 0
8564 // .. START: AFI REGISTERS
8565 // .. .. START: AFI0 REGISTERS
8566 // .. .. FINISH: AFI0 REGISTERS
8567 // .. .. START: AFI1 REGISTERS
8568 // .. .. FINISH: AFI1 REGISTERS
8569 // .. .. START: AFI2 REGISTERS
8570 // .. .. FINISH: AFI2 REGISTERS
8571 // .. .. START: AFI3 REGISTERS
8572 // .. .. FINISH: AFI3 REGISTERS
8573 // .. FINISH: AFI REGISTERS
8574 // .. START: LOCK IT BACK
8575 // .. LOCK_KEY = 0X767B
8576 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8577 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8579 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8580 // .. FINISH: LOCK IT BACK
8588 unsigned long ps7_debug_2_0[] = {
8590 // .. START: CROSS TRIGGER CONFIGURATIONS
8591 // .. .. START: UNLOCKING CTI REGISTERS
8592 // .. .. KEY = 0XC5ACCE55
8593 // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
8594 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
8596 EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8597 // .. .. KEY = 0XC5ACCE55
8598 // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
8599 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
8601 EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8602 // .. .. KEY = 0XC5ACCE55
8603 // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
8604 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
8606 EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
8607 // .. .. FINISH: UNLOCKING CTI REGISTERS
8608 // .. .. START: ENABLING CTI MODULES AND CHANNELS
8609 // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
8610 // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8611 // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
8612 // .. FINISH: CROSS TRIGGER CONFIGURATIONS
8620 unsigned long ps7_pll_init_data_1_0[] = {
8622 // .. START: SLCR SETTINGS
8623 // .. UNLOCK_KEY = 0XDF0D
8624 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8625 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8627 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8628 // .. FINISH: SLCR SETTINGS
8629 // .. START: PLL SLCR REGISTERS
8630 // .. .. START: ARM PLL INIT
8631 // .. .. PLL_RES = 0x2
8632 // .. .. ==> 0XF8000110[7:4] = 0x00000002U
8633 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
8634 // .. .. PLL_CP = 0x2
8635 // .. .. ==> 0XF8000110[11:8] = 0x00000002U
8636 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8637 // .. .. LOCK_CNT = 0xfa
8638 // .. .. ==> 0XF8000110[21:12] = 0x000000FAU
8639 // .. .. ==> MASK : 0x003FF000U VAL : 0x000FA000U
8641 EMIT_MASKWRITE(0XF8000110, 0x003FFFF0U ,0x000FA220U),
8642 // .. .. .. START: UPDATE FB_DIV
8643 // .. .. .. PLL_FDIV = 0x28
8644 // .. .. .. ==> 0XF8000100[18:12] = 0x00000028U
8645 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00028000U
8647 EMIT_MASKWRITE(0XF8000100, 0x0007F000U ,0x00028000U),
8648 // .. .. .. FINISH: UPDATE FB_DIV
8649 // .. .. .. START: BY PASS PLL
8650 // .. .. .. PLL_BYPASS_FORCE = 1
8651 // .. .. .. ==> 0XF8000100[4:4] = 0x00000001U
8652 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8654 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000010U),
8655 // .. .. .. FINISH: BY PASS PLL
8656 // .. .. .. START: ASSERT RESET
8657 // .. .. .. PLL_RESET = 1
8658 // .. .. .. ==> 0XF8000100[0:0] = 0x00000001U
8659 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8661 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000001U),
8662 // .. .. .. FINISH: ASSERT RESET
8663 // .. .. .. START: DEASSERT RESET
8664 // .. .. .. PLL_RESET = 0
8665 // .. .. .. ==> 0XF8000100[0:0] = 0x00000000U
8666 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8668 EMIT_MASKWRITE(0XF8000100, 0x00000001U ,0x00000000U),
8669 // .. .. .. FINISH: DEASSERT RESET
8670 // .. .. .. START: CHECK PLL STATUS
8671 // .. .. .. ARM_PLL_LOCK = 1
8672 // .. .. .. ==> 0XF800010C[0:0] = 0x00000001U
8673 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8675 EMIT_MASKPOLL(0XF800010C, 0x00000001U),
8676 // .. .. .. FINISH: CHECK PLL STATUS
8677 // .. .. .. START: REMOVE PLL BY PASS
8678 // .. .. .. PLL_BYPASS_FORCE = 0
8679 // .. .. .. ==> 0XF8000100[4:4] = 0x00000000U
8680 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8682 EMIT_MASKWRITE(0XF8000100, 0x00000010U ,0x00000000U),
8683 // .. .. .. FINISH: REMOVE PLL BY PASS
8684 // .. .. .. SRCSEL = 0x0
8685 // .. .. .. ==> 0XF8000120[5:4] = 0x00000000U
8686 // .. .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
8687 // .. .. .. DIVISOR = 0x2
8688 // .. .. .. ==> 0XF8000120[13:8] = 0x00000002U
8689 // .. .. .. ==> MASK : 0x00003F00U VAL : 0x00000200U
8690 // .. .. .. CPU_6OR4XCLKACT = 0x1
8691 // .. .. .. ==> 0XF8000120[24:24] = 0x00000001U
8692 // .. .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
8693 // .. .. .. CPU_3OR2XCLKACT = 0x1
8694 // .. .. .. ==> 0XF8000120[25:25] = 0x00000001U
8695 // .. .. .. ==> MASK : 0x02000000U VAL : 0x02000000U
8696 // .. .. .. CPU_2XCLKACT = 0x1
8697 // .. .. .. ==> 0XF8000120[26:26] = 0x00000001U
8698 // .. .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
8699 // .. .. .. CPU_1XCLKACT = 0x1
8700 // .. .. .. ==> 0XF8000120[27:27] = 0x00000001U
8701 // .. .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
8702 // .. .. .. CPU_PERI_CLKACT = 0x1
8703 // .. .. .. ==> 0XF8000120[28:28] = 0x00000001U
8704 // .. .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
8706 EMIT_MASKWRITE(0XF8000120, 0x1F003F30U ,0x1F000200U),
8707 // .. .. FINISH: ARM PLL INIT
8708 // .. .. START: DDR PLL INIT
8709 // .. .. PLL_RES = 0x2
8710 // .. .. ==> 0XF8000114[7:4] = 0x00000002U
8711 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000020U
8712 // .. .. PLL_CP = 0x2
8713 // .. .. ==> 0XF8000114[11:8] = 0x00000002U
8714 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8715 // .. .. LOCK_CNT = 0x12c
8716 // .. .. ==> 0XF8000114[21:12] = 0x0000012CU
8717 // .. .. ==> MASK : 0x003FF000U VAL : 0x0012C000U
8719 EMIT_MASKWRITE(0XF8000114, 0x003FFFF0U ,0x0012C220U),
8720 // .. .. .. START: UPDATE FB_DIV
8721 // .. .. .. PLL_FDIV = 0x20
8722 // .. .. .. ==> 0XF8000104[18:12] = 0x00000020U
8723 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x00020000U
8725 EMIT_MASKWRITE(0XF8000104, 0x0007F000U ,0x00020000U),
8726 // .. .. .. FINISH: UPDATE FB_DIV
8727 // .. .. .. START: BY PASS PLL
8728 // .. .. .. PLL_BYPASS_FORCE = 1
8729 // .. .. .. ==> 0XF8000104[4:4] = 0x00000001U
8730 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8732 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000010U),
8733 // .. .. .. FINISH: BY PASS PLL
8734 // .. .. .. START: ASSERT RESET
8735 // .. .. .. PLL_RESET = 1
8736 // .. .. .. ==> 0XF8000104[0:0] = 0x00000001U
8737 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8739 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000001U),
8740 // .. .. .. FINISH: ASSERT RESET
8741 // .. .. .. START: DEASSERT RESET
8742 // .. .. .. PLL_RESET = 0
8743 // .. .. .. ==> 0XF8000104[0:0] = 0x00000000U
8744 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8746 EMIT_MASKWRITE(0XF8000104, 0x00000001U ,0x00000000U),
8747 // .. .. .. FINISH: DEASSERT RESET
8748 // .. .. .. START: CHECK PLL STATUS
8749 // .. .. .. DDR_PLL_LOCK = 1
8750 // .. .. .. ==> 0XF800010C[1:1] = 0x00000001U
8751 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
8753 EMIT_MASKPOLL(0XF800010C, 0x00000002U),
8754 // .. .. .. FINISH: CHECK PLL STATUS
8755 // .. .. .. START: REMOVE PLL BY PASS
8756 // .. .. .. PLL_BYPASS_FORCE = 0
8757 // .. .. .. ==> 0XF8000104[4:4] = 0x00000000U
8758 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8760 EMIT_MASKWRITE(0XF8000104, 0x00000010U ,0x00000000U),
8761 // .. .. .. FINISH: REMOVE PLL BY PASS
8762 // .. .. .. DDR_3XCLKACT = 0x1
8763 // .. .. .. ==> 0XF8000124[0:0] = 0x00000001U
8764 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8765 // .. .. .. DDR_2XCLKACT = 0x1
8766 // .. .. .. ==> 0XF8000124[1:1] = 0x00000001U
8767 // .. .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
8768 // .. .. .. DDR_3XCLK_DIVISOR = 0x2
8769 // .. .. .. ==> 0XF8000124[25:20] = 0x00000002U
8770 // .. .. .. ==> MASK : 0x03F00000U VAL : 0x00200000U
8771 // .. .. .. DDR_2XCLK_DIVISOR = 0x3
8772 // .. .. .. ==> 0XF8000124[31:26] = 0x00000003U
8773 // .. .. .. ==> MASK : 0xFC000000U VAL : 0x0C000000U
8775 EMIT_MASKWRITE(0XF8000124, 0xFFF00003U ,0x0C200003U),
8776 // .. .. FINISH: DDR PLL INIT
8777 // .. .. START: IO PLL INIT
8778 // .. .. PLL_RES = 0xc
8779 // .. .. ==> 0XF8000118[7:4] = 0x0000000CU
8780 // .. .. ==> MASK : 0x000000F0U VAL : 0x000000C0U
8781 // .. .. PLL_CP = 0x2
8782 // .. .. ==> 0XF8000118[11:8] = 0x00000002U
8783 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
8784 // .. .. LOCK_CNT = 0x145
8785 // .. .. ==> 0XF8000118[21:12] = 0x00000145U
8786 // .. .. ==> MASK : 0x003FF000U VAL : 0x00145000U
8788 EMIT_MASKWRITE(0XF8000118, 0x003FFFF0U ,0x001452C0U),
8789 // .. .. .. START: UPDATE FB_DIV
8790 // .. .. .. PLL_FDIV = 0x1e
8791 // .. .. .. ==> 0XF8000108[18:12] = 0x0000001EU
8792 // .. .. .. ==> MASK : 0x0007F000U VAL : 0x0001E000U
8794 EMIT_MASKWRITE(0XF8000108, 0x0007F000U ,0x0001E000U),
8795 // .. .. .. FINISH: UPDATE FB_DIV
8796 // .. .. .. START: BY PASS PLL
8797 // .. .. .. PLL_BYPASS_FORCE = 1
8798 // .. .. .. ==> 0XF8000108[4:4] = 0x00000001U
8799 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000010U
8801 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000010U),
8802 // .. .. .. FINISH: BY PASS PLL
8803 // .. .. .. START: ASSERT RESET
8804 // .. .. .. PLL_RESET = 1
8805 // .. .. .. ==> 0XF8000108[0:0] = 0x00000001U
8806 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8808 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000001U),
8809 // .. .. .. FINISH: ASSERT RESET
8810 // .. .. .. START: DEASSERT RESET
8811 // .. .. .. PLL_RESET = 0
8812 // .. .. .. ==> 0XF8000108[0:0] = 0x00000000U
8813 // .. .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
8815 EMIT_MASKWRITE(0XF8000108, 0x00000001U ,0x00000000U),
8816 // .. .. .. FINISH: DEASSERT RESET
8817 // .. .. .. START: CHECK PLL STATUS
8818 // .. .. .. IO_PLL_LOCK = 1
8819 // .. .. .. ==> 0XF800010C[2:2] = 0x00000001U
8820 // .. .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
8822 EMIT_MASKPOLL(0XF800010C, 0x00000004U),
8823 // .. .. .. FINISH: CHECK PLL STATUS
8824 // .. .. .. START: REMOVE PLL BY PASS
8825 // .. .. .. PLL_BYPASS_FORCE = 0
8826 // .. .. .. ==> 0XF8000108[4:4] = 0x00000000U
8827 // .. .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
8829 EMIT_MASKWRITE(0XF8000108, 0x00000010U ,0x00000000U),
8830 // .. .. .. FINISH: REMOVE PLL BY PASS
8831 // .. .. FINISH: IO PLL INIT
8832 // .. FINISH: PLL SLCR REGISTERS
8833 // .. START: LOCK IT BACK
8834 // .. LOCK_KEY = 0X767B
8835 // .. ==> 0XF8000004[15:0] = 0x0000767BU
8836 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
8838 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
8839 // .. FINISH: LOCK IT BACK
8847 unsigned long ps7_clock_init_data_1_0[] = {
8849 // .. START: SLCR SETTINGS
8850 // .. UNLOCK_KEY = 0XDF0D
8851 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
8852 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
8854 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
8855 // .. FINISH: SLCR SETTINGS
8856 // .. START: CLOCK CONTROL SLCR REGISTERS
8858 // .. ==> 0XF8000128[0:0] = 0x00000001U
8859 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8860 // .. DIVISOR0 = 0xf
8861 // .. ==> 0XF8000128[13:8] = 0x0000000FU
8862 // .. ==> MASK : 0x00003F00U VAL : 0x00000F00U
8863 // .. DIVISOR1 = 0x7
8864 // .. ==> 0XF8000128[25:20] = 0x00000007U
8865 // .. ==> MASK : 0x03F00000U VAL : 0x00700000U
8867 EMIT_MASKWRITE(0XF8000128, 0x03F03F01U ,0x00700F01U),
8869 // .. ==> 0XF8000138[0:0] = 0x00000001U
8870 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8872 // .. ==> 0XF8000138[4:4] = 0x00000000U
8873 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
8875 EMIT_MASKWRITE(0XF8000138, 0x00000011U ,0x00000001U),
8877 // .. ==> 0XF8000140[0:0] = 0x00000001U
8878 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8880 // .. ==> 0XF8000140[6:4] = 0x00000000U
8881 // .. ==> MASK : 0x00000070U VAL : 0x00000000U
8883 // .. ==> 0XF8000140[13:8] = 0x00000008U
8884 // .. ==> MASK : 0x00003F00U VAL : 0x00000800U
8885 // .. DIVISOR1 = 0x5
8886 // .. ==> 0XF8000140[25:20] = 0x00000005U
8887 // .. ==> MASK : 0x03F00000U VAL : 0x00500000U
8889 EMIT_MASKWRITE(0XF8000140, 0x03F03F71U ,0x00500801U),
8891 // .. ==> 0XF800014C[0:0] = 0x00000001U
8892 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8894 // .. ==> 0XF800014C[5:4] = 0x00000000U
8895 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8897 // .. ==> 0XF800014C[13:8] = 0x00000005U
8898 // .. ==> MASK : 0x00003F00U VAL : 0x00000500U
8900 EMIT_MASKWRITE(0XF800014C, 0x00003F31U ,0x00000501U),
8902 // .. ==> 0XF8000150[0:0] = 0x00000001U
8903 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8905 // .. ==> 0XF8000150[1:1] = 0x00000000U
8906 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
8908 // .. ==> 0XF8000150[5:4] = 0x00000000U
8909 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8910 // .. DIVISOR = 0x14
8911 // .. ==> 0XF8000150[13:8] = 0x00000014U
8912 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8914 EMIT_MASKWRITE(0XF8000150, 0x00003F33U ,0x00001401U),
8916 // .. ==> 0XF8000154[0:0] = 0x00000000U
8917 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
8919 // .. ==> 0XF8000154[1:1] = 0x00000001U
8920 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
8922 // .. ==> 0XF8000154[5:4] = 0x00000000U
8923 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8924 // .. DIVISOR = 0x14
8925 // .. ==> 0XF8000154[13:8] = 0x00000014U
8926 // .. ==> MASK : 0x00003F00U VAL : 0x00001400U
8928 EMIT_MASKWRITE(0XF8000154, 0x00003F33U ,0x00001402U),
8930 // .. ==> 0XF800015C[0:0] = 0x00000001U
8931 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
8933 // .. ==> 0XF800015C[1:1] = 0x00000000U
8934 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
8936 // .. ==> 0XF800015C[5:4] = 0x00000000U
8937 // .. ==> MASK : 0x00000030U VAL : 0x00000000U
8938 // .. DIVISOR0 = 0x7
8939 // .. ==> 0XF800015C[13:8] = 0x00000007U
8940 // .. ==> MASK : 0x00003F00U VAL : 0x00000700U
8941 // .. DIVISOR1 = 0x6
8942 // .. ==> 0XF800015C[25:20] = 0x00000006U
8943 // .. ==> MASK : 0x03F00000U VAL : 0x00600000U
8945 EMIT_MASKWRITE(0XF800015C, 0x03F03F33U ,0x00600701U),
8946 // .. CAN0_MUX = 0x0
8947 // .. ==> 0XF8000160[5:0] = 0x00000000U
8948 // .. ==> MASK : 0x0000003FU VAL : 0x00000000U
8949 // .. CAN0_REF_SEL = 0x0
8950 // .. ==> 0XF8000160[6:6] = 0x00000000U
8951 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
8952 // .. CAN1_MUX = 0x0
8953 // .. ==> 0XF8000160[21:16] = 0x00000000U
8954 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U
8955 // .. CAN1_REF_SEL = 0x0
8956 // .. ==> 0XF8000160[22:22] = 0x00000000U
8957 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
8959 EMIT_MASKWRITE(0XF8000160, 0x007F007FU ,0x00000000U),
8960 // .. .. START: TRACE CLOCK
8961 // .. .. FINISH: TRACE CLOCK
8962 // .. .. CLKACT = 0x1
8963 // .. .. ==> 0XF8000168[0:0] = 0x00000001U
8964 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8965 // .. .. SRCSEL = 0x0
8966 // .. .. ==> 0XF8000168[5:4] = 0x00000000U
8967 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
8968 // .. .. DIVISOR = 0x5
8969 // .. .. ==> 0XF8000168[13:8] = 0x00000005U
8970 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
8972 EMIT_MASKWRITE(0XF8000168, 0x00003F31U ,0x00000501U),
8973 // .. .. SRCSEL = 0x0
8974 // .. .. ==> 0XF8000170[5:4] = 0x00000000U
8975 // .. .. ==> MASK : 0x00000030U VAL : 0x00000000U
8976 // .. .. DIVISOR0 = 0x5
8977 // .. .. ==> 0XF8000170[13:8] = 0x00000005U
8978 // .. .. ==> MASK : 0x00003F00U VAL : 0x00000500U
8979 // .. .. DIVISOR1 = 0x4
8980 // .. .. ==> 0XF8000170[25:20] = 0x00000004U
8981 // .. .. ==> MASK : 0x03F00000U VAL : 0x00400000U
8983 EMIT_MASKWRITE(0XF8000170, 0x03F03F30U ,0x00400500U),
8984 // .. .. CLK_621_TRUE = 0x1
8985 // .. .. ==> 0XF80001C4[0:0] = 0x00000001U
8986 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8988 EMIT_MASKWRITE(0XF80001C4, 0x00000001U ,0x00000001U),
8989 // .. .. DMA_CPU_2XCLKACT = 0x1
8990 // .. .. ==> 0XF800012C[0:0] = 0x00000001U
8991 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
8992 // .. .. USB0_CPU_1XCLKACT = 0x1
8993 // .. .. ==> 0XF800012C[2:2] = 0x00000001U
8994 // .. .. ==> MASK : 0x00000004U VAL : 0x00000004U
8995 // .. .. USB1_CPU_1XCLKACT = 0x1
8996 // .. .. ==> 0XF800012C[3:3] = 0x00000001U
8997 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
8998 // .. .. GEM0_CPU_1XCLKACT = 0x1
8999 // .. .. ==> 0XF800012C[6:6] = 0x00000001U
9000 // .. .. ==> MASK : 0x00000040U VAL : 0x00000040U
9001 // .. .. GEM1_CPU_1XCLKACT = 0x0
9002 // .. .. ==> 0XF800012C[7:7] = 0x00000000U
9003 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
9004 // .. .. SDI0_CPU_1XCLKACT = 0x1
9005 // .. .. ==> 0XF800012C[10:10] = 0x00000001U
9006 // .. .. ==> MASK : 0x00000400U VAL : 0x00000400U
9007 // .. .. SDI1_CPU_1XCLKACT = 0x0
9008 // .. .. ==> 0XF800012C[11:11] = 0x00000000U
9009 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9010 // .. .. SPI0_CPU_1XCLKACT = 0x0
9011 // .. .. ==> 0XF800012C[14:14] = 0x00000000U
9012 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
9013 // .. .. SPI1_CPU_1XCLKACT = 0x0
9014 // .. .. ==> 0XF800012C[15:15] = 0x00000000U
9015 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
9016 // .. .. CAN0_CPU_1XCLKACT = 0x1
9017 // .. .. ==> 0XF800012C[16:16] = 0x00000001U
9018 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
9019 // .. .. CAN1_CPU_1XCLKACT = 0x0
9020 // .. .. ==> 0XF800012C[17:17] = 0x00000000U
9021 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9022 // .. .. I2C0_CPU_1XCLKACT = 0x1
9023 // .. .. ==> 0XF800012C[18:18] = 0x00000001U
9024 // .. .. ==> MASK : 0x00040000U VAL : 0x00040000U
9025 // .. .. I2C1_CPU_1XCLKACT = 0x1
9026 // .. .. ==> 0XF800012C[19:19] = 0x00000001U
9027 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
9028 // .. .. UART0_CPU_1XCLKACT = 0x0
9029 // .. .. ==> 0XF800012C[20:20] = 0x00000000U
9030 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
9031 // .. .. UART1_CPU_1XCLKACT = 0x1
9032 // .. .. ==> 0XF800012C[21:21] = 0x00000001U
9033 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
9034 // .. .. GPIO_CPU_1XCLKACT = 0x1
9035 // .. .. ==> 0XF800012C[22:22] = 0x00000001U
9036 // .. .. ==> MASK : 0x00400000U VAL : 0x00400000U
9037 // .. .. LQSPI_CPU_1XCLKACT = 0x1
9038 // .. .. ==> 0XF800012C[23:23] = 0x00000001U
9039 // .. .. ==> MASK : 0x00800000U VAL : 0x00800000U
9040 // .. .. SMC_CPU_1XCLKACT = 0x1
9041 // .. .. ==> 0XF800012C[24:24] = 0x00000001U
9042 // .. .. ==> MASK : 0x01000000U VAL : 0x01000000U
9044 EMIT_MASKWRITE(0XF800012C, 0x01FFCCCDU ,0x01ED044DU),
9045 // .. FINISH: CLOCK CONTROL SLCR REGISTERS
9046 // .. START: THIS SHOULD BE BLANK
9047 // .. FINISH: THIS SHOULD BE BLANK
9048 // .. START: LOCK IT BACK
9049 // .. LOCK_KEY = 0X767B
9050 // .. ==> 0XF8000004[15:0] = 0x0000767BU
9051 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
9053 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
9054 // .. FINISH: LOCK IT BACK
9062 unsigned long ps7_ddr_init_data_1_0[] = {
9064 // .. START: DDR INITIALIZATION
9065 // .. .. START: LOCK DDR
9066 // .. .. reg_ddrc_soft_rstb = 0
9067 // .. .. ==> 0XF8006000[0:0] = 0x00000000U
9068 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9069 // .. .. reg_ddrc_powerdown_en = 0x0
9070 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
9071 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9072 // .. .. reg_ddrc_data_bus_width = 0x0
9073 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
9074 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
9075 // .. .. reg_ddrc_burst8_refresh = 0x0
9076 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
9077 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
9078 // .. .. reg_ddrc_rdwr_idle_gap = 0x1
9079 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
9080 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
9081 // .. .. reg_ddrc_dis_rd_bypass = 0x0
9082 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
9083 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
9084 // .. .. reg_ddrc_dis_act_bypass = 0x0
9085 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
9086 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
9087 // .. .. reg_ddrc_dis_auto_refresh = 0x0
9088 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
9089 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9091 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000080U),
9092 // .. .. FINISH: LOCK DDR
9093 // .. .. reg_ddrc_t_rfc_nom_x32 = 0x81
9094 // .. .. ==> 0XF8006004[11:0] = 0x00000081U
9095 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000081U
9096 // .. .. reg_ddrc_active_ranks = 0x1
9097 // .. .. ==> 0XF8006004[13:12] = 0x00000001U
9098 // .. .. ==> MASK : 0x00003000U VAL : 0x00001000U
9099 // .. .. reg_ddrc_addrmap_cs_bit0 = 0x0
9100 // .. .. ==> 0XF8006004[18:14] = 0x00000000U
9101 // .. .. ==> MASK : 0x0007C000U VAL : 0x00000000U
9102 // .. .. reg_ddrc_wr_odt_block = 0x1
9103 // .. .. ==> 0XF8006004[20:19] = 0x00000001U
9104 // .. .. ==> MASK : 0x00180000U VAL : 0x00080000U
9105 // .. .. reg_ddrc_diff_rank_rd_2cycle_gap = 0x0
9106 // .. .. ==> 0XF8006004[21:21] = 0x00000000U
9107 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
9108 // .. .. reg_ddrc_addrmap_cs_bit1 = 0x0
9109 // .. .. ==> 0XF8006004[26:22] = 0x00000000U
9110 // .. .. ==> MASK : 0x07C00000U VAL : 0x00000000U
9111 // .. .. reg_ddrc_addrmap_open_bank = 0x0
9112 // .. .. ==> 0XF8006004[27:27] = 0x00000000U
9113 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
9114 // .. .. reg_ddrc_addrmap_4bank_ram = 0x0
9115 // .. .. ==> 0XF8006004[28:28] = 0x00000000U
9116 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
9118 EMIT_MASKWRITE(0XF8006004, 0x1FFFFFFFU ,0x00081081U),
9119 // .. .. reg_ddrc_hpr_min_non_critical_x32 = 0xf
9120 // .. .. ==> 0XF8006008[10:0] = 0x0000000FU
9121 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000000FU
9122 // .. .. reg_ddrc_hpr_max_starve_x32 = 0xf
9123 // .. .. ==> 0XF8006008[21:11] = 0x0000000FU
9124 // .. .. ==> MASK : 0x003FF800U VAL : 0x00007800U
9125 // .. .. reg_ddrc_hpr_xact_run_length = 0xf
9126 // .. .. ==> 0XF8006008[25:22] = 0x0000000FU
9127 // .. .. ==> MASK : 0x03C00000U VAL : 0x03C00000U
9129 EMIT_MASKWRITE(0XF8006008, 0x03FFFFFFU ,0x03C0780FU),
9130 // .. .. reg_ddrc_lpr_min_non_critical_x32 = 0x1
9131 // .. .. ==> 0XF800600C[10:0] = 0x00000001U
9132 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
9133 // .. .. reg_ddrc_lpr_max_starve_x32 = 0x2
9134 // .. .. ==> 0XF800600C[21:11] = 0x00000002U
9135 // .. .. ==> MASK : 0x003FF800U VAL : 0x00001000U
9136 // .. .. reg_ddrc_lpr_xact_run_length = 0x8
9137 // .. .. ==> 0XF800600C[25:22] = 0x00000008U
9138 // .. .. ==> MASK : 0x03C00000U VAL : 0x02000000U
9140 EMIT_MASKWRITE(0XF800600C, 0x03FFFFFFU ,0x02001001U),
9141 // .. .. reg_ddrc_w_min_non_critical_x32 = 0x1
9142 // .. .. ==> 0XF8006010[10:0] = 0x00000001U
9143 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000001U
9144 // .. .. reg_ddrc_w_xact_run_length = 0x8
9145 // .. .. ==> 0XF8006010[14:11] = 0x00000008U
9146 // .. .. ==> MASK : 0x00007800U VAL : 0x00004000U
9147 // .. .. reg_ddrc_w_max_starve_x32 = 0x2
9148 // .. .. ==> 0XF8006010[25:15] = 0x00000002U
9149 // .. .. ==> MASK : 0x03FF8000U VAL : 0x00010000U
9151 EMIT_MASKWRITE(0XF8006010, 0x03FFFFFFU ,0x00014001U),
9152 // .. .. reg_ddrc_t_rc = 0x1b
9153 // .. .. ==> 0XF8006014[5:0] = 0x0000001BU
9154 // .. .. ==> MASK : 0x0000003FU VAL : 0x0000001BU
9155 // .. .. reg_ddrc_t_rfc_min = 0x56
9156 // .. .. ==> 0XF8006014[13:6] = 0x00000056U
9157 // .. .. ==> MASK : 0x00003FC0U VAL : 0x00001580U
9158 // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
9159 // .. .. ==> 0XF8006014[20:14] = 0x00000010U
9160 // .. .. ==> MASK : 0x001FC000U VAL : 0x00040000U
9162 EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x0004159BU),
9163 // .. .. reg_ddrc_wr2pre = 0x12
9164 // .. .. ==> 0XF8006018[4:0] = 0x00000012U
9165 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000012U
9166 // .. .. reg_ddrc_powerdown_to_x32 = 0x6
9167 // .. .. ==> 0XF8006018[9:5] = 0x00000006U
9168 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000C0U
9169 // .. .. reg_ddrc_t_faw = 0x10
9170 // .. .. ==> 0XF8006018[15:10] = 0x00000010U
9171 // .. .. ==> MASK : 0x0000FC00U VAL : 0x00004000U
9172 // .. .. reg_ddrc_t_ras_max = 0x24
9173 // .. .. ==> 0XF8006018[21:16] = 0x00000024U
9174 // .. .. ==> MASK : 0x003F0000U VAL : 0x00240000U
9175 // .. .. reg_ddrc_t_ras_min = 0x14
9176 // .. .. ==> 0XF8006018[26:22] = 0x00000014U
9177 // .. .. ==> MASK : 0x07C00000U VAL : 0x05000000U
9178 // .. .. reg_ddrc_t_cke = 0x4
9179 // .. .. ==> 0XF8006018[31:28] = 0x00000004U
9180 // .. .. ==> MASK : 0xF0000000U VAL : 0x40000000U
9182 EMIT_MASKWRITE(0XF8006018, 0xF7FFFFFFU ,0x452440D2U),
9183 // .. .. reg_ddrc_write_latency = 0x5
9184 // .. .. ==> 0XF800601C[4:0] = 0x00000005U
9185 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000005U
9186 // .. .. reg_ddrc_rd2wr = 0x7
9187 // .. .. ==> 0XF800601C[9:5] = 0x00000007U
9188 // .. .. ==> MASK : 0x000003E0U VAL : 0x000000E0U
9189 // .. .. reg_ddrc_wr2rd = 0xe
9190 // .. .. ==> 0XF800601C[14:10] = 0x0000000EU
9191 // .. .. ==> MASK : 0x00007C00U VAL : 0x00003800U
9192 // .. .. reg_ddrc_t_xp = 0x4
9193 // .. .. ==> 0XF800601C[19:15] = 0x00000004U
9194 // .. .. ==> MASK : 0x000F8000U VAL : 0x00020000U
9195 // .. .. reg_ddrc_pad_pd = 0x0
9196 // .. .. ==> 0XF800601C[22:20] = 0x00000000U
9197 // .. .. ==> MASK : 0x00700000U VAL : 0x00000000U
9198 // .. .. reg_ddrc_rd2pre = 0x4
9199 // .. .. ==> 0XF800601C[27:23] = 0x00000004U
9200 // .. .. ==> MASK : 0x0F800000U VAL : 0x02000000U
9201 // .. .. reg_ddrc_t_rcd = 0x7
9202 // .. .. ==> 0XF800601C[31:28] = 0x00000007U
9203 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
9205 EMIT_MASKWRITE(0XF800601C, 0xFFFFFFFFU ,0x720238E5U),
9206 // .. .. reg_ddrc_t_ccd = 0x4
9207 // .. .. ==> 0XF8006020[4:2] = 0x00000004U
9208 // .. .. ==> MASK : 0x0000001CU VAL : 0x00000010U
9209 // .. .. reg_ddrc_t_rrd = 0x4
9210 // .. .. ==> 0XF8006020[7:5] = 0x00000004U
9211 // .. .. ==> MASK : 0x000000E0U VAL : 0x00000080U
9212 // .. .. reg_ddrc_refresh_margin = 0x2
9213 // .. .. ==> 0XF8006020[11:8] = 0x00000002U
9214 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000200U
9215 // .. .. reg_ddrc_t_rp = 0x7
9216 // .. .. ==> 0XF8006020[15:12] = 0x00000007U
9217 // .. .. ==> MASK : 0x0000F000U VAL : 0x00007000U
9218 // .. .. reg_ddrc_refresh_to_x32 = 0x8
9219 // .. .. ==> 0XF8006020[20:16] = 0x00000008U
9220 // .. .. ==> MASK : 0x001F0000U VAL : 0x00080000U
9221 // .. .. reg_ddrc_sdram = 0x1
9222 // .. .. ==> 0XF8006020[21:21] = 0x00000001U
9223 // .. .. ==> MASK : 0x00200000U VAL : 0x00200000U
9224 // .. .. reg_ddrc_mobile = 0x0
9225 // .. .. ==> 0XF8006020[22:22] = 0x00000000U
9226 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
9227 // .. .. reg_ddrc_clock_stop_en = 0x0
9228 // .. .. ==> 0XF8006020[23:23] = 0x00000000U
9229 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
9230 // .. .. reg_ddrc_read_latency = 0x7
9231 // .. .. ==> 0XF8006020[28:24] = 0x00000007U
9232 // .. .. ==> MASK : 0x1F000000U VAL : 0x07000000U
9233 // .. .. reg_phy_mode_ddr1_ddr2 = 0x1
9234 // .. .. ==> 0XF8006020[29:29] = 0x00000001U
9235 // .. .. ==> MASK : 0x20000000U VAL : 0x20000000U
9236 // .. .. reg_ddrc_dis_pad_pd = 0x0
9237 // .. .. ==> 0XF8006020[30:30] = 0x00000000U
9238 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
9239 // .. .. reg_ddrc_loopback = 0x0
9240 // .. .. ==> 0XF8006020[31:31] = 0x00000000U
9241 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
9243 EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x27287290U),
9244 // .. .. reg_ddrc_en_2t_timing_mode = 0x0
9245 // .. .. ==> 0XF8006024[0:0] = 0x00000000U
9246 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9247 // .. .. reg_ddrc_prefer_write = 0x0
9248 // .. .. ==> 0XF8006024[1:1] = 0x00000000U
9249 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9250 // .. .. reg_ddrc_max_rank_rd = 0xf
9251 // .. .. ==> 0XF8006024[5:2] = 0x0000000FU
9252 // .. .. ==> MASK : 0x0000003CU VAL : 0x0000003CU
9253 // .. .. reg_ddrc_mr_wr = 0x0
9254 // .. .. ==> 0XF8006024[6:6] = 0x00000000U
9255 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
9256 // .. .. reg_ddrc_mr_addr = 0x0
9257 // .. .. ==> 0XF8006024[8:7] = 0x00000000U
9258 // .. .. ==> MASK : 0x00000180U VAL : 0x00000000U
9259 // .. .. reg_ddrc_mr_data = 0x0
9260 // .. .. ==> 0XF8006024[24:9] = 0x00000000U
9261 // .. .. ==> MASK : 0x01FFFE00U VAL : 0x00000000U
9262 // .. .. ddrc_reg_mr_wr_busy = 0x0
9263 // .. .. ==> 0XF8006024[25:25] = 0x00000000U
9264 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
9265 // .. .. reg_ddrc_mr_type = 0x0
9266 // .. .. ==> 0XF8006024[26:26] = 0x00000000U
9267 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
9268 // .. .. reg_ddrc_mr_rdata_valid = 0x0
9269 // .. .. ==> 0XF8006024[27:27] = 0x00000000U
9270 // .. .. ==> MASK : 0x08000000U VAL : 0x00000000U
9272 EMIT_MASKWRITE(0XF8006024, 0x0FFFFFFFU ,0x0000003CU),
9273 // .. .. reg_ddrc_final_wait_x32 = 0x7
9274 // .. .. ==> 0XF8006028[6:0] = 0x00000007U
9275 // .. .. ==> MASK : 0x0000007FU VAL : 0x00000007U
9276 // .. .. reg_ddrc_pre_ocd_x32 = 0x0
9277 // .. .. ==> 0XF8006028[10:7] = 0x00000000U
9278 // .. .. ==> MASK : 0x00000780U VAL : 0x00000000U
9279 // .. .. reg_ddrc_t_mrd = 0x4
9280 // .. .. ==> 0XF8006028[13:11] = 0x00000004U
9281 // .. .. ==> MASK : 0x00003800U VAL : 0x00002000U
9283 EMIT_MASKWRITE(0XF8006028, 0x00003FFFU ,0x00002007U),
9284 // .. .. reg_ddrc_emr2 = 0x8
9285 // .. .. ==> 0XF800602C[15:0] = 0x00000008U
9286 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000008U
9287 // .. .. reg_ddrc_emr3 = 0x0
9288 // .. .. ==> 0XF800602C[31:16] = 0x00000000U
9289 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00000000U
9291 EMIT_MASKWRITE(0XF800602C, 0xFFFFFFFFU ,0x00000008U),
9292 // .. .. reg_ddrc_mr = 0x930
9293 // .. .. ==> 0XF8006030[15:0] = 0x00000930U
9294 // .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000930U
9295 // .. .. reg_ddrc_emr = 0x4
9296 // .. .. ==> 0XF8006030[31:16] = 0x00000004U
9297 // .. .. ==> MASK : 0xFFFF0000U VAL : 0x00040000U
9299 EMIT_MASKWRITE(0XF8006030, 0xFFFFFFFFU ,0x00040930U),
9300 // .. .. reg_ddrc_burst_rdwr = 0x4
9301 // .. .. ==> 0XF8006034[3:0] = 0x00000004U
9302 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000004U
9303 // .. .. reg_ddrc_pre_cke_x1024 = 0x16d
9304 // .. .. ==> 0XF8006034[13:4] = 0x0000016DU
9305 // .. .. ==> MASK : 0x00003FF0U VAL : 0x000016D0U
9306 // .. .. reg_ddrc_post_cke_x1024 = 0x1
9307 // .. .. ==> 0XF8006034[25:16] = 0x00000001U
9308 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00010000U
9309 // .. .. reg_ddrc_burstchop = 0x0
9310 // .. .. ==> 0XF8006034[28:28] = 0x00000000U
9311 // .. .. ==> MASK : 0x10000000U VAL : 0x00000000U
9313 EMIT_MASKWRITE(0XF8006034, 0x13FF3FFFU ,0x000116D4U),
9314 // .. .. reg_ddrc_force_low_pri_n = 0x0
9315 // .. .. ==> 0XF8006038[0:0] = 0x00000000U
9316 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9317 // .. .. reg_ddrc_dis_dq = 0x0
9318 // .. .. ==> 0XF8006038[1:1] = 0x00000000U
9319 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9320 // .. .. reg_phy_debug_mode = 0x0
9321 // .. .. ==> 0XF8006038[6:6] = 0x00000000U
9322 // .. .. ==> MASK : 0x00000040U VAL : 0x00000000U
9323 // .. .. reg_phy_wr_level_start = 0x0
9324 // .. .. ==> 0XF8006038[7:7] = 0x00000000U
9325 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
9326 // .. .. reg_phy_rd_level_start = 0x0
9327 // .. .. ==> 0XF8006038[8:8] = 0x00000000U
9328 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
9329 // .. .. reg_phy_dq0_wait_t = 0x0
9330 // .. .. ==> 0XF8006038[12:9] = 0x00000000U
9331 // .. .. ==> MASK : 0x00001E00U VAL : 0x00000000U
9333 EMIT_MASKWRITE(0XF8006038, 0x00001FC3U ,0x00000000U),
9334 // .. .. reg_ddrc_addrmap_bank_b0 = 0x7
9335 // .. .. ==> 0XF800603C[3:0] = 0x00000007U
9336 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000007U
9337 // .. .. reg_ddrc_addrmap_bank_b1 = 0x7
9338 // .. .. ==> 0XF800603C[7:4] = 0x00000007U
9339 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000070U
9340 // .. .. reg_ddrc_addrmap_bank_b2 = 0x7
9341 // .. .. ==> 0XF800603C[11:8] = 0x00000007U
9342 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000700U
9343 // .. .. reg_ddrc_addrmap_col_b5 = 0x0
9344 // .. .. ==> 0XF800603C[15:12] = 0x00000000U
9345 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
9346 // .. .. reg_ddrc_addrmap_col_b6 = 0x0
9347 // .. .. ==> 0XF800603C[19:16] = 0x00000000U
9348 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
9350 EMIT_MASKWRITE(0XF800603C, 0x000FFFFFU ,0x00000777U),
9351 // .. .. reg_ddrc_addrmap_col_b2 = 0x0
9352 // .. .. ==> 0XF8006040[3:0] = 0x00000000U
9353 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9354 // .. .. reg_ddrc_addrmap_col_b3 = 0x0
9355 // .. .. ==> 0XF8006040[7:4] = 0x00000000U
9356 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9357 // .. .. reg_ddrc_addrmap_col_b4 = 0x0
9358 // .. .. ==> 0XF8006040[11:8] = 0x00000000U
9359 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
9360 // .. .. reg_ddrc_addrmap_col_b7 = 0x0
9361 // .. .. ==> 0XF8006040[15:12] = 0x00000000U
9362 // .. .. ==> MASK : 0x0000F000U VAL : 0x00000000U
9363 // .. .. reg_ddrc_addrmap_col_b8 = 0x0
9364 // .. .. ==> 0XF8006040[19:16] = 0x00000000U
9365 // .. .. ==> MASK : 0x000F0000U VAL : 0x00000000U
9366 // .. .. reg_ddrc_addrmap_col_b9 = 0xf
9367 // .. .. ==> 0XF8006040[23:20] = 0x0000000FU
9368 // .. .. ==> MASK : 0x00F00000U VAL : 0x00F00000U
9369 // .. .. reg_ddrc_addrmap_col_b10 = 0xf
9370 // .. .. ==> 0XF8006040[27:24] = 0x0000000FU
9371 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
9372 // .. .. reg_ddrc_addrmap_col_b11 = 0xf
9373 // .. .. ==> 0XF8006040[31:28] = 0x0000000FU
9374 // .. .. ==> MASK : 0xF0000000U VAL : 0xF0000000U
9376 EMIT_MASKWRITE(0XF8006040, 0xFFFFFFFFU ,0xFFF00000U),
9377 // .. .. reg_ddrc_addrmap_row_b0 = 0x6
9378 // .. .. ==> 0XF8006044[3:0] = 0x00000006U
9379 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000006U
9380 // .. .. reg_ddrc_addrmap_row_b1 = 0x6
9381 // .. .. ==> 0XF8006044[7:4] = 0x00000006U
9382 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000060U
9383 // .. .. reg_ddrc_addrmap_row_b2_11 = 0x6
9384 // .. .. ==> 0XF8006044[11:8] = 0x00000006U
9385 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000600U
9386 // .. .. reg_ddrc_addrmap_row_b12 = 0x6
9387 // .. .. ==> 0XF8006044[15:12] = 0x00000006U
9388 // .. .. ==> MASK : 0x0000F000U VAL : 0x00006000U
9389 // .. .. reg_ddrc_addrmap_row_b13 = 0x6
9390 // .. .. ==> 0XF8006044[19:16] = 0x00000006U
9391 // .. .. ==> MASK : 0x000F0000U VAL : 0x00060000U
9392 // .. .. reg_ddrc_addrmap_row_b14 = 0x6
9393 // .. .. ==> 0XF8006044[23:20] = 0x00000006U
9394 // .. .. ==> MASK : 0x00F00000U VAL : 0x00600000U
9395 // .. .. reg_ddrc_addrmap_row_b15 = 0xf
9396 // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
9397 // .. .. ==> MASK : 0x0F000000U VAL : 0x0F000000U
9399 EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
9400 // .. .. reg_ddrc_rank0_rd_odt = 0x0
9401 // .. .. ==> 0XF8006048[2:0] = 0x00000000U
9402 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
9403 // .. .. reg_ddrc_rank0_wr_odt = 0x1
9404 // .. .. ==> 0XF8006048[5:3] = 0x00000001U
9405 // .. .. ==> MASK : 0x00000038U VAL : 0x00000008U
9406 // .. .. reg_ddrc_rank1_rd_odt = 0x1
9407 // .. .. ==> 0XF8006048[8:6] = 0x00000001U
9408 // .. .. ==> MASK : 0x000001C0U VAL : 0x00000040U
9409 // .. .. reg_ddrc_rank1_wr_odt = 0x1
9410 // .. .. ==> 0XF8006048[11:9] = 0x00000001U
9411 // .. .. ==> MASK : 0x00000E00U VAL : 0x00000200U
9412 // .. .. reg_phy_rd_local_odt = 0x0
9413 // .. .. ==> 0XF8006048[13:12] = 0x00000000U
9414 // .. .. ==> MASK : 0x00003000U VAL : 0x00000000U
9415 // .. .. reg_phy_wr_local_odt = 0x3
9416 // .. .. ==> 0XF8006048[15:14] = 0x00000003U
9417 // .. .. ==> MASK : 0x0000C000U VAL : 0x0000C000U
9418 // .. .. reg_phy_idle_local_odt = 0x3
9419 // .. .. ==> 0XF8006048[17:16] = 0x00000003U
9420 // .. .. ==> MASK : 0x00030000U VAL : 0x00030000U
9421 // .. .. reg_ddrc_rank2_rd_odt = 0x0
9422 // .. .. ==> 0XF8006048[20:18] = 0x00000000U
9423 // .. .. ==> MASK : 0x001C0000U VAL : 0x00000000U
9424 // .. .. reg_ddrc_rank2_wr_odt = 0x0
9425 // .. .. ==> 0XF8006048[23:21] = 0x00000000U
9426 // .. .. ==> MASK : 0x00E00000U VAL : 0x00000000U
9427 // .. .. reg_ddrc_rank3_rd_odt = 0x0
9428 // .. .. ==> 0XF8006048[26:24] = 0x00000000U
9429 // .. .. ==> MASK : 0x07000000U VAL : 0x00000000U
9430 // .. .. reg_ddrc_rank3_wr_odt = 0x0
9431 // .. .. ==> 0XF8006048[29:27] = 0x00000000U
9432 // .. .. ==> MASK : 0x38000000U VAL : 0x00000000U
9434 EMIT_MASKWRITE(0XF8006048, 0x3FFFFFFFU ,0x0003C248U),
9435 // .. .. reg_phy_rd_cmd_to_data = 0x0
9436 // .. .. ==> 0XF8006050[3:0] = 0x00000000U
9437 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9438 // .. .. reg_phy_wr_cmd_to_data = 0x0
9439 // .. .. ==> 0XF8006050[7:4] = 0x00000000U
9440 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9441 // .. .. reg_phy_rdc_we_to_re_delay = 0x8
9442 // .. .. ==> 0XF8006050[11:8] = 0x00000008U
9443 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000800U
9444 // .. .. reg_phy_rdc_fifo_rst_disable = 0x0
9445 // .. .. ==> 0XF8006050[15:15] = 0x00000000U
9446 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
9447 // .. .. reg_phy_use_fixed_re = 0x1
9448 // .. .. ==> 0XF8006050[16:16] = 0x00000001U
9449 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
9450 // .. .. reg_phy_rdc_fifo_rst_err_cnt_clr = 0x0
9451 // .. .. ==> 0XF8006050[17:17] = 0x00000000U
9452 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
9453 // .. .. reg_phy_dis_phy_ctrl_rstn = 0x0
9454 // .. .. ==> 0XF8006050[18:18] = 0x00000000U
9455 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
9456 // .. .. reg_phy_clk_stall_level = 0x0
9457 // .. .. ==> 0XF8006050[19:19] = 0x00000000U
9458 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
9459 // .. .. reg_phy_gatelvl_num_of_dq0 = 0x7
9460 // .. .. ==> 0XF8006050[27:24] = 0x00000007U
9461 // .. .. ==> MASK : 0x0F000000U VAL : 0x07000000U
9462 // .. .. reg_phy_wrlvl_num_of_dq0 = 0x7
9463 // .. .. ==> 0XF8006050[31:28] = 0x00000007U
9464 // .. .. ==> MASK : 0xF0000000U VAL : 0x70000000U
9466 EMIT_MASKWRITE(0XF8006050, 0xFF0F8FFFU ,0x77010800U),
9467 // .. .. reg_ddrc_dll_calib_to_min_x1024 = 0x1
9468 // .. .. ==> 0XF8006058[7:0] = 0x00000001U
9469 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000001U
9470 // .. .. reg_ddrc_dll_calib_to_max_x1024 = 0x1
9471 // .. .. ==> 0XF8006058[15:8] = 0x00000001U
9472 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000100U
9473 // .. .. reg_ddrc_dis_dll_calib = 0x0
9474 // .. .. ==> 0XF8006058[16:16] = 0x00000000U
9475 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
9477 EMIT_MASKWRITE(0XF8006058, 0x0001FFFFU ,0x00000101U),
9478 // .. .. reg_ddrc_rd_odt_delay = 0x3
9479 // .. .. ==> 0XF800605C[3:0] = 0x00000003U
9480 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000003U
9481 // .. .. reg_ddrc_wr_odt_delay = 0x0
9482 // .. .. ==> 0XF800605C[7:4] = 0x00000000U
9483 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9484 // .. .. reg_ddrc_rd_odt_hold = 0x0
9485 // .. .. ==> 0XF800605C[11:8] = 0x00000000U
9486 // .. .. ==> MASK : 0x00000F00U VAL : 0x00000000U
9487 // .. .. reg_ddrc_wr_odt_hold = 0x5
9488 // .. .. ==> 0XF800605C[15:12] = 0x00000005U
9489 // .. .. ==> MASK : 0x0000F000U VAL : 0x00005000U
9491 EMIT_MASKWRITE(0XF800605C, 0x0000FFFFU ,0x00005003U),
9492 // .. .. reg_ddrc_pageclose = 0x0
9493 // .. .. ==> 0XF8006060[0:0] = 0x00000000U
9494 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9495 // .. .. reg_ddrc_lpr_num_entries = 0x1f
9496 // .. .. ==> 0XF8006060[6:1] = 0x0000001FU
9497 // .. .. ==> MASK : 0x0000007EU VAL : 0x0000003EU
9498 // .. .. reg_ddrc_auto_pre_en = 0x0
9499 // .. .. ==> 0XF8006060[7:7] = 0x00000000U
9500 // .. .. ==> MASK : 0x00000080U VAL : 0x00000000U
9501 // .. .. reg_ddrc_refresh_update_level = 0x0
9502 // .. .. ==> 0XF8006060[8:8] = 0x00000000U
9503 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
9504 // .. .. reg_ddrc_dis_wc = 0x0
9505 // .. .. ==> 0XF8006060[9:9] = 0x00000000U
9506 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
9507 // .. .. reg_ddrc_dis_collision_page_opt = 0x0
9508 // .. .. ==> 0XF8006060[10:10] = 0x00000000U
9509 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9510 // .. .. reg_ddrc_selfref_en = 0x0
9511 // .. .. ==> 0XF8006060[12:12] = 0x00000000U
9512 // .. .. ==> MASK : 0x00001000U VAL : 0x00000000U
9514 EMIT_MASKWRITE(0XF8006060, 0x000017FFU ,0x0000003EU),
9515 // .. .. reg_ddrc_go2critical_hysteresis = 0x0
9516 // .. .. ==> 0XF8006064[12:5] = 0x00000000U
9517 // .. .. ==> MASK : 0x00001FE0U VAL : 0x00000000U
9518 // .. .. reg_arb_go2critical_en = 0x1
9519 // .. .. ==> 0XF8006064[17:17] = 0x00000001U
9520 // .. .. ==> MASK : 0x00020000U VAL : 0x00020000U
9522 EMIT_MASKWRITE(0XF8006064, 0x00021FE0U ,0x00020000U),
9523 // .. .. reg_ddrc_wrlvl_ww = 0x41
9524 // .. .. ==> 0XF8006068[7:0] = 0x00000041U
9525 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000041U
9526 // .. .. reg_ddrc_rdlvl_rr = 0x41
9527 // .. .. ==> 0XF8006068[15:8] = 0x00000041U
9528 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00004100U
9529 // .. .. reg_ddrc_dfi_t_wlmrd = 0x28
9530 // .. .. ==> 0XF8006068[25:16] = 0x00000028U
9531 // .. .. ==> MASK : 0x03FF0000U VAL : 0x00280000U
9533 EMIT_MASKWRITE(0XF8006068, 0x03FFFFFFU ,0x00284141U),
9534 // .. .. dfi_t_ctrlupd_interval_min_x1024 = 0x10
9535 // .. .. ==> 0XF800606C[7:0] = 0x00000010U
9536 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000010U
9537 // .. .. dfi_t_ctrlupd_interval_max_x1024 = 0x16
9538 // .. .. ==> 0XF800606C[15:8] = 0x00000016U
9539 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00001600U
9541 EMIT_MASKWRITE(0XF800606C, 0x0000FFFFU ,0x00001610U),
9542 // .. .. refresh_timer0_start_value_x32 = 0x0
9543 // .. .. ==> 0XF80060A0[11:0] = 0x00000000U
9544 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000000U
9545 // .. .. refresh_timer1_start_value_x32 = 0x8
9546 // .. .. ==> 0XF80060A0[23:12] = 0x00000008U
9547 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00008000U
9549 EMIT_MASKWRITE(0XF80060A0, 0x00FFFFFFU ,0x00008000U),
9550 // .. .. reg_ddrc_dis_auto_zq = 0x0
9551 // .. .. ==> 0XF80060A4[0:0] = 0x00000000U
9552 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9553 // .. .. reg_ddrc_ddr3 = 0x1
9554 // .. .. ==> 0XF80060A4[1:1] = 0x00000001U
9555 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
9556 // .. .. reg_ddrc_t_mod = 0x200
9557 // .. .. ==> 0XF80060A4[11:2] = 0x00000200U
9558 // .. .. ==> MASK : 0x00000FFCU VAL : 0x00000800U
9559 // .. .. reg_ddrc_t_zq_long_nop = 0x200
9560 // .. .. ==> 0XF80060A4[21:12] = 0x00000200U
9561 // .. .. ==> MASK : 0x003FF000U VAL : 0x00200000U
9562 // .. .. reg_ddrc_t_zq_short_nop = 0x40
9563 // .. .. ==> 0XF80060A4[31:22] = 0x00000040U
9564 // .. .. ==> MASK : 0xFFC00000U VAL : 0x10000000U
9566 EMIT_MASKWRITE(0XF80060A4, 0xFFFFFFFFU ,0x10200802U),
9567 // .. .. t_zq_short_interval_x1024 = 0xcb73
9568 // .. .. ==> 0XF80060A8[19:0] = 0x0000CB73U
9569 // .. .. ==> MASK : 0x000FFFFFU VAL : 0x0000CB73U
9570 // .. .. dram_rstn_x1024 = 0x69
9571 // .. .. ==> 0XF80060A8[27:20] = 0x00000069U
9572 // .. .. ==> MASK : 0x0FF00000U VAL : 0x06900000U
9574 EMIT_MASKWRITE(0XF80060A8, 0x0FFFFFFFU ,0x0690CB73U),
9575 // .. .. deeppowerdown_en = 0x0
9576 // .. .. ==> 0XF80060AC[0:0] = 0x00000000U
9577 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9578 // .. .. deeppowerdown_to_x1024 = 0xff
9579 // .. .. ==> 0XF80060AC[8:1] = 0x000000FFU
9580 // .. .. ==> MASK : 0x000001FEU VAL : 0x000001FEU
9582 EMIT_MASKWRITE(0XF80060AC, 0x000001FFU ,0x000001FEU),
9583 // .. .. dfi_wrlvl_max_x1024 = 0xfff
9584 // .. .. ==> 0XF80060B0[11:0] = 0x00000FFFU
9585 // .. .. ==> MASK : 0x00000FFFU VAL : 0x00000FFFU
9586 // .. .. dfi_rdlvl_max_x1024 = 0xfff
9587 // .. .. ==> 0XF80060B0[23:12] = 0x00000FFFU
9588 // .. .. ==> MASK : 0x00FFF000U VAL : 0x00FFF000U
9589 // .. .. ddrc_reg_twrlvl_max_error = 0x0
9590 // .. .. ==> 0XF80060B0[24:24] = 0x00000000U
9591 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
9592 // .. .. ddrc_reg_trdlvl_max_error = 0x0
9593 // .. .. ==> 0XF80060B0[25:25] = 0x00000000U
9594 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
9595 // .. .. reg_ddrc_dfi_wr_level_en = 0x1
9596 // .. .. ==> 0XF80060B0[26:26] = 0x00000001U
9597 // .. .. ==> MASK : 0x04000000U VAL : 0x04000000U
9598 // .. .. reg_ddrc_dfi_rd_dqs_gate_level = 0x1
9599 // .. .. ==> 0XF80060B0[27:27] = 0x00000001U
9600 // .. .. ==> MASK : 0x08000000U VAL : 0x08000000U
9601 // .. .. reg_ddrc_dfi_rd_data_eye_train = 0x1
9602 // .. .. ==> 0XF80060B0[28:28] = 0x00000001U
9603 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
9605 EMIT_MASKWRITE(0XF80060B0, 0x1FFFFFFFU ,0x1CFFFFFFU),
9606 // .. .. reg_ddrc_2t_delay = 0x0
9607 // .. .. ==> 0XF80060B4[8:0] = 0x00000000U
9608 // .. .. ==> MASK : 0x000001FFU VAL : 0x00000000U
9609 // .. .. reg_ddrc_skip_ocd = 0x1
9610 // .. .. ==> 0XF80060B4[9:9] = 0x00000001U
9611 // .. .. ==> MASK : 0x00000200U VAL : 0x00000200U
9612 // .. .. reg_ddrc_dis_pre_bypass = 0x0
9613 // .. .. ==> 0XF80060B4[10:10] = 0x00000000U
9614 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9616 EMIT_MASKWRITE(0XF80060B4, 0x000007FFU ,0x00000200U),
9617 // .. .. reg_ddrc_dfi_t_rddata_en = 0x6
9618 // .. .. ==> 0XF80060B8[4:0] = 0x00000006U
9619 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000006U
9620 // .. .. reg_ddrc_dfi_t_ctrlup_min = 0x3
9621 // .. .. ==> 0XF80060B8[14:5] = 0x00000003U
9622 // .. .. ==> MASK : 0x00007FE0U VAL : 0x00000060U
9623 // .. .. reg_ddrc_dfi_t_ctrlup_max = 0x40
9624 // .. .. ==> 0XF80060B8[24:15] = 0x00000040U
9625 // .. .. ==> MASK : 0x01FF8000U VAL : 0x00200000U
9627 EMIT_MASKWRITE(0XF80060B8, 0x01FFFFFFU ,0x00200066U),
9628 // .. .. Clear_Uncorrectable_DRAM_ECC_error = 0x0
9629 // .. .. ==> 0XF80060C4[0:0] = 0x00000000U
9630 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9631 // .. .. Clear_Correctable_DRAM_ECC_error = 0x0
9632 // .. .. ==> 0XF80060C4[1:1] = 0x00000000U
9633 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9635 EMIT_MASKWRITE(0XF80060C4, 0x00000003U ,0x00000000U),
9636 // .. .. CORR_ECC_LOG_VALID = 0x0
9637 // .. .. ==> 0XF80060C8[0:0] = 0x00000000U
9638 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9639 // .. .. ECC_CORRECTED_BIT_NUM = 0x0
9640 // .. .. ==> 0XF80060C8[7:1] = 0x00000000U
9641 // .. .. ==> MASK : 0x000000FEU VAL : 0x00000000U
9643 EMIT_MASKWRITE(0XF80060C8, 0x000000FFU ,0x00000000U),
9644 // .. .. UNCORR_ECC_LOG_VALID = 0x0
9645 // .. .. ==> 0XF80060DC[0:0] = 0x00000000U
9646 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
9648 EMIT_MASKWRITE(0XF80060DC, 0x00000001U ,0x00000000U),
9649 // .. .. STAT_NUM_CORR_ERR = 0x0
9650 // .. .. ==> 0XF80060F0[15:8] = 0x00000000U
9651 // .. .. ==> MASK : 0x0000FF00U VAL : 0x00000000U
9652 // .. .. STAT_NUM_UNCORR_ERR = 0x0
9653 // .. .. ==> 0XF80060F0[7:0] = 0x00000000U
9654 // .. .. ==> MASK : 0x000000FFU VAL : 0x00000000U
9656 EMIT_MASKWRITE(0XF80060F0, 0x0000FFFFU ,0x00000000U),
9657 // .. .. reg_ddrc_ecc_mode = 0x0
9658 // .. .. ==> 0XF80060F4[2:0] = 0x00000000U
9659 // .. .. ==> MASK : 0x00000007U VAL : 0x00000000U
9660 // .. .. reg_ddrc_dis_scrub = 0x1
9661 // .. .. ==> 0XF80060F4[3:3] = 0x00000001U
9662 // .. .. ==> MASK : 0x00000008U VAL : 0x00000008U
9664 EMIT_MASKWRITE(0XF80060F4, 0x0000000FU ,0x00000008U),
9665 // .. .. reg_phy_dif_on = 0x0
9666 // .. .. ==> 0XF8006114[3:0] = 0x00000000U
9667 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000000U
9668 // .. .. reg_phy_dif_off = 0x0
9669 // .. .. ==> 0XF8006114[7:4] = 0x00000000U
9670 // .. .. ==> MASK : 0x000000F0U VAL : 0x00000000U
9672 EMIT_MASKWRITE(0XF8006114, 0x000000FFU ,0x00000000U),
9673 // .. .. reg_phy_data_slice_in_use = 0x1
9674 // .. .. ==> 0XF8006118[0:0] = 0x00000001U
9675 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9676 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9677 // .. .. ==> 0XF8006118[1:1] = 0x00000000U
9678 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9679 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9680 // .. .. ==> 0XF8006118[2:2] = 0x00000000U
9681 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9682 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9683 // .. .. ==> 0XF8006118[3:3] = 0x00000000U
9684 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9685 // .. .. reg_phy_board_lpbk_tx = 0x0
9686 // .. .. ==> 0XF8006118[4:4] = 0x00000000U
9687 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9688 // .. .. reg_phy_board_lpbk_rx = 0x0
9689 // .. .. ==> 0XF8006118[5:5] = 0x00000000U
9690 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9691 // .. .. reg_phy_bist_shift_dq = 0x0
9692 // .. .. ==> 0XF8006118[14:6] = 0x00000000U
9693 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9694 // .. .. reg_phy_bist_err_clr = 0x0
9695 // .. .. ==> 0XF8006118[23:15] = 0x00000000U
9696 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9697 // .. .. reg_phy_dq_offset = 0x40
9698 // .. .. ==> 0XF8006118[30:24] = 0x00000040U
9699 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9701 EMIT_MASKWRITE(0XF8006118, 0x7FFFFFFFU ,0x40000001U),
9702 // .. .. reg_phy_data_slice_in_use = 0x1
9703 // .. .. ==> 0XF800611C[0:0] = 0x00000001U
9704 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9705 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9706 // .. .. ==> 0XF800611C[1:1] = 0x00000000U
9707 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9708 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9709 // .. .. ==> 0XF800611C[2:2] = 0x00000000U
9710 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9711 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9712 // .. .. ==> 0XF800611C[3:3] = 0x00000000U
9713 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9714 // .. .. reg_phy_board_lpbk_tx = 0x0
9715 // .. .. ==> 0XF800611C[4:4] = 0x00000000U
9716 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9717 // .. .. reg_phy_board_lpbk_rx = 0x0
9718 // .. .. ==> 0XF800611C[5:5] = 0x00000000U
9719 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9720 // .. .. reg_phy_bist_shift_dq = 0x0
9721 // .. .. ==> 0XF800611C[14:6] = 0x00000000U
9722 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9723 // .. .. reg_phy_bist_err_clr = 0x0
9724 // .. .. ==> 0XF800611C[23:15] = 0x00000000U
9725 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9726 // .. .. reg_phy_dq_offset = 0x40
9727 // .. .. ==> 0XF800611C[30:24] = 0x00000040U
9728 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9730 EMIT_MASKWRITE(0XF800611C, 0x7FFFFFFFU ,0x40000001U),
9731 // .. .. reg_phy_data_slice_in_use = 0x1
9732 // .. .. ==> 0XF8006120[0:0] = 0x00000001U
9733 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9734 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9735 // .. .. ==> 0XF8006120[1:1] = 0x00000000U
9736 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9737 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9738 // .. .. ==> 0XF8006120[2:2] = 0x00000000U
9739 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9740 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9741 // .. .. ==> 0XF8006120[3:3] = 0x00000000U
9742 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9743 // .. .. reg_phy_board_lpbk_tx = 0x0
9744 // .. .. ==> 0XF8006120[4:4] = 0x00000000U
9745 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9746 // .. .. reg_phy_board_lpbk_rx = 0x0
9747 // .. .. ==> 0XF8006120[5:5] = 0x00000000U
9748 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9749 // .. .. reg_phy_bist_shift_dq = 0x0
9750 // .. .. ==> 0XF8006120[14:6] = 0x00000000U
9751 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9752 // .. .. reg_phy_bist_err_clr = 0x0
9753 // .. .. ==> 0XF8006120[23:15] = 0x00000000U
9754 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9755 // .. .. reg_phy_dq_offset = 0x40
9756 // .. .. ==> 0XF8006120[30:24] = 0x00000040U
9757 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9759 EMIT_MASKWRITE(0XF8006120, 0x7FFFFFFFU ,0x40000001U),
9760 // .. .. reg_phy_data_slice_in_use = 0x1
9761 // .. .. ==> 0XF8006124[0:0] = 0x00000001U
9762 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
9763 // .. .. reg_phy_rdlvl_inc_mode = 0x0
9764 // .. .. ==> 0XF8006124[1:1] = 0x00000000U
9765 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
9766 // .. .. reg_phy_gatelvl_inc_mode = 0x0
9767 // .. .. ==> 0XF8006124[2:2] = 0x00000000U
9768 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
9769 // .. .. reg_phy_wrlvl_inc_mode = 0x0
9770 // .. .. ==> 0XF8006124[3:3] = 0x00000000U
9771 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
9772 // .. .. reg_phy_board_lpbk_tx = 0x0
9773 // .. .. ==> 0XF8006124[4:4] = 0x00000000U
9774 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
9775 // .. .. reg_phy_board_lpbk_rx = 0x0
9776 // .. .. ==> 0XF8006124[5:5] = 0x00000000U
9777 // .. .. ==> MASK : 0x00000020U VAL : 0x00000000U
9778 // .. .. reg_phy_bist_shift_dq = 0x0
9779 // .. .. ==> 0XF8006124[14:6] = 0x00000000U
9780 // .. .. ==> MASK : 0x00007FC0U VAL : 0x00000000U
9781 // .. .. reg_phy_bist_err_clr = 0x0
9782 // .. .. ==> 0XF8006124[23:15] = 0x00000000U
9783 // .. .. ==> MASK : 0x00FF8000U VAL : 0x00000000U
9784 // .. .. reg_phy_dq_offset = 0x40
9785 // .. .. ==> 0XF8006124[30:24] = 0x00000040U
9786 // .. .. ==> MASK : 0x7F000000U VAL : 0x40000000U
9788 EMIT_MASKWRITE(0XF8006124, 0x7FFFFFFFU ,0x40000001U),
9789 // .. .. reg_phy_wrlvl_init_ratio = 0x1d
9790 // .. .. ==> 0XF800612C[9:0] = 0x0000001DU
9791 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000001DU
9792 // .. .. reg_phy_gatelvl_init_ratio = 0xf2
9793 // .. .. ==> 0XF800612C[19:10] = 0x000000F2U
9794 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003C800U
9796 EMIT_MASKWRITE(0XF800612C, 0x000FFFFFU ,0x0003C81DU),
9797 // .. .. reg_phy_wrlvl_init_ratio = 0x12
9798 // .. .. ==> 0XF8006130[9:0] = 0x00000012U
9799 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000012U
9800 // .. .. reg_phy_gatelvl_init_ratio = 0xd8
9801 // .. .. ==> 0XF8006130[19:10] = 0x000000D8U
9802 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00036000U
9804 EMIT_MASKWRITE(0XF8006130, 0x000FFFFFU ,0x00036012U),
9805 // .. .. reg_phy_wrlvl_init_ratio = 0xc
9806 // .. .. ==> 0XF8006134[9:0] = 0x0000000CU
9807 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000000CU
9808 // .. .. reg_phy_gatelvl_init_ratio = 0xde
9809 // .. .. ==> 0XF8006134[19:10] = 0x000000DEU
9810 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00037800U
9812 EMIT_MASKWRITE(0XF8006134, 0x000FFFFFU ,0x0003780CU),
9813 // .. .. reg_phy_wrlvl_init_ratio = 0x21
9814 // .. .. ==> 0XF8006138[9:0] = 0x00000021U
9815 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000021U
9816 // .. .. reg_phy_gatelvl_init_ratio = 0xee
9817 // .. .. ==> 0XF8006138[19:10] = 0x000000EEU
9818 // .. .. ==> MASK : 0x000FFC00U VAL : 0x0003B800U
9820 EMIT_MASKWRITE(0XF8006138, 0x000FFFFFU ,0x0003B821U),
9821 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9822 // .. .. ==> 0XF8006140[9:0] = 0x00000035U
9823 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9824 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9825 // .. .. ==> 0XF8006140[10:10] = 0x00000000U
9826 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9827 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9828 // .. .. ==> 0XF8006140[19:11] = 0x00000000U
9829 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9831 EMIT_MASKWRITE(0XF8006140, 0x000FFFFFU ,0x00000035U),
9832 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9833 // .. .. ==> 0XF8006144[9:0] = 0x00000035U
9834 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9835 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9836 // .. .. ==> 0XF8006144[10:10] = 0x00000000U
9837 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9838 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9839 // .. .. ==> 0XF8006144[19:11] = 0x00000000U
9840 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9842 EMIT_MASKWRITE(0XF8006144, 0x000FFFFFU ,0x00000035U),
9843 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9844 // .. .. ==> 0XF8006148[9:0] = 0x00000035U
9845 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9846 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9847 // .. .. ==> 0XF8006148[10:10] = 0x00000000U
9848 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9849 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9850 // .. .. ==> 0XF8006148[19:11] = 0x00000000U
9851 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9853 EMIT_MASKWRITE(0XF8006148, 0x000FFFFFU ,0x00000035U),
9854 // .. .. reg_phy_rd_dqs_slave_ratio = 0x35
9855 // .. .. ==> 0XF800614C[9:0] = 0x00000035U
9856 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000035U
9857 // .. .. reg_phy_rd_dqs_slave_force = 0x0
9858 // .. .. ==> 0XF800614C[10:10] = 0x00000000U
9859 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9860 // .. .. reg_phy_rd_dqs_slave_delay = 0x0
9861 // .. .. ==> 0XF800614C[19:11] = 0x00000000U
9862 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9864 EMIT_MASKWRITE(0XF800614C, 0x000FFFFFU ,0x00000035U),
9865 // .. .. reg_phy_wr_dqs_slave_ratio = 0x9d
9866 // .. .. ==> 0XF8006154[9:0] = 0x0000009DU
9867 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000009DU
9868 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9869 // .. .. ==> 0XF8006154[10:10] = 0x00000000U
9870 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9871 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9872 // .. .. ==> 0XF8006154[19:11] = 0x00000000U
9873 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9875 EMIT_MASKWRITE(0XF8006154, 0x000FFFFFU ,0x0000009DU),
9876 // .. .. reg_phy_wr_dqs_slave_ratio = 0x92
9877 // .. .. ==> 0XF8006158[9:0] = 0x00000092U
9878 // .. .. ==> MASK : 0x000003FFU VAL : 0x00000092U
9879 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9880 // .. .. ==> 0XF8006158[10:10] = 0x00000000U
9881 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9882 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9883 // .. .. ==> 0XF8006158[19:11] = 0x00000000U
9884 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9886 EMIT_MASKWRITE(0XF8006158, 0x000FFFFFU ,0x00000092U),
9887 // .. .. reg_phy_wr_dqs_slave_ratio = 0x8c
9888 // .. .. ==> 0XF800615C[9:0] = 0x0000008CU
9889 // .. .. ==> MASK : 0x000003FFU VAL : 0x0000008CU
9890 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9891 // .. .. ==> 0XF800615C[10:10] = 0x00000000U
9892 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9893 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9894 // .. .. ==> 0XF800615C[19:11] = 0x00000000U
9895 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9897 EMIT_MASKWRITE(0XF800615C, 0x000FFFFFU ,0x0000008CU),
9898 // .. .. reg_phy_wr_dqs_slave_ratio = 0xa1
9899 // .. .. ==> 0XF8006160[9:0] = 0x000000A1U
9900 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000A1U
9901 // .. .. reg_phy_wr_dqs_slave_force = 0x0
9902 // .. .. ==> 0XF8006160[10:10] = 0x00000000U
9903 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9904 // .. .. reg_phy_wr_dqs_slave_delay = 0x0
9905 // .. .. ==> 0XF8006160[19:11] = 0x00000000U
9906 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9908 EMIT_MASKWRITE(0XF8006160, 0x000FFFFFU ,0x000000A1U),
9909 // .. .. reg_phy_fifo_we_slave_ratio = 0x147
9910 // .. .. ==> 0XF8006168[10:0] = 0x00000147U
9911 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000147U
9912 // .. .. reg_phy_fifo_we_in_force = 0x0
9913 // .. .. ==> 0XF8006168[11:11] = 0x00000000U
9914 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9915 // .. .. reg_phy_fifo_we_in_delay = 0x0
9916 // .. .. ==> 0XF8006168[20:12] = 0x00000000U
9917 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9919 EMIT_MASKWRITE(0XF8006168, 0x001FFFFFU ,0x00000147U),
9920 // .. .. reg_phy_fifo_we_slave_ratio = 0x12d
9921 // .. .. ==> 0XF800616C[10:0] = 0x0000012DU
9922 // .. .. ==> MASK : 0x000007FFU VAL : 0x0000012DU
9923 // .. .. reg_phy_fifo_we_in_force = 0x0
9924 // .. .. ==> 0XF800616C[11:11] = 0x00000000U
9925 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9926 // .. .. reg_phy_fifo_we_in_delay = 0x0
9927 // .. .. ==> 0XF800616C[20:12] = 0x00000000U
9928 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9930 EMIT_MASKWRITE(0XF800616C, 0x001FFFFFU ,0x0000012DU),
9931 // .. .. reg_phy_fifo_we_slave_ratio = 0x133
9932 // .. .. ==> 0XF8006170[10:0] = 0x00000133U
9933 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000133U
9934 // .. .. reg_phy_fifo_we_in_force = 0x0
9935 // .. .. ==> 0XF8006170[11:11] = 0x00000000U
9936 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9937 // .. .. reg_phy_fifo_we_in_delay = 0x0
9938 // .. .. ==> 0XF8006170[20:12] = 0x00000000U
9939 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9941 EMIT_MASKWRITE(0XF8006170, 0x001FFFFFU ,0x00000133U),
9942 // .. .. reg_phy_fifo_we_slave_ratio = 0x143
9943 // .. .. ==> 0XF8006174[10:0] = 0x00000143U
9944 // .. .. ==> MASK : 0x000007FFU VAL : 0x00000143U
9945 // .. .. reg_phy_fifo_we_in_force = 0x0
9946 // .. .. ==> 0XF8006174[11:11] = 0x00000000U
9947 // .. .. ==> MASK : 0x00000800U VAL : 0x00000000U
9948 // .. .. reg_phy_fifo_we_in_delay = 0x0
9949 // .. .. ==> 0XF8006174[20:12] = 0x00000000U
9950 // .. .. ==> MASK : 0x001FF000U VAL : 0x00000000U
9952 EMIT_MASKWRITE(0XF8006174, 0x001FFFFFU ,0x00000143U),
9953 // .. .. reg_phy_wr_data_slave_ratio = 0xdd
9954 // .. .. ==> 0XF800617C[9:0] = 0x000000DDU
9955 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000DDU
9956 // .. .. reg_phy_wr_data_slave_force = 0x0
9957 // .. .. ==> 0XF800617C[10:10] = 0x00000000U
9958 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9959 // .. .. reg_phy_wr_data_slave_delay = 0x0
9960 // .. .. ==> 0XF800617C[19:11] = 0x00000000U
9961 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9963 EMIT_MASKWRITE(0XF800617C, 0x000FFFFFU ,0x000000DDU),
9964 // .. .. reg_phy_wr_data_slave_ratio = 0xd2
9965 // .. .. ==> 0XF8006180[9:0] = 0x000000D2U
9966 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000D2U
9967 // .. .. reg_phy_wr_data_slave_force = 0x0
9968 // .. .. ==> 0XF8006180[10:10] = 0x00000000U
9969 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9970 // .. .. reg_phy_wr_data_slave_delay = 0x0
9971 // .. .. ==> 0XF8006180[19:11] = 0x00000000U
9972 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9974 EMIT_MASKWRITE(0XF8006180, 0x000FFFFFU ,0x000000D2U),
9975 // .. .. reg_phy_wr_data_slave_ratio = 0xcc
9976 // .. .. ==> 0XF8006184[9:0] = 0x000000CCU
9977 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000CCU
9978 // .. .. reg_phy_wr_data_slave_force = 0x0
9979 // .. .. ==> 0XF8006184[10:10] = 0x00000000U
9980 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9981 // .. .. reg_phy_wr_data_slave_delay = 0x0
9982 // .. .. ==> 0XF8006184[19:11] = 0x00000000U
9983 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9985 EMIT_MASKWRITE(0XF8006184, 0x000FFFFFU ,0x000000CCU),
9986 // .. .. reg_phy_wr_data_slave_ratio = 0xe1
9987 // .. .. ==> 0XF8006188[9:0] = 0x000000E1U
9988 // .. .. ==> MASK : 0x000003FFU VAL : 0x000000E1U
9989 // .. .. reg_phy_wr_data_slave_force = 0x0
9990 // .. .. ==> 0XF8006188[10:10] = 0x00000000U
9991 // .. .. ==> MASK : 0x00000400U VAL : 0x00000000U
9992 // .. .. reg_phy_wr_data_slave_delay = 0x0
9993 // .. .. ==> 0XF8006188[19:11] = 0x00000000U
9994 // .. .. ==> MASK : 0x000FF800U VAL : 0x00000000U
9996 EMIT_MASKWRITE(0XF8006188, 0x000FFFFFU ,0x000000E1U),
9997 // .. .. reg_phy_loopback = 0x0
9998 // .. .. ==> 0XF8006190[0:0] = 0x00000000U
9999 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
10000 // .. .. reg_phy_bl2 = 0x0
10001 // .. .. ==> 0XF8006190[1:1] = 0x00000000U
10002 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
10003 // .. .. reg_phy_at_spd_atpg = 0x0
10004 // .. .. ==> 0XF8006190[2:2] = 0x00000000U
10005 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
10006 // .. .. reg_phy_bist_enable = 0x0
10007 // .. .. ==> 0XF8006190[3:3] = 0x00000000U
10008 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
10009 // .. .. reg_phy_bist_force_err = 0x0
10010 // .. .. ==> 0XF8006190[4:4] = 0x00000000U
10011 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
10012 // .. .. reg_phy_bist_mode = 0x0
10013 // .. .. ==> 0XF8006190[6:5] = 0x00000000U
10014 // .. .. ==> MASK : 0x00000060U VAL : 0x00000000U
10015 // .. .. reg_phy_invert_clkout = 0x1
10016 // .. .. ==> 0XF8006190[7:7] = 0x00000001U
10017 // .. .. ==> MASK : 0x00000080U VAL : 0x00000080U
10018 // .. .. reg_phy_all_dq_mpr_rd_resp = 0x0
10019 // .. .. ==> 0XF8006190[8:8] = 0x00000000U
10020 // .. .. ==> MASK : 0x00000100U VAL : 0x00000000U
10021 // .. .. reg_phy_sel_logic = 0x0
10022 // .. .. ==> 0XF8006190[9:9] = 0x00000000U
10023 // .. .. ==> MASK : 0x00000200U VAL : 0x00000000U
10024 // .. .. reg_phy_ctrl_slave_ratio = 0x100
10025 // .. .. ==> 0XF8006190[19:10] = 0x00000100U
10026 // .. .. ==> MASK : 0x000FFC00U VAL : 0x00040000U
10027 // .. .. reg_phy_ctrl_slave_force = 0x0
10028 // .. .. ==> 0XF8006190[20:20] = 0x00000000U
10029 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
10030 // .. .. reg_phy_ctrl_slave_delay = 0x0
10031 // .. .. ==> 0XF8006190[27:21] = 0x00000000U
10032 // .. .. ==> MASK : 0x0FE00000U VAL : 0x00000000U
10033 // .. .. reg_phy_use_rank0_delays = 0x1
10034 // .. .. ==> 0XF8006190[28:28] = 0x00000001U
10035 // .. .. ==> MASK : 0x10000000U VAL : 0x10000000U
10036 // .. .. reg_phy_lpddr = 0x0
10037 // .. .. ==> 0XF8006190[29:29] = 0x00000000U
10038 // .. .. ==> MASK : 0x20000000U VAL : 0x00000000U
10039 // .. .. reg_phy_cmd_latency = 0x0
10040 // .. .. ==> 0XF8006190[30:30] = 0x00000000U
10041 // .. .. ==> MASK : 0x40000000U VAL : 0x00000000U
10042 // .. .. reg_phy_int_lpbk = 0x0
10043 // .. .. ==> 0XF8006190[31:31] = 0x00000000U
10044 // .. .. ==> MASK : 0x80000000U VAL : 0x00000000U
10046 EMIT_MASKWRITE(0XF8006190, 0xFFFFFFFFU ,0x10040080U),
10047 // .. .. reg_phy_wr_rl_delay = 0x2
10048 // .. .. ==> 0XF8006194[4:0] = 0x00000002U
10049 // .. .. ==> MASK : 0x0000001FU VAL : 0x00000002U
10050 // .. .. reg_phy_rd_rl_delay = 0x4
10051 // .. .. ==> 0XF8006194[9:5] = 0x00000004U
10052 // .. .. ==> MASK : 0x000003E0U VAL : 0x00000080U
10053 // .. .. reg_phy_dll_lock_diff = 0xf
10054 // .. .. ==> 0XF8006194[13:10] = 0x0000000FU
10055 // .. .. ==> MASK : 0x00003C00U VAL : 0x00003C00U
10056 // .. .. reg_phy_use_wr_level = 0x1
10057 // .. .. ==> 0XF8006194[14:14] = 0x00000001U
10058 // .. .. ==> MASK : 0x00004000U VAL : 0x00004000U
10059 // .. .. reg_phy_use_rd_dqs_gate_level = 0x1
10060 // .. .. ==> 0XF8006194[15:15] = 0x00000001U
10061 // .. .. ==> MASK : 0x00008000U VAL : 0x00008000U
10062 // .. .. reg_phy_use_rd_data_eye_level = 0x1
10063 // .. .. ==> 0XF8006194[16:16] = 0x00000001U
10064 // .. .. ==> MASK : 0x00010000U VAL : 0x00010000U
10065 // .. .. reg_phy_dis_calib_rst = 0x0
10066 // .. .. ==> 0XF8006194[17:17] = 0x00000000U
10067 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10068 // .. .. reg_phy_ctrl_slave_delay = 0x0
10069 // .. .. ==> 0XF8006194[19:18] = 0x00000000U
10070 // .. .. ==> MASK : 0x000C0000U VAL : 0x00000000U
10072 EMIT_MASKWRITE(0XF8006194, 0x000FFFFFU ,0x0001FC82U),
10073 // .. .. reg_arb_page_addr_mask = 0x0
10074 // .. .. ==> 0XF8006204[31:0] = 0x00000000U
10075 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
10077 EMIT_MASKWRITE(0XF8006204, 0xFFFFFFFFU ,0x00000000U),
10078 // .. .. reg_arb_pri_wr_portn = 0x3ff
10079 // .. .. ==> 0XF8006208[9:0] = 0x000003FFU
10080 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10081 // .. .. reg_arb_disable_aging_wr_portn = 0x0
10082 // .. .. ==> 0XF8006208[16:16] = 0x00000000U
10083 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10084 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10085 // .. .. ==> 0XF8006208[17:17] = 0x00000000U
10086 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10087 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10088 // .. .. ==> 0XF8006208[18:18] = 0x00000000U
10089 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10090 // .. .. reg_arb_dis_rmw_portn = 0x1
10091 // .. .. ==> 0XF8006208[19:19] = 0x00000001U
10092 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
10094 EMIT_MASKWRITE(0XF8006208, 0x000F03FFU ,0x000803FFU),
10095 // .. .. reg_arb_pri_wr_portn = 0x3ff
10096 // .. .. ==> 0XF800620C[9:0] = 0x000003FFU
10097 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10098 // .. .. reg_arb_disable_aging_wr_portn = 0x0
10099 // .. .. ==> 0XF800620C[16:16] = 0x00000000U
10100 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10101 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10102 // .. .. ==> 0XF800620C[17:17] = 0x00000000U
10103 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10104 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10105 // .. .. ==> 0XF800620C[18:18] = 0x00000000U
10106 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10107 // .. .. reg_arb_dis_rmw_portn = 0x1
10108 // .. .. ==> 0XF800620C[19:19] = 0x00000001U
10109 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
10111 EMIT_MASKWRITE(0XF800620C, 0x000F03FFU ,0x000803FFU),
10112 // .. .. reg_arb_pri_wr_portn = 0x3ff
10113 // .. .. ==> 0XF8006210[9:0] = 0x000003FFU
10114 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10115 // .. .. reg_arb_disable_aging_wr_portn = 0x0
10116 // .. .. ==> 0XF8006210[16:16] = 0x00000000U
10117 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10118 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10119 // .. .. ==> 0XF8006210[17:17] = 0x00000000U
10120 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10121 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10122 // .. .. ==> 0XF8006210[18:18] = 0x00000000U
10123 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10124 // .. .. reg_arb_dis_rmw_portn = 0x1
10125 // .. .. ==> 0XF8006210[19:19] = 0x00000001U
10126 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
10128 EMIT_MASKWRITE(0XF8006210, 0x000F03FFU ,0x000803FFU),
10129 // .. .. reg_arb_pri_wr_portn = 0x3ff
10130 // .. .. ==> 0XF8006214[9:0] = 0x000003FFU
10131 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10132 // .. .. reg_arb_disable_aging_wr_portn = 0x0
10133 // .. .. ==> 0XF8006214[16:16] = 0x00000000U
10134 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10135 // .. .. reg_arb_disable_urgent_wr_portn = 0x0
10136 // .. .. ==> 0XF8006214[17:17] = 0x00000000U
10137 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10138 // .. .. reg_arb_dis_page_match_wr_portn = 0x0
10139 // .. .. ==> 0XF8006214[18:18] = 0x00000000U
10140 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10141 // .. .. reg_arb_dis_rmw_portn = 0x1
10142 // .. .. ==> 0XF8006214[19:19] = 0x00000001U
10143 // .. .. ==> MASK : 0x00080000U VAL : 0x00080000U
10145 EMIT_MASKWRITE(0XF8006214, 0x000F03FFU ,0x000803FFU),
10146 // .. .. reg_arb_pri_rd_portn = 0x3ff
10147 // .. .. ==> 0XF8006218[9:0] = 0x000003FFU
10148 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10149 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10150 // .. .. ==> 0XF8006218[16:16] = 0x00000000U
10151 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10152 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10153 // .. .. ==> 0XF8006218[17:17] = 0x00000000U
10154 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10155 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10156 // .. .. ==> 0XF8006218[18:18] = 0x00000000U
10157 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10158 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10159 // .. .. ==> 0XF8006218[19:19] = 0x00000000U
10160 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10162 EMIT_MASKWRITE(0XF8006218, 0x000F03FFU ,0x000003FFU),
10163 // .. .. reg_arb_pri_rd_portn = 0x3ff
10164 // .. .. ==> 0XF800621C[9:0] = 0x000003FFU
10165 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10166 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10167 // .. .. ==> 0XF800621C[16:16] = 0x00000000U
10168 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10169 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10170 // .. .. ==> 0XF800621C[17:17] = 0x00000000U
10171 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10172 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10173 // .. .. ==> 0XF800621C[18:18] = 0x00000000U
10174 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10175 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10176 // .. .. ==> 0XF800621C[19:19] = 0x00000000U
10177 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10179 EMIT_MASKWRITE(0XF800621C, 0x000F03FFU ,0x000003FFU),
10180 // .. .. reg_arb_pri_rd_portn = 0x3ff
10181 // .. .. ==> 0XF8006220[9:0] = 0x000003FFU
10182 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10183 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10184 // .. .. ==> 0XF8006220[16:16] = 0x00000000U
10185 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10186 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10187 // .. .. ==> 0XF8006220[17:17] = 0x00000000U
10188 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10189 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10190 // .. .. ==> 0XF8006220[18:18] = 0x00000000U
10191 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10192 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10193 // .. .. ==> 0XF8006220[19:19] = 0x00000000U
10194 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10196 EMIT_MASKWRITE(0XF8006220, 0x000F03FFU ,0x000003FFU),
10197 // .. .. reg_arb_pri_rd_portn = 0x3ff
10198 // .. .. ==> 0XF8006224[9:0] = 0x000003FFU
10199 // .. .. ==> MASK : 0x000003FFU VAL : 0x000003FFU
10200 // .. .. reg_arb_disable_aging_rd_portn = 0x0
10201 // .. .. ==> 0XF8006224[16:16] = 0x00000000U
10202 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10203 // .. .. reg_arb_disable_urgent_rd_portn = 0x0
10204 // .. .. ==> 0XF8006224[17:17] = 0x00000000U
10205 // .. .. ==> MASK : 0x00020000U VAL : 0x00000000U
10206 // .. .. reg_arb_dis_page_match_rd_portn = 0x0
10207 // .. .. ==> 0XF8006224[18:18] = 0x00000000U
10208 // .. .. ==> MASK : 0x00040000U VAL : 0x00000000U
10209 // .. .. reg_arb_set_hpr_rd_portn = 0x0
10210 // .. .. ==> 0XF8006224[19:19] = 0x00000000U
10211 // .. .. ==> MASK : 0x00080000U VAL : 0x00000000U
10213 EMIT_MASKWRITE(0XF8006224, 0x000F03FFU ,0x000003FFU),
10214 // .. .. reg_ddrc_lpddr2 = 0x0
10215 // .. .. ==> 0XF80062A8[0:0] = 0x00000000U
10216 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
10217 // .. .. reg_ddrc_per_bank_refresh = 0x0
10218 // .. .. ==> 0XF80062A8[1:1] = 0x00000000U
10219 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
10220 // .. .. reg_ddrc_derate_enable = 0x0
10221 // .. .. ==> 0XF80062A8[2:2] = 0x00000000U
10222 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
10223 // .. .. reg_ddrc_mr4_margin = 0x0
10224 // .. .. ==> 0XF80062A8[11:4] = 0x00000000U
10225 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000000U
10227 EMIT_MASKWRITE(0XF80062A8, 0x00000FF7U ,0x00000000U),
10228 // .. .. reg_ddrc_mr4_read_interval = 0x0
10229 // .. .. ==> 0XF80062AC[31:0] = 0x00000000U
10230 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00000000U
10232 EMIT_MASKWRITE(0XF80062AC, 0xFFFFFFFFU ,0x00000000U),
10233 // .. .. reg_ddrc_min_stable_clock_x1 = 0x5
10234 // .. .. ==> 0XF80062B0[3:0] = 0x00000005U
10235 // .. .. ==> MASK : 0x0000000FU VAL : 0x00000005U
10236 // .. .. reg_ddrc_idle_after_reset_x32 = 0x12
10237 // .. .. ==> 0XF80062B0[11:4] = 0x00000012U
10238 // .. .. ==> MASK : 0x00000FF0U VAL : 0x00000120U
10239 // .. .. reg_ddrc_t_mrw = 0x5
10240 // .. .. ==> 0XF80062B0[21:12] = 0x00000005U
10241 // .. .. ==> MASK : 0x003FF000U VAL : 0x00005000U
10243 EMIT_MASKWRITE(0XF80062B0, 0x003FFFFFU ,0x00005125U),
10244 // .. .. reg_ddrc_max_auto_init_x1024 = 0xa8
10245 // .. .. ==> 0XF80062B4[7:0] = 0x000000A8U
10246 // .. .. ==> MASK : 0x000000FFU VAL : 0x000000A8U
10247 // .. .. reg_ddrc_dev_zqinit_x32 = 0x12
10248 // .. .. ==> 0XF80062B4[17:8] = 0x00000012U
10249 // .. .. ==> MASK : 0x0003FF00U VAL : 0x00001200U
10251 EMIT_MASKWRITE(0XF80062B4, 0x0003FFFFU ,0x000012A8U),
10252 // .. .. START: POLL ON DCI STATUS
10254 // .. .. ==> 0XF8000B74[13:13] = 0x00000001U
10255 // .. .. ==> MASK : 0x00002000U VAL : 0x00002000U
10257 EMIT_MASKPOLL(0XF8000B74, 0x00002000U),
10258 // .. .. FINISH: POLL ON DCI STATUS
10259 // .. .. START: UNLOCK DDR
10260 // .. .. reg_ddrc_soft_rstb = 0x1
10261 // .. .. ==> 0XF8006000[0:0] = 0x00000001U
10262 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10263 // .. .. reg_ddrc_powerdown_en = 0x0
10264 // .. .. ==> 0XF8006000[1:1] = 0x00000000U
10265 // .. .. ==> MASK : 0x00000002U VAL : 0x00000000U
10266 // .. .. reg_ddrc_data_bus_width = 0x0
10267 // .. .. ==> 0XF8006000[3:2] = 0x00000000U
10268 // .. .. ==> MASK : 0x0000000CU VAL : 0x00000000U
10269 // .. .. reg_ddrc_burst8_refresh = 0x0
10270 // .. .. ==> 0XF8006000[6:4] = 0x00000000U
10271 // .. .. ==> MASK : 0x00000070U VAL : 0x00000000U
10272 // .. .. reg_ddrc_rdwr_idle_gap = 1
10273 // .. .. ==> 0XF8006000[13:7] = 0x00000001U
10274 // .. .. ==> MASK : 0x00003F80U VAL : 0x00000080U
10275 // .. .. reg_ddrc_dis_rd_bypass = 0x0
10276 // .. .. ==> 0XF8006000[14:14] = 0x00000000U
10277 // .. .. ==> MASK : 0x00004000U VAL : 0x00000000U
10278 // .. .. reg_ddrc_dis_act_bypass = 0x0
10279 // .. .. ==> 0XF8006000[15:15] = 0x00000000U
10280 // .. .. ==> MASK : 0x00008000U VAL : 0x00000000U
10281 // .. .. reg_ddrc_dis_auto_refresh = 0x0
10282 // .. .. ==> 0XF8006000[16:16] = 0x00000000U
10283 // .. .. ==> MASK : 0x00010000U VAL : 0x00000000U
10285 EMIT_MASKWRITE(0XF8006000, 0x0001FFFFU ,0x00000081U),
10286 // .. .. FINISH: UNLOCK DDR
10287 // .. .. START: CHECK DDR STATUS
10288 // .. .. ddrc_reg_operating_mode = 1
10289 // .. .. ==> 0XF8006054[2:0] = 0x00000001U
10290 // .. .. ==> MASK : 0x00000007U VAL : 0x00000001U
10292 EMIT_MASKPOLL(0XF8006054, 0x00000007U),
10293 // .. .. FINISH: CHECK DDR STATUS
10294 // .. FINISH: DDR INITIALIZATION
10302 unsigned long ps7_mio_init_data_1_0[] = {
10304 // .. START: SLCR SETTINGS
10305 // .. UNLOCK_KEY = 0XDF0D
10306 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
10307 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
10309 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
10310 // .. FINISH: SLCR SETTINGS
10311 // .. START: OCM REMAPPING
10312 // .. VREF_EN = 0x1
10313 // .. ==> 0XF8000B00[0:0] = 0x00000001U
10314 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
10315 // .. VREF_PULLUP_EN = 0x0
10316 // .. ==> 0XF8000B00[1:1] = 0x00000000U
10317 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10318 // .. CLK_PULLUP_EN = 0x0
10319 // .. ==> 0XF8000B00[8:8] = 0x00000000U
10320 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10321 // .. SRSTN_PULLUP_EN = 0x0
10322 // .. ==> 0XF8000B00[9:9] = 0x00000000U
10323 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
10325 EMIT_MASKWRITE(0XF8000B00, 0x00000303U ,0x00000001U),
10326 // .. FINISH: OCM REMAPPING
10327 // .. START: DDRIOB SETTINGS
10328 // .. INP_POWER = 0x0
10329 // .. ==> 0XF8000B40[0:0] = 0x00000000U
10330 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10331 // .. INP_TYPE = 0x0
10332 // .. ==> 0XF8000B40[2:1] = 0x00000000U
10333 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10334 // .. DCI_UPDATE = 0x0
10335 // .. ==> 0XF8000B40[3:3] = 0x00000000U
10336 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10337 // .. TERM_EN = 0x0
10338 // .. ==> 0XF8000B40[4:4] = 0x00000000U
10339 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10340 // .. DCR_TYPE = 0x0
10341 // .. ==> 0XF8000B40[6:5] = 0x00000000U
10342 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10343 // .. IBUF_DISABLE_MODE = 0x0
10344 // .. ==> 0XF8000B40[7:7] = 0x00000000U
10345 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10346 // .. TERM_DISABLE_MODE = 0x0
10347 // .. ==> 0XF8000B40[8:8] = 0x00000000U
10348 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10349 // .. OUTPUT_EN = 0x3
10350 // .. ==> 0XF8000B40[10:9] = 0x00000003U
10351 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10352 // .. PULLUP_EN = 0x0
10353 // .. ==> 0XF8000B40[11:11] = 0x00000000U
10354 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10356 EMIT_MASKWRITE(0XF8000B40, 0x00000FFFU ,0x00000600U),
10357 // .. INP_POWER = 0x0
10358 // .. ==> 0XF8000B44[0:0] = 0x00000000U
10359 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10360 // .. INP_TYPE = 0x0
10361 // .. ==> 0XF8000B44[2:1] = 0x00000000U
10362 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10363 // .. DCI_UPDATE = 0x0
10364 // .. ==> 0XF8000B44[3:3] = 0x00000000U
10365 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10366 // .. TERM_EN = 0x0
10367 // .. ==> 0XF8000B44[4:4] = 0x00000000U
10368 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10369 // .. DCR_TYPE = 0x0
10370 // .. ==> 0XF8000B44[6:5] = 0x00000000U
10371 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10372 // .. IBUF_DISABLE_MODE = 0x0
10373 // .. ==> 0XF8000B44[7:7] = 0x00000000U
10374 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10375 // .. TERM_DISABLE_MODE = 0x0
10376 // .. ==> 0XF8000B44[8:8] = 0x00000000U
10377 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10378 // .. OUTPUT_EN = 0x3
10379 // .. ==> 0XF8000B44[10:9] = 0x00000003U
10380 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10381 // .. PULLUP_EN = 0x0
10382 // .. ==> 0XF8000B44[11:11] = 0x00000000U
10383 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10385 EMIT_MASKWRITE(0XF8000B44, 0x00000FFFU ,0x00000600U),
10386 // .. INP_POWER = 0x0
10387 // .. ==> 0XF8000B48[0:0] = 0x00000000U
10388 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10389 // .. INP_TYPE = 0x1
10390 // .. ==> 0XF8000B48[2:1] = 0x00000001U
10391 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
10392 // .. DCI_UPDATE = 0x0
10393 // .. ==> 0XF8000B48[3:3] = 0x00000000U
10394 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10395 // .. TERM_EN = 0x1
10396 // .. ==> 0XF8000B48[4:4] = 0x00000001U
10397 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10398 // .. DCR_TYPE = 0x3
10399 // .. ==> 0XF8000B48[6:5] = 0x00000003U
10400 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10401 // .. IBUF_DISABLE_MODE = 0
10402 // .. ==> 0XF8000B48[7:7] = 0x00000000U
10403 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10404 // .. TERM_DISABLE_MODE = 0
10405 // .. ==> 0XF8000B48[8:8] = 0x00000000U
10406 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10407 // .. OUTPUT_EN = 0x3
10408 // .. ==> 0XF8000B48[10:9] = 0x00000003U
10409 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10410 // .. PULLUP_EN = 0x0
10411 // .. ==> 0XF8000B48[11:11] = 0x00000000U
10412 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10414 EMIT_MASKWRITE(0XF8000B48, 0x00000FFFU ,0x00000672U),
10415 // .. INP_POWER = 0x0
10416 // .. ==> 0XF8000B4C[0:0] = 0x00000000U
10417 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10418 // .. INP_TYPE = 0x1
10419 // .. ==> 0XF8000B4C[2:1] = 0x00000001U
10420 // .. ==> MASK : 0x00000006U VAL : 0x00000002U
10421 // .. DCI_UPDATE = 0x0
10422 // .. ==> 0XF8000B4C[3:3] = 0x00000000U
10423 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10424 // .. TERM_EN = 0x1
10425 // .. ==> 0XF8000B4C[4:4] = 0x00000001U
10426 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10427 // .. DCR_TYPE = 0x3
10428 // .. ==> 0XF8000B4C[6:5] = 0x00000003U
10429 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10430 // .. IBUF_DISABLE_MODE = 0
10431 // .. ==> 0XF8000B4C[7:7] = 0x00000000U
10432 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10433 // .. TERM_DISABLE_MODE = 0
10434 // .. ==> 0XF8000B4C[8:8] = 0x00000000U
10435 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10436 // .. OUTPUT_EN = 0x3
10437 // .. ==> 0XF8000B4C[10:9] = 0x00000003U
10438 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10439 // .. PULLUP_EN = 0x0
10440 // .. ==> 0XF8000B4C[11:11] = 0x00000000U
10441 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10443 EMIT_MASKWRITE(0XF8000B4C, 0x00000FFFU ,0x00000672U),
10444 // .. INP_POWER = 0x0
10445 // .. ==> 0XF8000B50[0:0] = 0x00000000U
10446 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10447 // .. INP_TYPE = 0x2
10448 // .. ==> 0XF8000B50[2:1] = 0x00000002U
10449 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
10450 // .. DCI_UPDATE = 0x0
10451 // .. ==> 0XF8000B50[3:3] = 0x00000000U
10452 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10453 // .. TERM_EN = 0x1
10454 // .. ==> 0XF8000B50[4:4] = 0x00000001U
10455 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10456 // .. DCR_TYPE = 0x3
10457 // .. ==> 0XF8000B50[6:5] = 0x00000003U
10458 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10459 // .. IBUF_DISABLE_MODE = 0
10460 // .. ==> 0XF8000B50[7:7] = 0x00000000U
10461 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10462 // .. TERM_DISABLE_MODE = 0
10463 // .. ==> 0XF8000B50[8:8] = 0x00000000U
10464 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10465 // .. OUTPUT_EN = 0x3
10466 // .. ==> 0XF8000B50[10:9] = 0x00000003U
10467 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10468 // .. PULLUP_EN = 0x0
10469 // .. ==> 0XF8000B50[11:11] = 0x00000000U
10470 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10472 EMIT_MASKWRITE(0XF8000B50, 0x00000FFFU ,0x00000674U),
10473 // .. INP_POWER = 0x0
10474 // .. ==> 0XF8000B54[0:0] = 0x00000000U
10475 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10476 // .. INP_TYPE = 0x2
10477 // .. ==> 0XF8000B54[2:1] = 0x00000002U
10478 // .. ==> MASK : 0x00000006U VAL : 0x00000004U
10479 // .. DCI_UPDATE = 0x0
10480 // .. ==> 0XF8000B54[3:3] = 0x00000000U
10481 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10482 // .. TERM_EN = 0x1
10483 // .. ==> 0XF8000B54[4:4] = 0x00000001U
10484 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
10485 // .. DCR_TYPE = 0x3
10486 // .. ==> 0XF8000B54[6:5] = 0x00000003U
10487 // .. ==> MASK : 0x00000060U VAL : 0x00000060U
10488 // .. IBUF_DISABLE_MODE = 0
10489 // .. ==> 0XF8000B54[7:7] = 0x00000000U
10490 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10491 // .. TERM_DISABLE_MODE = 0
10492 // .. ==> 0XF8000B54[8:8] = 0x00000000U
10493 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10494 // .. OUTPUT_EN = 0x3
10495 // .. ==> 0XF8000B54[10:9] = 0x00000003U
10496 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10497 // .. PULLUP_EN = 0x0
10498 // .. ==> 0XF8000B54[11:11] = 0x00000000U
10499 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10501 EMIT_MASKWRITE(0XF8000B54, 0x00000FFFU ,0x00000674U),
10502 // .. INP_POWER = 0x0
10503 // .. ==> 0XF8000B58[0:0] = 0x00000000U
10504 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10505 // .. INP_TYPE = 0x0
10506 // .. ==> 0XF8000B58[2:1] = 0x00000000U
10507 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
10508 // .. DCI_UPDATE = 0x0
10509 // .. ==> 0XF8000B58[3:3] = 0x00000000U
10510 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
10511 // .. TERM_EN = 0x0
10512 // .. ==> 0XF8000B58[4:4] = 0x00000000U
10513 // .. ==> MASK : 0x00000010U VAL : 0x00000000U
10514 // .. DCR_TYPE = 0x0
10515 // .. ==> 0XF8000B58[6:5] = 0x00000000U
10516 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10517 // .. IBUF_DISABLE_MODE = 0x0
10518 // .. ==> 0XF8000B58[7:7] = 0x00000000U
10519 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
10520 // .. TERM_DISABLE_MODE = 0x0
10521 // .. ==> 0XF8000B58[8:8] = 0x00000000U
10522 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10523 // .. OUTPUT_EN = 0x3
10524 // .. ==> 0XF8000B58[10:9] = 0x00000003U
10525 // .. ==> MASK : 0x00000600U VAL : 0x00000600U
10526 // .. PULLUP_EN = 0x0
10527 // .. ==> 0XF8000B58[11:11] = 0x00000000U
10528 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
10530 EMIT_MASKWRITE(0XF8000B58, 0x00000FFFU ,0x00000600U),
10531 // .. DRIVE_P = 0x1c
10532 // .. ==> 0XF8000B5C[6:0] = 0x0000001CU
10533 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10534 // .. DRIVE_N = 0xc
10535 // .. ==> 0XF8000B5C[13:7] = 0x0000000CU
10536 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10538 // .. ==> 0XF8000B5C[18:14] = 0x00000003U
10539 // .. ==> MASK : 0x0007C000U VAL : 0x0000C000U
10541 // .. ==> 0XF8000B5C[23:19] = 0x00000003U
10542 // .. ==> MASK : 0x00F80000U VAL : 0x00180000U
10544 // .. ==> 0XF8000B5C[26:24] = 0x00000000U
10545 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10547 // .. ==> 0XF8000B5C[31:27] = 0x00000000U
10548 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10550 EMIT_MASKWRITE(0XF8000B5C, 0xFFFFFFFFU ,0x0018C61CU),
10551 // .. DRIVE_P = 0x1c
10552 // .. ==> 0XF8000B60[6:0] = 0x0000001CU
10553 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10554 // .. DRIVE_N = 0xc
10555 // .. ==> 0XF8000B60[13:7] = 0x0000000CU
10556 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10558 // .. ==> 0XF8000B60[18:14] = 0x00000006U
10559 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10560 // .. SLEW_N = 0x1f
10561 // .. ==> 0XF8000B60[23:19] = 0x0000001FU
10562 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10564 // .. ==> 0XF8000B60[26:24] = 0x00000000U
10565 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10567 // .. ==> 0XF8000B60[31:27] = 0x00000000U
10568 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10570 EMIT_MASKWRITE(0XF8000B60, 0xFFFFFFFFU ,0x00F9861CU),
10571 // .. DRIVE_P = 0x1c
10572 // .. ==> 0XF8000B64[6:0] = 0x0000001CU
10573 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10574 // .. DRIVE_N = 0xc
10575 // .. ==> 0XF8000B64[13:7] = 0x0000000CU
10576 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10578 // .. ==> 0XF8000B64[18:14] = 0x00000006U
10579 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10580 // .. SLEW_N = 0x1f
10581 // .. ==> 0XF8000B64[23:19] = 0x0000001FU
10582 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10584 // .. ==> 0XF8000B64[26:24] = 0x00000000U
10585 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10587 // .. ==> 0XF8000B64[31:27] = 0x00000000U
10588 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10590 EMIT_MASKWRITE(0XF8000B64, 0xFFFFFFFFU ,0x00F9861CU),
10591 // .. DRIVE_P = 0x1c
10592 // .. ==> 0XF8000B68[6:0] = 0x0000001CU
10593 // .. ==> MASK : 0x0000007FU VAL : 0x0000001CU
10594 // .. DRIVE_N = 0xc
10595 // .. ==> 0XF8000B68[13:7] = 0x0000000CU
10596 // .. ==> MASK : 0x00003F80U VAL : 0x00000600U
10598 // .. ==> 0XF8000B68[18:14] = 0x00000006U
10599 // .. ==> MASK : 0x0007C000U VAL : 0x00018000U
10600 // .. SLEW_N = 0x1f
10601 // .. ==> 0XF8000B68[23:19] = 0x0000001FU
10602 // .. ==> MASK : 0x00F80000U VAL : 0x00F80000U
10604 // .. ==> 0XF8000B68[26:24] = 0x00000000U
10605 // .. ==> MASK : 0x07000000U VAL : 0x00000000U
10607 // .. ==> 0XF8000B68[31:27] = 0x00000000U
10608 // .. ==> MASK : 0xF8000000U VAL : 0x00000000U
10610 EMIT_MASKWRITE(0XF8000B68, 0xFFFFFFFFU ,0x00F9861CU),
10611 // .. VREF_INT_EN = 0x1
10612 // .. ==> 0XF8000B6C[0:0] = 0x00000001U
10613 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
10614 // .. VREF_SEL = 0x4
10615 // .. ==> 0XF8000B6C[4:1] = 0x00000004U
10616 // .. ==> MASK : 0x0000001EU VAL : 0x00000008U
10617 // .. VREF_EXT_EN = 0x0
10618 // .. ==> 0XF8000B6C[6:5] = 0x00000000U
10619 // .. ==> MASK : 0x00000060U VAL : 0x00000000U
10620 // .. VREF_PULLUP_EN = 0x0
10621 // .. ==> 0XF8000B6C[8:7] = 0x00000000U
10622 // .. ==> MASK : 0x00000180U VAL : 0x00000000U
10623 // .. REFIO_EN = 0x1
10624 // .. ==> 0XF8000B6C[9:9] = 0x00000001U
10625 // .. ==> MASK : 0x00000200U VAL : 0x00000200U
10626 // .. REFIO_PULLUP_EN = 0x0
10627 // .. ==> 0XF8000B6C[12:12] = 0x00000000U
10628 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10629 // .. DRST_B_PULLUP_EN = 0x0
10630 // .. ==> 0XF8000B6C[13:13] = 0x00000000U
10631 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10632 // .. CKE_PULLUP_EN = 0x0
10633 // .. ==> 0XF8000B6C[14:14] = 0x00000000U
10634 // .. ==> MASK : 0x00004000U VAL : 0x00000000U
10636 EMIT_MASKWRITE(0XF8000B6C, 0x000073FFU ,0x00000209U),
10637 // .. .. START: ASSERT RESET
10639 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10640 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10641 // .. .. VRN_OUT = 0x1
10642 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10643 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10645 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000021U),
10646 // .. .. FINISH: ASSERT RESET
10647 // .. .. START: DEASSERT RESET
10649 // .. .. ==> 0XF8000B70[0:0] = 0x00000000U
10650 // .. .. ==> MASK : 0x00000001U VAL : 0x00000000U
10651 // .. .. VRN_OUT = 0x1
10652 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10653 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10655 EMIT_MASKWRITE(0XF8000B70, 0x00000021U ,0x00000020U),
10656 // .. .. FINISH: DEASSERT RESET
10657 // .. .. RESET = 0x1
10658 // .. .. ==> 0XF8000B70[0:0] = 0x00000001U
10659 // .. .. ==> MASK : 0x00000001U VAL : 0x00000001U
10660 // .. .. ENABLE = 0x1
10661 // .. .. ==> 0XF8000B70[1:1] = 0x00000001U
10662 // .. .. ==> MASK : 0x00000002U VAL : 0x00000002U
10663 // .. .. VRP_TRI = 0x0
10664 // .. .. ==> 0XF8000B70[2:2] = 0x00000000U
10665 // .. .. ==> MASK : 0x00000004U VAL : 0x00000000U
10666 // .. .. VRN_TRI = 0x0
10667 // .. .. ==> 0XF8000B70[3:3] = 0x00000000U
10668 // .. .. ==> MASK : 0x00000008U VAL : 0x00000000U
10669 // .. .. VRP_OUT = 0x0
10670 // .. .. ==> 0XF8000B70[4:4] = 0x00000000U
10671 // .. .. ==> MASK : 0x00000010U VAL : 0x00000000U
10672 // .. .. VRN_OUT = 0x1
10673 // .. .. ==> 0XF8000B70[5:5] = 0x00000001U
10674 // .. .. ==> MASK : 0x00000020U VAL : 0x00000020U
10675 // .. .. NREF_OPT1 = 0x0
10676 // .. .. ==> 0XF8000B70[7:6] = 0x00000000U
10677 // .. .. ==> MASK : 0x000000C0U VAL : 0x00000000U
10678 // .. .. NREF_OPT2 = 0x0
10679 // .. .. ==> 0XF8000B70[10:8] = 0x00000000U
10680 // .. .. ==> MASK : 0x00000700U VAL : 0x00000000U
10681 // .. .. NREF_OPT4 = 0x1
10682 // .. .. ==> 0XF8000B70[13:11] = 0x00000001U
10683 // .. .. ==> MASK : 0x00003800U VAL : 0x00000800U
10684 // .. .. PREF_OPT1 = 0x0
10685 // .. .. ==> 0XF8000B70[16:14] = 0x00000000U
10686 // .. .. ==> MASK : 0x0001C000U VAL : 0x00000000U
10687 // .. .. PREF_OPT2 = 0x0
10688 // .. .. ==> 0XF8000B70[19:17] = 0x00000000U
10689 // .. .. ==> MASK : 0x000E0000U VAL : 0x00000000U
10690 // .. .. UPDATE_CONTROL = 0x0
10691 // .. .. ==> 0XF8000B70[20:20] = 0x00000000U
10692 // .. .. ==> MASK : 0x00100000U VAL : 0x00000000U
10693 // .. .. INIT_COMPLETE = 0x0
10694 // .. .. ==> 0XF8000B70[21:21] = 0x00000000U
10695 // .. .. ==> MASK : 0x00200000U VAL : 0x00000000U
10696 // .. .. TST_CLK = 0x0
10697 // .. .. ==> 0XF8000B70[22:22] = 0x00000000U
10698 // .. .. ==> MASK : 0x00400000U VAL : 0x00000000U
10699 // .. .. TST_HLN = 0x0
10700 // .. .. ==> 0XF8000B70[23:23] = 0x00000000U
10701 // .. .. ==> MASK : 0x00800000U VAL : 0x00000000U
10702 // .. .. TST_HLP = 0x0
10703 // .. .. ==> 0XF8000B70[24:24] = 0x00000000U
10704 // .. .. ==> MASK : 0x01000000U VAL : 0x00000000U
10705 // .. .. TST_RST = 0x0
10706 // .. .. ==> 0XF8000B70[25:25] = 0x00000000U
10707 // .. .. ==> MASK : 0x02000000U VAL : 0x00000000U
10708 // .. .. INT_DCI_EN = 0x0
10709 // .. .. ==> 0XF8000B70[26:26] = 0x00000000U
10710 // .. .. ==> MASK : 0x04000000U VAL : 0x00000000U
10712 EMIT_MASKWRITE(0XF8000B70, 0x07FFFFFFU ,0x00000823U),
10713 // .. FINISH: DDRIOB SETTINGS
10714 // .. START: MIO PROGRAMMING
10715 // .. TRI_ENABLE = 1
10716 // .. ==> 0XF8000700[0:0] = 0x00000001U
10717 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
10719 // .. ==> 0XF8000700[8:8] = 0x00000000U
10720 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10722 // .. ==> 0XF8000700[11:9] = 0x00000001U
10723 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10725 // .. ==> 0XF8000700[12:12] = 0x00000001U
10726 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
10727 // .. DisableRcvr = 0
10728 // .. ==> 0XF8000700[13:13] = 0x00000000U
10729 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10731 EMIT_MASKWRITE(0XF8000700, 0x00003F01U ,0x00001201U),
10732 // .. TRI_ENABLE = 0
10733 // .. ==> 0XF8000704[0:0] = 0x00000000U
10734 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10736 // .. ==> 0XF8000704[1:1] = 0x00000001U
10737 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10739 // .. ==> 0XF8000704[2:2] = 0x00000000U
10740 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10742 // .. ==> 0XF8000704[4:3] = 0x00000000U
10743 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10745 // .. ==> 0XF8000704[7:5] = 0x00000000U
10746 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10748 // .. ==> 0XF8000704[8:8] = 0x00000000U
10749 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10751 // .. ==> 0XF8000704[11:9] = 0x00000001U
10752 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10754 // .. ==> 0XF8000704[12:12] = 0x00000001U
10755 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
10756 // .. DisableRcvr = 0
10757 // .. ==> 0XF8000704[13:13] = 0x00000000U
10758 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10760 EMIT_MASKWRITE(0XF8000704, 0x00003FFFU ,0x00001202U),
10761 // .. TRI_ENABLE = 0
10762 // .. ==> 0XF8000708[0:0] = 0x00000000U
10763 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10765 // .. ==> 0XF8000708[1:1] = 0x00000001U
10766 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10768 // .. ==> 0XF8000708[2:2] = 0x00000000U
10769 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10771 // .. ==> 0XF8000708[4:3] = 0x00000000U
10772 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10774 // .. ==> 0XF8000708[7:5] = 0x00000000U
10775 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10777 // .. ==> 0XF8000708[8:8] = 0x00000000U
10778 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10780 // .. ==> 0XF8000708[11:9] = 0x00000001U
10781 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10783 // .. ==> 0XF8000708[12:12] = 0x00000000U
10784 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10785 // .. DisableRcvr = 0
10786 // .. ==> 0XF8000708[13:13] = 0x00000000U
10787 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10789 EMIT_MASKWRITE(0XF8000708, 0x00003FFFU ,0x00000202U),
10790 // .. TRI_ENABLE = 0
10791 // .. ==> 0XF800070C[0:0] = 0x00000000U
10792 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10794 // .. ==> 0XF800070C[1:1] = 0x00000001U
10795 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10797 // .. ==> 0XF800070C[2:2] = 0x00000000U
10798 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10800 // .. ==> 0XF800070C[4:3] = 0x00000000U
10801 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10803 // .. ==> 0XF800070C[7:5] = 0x00000000U
10804 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10806 // .. ==> 0XF800070C[8:8] = 0x00000000U
10807 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10809 // .. ==> 0XF800070C[11:9] = 0x00000001U
10810 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10812 // .. ==> 0XF800070C[12:12] = 0x00000000U
10813 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10814 // .. DisableRcvr = 0
10815 // .. ==> 0XF800070C[13:13] = 0x00000000U
10816 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10818 EMIT_MASKWRITE(0XF800070C, 0x00003FFFU ,0x00000202U),
10819 // .. TRI_ENABLE = 0
10820 // .. ==> 0XF8000710[0:0] = 0x00000000U
10821 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10823 // .. ==> 0XF8000710[1:1] = 0x00000001U
10824 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10826 // .. ==> 0XF8000710[2:2] = 0x00000000U
10827 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10829 // .. ==> 0XF8000710[4:3] = 0x00000000U
10830 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10832 // .. ==> 0XF8000710[7:5] = 0x00000000U
10833 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10835 // .. ==> 0XF8000710[8:8] = 0x00000000U
10836 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10838 // .. ==> 0XF8000710[11:9] = 0x00000001U
10839 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10841 // .. ==> 0XF8000710[12:12] = 0x00000000U
10842 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10843 // .. DisableRcvr = 0
10844 // .. ==> 0XF8000710[13:13] = 0x00000000U
10845 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10847 EMIT_MASKWRITE(0XF8000710, 0x00003FFFU ,0x00000202U),
10848 // .. TRI_ENABLE = 0
10849 // .. ==> 0XF8000714[0:0] = 0x00000000U
10850 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10852 // .. ==> 0XF8000714[1:1] = 0x00000001U
10853 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10855 // .. ==> 0XF8000714[2:2] = 0x00000000U
10856 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10858 // .. ==> 0XF8000714[4:3] = 0x00000000U
10859 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10861 // .. ==> 0XF8000714[7:5] = 0x00000000U
10862 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10864 // .. ==> 0XF8000714[8:8] = 0x00000000U
10865 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10867 // .. ==> 0XF8000714[11:9] = 0x00000001U
10868 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10870 // .. ==> 0XF8000714[12:12] = 0x00000000U
10871 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10872 // .. DisableRcvr = 0
10873 // .. ==> 0XF8000714[13:13] = 0x00000000U
10874 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10876 EMIT_MASKWRITE(0XF8000714, 0x00003FFFU ,0x00000202U),
10877 // .. TRI_ENABLE = 0
10878 // .. ==> 0XF8000718[0:0] = 0x00000000U
10879 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10881 // .. ==> 0XF8000718[1:1] = 0x00000001U
10882 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10884 // .. ==> 0XF8000718[2:2] = 0x00000000U
10885 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10887 // .. ==> 0XF8000718[4:3] = 0x00000000U
10888 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10890 // .. ==> 0XF8000718[7:5] = 0x00000000U
10891 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10893 // .. ==> 0XF8000718[8:8] = 0x00000000U
10894 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10896 // .. ==> 0XF8000718[11:9] = 0x00000001U
10897 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10899 // .. ==> 0XF8000718[12:12] = 0x00000000U
10900 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10901 // .. DisableRcvr = 0
10902 // .. ==> 0XF8000718[13:13] = 0x00000000U
10903 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10905 EMIT_MASKWRITE(0XF8000718, 0x00003FFFU ,0x00000202U),
10906 // .. TRI_ENABLE = 0
10907 // .. ==> 0XF800071C[0:0] = 0x00000000U
10908 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10910 // .. ==> 0XF800071C[1:1] = 0x00000000U
10911 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10913 // .. ==> 0XF800071C[2:2] = 0x00000000U
10914 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10916 // .. ==> 0XF800071C[4:3] = 0x00000000U
10917 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10919 // .. ==> 0XF800071C[7:5] = 0x00000000U
10920 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10922 // .. ==> 0XF800071C[8:8] = 0x00000000U
10923 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10925 // .. ==> 0XF800071C[11:9] = 0x00000001U
10926 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10928 // .. ==> 0XF800071C[12:12] = 0x00000000U
10929 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10930 // .. DisableRcvr = 0
10931 // .. ==> 0XF800071C[13:13] = 0x00000000U
10932 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10934 EMIT_MASKWRITE(0XF800071C, 0x00003FFFU ,0x00000200U),
10935 // .. TRI_ENABLE = 0
10936 // .. ==> 0XF8000720[0:0] = 0x00000000U
10937 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10939 // .. ==> 0XF8000720[1:1] = 0x00000001U
10940 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
10942 // .. ==> 0XF8000720[2:2] = 0x00000000U
10943 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10945 // .. ==> 0XF8000720[4:3] = 0x00000000U
10946 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10948 // .. ==> 0XF8000720[7:5] = 0x00000000U
10949 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10951 // .. ==> 0XF8000720[8:8] = 0x00000000U
10952 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10954 // .. ==> 0XF8000720[11:9] = 0x00000001U
10955 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10957 // .. ==> 0XF8000720[12:12] = 0x00000000U
10958 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
10959 // .. DisableRcvr = 0
10960 // .. ==> 0XF8000720[13:13] = 0x00000000U
10961 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10963 EMIT_MASKWRITE(0XF8000720, 0x00003FFFU ,0x00000202U),
10964 // .. TRI_ENABLE = 0
10965 // .. ==> 0XF8000724[0:0] = 0x00000000U
10966 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10968 // .. ==> 0XF8000724[1:1] = 0x00000000U
10969 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
10971 // .. ==> 0XF8000724[2:2] = 0x00000000U
10972 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
10974 // .. ==> 0XF8000724[4:3] = 0x00000000U
10975 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
10977 // .. ==> 0XF8000724[7:5] = 0x00000000U
10978 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
10980 // .. ==> 0XF8000724[8:8] = 0x00000000U
10981 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
10983 // .. ==> 0XF8000724[11:9] = 0x00000001U
10984 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
10986 // .. ==> 0XF8000724[12:12] = 0x00000001U
10987 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
10988 // .. DisableRcvr = 0
10989 // .. ==> 0XF8000724[13:13] = 0x00000000U
10990 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
10992 EMIT_MASKWRITE(0XF8000724, 0x00003FFFU ,0x00001200U),
10993 // .. TRI_ENABLE = 0
10994 // .. ==> 0XF8000728[0:0] = 0x00000000U
10995 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
10997 // .. ==> 0XF8000728[1:1] = 0x00000000U
10998 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11000 // .. ==> 0XF8000728[2:2] = 0x00000000U
11001 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11003 // .. ==> 0XF8000728[4:3] = 0x00000000U
11004 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11006 // .. ==> 0XF8000728[7:5] = 0x00000000U
11007 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11009 // .. ==> 0XF8000728[8:8] = 0x00000000U
11010 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11012 // .. ==> 0XF8000728[11:9] = 0x00000001U
11013 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11015 // .. ==> 0XF8000728[12:12] = 0x00000001U
11016 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11017 // .. DisableRcvr = 0
11018 // .. ==> 0XF8000728[13:13] = 0x00000000U
11019 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11021 EMIT_MASKWRITE(0XF8000728, 0x00003FFFU ,0x00001200U),
11022 // .. TRI_ENABLE = 0
11023 // .. ==> 0XF800072C[0:0] = 0x00000000U
11024 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11026 // .. ==> 0XF800072C[1:1] = 0x00000000U
11027 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11029 // .. ==> 0XF800072C[2:2] = 0x00000000U
11030 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11032 // .. ==> 0XF800072C[4:3] = 0x00000000U
11033 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11035 // .. ==> 0XF800072C[7:5] = 0x00000000U
11036 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11038 // .. ==> 0XF800072C[8:8] = 0x00000000U
11039 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11041 // .. ==> 0XF800072C[11:9] = 0x00000001U
11042 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11044 // .. ==> 0XF800072C[12:12] = 0x00000001U
11045 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11046 // .. DisableRcvr = 0
11047 // .. ==> 0XF800072C[13:13] = 0x00000000U
11048 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11050 EMIT_MASKWRITE(0XF800072C, 0x00003FFFU ,0x00001200U),
11051 // .. TRI_ENABLE = 0
11052 // .. ==> 0XF8000730[0:0] = 0x00000000U
11053 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11055 // .. ==> 0XF8000730[1:1] = 0x00000000U
11056 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11058 // .. ==> 0XF8000730[2:2] = 0x00000000U
11059 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11061 // .. ==> 0XF8000730[4:3] = 0x00000000U
11062 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11064 // .. ==> 0XF8000730[7:5] = 0x00000000U
11065 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11067 // .. ==> 0XF8000730[8:8] = 0x00000000U
11068 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11070 // .. ==> 0XF8000730[11:9] = 0x00000001U
11071 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11073 // .. ==> 0XF8000730[12:12] = 0x00000001U
11074 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11075 // .. DisableRcvr = 0
11076 // .. ==> 0XF8000730[13:13] = 0x00000000U
11077 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11079 EMIT_MASKWRITE(0XF8000730, 0x00003FFFU ,0x00001200U),
11080 // .. TRI_ENABLE = 0
11081 // .. ==> 0XF8000734[0:0] = 0x00000000U
11082 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11084 // .. ==> 0XF8000734[1:1] = 0x00000000U
11085 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11087 // .. ==> 0XF8000734[2:2] = 0x00000000U
11088 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11090 // .. ==> 0XF8000734[4:3] = 0x00000000U
11091 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11093 // .. ==> 0XF8000734[7:5] = 0x00000000U
11094 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11096 // .. ==> 0XF8000734[8:8] = 0x00000000U
11097 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11099 // .. ==> 0XF8000734[11:9] = 0x00000001U
11100 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11102 // .. ==> 0XF8000734[12:12] = 0x00000001U
11103 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11104 // .. DisableRcvr = 0
11105 // .. ==> 0XF8000734[13:13] = 0x00000000U
11106 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11108 EMIT_MASKWRITE(0XF8000734, 0x00003FFFU ,0x00001200U),
11109 // .. TRI_ENABLE = 0
11110 // .. ==> 0XF8000738[0:0] = 0x00000000U
11111 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11113 // .. ==> 0XF8000738[1:1] = 0x00000000U
11114 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11116 // .. ==> 0XF8000738[2:2] = 0x00000000U
11117 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11119 // .. ==> 0XF8000738[4:3] = 0x00000000U
11120 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11122 // .. ==> 0XF8000738[7:5] = 0x00000000U
11123 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11125 // .. ==> 0XF8000738[8:8] = 0x00000000U
11126 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11128 // .. ==> 0XF8000738[11:9] = 0x00000001U
11129 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11131 // .. ==> 0XF8000738[12:12] = 0x00000001U
11132 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11133 // .. DisableRcvr = 0
11134 // .. ==> 0XF8000738[13:13] = 0x00000000U
11135 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11137 EMIT_MASKWRITE(0XF8000738, 0x00003FFFU ,0x00001200U),
11138 // .. TRI_ENABLE = 1
11139 // .. ==> 0XF800073C[0:0] = 0x00000001U
11140 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11142 // .. ==> 0XF800073C[8:8] = 0x00000000U
11143 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11145 // .. ==> 0XF800073C[11:9] = 0x00000001U
11146 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11148 // .. ==> 0XF800073C[12:12] = 0x00000001U
11149 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
11150 // .. DisableRcvr = 0
11151 // .. ==> 0XF800073C[13:13] = 0x00000000U
11152 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11154 EMIT_MASKWRITE(0XF800073C, 0x00003F01U ,0x00001201U),
11155 // .. TRI_ENABLE = 0
11156 // .. ==> 0XF8000740[0:0] = 0x00000000U
11157 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11159 // .. ==> 0XF8000740[1:1] = 0x00000001U
11160 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11162 // .. ==> 0XF8000740[2:2] = 0x00000000U
11163 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11165 // .. ==> 0XF8000740[4:3] = 0x00000000U
11166 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11168 // .. ==> 0XF8000740[7:5] = 0x00000000U
11169 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11171 // .. ==> 0XF8000740[8:8] = 0x00000000U
11172 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11174 // .. ==> 0XF8000740[11:9] = 0x00000004U
11175 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11177 // .. ==> 0XF8000740[12:12] = 0x00000000U
11178 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11179 // .. DisableRcvr = 1
11180 // .. ==> 0XF8000740[13:13] = 0x00000001U
11181 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11183 EMIT_MASKWRITE(0XF8000740, 0x00003FFFU ,0x00002802U),
11184 // .. TRI_ENABLE = 0
11185 // .. ==> 0XF8000744[0:0] = 0x00000000U
11186 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11188 // .. ==> 0XF8000744[1:1] = 0x00000001U
11189 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11191 // .. ==> 0XF8000744[2:2] = 0x00000000U
11192 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11194 // .. ==> 0XF8000744[4:3] = 0x00000000U
11195 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11197 // .. ==> 0XF8000744[7:5] = 0x00000000U
11198 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11200 // .. ==> 0XF8000744[8:8] = 0x00000000U
11201 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11203 // .. ==> 0XF8000744[11:9] = 0x00000004U
11204 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11206 // .. ==> 0XF8000744[12:12] = 0x00000000U
11207 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11208 // .. DisableRcvr = 1
11209 // .. ==> 0XF8000744[13:13] = 0x00000001U
11210 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11212 EMIT_MASKWRITE(0XF8000744, 0x00003FFFU ,0x00002802U),
11213 // .. TRI_ENABLE = 0
11214 // .. ==> 0XF8000748[0:0] = 0x00000000U
11215 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11217 // .. ==> 0XF8000748[1:1] = 0x00000001U
11218 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11220 // .. ==> 0XF8000748[2:2] = 0x00000000U
11221 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11223 // .. ==> 0XF8000748[4:3] = 0x00000000U
11224 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11226 // .. ==> 0XF8000748[7:5] = 0x00000000U
11227 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11229 // .. ==> 0XF8000748[8:8] = 0x00000000U
11230 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11232 // .. ==> 0XF8000748[11:9] = 0x00000004U
11233 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11235 // .. ==> 0XF8000748[12:12] = 0x00000000U
11236 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11237 // .. DisableRcvr = 1
11238 // .. ==> 0XF8000748[13:13] = 0x00000001U
11239 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11241 EMIT_MASKWRITE(0XF8000748, 0x00003FFFU ,0x00002802U),
11242 // .. TRI_ENABLE = 0
11243 // .. ==> 0XF800074C[0:0] = 0x00000000U
11244 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11246 // .. ==> 0XF800074C[1:1] = 0x00000001U
11247 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11249 // .. ==> 0XF800074C[2:2] = 0x00000000U
11250 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11252 // .. ==> 0XF800074C[4:3] = 0x00000000U
11253 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11255 // .. ==> 0XF800074C[7:5] = 0x00000000U
11256 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11258 // .. ==> 0XF800074C[8:8] = 0x00000000U
11259 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11261 // .. ==> 0XF800074C[11:9] = 0x00000004U
11262 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11264 // .. ==> 0XF800074C[12:12] = 0x00000000U
11265 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11266 // .. DisableRcvr = 1
11267 // .. ==> 0XF800074C[13:13] = 0x00000001U
11268 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11270 EMIT_MASKWRITE(0XF800074C, 0x00003FFFU ,0x00002802U),
11271 // .. TRI_ENABLE = 0
11272 // .. ==> 0XF8000750[0:0] = 0x00000000U
11273 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11275 // .. ==> 0XF8000750[1:1] = 0x00000001U
11276 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11278 // .. ==> 0XF8000750[2:2] = 0x00000000U
11279 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11281 // .. ==> 0XF8000750[4:3] = 0x00000000U
11282 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11284 // .. ==> 0XF8000750[7:5] = 0x00000000U
11285 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11287 // .. ==> 0XF8000750[8:8] = 0x00000000U
11288 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11290 // .. ==> 0XF8000750[11:9] = 0x00000004U
11291 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11293 // .. ==> 0XF8000750[12:12] = 0x00000000U
11294 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11295 // .. DisableRcvr = 1
11296 // .. ==> 0XF8000750[13:13] = 0x00000001U
11297 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11299 EMIT_MASKWRITE(0XF8000750, 0x00003FFFU ,0x00002802U),
11300 // .. TRI_ENABLE = 0
11301 // .. ==> 0XF8000754[0:0] = 0x00000000U
11302 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11304 // .. ==> 0XF8000754[1:1] = 0x00000001U
11305 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11307 // .. ==> 0XF8000754[2:2] = 0x00000000U
11308 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11310 // .. ==> 0XF8000754[4:3] = 0x00000000U
11311 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11313 // .. ==> 0XF8000754[7:5] = 0x00000000U
11314 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11316 // .. ==> 0XF8000754[8:8] = 0x00000000U
11317 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11319 // .. ==> 0XF8000754[11:9] = 0x00000004U
11320 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11322 // .. ==> 0XF8000754[12:12] = 0x00000000U
11323 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11324 // .. DisableRcvr = 1
11325 // .. ==> 0XF8000754[13:13] = 0x00000001U
11326 // .. ==> MASK : 0x00002000U VAL : 0x00002000U
11328 EMIT_MASKWRITE(0XF8000754, 0x00003FFFU ,0x00002802U),
11329 // .. TRI_ENABLE = 1
11330 // .. ==> 0XF8000758[0:0] = 0x00000001U
11331 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11333 // .. ==> 0XF8000758[1:1] = 0x00000001U
11334 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11336 // .. ==> 0XF8000758[2:2] = 0x00000000U
11337 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11339 // .. ==> 0XF8000758[4:3] = 0x00000000U
11340 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11342 // .. ==> 0XF8000758[7:5] = 0x00000000U
11343 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11345 // .. ==> 0XF8000758[8:8] = 0x00000000U
11346 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11348 // .. ==> 0XF8000758[11:9] = 0x00000004U
11349 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11351 // .. ==> 0XF8000758[12:12] = 0x00000000U
11352 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11353 // .. DisableRcvr = 0
11354 // .. ==> 0XF8000758[13:13] = 0x00000000U
11355 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11357 EMIT_MASKWRITE(0XF8000758, 0x00003FFFU ,0x00000803U),
11358 // .. TRI_ENABLE = 1
11359 // .. ==> 0XF800075C[0:0] = 0x00000001U
11360 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11362 // .. ==> 0XF800075C[1:1] = 0x00000001U
11363 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11365 // .. ==> 0XF800075C[2:2] = 0x00000000U
11366 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11368 // .. ==> 0XF800075C[4:3] = 0x00000000U
11369 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11371 // .. ==> 0XF800075C[7:5] = 0x00000000U
11372 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11374 // .. ==> 0XF800075C[8:8] = 0x00000000U
11375 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11377 // .. ==> 0XF800075C[11:9] = 0x00000004U
11378 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11380 // .. ==> 0XF800075C[12:12] = 0x00000000U
11381 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11382 // .. DisableRcvr = 0
11383 // .. ==> 0XF800075C[13:13] = 0x00000000U
11384 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11386 EMIT_MASKWRITE(0XF800075C, 0x00003FFFU ,0x00000803U),
11387 // .. TRI_ENABLE = 1
11388 // .. ==> 0XF8000760[0:0] = 0x00000001U
11389 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11391 // .. ==> 0XF8000760[1:1] = 0x00000001U
11392 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11394 // .. ==> 0XF8000760[2:2] = 0x00000000U
11395 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11397 // .. ==> 0XF8000760[4:3] = 0x00000000U
11398 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11400 // .. ==> 0XF8000760[7:5] = 0x00000000U
11401 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11403 // .. ==> 0XF8000760[8:8] = 0x00000000U
11404 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11406 // .. ==> 0XF8000760[11:9] = 0x00000004U
11407 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11409 // .. ==> 0XF8000760[12:12] = 0x00000000U
11410 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11411 // .. DisableRcvr = 0
11412 // .. ==> 0XF8000760[13:13] = 0x00000000U
11413 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11415 EMIT_MASKWRITE(0XF8000760, 0x00003FFFU ,0x00000803U),
11416 // .. TRI_ENABLE = 1
11417 // .. ==> 0XF8000764[0:0] = 0x00000001U
11418 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11420 // .. ==> 0XF8000764[1:1] = 0x00000001U
11421 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11423 // .. ==> 0XF8000764[2:2] = 0x00000000U
11424 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11426 // .. ==> 0XF8000764[4:3] = 0x00000000U
11427 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11429 // .. ==> 0XF8000764[7:5] = 0x00000000U
11430 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11432 // .. ==> 0XF8000764[8:8] = 0x00000000U
11433 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11435 // .. ==> 0XF8000764[11:9] = 0x00000004U
11436 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11438 // .. ==> 0XF8000764[12:12] = 0x00000000U
11439 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11440 // .. DisableRcvr = 0
11441 // .. ==> 0XF8000764[13:13] = 0x00000000U
11442 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11444 EMIT_MASKWRITE(0XF8000764, 0x00003FFFU ,0x00000803U),
11445 // .. TRI_ENABLE = 1
11446 // .. ==> 0XF8000768[0:0] = 0x00000001U
11447 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11449 // .. ==> 0XF8000768[1:1] = 0x00000001U
11450 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11452 // .. ==> 0XF8000768[2:2] = 0x00000000U
11453 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11455 // .. ==> 0XF8000768[4:3] = 0x00000000U
11456 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11458 // .. ==> 0XF8000768[7:5] = 0x00000000U
11459 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11461 // .. ==> 0XF8000768[8:8] = 0x00000000U
11462 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11464 // .. ==> 0XF8000768[11:9] = 0x00000004U
11465 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11467 // .. ==> 0XF8000768[12:12] = 0x00000000U
11468 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11469 // .. DisableRcvr = 0
11470 // .. ==> 0XF8000768[13:13] = 0x00000000U
11471 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11473 EMIT_MASKWRITE(0XF8000768, 0x00003FFFU ,0x00000803U),
11474 // .. TRI_ENABLE = 1
11475 // .. ==> 0XF800076C[0:0] = 0x00000001U
11476 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11478 // .. ==> 0XF800076C[1:1] = 0x00000001U
11479 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
11481 // .. ==> 0XF800076C[2:2] = 0x00000000U
11482 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11484 // .. ==> 0XF800076C[4:3] = 0x00000000U
11485 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11487 // .. ==> 0XF800076C[7:5] = 0x00000000U
11488 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11490 // .. ==> 0XF800076C[8:8] = 0x00000000U
11491 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11493 // .. ==> 0XF800076C[11:9] = 0x00000004U
11494 // .. ==> MASK : 0x00000E00U VAL : 0x00000800U
11496 // .. ==> 0XF800076C[12:12] = 0x00000000U
11497 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11498 // .. DisableRcvr = 0
11499 // .. ==> 0XF800076C[13:13] = 0x00000000U
11500 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11502 EMIT_MASKWRITE(0XF800076C, 0x00003FFFU ,0x00000803U),
11503 // .. TRI_ENABLE = 0
11504 // .. ==> 0XF8000770[0:0] = 0x00000000U
11505 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11507 // .. ==> 0XF8000770[1:1] = 0x00000000U
11508 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11510 // .. ==> 0XF8000770[2:2] = 0x00000001U
11511 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11513 // .. ==> 0XF8000770[4:3] = 0x00000000U
11514 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11516 // .. ==> 0XF8000770[7:5] = 0x00000000U
11517 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11519 // .. ==> 0XF8000770[8:8] = 0x00000000U
11520 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11522 // .. ==> 0XF8000770[11:9] = 0x00000001U
11523 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11525 // .. ==> 0XF8000770[12:12] = 0x00000000U
11526 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11527 // .. DisableRcvr = 0
11528 // .. ==> 0XF8000770[13:13] = 0x00000000U
11529 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11531 EMIT_MASKWRITE(0XF8000770, 0x00003FFFU ,0x00000204U),
11532 // .. TRI_ENABLE = 1
11533 // .. ==> 0XF8000774[0:0] = 0x00000001U
11534 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11536 // .. ==> 0XF8000774[1:1] = 0x00000000U
11537 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11539 // .. ==> 0XF8000774[2:2] = 0x00000001U
11540 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11542 // .. ==> 0XF8000774[4:3] = 0x00000000U
11543 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11545 // .. ==> 0XF8000774[7:5] = 0x00000000U
11546 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11548 // .. ==> 0XF8000774[8:8] = 0x00000000U
11549 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11551 // .. ==> 0XF8000774[11:9] = 0x00000001U
11552 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11554 // .. ==> 0XF8000774[12:12] = 0x00000000U
11555 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11556 // .. DisableRcvr = 0
11557 // .. ==> 0XF8000774[13:13] = 0x00000000U
11558 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11560 EMIT_MASKWRITE(0XF8000774, 0x00003FFFU ,0x00000205U),
11561 // .. TRI_ENABLE = 0
11562 // .. ==> 0XF8000778[0:0] = 0x00000000U
11563 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11565 // .. ==> 0XF8000778[1:1] = 0x00000000U
11566 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11568 // .. ==> 0XF8000778[2:2] = 0x00000001U
11569 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11571 // .. ==> 0XF8000778[4:3] = 0x00000000U
11572 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11574 // .. ==> 0XF8000778[7:5] = 0x00000000U
11575 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11577 // .. ==> 0XF8000778[8:8] = 0x00000000U
11578 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11580 // .. ==> 0XF8000778[11:9] = 0x00000001U
11581 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11583 // .. ==> 0XF8000778[12:12] = 0x00000000U
11584 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11585 // .. DisableRcvr = 0
11586 // .. ==> 0XF8000778[13:13] = 0x00000000U
11587 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11589 EMIT_MASKWRITE(0XF8000778, 0x00003FFFU ,0x00000204U),
11590 // .. TRI_ENABLE = 1
11591 // .. ==> 0XF800077C[0:0] = 0x00000001U
11592 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11594 // .. ==> 0XF800077C[1:1] = 0x00000000U
11595 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11597 // .. ==> 0XF800077C[2:2] = 0x00000001U
11598 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11600 // .. ==> 0XF800077C[4:3] = 0x00000000U
11601 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11603 // .. ==> 0XF800077C[7:5] = 0x00000000U
11604 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11606 // .. ==> 0XF800077C[8:8] = 0x00000000U
11607 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11609 // .. ==> 0XF800077C[11:9] = 0x00000001U
11610 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11612 // .. ==> 0XF800077C[12:12] = 0x00000000U
11613 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11614 // .. DisableRcvr = 0
11615 // .. ==> 0XF800077C[13:13] = 0x00000000U
11616 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11618 EMIT_MASKWRITE(0XF800077C, 0x00003FFFU ,0x00000205U),
11619 // .. TRI_ENABLE = 0
11620 // .. ==> 0XF8000780[0:0] = 0x00000000U
11621 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11623 // .. ==> 0XF8000780[1:1] = 0x00000000U
11624 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11626 // .. ==> 0XF8000780[2:2] = 0x00000001U
11627 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11629 // .. ==> 0XF8000780[4:3] = 0x00000000U
11630 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11632 // .. ==> 0XF8000780[7:5] = 0x00000000U
11633 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11635 // .. ==> 0XF8000780[8:8] = 0x00000000U
11636 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11638 // .. ==> 0XF8000780[11:9] = 0x00000001U
11639 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11641 // .. ==> 0XF8000780[12:12] = 0x00000000U
11642 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11643 // .. DisableRcvr = 0
11644 // .. ==> 0XF8000780[13:13] = 0x00000000U
11645 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11647 EMIT_MASKWRITE(0XF8000780, 0x00003FFFU ,0x00000204U),
11648 // .. TRI_ENABLE = 0
11649 // .. ==> 0XF8000784[0:0] = 0x00000000U
11650 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11652 // .. ==> 0XF8000784[1:1] = 0x00000000U
11653 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11655 // .. ==> 0XF8000784[2:2] = 0x00000001U
11656 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11658 // .. ==> 0XF8000784[4:3] = 0x00000000U
11659 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11661 // .. ==> 0XF8000784[7:5] = 0x00000000U
11662 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11664 // .. ==> 0XF8000784[8:8] = 0x00000000U
11665 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11667 // .. ==> 0XF8000784[11:9] = 0x00000001U
11668 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11670 // .. ==> 0XF8000784[12:12] = 0x00000000U
11671 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11672 // .. DisableRcvr = 0
11673 // .. ==> 0XF8000784[13:13] = 0x00000000U
11674 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11676 EMIT_MASKWRITE(0XF8000784, 0x00003FFFU ,0x00000204U),
11677 // .. TRI_ENABLE = 0
11678 // .. ==> 0XF8000788[0:0] = 0x00000000U
11679 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11681 // .. ==> 0XF8000788[1:1] = 0x00000000U
11682 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11684 // .. ==> 0XF8000788[2:2] = 0x00000001U
11685 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11687 // .. ==> 0XF8000788[4:3] = 0x00000000U
11688 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11690 // .. ==> 0XF8000788[7:5] = 0x00000000U
11691 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11693 // .. ==> 0XF8000788[8:8] = 0x00000000U
11694 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11696 // .. ==> 0XF8000788[11:9] = 0x00000001U
11697 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11699 // .. ==> 0XF8000788[12:12] = 0x00000000U
11700 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11701 // .. DisableRcvr = 0
11702 // .. ==> 0XF8000788[13:13] = 0x00000000U
11703 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11705 EMIT_MASKWRITE(0XF8000788, 0x00003FFFU ,0x00000204U),
11706 // .. TRI_ENABLE = 0
11707 // .. ==> 0XF800078C[0:0] = 0x00000000U
11708 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11710 // .. ==> 0XF800078C[1:1] = 0x00000000U
11711 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11713 // .. ==> 0XF800078C[2:2] = 0x00000001U
11714 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11716 // .. ==> 0XF800078C[4:3] = 0x00000000U
11717 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11719 // .. ==> 0XF800078C[7:5] = 0x00000000U
11720 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11722 // .. ==> 0XF800078C[8:8] = 0x00000000U
11723 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11725 // .. ==> 0XF800078C[11:9] = 0x00000001U
11726 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11728 // .. ==> 0XF800078C[12:12] = 0x00000000U
11729 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11730 // .. DisableRcvr = 0
11731 // .. ==> 0XF800078C[13:13] = 0x00000000U
11732 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11734 EMIT_MASKWRITE(0XF800078C, 0x00003FFFU ,0x00000204U),
11735 // .. TRI_ENABLE = 1
11736 // .. ==> 0XF8000790[0:0] = 0x00000001U
11737 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
11739 // .. ==> 0XF8000790[1:1] = 0x00000000U
11740 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11742 // .. ==> 0XF8000790[2:2] = 0x00000001U
11743 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11745 // .. ==> 0XF8000790[4:3] = 0x00000000U
11746 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11748 // .. ==> 0XF8000790[7:5] = 0x00000000U
11749 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11751 // .. ==> 0XF8000790[8:8] = 0x00000000U
11752 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11754 // .. ==> 0XF8000790[11:9] = 0x00000001U
11755 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11757 // .. ==> 0XF8000790[12:12] = 0x00000000U
11758 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11759 // .. DisableRcvr = 0
11760 // .. ==> 0XF8000790[13:13] = 0x00000000U
11761 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11763 EMIT_MASKWRITE(0XF8000790, 0x00003FFFU ,0x00000205U),
11764 // .. TRI_ENABLE = 0
11765 // .. ==> 0XF8000794[0:0] = 0x00000000U
11766 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11768 // .. ==> 0XF8000794[1:1] = 0x00000000U
11769 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11771 // .. ==> 0XF8000794[2:2] = 0x00000001U
11772 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11774 // .. ==> 0XF8000794[4:3] = 0x00000000U
11775 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11777 // .. ==> 0XF8000794[7:5] = 0x00000000U
11778 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11780 // .. ==> 0XF8000794[8:8] = 0x00000000U
11781 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11783 // .. ==> 0XF8000794[11:9] = 0x00000001U
11784 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11786 // .. ==> 0XF8000794[12:12] = 0x00000000U
11787 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11788 // .. DisableRcvr = 0
11789 // .. ==> 0XF8000794[13:13] = 0x00000000U
11790 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11792 EMIT_MASKWRITE(0XF8000794, 0x00003FFFU ,0x00000204U),
11793 // .. TRI_ENABLE = 0
11794 // .. ==> 0XF8000798[0:0] = 0x00000000U
11795 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11797 // .. ==> 0XF8000798[1:1] = 0x00000000U
11798 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11800 // .. ==> 0XF8000798[2:2] = 0x00000001U
11801 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11803 // .. ==> 0XF8000798[4:3] = 0x00000000U
11804 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11806 // .. ==> 0XF8000798[7:5] = 0x00000000U
11807 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11809 // .. ==> 0XF8000798[8:8] = 0x00000000U
11810 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11812 // .. ==> 0XF8000798[11:9] = 0x00000001U
11813 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11815 // .. ==> 0XF8000798[12:12] = 0x00000000U
11816 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11817 // .. DisableRcvr = 0
11818 // .. ==> 0XF8000798[13:13] = 0x00000000U
11819 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11821 EMIT_MASKWRITE(0XF8000798, 0x00003FFFU ,0x00000204U),
11822 // .. TRI_ENABLE = 0
11823 // .. ==> 0XF800079C[0:0] = 0x00000000U
11824 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11826 // .. ==> 0XF800079C[1:1] = 0x00000000U
11827 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11829 // .. ==> 0XF800079C[2:2] = 0x00000001U
11830 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
11832 // .. ==> 0XF800079C[4:3] = 0x00000000U
11833 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11835 // .. ==> 0XF800079C[7:5] = 0x00000000U
11836 // .. ==> MASK : 0x000000E0U VAL : 0x00000000U
11838 // .. ==> 0XF800079C[8:8] = 0x00000000U
11839 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11841 // .. ==> 0XF800079C[11:9] = 0x00000001U
11842 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11844 // .. ==> 0XF800079C[12:12] = 0x00000000U
11845 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11846 // .. DisableRcvr = 0
11847 // .. ==> 0XF800079C[13:13] = 0x00000000U
11848 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11850 EMIT_MASKWRITE(0XF800079C, 0x00003FFFU ,0x00000204U),
11851 // .. TRI_ENABLE = 0
11852 // .. ==> 0XF80007A0[0:0] = 0x00000000U
11853 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11855 // .. ==> 0XF80007A0[1:1] = 0x00000000U
11856 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11858 // .. ==> 0XF80007A0[2:2] = 0x00000000U
11859 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11861 // .. ==> 0XF80007A0[4:3] = 0x00000000U
11862 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11864 // .. ==> 0XF80007A0[7:5] = 0x00000004U
11865 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11867 // .. ==> 0XF80007A0[8:8] = 0x00000000U
11868 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11870 // .. ==> 0XF80007A0[11:9] = 0x00000001U
11871 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11873 // .. ==> 0XF80007A0[12:12] = 0x00000000U
11874 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11875 // .. DisableRcvr = 0
11876 // .. ==> 0XF80007A0[13:13] = 0x00000000U
11877 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11879 EMIT_MASKWRITE(0XF80007A0, 0x00003FFFU ,0x00000280U),
11880 // .. TRI_ENABLE = 0
11881 // .. ==> 0XF80007A4[0:0] = 0x00000000U
11882 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11884 // .. ==> 0XF80007A4[1:1] = 0x00000000U
11885 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11887 // .. ==> 0XF80007A4[2:2] = 0x00000000U
11888 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11890 // .. ==> 0XF80007A4[4:3] = 0x00000000U
11891 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11893 // .. ==> 0XF80007A4[7:5] = 0x00000004U
11894 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11896 // .. ==> 0XF80007A4[8:8] = 0x00000000U
11897 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11899 // .. ==> 0XF80007A4[11:9] = 0x00000001U
11900 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11902 // .. ==> 0XF80007A4[12:12] = 0x00000000U
11903 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11904 // .. DisableRcvr = 0
11905 // .. ==> 0XF80007A4[13:13] = 0x00000000U
11906 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11908 EMIT_MASKWRITE(0XF80007A4, 0x00003FFFU ,0x00000280U),
11909 // .. TRI_ENABLE = 0
11910 // .. ==> 0XF80007A8[0:0] = 0x00000000U
11911 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11913 // .. ==> 0XF80007A8[1:1] = 0x00000000U
11914 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11916 // .. ==> 0XF80007A8[2:2] = 0x00000000U
11917 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11919 // .. ==> 0XF80007A8[4:3] = 0x00000000U
11920 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11922 // .. ==> 0XF80007A8[7:5] = 0x00000004U
11923 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11925 // .. ==> 0XF80007A8[8:8] = 0x00000000U
11926 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11928 // .. ==> 0XF80007A8[11:9] = 0x00000001U
11929 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11931 // .. ==> 0XF80007A8[12:12] = 0x00000000U
11932 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11933 // .. DisableRcvr = 0
11934 // .. ==> 0XF80007A8[13:13] = 0x00000000U
11935 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11937 EMIT_MASKWRITE(0XF80007A8, 0x00003FFFU ,0x00000280U),
11938 // .. TRI_ENABLE = 0
11939 // .. ==> 0XF80007AC[0:0] = 0x00000000U
11940 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11942 // .. ==> 0XF80007AC[1:1] = 0x00000000U
11943 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11945 // .. ==> 0XF80007AC[2:2] = 0x00000000U
11946 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11948 // .. ==> 0XF80007AC[4:3] = 0x00000000U
11949 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11951 // .. ==> 0XF80007AC[7:5] = 0x00000004U
11952 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11954 // .. ==> 0XF80007AC[8:8] = 0x00000000U
11955 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11957 // .. ==> 0XF80007AC[11:9] = 0x00000001U
11958 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11960 // .. ==> 0XF80007AC[12:12] = 0x00000000U
11961 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11962 // .. DisableRcvr = 0
11963 // .. ==> 0XF80007AC[13:13] = 0x00000000U
11964 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11966 EMIT_MASKWRITE(0XF80007AC, 0x00003FFFU ,0x00000280U),
11967 // .. TRI_ENABLE = 0
11968 // .. ==> 0XF80007B0[0:0] = 0x00000000U
11969 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
11971 // .. ==> 0XF80007B0[1:1] = 0x00000000U
11972 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
11974 // .. ==> 0XF80007B0[2:2] = 0x00000000U
11975 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
11977 // .. ==> 0XF80007B0[4:3] = 0x00000000U
11978 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
11980 // .. ==> 0XF80007B0[7:5] = 0x00000004U
11981 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
11983 // .. ==> 0XF80007B0[8:8] = 0x00000000U
11984 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
11986 // .. ==> 0XF80007B0[11:9] = 0x00000001U
11987 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
11989 // .. ==> 0XF80007B0[12:12] = 0x00000000U
11990 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
11991 // .. DisableRcvr = 0
11992 // .. ==> 0XF80007B0[13:13] = 0x00000000U
11993 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
11995 EMIT_MASKWRITE(0XF80007B0, 0x00003FFFU ,0x00000280U),
11996 // .. TRI_ENABLE = 0
11997 // .. ==> 0XF80007B4[0:0] = 0x00000000U
11998 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12000 // .. ==> 0XF80007B4[1:1] = 0x00000000U
12001 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12003 // .. ==> 0XF80007B4[2:2] = 0x00000000U
12004 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12006 // .. ==> 0XF80007B4[4:3] = 0x00000000U
12007 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12009 // .. ==> 0XF80007B4[7:5] = 0x00000004U
12010 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
12012 // .. ==> 0XF80007B4[8:8] = 0x00000000U
12013 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12015 // .. ==> 0XF80007B4[11:9] = 0x00000001U
12016 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12018 // .. ==> 0XF80007B4[12:12] = 0x00000000U
12019 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12020 // .. DisableRcvr = 0
12021 // .. ==> 0XF80007B4[13:13] = 0x00000000U
12022 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12024 EMIT_MASKWRITE(0XF80007B4, 0x00003FFFU ,0x00000280U),
12025 // .. TRI_ENABLE = 1
12026 // .. ==> 0XF80007B8[0:0] = 0x00000001U
12027 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
12029 // .. ==> 0XF80007B8[1:1] = 0x00000000U
12030 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12032 // .. ==> 0XF80007B8[2:2] = 0x00000000U
12033 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12035 // .. ==> 0XF80007B8[4:3] = 0x00000000U
12036 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12038 // .. ==> 0XF80007B8[7:5] = 0x00000001U
12039 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U
12041 // .. ==> 0XF80007B8[8:8] = 0x00000000U
12042 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12044 // .. ==> 0XF80007B8[11:9] = 0x00000001U
12045 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12047 // .. ==> 0XF80007B8[12:12] = 0x00000001U
12048 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
12049 // .. DisableRcvr = 0
12050 // .. ==> 0XF80007B8[13:13] = 0x00000000U
12051 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12053 EMIT_MASKWRITE(0XF80007B8, 0x00003FFFU ,0x00001221U),
12054 // .. TRI_ENABLE = 0
12055 // .. ==> 0XF80007BC[0:0] = 0x00000000U
12056 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12058 // .. ==> 0XF80007BC[1:1] = 0x00000000U
12059 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12061 // .. ==> 0XF80007BC[2:2] = 0x00000000U
12062 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12064 // .. ==> 0XF80007BC[4:3] = 0x00000000U
12065 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12067 // .. ==> 0XF80007BC[7:5] = 0x00000001U
12068 // .. ==> MASK : 0x000000E0U VAL : 0x00000020U
12070 // .. ==> 0XF80007BC[8:8] = 0x00000000U
12071 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12073 // .. ==> 0XF80007BC[11:9] = 0x00000001U
12074 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12076 // .. ==> 0XF80007BC[12:12] = 0x00000001U
12077 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
12078 // .. DisableRcvr = 0
12079 // .. ==> 0XF80007BC[13:13] = 0x00000000U
12080 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12082 EMIT_MASKWRITE(0XF80007BC, 0x00003FFFU ,0x00001220U),
12083 // .. TRI_ENABLE = 0
12084 // .. ==> 0XF80007C0[0:0] = 0x00000000U
12085 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12087 // .. ==> 0XF80007C0[1:1] = 0x00000000U
12088 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12090 // .. ==> 0XF80007C0[2:2] = 0x00000000U
12091 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12093 // .. ==> 0XF80007C0[4:3] = 0x00000000U
12094 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12096 // .. ==> 0XF80007C0[7:5] = 0x00000007U
12097 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
12099 // .. ==> 0XF80007C0[8:8] = 0x00000000U
12100 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12102 // .. ==> 0XF80007C0[11:9] = 0x00000001U
12103 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12105 // .. ==> 0XF80007C0[12:12] = 0x00000000U
12106 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12107 // .. DisableRcvr = 0
12108 // .. ==> 0XF80007C0[13:13] = 0x00000000U
12109 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12111 EMIT_MASKWRITE(0XF80007C0, 0x00003FFFU ,0x000002E0U),
12112 // .. TRI_ENABLE = 1
12113 // .. ==> 0XF80007C4[0:0] = 0x00000001U
12114 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
12116 // .. ==> 0XF80007C4[1:1] = 0x00000000U
12117 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12119 // .. ==> 0XF80007C4[2:2] = 0x00000000U
12120 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12122 // .. ==> 0XF80007C4[4:3] = 0x00000000U
12123 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12125 // .. ==> 0XF80007C4[7:5] = 0x00000007U
12126 // .. ==> MASK : 0x000000E0U VAL : 0x000000E0U
12128 // .. ==> 0XF80007C4[8:8] = 0x00000000U
12129 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12131 // .. ==> 0XF80007C4[11:9] = 0x00000001U
12132 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12134 // .. ==> 0XF80007C4[12:12] = 0x00000000U
12135 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12136 // .. DisableRcvr = 0
12137 // .. ==> 0XF80007C4[13:13] = 0x00000000U
12138 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12140 EMIT_MASKWRITE(0XF80007C4, 0x00003FFFU ,0x000002E1U),
12141 // .. TRI_ENABLE = 0
12142 // .. ==> 0XF80007C8[0:0] = 0x00000000U
12143 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12145 // .. ==> 0XF80007C8[1:1] = 0x00000000U
12146 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12148 // .. ==> 0XF80007C8[2:2] = 0x00000000U
12149 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12151 // .. ==> 0XF80007C8[4:3] = 0x00000000U
12152 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12154 // .. ==> 0XF80007C8[7:5] = 0x00000002U
12155 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
12157 // .. ==> 0XF80007C8[8:8] = 0x00000000U
12158 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12160 // .. ==> 0XF80007C8[11:9] = 0x00000001U
12161 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12163 // .. ==> 0XF80007C8[12:12] = 0x00000001U
12164 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
12165 // .. DisableRcvr = 0
12166 // .. ==> 0XF80007C8[13:13] = 0x00000000U
12167 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12169 EMIT_MASKWRITE(0XF80007C8, 0x00003FFFU ,0x00001240U),
12170 // .. TRI_ENABLE = 0
12171 // .. ==> 0XF80007CC[0:0] = 0x00000000U
12172 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12174 // .. ==> 0XF80007CC[1:1] = 0x00000000U
12175 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12177 // .. ==> 0XF80007CC[2:2] = 0x00000000U
12178 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12180 // .. ==> 0XF80007CC[4:3] = 0x00000000U
12181 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12183 // .. ==> 0XF80007CC[7:5] = 0x00000002U
12184 // .. ==> MASK : 0x000000E0U VAL : 0x00000040U
12186 // .. ==> 0XF80007CC[8:8] = 0x00000000U
12187 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12189 // .. ==> 0XF80007CC[11:9] = 0x00000001U
12190 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12192 // .. ==> 0XF80007CC[12:12] = 0x00000001U
12193 // .. ==> MASK : 0x00001000U VAL : 0x00001000U
12194 // .. DisableRcvr = 0
12195 // .. ==> 0XF80007CC[13:13] = 0x00000000U
12196 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12198 EMIT_MASKWRITE(0XF80007CC, 0x00003FFFU ,0x00001240U),
12199 // .. TRI_ENABLE = 0
12200 // .. ==> 0XF80007D0[0:0] = 0x00000000U
12201 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12203 // .. ==> 0XF80007D0[1:1] = 0x00000000U
12204 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12206 // .. ==> 0XF80007D0[2:2] = 0x00000000U
12207 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12209 // .. ==> 0XF80007D0[4:3] = 0x00000000U
12210 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12212 // .. ==> 0XF80007D0[7:5] = 0x00000004U
12213 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
12215 // .. ==> 0XF80007D0[8:8] = 0x00000000U
12216 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12218 // .. ==> 0XF80007D0[11:9] = 0x00000001U
12219 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12221 // .. ==> 0XF80007D0[12:12] = 0x00000000U
12222 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12223 // .. DisableRcvr = 0
12224 // .. ==> 0XF80007D0[13:13] = 0x00000000U
12225 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12227 EMIT_MASKWRITE(0XF80007D0, 0x00003FFFU ,0x00000280U),
12228 // .. TRI_ENABLE = 0
12229 // .. ==> 0XF80007D4[0:0] = 0x00000000U
12230 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12232 // .. ==> 0XF80007D4[1:1] = 0x00000000U
12233 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12235 // .. ==> 0XF80007D4[2:2] = 0x00000000U
12236 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12238 // .. ==> 0XF80007D4[4:3] = 0x00000000U
12239 // .. ==> MASK : 0x00000018U VAL : 0x00000000U
12241 // .. ==> 0XF80007D4[7:5] = 0x00000004U
12242 // .. ==> MASK : 0x000000E0U VAL : 0x00000080U
12244 // .. ==> 0XF80007D4[8:8] = 0x00000000U
12245 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12247 // .. ==> 0XF80007D4[11:9] = 0x00000001U
12248 // .. ==> MASK : 0x00000E00U VAL : 0x00000200U
12250 // .. ==> 0XF80007D4[12:12] = 0x00000000U
12251 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12252 // .. DisableRcvr = 0
12253 // .. ==> 0XF80007D4[13:13] = 0x00000000U
12254 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12256 EMIT_MASKWRITE(0XF80007D4, 0x00003FFFU ,0x00000280U),
12257 // .. SDIO0_WP_SEL = 15
12258 // .. ==> 0XF8000830[5:0] = 0x0000000FU
12259 // .. ==> MASK : 0x0000003FU VAL : 0x0000000FU
12260 // .. SDIO0_CD_SEL = 0
12261 // .. ==> 0XF8000830[21:16] = 0x00000000U
12262 // .. ==> MASK : 0x003F0000U VAL : 0x00000000U
12264 EMIT_MASKWRITE(0XF8000830, 0x003F003FU ,0x0000000FU),
12265 // .. FINISH: MIO PROGRAMMING
12266 // .. START: LOCK IT BACK
12267 // .. LOCK_KEY = 0X767B
12268 // .. ==> 0XF8000004[15:0] = 0x0000767BU
12269 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
12271 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12272 // .. FINISH: LOCK IT BACK
12280 unsigned long ps7_peripherals_init_data_1_0[] = {
12282 // .. START: SLCR SETTINGS
12283 // .. UNLOCK_KEY = 0XDF0D
12284 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12285 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
12287 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12288 // .. FINISH: SLCR SETTINGS
12289 // .. START: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12290 // .. IBUF_DISABLE_MODE = 0x1
12291 // .. ==> 0XF8000B48[7:7] = 0x00000001U
12292 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12293 // .. TERM_DISABLE_MODE = 0x1
12294 // .. ==> 0XF8000B48[8:8] = 0x00000001U
12295 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12297 EMIT_MASKWRITE(0XF8000B48, 0x00000180U ,0x00000180U),
12298 // .. IBUF_DISABLE_MODE = 0x1
12299 // .. ==> 0XF8000B4C[7:7] = 0x00000001U
12300 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12301 // .. TERM_DISABLE_MODE = 0x1
12302 // .. ==> 0XF8000B4C[8:8] = 0x00000001U
12303 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12305 EMIT_MASKWRITE(0XF8000B4C, 0x00000180U ,0x00000180U),
12306 // .. IBUF_DISABLE_MODE = 0x1
12307 // .. ==> 0XF8000B50[7:7] = 0x00000001U
12308 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12309 // .. TERM_DISABLE_MODE = 0x1
12310 // .. ==> 0XF8000B50[8:8] = 0x00000001U
12311 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12313 EMIT_MASKWRITE(0XF8000B50, 0x00000180U ,0x00000180U),
12314 // .. IBUF_DISABLE_MODE = 0x1
12315 // .. ==> 0XF8000B54[7:7] = 0x00000001U
12316 // .. ==> MASK : 0x00000080U VAL : 0x00000080U
12317 // .. TERM_DISABLE_MODE = 0x1
12318 // .. ==> 0XF8000B54[8:8] = 0x00000001U
12319 // .. ==> MASK : 0x00000100U VAL : 0x00000100U
12321 EMIT_MASKWRITE(0XF8000B54, 0x00000180U ,0x00000180U),
12322 // .. FINISH: DDR TERM/IBUF_DISABLE_MODE SETTINGS
12323 // .. START: LOCK IT BACK
12324 // .. LOCK_KEY = 0X767B
12325 // .. ==> 0XF8000004[15:0] = 0x0000767BU
12326 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
12328 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12329 // .. FINISH: LOCK IT BACK
12330 // .. START: SRAM/NOR SET OPMODE
12331 // .. FINISH: SRAM/NOR SET OPMODE
12332 // .. START: UART REGISTERS
12334 // .. ==> 0XE0001034[7:0] = 0x00000006U
12335 // .. ==> MASK : 0x000000FFU VAL : 0x00000006U
12337 EMIT_MASKWRITE(0XE0001034, 0x000000FFU ,0x00000006U),
12339 // .. ==> 0XE0001018[15:0] = 0x0000003EU
12340 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000003EU
12342 EMIT_MASKWRITE(0XE0001018, 0x0000FFFFU ,0x0000003EU),
12344 // .. ==> 0XE0001000[8:8] = 0x00000000U
12345 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12347 // .. ==> 0XE0001000[7:7] = 0x00000000U
12348 // .. ==> MASK : 0x00000080U VAL : 0x00000000U
12350 // .. ==> 0XE0001000[6:6] = 0x00000000U
12351 // .. ==> MASK : 0x00000040U VAL : 0x00000000U
12353 // .. ==> 0XE0001000[5:5] = 0x00000000U
12354 // .. ==> MASK : 0x00000020U VAL : 0x00000000U
12356 // .. ==> 0XE0001000[4:4] = 0x00000001U
12357 // .. ==> MASK : 0x00000010U VAL : 0x00000010U
12359 // .. ==> 0XE0001000[3:3] = 0x00000000U
12360 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
12362 // .. ==> 0XE0001000[2:2] = 0x00000001U
12363 // .. ==> MASK : 0x00000004U VAL : 0x00000004U
12365 // .. ==> 0XE0001000[1:1] = 0x00000001U
12366 // .. ==> MASK : 0x00000002U VAL : 0x00000002U
12368 // .. ==> 0XE0001000[0:0] = 0x00000001U
12369 // .. ==> MASK : 0x00000001U VAL : 0x00000001U
12371 EMIT_MASKWRITE(0XE0001000, 0x000001FFU ,0x00000017U),
12373 // .. ==> 0XE0001004[11:11] = 0x00000000U
12374 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
12376 // .. ==> 0XE0001004[10:10] = 0x00000000U
12377 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
12379 // .. ==> 0XE0001004[9:8] = 0x00000000U
12380 // .. ==> MASK : 0x00000300U VAL : 0x00000000U
12382 // .. ==> 0XE0001004[7:6] = 0x00000000U
12383 // .. ==> MASK : 0x000000C0U VAL : 0x00000000U
12385 // .. ==> 0XE0001004[5:3] = 0x00000004U
12386 // .. ==> MASK : 0x00000038U VAL : 0x00000020U
12388 // .. ==> 0XE0001004[2:1] = 0x00000000U
12389 // .. ==> MASK : 0x00000006U VAL : 0x00000000U
12391 // .. ==> 0XE0001004[0:0] = 0x00000000U
12392 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12394 EMIT_MASKWRITE(0XE0001004, 0x00000FFFU ,0x00000020U),
12395 // .. FINISH: UART REGISTERS
12396 // .. START: QSPI REGISTERS
12398 // .. ==> 0XE000D000[19:19] = 0x00000001U
12399 // .. ==> MASK : 0x00080000U VAL : 0x00080000U
12401 EMIT_MASKWRITE(0XE000D000, 0x00080000U ,0x00080000U),
12402 // .. FINISH: QSPI REGISTERS
12403 // .. START: PL POWER ON RESET REGISTERS
12404 // .. PCFG_POR_CNT_4K = 0
12405 // .. ==> 0XF8007000[29:29] = 0x00000000U
12406 // .. ==> MASK : 0x20000000U VAL : 0x00000000U
12408 EMIT_MASKWRITE(0XF8007000, 0x20000000U ,0x00000000U),
12409 // .. FINISH: PL POWER ON RESET REGISTERS
12410 // .. START: SMC TIMING CALCULATION REGISTER UPDATE
12411 // .. .. START: NAND SET CYCLE
12412 // .. .. FINISH: NAND SET CYCLE
12413 // .. .. START: OPMODE
12414 // .. .. FINISH: OPMODE
12415 // .. .. START: DIRECT COMMAND
12416 // .. .. FINISH: DIRECT COMMAND
12417 // .. .. START: SRAM/NOR CS0 SET CYCLE
12418 // .. .. FINISH: SRAM/NOR CS0 SET CYCLE
12419 // .. .. START: DIRECT COMMAND
12420 // .. .. FINISH: DIRECT COMMAND
12421 // .. .. START: NOR CS0 BASE ADDRESS
12422 // .. .. FINISH: NOR CS0 BASE ADDRESS
12423 // .. .. START: SRAM/NOR CS1 SET CYCLE
12424 // .. .. FINISH: SRAM/NOR CS1 SET CYCLE
12425 // .. .. START: DIRECT COMMAND
12426 // .. .. FINISH: DIRECT COMMAND
12427 // .. .. START: NOR CS1 BASE ADDRESS
12428 // .. .. FINISH: NOR CS1 BASE ADDRESS
12429 // .. .. START: USB RESET
12430 // .. .. .. START: USB0 RESET
12431 // .. .. .. .. START: DIR MODE BANK 0
12432 // .. .. .. .. DIRECTION_0 = 0x2880
12433 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
12434 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
12436 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
12437 // .. .. .. .. FINISH: DIR MODE BANK 0
12438 // .. .. .. .. START: DIR MODE BANK 1
12439 // .. .. .. .. FINISH: DIR MODE BANK 1
12440 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12441 // .. .. .. .. MASK_0_LSW = 0xff7f
12442 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12443 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12444 // .. .. .. .. DATA_0_LSW = 0x80
12445 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12446 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
12448 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12449 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12450 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12451 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12452 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12453 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12454 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12455 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12456 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12457 // .. .. .. .. OP_ENABLE_0 = 0x2880
12458 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
12459 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
12461 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
12462 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12463 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12464 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12465 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12466 // .. .. .. .. MASK_0_LSW = 0xff7f
12467 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12468 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12469 // .. .. .. .. DATA_0_LSW = 0x0
12470 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12471 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
12473 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0000U),
12474 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12475 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12476 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12477 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12478 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12479 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12480 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12481 // .. .. .. .. START: ADD 1 MS DELAY
12483 EMIT_MASKDELAY(0XF8F00200, 1),
12484 // .. .. .. .. FINISH: ADD 1 MS DELAY
12485 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12486 // .. .. .. .. MASK_0_LSW = 0xff7f
12487 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000FF7FU
12488 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xFF7F0000U
12489 // .. .. .. .. DATA_0_LSW = 0x80
12490 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000080U
12491 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000080U
12493 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xFF7F0080U),
12494 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12495 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12496 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12497 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12498 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12499 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12500 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12501 // .. .. .. FINISH: USB0 RESET
12502 // .. .. .. START: USB1 RESET
12503 // .. .. .. .. START: DIR MODE BANK 0
12504 // .. .. .. .. FINISH: DIR MODE BANK 0
12505 // .. .. .. .. START: DIR MODE BANK 1
12506 // .. .. .. .. FINISH: DIR MODE BANK 1
12507 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12508 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12509 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12510 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12511 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12512 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12513 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12514 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12515 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12516 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12517 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12518 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12519 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12520 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12521 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12522 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12523 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12524 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12525 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12526 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12527 // .. .. .. .. START: ADD 1 MS DELAY
12529 EMIT_MASKDELAY(0XF8F00200, 1),
12530 // .. .. .. .. FINISH: ADD 1 MS DELAY
12531 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12532 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12533 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12534 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12535 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12536 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12537 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12538 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12539 // .. .. .. FINISH: USB1 RESET
12540 // .. .. FINISH: USB RESET
12541 // .. .. START: ENET RESET
12542 // .. .. .. START: ENET0 RESET
12543 // .. .. .. .. START: DIR MODE BANK 0
12544 // .. .. .. .. DIRECTION_0 = 0x2880
12545 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
12546 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
12548 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
12549 // .. .. .. .. FINISH: DIR MODE BANK 0
12550 // .. .. .. .. START: DIR MODE BANK 1
12551 // .. .. .. .. FINISH: DIR MODE BANK 1
12552 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12553 // .. .. .. .. MASK_0_LSW = 0xf7ff
12554 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12555 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U
12556 // .. .. .. .. DATA_0_LSW = 0x800
12557 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
12558 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U
12560 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
12561 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12562 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12563 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12564 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12565 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12566 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12567 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12568 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12569 // .. .. .. .. OP_ENABLE_0 = 0x2880
12570 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
12571 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
12573 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
12574 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12575 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12576 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12577 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12578 // .. .. .. .. MASK_0_LSW = 0xf7ff
12579 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12580 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U
12581 // .. .. .. .. DATA_0_LSW = 0x0
12582 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12583 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
12585 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0000U),
12586 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12587 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12588 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12589 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12590 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12591 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12592 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12593 // .. .. .. .. START: ADD 1 MS DELAY
12595 EMIT_MASKDELAY(0XF8F00200, 1),
12596 // .. .. .. .. FINISH: ADD 1 MS DELAY
12597 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12598 // .. .. .. .. MASK_0_LSW = 0xf7ff
12599 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000F7FFU
12600 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xF7FF0000U
12601 // .. .. .. .. DATA_0_LSW = 0x800
12602 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000800U
12603 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000800U
12605 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xF7FF0800U),
12606 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12607 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12608 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12609 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12610 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12611 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12612 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12613 // .. .. .. FINISH: ENET0 RESET
12614 // .. .. .. START: ENET1 RESET
12615 // .. .. .. .. START: DIR MODE BANK 0
12616 // .. .. .. .. FINISH: DIR MODE BANK 0
12617 // .. .. .. .. START: DIR MODE BANK 1
12618 // .. .. .. .. FINISH: DIR MODE BANK 1
12619 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12620 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12621 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12622 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12623 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12624 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12625 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12626 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12627 // .. .. .. .. START: OUTPUT ENABLE BANK 0
12628 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 0
12629 // .. .. .. .. START: OUTPUT ENABLE BANK 1
12630 // .. .. .. .. FINISH: OUTPUT ENABLE BANK 1
12631 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12632 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12633 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12634 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12635 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12636 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12637 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12638 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12639 // .. .. .. .. START: ADD 1 MS DELAY
12641 EMIT_MASKDELAY(0XF8F00200, 1),
12642 // .. .. .. .. FINISH: ADD 1 MS DELAY
12643 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12644 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12645 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12646 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12647 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12648 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12649 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12650 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12651 // .. .. .. FINISH: ENET1 RESET
12652 // .. .. FINISH: ENET RESET
12653 // .. .. START: I2C RESET
12654 // .. .. .. START: I2C0 RESET
12655 // .. .. .. .. START: DIR MODE GPIO BANK0
12656 // .. .. .. .. DIRECTION_0 = 0x2880
12657 // .. .. .. .. ==> 0XE000A204[31:0] = 0x00002880U
12658 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
12660 EMIT_MASKWRITE(0XE000A204, 0xFFFFFFFFU ,0x00002880U),
12661 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12662 // .. .. .. .. START: DIR MODE GPIO BANK1
12663 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12664 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12665 // .. .. .. .. MASK_0_LSW = 0xdfff
12666 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12667 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U
12668 // .. .. .. .. DATA_0_LSW = 0x2000
12669 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
12670 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U
12672 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
12673 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12674 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12675 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12676 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12677 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12678 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12679 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12680 // .. .. .. .. START: OUTPUT ENABLE
12681 // .. .. .. .. OP_ENABLE_0 = 0x2880
12682 // .. .. .. .. ==> 0XE000A208[31:0] = 0x00002880U
12683 // .. .. .. .. ==> MASK : 0xFFFFFFFFU VAL : 0x00002880U
12685 EMIT_MASKWRITE(0XE000A208, 0xFFFFFFFFU ,0x00002880U),
12686 // .. .. .. .. FINISH: OUTPUT ENABLE
12687 // .. .. .. .. START: OUTPUT ENABLE
12688 // .. .. .. .. FINISH: OUTPUT ENABLE
12689 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12690 // .. .. .. .. MASK_0_LSW = 0xdfff
12691 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12692 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U
12693 // .. .. .. .. DATA_0_LSW = 0x0
12694 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00000000U
12695 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00000000U
12697 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF0000U),
12698 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12699 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12700 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12701 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12702 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12703 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12704 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12705 // .. .. .. .. START: ADD 1 MS DELAY
12707 EMIT_MASKDELAY(0XF8F00200, 1),
12708 // .. .. .. .. FINISH: ADD 1 MS DELAY
12709 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12710 // .. .. .. .. MASK_0_LSW = 0xdfff
12711 // .. .. .. .. ==> 0XE000A000[31:16] = 0x0000DFFFU
12712 // .. .. .. .. ==> MASK : 0xFFFF0000U VAL : 0xDFFF0000U
12713 // .. .. .. .. DATA_0_LSW = 0x2000
12714 // .. .. .. .. ==> 0XE000A000[15:0] = 0x00002000U
12715 // .. .. .. .. ==> MASK : 0x0000FFFFU VAL : 0x00002000U
12717 EMIT_MASKWRITE(0XE000A000, 0xFFFFFFFFU ,0xDFFF2000U),
12718 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12719 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12720 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12721 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12722 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12723 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12724 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12725 // .. .. .. FINISH: I2C0 RESET
12726 // .. .. .. START: I2C1 RESET
12727 // .. .. .. .. START: DIR MODE GPIO BANK0
12728 // .. .. .. .. FINISH: DIR MODE GPIO BANK0
12729 // .. .. .. .. START: DIR MODE GPIO BANK1
12730 // .. .. .. .. FINISH: DIR MODE GPIO BANK1
12731 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12732 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12733 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12734 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12735 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12736 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12737 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12738 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12739 // .. .. .. .. START: OUTPUT ENABLE
12740 // .. .. .. .. FINISH: OUTPUT ENABLE
12741 // .. .. .. .. START: OUTPUT ENABLE
12742 // .. .. .. .. FINISH: OUTPUT ENABLE
12743 // .. .. .. .. START: MASK_DATA_0_LSW LOW BANK [15:0]
12744 // .. .. .. .. FINISH: MASK_DATA_0_LSW LOW BANK [15:0]
12745 // .. .. .. .. START: MASK_DATA_0_MSW LOW BANK [31:16]
12746 // .. .. .. .. FINISH: MASK_DATA_0_MSW LOW BANK [31:16]
12747 // .. .. .. .. START: MASK_DATA_1_LSW LOW BANK [47:32]
12748 // .. .. .. .. FINISH: MASK_DATA_1_LSW LOW BANK [47:32]
12749 // .. .. .. .. START: MASK_DATA_1_MSW LOW BANK [53:48]
12750 // .. .. .. .. FINISH: MASK_DATA_1_MSW LOW BANK [53:48]
12751 // .. .. .. .. START: ADD 1 MS DELAY
12753 EMIT_MASKDELAY(0XF8F00200, 1),
12754 // .. .. .. .. FINISH: ADD 1 MS DELAY
12755 // .. .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12756 // .. .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12757 // .. .. .. .. START: MASK_DATA_0_MSW HIGH BANK [31:16]
12758 // .. .. .. .. FINISH: MASK_DATA_0_MSW HIGH BANK [31:16]
12759 // .. .. .. .. START: MASK_DATA_1_LSW HIGH BANK [47:32]
12760 // .. .. .. .. FINISH: MASK_DATA_1_LSW HIGH BANK [47:32]
12761 // .. .. .. .. START: MASK_DATA_1_MSW HIGH BANK [53:48]
12762 // .. .. .. .. FINISH: MASK_DATA_1_MSW HIGH BANK [53:48]
12763 // .. .. .. FINISH: I2C1 RESET
12764 // .. .. FINISH: I2C RESET
12765 // .. .. START: NOR CHIP SELECT
12766 // .. .. .. START: DIR MODE BANK 0
12767 // .. .. .. FINISH: DIR MODE BANK 0
12768 // .. .. .. START: MASK_DATA_0_LSW HIGH BANK [15:0]
12769 // .. .. .. FINISH: MASK_DATA_0_LSW HIGH BANK [15:0]
12770 // .. .. .. START: OUTPUT ENABLE BANK 0
12771 // .. .. .. FINISH: OUTPUT ENABLE BANK 0
12772 // .. .. FINISH: NOR CHIP SELECT
12773 // .. FINISH: SMC TIMING CALCULATION REGISTER UPDATE
12781 unsigned long ps7_post_config_1_0[] = {
12783 // .. START: SLCR SETTINGS
12784 // .. UNLOCK_KEY = 0XDF0D
12785 // .. ==> 0XF8000008[15:0] = 0x0000DF0DU
12786 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000DF0DU
12788 EMIT_MASKWRITE(0XF8000008, 0x0000FFFFU ,0x0000DF0DU),
12789 // .. FINISH: SLCR SETTINGS
12790 // .. START: ENABLING LEVEL SHIFTER
12791 // .. USER_INP_ICT_EN_0 = 3
12792 // .. ==> 0XF8000900[1:0] = 0x00000003U
12793 // .. ==> MASK : 0x00000003U VAL : 0x00000003U
12794 // .. USER_INP_ICT_EN_1 = 3
12795 // .. ==> 0XF8000900[3:2] = 0x00000003U
12796 // .. ==> MASK : 0x0000000CU VAL : 0x0000000CU
12798 EMIT_MASKWRITE(0XF8000900, 0x0000000FU ,0x0000000FU),
12799 // .. FINISH: ENABLING LEVEL SHIFTER
12800 // .. START: FPGA RESETS TO 0
12801 // .. reserved_3 = 0
12802 // .. ==> 0XF8000240[31:25] = 0x00000000U
12803 // .. ==> MASK : 0xFE000000U VAL : 0x00000000U
12804 // .. FPGA_ACP_RST = 0
12805 // .. ==> 0XF8000240[24:24] = 0x00000000U
12806 // .. ==> MASK : 0x01000000U VAL : 0x00000000U
12807 // .. FPGA_AXDS3_RST = 0
12808 // .. ==> 0XF8000240[23:23] = 0x00000000U
12809 // .. ==> MASK : 0x00800000U VAL : 0x00000000U
12810 // .. FPGA_AXDS2_RST = 0
12811 // .. ==> 0XF8000240[22:22] = 0x00000000U
12812 // .. ==> MASK : 0x00400000U VAL : 0x00000000U
12813 // .. FPGA_AXDS1_RST = 0
12814 // .. ==> 0XF8000240[21:21] = 0x00000000U
12815 // .. ==> MASK : 0x00200000U VAL : 0x00000000U
12816 // .. FPGA_AXDS0_RST = 0
12817 // .. ==> 0XF8000240[20:20] = 0x00000000U
12818 // .. ==> MASK : 0x00100000U VAL : 0x00000000U
12819 // .. reserved_2 = 0
12820 // .. ==> 0XF8000240[19:18] = 0x00000000U
12821 // .. ==> MASK : 0x000C0000U VAL : 0x00000000U
12822 // .. FSSW1_FPGA_RST = 0
12823 // .. ==> 0XF8000240[17:17] = 0x00000000U
12824 // .. ==> MASK : 0x00020000U VAL : 0x00000000U
12825 // .. FSSW0_FPGA_RST = 0
12826 // .. ==> 0XF8000240[16:16] = 0x00000000U
12827 // .. ==> MASK : 0x00010000U VAL : 0x00000000U
12828 // .. reserved_1 = 0
12829 // .. ==> 0XF8000240[15:14] = 0x00000000U
12830 // .. ==> MASK : 0x0000C000U VAL : 0x00000000U
12831 // .. FPGA_FMSW1_RST = 0
12832 // .. ==> 0XF8000240[13:13] = 0x00000000U
12833 // .. ==> MASK : 0x00002000U VAL : 0x00000000U
12834 // .. FPGA_FMSW0_RST = 0
12835 // .. ==> 0XF8000240[12:12] = 0x00000000U
12836 // .. ==> MASK : 0x00001000U VAL : 0x00000000U
12837 // .. FPGA_DMA3_RST = 0
12838 // .. ==> 0XF8000240[11:11] = 0x00000000U
12839 // .. ==> MASK : 0x00000800U VAL : 0x00000000U
12840 // .. FPGA_DMA2_RST = 0
12841 // .. ==> 0XF8000240[10:10] = 0x00000000U
12842 // .. ==> MASK : 0x00000400U VAL : 0x00000000U
12843 // .. FPGA_DMA1_RST = 0
12844 // .. ==> 0XF8000240[9:9] = 0x00000000U
12845 // .. ==> MASK : 0x00000200U VAL : 0x00000000U
12846 // .. FPGA_DMA0_RST = 0
12847 // .. ==> 0XF8000240[8:8] = 0x00000000U
12848 // .. ==> MASK : 0x00000100U VAL : 0x00000000U
12850 // .. ==> 0XF8000240[7:4] = 0x00000000U
12851 // .. ==> MASK : 0x000000F0U VAL : 0x00000000U
12852 // .. FPGA3_OUT_RST = 0
12853 // .. ==> 0XF8000240[3:3] = 0x00000000U
12854 // .. ==> MASK : 0x00000008U VAL : 0x00000000U
12855 // .. FPGA2_OUT_RST = 0
12856 // .. ==> 0XF8000240[2:2] = 0x00000000U
12857 // .. ==> MASK : 0x00000004U VAL : 0x00000000U
12858 // .. FPGA1_OUT_RST = 0
12859 // .. ==> 0XF8000240[1:1] = 0x00000000U
12860 // .. ==> MASK : 0x00000002U VAL : 0x00000000U
12861 // .. FPGA0_OUT_RST = 0
12862 // .. ==> 0XF8000240[0:0] = 0x00000000U
12863 // .. ==> MASK : 0x00000001U VAL : 0x00000000U
12865 EMIT_MASKWRITE(0XF8000240, 0xFFFFFFFFU ,0x00000000U),
12866 // .. FINISH: FPGA RESETS TO 0
12867 // .. START: AFI REGISTERS
12868 // .. .. START: AFI0 REGISTERS
12869 // .. .. FINISH: AFI0 REGISTERS
12870 // .. .. START: AFI1 REGISTERS
12871 // .. .. FINISH: AFI1 REGISTERS
12872 // .. .. START: AFI2 REGISTERS
12873 // .. .. FINISH: AFI2 REGISTERS
12874 // .. .. START: AFI3 REGISTERS
12875 // .. .. FINISH: AFI3 REGISTERS
12876 // .. FINISH: AFI REGISTERS
12877 // .. START: LOCK IT BACK
12878 // .. LOCK_KEY = 0X767B
12879 // .. ==> 0XF8000004[15:0] = 0x0000767BU
12880 // .. ==> MASK : 0x0000FFFFU VAL : 0x0000767BU
12882 EMIT_MASKWRITE(0XF8000004, 0x0000FFFFU ,0x0000767BU),
12883 // .. FINISH: LOCK IT BACK
12891 unsigned long ps7_debug_1_0[] = {
12893 // .. START: CROSS TRIGGER CONFIGURATIONS
12894 // .. .. START: UNLOCKING CTI REGISTERS
12895 // .. .. KEY = 0XC5ACCE55
12896 // .. .. ==> 0XF8898FB0[31:0] = 0xC5ACCE55U
12897 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
12899 EMIT_MASKWRITE(0XF8898FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12900 // .. .. KEY = 0XC5ACCE55
12901 // .. .. ==> 0XF8899FB0[31:0] = 0xC5ACCE55U
12902 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
12904 EMIT_MASKWRITE(0XF8899FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12905 // .. .. KEY = 0XC5ACCE55
12906 // .. .. ==> 0XF8809FB0[31:0] = 0xC5ACCE55U
12907 // .. .. ==> MASK : 0xFFFFFFFFU VAL : 0xC5ACCE55U
12909 EMIT_MASKWRITE(0XF8809FB0, 0xFFFFFFFFU ,0xC5ACCE55U),
12910 // .. .. FINISH: UNLOCKING CTI REGISTERS
12911 // .. .. START: ENABLING CTI MODULES AND CHANNELS
12912 // .. .. FINISH: ENABLING CTI MODULES AND CHANNELS
12913 // .. .. START: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
12914 // .. .. FINISH: MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS
12915 // .. FINISH: CROSS TRIGGER CONFIGURATIONS
12924 #include "xil_io.h"
12925 #define PS7_MASK_POLL_TIME 100000000
12928 getPS7MessageInfo(unsigned key) {
12930 char* err_msg = "";
12932 case PS7_INIT_SUCCESS: err_msg = "PS7 initialization successful"; break;
12933 case PS7_INIT_CORRUPT: err_msg = "PS7 init Data Corrupted"; break;
12934 case PS7_INIT_TIMEOUT: err_msg = "PS7 init mask poll timeout"; break;
12935 case PS7_POLL_FAILED_DDR_INIT: err_msg = "Mask Poll failed for DDR Init"; break;
12936 case PS7_POLL_FAILED_DMA: err_msg = "Mask Poll failed for PLL Init"; break;
12937 case PS7_POLL_FAILED_PLL: err_msg = "Mask Poll failed for DMA done bit"; break;
12938 default: err_msg = "Undefined error status"; break;
12945 ps7GetSiliconVersion () {
12946 // Read PS version from MCTRL register [31:28]
12947 unsigned long mask = 0xF0000000;
12948 unsigned long *addr = (unsigned long*) 0XF8007080;
12949 unsigned long ps_version = (*addr & mask) >> 28;
12953 void mask_write (unsigned long add , unsigned long mask, unsigned long val ) {
12954 volatile unsigned long *addr = (volatile unsigned long*) add;
12955 *addr = ( val & mask ) | ( *addr & ~mask);
12956 //xil_printf("MaskWrite : 0x%x--> 0x%x \n \r" ,add, *addr);
12960 int mask_poll(unsigned long add , unsigned long mask ) {
12961 volatile unsigned long *addr = (volatile unsigned long*) add;
12963 while (!(*addr & mask)) {
12964 if (i == PS7_MASK_POLL_TIME) {
12970 //xil_printf("MaskPoll : 0x%x --> 0x%x \n \r" , add, *addr);
12973 unsigned long mask_read(unsigned long add , unsigned long mask ) {
12974 volatile unsigned long *addr = (volatile unsigned long*) add;
12975 unsigned long val = (*addr & mask);
12976 //xil_printf("MaskRead : 0x%x --> 0x%x \n \r" , add, val);
12983 ps7_config(unsigned long * ps7_config_init)
12985 unsigned long *ptr = ps7_config_init;
12987 unsigned long opcode; // current instruction ..
12988 unsigned long args[16]; // no opcode has so many args ...
12989 int numargs; // number of arguments of this instruction
12990 int j; // general purpose index
12992 volatile unsigned long *addr; // some variable to make code readable
12993 unsigned long val,mask; // some variable to make code readable
12995 int finish = -1 ; // loop while this is negative !
12996 int i = 0; // Timeout variable
12998 while( finish < 0 ) {
12999 numargs = ptr[0] & 0xF;
13000 opcode = ptr[0] >> 4;
13002 for( j = 0 ; j < numargs ; j ++ )
13003 args[j] = ptr[j+1];
13004 ptr += numargs + 1;
13007 switch ( opcode ) {
13010 finish = PS7_INIT_SUCCESS;
13014 addr = (unsigned long*) args[0];
13019 addr = (unsigned long*) args[0];
13024 case OPCODE_MASKWRITE:
13025 addr = (unsigned long*) args[0];
13028 *addr = ( val & mask ) | ( *addr & ~mask);
13031 case OPCODE_MASKPOLL:
13032 addr = (unsigned long*) args[0];
13035 while (!(*addr & mask)) {
13036 if (i == PS7_MASK_POLL_TIME) {
13037 finish = PS7_INIT_TIMEOUT;
13043 case OPCODE_MASKDELAY:
13044 addr = (unsigned long*) args[0];
13046 int delay = get_number_of_cycles_for_delay(mask);
13047 perf_reset_and_start_timer();
13048 while ((*addr < delay)) {
13052 finish = PS7_INIT_CORRUPT;
13059 unsigned long *ps7_mio_init_data = ps7_mio_init_data_3_0;
13060 unsigned long *ps7_pll_init_data = ps7_pll_init_data_3_0;
13061 unsigned long *ps7_clock_init_data = ps7_clock_init_data_3_0;
13062 unsigned long *ps7_ddr_init_data = ps7_ddr_init_data_3_0;
13063 unsigned long *ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
13068 // Get the PS_VERSION on run time
13069 unsigned long si_ver = ps7GetSiliconVersion ();
13071 if (si_ver == PCW_SILICON_VERSION_1) {
13072 ret = ps7_config (ps7_post_config_1_0);
13073 if (ret != PS7_INIT_SUCCESS) return ret;
13074 } else if (si_ver == PCW_SILICON_VERSION_2) {
13075 ret = ps7_config (ps7_post_config_2_0);
13076 if (ret != PS7_INIT_SUCCESS) return ret;
13078 ret = ps7_config (ps7_post_config_3_0);
13079 if (ret != PS7_INIT_SUCCESS) return ret;
13081 return PS7_INIT_SUCCESS;
13087 // Get the PS_VERSION on run time
13088 unsigned long si_ver = ps7GetSiliconVersion ();
13090 if (si_ver == PCW_SILICON_VERSION_1) {
13091 ret = ps7_config (ps7_debug_1_0);
13092 if (ret != PS7_INIT_SUCCESS) return ret;
13093 } else if (si_ver == PCW_SILICON_VERSION_2) {
13094 ret = ps7_config (ps7_debug_2_0);
13095 if (ret != PS7_INIT_SUCCESS) return ret;
13097 ret = ps7_config (ps7_debug_3_0);
13098 if (ret != PS7_INIT_SUCCESS) return ret;
13100 return PS7_INIT_SUCCESS;
13107 // Get the PS_VERSION on run time
13108 unsigned long si_ver = ps7GetSiliconVersion ();
13112 if (si_ver == PCW_SILICON_VERSION_1) {
13113 ps7_mio_init_data = ps7_mio_init_data_1_0;
13114 ps7_pll_init_data = ps7_pll_init_data_1_0;
13115 ps7_clock_init_data = ps7_clock_init_data_1_0;
13116 ps7_ddr_init_data = ps7_ddr_init_data_1_0;
13117 ps7_peripherals_init_data = ps7_peripherals_init_data_1_0;
13120 } else if (si_ver == PCW_SILICON_VERSION_2) {
13121 ps7_mio_init_data = ps7_mio_init_data_2_0;
13122 ps7_pll_init_data = ps7_pll_init_data_2_0;
13123 ps7_clock_init_data = ps7_clock_init_data_2_0;
13124 ps7_ddr_init_data = ps7_ddr_init_data_2_0;
13125 ps7_peripherals_init_data = ps7_peripherals_init_data_2_0;
13129 ps7_mio_init_data = ps7_mio_init_data_3_0;
13130 ps7_pll_init_data = ps7_pll_init_data_3_0;
13131 ps7_clock_init_data = ps7_clock_init_data_3_0;
13132 ps7_ddr_init_data = ps7_ddr_init_data_3_0;
13133 ps7_peripherals_init_data = ps7_peripherals_init_data_3_0;
13138 ret = ps7_config (ps7_mio_init_data);
13139 if (ret != PS7_INIT_SUCCESS) return ret;
13142 ret = ps7_config (ps7_pll_init_data);
13143 if (ret != PS7_INIT_SUCCESS) return ret;
13146 ret = ps7_config (ps7_clock_init_data);
13147 if (ret != PS7_INIT_SUCCESS) return ret;
13150 ret = ps7_config (ps7_ddr_init_data);
13151 if (ret != PS7_INIT_SUCCESS) return ret;
13155 // Peripherals init
13156 ret = ps7_config (ps7_peripherals_init_data);
13157 if (ret != PS7_INIT_SUCCESS) return ret;
13158 //xil_printf ("\n PCW Silicon Version : %d.0", pcw_ver);
13159 return PS7_INIT_SUCCESS;
13165 /* For delay calculation using global timer */
13168 void perf_start_clock(void)
13170 *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = ((1 << 0) | // Timer Enable
13171 (1 << 3) | // Auto-increment
13172 (0 << 8) // Pre-scale
13176 /* stop timer and reset timer count regs */
13177 void perf_reset_clock(void)
13179 perf_disable_clock();
13180 *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_L32 = 0;
13181 *(volatile unsigned int*)SCU_GLOBAL_TIMER_COUNT_U32 = 0;
13184 /* Compute mask for given delay in miliseconds*/
13185 int get_number_of_cycles_for_delay(unsigned int delay)
13187 // GTC is always clocked at 1/2 of the CPU frequency (CPU_3x2x)
13188 return (APU_FREQ*delay/(2*1000));
13193 void perf_disable_clock(void)
13195 *(volatile unsigned int*)SCU_GLOBAL_TIMER_CONTROL = 0;
13198 void perf_reset_and_start_timer()
13200 perf_reset_clock();
13201 perf_start_clock();