]> git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_A9_Zynq_ZC702/ZC702_hw_platform/ps7_init.html
Remove obsolete MPU demos.
[freertos] / FreeRTOS / Demo / CORTEX_A9_Zynq_ZC702 / ZC702_hw_platform / ps7_init.html
1 <!DOCTYPE html PUBLIC "-//W3C//DTD HTML 4.0//EN" "http://www.w3.org/TR/REC-html40/strict.dtd">
2 <html lang="en">
3 <head>
4 <meta http-equiv="content-type" content="text/html;charset=UTF-8">
5 <title>Zynq PS configuration detail</title>
6 <style type="text/css">.sitename {    background-color: #EEE;border:2px ridge #FFCF01;color: #B20838;       font-size:22px;       font-style:oblique;       font-weight:bold;margin:0px 0px 10px 0px;padding:5px 0px;        text-align:center;        z-index: 3;        -moz-border-radius: 10px;        -webkit-border-radius: 10px;        -khtml-border-radius: 10px;        border-radius: 10px;}.navpath {color: #FFCF01;       font-size:8px;padding: 7px 2px 2px 11px;         text-transform: capitalize;         z-index:2;}.navbar {    background-color: #B20838;    background-color: #EE3424;color: #fff;border: 1px solid #000;        border-left: 0px solid #000;        border-right: 0px solid #000;        font-family: arial, sans-serif;        font-weight: bold;height:50px;       letter-spacing: 2px;       text-transform: uppercase;position:fixed;top:0px;left:0px;right:0px;      z-index: 0;      /*         -moz-border-radius: 10px;         -webkit-border-radius: 10px;         -khtml-border-radius: 10px;         border-radius: 10px;       */}.navlink_container {    text-align:center;position: absolute;bottom:-1px;}.navbar a {color: #FFF;}.navbar a:hover {color: #EC891D;}.navbar ul {    margin-left: 0px;height: 70px;overflow: hidden;}.navbar li {    background-color: #B20838;padding: 4px 400px 4px 400px;float: left;       font-size:24px;width: 800px;}.navbar li:hover {    background-color: #000;color: #eee;}.navbar li#last {    padding-right: 10px;    border-right: 1px solid #050505;    background-image: none;}.nav_splash {width: 80%;float:right;      z-index: 0;}.search_form {position:fixed;top:25px;right:5px;      z-index:2;}.action_tray {padding:5px;position: fixed;top: 57px;width: 210px;}.action_tray_header {    text-align: center;    background-color: #DDD;border: 2px groove #FFCF01;        margin-bottom: 10px;        -moz-border-radius: 10px;        -webkit-border-radius: 10px;        -khtml-border-radius: 10px;        border-radius: 10px;}.action_tray_header:hover {    background-color: #eee;}.action_container {padding:10px 5px;        text-align: center;}.action {    background-color: #FFF;border: 1px outset #B20838;padding: 5px 0px;         font-weight:bolder;         margin-bottom: 2px;         -moz-border-radius: 7px;         -webkit-border-radius: 7px;         -khtml-border-radius: 7px;         border-radius: 7px;         text-transform:uppercase;color: #B20838; }.action:hover {border: 1px inset #000;        background-color: #FFCF01;color: #000;}.content_container {    background-color:#fff;border: 0px solid #000;        border-left: 1px solid #000;color: #000;overflow:auto;padding: 10px;position:fixed;left: 224px;top: 52px;right: 0px;bottom:0px;       text-align: left;       padding-right:25px;       z-index:1;}.SelectButtons {    background-color:white;    border-width:1px 1px 1px 1px;    border-style:solid;    border-color:black;margin:10px 10px 10px 0px;       z-index:2;       -moz-border-radius: 5px;       -webkit-border-radius: 5px;       -khtml-border-radius: 5px;       border-radius: 5px;       font-weight:bold;}address {    margin-top: 1em;    padding-top: 1em;    border-top: thin dotted     }.viewButtons {    background-color:#F3F781;    border-width:1px 1px 1px 1px;    border-style:solid;    border-color:black;margin:10px 0px 10px 0px;       z-index:2;       -moz-border-radius: 5px;       -webkit-border-radius: 5px;       -khtml-border-radius: 5px;       border-radius: 5px;       font-weight:bold;}address {    margin-top: 1em;    padding-top: 1em;    border-top: thin dotted }.db_selector {margin:10px 0px 10px 0px;}.db_selector_title {    background-color: #00FFFF;border: 1px solid #000;        margin-bottom:5px;        font-weight:bold;padding:5px 3px;        -moz-border-radius: 5px;        -webkit-border-radius: 5px;        -khtml-border-radius: 5px;        border-radius: 5px;}select {    background-color: #FFEFC0;    font-weight:bolder;padding:3px;        -moz-border-radius: 5px;        -webkit-border-radius: 5px;        -khtml-border-radius: 5px;        border-radius: 5px;}select:hover {           background-color: #AFEFF0;       }</style>
7 <script type="text/javascript" language="JavaScript">function ChangeSilRegLink(id) {        var ver=document.getElementById(id).value;         if (ver == "Silicon3.0") {            document.getElementById("MIO_Registers").href="#ps7_mio_init_data_3_0";            document.getElementById("PLL_Registers").href="#ps7_pll_init_data_3_0";            document.getElementById("Clock_Registers").href="#ps7_clock_init_data_3_0";            document.getElementById("DDR_Registers").href="#ps7_ddr_init_data_3_0";            document.getElementById("Peri_Registers").href="#ps7_peripherals_init_data_3_0";            window.location = '#ps7_mio_init_data_3_0';        } else if (ver == "Silicon2.0") {            document.getElementById("MIO_Registers").href="#ps7_mio_init_data_2_0";            document.getElementById("PLL_Registers").href="#ps7_pll_init_data_2_0";            document.getElementById("Clock_Registers").href="#ps7_clock_init_data_2_0";            document.getElementById("DDR_Registers").href="#ps7_ddr_init_data_2_0";            document.getElementById("Peri_Registers").href="#ps7_peripherals_init_data_2_0";            window.location = '#ps7_mio_init_data_2_0';        } else {            document.getElementById("MIO_Registers").href="#ps7_mio_init_data_1_0";            document.getElementById("PLL_Registers").href="#ps7_pll_init_data_1_0";            document.getElementById("Clock_Registers").href="#ps7_clock_init_data_1_0";            document.getElementById("DDR_Registers").href="#ps7_ddr_init_data_1_0";            document.getElementById("Peri_Registers").href="#ps7_peripherals_init_data_1_0";            window.location = '#ps7_mio_init_data_1_0';        }}</script>
8 <body>
9 <DIV class="navbar">
10 <DIV class="navlink_container">
11 <A id="Summary" href="#">
12 <li>
13 <DIV class="navlink">Zynq PS Register Summary Viewer
14 </DIV>
15 </li>
16 </A>
17 </DIV>
18 </DIV>
19 <DIV class="action_tray">
20 <A id="Report" href="#">
21 <DIV class="sitename">Zynq PS7 Summary Report
22 </DIV>
23 </A>
24 <DIV class="viewButtons">User Configurations
25 </DIV>
26 <DIV class="viewButtons">
27 <A id="MIO_Configurations" href="#ZynqPerTab">
28 <DIV class="viewButtonHalf">MIO Configurations
29 </DIV>
30 </A>
31 <HR class="action_separator">
32 <A id="CLK_Configurations" href="#ClockInfoTab">
33 <DIV class="viewButtonHalf">CLK Configurations
34 </DIV>
35 </A>
36 <HR class="action_separator">
37 <A id="DDR_Configurations" href="#DDRInfoTab">
38 <DIV class="viewButtonHalf">DDR Configurations
39 </DIV>
40 </A>
41 <HR class="action_separator">
42 <A id="SMC_Configurations" href="#SMCInfoTab">
43 <DIV class="viewButtonHalf">SMC Configurations
44 </DIV>
45 </A>
46 </DIV>
47 <DIV class="db_selector">
48 <DIV class="db_selector_title">Select Version:
49 <select id="db_selection" class="db_selection" onChange="ChangeSilRegLink(this.id)" width="210" style="width: 210px">
50 <option value="Silicon3.0">Silicon 3.0</option>
51 <option value="Silicon2.0">Silicon 2.0</option>
52 <option value="Silicon1.0">Silicon 1.0</option>
53 </select>
54 </DIV>
55 </DIV>
56 <DIV class="viewButtons">Zynq Register View
57 </DIV>
58 <DIV class="action_container">
59 <A id="MIO_Registers" href="#ps7_mio_init_data_3_0">
60 <DIV class="action">MIO Registers
61 </DIV>
62 </A>
63 <A id="PLL_Registers" href="#ps7_pll_init_data_3_0">
64 <DIV class="action">PLL Registers
65 </DIV>
66 </A>
67 <A id="Clock_Registers" href="#ps7_clock_init_data_3_0">
68 <DIV class="action">Clock Registers
69 </DIV>
70 </A>
71 <A id="DDR_Registers" href="#ps7_ddr_init_data_3_0">
72 <DIV class="action">DDR Registers
73 </DIV>
74 </A>
75 <A id="Peri_Registers" href="#ps7_peripherals_init_data_3_0">
76 <DIV class="action">Peripherals Registers
77 </DIV>
78 </A>
79 </DIV>
80 <DIV class="content_container">This design is targeted for 7z020 board (part number: 7z020clg484-1)
81
82 <br>
83 <H1>Zynq Design Summary</H1>
84 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
85 <TR valign="top">
86 <TD width=20% BGCOLOR=#C0C0FF>
87 <B>Device</B>
88 </TD>
89 <TD width=80% BGCOLOR=#E6E6E6>
90 7z020
91 </TD>
92 </TR>
93 <TR valign="top">
94 <TD width=20% BGCOLOR=#C0C0FF>
95 <B>SpeedGrade</B>
96 </TD>
97 <TD width=80% BGCOLOR=#E6E6E6>
98 -1
99 </TD>
100 </TR>
101 <TR valign="top">
102 <TD width=20% BGCOLOR=#C0C0FF>
103 <B>Part</B>
104 </TD>
105 <TD width=80% BGCOLOR=#E6E6E6>
106 7z020clg484-1
107 </TD>
108 </TR>
109 <TR valign="top">
110 <TD width=20% BGCOLOR=#C0C0FF>
111 <B>Description</B>
112 </TD>
113 <TD width=80% BGCOLOR=#E6E6E6>
114 Zynq PS Configuration Report with register details
115 </TD>
116 </TR>
117 <TR valign="top">
118 <TD width=20% BGCOLOR=#C0C0FF>
119 <B>Vendor</B>
120 </TD>
121 <TD width=80% BGCOLOR=#E6E6E6>
122 Xilinx
123 </TD>
124 </TR>
125 </TABLE>
126 <H2><a name="ZynqPerTab">MIO Table View</a></H2>
127 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
128 <TR valign="top">
129 <TD width=10% BGCOLOR=#C0C0FF>
130 <B>MIO Pin</B>
131 </TD>
132 <TD width=10% BGCOLOR=#C0C0FF>
133 <B>Peripheral</B>
134 </TD>
135 <TD width=10% BGCOLOR=#C0C0FF>
136 <B>Signal</B>
137 </TD>
138 <TD width=10% BGCOLOR=#C0C0FF>
139 <B>IO Type</B>
140 </TD>
141 <TD width=10% BGCOLOR=#C0C0FF>
142 <B>Speed</B>
143 </TD>
144 <TD width=10% BGCOLOR=#C0C0FF>
145 <B>Pullup</B>
146 </TD>
147 <TD width=10% BGCOLOR=#C0C0FF>
148 <B>Direction</B>
149 </TD>
150 </TR>
151 <TR valign="top">
152 <TD width=10% BGCOLOR=#FBF5EF>
153 <B>MIO 0</B>
154 </TD>
155 <TD width=10% BGCOLOR=#FBF5EF>
156 SD 0
157 </TD>
158 <TD width=10% BGCOLOR=#FBF5EF>
159 cd
160 </TD>
161 <TD width=10% BGCOLOR=#FBF5EF>
162 LVCMOS 1.8V
163 </TD>
164 <TD width=10% BGCOLOR=#FBF5EF>
165 slow
166 </TD>
167 <TD width=10% BGCOLOR=#FBF5EF>
168 enabled
169 </TD>
170 <TD width=10% BGCOLOR=#FBF5EF>
171 in
172 </TD>
173 </TR>
174 <TR valign="top">
175 <TD width=10% BGCOLOR=#FBF5EF>
176 <B>MIO 1</B>
177 </TD>
178 <TD width=10% BGCOLOR=#FBF5EF>
179 Quad SPI Flash
180 </TD>
181 <TD width=10% BGCOLOR=#FBF5EF>
182 qspi0_ss_b
183 </TD>
184 <TD width=10% BGCOLOR=#FBF5EF>
185 LVCMOS 1.8V
186 </TD>
187 <TD width=10% BGCOLOR=#FBF5EF>
188 slow
189 </TD>
190 <TD width=10% BGCOLOR=#FBF5EF>
191 enabled
192 </TD>
193 <TD width=10% BGCOLOR=#FBF5EF>
194 out
195 </TD>
196 </TR>
197 <TR valign="top">
198 <TD width=10% BGCOLOR=#FBF5EF>
199 <B>MIO 2</B>
200 </TD>
201 <TD width=10% BGCOLOR=#FBF5EF>
202 Quad SPI Flash
203 </TD>
204 <TD width=10% BGCOLOR=#FBF5EF>
205 qspi0_io[0]
206 </TD>
207 <TD width=10% BGCOLOR=#FBF5EF>
208 LVCMOS 1.8V
209 </TD>
210 <TD width=10% BGCOLOR=#FBF5EF>
211 slow
212 </TD>
213 <TD width=10% BGCOLOR=#FBF5EF>
214 disabled
215 </TD>
216 <TD width=10% BGCOLOR=#FBF5EF>
217 inout
218 </TD>
219 </TR>
220 <TR valign="top">
221 <TD width=10% BGCOLOR=#FBF5EF>
222 <B>MIO 3</B>
223 </TD>
224 <TD width=10% BGCOLOR=#FBF5EF>
225 Quad SPI Flash
226 </TD>
227 <TD width=10% BGCOLOR=#FBF5EF>
228 qspi0_io[1]
229 </TD>
230 <TD width=10% BGCOLOR=#FBF5EF>
231 LVCMOS 1.8V
232 </TD>
233 <TD width=10% BGCOLOR=#FBF5EF>
234 slow
235 </TD>
236 <TD width=10% BGCOLOR=#FBF5EF>
237 disabled
238 </TD>
239 <TD width=10% BGCOLOR=#FBF5EF>
240 inout
241 </TD>
242 </TR>
243 <TR valign="top">
244 <TD width=10% BGCOLOR=#FBF5EF>
245 <B>MIO 4</B>
246 </TD>
247 <TD width=10% BGCOLOR=#FBF5EF>
248 Quad SPI Flash
249 </TD>
250 <TD width=10% BGCOLOR=#FBF5EF>
251 qspi0_io[2]
252 </TD>
253 <TD width=10% BGCOLOR=#FBF5EF>
254 LVCMOS 1.8V
255 </TD>
256 <TD width=10% BGCOLOR=#FBF5EF>
257 slow
258 </TD>
259 <TD width=10% BGCOLOR=#FBF5EF>
260 disabled
261 </TD>
262 <TD width=10% BGCOLOR=#FBF5EF>
263 inout
264 </TD>
265 </TR>
266 <TR valign="top">
267 <TD width=10% BGCOLOR=#FBF5EF>
268 <B>MIO 5</B>
269 </TD>
270 <TD width=10% BGCOLOR=#FBF5EF>
271 Quad SPI Flash
272 </TD>
273 <TD width=10% BGCOLOR=#FBF5EF>
274 qspi0_io[3]
275 </TD>
276 <TD width=10% BGCOLOR=#FBF5EF>
277 LVCMOS 1.8V
278 </TD>
279 <TD width=10% BGCOLOR=#FBF5EF>
280 slow
281 </TD>
282 <TD width=10% BGCOLOR=#FBF5EF>
283 disabled
284 </TD>
285 <TD width=10% BGCOLOR=#FBF5EF>
286 inout
287 </TD>
288 </TR>
289 <TR valign="top">
290 <TD width=10% BGCOLOR=#FBF5EF>
291 <B>MIO 6</B>
292 </TD>
293 <TD width=10% BGCOLOR=#FBF5EF>
294 Quad SPI Flash
295 </TD>
296 <TD width=10% BGCOLOR=#FBF5EF>
297 qspi0_sclk
298 </TD>
299 <TD width=10% BGCOLOR=#FBF5EF>
300 LVCMOS 1.8V
301 </TD>
302 <TD width=10% BGCOLOR=#FBF5EF>
303 slow
304 </TD>
305 <TD width=10% BGCOLOR=#FBF5EF>
306 disabled
307 </TD>
308 <TD width=10% BGCOLOR=#FBF5EF>
309 out
310 </TD>
311 </TR>
312 <TR valign="top">
313 <TD width=10% BGCOLOR=#FBF5EF>
314 <B>MIO 7</B>
315 </TD>
316 <TD width=10% BGCOLOR=#FBF5EF>
317 USB Reset
318 </TD>
319 <TD width=10% BGCOLOR=#FBF5EF>
320 reset
321 </TD>
322 <TD width=10% BGCOLOR=#FBF5EF>
323 LVCMOS 1.8V
324 </TD>
325 <TD width=10% BGCOLOR=#FBF5EF>
326 slow
327 </TD>
328 <TD width=10% BGCOLOR=#FBF5EF>
329 disabled
330 </TD>
331 <TD width=10% BGCOLOR=#FBF5EF>
332 out
333 </TD>
334 </TR>
335 <TR valign="top">
336 <TD width=10% BGCOLOR=#FBF5EF>
337 <B>MIO 8</B>
338 </TD>
339 <TD width=10% BGCOLOR=#FBF5EF>
340 Quad SPI Flash
341 </TD>
342 <TD width=10% BGCOLOR=#FBF5EF>
343 qspi_fbclk
344 </TD>
345 <TD width=10% BGCOLOR=#FBF5EF>
346 LVCMOS 1.8V
347 </TD>
348 <TD width=10% BGCOLOR=#FBF5EF>
349 slow
350 </TD>
351 <TD width=10% BGCOLOR=#FBF5EF>
352 disabled
353 </TD>
354 <TD width=10% BGCOLOR=#FBF5EF>
355 out
356 </TD>
357 </TR>
358 <TR valign="top">
359 <TD width=10% BGCOLOR=#FBF5EF>
360 <B>MIO 9</B>
361 </TD>
362 <TD width=10% BGCOLOR=#FBF5EF>
363 GPIO
364 </TD>
365 <TD width=10% BGCOLOR=#FBF5EF>
366 gpio[9]
367 </TD>
368 <TD width=10% BGCOLOR=#FBF5EF>
369 LVCMOS 1.8V
370 </TD>
371 <TD width=10% BGCOLOR=#FBF5EF>
372 slow
373 </TD>
374 <TD width=10% BGCOLOR=#FBF5EF>
375 enabled
376 </TD>
377 <TD width=10% BGCOLOR=#FBF5EF>
378 inout
379 </TD>
380 </TR>
381 <TR valign="top">
382 <TD width=10% BGCOLOR=#FBF5EF>
383 <B>MIO 10</B>
384 </TD>
385 <TD width=10% BGCOLOR=#FBF5EF>
386 GPIO
387 </TD>
388 <TD width=10% BGCOLOR=#FBF5EF>
389 gpio[10]
390 </TD>
391 <TD width=10% BGCOLOR=#FBF5EF>
392 LVCMOS 1.8V
393 </TD>
394 <TD width=10% BGCOLOR=#FBF5EF>
395 slow
396 </TD>
397 <TD width=10% BGCOLOR=#FBF5EF>
398 enabled
399 </TD>
400 <TD width=10% BGCOLOR=#FBF5EF>
401 inout
402 </TD>
403 </TR>
404 <TR valign="top">
405 <TD width=10% BGCOLOR=#FBF5EF>
406 <B>MIO 11</B>
407 </TD>
408 <TD width=10% BGCOLOR=#FBF5EF>
409 ENET Reset
410 </TD>
411 <TD width=10% BGCOLOR=#FBF5EF>
412 reset
413 </TD>
414 <TD width=10% BGCOLOR=#FBF5EF>
415 LVCMOS 1.8V
416 </TD>
417 <TD width=10% BGCOLOR=#FBF5EF>
418 slow
419 </TD>
420 <TD width=10% BGCOLOR=#FBF5EF>
421 enabled
422 </TD>
423 <TD width=10% BGCOLOR=#FBF5EF>
424 out
425 </TD>
426 </TR>
427 <TR valign="top">
428 <TD width=10% BGCOLOR=#FBF5EF>
429 <B>MIO 12</B>
430 </TD>
431 <TD width=10% BGCOLOR=#FBF5EF>
432 GPIO
433 </TD>
434 <TD width=10% BGCOLOR=#FBF5EF>
435 gpio[12]
436 </TD>
437 <TD width=10% BGCOLOR=#FBF5EF>
438 LVCMOS 1.8V
439 </TD>
440 <TD width=10% BGCOLOR=#FBF5EF>
441 slow
442 </TD>
443 <TD width=10% BGCOLOR=#FBF5EF>
444 enabled
445 </TD>
446 <TD width=10% BGCOLOR=#FBF5EF>
447 inout
448 </TD>
449 </TR>
450 <TR valign="top">
451 <TD width=10% BGCOLOR=#FBF5EF>
452 <B>MIO 13</B>
453 </TD>
454 <TD width=10% BGCOLOR=#FBF5EF>
455 I2C Reset
456 </TD>
457 <TD width=10% BGCOLOR=#FBF5EF>
458 reset
459 </TD>
460 <TD width=10% BGCOLOR=#FBF5EF>
461 LVCMOS 1.8V
462 </TD>
463 <TD width=10% BGCOLOR=#FBF5EF>
464 slow
465 </TD>
466 <TD width=10% BGCOLOR=#FBF5EF>
467 enabled
468 </TD>
469 <TD width=10% BGCOLOR=#FBF5EF>
470 out
471 </TD>
472 </TR>
473 <TR valign="top">
474 <TD width=10% BGCOLOR=#FBF5EF>
475 <B>MIO 14</B>
476 </TD>
477 <TD width=10% BGCOLOR=#FBF5EF>
478 GPIO
479 </TD>
480 <TD width=10% BGCOLOR=#FBF5EF>
481 gpio[14]
482 </TD>
483 <TD width=10% BGCOLOR=#FBF5EF>
484 LVCMOS 1.8V
485 </TD>
486 <TD width=10% BGCOLOR=#FBF5EF>
487 slow
488 </TD>
489 <TD width=10% BGCOLOR=#FBF5EF>
490 enabled
491 </TD>
492 <TD width=10% BGCOLOR=#FBF5EF>
493 inout
494 </TD>
495 </TR>
496 <TR valign="top">
497 <TD width=10% BGCOLOR=#FBF5EF>
498 <B>MIO 15</B>
499 </TD>
500 <TD width=10% BGCOLOR=#FBF5EF>
501 SD 0
502 </TD>
503 <TD width=10% BGCOLOR=#FBF5EF>
504 wp
505 </TD>
506 <TD width=10% BGCOLOR=#FBF5EF>
507 LVCMOS 1.8V
508 </TD>
509 <TD width=10% BGCOLOR=#FBF5EF>
510 slow
511 </TD>
512 <TD width=10% BGCOLOR=#FBF5EF>
513 enabled
514 </TD>
515 <TD width=10% BGCOLOR=#FBF5EF>
516 in
517 </TD>
518 </TR>
519 <TR valign="top">
520 <TD width=10% BGCOLOR=#FBF5EF>
521 <B>MIO 16</B>
522 </TD>
523 <TD width=10% BGCOLOR=#FBF5EF>
524 Enet 0
525 </TD>
526 <TD width=10% BGCOLOR=#FBF5EF>
527 tx_clk
528 </TD>
529 <TD width=10% BGCOLOR=#FBF5EF>
530 HSTL 1.8V
531 </TD>
532 <TD width=10% BGCOLOR=#FBF5EF>
533 slow
534 </TD>
535 <TD width=10% BGCOLOR=#FBF5EF>
536 disabled
537 </TD>
538 <TD width=10% BGCOLOR=#FBF5EF>
539 out
540 </TD>
541 </TR>
542 <TR valign="top">
543 <TD width=10% BGCOLOR=#FBF5EF>
544 <B>MIO 17</B>
545 </TD>
546 <TD width=10% BGCOLOR=#FBF5EF>
547 Enet 0
548 </TD>
549 <TD width=10% BGCOLOR=#FBF5EF>
550 txd[0]
551 </TD>
552 <TD width=10% BGCOLOR=#FBF5EF>
553 HSTL 1.8V
554 </TD>
555 <TD width=10% BGCOLOR=#FBF5EF>
556 slow
557 </TD>
558 <TD width=10% BGCOLOR=#FBF5EF>
559 disabled
560 </TD>
561 <TD width=10% BGCOLOR=#FBF5EF>
562 out
563 </TD>
564 </TR>
565 <TR valign="top">
566 <TD width=10% BGCOLOR=#FBF5EF>
567 <B>MIO 18</B>
568 </TD>
569 <TD width=10% BGCOLOR=#FBF5EF>
570 Enet 0
571 </TD>
572 <TD width=10% BGCOLOR=#FBF5EF>
573 txd[1]
574 </TD>
575 <TD width=10% BGCOLOR=#FBF5EF>
576 HSTL 1.8V
577 </TD>
578 <TD width=10% BGCOLOR=#FBF5EF>
579 slow
580 </TD>
581 <TD width=10% BGCOLOR=#FBF5EF>
582 disabled
583 </TD>
584 <TD width=10% BGCOLOR=#FBF5EF>
585 out
586 </TD>
587 </TR>
588 <TR valign="top">
589 <TD width=10% BGCOLOR=#FBF5EF>
590 <B>MIO 19</B>
591 </TD>
592 <TD width=10% BGCOLOR=#FBF5EF>
593 Enet 0
594 </TD>
595 <TD width=10% BGCOLOR=#FBF5EF>
596 txd[2]
597 </TD>
598 <TD width=10% BGCOLOR=#FBF5EF>
599 HSTL 1.8V
600 </TD>
601 <TD width=10% BGCOLOR=#FBF5EF>
602 slow
603 </TD>
604 <TD width=10% BGCOLOR=#FBF5EF>
605 disabled
606 </TD>
607 <TD width=10% BGCOLOR=#FBF5EF>
608 out
609 </TD>
610 </TR>
611 <TR valign="top">
612 <TD width=10% BGCOLOR=#FBF5EF>
613 <B>MIO 20</B>
614 </TD>
615 <TD width=10% BGCOLOR=#FBF5EF>
616 Enet 0
617 </TD>
618 <TD width=10% BGCOLOR=#FBF5EF>
619 txd[3]
620 </TD>
621 <TD width=10% BGCOLOR=#FBF5EF>
622 HSTL 1.8V
623 </TD>
624 <TD width=10% BGCOLOR=#FBF5EF>
625 slow
626 </TD>
627 <TD width=10% BGCOLOR=#FBF5EF>
628 disabled
629 </TD>
630 <TD width=10% BGCOLOR=#FBF5EF>
631 out
632 </TD>
633 </TR>
634 <TR valign="top">
635 <TD width=10% BGCOLOR=#FBF5EF>
636 <B>MIO 21</B>
637 </TD>
638 <TD width=10% BGCOLOR=#FBF5EF>
639 Enet 0
640 </TD>
641 <TD width=10% BGCOLOR=#FBF5EF>
642 tx_ctl
643 </TD>
644 <TD width=10% BGCOLOR=#FBF5EF>
645 HSTL 1.8V
646 </TD>
647 <TD width=10% BGCOLOR=#FBF5EF>
648 slow
649 </TD>
650 <TD width=10% BGCOLOR=#FBF5EF>
651 disabled
652 </TD>
653 <TD width=10% BGCOLOR=#FBF5EF>
654 out
655 </TD>
656 </TR>
657 <TR valign="top">
658 <TD width=10% BGCOLOR=#FBF5EF>
659 <B>MIO 22</B>
660 </TD>
661 <TD width=10% BGCOLOR=#FBF5EF>
662 Enet 0
663 </TD>
664 <TD width=10% BGCOLOR=#FBF5EF>
665 rx_clk
666 </TD>
667 <TD width=10% BGCOLOR=#FBF5EF>
668 HSTL 1.8V
669 </TD>
670 <TD width=10% BGCOLOR=#FBF5EF>
671 slow
672 </TD>
673 <TD width=10% BGCOLOR=#FBF5EF>
674 disabled
675 </TD>
676 <TD width=10% BGCOLOR=#FBF5EF>
677 in
678 </TD>
679 </TR>
680 <TR valign="top">
681 <TD width=10% BGCOLOR=#FBF5EF>
682 <B>MIO 23</B>
683 </TD>
684 <TD width=10% BGCOLOR=#FBF5EF>
685 Enet 0
686 </TD>
687 <TD width=10% BGCOLOR=#FBF5EF>
688 rxd[0]
689 </TD>
690 <TD width=10% BGCOLOR=#FBF5EF>
691 HSTL 1.8V
692 </TD>
693 <TD width=10% BGCOLOR=#FBF5EF>
694 slow
695 </TD>
696 <TD width=10% BGCOLOR=#FBF5EF>
697 disabled
698 </TD>
699 <TD width=10% BGCOLOR=#FBF5EF>
700 in
701 </TD>
702 </TR>
703 <TR valign="top">
704 <TD width=10% BGCOLOR=#FBF5EF>
705 <B>MIO 24</B>
706 </TD>
707 <TD width=10% BGCOLOR=#FBF5EF>
708 Enet 0
709 </TD>
710 <TD width=10% BGCOLOR=#FBF5EF>
711 rxd[1]
712 </TD>
713 <TD width=10% BGCOLOR=#FBF5EF>
714 HSTL 1.8V
715 </TD>
716 <TD width=10% BGCOLOR=#FBF5EF>
717 slow
718 </TD>
719 <TD width=10% BGCOLOR=#FBF5EF>
720 disabled
721 </TD>
722 <TD width=10% BGCOLOR=#FBF5EF>
723 in
724 </TD>
725 </TR>
726 <TR valign="top">
727 <TD width=10% BGCOLOR=#FBF5EF>
728 <B>MIO 25</B>
729 </TD>
730 <TD width=10% BGCOLOR=#FBF5EF>
731 Enet 0
732 </TD>
733 <TD width=10% BGCOLOR=#FBF5EF>
734 rxd[2]
735 </TD>
736 <TD width=10% BGCOLOR=#FBF5EF>
737 HSTL 1.8V
738 </TD>
739 <TD width=10% BGCOLOR=#FBF5EF>
740 slow
741 </TD>
742 <TD width=10% BGCOLOR=#FBF5EF>
743 disabled
744 </TD>
745 <TD width=10% BGCOLOR=#FBF5EF>
746 in
747 </TD>
748 </TR>
749 <TR valign="top">
750 <TD width=10% BGCOLOR=#FBF5EF>
751 <B>MIO 26</B>
752 </TD>
753 <TD width=10% BGCOLOR=#FBF5EF>
754 Enet 0
755 </TD>
756 <TD width=10% BGCOLOR=#FBF5EF>
757 rxd[3]
758 </TD>
759 <TD width=10% BGCOLOR=#FBF5EF>
760 HSTL 1.8V
761 </TD>
762 <TD width=10% BGCOLOR=#FBF5EF>
763 slow
764 </TD>
765 <TD width=10% BGCOLOR=#FBF5EF>
766 disabled
767 </TD>
768 <TD width=10% BGCOLOR=#FBF5EF>
769 in
770 </TD>
771 </TR>
772 <TR valign="top">
773 <TD width=10% BGCOLOR=#FBF5EF>
774 <B>MIO 27</B>
775 </TD>
776 <TD width=10% BGCOLOR=#FBF5EF>
777 Enet 0
778 </TD>
779 <TD width=10% BGCOLOR=#FBF5EF>
780 rx_ctl
781 </TD>
782 <TD width=10% BGCOLOR=#FBF5EF>
783 HSTL 1.8V
784 </TD>
785 <TD width=10% BGCOLOR=#FBF5EF>
786 slow
787 </TD>
788 <TD width=10% BGCOLOR=#FBF5EF>
789 disabled
790 </TD>
791 <TD width=10% BGCOLOR=#FBF5EF>
792 in
793 </TD>
794 </TR>
795 <TR valign="top">
796 <TD width=10% BGCOLOR=#FBF5EF>
797 <B>MIO 28</B>
798 </TD>
799 <TD width=10% BGCOLOR=#FBF5EF>
800 USB 0
801 </TD>
802 <TD width=10% BGCOLOR=#FBF5EF>
803 data[4]
804 </TD>
805 <TD width=10% BGCOLOR=#FBF5EF>
806 LVCMOS 1.8V
807 </TD>
808 <TD width=10% BGCOLOR=#FBF5EF>
809 slow
810 </TD>
811 <TD width=10% BGCOLOR=#FBF5EF>
812 disabled
813 </TD>
814 <TD width=10% BGCOLOR=#FBF5EF>
815 inout
816 </TD>
817 </TR>
818 <TR valign="top">
819 <TD width=10% BGCOLOR=#FBF5EF>
820 <B>MIO 29</B>
821 </TD>
822 <TD width=10% BGCOLOR=#FBF5EF>
823 USB 0
824 </TD>
825 <TD width=10% BGCOLOR=#FBF5EF>
826 dir
827 </TD>
828 <TD width=10% BGCOLOR=#FBF5EF>
829 LVCMOS 1.8V
830 </TD>
831 <TD width=10% BGCOLOR=#FBF5EF>
832 slow
833 </TD>
834 <TD width=10% BGCOLOR=#FBF5EF>
835 disabled
836 </TD>
837 <TD width=10% BGCOLOR=#FBF5EF>
838 in
839 </TD>
840 </TR>
841 <TR valign="top">
842 <TD width=10% BGCOLOR=#FBF5EF>
843 <B>MIO 30</B>
844 </TD>
845 <TD width=10% BGCOLOR=#FBF5EF>
846 USB 0
847 </TD>
848 <TD width=10% BGCOLOR=#FBF5EF>
849 stp
850 </TD>
851 <TD width=10% BGCOLOR=#FBF5EF>
852 LVCMOS 1.8V
853 </TD>
854 <TD width=10% BGCOLOR=#FBF5EF>
855 slow
856 </TD>
857 <TD width=10% BGCOLOR=#FBF5EF>
858 disabled
859 </TD>
860 <TD width=10% BGCOLOR=#FBF5EF>
861 out
862 </TD>
863 </TR>
864 <TR valign="top">
865 <TD width=10% BGCOLOR=#FBF5EF>
866 <B>MIO 31</B>
867 </TD>
868 <TD width=10% BGCOLOR=#FBF5EF>
869 USB 0
870 </TD>
871 <TD width=10% BGCOLOR=#FBF5EF>
872 nxt
873 </TD>
874 <TD width=10% BGCOLOR=#FBF5EF>
875 LVCMOS 1.8V
876 </TD>
877 <TD width=10% BGCOLOR=#FBF5EF>
878 slow
879 </TD>
880 <TD width=10% BGCOLOR=#FBF5EF>
881 disabled
882 </TD>
883 <TD width=10% BGCOLOR=#FBF5EF>
884 in
885 </TD>
886 </TR>
887 <TR valign="top">
888 <TD width=10% BGCOLOR=#FBF5EF>
889 <B>MIO 32</B>
890 </TD>
891 <TD width=10% BGCOLOR=#FBF5EF>
892 USB 0
893 </TD>
894 <TD width=10% BGCOLOR=#FBF5EF>
895 data[0]
896 </TD>
897 <TD width=10% BGCOLOR=#FBF5EF>
898 LVCMOS 1.8V
899 </TD>
900 <TD width=10% BGCOLOR=#FBF5EF>
901 slow
902 </TD>
903 <TD width=10% BGCOLOR=#FBF5EF>
904 disabled
905 </TD>
906 <TD width=10% BGCOLOR=#FBF5EF>
907 inout
908 </TD>
909 </TR>
910 <TR valign="top">
911 <TD width=10% BGCOLOR=#FBF5EF>
912 <B>MIO 33</B>
913 </TD>
914 <TD width=10% BGCOLOR=#FBF5EF>
915 USB 0
916 </TD>
917 <TD width=10% BGCOLOR=#FBF5EF>
918 data[1]
919 </TD>
920 <TD width=10% BGCOLOR=#FBF5EF>
921 LVCMOS 1.8V
922 </TD>
923 <TD width=10% BGCOLOR=#FBF5EF>
924 slow
925 </TD>
926 <TD width=10% BGCOLOR=#FBF5EF>
927 disabled
928 </TD>
929 <TD width=10% BGCOLOR=#FBF5EF>
930 inout
931 </TD>
932 </TR>
933 <TR valign="top">
934 <TD width=10% BGCOLOR=#FBF5EF>
935 <B>MIO 34</B>
936 </TD>
937 <TD width=10% BGCOLOR=#FBF5EF>
938 USB 0
939 </TD>
940 <TD width=10% BGCOLOR=#FBF5EF>
941 data[2]
942 </TD>
943 <TD width=10% BGCOLOR=#FBF5EF>
944 LVCMOS 1.8V
945 </TD>
946 <TD width=10% BGCOLOR=#FBF5EF>
947 slow
948 </TD>
949 <TD width=10% BGCOLOR=#FBF5EF>
950 disabled
951 </TD>
952 <TD width=10% BGCOLOR=#FBF5EF>
953 inout
954 </TD>
955 </TR>
956 <TR valign="top">
957 <TD width=10% BGCOLOR=#FBF5EF>
958 <B>MIO 35</B>
959 </TD>
960 <TD width=10% BGCOLOR=#FBF5EF>
961 USB 0
962 </TD>
963 <TD width=10% BGCOLOR=#FBF5EF>
964 data[3]
965 </TD>
966 <TD width=10% BGCOLOR=#FBF5EF>
967 LVCMOS 1.8V
968 </TD>
969 <TD width=10% BGCOLOR=#FBF5EF>
970 slow
971 </TD>
972 <TD width=10% BGCOLOR=#FBF5EF>
973 disabled
974 </TD>
975 <TD width=10% BGCOLOR=#FBF5EF>
976 inout
977 </TD>
978 </TR>
979 <TR valign="top">
980 <TD width=10% BGCOLOR=#FBF5EF>
981 <B>MIO 36</B>
982 </TD>
983 <TD width=10% BGCOLOR=#FBF5EF>
984 USB 0
985 </TD>
986 <TD width=10% BGCOLOR=#FBF5EF>
987 clk
988 </TD>
989 <TD width=10% BGCOLOR=#FBF5EF>
990 LVCMOS 1.8V
991 </TD>
992 <TD width=10% BGCOLOR=#FBF5EF>
993 slow
994 </TD>
995 <TD width=10% BGCOLOR=#FBF5EF>
996 disabled
997 </TD>
998 <TD width=10% BGCOLOR=#FBF5EF>
999 in
1000 </TD>
1001 </TR>
1002 <TR valign="top">
1003 <TD width=10% BGCOLOR=#FBF5EF>
1004 <B>MIO 37</B>
1005 </TD>
1006 <TD width=10% BGCOLOR=#FBF5EF>
1007 USB 0
1008 </TD>
1009 <TD width=10% BGCOLOR=#FBF5EF>
1010 data[5]
1011 </TD>
1012 <TD width=10% BGCOLOR=#FBF5EF>
1013 LVCMOS 1.8V
1014 </TD>
1015 <TD width=10% BGCOLOR=#FBF5EF>
1016 slow
1017 </TD>
1018 <TD width=10% BGCOLOR=#FBF5EF>
1019 disabled
1020 </TD>
1021 <TD width=10% BGCOLOR=#FBF5EF>
1022 inout
1023 </TD>
1024 </TR>
1025 <TR valign="top">
1026 <TD width=10% BGCOLOR=#FBF5EF>
1027 <B>MIO 38</B>
1028 </TD>
1029 <TD width=10% BGCOLOR=#FBF5EF>
1030 USB 0
1031 </TD>
1032 <TD width=10% BGCOLOR=#FBF5EF>
1033 data[6]
1034 </TD>
1035 <TD width=10% BGCOLOR=#FBF5EF>
1036 LVCMOS 1.8V
1037 </TD>
1038 <TD width=10% BGCOLOR=#FBF5EF>
1039 slow
1040 </TD>
1041 <TD width=10% BGCOLOR=#FBF5EF>
1042 disabled
1043 </TD>
1044 <TD width=10% BGCOLOR=#FBF5EF>
1045 inout
1046 </TD>
1047 </TR>
1048 <TR valign="top">
1049 <TD width=10% BGCOLOR=#FBF5EF>
1050 <B>MIO 39</B>
1051 </TD>
1052 <TD width=10% BGCOLOR=#FBF5EF>
1053 USB 0
1054 </TD>
1055 <TD width=10% BGCOLOR=#FBF5EF>
1056 data[7]
1057 </TD>
1058 <TD width=10% BGCOLOR=#FBF5EF>
1059 LVCMOS 1.8V
1060 </TD>
1061 <TD width=10% BGCOLOR=#FBF5EF>
1062 slow
1063 </TD>
1064 <TD width=10% BGCOLOR=#FBF5EF>
1065 disabled
1066 </TD>
1067 <TD width=10% BGCOLOR=#FBF5EF>
1068 inout
1069 </TD>
1070 </TR>
1071 <TR valign="top">
1072 <TD width=10% BGCOLOR=#FBF5EF>
1073 <B>MIO 40</B>
1074 </TD>
1075 <TD width=10% BGCOLOR=#FBF5EF>
1076 SD 0
1077 </TD>
1078 <TD width=10% BGCOLOR=#FBF5EF>
1079 clk
1080 </TD>
1081 <TD width=10% BGCOLOR=#FBF5EF>
1082 LVCMOS 1.8V
1083 </TD>
1084 <TD width=10% BGCOLOR=#FBF5EF>
1085 slow
1086 </TD>
1087 <TD width=10% BGCOLOR=#FBF5EF>
1088 disabled
1089 </TD>
1090 <TD width=10% BGCOLOR=#FBF5EF>
1091 inout
1092 </TD>
1093 </TR>
1094 <TR valign="top">
1095 <TD width=10% BGCOLOR=#FBF5EF>
1096 <B>MIO 41</B>
1097 </TD>
1098 <TD width=10% BGCOLOR=#FBF5EF>
1099 SD 0
1100 </TD>
1101 <TD width=10% BGCOLOR=#FBF5EF>
1102 cmd
1103 </TD>
1104 <TD width=10% BGCOLOR=#FBF5EF>
1105 LVCMOS 1.8V
1106 </TD>
1107 <TD width=10% BGCOLOR=#FBF5EF>
1108 slow
1109 </TD>
1110 <TD width=10% BGCOLOR=#FBF5EF>
1111 disabled
1112 </TD>
1113 <TD width=10% BGCOLOR=#FBF5EF>
1114 inout
1115 </TD>
1116 </TR>
1117 <TR valign="top">
1118 <TD width=10% BGCOLOR=#FBF5EF>
1119 <B>MIO 42</B>
1120 </TD>
1121 <TD width=10% BGCOLOR=#FBF5EF>
1122 SD 0
1123 </TD>
1124 <TD width=10% BGCOLOR=#FBF5EF>
1125 data[0]
1126 </TD>
1127 <TD width=10% BGCOLOR=#FBF5EF>
1128 LVCMOS 1.8V
1129 </TD>
1130 <TD width=10% BGCOLOR=#FBF5EF>
1131 slow
1132 </TD>
1133 <TD width=10% BGCOLOR=#FBF5EF>
1134 disabled
1135 </TD>
1136 <TD width=10% BGCOLOR=#FBF5EF>
1137 inout
1138 </TD>
1139 </TR>
1140 <TR valign="top">
1141 <TD width=10% BGCOLOR=#FBF5EF>
1142 <B>MIO 43</B>
1143 </TD>
1144 <TD width=10% BGCOLOR=#FBF5EF>
1145 SD 0
1146 </TD>
1147 <TD width=10% BGCOLOR=#FBF5EF>
1148 data[1]
1149 </TD>
1150 <TD width=10% BGCOLOR=#FBF5EF>
1151 LVCMOS 1.8V
1152 </TD>
1153 <TD width=10% BGCOLOR=#FBF5EF>
1154 slow
1155 </TD>
1156 <TD width=10% BGCOLOR=#FBF5EF>
1157 disabled
1158 </TD>
1159 <TD width=10% BGCOLOR=#FBF5EF>
1160 inout
1161 </TD>
1162 </TR>
1163 <TR valign="top">
1164 <TD width=10% BGCOLOR=#FBF5EF>
1165 <B>MIO 44</B>
1166 </TD>
1167 <TD width=10% BGCOLOR=#FBF5EF>
1168 SD 0
1169 </TD>
1170 <TD width=10% BGCOLOR=#FBF5EF>
1171 data[2]
1172 </TD>
1173 <TD width=10% BGCOLOR=#FBF5EF>
1174 LVCMOS 1.8V
1175 </TD>
1176 <TD width=10% BGCOLOR=#FBF5EF>
1177 slow
1178 </TD>
1179 <TD width=10% BGCOLOR=#FBF5EF>
1180 disabled
1181 </TD>
1182 <TD width=10% BGCOLOR=#FBF5EF>
1183 inout
1184 </TD>
1185 </TR>
1186 <TR valign="top">
1187 <TD width=10% BGCOLOR=#FBF5EF>
1188 <B>MIO 45</B>
1189 </TD>
1190 <TD width=10% BGCOLOR=#FBF5EF>
1191 SD 0
1192 </TD>
1193 <TD width=10% BGCOLOR=#FBF5EF>
1194 data[3]
1195 </TD>
1196 <TD width=10% BGCOLOR=#FBF5EF>
1197 LVCMOS 1.8V
1198 </TD>
1199 <TD width=10% BGCOLOR=#FBF5EF>
1200 slow
1201 </TD>
1202 <TD width=10% BGCOLOR=#FBF5EF>
1203 disabled
1204 </TD>
1205 <TD width=10% BGCOLOR=#FBF5EF>
1206 inout
1207 </TD>
1208 </TR>
1209 <TR valign="top">
1210 <TD width=10% BGCOLOR=#FBF5EF>
1211 <B>MIO 46</B>
1212 </TD>
1213 <TD width=10% BGCOLOR=#FBF5EF>
1214 CAN 0
1215 </TD>
1216 <TD width=10% BGCOLOR=#FBF5EF>
1217 rx
1218 </TD>
1219 <TD width=10% BGCOLOR=#FBF5EF>
1220 LVCMOS 1.8V
1221 </TD>
1222 <TD width=10% BGCOLOR=#FBF5EF>
1223 slow
1224 </TD>
1225 <TD width=10% BGCOLOR=#FBF5EF>
1226 enabled
1227 </TD>
1228 <TD width=10% BGCOLOR=#FBF5EF>
1229 in
1230 </TD>
1231 </TR>
1232 <TR valign="top">
1233 <TD width=10% BGCOLOR=#FBF5EF>
1234 <B>MIO 47</B>
1235 </TD>
1236 <TD width=10% BGCOLOR=#FBF5EF>
1237 CAN 0
1238 </TD>
1239 <TD width=10% BGCOLOR=#FBF5EF>
1240 tx
1241 </TD>
1242 <TD width=10% BGCOLOR=#FBF5EF>
1243 LVCMOS 1.8V
1244 </TD>
1245 <TD width=10% BGCOLOR=#FBF5EF>
1246 slow
1247 </TD>
1248 <TD width=10% BGCOLOR=#FBF5EF>
1249 enabled
1250 </TD>
1251 <TD width=10% BGCOLOR=#FBF5EF>
1252 out
1253 </TD>
1254 </TR>
1255 <TR valign="top">
1256 <TD width=10% BGCOLOR=#FBF5EF>
1257 <B>MIO 48</B>
1258 </TD>
1259 <TD width=10% BGCOLOR=#FBF5EF>
1260 UART 1
1261 </TD>
1262 <TD width=10% BGCOLOR=#FBF5EF>
1263 tx
1264 </TD>
1265 <TD width=10% BGCOLOR=#FBF5EF>
1266 LVCMOS 1.8V
1267 </TD>
1268 <TD width=10% BGCOLOR=#FBF5EF>
1269 slow
1270 </TD>
1271 <TD width=10% BGCOLOR=#FBF5EF>
1272 disabled
1273 </TD>
1274 <TD width=10% BGCOLOR=#FBF5EF>
1275 out
1276 </TD>
1277 </TR>
1278 <TR valign="top">
1279 <TD width=10% BGCOLOR=#FBF5EF>
1280 <B>MIO 49</B>
1281 </TD>
1282 <TD width=10% BGCOLOR=#FBF5EF>
1283 UART 1
1284 </TD>
1285 <TD width=10% BGCOLOR=#FBF5EF>
1286 rx
1287 </TD>
1288 <TD width=10% BGCOLOR=#FBF5EF>
1289 LVCMOS 1.8V
1290 </TD>
1291 <TD width=10% BGCOLOR=#FBF5EF>
1292 slow
1293 </TD>
1294 <TD width=10% BGCOLOR=#FBF5EF>
1295 disabled
1296 </TD>
1297 <TD width=10% BGCOLOR=#FBF5EF>
1298 in
1299 </TD>
1300 </TR>
1301 <TR valign="top">
1302 <TD width=10% BGCOLOR=#FBF5EF>
1303 <B>MIO 50</B>
1304 </TD>
1305 <TD width=10% BGCOLOR=#FBF5EF>
1306 I2C 0
1307 </TD>
1308 <TD width=10% BGCOLOR=#FBF5EF>
1309 scl
1310 </TD>
1311 <TD width=10% BGCOLOR=#FBF5EF>
1312 LVCMOS 1.8V
1313 </TD>
1314 <TD width=10% BGCOLOR=#FBF5EF>
1315 slow
1316 </TD>
1317 <TD width=10% BGCOLOR=#FBF5EF>
1318 enabled
1319 </TD>
1320 <TD width=10% BGCOLOR=#FBF5EF>
1321 inout
1322 </TD>
1323 </TR>
1324 <TR valign="top">
1325 <TD width=10% BGCOLOR=#FBF5EF>
1326 <B>MIO 51</B>
1327 </TD>
1328 <TD width=10% BGCOLOR=#FBF5EF>
1329 I2C 0
1330 </TD>
1331 <TD width=10% BGCOLOR=#FBF5EF>
1332 sda
1333 </TD>
1334 <TD width=10% BGCOLOR=#FBF5EF>
1335 LVCMOS 1.8V
1336 </TD>
1337 <TD width=10% BGCOLOR=#FBF5EF>
1338 slow
1339 </TD>
1340 <TD width=10% BGCOLOR=#FBF5EF>
1341 enabled
1342 </TD>
1343 <TD width=10% BGCOLOR=#FBF5EF>
1344 inout
1345 </TD>
1346 </TR>
1347 <TR valign="top">
1348 <TD width=10% BGCOLOR=#FBF5EF>
1349 <B>MIO 52</B>
1350 </TD>
1351 <TD width=10% BGCOLOR=#FBF5EF>
1352 Enet 0
1353 </TD>
1354 <TD width=10% BGCOLOR=#FBF5EF>
1355 mdc
1356 </TD>
1357 <TD width=10% BGCOLOR=#FBF5EF>
1358 LVCMOS 1.8V
1359 </TD>
1360 <TD width=10% BGCOLOR=#FBF5EF>
1361 slow
1362 </TD>
1363 <TD width=10% BGCOLOR=#FBF5EF>
1364 disabled
1365 </TD>
1366 <TD width=10% BGCOLOR=#FBF5EF>
1367 out
1368 </TD>
1369 </TR>
1370 <TR valign="top">
1371 <TD width=10% BGCOLOR=#FBF5EF>
1372 <B>MIO 53</B>
1373 </TD>
1374 <TD width=10% BGCOLOR=#FBF5EF>
1375 Enet 0
1376 </TD>
1377 <TD width=10% BGCOLOR=#FBF5EF>
1378 mdio
1379 </TD>
1380 <TD width=10% BGCOLOR=#FBF5EF>
1381 LVCMOS 1.8V
1382 </TD>
1383 <TD width=10% BGCOLOR=#FBF5EF>
1384 slow
1385 </TD>
1386 <TD width=10% BGCOLOR=#FBF5EF>
1387 disabled
1388 </TD>
1389 <TD width=10% BGCOLOR=#FBF5EF>
1390 inout
1391 </TD>
1392 </TR>
1393 </TABLE>
1394 <H2><a name="DDRInfoTab">DDR Memory information</a></H2>
1395 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
1396 <TR valign="top">
1397 <TD width=10% BGCOLOR=#E0F8F7>
1398 <B>Parameter name</B>
1399 </TD>
1400 <TD width=10% BGCOLOR=#E0F8F7>
1401 <B>Value</B>
1402 </TD>
1403 <TD width=10% BGCOLOR=#E0F8F7>
1404 <B>Description</B>
1405 </TD>
1406 </TR>
1407 <TR valign="top">
1408 <TD width=10% BGCOLOR=#FBF5EF>
1409 <B>Enable DDR</B>
1410 </TD>
1411 <TD width=10% BGCOLOR=#FBF5EF>
1412 1
1413 </TD>
1414 <TD width=10% BGCOLOR=#FBF5EF>
1415 Enable DDR Controller of Zynq PS
1416 </TD>
1417 </TR>
1418 <TR valign="top">
1419 <TD width=10% BGCOLOR=#FBF5EF>
1420 <B>Enable DDR</B>
1421 </TD>
1422 <TD width=10% BGCOLOR=#FBF5EF>
1423 1
1424 </TD>
1425 <TD width=10% BGCOLOR=#FBF5EF>
1426 Enable DDR Controller of Zynq PS
1427 </TD>
1428 </TR>
1429 <TR valign="top">
1430 <TD width=10% BGCOLOR=#FBF5EF>
1431 <B>Memory Part</B>
1432 </TD>
1433 <TD width=10% BGCOLOR=#FBF5EF>
1434 MT41J256M8 HX-15E
1435 </TD>
1436 <TD width=10% BGCOLOR=#FBF5EF>
1437
1438 </TD>
1439 </TR>
1440 <TR valign="top">
1441 <TD width=10% BGCOLOR=#FBF5EF>
1442 <B>DRAM bus width</B>
1443 </TD>
1444 <TD width=10% BGCOLOR=#FBF5EF>
1445 32 Bit
1446 </TD>
1447 <TD width=10% BGCOLOR=#FBF5EF>
1448 Select the desired data width. Refer to the Thechnical Reference Manual(TRM) for a detailed list of supported DDR data widths
1449 </TD>
1450 </TR>
1451 <TR valign="top">
1452 <TD width=10% BGCOLOR=#FBF5EF>
1453 <B>ECC</B>
1454 </TD>
1455 <TD width=10% BGCOLOR=#FBF5EF>
1456 Disabled
1457 </TD>
1458 <TD width=10% BGCOLOR=#FBF5EF>
1459 ECC is supported only for data width of 16-bit
1460 </TD>
1461 </TR>
1462 <TR valign="top">
1463 <TD width=10% BGCOLOR=#FBF5EF>
1464 <B>BURST Length (lppdr only)</B>
1465 </TD>
1466 <TD width=10% BGCOLOR=#FBF5EF>
1467 8
1468 </TD>
1469 <TD width=10% BGCOLOR=#FBF5EF>
1470 Select the burst Length. It refers to the amount of data read/written after a read/write command is presented to the controller
1471 </TD>
1472 </TR>
1473 <TR valign="top">
1474 <TD width=10% BGCOLOR=#FBF5EF>
1475 <B>Internal Vref</B>
1476 </TD>
1477 <TD width=10% BGCOLOR=#FBF5EF>
1478 1
1479 </TD>
1480 <TD width=10% BGCOLOR=#FBF5EF>
1481
1482 </TD>
1483 </TR>
1484 <TR valign="top">
1485 <TD width=10% BGCOLOR=#FBF5EF>
1486 <B>Operating Frequency (MHz)</B>
1487 </TD>
1488 <TD width=10% BGCOLOR=#FBF5EF>
1489 533.333333
1490 </TD>
1491 <TD width=10% BGCOLOR=#FBF5EF>
1492 Chose the clock period for the desired frequency. The allowed freq range (200 - 667 MHz) is a function of FPGA part and FPGA speed grade
1493 </TD>
1494 </TR>
1495 <TR valign="top">
1496 <TD width=10% BGCOLOR=#FBF5EF>
1497 <B>HIGH temperature</B>
1498 </TD>
1499 <TD width=10% BGCOLOR=#FBF5EF>
1500 Normal (0-85)
1501 </TD>
1502 <TD width=10% BGCOLOR=#FBF5EF>
1503 Select the operating temparature
1504 </TD>
1505 </TR>
1506 <TR valign="top">
1507 <TD width=10% BGCOLOR=#FBF5EF>
1508 <B>DRAM IC bus width</B>
1509 </TD>
1510 <TD width=10% BGCOLOR=#FBF5EF>
1511 8 Bits
1512 </TD>
1513 <TD width=10% BGCOLOR=#FBF5EF>
1514 Provide the width of the DRAM chip
1515 </TD>
1516 </TR>
1517 <TR valign="top">
1518 <TD width=10% BGCOLOR=#FBF5EF>
1519 <B>DRAM Device Capacity</B>
1520 </TD>
1521 <TD width=10% BGCOLOR=#FBF5EF>
1522 2048 MBits
1523 </TD>
1524 <TD width=10% BGCOLOR=#FBF5EF>
1525
1526 </TD>
1527 </TR>
1528 <TR valign="top">
1529 <TD width=10% BGCOLOR=#FBF5EF>
1530 <B>Speed Bin</B>
1531 </TD>
1532 <TD width=10% BGCOLOR=#FBF5EF>
1533 DDR3_1066F
1534 </TD>
1535 <TD width=10% BGCOLOR=#FBF5EF>
1536 Provide the Speed Bin
1537 </TD>
1538 </TR>
1539 <TR valign="top">
1540 <TD width=10% BGCOLOR=#FBF5EF>
1541 <B>BANK Address Count</B>
1542 </TD>
1543 <TD width=10% BGCOLOR=#FBF5EF>
1544 3
1545 </TD>
1546 <TD width=10% BGCOLOR=#FBF5EF>
1547 Defines the bank to which an active an ACTIVE, READ, WRITE, or Precharge Command is being applied
1548 </TD>
1549 </TR>
1550 <TR valign="top">
1551 <TD width=10% BGCOLOR=#FBF5EF>
1552 <B>ROW Address Count</B>
1553 </TD>
1554 <TD width=10% BGCOLOR=#FBF5EF>
1555 15
1556 </TD>
1557 <TD width=10% BGCOLOR=#FBF5EF>
1558 Provide the Row address for ACTIVE commands
1559 </TD>
1560 </TR>
1561 <TR valign="top">
1562 <TD width=10% BGCOLOR=#FBF5EF>
1563 <B>COLUMN Address Count</B>
1564 </TD>
1565 <TD width=10% BGCOLOR=#FBF5EF>
1566 10
1567 </TD>
1568 <TD width=10% BGCOLOR=#FBF5EF>
1569 Provide the Row address for READ/WRITE commands
1570 </TD>
1571 </TR>
1572 <TR valign="top">
1573 <TD width=10% BGCOLOR=#FBF5EF>
1574 <B>CAS Latency</B>
1575 </TD>
1576 <TD width=10% BGCOLOR=#FBF5EF>
1577 7
1578 </TD>
1579 <TD width=10% BGCOLOR=#FBF5EF>
1580 Select the Column Access Strobe (CAS) Latency. It refers to the amount of time it takes for data to appear on the pins of the memory module
1581 </TD>
1582 </TR>
1583 <TR valign="top">
1584 <TD width=10% BGCOLOR=#FBF5EF>
1585 <B>CAS Write Latency</B>
1586 </TD>
1587 <TD width=10% BGCOLOR=#FBF5EF>
1588 6
1589 </TD>
1590 <TD width=10% BGCOLOR=#FBF5EF>
1591 Select the CAS Write Latency
1592 </TD>
1593 </TR>
1594 <TR valign="top">
1595 <TD width=10% BGCOLOR=#FBF5EF>
1596 <B>RAS to CAS Delay</B>
1597 </TD>
1598 <TD width=10% BGCOLOR=#FBF5EF>
1599 7
1600 </TD>
1601 <TD width=10% BGCOLOR=#FBF5EF>
1602 Provide the row address to column address delay time. tRCD is t he time required between the memory controller asserting a row address strobe (RAS), and then asserting the column address strobe (CAS)
1603 </TD>
1604 </TR>
1605 <TR valign="top">
1606 <TD width=10% BGCOLOR=#FBF5EF>
1607 <B>RECHARGE Time</B>
1608 </TD>
1609 <TD width=10% BGCOLOR=#FBF5EF>
1610 7
1611 </TD>
1612 <TD width=10% BGCOLOR=#FBF5EF>
1613 Precharge Time (tRP) is the number of clock cycles needed o terminate acces s to an open row of memory, and open access to the next row
1614 </TD>
1615 </TR>
1616 <TR valign="top">
1617 <TD width=10% BGCOLOR=#FBF5EF>
1618 <B>tRC (ns )</B>
1619 </TD>
1620 <TD width=10% BGCOLOR=#FBF5EF>
1621 49.5
1622 </TD>
1623 <TD width=10% BGCOLOR=#FBF5EF>
1624 Provide the Row cycle time tRC (ns)
1625 </TD>
1626 </TR>
1627 <TR valign="top">
1628 <TD width=10% BGCOLOR=#FBF5EF>
1629 <B>tRASmin ( ns )</B>
1630 </TD>
1631 <TD width=10% BGCOLOR=#FBF5EF>
1632 36.0
1633 </TD>
1634 <TD width=10% BGCOLOR=#FBF5EF>
1635 tRASmin (ns) is the minimum number of clock cycles required between an Active command and issuing the Precharge command
1636 </TD>
1637 </TR>
1638 <TR valign="top">
1639 <TD width=10% BGCOLOR=#FBF5EF>
1640 <B>tFAW</B>
1641 </TD>
1642 <TD width=10% BGCOLOR=#FBF5EF>
1643 30.0
1644 </TD>
1645 <TD width=10% BGCOLOR=#FBF5EF>
1646 It restricts the number of activates that can be done within a certain window of time
1647 </TD>
1648 </TR>
1649 <TR valign="top">
1650 <TD width=10% BGCOLOR=#FBF5EF>
1651 <B>ADDITIVE Latency</B>
1652 </TD>
1653 <TD width=10% BGCOLOR=#FBF5EF>
1654 0
1655 </TD>
1656 <TD width=10% BGCOLOR=#FBF5EF>
1657 Provide the Additive Latency (ns). Increases the efficiency of the command and data bus for sustainable bandwidths
1658 </TD>
1659 </TR>
1660 <TR valign="top">
1661 <TD width=10% BGCOLOR=#FBF5EF>
1662 <B>Write levelling</B>
1663 </TD>
1664 <TD width=10% BGCOLOR=#FBF5EF>
1665 1
1666 </TD>
1667 <TD width=10% BGCOLOR=#FBF5EF>
1668
1669 </TD>
1670 </TR>
1671 <TR valign="top">
1672 <TD width=10% BGCOLOR=#FBF5EF>
1673 <B>Read gate</B>
1674 </TD>
1675 <TD width=10% BGCOLOR=#FBF5EF>
1676 1
1677 </TD>
1678 <TD width=10% BGCOLOR=#FBF5EF>
1679
1680 </TD>
1681 </TR>
1682 <TR valign="top">
1683 <TD width=10% BGCOLOR=#FBF5EF>
1684 <B>Read gate</B>
1685 </TD>
1686 <TD width=10% BGCOLOR=#FBF5EF>
1687 1
1688 </TD>
1689 <TD width=10% BGCOLOR=#FBF5EF>
1690
1691 </TD>
1692 </TR>
1693 <TR valign="top">
1694 <TD width=10% BGCOLOR=#FBF5EF>
1695 <B>DQS to Clock delay [0] (ns)</B>
1696 </TD>
1697 <TD width=10% BGCOLOR=#FBF5EF>
1698 0.217
1699 </TD>
1700 <TD width=10% BGCOLOR=#FBF5EF>
1701 The daly difference of each DQS path delay subtracted from the clock path delay
1702 </TD>
1703 </TR>
1704 <TR valign="top">
1705 <TD width=10% BGCOLOR=#FBF5EF>
1706 <B>DQS to Clock delay [1] (ns)</B>
1707 </TD>
1708 <TD width=10% BGCOLOR=#FBF5EF>
1709 0.133
1710 </TD>
1711 <TD width=10% BGCOLOR=#FBF5EF>
1712 The daly difference of each DQS path delay subtracted from the clock path delay
1713 </TD>
1714 </TR>
1715 <TR valign="top">
1716 <TD width=10% BGCOLOR=#FBF5EF>
1717 <B>DQS to Clock delay [2] (ns)</B>
1718 </TD>
1719 <TD width=10% BGCOLOR=#FBF5EF>
1720 0.089
1721 </TD>
1722 <TD width=10% BGCOLOR=#FBF5EF>
1723 The daly difference of each DQS path delay subtracted from the clock path delay
1724 </TD>
1725 </TR>
1726 <TR valign="top">
1727 <TD width=10% BGCOLOR=#FBF5EF>
1728 <B>DQS to Clock delay [3] (ns)</B>
1729 </TD>
1730 <TD width=10% BGCOLOR=#FBF5EF>
1731 0.248
1732 </TD>
1733 <TD width=10% BGCOLOR=#FBF5EF>
1734 The daly difference of each DQS path delay subtracted from the clock path delay
1735 </TD>
1736 </TR>
1737 <TR valign="top">
1738 <TD width=10% BGCOLOR=#FBF5EF>
1739 <B>Board delay [0] (ns)</B>
1740 </TD>
1741 <TD width=10% BGCOLOR=#FBF5EF>
1742 0.537
1743 </TD>
1744 <TD width=10% BGCOLOR=#FBF5EF>
1745 The average of the data midpoint delay, of the data delays associated with a byte lane (DDR_DQ, DDR_DM) averaged with the midpoint of the cloc kdelays (DDR_CK, DR_CK_N)
1746 </TD>
1747 </TR>
1748 <TR valign="top">
1749 <TD width=10% BGCOLOR=#FBF5EF>
1750 <B>Board delay [1] (ns)</B>
1751 </TD>
1752 <TD width=10% BGCOLOR=#FBF5EF>
1753 0.442
1754 </TD>
1755 <TD width=10% BGCOLOR=#FBF5EF>
1756 The average of the data midpoint delay, of the data delays associated with a byte lane (DDR_DQ, DDR_DM) averaged with the midpoint of the cloc kdelays (DDR_CK, DR_CK_N)
1757 </TD>
1758 </TR>
1759 <TR valign="top">
1760 <TD width=10% BGCOLOR=#FBF5EF>
1761 <B>Board delay [2] (ns)</B>
1762 </TD>
1763 <TD width=10% BGCOLOR=#FBF5EF>
1764 0.464
1765 </TD>
1766 <TD width=10% BGCOLOR=#FBF5EF>
1767 The average of the data midpoint delay, of the data delays associated with a byte lane (DDR_DQ, DDR_DM) averaged with the midpoint of the cloc kdelays (DDR_CK, DR_CK_N)
1768 </TD>
1769 </TR>
1770 <TR valign="top">
1771 <TD width=10% BGCOLOR=#FBF5EF>
1772 <B>Board delay [3] (ns)</B>
1773 </TD>
1774 <TD width=10% BGCOLOR=#FBF5EF>
1775 0.521
1776 </TD>
1777 <TD width=10% BGCOLOR=#FBF5EF>
1778 The average of the data midpoint delay, of the data delays associated with a byte lane (DDR_DQ, DDR_DM) averaged with the midpoint of the cloc kdelays (DDR_CK, DR_CK_N)
1779 </TD>
1780 </TR>
1781 </TABLE>
1782 <H2><a name="ClockInfoTab">PS Clocks information</a></H2>
1783 <H2><a name="ClockInfoTab">PS Reference Clock : 33.333333</a></H2>
1784 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
1785 <TR valign="top">
1786 <TD width=10% BGCOLOR=#E0F8F7>
1787 <B>Peripheral</B>
1788 </TD>
1789 <TD width=10% BGCOLOR=#E0F8F7>
1790 <B>PLL source</B>
1791 </TD>
1792 <TD width=10% BGCOLOR=#E0F8F7>
1793 <B>Frequency (MHz)</B>
1794 </TD>
1795 </TR>
1796 <TR valign="top">
1797 <TD width=10% BGCOLOR=#FBF5EF>
1798 <B>CPU 6x Freq (MHz)</B>
1799 </TD>
1800 <TD width=10% BGCOLOR=#FBF5EF>
1801 ARM PLL
1802 </TD>
1803 <TD width=10% BGCOLOR=#FBF5EF>
1804 666.666687
1805 </TD>
1806 </TR>
1807 <TR valign="top">
1808 <TD width=10% BGCOLOR=#FBF5EF>
1809 <B>QSPI Flash Freq (MHz)</B>
1810 </TD>
1811 <TD width=10% BGCOLOR=#FBF5EF>
1812 IO PLL
1813 </TD>
1814 <TD width=10% BGCOLOR=#FBF5EF>
1815 200.000000
1816 </TD>
1817 </TR>
1818 <TR valign="top">
1819 <TD width=10% BGCOLOR=#FBF5EF>
1820 <B>ENET0 Freq (MHz)</B>
1821 </TD>
1822 <TD width=10% BGCOLOR=#FBF5EF>
1823 IO PLL
1824 </TD>
1825 <TD width=10% BGCOLOR=#FBF5EF>
1826 25.000000
1827 </TD>
1828 </TR>
1829 <TR valign="top">
1830 <TD width=10% BGCOLOR=#FBF5EF>
1831 <B>SDIO Freq (MHz)</B>
1832 </TD>
1833 <TD width=10% BGCOLOR=#FBF5EF>
1834 IO PLL
1835 </TD>
1836 <TD width=10% BGCOLOR=#FBF5EF>
1837 50.000000
1838 </TD>
1839 </TR>
1840 <TR valign="top">
1841 <TD width=10% BGCOLOR=#FBF5EF>
1842 <B>UART Freq (MHz)</B>
1843 </TD>
1844 <TD width=10% BGCOLOR=#FBF5EF>
1845 IO PLL
1846 </TD>
1847 <TD width=10% BGCOLOR=#FBF5EF>
1848 50.000000
1849 </TD>
1850 </TR>
1851 <TR valign="top">
1852 <TD width=10% BGCOLOR=#FBF5EF>
1853 <B>CAN Freq (MHz)</B>
1854 </TD>
1855 <TD width=10% BGCOLOR=#FBF5EF>
1856 IO PLL
1857 </TD>
1858 <TD width=10% BGCOLOR=#FBF5EF>
1859 23.809523
1860 </TD>
1861 </TR>
1862 <TR valign="top">
1863 <TD width=10% BGCOLOR=#FBF5EF>
1864 <B>TTC0 CLK0 Freq (MHz)</B>
1865 </TD>
1866 <TD width=10% BGCOLOR=#FBF5EF>
1867 CPU_1X
1868 </TD>
1869 <TD width=10% BGCOLOR=#FBF5EF>
1870 111.111115
1871 </TD>
1872 </TR>
1873 <TR valign="top">
1874 <TD width=10% BGCOLOR=#FBF5EF>
1875 <B>TTC0 CLK1 Freq (MHz)</B>
1876 </TD>
1877 <TD width=10% BGCOLOR=#FBF5EF>
1878 CPU_1X
1879 </TD>
1880 <TD width=10% BGCOLOR=#FBF5EF>
1881 111.111115
1882 </TD>
1883 </TR>
1884 <TR valign="top">
1885 <TD width=10% BGCOLOR=#FBF5EF>
1886 <B>TTC0 CLK2 Freq (MHz)</B>
1887 </TD>
1888 <TD width=10% BGCOLOR=#FBF5EF>
1889 CPU_1X
1890 </TD>
1891 <TD width=10% BGCOLOR=#FBF5EF>
1892 111.111115
1893 </TD>
1894 </TR>
1895 <TR valign="top">
1896 <TD width=10% BGCOLOR=#FBF5EF>
1897 <B>FPGA0 Freq (MHz)</B>
1898 </TD>
1899 <TD width=10% BGCOLOR=#FBF5EF>
1900 IO PLL
1901 </TD>
1902 <TD width=10% BGCOLOR=#FBF5EF>
1903 50.000000
1904 </TD>
1905 </TR>
1906 <TR valign="top">
1907 <TD width=10% BGCOLOR=#FBF5EF>
1908 <B>FPGA1 Freq (MHz)</B>
1909 </TD>
1910 <TD width=10% BGCOLOR=#FBF5EF>
1911 IO PLL
1912 </TD>
1913 <TD width=10% BGCOLOR=#FBF5EF>
1914 50.000000
1915 </TD>
1916 </TR>
1917 <TR valign="top">
1918 <TD width=10% BGCOLOR=#FBF5EF>
1919 <B>FPGA2 Freq (MHz)</B>
1920 </TD>
1921 <TD width=10% BGCOLOR=#FBF5EF>
1922 IO PLL
1923 </TD>
1924 <TD width=10% BGCOLOR=#FBF5EF>
1925 50.000000
1926 </TD>
1927 </TR>
1928 <TR valign="top">
1929 <TD width=10% BGCOLOR=#FBF5EF>
1930 <B>FPGA3 Freq (MHz)</B>
1931 </TD>
1932 <TD width=10% BGCOLOR=#FBF5EF>
1933 IO PLL
1934 </TD>
1935 <TD width=10% BGCOLOR=#FBF5EF>
1936 50.000000
1937 </TD>
1938 </TR>
1939 </TABLE>
1940 <H2><a name="ps7_pll_init_data_3_0">ps7_pll_init_data_3_0</a></H2>
1941 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
1942 <TR valign="top">
1943 <TD width=15% BGCOLOR=#FFC0FF>
1944 <B>Register Name</B>
1945 </TD>
1946 <TD width=15% BGCOLOR=#FFC0FF>
1947 <B>Address</B>
1948 </TD>
1949 <TD width=10% BGCOLOR=#FFC0FF>
1950 <B>Width</B>
1951 </TD>
1952 <TD width=10% BGCOLOR=#FFC0FF>
1953 <B>Type</B>
1954 </TD>
1955 <TD width=15% BGCOLOR=#FFC0FF>
1956 <B>Reset Value</B>
1957 </TD>
1958 <TD width=35% BGCOLOR=#FFC0FF>
1959 <B>Description</B>
1960 </TD>
1961 </TR>
1962 <TR valign="top">
1963 <TD width=15% BGCOLOR=#FBF5EF>
1964 <A href="#SLCR_UNLOCK">
1965 SLCR_UNLOCK
1966 </A>
1967 </TD>
1968 <TD width=15% BGCOLOR=#FBF5EF>
1969 <B>0XF8000008</B>
1970 </TD>
1971 <TD width=10% BGCOLOR=#FBF5EF>
1972 <B>32</B>
1973 </TD>
1974 <TD width=10% BGCOLOR=#FBF5EF>
1975 <B>WO</B>
1976 </TD>
1977 <TD width=15% BGCOLOR=#FBF5EF>
1978 <B>0x000000</B>
1979 </TD>
1980 <TD width=35% BGCOLOR=#FBF5EF>
1981 <B>SLCR Write Protection Unlock</B>
1982 </TD>
1983 </TR>
1984 <TR valign="top">
1985 <TD width=15% BGCOLOR=#FBF5EF>
1986 <A href="#ARM_PLL_CFG">
1987 ARM_PLL_CFG
1988 </A>
1989 </TD>
1990 <TD width=15% BGCOLOR=#FBF5EF>
1991 <B>0XF8000110</B>
1992 </TD>
1993 <TD width=10% BGCOLOR=#FBF5EF>
1994 <B>32</B>
1995 </TD>
1996 <TD width=10% BGCOLOR=#FBF5EF>
1997 <B>RW</B>
1998 </TD>
1999 <TD width=15% BGCOLOR=#FBF5EF>
2000 <B>0x000000</B>
2001 </TD>
2002 <TD width=35% BGCOLOR=#FBF5EF>
2003 <B>ARM PLL Configuration</B>
2004 </TD>
2005 </TR>
2006 <TR valign="top">
2007 <TD width=15% BGCOLOR=#FBF5EF>
2008 <A href="#ARM_PLL_CTRL">
2009 ARM_PLL_CTRL
2010 </A>
2011 </TD>
2012 <TD width=15% BGCOLOR=#FBF5EF>
2013 <B>0XF8000100</B>
2014 </TD>
2015 <TD width=10% BGCOLOR=#FBF5EF>
2016 <B>32</B>
2017 </TD>
2018 <TD width=10% BGCOLOR=#FBF5EF>
2019 <B>RW</B>
2020 </TD>
2021 <TD width=15% BGCOLOR=#FBF5EF>
2022 <B>0x000000</B>
2023 </TD>
2024 <TD width=35% BGCOLOR=#FBF5EF>
2025 <B>ARM PLL Control</B>
2026 </TD>
2027 </TR>
2028 <TR valign="top">
2029 <TD width=15% BGCOLOR=#FBF5EF>
2030 <A href="#ARM_PLL_CTRL">
2031 ARM_PLL_CTRL
2032 </A>
2033 </TD>
2034 <TD width=15% BGCOLOR=#FBF5EF>
2035 <B>0XF8000100</B>
2036 </TD>
2037 <TD width=10% BGCOLOR=#FBF5EF>
2038 <B>32</B>
2039 </TD>
2040 <TD width=10% BGCOLOR=#FBF5EF>
2041 <B>RW</B>
2042 </TD>
2043 <TD width=15% BGCOLOR=#FBF5EF>
2044 <B>0x000000</B>
2045 </TD>
2046 <TD width=35% BGCOLOR=#FBF5EF>
2047 <B>ARM PLL Control</B>
2048 </TD>
2049 </TR>
2050 <TR valign="top">
2051 <TD width=15% BGCOLOR=#FBF5EF>
2052 <A href="#ARM_PLL_CTRL">
2053 ARM_PLL_CTRL
2054 </A>
2055 </TD>
2056 <TD width=15% BGCOLOR=#FBF5EF>
2057 <B>0XF8000100</B>
2058 </TD>
2059 <TD width=10% BGCOLOR=#FBF5EF>
2060 <B>32</B>
2061 </TD>
2062 <TD width=10% BGCOLOR=#FBF5EF>
2063 <B>RW</B>
2064 </TD>
2065 <TD width=15% BGCOLOR=#FBF5EF>
2066 <B>0x000000</B>
2067 </TD>
2068 <TD width=35% BGCOLOR=#FBF5EF>
2069 <B>ARM PLL Control</B>
2070 </TD>
2071 </TR>
2072 <TR valign="top">
2073 <TD width=15% BGCOLOR=#FBF5EF>
2074 <A href="#ARM_PLL_CTRL">
2075 ARM_PLL_CTRL
2076 </A>
2077 </TD>
2078 <TD width=15% BGCOLOR=#FBF5EF>
2079 <B>0XF8000100</B>
2080 </TD>
2081 <TD width=10% BGCOLOR=#FBF5EF>
2082 <B>32</B>
2083 </TD>
2084 <TD width=10% BGCOLOR=#FBF5EF>
2085 <B>RW</B>
2086 </TD>
2087 <TD width=15% BGCOLOR=#FBF5EF>
2088 <B>0x000000</B>
2089 </TD>
2090 <TD width=35% BGCOLOR=#FBF5EF>
2091 <B>ARM PLL Control</B>
2092 </TD>
2093 </TR>
2094 <TR valign="top">
2095 <TD width=15% BGCOLOR=#FBF5EF>
2096 <A href="#ARM_PLL_CTRL">
2097 ARM_PLL_CTRL
2098 </A>
2099 </TD>
2100 <TD width=15% BGCOLOR=#FBF5EF>
2101 <B>0XF8000100</B>
2102 </TD>
2103 <TD width=10% BGCOLOR=#FBF5EF>
2104 <B>32</B>
2105 </TD>
2106 <TD width=10% BGCOLOR=#FBF5EF>
2107 <B>RW</B>
2108 </TD>
2109 <TD width=15% BGCOLOR=#FBF5EF>
2110 <B>0x000000</B>
2111 </TD>
2112 <TD width=35% BGCOLOR=#FBF5EF>
2113 <B>ARM PLL Control</B>
2114 </TD>
2115 </TR>
2116 <TR valign="top">
2117 <TD width=15% BGCOLOR=#FBF5EF>
2118 <A href="#ARM_CLK_CTRL">
2119 ARM_CLK_CTRL
2120 </A>
2121 </TD>
2122 <TD width=15% BGCOLOR=#FBF5EF>
2123 <B>0XF8000120</B>
2124 </TD>
2125 <TD width=10% BGCOLOR=#FBF5EF>
2126 <B>32</B>
2127 </TD>
2128 <TD width=10% BGCOLOR=#FBF5EF>
2129 <B>RW</B>
2130 </TD>
2131 <TD width=15% BGCOLOR=#FBF5EF>
2132 <B>0x000000</B>
2133 </TD>
2134 <TD width=35% BGCOLOR=#FBF5EF>
2135 <B>CPU Clock Control</B>
2136 </TD>
2137 </TR>
2138 <TR valign="top">
2139 <TD width=15% BGCOLOR=#FBF5EF>
2140 <A href="#DDR_PLL_CFG">
2141 DDR_PLL_CFG
2142 </A>
2143 </TD>
2144 <TD width=15% BGCOLOR=#FBF5EF>
2145 <B>0XF8000114</B>
2146 </TD>
2147 <TD width=10% BGCOLOR=#FBF5EF>
2148 <B>32</B>
2149 </TD>
2150 <TD width=10% BGCOLOR=#FBF5EF>
2151 <B>RW</B>
2152 </TD>
2153 <TD width=15% BGCOLOR=#FBF5EF>
2154 <B>0x000000</B>
2155 </TD>
2156 <TD width=35% BGCOLOR=#FBF5EF>
2157 <B>DDR PLL Configuration</B>
2158 </TD>
2159 </TR>
2160 <TR valign="top">
2161 <TD width=15% BGCOLOR=#FBF5EF>
2162 <A href="#DDR_PLL_CTRL">
2163 DDR_PLL_CTRL
2164 </A>
2165 </TD>
2166 <TD width=15% BGCOLOR=#FBF5EF>
2167 <B>0XF8000104</B>
2168 </TD>
2169 <TD width=10% BGCOLOR=#FBF5EF>
2170 <B>32</B>
2171 </TD>
2172 <TD width=10% BGCOLOR=#FBF5EF>
2173 <B>RW</B>
2174 </TD>
2175 <TD width=15% BGCOLOR=#FBF5EF>
2176 <B>0x000000</B>
2177 </TD>
2178 <TD width=35% BGCOLOR=#FBF5EF>
2179 <B>DDR PLL Control</B>
2180 </TD>
2181 </TR>
2182 <TR valign="top">
2183 <TD width=15% BGCOLOR=#FBF5EF>
2184 <A href="#DDR_PLL_CTRL">
2185 DDR_PLL_CTRL
2186 </A>
2187 </TD>
2188 <TD width=15% BGCOLOR=#FBF5EF>
2189 <B>0XF8000104</B>
2190 </TD>
2191 <TD width=10% BGCOLOR=#FBF5EF>
2192 <B>32</B>
2193 </TD>
2194 <TD width=10% BGCOLOR=#FBF5EF>
2195 <B>RW</B>
2196 </TD>
2197 <TD width=15% BGCOLOR=#FBF5EF>
2198 <B>0x000000</B>
2199 </TD>
2200 <TD width=35% BGCOLOR=#FBF5EF>
2201 <B>DDR PLL Control</B>
2202 </TD>
2203 </TR>
2204 <TR valign="top">
2205 <TD width=15% BGCOLOR=#FBF5EF>
2206 <A href="#DDR_PLL_CTRL">
2207 DDR_PLL_CTRL
2208 </A>
2209 </TD>
2210 <TD width=15% BGCOLOR=#FBF5EF>
2211 <B>0XF8000104</B>
2212 </TD>
2213 <TD width=10% BGCOLOR=#FBF5EF>
2214 <B>32</B>
2215 </TD>
2216 <TD width=10% BGCOLOR=#FBF5EF>
2217 <B>RW</B>
2218 </TD>
2219 <TD width=15% BGCOLOR=#FBF5EF>
2220 <B>0x000000</B>
2221 </TD>
2222 <TD width=35% BGCOLOR=#FBF5EF>
2223 <B>DDR PLL Control</B>
2224 </TD>
2225 </TR>
2226 <TR valign="top">
2227 <TD width=15% BGCOLOR=#FBF5EF>
2228 <A href="#DDR_PLL_CTRL">
2229 DDR_PLL_CTRL
2230 </A>
2231 </TD>
2232 <TD width=15% BGCOLOR=#FBF5EF>
2233 <B>0XF8000104</B>
2234 </TD>
2235 <TD width=10% BGCOLOR=#FBF5EF>
2236 <B>32</B>
2237 </TD>
2238 <TD width=10% BGCOLOR=#FBF5EF>
2239 <B>RW</B>
2240 </TD>
2241 <TD width=15% BGCOLOR=#FBF5EF>
2242 <B>0x000000</B>
2243 </TD>
2244 <TD width=35% BGCOLOR=#FBF5EF>
2245 <B>DDR PLL Control</B>
2246 </TD>
2247 </TR>
2248 <TR valign="top">
2249 <TD width=15% BGCOLOR=#FBF5EF>
2250 <A href="#DDR_PLL_CTRL">
2251 DDR_PLL_CTRL
2252 </A>
2253 </TD>
2254 <TD width=15% BGCOLOR=#FBF5EF>
2255 <B>0XF8000104</B>
2256 </TD>
2257 <TD width=10% BGCOLOR=#FBF5EF>
2258 <B>32</B>
2259 </TD>
2260 <TD width=10% BGCOLOR=#FBF5EF>
2261 <B>RW</B>
2262 </TD>
2263 <TD width=15% BGCOLOR=#FBF5EF>
2264 <B>0x000000</B>
2265 </TD>
2266 <TD width=35% BGCOLOR=#FBF5EF>
2267 <B>DDR PLL Control</B>
2268 </TD>
2269 </TR>
2270 <TR valign="top">
2271 <TD width=15% BGCOLOR=#FBF5EF>
2272 <A href="#DDR_CLK_CTRL">
2273 DDR_CLK_CTRL
2274 </A>
2275 </TD>
2276 <TD width=15% BGCOLOR=#FBF5EF>
2277 <B>0XF8000124</B>
2278 </TD>
2279 <TD width=10% BGCOLOR=#FBF5EF>
2280 <B>32</B>
2281 </TD>
2282 <TD width=10% BGCOLOR=#FBF5EF>
2283 <B>RW</B>
2284 </TD>
2285 <TD width=15% BGCOLOR=#FBF5EF>
2286 <B>0x000000</B>
2287 </TD>
2288 <TD width=35% BGCOLOR=#FBF5EF>
2289 <B>DDR Clock Control</B>
2290 </TD>
2291 </TR>
2292 <TR valign="top">
2293 <TD width=15% BGCOLOR=#FBF5EF>
2294 <A href="#IO_PLL_CFG">
2295 IO_PLL_CFG
2296 </A>
2297 </TD>
2298 <TD width=15% BGCOLOR=#FBF5EF>
2299 <B>0XF8000118</B>
2300 </TD>
2301 <TD width=10% BGCOLOR=#FBF5EF>
2302 <B>32</B>
2303 </TD>
2304 <TD width=10% BGCOLOR=#FBF5EF>
2305 <B>RW</B>
2306 </TD>
2307 <TD width=15% BGCOLOR=#FBF5EF>
2308 <B>0x000000</B>
2309 </TD>
2310 <TD width=35% BGCOLOR=#FBF5EF>
2311 <B>IO PLL Configuration</B>
2312 </TD>
2313 </TR>
2314 <TR valign="top">
2315 <TD width=15% BGCOLOR=#FBF5EF>
2316 <A href="#IO_PLL_CTRL">
2317 IO_PLL_CTRL
2318 </A>
2319 </TD>
2320 <TD width=15% BGCOLOR=#FBF5EF>
2321 <B>0XF8000108</B>
2322 </TD>
2323 <TD width=10% BGCOLOR=#FBF5EF>
2324 <B>32</B>
2325 </TD>
2326 <TD width=10% BGCOLOR=#FBF5EF>
2327 <B>RW</B>
2328 </TD>
2329 <TD width=15% BGCOLOR=#FBF5EF>
2330 <B>0x000000</B>
2331 </TD>
2332 <TD width=35% BGCOLOR=#FBF5EF>
2333 <B>IO PLL Control</B>
2334 </TD>
2335 </TR>
2336 <TR valign="top">
2337 <TD width=15% BGCOLOR=#FBF5EF>
2338 <A href="#IO_PLL_CTRL">
2339 IO_PLL_CTRL
2340 </A>
2341 </TD>
2342 <TD width=15% BGCOLOR=#FBF5EF>
2343 <B>0XF8000108</B>
2344 </TD>
2345 <TD width=10% BGCOLOR=#FBF5EF>
2346 <B>32</B>
2347 </TD>
2348 <TD width=10% BGCOLOR=#FBF5EF>
2349 <B>RW</B>
2350 </TD>
2351 <TD width=15% BGCOLOR=#FBF5EF>
2352 <B>0x000000</B>
2353 </TD>
2354 <TD width=35% BGCOLOR=#FBF5EF>
2355 <B>IO PLL Control</B>
2356 </TD>
2357 </TR>
2358 <TR valign="top">
2359 <TD width=15% BGCOLOR=#FBF5EF>
2360 <A href="#IO_PLL_CTRL">
2361 IO_PLL_CTRL
2362 </A>
2363 </TD>
2364 <TD width=15% BGCOLOR=#FBF5EF>
2365 <B>0XF8000108</B>
2366 </TD>
2367 <TD width=10% BGCOLOR=#FBF5EF>
2368 <B>32</B>
2369 </TD>
2370 <TD width=10% BGCOLOR=#FBF5EF>
2371 <B>RW</B>
2372 </TD>
2373 <TD width=15% BGCOLOR=#FBF5EF>
2374 <B>0x000000</B>
2375 </TD>
2376 <TD width=35% BGCOLOR=#FBF5EF>
2377 <B>IO PLL Control</B>
2378 </TD>
2379 </TR>
2380 <TR valign="top">
2381 <TD width=15% BGCOLOR=#FBF5EF>
2382 <A href="#IO_PLL_CTRL">
2383 IO_PLL_CTRL
2384 </A>
2385 </TD>
2386 <TD width=15% BGCOLOR=#FBF5EF>
2387 <B>0XF8000108</B>
2388 </TD>
2389 <TD width=10% BGCOLOR=#FBF5EF>
2390 <B>32</B>
2391 </TD>
2392 <TD width=10% BGCOLOR=#FBF5EF>
2393 <B>RW</B>
2394 </TD>
2395 <TD width=15% BGCOLOR=#FBF5EF>
2396 <B>0x000000</B>
2397 </TD>
2398 <TD width=35% BGCOLOR=#FBF5EF>
2399 <B>IO PLL Control</B>
2400 </TD>
2401 </TR>
2402 <TR valign="top">
2403 <TD width=15% BGCOLOR=#FBF5EF>
2404 <A href="#IO_PLL_CTRL">
2405 IO_PLL_CTRL
2406 </A>
2407 </TD>
2408 <TD width=15% BGCOLOR=#FBF5EF>
2409 <B>0XF8000108</B>
2410 </TD>
2411 <TD width=10% BGCOLOR=#FBF5EF>
2412 <B>32</B>
2413 </TD>
2414 <TD width=10% BGCOLOR=#FBF5EF>
2415 <B>RW</B>
2416 </TD>
2417 <TD width=15% BGCOLOR=#FBF5EF>
2418 <B>0x000000</B>
2419 </TD>
2420 <TD width=35% BGCOLOR=#FBF5EF>
2421 <B>IO PLL Control</B>
2422 </TD>
2423 </TR>
2424 <TR valign="top">
2425 <TD width=15% BGCOLOR=#FBF5EF>
2426 <A href="#SLCR_LOCK">
2427 SLCR_LOCK
2428 </A>
2429 </TD>
2430 <TD width=15% BGCOLOR=#FBF5EF>
2431 <B>0XF8000004</B>
2432 </TD>
2433 <TD width=10% BGCOLOR=#FBF5EF>
2434 <B>32</B>
2435 </TD>
2436 <TD width=10% BGCOLOR=#FBF5EF>
2437 <B>WO</B>
2438 </TD>
2439 <TD width=15% BGCOLOR=#FBF5EF>
2440 <B>0x000000</B>
2441 </TD>
2442 <TD width=35% BGCOLOR=#FBF5EF>
2443 <B>SLCR Write Protection Lock</B>
2444 </TD>
2445 </TR>
2446 </TABLE>
2447 <P>
2448 <H2><a name="ps7_pll_init_data_3_0">ps7_pll_init_data_3_0</a></H2>
2449 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2450 <TR valign="top">
2451 <TD width=15% BGCOLOR=#FFC0FF>
2452 <B>Register Name</B>
2453 </TD>
2454 <TD width=15% BGCOLOR=#FFC0FF>
2455 <B>Address</B>
2456 </TD>
2457 <TD width=10% BGCOLOR=#FFC0FF>
2458 <B>Width</B>
2459 </TD>
2460 <TD width=10% BGCOLOR=#FFC0FF>
2461 <B>Type</B>
2462 </TD>
2463 <TD width=15% BGCOLOR=#FFC0FF>
2464 <B>Reset Value</B>
2465 </TD>
2466 <TD width=35% BGCOLOR=#FFC0FF>
2467 <B>Description</B>
2468 </TD>
2469 </TR>
2470 <H1>SLCR SETTINGS</H1>
2471 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
2472 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2473 <TR valign="top">
2474 <TD width=15% BGCOLOR=#FFFF00>
2475 <B>Register Name</B>
2476 </TD>
2477 <TD width=15% BGCOLOR=#FFFF00>
2478 <B>Address</B>
2479 </TD>
2480 <TD width=10% BGCOLOR=#FFFF00>
2481 <B>Width</B>
2482 </TD>
2483 <TD width=10% BGCOLOR=#FFFF00>
2484 <B>Type</B>
2485 </TD>
2486 <TD width=15% BGCOLOR=#FFFF00>
2487 <B>Reset Value</B>
2488 </TD>
2489 <TD width=35% BGCOLOR=#FFFF00>
2490 <B>Description</B>
2491 </TD>
2492 </TR>
2493 <TR valign="top">
2494 <TD width=15% BGCOLOR=#FBF5EF>
2495 <B>SLCR_UNLOCK</B>
2496 </TD>
2497 <TD width=15% BGCOLOR=#FBF5EF>
2498 <B>0XF8000008</B>
2499 </TD>
2500 <TD width=10% BGCOLOR=#FBF5EF>
2501 <B>32</B>
2502 </TD>
2503 <TD width=10% BGCOLOR=#FBF5EF>
2504 <B>rw</B>
2505 </TD>
2506 <TD width=15% BGCOLOR=#FBF5EF>
2507 <B>0x00000000</B>
2508 </TD>
2509 <TD width=35% BGCOLOR=#FBF5EF>
2510 <B>--</B>
2511 </TD>
2512 </TR>
2513 </TABLE>
2514 <P>
2515 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2516 <TR valign="top">
2517 <TD width=15% BGCOLOR=#C0FFC0>
2518 <B>Field Name</B>
2519 </TD>
2520 <TD width=15% BGCOLOR=#C0FFC0>
2521 <B>Bits</B>
2522 </TD>
2523 <TD width=10% BGCOLOR=#C0FFC0>
2524 <B>Mask</B>
2525 </TD>
2526 <TD width=10% BGCOLOR=#C0FFC0>
2527 <B>Value</B>
2528 </TD>
2529 <TD width=15% BGCOLOR=#C0FFC0>
2530 <B>Shifted Value</B>
2531 </TD>
2532 <TD width=35% BGCOLOR=#C0FFC0>
2533 <B>Description</B>
2534 </TD>
2535 </TR>
2536 <TR valign="top">
2537 <TD width=15% BGCOLOR=#FBF5EF>
2538 <B>UNLOCK_KEY</B>
2539 </TD>
2540 <TD width=15% BGCOLOR=#FBF5EF>
2541 <B>15:0</B>
2542 </TD>
2543 <TD width=10% BGCOLOR=#FBF5EF>
2544 <B>ffff</B>
2545 </TD>
2546 <TD width=10% BGCOLOR=#FBF5EF>
2547 <B>df0d</B>
2548 </TD>
2549 <TD width=15% BGCOLOR=#FBF5EF>
2550 <B>df0d</B>
2551 </TD>
2552 <TD width=35% BGCOLOR=#FBF5EF>
2553 <B>Write the unlock key, 0xDF0D, to enable writes to the slcr registers. All slcr registers, 0xF800_0000 to 0xF800_0B74, are writeable until locked using the SLCR_LOCK register. A read of this register returns zero.</B>
2554 </TD>
2555 </TR>
2556 <TR valign="top">
2557 <TD width=15% BGCOLOR=#C0C0C0>
2558 <B>SLCR_UNLOCK@0XF8000008</B>
2559 </TD>
2560 <TD width=15% BGCOLOR=#C0C0C0>
2561 <B>31:0</B>
2562 </TD>
2563 <TD width=10% BGCOLOR=#C0C0C0>
2564 <B>ffff</B>
2565 </TD>
2566 <TD width=10% BGCOLOR=#C0C0C0>
2567 <B></B>
2568 </TD>
2569 <TD width=15% BGCOLOR=#C0C0C0>
2570 <B>df0d</B>
2571 </TD>
2572 <TD width=35% BGCOLOR=#C0C0C0>
2573 <B>SLCR Write Protection Unlock</B>
2574 </TD>
2575 </TR>
2576 </TABLE>
2577 <P>
2578 <H1>PLL SLCR REGISTERS</H1>
2579 <H1>ARM PLL INIT</H1>
2580 <H2><a name="ARM_PLL_CFG">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CFG</a></H2>
2581 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2582 <TR valign="top">
2583 <TD width=15% BGCOLOR=#FFFF00>
2584 <B>Register Name</B>
2585 </TD>
2586 <TD width=15% BGCOLOR=#FFFF00>
2587 <B>Address</B>
2588 </TD>
2589 <TD width=10% BGCOLOR=#FFFF00>
2590 <B>Width</B>
2591 </TD>
2592 <TD width=10% BGCOLOR=#FFFF00>
2593 <B>Type</B>
2594 </TD>
2595 <TD width=15% BGCOLOR=#FFFF00>
2596 <B>Reset Value</B>
2597 </TD>
2598 <TD width=35% BGCOLOR=#FFFF00>
2599 <B>Description</B>
2600 </TD>
2601 </TR>
2602 <TR valign="top">
2603 <TD width=15% BGCOLOR=#FBF5EF>
2604 <B>ARM_PLL_CFG</B>
2605 </TD>
2606 <TD width=15% BGCOLOR=#FBF5EF>
2607 <B>0XF8000110</B>
2608 </TD>
2609 <TD width=10% BGCOLOR=#FBF5EF>
2610 <B>32</B>
2611 </TD>
2612 <TD width=10% BGCOLOR=#FBF5EF>
2613 <B>rw</B>
2614 </TD>
2615 <TD width=15% BGCOLOR=#FBF5EF>
2616 <B>0x00000000</B>
2617 </TD>
2618 <TD width=35% BGCOLOR=#FBF5EF>
2619 <B>--</B>
2620 </TD>
2621 </TR>
2622 </TABLE>
2623 <P>
2624 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2625 <TR valign="top">
2626 <TD width=15% BGCOLOR=#C0FFC0>
2627 <B>Field Name</B>
2628 </TD>
2629 <TD width=15% BGCOLOR=#C0FFC0>
2630 <B>Bits</B>
2631 </TD>
2632 <TD width=10% BGCOLOR=#C0FFC0>
2633 <B>Mask</B>
2634 </TD>
2635 <TD width=10% BGCOLOR=#C0FFC0>
2636 <B>Value</B>
2637 </TD>
2638 <TD width=15% BGCOLOR=#C0FFC0>
2639 <B>Shifted Value</B>
2640 </TD>
2641 <TD width=35% BGCOLOR=#C0FFC0>
2642 <B>Description</B>
2643 </TD>
2644 </TR>
2645 <TR valign="top">
2646 <TD width=15% BGCOLOR=#FBF5EF>
2647 <B>PLL_RES</B>
2648 </TD>
2649 <TD width=15% BGCOLOR=#FBF5EF>
2650 <B>7:4</B>
2651 </TD>
2652 <TD width=10% BGCOLOR=#FBF5EF>
2653 <B>f0</B>
2654 </TD>
2655 <TD width=10% BGCOLOR=#FBF5EF>
2656 <B>2</B>
2657 </TD>
2658 <TD width=15% BGCOLOR=#FBF5EF>
2659 <B>20</B>
2660 </TD>
2661 <TD width=35% BGCOLOR=#FBF5EF>
2662 <B>Drive the PLL_RES[3:0] input of the PLL to set the PLL loop filter resistor control</B>
2663 </TD>
2664 </TR>
2665 <TR valign="top">
2666 <TD width=15% BGCOLOR=#FBF5EF>
2667 <B>PLL_CP</B>
2668 </TD>
2669 <TD width=15% BGCOLOR=#FBF5EF>
2670 <B>11:8</B>
2671 </TD>
2672 <TD width=10% BGCOLOR=#FBF5EF>
2673 <B>f00</B>
2674 </TD>
2675 <TD width=10% BGCOLOR=#FBF5EF>
2676 <B>2</B>
2677 </TD>
2678 <TD width=15% BGCOLOR=#FBF5EF>
2679 <B>200</B>
2680 </TD>
2681 <TD width=35% BGCOLOR=#FBF5EF>
2682 <B>Drive the PLL_CP[3:0] input of the PLL to set the PLL charge pump control</B>
2683 </TD>
2684 </TR>
2685 <TR valign="top">
2686 <TD width=15% BGCOLOR=#FBF5EF>
2687 <B>LOCK_CNT</B>
2688 </TD>
2689 <TD width=15% BGCOLOR=#FBF5EF>
2690 <B>21:12</B>
2691 </TD>
2692 <TD width=10% BGCOLOR=#FBF5EF>
2693 <B>3ff000</B>
2694 </TD>
2695 <TD width=10% BGCOLOR=#FBF5EF>
2696 <B>fa</B>
2697 </TD>
2698 <TD width=15% BGCOLOR=#FBF5EF>
2699 <B>fa000</B>
2700 </TD>
2701 <TD width=35% BGCOLOR=#FBF5EF>
2702 <B>Drive the LOCK_CNT[9:0] input of the PLL to set the number of clock cycles the PLL needs to have clkref and clkfb aligned with a certain window before syaing locked.</B>
2703 </TD>
2704 </TR>
2705 <TR valign="top">
2706 <TD width=15% BGCOLOR=#C0C0C0>
2707 <B>ARM_PLL_CFG@0XF8000110</B>
2708 </TD>
2709 <TD width=15% BGCOLOR=#C0C0C0>
2710 <B>31:0</B>
2711 </TD>
2712 <TD width=10% BGCOLOR=#C0C0C0>
2713 <B>3ffff0</B>
2714 </TD>
2715 <TD width=10% BGCOLOR=#C0C0C0>
2716 <B></B>
2717 </TD>
2718 <TD width=15% BGCOLOR=#C0C0C0>
2719 <B>fa220</B>
2720 </TD>
2721 <TD width=35% BGCOLOR=#C0C0C0>
2722 <B>ARM PLL Configuration</B>
2723 </TD>
2724 </TR>
2725 </TABLE>
2726 <P>
2727 <H1>UPDATE FB_DIV</H1>
2728 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
2729 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2730 <TR valign="top">
2731 <TD width=15% BGCOLOR=#FFFF00>
2732 <B>Register Name</B>
2733 </TD>
2734 <TD width=15% BGCOLOR=#FFFF00>
2735 <B>Address</B>
2736 </TD>
2737 <TD width=10% BGCOLOR=#FFFF00>
2738 <B>Width</B>
2739 </TD>
2740 <TD width=10% BGCOLOR=#FFFF00>
2741 <B>Type</B>
2742 </TD>
2743 <TD width=15% BGCOLOR=#FFFF00>
2744 <B>Reset Value</B>
2745 </TD>
2746 <TD width=35% BGCOLOR=#FFFF00>
2747 <B>Description</B>
2748 </TD>
2749 </TR>
2750 <TR valign="top">
2751 <TD width=15% BGCOLOR=#FBF5EF>
2752 <B>ARM_PLL_CTRL</B>
2753 </TD>
2754 <TD width=15% BGCOLOR=#FBF5EF>
2755 <B>0XF8000100</B>
2756 </TD>
2757 <TD width=10% BGCOLOR=#FBF5EF>
2758 <B>32</B>
2759 </TD>
2760 <TD width=10% BGCOLOR=#FBF5EF>
2761 <B>rw</B>
2762 </TD>
2763 <TD width=15% BGCOLOR=#FBF5EF>
2764 <B>0x00000000</B>
2765 </TD>
2766 <TD width=35% BGCOLOR=#FBF5EF>
2767 <B>--</B>
2768 </TD>
2769 </TR>
2770 </TABLE>
2771 <P>
2772 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2773 <TR valign="top">
2774 <TD width=15% BGCOLOR=#C0FFC0>
2775 <B>Field Name</B>
2776 </TD>
2777 <TD width=15% BGCOLOR=#C0FFC0>
2778 <B>Bits</B>
2779 </TD>
2780 <TD width=10% BGCOLOR=#C0FFC0>
2781 <B>Mask</B>
2782 </TD>
2783 <TD width=10% BGCOLOR=#C0FFC0>
2784 <B>Value</B>
2785 </TD>
2786 <TD width=15% BGCOLOR=#C0FFC0>
2787 <B>Shifted Value</B>
2788 </TD>
2789 <TD width=35% BGCOLOR=#C0FFC0>
2790 <B>Description</B>
2791 </TD>
2792 </TR>
2793 <TR valign="top">
2794 <TD width=15% BGCOLOR=#FBF5EF>
2795 <B>PLL_FDIV</B>
2796 </TD>
2797 <TD width=15% BGCOLOR=#FBF5EF>
2798 <B>18:12</B>
2799 </TD>
2800 <TD width=10% BGCOLOR=#FBF5EF>
2801 <B>7f000</B>
2802 </TD>
2803 <TD width=10% BGCOLOR=#FBF5EF>
2804 <B>28</B>
2805 </TD>
2806 <TD width=15% BGCOLOR=#FBF5EF>
2807 <B>28000</B>
2808 </TD>
2809 <TD width=35% BGCOLOR=#FBF5EF>
2810 <B>Provide the feedback divisor for the PLL. Note: Before changing this value, the PLL must first be bypassed and then put into reset mode. Refer to the Zynq-7000 TRM, UG585, Clocks chapter for CP/RES/CNT values for the PLL.</B>
2811 </TD>
2812 </TR>
2813 <TR valign="top">
2814 <TD width=15% BGCOLOR=#C0C0C0>
2815 <B>ARM_PLL_CTRL@0XF8000100</B>
2816 </TD>
2817 <TD width=15% BGCOLOR=#C0C0C0>
2818 <B>31:0</B>
2819 </TD>
2820 <TD width=10% BGCOLOR=#C0C0C0>
2821 <B>7f000</B>
2822 </TD>
2823 <TD width=10% BGCOLOR=#C0C0C0>
2824 <B></B>
2825 </TD>
2826 <TD width=15% BGCOLOR=#C0C0C0>
2827 <B>28000</B>
2828 </TD>
2829 <TD width=35% BGCOLOR=#C0C0C0>
2830 <B>ARM PLL Control</B>
2831 </TD>
2832 </TR>
2833 </TABLE>
2834 <P>
2835 <H1>BY PASS PLL</H1>
2836 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
2837 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2838 <TR valign="top">
2839 <TD width=15% BGCOLOR=#FFFF00>
2840 <B>Register Name</B>
2841 </TD>
2842 <TD width=15% BGCOLOR=#FFFF00>
2843 <B>Address</B>
2844 </TD>
2845 <TD width=10% BGCOLOR=#FFFF00>
2846 <B>Width</B>
2847 </TD>
2848 <TD width=10% BGCOLOR=#FFFF00>
2849 <B>Type</B>
2850 </TD>
2851 <TD width=15% BGCOLOR=#FFFF00>
2852 <B>Reset Value</B>
2853 </TD>
2854 <TD width=35% BGCOLOR=#FFFF00>
2855 <B>Description</B>
2856 </TD>
2857 </TR>
2858 <TR valign="top">
2859 <TD width=15% BGCOLOR=#FBF5EF>
2860 <B>ARM_PLL_CTRL</B>
2861 </TD>
2862 <TD width=15% BGCOLOR=#FBF5EF>
2863 <B>0XF8000100</B>
2864 </TD>
2865 <TD width=10% BGCOLOR=#FBF5EF>
2866 <B>32</B>
2867 </TD>
2868 <TD width=10% BGCOLOR=#FBF5EF>
2869 <B>rw</B>
2870 </TD>
2871 <TD width=15% BGCOLOR=#FBF5EF>
2872 <B>0x00000000</B>
2873 </TD>
2874 <TD width=35% BGCOLOR=#FBF5EF>
2875 <B>--</B>
2876 </TD>
2877 </TR>
2878 </TABLE>
2879 <P>
2880 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2881 <TR valign="top">
2882 <TD width=15% BGCOLOR=#C0FFC0>
2883 <B>Field Name</B>
2884 </TD>
2885 <TD width=15% BGCOLOR=#C0FFC0>
2886 <B>Bits</B>
2887 </TD>
2888 <TD width=10% BGCOLOR=#C0FFC0>
2889 <B>Mask</B>
2890 </TD>
2891 <TD width=10% BGCOLOR=#C0FFC0>
2892 <B>Value</B>
2893 </TD>
2894 <TD width=15% BGCOLOR=#C0FFC0>
2895 <B>Shifted Value</B>
2896 </TD>
2897 <TD width=35% BGCOLOR=#C0FFC0>
2898 <B>Description</B>
2899 </TD>
2900 </TR>
2901 <TR valign="top">
2902 <TD width=15% BGCOLOR=#FBF5EF>
2903 <B>PLL_BYPASS_FORCE</B>
2904 </TD>
2905 <TD width=15% BGCOLOR=#FBF5EF>
2906 <B>4:4</B>
2907 </TD>
2908 <TD width=10% BGCOLOR=#FBF5EF>
2909 <B>10</B>
2910 </TD>
2911 <TD width=10% BGCOLOR=#FBF5EF>
2912 <B>1</B>
2913 </TD>
2914 <TD width=15% BGCOLOR=#FBF5EF>
2915 <B>10</B>
2916 </TD>
2917 <TD width=35% BGCOLOR=#FBF5EF>
2918 <B>ARM PLL Bypass override control: PLL_BYPASS_QUAL = 0: 0: enabled, not bypassed. 1: bypassed. PLL_BYPASS_QUAL = 1 (QUAL bit default value): 0: PLL mode is set based on pin strap setting. 1: PLL bypassed regardless of the pin strapping.</B>
2919 </TD>
2920 </TR>
2921 <TR valign="top">
2922 <TD width=15% BGCOLOR=#C0C0C0>
2923 <B>ARM_PLL_CTRL@0XF8000100</B>
2924 </TD>
2925 <TD width=15% BGCOLOR=#C0C0C0>
2926 <B>31:0</B>
2927 </TD>
2928 <TD width=10% BGCOLOR=#C0C0C0>
2929 <B>10</B>
2930 </TD>
2931 <TD width=10% BGCOLOR=#C0C0C0>
2932 <B></B>
2933 </TD>
2934 <TD width=15% BGCOLOR=#C0C0C0>
2935 <B>10</B>
2936 </TD>
2937 <TD width=35% BGCOLOR=#C0C0C0>
2938 <B>ARM PLL Control</B>
2939 </TD>
2940 </TR>
2941 </TABLE>
2942 <P>
2943 <H1>ASSERT RESET</H1>
2944 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
2945 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2946 <TR valign="top">
2947 <TD width=15% BGCOLOR=#FFFF00>
2948 <B>Register Name</B>
2949 </TD>
2950 <TD width=15% BGCOLOR=#FFFF00>
2951 <B>Address</B>
2952 </TD>
2953 <TD width=10% BGCOLOR=#FFFF00>
2954 <B>Width</B>
2955 </TD>
2956 <TD width=10% BGCOLOR=#FFFF00>
2957 <B>Type</B>
2958 </TD>
2959 <TD width=15% BGCOLOR=#FFFF00>
2960 <B>Reset Value</B>
2961 </TD>
2962 <TD width=35% BGCOLOR=#FFFF00>
2963 <B>Description</B>
2964 </TD>
2965 </TR>
2966 <TR valign="top">
2967 <TD width=15% BGCOLOR=#FBF5EF>
2968 <B>ARM_PLL_CTRL</B>
2969 </TD>
2970 <TD width=15% BGCOLOR=#FBF5EF>
2971 <B>0XF8000100</B>
2972 </TD>
2973 <TD width=10% BGCOLOR=#FBF5EF>
2974 <B>32</B>
2975 </TD>
2976 <TD width=10% BGCOLOR=#FBF5EF>
2977 <B>rw</B>
2978 </TD>
2979 <TD width=15% BGCOLOR=#FBF5EF>
2980 <B>0x00000000</B>
2981 </TD>
2982 <TD width=35% BGCOLOR=#FBF5EF>
2983 <B>--</B>
2984 </TD>
2985 </TR>
2986 </TABLE>
2987 <P>
2988 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
2989 <TR valign="top">
2990 <TD width=15% BGCOLOR=#C0FFC0>
2991 <B>Field Name</B>
2992 </TD>
2993 <TD width=15% BGCOLOR=#C0FFC0>
2994 <B>Bits</B>
2995 </TD>
2996 <TD width=10% BGCOLOR=#C0FFC0>
2997 <B>Mask</B>
2998 </TD>
2999 <TD width=10% BGCOLOR=#C0FFC0>
3000 <B>Value</B>
3001 </TD>
3002 <TD width=15% BGCOLOR=#C0FFC0>
3003 <B>Shifted Value</B>
3004 </TD>
3005 <TD width=35% BGCOLOR=#C0FFC0>
3006 <B>Description</B>
3007 </TD>
3008 </TR>
3009 <TR valign="top">
3010 <TD width=15% BGCOLOR=#FBF5EF>
3011 <B>PLL_RESET</B>
3012 </TD>
3013 <TD width=15% BGCOLOR=#FBF5EF>
3014 <B>0:0</B>
3015 </TD>
3016 <TD width=10% BGCOLOR=#FBF5EF>
3017 <B>1</B>
3018 </TD>
3019 <TD width=10% BGCOLOR=#FBF5EF>
3020 <B>1</B>
3021 </TD>
3022 <TD width=15% BGCOLOR=#FBF5EF>
3023 <B>1</B>
3024 </TD>
3025 <TD width=35% BGCOLOR=#FBF5EF>
3026 <B>PLL reset control: 0: de-assert (PLL operating) 1: assert (PLL held in reset)</B>
3027 </TD>
3028 </TR>
3029 <TR valign="top">
3030 <TD width=15% BGCOLOR=#C0C0C0>
3031 <B>ARM_PLL_CTRL@0XF8000100</B>
3032 </TD>
3033 <TD width=15% BGCOLOR=#C0C0C0>
3034 <B>31:0</B>
3035 </TD>
3036 <TD width=10% BGCOLOR=#C0C0C0>
3037 <B>1</B>
3038 </TD>
3039 <TD width=10% BGCOLOR=#C0C0C0>
3040 <B></B>
3041 </TD>
3042 <TD width=15% BGCOLOR=#C0C0C0>
3043 <B>1</B>
3044 </TD>
3045 <TD width=35% BGCOLOR=#C0C0C0>
3046 <B>ARM PLL Control</B>
3047 </TD>
3048 </TR>
3049 </TABLE>
3050 <P>
3051 <H1>DEASSERT RESET</H1>
3052 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
3053 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3054 <TR valign="top">
3055 <TD width=15% BGCOLOR=#FFFF00>
3056 <B>Register Name</B>
3057 </TD>
3058 <TD width=15% BGCOLOR=#FFFF00>
3059 <B>Address</B>
3060 </TD>
3061 <TD width=10% BGCOLOR=#FFFF00>
3062 <B>Width</B>
3063 </TD>
3064 <TD width=10% BGCOLOR=#FFFF00>
3065 <B>Type</B>
3066 </TD>
3067 <TD width=15% BGCOLOR=#FFFF00>
3068 <B>Reset Value</B>
3069 </TD>
3070 <TD width=35% BGCOLOR=#FFFF00>
3071 <B>Description</B>
3072 </TD>
3073 </TR>
3074 <TR valign="top">
3075 <TD width=15% BGCOLOR=#FBF5EF>
3076 <B>ARM_PLL_CTRL</B>
3077 </TD>
3078 <TD width=15% BGCOLOR=#FBF5EF>
3079 <B>0XF8000100</B>
3080 </TD>
3081 <TD width=10% BGCOLOR=#FBF5EF>
3082 <B>32</B>
3083 </TD>
3084 <TD width=10% BGCOLOR=#FBF5EF>
3085 <B>rw</B>
3086 </TD>
3087 <TD width=15% BGCOLOR=#FBF5EF>
3088 <B>0x00000000</B>
3089 </TD>
3090 <TD width=35% BGCOLOR=#FBF5EF>
3091 <B>--</B>
3092 </TD>
3093 </TR>
3094 </TABLE>
3095 <P>
3096 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3097 <TR valign="top">
3098 <TD width=15% BGCOLOR=#C0FFC0>
3099 <B>Field Name</B>
3100 </TD>
3101 <TD width=15% BGCOLOR=#C0FFC0>
3102 <B>Bits</B>
3103 </TD>
3104 <TD width=10% BGCOLOR=#C0FFC0>
3105 <B>Mask</B>
3106 </TD>
3107 <TD width=10% BGCOLOR=#C0FFC0>
3108 <B>Value</B>
3109 </TD>
3110 <TD width=15% BGCOLOR=#C0FFC0>
3111 <B>Shifted Value</B>
3112 </TD>
3113 <TD width=35% BGCOLOR=#C0FFC0>
3114 <B>Description</B>
3115 </TD>
3116 </TR>
3117 <TR valign="top">
3118 <TD width=15% BGCOLOR=#FBF5EF>
3119 <B>PLL_RESET</B>
3120 </TD>
3121 <TD width=15% BGCOLOR=#FBF5EF>
3122 <B>0:0</B>
3123 </TD>
3124 <TD width=10% BGCOLOR=#FBF5EF>
3125 <B>1</B>
3126 </TD>
3127 <TD width=10% BGCOLOR=#FBF5EF>
3128 <B>0</B>
3129 </TD>
3130 <TD width=15% BGCOLOR=#FBF5EF>
3131 <B>0</B>
3132 </TD>
3133 <TD width=35% BGCOLOR=#FBF5EF>
3134 <B>PLL reset control: 0: de-assert (PLL operating) 1: assert (PLL held in reset)</B>
3135 </TD>
3136 </TR>
3137 <TR valign="top">
3138 <TD width=15% BGCOLOR=#C0C0C0>
3139 <B>ARM_PLL_CTRL@0XF8000100</B>
3140 </TD>
3141 <TD width=15% BGCOLOR=#C0C0C0>
3142 <B>31:0</B>
3143 </TD>
3144 <TD width=10% BGCOLOR=#C0C0C0>
3145 <B>1</B>
3146 </TD>
3147 <TD width=10% BGCOLOR=#C0C0C0>
3148 <B></B>
3149 </TD>
3150 <TD width=15% BGCOLOR=#C0C0C0>
3151 <B>0</B>
3152 </TD>
3153 <TD width=35% BGCOLOR=#C0C0C0>
3154 <B>ARM PLL Control</B>
3155 </TD>
3156 </TR>
3157 </TABLE>
3158 <P>
3159 <H1>CHECK PLL STATUS</H1>
3160 <H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>
3161 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3162 <TR valign="top">
3163 <TD width=15% BGCOLOR=#FFFF00>
3164 <B>Register Name</B>
3165 </TD>
3166 <TD width=15% BGCOLOR=#FFFF00>
3167 <B>Address</B>
3168 </TD>
3169 <TD width=10% BGCOLOR=#FFFF00>
3170 <B>Width</B>
3171 </TD>
3172 <TD width=10% BGCOLOR=#FFFF00>
3173 <B>Type</B>
3174 </TD>
3175 <TD width=15% BGCOLOR=#FFFF00>
3176 <B>Reset Value</B>
3177 </TD>
3178 <TD width=35% BGCOLOR=#FFFF00>
3179 <B>Description</B>
3180 </TD>
3181 </TR>
3182 <TR valign="top">
3183 <TD width=15% BGCOLOR=#FBF5EF>
3184 <B>PLL_STATUS</B>
3185 </TD>
3186 <TD width=15% BGCOLOR=#FBF5EF>
3187 <B>0XF800010C</B>
3188 </TD>
3189 <TD width=10% BGCOLOR=#FBF5EF>
3190 <B>32</B>
3191 </TD>
3192 <TD width=10% BGCOLOR=#FBF5EF>
3193 <B>rw</B>
3194 </TD>
3195 <TD width=15% BGCOLOR=#FBF5EF>
3196 <B>0x00000000</B>
3197 </TD>
3198 <TD width=35% BGCOLOR=#FBF5EF>
3199 <B>--</B>
3200 </TD>
3201 </TR>
3202 </TABLE>
3203 <P>
3204 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3205 <TR valign="top">
3206 <TD width=15% BGCOLOR=#C0FFC0>
3207 <B>Field Name</B>
3208 </TD>
3209 <TD width=15% BGCOLOR=#C0FFC0>
3210 <B>Bits</B>
3211 </TD>
3212 <TD width=10% BGCOLOR=#C0FFC0>
3213 <B>Mask</B>
3214 </TD>
3215 <TD width=10% BGCOLOR=#C0FFC0>
3216 <B>Value</B>
3217 </TD>
3218 <TD width=15% BGCOLOR=#C0FFC0>
3219 <B>Shifted Value</B>
3220 </TD>
3221 <TD width=35% BGCOLOR=#C0FFC0>
3222 <B>Description</B>
3223 </TD>
3224 </TR>
3225 <TR valign="top">
3226 <TD width=15% BGCOLOR=#FBF5EF>
3227 <B>ARM_PLL_LOCK</B>
3228 </TD>
3229 <TD width=15% BGCOLOR=#FBF5EF>
3230 <B>0:0</B>
3231 </TD>
3232 <TD width=10% BGCOLOR=#FBF5EF>
3233 <B>1</B>
3234 </TD>
3235 <TD width=10% BGCOLOR=#FBF5EF>
3236 <B>1</B>
3237 </TD>
3238 <TD width=15% BGCOLOR=#FBF5EF>
3239 <B>1</B>
3240 </TD>
3241 <TD width=35% BGCOLOR=#FBF5EF>
3242 <B>ARM PLL lock status: 0: not locked, 1: locked</B>
3243 </TD>
3244 </TR>
3245 <TR valign="top">
3246 <TD width=15% BGCOLOR=#C0C0C0>
3247 <B>PLL_STATUS@0XF800010C</B>
3248 </TD>
3249 <TD width=15% BGCOLOR=#C0C0C0>
3250 <B>31:0</B>
3251 </TD>
3252 <TD width=10% BGCOLOR=#C0C0C0>
3253 <B>1</B>
3254 </TD>
3255 <TD width=10% BGCOLOR=#C0C0C0>
3256 <B></B>
3257 </TD>
3258 <TD width=15% BGCOLOR=#C0C0C0>
3259 <B>1</B>
3260 </TD>
3261 <TD width=35% BGCOLOR=#C0C0C0>
3262 <B>tobe</B>
3263 </TD>
3264 </TR>
3265 </TABLE>
3266 <P>
3267 <H1>REMOVE PLL BY PASS</H1>
3268 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
3269 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3270 <TR valign="top">
3271 <TD width=15% BGCOLOR=#FFFF00>
3272 <B>Register Name</B>
3273 </TD>
3274 <TD width=15% BGCOLOR=#FFFF00>
3275 <B>Address</B>
3276 </TD>
3277 <TD width=10% BGCOLOR=#FFFF00>
3278 <B>Width</B>
3279 </TD>
3280 <TD width=10% BGCOLOR=#FFFF00>
3281 <B>Type</B>
3282 </TD>
3283 <TD width=15% BGCOLOR=#FFFF00>
3284 <B>Reset Value</B>
3285 </TD>
3286 <TD width=35% BGCOLOR=#FFFF00>
3287 <B>Description</B>
3288 </TD>
3289 </TR>
3290 <TR valign="top">
3291 <TD width=15% BGCOLOR=#FBF5EF>
3292 <B>ARM_PLL_CTRL</B>
3293 </TD>
3294 <TD width=15% BGCOLOR=#FBF5EF>
3295 <B>0XF8000100</B>
3296 </TD>
3297 <TD width=10% BGCOLOR=#FBF5EF>
3298 <B>32</B>
3299 </TD>
3300 <TD width=10% BGCOLOR=#FBF5EF>
3301 <B>rw</B>
3302 </TD>
3303 <TD width=15% BGCOLOR=#FBF5EF>
3304 <B>0x00000000</B>
3305 </TD>
3306 <TD width=35% BGCOLOR=#FBF5EF>
3307 <B>--</B>
3308 </TD>
3309 </TR>
3310 </TABLE>
3311 <P>
3312 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3313 <TR valign="top">
3314 <TD width=15% BGCOLOR=#C0FFC0>
3315 <B>Field Name</B>
3316 </TD>
3317 <TD width=15% BGCOLOR=#C0FFC0>
3318 <B>Bits</B>
3319 </TD>
3320 <TD width=10% BGCOLOR=#C0FFC0>
3321 <B>Mask</B>
3322 </TD>
3323 <TD width=10% BGCOLOR=#C0FFC0>
3324 <B>Value</B>
3325 </TD>
3326 <TD width=15% BGCOLOR=#C0FFC0>
3327 <B>Shifted Value</B>
3328 </TD>
3329 <TD width=35% BGCOLOR=#C0FFC0>
3330 <B>Description</B>
3331 </TD>
3332 </TR>
3333 <TR valign="top">
3334 <TD width=15% BGCOLOR=#FBF5EF>
3335 <B>PLL_BYPASS_FORCE</B>
3336 </TD>
3337 <TD width=15% BGCOLOR=#FBF5EF>
3338 <B>4:4</B>
3339 </TD>
3340 <TD width=10% BGCOLOR=#FBF5EF>
3341 <B>10</B>
3342 </TD>
3343 <TD width=10% BGCOLOR=#FBF5EF>
3344 <B>0</B>
3345 </TD>
3346 <TD width=15% BGCOLOR=#FBF5EF>
3347 <B>0</B>
3348 </TD>
3349 <TD width=35% BGCOLOR=#FBF5EF>
3350 <B>ARM PLL Bypass override control: PLL_BYPASS_QUAL = 0: 0: enabled, not bypassed. 1: bypassed. PLL_BYPASS_QUAL = 1 (QUAL bit default value): 0: PLL mode is set based on pin strap setting. 1: PLL bypassed regardless of the pin strapping.</B>
3351 </TD>
3352 </TR>
3353 <TR valign="top">
3354 <TD width=15% BGCOLOR=#C0C0C0>
3355 <B>ARM_PLL_CTRL@0XF8000100</B>
3356 </TD>
3357 <TD width=15% BGCOLOR=#C0C0C0>
3358 <B>31:0</B>
3359 </TD>
3360 <TD width=10% BGCOLOR=#C0C0C0>
3361 <B>10</B>
3362 </TD>
3363 <TD width=10% BGCOLOR=#C0C0C0>
3364 <B></B>
3365 </TD>
3366 <TD width=15% BGCOLOR=#C0C0C0>
3367 <B>0</B>
3368 </TD>
3369 <TD width=35% BGCOLOR=#C0C0C0>
3370 <B>ARM PLL Control</B>
3371 </TD>
3372 </TR>
3373 </TABLE>
3374 <P>
3375 <H2><a name="ARM_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_CLK_CTRL</a></H2>
3376 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3377 <TR valign="top">
3378 <TD width=15% BGCOLOR=#FFFF00>
3379 <B>Register Name</B>
3380 </TD>
3381 <TD width=15% BGCOLOR=#FFFF00>
3382 <B>Address</B>
3383 </TD>
3384 <TD width=10% BGCOLOR=#FFFF00>
3385 <B>Width</B>
3386 </TD>
3387 <TD width=10% BGCOLOR=#FFFF00>
3388 <B>Type</B>
3389 </TD>
3390 <TD width=15% BGCOLOR=#FFFF00>
3391 <B>Reset Value</B>
3392 </TD>
3393 <TD width=35% BGCOLOR=#FFFF00>
3394 <B>Description</B>
3395 </TD>
3396 </TR>
3397 <TR valign="top">
3398 <TD width=15% BGCOLOR=#FBF5EF>
3399 <B>ARM_CLK_CTRL</B>
3400 </TD>
3401 <TD width=15% BGCOLOR=#FBF5EF>
3402 <B>0XF8000120</B>
3403 </TD>
3404 <TD width=10% BGCOLOR=#FBF5EF>
3405 <B>32</B>
3406 </TD>
3407 <TD width=10% BGCOLOR=#FBF5EF>
3408 <B>rw</B>
3409 </TD>
3410 <TD width=15% BGCOLOR=#FBF5EF>
3411 <B>0x00000000</B>
3412 </TD>
3413 <TD width=35% BGCOLOR=#FBF5EF>
3414 <B>--</B>
3415 </TD>
3416 </TR>
3417 </TABLE>
3418 <P>
3419 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3420 <TR valign="top">
3421 <TD width=15% BGCOLOR=#C0FFC0>
3422 <B>Field Name</B>
3423 </TD>
3424 <TD width=15% BGCOLOR=#C0FFC0>
3425 <B>Bits</B>
3426 </TD>
3427 <TD width=10% BGCOLOR=#C0FFC0>
3428 <B>Mask</B>
3429 </TD>
3430 <TD width=10% BGCOLOR=#C0FFC0>
3431 <B>Value</B>
3432 </TD>
3433 <TD width=15% BGCOLOR=#C0FFC0>
3434 <B>Shifted Value</B>
3435 </TD>
3436 <TD width=35% BGCOLOR=#C0FFC0>
3437 <B>Description</B>
3438 </TD>
3439 </TR>
3440 <TR valign="top">
3441 <TD width=15% BGCOLOR=#FBF5EF>
3442 <B>SRCSEL</B>
3443 </TD>
3444 <TD width=15% BGCOLOR=#FBF5EF>
3445 <B>5:4</B>
3446 </TD>
3447 <TD width=10% BGCOLOR=#FBF5EF>
3448 <B>30</B>
3449 </TD>
3450 <TD width=10% BGCOLOR=#FBF5EF>
3451 <B>0</B>
3452 </TD>
3453 <TD width=15% BGCOLOR=#FBF5EF>
3454 <B>0</B>
3455 </TD>
3456 <TD width=35% BGCOLOR=#FBF5EF>
3457 <B>Select the source used to generate the CPU clock: 0x: ARM PLL 10: DDR PLL 11: IO PLL This field is reset by POR only.</B>
3458 </TD>
3459 </TR>
3460 <TR valign="top">
3461 <TD width=15% BGCOLOR=#FBF5EF>
3462 <B>DIVISOR</B>
3463 </TD>
3464 <TD width=15% BGCOLOR=#FBF5EF>
3465 <B>13:8</B>
3466 </TD>
3467 <TD width=10% BGCOLOR=#FBF5EF>
3468 <B>3f00</B>
3469 </TD>
3470 <TD width=10% BGCOLOR=#FBF5EF>
3471 <B>2</B>
3472 </TD>
3473 <TD width=15% BGCOLOR=#FBF5EF>
3474 <B>200</B>
3475 </TD>
3476 <TD width=35% BGCOLOR=#FBF5EF>
3477 <B>Frequency divisor for the CPU clock source.</B>
3478 </TD>
3479 </TR>
3480 <TR valign="top">
3481 <TD width=15% BGCOLOR=#FBF5EF>
3482 <B>CPU_6OR4XCLKACT</B>
3483 </TD>
3484 <TD width=15% BGCOLOR=#FBF5EF>
3485 <B>24:24</B>
3486 </TD>
3487 <TD width=10% BGCOLOR=#FBF5EF>
3488 <B>1000000</B>
3489 </TD>
3490 <TD width=10% BGCOLOR=#FBF5EF>
3491 <B>1</B>
3492 </TD>
3493 <TD width=15% BGCOLOR=#FBF5EF>
3494 <B>1000000</B>
3495 </TD>
3496 <TD width=35% BGCOLOR=#FBF5EF>
3497 <B>CPU_6x4x Clock control: 0: disable, 1: enable</B>
3498 </TD>
3499 </TR>
3500 <TR valign="top">
3501 <TD width=15% BGCOLOR=#FBF5EF>
3502 <B>CPU_3OR2XCLKACT</B>
3503 </TD>
3504 <TD width=15% BGCOLOR=#FBF5EF>
3505 <B>25:25</B>
3506 </TD>
3507 <TD width=10% BGCOLOR=#FBF5EF>
3508 <B>2000000</B>
3509 </TD>
3510 <TD width=10% BGCOLOR=#FBF5EF>
3511 <B>1</B>
3512 </TD>
3513 <TD width=15% BGCOLOR=#FBF5EF>
3514 <B>2000000</B>
3515 </TD>
3516 <TD width=35% BGCOLOR=#FBF5EF>
3517 <B>CPU_3x2x Clock control: 0: disable, 1: enable</B>
3518 </TD>
3519 </TR>
3520 <TR valign="top">
3521 <TD width=15% BGCOLOR=#FBF5EF>
3522 <B>CPU_2XCLKACT</B>
3523 </TD>
3524 <TD width=15% BGCOLOR=#FBF5EF>
3525 <B>26:26</B>
3526 </TD>
3527 <TD width=10% BGCOLOR=#FBF5EF>
3528 <B>4000000</B>
3529 </TD>
3530 <TD width=10% BGCOLOR=#FBF5EF>
3531 <B>1</B>
3532 </TD>
3533 <TD width=15% BGCOLOR=#FBF5EF>
3534 <B>4000000</B>
3535 </TD>
3536 <TD width=35% BGCOLOR=#FBF5EF>
3537 <B>CPU_2x Clock control: 0: disable, 1: enable</B>
3538 </TD>
3539 </TR>
3540 <TR valign="top">
3541 <TD width=15% BGCOLOR=#FBF5EF>
3542 <B>CPU_1XCLKACT</B>
3543 </TD>
3544 <TD width=15% BGCOLOR=#FBF5EF>
3545 <B>27:27</B>
3546 </TD>
3547 <TD width=10% BGCOLOR=#FBF5EF>
3548 <B>8000000</B>
3549 </TD>
3550 <TD width=10% BGCOLOR=#FBF5EF>
3551 <B>1</B>
3552 </TD>
3553 <TD width=15% BGCOLOR=#FBF5EF>
3554 <B>8000000</B>
3555 </TD>
3556 <TD width=35% BGCOLOR=#FBF5EF>
3557 <B>CPU_1x Clock control: 0: disable, 1: enable</B>
3558 </TD>
3559 </TR>
3560 <TR valign="top">
3561 <TD width=15% BGCOLOR=#FBF5EF>
3562 <B>CPU_PERI_CLKACT</B>
3563 </TD>
3564 <TD width=15% BGCOLOR=#FBF5EF>
3565 <B>28:28</B>
3566 </TD>
3567 <TD width=10% BGCOLOR=#FBF5EF>
3568 <B>10000000</B>
3569 </TD>
3570 <TD width=10% BGCOLOR=#FBF5EF>
3571 <B>1</B>
3572 </TD>
3573 <TD width=15% BGCOLOR=#FBF5EF>
3574 <B>10000000</B>
3575 </TD>
3576 <TD width=35% BGCOLOR=#FBF5EF>
3577 <B>Clock active: 0: Clock is disabled 1: Clock is enabled</B>
3578 </TD>
3579 </TR>
3580 <TR valign="top">
3581 <TD width=15% BGCOLOR=#C0C0C0>
3582 <B>ARM_CLK_CTRL@0XF8000120</B>
3583 </TD>
3584 <TD width=15% BGCOLOR=#C0C0C0>
3585 <B>31:0</B>
3586 </TD>
3587 <TD width=10% BGCOLOR=#C0C0C0>
3588 <B>1f003f30</B>
3589 </TD>
3590 <TD width=10% BGCOLOR=#C0C0C0>
3591 <B></B>
3592 </TD>
3593 <TD width=15% BGCOLOR=#C0C0C0>
3594 <B>1f000200</B>
3595 </TD>
3596 <TD width=35% BGCOLOR=#C0C0C0>
3597 <B>CPU Clock Control</B>
3598 </TD>
3599 </TR>
3600 </TABLE>
3601 <P>
3602 <H1>DDR PLL INIT</H1>
3603 <H2><a name="DDR_PLL_CFG">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CFG</a></H2>
3604 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3605 <TR valign="top">
3606 <TD width=15% BGCOLOR=#FFFF00>
3607 <B>Register Name</B>
3608 </TD>
3609 <TD width=15% BGCOLOR=#FFFF00>
3610 <B>Address</B>
3611 </TD>
3612 <TD width=10% BGCOLOR=#FFFF00>
3613 <B>Width</B>
3614 </TD>
3615 <TD width=10% BGCOLOR=#FFFF00>
3616 <B>Type</B>
3617 </TD>
3618 <TD width=15% BGCOLOR=#FFFF00>
3619 <B>Reset Value</B>
3620 </TD>
3621 <TD width=35% BGCOLOR=#FFFF00>
3622 <B>Description</B>
3623 </TD>
3624 </TR>
3625 <TR valign="top">
3626 <TD width=15% BGCOLOR=#FBF5EF>
3627 <B>DDR_PLL_CFG</B>
3628 </TD>
3629 <TD width=15% BGCOLOR=#FBF5EF>
3630 <B>0XF8000114</B>
3631 </TD>
3632 <TD width=10% BGCOLOR=#FBF5EF>
3633 <B>32</B>
3634 </TD>
3635 <TD width=10% BGCOLOR=#FBF5EF>
3636 <B>rw</B>
3637 </TD>
3638 <TD width=15% BGCOLOR=#FBF5EF>
3639 <B>0x00000000</B>
3640 </TD>
3641 <TD width=35% BGCOLOR=#FBF5EF>
3642 <B>--</B>
3643 </TD>
3644 </TR>
3645 </TABLE>
3646 <P>
3647 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3648 <TR valign="top">
3649 <TD width=15% BGCOLOR=#C0FFC0>
3650 <B>Field Name</B>
3651 </TD>
3652 <TD width=15% BGCOLOR=#C0FFC0>
3653 <B>Bits</B>
3654 </TD>
3655 <TD width=10% BGCOLOR=#C0FFC0>
3656 <B>Mask</B>
3657 </TD>
3658 <TD width=10% BGCOLOR=#C0FFC0>
3659 <B>Value</B>
3660 </TD>
3661 <TD width=15% BGCOLOR=#C0FFC0>
3662 <B>Shifted Value</B>
3663 </TD>
3664 <TD width=35% BGCOLOR=#C0FFC0>
3665 <B>Description</B>
3666 </TD>
3667 </TR>
3668 <TR valign="top">
3669 <TD width=15% BGCOLOR=#FBF5EF>
3670 <B>PLL_RES</B>
3671 </TD>
3672 <TD width=15% BGCOLOR=#FBF5EF>
3673 <B>7:4</B>
3674 </TD>
3675 <TD width=10% BGCOLOR=#FBF5EF>
3676 <B>f0</B>
3677 </TD>
3678 <TD width=10% BGCOLOR=#FBF5EF>
3679 <B>2</B>
3680 </TD>
3681 <TD width=15% BGCOLOR=#FBF5EF>
3682 <B>20</B>
3683 </TD>
3684 <TD width=35% BGCOLOR=#FBF5EF>
3685 <B>Drive the PLL_RES[3:0] input of the PLL to set the PLL loop filter resistor control.</B>
3686 </TD>
3687 </TR>
3688 <TR valign="top">
3689 <TD width=15% BGCOLOR=#FBF5EF>
3690 <B>PLL_CP</B>
3691 </TD>
3692 <TD width=15% BGCOLOR=#FBF5EF>
3693 <B>11:8</B>
3694 </TD>
3695 <TD width=10% BGCOLOR=#FBF5EF>
3696 <B>f00</B>
3697 </TD>
3698 <TD width=10% BGCOLOR=#FBF5EF>
3699 <B>2</B>
3700 </TD>
3701 <TD width=15% BGCOLOR=#FBF5EF>
3702 <B>200</B>
3703 </TD>
3704 <TD width=35% BGCOLOR=#FBF5EF>
3705 <B>Drive the PLL_CP[3:0] input of the PLL to set the PLL charge pump control.</B>
3706 </TD>
3707 </TR>
3708 <TR valign="top">
3709 <TD width=15% BGCOLOR=#FBF5EF>
3710 <B>LOCK_CNT</B>
3711 </TD>
3712 <TD width=15% BGCOLOR=#FBF5EF>
3713 <B>21:12</B>
3714 </TD>
3715 <TD width=10% BGCOLOR=#FBF5EF>
3716 <B>3ff000</B>
3717 </TD>
3718 <TD width=10% BGCOLOR=#FBF5EF>
3719 <B>12c</B>
3720 </TD>
3721 <TD width=15% BGCOLOR=#FBF5EF>
3722 <B>12c000</B>
3723 </TD>
3724 <TD width=35% BGCOLOR=#FBF5EF>
3725 <B>Drive the LOCK_CNT[9:0] input of the PLL to set the number of clock cycles the PLL needs to have clkref and clkfb aligned with a certain window before staying locked.</B>
3726 </TD>
3727 </TR>
3728 <TR valign="top">
3729 <TD width=15% BGCOLOR=#C0C0C0>
3730 <B>DDR_PLL_CFG@0XF8000114</B>
3731 </TD>
3732 <TD width=15% BGCOLOR=#C0C0C0>
3733 <B>31:0</B>
3734 </TD>
3735 <TD width=10% BGCOLOR=#C0C0C0>
3736 <B>3ffff0</B>
3737 </TD>
3738 <TD width=10% BGCOLOR=#C0C0C0>
3739 <B></B>
3740 </TD>
3741 <TD width=15% BGCOLOR=#C0C0C0>
3742 <B>12c220</B>
3743 </TD>
3744 <TD width=35% BGCOLOR=#C0C0C0>
3745 <B>DDR PLL Configuration</B>
3746 </TD>
3747 </TR>
3748 </TABLE>
3749 <P>
3750 <H1>UPDATE FB_DIV</H1>
3751 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
3752 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3753 <TR valign="top">
3754 <TD width=15% BGCOLOR=#FFFF00>
3755 <B>Register Name</B>
3756 </TD>
3757 <TD width=15% BGCOLOR=#FFFF00>
3758 <B>Address</B>
3759 </TD>
3760 <TD width=10% BGCOLOR=#FFFF00>
3761 <B>Width</B>
3762 </TD>
3763 <TD width=10% BGCOLOR=#FFFF00>
3764 <B>Type</B>
3765 </TD>
3766 <TD width=15% BGCOLOR=#FFFF00>
3767 <B>Reset Value</B>
3768 </TD>
3769 <TD width=35% BGCOLOR=#FFFF00>
3770 <B>Description</B>
3771 </TD>
3772 </TR>
3773 <TR valign="top">
3774 <TD width=15% BGCOLOR=#FBF5EF>
3775 <B>DDR_PLL_CTRL</B>
3776 </TD>
3777 <TD width=15% BGCOLOR=#FBF5EF>
3778 <B>0XF8000104</B>
3779 </TD>
3780 <TD width=10% BGCOLOR=#FBF5EF>
3781 <B>32</B>
3782 </TD>
3783 <TD width=10% BGCOLOR=#FBF5EF>
3784 <B>rw</B>
3785 </TD>
3786 <TD width=15% BGCOLOR=#FBF5EF>
3787 <B>0x00000000</B>
3788 </TD>
3789 <TD width=35% BGCOLOR=#FBF5EF>
3790 <B>--</B>
3791 </TD>
3792 </TR>
3793 </TABLE>
3794 <P>
3795 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3796 <TR valign="top">
3797 <TD width=15% BGCOLOR=#C0FFC0>
3798 <B>Field Name</B>
3799 </TD>
3800 <TD width=15% BGCOLOR=#C0FFC0>
3801 <B>Bits</B>
3802 </TD>
3803 <TD width=10% BGCOLOR=#C0FFC0>
3804 <B>Mask</B>
3805 </TD>
3806 <TD width=10% BGCOLOR=#C0FFC0>
3807 <B>Value</B>
3808 </TD>
3809 <TD width=15% BGCOLOR=#C0FFC0>
3810 <B>Shifted Value</B>
3811 </TD>
3812 <TD width=35% BGCOLOR=#C0FFC0>
3813 <B>Description</B>
3814 </TD>
3815 </TR>
3816 <TR valign="top">
3817 <TD width=15% BGCOLOR=#FBF5EF>
3818 <B>PLL_FDIV</B>
3819 </TD>
3820 <TD width=15% BGCOLOR=#FBF5EF>
3821 <B>18:12</B>
3822 </TD>
3823 <TD width=10% BGCOLOR=#FBF5EF>
3824 <B>7f000</B>
3825 </TD>
3826 <TD width=10% BGCOLOR=#FBF5EF>
3827 <B>20</B>
3828 </TD>
3829 <TD width=15% BGCOLOR=#FBF5EF>
3830 <B>20000</B>
3831 </TD>
3832 <TD width=35% BGCOLOR=#FBF5EF>
3833 <B>Provide the feedback divisor for the PLL. Note: Before changing this value, the PLL must first be bypassed and then put into reset mode. Refer to the Zynq-7000 TRM, UG585, Clocks chapter for CP/RES/CNT values for the PLL.</B>
3834 </TD>
3835 </TR>
3836 <TR valign="top">
3837 <TD width=15% BGCOLOR=#C0C0C0>
3838 <B>DDR_PLL_CTRL@0XF8000104</B>
3839 </TD>
3840 <TD width=15% BGCOLOR=#C0C0C0>
3841 <B>31:0</B>
3842 </TD>
3843 <TD width=10% BGCOLOR=#C0C0C0>
3844 <B>7f000</B>
3845 </TD>
3846 <TD width=10% BGCOLOR=#C0C0C0>
3847 <B></B>
3848 </TD>
3849 <TD width=15% BGCOLOR=#C0C0C0>
3850 <B>20000</B>
3851 </TD>
3852 <TD width=35% BGCOLOR=#C0C0C0>
3853 <B>DDR PLL Control</B>
3854 </TD>
3855 </TR>
3856 </TABLE>
3857 <P>
3858 <H1>BY PASS PLL</H1>
3859 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
3860 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3861 <TR valign="top">
3862 <TD width=15% BGCOLOR=#FFFF00>
3863 <B>Register Name</B>
3864 </TD>
3865 <TD width=15% BGCOLOR=#FFFF00>
3866 <B>Address</B>
3867 </TD>
3868 <TD width=10% BGCOLOR=#FFFF00>
3869 <B>Width</B>
3870 </TD>
3871 <TD width=10% BGCOLOR=#FFFF00>
3872 <B>Type</B>
3873 </TD>
3874 <TD width=15% BGCOLOR=#FFFF00>
3875 <B>Reset Value</B>
3876 </TD>
3877 <TD width=35% BGCOLOR=#FFFF00>
3878 <B>Description</B>
3879 </TD>
3880 </TR>
3881 <TR valign="top">
3882 <TD width=15% BGCOLOR=#FBF5EF>
3883 <B>DDR_PLL_CTRL</B>
3884 </TD>
3885 <TD width=15% BGCOLOR=#FBF5EF>
3886 <B>0XF8000104</B>
3887 </TD>
3888 <TD width=10% BGCOLOR=#FBF5EF>
3889 <B>32</B>
3890 </TD>
3891 <TD width=10% BGCOLOR=#FBF5EF>
3892 <B>rw</B>
3893 </TD>
3894 <TD width=15% BGCOLOR=#FBF5EF>
3895 <B>0x00000000</B>
3896 </TD>
3897 <TD width=35% BGCOLOR=#FBF5EF>
3898 <B>--</B>
3899 </TD>
3900 </TR>
3901 </TABLE>
3902 <P>
3903 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3904 <TR valign="top">
3905 <TD width=15% BGCOLOR=#C0FFC0>
3906 <B>Field Name</B>
3907 </TD>
3908 <TD width=15% BGCOLOR=#C0FFC0>
3909 <B>Bits</B>
3910 </TD>
3911 <TD width=10% BGCOLOR=#C0FFC0>
3912 <B>Mask</B>
3913 </TD>
3914 <TD width=10% BGCOLOR=#C0FFC0>
3915 <B>Value</B>
3916 </TD>
3917 <TD width=15% BGCOLOR=#C0FFC0>
3918 <B>Shifted Value</B>
3919 </TD>
3920 <TD width=35% BGCOLOR=#C0FFC0>
3921 <B>Description</B>
3922 </TD>
3923 </TR>
3924 <TR valign="top">
3925 <TD width=15% BGCOLOR=#FBF5EF>
3926 <B>PLL_BYPASS_FORCE</B>
3927 </TD>
3928 <TD width=15% BGCOLOR=#FBF5EF>
3929 <B>4:4</B>
3930 </TD>
3931 <TD width=10% BGCOLOR=#FBF5EF>
3932 <B>10</B>
3933 </TD>
3934 <TD width=10% BGCOLOR=#FBF5EF>
3935 <B>1</B>
3936 </TD>
3937 <TD width=15% BGCOLOR=#FBF5EF>
3938 <B>10</B>
3939 </TD>
3940 <TD width=35% BGCOLOR=#FBF5EF>
3941 <B>DDR PLL Bypass override control: PLL_BYPASS_QUAL = 0 0: enabled, not bypassed. 1: bypassed. PLL_BYPASS_QUAL = 1 (QUAL bit default value) 0: PLL mode is set based on pin strap setting. 1: PLL bypass is enabled regardless of the pin strapping.</B>
3942 </TD>
3943 </TR>
3944 <TR valign="top">
3945 <TD width=15% BGCOLOR=#C0C0C0>
3946 <B>DDR_PLL_CTRL@0XF8000104</B>
3947 </TD>
3948 <TD width=15% BGCOLOR=#C0C0C0>
3949 <B>31:0</B>
3950 </TD>
3951 <TD width=10% BGCOLOR=#C0C0C0>
3952 <B>10</B>
3953 </TD>
3954 <TD width=10% BGCOLOR=#C0C0C0>
3955 <B></B>
3956 </TD>
3957 <TD width=15% BGCOLOR=#C0C0C0>
3958 <B>10</B>
3959 </TD>
3960 <TD width=35% BGCOLOR=#C0C0C0>
3961 <B>DDR PLL Control</B>
3962 </TD>
3963 </TR>
3964 </TABLE>
3965 <P>
3966 <H1>ASSERT RESET</H1>
3967 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
3968 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
3969 <TR valign="top">
3970 <TD width=15% BGCOLOR=#FFFF00>
3971 <B>Register Name</B>
3972 </TD>
3973 <TD width=15% BGCOLOR=#FFFF00>
3974 <B>Address</B>
3975 </TD>
3976 <TD width=10% BGCOLOR=#FFFF00>
3977 <B>Width</B>
3978 </TD>
3979 <TD width=10% BGCOLOR=#FFFF00>
3980 <B>Type</B>
3981 </TD>
3982 <TD width=15% BGCOLOR=#FFFF00>
3983 <B>Reset Value</B>
3984 </TD>
3985 <TD width=35% BGCOLOR=#FFFF00>
3986 <B>Description</B>
3987 </TD>
3988 </TR>
3989 <TR valign="top">
3990 <TD width=15% BGCOLOR=#FBF5EF>
3991 <B>DDR_PLL_CTRL</B>
3992 </TD>
3993 <TD width=15% BGCOLOR=#FBF5EF>
3994 <B>0XF8000104</B>
3995 </TD>
3996 <TD width=10% BGCOLOR=#FBF5EF>
3997 <B>32</B>
3998 </TD>
3999 <TD width=10% BGCOLOR=#FBF5EF>
4000 <B>rw</B>
4001 </TD>
4002 <TD width=15% BGCOLOR=#FBF5EF>
4003 <B>0x00000000</B>
4004 </TD>
4005 <TD width=35% BGCOLOR=#FBF5EF>
4006 <B>--</B>
4007 </TD>
4008 </TR>
4009 </TABLE>
4010 <P>
4011 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4012 <TR valign="top">
4013 <TD width=15% BGCOLOR=#C0FFC0>
4014 <B>Field Name</B>
4015 </TD>
4016 <TD width=15% BGCOLOR=#C0FFC0>
4017 <B>Bits</B>
4018 </TD>
4019 <TD width=10% BGCOLOR=#C0FFC0>
4020 <B>Mask</B>
4021 </TD>
4022 <TD width=10% BGCOLOR=#C0FFC0>
4023 <B>Value</B>
4024 </TD>
4025 <TD width=15% BGCOLOR=#C0FFC0>
4026 <B>Shifted Value</B>
4027 </TD>
4028 <TD width=35% BGCOLOR=#C0FFC0>
4029 <B>Description</B>
4030 </TD>
4031 </TR>
4032 <TR valign="top">
4033 <TD width=15% BGCOLOR=#FBF5EF>
4034 <B>PLL_RESET</B>
4035 </TD>
4036 <TD width=15% BGCOLOR=#FBF5EF>
4037 <B>0:0</B>
4038 </TD>
4039 <TD width=10% BGCOLOR=#FBF5EF>
4040 <B>1</B>
4041 </TD>
4042 <TD width=10% BGCOLOR=#FBF5EF>
4043 <B>1</B>
4044 </TD>
4045 <TD width=15% BGCOLOR=#FBF5EF>
4046 <B>1</B>
4047 </TD>
4048 <TD width=35% BGCOLOR=#FBF5EF>
4049 <B>PLL reset control: 0: de-assert (PLL operating) 1: assert (PLL held in reset)</B>
4050 </TD>
4051 </TR>
4052 <TR valign="top">
4053 <TD width=15% BGCOLOR=#C0C0C0>
4054 <B>DDR_PLL_CTRL@0XF8000104</B>
4055 </TD>
4056 <TD width=15% BGCOLOR=#C0C0C0>
4057 <B>31:0</B>
4058 </TD>
4059 <TD width=10% BGCOLOR=#C0C0C0>
4060 <B>1</B>
4061 </TD>
4062 <TD width=10% BGCOLOR=#C0C0C0>
4063 <B></B>
4064 </TD>
4065 <TD width=15% BGCOLOR=#C0C0C0>
4066 <B>1</B>
4067 </TD>
4068 <TD width=35% BGCOLOR=#C0C0C0>
4069 <B>DDR PLL Control</B>
4070 </TD>
4071 </TR>
4072 </TABLE>
4073 <P>
4074 <H1>DEASSERT RESET</H1>
4075 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
4076 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4077 <TR valign="top">
4078 <TD width=15% BGCOLOR=#FFFF00>
4079 <B>Register Name</B>
4080 </TD>
4081 <TD width=15% BGCOLOR=#FFFF00>
4082 <B>Address</B>
4083 </TD>
4084 <TD width=10% BGCOLOR=#FFFF00>
4085 <B>Width</B>
4086 </TD>
4087 <TD width=10% BGCOLOR=#FFFF00>
4088 <B>Type</B>
4089 </TD>
4090 <TD width=15% BGCOLOR=#FFFF00>
4091 <B>Reset Value</B>
4092 </TD>
4093 <TD width=35% BGCOLOR=#FFFF00>
4094 <B>Description</B>
4095 </TD>
4096 </TR>
4097 <TR valign="top">
4098 <TD width=15% BGCOLOR=#FBF5EF>
4099 <B>DDR_PLL_CTRL</B>
4100 </TD>
4101 <TD width=15% BGCOLOR=#FBF5EF>
4102 <B>0XF8000104</B>
4103 </TD>
4104 <TD width=10% BGCOLOR=#FBF5EF>
4105 <B>32</B>
4106 </TD>
4107 <TD width=10% BGCOLOR=#FBF5EF>
4108 <B>rw</B>
4109 </TD>
4110 <TD width=15% BGCOLOR=#FBF5EF>
4111 <B>0x00000000</B>
4112 </TD>
4113 <TD width=35% BGCOLOR=#FBF5EF>
4114 <B>--</B>
4115 </TD>
4116 </TR>
4117 </TABLE>
4118 <P>
4119 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4120 <TR valign="top">
4121 <TD width=15% BGCOLOR=#C0FFC0>
4122 <B>Field Name</B>
4123 </TD>
4124 <TD width=15% BGCOLOR=#C0FFC0>
4125 <B>Bits</B>
4126 </TD>
4127 <TD width=10% BGCOLOR=#C0FFC0>
4128 <B>Mask</B>
4129 </TD>
4130 <TD width=10% BGCOLOR=#C0FFC0>
4131 <B>Value</B>
4132 </TD>
4133 <TD width=15% BGCOLOR=#C0FFC0>
4134 <B>Shifted Value</B>
4135 </TD>
4136 <TD width=35% BGCOLOR=#C0FFC0>
4137 <B>Description</B>
4138 </TD>
4139 </TR>
4140 <TR valign="top">
4141 <TD width=15% BGCOLOR=#FBF5EF>
4142 <B>PLL_RESET</B>
4143 </TD>
4144 <TD width=15% BGCOLOR=#FBF5EF>
4145 <B>0:0</B>
4146 </TD>
4147 <TD width=10% BGCOLOR=#FBF5EF>
4148 <B>1</B>
4149 </TD>
4150 <TD width=10% BGCOLOR=#FBF5EF>
4151 <B>0</B>
4152 </TD>
4153 <TD width=15% BGCOLOR=#FBF5EF>
4154 <B>0</B>
4155 </TD>
4156 <TD width=35% BGCOLOR=#FBF5EF>
4157 <B>PLL reset control: 0: de-assert (PLL operating) 1: assert (PLL held in reset)</B>
4158 </TD>
4159 </TR>
4160 <TR valign="top">
4161 <TD width=15% BGCOLOR=#C0C0C0>
4162 <B>DDR_PLL_CTRL@0XF8000104</B>
4163 </TD>
4164 <TD width=15% BGCOLOR=#C0C0C0>
4165 <B>31:0</B>
4166 </TD>
4167 <TD width=10% BGCOLOR=#C0C0C0>
4168 <B>1</B>
4169 </TD>
4170 <TD width=10% BGCOLOR=#C0C0C0>
4171 <B></B>
4172 </TD>
4173 <TD width=15% BGCOLOR=#C0C0C0>
4174 <B>0</B>
4175 </TD>
4176 <TD width=35% BGCOLOR=#C0C0C0>
4177 <B>DDR PLL Control</B>
4178 </TD>
4179 </TR>
4180 </TABLE>
4181 <P>
4182 <H1>CHECK PLL STATUS</H1>
4183 <H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>
4184 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4185 <TR valign="top">
4186 <TD width=15% BGCOLOR=#FFFF00>
4187 <B>Register Name</B>
4188 </TD>
4189 <TD width=15% BGCOLOR=#FFFF00>
4190 <B>Address</B>
4191 </TD>
4192 <TD width=10% BGCOLOR=#FFFF00>
4193 <B>Width</B>
4194 </TD>
4195 <TD width=10% BGCOLOR=#FFFF00>
4196 <B>Type</B>
4197 </TD>
4198 <TD width=15% BGCOLOR=#FFFF00>
4199 <B>Reset Value</B>
4200 </TD>
4201 <TD width=35% BGCOLOR=#FFFF00>
4202 <B>Description</B>
4203 </TD>
4204 </TR>
4205 <TR valign="top">
4206 <TD width=15% BGCOLOR=#FBF5EF>
4207 <B>PLL_STATUS</B>
4208 </TD>
4209 <TD width=15% BGCOLOR=#FBF5EF>
4210 <B>0XF800010C</B>
4211 </TD>
4212 <TD width=10% BGCOLOR=#FBF5EF>
4213 <B>32</B>
4214 </TD>
4215 <TD width=10% BGCOLOR=#FBF5EF>
4216 <B>rw</B>
4217 </TD>
4218 <TD width=15% BGCOLOR=#FBF5EF>
4219 <B>0x00000000</B>
4220 </TD>
4221 <TD width=35% BGCOLOR=#FBF5EF>
4222 <B>--</B>
4223 </TD>
4224 </TR>
4225 </TABLE>
4226 <P>
4227 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4228 <TR valign="top">
4229 <TD width=15% BGCOLOR=#C0FFC0>
4230 <B>Field Name</B>
4231 </TD>
4232 <TD width=15% BGCOLOR=#C0FFC0>
4233 <B>Bits</B>
4234 </TD>
4235 <TD width=10% BGCOLOR=#C0FFC0>
4236 <B>Mask</B>
4237 </TD>
4238 <TD width=10% BGCOLOR=#C0FFC0>
4239 <B>Value</B>
4240 </TD>
4241 <TD width=15% BGCOLOR=#C0FFC0>
4242 <B>Shifted Value</B>
4243 </TD>
4244 <TD width=35% BGCOLOR=#C0FFC0>
4245 <B>Description</B>
4246 </TD>
4247 </TR>
4248 <TR valign="top">
4249 <TD width=15% BGCOLOR=#FBF5EF>
4250 <B>DDR_PLL_LOCK</B>
4251 </TD>
4252 <TD width=15% BGCOLOR=#FBF5EF>
4253 <B>1:1</B>
4254 </TD>
4255 <TD width=10% BGCOLOR=#FBF5EF>
4256 <B>2</B>
4257 </TD>
4258 <TD width=10% BGCOLOR=#FBF5EF>
4259 <B>1</B>
4260 </TD>
4261 <TD width=15% BGCOLOR=#FBF5EF>
4262 <B>2</B>
4263 </TD>
4264 <TD width=35% BGCOLOR=#FBF5EF>
4265 <B>DDR PLL lock status: 0: not locked, 1: locked</B>
4266 </TD>
4267 </TR>
4268 <TR valign="top">
4269 <TD width=15% BGCOLOR=#C0C0C0>
4270 <B>PLL_STATUS@0XF800010C</B>
4271 </TD>
4272 <TD width=15% BGCOLOR=#C0C0C0>
4273 <B>31:0</B>
4274 </TD>
4275 <TD width=10% BGCOLOR=#C0C0C0>
4276 <B>2</B>
4277 </TD>
4278 <TD width=10% BGCOLOR=#C0C0C0>
4279 <B></B>
4280 </TD>
4281 <TD width=15% BGCOLOR=#C0C0C0>
4282 <B>2</B>
4283 </TD>
4284 <TD width=35% BGCOLOR=#C0C0C0>
4285 <B>tobe</B>
4286 </TD>
4287 </TR>
4288 </TABLE>
4289 <P>
4290 <H1>REMOVE PLL BY PASS</H1>
4291 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
4292 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4293 <TR valign="top">
4294 <TD width=15% BGCOLOR=#FFFF00>
4295 <B>Register Name</B>
4296 </TD>
4297 <TD width=15% BGCOLOR=#FFFF00>
4298 <B>Address</B>
4299 </TD>
4300 <TD width=10% BGCOLOR=#FFFF00>
4301 <B>Width</B>
4302 </TD>
4303 <TD width=10% BGCOLOR=#FFFF00>
4304 <B>Type</B>
4305 </TD>
4306 <TD width=15% BGCOLOR=#FFFF00>
4307 <B>Reset Value</B>
4308 </TD>
4309 <TD width=35% BGCOLOR=#FFFF00>
4310 <B>Description</B>
4311 </TD>
4312 </TR>
4313 <TR valign="top">
4314 <TD width=15% BGCOLOR=#FBF5EF>
4315 <B>DDR_PLL_CTRL</B>
4316 </TD>
4317 <TD width=15% BGCOLOR=#FBF5EF>
4318 <B>0XF8000104</B>
4319 </TD>
4320 <TD width=10% BGCOLOR=#FBF5EF>
4321 <B>32</B>
4322 </TD>
4323 <TD width=10% BGCOLOR=#FBF5EF>
4324 <B>rw</B>
4325 </TD>
4326 <TD width=15% BGCOLOR=#FBF5EF>
4327 <B>0x00000000</B>
4328 </TD>
4329 <TD width=35% BGCOLOR=#FBF5EF>
4330 <B>--</B>
4331 </TD>
4332 </TR>
4333 </TABLE>
4334 <P>
4335 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4336 <TR valign="top">
4337 <TD width=15% BGCOLOR=#C0FFC0>
4338 <B>Field Name</B>
4339 </TD>
4340 <TD width=15% BGCOLOR=#C0FFC0>
4341 <B>Bits</B>
4342 </TD>
4343 <TD width=10% BGCOLOR=#C0FFC0>
4344 <B>Mask</B>
4345 </TD>
4346 <TD width=10% BGCOLOR=#C0FFC0>
4347 <B>Value</B>
4348 </TD>
4349 <TD width=15% BGCOLOR=#C0FFC0>
4350 <B>Shifted Value</B>
4351 </TD>
4352 <TD width=35% BGCOLOR=#C0FFC0>
4353 <B>Description</B>
4354 </TD>
4355 </TR>
4356 <TR valign="top">
4357 <TD width=15% BGCOLOR=#FBF5EF>
4358 <B>PLL_BYPASS_FORCE</B>
4359 </TD>
4360 <TD width=15% BGCOLOR=#FBF5EF>
4361 <B>4:4</B>
4362 </TD>
4363 <TD width=10% BGCOLOR=#FBF5EF>
4364 <B>10</B>
4365 </TD>
4366 <TD width=10% BGCOLOR=#FBF5EF>
4367 <B>0</B>
4368 </TD>
4369 <TD width=15% BGCOLOR=#FBF5EF>
4370 <B>0</B>
4371 </TD>
4372 <TD width=35% BGCOLOR=#FBF5EF>
4373 <B>DDR PLL Bypass override control: PLL_BYPASS_QUAL = 0 0: enabled, not bypassed. 1: bypassed. PLL_BYPASS_QUAL = 1 (QUAL bit default value) 0: PLL mode is set based on pin strap setting. 1: PLL bypass is enabled regardless of the pin strapping.</B>
4374 </TD>
4375 </TR>
4376 <TR valign="top">
4377 <TD width=15% BGCOLOR=#C0C0C0>
4378 <B>DDR_PLL_CTRL@0XF8000104</B>
4379 </TD>
4380 <TD width=15% BGCOLOR=#C0C0C0>
4381 <B>31:0</B>
4382 </TD>
4383 <TD width=10% BGCOLOR=#C0C0C0>
4384 <B>10</B>
4385 </TD>
4386 <TD width=10% BGCOLOR=#C0C0C0>
4387 <B></B>
4388 </TD>
4389 <TD width=15% BGCOLOR=#C0C0C0>
4390 <B>0</B>
4391 </TD>
4392 <TD width=35% BGCOLOR=#C0C0C0>
4393 <B>DDR PLL Control</B>
4394 </TD>
4395 </TR>
4396 </TABLE>
4397 <P>
4398 <H2><a name="DDR_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_CLK_CTRL</a></H2>
4399 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4400 <TR valign="top">
4401 <TD width=15% BGCOLOR=#FFFF00>
4402 <B>Register Name</B>
4403 </TD>
4404 <TD width=15% BGCOLOR=#FFFF00>
4405 <B>Address</B>
4406 </TD>
4407 <TD width=10% BGCOLOR=#FFFF00>
4408 <B>Width</B>
4409 </TD>
4410 <TD width=10% BGCOLOR=#FFFF00>
4411 <B>Type</B>
4412 </TD>
4413 <TD width=15% BGCOLOR=#FFFF00>
4414 <B>Reset Value</B>
4415 </TD>
4416 <TD width=35% BGCOLOR=#FFFF00>
4417 <B>Description</B>
4418 </TD>
4419 </TR>
4420 <TR valign="top">
4421 <TD width=15% BGCOLOR=#FBF5EF>
4422 <B>DDR_CLK_CTRL</B>
4423 </TD>
4424 <TD width=15% BGCOLOR=#FBF5EF>
4425 <B>0XF8000124</B>
4426 </TD>
4427 <TD width=10% BGCOLOR=#FBF5EF>
4428 <B>32</B>
4429 </TD>
4430 <TD width=10% BGCOLOR=#FBF5EF>
4431 <B>rw</B>
4432 </TD>
4433 <TD width=15% BGCOLOR=#FBF5EF>
4434 <B>0x00000000</B>
4435 </TD>
4436 <TD width=35% BGCOLOR=#FBF5EF>
4437 <B>--</B>
4438 </TD>
4439 </TR>
4440 </TABLE>
4441 <P>
4442 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4443 <TR valign="top">
4444 <TD width=15% BGCOLOR=#C0FFC0>
4445 <B>Field Name</B>
4446 </TD>
4447 <TD width=15% BGCOLOR=#C0FFC0>
4448 <B>Bits</B>
4449 </TD>
4450 <TD width=10% BGCOLOR=#C0FFC0>
4451 <B>Mask</B>
4452 </TD>
4453 <TD width=10% BGCOLOR=#C0FFC0>
4454 <B>Value</B>
4455 </TD>
4456 <TD width=15% BGCOLOR=#C0FFC0>
4457 <B>Shifted Value</B>
4458 </TD>
4459 <TD width=35% BGCOLOR=#C0FFC0>
4460 <B>Description</B>
4461 </TD>
4462 </TR>
4463 <TR valign="top">
4464 <TD width=15% BGCOLOR=#FBF5EF>
4465 <B>DDR_3XCLKACT</B>
4466 </TD>
4467 <TD width=15% BGCOLOR=#FBF5EF>
4468 <B>0:0</B>
4469 </TD>
4470 <TD width=10% BGCOLOR=#FBF5EF>
4471 <B>1</B>
4472 </TD>
4473 <TD width=10% BGCOLOR=#FBF5EF>
4474 <B>1</B>
4475 </TD>
4476 <TD width=15% BGCOLOR=#FBF5EF>
4477 <B>1</B>
4478 </TD>
4479 <TD width=35% BGCOLOR=#FBF5EF>
4480 <B>DDR_3x Clock control: 0: disable, 1: enable</B>
4481 </TD>
4482 </TR>
4483 <TR valign="top">
4484 <TD width=15% BGCOLOR=#FBF5EF>
4485 <B>DDR_2XCLKACT</B>
4486 </TD>
4487 <TD width=15% BGCOLOR=#FBF5EF>
4488 <B>1:1</B>
4489 </TD>
4490 <TD width=10% BGCOLOR=#FBF5EF>
4491 <B>2</B>
4492 </TD>
4493 <TD width=10% BGCOLOR=#FBF5EF>
4494 <B>1</B>
4495 </TD>
4496 <TD width=15% BGCOLOR=#FBF5EF>
4497 <B>2</B>
4498 </TD>
4499 <TD width=35% BGCOLOR=#FBF5EF>
4500 <B>DDR_2x Clock control: 0: disable, 1: enable</B>
4501 </TD>
4502 </TR>
4503 <TR valign="top">
4504 <TD width=15% BGCOLOR=#FBF5EF>
4505 <B>DDR_3XCLK_DIVISOR</B>
4506 </TD>
4507 <TD width=15% BGCOLOR=#FBF5EF>
4508 <B>25:20</B>
4509 </TD>
4510 <TD width=10% BGCOLOR=#FBF5EF>
4511 <B>3f00000</B>
4512 </TD>
4513 <TD width=10% BGCOLOR=#FBF5EF>
4514 <B>2</B>
4515 </TD>
4516 <TD width=15% BGCOLOR=#FBF5EF>
4517 <B>200000</B>
4518 </TD>
4519 <TD width=35% BGCOLOR=#FBF5EF>
4520 <B>Frequency divisor for the ddr_3x clock</B>
4521 </TD>
4522 </TR>
4523 <TR valign="top">
4524 <TD width=15% BGCOLOR=#FBF5EF>
4525 <B>DDR_2XCLK_DIVISOR</B>
4526 </TD>
4527 <TD width=15% BGCOLOR=#FBF5EF>
4528 <B>31:26</B>
4529 </TD>
4530 <TD width=10% BGCOLOR=#FBF5EF>
4531 <B>fc000000</B>
4532 </TD>
4533 <TD width=10% BGCOLOR=#FBF5EF>
4534 <B>3</B>
4535 </TD>
4536 <TD width=15% BGCOLOR=#FBF5EF>
4537 <B>c000000</B>
4538 </TD>
4539 <TD width=35% BGCOLOR=#FBF5EF>
4540 <B>Frequency divisor for the ddr_2x clock</B>
4541 </TD>
4542 </TR>
4543 <TR valign="top">
4544 <TD width=15% BGCOLOR=#C0C0C0>
4545 <B>DDR_CLK_CTRL@0XF8000124</B>
4546 </TD>
4547 <TD width=15% BGCOLOR=#C0C0C0>
4548 <B>31:0</B>
4549 </TD>
4550 <TD width=10% BGCOLOR=#C0C0C0>
4551 <B>fff00003</B>
4552 </TD>
4553 <TD width=10% BGCOLOR=#C0C0C0>
4554 <B></B>
4555 </TD>
4556 <TD width=15% BGCOLOR=#C0C0C0>
4557 <B>c200003</B>
4558 </TD>
4559 <TD width=35% BGCOLOR=#C0C0C0>
4560 <B>DDR Clock Control</B>
4561 </TD>
4562 </TR>
4563 </TABLE>
4564 <P>
4565 <H1>IO PLL INIT</H1>
4566 <H2><a name="IO_PLL_CFG">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CFG</a></H2>
4567 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4568 <TR valign="top">
4569 <TD width=15% BGCOLOR=#FFFF00>
4570 <B>Register Name</B>
4571 </TD>
4572 <TD width=15% BGCOLOR=#FFFF00>
4573 <B>Address</B>
4574 </TD>
4575 <TD width=10% BGCOLOR=#FFFF00>
4576 <B>Width</B>
4577 </TD>
4578 <TD width=10% BGCOLOR=#FFFF00>
4579 <B>Type</B>
4580 </TD>
4581 <TD width=15% BGCOLOR=#FFFF00>
4582 <B>Reset Value</B>
4583 </TD>
4584 <TD width=35% BGCOLOR=#FFFF00>
4585 <B>Description</B>
4586 </TD>
4587 </TR>
4588 <TR valign="top">
4589 <TD width=15% BGCOLOR=#FBF5EF>
4590 <B>IO_PLL_CFG</B>
4591 </TD>
4592 <TD width=15% BGCOLOR=#FBF5EF>
4593 <B>0XF8000118</B>
4594 </TD>
4595 <TD width=10% BGCOLOR=#FBF5EF>
4596 <B>32</B>
4597 </TD>
4598 <TD width=10% BGCOLOR=#FBF5EF>
4599 <B>rw</B>
4600 </TD>
4601 <TD width=15% BGCOLOR=#FBF5EF>
4602 <B>0x00000000</B>
4603 </TD>
4604 <TD width=35% BGCOLOR=#FBF5EF>
4605 <B>--</B>
4606 </TD>
4607 </TR>
4608 </TABLE>
4609 <P>
4610 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4611 <TR valign="top">
4612 <TD width=15% BGCOLOR=#C0FFC0>
4613 <B>Field Name</B>
4614 </TD>
4615 <TD width=15% BGCOLOR=#C0FFC0>
4616 <B>Bits</B>
4617 </TD>
4618 <TD width=10% BGCOLOR=#C0FFC0>
4619 <B>Mask</B>
4620 </TD>
4621 <TD width=10% BGCOLOR=#C0FFC0>
4622 <B>Value</B>
4623 </TD>
4624 <TD width=15% BGCOLOR=#C0FFC0>
4625 <B>Shifted Value</B>
4626 </TD>
4627 <TD width=35% BGCOLOR=#C0FFC0>
4628 <B>Description</B>
4629 </TD>
4630 </TR>
4631 <TR valign="top">
4632 <TD width=15% BGCOLOR=#FBF5EF>
4633 <B>PLL_RES</B>
4634 </TD>
4635 <TD width=15% BGCOLOR=#FBF5EF>
4636 <B>7:4</B>
4637 </TD>
4638 <TD width=10% BGCOLOR=#FBF5EF>
4639 <B>f0</B>
4640 </TD>
4641 <TD width=10% BGCOLOR=#FBF5EF>
4642 <B>c</B>
4643 </TD>
4644 <TD width=15% BGCOLOR=#FBF5EF>
4645 <B>c0</B>
4646 </TD>
4647 <TD width=35% BGCOLOR=#FBF5EF>
4648 <B>Drive the PLL_RES[3:0] input of the PLL to set the PLL loop filter resistor control.</B>
4649 </TD>
4650 </TR>
4651 <TR valign="top">
4652 <TD width=15% BGCOLOR=#FBF5EF>
4653 <B>PLL_CP</B>
4654 </TD>
4655 <TD width=15% BGCOLOR=#FBF5EF>
4656 <B>11:8</B>
4657 </TD>
4658 <TD width=10% BGCOLOR=#FBF5EF>
4659 <B>f00</B>
4660 </TD>
4661 <TD width=10% BGCOLOR=#FBF5EF>
4662 <B>2</B>
4663 </TD>
4664 <TD width=15% BGCOLOR=#FBF5EF>
4665 <B>200</B>
4666 </TD>
4667 <TD width=35% BGCOLOR=#FBF5EF>
4668 <B>Drive the PLL_CP[3:0] input of the PLL to set the PLL charge pump control.</B>
4669 </TD>
4670 </TR>
4671 <TR valign="top">
4672 <TD width=15% BGCOLOR=#FBF5EF>
4673 <B>LOCK_CNT</B>
4674 </TD>
4675 <TD width=15% BGCOLOR=#FBF5EF>
4676 <B>21:12</B>
4677 </TD>
4678 <TD width=10% BGCOLOR=#FBF5EF>
4679 <B>3ff000</B>
4680 </TD>
4681 <TD width=10% BGCOLOR=#FBF5EF>
4682 <B>145</B>
4683 </TD>
4684 <TD width=15% BGCOLOR=#FBF5EF>
4685 <B>145000</B>
4686 </TD>
4687 <TD width=35% BGCOLOR=#FBF5EF>
4688 <B>Drive the LOCK_CNT[9:0] input of the PLL to set the number of clock cycles the PLL needs to have clkref and clkfb aligned with a certain window before staying locked.</B>
4689 </TD>
4690 </TR>
4691 <TR valign="top">
4692 <TD width=15% BGCOLOR=#C0C0C0>
4693 <B>IO_PLL_CFG@0XF8000118</B>
4694 </TD>
4695 <TD width=15% BGCOLOR=#C0C0C0>
4696 <B>31:0</B>
4697 </TD>
4698 <TD width=10% BGCOLOR=#C0C0C0>
4699 <B>3ffff0</B>
4700 </TD>
4701 <TD width=10% BGCOLOR=#C0C0C0>
4702 <B></B>
4703 </TD>
4704 <TD width=15% BGCOLOR=#C0C0C0>
4705 <B>1452c0</B>
4706 </TD>
4707 <TD width=35% BGCOLOR=#C0C0C0>
4708 <B>IO PLL Configuration</B>
4709 </TD>
4710 </TR>
4711 </TABLE>
4712 <P>
4713 <H1>UPDATE FB_DIV</H1>
4714 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
4715 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4716 <TR valign="top">
4717 <TD width=15% BGCOLOR=#FFFF00>
4718 <B>Register Name</B>
4719 </TD>
4720 <TD width=15% BGCOLOR=#FFFF00>
4721 <B>Address</B>
4722 </TD>
4723 <TD width=10% BGCOLOR=#FFFF00>
4724 <B>Width</B>
4725 </TD>
4726 <TD width=10% BGCOLOR=#FFFF00>
4727 <B>Type</B>
4728 </TD>
4729 <TD width=15% BGCOLOR=#FFFF00>
4730 <B>Reset Value</B>
4731 </TD>
4732 <TD width=35% BGCOLOR=#FFFF00>
4733 <B>Description</B>
4734 </TD>
4735 </TR>
4736 <TR valign="top">
4737 <TD width=15% BGCOLOR=#FBF5EF>
4738 <B>IO_PLL_CTRL</B>
4739 </TD>
4740 <TD width=15% BGCOLOR=#FBF5EF>
4741 <B>0XF8000108</B>
4742 </TD>
4743 <TD width=10% BGCOLOR=#FBF5EF>
4744 <B>32</B>
4745 </TD>
4746 <TD width=10% BGCOLOR=#FBF5EF>
4747 <B>rw</B>
4748 </TD>
4749 <TD width=15% BGCOLOR=#FBF5EF>
4750 <B>0x00000000</B>
4751 </TD>
4752 <TD width=35% BGCOLOR=#FBF5EF>
4753 <B>--</B>
4754 </TD>
4755 </TR>
4756 </TABLE>
4757 <P>
4758 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4759 <TR valign="top">
4760 <TD width=15% BGCOLOR=#C0FFC0>
4761 <B>Field Name</B>
4762 </TD>
4763 <TD width=15% BGCOLOR=#C0FFC0>
4764 <B>Bits</B>
4765 </TD>
4766 <TD width=10% BGCOLOR=#C0FFC0>
4767 <B>Mask</B>
4768 </TD>
4769 <TD width=10% BGCOLOR=#C0FFC0>
4770 <B>Value</B>
4771 </TD>
4772 <TD width=15% BGCOLOR=#C0FFC0>
4773 <B>Shifted Value</B>
4774 </TD>
4775 <TD width=35% BGCOLOR=#C0FFC0>
4776 <B>Description</B>
4777 </TD>
4778 </TR>
4779 <TR valign="top">
4780 <TD width=15% BGCOLOR=#FBF5EF>
4781 <B>PLL_FDIV</B>
4782 </TD>
4783 <TD width=15% BGCOLOR=#FBF5EF>
4784 <B>18:12</B>
4785 </TD>
4786 <TD width=10% BGCOLOR=#FBF5EF>
4787 <B>7f000</B>
4788 </TD>
4789 <TD width=10% BGCOLOR=#FBF5EF>
4790 <B>1e</B>
4791 </TD>
4792 <TD width=15% BGCOLOR=#FBF5EF>
4793 <B>1e000</B>
4794 </TD>
4795 <TD width=35% BGCOLOR=#FBF5EF>
4796 <B>Provide the feedback divisor for the PLL. Note: Before changing this value, the PLL must first be bypassed and then put into reset mode. Refer to the Zynq-7000 TRM, UG585, Clocks chapter for CP/RES/CNT values for programming the PLL.</B>
4797 </TD>
4798 </TR>
4799 <TR valign="top">
4800 <TD width=15% BGCOLOR=#C0C0C0>
4801 <B>IO_PLL_CTRL@0XF8000108</B>
4802 </TD>
4803 <TD width=15% BGCOLOR=#C0C0C0>
4804 <B>31:0</B>
4805 </TD>
4806 <TD width=10% BGCOLOR=#C0C0C0>
4807 <B>7f000</B>
4808 </TD>
4809 <TD width=10% BGCOLOR=#C0C0C0>
4810 <B></B>
4811 </TD>
4812 <TD width=15% BGCOLOR=#C0C0C0>
4813 <B>1e000</B>
4814 </TD>
4815 <TD width=35% BGCOLOR=#C0C0C0>
4816 <B>IO PLL Control</B>
4817 </TD>
4818 </TR>
4819 </TABLE>
4820 <P>
4821 <H1>BY PASS PLL</H1>
4822 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
4823 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4824 <TR valign="top">
4825 <TD width=15% BGCOLOR=#FFFF00>
4826 <B>Register Name</B>
4827 </TD>
4828 <TD width=15% BGCOLOR=#FFFF00>
4829 <B>Address</B>
4830 </TD>
4831 <TD width=10% BGCOLOR=#FFFF00>
4832 <B>Width</B>
4833 </TD>
4834 <TD width=10% BGCOLOR=#FFFF00>
4835 <B>Type</B>
4836 </TD>
4837 <TD width=15% BGCOLOR=#FFFF00>
4838 <B>Reset Value</B>
4839 </TD>
4840 <TD width=35% BGCOLOR=#FFFF00>
4841 <B>Description</B>
4842 </TD>
4843 </TR>
4844 <TR valign="top">
4845 <TD width=15% BGCOLOR=#FBF5EF>
4846 <B>IO_PLL_CTRL</B>
4847 </TD>
4848 <TD width=15% BGCOLOR=#FBF5EF>
4849 <B>0XF8000108</B>
4850 </TD>
4851 <TD width=10% BGCOLOR=#FBF5EF>
4852 <B>32</B>
4853 </TD>
4854 <TD width=10% BGCOLOR=#FBF5EF>
4855 <B>rw</B>
4856 </TD>
4857 <TD width=15% BGCOLOR=#FBF5EF>
4858 <B>0x00000000</B>
4859 </TD>
4860 <TD width=35% BGCOLOR=#FBF5EF>
4861 <B>--</B>
4862 </TD>
4863 </TR>
4864 </TABLE>
4865 <P>
4866 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4867 <TR valign="top">
4868 <TD width=15% BGCOLOR=#C0FFC0>
4869 <B>Field Name</B>
4870 </TD>
4871 <TD width=15% BGCOLOR=#C0FFC0>
4872 <B>Bits</B>
4873 </TD>
4874 <TD width=10% BGCOLOR=#C0FFC0>
4875 <B>Mask</B>
4876 </TD>
4877 <TD width=10% BGCOLOR=#C0FFC0>
4878 <B>Value</B>
4879 </TD>
4880 <TD width=15% BGCOLOR=#C0FFC0>
4881 <B>Shifted Value</B>
4882 </TD>
4883 <TD width=35% BGCOLOR=#C0FFC0>
4884 <B>Description</B>
4885 </TD>
4886 </TR>
4887 <TR valign="top">
4888 <TD width=15% BGCOLOR=#FBF5EF>
4889 <B>PLL_BYPASS_FORCE</B>
4890 </TD>
4891 <TD width=15% BGCOLOR=#FBF5EF>
4892 <B>4:4</B>
4893 </TD>
4894 <TD width=10% BGCOLOR=#FBF5EF>
4895 <B>10</B>
4896 </TD>
4897 <TD width=10% BGCOLOR=#FBF5EF>
4898 <B>1</B>
4899 </TD>
4900 <TD width=15% BGCOLOR=#FBF5EF>
4901 <B>10</B>
4902 </TD>
4903 <TD width=35% BGCOLOR=#FBF5EF>
4904 <B>IO PLL Bypass override control: PLL_BYPASS_QUAL = 0 0: enabled, not bypassed. 1: bypassed. PLL_BYPASS_QUAL = 1 (QUAL bit default value) 0: PLL mode is set based on pin strap setting. 1: PLL bypass is enabled regardless of the pin strapping.</B>
4905 </TD>
4906 </TR>
4907 <TR valign="top">
4908 <TD width=15% BGCOLOR=#C0C0C0>
4909 <B>IO_PLL_CTRL@0XF8000108</B>
4910 </TD>
4911 <TD width=15% BGCOLOR=#C0C0C0>
4912 <B>31:0</B>
4913 </TD>
4914 <TD width=10% BGCOLOR=#C0C0C0>
4915 <B>10</B>
4916 </TD>
4917 <TD width=10% BGCOLOR=#C0C0C0>
4918 <B></B>
4919 </TD>
4920 <TD width=15% BGCOLOR=#C0C0C0>
4921 <B>10</B>
4922 </TD>
4923 <TD width=35% BGCOLOR=#C0C0C0>
4924 <B>IO PLL Control</B>
4925 </TD>
4926 </TR>
4927 </TABLE>
4928 <P>
4929 <H1>ASSERT RESET</H1>
4930 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
4931 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4932 <TR valign="top">
4933 <TD width=15% BGCOLOR=#FFFF00>
4934 <B>Register Name</B>
4935 </TD>
4936 <TD width=15% BGCOLOR=#FFFF00>
4937 <B>Address</B>
4938 </TD>
4939 <TD width=10% BGCOLOR=#FFFF00>
4940 <B>Width</B>
4941 </TD>
4942 <TD width=10% BGCOLOR=#FFFF00>
4943 <B>Type</B>
4944 </TD>
4945 <TD width=15% BGCOLOR=#FFFF00>
4946 <B>Reset Value</B>
4947 </TD>
4948 <TD width=35% BGCOLOR=#FFFF00>
4949 <B>Description</B>
4950 </TD>
4951 </TR>
4952 <TR valign="top">
4953 <TD width=15% BGCOLOR=#FBF5EF>
4954 <B>IO_PLL_CTRL</B>
4955 </TD>
4956 <TD width=15% BGCOLOR=#FBF5EF>
4957 <B>0XF8000108</B>
4958 </TD>
4959 <TD width=10% BGCOLOR=#FBF5EF>
4960 <B>32</B>
4961 </TD>
4962 <TD width=10% BGCOLOR=#FBF5EF>
4963 <B>rw</B>
4964 </TD>
4965 <TD width=15% BGCOLOR=#FBF5EF>
4966 <B>0x00000000</B>
4967 </TD>
4968 <TD width=35% BGCOLOR=#FBF5EF>
4969 <B>--</B>
4970 </TD>
4971 </TR>
4972 </TABLE>
4973 <P>
4974 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
4975 <TR valign="top">
4976 <TD width=15% BGCOLOR=#C0FFC0>
4977 <B>Field Name</B>
4978 </TD>
4979 <TD width=15% BGCOLOR=#C0FFC0>
4980 <B>Bits</B>
4981 </TD>
4982 <TD width=10% BGCOLOR=#C0FFC0>
4983 <B>Mask</B>
4984 </TD>
4985 <TD width=10% BGCOLOR=#C0FFC0>
4986 <B>Value</B>
4987 </TD>
4988 <TD width=15% BGCOLOR=#C0FFC0>
4989 <B>Shifted Value</B>
4990 </TD>
4991 <TD width=35% BGCOLOR=#C0FFC0>
4992 <B>Description</B>
4993 </TD>
4994 </TR>
4995 <TR valign="top">
4996 <TD width=15% BGCOLOR=#FBF5EF>
4997 <B>PLL_RESET</B>
4998 </TD>
4999 <TD width=15% BGCOLOR=#FBF5EF>
5000 <B>0:0</B>
5001 </TD>
5002 <TD width=10% BGCOLOR=#FBF5EF>
5003 <B>1</B>
5004 </TD>
5005 <TD width=10% BGCOLOR=#FBF5EF>
5006 <B>1</B>
5007 </TD>
5008 <TD width=15% BGCOLOR=#FBF5EF>
5009 <B>1</B>
5010 </TD>
5011 <TD width=35% BGCOLOR=#FBF5EF>
5012 <B>PLL Reset control: 0: de-assert (PLL operating) 1: assert (PLL held in reset)</B>
5013 </TD>
5014 </TR>
5015 <TR valign="top">
5016 <TD width=15% BGCOLOR=#C0C0C0>
5017 <B>IO_PLL_CTRL@0XF8000108</B>
5018 </TD>
5019 <TD width=15% BGCOLOR=#C0C0C0>
5020 <B>31:0</B>
5021 </TD>
5022 <TD width=10% BGCOLOR=#C0C0C0>
5023 <B>1</B>
5024 </TD>
5025 <TD width=10% BGCOLOR=#C0C0C0>
5026 <B></B>
5027 </TD>
5028 <TD width=15% BGCOLOR=#C0C0C0>
5029 <B>1</B>
5030 </TD>
5031 <TD width=35% BGCOLOR=#C0C0C0>
5032 <B>IO PLL Control</B>
5033 </TD>
5034 </TR>
5035 </TABLE>
5036 <P>
5037 <H1>DEASSERT RESET</H1>
5038 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
5039 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5040 <TR valign="top">
5041 <TD width=15% BGCOLOR=#FFFF00>
5042 <B>Register Name</B>
5043 </TD>
5044 <TD width=15% BGCOLOR=#FFFF00>
5045 <B>Address</B>
5046 </TD>
5047 <TD width=10% BGCOLOR=#FFFF00>
5048 <B>Width</B>
5049 </TD>
5050 <TD width=10% BGCOLOR=#FFFF00>
5051 <B>Type</B>
5052 </TD>
5053 <TD width=15% BGCOLOR=#FFFF00>
5054 <B>Reset Value</B>
5055 </TD>
5056 <TD width=35% BGCOLOR=#FFFF00>
5057 <B>Description</B>
5058 </TD>
5059 </TR>
5060 <TR valign="top">
5061 <TD width=15% BGCOLOR=#FBF5EF>
5062 <B>IO_PLL_CTRL</B>
5063 </TD>
5064 <TD width=15% BGCOLOR=#FBF5EF>
5065 <B>0XF8000108</B>
5066 </TD>
5067 <TD width=10% BGCOLOR=#FBF5EF>
5068 <B>32</B>
5069 </TD>
5070 <TD width=10% BGCOLOR=#FBF5EF>
5071 <B>rw</B>
5072 </TD>
5073 <TD width=15% BGCOLOR=#FBF5EF>
5074 <B>0x00000000</B>
5075 </TD>
5076 <TD width=35% BGCOLOR=#FBF5EF>
5077 <B>--</B>
5078 </TD>
5079 </TR>
5080 </TABLE>
5081 <P>
5082 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5083 <TR valign="top">
5084 <TD width=15% BGCOLOR=#C0FFC0>
5085 <B>Field Name</B>
5086 </TD>
5087 <TD width=15% BGCOLOR=#C0FFC0>
5088 <B>Bits</B>
5089 </TD>
5090 <TD width=10% BGCOLOR=#C0FFC0>
5091 <B>Mask</B>
5092 </TD>
5093 <TD width=10% BGCOLOR=#C0FFC0>
5094 <B>Value</B>
5095 </TD>
5096 <TD width=15% BGCOLOR=#C0FFC0>
5097 <B>Shifted Value</B>
5098 </TD>
5099 <TD width=35% BGCOLOR=#C0FFC0>
5100 <B>Description</B>
5101 </TD>
5102 </TR>
5103 <TR valign="top">
5104 <TD width=15% BGCOLOR=#FBF5EF>
5105 <B>PLL_RESET</B>
5106 </TD>
5107 <TD width=15% BGCOLOR=#FBF5EF>
5108 <B>0:0</B>
5109 </TD>
5110 <TD width=10% BGCOLOR=#FBF5EF>
5111 <B>1</B>
5112 </TD>
5113 <TD width=10% BGCOLOR=#FBF5EF>
5114 <B>0</B>
5115 </TD>
5116 <TD width=15% BGCOLOR=#FBF5EF>
5117 <B>0</B>
5118 </TD>
5119 <TD width=35% BGCOLOR=#FBF5EF>
5120 <B>PLL Reset control: 0: de-assert (PLL operating) 1: assert (PLL held in reset)</B>
5121 </TD>
5122 </TR>
5123 <TR valign="top">
5124 <TD width=15% BGCOLOR=#C0C0C0>
5125 <B>IO_PLL_CTRL@0XF8000108</B>
5126 </TD>
5127 <TD width=15% BGCOLOR=#C0C0C0>
5128 <B>31:0</B>
5129 </TD>
5130 <TD width=10% BGCOLOR=#C0C0C0>
5131 <B>1</B>
5132 </TD>
5133 <TD width=10% BGCOLOR=#C0C0C0>
5134 <B></B>
5135 </TD>
5136 <TD width=15% BGCOLOR=#C0C0C0>
5137 <B>0</B>
5138 </TD>
5139 <TD width=35% BGCOLOR=#C0C0C0>
5140 <B>IO PLL Control</B>
5141 </TD>
5142 </TR>
5143 </TABLE>
5144 <P>
5145 <H1>CHECK PLL STATUS</H1>
5146 <H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>
5147 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5148 <TR valign="top">
5149 <TD width=15% BGCOLOR=#FFFF00>
5150 <B>Register Name</B>
5151 </TD>
5152 <TD width=15% BGCOLOR=#FFFF00>
5153 <B>Address</B>
5154 </TD>
5155 <TD width=10% BGCOLOR=#FFFF00>
5156 <B>Width</B>
5157 </TD>
5158 <TD width=10% BGCOLOR=#FFFF00>
5159 <B>Type</B>
5160 </TD>
5161 <TD width=15% BGCOLOR=#FFFF00>
5162 <B>Reset Value</B>
5163 </TD>
5164 <TD width=35% BGCOLOR=#FFFF00>
5165 <B>Description</B>
5166 </TD>
5167 </TR>
5168 <TR valign="top">
5169 <TD width=15% BGCOLOR=#FBF5EF>
5170 <B>PLL_STATUS</B>
5171 </TD>
5172 <TD width=15% BGCOLOR=#FBF5EF>
5173 <B>0XF800010C</B>
5174 </TD>
5175 <TD width=10% BGCOLOR=#FBF5EF>
5176 <B>32</B>
5177 </TD>
5178 <TD width=10% BGCOLOR=#FBF5EF>
5179 <B>rw</B>
5180 </TD>
5181 <TD width=15% BGCOLOR=#FBF5EF>
5182 <B>0x00000000</B>
5183 </TD>
5184 <TD width=35% BGCOLOR=#FBF5EF>
5185 <B>--</B>
5186 </TD>
5187 </TR>
5188 </TABLE>
5189 <P>
5190 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5191 <TR valign="top">
5192 <TD width=15% BGCOLOR=#C0FFC0>
5193 <B>Field Name</B>
5194 </TD>
5195 <TD width=15% BGCOLOR=#C0FFC0>
5196 <B>Bits</B>
5197 </TD>
5198 <TD width=10% BGCOLOR=#C0FFC0>
5199 <B>Mask</B>
5200 </TD>
5201 <TD width=10% BGCOLOR=#C0FFC0>
5202 <B>Value</B>
5203 </TD>
5204 <TD width=15% BGCOLOR=#C0FFC0>
5205 <B>Shifted Value</B>
5206 </TD>
5207 <TD width=35% BGCOLOR=#C0FFC0>
5208 <B>Description</B>
5209 </TD>
5210 </TR>
5211 <TR valign="top">
5212 <TD width=15% BGCOLOR=#FBF5EF>
5213 <B>IO_PLL_LOCK</B>
5214 </TD>
5215 <TD width=15% BGCOLOR=#FBF5EF>
5216 <B>2:2</B>
5217 </TD>
5218 <TD width=10% BGCOLOR=#FBF5EF>
5219 <B>4</B>
5220 </TD>
5221 <TD width=10% BGCOLOR=#FBF5EF>
5222 <B>1</B>
5223 </TD>
5224 <TD width=15% BGCOLOR=#FBF5EF>
5225 <B>4</B>
5226 </TD>
5227 <TD width=35% BGCOLOR=#FBF5EF>
5228 <B>IO PLL lock status: 0: not locked, 1: locked</B>
5229 </TD>
5230 </TR>
5231 <TR valign="top">
5232 <TD width=15% BGCOLOR=#C0C0C0>
5233 <B>PLL_STATUS@0XF800010C</B>
5234 </TD>
5235 <TD width=15% BGCOLOR=#C0C0C0>
5236 <B>31:0</B>
5237 </TD>
5238 <TD width=10% BGCOLOR=#C0C0C0>
5239 <B>4</B>
5240 </TD>
5241 <TD width=10% BGCOLOR=#C0C0C0>
5242 <B></B>
5243 </TD>
5244 <TD width=15% BGCOLOR=#C0C0C0>
5245 <B>4</B>
5246 </TD>
5247 <TD width=35% BGCOLOR=#C0C0C0>
5248 <B>tobe</B>
5249 </TD>
5250 </TR>
5251 </TABLE>
5252 <P>
5253 <H1>REMOVE PLL BY PASS</H1>
5254 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
5255 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5256 <TR valign="top">
5257 <TD width=15% BGCOLOR=#FFFF00>
5258 <B>Register Name</B>
5259 </TD>
5260 <TD width=15% BGCOLOR=#FFFF00>
5261 <B>Address</B>
5262 </TD>
5263 <TD width=10% BGCOLOR=#FFFF00>
5264 <B>Width</B>
5265 </TD>
5266 <TD width=10% BGCOLOR=#FFFF00>
5267 <B>Type</B>
5268 </TD>
5269 <TD width=15% BGCOLOR=#FFFF00>
5270 <B>Reset Value</B>
5271 </TD>
5272 <TD width=35% BGCOLOR=#FFFF00>
5273 <B>Description</B>
5274 </TD>
5275 </TR>
5276 <TR valign="top">
5277 <TD width=15% BGCOLOR=#FBF5EF>
5278 <B>IO_PLL_CTRL</B>
5279 </TD>
5280 <TD width=15% BGCOLOR=#FBF5EF>
5281 <B>0XF8000108</B>
5282 </TD>
5283 <TD width=10% BGCOLOR=#FBF5EF>
5284 <B>32</B>
5285 </TD>
5286 <TD width=10% BGCOLOR=#FBF5EF>
5287 <B>rw</B>
5288 </TD>
5289 <TD width=15% BGCOLOR=#FBF5EF>
5290 <B>0x00000000</B>
5291 </TD>
5292 <TD width=35% BGCOLOR=#FBF5EF>
5293 <B>--</B>
5294 </TD>
5295 </TR>
5296 </TABLE>
5297 <P>
5298 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5299 <TR valign="top">
5300 <TD width=15% BGCOLOR=#C0FFC0>
5301 <B>Field Name</B>
5302 </TD>
5303 <TD width=15% BGCOLOR=#C0FFC0>
5304 <B>Bits</B>
5305 </TD>
5306 <TD width=10% BGCOLOR=#C0FFC0>
5307 <B>Mask</B>
5308 </TD>
5309 <TD width=10% BGCOLOR=#C0FFC0>
5310 <B>Value</B>
5311 </TD>
5312 <TD width=15% BGCOLOR=#C0FFC0>
5313 <B>Shifted Value</B>
5314 </TD>
5315 <TD width=35% BGCOLOR=#C0FFC0>
5316 <B>Description</B>
5317 </TD>
5318 </TR>
5319 <TR valign="top">
5320 <TD width=15% BGCOLOR=#FBF5EF>
5321 <B>PLL_BYPASS_FORCE</B>
5322 </TD>
5323 <TD width=15% BGCOLOR=#FBF5EF>
5324 <B>4:4</B>
5325 </TD>
5326 <TD width=10% BGCOLOR=#FBF5EF>
5327 <B>10</B>
5328 </TD>
5329 <TD width=10% BGCOLOR=#FBF5EF>
5330 <B>0</B>
5331 </TD>
5332 <TD width=15% BGCOLOR=#FBF5EF>
5333 <B>0</B>
5334 </TD>
5335 <TD width=35% BGCOLOR=#FBF5EF>
5336 <B>IO PLL Bypass override control: PLL_BYPASS_QUAL = 0 0: enabled, not bypassed. 1: bypassed. PLL_BYPASS_QUAL = 1 (QUAL bit default value) 0: PLL mode is set based on pin strap setting. 1: PLL bypass is enabled regardless of the pin strapping.</B>
5337 </TD>
5338 </TR>
5339 <TR valign="top">
5340 <TD width=15% BGCOLOR=#C0C0C0>
5341 <B>IO_PLL_CTRL@0XF8000108</B>
5342 </TD>
5343 <TD width=15% BGCOLOR=#C0C0C0>
5344 <B>31:0</B>
5345 </TD>
5346 <TD width=10% BGCOLOR=#C0C0C0>
5347 <B>10</B>
5348 </TD>
5349 <TD width=10% BGCOLOR=#C0C0C0>
5350 <B></B>
5351 </TD>
5352 <TD width=15% BGCOLOR=#C0C0C0>
5353 <B>0</B>
5354 </TD>
5355 <TD width=35% BGCOLOR=#C0C0C0>
5356 <B>IO PLL Control</B>
5357 </TD>
5358 </TR>
5359 </TABLE>
5360 <P>
5361 <H1>LOCK IT BACK</H1>
5362 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
5363 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5364 <TR valign="top">
5365 <TD width=15% BGCOLOR=#FFFF00>
5366 <B>Register Name</B>
5367 </TD>
5368 <TD width=15% BGCOLOR=#FFFF00>
5369 <B>Address</B>
5370 </TD>
5371 <TD width=10% BGCOLOR=#FFFF00>
5372 <B>Width</B>
5373 </TD>
5374 <TD width=10% BGCOLOR=#FFFF00>
5375 <B>Type</B>
5376 </TD>
5377 <TD width=15% BGCOLOR=#FFFF00>
5378 <B>Reset Value</B>
5379 </TD>
5380 <TD width=35% BGCOLOR=#FFFF00>
5381 <B>Description</B>
5382 </TD>
5383 </TR>
5384 <TR valign="top">
5385 <TD width=15% BGCOLOR=#FBF5EF>
5386 <B>SLCR_LOCK</B>
5387 </TD>
5388 <TD width=15% BGCOLOR=#FBF5EF>
5389 <B>0XF8000004</B>
5390 </TD>
5391 <TD width=10% BGCOLOR=#FBF5EF>
5392 <B>32</B>
5393 </TD>
5394 <TD width=10% BGCOLOR=#FBF5EF>
5395 <B>rw</B>
5396 </TD>
5397 <TD width=15% BGCOLOR=#FBF5EF>
5398 <B>0x00000000</B>
5399 </TD>
5400 <TD width=35% BGCOLOR=#FBF5EF>
5401 <B>--</B>
5402 </TD>
5403 </TR>
5404 </TABLE>
5405 <P>
5406 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5407 <TR valign="top">
5408 <TD width=15% BGCOLOR=#C0FFC0>
5409 <B>Field Name</B>
5410 </TD>
5411 <TD width=15% BGCOLOR=#C0FFC0>
5412 <B>Bits</B>
5413 </TD>
5414 <TD width=10% BGCOLOR=#C0FFC0>
5415 <B>Mask</B>
5416 </TD>
5417 <TD width=10% BGCOLOR=#C0FFC0>
5418 <B>Value</B>
5419 </TD>
5420 <TD width=15% BGCOLOR=#C0FFC0>
5421 <B>Shifted Value</B>
5422 </TD>
5423 <TD width=35% BGCOLOR=#C0FFC0>
5424 <B>Description</B>
5425 </TD>
5426 </TR>
5427 <TR valign="top">
5428 <TD width=15% BGCOLOR=#FBF5EF>
5429 <B>LOCK_KEY</B>
5430 </TD>
5431 <TD width=15% BGCOLOR=#FBF5EF>
5432 <B>15:0</B>
5433 </TD>
5434 <TD width=10% BGCOLOR=#FBF5EF>
5435 <B>ffff</B>
5436 </TD>
5437 <TD width=10% BGCOLOR=#FBF5EF>
5438 <B>767b</B>
5439 </TD>
5440 <TD width=15% BGCOLOR=#FBF5EF>
5441 <B>767b</B>
5442 </TD>
5443 <TD width=35% BGCOLOR=#FBF5EF>
5444 <B>Write the lock key, 0x767B, to write protect the slcr registers: all slcr registers, 0xF800_0000 to 0xF800_0B74, are write protected until the unlock key is written to the SLCR_UNLOCK register. A read of this register returns zero.</B>
5445 </TD>
5446 </TR>
5447 <TR valign="top">
5448 <TD width=15% BGCOLOR=#C0C0C0>
5449 <B>SLCR_LOCK@0XF8000004</B>
5450 </TD>
5451 <TD width=15% BGCOLOR=#C0C0C0>
5452 <B>31:0</B>
5453 </TD>
5454 <TD width=10% BGCOLOR=#C0C0C0>
5455 <B>ffff</B>
5456 </TD>
5457 <TD width=10% BGCOLOR=#C0C0C0>
5458 <B></B>
5459 </TD>
5460 <TD width=15% BGCOLOR=#C0C0C0>
5461 <B>767b</B>
5462 </TD>
5463 <TD width=35% BGCOLOR=#C0C0C0>
5464 <B>SLCR Write Protection Lock</B>
5465 </TD>
5466 </TR>
5467 </TABLE>
5468 <P>
5469 </TABLE>
5470 <P>
5471 <H2><a name="ps7_clock_init_data_3_0">ps7_clock_init_data_3_0</a></H2>
5472 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5473 <TR valign="top">
5474 <TD width=15% BGCOLOR=#FFC0FF>
5475 <B>Register Name</B>
5476 </TD>
5477 <TD width=15% BGCOLOR=#FFC0FF>
5478 <B>Address</B>
5479 </TD>
5480 <TD width=10% BGCOLOR=#FFC0FF>
5481 <B>Width</B>
5482 </TD>
5483 <TD width=10% BGCOLOR=#FFC0FF>
5484 <B>Type</B>
5485 </TD>
5486 <TD width=15% BGCOLOR=#FFC0FF>
5487 <B>Reset Value</B>
5488 </TD>
5489 <TD width=35% BGCOLOR=#FFC0FF>
5490 <B>Description</B>
5491 </TD>
5492 </TR>
5493 <TR valign="top">
5494 <TD width=15% BGCOLOR=#FBF5EF>
5495 <A href="#SLCR_UNLOCK">
5496 SLCR_UNLOCK
5497 </A>
5498 </TD>
5499 <TD width=15% BGCOLOR=#FBF5EF>
5500 <B>0XF8000008</B>
5501 </TD>
5502 <TD width=10% BGCOLOR=#FBF5EF>
5503 <B>32</B>
5504 </TD>
5505 <TD width=10% BGCOLOR=#FBF5EF>
5506 <B>WO</B>
5507 </TD>
5508 <TD width=15% BGCOLOR=#FBF5EF>
5509 <B>0x000000</B>
5510 </TD>
5511 <TD width=35% BGCOLOR=#FBF5EF>
5512 <B>SLCR Write Protection Unlock</B>
5513 </TD>
5514 </TR>
5515 <TR valign="top">
5516 <TD width=15% BGCOLOR=#FBF5EF>
5517 <A href="#DCI_CLK_CTRL">
5518 DCI_CLK_CTRL
5519 </A>
5520 </TD>
5521 <TD width=15% BGCOLOR=#FBF5EF>
5522 <B>0XF8000128</B>
5523 </TD>
5524 <TD width=10% BGCOLOR=#FBF5EF>
5525 <B>32</B>
5526 </TD>
5527 <TD width=10% BGCOLOR=#FBF5EF>
5528 <B>RW</B>
5529 </TD>
5530 <TD width=15% BGCOLOR=#FBF5EF>
5531 <B>0x000000</B>
5532 </TD>
5533 <TD width=35% BGCOLOR=#FBF5EF>
5534 <B>DCI clock control</B>
5535 </TD>
5536 </TR>
5537 <TR valign="top">
5538 <TD width=15% BGCOLOR=#FBF5EF>
5539 <A href="#GEM0_RCLK_CTRL">
5540 GEM0_RCLK_CTRL
5541 </A>
5542 </TD>
5543 <TD width=15% BGCOLOR=#FBF5EF>
5544 <B>0XF8000138</B>
5545 </TD>
5546 <TD width=10% BGCOLOR=#FBF5EF>
5547 <B>32</B>
5548 </TD>
5549 <TD width=10% BGCOLOR=#FBF5EF>
5550 <B>RW</B>
5551 </TD>
5552 <TD width=15% BGCOLOR=#FBF5EF>
5553 <B>0x000000</B>
5554 </TD>
5555 <TD width=35% BGCOLOR=#FBF5EF>
5556 <B>GigE 0 Rx Clock and Rx Signals Select</B>
5557 </TD>
5558 </TR>
5559 <TR valign="top">
5560 <TD width=15% BGCOLOR=#FBF5EF>
5561 <A href="#GEM0_CLK_CTRL">
5562 GEM0_CLK_CTRL
5563 </A>
5564 </TD>
5565 <TD width=15% BGCOLOR=#FBF5EF>
5566 <B>0XF8000140</B>
5567 </TD>
5568 <TD width=10% BGCOLOR=#FBF5EF>
5569 <B>32</B>
5570 </TD>
5571 <TD width=10% BGCOLOR=#FBF5EF>
5572 <B>RW</B>
5573 </TD>
5574 <TD width=15% BGCOLOR=#FBF5EF>
5575 <B>0x000000</B>
5576 </TD>
5577 <TD width=35% BGCOLOR=#FBF5EF>
5578 <B>GigE 0 Ref Clock Control</B>
5579 </TD>
5580 </TR>
5581 <TR valign="top">
5582 <TD width=15% BGCOLOR=#FBF5EF>
5583 <A href="#LQSPI_CLK_CTRL">
5584 LQSPI_CLK_CTRL
5585 </A>
5586 </TD>
5587 <TD width=15% BGCOLOR=#FBF5EF>
5588 <B>0XF800014C</B>
5589 </TD>
5590 <TD width=10% BGCOLOR=#FBF5EF>
5591 <B>32</B>
5592 </TD>
5593 <TD width=10% BGCOLOR=#FBF5EF>
5594 <B>RW</B>
5595 </TD>
5596 <TD width=15% BGCOLOR=#FBF5EF>
5597 <B>0x000000</B>
5598 </TD>
5599 <TD width=35% BGCOLOR=#FBF5EF>
5600 <B>Quad SPI Ref Clock Control</B>
5601 </TD>
5602 </TR>
5603 <TR valign="top">
5604 <TD width=15% BGCOLOR=#FBF5EF>
5605 <A href="#SDIO_CLK_CTRL">
5606 SDIO_CLK_CTRL
5607 </A>
5608 </TD>
5609 <TD width=15% BGCOLOR=#FBF5EF>
5610 <B>0XF8000150</B>
5611 </TD>
5612 <TD width=10% BGCOLOR=#FBF5EF>
5613 <B>32</B>
5614 </TD>
5615 <TD width=10% BGCOLOR=#FBF5EF>
5616 <B>RW</B>
5617 </TD>
5618 <TD width=15% BGCOLOR=#FBF5EF>
5619 <B>0x000000</B>
5620 </TD>
5621 <TD width=35% BGCOLOR=#FBF5EF>
5622 <B>SDIO Ref Clock Control</B>
5623 </TD>
5624 </TR>
5625 <TR valign="top">
5626 <TD width=15% BGCOLOR=#FBF5EF>
5627 <A href="#UART_CLK_CTRL">
5628 UART_CLK_CTRL
5629 </A>
5630 </TD>
5631 <TD width=15% BGCOLOR=#FBF5EF>
5632 <B>0XF8000154</B>
5633 </TD>
5634 <TD width=10% BGCOLOR=#FBF5EF>
5635 <B>32</B>
5636 </TD>
5637 <TD width=10% BGCOLOR=#FBF5EF>
5638 <B>RW</B>
5639 </TD>
5640 <TD width=15% BGCOLOR=#FBF5EF>
5641 <B>0x000000</B>
5642 </TD>
5643 <TD width=35% BGCOLOR=#FBF5EF>
5644 <B>UART Ref Clock Control</B>
5645 </TD>
5646 </TR>
5647 <TR valign="top">
5648 <TD width=15% BGCOLOR=#FBF5EF>
5649 <A href="#CAN_CLK_CTRL">
5650 CAN_CLK_CTRL
5651 </A>
5652 </TD>
5653 <TD width=15% BGCOLOR=#FBF5EF>
5654 <B>0XF800015C</B>
5655 </TD>
5656 <TD width=10% BGCOLOR=#FBF5EF>
5657 <B>32</B>
5658 </TD>
5659 <TD width=10% BGCOLOR=#FBF5EF>
5660 <B>RW</B>
5661 </TD>
5662 <TD width=15% BGCOLOR=#FBF5EF>
5663 <B>0x000000</B>
5664 </TD>
5665 <TD width=35% BGCOLOR=#FBF5EF>
5666 <B>CAN Ref Clock Control</B>
5667 </TD>
5668 </TR>
5669 <TR valign="top">
5670 <TD width=15% BGCOLOR=#FBF5EF>
5671 <A href="#CAN_MIOCLK_CTRL">
5672 CAN_MIOCLK_CTRL
5673 </A>
5674 </TD>
5675 <TD width=15% BGCOLOR=#FBF5EF>
5676 <B>0XF8000160</B>
5677 </TD>
5678 <TD width=10% BGCOLOR=#FBF5EF>
5679 <B>32</B>
5680 </TD>
5681 <TD width=10% BGCOLOR=#FBF5EF>
5682 <B>RW</B>
5683 </TD>
5684 <TD width=15% BGCOLOR=#FBF5EF>
5685 <B>0x000000</B>
5686 </TD>
5687 <TD width=35% BGCOLOR=#FBF5EF>
5688 <B>CAN MIO Clock Control</B>
5689 </TD>
5690 </TR>
5691 <TR valign="top">
5692 <TD width=15% BGCOLOR=#FBF5EF>
5693 <A href="#PCAP_CLK_CTRL">
5694 PCAP_CLK_CTRL
5695 </A>
5696 </TD>
5697 <TD width=15% BGCOLOR=#FBF5EF>
5698 <B>0XF8000168</B>
5699 </TD>
5700 <TD width=10% BGCOLOR=#FBF5EF>
5701 <B>32</B>
5702 </TD>
5703 <TD width=10% BGCOLOR=#FBF5EF>
5704 <B>RW</B>
5705 </TD>
5706 <TD width=15% BGCOLOR=#FBF5EF>
5707 <B>0x000000</B>
5708 </TD>
5709 <TD width=35% BGCOLOR=#FBF5EF>
5710 <B>PCAP Clock Control</B>
5711 </TD>
5712 </TR>
5713 <TR valign="top">
5714 <TD width=15% BGCOLOR=#FBF5EF>
5715 <A href="#FPGA0_CLK_CTRL">
5716 FPGA0_CLK_CTRL
5717 </A>
5718 </TD>
5719 <TD width=15% BGCOLOR=#FBF5EF>
5720 <B>0XF8000170</B>
5721 </TD>
5722 <TD width=10% BGCOLOR=#FBF5EF>
5723 <B>32</B>
5724 </TD>
5725 <TD width=10% BGCOLOR=#FBF5EF>
5726 <B>RW</B>
5727 </TD>
5728 <TD width=15% BGCOLOR=#FBF5EF>
5729 <B>0x000000</B>
5730 </TD>
5731 <TD width=35% BGCOLOR=#FBF5EF>
5732 <B>PL Clock 0 Output control</B>
5733 </TD>
5734 </TR>
5735 <TR valign="top">
5736 <TD width=15% BGCOLOR=#FBF5EF>
5737 <A href="#FPGA1_CLK_CTRL">
5738 FPGA1_CLK_CTRL
5739 </A>
5740 </TD>
5741 <TD width=15% BGCOLOR=#FBF5EF>
5742 <B>0XF8000180</B>
5743 </TD>
5744 <TD width=10% BGCOLOR=#FBF5EF>
5745 <B>32</B>
5746 </TD>
5747 <TD width=10% BGCOLOR=#FBF5EF>
5748 <B>RW</B>
5749 </TD>
5750 <TD width=15% BGCOLOR=#FBF5EF>
5751 <B>0x000000</B>
5752 </TD>
5753 <TD width=35% BGCOLOR=#FBF5EF>
5754 <B>PL Clock 1 Output control</B>
5755 </TD>
5756 </TR>
5757 <TR valign="top">
5758 <TD width=15% BGCOLOR=#FBF5EF>
5759 <A href="#FPGA2_CLK_CTRL">
5760 FPGA2_CLK_CTRL
5761 </A>
5762 </TD>
5763 <TD width=15% BGCOLOR=#FBF5EF>
5764 <B>0XF8000190</B>
5765 </TD>
5766 <TD width=10% BGCOLOR=#FBF5EF>
5767 <B>32</B>
5768 </TD>
5769 <TD width=10% BGCOLOR=#FBF5EF>
5770 <B>RW</B>
5771 </TD>
5772 <TD width=15% BGCOLOR=#FBF5EF>
5773 <B>0x000000</B>
5774 </TD>
5775 <TD width=35% BGCOLOR=#FBF5EF>
5776 <B>PL Clock 2 output control</B>
5777 </TD>
5778 </TR>
5779 <TR valign="top">
5780 <TD width=15% BGCOLOR=#FBF5EF>
5781 <A href="#FPGA3_CLK_CTRL">
5782 FPGA3_CLK_CTRL
5783 </A>
5784 </TD>
5785 <TD width=15% BGCOLOR=#FBF5EF>
5786 <B>0XF80001A0</B>
5787 </TD>
5788 <TD width=10% BGCOLOR=#FBF5EF>
5789 <B>32</B>
5790 </TD>
5791 <TD width=10% BGCOLOR=#FBF5EF>
5792 <B>RW</B>
5793 </TD>
5794 <TD width=15% BGCOLOR=#FBF5EF>
5795 <B>0x000000</B>
5796 </TD>
5797 <TD width=35% BGCOLOR=#FBF5EF>
5798 <B>PL Clock 3 output control</B>
5799 </TD>
5800 </TR>
5801 <TR valign="top">
5802 <TD width=15% BGCOLOR=#FBF5EF>
5803 <A href="#CLK_621_TRUE">
5804 CLK_621_TRUE
5805 </A>
5806 </TD>
5807 <TD width=15% BGCOLOR=#FBF5EF>
5808 <B>0XF80001C4</B>
5809 </TD>
5810 <TD width=10% BGCOLOR=#FBF5EF>
5811 <B>32</B>
5812 </TD>
5813 <TD width=10% BGCOLOR=#FBF5EF>
5814 <B>RW</B>
5815 </TD>
5816 <TD width=15% BGCOLOR=#FBF5EF>
5817 <B>0x000000</B>
5818 </TD>
5819 <TD width=35% BGCOLOR=#FBF5EF>
5820 <B>CPU Clock Ratio Mode select</B>
5821 </TD>
5822 </TR>
5823 <TR valign="top">
5824 <TD width=15% BGCOLOR=#FBF5EF>
5825 <A href="#APER_CLK_CTRL">
5826 APER_CLK_CTRL
5827 </A>
5828 </TD>
5829 <TD width=15% BGCOLOR=#FBF5EF>
5830 <B>0XF800012C</B>
5831 </TD>
5832 <TD width=10% BGCOLOR=#FBF5EF>
5833 <B>32</B>
5834 </TD>
5835 <TD width=10% BGCOLOR=#FBF5EF>
5836 <B>RW</B>
5837 </TD>
5838 <TD width=15% BGCOLOR=#FBF5EF>
5839 <B>0x000000</B>
5840 </TD>
5841 <TD width=35% BGCOLOR=#FBF5EF>
5842 <B>AMBA Peripheral Clock Control</B>
5843 </TD>
5844 </TR>
5845 <TR valign="top">
5846 <TD width=15% BGCOLOR=#FBF5EF>
5847 <A href="#SLCR_LOCK">
5848 SLCR_LOCK
5849 </A>
5850 </TD>
5851 <TD width=15% BGCOLOR=#FBF5EF>
5852 <B>0XF8000004</B>
5853 </TD>
5854 <TD width=10% BGCOLOR=#FBF5EF>
5855 <B>32</B>
5856 </TD>
5857 <TD width=10% BGCOLOR=#FBF5EF>
5858 <B>WO</B>
5859 </TD>
5860 <TD width=15% BGCOLOR=#FBF5EF>
5861 <B>0x000000</B>
5862 </TD>
5863 <TD width=35% BGCOLOR=#FBF5EF>
5864 <B>SLCR Write Protection Lock</B>
5865 </TD>
5866 </TR>
5867 </TABLE>
5868 <P>
5869 <H2><a name="ps7_clock_init_data_3_0">ps7_clock_init_data_3_0</a></H2>
5870 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5871 <TR valign="top">
5872 <TD width=15% BGCOLOR=#FFC0FF>
5873 <B>Register Name</B>
5874 </TD>
5875 <TD width=15% BGCOLOR=#FFC0FF>
5876 <B>Address</B>
5877 </TD>
5878 <TD width=10% BGCOLOR=#FFC0FF>
5879 <B>Width</B>
5880 </TD>
5881 <TD width=10% BGCOLOR=#FFC0FF>
5882 <B>Type</B>
5883 </TD>
5884 <TD width=15% BGCOLOR=#FFC0FF>
5885 <B>Reset Value</B>
5886 </TD>
5887 <TD width=35% BGCOLOR=#FFC0FF>
5888 <B>Description</B>
5889 </TD>
5890 </TR>
5891 <H1>SLCR SETTINGS</H1>
5892 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
5893 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5894 <TR valign="top">
5895 <TD width=15% BGCOLOR=#FFFF00>
5896 <B>Register Name</B>
5897 </TD>
5898 <TD width=15% BGCOLOR=#FFFF00>
5899 <B>Address</B>
5900 </TD>
5901 <TD width=10% BGCOLOR=#FFFF00>
5902 <B>Width</B>
5903 </TD>
5904 <TD width=10% BGCOLOR=#FFFF00>
5905 <B>Type</B>
5906 </TD>
5907 <TD width=15% BGCOLOR=#FFFF00>
5908 <B>Reset Value</B>
5909 </TD>
5910 <TD width=35% BGCOLOR=#FFFF00>
5911 <B>Description</B>
5912 </TD>
5913 </TR>
5914 <TR valign="top">
5915 <TD width=15% BGCOLOR=#FBF5EF>
5916 <B>SLCR_UNLOCK</B>
5917 </TD>
5918 <TD width=15% BGCOLOR=#FBF5EF>
5919 <B>0XF8000008</B>
5920 </TD>
5921 <TD width=10% BGCOLOR=#FBF5EF>
5922 <B>32</B>
5923 </TD>
5924 <TD width=10% BGCOLOR=#FBF5EF>
5925 <B>rw</B>
5926 </TD>
5927 <TD width=15% BGCOLOR=#FBF5EF>
5928 <B>0x00000000</B>
5929 </TD>
5930 <TD width=35% BGCOLOR=#FBF5EF>
5931 <B>--</B>
5932 </TD>
5933 </TR>
5934 </TABLE>
5935 <P>
5936 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
5937 <TR valign="top">
5938 <TD width=15% BGCOLOR=#C0FFC0>
5939 <B>Field Name</B>
5940 </TD>
5941 <TD width=15% BGCOLOR=#C0FFC0>
5942 <B>Bits</B>
5943 </TD>
5944 <TD width=10% BGCOLOR=#C0FFC0>
5945 <B>Mask</B>
5946 </TD>
5947 <TD width=10% BGCOLOR=#C0FFC0>
5948 <B>Value</B>
5949 </TD>
5950 <TD width=15% BGCOLOR=#C0FFC0>
5951 <B>Shifted Value</B>
5952 </TD>
5953 <TD width=35% BGCOLOR=#C0FFC0>
5954 <B>Description</B>
5955 </TD>
5956 </TR>
5957 <TR valign="top">
5958 <TD width=15% BGCOLOR=#FBF5EF>
5959 <B>UNLOCK_KEY</B>
5960 </TD>
5961 <TD width=15% BGCOLOR=#FBF5EF>
5962 <B>15:0</B>
5963 </TD>
5964 <TD width=10% BGCOLOR=#FBF5EF>
5965 <B>ffff</B>
5966 </TD>
5967 <TD width=10% BGCOLOR=#FBF5EF>
5968 <B>df0d</B>
5969 </TD>
5970 <TD width=15% BGCOLOR=#FBF5EF>
5971 <B>df0d</B>
5972 </TD>
5973 <TD width=35% BGCOLOR=#FBF5EF>
5974 <B>Write the unlock key, 0xDF0D, to enable writes to the slcr registers. All slcr registers, 0xF800_0000 to 0xF800_0B74, are writeable until locked using the SLCR_LOCK register. A read of this register returns zero.</B>
5975 </TD>
5976 </TR>
5977 <TR valign="top">
5978 <TD width=15% BGCOLOR=#C0C0C0>
5979 <B>SLCR_UNLOCK@0XF8000008</B>
5980 </TD>
5981 <TD width=15% BGCOLOR=#C0C0C0>
5982 <B>31:0</B>
5983 </TD>
5984 <TD width=10% BGCOLOR=#C0C0C0>
5985 <B>ffff</B>
5986 </TD>
5987 <TD width=10% BGCOLOR=#C0C0C0>
5988 <B></B>
5989 </TD>
5990 <TD width=15% BGCOLOR=#C0C0C0>
5991 <B>df0d</B>
5992 </TD>
5993 <TD width=35% BGCOLOR=#C0C0C0>
5994 <B>SLCR Write Protection Unlock</B>
5995 </TD>
5996 </TR>
5997 </TABLE>
5998 <P>
5999 <H1>CLOCK CONTROL SLCR REGISTERS</H1>
6000 <H2><a name="DCI_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)DCI_CLK_CTRL</a></H2>
6001 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6002 <TR valign="top">
6003 <TD width=15% BGCOLOR=#FFFF00>
6004 <B>Register Name</B>
6005 </TD>
6006 <TD width=15% BGCOLOR=#FFFF00>
6007 <B>Address</B>
6008 </TD>
6009 <TD width=10% BGCOLOR=#FFFF00>
6010 <B>Width</B>
6011 </TD>
6012 <TD width=10% BGCOLOR=#FFFF00>
6013 <B>Type</B>
6014 </TD>
6015 <TD width=15% BGCOLOR=#FFFF00>
6016 <B>Reset Value</B>
6017 </TD>
6018 <TD width=35% BGCOLOR=#FFFF00>
6019 <B>Description</B>
6020 </TD>
6021 </TR>
6022 <TR valign="top">
6023 <TD width=15% BGCOLOR=#FBF5EF>
6024 <B>DCI_CLK_CTRL</B>
6025 </TD>
6026 <TD width=15% BGCOLOR=#FBF5EF>
6027 <B>0XF8000128</B>
6028 </TD>
6029 <TD width=10% BGCOLOR=#FBF5EF>
6030 <B>32</B>
6031 </TD>
6032 <TD width=10% BGCOLOR=#FBF5EF>
6033 <B>rw</B>
6034 </TD>
6035 <TD width=15% BGCOLOR=#FBF5EF>
6036 <B>0x00000000</B>
6037 </TD>
6038 <TD width=35% BGCOLOR=#FBF5EF>
6039 <B>--</B>
6040 </TD>
6041 </TR>
6042 </TABLE>
6043 <P>
6044 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6045 <TR valign="top">
6046 <TD width=15% BGCOLOR=#C0FFC0>
6047 <B>Field Name</B>
6048 </TD>
6049 <TD width=15% BGCOLOR=#C0FFC0>
6050 <B>Bits</B>
6051 </TD>
6052 <TD width=10% BGCOLOR=#C0FFC0>
6053 <B>Mask</B>
6054 </TD>
6055 <TD width=10% BGCOLOR=#C0FFC0>
6056 <B>Value</B>
6057 </TD>
6058 <TD width=15% BGCOLOR=#C0FFC0>
6059 <B>Shifted Value</B>
6060 </TD>
6061 <TD width=35% BGCOLOR=#C0FFC0>
6062 <B>Description</B>
6063 </TD>
6064 </TR>
6065 <TR valign="top">
6066 <TD width=15% BGCOLOR=#FBF5EF>
6067 <B>CLKACT</B>
6068 </TD>
6069 <TD width=15% BGCOLOR=#FBF5EF>
6070 <B>0:0</B>
6071 </TD>
6072 <TD width=10% BGCOLOR=#FBF5EF>
6073 <B>1</B>
6074 </TD>
6075 <TD width=10% BGCOLOR=#FBF5EF>
6076 <B>1</B>
6077 </TD>
6078 <TD width=15% BGCOLOR=#FBF5EF>
6079 <B>1</B>
6080 </TD>
6081 <TD width=35% BGCOLOR=#FBF5EF>
6082 <B>DCI clock control - 0: disable, 1: enable</B>
6083 </TD>
6084 </TR>
6085 <TR valign="top">
6086 <TD width=15% BGCOLOR=#FBF5EF>
6087 <B>DIVISOR0</B>
6088 </TD>
6089 <TD width=15% BGCOLOR=#FBF5EF>
6090 <B>13:8</B>
6091 </TD>
6092 <TD width=10% BGCOLOR=#FBF5EF>
6093 <B>3f00</B>
6094 </TD>
6095 <TD width=10% BGCOLOR=#FBF5EF>
6096 <B>23</B>
6097 </TD>
6098 <TD width=15% BGCOLOR=#FBF5EF>
6099 <B>2300</B>
6100 </TD>
6101 <TD width=35% BGCOLOR=#FBF5EF>
6102 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
6103 </TD>
6104 </TR>
6105 <TR valign="top">
6106 <TD width=15% BGCOLOR=#FBF5EF>
6107 <B>DIVISOR1</B>
6108 </TD>
6109 <TD width=15% BGCOLOR=#FBF5EF>
6110 <B>25:20</B>
6111 </TD>
6112 <TD width=10% BGCOLOR=#FBF5EF>
6113 <B>3f00000</B>
6114 </TD>
6115 <TD width=10% BGCOLOR=#FBF5EF>
6116 <B>3</B>
6117 </TD>
6118 <TD width=15% BGCOLOR=#FBF5EF>
6119 <B>300000</B>
6120 </TD>
6121 <TD width=35% BGCOLOR=#FBF5EF>
6122 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider</B>
6123 </TD>
6124 </TR>
6125 <TR valign="top">
6126 <TD width=15% BGCOLOR=#C0C0C0>
6127 <B>DCI_CLK_CTRL@0XF8000128</B>
6128 </TD>
6129 <TD width=15% BGCOLOR=#C0C0C0>
6130 <B>31:0</B>
6131 </TD>
6132 <TD width=10% BGCOLOR=#C0C0C0>
6133 <B>3f03f01</B>
6134 </TD>
6135 <TD width=10% BGCOLOR=#C0C0C0>
6136 <B></B>
6137 </TD>
6138 <TD width=15% BGCOLOR=#C0C0C0>
6139 <B>302301</B>
6140 </TD>
6141 <TD width=35% BGCOLOR=#C0C0C0>
6142 <B>DCI clock control</B>
6143 </TD>
6144 </TR>
6145 </TABLE>
6146 <P>
6147 <H2><a name="GEM0_RCLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)GEM0_RCLK_CTRL</a></H2>
6148 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6149 <TR valign="top">
6150 <TD width=15% BGCOLOR=#FFFF00>
6151 <B>Register Name</B>
6152 </TD>
6153 <TD width=15% BGCOLOR=#FFFF00>
6154 <B>Address</B>
6155 </TD>
6156 <TD width=10% BGCOLOR=#FFFF00>
6157 <B>Width</B>
6158 </TD>
6159 <TD width=10% BGCOLOR=#FFFF00>
6160 <B>Type</B>
6161 </TD>
6162 <TD width=15% BGCOLOR=#FFFF00>
6163 <B>Reset Value</B>
6164 </TD>
6165 <TD width=35% BGCOLOR=#FFFF00>
6166 <B>Description</B>
6167 </TD>
6168 </TR>
6169 <TR valign="top">
6170 <TD width=15% BGCOLOR=#FBF5EF>
6171 <B>GEM0_RCLK_CTRL</B>
6172 </TD>
6173 <TD width=15% BGCOLOR=#FBF5EF>
6174 <B>0XF8000138</B>
6175 </TD>
6176 <TD width=10% BGCOLOR=#FBF5EF>
6177 <B>32</B>
6178 </TD>
6179 <TD width=10% BGCOLOR=#FBF5EF>
6180 <B>rw</B>
6181 </TD>
6182 <TD width=15% BGCOLOR=#FBF5EF>
6183 <B>0x00000000</B>
6184 </TD>
6185 <TD width=35% BGCOLOR=#FBF5EF>
6186 <B>--</B>
6187 </TD>
6188 </TR>
6189 </TABLE>
6190 <P>
6191 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6192 <TR valign="top">
6193 <TD width=15% BGCOLOR=#C0FFC0>
6194 <B>Field Name</B>
6195 </TD>
6196 <TD width=15% BGCOLOR=#C0FFC0>
6197 <B>Bits</B>
6198 </TD>
6199 <TD width=10% BGCOLOR=#C0FFC0>
6200 <B>Mask</B>
6201 </TD>
6202 <TD width=10% BGCOLOR=#C0FFC0>
6203 <B>Value</B>
6204 </TD>
6205 <TD width=15% BGCOLOR=#C0FFC0>
6206 <B>Shifted Value</B>
6207 </TD>
6208 <TD width=35% BGCOLOR=#C0FFC0>
6209 <B>Description</B>
6210 </TD>
6211 </TR>
6212 <TR valign="top">
6213 <TD width=15% BGCOLOR=#FBF5EF>
6214 <B>CLKACT</B>
6215 </TD>
6216 <TD width=15% BGCOLOR=#FBF5EF>
6217 <B>0:0</B>
6218 </TD>
6219 <TD width=10% BGCOLOR=#FBF5EF>
6220 <B>1</B>
6221 </TD>
6222 <TD width=10% BGCOLOR=#FBF5EF>
6223 <B>1</B>
6224 </TD>
6225 <TD width=15% BGCOLOR=#FBF5EF>
6226 <B>1</B>
6227 </TD>
6228 <TD width=35% BGCOLOR=#FBF5EF>
6229 <B>Ethernet Controler 0 Rx Clock control 0: disable, 1: enable</B>
6230 </TD>
6231 </TR>
6232 <TR valign="top">
6233 <TD width=15% BGCOLOR=#FBF5EF>
6234 <B>SRCSEL</B>
6235 </TD>
6236 <TD width=15% BGCOLOR=#FBF5EF>
6237 <B>4:4</B>
6238 </TD>
6239 <TD width=10% BGCOLOR=#FBF5EF>
6240 <B>10</B>
6241 </TD>
6242 <TD width=10% BGCOLOR=#FBF5EF>
6243 <B>0</B>
6244 </TD>
6245 <TD width=15% BGCOLOR=#FBF5EF>
6246 <B>0</B>
6247 </TD>
6248 <TD width=35% BGCOLOR=#FBF5EF>
6249 <B>Select the source of the Rx clock, control and data signals: 0: MIO 1: EMIO</B>
6250 </TD>
6251 </TR>
6252 <TR valign="top">
6253 <TD width=15% BGCOLOR=#C0C0C0>
6254 <B>GEM0_RCLK_CTRL@0XF8000138</B>
6255 </TD>
6256 <TD width=15% BGCOLOR=#C0C0C0>
6257 <B>31:0</B>
6258 </TD>
6259 <TD width=10% BGCOLOR=#C0C0C0>
6260 <B>11</B>
6261 </TD>
6262 <TD width=10% BGCOLOR=#C0C0C0>
6263 <B></B>
6264 </TD>
6265 <TD width=15% BGCOLOR=#C0C0C0>
6266 <B>1</B>
6267 </TD>
6268 <TD width=35% BGCOLOR=#C0C0C0>
6269 <B>GigE 0 Rx Clock and Rx Signals Select</B>
6270 </TD>
6271 </TR>
6272 </TABLE>
6273 <P>
6274 <H2><a name="GEM0_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)GEM0_CLK_CTRL</a></H2>
6275 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6276 <TR valign="top">
6277 <TD width=15% BGCOLOR=#FFFF00>
6278 <B>Register Name</B>
6279 </TD>
6280 <TD width=15% BGCOLOR=#FFFF00>
6281 <B>Address</B>
6282 </TD>
6283 <TD width=10% BGCOLOR=#FFFF00>
6284 <B>Width</B>
6285 </TD>
6286 <TD width=10% BGCOLOR=#FFFF00>
6287 <B>Type</B>
6288 </TD>
6289 <TD width=15% BGCOLOR=#FFFF00>
6290 <B>Reset Value</B>
6291 </TD>
6292 <TD width=35% BGCOLOR=#FFFF00>
6293 <B>Description</B>
6294 </TD>
6295 </TR>
6296 <TR valign="top">
6297 <TD width=15% BGCOLOR=#FBF5EF>
6298 <B>GEM0_CLK_CTRL</B>
6299 </TD>
6300 <TD width=15% BGCOLOR=#FBF5EF>
6301 <B>0XF8000140</B>
6302 </TD>
6303 <TD width=10% BGCOLOR=#FBF5EF>
6304 <B>32</B>
6305 </TD>
6306 <TD width=10% BGCOLOR=#FBF5EF>
6307 <B>rw</B>
6308 </TD>
6309 <TD width=15% BGCOLOR=#FBF5EF>
6310 <B>0x00000000</B>
6311 </TD>
6312 <TD width=35% BGCOLOR=#FBF5EF>
6313 <B>--</B>
6314 </TD>
6315 </TR>
6316 </TABLE>
6317 <P>
6318 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6319 <TR valign="top">
6320 <TD width=15% BGCOLOR=#C0FFC0>
6321 <B>Field Name</B>
6322 </TD>
6323 <TD width=15% BGCOLOR=#C0FFC0>
6324 <B>Bits</B>
6325 </TD>
6326 <TD width=10% BGCOLOR=#C0FFC0>
6327 <B>Mask</B>
6328 </TD>
6329 <TD width=10% BGCOLOR=#C0FFC0>
6330 <B>Value</B>
6331 </TD>
6332 <TD width=15% BGCOLOR=#C0FFC0>
6333 <B>Shifted Value</B>
6334 </TD>
6335 <TD width=35% BGCOLOR=#C0FFC0>
6336 <B>Description</B>
6337 </TD>
6338 </TR>
6339 <TR valign="top">
6340 <TD width=15% BGCOLOR=#FBF5EF>
6341 <B>CLKACT</B>
6342 </TD>
6343 <TD width=15% BGCOLOR=#FBF5EF>
6344 <B>0:0</B>
6345 </TD>
6346 <TD width=10% BGCOLOR=#FBF5EF>
6347 <B>1</B>
6348 </TD>
6349 <TD width=10% BGCOLOR=#FBF5EF>
6350 <B>1</B>
6351 </TD>
6352 <TD width=15% BGCOLOR=#FBF5EF>
6353 <B>1</B>
6354 </TD>
6355 <TD width=35% BGCOLOR=#FBF5EF>
6356 <B>Ethernet Controller 0 Reference Clock control 0: disable, 1: enable</B>
6357 </TD>
6358 </TR>
6359 <TR valign="top">
6360 <TD width=15% BGCOLOR=#FBF5EF>
6361 <B>SRCSEL</B>
6362 </TD>
6363 <TD width=15% BGCOLOR=#FBF5EF>
6364 <B>6:4</B>
6365 </TD>
6366 <TD width=10% BGCOLOR=#FBF5EF>
6367 <B>70</B>
6368 </TD>
6369 <TD width=10% BGCOLOR=#FBF5EF>
6370 <B>0</B>
6371 </TD>
6372 <TD width=15% BGCOLOR=#FBF5EF>
6373 <B>0</B>
6374 </TD>
6375 <TD width=35% BGCOLOR=#FBF5EF>
6376 <B>Selects the source to generate the reference clock 00x: IO PLL. 010: ARM PLL. 011: DDR PLL 1xx: Ethernet controller 0 EMIO clock</B>
6377 </TD>
6378 </TR>
6379 <TR valign="top">
6380 <TD width=15% BGCOLOR=#FBF5EF>
6381 <B>DIVISOR</B>
6382 </TD>
6383 <TD width=15% BGCOLOR=#FBF5EF>
6384 <B>13:8</B>
6385 </TD>
6386 <TD width=10% BGCOLOR=#FBF5EF>
6387 <B>3f00</B>
6388 </TD>
6389 <TD width=10% BGCOLOR=#FBF5EF>
6390 <B>8</B>
6391 </TD>
6392 <TD width=15% BGCOLOR=#FBF5EF>
6393 <B>800</B>
6394 </TD>
6395 <TD width=35% BGCOLOR=#FBF5EF>
6396 <B>First divisor for Ethernet controller 0 source clock.</B>
6397 </TD>
6398 </TR>
6399 <TR valign="top">
6400 <TD width=15% BGCOLOR=#FBF5EF>
6401 <B>DIVISOR1</B>
6402 </TD>
6403 <TD width=15% BGCOLOR=#FBF5EF>
6404 <B>25:20</B>
6405 </TD>
6406 <TD width=10% BGCOLOR=#FBF5EF>
6407 <B>3f00000</B>
6408 </TD>
6409 <TD width=10% BGCOLOR=#FBF5EF>
6410 <B>5</B>
6411 </TD>
6412 <TD width=15% BGCOLOR=#FBF5EF>
6413 <B>500000</B>
6414 </TD>
6415 <TD width=35% BGCOLOR=#FBF5EF>
6416 <B>Second divisor for Ethernet controller 0 source clock.</B>
6417 </TD>
6418 </TR>
6419 <TR valign="top">
6420 <TD width=15% BGCOLOR=#C0C0C0>
6421 <B>GEM0_CLK_CTRL@0XF8000140</B>
6422 </TD>
6423 <TD width=15% BGCOLOR=#C0C0C0>
6424 <B>31:0</B>
6425 </TD>
6426 <TD width=10% BGCOLOR=#C0C0C0>
6427 <B>3f03f71</B>
6428 </TD>
6429 <TD width=10% BGCOLOR=#C0C0C0>
6430 <B></B>
6431 </TD>
6432 <TD width=15% BGCOLOR=#C0C0C0>
6433 <B>500801</B>
6434 </TD>
6435 <TD width=35% BGCOLOR=#C0C0C0>
6436 <B>GigE 0 Ref Clock Control</B>
6437 </TD>
6438 </TR>
6439 </TABLE>
6440 <P>
6441 <H2><a name="LQSPI_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)LQSPI_CLK_CTRL</a></H2>
6442 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6443 <TR valign="top">
6444 <TD width=15% BGCOLOR=#FFFF00>
6445 <B>Register Name</B>
6446 </TD>
6447 <TD width=15% BGCOLOR=#FFFF00>
6448 <B>Address</B>
6449 </TD>
6450 <TD width=10% BGCOLOR=#FFFF00>
6451 <B>Width</B>
6452 </TD>
6453 <TD width=10% BGCOLOR=#FFFF00>
6454 <B>Type</B>
6455 </TD>
6456 <TD width=15% BGCOLOR=#FFFF00>
6457 <B>Reset Value</B>
6458 </TD>
6459 <TD width=35% BGCOLOR=#FFFF00>
6460 <B>Description</B>
6461 </TD>
6462 </TR>
6463 <TR valign="top">
6464 <TD width=15% BGCOLOR=#FBF5EF>
6465 <B>LQSPI_CLK_CTRL</B>
6466 </TD>
6467 <TD width=15% BGCOLOR=#FBF5EF>
6468 <B>0XF800014C</B>
6469 </TD>
6470 <TD width=10% BGCOLOR=#FBF5EF>
6471 <B>32</B>
6472 </TD>
6473 <TD width=10% BGCOLOR=#FBF5EF>
6474 <B>rw</B>
6475 </TD>
6476 <TD width=15% BGCOLOR=#FBF5EF>
6477 <B>0x00000000</B>
6478 </TD>
6479 <TD width=35% BGCOLOR=#FBF5EF>
6480 <B>--</B>
6481 </TD>
6482 </TR>
6483 </TABLE>
6484 <P>
6485 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6486 <TR valign="top">
6487 <TD width=15% BGCOLOR=#C0FFC0>
6488 <B>Field Name</B>
6489 </TD>
6490 <TD width=15% BGCOLOR=#C0FFC0>
6491 <B>Bits</B>
6492 </TD>
6493 <TD width=10% BGCOLOR=#C0FFC0>
6494 <B>Mask</B>
6495 </TD>
6496 <TD width=10% BGCOLOR=#C0FFC0>
6497 <B>Value</B>
6498 </TD>
6499 <TD width=15% BGCOLOR=#C0FFC0>
6500 <B>Shifted Value</B>
6501 </TD>
6502 <TD width=35% BGCOLOR=#C0FFC0>
6503 <B>Description</B>
6504 </TD>
6505 </TR>
6506 <TR valign="top">
6507 <TD width=15% BGCOLOR=#FBF5EF>
6508 <B>CLKACT</B>
6509 </TD>
6510 <TD width=15% BGCOLOR=#FBF5EF>
6511 <B>0:0</B>
6512 </TD>
6513 <TD width=10% BGCOLOR=#FBF5EF>
6514 <B>1</B>
6515 </TD>
6516 <TD width=10% BGCOLOR=#FBF5EF>
6517 <B>1</B>
6518 </TD>
6519 <TD width=15% BGCOLOR=#FBF5EF>
6520 <B>1</B>
6521 </TD>
6522 <TD width=35% BGCOLOR=#FBF5EF>
6523 <B>Quad SPI Controller Reference Clock control 0: disable, 1: enable</B>
6524 </TD>
6525 </TR>
6526 <TR valign="top">
6527 <TD width=15% BGCOLOR=#FBF5EF>
6528 <B>SRCSEL</B>
6529 </TD>
6530 <TD width=15% BGCOLOR=#FBF5EF>
6531 <B>5:4</B>
6532 </TD>
6533 <TD width=10% BGCOLOR=#FBF5EF>
6534 <B>30</B>
6535 </TD>
6536 <TD width=10% BGCOLOR=#FBF5EF>
6537 <B>0</B>
6538 </TD>
6539 <TD width=15% BGCOLOR=#FBF5EF>
6540 <B>0</B>
6541 </TD>
6542 <TD width=35% BGCOLOR=#FBF5EF>
6543 <B>Select clock source generate Quad SPI clock: 0x: IO PLL, 10: ARM PLL, 11: DDR PLL</B>
6544 </TD>
6545 </TR>
6546 <TR valign="top">
6547 <TD width=15% BGCOLOR=#FBF5EF>
6548 <B>DIVISOR</B>
6549 </TD>
6550 <TD width=15% BGCOLOR=#FBF5EF>
6551 <B>13:8</B>
6552 </TD>
6553 <TD width=10% BGCOLOR=#FBF5EF>
6554 <B>3f00</B>
6555 </TD>
6556 <TD width=10% BGCOLOR=#FBF5EF>
6557 <B>5</B>
6558 </TD>
6559 <TD width=15% BGCOLOR=#FBF5EF>
6560 <B>500</B>
6561 </TD>
6562 <TD width=35% BGCOLOR=#FBF5EF>
6563 <B>Divisor for Quad SPI Controller source clock.</B>
6564 </TD>
6565 </TR>
6566 <TR valign="top">
6567 <TD width=15% BGCOLOR=#C0C0C0>
6568 <B>LQSPI_CLK_CTRL@0XF800014C</B>
6569 </TD>
6570 <TD width=15% BGCOLOR=#C0C0C0>
6571 <B>31:0</B>
6572 </TD>
6573 <TD width=10% BGCOLOR=#C0C0C0>
6574 <B>3f31</B>
6575 </TD>
6576 <TD width=10% BGCOLOR=#C0C0C0>
6577 <B></B>
6578 </TD>
6579 <TD width=15% BGCOLOR=#C0C0C0>
6580 <B>501</B>
6581 </TD>
6582 <TD width=35% BGCOLOR=#C0C0C0>
6583 <B>Quad SPI Ref Clock Control</B>
6584 </TD>
6585 </TR>
6586 </TABLE>
6587 <P>
6588 <H2><a name="SDIO_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)SDIO_CLK_CTRL</a></H2>
6589 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6590 <TR valign="top">
6591 <TD width=15% BGCOLOR=#FFFF00>
6592 <B>Register Name</B>
6593 </TD>
6594 <TD width=15% BGCOLOR=#FFFF00>
6595 <B>Address</B>
6596 </TD>
6597 <TD width=10% BGCOLOR=#FFFF00>
6598 <B>Width</B>
6599 </TD>
6600 <TD width=10% BGCOLOR=#FFFF00>
6601 <B>Type</B>
6602 </TD>
6603 <TD width=15% BGCOLOR=#FFFF00>
6604 <B>Reset Value</B>
6605 </TD>
6606 <TD width=35% BGCOLOR=#FFFF00>
6607 <B>Description</B>
6608 </TD>
6609 </TR>
6610 <TR valign="top">
6611 <TD width=15% BGCOLOR=#FBF5EF>
6612 <B>SDIO_CLK_CTRL</B>
6613 </TD>
6614 <TD width=15% BGCOLOR=#FBF5EF>
6615 <B>0XF8000150</B>
6616 </TD>
6617 <TD width=10% BGCOLOR=#FBF5EF>
6618 <B>32</B>
6619 </TD>
6620 <TD width=10% BGCOLOR=#FBF5EF>
6621 <B>rw</B>
6622 </TD>
6623 <TD width=15% BGCOLOR=#FBF5EF>
6624 <B>0x00000000</B>
6625 </TD>
6626 <TD width=35% BGCOLOR=#FBF5EF>
6627 <B>--</B>
6628 </TD>
6629 </TR>
6630 </TABLE>
6631 <P>
6632 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6633 <TR valign="top">
6634 <TD width=15% BGCOLOR=#C0FFC0>
6635 <B>Field Name</B>
6636 </TD>
6637 <TD width=15% BGCOLOR=#C0FFC0>
6638 <B>Bits</B>
6639 </TD>
6640 <TD width=10% BGCOLOR=#C0FFC0>
6641 <B>Mask</B>
6642 </TD>
6643 <TD width=10% BGCOLOR=#C0FFC0>
6644 <B>Value</B>
6645 </TD>
6646 <TD width=15% BGCOLOR=#C0FFC0>
6647 <B>Shifted Value</B>
6648 </TD>
6649 <TD width=35% BGCOLOR=#C0FFC0>
6650 <B>Description</B>
6651 </TD>
6652 </TR>
6653 <TR valign="top">
6654 <TD width=15% BGCOLOR=#FBF5EF>
6655 <B>CLKACT0</B>
6656 </TD>
6657 <TD width=15% BGCOLOR=#FBF5EF>
6658 <B>0:0</B>
6659 </TD>
6660 <TD width=10% BGCOLOR=#FBF5EF>
6661 <B>1</B>
6662 </TD>
6663 <TD width=10% BGCOLOR=#FBF5EF>
6664 <B>1</B>
6665 </TD>
6666 <TD width=15% BGCOLOR=#FBF5EF>
6667 <B>1</B>
6668 </TD>
6669 <TD width=35% BGCOLOR=#FBF5EF>
6670 <B>SDIO Controller 0 Clock control. 0: disable, 1: enable</B>
6671 </TD>
6672 </TR>
6673 <TR valign="top">
6674 <TD width=15% BGCOLOR=#FBF5EF>
6675 <B>CLKACT1</B>
6676 </TD>
6677 <TD width=15% BGCOLOR=#FBF5EF>
6678 <B>1:1</B>
6679 </TD>
6680 <TD width=10% BGCOLOR=#FBF5EF>
6681 <B>2</B>
6682 </TD>
6683 <TD width=10% BGCOLOR=#FBF5EF>
6684 <B>0</B>
6685 </TD>
6686 <TD width=15% BGCOLOR=#FBF5EF>
6687 <B>0</B>
6688 </TD>
6689 <TD width=35% BGCOLOR=#FBF5EF>
6690 <B>SDIO Controller 1 Clock control. 0: disable, 1: enable</B>
6691 </TD>
6692 </TR>
6693 <TR valign="top">
6694 <TD width=15% BGCOLOR=#FBF5EF>
6695 <B>SRCSEL</B>
6696 </TD>
6697 <TD width=15% BGCOLOR=#FBF5EF>
6698 <B>5:4</B>
6699 </TD>
6700 <TD width=10% BGCOLOR=#FBF5EF>
6701 <B>30</B>
6702 </TD>
6703 <TD width=10% BGCOLOR=#FBF5EF>
6704 <B>0</B>
6705 </TD>
6706 <TD width=15% BGCOLOR=#FBF5EF>
6707 <B>0</B>
6708 </TD>
6709 <TD width=35% BGCOLOR=#FBF5EF>
6710 <B>Select the source used to generate the clock. 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
6711 </TD>
6712 </TR>
6713 <TR valign="top">
6714 <TD width=15% BGCOLOR=#FBF5EF>
6715 <B>DIVISOR</B>
6716 </TD>
6717 <TD width=15% BGCOLOR=#FBF5EF>
6718 <B>13:8</B>
6719 </TD>
6720 <TD width=10% BGCOLOR=#FBF5EF>
6721 <B>3f00</B>
6722 </TD>
6723 <TD width=10% BGCOLOR=#FBF5EF>
6724 <B>14</B>
6725 </TD>
6726 <TD width=15% BGCOLOR=#FBF5EF>
6727 <B>1400</B>
6728 </TD>
6729 <TD width=35% BGCOLOR=#FBF5EF>
6730 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
6731 </TD>
6732 </TR>
6733 <TR valign="top">
6734 <TD width=15% BGCOLOR=#C0C0C0>
6735 <B>SDIO_CLK_CTRL@0XF8000150</B>
6736 </TD>
6737 <TD width=15% BGCOLOR=#C0C0C0>
6738 <B>31:0</B>
6739 </TD>
6740 <TD width=10% BGCOLOR=#C0C0C0>
6741 <B>3f33</B>
6742 </TD>
6743 <TD width=10% BGCOLOR=#C0C0C0>
6744 <B></B>
6745 </TD>
6746 <TD width=15% BGCOLOR=#C0C0C0>
6747 <B>1401</B>
6748 </TD>
6749 <TD width=35% BGCOLOR=#C0C0C0>
6750 <B>SDIO Ref Clock Control</B>
6751 </TD>
6752 </TR>
6753 </TABLE>
6754 <P>
6755 <H2><a name="UART_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)UART_CLK_CTRL</a></H2>
6756 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6757 <TR valign="top">
6758 <TD width=15% BGCOLOR=#FFFF00>
6759 <B>Register Name</B>
6760 </TD>
6761 <TD width=15% BGCOLOR=#FFFF00>
6762 <B>Address</B>
6763 </TD>
6764 <TD width=10% BGCOLOR=#FFFF00>
6765 <B>Width</B>
6766 </TD>
6767 <TD width=10% BGCOLOR=#FFFF00>
6768 <B>Type</B>
6769 </TD>
6770 <TD width=15% BGCOLOR=#FFFF00>
6771 <B>Reset Value</B>
6772 </TD>
6773 <TD width=35% BGCOLOR=#FFFF00>
6774 <B>Description</B>
6775 </TD>
6776 </TR>
6777 <TR valign="top">
6778 <TD width=15% BGCOLOR=#FBF5EF>
6779 <B>UART_CLK_CTRL</B>
6780 </TD>
6781 <TD width=15% BGCOLOR=#FBF5EF>
6782 <B>0XF8000154</B>
6783 </TD>
6784 <TD width=10% BGCOLOR=#FBF5EF>
6785 <B>32</B>
6786 </TD>
6787 <TD width=10% BGCOLOR=#FBF5EF>
6788 <B>rw</B>
6789 </TD>
6790 <TD width=15% BGCOLOR=#FBF5EF>
6791 <B>0x00000000</B>
6792 </TD>
6793 <TD width=35% BGCOLOR=#FBF5EF>
6794 <B>--</B>
6795 </TD>
6796 </TR>
6797 </TABLE>
6798 <P>
6799 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6800 <TR valign="top">
6801 <TD width=15% BGCOLOR=#C0FFC0>
6802 <B>Field Name</B>
6803 </TD>
6804 <TD width=15% BGCOLOR=#C0FFC0>
6805 <B>Bits</B>
6806 </TD>
6807 <TD width=10% BGCOLOR=#C0FFC0>
6808 <B>Mask</B>
6809 </TD>
6810 <TD width=10% BGCOLOR=#C0FFC0>
6811 <B>Value</B>
6812 </TD>
6813 <TD width=15% BGCOLOR=#C0FFC0>
6814 <B>Shifted Value</B>
6815 </TD>
6816 <TD width=35% BGCOLOR=#C0FFC0>
6817 <B>Description</B>
6818 </TD>
6819 </TR>
6820 <TR valign="top">
6821 <TD width=15% BGCOLOR=#FBF5EF>
6822 <B>CLKACT0</B>
6823 </TD>
6824 <TD width=15% BGCOLOR=#FBF5EF>
6825 <B>0:0</B>
6826 </TD>
6827 <TD width=10% BGCOLOR=#FBF5EF>
6828 <B>1</B>
6829 </TD>
6830 <TD width=10% BGCOLOR=#FBF5EF>
6831 <B>0</B>
6832 </TD>
6833 <TD width=15% BGCOLOR=#FBF5EF>
6834 <B>0</B>
6835 </TD>
6836 <TD width=35% BGCOLOR=#FBF5EF>
6837 <B>UART 0 Reference clock control. 0: disable, 1: enable</B>
6838 </TD>
6839 </TR>
6840 <TR valign="top">
6841 <TD width=15% BGCOLOR=#FBF5EF>
6842 <B>CLKACT1</B>
6843 </TD>
6844 <TD width=15% BGCOLOR=#FBF5EF>
6845 <B>1:1</B>
6846 </TD>
6847 <TD width=10% BGCOLOR=#FBF5EF>
6848 <B>2</B>
6849 </TD>
6850 <TD width=10% BGCOLOR=#FBF5EF>
6851 <B>1</B>
6852 </TD>
6853 <TD width=15% BGCOLOR=#FBF5EF>
6854 <B>2</B>
6855 </TD>
6856 <TD width=35% BGCOLOR=#FBF5EF>
6857 <B>UART 1 reference clock active: 0: Clock is disabled 1: Clock is enabled</B>
6858 </TD>
6859 </TR>
6860 <TR valign="top">
6861 <TD width=15% BGCOLOR=#FBF5EF>
6862 <B>SRCSEL</B>
6863 </TD>
6864 <TD width=15% BGCOLOR=#FBF5EF>
6865 <B>5:4</B>
6866 </TD>
6867 <TD width=10% BGCOLOR=#FBF5EF>
6868 <B>30</B>
6869 </TD>
6870 <TD width=10% BGCOLOR=#FBF5EF>
6871 <B>0</B>
6872 </TD>
6873 <TD width=15% BGCOLOR=#FBF5EF>
6874 <B>0</B>
6875 </TD>
6876 <TD width=35% BGCOLOR=#FBF5EF>
6877 <B>Selects the PLL source to generate the clock. 0x: IO PLL 10: ARM PLL 11: DDR PLL</B>
6878 </TD>
6879 </TR>
6880 <TR valign="top">
6881 <TD width=15% BGCOLOR=#FBF5EF>
6882 <B>DIVISOR</B>
6883 </TD>
6884 <TD width=15% BGCOLOR=#FBF5EF>
6885 <B>13:8</B>
6886 </TD>
6887 <TD width=10% BGCOLOR=#FBF5EF>
6888 <B>3f00</B>
6889 </TD>
6890 <TD width=10% BGCOLOR=#FBF5EF>
6891 <B>14</B>
6892 </TD>
6893 <TD width=15% BGCOLOR=#FBF5EF>
6894 <B>1400</B>
6895 </TD>
6896 <TD width=35% BGCOLOR=#FBF5EF>
6897 <B>Divisor for UART Controller source clock.</B>
6898 </TD>
6899 </TR>
6900 <TR valign="top">
6901 <TD width=15% BGCOLOR=#C0C0C0>
6902 <B>UART_CLK_CTRL@0XF8000154</B>
6903 </TD>
6904 <TD width=15% BGCOLOR=#C0C0C0>
6905 <B>31:0</B>
6906 </TD>
6907 <TD width=10% BGCOLOR=#C0C0C0>
6908 <B>3f33</B>
6909 </TD>
6910 <TD width=10% BGCOLOR=#C0C0C0>
6911 <B></B>
6912 </TD>
6913 <TD width=15% BGCOLOR=#C0C0C0>
6914 <B>1402</B>
6915 </TD>
6916 <TD width=35% BGCOLOR=#C0C0C0>
6917 <B>UART Ref Clock Control</B>
6918 </TD>
6919 </TR>
6920 </TABLE>
6921 <P>
6922 <H2><a name="CAN_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)CAN_CLK_CTRL</a></H2>
6923 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6924 <TR valign="top">
6925 <TD width=15% BGCOLOR=#FFFF00>
6926 <B>Register Name</B>
6927 </TD>
6928 <TD width=15% BGCOLOR=#FFFF00>
6929 <B>Address</B>
6930 </TD>
6931 <TD width=10% BGCOLOR=#FFFF00>
6932 <B>Width</B>
6933 </TD>
6934 <TD width=10% BGCOLOR=#FFFF00>
6935 <B>Type</B>
6936 </TD>
6937 <TD width=15% BGCOLOR=#FFFF00>
6938 <B>Reset Value</B>
6939 </TD>
6940 <TD width=35% BGCOLOR=#FFFF00>
6941 <B>Description</B>
6942 </TD>
6943 </TR>
6944 <TR valign="top">
6945 <TD width=15% BGCOLOR=#FBF5EF>
6946 <B>CAN_CLK_CTRL</B>
6947 </TD>
6948 <TD width=15% BGCOLOR=#FBF5EF>
6949 <B>0XF800015C</B>
6950 </TD>
6951 <TD width=10% BGCOLOR=#FBF5EF>
6952 <B>32</B>
6953 </TD>
6954 <TD width=10% BGCOLOR=#FBF5EF>
6955 <B>rw</B>
6956 </TD>
6957 <TD width=15% BGCOLOR=#FBF5EF>
6958 <B>0x00000000</B>
6959 </TD>
6960 <TD width=35% BGCOLOR=#FBF5EF>
6961 <B>--</B>
6962 </TD>
6963 </TR>
6964 </TABLE>
6965 <P>
6966 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
6967 <TR valign="top">
6968 <TD width=15% BGCOLOR=#C0FFC0>
6969 <B>Field Name</B>
6970 </TD>
6971 <TD width=15% BGCOLOR=#C0FFC0>
6972 <B>Bits</B>
6973 </TD>
6974 <TD width=10% BGCOLOR=#C0FFC0>
6975 <B>Mask</B>
6976 </TD>
6977 <TD width=10% BGCOLOR=#C0FFC0>
6978 <B>Value</B>
6979 </TD>
6980 <TD width=15% BGCOLOR=#C0FFC0>
6981 <B>Shifted Value</B>
6982 </TD>
6983 <TD width=35% BGCOLOR=#C0FFC0>
6984 <B>Description</B>
6985 </TD>
6986 </TR>
6987 <TR valign="top">
6988 <TD width=15% BGCOLOR=#FBF5EF>
6989 <B>CLKACT0</B>
6990 </TD>
6991 <TD width=15% BGCOLOR=#FBF5EF>
6992 <B>0:0</B>
6993 </TD>
6994 <TD width=10% BGCOLOR=#FBF5EF>
6995 <B>1</B>
6996 </TD>
6997 <TD width=10% BGCOLOR=#FBF5EF>
6998 <B>1</B>
6999 </TD>
7000 <TD width=15% BGCOLOR=#FBF5EF>
7001 <B>1</B>
7002 </TD>
7003 <TD width=35% BGCOLOR=#FBF5EF>
7004 <B>CAN 0 Reference Clock active: 0: Clock is disabled 1: Clock is enabled</B>
7005 </TD>
7006 </TR>
7007 <TR valign="top">
7008 <TD width=15% BGCOLOR=#FBF5EF>
7009 <B>CLKACT1</B>
7010 </TD>
7011 <TD width=15% BGCOLOR=#FBF5EF>
7012 <B>1:1</B>
7013 </TD>
7014 <TD width=10% BGCOLOR=#FBF5EF>
7015 <B>2</B>
7016 </TD>
7017 <TD width=10% BGCOLOR=#FBF5EF>
7018 <B>0</B>
7019 </TD>
7020 <TD width=15% BGCOLOR=#FBF5EF>
7021 <B>0</B>
7022 </TD>
7023 <TD width=35% BGCOLOR=#FBF5EF>
7024 <B>CAN 1 Reference Clock active: 0: Clock is disabled 1: Clock is enabled</B>
7025 </TD>
7026 </TR>
7027 <TR valign="top">
7028 <TD width=15% BGCOLOR=#FBF5EF>
7029 <B>SRCSEL</B>
7030 </TD>
7031 <TD width=15% BGCOLOR=#FBF5EF>
7032 <B>5:4</B>
7033 </TD>
7034 <TD width=10% BGCOLOR=#FBF5EF>
7035 <B>30</B>
7036 </TD>
7037 <TD width=10% BGCOLOR=#FBF5EF>
7038 <B>0</B>
7039 </TD>
7040 <TD width=15% BGCOLOR=#FBF5EF>
7041 <B>0</B>
7042 </TD>
7043 <TD width=35% BGCOLOR=#FBF5EF>
7044 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
7045 </TD>
7046 </TR>
7047 <TR valign="top">
7048 <TD width=15% BGCOLOR=#FBF5EF>
7049 <B>DIVISOR0</B>
7050 </TD>
7051 <TD width=15% BGCOLOR=#FBF5EF>
7052 <B>13:8</B>
7053 </TD>
7054 <TD width=10% BGCOLOR=#FBF5EF>
7055 <B>3f00</B>
7056 </TD>
7057 <TD width=10% BGCOLOR=#FBF5EF>
7058 <B>e</B>
7059 </TD>
7060 <TD width=15% BGCOLOR=#FBF5EF>
7061 <B>e00</B>
7062 </TD>
7063 <TD width=35% BGCOLOR=#FBF5EF>
7064 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider</B>
7065 </TD>
7066 </TR>
7067 <TR valign="top">
7068 <TD width=15% BGCOLOR=#FBF5EF>
7069 <B>DIVISOR1</B>
7070 </TD>
7071 <TD width=15% BGCOLOR=#FBF5EF>
7072 <B>25:20</B>
7073 </TD>
7074 <TD width=10% BGCOLOR=#FBF5EF>
7075 <B>3f00000</B>
7076 </TD>
7077 <TD width=10% BGCOLOR=#FBF5EF>
7078 <B>3</B>
7079 </TD>
7080 <TD width=15% BGCOLOR=#FBF5EF>
7081 <B>300000</B>
7082 </TD>
7083 <TD width=35% BGCOLOR=#FBF5EF>
7084 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider.</B>
7085 </TD>
7086 </TR>
7087 <TR valign="top">
7088 <TD width=15% BGCOLOR=#C0C0C0>
7089 <B>CAN_CLK_CTRL@0XF800015C</B>
7090 </TD>
7091 <TD width=15% BGCOLOR=#C0C0C0>
7092 <B>31:0</B>
7093 </TD>
7094 <TD width=10% BGCOLOR=#C0C0C0>
7095 <B>3f03f33</B>
7096 </TD>
7097 <TD width=10% BGCOLOR=#C0C0C0>
7098 <B></B>
7099 </TD>
7100 <TD width=15% BGCOLOR=#C0C0C0>
7101 <B>300e01</B>
7102 </TD>
7103 <TD width=35% BGCOLOR=#C0C0C0>
7104 <B>CAN Ref Clock Control</B>
7105 </TD>
7106 </TR>
7107 </TABLE>
7108 <P>
7109 <H2><a name="CAN_MIOCLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)CAN_MIOCLK_CTRL</a></H2>
7110 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7111 <TR valign="top">
7112 <TD width=15% BGCOLOR=#FFFF00>
7113 <B>Register Name</B>
7114 </TD>
7115 <TD width=15% BGCOLOR=#FFFF00>
7116 <B>Address</B>
7117 </TD>
7118 <TD width=10% BGCOLOR=#FFFF00>
7119 <B>Width</B>
7120 </TD>
7121 <TD width=10% BGCOLOR=#FFFF00>
7122 <B>Type</B>
7123 </TD>
7124 <TD width=15% BGCOLOR=#FFFF00>
7125 <B>Reset Value</B>
7126 </TD>
7127 <TD width=35% BGCOLOR=#FFFF00>
7128 <B>Description</B>
7129 </TD>
7130 </TR>
7131 <TR valign="top">
7132 <TD width=15% BGCOLOR=#FBF5EF>
7133 <B>CAN_MIOCLK_CTRL</B>
7134 </TD>
7135 <TD width=15% BGCOLOR=#FBF5EF>
7136 <B>0XF8000160</B>
7137 </TD>
7138 <TD width=10% BGCOLOR=#FBF5EF>
7139 <B>32</B>
7140 </TD>
7141 <TD width=10% BGCOLOR=#FBF5EF>
7142 <B>rw</B>
7143 </TD>
7144 <TD width=15% BGCOLOR=#FBF5EF>
7145 <B>0x00000000</B>
7146 </TD>
7147 <TD width=35% BGCOLOR=#FBF5EF>
7148 <B>--</B>
7149 </TD>
7150 </TR>
7151 </TABLE>
7152 <P>
7153 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7154 <TR valign="top">
7155 <TD width=15% BGCOLOR=#C0FFC0>
7156 <B>Field Name</B>
7157 </TD>
7158 <TD width=15% BGCOLOR=#C0FFC0>
7159 <B>Bits</B>
7160 </TD>
7161 <TD width=10% BGCOLOR=#C0FFC0>
7162 <B>Mask</B>
7163 </TD>
7164 <TD width=10% BGCOLOR=#C0FFC0>
7165 <B>Value</B>
7166 </TD>
7167 <TD width=15% BGCOLOR=#C0FFC0>
7168 <B>Shifted Value</B>
7169 </TD>
7170 <TD width=35% BGCOLOR=#C0FFC0>
7171 <B>Description</B>
7172 </TD>
7173 </TR>
7174 <TR valign="top">
7175 <TD width=15% BGCOLOR=#FBF5EF>
7176 <B>CAN0_MUX</B>
7177 </TD>
7178 <TD width=15% BGCOLOR=#FBF5EF>
7179 <B>5:0</B>
7180 </TD>
7181 <TD width=10% BGCOLOR=#FBF5EF>
7182 <B>3f</B>
7183 </TD>
7184 <TD width=10% BGCOLOR=#FBF5EF>
7185 <B>0</B>
7186 </TD>
7187 <TD width=15% BGCOLOR=#FBF5EF>
7188 <B>0</B>
7189 </TD>
7190 <TD width=35% BGCOLOR=#FBF5EF>
7191 <B>CAN 0 mux selection for MIO. Setting this to zero will select MIO[0] as the clock source. Only values 0-53 are valid.</B>
7192 </TD>
7193 </TR>
7194 <TR valign="top">
7195 <TD width=15% BGCOLOR=#FBF5EF>
7196 <B>CAN0_REF_SEL</B>
7197 </TD>
7198 <TD width=15% BGCOLOR=#FBF5EF>
7199 <B>6:6</B>
7200 </TD>
7201 <TD width=10% BGCOLOR=#FBF5EF>
7202 <B>40</B>
7203 </TD>
7204 <TD width=10% BGCOLOR=#FBF5EF>
7205 <B>0</B>
7206 </TD>
7207 <TD width=15% BGCOLOR=#FBF5EF>
7208 <B>0</B>
7209 </TD>
7210 <TD width=35% BGCOLOR=#FBF5EF>
7211 <B>CAN 0 Reference Clock selection: 0: From internal PLL 1: From MIO based on the next field</B>
7212 </TD>
7213 </TR>
7214 <TR valign="top">
7215 <TD width=15% BGCOLOR=#FBF5EF>
7216 <B>CAN1_MUX</B>
7217 </TD>
7218 <TD width=15% BGCOLOR=#FBF5EF>
7219 <B>21:16</B>
7220 </TD>
7221 <TD width=10% BGCOLOR=#FBF5EF>
7222 <B>3f0000</B>
7223 </TD>
7224 <TD width=10% BGCOLOR=#FBF5EF>
7225 <B>0</B>
7226 </TD>
7227 <TD width=15% BGCOLOR=#FBF5EF>
7228 <B>0</B>
7229 </TD>
7230 <TD width=35% BGCOLOR=#FBF5EF>
7231 <B>CAN 1 mux selection for MIO. Setting this to zero will select MIO[0] as the clock source. Only values 0-53 are valid.</B>
7232 </TD>
7233 </TR>
7234 <TR valign="top">
7235 <TD width=15% BGCOLOR=#FBF5EF>
7236 <B>CAN1_REF_SEL</B>
7237 </TD>
7238 <TD width=15% BGCOLOR=#FBF5EF>
7239 <B>22:22</B>
7240 </TD>
7241 <TD width=10% BGCOLOR=#FBF5EF>
7242 <B>400000</B>
7243 </TD>
7244 <TD width=10% BGCOLOR=#FBF5EF>
7245 <B>0</B>
7246 </TD>
7247 <TD width=15% BGCOLOR=#FBF5EF>
7248 <B>0</B>
7249 </TD>
7250 <TD width=35% BGCOLOR=#FBF5EF>
7251 <B>CAN 1 Reference Clock selection: 0: From internal PLL. 1: From MIO based on the next field</B>
7252 </TD>
7253 </TR>
7254 <TR valign="top">
7255 <TD width=15% BGCOLOR=#C0C0C0>
7256 <B>CAN_MIOCLK_CTRL@0XF8000160</B>
7257 </TD>
7258 <TD width=15% BGCOLOR=#C0C0C0>
7259 <B>31:0</B>
7260 </TD>
7261 <TD width=10% BGCOLOR=#C0C0C0>
7262 <B>7f007f</B>
7263 </TD>
7264 <TD width=10% BGCOLOR=#C0C0C0>
7265 <B></B>
7266 </TD>
7267 <TD width=15% BGCOLOR=#C0C0C0>
7268 <B>0</B>
7269 </TD>
7270 <TD width=35% BGCOLOR=#C0C0C0>
7271 <B>CAN MIO Clock Control</B>
7272 </TD>
7273 </TR>
7274 </TABLE>
7275 <P>
7276 <H2><a name="PCAP_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)PCAP_CLK_CTRL</a></H2>
7277 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7278 <TR valign="top">
7279 <TD width=15% BGCOLOR=#FFFF00>
7280 <B>Register Name</B>
7281 </TD>
7282 <TD width=15% BGCOLOR=#FFFF00>
7283 <B>Address</B>
7284 </TD>
7285 <TD width=10% BGCOLOR=#FFFF00>
7286 <B>Width</B>
7287 </TD>
7288 <TD width=10% BGCOLOR=#FFFF00>
7289 <B>Type</B>
7290 </TD>
7291 <TD width=15% BGCOLOR=#FFFF00>
7292 <B>Reset Value</B>
7293 </TD>
7294 <TD width=35% BGCOLOR=#FFFF00>
7295 <B>Description</B>
7296 </TD>
7297 </TR>
7298 <TR valign="top">
7299 <TD width=15% BGCOLOR=#FBF5EF>
7300 <B>PCAP_CLK_CTRL</B>
7301 </TD>
7302 <TD width=15% BGCOLOR=#FBF5EF>
7303 <B>0XF8000168</B>
7304 </TD>
7305 <TD width=10% BGCOLOR=#FBF5EF>
7306 <B>32</B>
7307 </TD>
7308 <TD width=10% BGCOLOR=#FBF5EF>
7309 <B>rw</B>
7310 </TD>
7311 <TD width=15% BGCOLOR=#FBF5EF>
7312 <B>0x00000000</B>
7313 </TD>
7314 <TD width=35% BGCOLOR=#FBF5EF>
7315 <B>--</B>
7316 </TD>
7317 </TR>
7318 </TABLE>
7319 <P>
7320 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7321 <TR valign="top">
7322 <TD width=15% BGCOLOR=#C0FFC0>
7323 <B>Field Name</B>
7324 </TD>
7325 <TD width=15% BGCOLOR=#C0FFC0>
7326 <B>Bits</B>
7327 </TD>
7328 <TD width=10% BGCOLOR=#C0FFC0>
7329 <B>Mask</B>
7330 </TD>
7331 <TD width=10% BGCOLOR=#C0FFC0>
7332 <B>Value</B>
7333 </TD>
7334 <TD width=15% BGCOLOR=#C0FFC0>
7335 <B>Shifted Value</B>
7336 </TD>
7337 <TD width=35% BGCOLOR=#C0FFC0>
7338 <B>Description</B>
7339 </TD>
7340 </TR>
7341 <TR valign="top">
7342 <TD width=15% BGCOLOR=#FBF5EF>
7343 <B>CLKACT</B>
7344 </TD>
7345 <TD width=15% BGCOLOR=#FBF5EF>
7346 <B>0:0</B>
7347 </TD>
7348 <TD width=10% BGCOLOR=#FBF5EF>
7349 <B>1</B>
7350 </TD>
7351 <TD width=10% BGCOLOR=#FBF5EF>
7352 <B>1</B>
7353 </TD>
7354 <TD width=15% BGCOLOR=#FBF5EF>
7355 <B>1</B>
7356 </TD>
7357 <TD width=35% BGCOLOR=#FBF5EF>
7358 <B>Clock active: 0: Clock is disabled 1: Clock is enabled</B>
7359 </TD>
7360 </TR>
7361 <TR valign="top">
7362 <TD width=15% BGCOLOR=#FBF5EF>
7363 <B>SRCSEL</B>
7364 </TD>
7365 <TD width=15% BGCOLOR=#FBF5EF>
7366 <B>5:4</B>
7367 </TD>
7368 <TD width=10% BGCOLOR=#FBF5EF>
7369 <B>30</B>
7370 </TD>
7371 <TD width=10% BGCOLOR=#FBF5EF>
7372 <B>0</B>
7373 </TD>
7374 <TD width=15% BGCOLOR=#FBF5EF>
7375 <B>0</B>
7376 </TD>
7377 <TD width=35% BGCOLOR=#FBF5EF>
7378 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
7379 </TD>
7380 </TR>
7381 <TR valign="top">
7382 <TD width=15% BGCOLOR=#FBF5EF>
7383 <B>DIVISOR</B>
7384 </TD>
7385 <TD width=15% BGCOLOR=#FBF5EF>
7386 <B>13:8</B>
7387 </TD>
7388 <TD width=10% BGCOLOR=#FBF5EF>
7389 <B>3f00</B>
7390 </TD>
7391 <TD width=10% BGCOLOR=#FBF5EF>
7392 <B>5</B>
7393 </TD>
7394 <TD width=15% BGCOLOR=#FBF5EF>
7395 <B>500</B>
7396 </TD>
7397 <TD width=35% BGCOLOR=#FBF5EF>
7398 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
7399 </TD>
7400 </TR>
7401 <TR valign="top">
7402 <TD width=15% BGCOLOR=#C0C0C0>
7403 <B>PCAP_CLK_CTRL@0XF8000168</B>
7404 </TD>
7405 <TD width=15% BGCOLOR=#C0C0C0>
7406 <B>31:0</B>
7407 </TD>
7408 <TD width=10% BGCOLOR=#C0C0C0>
7409 <B>3f31</B>
7410 </TD>
7411 <TD width=10% BGCOLOR=#C0C0C0>
7412 <B></B>
7413 </TD>
7414 <TD width=15% BGCOLOR=#C0C0C0>
7415 <B>501</B>
7416 </TD>
7417 <TD width=35% BGCOLOR=#C0C0C0>
7418 <B>PCAP Clock Control</B>
7419 </TD>
7420 </TR>
7421 </TABLE>
7422 <P>
7423 <H2><a name="FPGA0_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA0_CLK_CTRL</a></H2>
7424 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7425 <TR valign="top">
7426 <TD width=15% BGCOLOR=#FFFF00>
7427 <B>Register Name</B>
7428 </TD>
7429 <TD width=15% BGCOLOR=#FFFF00>
7430 <B>Address</B>
7431 </TD>
7432 <TD width=10% BGCOLOR=#FFFF00>
7433 <B>Width</B>
7434 </TD>
7435 <TD width=10% BGCOLOR=#FFFF00>
7436 <B>Type</B>
7437 </TD>
7438 <TD width=15% BGCOLOR=#FFFF00>
7439 <B>Reset Value</B>
7440 </TD>
7441 <TD width=35% BGCOLOR=#FFFF00>
7442 <B>Description</B>
7443 </TD>
7444 </TR>
7445 <TR valign="top">
7446 <TD width=15% BGCOLOR=#FBF5EF>
7447 <B>FPGA0_CLK_CTRL</B>
7448 </TD>
7449 <TD width=15% BGCOLOR=#FBF5EF>
7450 <B>0XF8000170</B>
7451 </TD>
7452 <TD width=10% BGCOLOR=#FBF5EF>
7453 <B>32</B>
7454 </TD>
7455 <TD width=10% BGCOLOR=#FBF5EF>
7456 <B>rw</B>
7457 </TD>
7458 <TD width=15% BGCOLOR=#FBF5EF>
7459 <B>0x00000000</B>
7460 </TD>
7461 <TD width=35% BGCOLOR=#FBF5EF>
7462 <B>--</B>
7463 </TD>
7464 </TR>
7465 </TABLE>
7466 <P>
7467 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7468 <TR valign="top">
7469 <TD width=15% BGCOLOR=#C0FFC0>
7470 <B>Field Name</B>
7471 </TD>
7472 <TD width=15% BGCOLOR=#C0FFC0>
7473 <B>Bits</B>
7474 </TD>
7475 <TD width=10% BGCOLOR=#C0FFC0>
7476 <B>Mask</B>
7477 </TD>
7478 <TD width=10% BGCOLOR=#C0FFC0>
7479 <B>Value</B>
7480 </TD>
7481 <TD width=15% BGCOLOR=#C0FFC0>
7482 <B>Shifted Value</B>
7483 </TD>
7484 <TD width=35% BGCOLOR=#C0FFC0>
7485 <B>Description</B>
7486 </TD>
7487 </TR>
7488 <TR valign="top">
7489 <TD width=15% BGCOLOR=#FBF5EF>
7490 <B>SRCSEL</B>
7491 </TD>
7492 <TD width=15% BGCOLOR=#FBF5EF>
7493 <B>5:4</B>
7494 </TD>
7495 <TD width=10% BGCOLOR=#FBF5EF>
7496 <B>30</B>
7497 </TD>
7498 <TD width=10% BGCOLOR=#FBF5EF>
7499 <B>0</B>
7500 </TD>
7501 <TD width=15% BGCOLOR=#FBF5EF>
7502 <B>0</B>
7503 </TD>
7504 <TD width=35% BGCOLOR=#FBF5EF>
7505 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
7506 </TD>
7507 </TR>
7508 <TR valign="top">
7509 <TD width=15% BGCOLOR=#FBF5EF>
7510 <B>DIVISOR0</B>
7511 </TD>
7512 <TD width=15% BGCOLOR=#FBF5EF>
7513 <B>13:8</B>
7514 </TD>
7515 <TD width=10% BGCOLOR=#FBF5EF>
7516 <B>3f00</B>
7517 </TD>
7518 <TD width=10% BGCOLOR=#FBF5EF>
7519 <B>14</B>
7520 </TD>
7521 <TD width=15% BGCOLOR=#FBF5EF>
7522 <B>1400</B>
7523 </TD>
7524 <TD width=35% BGCOLOR=#FBF5EF>
7525 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider.</B>
7526 </TD>
7527 </TR>
7528 <TR valign="top">
7529 <TD width=15% BGCOLOR=#FBF5EF>
7530 <B>DIVISOR1</B>
7531 </TD>
7532 <TD width=15% BGCOLOR=#FBF5EF>
7533 <B>25:20</B>
7534 </TD>
7535 <TD width=10% BGCOLOR=#FBF5EF>
7536 <B>3f00000</B>
7537 </TD>
7538 <TD width=10% BGCOLOR=#FBF5EF>
7539 <B>1</B>
7540 </TD>
7541 <TD width=15% BGCOLOR=#FBF5EF>
7542 <B>100000</B>
7543 </TD>
7544 <TD width=35% BGCOLOR=#FBF5EF>
7545 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divide</B>
7546 </TD>
7547 </TR>
7548 <TR valign="top">
7549 <TD width=15% BGCOLOR=#C0C0C0>
7550 <B>FPGA0_CLK_CTRL@0XF8000170</B>
7551 </TD>
7552 <TD width=15% BGCOLOR=#C0C0C0>
7553 <B>31:0</B>
7554 </TD>
7555 <TD width=10% BGCOLOR=#C0C0C0>
7556 <B>3f03f30</B>
7557 </TD>
7558 <TD width=10% BGCOLOR=#C0C0C0>
7559 <B></B>
7560 </TD>
7561 <TD width=15% BGCOLOR=#C0C0C0>
7562 <B>101400</B>
7563 </TD>
7564 <TD width=35% BGCOLOR=#C0C0C0>
7565 <B>PL Clock 0 Output control</B>
7566 </TD>
7567 </TR>
7568 </TABLE>
7569 <P>
7570 <H2><a name="FPGA1_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA1_CLK_CTRL</a></H2>
7571 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7572 <TR valign="top">
7573 <TD width=15% BGCOLOR=#FFFF00>
7574 <B>Register Name</B>
7575 </TD>
7576 <TD width=15% BGCOLOR=#FFFF00>
7577 <B>Address</B>
7578 </TD>
7579 <TD width=10% BGCOLOR=#FFFF00>
7580 <B>Width</B>
7581 </TD>
7582 <TD width=10% BGCOLOR=#FFFF00>
7583 <B>Type</B>
7584 </TD>
7585 <TD width=15% BGCOLOR=#FFFF00>
7586 <B>Reset Value</B>
7587 </TD>
7588 <TD width=35% BGCOLOR=#FFFF00>
7589 <B>Description</B>
7590 </TD>
7591 </TR>
7592 <TR valign="top">
7593 <TD width=15% BGCOLOR=#FBF5EF>
7594 <B>FPGA1_CLK_CTRL</B>
7595 </TD>
7596 <TD width=15% BGCOLOR=#FBF5EF>
7597 <B>0XF8000180</B>
7598 </TD>
7599 <TD width=10% BGCOLOR=#FBF5EF>
7600 <B>32</B>
7601 </TD>
7602 <TD width=10% BGCOLOR=#FBF5EF>
7603 <B>rw</B>
7604 </TD>
7605 <TD width=15% BGCOLOR=#FBF5EF>
7606 <B>0x00000000</B>
7607 </TD>
7608 <TD width=35% BGCOLOR=#FBF5EF>
7609 <B>--</B>
7610 </TD>
7611 </TR>
7612 </TABLE>
7613 <P>
7614 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7615 <TR valign="top">
7616 <TD width=15% BGCOLOR=#C0FFC0>
7617 <B>Field Name</B>
7618 </TD>
7619 <TD width=15% BGCOLOR=#C0FFC0>
7620 <B>Bits</B>
7621 </TD>
7622 <TD width=10% BGCOLOR=#C0FFC0>
7623 <B>Mask</B>
7624 </TD>
7625 <TD width=10% BGCOLOR=#C0FFC0>
7626 <B>Value</B>
7627 </TD>
7628 <TD width=15% BGCOLOR=#C0FFC0>
7629 <B>Shifted Value</B>
7630 </TD>
7631 <TD width=35% BGCOLOR=#C0FFC0>
7632 <B>Description</B>
7633 </TD>
7634 </TR>
7635 <TR valign="top">
7636 <TD width=15% BGCOLOR=#FBF5EF>
7637 <B>SRCSEL</B>
7638 </TD>
7639 <TD width=15% BGCOLOR=#FBF5EF>
7640 <B>5:4</B>
7641 </TD>
7642 <TD width=10% BGCOLOR=#FBF5EF>
7643 <B>30</B>
7644 </TD>
7645 <TD width=10% BGCOLOR=#FBF5EF>
7646 <B>0</B>
7647 </TD>
7648 <TD width=15% BGCOLOR=#FBF5EF>
7649 <B>0</B>
7650 </TD>
7651 <TD width=35% BGCOLOR=#FBF5EF>
7652 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
7653 </TD>
7654 </TR>
7655 <TR valign="top">
7656 <TD width=15% BGCOLOR=#FBF5EF>
7657 <B>DIVISOR0</B>
7658 </TD>
7659 <TD width=15% BGCOLOR=#FBF5EF>
7660 <B>13:8</B>
7661 </TD>
7662 <TD width=10% BGCOLOR=#FBF5EF>
7663 <B>3f00</B>
7664 </TD>
7665 <TD width=10% BGCOLOR=#FBF5EF>
7666 <B>14</B>
7667 </TD>
7668 <TD width=15% BGCOLOR=#FBF5EF>
7669 <B>1400</B>
7670 </TD>
7671 <TD width=35% BGCOLOR=#FBF5EF>
7672 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider.</B>
7673 </TD>
7674 </TR>
7675 <TR valign="top">
7676 <TD width=15% BGCOLOR=#FBF5EF>
7677 <B>DIVISOR1</B>
7678 </TD>
7679 <TD width=15% BGCOLOR=#FBF5EF>
7680 <B>25:20</B>
7681 </TD>
7682 <TD width=10% BGCOLOR=#FBF5EF>
7683 <B>3f00000</B>
7684 </TD>
7685 <TD width=10% BGCOLOR=#FBF5EF>
7686 <B>1</B>
7687 </TD>
7688 <TD width=15% BGCOLOR=#FBF5EF>
7689 <B>100000</B>
7690 </TD>
7691 <TD width=35% BGCOLOR=#FBF5EF>
7692 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divide</B>
7693 </TD>
7694 </TR>
7695 <TR valign="top">
7696 <TD width=15% BGCOLOR=#C0C0C0>
7697 <B>FPGA1_CLK_CTRL@0XF8000180</B>
7698 </TD>
7699 <TD width=15% BGCOLOR=#C0C0C0>
7700 <B>31:0</B>
7701 </TD>
7702 <TD width=10% BGCOLOR=#C0C0C0>
7703 <B>3f03f30</B>
7704 </TD>
7705 <TD width=10% BGCOLOR=#C0C0C0>
7706 <B></B>
7707 </TD>
7708 <TD width=15% BGCOLOR=#C0C0C0>
7709 <B>101400</B>
7710 </TD>
7711 <TD width=35% BGCOLOR=#C0C0C0>
7712 <B>PL Clock 1 Output control</B>
7713 </TD>
7714 </TR>
7715 </TABLE>
7716 <P>
7717 <H2><a name="FPGA2_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA2_CLK_CTRL</a></H2>
7718 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7719 <TR valign="top">
7720 <TD width=15% BGCOLOR=#FFFF00>
7721 <B>Register Name</B>
7722 </TD>
7723 <TD width=15% BGCOLOR=#FFFF00>
7724 <B>Address</B>
7725 </TD>
7726 <TD width=10% BGCOLOR=#FFFF00>
7727 <B>Width</B>
7728 </TD>
7729 <TD width=10% BGCOLOR=#FFFF00>
7730 <B>Type</B>
7731 </TD>
7732 <TD width=15% BGCOLOR=#FFFF00>
7733 <B>Reset Value</B>
7734 </TD>
7735 <TD width=35% BGCOLOR=#FFFF00>
7736 <B>Description</B>
7737 </TD>
7738 </TR>
7739 <TR valign="top">
7740 <TD width=15% BGCOLOR=#FBF5EF>
7741 <B>FPGA2_CLK_CTRL</B>
7742 </TD>
7743 <TD width=15% BGCOLOR=#FBF5EF>
7744 <B>0XF8000190</B>
7745 </TD>
7746 <TD width=10% BGCOLOR=#FBF5EF>
7747 <B>32</B>
7748 </TD>
7749 <TD width=10% BGCOLOR=#FBF5EF>
7750 <B>rw</B>
7751 </TD>
7752 <TD width=15% BGCOLOR=#FBF5EF>
7753 <B>0x00000000</B>
7754 </TD>
7755 <TD width=35% BGCOLOR=#FBF5EF>
7756 <B>--</B>
7757 </TD>
7758 </TR>
7759 </TABLE>
7760 <P>
7761 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7762 <TR valign="top">
7763 <TD width=15% BGCOLOR=#C0FFC0>
7764 <B>Field Name</B>
7765 </TD>
7766 <TD width=15% BGCOLOR=#C0FFC0>
7767 <B>Bits</B>
7768 </TD>
7769 <TD width=10% BGCOLOR=#C0FFC0>
7770 <B>Mask</B>
7771 </TD>
7772 <TD width=10% BGCOLOR=#C0FFC0>
7773 <B>Value</B>
7774 </TD>
7775 <TD width=15% BGCOLOR=#C0FFC0>
7776 <B>Shifted Value</B>
7777 </TD>
7778 <TD width=35% BGCOLOR=#C0FFC0>
7779 <B>Description</B>
7780 </TD>
7781 </TR>
7782 <TR valign="top">
7783 <TD width=15% BGCOLOR=#FBF5EF>
7784 <B>SRCSEL</B>
7785 </TD>
7786 <TD width=15% BGCOLOR=#FBF5EF>
7787 <B>5:4</B>
7788 </TD>
7789 <TD width=10% BGCOLOR=#FBF5EF>
7790 <B>30</B>
7791 </TD>
7792 <TD width=10% BGCOLOR=#FBF5EF>
7793 <B>0</B>
7794 </TD>
7795 <TD width=15% BGCOLOR=#FBF5EF>
7796 <B>0</B>
7797 </TD>
7798 <TD width=35% BGCOLOR=#FBF5EF>
7799 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
7800 </TD>
7801 </TR>
7802 <TR valign="top">
7803 <TD width=15% BGCOLOR=#FBF5EF>
7804 <B>DIVISOR0</B>
7805 </TD>
7806 <TD width=15% BGCOLOR=#FBF5EF>
7807 <B>13:8</B>
7808 </TD>
7809 <TD width=10% BGCOLOR=#FBF5EF>
7810 <B>3f00</B>
7811 </TD>
7812 <TD width=10% BGCOLOR=#FBF5EF>
7813 <B>14</B>
7814 </TD>
7815 <TD width=15% BGCOLOR=#FBF5EF>
7816 <B>1400</B>
7817 </TD>
7818 <TD width=35% BGCOLOR=#FBF5EF>
7819 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider.</B>
7820 </TD>
7821 </TR>
7822 <TR valign="top">
7823 <TD width=15% BGCOLOR=#FBF5EF>
7824 <B>DIVISOR1</B>
7825 </TD>
7826 <TD width=15% BGCOLOR=#FBF5EF>
7827 <B>25:20</B>
7828 </TD>
7829 <TD width=10% BGCOLOR=#FBF5EF>
7830 <B>3f00000</B>
7831 </TD>
7832 <TD width=10% BGCOLOR=#FBF5EF>
7833 <B>1</B>
7834 </TD>
7835 <TD width=15% BGCOLOR=#FBF5EF>
7836 <B>100000</B>
7837 </TD>
7838 <TD width=35% BGCOLOR=#FBF5EF>
7839 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divide</B>
7840 </TD>
7841 </TR>
7842 <TR valign="top">
7843 <TD width=15% BGCOLOR=#C0C0C0>
7844 <B>FPGA2_CLK_CTRL@0XF8000190</B>
7845 </TD>
7846 <TD width=15% BGCOLOR=#C0C0C0>
7847 <B>31:0</B>
7848 </TD>
7849 <TD width=10% BGCOLOR=#C0C0C0>
7850 <B>3f03f30</B>
7851 </TD>
7852 <TD width=10% BGCOLOR=#C0C0C0>
7853 <B></B>
7854 </TD>
7855 <TD width=15% BGCOLOR=#C0C0C0>
7856 <B>101400</B>
7857 </TD>
7858 <TD width=35% BGCOLOR=#C0C0C0>
7859 <B>PL Clock 2 output control</B>
7860 </TD>
7861 </TR>
7862 </TABLE>
7863 <P>
7864 <H2><a name="FPGA3_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA3_CLK_CTRL</a></H2>
7865 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7866 <TR valign="top">
7867 <TD width=15% BGCOLOR=#FFFF00>
7868 <B>Register Name</B>
7869 </TD>
7870 <TD width=15% BGCOLOR=#FFFF00>
7871 <B>Address</B>
7872 </TD>
7873 <TD width=10% BGCOLOR=#FFFF00>
7874 <B>Width</B>
7875 </TD>
7876 <TD width=10% BGCOLOR=#FFFF00>
7877 <B>Type</B>
7878 </TD>
7879 <TD width=15% BGCOLOR=#FFFF00>
7880 <B>Reset Value</B>
7881 </TD>
7882 <TD width=35% BGCOLOR=#FFFF00>
7883 <B>Description</B>
7884 </TD>
7885 </TR>
7886 <TR valign="top">
7887 <TD width=15% BGCOLOR=#FBF5EF>
7888 <B>FPGA3_CLK_CTRL</B>
7889 </TD>
7890 <TD width=15% BGCOLOR=#FBF5EF>
7891 <B>0XF80001A0</B>
7892 </TD>
7893 <TD width=10% BGCOLOR=#FBF5EF>
7894 <B>32</B>
7895 </TD>
7896 <TD width=10% BGCOLOR=#FBF5EF>
7897 <B>rw</B>
7898 </TD>
7899 <TD width=15% BGCOLOR=#FBF5EF>
7900 <B>0x00000000</B>
7901 </TD>
7902 <TD width=35% BGCOLOR=#FBF5EF>
7903 <B>--</B>
7904 </TD>
7905 </TR>
7906 </TABLE>
7907 <P>
7908 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
7909 <TR valign="top">
7910 <TD width=15% BGCOLOR=#C0FFC0>
7911 <B>Field Name</B>
7912 </TD>
7913 <TD width=15% BGCOLOR=#C0FFC0>
7914 <B>Bits</B>
7915 </TD>
7916 <TD width=10% BGCOLOR=#C0FFC0>
7917 <B>Mask</B>
7918 </TD>
7919 <TD width=10% BGCOLOR=#C0FFC0>
7920 <B>Value</B>
7921 </TD>
7922 <TD width=15% BGCOLOR=#C0FFC0>
7923 <B>Shifted Value</B>
7924 </TD>
7925 <TD width=35% BGCOLOR=#C0FFC0>
7926 <B>Description</B>
7927 </TD>
7928 </TR>
7929 <TR valign="top">
7930 <TD width=15% BGCOLOR=#FBF5EF>
7931 <B>SRCSEL</B>
7932 </TD>
7933 <TD width=15% BGCOLOR=#FBF5EF>
7934 <B>5:4</B>
7935 </TD>
7936 <TD width=10% BGCOLOR=#FBF5EF>
7937 <B>30</B>
7938 </TD>
7939 <TD width=10% BGCOLOR=#FBF5EF>
7940 <B>0</B>
7941 </TD>
7942 <TD width=15% BGCOLOR=#FBF5EF>
7943 <B>0</B>
7944 </TD>
7945 <TD width=35% BGCOLOR=#FBF5EF>
7946 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
7947 </TD>
7948 </TR>
7949 <TR valign="top">
7950 <TD width=15% BGCOLOR=#FBF5EF>
7951 <B>DIVISOR0</B>
7952 </TD>
7953 <TD width=15% BGCOLOR=#FBF5EF>
7954 <B>13:8</B>
7955 </TD>
7956 <TD width=10% BGCOLOR=#FBF5EF>
7957 <B>3f00</B>
7958 </TD>
7959 <TD width=10% BGCOLOR=#FBF5EF>
7960 <B>14</B>
7961 </TD>
7962 <TD width=15% BGCOLOR=#FBF5EF>
7963 <B>1400</B>
7964 </TD>
7965 <TD width=35% BGCOLOR=#FBF5EF>
7966 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider.</B>
7967 </TD>
7968 </TR>
7969 <TR valign="top">
7970 <TD width=15% BGCOLOR=#FBF5EF>
7971 <B>DIVISOR1</B>
7972 </TD>
7973 <TD width=15% BGCOLOR=#FBF5EF>
7974 <B>25:20</B>
7975 </TD>
7976 <TD width=10% BGCOLOR=#FBF5EF>
7977 <B>3f00000</B>
7978 </TD>
7979 <TD width=10% BGCOLOR=#FBF5EF>
7980 <B>1</B>
7981 </TD>
7982 <TD width=15% BGCOLOR=#FBF5EF>
7983 <B>100000</B>
7984 </TD>
7985 <TD width=35% BGCOLOR=#FBF5EF>
7986 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divide</B>
7987 </TD>
7988 </TR>
7989 <TR valign="top">
7990 <TD width=15% BGCOLOR=#C0C0C0>
7991 <B>FPGA3_CLK_CTRL@0XF80001A0</B>
7992 </TD>
7993 <TD width=15% BGCOLOR=#C0C0C0>
7994 <B>31:0</B>
7995 </TD>
7996 <TD width=10% BGCOLOR=#C0C0C0>
7997 <B>3f03f30</B>
7998 </TD>
7999 <TD width=10% BGCOLOR=#C0C0C0>
8000 <B></B>
8001 </TD>
8002 <TD width=15% BGCOLOR=#C0C0C0>
8003 <B>101400</B>
8004 </TD>
8005 <TD width=35% BGCOLOR=#C0C0C0>
8006 <B>PL Clock 3 output control</B>
8007 </TD>
8008 </TR>
8009 </TABLE>
8010 <P>
8011 <H2><a name="CLK_621_TRUE">Register (<A href=#mod___slcr> slcr </A>)CLK_621_TRUE</a></H2>
8012 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
8013 <TR valign="top">
8014 <TD width=15% BGCOLOR=#FFFF00>
8015 <B>Register Name</B>
8016 </TD>
8017 <TD width=15% BGCOLOR=#FFFF00>
8018 <B>Address</B>
8019 </TD>
8020 <TD width=10% BGCOLOR=#FFFF00>
8021 <B>Width</B>
8022 </TD>
8023 <TD width=10% BGCOLOR=#FFFF00>
8024 <B>Type</B>
8025 </TD>
8026 <TD width=15% BGCOLOR=#FFFF00>
8027 <B>Reset Value</B>
8028 </TD>
8029 <TD width=35% BGCOLOR=#FFFF00>
8030 <B>Description</B>
8031 </TD>
8032 </TR>
8033 <TR valign="top">
8034 <TD width=15% BGCOLOR=#FBF5EF>
8035 <B>CLK_621_TRUE</B>
8036 </TD>
8037 <TD width=15% BGCOLOR=#FBF5EF>
8038 <B>0XF80001C4</B>
8039 </TD>
8040 <TD width=10% BGCOLOR=#FBF5EF>
8041 <B>32</B>
8042 </TD>
8043 <TD width=10% BGCOLOR=#FBF5EF>
8044 <B>rw</B>
8045 </TD>
8046 <TD width=15% BGCOLOR=#FBF5EF>
8047 <B>0x00000000</B>
8048 </TD>
8049 <TD width=35% BGCOLOR=#FBF5EF>
8050 <B>--</B>
8051 </TD>
8052 </TR>
8053 </TABLE>
8054 <P>
8055 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
8056 <TR valign="top">
8057 <TD width=15% BGCOLOR=#C0FFC0>
8058 <B>Field Name</B>
8059 </TD>
8060 <TD width=15% BGCOLOR=#C0FFC0>
8061 <B>Bits</B>
8062 </TD>
8063 <TD width=10% BGCOLOR=#C0FFC0>
8064 <B>Mask</B>
8065 </TD>
8066 <TD width=10% BGCOLOR=#C0FFC0>
8067 <B>Value</B>
8068 </TD>
8069 <TD width=15% BGCOLOR=#C0FFC0>
8070 <B>Shifted Value</B>
8071 </TD>
8072 <TD width=35% BGCOLOR=#C0FFC0>
8073 <B>Description</B>
8074 </TD>
8075 </TR>
8076 <TR valign="top">
8077 <TD width=15% BGCOLOR=#FBF5EF>
8078 <B>CLK_621_TRUE</B>
8079 </TD>
8080 <TD width=15% BGCOLOR=#FBF5EF>
8081 <B>0:0</B>
8082 </TD>
8083 <TD width=10% BGCOLOR=#FBF5EF>
8084 <B>1</B>
8085 </TD>
8086 <TD width=10% BGCOLOR=#FBF5EF>
8087 <B>1</B>
8088 </TD>
8089 <TD width=15% BGCOLOR=#FBF5EF>
8090 <B>1</B>
8091 </TD>
8092 <TD width=35% BGCOLOR=#FBF5EF>
8093 <B>Select the CPU clock ratio: (When this register changes, no access are allowed to OCM.) 0: 4:2:1 1: 6:2:1</B>
8094 </TD>
8095 </TR>
8096 <TR valign="top">
8097 <TD width=15% BGCOLOR=#C0C0C0>
8098 <B>CLK_621_TRUE@0XF80001C4</B>
8099 </TD>
8100 <TD width=15% BGCOLOR=#C0C0C0>
8101 <B>31:0</B>
8102 </TD>
8103 <TD width=10% BGCOLOR=#C0C0C0>
8104 <B>1</B>
8105 </TD>
8106 <TD width=10% BGCOLOR=#C0C0C0>
8107 <B></B>
8108 </TD>
8109 <TD width=15% BGCOLOR=#C0C0C0>
8110 <B>1</B>
8111 </TD>
8112 <TD width=35% BGCOLOR=#C0C0C0>
8113 <B>CPU Clock Ratio Mode select</B>
8114 </TD>
8115 </TR>
8116 </TABLE>
8117 <P>
8118 <H2><a name="APER_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)APER_CLK_CTRL</a></H2>
8119 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
8120 <TR valign="top">
8121 <TD width=15% BGCOLOR=#FFFF00>
8122 <B>Register Name</B>
8123 </TD>
8124 <TD width=15% BGCOLOR=#FFFF00>
8125 <B>Address</B>
8126 </TD>
8127 <TD width=10% BGCOLOR=#FFFF00>
8128 <B>Width</B>
8129 </TD>
8130 <TD width=10% BGCOLOR=#FFFF00>
8131 <B>Type</B>
8132 </TD>
8133 <TD width=15% BGCOLOR=#FFFF00>
8134 <B>Reset Value</B>
8135 </TD>
8136 <TD width=35% BGCOLOR=#FFFF00>
8137 <B>Description</B>
8138 </TD>
8139 </TR>
8140 <TR valign="top">
8141 <TD width=15% BGCOLOR=#FBF5EF>
8142 <B>APER_CLK_CTRL</B>
8143 </TD>
8144 <TD width=15% BGCOLOR=#FBF5EF>
8145 <B>0XF800012C</B>
8146 </TD>
8147 <TD width=10% BGCOLOR=#FBF5EF>
8148 <B>32</B>
8149 </TD>
8150 <TD width=10% BGCOLOR=#FBF5EF>
8151 <B>rw</B>
8152 </TD>
8153 <TD width=15% BGCOLOR=#FBF5EF>
8154 <B>0x00000000</B>
8155 </TD>
8156 <TD width=35% BGCOLOR=#FBF5EF>
8157 <B>--</B>
8158 </TD>
8159 </TR>
8160 </TABLE>
8161 <P>
8162 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
8163 <TR valign="top">
8164 <TD width=15% BGCOLOR=#C0FFC0>
8165 <B>Field Name</B>
8166 </TD>
8167 <TD width=15% BGCOLOR=#C0FFC0>
8168 <B>Bits</B>
8169 </TD>
8170 <TD width=10% BGCOLOR=#C0FFC0>
8171 <B>Mask</B>
8172 </TD>
8173 <TD width=10% BGCOLOR=#C0FFC0>
8174 <B>Value</B>
8175 </TD>
8176 <TD width=15% BGCOLOR=#C0FFC0>
8177 <B>Shifted Value</B>
8178 </TD>
8179 <TD width=35% BGCOLOR=#C0FFC0>
8180 <B>Description</B>
8181 </TD>
8182 </TR>
8183 <TR valign="top">
8184 <TD width=15% BGCOLOR=#FBF5EF>
8185 <B>DMA_CPU_2XCLKACT</B>
8186 </TD>
8187 <TD width=15% BGCOLOR=#FBF5EF>
8188 <B>0:0</B>
8189 </TD>
8190 <TD width=10% BGCOLOR=#FBF5EF>
8191 <B>1</B>
8192 </TD>
8193 <TD width=10% BGCOLOR=#FBF5EF>
8194 <B>1</B>
8195 </TD>
8196 <TD width=15% BGCOLOR=#FBF5EF>
8197 <B>1</B>
8198 </TD>
8199 <TD width=35% BGCOLOR=#FBF5EF>
8200 <B>DMA controller AMBA Clock control 0: disable, 1: enable</B>
8201 </TD>
8202 </TR>
8203 <TR valign="top">
8204 <TD width=15% BGCOLOR=#FBF5EF>
8205 <B>USB0_CPU_1XCLKACT</B>
8206 </TD>
8207 <TD width=15% BGCOLOR=#FBF5EF>
8208 <B>2:2</B>
8209 </TD>
8210 <TD width=10% BGCOLOR=#FBF5EF>
8211 <B>4</B>
8212 </TD>
8213 <TD width=10% BGCOLOR=#FBF5EF>
8214 <B>1</B>
8215 </TD>
8216 <TD width=15% BGCOLOR=#FBF5EF>
8217 <B>4</B>
8218 </TD>
8219 <TD width=35% BGCOLOR=#FBF5EF>
8220 <B>USB controller 0 AMBA Clock control 0: disable, 1: enable</B>
8221 </TD>
8222 </TR>
8223 <TR valign="top">
8224 <TD width=15% BGCOLOR=#FBF5EF>
8225 <B>USB1_CPU_1XCLKACT</B>
8226 </TD>
8227 <TD width=15% BGCOLOR=#FBF5EF>
8228 <B>3:3</B>
8229 </TD>
8230 <TD width=10% BGCOLOR=#FBF5EF>
8231 <B>8</B>
8232 </TD>
8233 <TD width=10% BGCOLOR=#FBF5EF>
8234 <B>1</B>
8235 </TD>
8236 <TD width=15% BGCOLOR=#FBF5EF>
8237 <B>8</B>
8238 </TD>
8239 <TD width=35% BGCOLOR=#FBF5EF>
8240 <B>USB controller 1 AMBA Clock control 0: disable, 1: enable</B>
8241 </TD>
8242 </TR>
8243 <TR valign="top">
8244 <TD width=15% BGCOLOR=#FBF5EF>
8245 <B>GEM0_CPU_1XCLKACT</B>
8246 </TD>
8247 <TD width=15% BGCOLOR=#FBF5EF>
8248 <B>6:6</B>
8249 </TD>
8250 <TD width=10% BGCOLOR=#FBF5EF>
8251 <B>40</B>
8252 </TD>
8253 <TD width=10% BGCOLOR=#FBF5EF>
8254 <B>1</B>
8255 </TD>
8256 <TD width=15% BGCOLOR=#FBF5EF>
8257 <B>40</B>
8258 </TD>
8259 <TD width=35% BGCOLOR=#FBF5EF>
8260 <B>Gigabit Ethernet 0 AMBA Clock control 0: disable, 1: enable</B>
8261 </TD>
8262 </TR>
8263 <TR valign="top">
8264 <TD width=15% BGCOLOR=#FBF5EF>
8265 <B>GEM1_CPU_1XCLKACT</B>
8266 </TD>
8267 <TD width=15% BGCOLOR=#FBF5EF>
8268 <B>7:7</B>
8269 </TD>
8270 <TD width=10% BGCOLOR=#FBF5EF>
8271 <B>80</B>
8272 </TD>
8273 <TD width=10% BGCOLOR=#FBF5EF>
8274 <B>0</B>
8275 </TD>
8276 <TD width=15% BGCOLOR=#FBF5EF>
8277 <B>0</B>
8278 </TD>
8279 <TD width=35% BGCOLOR=#FBF5EF>
8280 <B>Gigabit Ethernet 1 AMBA Clock control 0: disable, 1: enable</B>
8281 </TD>
8282 </TR>
8283 <TR valign="top">
8284 <TD width=15% BGCOLOR=#FBF5EF>
8285 <B>SDI0_CPU_1XCLKACT</B>
8286 </TD>
8287 <TD width=15% BGCOLOR=#FBF5EF>
8288 <B>10:10</B>
8289 </TD>
8290 <TD width=10% BGCOLOR=#FBF5EF>
8291 <B>400</B>
8292 </TD>
8293 <TD width=10% BGCOLOR=#FBF5EF>
8294 <B>1</B>
8295 </TD>
8296 <TD width=15% BGCOLOR=#FBF5EF>
8297 <B>400</B>
8298 </TD>
8299 <TD width=35% BGCOLOR=#FBF5EF>
8300 <B>SDIO controller 0 AMBA Clock 0: disable, 1: enable</B>
8301 </TD>
8302 </TR>
8303 <TR valign="top">
8304 <TD width=15% BGCOLOR=#FBF5EF>
8305 <B>SDI1_CPU_1XCLKACT</B>
8306 </TD>
8307 <TD width=15% BGCOLOR=#FBF5EF>
8308 <B>11:11</B>
8309 </TD>
8310 <TD width=10% BGCOLOR=#FBF5EF>
8311 <B>800</B>
8312 </TD>
8313 <TD width=10% BGCOLOR=#FBF5EF>
8314 <B>0</B>
8315 </TD>
8316 <TD width=15% BGCOLOR=#FBF5EF>
8317 <B>0</B>
8318 </TD>
8319 <TD width=35% BGCOLOR=#FBF5EF>
8320 <B>SDIO controller 1 AMBA Clock control 0: disable, 1: enable</B>
8321 </TD>
8322 </TR>
8323 <TR valign="top">
8324 <TD width=15% BGCOLOR=#FBF5EF>
8325 <B>SPI0_CPU_1XCLKACT</B>
8326 </TD>
8327 <TD width=15% BGCOLOR=#FBF5EF>
8328 <B>14:14</B>
8329 </TD>
8330 <TD width=10% BGCOLOR=#FBF5EF>
8331 <B>4000</B>
8332 </TD>
8333 <TD width=10% BGCOLOR=#FBF5EF>
8334 <B>0</B>
8335 </TD>
8336 <TD width=15% BGCOLOR=#FBF5EF>
8337 <B>0</B>
8338 </TD>
8339 <TD width=35% BGCOLOR=#FBF5EF>
8340 <B>SPI 0 AMBA Clock control 0: disable, 1: enable</B>
8341 </TD>
8342 </TR>
8343 <TR valign="top">
8344 <TD width=15% BGCOLOR=#FBF5EF>
8345 <B>SPI1_CPU_1XCLKACT</B>
8346 </TD>
8347 <TD width=15% BGCOLOR=#FBF5EF>
8348 <B>15:15</B>
8349 </TD>
8350 <TD width=10% BGCOLOR=#FBF5EF>
8351 <B>8000</B>
8352 </TD>
8353 <TD width=10% BGCOLOR=#FBF5EF>
8354 <B>0</B>
8355 </TD>
8356 <TD width=15% BGCOLOR=#FBF5EF>
8357 <B>0</B>
8358 </TD>
8359 <TD width=35% BGCOLOR=#FBF5EF>
8360 <B>SPI 1 AMBA Clock control 0: disable, 1: enable</B>
8361 </TD>
8362 </TR>
8363 <TR valign="top">
8364 <TD width=15% BGCOLOR=#FBF5EF>
8365 <B>CAN0_CPU_1XCLKACT</B>
8366 </TD>
8367 <TD width=15% BGCOLOR=#FBF5EF>
8368 <B>16:16</B>
8369 </TD>
8370 <TD width=10% BGCOLOR=#FBF5EF>
8371 <B>10000</B>
8372 </TD>
8373 <TD width=10% BGCOLOR=#FBF5EF>
8374 <B>1</B>
8375 </TD>
8376 <TD width=15% BGCOLOR=#FBF5EF>
8377 <B>10000</B>
8378 </TD>
8379 <TD width=35% BGCOLOR=#FBF5EF>
8380 <B>CAN 0 AMBA Clock control 0: disable, 1: enable</B>
8381 </TD>
8382 </TR>
8383 <TR valign="top">
8384 <TD width=15% BGCOLOR=#FBF5EF>
8385 <B>CAN1_CPU_1XCLKACT</B>
8386 </TD>
8387 <TD width=15% BGCOLOR=#FBF5EF>
8388 <B>17:17</B>
8389 </TD>
8390 <TD width=10% BGCOLOR=#FBF5EF>
8391 <B>20000</B>
8392 </TD>
8393 <TD width=10% BGCOLOR=#FBF5EF>
8394 <B>0</B>
8395 </TD>
8396 <TD width=15% BGCOLOR=#FBF5EF>
8397 <B>0</B>
8398 </TD>
8399 <TD width=35% BGCOLOR=#FBF5EF>
8400 <B>CAN 1 AMBA Clock control 0: disable, 1: enable</B>
8401 </TD>
8402 </TR>
8403 <TR valign="top">
8404 <TD width=15% BGCOLOR=#FBF5EF>
8405 <B>I2C0_CPU_1XCLKACT</B>
8406 </TD>
8407 <TD width=15% BGCOLOR=#FBF5EF>
8408 <B>18:18</B>
8409 </TD>
8410 <TD width=10% BGCOLOR=#FBF5EF>
8411 <B>40000</B>
8412 </TD>
8413 <TD width=10% BGCOLOR=#FBF5EF>
8414 <B>1</B>
8415 </TD>
8416 <TD width=15% BGCOLOR=#FBF5EF>
8417 <B>40000</B>
8418 </TD>
8419 <TD width=35% BGCOLOR=#FBF5EF>
8420 <B>I2C 0 AMBA Clock control 0: disable, 1: enable</B>
8421 </TD>
8422 </TR>
8423 <TR valign="top">
8424 <TD width=15% BGCOLOR=#FBF5EF>
8425 <B>I2C1_CPU_1XCLKACT</B>
8426 </TD>
8427 <TD width=15% BGCOLOR=#FBF5EF>
8428 <B>19:19</B>
8429 </TD>
8430 <TD width=10% BGCOLOR=#FBF5EF>
8431 <B>80000</B>
8432 </TD>
8433 <TD width=10% BGCOLOR=#FBF5EF>
8434 <B>1</B>
8435 </TD>
8436 <TD width=15% BGCOLOR=#FBF5EF>
8437 <B>80000</B>
8438 </TD>
8439 <TD width=35% BGCOLOR=#FBF5EF>
8440 <B>I2C 1 AMBA Clock control 0: disable, 1: enable</B>
8441 </TD>
8442 </TR>
8443 <TR valign="top">
8444 <TD width=15% BGCOLOR=#FBF5EF>
8445 <B>UART0_CPU_1XCLKACT</B>
8446 </TD>
8447 <TD width=15% BGCOLOR=#FBF5EF>
8448 <B>20:20</B>
8449 </TD>
8450 <TD width=10% BGCOLOR=#FBF5EF>
8451 <B>100000</B>
8452 </TD>
8453 <TD width=10% BGCOLOR=#FBF5EF>
8454 <B>0</B>
8455 </TD>
8456 <TD width=15% BGCOLOR=#FBF5EF>
8457 <B>0</B>
8458 </TD>
8459 <TD width=35% BGCOLOR=#FBF5EF>
8460 <B>UART 0 AMBA Clock control 0: disable, 1: enable</B>
8461 </TD>
8462 </TR>
8463 <TR valign="top">
8464 <TD width=15% BGCOLOR=#FBF5EF>
8465 <B>UART1_CPU_1XCLKACT</B>
8466 </TD>
8467 <TD width=15% BGCOLOR=#FBF5EF>
8468 <B>21:21</B>
8469 </TD>
8470 <TD width=10% BGCOLOR=#FBF5EF>
8471 <B>200000</B>
8472 </TD>
8473 <TD width=10% BGCOLOR=#FBF5EF>
8474 <B>1</B>
8475 </TD>
8476 <TD width=15% BGCOLOR=#FBF5EF>
8477 <B>200000</B>
8478 </TD>
8479 <TD width=35% BGCOLOR=#FBF5EF>
8480 <B>UART 1 AMBA Clock control 0: disable, 1: enable</B>
8481 </TD>
8482 </TR>
8483 <TR valign="top">
8484 <TD width=15% BGCOLOR=#FBF5EF>
8485 <B>GPIO_CPU_1XCLKACT</B>
8486 </TD>
8487 <TD width=15% BGCOLOR=#FBF5EF>
8488 <B>22:22</B>
8489 </TD>
8490 <TD width=10% BGCOLOR=#FBF5EF>
8491 <B>400000</B>
8492 </TD>
8493 <TD width=10% BGCOLOR=#FBF5EF>
8494 <B>1</B>
8495 </TD>
8496 <TD width=15% BGCOLOR=#FBF5EF>
8497 <B>400000</B>
8498 </TD>
8499 <TD width=35% BGCOLOR=#FBF5EF>
8500 <B>GPIO AMBA Clock control 0: disable, 1: enable</B>
8501 </TD>
8502 </TR>
8503 <TR valign="top">
8504 <TD width=15% BGCOLOR=#FBF5EF>
8505 <B>LQSPI_CPU_1XCLKACT</B>
8506 </TD>
8507 <TD width=15% BGCOLOR=#FBF5EF>
8508 <B>23:23</B>
8509 </TD>
8510 <TD width=10% BGCOLOR=#FBF5EF>
8511 <B>800000</B>
8512 </TD>
8513 <TD width=10% BGCOLOR=#FBF5EF>
8514 <B>1</B>
8515 </TD>
8516 <TD width=15% BGCOLOR=#FBF5EF>
8517 <B>800000</B>
8518 </TD>
8519 <TD width=35% BGCOLOR=#FBF5EF>
8520 <B>Quad SPI AMBA Clock control 0: disable, 1: enable</B>
8521 </TD>
8522 </TR>
8523 <TR valign="top">
8524 <TD width=15% BGCOLOR=#FBF5EF>
8525 <B>SMC_CPU_1XCLKACT</B>
8526 </TD>
8527 <TD width=15% BGCOLOR=#FBF5EF>
8528 <B>24:24</B>
8529 </TD>
8530 <TD width=10% BGCOLOR=#FBF5EF>
8531 <B>1000000</B>
8532 </TD>
8533 <TD width=10% BGCOLOR=#FBF5EF>
8534 <B>1</B>
8535 </TD>
8536 <TD width=15% BGCOLOR=#FBF5EF>
8537 <B>1000000</B>
8538 </TD>
8539 <TD width=35% BGCOLOR=#FBF5EF>
8540 <B>SMC AMBA Clock control 0: disable, 1: enable</B>
8541 </TD>
8542 </TR>
8543 <TR valign="top">
8544 <TD width=15% BGCOLOR=#C0C0C0>
8545 <B>APER_CLK_CTRL@0XF800012C</B>
8546 </TD>
8547 <TD width=15% BGCOLOR=#C0C0C0>
8548 <B>31:0</B>
8549 </TD>
8550 <TD width=10% BGCOLOR=#C0C0C0>
8551 <B>1ffcccd</B>
8552 </TD>
8553 <TD width=10% BGCOLOR=#C0C0C0>
8554 <B></B>
8555 </TD>
8556 <TD width=15% BGCOLOR=#C0C0C0>
8557 <B>1ed044d</B>
8558 </TD>
8559 <TD width=35% BGCOLOR=#C0C0C0>
8560 <B>AMBA Peripheral Clock Control</B>
8561 </TD>
8562 </TR>
8563 </TABLE>
8564 <P>
8565 <H1>THIS SHOULD BE BLANK</H1>
8566 <H1>LOCK IT BACK</H1>
8567 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
8568 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
8569 <TR valign="top">
8570 <TD width=15% BGCOLOR=#FFFF00>
8571 <B>Register Name</B>
8572 </TD>
8573 <TD width=15% BGCOLOR=#FFFF00>
8574 <B>Address</B>
8575 </TD>
8576 <TD width=10% BGCOLOR=#FFFF00>
8577 <B>Width</B>
8578 </TD>
8579 <TD width=10% BGCOLOR=#FFFF00>
8580 <B>Type</B>
8581 </TD>
8582 <TD width=15% BGCOLOR=#FFFF00>
8583 <B>Reset Value</B>
8584 </TD>
8585 <TD width=35% BGCOLOR=#FFFF00>
8586 <B>Description</B>
8587 </TD>
8588 </TR>
8589 <TR valign="top">
8590 <TD width=15% BGCOLOR=#FBF5EF>
8591 <B>SLCR_LOCK</B>
8592 </TD>
8593 <TD width=15% BGCOLOR=#FBF5EF>
8594 <B>0XF8000004</B>
8595 </TD>
8596 <TD width=10% BGCOLOR=#FBF5EF>
8597 <B>32</B>
8598 </TD>
8599 <TD width=10% BGCOLOR=#FBF5EF>
8600 <B>rw</B>
8601 </TD>
8602 <TD width=15% BGCOLOR=#FBF5EF>
8603 <B>0x00000000</B>
8604 </TD>
8605 <TD width=35% BGCOLOR=#FBF5EF>
8606 <B>--</B>
8607 </TD>
8608 </TR>
8609 </TABLE>
8610 <P>
8611 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
8612 <TR valign="top">
8613 <TD width=15% BGCOLOR=#C0FFC0>
8614 <B>Field Name</B>
8615 </TD>
8616 <TD width=15% BGCOLOR=#C0FFC0>
8617 <B>Bits</B>
8618 </TD>
8619 <TD width=10% BGCOLOR=#C0FFC0>
8620 <B>Mask</B>
8621 </TD>
8622 <TD width=10% BGCOLOR=#C0FFC0>
8623 <B>Value</B>
8624 </TD>
8625 <TD width=15% BGCOLOR=#C0FFC0>
8626 <B>Shifted Value</B>
8627 </TD>
8628 <TD width=35% BGCOLOR=#C0FFC0>
8629 <B>Description</B>
8630 </TD>
8631 </TR>
8632 <TR valign="top">
8633 <TD width=15% BGCOLOR=#FBF5EF>
8634 <B>LOCK_KEY</B>
8635 </TD>
8636 <TD width=15% BGCOLOR=#FBF5EF>
8637 <B>15:0</B>
8638 </TD>
8639 <TD width=10% BGCOLOR=#FBF5EF>
8640 <B>ffff</B>
8641 </TD>
8642 <TD width=10% BGCOLOR=#FBF5EF>
8643 <B>767b</B>
8644 </TD>
8645 <TD width=15% BGCOLOR=#FBF5EF>
8646 <B>767b</B>
8647 </TD>
8648 <TD width=35% BGCOLOR=#FBF5EF>
8649 <B>Write the lock key, 0x767B, to write protect the slcr registers: all slcr registers, 0xF800_0000 to 0xF800_0B74, are write protected until the unlock key is written to the SLCR_UNLOCK register. A read of this register returns zero.</B>
8650 </TD>
8651 </TR>
8652 <TR valign="top">
8653 <TD width=15% BGCOLOR=#C0C0C0>
8654 <B>SLCR_LOCK@0XF8000004</B>
8655 </TD>
8656 <TD width=15% BGCOLOR=#C0C0C0>
8657 <B>31:0</B>
8658 </TD>
8659 <TD width=10% BGCOLOR=#C0C0C0>
8660 <B>ffff</B>
8661 </TD>
8662 <TD width=10% BGCOLOR=#C0C0C0>
8663 <B></B>
8664 </TD>
8665 <TD width=15% BGCOLOR=#C0C0C0>
8666 <B>767b</B>
8667 </TD>
8668 <TD width=35% BGCOLOR=#C0C0C0>
8669 <B>SLCR Write Protection Lock</B>
8670 </TD>
8671 </TR>
8672 </TABLE>
8673 <P>
8674 </TABLE>
8675 <P>
8676 <H2><a name="ps7_ddr_init_data_3_0">ps7_ddr_init_data_3_0</a></H2>
8677 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
8678 <TR valign="top">
8679 <TD width=15% BGCOLOR=#FFC0FF>
8680 <B>Register Name</B>
8681 </TD>
8682 <TD width=15% BGCOLOR=#FFC0FF>
8683 <B>Address</B>
8684 </TD>
8685 <TD width=10% BGCOLOR=#FFC0FF>
8686 <B>Width</B>
8687 </TD>
8688 <TD width=10% BGCOLOR=#FFC0FF>
8689 <B>Type</B>
8690 </TD>
8691 <TD width=15% BGCOLOR=#FFC0FF>
8692 <B>Reset Value</B>
8693 </TD>
8694 <TD width=35% BGCOLOR=#FFC0FF>
8695 <B>Description</B>
8696 </TD>
8697 </TR>
8698 <TR valign="top">
8699 <TD width=15% BGCOLOR=#FBF5EF>
8700 <A href="#ddrc_ctrl">
8701 ddrc_ctrl
8702 </A>
8703 </TD>
8704 <TD width=15% BGCOLOR=#FBF5EF>
8705 <B>0XF8006000</B>
8706 </TD>
8707 <TD width=10% BGCOLOR=#FBF5EF>
8708 <B>32</B>
8709 </TD>
8710 <TD width=10% BGCOLOR=#FBF5EF>
8711 <B>RW</B>
8712 </TD>
8713 <TD width=15% BGCOLOR=#FBF5EF>
8714 <B>0x000000</B>
8715 </TD>
8716 <TD width=35% BGCOLOR=#FBF5EF>
8717 <B>DDRC Control</B>
8718 </TD>
8719 </TR>
8720 <TR valign="top">
8721 <TD width=15% BGCOLOR=#FBF5EF>
8722 <A href="#Two_rank_cfg">
8723 Two_rank_cfg
8724 </A>
8725 </TD>
8726 <TD width=15% BGCOLOR=#FBF5EF>
8727 <B>0XF8006004</B>
8728 </TD>
8729 <TD width=10% BGCOLOR=#FBF5EF>
8730 <B>32</B>
8731 </TD>
8732 <TD width=10% BGCOLOR=#FBF5EF>
8733 <B>RW</B>
8734 </TD>
8735 <TD width=15% BGCOLOR=#FBF5EF>
8736 <B>0x000000</B>
8737 </TD>
8738 <TD width=35% BGCOLOR=#FBF5EF>
8739 <B>Two Rank Configuration</B>
8740 </TD>
8741 </TR>
8742 <TR valign="top">
8743 <TD width=15% BGCOLOR=#FBF5EF>
8744 <A href="#HPR_reg">
8745 HPR_reg
8746 </A>
8747 </TD>
8748 <TD width=15% BGCOLOR=#FBF5EF>
8749 <B>0XF8006008</B>
8750 </TD>
8751 <TD width=10% BGCOLOR=#FBF5EF>
8752 <B>32</B>
8753 </TD>
8754 <TD width=10% BGCOLOR=#FBF5EF>
8755 <B>RW</B>
8756 </TD>
8757 <TD width=15% BGCOLOR=#FBF5EF>
8758 <B>0x000000</B>
8759 </TD>
8760 <TD width=35% BGCOLOR=#FBF5EF>
8761 <B>HPR Queue control</B>
8762 </TD>
8763 </TR>
8764 <TR valign="top">
8765 <TD width=15% BGCOLOR=#FBF5EF>
8766 <A href="#LPR_reg">
8767 LPR_reg
8768 </A>
8769 </TD>
8770 <TD width=15% BGCOLOR=#FBF5EF>
8771 <B>0XF800600C</B>
8772 </TD>
8773 <TD width=10% BGCOLOR=#FBF5EF>
8774 <B>32</B>
8775 </TD>
8776 <TD width=10% BGCOLOR=#FBF5EF>
8777 <B>RW</B>
8778 </TD>
8779 <TD width=15% BGCOLOR=#FBF5EF>
8780 <B>0x000000</B>
8781 </TD>
8782 <TD width=35% BGCOLOR=#FBF5EF>
8783 <B>LPR Queue control</B>
8784 </TD>
8785 </TR>
8786 <TR valign="top">
8787 <TD width=15% BGCOLOR=#FBF5EF>
8788 <A href="#WR_reg">
8789 WR_reg
8790 </A>
8791 </TD>
8792 <TD width=15% BGCOLOR=#FBF5EF>
8793 <B>0XF8006010</B>
8794 </TD>
8795 <TD width=10% BGCOLOR=#FBF5EF>
8796 <B>32</B>
8797 </TD>
8798 <TD width=10% BGCOLOR=#FBF5EF>
8799 <B>RW</B>
8800 </TD>
8801 <TD width=15% BGCOLOR=#FBF5EF>
8802 <B>0x000000</B>
8803 </TD>
8804 <TD width=35% BGCOLOR=#FBF5EF>
8805 <B>WR Queue control</B>
8806 </TD>
8807 </TR>
8808 <TR valign="top">
8809 <TD width=15% BGCOLOR=#FBF5EF>
8810 <A href="#DRAM_param_reg0">
8811 DRAM_param_reg0
8812 </A>
8813 </TD>
8814 <TD width=15% BGCOLOR=#FBF5EF>
8815 <B>0XF8006014</B>
8816 </TD>
8817 <TD width=10% BGCOLOR=#FBF5EF>
8818 <B>32</B>
8819 </TD>
8820 <TD width=10% BGCOLOR=#FBF5EF>
8821 <B>RW</B>
8822 </TD>
8823 <TD width=15% BGCOLOR=#FBF5EF>
8824 <B>0x000000</B>
8825 </TD>
8826 <TD width=35% BGCOLOR=#FBF5EF>
8827 <B>DRAM Parameters 0</B>
8828 </TD>
8829 </TR>
8830 <TR valign="top">
8831 <TD width=15% BGCOLOR=#FBF5EF>
8832 <A href="#DRAM_param_reg1">
8833 DRAM_param_reg1
8834 </A>
8835 </TD>
8836 <TD width=15% BGCOLOR=#FBF5EF>
8837 <B>0XF8006018</B>
8838 </TD>
8839 <TD width=10% BGCOLOR=#FBF5EF>
8840 <B>32</B>
8841 </TD>
8842 <TD width=10% BGCOLOR=#FBF5EF>
8843 <B>RW</B>
8844 </TD>
8845 <TD width=15% BGCOLOR=#FBF5EF>
8846 <B>0x000000</B>
8847 </TD>
8848 <TD width=35% BGCOLOR=#FBF5EF>
8849 <B>DRAM Parameters 1</B>
8850 </TD>
8851 </TR>
8852 <TR valign="top">
8853 <TD width=15% BGCOLOR=#FBF5EF>
8854 <A href="#DRAM_param_reg2">
8855 DRAM_param_reg2
8856 </A>
8857 </TD>
8858 <TD width=15% BGCOLOR=#FBF5EF>
8859 <B>0XF800601C</B>
8860 </TD>
8861 <TD width=10% BGCOLOR=#FBF5EF>
8862 <B>32</B>
8863 </TD>
8864 <TD width=10% BGCOLOR=#FBF5EF>
8865 <B>RW</B>
8866 </TD>
8867 <TD width=15% BGCOLOR=#FBF5EF>
8868 <B>0x000000</B>
8869 </TD>
8870 <TD width=35% BGCOLOR=#FBF5EF>
8871 <B>DRAM Parameters 2</B>
8872 </TD>
8873 </TR>
8874 <TR valign="top">
8875 <TD width=15% BGCOLOR=#FBF5EF>
8876 <A href="#DRAM_param_reg3">
8877 DRAM_param_reg3
8878 </A>
8879 </TD>
8880 <TD width=15% BGCOLOR=#FBF5EF>
8881 <B>0XF8006020</B>
8882 </TD>
8883 <TD width=10% BGCOLOR=#FBF5EF>
8884 <B>32</B>
8885 </TD>
8886 <TD width=10% BGCOLOR=#FBF5EF>
8887 <B>RW</B>
8888 </TD>
8889 <TD width=15% BGCOLOR=#FBF5EF>
8890 <B>0x000000</B>
8891 </TD>
8892 <TD width=35% BGCOLOR=#FBF5EF>
8893 <B>DRAM Parameters 3</B>
8894 </TD>
8895 </TR>
8896 <TR valign="top">
8897 <TD width=15% BGCOLOR=#FBF5EF>
8898 <A href="#DRAM_param_reg4">
8899 DRAM_param_reg4
8900 </A>
8901 </TD>
8902 <TD width=15% BGCOLOR=#FBF5EF>
8903 <B>0XF8006024</B>
8904 </TD>
8905 <TD width=10% BGCOLOR=#FBF5EF>
8906 <B>32</B>
8907 </TD>
8908 <TD width=10% BGCOLOR=#FBF5EF>
8909 <B>RW</B>
8910 </TD>
8911 <TD width=15% BGCOLOR=#FBF5EF>
8912 <B>0x000000</B>
8913 </TD>
8914 <TD width=35% BGCOLOR=#FBF5EF>
8915 <B>DRAM Parameters 4</B>
8916 </TD>
8917 </TR>
8918 <TR valign="top">
8919 <TD width=15% BGCOLOR=#FBF5EF>
8920 <A href="#DRAM_init_param">
8921 DRAM_init_param
8922 </A>
8923 </TD>
8924 <TD width=15% BGCOLOR=#FBF5EF>
8925 <B>0XF8006028</B>
8926 </TD>
8927 <TD width=10% BGCOLOR=#FBF5EF>
8928 <B>32</B>
8929 </TD>
8930 <TD width=10% BGCOLOR=#FBF5EF>
8931 <B>RW</B>
8932 </TD>
8933 <TD width=15% BGCOLOR=#FBF5EF>
8934 <B>0x000000</B>
8935 </TD>
8936 <TD width=35% BGCOLOR=#FBF5EF>
8937 <B>DRAM Initialization Parameters</B>
8938 </TD>
8939 </TR>
8940 <TR valign="top">
8941 <TD width=15% BGCOLOR=#FBF5EF>
8942 <A href="#DRAM_EMR_reg">
8943 DRAM_EMR_reg
8944 </A>
8945 </TD>
8946 <TD width=15% BGCOLOR=#FBF5EF>
8947 <B>0XF800602C</B>
8948 </TD>
8949 <TD width=10% BGCOLOR=#FBF5EF>
8950 <B>32</B>
8951 </TD>
8952 <TD width=10% BGCOLOR=#FBF5EF>
8953 <B>RW</B>
8954 </TD>
8955 <TD width=15% BGCOLOR=#FBF5EF>
8956 <B>0x000000</B>
8957 </TD>
8958 <TD width=35% BGCOLOR=#FBF5EF>
8959 <B>DRAM EMR2, EMR3 access</B>
8960 </TD>
8961 </TR>
8962 <TR valign="top">
8963 <TD width=15% BGCOLOR=#FBF5EF>
8964 <A href="#DRAM_EMR_MR_reg">
8965 DRAM_EMR_MR_reg
8966 </A>
8967 </TD>
8968 <TD width=15% BGCOLOR=#FBF5EF>
8969 <B>0XF8006030</B>
8970 </TD>
8971 <TD width=10% BGCOLOR=#FBF5EF>
8972 <B>32</B>
8973 </TD>
8974 <TD width=10% BGCOLOR=#FBF5EF>
8975 <B>RW</B>
8976 </TD>
8977 <TD width=15% BGCOLOR=#FBF5EF>
8978 <B>0x000000</B>
8979 </TD>
8980 <TD width=35% BGCOLOR=#FBF5EF>
8981 <B>DRAM EMR, MR access</B>
8982 </TD>
8983 </TR>
8984 <TR valign="top">
8985 <TD width=15% BGCOLOR=#FBF5EF>
8986 <A href="#DRAM_burst8_rdwr">
8987 DRAM_burst8_rdwr
8988 </A>
8989 </TD>
8990 <TD width=15% BGCOLOR=#FBF5EF>
8991 <B>0XF8006034</B>
8992 </TD>
8993 <TD width=10% BGCOLOR=#FBF5EF>
8994 <B>32</B>
8995 </TD>
8996 <TD width=10% BGCOLOR=#FBF5EF>
8997 <B>RW</B>
8998 </TD>
8999 <TD width=15% BGCOLOR=#FBF5EF>
9000 <B>0x000000</B>
9001 </TD>
9002 <TD width=35% BGCOLOR=#FBF5EF>
9003 <B>DRAM Burst 8 read/write</B>
9004 </TD>
9005 </TR>
9006 <TR valign="top">
9007 <TD width=15% BGCOLOR=#FBF5EF>
9008 <A href="#DRAM_disable_DQ">
9009 DRAM_disable_DQ
9010 </A>
9011 </TD>
9012 <TD width=15% BGCOLOR=#FBF5EF>
9013 <B>0XF8006038</B>
9014 </TD>
9015 <TD width=10% BGCOLOR=#FBF5EF>
9016 <B>32</B>
9017 </TD>
9018 <TD width=10% BGCOLOR=#FBF5EF>
9019 <B>RW</B>
9020 </TD>
9021 <TD width=15% BGCOLOR=#FBF5EF>
9022 <B>0x000000</B>
9023 </TD>
9024 <TD width=35% BGCOLOR=#FBF5EF>
9025 <B>DRAM Disable DQ</B>
9026 </TD>
9027 </TR>
9028 <TR valign="top">
9029 <TD width=15% BGCOLOR=#FBF5EF>
9030 <A href="#DRAM_addr_map_bank">
9031 DRAM_addr_map_bank
9032 </A>
9033 </TD>
9034 <TD width=15% BGCOLOR=#FBF5EF>
9035 <B>0XF800603C</B>
9036 </TD>
9037 <TD width=10% BGCOLOR=#FBF5EF>
9038 <B>32</B>
9039 </TD>
9040 <TD width=10% BGCOLOR=#FBF5EF>
9041 <B>RW</B>
9042 </TD>
9043 <TD width=15% BGCOLOR=#FBF5EF>
9044 <B>0x000000</B>
9045 </TD>
9046 <TD width=35% BGCOLOR=#FBF5EF>
9047 <B>Row/Column address bits</B>
9048 </TD>
9049 </TR>
9050 <TR valign="top">
9051 <TD width=15% BGCOLOR=#FBF5EF>
9052 <A href="#DRAM_addr_map_col">
9053 DRAM_addr_map_col
9054 </A>
9055 </TD>
9056 <TD width=15% BGCOLOR=#FBF5EF>
9057 <B>0XF8006040</B>
9058 </TD>
9059 <TD width=10% BGCOLOR=#FBF5EF>
9060 <B>32</B>
9061 </TD>
9062 <TD width=10% BGCOLOR=#FBF5EF>
9063 <B>RW</B>
9064 </TD>
9065 <TD width=15% BGCOLOR=#FBF5EF>
9066 <B>0x000000</B>
9067 </TD>
9068 <TD width=35% BGCOLOR=#FBF5EF>
9069 <B>Column address bits</B>
9070 </TD>
9071 </TR>
9072 <TR valign="top">
9073 <TD width=15% BGCOLOR=#FBF5EF>
9074 <A href="#DRAM_addr_map_row">
9075 DRAM_addr_map_row
9076 </A>
9077 </TD>
9078 <TD width=15% BGCOLOR=#FBF5EF>
9079 <B>0XF8006044</B>
9080 </TD>
9081 <TD width=10% BGCOLOR=#FBF5EF>
9082 <B>32</B>
9083 </TD>
9084 <TD width=10% BGCOLOR=#FBF5EF>
9085 <B>RW</B>
9086 </TD>
9087 <TD width=15% BGCOLOR=#FBF5EF>
9088 <B>0x000000</B>
9089 </TD>
9090 <TD width=35% BGCOLOR=#FBF5EF>
9091 <B>Select DRAM row address bits</B>
9092 </TD>
9093 </TR>
9094 <TR valign="top">
9095 <TD width=15% BGCOLOR=#FBF5EF>
9096 <A href="#DRAM_ODT_reg">
9097 DRAM_ODT_reg
9098 </A>
9099 </TD>
9100 <TD width=15% BGCOLOR=#FBF5EF>
9101 <B>0XF8006048</B>
9102 </TD>
9103 <TD width=10% BGCOLOR=#FBF5EF>
9104 <B>32</B>
9105 </TD>
9106 <TD width=10% BGCOLOR=#FBF5EF>
9107 <B>RW</B>
9108 </TD>
9109 <TD width=15% BGCOLOR=#FBF5EF>
9110 <B>0x000000</B>
9111 </TD>
9112 <TD width=35% BGCOLOR=#FBF5EF>
9113 <B>DRAM ODT control</B>
9114 </TD>
9115 </TR>
9116 <TR valign="top">
9117 <TD width=15% BGCOLOR=#FBF5EF>
9118 <A href="#phy_cmd_timeout_rddata_cpt">
9119 phy_cmd_timeout_rddata_cpt
9120 </A>
9121 </TD>
9122 <TD width=15% BGCOLOR=#FBF5EF>
9123 <B>0XF8006050</B>
9124 </TD>
9125 <TD width=10% BGCOLOR=#FBF5EF>
9126 <B>32</B>
9127 </TD>
9128 <TD width=10% BGCOLOR=#FBF5EF>
9129 <B>RW</B>
9130 </TD>
9131 <TD width=15% BGCOLOR=#FBF5EF>
9132 <B>0x000000</B>
9133 </TD>
9134 <TD width=35% BGCOLOR=#FBF5EF>
9135 <B>PHY command time out and read data capture FIFO</B>
9136 </TD>
9137 </TR>
9138 <TR valign="top">
9139 <TD width=15% BGCOLOR=#FBF5EF>
9140 <A href="#DLL_calib">
9141 DLL_calib
9142 </A>
9143 </TD>
9144 <TD width=15% BGCOLOR=#FBF5EF>
9145 <B>0XF8006058</B>
9146 </TD>
9147 <TD width=10% BGCOLOR=#FBF5EF>
9148 <B>32</B>
9149 </TD>
9150 <TD width=10% BGCOLOR=#FBF5EF>
9151 <B>RW</B>
9152 </TD>
9153 <TD width=15% BGCOLOR=#FBF5EF>
9154 <B>0x000000</B>
9155 </TD>
9156 <TD width=35% BGCOLOR=#FBF5EF>
9157 <B>DLL calibration</B>
9158 </TD>
9159 </TR>
9160 <TR valign="top">
9161 <TD width=15% BGCOLOR=#FBF5EF>
9162 <A href="#ODT_delay_hold">
9163 ODT_delay_hold
9164 </A>
9165 </TD>
9166 <TD width=15% BGCOLOR=#FBF5EF>
9167 <B>0XF800605C</B>
9168 </TD>
9169 <TD width=10% BGCOLOR=#FBF5EF>
9170 <B>32</B>
9171 </TD>
9172 <TD width=10% BGCOLOR=#FBF5EF>
9173 <B>RW</B>
9174 </TD>
9175 <TD width=15% BGCOLOR=#FBF5EF>
9176 <B>0x000000</B>
9177 </TD>
9178 <TD width=35% BGCOLOR=#FBF5EF>
9179 <B>ODT delay and ODT hold</B>
9180 </TD>
9181 </TR>
9182 <TR valign="top">
9183 <TD width=15% BGCOLOR=#FBF5EF>
9184 <A href="#ctrl_reg1">
9185 ctrl_reg1
9186 </A>
9187 </TD>
9188 <TD width=15% BGCOLOR=#FBF5EF>
9189 <B>0XF8006060</B>
9190 </TD>
9191 <TD width=10% BGCOLOR=#FBF5EF>
9192 <B>32</B>
9193 </TD>
9194 <TD width=10% BGCOLOR=#FBF5EF>
9195 <B>RW</B>
9196 </TD>
9197 <TD width=15% BGCOLOR=#FBF5EF>
9198 <B>0x000000</B>
9199 </TD>
9200 <TD width=35% BGCOLOR=#FBF5EF>
9201 <B>Controller 1</B>
9202 </TD>
9203 </TR>
9204 <TR valign="top">
9205 <TD width=15% BGCOLOR=#FBF5EF>
9206 <A href="#ctrl_reg2">
9207 ctrl_reg2
9208 </A>
9209 </TD>
9210 <TD width=15% BGCOLOR=#FBF5EF>
9211 <B>0XF8006064</B>
9212 </TD>
9213 <TD width=10% BGCOLOR=#FBF5EF>
9214 <B>32</B>
9215 </TD>
9216 <TD width=10% BGCOLOR=#FBF5EF>
9217 <B>RW</B>
9218 </TD>
9219 <TD width=15% BGCOLOR=#FBF5EF>
9220 <B>0x000000</B>
9221 </TD>
9222 <TD width=35% BGCOLOR=#FBF5EF>
9223 <B>Controller 2</B>
9224 </TD>
9225 </TR>
9226 <TR valign="top">
9227 <TD width=15% BGCOLOR=#FBF5EF>
9228 <A href="#ctrl_reg3">
9229 ctrl_reg3
9230 </A>
9231 </TD>
9232 <TD width=15% BGCOLOR=#FBF5EF>
9233 <B>0XF8006068</B>
9234 </TD>
9235 <TD width=10% BGCOLOR=#FBF5EF>
9236 <B>32</B>
9237 </TD>
9238 <TD width=10% BGCOLOR=#FBF5EF>
9239 <B>RW</B>
9240 </TD>
9241 <TD width=15% BGCOLOR=#FBF5EF>
9242 <B>0x000000</B>
9243 </TD>
9244 <TD width=35% BGCOLOR=#FBF5EF>
9245 <B>Controller 3</B>
9246 </TD>
9247 </TR>
9248 <TR valign="top">
9249 <TD width=15% BGCOLOR=#FBF5EF>
9250 <A href="#ctrl_reg4">
9251 ctrl_reg4
9252 </A>
9253 </TD>
9254 <TD width=15% BGCOLOR=#FBF5EF>
9255 <B>0XF800606C</B>
9256 </TD>
9257 <TD width=10% BGCOLOR=#FBF5EF>
9258 <B>32</B>
9259 </TD>
9260 <TD width=10% BGCOLOR=#FBF5EF>
9261 <B>RW</B>
9262 </TD>
9263 <TD width=15% BGCOLOR=#FBF5EF>
9264 <B>0x000000</B>
9265 </TD>
9266 <TD width=35% BGCOLOR=#FBF5EF>
9267 <B>Controller 4</B>
9268 </TD>
9269 </TR>
9270 <TR valign="top">
9271 <TD width=15% BGCOLOR=#FBF5EF>
9272 <A href="#ctrl_reg5">
9273 ctrl_reg5
9274 </A>
9275 </TD>
9276 <TD width=15% BGCOLOR=#FBF5EF>
9277 <B>0XF8006078</B>
9278 </TD>
9279 <TD width=10% BGCOLOR=#FBF5EF>
9280 <B>32</B>
9281 </TD>
9282 <TD width=10% BGCOLOR=#FBF5EF>
9283 <B>RW</B>
9284 </TD>
9285 <TD width=15% BGCOLOR=#FBF5EF>
9286 <B>0x000000</B>
9287 </TD>
9288 <TD width=35% BGCOLOR=#FBF5EF>
9289 <B>Controller register 5</B>
9290 </TD>
9291 </TR>
9292 <TR valign="top">
9293 <TD width=15% BGCOLOR=#FBF5EF>
9294 <A href="#ctrl_reg6">
9295 ctrl_reg6
9296 </A>
9297 </TD>
9298 <TD width=15% BGCOLOR=#FBF5EF>
9299 <B>0XF800607C</B>
9300 </TD>
9301 <TD width=10% BGCOLOR=#FBF5EF>
9302 <B>32</B>
9303 </TD>
9304 <TD width=10% BGCOLOR=#FBF5EF>
9305 <B>RW</B>
9306 </TD>
9307 <TD width=15% BGCOLOR=#FBF5EF>
9308 <B>0x000000</B>
9309 </TD>
9310 <TD width=35% BGCOLOR=#FBF5EF>
9311 <B>Controller register 6</B>
9312 </TD>
9313 </TR>
9314 <TR valign="top">
9315 <TD width=15% BGCOLOR=#FBF5EF>
9316 <A href="#CHE_T_ZQ">
9317 CHE_T_ZQ
9318 </A>
9319 </TD>
9320 <TD width=15% BGCOLOR=#FBF5EF>
9321 <B>0XF80060A4</B>
9322 </TD>
9323 <TD width=10% BGCOLOR=#FBF5EF>
9324 <B>32</B>
9325 </TD>
9326 <TD width=10% BGCOLOR=#FBF5EF>
9327 <B>RW</B>
9328 </TD>
9329 <TD width=15% BGCOLOR=#FBF5EF>
9330 <B>0x000000</B>
9331 </TD>
9332 <TD width=35% BGCOLOR=#FBF5EF>
9333 <B>ZQ parameters</B>
9334 </TD>
9335 </TR>
9336 <TR valign="top">
9337 <TD width=15% BGCOLOR=#FBF5EF>
9338 <A href="#CHE_T_ZQ_Short_Interval_Reg">
9339 CHE_T_ZQ_Short_Interval_Reg
9340 </A>
9341 </TD>
9342 <TD width=15% BGCOLOR=#FBF5EF>
9343 <B>0XF80060A8</B>
9344 </TD>
9345 <TD width=10% BGCOLOR=#FBF5EF>
9346 <B>32</B>
9347 </TD>
9348 <TD width=10% BGCOLOR=#FBF5EF>
9349 <B>RW</B>
9350 </TD>
9351 <TD width=15% BGCOLOR=#FBF5EF>
9352 <B>0x000000</B>
9353 </TD>
9354 <TD width=35% BGCOLOR=#FBF5EF>
9355 <B>Misc parameters</B>
9356 </TD>
9357 </TR>
9358 <TR valign="top">
9359 <TD width=15% BGCOLOR=#FBF5EF>
9360 <A href="#deep_pwrdwn_reg">
9361 deep_pwrdwn_reg
9362 </A>
9363 </TD>
9364 <TD width=15% BGCOLOR=#FBF5EF>
9365 <B>0XF80060AC</B>
9366 </TD>
9367 <TD width=10% BGCOLOR=#FBF5EF>
9368 <B>32</B>
9369 </TD>
9370 <TD width=10% BGCOLOR=#FBF5EF>
9371 <B>RW</B>
9372 </TD>
9373 <TD width=15% BGCOLOR=#FBF5EF>
9374 <B>0x000000</B>
9375 </TD>
9376 <TD width=35% BGCOLOR=#FBF5EF>
9377 <B>Deep powerdown (LPDDR2)</B>
9378 </TD>
9379 </TR>
9380 <TR valign="top">
9381 <TD width=15% BGCOLOR=#FBF5EF>
9382 <A href="#reg_2c">
9383 reg_2c
9384 </A>
9385 </TD>
9386 <TD width=15% BGCOLOR=#FBF5EF>
9387 <B>0XF80060B0</B>
9388 </TD>
9389 <TD width=10% BGCOLOR=#FBF5EF>
9390 <B>32</B>
9391 </TD>
9392 <TD width=10% BGCOLOR=#FBF5EF>
9393 <B>RW</B>
9394 </TD>
9395 <TD width=15% BGCOLOR=#FBF5EF>
9396 <B>0x000000</B>
9397 </TD>
9398 <TD width=35% BGCOLOR=#FBF5EF>
9399 <B>Training control</B>
9400 </TD>
9401 </TR>
9402 <TR valign="top">
9403 <TD width=15% BGCOLOR=#FBF5EF>
9404 <A href="#reg_2d">
9405 reg_2d
9406 </A>
9407 </TD>
9408 <TD width=15% BGCOLOR=#FBF5EF>
9409 <B>0XF80060B4</B>
9410 </TD>
9411 <TD width=10% BGCOLOR=#FBF5EF>
9412 <B>32</B>
9413 </TD>
9414 <TD width=10% BGCOLOR=#FBF5EF>
9415 <B>RW</B>
9416 </TD>
9417 <TD width=15% BGCOLOR=#FBF5EF>
9418 <B>0x000000</B>
9419 </TD>
9420 <TD width=35% BGCOLOR=#FBF5EF>
9421 <B>Misc Debug</B>
9422 </TD>
9423 </TR>
9424 <TR valign="top">
9425 <TD width=15% BGCOLOR=#FBF5EF>
9426 <A href="#dfi_timing">
9427 dfi_timing
9428 </A>
9429 </TD>
9430 <TD width=15% BGCOLOR=#FBF5EF>
9431 <B>0XF80060B8</B>
9432 </TD>
9433 <TD width=10% BGCOLOR=#FBF5EF>
9434 <B>32</B>
9435 </TD>
9436 <TD width=10% BGCOLOR=#FBF5EF>
9437 <B>RW</B>
9438 </TD>
9439 <TD width=15% BGCOLOR=#FBF5EF>
9440 <B>0x000000</B>
9441 </TD>
9442 <TD width=35% BGCOLOR=#FBF5EF>
9443 <B>DFI timing</B>
9444 </TD>
9445 </TR>
9446 <TR valign="top">
9447 <TD width=15% BGCOLOR=#FBF5EF>
9448 <A href="#CHE_ECC_CONTROL_REG_OFFSET">
9449 CHE_ECC_CONTROL_REG_OFFSET
9450 </A>
9451 </TD>
9452 <TD width=15% BGCOLOR=#FBF5EF>
9453 <B>0XF80060C4</B>
9454 </TD>
9455 <TD width=10% BGCOLOR=#FBF5EF>
9456 <B>32</B>
9457 </TD>
9458 <TD width=10% BGCOLOR=#FBF5EF>
9459 <B>RW</B>
9460 </TD>
9461 <TD width=15% BGCOLOR=#FBF5EF>
9462 <B>0x000000</B>
9463 </TD>
9464 <TD width=35% BGCOLOR=#FBF5EF>
9465 <B>ECC error clear</B>
9466 </TD>
9467 </TR>
9468 <TR valign="top">
9469 <TD width=15% BGCOLOR=#FBF5EF>
9470 <A href="#CHE_ECC_CONTROL_REG_OFFSET">
9471 CHE_ECC_CONTROL_REG_OFFSET
9472 </A>
9473 </TD>
9474 <TD width=15% BGCOLOR=#FBF5EF>
9475 <B>0XF80060C4</B>
9476 </TD>
9477 <TD width=10% BGCOLOR=#FBF5EF>
9478 <B>32</B>
9479 </TD>
9480 <TD width=10% BGCOLOR=#FBF5EF>
9481 <B>RW</B>
9482 </TD>
9483 <TD width=15% BGCOLOR=#FBF5EF>
9484 <B>0x000000</B>
9485 </TD>
9486 <TD width=35% BGCOLOR=#FBF5EF>
9487 <B>ECC error clear</B>
9488 </TD>
9489 </TR>
9490 <TR valign="top">
9491 <TD width=15% BGCOLOR=#FBF5EF>
9492 <A href="#CHE_CORR_ECC_LOG_REG_OFFSET">
9493 CHE_CORR_ECC_LOG_REG_OFFSET
9494 </A>
9495 </TD>
9496 <TD width=15% BGCOLOR=#FBF5EF>
9497 <B>0XF80060C8</B>
9498 </TD>
9499 <TD width=10% BGCOLOR=#FBF5EF>
9500 <B>32</B>
9501 </TD>
9502 <TD width=10% BGCOLOR=#FBF5EF>
9503 <B>RW</B>
9504 </TD>
9505 <TD width=15% BGCOLOR=#FBF5EF>
9506 <B>0x000000</B>
9507 </TD>
9508 <TD width=35% BGCOLOR=#FBF5EF>
9509 <B>ECC error correction</B>
9510 </TD>
9511 </TR>
9512 <TR valign="top">
9513 <TD width=15% BGCOLOR=#FBF5EF>
9514 <A href="#CHE_UNCORR_ECC_LOG_REG_OFFSET">
9515 CHE_UNCORR_ECC_LOG_REG_OFFSET
9516 </A>
9517 </TD>
9518 <TD width=15% BGCOLOR=#FBF5EF>
9519 <B>0XF80060DC</B>
9520 </TD>
9521 <TD width=10% BGCOLOR=#FBF5EF>
9522 <B>32</B>
9523 </TD>
9524 <TD width=10% BGCOLOR=#FBF5EF>
9525 <B>RW</B>
9526 </TD>
9527 <TD width=15% BGCOLOR=#FBF5EF>
9528 <B>0x000000</B>
9529 </TD>
9530 <TD width=35% BGCOLOR=#FBF5EF>
9531 <B>ECC unrecoverable error status</B>
9532 </TD>
9533 </TR>
9534 <TR valign="top">
9535 <TD width=15% BGCOLOR=#FBF5EF>
9536 <A href="#CHE_ECC_STATS_REG_OFFSET">
9537 CHE_ECC_STATS_REG_OFFSET
9538 </A>
9539 </TD>
9540 <TD width=15% BGCOLOR=#FBF5EF>
9541 <B>0XF80060F0</B>
9542 </TD>
9543 <TD width=10% BGCOLOR=#FBF5EF>
9544 <B>32</B>
9545 </TD>
9546 <TD width=10% BGCOLOR=#FBF5EF>
9547 <B>RW</B>
9548 </TD>
9549 <TD width=15% BGCOLOR=#FBF5EF>
9550 <B>0x000000</B>
9551 </TD>
9552 <TD width=35% BGCOLOR=#FBF5EF>
9553 <B>ECC error count</B>
9554 </TD>
9555 </TR>
9556 <TR valign="top">
9557 <TD width=15% BGCOLOR=#FBF5EF>
9558 <A href="#ECC_scrub">
9559 ECC_scrub
9560 </A>
9561 </TD>
9562 <TD width=15% BGCOLOR=#FBF5EF>
9563 <B>0XF80060F4</B>
9564 </TD>
9565 <TD width=10% BGCOLOR=#FBF5EF>
9566 <B>32</B>
9567 </TD>
9568 <TD width=10% BGCOLOR=#FBF5EF>
9569 <B>RW</B>
9570 </TD>
9571 <TD width=15% BGCOLOR=#FBF5EF>
9572 <B>0x000000</B>
9573 </TD>
9574 <TD width=35% BGCOLOR=#FBF5EF>
9575 <B>ECC mode/scrub</B>
9576 </TD>
9577 </TR>
9578 <TR valign="top">
9579 <TD width=15% BGCOLOR=#FBF5EF>
9580 <A href="#phy_rcvr_enable">
9581 phy_rcvr_enable
9582 </A>
9583 </TD>
9584 <TD width=15% BGCOLOR=#FBF5EF>
9585 <B>0XF8006114</B>
9586 </TD>
9587 <TD width=10% BGCOLOR=#FBF5EF>
9588 <B>32</B>
9589 </TD>
9590 <TD width=10% BGCOLOR=#FBF5EF>
9591 <B>RW</B>
9592 </TD>
9593 <TD width=15% BGCOLOR=#FBF5EF>
9594 <B>0x000000</B>
9595 </TD>
9596 <TD width=35% BGCOLOR=#FBF5EF>
9597 <B>Phy receiver enable register</B>
9598 </TD>
9599 </TR>
9600 <TR valign="top">
9601 <TD width=15% BGCOLOR=#FBF5EF>
9602 <A href="#PHY_Config">
9603 PHY_Config
9604 </A>
9605 </TD>
9606 <TD width=15% BGCOLOR=#FBF5EF>
9607 <B>0XF8006118</B>
9608 </TD>
9609 <TD width=10% BGCOLOR=#FBF5EF>
9610 <B>32</B>
9611 </TD>
9612 <TD width=10% BGCOLOR=#FBF5EF>
9613 <B>RW</B>
9614 </TD>
9615 <TD width=15% BGCOLOR=#FBF5EF>
9616 <B>0x000000</B>
9617 </TD>
9618 <TD width=35% BGCOLOR=#FBF5EF>
9619 <B>PHY configuration register for data slice 0.</B>
9620 </TD>
9621 </TR>
9622 <TR valign="top">
9623 <TD width=15% BGCOLOR=#FBF5EF>
9624 <A href="#PHY_Config">
9625 PHY_Config
9626 </A>
9627 </TD>
9628 <TD width=15% BGCOLOR=#FBF5EF>
9629 <B>0XF800611C</B>
9630 </TD>
9631 <TD width=10% BGCOLOR=#FBF5EF>
9632 <B>32</B>
9633 </TD>
9634 <TD width=10% BGCOLOR=#FBF5EF>
9635 <B>RW</B>
9636 </TD>
9637 <TD width=15% BGCOLOR=#FBF5EF>
9638 <B>0x000000</B>
9639 </TD>
9640 <TD width=35% BGCOLOR=#FBF5EF>
9641 <B>PHY configuration register for data slice 0.</B>
9642 </TD>
9643 </TR>
9644 <TR valign="top">
9645 <TD width=15% BGCOLOR=#FBF5EF>
9646 <A href="#PHY_Config">
9647 PHY_Config
9648 </A>
9649 </TD>
9650 <TD width=15% BGCOLOR=#FBF5EF>
9651 <B>0XF8006120</B>
9652 </TD>
9653 <TD width=10% BGCOLOR=#FBF5EF>
9654 <B>32</B>
9655 </TD>
9656 <TD width=10% BGCOLOR=#FBF5EF>
9657 <B>RW</B>
9658 </TD>
9659 <TD width=15% BGCOLOR=#FBF5EF>
9660 <B>0x000000</B>
9661 </TD>
9662 <TD width=35% BGCOLOR=#FBF5EF>
9663 <B>PHY configuration register for data slice 0.</B>
9664 </TD>
9665 </TR>
9666 <TR valign="top">
9667 <TD width=15% BGCOLOR=#FBF5EF>
9668 <A href="#PHY_Config">
9669 PHY_Config
9670 </A>
9671 </TD>
9672 <TD width=15% BGCOLOR=#FBF5EF>
9673 <B>0XF8006124</B>
9674 </TD>
9675 <TD width=10% BGCOLOR=#FBF5EF>
9676 <B>32</B>
9677 </TD>
9678 <TD width=10% BGCOLOR=#FBF5EF>
9679 <B>RW</B>
9680 </TD>
9681 <TD width=15% BGCOLOR=#FBF5EF>
9682 <B>0x000000</B>
9683 </TD>
9684 <TD width=35% BGCOLOR=#FBF5EF>
9685 <B>PHY configuration register for data slice 0.</B>
9686 </TD>
9687 </TR>
9688 <TR valign="top">
9689 <TD width=15% BGCOLOR=#FBF5EF>
9690 <A href="#phy_init_ratio">
9691 phy_init_ratio
9692 </A>
9693 </TD>
9694 <TD width=15% BGCOLOR=#FBF5EF>
9695 <B>0XF800612C</B>
9696 </TD>
9697 <TD width=10% BGCOLOR=#FBF5EF>
9698 <B>32</B>
9699 </TD>
9700 <TD width=10% BGCOLOR=#FBF5EF>
9701 <B>RW</B>
9702 </TD>
9703 <TD width=15% BGCOLOR=#FBF5EF>
9704 <B>0x000000</B>
9705 </TD>
9706 <TD width=35% BGCOLOR=#FBF5EF>
9707 <B>PHY init ratio register for data slice 0.</B>
9708 </TD>
9709 </TR>
9710 <TR valign="top">
9711 <TD width=15% BGCOLOR=#FBF5EF>
9712 <A href="#phy_init_ratio">
9713 phy_init_ratio
9714 </A>
9715 </TD>
9716 <TD width=15% BGCOLOR=#FBF5EF>
9717 <B>0XF8006130</B>
9718 </TD>
9719 <TD width=10% BGCOLOR=#FBF5EF>
9720 <B>32</B>
9721 </TD>
9722 <TD width=10% BGCOLOR=#FBF5EF>
9723 <B>RW</B>
9724 </TD>
9725 <TD width=15% BGCOLOR=#FBF5EF>
9726 <B>0x000000</B>
9727 </TD>
9728 <TD width=35% BGCOLOR=#FBF5EF>
9729 <B>PHY init ratio register for data slice 0.</B>
9730 </TD>
9731 </TR>
9732 <TR valign="top">
9733 <TD width=15% BGCOLOR=#FBF5EF>
9734 <A href="#phy_init_ratio">
9735 phy_init_ratio
9736 </A>
9737 </TD>
9738 <TD width=15% BGCOLOR=#FBF5EF>
9739 <B>0XF8006134</B>
9740 </TD>
9741 <TD width=10% BGCOLOR=#FBF5EF>
9742 <B>32</B>
9743 </TD>
9744 <TD width=10% BGCOLOR=#FBF5EF>
9745 <B>RW</B>
9746 </TD>
9747 <TD width=15% BGCOLOR=#FBF5EF>
9748 <B>0x000000</B>
9749 </TD>
9750 <TD width=35% BGCOLOR=#FBF5EF>
9751 <B>PHY init ratio register for data slice 0.</B>
9752 </TD>
9753 </TR>
9754 <TR valign="top">
9755 <TD width=15% BGCOLOR=#FBF5EF>
9756 <A href="#phy_init_ratio">
9757 phy_init_ratio
9758 </A>
9759 </TD>
9760 <TD width=15% BGCOLOR=#FBF5EF>
9761 <B>0XF8006138</B>
9762 </TD>
9763 <TD width=10% BGCOLOR=#FBF5EF>
9764 <B>32</B>
9765 </TD>
9766 <TD width=10% BGCOLOR=#FBF5EF>
9767 <B>RW</B>
9768 </TD>
9769 <TD width=15% BGCOLOR=#FBF5EF>
9770 <B>0x000000</B>
9771 </TD>
9772 <TD width=35% BGCOLOR=#FBF5EF>
9773 <B>PHY init ratio register for data slice 0.</B>
9774 </TD>
9775 </TR>
9776 <TR valign="top">
9777 <TD width=15% BGCOLOR=#FBF5EF>
9778 <A href="#phy_rd_dqs_cfg">
9779 phy_rd_dqs_cfg
9780 </A>
9781 </TD>
9782 <TD width=15% BGCOLOR=#FBF5EF>
9783 <B>0XF8006140</B>
9784 </TD>
9785 <TD width=10% BGCOLOR=#FBF5EF>
9786 <B>32</B>
9787 </TD>
9788 <TD width=10% BGCOLOR=#FBF5EF>
9789 <B>RW</B>
9790 </TD>
9791 <TD width=15% BGCOLOR=#FBF5EF>
9792 <B>0x000000</B>
9793 </TD>
9794 <TD width=35% BGCOLOR=#FBF5EF>
9795 <B>PHY read DQS configuration register for data slice 0.</B>
9796 </TD>
9797 </TR>
9798 <TR valign="top">
9799 <TD width=15% BGCOLOR=#FBF5EF>
9800 <A href="#phy_rd_dqs_cfg">
9801 phy_rd_dqs_cfg
9802 </A>
9803 </TD>
9804 <TD width=15% BGCOLOR=#FBF5EF>
9805 <B>0XF8006144</B>
9806 </TD>
9807 <TD width=10% BGCOLOR=#FBF5EF>
9808 <B>32</B>
9809 </TD>
9810 <TD width=10% BGCOLOR=#FBF5EF>
9811 <B>RW</B>
9812 </TD>
9813 <TD width=15% BGCOLOR=#FBF5EF>
9814 <B>0x000000</B>
9815 </TD>
9816 <TD width=35% BGCOLOR=#FBF5EF>
9817 <B>PHY read DQS configuration register for data slice 0.</B>
9818 </TD>
9819 </TR>
9820 <TR valign="top">
9821 <TD width=15% BGCOLOR=#FBF5EF>
9822 <A href="#phy_rd_dqs_cfg">
9823 phy_rd_dqs_cfg
9824 </A>
9825 </TD>
9826 <TD width=15% BGCOLOR=#FBF5EF>
9827 <B>0XF8006148</B>
9828 </TD>
9829 <TD width=10% BGCOLOR=#FBF5EF>
9830 <B>32</B>
9831 </TD>
9832 <TD width=10% BGCOLOR=#FBF5EF>
9833 <B>RW</B>
9834 </TD>
9835 <TD width=15% BGCOLOR=#FBF5EF>
9836 <B>0x000000</B>
9837 </TD>
9838 <TD width=35% BGCOLOR=#FBF5EF>
9839 <B>PHY read DQS configuration register for data slice 0.</B>
9840 </TD>
9841 </TR>
9842 <TR valign="top">
9843 <TD width=15% BGCOLOR=#FBF5EF>
9844 <A href="#phy_rd_dqs_cfg">
9845 phy_rd_dqs_cfg
9846 </A>
9847 </TD>
9848 <TD width=15% BGCOLOR=#FBF5EF>
9849 <B>0XF800614C</B>
9850 </TD>
9851 <TD width=10% BGCOLOR=#FBF5EF>
9852 <B>32</B>
9853 </TD>
9854 <TD width=10% BGCOLOR=#FBF5EF>
9855 <B>RW</B>
9856 </TD>
9857 <TD width=15% BGCOLOR=#FBF5EF>
9858 <B>0x000000</B>
9859 </TD>
9860 <TD width=35% BGCOLOR=#FBF5EF>
9861 <B>PHY read DQS configuration register for data slice 0.</B>
9862 </TD>
9863 </TR>
9864 <TR valign="top">
9865 <TD width=15% BGCOLOR=#FBF5EF>
9866 <A href="#phy_wr_dqs_cfg">
9867 phy_wr_dqs_cfg
9868 </A>
9869 </TD>
9870 <TD width=15% BGCOLOR=#FBF5EF>
9871 <B>0XF8006154</B>
9872 </TD>
9873 <TD width=10% BGCOLOR=#FBF5EF>
9874 <B>32</B>
9875 </TD>
9876 <TD width=10% BGCOLOR=#FBF5EF>
9877 <B>RW</B>
9878 </TD>
9879 <TD width=15% BGCOLOR=#FBF5EF>
9880 <B>0x000000</B>
9881 </TD>
9882 <TD width=35% BGCOLOR=#FBF5EF>
9883 <B>PHY write DQS configuration register for data slice 0.</B>
9884 </TD>
9885 </TR>
9886 <TR valign="top">
9887 <TD width=15% BGCOLOR=#FBF5EF>
9888 <A href="#phy_wr_dqs_cfg">
9889 phy_wr_dqs_cfg
9890 </A>
9891 </TD>
9892 <TD width=15% BGCOLOR=#FBF5EF>
9893 <B>0XF8006158</B>
9894 </TD>
9895 <TD width=10% BGCOLOR=#FBF5EF>
9896 <B>32</B>
9897 </TD>
9898 <TD width=10% BGCOLOR=#FBF5EF>
9899 <B>RW</B>
9900 </TD>
9901 <TD width=15% BGCOLOR=#FBF5EF>
9902 <B>0x000000</B>
9903 </TD>
9904 <TD width=35% BGCOLOR=#FBF5EF>
9905 <B>PHY write DQS configuration register for data slice 0.</B>
9906 </TD>
9907 </TR>
9908 <TR valign="top">
9909 <TD width=15% BGCOLOR=#FBF5EF>
9910 <A href="#phy_wr_dqs_cfg">
9911 phy_wr_dqs_cfg
9912 </A>
9913 </TD>
9914 <TD width=15% BGCOLOR=#FBF5EF>
9915 <B>0XF800615C</B>
9916 </TD>
9917 <TD width=10% BGCOLOR=#FBF5EF>
9918 <B>32</B>
9919 </TD>
9920 <TD width=10% BGCOLOR=#FBF5EF>
9921 <B>RW</B>
9922 </TD>
9923 <TD width=15% BGCOLOR=#FBF5EF>
9924 <B>0x000000</B>
9925 </TD>
9926 <TD width=35% BGCOLOR=#FBF5EF>
9927 <B>PHY write DQS configuration register for data slice 0.</B>
9928 </TD>
9929 </TR>
9930 <TR valign="top">
9931 <TD width=15% BGCOLOR=#FBF5EF>
9932 <A href="#phy_wr_dqs_cfg">
9933 phy_wr_dqs_cfg
9934 </A>
9935 </TD>
9936 <TD width=15% BGCOLOR=#FBF5EF>
9937 <B>0XF8006160</B>
9938 </TD>
9939 <TD width=10% BGCOLOR=#FBF5EF>
9940 <B>32</B>
9941 </TD>
9942 <TD width=10% BGCOLOR=#FBF5EF>
9943 <B>RW</B>
9944 </TD>
9945 <TD width=15% BGCOLOR=#FBF5EF>
9946 <B>0x000000</B>
9947 </TD>
9948 <TD width=35% BGCOLOR=#FBF5EF>
9949 <B>PHY write DQS configuration register for data slice 0.</B>
9950 </TD>
9951 </TR>
9952 <TR valign="top">
9953 <TD width=15% BGCOLOR=#FBF5EF>
9954 <A href="#phy_we_cfg">
9955 phy_we_cfg
9956 </A>
9957 </TD>
9958 <TD width=15% BGCOLOR=#FBF5EF>
9959 <B>0XF8006168</B>
9960 </TD>
9961 <TD width=10% BGCOLOR=#FBF5EF>
9962 <B>32</B>
9963 </TD>
9964 <TD width=10% BGCOLOR=#FBF5EF>
9965 <B>RW</B>
9966 </TD>
9967 <TD width=15% BGCOLOR=#FBF5EF>
9968 <B>0x000000</B>
9969 </TD>
9970 <TD width=35% BGCOLOR=#FBF5EF>
9971 <B>PHY FIFO write enable configuration for data slice 0.</B>
9972 </TD>
9973 </TR>
9974 <TR valign="top">
9975 <TD width=15% BGCOLOR=#FBF5EF>
9976 <A href="#phy_we_cfg">
9977 phy_we_cfg
9978 </A>
9979 </TD>
9980 <TD width=15% BGCOLOR=#FBF5EF>
9981 <B>0XF800616C</B>
9982 </TD>
9983 <TD width=10% BGCOLOR=#FBF5EF>
9984 <B>32</B>
9985 </TD>
9986 <TD width=10% BGCOLOR=#FBF5EF>
9987 <B>RW</B>
9988 </TD>
9989 <TD width=15% BGCOLOR=#FBF5EF>
9990 <B>0x000000</B>
9991 </TD>
9992 <TD width=35% BGCOLOR=#FBF5EF>
9993 <B>PHY FIFO write enable configuration for data slice 0.</B>
9994 </TD>
9995 </TR>
9996 <TR valign="top">
9997 <TD width=15% BGCOLOR=#FBF5EF>
9998 <A href="#phy_we_cfg">
9999 phy_we_cfg
10000 </A>
10001 </TD>
10002 <TD width=15% BGCOLOR=#FBF5EF>
10003 <B>0XF8006170</B>
10004 </TD>
10005 <TD width=10% BGCOLOR=#FBF5EF>
10006 <B>32</B>
10007 </TD>
10008 <TD width=10% BGCOLOR=#FBF5EF>
10009 <B>RW</B>
10010 </TD>
10011 <TD width=15% BGCOLOR=#FBF5EF>
10012 <B>0x000000</B>
10013 </TD>
10014 <TD width=35% BGCOLOR=#FBF5EF>
10015 <B>PHY FIFO write enable configuration for data slice 0.</B>
10016 </TD>
10017 </TR>
10018 <TR valign="top">
10019 <TD width=15% BGCOLOR=#FBF5EF>
10020 <A href="#phy_we_cfg">
10021 phy_we_cfg
10022 </A>
10023 </TD>
10024 <TD width=15% BGCOLOR=#FBF5EF>
10025 <B>0XF8006174</B>
10026 </TD>
10027 <TD width=10% BGCOLOR=#FBF5EF>
10028 <B>32</B>
10029 </TD>
10030 <TD width=10% BGCOLOR=#FBF5EF>
10031 <B>RW</B>
10032 </TD>
10033 <TD width=15% BGCOLOR=#FBF5EF>
10034 <B>0x000000</B>
10035 </TD>
10036 <TD width=35% BGCOLOR=#FBF5EF>
10037 <B>PHY FIFO write enable configuration for data slice 0.</B>
10038 </TD>
10039 </TR>
10040 <TR valign="top">
10041 <TD width=15% BGCOLOR=#FBF5EF>
10042 <A href="#wr_data_slv">
10043 wr_data_slv
10044 </A>
10045 </TD>
10046 <TD width=15% BGCOLOR=#FBF5EF>
10047 <B>0XF800617C</B>
10048 </TD>
10049 <TD width=10% BGCOLOR=#FBF5EF>
10050 <B>32</B>
10051 </TD>
10052 <TD width=10% BGCOLOR=#FBF5EF>
10053 <B>RW</B>
10054 </TD>
10055 <TD width=15% BGCOLOR=#FBF5EF>
10056 <B>0x000000</B>
10057 </TD>
10058 <TD width=35% BGCOLOR=#FBF5EF>
10059 <B>PHY write data slave ratio config for data slice 0.</B>
10060 </TD>
10061 </TR>
10062 <TR valign="top">
10063 <TD width=15% BGCOLOR=#FBF5EF>
10064 <A href="#wr_data_slv">
10065 wr_data_slv
10066 </A>
10067 </TD>
10068 <TD width=15% BGCOLOR=#FBF5EF>
10069 <B>0XF8006180</B>
10070 </TD>
10071 <TD width=10% BGCOLOR=#FBF5EF>
10072 <B>32</B>
10073 </TD>
10074 <TD width=10% BGCOLOR=#FBF5EF>
10075 <B>RW</B>
10076 </TD>
10077 <TD width=15% BGCOLOR=#FBF5EF>
10078 <B>0x000000</B>
10079 </TD>
10080 <TD width=35% BGCOLOR=#FBF5EF>
10081 <B>PHY write data slave ratio config for data slice 0.</B>
10082 </TD>
10083 </TR>
10084 <TR valign="top">
10085 <TD width=15% BGCOLOR=#FBF5EF>
10086 <A href="#wr_data_slv">
10087 wr_data_slv
10088 </A>
10089 </TD>
10090 <TD width=15% BGCOLOR=#FBF5EF>
10091 <B>0XF8006184</B>
10092 </TD>
10093 <TD width=10% BGCOLOR=#FBF5EF>
10094 <B>32</B>
10095 </TD>
10096 <TD width=10% BGCOLOR=#FBF5EF>
10097 <B>RW</B>
10098 </TD>
10099 <TD width=15% BGCOLOR=#FBF5EF>
10100 <B>0x000000</B>
10101 </TD>
10102 <TD width=35% BGCOLOR=#FBF5EF>
10103 <B>PHY write data slave ratio config for data slice 0.</B>
10104 </TD>
10105 </TR>
10106 <TR valign="top">
10107 <TD width=15% BGCOLOR=#FBF5EF>
10108 <A href="#wr_data_slv">
10109 wr_data_slv
10110 </A>
10111 </TD>
10112 <TD width=15% BGCOLOR=#FBF5EF>
10113 <B>0XF8006188</B>
10114 </TD>
10115 <TD width=10% BGCOLOR=#FBF5EF>
10116 <B>32</B>
10117 </TD>
10118 <TD width=10% BGCOLOR=#FBF5EF>
10119 <B>RW</B>
10120 </TD>
10121 <TD width=15% BGCOLOR=#FBF5EF>
10122 <B>0x000000</B>
10123 </TD>
10124 <TD width=35% BGCOLOR=#FBF5EF>
10125 <B>PHY write data slave ratio config for data slice 0.</B>
10126 </TD>
10127 </TR>
10128 <TR valign="top">
10129 <TD width=15% BGCOLOR=#FBF5EF>
10130 <A href="#reg_64">
10131 reg_64
10132 </A>
10133 </TD>
10134 <TD width=15% BGCOLOR=#FBF5EF>
10135 <B>0XF8006190</B>
10136 </TD>
10137 <TD width=10% BGCOLOR=#FBF5EF>
10138 <B>32</B>
10139 </TD>
10140 <TD width=10% BGCOLOR=#FBF5EF>
10141 <B>RW</B>
10142 </TD>
10143 <TD width=15% BGCOLOR=#FBF5EF>
10144 <B>0x000000</B>
10145 </TD>
10146 <TD width=35% BGCOLOR=#FBF5EF>
10147 <B>Training control 2</B>
10148 </TD>
10149 </TR>
10150 <TR valign="top">
10151 <TD width=15% BGCOLOR=#FBF5EF>
10152 <A href="#reg_65">
10153 reg_65
10154 </A>
10155 </TD>
10156 <TD width=15% BGCOLOR=#FBF5EF>
10157 <B>0XF8006194</B>
10158 </TD>
10159 <TD width=10% BGCOLOR=#FBF5EF>
10160 <B>32</B>
10161 </TD>
10162 <TD width=10% BGCOLOR=#FBF5EF>
10163 <B>RW</B>
10164 </TD>
10165 <TD width=15% BGCOLOR=#FBF5EF>
10166 <B>0x000000</B>
10167 </TD>
10168 <TD width=35% BGCOLOR=#FBF5EF>
10169 <B>Training control 3</B>
10170 </TD>
10171 </TR>
10172 <TR valign="top">
10173 <TD width=15% BGCOLOR=#FBF5EF>
10174 <A href="#page_mask">
10175 page_mask
10176 </A>
10177 </TD>
10178 <TD width=15% BGCOLOR=#FBF5EF>
10179 <B>0XF8006204</B>
10180 </TD>
10181 <TD width=10% BGCOLOR=#FBF5EF>
10182 <B>32</B>
10183 </TD>
10184 <TD width=10% BGCOLOR=#FBF5EF>
10185 <B>RW</B>
10186 </TD>
10187 <TD width=15% BGCOLOR=#FBF5EF>
10188 <B>0x000000</B>
10189 </TD>
10190 <TD width=35% BGCOLOR=#FBF5EF>
10191 <B>Page mask</B>
10192 </TD>
10193 </TR>
10194 <TR valign="top">
10195 <TD width=15% BGCOLOR=#FBF5EF>
10196 <A href="#axi_priority_wr_port">
10197 axi_priority_wr_port
10198 </A>
10199 </TD>
10200 <TD width=15% BGCOLOR=#FBF5EF>
10201 <B>0XF8006208</B>
10202 </TD>
10203 <TD width=10% BGCOLOR=#FBF5EF>
10204 <B>32</B>
10205 </TD>
10206 <TD width=10% BGCOLOR=#FBF5EF>
10207 <B>RW</B>
10208 </TD>
10209 <TD width=15% BGCOLOR=#FBF5EF>
10210 <B>0x000000</B>
10211 </TD>
10212 <TD width=35% BGCOLOR=#FBF5EF>
10213 <B>AXI Priority control for write port 0.</B>
10214 </TD>
10215 </TR>
10216 <TR valign="top">
10217 <TD width=15% BGCOLOR=#FBF5EF>
10218 <A href="#axi_priority_wr_port">
10219 axi_priority_wr_port
10220 </A>
10221 </TD>
10222 <TD width=15% BGCOLOR=#FBF5EF>
10223 <B>0XF800620C</B>
10224 </TD>
10225 <TD width=10% BGCOLOR=#FBF5EF>
10226 <B>32</B>
10227 </TD>
10228 <TD width=10% BGCOLOR=#FBF5EF>
10229 <B>RW</B>
10230 </TD>
10231 <TD width=15% BGCOLOR=#FBF5EF>
10232 <B>0x000000</B>
10233 </TD>
10234 <TD width=35% BGCOLOR=#FBF5EF>
10235 <B>AXI Priority control for write port 0.</B>
10236 </TD>
10237 </TR>
10238 <TR valign="top">
10239 <TD width=15% BGCOLOR=#FBF5EF>
10240 <A href="#axi_priority_wr_port">
10241 axi_priority_wr_port
10242 </A>
10243 </TD>
10244 <TD width=15% BGCOLOR=#FBF5EF>
10245 <B>0XF8006210</B>
10246 </TD>
10247 <TD width=10% BGCOLOR=#FBF5EF>
10248 <B>32</B>
10249 </TD>
10250 <TD width=10% BGCOLOR=#FBF5EF>
10251 <B>RW</B>
10252 </TD>
10253 <TD width=15% BGCOLOR=#FBF5EF>
10254 <B>0x000000</B>
10255 </TD>
10256 <TD width=35% BGCOLOR=#FBF5EF>
10257 <B>AXI Priority control for write port 0.</B>
10258 </TD>
10259 </TR>
10260 <TR valign="top">
10261 <TD width=15% BGCOLOR=#FBF5EF>
10262 <A href="#axi_priority_wr_port">
10263 axi_priority_wr_port
10264 </A>
10265 </TD>
10266 <TD width=15% BGCOLOR=#FBF5EF>
10267 <B>0XF8006214</B>
10268 </TD>
10269 <TD width=10% BGCOLOR=#FBF5EF>
10270 <B>32</B>
10271 </TD>
10272 <TD width=10% BGCOLOR=#FBF5EF>
10273 <B>RW</B>
10274 </TD>
10275 <TD width=15% BGCOLOR=#FBF5EF>
10276 <B>0x000000</B>
10277 </TD>
10278 <TD width=35% BGCOLOR=#FBF5EF>
10279 <B>AXI Priority control for write port 0.</B>
10280 </TD>
10281 </TR>
10282 <TR valign="top">
10283 <TD width=15% BGCOLOR=#FBF5EF>
10284 <A href="#axi_priority_rd_port">
10285 axi_priority_rd_port
10286 </A>
10287 </TD>
10288 <TD width=15% BGCOLOR=#FBF5EF>
10289 <B>0XF8006218</B>
10290 </TD>
10291 <TD width=10% BGCOLOR=#FBF5EF>
10292 <B>32</B>
10293 </TD>
10294 <TD width=10% BGCOLOR=#FBF5EF>
10295 <B>RW</B>
10296 </TD>
10297 <TD width=15% BGCOLOR=#FBF5EF>
10298 <B>0x000000</B>
10299 </TD>
10300 <TD width=35% BGCOLOR=#FBF5EF>
10301 <B>AXI Priority control for read port 0.</B>
10302 </TD>
10303 </TR>
10304 <TR valign="top">
10305 <TD width=15% BGCOLOR=#FBF5EF>
10306 <A href="#axi_priority_rd_port">
10307 axi_priority_rd_port
10308 </A>
10309 </TD>
10310 <TD width=15% BGCOLOR=#FBF5EF>
10311 <B>0XF800621C</B>
10312 </TD>
10313 <TD width=10% BGCOLOR=#FBF5EF>
10314 <B>32</B>
10315 </TD>
10316 <TD width=10% BGCOLOR=#FBF5EF>
10317 <B>RW</B>
10318 </TD>
10319 <TD width=15% BGCOLOR=#FBF5EF>
10320 <B>0x000000</B>
10321 </TD>
10322 <TD width=35% BGCOLOR=#FBF5EF>
10323 <B>AXI Priority control for read port 0.</B>
10324 </TD>
10325 </TR>
10326 <TR valign="top">
10327 <TD width=15% BGCOLOR=#FBF5EF>
10328 <A href="#axi_priority_rd_port">
10329 axi_priority_rd_port
10330 </A>
10331 </TD>
10332 <TD width=15% BGCOLOR=#FBF5EF>
10333 <B>0XF8006220</B>
10334 </TD>
10335 <TD width=10% BGCOLOR=#FBF5EF>
10336 <B>32</B>
10337 </TD>
10338 <TD width=10% BGCOLOR=#FBF5EF>
10339 <B>RW</B>
10340 </TD>
10341 <TD width=15% BGCOLOR=#FBF5EF>
10342 <B>0x000000</B>
10343 </TD>
10344 <TD width=35% BGCOLOR=#FBF5EF>
10345 <B>AXI Priority control for read port 0.</B>
10346 </TD>
10347 </TR>
10348 <TR valign="top">
10349 <TD width=15% BGCOLOR=#FBF5EF>
10350 <A href="#axi_priority_rd_port">
10351 axi_priority_rd_port
10352 </A>
10353 </TD>
10354 <TD width=15% BGCOLOR=#FBF5EF>
10355 <B>0XF8006224</B>
10356 </TD>
10357 <TD width=10% BGCOLOR=#FBF5EF>
10358 <B>32</B>
10359 </TD>
10360 <TD width=10% BGCOLOR=#FBF5EF>
10361 <B>RW</B>
10362 </TD>
10363 <TD width=15% BGCOLOR=#FBF5EF>
10364 <B>0x000000</B>
10365 </TD>
10366 <TD width=35% BGCOLOR=#FBF5EF>
10367 <B>AXI Priority control for read port 0.</B>
10368 </TD>
10369 </TR>
10370 <TR valign="top">
10371 <TD width=15% BGCOLOR=#FBF5EF>
10372 <A href="#lpddr_ctrl0">
10373 lpddr_ctrl0
10374 </A>
10375 </TD>
10376 <TD width=15% BGCOLOR=#FBF5EF>
10377 <B>0XF80062A8</B>
10378 </TD>
10379 <TD width=10% BGCOLOR=#FBF5EF>
10380 <B>32</B>
10381 </TD>
10382 <TD width=10% BGCOLOR=#FBF5EF>
10383 <B>RW</B>
10384 </TD>
10385 <TD width=15% BGCOLOR=#FBF5EF>
10386 <B>0x000000</B>
10387 </TD>
10388 <TD width=35% BGCOLOR=#FBF5EF>
10389 <B>LPDDR2 Control 0</B>
10390 </TD>
10391 </TR>
10392 <TR valign="top">
10393 <TD width=15% BGCOLOR=#FBF5EF>
10394 <A href="#lpddr_ctrl1">
10395 lpddr_ctrl1
10396 </A>
10397 </TD>
10398 <TD width=15% BGCOLOR=#FBF5EF>
10399 <B>0XF80062AC</B>
10400 </TD>
10401 <TD width=10% BGCOLOR=#FBF5EF>
10402 <B>32</B>
10403 </TD>
10404 <TD width=10% BGCOLOR=#FBF5EF>
10405 <B>RW</B>
10406 </TD>
10407 <TD width=15% BGCOLOR=#FBF5EF>
10408 <B>0x000000</B>
10409 </TD>
10410 <TD width=35% BGCOLOR=#FBF5EF>
10411 <B>LPDDR2 Control 1</B>
10412 </TD>
10413 </TR>
10414 <TR valign="top">
10415 <TD width=15% BGCOLOR=#FBF5EF>
10416 <A href="#lpddr_ctrl2">
10417 lpddr_ctrl2
10418 </A>
10419 </TD>
10420 <TD width=15% BGCOLOR=#FBF5EF>
10421 <B>0XF80062B0</B>
10422 </TD>
10423 <TD width=10% BGCOLOR=#FBF5EF>
10424 <B>32</B>
10425 </TD>
10426 <TD width=10% BGCOLOR=#FBF5EF>
10427 <B>RW</B>
10428 </TD>
10429 <TD width=15% BGCOLOR=#FBF5EF>
10430 <B>0x000000</B>
10431 </TD>
10432 <TD width=35% BGCOLOR=#FBF5EF>
10433 <B>LPDDR2 Control 2</B>
10434 </TD>
10435 </TR>
10436 <TR valign="top">
10437 <TD width=15% BGCOLOR=#FBF5EF>
10438 <A href="#lpddr_ctrl3">
10439 lpddr_ctrl3
10440 </A>
10441 </TD>
10442 <TD width=15% BGCOLOR=#FBF5EF>
10443 <B>0XF80062B4</B>
10444 </TD>
10445 <TD width=10% BGCOLOR=#FBF5EF>
10446 <B>32</B>
10447 </TD>
10448 <TD width=10% BGCOLOR=#FBF5EF>
10449 <B>RW</B>
10450 </TD>
10451 <TD width=15% BGCOLOR=#FBF5EF>
10452 <B>0x000000</B>
10453 </TD>
10454 <TD width=35% BGCOLOR=#FBF5EF>
10455 <B>LPDDR2 Control 3</B>
10456 </TD>
10457 </TR>
10458 <TR valign="top">
10459 <TD width=15% BGCOLOR=#FBF5EF>
10460 <A href="#ddrc_ctrl">
10461 ddrc_ctrl
10462 </A>
10463 </TD>
10464 <TD width=15% BGCOLOR=#FBF5EF>
10465 <B>0XF8006000</B>
10466 </TD>
10467 <TD width=10% BGCOLOR=#FBF5EF>
10468 <B>32</B>
10469 </TD>
10470 <TD width=10% BGCOLOR=#FBF5EF>
10471 <B>RW</B>
10472 </TD>
10473 <TD width=15% BGCOLOR=#FBF5EF>
10474 <B>0x000000</B>
10475 </TD>
10476 <TD width=35% BGCOLOR=#FBF5EF>
10477 <B>DDRC Control</B>
10478 </TD>
10479 </TR>
10480 </TABLE>
10481 <P>
10482 <H2><a name="ps7_ddr_init_data_3_0">ps7_ddr_init_data_3_0</a></H2>
10483 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
10484 <TR valign="top">
10485 <TD width=15% BGCOLOR=#FFC0FF>
10486 <B>Register Name</B>
10487 </TD>
10488 <TD width=15% BGCOLOR=#FFC0FF>
10489 <B>Address</B>
10490 </TD>
10491 <TD width=10% BGCOLOR=#FFC0FF>
10492 <B>Width</B>
10493 </TD>
10494 <TD width=10% BGCOLOR=#FFC0FF>
10495 <B>Type</B>
10496 </TD>
10497 <TD width=15% BGCOLOR=#FFC0FF>
10498 <B>Reset Value</B>
10499 </TD>
10500 <TD width=35% BGCOLOR=#FFC0FF>
10501 <B>Description</B>
10502 </TD>
10503 </TR>
10504 <H1>DDR INITIALIZATION</H1>
10505 <H1>LOCK DDR</H1>
10506 <H2><a name="ddrc_ctrl">Register (<A href=#mod___slcr> slcr </A>)ddrc_ctrl</a></H2>
10507 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
10508 <TR valign="top">
10509 <TD width=15% BGCOLOR=#FFFF00>
10510 <B>Register Name</B>
10511 </TD>
10512 <TD width=15% BGCOLOR=#FFFF00>
10513 <B>Address</B>
10514 </TD>
10515 <TD width=10% BGCOLOR=#FFFF00>
10516 <B>Width</B>
10517 </TD>
10518 <TD width=10% BGCOLOR=#FFFF00>
10519 <B>Type</B>
10520 </TD>
10521 <TD width=15% BGCOLOR=#FFFF00>
10522 <B>Reset Value</B>
10523 </TD>
10524 <TD width=35% BGCOLOR=#FFFF00>
10525 <B>Description</B>
10526 </TD>
10527 </TR>
10528 <TR valign="top">
10529 <TD width=15% BGCOLOR=#FBF5EF>
10530 <B>ddrc_ctrl</B>
10531 </TD>
10532 <TD width=15% BGCOLOR=#FBF5EF>
10533 <B>0XF8006000</B>
10534 </TD>
10535 <TD width=10% BGCOLOR=#FBF5EF>
10536 <B>32</B>
10537 </TD>
10538 <TD width=10% BGCOLOR=#FBF5EF>
10539 <B>rw</B>
10540 </TD>
10541 <TD width=15% BGCOLOR=#FBF5EF>
10542 <B>0x00000000</B>
10543 </TD>
10544 <TD width=35% BGCOLOR=#FBF5EF>
10545 <B>--</B>
10546 </TD>
10547 </TR>
10548 </TABLE>
10549 <P>
10550 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
10551 <TR valign="top">
10552 <TD width=15% BGCOLOR=#C0FFC0>
10553 <B>Field Name</B>
10554 </TD>
10555 <TD width=15% BGCOLOR=#C0FFC0>
10556 <B>Bits</B>
10557 </TD>
10558 <TD width=10% BGCOLOR=#C0FFC0>
10559 <B>Mask</B>
10560 </TD>
10561 <TD width=10% BGCOLOR=#C0FFC0>
10562 <B>Value</B>
10563 </TD>
10564 <TD width=15% BGCOLOR=#C0FFC0>
10565 <B>Shifted Value</B>
10566 </TD>
10567 <TD width=35% BGCOLOR=#C0FFC0>
10568 <B>Description</B>
10569 </TD>
10570 </TR>
10571 <TR valign="top">
10572 <TD width=15% BGCOLOR=#FBF5EF>
10573 <B>reg_ddrc_soft_rstb</B>
10574 </TD>
10575 <TD width=15% BGCOLOR=#FBF5EF>
10576 <B>0:0</B>
10577 </TD>
10578 <TD width=10% BGCOLOR=#FBF5EF>
10579 <B>1</B>
10580 </TD>
10581 <TD width=10% BGCOLOR=#FBF5EF>
10582 <B>0</B>
10583 </TD>
10584 <TD width=15% BGCOLOR=#FBF5EF>
10585 <B>0</B>
10586 </TD>
10587 <TD width=35% BGCOLOR=#FBF5EF>
10588 <B>Active low soft reset. Update during normal operation. 0: Resets the controller 1: Takes the controller out of reset. Dynamic Bit Field. Note: Software changes DRAM controller register values only when the controller is in the reset state, except for bit fields that can be dymanically updated.</B>
10589 </TD>
10590 </TR>
10591 <TR valign="top">
10592 <TD width=15% BGCOLOR=#FBF5EF>
10593 <B>reg_ddrc_powerdown_en</B>
10594 </TD>
10595 <TD width=15% BGCOLOR=#FBF5EF>
10596 <B>1:1</B>
10597 </TD>
10598 <TD width=10% BGCOLOR=#FBF5EF>
10599 <B>2</B>
10600 </TD>
10601 <TD width=10% BGCOLOR=#FBF5EF>
10602 <B>0</B>
10603 </TD>
10604 <TD width=15% BGCOLOR=#FBF5EF>
10605 <B>0</B>
10606 </TD>
10607 <TD width=35% BGCOLOR=#FBF5EF>
10608 <B>Controller power down control. Update during normal operation. Enable the controller to powerdown after it becomes idle. Dynamic Bit Field. 0: disable 1: enable</B>
10609 </TD>
10610 </TR>
10611 <TR valign="top">
10612 <TD width=15% BGCOLOR=#FBF5EF>
10613 <B>reg_ddrc_data_bus_width</B>
10614 </TD>
10615 <TD width=15% BGCOLOR=#FBF5EF>
10616 <B>3:2</B>
10617 </TD>
10618 <TD width=10% BGCOLOR=#FBF5EF>
10619 <B>c</B>
10620 </TD>
10621 <TD width=10% BGCOLOR=#FBF5EF>
10622 <B>0</B>
10623 </TD>
10624 <TD width=15% BGCOLOR=#FBF5EF>
10625 <B>0</B>
10626 </TD>
10627 <TD width=35% BGCOLOR=#FBF5EF>
10628 <B>DDR bus width control 00: 32-bit 01: 16-bit 1x: reserved</B>
10629 </TD>
10630 </TR>
10631 <TR valign="top">
10632 <TD width=15% BGCOLOR=#FBF5EF>
10633 <B>reg_ddrc_burst8_refresh</B>
10634 </TD>
10635 <TD width=15% BGCOLOR=#FBF5EF>
10636 <B>6:4</B>
10637 </TD>
10638 <TD width=10% BGCOLOR=#FBF5EF>
10639 <B>70</B>
10640 </TD>
10641 <TD width=10% BGCOLOR=#FBF5EF>
10642 <B>0</B>
10643 </TD>
10644 <TD width=15% BGCOLOR=#FBF5EF>
10645 <B>0</B>
10646 </TD>
10647 <TD width=35% BGCOLOR=#FBF5EF>
10648 <B>Refresh timeout. Programmed value plus one will be the number of refresh timeouts that will be allowed to accumulate before traffic is blocked and the refreshes are forced to execute. Closing pages to perform a refresh is a one-time penalty that must be paid for each group of refreshes; therefore, performing refreshes in a burst reduces the per-refresh penalty of these page closings. Higher numbers for burst_of_N_refresh slightly increases utilization; lower numbers decreases the worst-case latency associated with refreshes. 0: single refresh 1: burst-of-2 ... 7: burst-of-8 refresh</B>
10649 </TD>
10650 </TR>
10651 <TR valign="top">
10652 <TD width=15% BGCOLOR=#FBF5EF>
10653 <B>reg_ddrc_rdwr_idle_gap</B>
10654 </TD>
10655 <TD width=15% BGCOLOR=#FBF5EF>
10656 <B>13:7</B>
10657 </TD>
10658 <TD width=10% BGCOLOR=#FBF5EF>
10659 <B>3f80</B>
10660 </TD>
10661 <TD width=10% BGCOLOR=#FBF5EF>
10662 <B>1</B>
10663 </TD>
10664 <TD width=15% BGCOLOR=#FBF5EF>
10665 <B>80</B>
10666 </TD>
10667 <TD width=35% BGCOLOR=#FBF5EF>
10668 <B>When the preferred transaction store is empty for this many clock cycles, switch to the alternate transaction store if it is non-empty. The read transaction store (both high and low priority) is the default preferred transaction store and the write transaction store is the alternate store. When 'Prefer write over read' is set this is reversed.</B>
10669 </TD>
10670 </TR>
10671 <TR valign="top">
10672 <TD width=15% BGCOLOR=#FBF5EF>
10673 <B>reg_ddrc_dis_rd_bypass</B>
10674 </TD>
10675 <TD width=15% BGCOLOR=#FBF5EF>
10676 <B>14:14</B>
10677 </TD>
10678 <TD width=10% BGCOLOR=#FBF5EF>
10679 <B>4000</B>
10680 </TD>
10681 <TD width=10% BGCOLOR=#FBF5EF>
10682 <B>0</B>
10683 </TD>
10684 <TD width=15% BGCOLOR=#FBF5EF>
10685 <B>0</B>
10686 </TD>
10687 <TD width=35% BGCOLOR=#FBF5EF>
10688 <B>Only present in designs supporting read bypass. For Debug only. 0: Do not disable bypass path for high priority read page hits. 1: disable bypass path for high priority read page hits.</B>
10689 </TD>
10690 </TR>
10691 <TR valign="top">
10692 <TD width=15% BGCOLOR=#FBF5EF>
10693 <B>reg_ddrc_dis_act_bypass</B>
10694 </TD>
10695 <TD width=15% BGCOLOR=#FBF5EF>
10696 <B>15:15</B>
10697 </TD>
10698 <TD width=10% BGCOLOR=#FBF5EF>
10699 <B>8000</B>
10700 </TD>
10701 <TD width=10% BGCOLOR=#FBF5EF>
10702 <B>0</B>
10703 </TD>
10704 <TD width=15% BGCOLOR=#FBF5EF>
10705 <B>0</B>
10706 </TD>
10707 <TD width=35% BGCOLOR=#FBF5EF>
10708 <B>Only present in designs supporting activate bypass. For Debug only. 0: Do not disable bypass path for high priority read activates. 1: disable bypass path for high priority read activates.</B>
10709 </TD>
10710 </TR>
10711 <TR valign="top">
10712 <TD width=15% BGCOLOR=#FBF5EF>
10713 <B>reg_ddrc_dis_auto_refresh</B>
10714 </TD>
10715 <TD width=15% BGCOLOR=#FBF5EF>
10716 <B>16:16</B>
10717 </TD>
10718 <TD width=10% BGCOLOR=#FBF5EF>
10719 <B>10000</B>
10720 </TD>
10721 <TD width=10% BGCOLOR=#FBF5EF>
10722 <B>0</B>
10723 </TD>
10724 <TD width=15% BGCOLOR=#FBF5EF>
10725 <B>0</B>
10726 </TD>
10727 <TD width=35% BGCOLOR=#FBF5EF>
10728 <B>Disable auto-refresh. 0: do not disable auto-refresh. 1: disable auto-refresh. Dynamic Bit Field. Note: When this transitions from 0 to 1, any pending refreshes will be immediately scheduled by the controller.</B>
10729 </TD>
10730 </TR>
10731 <TR valign="top">
10732 <TD width=15% BGCOLOR=#C0C0C0>
10733 <B>ddrc_ctrl@0XF8006000</B>
10734 </TD>
10735 <TD width=15% BGCOLOR=#C0C0C0>
10736 <B>31:0</B>
10737 </TD>
10738 <TD width=10% BGCOLOR=#C0C0C0>
10739 <B>1ffff</B>
10740 </TD>
10741 <TD width=10% BGCOLOR=#C0C0C0>
10742 <B></B>
10743 </TD>
10744 <TD width=15% BGCOLOR=#C0C0C0>
10745 <B>80</B>
10746 </TD>
10747 <TD width=35% BGCOLOR=#C0C0C0>
10748 <B>DDRC Control</B>
10749 </TD>
10750 </TR>
10751 </TABLE>
10752 <P>
10753 <H2><a name="Two_rank_cfg">Register (<A href=#mod___slcr> slcr </A>)Two_rank_cfg</a></H2>
10754 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
10755 <TR valign="top">
10756 <TD width=15% BGCOLOR=#FFFF00>
10757 <B>Register Name</B>
10758 </TD>
10759 <TD width=15% BGCOLOR=#FFFF00>
10760 <B>Address</B>
10761 </TD>
10762 <TD width=10% BGCOLOR=#FFFF00>
10763 <B>Width</B>
10764 </TD>
10765 <TD width=10% BGCOLOR=#FFFF00>
10766 <B>Type</B>
10767 </TD>
10768 <TD width=15% BGCOLOR=#FFFF00>
10769 <B>Reset Value</B>
10770 </TD>
10771 <TD width=35% BGCOLOR=#FFFF00>
10772 <B>Description</B>
10773 </TD>
10774 </TR>
10775 <TR valign="top">
10776 <TD width=15% BGCOLOR=#FBF5EF>
10777 <B>Two_rank_cfg</B>
10778 </TD>
10779 <TD width=15% BGCOLOR=#FBF5EF>
10780 <B>0XF8006004</B>
10781 </TD>
10782 <TD width=10% BGCOLOR=#FBF5EF>
10783 <B>32</B>
10784 </TD>
10785 <TD width=10% BGCOLOR=#FBF5EF>
10786 <B>rw</B>
10787 </TD>
10788 <TD width=15% BGCOLOR=#FBF5EF>
10789 <B>0x00000000</B>
10790 </TD>
10791 <TD width=35% BGCOLOR=#FBF5EF>
10792 <B>--</B>
10793 </TD>
10794 </TR>
10795 </TABLE>
10796 <P>
10797 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
10798 <TR valign="top">
10799 <TD width=15% BGCOLOR=#C0FFC0>
10800 <B>Field Name</B>
10801 </TD>
10802 <TD width=15% BGCOLOR=#C0FFC0>
10803 <B>Bits</B>
10804 </TD>
10805 <TD width=10% BGCOLOR=#C0FFC0>
10806 <B>Mask</B>
10807 </TD>
10808 <TD width=10% BGCOLOR=#C0FFC0>
10809 <B>Value</B>
10810 </TD>
10811 <TD width=15% BGCOLOR=#C0FFC0>
10812 <B>Shifted Value</B>
10813 </TD>
10814 <TD width=35% BGCOLOR=#C0FFC0>
10815 <B>Description</B>
10816 </TD>
10817 </TR>
10818 <TR valign="top">
10819 <TD width=15% BGCOLOR=#FBF5EF>
10820 <B>reg_ddrc_t_rfc_nom_x32</B>
10821 </TD>
10822 <TD width=15% BGCOLOR=#FBF5EF>
10823 <B>11:0</B>
10824 </TD>
10825 <TD width=10% BGCOLOR=#FBF5EF>
10826 <B>fff</B>
10827 </TD>
10828 <TD width=10% BGCOLOR=#FBF5EF>
10829 <B>81</B>
10830 </TD>
10831 <TD width=15% BGCOLOR=#FBF5EF>
10832 <B>81</B>
10833 </TD>
10834 <TD width=35% BGCOLOR=#FBF5EF>
10835 <B>tREFI - Average time between refreshes. Unit: in multiples of 32 clocks. DRAM related. Default value is set for DDR3. Dynamic Bit Field.</B>
10836 </TD>
10837 </TR>
10838 <TR valign="top">
10839 <TD width=15% BGCOLOR=#FBF5EF>
10840 <B>reserved_reg_ddrc_active_ranks</B>
10841 </TD>
10842 <TD width=15% BGCOLOR=#FBF5EF>
10843 <B>13:12</B>
10844 </TD>
10845 <TD width=10% BGCOLOR=#FBF5EF>
10846 <B>3000</B>
10847 </TD>
10848 <TD width=10% BGCOLOR=#FBF5EF>
10849 <B>1</B>
10850 </TD>
10851 <TD width=15% BGCOLOR=#FBF5EF>
10852 <B>1000</B>
10853 </TD>
10854 <TD width=35% BGCOLOR=#FBF5EF>
10855 <B>Reserved. Do not modify.</B>
10856 </TD>
10857 </TR>
10858 <TR valign="top">
10859 <TD width=15% BGCOLOR=#FBF5EF>
10860 <B>reg_ddrc_addrmap_cs_bit0</B>
10861 </TD>
10862 <TD width=15% BGCOLOR=#FBF5EF>
10863 <B>18:14</B>
10864 </TD>
10865 <TD width=10% BGCOLOR=#FBF5EF>
10866 <B>7c000</B>
10867 </TD>
10868 <TD width=10% BGCOLOR=#FBF5EF>
10869 <B>0</B>
10870 </TD>
10871 <TD width=15% BGCOLOR=#FBF5EF>
10872 <B>0</B>
10873 </TD>
10874 <TD width=35% BGCOLOR=#FBF5EF>
10875 <B>Only present for multi-rank configurations. Selects the address bit used as rank address bit 0. Valid Range: 0 to 25, and 31 Internal Base: 9. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 31, rank address bit 0 is set to 0.</B>
10876 </TD>
10877 </TR>
10878 <TR valign="top">
10879 <TD width=15% BGCOLOR=#C0C0C0>
10880 <B>Two_rank_cfg@0XF8006004</B>
10881 </TD>
10882 <TD width=15% BGCOLOR=#C0C0C0>
10883 <B>31:0</B>
10884 </TD>
10885 <TD width=10% BGCOLOR=#C0C0C0>
10886 <B>7ffff</B>
10887 </TD>
10888 <TD width=10% BGCOLOR=#C0C0C0>
10889 <B></B>
10890 </TD>
10891 <TD width=15% BGCOLOR=#C0C0C0>
10892 <B>1081</B>
10893 </TD>
10894 <TD width=35% BGCOLOR=#C0C0C0>
10895 <B>Two Rank Configuration</B>
10896 </TD>
10897 </TR>
10898 </TABLE>
10899 <P>
10900 <H2><a name="HPR_reg">Register (<A href=#mod___slcr> slcr </A>)HPR_reg</a></H2>
10901 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
10902 <TR valign="top">
10903 <TD width=15% BGCOLOR=#FFFF00>
10904 <B>Register Name</B>
10905 </TD>
10906 <TD width=15% BGCOLOR=#FFFF00>
10907 <B>Address</B>
10908 </TD>
10909 <TD width=10% BGCOLOR=#FFFF00>
10910 <B>Width</B>
10911 </TD>
10912 <TD width=10% BGCOLOR=#FFFF00>
10913 <B>Type</B>
10914 </TD>
10915 <TD width=15% BGCOLOR=#FFFF00>
10916 <B>Reset Value</B>
10917 </TD>
10918 <TD width=35% BGCOLOR=#FFFF00>
10919 <B>Description</B>
10920 </TD>
10921 </TR>
10922 <TR valign="top">
10923 <TD width=15% BGCOLOR=#FBF5EF>
10924 <B>HPR_reg</B>
10925 </TD>
10926 <TD width=15% BGCOLOR=#FBF5EF>
10927 <B>0XF8006008</B>
10928 </TD>
10929 <TD width=10% BGCOLOR=#FBF5EF>
10930 <B>32</B>
10931 </TD>
10932 <TD width=10% BGCOLOR=#FBF5EF>
10933 <B>rw</B>
10934 </TD>
10935 <TD width=15% BGCOLOR=#FBF5EF>
10936 <B>0x00000000</B>
10937 </TD>
10938 <TD width=35% BGCOLOR=#FBF5EF>
10939 <B>--</B>
10940 </TD>
10941 </TR>
10942 </TABLE>
10943 <P>
10944 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
10945 <TR valign="top">
10946 <TD width=15% BGCOLOR=#C0FFC0>
10947 <B>Field Name</B>
10948 </TD>
10949 <TD width=15% BGCOLOR=#C0FFC0>
10950 <B>Bits</B>
10951 </TD>
10952 <TD width=10% BGCOLOR=#C0FFC0>
10953 <B>Mask</B>
10954 </TD>
10955 <TD width=10% BGCOLOR=#C0FFC0>
10956 <B>Value</B>
10957 </TD>
10958 <TD width=15% BGCOLOR=#C0FFC0>
10959 <B>Shifted Value</B>
10960 </TD>
10961 <TD width=35% BGCOLOR=#C0FFC0>
10962 <B>Description</B>
10963 </TD>
10964 </TR>
10965 <TR valign="top">
10966 <TD width=15% BGCOLOR=#FBF5EF>
10967 <B>reg_ddrc_hpr_min_non_critical_x32</B>
10968 </TD>
10969 <TD width=15% BGCOLOR=#FBF5EF>
10970 <B>10:0</B>
10971 </TD>
10972 <TD width=10% BGCOLOR=#FBF5EF>
10973 <B>7ff</B>
10974 </TD>
10975 <TD width=10% BGCOLOR=#FBF5EF>
10976 <B>f</B>
10977 </TD>
10978 <TD width=15% BGCOLOR=#FBF5EF>
10979 <B>f</B>
10980 </TD>
10981 <TD width=35% BGCOLOR=#FBF5EF>
10982 <B>Number of counts that the HPR queue is guaranteed to be non-critical (1 count = 32 DDR clocks).</B>
10983 </TD>
10984 </TR>
10985 <TR valign="top">
10986 <TD width=15% BGCOLOR=#FBF5EF>
10987 <B>reg_ddrc_hpr_max_starve_x32</B>
10988 </TD>
10989 <TD width=15% BGCOLOR=#FBF5EF>
10990 <B>21:11</B>
10991 </TD>
10992 <TD width=10% BGCOLOR=#FBF5EF>
10993 <B>3ff800</B>
10994 </TD>
10995 <TD width=10% BGCOLOR=#FBF5EF>
10996 <B>f</B>
10997 </TD>
10998 <TD width=15% BGCOLOR=#FBF5EF>
10999 <B>7800</B>
11000 </TD>
11001 <TD width=35% BGCOLOR=#FBF5EF>
11002 <B>Number of clocks that the HPR queue can be starved before it goes critical. Unit: 32 clocks</B>
11003 </TD>
11004 </TR>
11005 <TR valign="top">
11006 <TD width=15% BGCOLOR=#FBF5EF>
11007 <B>reg_ddrc_hpr_xact_run_length</B>
11008 </TD>
11009 <TD width=15% BGCOLOR=#FBF5EF>
11010 <B>25:22</B>
11011 </TD>
11012 <TD width=10% BGCOLOR=#FBF5EF>
11013 <B>3c00000</B>
11014 </TD>
11015 <TD width=10% BGCOLOR=#FBF5EF>
11016 <B>f</B>
11017 </TD>
11018 <TD width=15% BGCOLOR=#FBF5EF>
11019 <B>3c00000</B>
11020 </TD>
11021 <TD width=35% BGCOLOR=#FBF5EF>
11022 <B>Number of transactions that will be serviced once the HPR queue goes critical is the smaller of this number and the number of transactions available.</B>
11023 </TD>
11024 </TR>
11025 <TR valign="top">
11026 <TD width=15% BGCOLOR=#C0C0C0>
11027 <B>HPR_reg@0XF8006008</B>
11028 </TD>
11029 <TD width=15% BGCOLOR=#C0C0C0>
11030 <B>31:0</B>
11031 </TD>
11032 <TD width=10% BGCOLOR=#C0C0C0>
11033 <B>3ffffff</B>
11034 </TD>
11035 <TD width=10% BGCOLOR=#C0C0C0>
11036 <B></B>
11037 </TD>
11038 <TD width=15% BGCOLOR=#C0C0C0>
11039 <B>3c0780f</B>
11040 </TD>
11041 <TD width=35% BGCOLOR=#C0C0C0>
11042 <B>HPR Queue control</B>
11043 </TD>
11044 </TR>
11045 </TABLE>
11046 <P>
11047 <H2><a name="LPR_reg">Register (<A href=#mod___slcr> slcr </A>)LPR_reg</a></H2>
11048 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11049 <TR valign="top">
11050 <TD width=15% BGCOLOR=#FFFF00>
11051 <B>Register Name</B>
11052 </TD>
11053 <TD width=15% BGCOLOR=#FFFF00>
11054 <B>Address</B>
11055 </TD>
11056 <TD width=10% BGCOLOR=#FFFF00>
11057 <B>Width</B>
11058 </TD>
11059 <TD width=10% BGCOLOR=#FFFF00>
11060 <B>Type</B>
11061 </TD>
11062 <TD width=15% BGCOLOR=#FFFF00>
11063 <B>Reset Value</B>
11064 </TD>
11065 <TD width=35% BGCOLOR=#FFFF00>
11066 <B>Description</B>
11067 </TD>
11068 </TR>
11069 <TR valign="top">
11070 <TD width=15% BGCOLOR=#FBF5EF>
11071 <B>LPR_reg</B>
11072 </TD>
11073 <TD width=15% BGCOLOR=#FBF5EF>
11074 <B>0XF800600C</B>
11075 </TD>
11076 <TD width=10% BGCOLOR=#FBF5EF>
11077 <B>32</B>
11078 </TD>
11079 <TD width=10% BGCOLOR=#FBF5EF>
11080 <B>rw</B>
11081 </TD>
11082 <TD width=15% BGCOLOR=#FBF5EF>
11083 <B>0x00000000</B>
11084 </TD>
11085 <TD width=35% BGCOLOR=#FBF5EF>
11086 <B>--</B>
11087 </TD>
11088 </TR>
11089 </TABLE>
11090 <P>
11091 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11092 <TR valign="top">
11093 <TD width=15% BGCOLOR=#C0FFC0>
11094 <B>Field Name</B>
11095 </TD>
11096 <TD width=15% BGCOLOR=#C0FFC0>
11097 <B>Bits</B>
11098 </TD>
11099 <TD width=10% BGCOLOR=#C0FFC0>
11100 <B>Mask</B>
11101 </TD>
11102 <TD width=10% BGCOLOR=#C0FFC0>
11103 <B>Value</B>
11104 </TD>
11105 <TD width=15% BGCOLOR=#C0FFC0>
11106 <B>Shifted Value</B>
11107 </TD>
11108 <TD width=35% BGCOLOR=#C0FFC0>
11109 <B>Description</B>
11110 </TD>
11111 </TR>
11112 <TR valign="top">
11113 <TD width=15% BGCOLOR=#FBF5EF>
11114 <B>reg_ddrc_lpr_min_non_critical_x32</B>
11115 </TD>
11116 <TD width=15% BGCOLOR=#FBF5EF>
11117 <B>10:0</B>
11118 </TD>
11119 <TD width=10% BGCOLOR=#FBF5EF>
11120 <B>7ff</B>
11121 </TD>
11122 <TD width=10% BGCOLOR=#FBF5EF>
11123 <B>1</B>
11124 </TD>
11125 <TD width=15% BGCOLOR=#FBF5EF>
11126 <B>1</B>
11127 </TD>
11128 <TD width=35% BGCOLOR=#FBF5EF>
11129 <B>Number of clocks that the LPR queue is guaranteed to be non-critical. Unit: 32 clocks</B>
11130 </TD>
11131 </TR>
11132 <TR valign="top">
11133 <TD width=15% BGCOLOR=#FBF5EF>
11134 <B>reg_ddrc_lpr_max_starve_x32</B>
11135 </TD>
11136 <TD width=15% BGCOLOR=#FBF5EF>
11137 <B>21:11</B>
11138 </TD>
11139 <TD width=10% BGCOLOR=#FBF5EF>
11140 <B>3ff800</B>
11141 </TD>
11142 <TD width=10% BGCOLOR=#FBF5EF>
11143 <B>2</B>
11144 </TD>
11145 <TD width=15% BGCOLOR=#FBF5EF>
11146 <B>1000</B>
11147 </TD>
11148 <TD width=35% BGCOLOR=#FBF5EF>
11149 <B>Number of clocks that the LPR queue can be starved before it goes critical. Unit: 32 clocks</B>
11150 </TD>
11151 </TR>
11152 <TR valign="top">
11153 <TD width=15% BGCOLOR=#FBF5EF>
11154 <B>reg_ddrc_lpr_xact_run_length</B>
11155 </TD>
11156 <TD width=15% BGCOLOR=#FBF5EF>
11157 <B>25:22</B>
11158 </TD>
11159 <TD width=10% BGCOLOR=#FBF5EF>
11160 <B>3c00000</B>
11161 </TD>
11162 <TD width=10% BGCOLOR=#FBF5EF>
11163 <B>8</B>
11164 </TD>
11165 <TD width=15% BGCOLOR=#FBF5EF>
11166 <B>2000000</B>
11167 </TD>
11168 <TD width=35% BGCOLOR=#FBF5EF>
11169 <B>Number of transactions that will be serviced once the LPR queue goes critical is the smaller of this number and the number of transactions available</B>
11170 </TD>
11171 </TR>
11172 <TR valign="top">
11173 <TD width=15% BGCOLOR=#C0C0C0>
11174 <B>LPR_reg@0XF800600C</B>
11175 </TD>
11176 <TD width=15% BGCOLOR=#C0C0C0>
11177 <B>31:0</B>
11178 </TD>
11179 <TD width=10% BGCOLOR=#C0C0C0>
11180 <B>3ffffff</B>
11181 </TD>
11182 <TD width=10% BGCOLOR=#C0C0C0>
11183 <B></B>
11184 </TD>
11185 <TD width=15% BGCOLOR=#C0C0C0>
11186 <B>2001001</B>
11187 </TD>
11188 <TD width=35% BGCOLOR=#C0C0C0>
11189 <B>LPR Queue control</B>
11190 </TD>
11191 </TR>
11192 </TABLE>
11193 <P>
11194 <H2><a name="WR_reg">Register (<A href=#mod___slcr> slcr </A>)WR_reg</a></H2>
11195 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11196 <TR valign="top">
11197 <TD width=15% BGCOLOR=#FFFF00>
11198 <B>Register Name</B>
11199 </TD>
11200 <TD width=15% BGCOLOR=#FFFF00>
11201 <B>Address</B>
11202 </TD>
11203 <TD width=10% BGCOLOR=#FFFF00>
11204 <B>Width</B>
11205 </TD>
11206 <TD width=10% BGCOLOR=#FFFF00>
11207 <B>Type</B>
11208 </TD>
11209 <TD width=15% BGCOLOR=#FFFF00>
11210 <B>Reset Value</B>
11211 </TD>
11212 <TD width=35% BGCOLOR=#FFFF00>
11213 <B>Description</B>
11214 </TD>
11215 </TR>
11216 <TR valign="top">
11217 <TD width=15% BGCOLOR=#FBF5EF>
11218 <B>WR_reg</B>
11219 </TD>
11220 <TD width=15% BGCOLOR=#FBF5EF>
11221 <B>0XF8006010</B>
11222 </TD>
11223 <TD width=10% BGCOLOR=#FBF5EF>
11224 <B>32</B>
11225 </TD>
11226 <TD width=10% BGCOLOR=#FBF5EF>
11227 <B>rw</B>
11228 </TD>
11229 <TD width=15% BGCOLOR=#FBF5EF>
11230 <B>0x00000000</B>
11231 </TD>
11232 <TD width=35% BGCOLOR=#FBF5EF>
11233 <B>--</B>
11234 </TD>
11235 </TR>
11236 </TABLE>
11237 <P>
11238 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11239 <TR valign="top">
11240 <TD width=15% BGCOLOR=#C0FFC0>
11241 <B>Field Name</B>
11242 </TD>
11243 <TD width=15% BGCOLOR=#C0FFC0>
11244 <B>Bits</B>
11245 </TD>
11246 <TD width=10% BGCOLOR=#C0FFC0>
11247 <B>Mask</B>
11248 </TD>
11249 <TD width=10% BGCOLOR=#C0FFC0>
11250 <B>Value</B>
11251 </TD>
11252 <TD width=15% BGCOLOR=#C0FFC0>
11253 <B>Shifted Value</B>
11254 </TD>
11255 <TD width=35% BGCOLOR=#C0FFC0>
11256 <B>Description</B>
11257 </TD>
11258 </TR>
11259 <TR valign="top">
11260 <TD width=15% BGCOLOR=#FBF5EF>
11261 <B>reg_ddrc_w_min_non_critical_x32</B>
11262 </TD>
11263 <TD width=15% BGCOLOR=#FBF5EF>
11264 <B>10:0</B>
11265 </TD>
11266 <TD width=10% BGCOLOR=#FBF5EF>
11267 <B>7ff</B>
11268 </TD>
11269 <TD width=10% BGCOLOR=#FBF5EF>
11270 <B>1</B>
11271 </TD>
11272 <TD width=15% BGCOLOR=#FBF5EF>
11273 <B>1</B>
11274 </TD>
11275 <TD width=35% BGCOLOR=#FBF5EF>
11276 <B>Number of clock cycles that the WR queue is guaranteed to be non-critical.</B>
11277 </TD>
11278 </TR>
11279 <TR valign="top">
11280 <TD width=15% BGCOLOR=#FBF5EF>
11281 <B>reg_ddrc_w_xact_run_length</B>
11282 </TD>
11283 <TD width=15% BGCOLOR=#FBF5EF>
11284 <B>14:11</B>
11285 </TD>
11286 <TD width=10% BGCOLOR=#FBF5EF>
11287 <B>7800</B>
11288 </TD>
11289 <TD width=10% BGCOLOR=#FBF5EF>
11290 <B>8</B>
11291 </TD>
11292 <TD width=15% BGCOLOR=#FBF5EF>
11293 <B>4000</B>
11294 </TD>
11295 <TD width=35% BGCOLOR=#FBF5EF>
11296 <B>Number of transactions that will be serviced once the WR queue goes critical is the smaller of this number and the number of transactions available</B>
11297 </TD>
11298 </TR>
11299 <TR valign="top">
11300 <TD width=15% BGCOLOR=#FBF5EF>
11301 <B>reg_ddrc_w_max_starve_x32</B>
11302 </TD>
11303 <TD width=15% BGCOLOR=#FBF5EF>
11304 <B>25:15</B>
11305 </TD>
11306 <TD width=10% BGCOLOR=#FBF5EF>
11307 <B>3ff8000</B>
11308 </TD>
11309 <TD width=10% BGCOLOR=#FBF5EF>
11310 <B>2</B>
11311 </TD>
11312 <TD width=15% BGCOLOR=#FBF5EF>
11313 <B>10000</B>
11314 </TD>
11315 <TD width=35% BGCOLOR=#FBF5EF>
11316 <B>Number of clocks that the Write queue can be starved before it goes critical. Unit: 32 clocks. FOR PERFORMANCE ONLY.</B>
11317 </TD>
11318 </TR>
11319 <TR valign="top">
11320 <TD width=15% BGCOLOR=#C0C0C0>
11321 <B>WR_reg@0XF8006010</B>
11322 </TD>
11323 <TD width=15% BGCOLOR=#C0C0C0>
11324 <B>31:0</B>
11325 </TD>
11326 <TD width=10% BGCOLOR=#C0C0C0>
11327 <B>3ffffff</B>
11328 </TD>
11329 <TD width=10% BGCOLOR=#C0C0C0>
11330 <B></B>
11331 </TD>
11332 <TD width=15% BGCOLOR=#C0C0C0>
11333 <B>14001</B>
11334 </TD>
11335 <TD width=35% BGCOLOR=#C0C0C0>
11336 <B>WR Queue control</B>
11337 </TD>
11338 </TR>
11339 </TABLE>
11340 <P>
11341 <H2><a name="DRAM_param_reg0">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg0</a></H2>
11342 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11343 <TR valign="top">
11344 <TD width=15% BGCOLOR=#FFFF00>
11345 <B>Register Name</B>
11346 </TD>
11347 <TD width=15% BGCOLOR=#FFFF00>
11348 <B>Address</B>
11349 </TD>
11350 <TD width=10% BGCOLOR=#FFFF00>
11351 <B>Width</B>
11352 </TD>
11353 <TD width=10% BGCOLOR=#FFFF00>
11354 <B>Type</B>
11355 </TD>
11356 <TD width=15% BGCOLOR=#FFFF00>
11357 <B>Reset Value</B>
11358 </TD>
11359 <TD width=35% BGCOLOR=#FFFF00>
11360 <B>Description</B>
11361 </TD>
11362 </TR>
11363 <TR valign="top">
11364 <TD width=15% BGCOLOR=#FBF5EF>
11365 <B>DRAM_param_reg0</B>
11366 </TD>
11367 <TD width=15% BGCOLOR=#FBF5EF>
11368 <B>0XF8006014</B>
11369 </TD>
11370 <TD width=10% BGCOLOR=#FBF5EF>
11371 <B>32</B>
11372 </TD>
11373 <TD width=10% BGCOLOR=#FBF5EF>
11374 <B>rw</B>
11375 </TD>
11376 <TD width=15% BGCOLOR=#FBF5EF>
11377 <B>0x00000000</B>
11378 </TD>
11379 <TD width=35% BGCOLOR=#FBF5EF>
11380 <B>--</B>
11381 </TD>
11382 </TR>
11383 </TABLE>
11384 <P>
11385 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11386 <TR valign="top">
11387 <TD width=15% BGCOLOR=#C0FFC0>
11388 <B>Field Name</B>
11389 </TD>
11390 <TD width=15% BGCOLOR=#C0FFC0>
11391 <B>Bits</B>
11392 </TD>
11393 <TD width=10% BGCOLOR=#C0FFC0>
11394 <B>Mask</B>
11395 </TD>
11396 <TD width=10% BGCOLOR=#C0FFC0>
11397 <B>Value</B>
11398 </TD>
11399 <TD width=15% BGCOLOR=#C0FFC0>
11400 <B>Shifted Value</B>
11401 </TD>
11402 <TD width=35% BGCOLOR=#C0FFC0>
11403 <B>Description</B>
11404 </TD>
11405 </TR>
11406 <TR valign="top">
11407 <TD width=15% BGCOLOR=#FBF5EF>
11408 <B>reg_ddrc_t_rc</B>
11409 </TD>
11410 <TD width=15% BGCOLOR=#FBF5EF>
11411 <B>5:0</B>
11412 </TD>
11413 <TD width=10% BGCOLOR=#FBF5EF>
11414 <B>3f</B>
11415 </TD>
11416 <TD width=10% BGCOLOR=#FBF5EF>
11417 <B>1b</B>
11418 </TD>
11419 <TD width=15% BGCOLOR=#FBF5EF>
11420 <B>1b</B>
11421 </TD>
11422 <TD width=35% BGCOLOR=#FBF5EF>
11423 <B>tRC - Min time between activates to same bank (spec: 65 ns for DDR2-400 and smaller for faster parts). DRAM Related. Default value is set for DDR3.</B>
11424 </TD>
11425 </TR>
11426 <TR valign="top">
11427 <TD width=15% BGCOLOR=#FBF5EF>
11428 <B>reg_ddrc_t_rfc_min</B>
11429 </TD>
11430 <TD width=15% BGCOLOR=#FBF5EF>
11431 <B>13:6</B>
11432 </TD>
11433 <TD width=10% BGCOLOR=#FBF5EF>
11434 <B>3fc0</B>
11435 </TD>
11436 <TD width=10% BGCOLOR=#FBF5EF>
11437 <B>56</B>
11438 </TD>
11439 <TD width=15% BGCOLOR=#FBF5EF>
11440 <B>1580</B>
11441 </TD>
11442 <TD width=35% BGCOLOR=#FBF5EF>
11443 <B>tRFC(min) - Minimum time from refresh to refresh or activate (spec: 75nS to 195nS). DRAM Related. Default value is set for DDR3. Dynamic Bit Field.</B>
11444 </TD>
11445 </TR>
11446 <TR valign="top">
11447 <TD width=15% BGCOLOR=#FBF5EF>
11448 <B>reg_ddrc_post_selfref_gap_x32</B>
11449 </TD>
11450 <TD width=15% BGCOLOR=#FBF5EF>
11451 <B>20:14</B>
11452 </TD>
11453 <TD width=10% BGCOLOR=#FBF5EF>
11454 <B>1fc000</B>
11455 </TD>
11456 <TD width=10% BGCOLOR=#FBF5EF>
11457 <B>10</B>
11458 </TD>
11459 <TD width=15% BGCOLOR=#FBF5EF>
11460 <B>40000</B>
11461 </TD>
11462 <TD width=35% BGCOLOR=#FBF5EF>
11463 <B>Minimum time to wait after coming out of self refresh before doing anything. This must be bigger than all the constraints that exist. (spec: Maximum of tXSNR and tXSRD and tXSDLL which is 512 clocks). Unit: in multiples of 32 clocks. DRAM Related</B>
11464 </TD>
11465 </TR>
11466 <TR valign="top">
11467 <TD width=15% BGCOLOR=#C0C0C0>
11468 <B>DRAM_param_reg0@0XF8006014</B>
11469 </TD>
11470 <TD width=15% BGCOLOR=#C0C0C0>
11471 <B>31:0</B>
11472 </TD>
11473 <TD width=10% BGCOLOR=#C0C0C0>
11474 <B>1fffff</B>
11475 </TD>
11476 <TD width=10% BGCOLOR=#C0C0C0>
11477 <B></B>
11478 </TD>
11479 <TD width=15% BGCOLOR=#C0C0C0>
11480 <B>4159b</B>
11481 </TD>
11482 <TD width=35% BGCOLOR=#C0C0C0>
11483 <B>DRAM Parameters 0</B>
11484 </TD>
11485 </TR>
11486 </TABLE>
11487 <P>
11488 <H2><a name="DRAM_param_reg1">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg1</a></H2>
11489 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11490 <TR valign="top">
11491 <TD width=15% BGCOLOR=#FFFF00>
11492 <B>Register Name</B>
11493 </TD>
11494 <TD width=15% BGCOLOR=#FFFF00>
11495 <B>Address</B>
11496 </TD>
11497 <TD width=10% BGCOLOR=#FFFF00>
11498 <B>Width</B>
11499 </TD>
11500 <TD width=10% BGCOLOR=#FFFF00>
11501 <B>Type</B>
11502 </TD>
11503 <TD width=15% BGCOLOR=#FFFF00>
11504 <B>Reset Value</B>
11505 </TD>
11506 <TD width=35% BGCOLOR=#FFFF00>
11507 <B>Description</B>
11508 </TD>
11509 </TR>
11510 <TR valign="top">
11511 <TD width=15% BGCOLOR=#FBF5EF>
11512 <B>DRAM_param_reg1</B>
11513 </TD>
11514 <TD width=15% BGCOLOR=#FBF5EF>
11515 <B>0XF8006018</B>
11516 </TD>
11517 <TD width=10% BGCOLOR=#FBF5EF>
11518 <B>32</B>
11519 </TD>
11520 <TD width=10% BGCOLOR=#FBF5EF>
11521 <B>rw</B>
11522 </TD>
11523 <TD width=15% BGCOLOR=#FBF5EF>
11524 <B>0x00000000</B>
11525 </TD>
11526 <TD width=35% BGCOLOR=#FBF5EF>
11527 <B>--</B>
11528 </TD>
11529 </TR>
11530 </TABLE>
11531 <P>
11532 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11533 <TR valign="top">
11534 <TD width=15% BGCOLOR=#C0FFC0>
11535 <B>Field Name</B>
11536 </TD>
11537 <TD width=15% BGCOLOR=#C0FFC0>
11538 <B>Bits</B>
11539 </TD>
11540 <TD width=10% BGCOLOR=#C0FFC0>
11541 <B>Mask</B>
11542 </TD>
11543 <TD width=10% BGCOLOR=#C0FFC0>
11544 <B>Value</B>
11545 </TD>
11546 <TD width=15% BGCOLOR=#C0FFC0>
11547 <B>Shifted Value</B>
11548 </TD>
11549 <TD width=35% BGCOLOR=#C0FFC0>
11550 <B>Description</B>
11551 </TD>
11552 </TR>
11553 <TR valign="top">
11554 <TD width=15% BGCOLOR=#FBF5EF>
11555 <B>reg_ddrc_wr2pre</B>
11556 </TD>
11557 <TD width=15% BGCOLOR=#FBF5EF>
11558 <B>4:0</B>
11559 </TD>
11560 <TD width=10% BGCOLOR=#FBF5EF>
11561 <B>1f</B>
11562 </TD>
11563 <TD width=10% BGCOLOR=#FBF5EF>
11564 <B>12</B>
11565 </TD>
11566 <TD width=15% BGCOLOR=#FBF5EF>
11567 <B>12</B>
11568 </TD>
11569 <TD width=35% BGCOLOR=#FBF5EF>
11570 <B>Minimum time between write and precharge to same bank DDR and DDR3: WL + BL/2 + tWR LPDDR2: WL + BL/2 + tWR + 1 Unit: Clocks where, WL: write latency. BL: burst length. This must match the value programmed in the BL bit of the mode register to the DRAM. BST is not supported at present. tWR: write recovery time. This comes directly from the DRAM specs.</B>
11571 </TD>
11572 </TR>
11573 <TR valign="top">
11574 <TD width=15% BGCOLOR=#FBF5EF>
11575 <B>reg_ddrc_powerdown_to_x32</B>
11576 </TD>
11577 <TD width=15% BGCOLOR=#FBF5EF>
11578 <B>9:5</B>
11579 </TD>
11580 <TD width=10% BGCOLOR=#FBF5EF>
11581 <B>3e0</B>
11582 </TD>
11583 <TD width=10% BGCOLOR=#FBF5EF>
11584 <B>6</B>
11585 </TD>
11586 <TD width=15% BGCOLOR=#FBF5EF>
11587 <B>c0</B>
11588 </TD>
11589 <TD width=35% BGCOLOR=#FBF5EF>
11590 <B>After this many clocks of NOP or DESELECT the controller will put the DRAM into power down. This must be enabled in the Master Control Register. Unit: Multiples of 32 clocks.</B>
11591 </TD>
11592 </TR>
11593 <TR valign="top">
11594 <TD width=15% BGCOLOR=#FBF5EF>
11595 <B>reg_ddrc_t_faw</B>
11596 </TD>
11597 <TD width=15% BGCOLOR=#FBF5EF>
11598 <B>15:10</B>
11599 </TD>
11600 <TD width=10% BGCOLOR=#FBF5EF>
11601 <B>fc00</B>
11602 </TD>
11603 <TD width=10% BGCOLOR=#FBF5EF>
11604 <B>10</B>
11605 </TD>
11606 <TD width=15% BGCOLOR=#FBF5EF>
11607 <B>4000</B>
11608 </TD>
11609 <TD width=35% BGCOLOR=#FBF5EF>
11610 <B>tFAW - At most 4 banks must be activated in a rolling window of tFAW cycles. Unit: clocks. DRAM Related.</B>
11611 </TD>
11612 </TR>
11613 <TR valign="top">
11614 <TD width=15% BGCOLOR=#FBF5EF>
11615 <B>reg_ddrc_t_ras_max</B>
11616 </TD>
11617 <TD width=15% BGCOLOR=#FBF5EF>
11618 <B>21:16</B>
11619 </TD>
11620 <TD width=10% BGCOLOR=#FBF5EF>
11621 <B>3f0000</B>
11622 </TD>
11623 <TD width=10% BGCOLOR=#FBF5EF>
11624 <B>24</B>
11625 </TD>
11626 <TD width=15% BGCOLOR=#FBF5EF>
11627 <B>240000</B>
11628 </TD>
11629 <TD width=35% BGCOLOR=#FBF5EF>
11630 <B>tRAS(max) - Maximum time between activate and precharge to same bank. Maximum time that a page can be kept open (spec is 70 us). If this is zero. The page is closed after each transaction. Unit: Multiples of 1024 clocks DRAM related.</B>
11631 </TD>
11632 </TR>
11633 <TR valign="top">
11634 <TD width=15% BGCOLOR=#FBF5EF>
11635 <B>reg_ddrc_t_ras_min</B>
11636 </TD>
11637 <TD width=15% BGCOLOR=#FBF5EF>
11638 <B>26:22</B>
11639 </TD>
11640 <TD width=10% BGCOLOR=#FBF5EF>
11641 <B>7c00000</B>
11642 </TD>
11643 <TD width=10% BGCOLOR=#FBF5EF>
11644 <B>14</B>
11645 </TD>
11646 <TD width=15% BGCOLOR=#FBF5EF>
11647 <B>5000000</B>
11648 </TD>
11649 <TD width=35% BGCOLOR=#FBF5EF>
11650 <B>tRAS(min) - Minimum time between activate and precharge to the same bank (spec is 45 ns). Unit: clocks DRAM related. Default value is set for DDR3.</B>
11651 </TD>
11652 </TR>
11653 <TR valign="top">
11654 <TD width=15% BGCOLOR=#FBF5EF>
11655 <B>reg_ddrc_t_cke</B>
11656 </TD>
11657 <TD width=15% BGCOLOR=#FBF5EF>
11658 <B>31:28</B>
11659 </TD>
11660 <TD width=10% BGCOLOR=#FBF5EF>
11661 <B>f0000000</B>
11662 </TD>
11663 <TD width=10% BGCOLOR=#FBF5EF>
11664 <B>4</B>
11665 </TD>
11666 <TD width=15% BGCOLOR=#FBF5EF>
11667 <B>40000000</B>
11668 </TD>
11669 <TD width=35% BGCOLOR=#FBF5EF>
11670 <B>Minimum number of cycles of CKE HIGH/LOW during power down and self refresh. DDR2 and DDR3: Set this to tCKE value. LPDDR2: Set this to the larger of tCKE or tCKESR. Unit: clocks.</B>
11671 </TD>
11672 </TR>
11673 <TR valign="top">
11674 <TD width=15% BGCOLOR=#C0C0C0>
11675 <B>DRAM_param_reg1@0XF8006018</B>
11676 </TD>
11677 <TD width=15% BGCOLOR=#C0C0C0>
11678 <B>31:0</B>
11679 </TD>
11680 <TD width=10% BGCOLOR=#C0C0C0>
11681 <B>f7ffffff</B>
11682 </TD>
11683 <TD width=10% BGCOLOR=#C0C0C0>
11684 <B></B>
11685 </TD>
11686 <TD width=15% BGCOLOR=#C0C0C0>
11687 <B>452440d2</B>
11688 </TD>
11689 <TD width=35% BGCOLOR=#C0C0C0>
11690 <B>DRAM Parameters 1</B>
11691 </TD>
11692 </TR>
11693 </TABLE>
11694 <P>
11695 <H2><a name="DRAM_param_reg2">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg2</a></H2>
11696 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11697 <TR valign="top">
11698 <TD width=15% BGCOLOR=#FFFF00>
11699 <B>Register Name</B>
11700 </TD>
11701 <TD width=15% BGCOLOR=#FFFF00>
11702 <B>Address</B>
11703 </TD>
11704 <TD width=10% BGCOLOR=#FFFF00>
11705 <B>Width</B>
11706 </TD>
11707 <TD width=10% BGCOLOR=#FFFF00>
11708 <B>Type</B>
11709 </TD>
11710 <TD width=15% BGCOLOR=#FFFF00>
11711 <B>Reset Value</B>
11712 </TD>
11713 <TD width=35% BGCOLOR=#FFFF00>
11714 <B>Description</B>
11715 </TD>
11716 </TR>
11717 <TR valign="top">
11718 <TD width=15% BGCOLOR=#FBF5EF>
11719 <B>DRAM_param_reg2</B>
11720 </TD>
11721 <TD width=15% BGCOLOR=#FBF5EF>
11722 <B>0XF800601C</B>
11723 </TD>
11724 <TD width=10% BGCOLOR=#FBF5EF>
11725 <B>32</B>
11726 </TD>
11727 <TD width=10% BGCOLOR=#FBF5EF>
11728 <B>rw</B>
11729 </TD>
11730 <TD width=15% BGCOLOR=#FBF5EF>
11731 <B>0x00000000</B>
11732 </TD>
11733 <TD width=35% BGCOLOR=#FBF5EF>
11734 <B>--</B>
11735 </TD>
11736 </TR>
11737 </TABLE>
11738 <P>
11739 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11740 <TR valign="top">
11741 <TD width=15% BGCOLOR=#C0FFC0>
11742 <B>Field Name</B>
11743 </TD>
11744 <TD width=15% BGCOLOR=#C0FFC0>
11745 <B>Bits</B>
11746 </TD>
11747 <TD width=10% BGCOLOR=#C0FFC0>
11748 <B>Mask</B>
11749 </TD>
11750 <TD width=10% BGCOLOR=#C0FFC0>
11751 <B>Value</B>
11752 </TD>
11753 <TD width=15% BGCOLOR=#C0FFC0>
11754 <B>Shifted Value</B>
11755 </TD>
11756 <TD width=35% BGCOLOR=#C0FFC0>
11757 <B>Description</B>
11758 </TD>
11759 </TR>
11760 <TR valign="top">
11761 <TD width=15% BGCOLOR=#FBF5EF>
11762 <B>reg_ddrc_write_latency</B>
11763 </TD>
11764 <TD width=15% BGCOLOR=#FBF5EF>
11765 <B>4:0</B>
11766 </TD>
11767 <TD width=10% BGCOLOR=#FBF5EF>
11768 <B>1f</B>
11769 </TD>
11770 <TD width=10% BGCOLOR=#FBF5EF>
11771 <B>5</B>
11772 </TD>
11773 <TD width=15% BGCOLOR=#FBF5EF>
11774 <B>5</B>
11775 </TD>
11776 <TD width=35% BGCOLOR=#FBF5EF>
11777 <B>Time from write command to write data on DDRC to PHY Interface. (PHY adds an extra flop delay on the write data path; hence this value is one less than the write latency of the DRAM device itself). DDR2 and DDR3: WL -1 LPDDR2: WL Where WL: Write Latency of DRAM DRAM related. In non-LPDDR mode, the minimum DRAM Write Latency (DDR2) supported is 3. In LPDDR mode, the required DRAM Write Latency of 1 is supported. Since write latency (CWL) min is 3, and DDR2 CWL is CL-1, the min (DDR2) CL supported is 4</B>
11778 </TD>
11779 </TR>
11780 <TR valign="top">
11781 <TD width=15% BGCOLOR=#FBF5EF>
11782 <B>reg_ddrc_rd2wr</B>
11783 </TD>
11784 <TD width=15% BGCOLOR=#FBF5EF>
11785 <B>9:5</B>
11786 </TD>
11787 <TD width=10% BGCOLOR=#FBF5EF>
11788 <B>3e0</B>
11789 </TD>
11790 <TD width=10% BGCOLOR=#FBF5EF>
11791 <B>7</B>
11792 </TD>
11793 <TD width=15% BGCOLOR=#FBF5EF>
11794 <B>e0</B>
11795 </TD>
11796 <TD width=35% BGCOLOR=#FBF5EF>
11797 <B>Minimum time from read command to write command. Include time for bus turnaround and all per-bank, per-rank, and global constraints. DDR2 and DDR3: RL + BL/2 + 2 - WL LPDDR2: RL + BL/2 + RU (tDQSCKmax / tCK) + 1 - WL Write Pre-amble and DQ/DQS jitter timer is included in the above equation. DRAM RELATED.</B>
11798 </TD>
11799 </TR>
11800 <TR valign="top">
11801 <TD width=15% BGCOLOR=#FBF5EF>
11802 <B>reg_ddrc_wr2rd</B>
11803 </TD>
11804 <TD width=15% BGCOLOR=#FBF5EF>
11805 <B>14:10</B>
11806 </TD>
11807 <TD width=10% BGCOLOR=#FBF5EF>
11808 <B>7c00</B>
11809 </TD>
11810 <TD width=10% BGCOLOR=#FBF5EF>
11811 <B>e</B>
11812 </TD>
11813 <TD width=15% BGCOLOR=#FBF5EF>
11814 <B>3800</B>
11815 </TD>
11816 <TD width=35% BGCOLOR=#FBF5EF>
11817 <B>Minimum time from write command to read command. Includes time for bus turnaround and recovery times and all per-bank, per-rank, and global constraints. DDR2 and DDR3: WL + tWTR + BL/2 LPDDR2: WL + tWTR + BL/2 + 1 Unit: clocks. Where, WL: Write latency, BL: burst length. This should match the value. Programmed in the BL bit of the mode register to the DRAM. tWTR: internal WRITE to READ command delay. This comes directly from the DRAM specs.</B>
11818 </TD>
11819 </TR>
11820 <TR valign="top">
11821 <TD width=15% BGCOLOR=#FBF5EF>
11822 <B>reg_ddrc_t_xp</B>
11823 </TD>
11824 <TD width=15% BGCOLOR=#FBF5EF>
11825 <B>19:15</B>
11826 </TD>
11827 <TD width=10% BGCOLOR=#FBF5EF>
11828 <B>f8000</B>
11829 </TD>
11830 <TD width=10% BGCOLOR=#FBF5EF>
11831 <B>4</B>
11832 </TD>
11833 <TD width=15% BGCOLOR=#FBF5EF>
11834 <B>20000</B>
11835 </TD>
11836 <TD width=35% BGCOLOR=#FBF5EF>
11837 <B>tXP: Minimum time after power down exit to any operation. DRAM related.</B>
11838 </TD>
11839 </TR>
11840 <TR valign="top">
11841 <TD width=15% BGCOLOR=#FBF5EF>
11842 <B>reg_ddrc_pad_pd</B>
11843 </TD>
11844 <TD width=15% BGCOLOR=#FBF5EF>
11845 <B>22:20</B>
11846 </TD>
11847 <TD width=10% BGCOLOR=#FBF5EF>
11848 <B>700000</B>
11849 </TD>
11850 <TD width=10% BGCOLOR=#FBF5EF>
11851 <B>0</B>
11852 </TD>
11853 <TD width=15% BGCOLOR=#FBF5EF>
11854 <B>0</B>
11855 </TD>
11856 <TD width=35% BGCOLOR=#FBF5EF>
11857 <B>If pads have a power-saving mode, this is the greater of the time for the pads to enter power down or the time for the pads to exit power down. Used only in non-DFI designs. Unit: clocks.</B>
11858 </TD>
11859 </TR>
11860 <TR valign="top">
11861 <TD width=15% BGCOLOR=#FBF5EF>
11862 <B>reg_ddrc_rd2pre</B>
11863 </TD>
11864 <TD width=15% BGCOLOR=#FBF5EF>
11865 <B>27:23</B>
11866 </TD>
11867 <TD width=10% BGCOLOR=#FBF5EF>
11868 <B>f800000</B>
11869 </TD>
11870 <TD width=10% BGCOLOR=#FBF5EF>
11871 <B>4</B>
11872 </TD>
11873 <TD width=15% BGCOLOR=#FBF5EF>
11874 <B>2000000</B>
11875 </TD>
11876 <TD width=35% BGCOLOR=#FBF5EF>
11877 <B>Minimum time from read to precharge of same bank DDR2: AL + BL/2 + max(tRTP, 2) - 2 DDR3: AL + max (tRTP, 4) LPDDR2: BL/2 + tRTP - 1 AL: Additive Latency; BL: DRAM Burst Length; tRTP: value from spec. DRAM related.</B>
11878 </TD>
11879 </TR>
11880 <TR valign="top">
11881 <TD width=15% BGCOLOR=#FBF5EF>
11882 <B>reg_ddrc_t_rcd</B>
11883 </TD>
11884 <TD width=15% BGCOLOR=#FBF5EF>
11885 <B>31:28</B>
11886 </TD>
11887 <TD width=10% BGCOLOR=#FBF5EF>
11888 <B>f0000000</B>
11889 </TD>
11890 <TD width=10% BGCOLOR=#FBF5EF>
11891 <B>7</B>
11892 </TD>
11893 <TD width=15% BGCOLOR=#FBF5EF>
11894 <B>70000000</B>
11895 </TD>
11896 <TD width=35% BGCOLOR=#FBF5EF>
11897 <B>tRCD - AL Minimum time from activate to read or write command to same bank Min value for this is 1. AL = Additive Latency. DRAM Related.</B>
11898 </TD>
11899 </TR>
11900 <TR valign="top">
11901 <TD width=15% BGCOLOR=#C0C0C0>
11902 <B>DRAM_param_reg2@0XF800601C</B>
11903 </TD>
11904 <TD width=15% BGCOLOR=#C0C0C0>
11905 <B>31:0</B>
11906 </TD>
11907 <TD width=10% BGCOLOR=#C0C0C0>
11908 <B>ffffffff</B>
11909 </TD>
11910 <TD width=10% BGCOLOR=#C0C0C0>
11911 <B></B>
11912 </TD>
11913 <TD width=15% BGCOLOR=#C0C0C0>
11914 <B>720238e5</B>
11915 </TD>
11916 <TD width=35% BGCOLOR=#C0C0C0>
11917 <B>DRAM Parameters 2</B>
11918 </TD>
11919 </TR>
11920 </TABLE>
11921 <P>
11922 <H2><a name="DRAM_param_reg3">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg3</a></H2>
11923 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11924 <TR valign="top">
11925 <TD width=15% BGCOLOR=#FFFF00>
11926 <B>Register Name</B>
11927 </TD>
11928 <TD width=15% BGCOLOR=#FFFF00>
11929 <B>Address</B>
11930 </TD>
11931 <TD width=10% BGCOLOR=#FFFF00>
11932 <B>Width</B>
11933 </TD>
11934 <TD width=10% BGCOLOR=#FFFF00>
11935 <B>Type</B>
11936 </TD>
11937 <TD width=15% BGCOLOR=#FFFF00>
11938 <B>Reset Value</B>
11939 </TD>
11940 <TD width=35% BGCOLOR=#FFFF00>
11941 <B>Description</B>
11942 </TD>
11943 </TR>
11944 <TR valign="top">
11945 <TD width=15% BGCOLOR=#FBF5EF>
11946 <B>DRAM_param_reg3</B>
11947 </TD>
11948 <TD width=15% BGCOLOR=#FBF5EF>
11949 <B>0XF8006020</B>
11950 </TD>
11951 <TD width=10% BGCOLOR=#FBF5EF>
11952 <B>32</B>
11953 </TD>
11954 <TD width=10% BGCOLOR=#FBF5EF>
11955 <B>rw</B>
11956 </TD>
11957 <TD width=15% BGCOLOR=#FBF5EF>
11958 <B>0x00000000</B>
11959 </TD>
11960 <TD width=35% BGCOLOR=#FBF5EF>
11961 <B>--</B>
11962 </TD>
11963 </TR>
11964 </TABLE>
11965 <P>
11966 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
11967 <TR valign="top">
11968 <TD width=15% BGCOLOR=#C0FFC0>
11969 <B>Field Name</B>
11970 </TD>
11971 <TD width=15% BGCOLOR=#C0FFC0>
11972 <B>Bits</B>
11973 </TD>
11974 <TD width=10% BGCOLOR=#C0FFC0>
11975 <B>Mask</B>
11976 </TD>
11977 <TD width=10% BGCOLOR=#C0FFC0>
11978 <B>Value</B>
11979 </TD>
11980 <TD width=15% BGCOLOR=#C0FFC0>
11981 <B>Shifted Value</B>
11982 </TD>
11983 <TD width=35% BGCOLOR=#C0FFC0>
11984 <B>Description</B>
11985 </TD>
11986 </TR>
11987 <TR valign="top">
11988 <TD width=15% BGCOLOR=#FBF5EF>
11989 <B>reg_ddrc_t_ccd</B>
11990 </TD>
11991 <TD width=15% BGCOLOR=#FBF5EF>
11992 <B>4:2</B>
11993 </TD>
11994 <TD width=10% BGCOLOR=#FBF5EF>
11995 <B>1c</B>
11996 </TD>
11997 <TD width=10% BGCOLOR=#FBF5EF>
11998 <B>4</B>
11999 </TD>
12000 <TD width=15% BGCOLOR=#FBF5EF>
12001 <B>10</B>
12002 </TD>
12003 <TD width=35% BGCOLOR=#FBF5EF>
12004 <B>tCCD - Minimum time between two reads or two writes (from bank a to bank b) is this value + 1. DRAM related.</B>
12005 </TD>
12006 </TR>
12007 <TR valign="top">
12008 <TD width=15% BGCOLOR=#FBF5EF>
12009 <B>reg_ddrc_t_rrd</B>
12010 </TD>
12011 <TD width=15% BGCOLOR=#FBF5EF>
12012 <B>7:5</B>
12013 </TD>
12014 <TD width=10% BGCOLOR=#FBF5EF>
12015 <B>e0</B>
12016 </TD>
12017 <TD width=10% BGCOLOR=#FBF5EF>
12018 <B>4</B>
12019 </TD>
12020 <TD width=15% BGCOLOR=#FBF5EF>
12021 <B>80</B>
12022 </TD>
12023 <TD width=35% BGCOLOR=#FBF5EF>
12024 <B>tRRD - Minimum time between activates from bank A to bank B. (spec: 10ns or less) DRAM RELATED</B>
12025 </TD>
12026 </TR>
12027 <TR valign="top">
12028 <TD width=15% BGCOLOR=#FBF5EF>
12029 <B>reg_ddrc_refresh_margin</B>
12030 </TD>
12031 <TD width=15% BGCOLOR=#FBF5EF>
12032 <B>11:8</B>
12033 </TD>
12034 <TD width=10% BGCOLOR=#FBF5EF>
12035 <B>f00</B>
12036 </TD>
12037 <TD width=10% BGCOLOR=#FBF5EF>
12038 <B>2</B>
12039 </TD>
12040 <TD width=15% BGCOLOR=#FBF5EF>
12041 <B>200</B>
12042 </TD>
12043 <TD width=35% BGCOLOR=#FBF5EF>
12044 <B>Issue critical refresh or page close this many cycles before the critical refresh or page timer expires. It is recommended that this not be changed from the default value.</B>
12045 </TD>
12046 </TR>
12047 <TR valign="top">
12048 <TD width=15% BGCOLOR=#FBF5EF>
12049 <B>reg_ddrc_t_rp</B>
12050 </TD>
12051 <TD width=15% BGCOLOR=#FBF5EF>
12052 <B>15:12</B>
12053 </TD>
12054 <TD width=10% BGCOLOR=#FBF5EF>
12055 <B>f000</B>
12056 </TD>
12057 <TD width=10% BGCOLOR=#FBF5EF>
12058 <B>7</B>
12059 </TD>
12060 <TD width=15% BGCOLOR=#FBF5EF>
12061 <B>7000</B>
12062 </TD>
12063 <TD width=35% BGCOLOR=#FBF5EF>
12064 <B>tRP - Minimum time from precharge to activate of same bank. DRAM RELATED</B>
12065 </TD>
12066 </TR>
12067 <TR valign="top">
12068 <TD width=15% BGCOLOR=#FBF5EF>
12069 <B>reg_ddrc_refresh_to_x32</B>
12070 </TD>
12071 <TD width=15% BGCOLOR=#FBF5EF>
12072 <B>20:16</B>
12073 </TD>
12074 <TD width=10% BGCOLOR=#FBF5EF>
12075 <B>1f0000</B>
12076 </TD>
12077 <TD width=10% BGCOLOR=#FBF5EF>
12078 <B>8</B>
12079 </TD>
12080 <TD width=15% BGCOLOR=#FBF5EF>
12081 <B>80000</B>
12082 </TD>
12083 <TD width=35% BGCOLOR=#FBF5EF>
12084 <B>If the refresh timer (tRFC_nom, as known as tREFI) has expired at least once, but it has not expired burst_of_N_refresh times yet, then a 'speculative refresh' may be performed. A speculative refresh is a refresh performed at a time when refresh would be useful, but before it is absolutely required. When the DRAM bus is idle for a period of time determined by this refresh idle timeout and the refresh timer has expired at least once since the last refresh, then a 'speculative refresh' will be performed. Speculative refreshes will continue successively until there are no refreshes pending or until new reads or writes are issued to the controller. Dynamic Bit Field.</B>
12085 </TD>
12086 </TR>
12087 <TR valign="top">
12088 <TD width=15% BGCOLOR=#FBF5EF>
12089 <B>reg_ddrc_mobile</B>
12090 </TD>
12091 <TD width=15% BGCOLOR=#FBF5EF>
12092 <B>22:22</B>
12093 </TD>
12094 <TD width=10% BGCOLOR=#FBF5EF>
12095 <B>400000</B>
12096 </TD>
12097 <TD width=10% BGCOLOR=#FBF5EF>
12098 <B>0</B>
12099 </TD>
12100 <TD width=15% BGCOLOR=#FBF5EF>
12101 <B>0</B>
12102 </TD>
12103 <TD width=35% BGCOLOR=#FBF5EF>
12104 <B>0: DDR2 or DDR3 device. 1: LPDDR2 device.</B>
12105 </TD>
12106 </TR>
12107 <TR valign="top">
12108 <TD width=15% BGCOLOR=#FBF5EF>
12109 <B>reg_ddrc_en_dfi_dram_clk_disable</B>
12110 </TD>
12111 <TD width=15% BGCOLOR=#FBF5EF>
12112 <B>23:23</B>
12113 </TD>
12114 <TD width=10% BGCOLOR=#FBF5EF>
12115 <B>800000</B>
12116 </TD>
12117 <TD width=10% BGCOLOR=#FBF5EF>
12118 <B>0</B>
12119 </TD>
12120 <TD width=15% BGCOLOR=#FBF5EF>
12121 <B>0</B>
12122 </TD>
12123 <TD width=35% BGCOLOR=#FBF5EF>
12124 <B>Enables the assertion of ddrc_dfi_dram_clk_disable. In DDR2/DDR3, only asserted in Self Refresh. In mDDR/LPDDR2, can be asserted in following: - during normal operation (Clock Stop), - in Power Down - in Self Refresh - In Deep Power Down</B>
12125 </TD>
12126 </TR>
12127 <TR valign="top">
12128 <TD width=15% BGCOLOR=#FBF5EF>
12129 <B>reg_ddrc_read_latency</B>
12130 </TD>
12131 <TD width=15% BGCOLOR=#FBF5EF>
12132 <B>28:24</B>
12133 </TD>
12134 <TD width=10% BGCOLOR=#FBF5EF>
12135 <B>1f000000</B>
12136 </TD>
12137 <TD width=10% BGCOLOR=#FBF5EF>
12138 <B>7</B>
12139 </TD>
12140 <TD width=15% BGCOLOR=#FBF5EF>
12141 <B>7000000</B>
12142 </TD>
12143 <TD width=35% BGCOLOR=#FBF5EF>
12144 <B>Non-LPDDR2: not used. DDR2 and DDR3: Set to Read Latency, RL. Time from Read command to Read data on DRAM interface. It is used to calculate when DRAM clock may be stopped. Unit: DDR clock.</B>
12145 </TD>
12146 </TR>
12147 <TR valign="top">
12148 <TD width=15% BGCOLOR=#FBF5EF>
12149 <B>reg_phy_mode_ddr1_ddr2</B>
12150 </TD>
12151 <TD width=15% BGCOLOR=#FBF5EF>
12152 <B>29:29</B>
12153 </TD>
12154 <TD width=10% BGCOLOR=#FBF5EF>
12155 <B>20000000</B>
12156 </TD>
12157 <TD width=10% BGCOLOR=#FBF5EF>
12158 <B>1</B>
12159 </TD>
12160 <TD width=15% BGCOLOR=#FBF5EF>
12161 <B>20000000</B>
12162 </TD>
12163 <TD width=35% BGCOLOR=#FBF5EF>
12164 <B>unused</B>
12165 </TD>
12166 </TR>
12167 <TR valign="top">
12168 <TD width=15% BGCOLOR=#FBF5EF>
12169 <B>reg_ddrc_dis_pad_pd</B>
12170 </TD>
12171 <TD width=15% BGCOLOR=#FBF5EF>
12172 <B>30:30</B>
12173 </TD>
12174 <TD width=10% BGCOLOR=#FBF5EF>
12175 <B>40000000</B>
12176 </TD>
12177 <TD width=10% BGCOLOR=#FBF5EF>
12178 <B>0</B>
12179 </TD>
12180 <TD width=15% BGCOLOR=#FBF5EF>
12181 <B>0</B>
12182 </TD>
12183 <TD width=35% BGCOLOR=#FBF5EF>
12184 <B>1: disable the pad power down feature 0: Enable the pad power down feature.</B>
12185 </TD>
12186 </TR>
12187 <TR valign="top">
12188 <TD width=15% BGCOLOR=#C0C0C0>
12189 <B>DRAM_param_reg3@0XF8006020</B>
12190 </TD>
12191 <TD width=15% BGCOLOR=#C0C0C0>
12192 <B>31:0</B>
12193 </TD>
12194 <TD width=10% BGCOLOR=#C0C0C0>
12195 <B>7fdffffc</B>
12196 </TD>
12197 <TD width=10% BGCOLOR=#C0C0C0>
12198 <B></B>
12199 </TD>
12200 <TD width=15% BGCOLOR=#C0C0C0>
12201 <B>27087290</B>
12202 </TD>
12203 <TD width=35% BGCOLOR=#C0C0C0>
12204 <B>DRAM Parameters 3</B>
12205 </TD>
12206 </TR>
12207 </TABLE>
12208 <P>
12209 <H2><a name="DRAM_param_reg4">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg4</a></H2>
12210 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
12211 <TR valign="top">
12212 <TD width=15% BGCOLOR=#FFFF00>
12213 <B>Register Name</B>
12214 </TD>
12215 <TD width=15% BGCOLOR=#FFFF00>
12216 <B>Address</B>
12217 </TD>
12218 <TD width=10% BGCOLOR=#FFFF00>
12219 <B>Width</B>
12220 </TD>
12221 <TD width=10% BGCOLOR=#FFFF00>
12222 <B>Type</B>
12223 </TD>
12224 <TD width=15% BGCOLOR=#FFFF00>
12225 <B>Reset Value</B>
12226 </TD>
12227 <TD width=35% BGCOLOR=#FFFF00>
12228 <B>Description</B>
12229 </TD>
12230 </TR>
12231 <TR valign="top">
12232 <TD width=15% BGCOLOR=#FBF5EF>
12233 <B>DRAM_param_reg4</B>
12234 </TD>
12235 <TD width=15% BGCOLOR=#FBF5EF>
12236 <B>0XF8006024</B>
12237 </TD>
12238 <TD width=10% BGCOLOR=#FBF5EF>
12239 <B>32</B>
12240 </TD>
12241 <TD width=10% BGCOLOR=#FBF5EF>
12242 <B>rw</B>
12243 </TD>
12244 <TD width=15% BGCOLOR=#FBF5EF>
12245 <B>0x00000000</B>
12246 </TD>
12247 <TD width=35% BGCOLOR=#FBF5EF>
12248 <B>--</B>
12249 </TD>
12250 </TR>
12251 </TABLE>
12252 <P>
12253 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
12254 <TR valign="top">
12255 <TD width=15% BGCOLOR=#C0FFC0>
12256 <B>Field Name</B>
12257 </TD>
12258 <TD width=15% BGCOLOR=#C0FFC0>
12259 <B>Bits</B>
12260 </TD>
12261 <TD width=10% BGCOLOR=#C0FFC0>
12262 <B>Mask</B>
12263 </TD>
12264 <TD width=10% BGCOLOR=#C0FFC0>
12265 <B>Value</B>
12266 </TD>
12267 <TD width=15% BGCOLOR=#C0FFC0>
12268 <B>Shifted Value</B>
12269 </TD>
12270 <TD width=35% BGCOLOR=#C0FFC0>
12271 <B>Description</B>
12272 </TD>
12273 </TR>
12274 <TR valign="top">
12275 <TD width=15% BGCOLOR=#FBF5EF>
12276 <B>reg_ddrc_en_2t_timing_mode</B>
12277 </TD>
12278 <TD width=15% BGCOLOR=#FBF5EF>
12279 <B>0:0</B>
12280 </TD>
12281 <TD width=10% BGCOLOR=#FBF5EF>
12282 <B>1</B>
12283 </TD>
12284 <TD width=10% BGCOLOR=#FBF5EF>
12285 <B>0</B>
12286 </TD>
12287 <TD width=15% BGCOLOR=#FBF5EF>
12288 <B>0</B>
12289 </TD>
12290 <TD width=35% BGCOLOR=#FBF5EF>
12291 <B>1: DDRC will use 2T timing 0: DDRC will use 1T timing</B>
12292 </TD>
12293 </TR>
12294 <TR valign="top">
12295 <TD width=15% BGCOLOR=#FBF5EF>
12296 <B>reg_ddrc_prefer_write</B>
12297 </TD>
12298 <TD width=15% BGCOLOR=#FBF5EF>
12299 <B>1:1</B>
12300 </TD>
12301 <TD width=10% BGCOLOR=#FBF5EF>
12302 <B>2</B>
12303 </TD>
12304 <TD width=10% BGCOLOR=#FBF5EF>
12305 <B>0</B>
12306 </TD>
12307 <TD width=15% BGCOLOR=#FBF5EF>
12308 <B>0</B>
12309 </TD>
12310 <TD width=35% BGCOLOR=#FBF5EF>
12311 <B>1: Bank selector prefers writes over reads</B>
12312 </TD>
12313 </TR>
12314 <TR valign="top">
12315 <TD width=15% BGCOLOR=#FBF5EF>
12316 <B>reg_ddrc_mr_wr</B>
12317 </TD>
12318 <TD width=15% BGCOLOR=#FBF5EF>
12319 <B>6:6</B>
12320 </TD>
12321 <TD width=10% BGCOLOR=#FBF5EF>
12322 <B>40</B>
12323 </TD>
12324 <TD width=10% BGCOLOR=#FBF5EF>
12325 <B>0</B>
12326 </TD>
12327 <TD width=15% BGCOLOR=#FBF5EF>
12328 <B>0</B>
12329 </TD>
12330 <TD width=35% BGCOLOR=#FBF5EF>
12331 <B>A low to high signal on this signal will do a mode register write or read. Controller will accept this command, if this signal is detected high and "ddrc_reg_mr_wr_busy" is detected low.</B>
12332 </TD>
12333 </TR>
12334 <TR valign="top">
12335 <TD width=15% BGCOLOR=#FBF5EF>
12336 <B>reg_ddrc_mr_addr</B>
12337 </TD>
12338 <TD width=15% BGCOLOR=#FBF5EF>
12339 <B>8:7</B>
12340 </TD>
12341 <TD width=10% BGCOLOR=#FBF5EF>
12342 <B>180</B>
12343 </TD>
12344 <TD width=10% BGCOLOR=#FBF5EF>
12345 <B>0</B>
12346 </TD>
12347 <TD width=15% BGCOLOR=#FBF5EF>
12348 <B>0</B>
12349 </TD>
12350 <TD width=35% BGCOLOR=#FBF5EF>
12351 <B>DDR2 and DDR3: Mode register address. LPDDR2: not used. 00: MR0 01: MR1 10: MR2 11: MR3</B>
12352 </TD>
12353 </TR>
12354 <TR valign="top">
12355 <TD width=15% BGCOLOR=#FBF5EF>
12356 <B>reg_ddrc_mr_data</B>
12357 </TD>
12358 <TD width=15% BGCOLOR=#FBF5EF>
12359 <B>24:9</B>
12360 </TD>
12361 <TD width=10% BGCOLOR=#FBF5EF>
12362 <B>1fffe00</B>
12363 </TD>
12364 <TD width=10% BGCOLOR=#FBF5EF>
12365 <B>0</B>
12366 </TD>
12367 <TD width=15% BGCOLOR=#FBF5EF>
12368 <B>0</B>
12369 </TD>
12370 <TD width=35% BGCOLOR=#FBF5EF>
12371 <B>DDR2 and DDR3: Mode register write data. LPDDR2: The 16 bits are interpreted for reads and writes: Reads: MR Addr[7:0], Don't Care[7:0]. Writes: MR Addf[7:0], MR Data[7:0].</B>
12372 </TD>
12373 </TR>
12374 <TR valign="top">
12375 <TD width=15% BGCOLOR=#FBF5EF>
12376 <B>ddrc_reg_mr_wr_busy</B>
12377 </TD>
12378 <TD width=15% BGCOLOR=#FBF5EF>
12379 <B>25:25</B>
12380 </TD>
12381 <TD width=10% BGCOLOR=#FBF5EF>
12382 <B>2000000</B>
12383 </TD>
12384 <TD width=10% BGCOLOR=#FBF5EF>
12385 <B>0</B>
12386 </TD>
12387 <TD width=15% BGCOLOR=#FBF5EF>
12388 <B>0</B>
12389 </TD>
12390 <TD width=35% BGCOLOR=#FBF5EF>
12391 <B>Core must initiate a MR write / read operation only if this signal is low. This signal goes high in the clock after the controller accepts the write / read request. It goes low when (i) MR write command has been issued to the DRAM (ii) MR Read data has been returned to Controller. Any MR write / read command that is received when 'ddrc_reg_mr_wr_busy' is high is not accepted. 0: Indicates that the core can initiate a mode register write / read operation. 1: Indicates that mode register write / read operation is in progress.</B>
12392 </TD>
12393 </TR>
12394 <TR valign="top">
12395 <TD width=15% BGCOLOR=#FBF5EF>
12396 <B>reg_ddrc_mr_type</B>
12397 </TD>
12398 <TD width=15% BGCOLOR=#FBF5EF>
12399 <B>26:26</B>
12400 </TD>
12401 <TD width=10% BGCOLOR=#FBF5EF>
12402 <B>4000000</B>
12403 </TD>
12404 <TD width=10% BGCOLOR=#FBF5EF>
12405 <B>0</B>
12406 </TD>
12407 <TD width=15% BGCOLOR=#FBF5EF>
12408 <B>0</B>
12409 </TD>
12410 <TD width=35% BGCOLOR=#FBF5EF>
12411 <B>Indicates whether the Mode register operation is read or write 0: write 1: read</B>
12412 </TD>
12413 </TR>
12414 <TR valign="top">
12415 <TD width=15% BGCOLOR=#FBF5EF>
12416 <B>reg_ddrc_mr_rdata_valid</B>
12417 </TD>
12418 <TD width=15% BGCOLOR=#FBF5EF>
12419 <B>27:27</B>
12420 </TD>
12421 <TD width=10% BGCOLOR=#FBF5EF>
12422 <B>8000000</B>
12423 </TD>
12424 <TD width=10% BGCOLOR=#FBF5EF>
12425 <B>0</B>
12426 </TD>
12427 <TD width=15% BGCOLOR=#FBF5EF>
12428 <B>0</B>
12429 </TD>
12430 <TD width=35% BGCOLOR=#FBF5EF>
12431 <B>This bit indicates whether the Mode Register Read Data present at address 0xA9 is valid or not. This bit is 0 by default. This bit will be cleared (0), whenever a Mode Register Read command is issued. This bit will be set to 1, when the Mode Register Read Data is written to register 0xA9.</B>
12432 </TD>
12433 </TR>
12434 <TR valign="top">
12435 <TD width=15% BGCOLOR=#C0C0C0>
12436 <B>DRAM_param_reg4@0XF8006024</B>
12437 </TD>
12438 <TD width=15% BGCOLOR=#C0C0C0>
12439 <B>31:0</B>
12440 </TD>
12441 <TD width=10% BGCOLOR=#C0C0C0>
12442 <B>fffffc3</B>
12443 </TD>
12444 <TD width=10% BGCOLOR=#C0C0C0>
12445 <B></B>
12446 </TD>
12447 <TD width=15% BGCOLOR=#C0C0C0>
12448 <B>0</B>
12449 </TD>
12450 <TD width=35% BGCOLOR=#C0C0C0>
12451 <B>DRAM Parameters 4</B>
12452 </TD>
12453 </TR>
12454 </TABLE>
12455 <P>
12456 <H2><a name="DRAM_init_param">Register (<A href=#mod___slcr> slcr </A>)DRAM_init_param</a></H2>
12457 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
12458 <TR valign="top">
12459 <TD width=15% BGCOLOR=#FFFF00>
12460 <B>Register Name</B>
12461 </TD>
12462 <TD width=15% BGCOLOR=#FFFF00>
12463 <B>Address</B>
12464 </TD>
12465 <TD width=10% BGCOLOR=#FFFF00>
12466 <B>Width</B>
12467 </TD>
12468 <TD width=10% BGCOLOR=#FFFF00>
12469 <B>Type</B>
12470 </TD>
12471 <TD width=15% BGCOLOR=#FFFF00>
12472 <B>Reset Value</B>
12473 </TD>
12474 <TD width=35% BGCOLOR=#FFFF00>
12475 <B>Description</B>
12476 </TD>
12477 </TR>
12478 <TR valign="top">
12479 <TD width=15% BGCOLOR=#FBF5EF>
12480 <B>DRAM_init_param</B>
12481 </TD>
12482 <TD width=15% BGCOLOR=#FBF5EF>
12483 <B>0XF8006028</B>
12484 </TD>
12485 <TD width=10% BGCOLOR=#FBF5EF>
12486 <B>32</B>
12487 </TD>
12488 <TD width=10% BGCOLOR=#FBF5EF>
12489 <B>rw</B>
12490 </TD>
12491 <TD width=15% BGCOLOR=#FBF5EF>
12492 <B>0x00000000</B>
12493 </TD>
12494 <TD width=35% BGCOLOR=#FBF5EF>
12495 <B>--</B>
12496 </TD>
12497 </TR>
12498 </TABLE>
12499 <P>
12500 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
12501 <TR valign="top">
12502 <TD width=15% BGCOLOR=#C0FFC0>
12503 <B>Field Name</B>
12504 </TD>
12505 <TD width=15% BGCOLOR=#C0FFC0>
12506 <B>Bits</B>
12507 </TD>
12508 <TD width=10% BGCOLOR=#C0FFC0>
12509 <B>Mask</B>
12510 </TD>
12511 <TD width=10% BGCOLOR=#C0FFC0>
12512 <B>Value</B>
12513 </TD>
12514 <TD width=15% BGCOLOR=#C0FFC0>
12515 <B>Shifted Value</B>
12516 </TD>
12517 <TD width=35% BGCOLOR=#C0FFC0>
12518 <B>Description</B>
12519 </TD>
12520 </TR>
12521 <TR valign="top">
12522 <TD width=15% BGCOLOR=#FBF5EF>
12523 <B>reg_ddrc_final_wait_x32</B>
12524 </TD>
12525 <TD width=15% BGCOLOR=#FBF5EF>
12526 <B>6:0</B>
12527 </TD>
12528 <TD width=10% BGCOLOR=#FBF5EF>
12529 <B>7f</B>
12530 </TD>
12531 <TD width=10% BGCOLOR=#FBF5EF>
12532 <B>7</B>
12533 </TD>
12534 <TD width=15% BGCOLOR=#FBF5EF>
12535 <B>7</B>
12536 </TD>
12537 <TD width=35% BGCOLOR=#FBF5EF>
12538 <B>Cycles to wait after completing the DRAM init sequence before starting the dynamic scheduler. Units are in counts of a global timer that pulses every 32 clock cycles. Default value is set for DDR3.</B>
12539 </TD>
12540 </TR>
12541 <TR valign="top">
12542 <TD width=15% BGCOLOR=#FBF5EF>
12543 <B>reg_ddrc_pre_ocd_x32</B>
12544 </TD>
12545 <TD width=15% BGCOLOR=#FBF5EF>
12546 <B>10:7</B>
12547 </TD>
12548 <TD width=10% BGCOLOR=#FBF5EF>
12549 <B>780</B>
12550 </TD>
12551 <TD width=10% BGCOLOR=#FBF5EF>
12552 <B>0</B>
12553 </TD>
12554 <TD width=15% BGCOLOR=#FBF5EF>
12555 <B>0</B>
12556 </TD>
12557 <TD width=35% BGCOLOR=#FBF5EF>
12558 <B>Wait period before driving the 'OCD Complete' command to DRAM. Units are in counts of a global timer that pulses every 32 clock cycles. There is no known spec requirement for this. It may be set to zero.</B>
12559 </TD>
12560 </TR>
12561 <TR valign="top">
12562 <TD width=15% BGCOLOR=#FBF5EF>
12563 <B>reg_ddrc_t_mrd</B>
12564 </TD>
12565 <TD width=15% BGCOLOR=#FBF5EF>
12566 <B>13:11</B>
12567 </TD>
12568 <TD width=10% BGCOLOR=#FBF5EF>
12569 <B>3800</B>
12570 </TD>
12571 <TD width=10% BGCOLOR=#FBF5EF>
12572 <B>4</B>
12573 </TD>
12574 <TD width=15% BGCOLOR=#FBF5EF>
12575 <B>2000</B>
12576 </TD>
12577 <TD width=35% BGCOLOR=#FBF5EF>
12578 <B>tMRD - Cycles between Load Mode commands. DRAM related. Default value is set for DDR3.</B>
12579 </TD>
12580 </TR>
12581 <TR valign="top">
12582 <TD width=15% BGCOLOR=#C0C0C0>
12583 <B>DRAM_init_param@0XF8006028</B>
12584 </TD>
12585 <TD width=15% BGCOLOR=#C0C0C0>
12586 <B>31:0</B>
12587 </TD>
12588 <TD width=10% BGCOLOR=#C0C0C0>
12589 <B>3fff</B>
12590 </TD>
12591 <TD width=10% BGCOLOR=#C0C0C0>
12592 <B></B>
12593 </TD>
12594 <TD width=15% BGCOLOR=#C0C0C0>
12595 <B>2007</B>
12596 </TD>
12597 <TD width=35% BGCOLOR=#C0C0C0>
12598 <B>DRAM Initialization Parameters</B>
12599 </TD>
12600 </TR>
12601 </TABLE>
12602 <P>
12603 <H2><a name="DRAM_EMR_reg">Register (<A href=#mod___slcr> slcr </A>)DRAM_EMR_reg</a></H2>
12604 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
12605 <TR valign="top">
12606 <TD width=15% BGCOLOR=#FFFF00>
12607 <B>Register Name</B>
12608 </TD>
12609 <TD width=15% BGCOLOR=#FFFF00>
12610 <B>Address</B>
12611 </TD>
12612 <TD width=10% BGCOLOR=#FFFF00>
12613 <B>Width</B>
12614 </TD>
12615 <TD width=10% BGCOLOR=#FFFF00>
12616 <B>Type</B>
12617 </TD>
12618 <TD width=15% BGCOLOR=#FFFF00>
12619 <B>Reset Value</B>
12620 </TD>
12621 <TD width=35% BGCOLOR=#FFFF00>
12622 <B>Description</B>
12623 </TD>
12624 </TR>
12625 <TR valign="top">
12626 <TD width=15% BGCOLOR=#FBF5EF>
12627 <B>DRAM_EMR_reg</B>
12628 </TD>
12629 <TD width=15% BGCOLOR=#FBF5EF>
12630 <B>0XF800602C</B>
12631 </TD>
12632 <TD width=10% BGCOLOR=#FBF5EF>
12633 <B>32</B>
12634 </TD>
12635 <TD width=10% BGCOLOR=#FBF5EF>
12636 <B>rw</B>
12637 </TD>
12638 <TD width=15% BGCOLOR=#FBF5EF>
12639 <B>0x00000000</B>
12640 </TD>
12641 <TD width=35% BGCOLOR=#FBF5EF>
12642 <B>--</B>
12643 </TD>
12644 </TR>
12645 </TABLE>
12646 <P>
12647 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
12648 <TR valign="top">
12649 <TD width=15% BGCOLOR=#C0FFC0>
12650 <B>Field Name</B>
12651 </TD>
12652 <TD width=15% BGCOLOR=#C0FFC0>
12653 <B>Bits</B>
12654 </TD>
12655 <TD width=10% BGCOLOR=#C0FFC0>
12656 <B>Mask</B>
12657 </TD>
12658 <TD width=10% BGCOLOR=#C0FFC0>
12659 <B>Value</B>
12660 </TD>
12661 <TD width=15% BGCOLOR=#C0FFC0>
12662 <B>Shifted Value</B>
12663 </TD>
12664 <TD width=35% BGCOLOR=#C0FFC0>
12665 <B>Description</B>
12666 </TD>
12667 </TR>
12668 <TR valign="top">
12669 <TD width=15% BGCOLOR=#FBF5EF>
12670 <B>reg_ddrc_emr2</B>
12671 </TD>
12672 <TD width=15% BGCOLOR=#FBF5EF>
12673 <B>15:0</B>
12674 </TD>
12675 <TD width=10% BGCOLOR=#FBF5EF>
12676 <B>ffff</B>
12677 </TD>
12678 <TD width=10% BGCOLOR=#FBF5EF>
12679 <B>8</B>
12680 </TD>
12681 <TD width=15% BGCOLOR=#FBF5EF>
12682 <B>8</B>
12683 </TD>
12684 <TD width=35% BGCOLOR=#FBF5EF>
12685 <B>DDR2: Value loaded into EMR2 register DDR3: Value loaded into MR2 register LPDDR2: Value loaded into MR3 register</B>
12686 </TD>
12687 </TR>
12688 <TR valign="top">
12689 <TD width=15% BGCOLOR=#FBF5EF>
12690 <B>reg_ddrc_emr3</B>
12691 </TD>
12692 <TD width=15% BGCOLOR=#FBF5EF>
12693 <B>31:16</B>
12694 </TD>
12695 <TD width=10% BGCOLOR=#FBF5EF>
12696 <B>ffff0000</B>
12697 </TD>
12698 <TD width=10% BGCOLOR=#FBF5EF>
12699 <B>0</B>
12700 </TD>
12701 <TD width=15% BGCOLOR=#FBF5EF>
12702 <B>0</B>
12703 </TD>
12704 <TD width=35% BGCOLOR=#FBF5EF>
12705 <B>DDR2: Value loaded into EMR3 register DDR3: Value loaded into MR3 register. Set Bit[2:0] to 3'b000. These bits are set appropriately by the Controller during Read Data eye training and Read DQS gate leveling. LPDDR2: Unused</B>
12706 </TD>
12707 </TR>
12708 <TR valign="top">
12709 <TD width=15% BGCOLOR=#C0C0C0>
12710 <B>DRAM_EMR_reg@0XF800602C</B>
12711 </TD>
12712 <TD width=15% BGCOLOR=#C0C0C0>
12713 <B>31:0</B>
12714 </TD>
12715 <TD width=10% BGCOLOR=#C0C0C0>
12716 <B>ffffffff</B>
12717 </TD>
12718 <TD width=10% BGCOLOR=#C0C0C0>
12719 <B></B>
12720 </TD>
12721 <TD width=15% BGCOLOR=#C0C0C0>
12722 <B>8</B>
12723 </TD>
12724 <TD width=35% BGCOLOR=#C0C0C0>
12725 <B>DRAM EMR2, EMR3 access</B>
12726 </TD>
12727 </TR>
12728 </TABLE>
12729 <P>
12730 <H2><a name="DRAM_EMR_MR_reg">Register (<A href=#mod___slcr> slcr </A>)DRAM_EMR_MR_reg</a></H2>
12731 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
12732 <TR valign="top">
12733 <TD width=15% BGCOLOR=#FFFF00>
12734 <B>Register Name</B>
12735 </TD>
12736 <TD width=15% BGCOLOR=#FFFF00>
12737 <B>Address</B>
12738 </TD>
12739 <TD width=10% BGCOLOR=#FFFF00>
12740 <B>Width</B>
12741 </TD>
12742 <TD width=10% BGCOLOR=#FFFF00>
12743 <B>Type</B>
12744 </TD>
12745 <TD width=15% BGCOLOR=#FFFF00>
12746 <B>Reset Value</B>
12747 </TD>
12748 <TD width=35% BGCOLOR=#FFFF00>
12749 <B>Description</B>
12750 </TD>
12751 </TR>
12752 <TR valign="top">
12753 <TD width=15% BGCOLOR=#FBF5EF>
12754 <B>DRAM_EMR_MR_reg</B>
12755 </TD>
12756 <TD width=15% BGCOLOR=#FBF5EF>
12757 <B>0XF8006030</B>
12758 </TD>
12759 <TD width=10% BGCOLOR=#FBF5EF>
12760 <B>32</B>
12761 </TD>
12762 <TD width=10% BGCOLOR=#FBF5EF>
12763 <B>rw</B>
12764 </TD>
12765 <TD width=15% BGCOLOR=#FBF5EF>
12766 <B>0x00000000</B>
12767 </TD>
12768 <TD width=35% BGCOLOR=#FBF5EF>
12769 <B>--</B>
12770 </TD>
12771 </TR>
12772 </TABLE>
12773 <P>
12774 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
12775 <TR valign="top">
12776 <TD width=15% BGCOLOR=#C0FFC0>
12777 <B>Field Name</B>
12778 </TD>
12779 <TD width=15% BGCOLOR=#C0FFC0>
12780 <B>Bits</B>
12781 </TD>
12782 <TD width=10% BGCOLOR=#C0FFC0>
12783 <B>Mask</B>
12784 </TD>
12785 <TD width=10% BGCOLOR=#C0FFC0>
12786 <B>Value</B>
12787 </TD>
12788 <TD width=15% BGCOLOR=#C0FFC0>
12789 <B>Shifted Value</B>
12790 </TD>
12791 <TD width=35% BGCOLOR=#C0FFC0>
12792 <B>Description</B>
12793 </TD>
12794 </TR>
12795 <TR valign="top">
12796 <TD width=15% BGCOLOR=#FBF5EF>
12797 <B>reg_ddrc_mr</B>
12798 </TD>
12799 <TD width=15% BGCOLOR=#FBF5EF>
12800 <B>15:0</B>
12801 </TD>
12802 <TD width=10% BGCOLOR=#FBF5EF>
12803 <B>ffff</B>
12804 </TD>
12805 <TD width=10% BGCOLOR=#FBF5EF>
12806 <B>930</B>
12807 </TD>
12808 <TD width=15% BGCOLOR=#FBF5EF>
12809 <B>930</B>
12810 </TD>
12811 <TD width=35% BGCOLOR=#FBF5EF>
12812 <B>DDR2: Value loaded into MR register. (Bit[8] is for DLL and the setting here is ignored. Controller sets this bit appropriately DDR3: Value loaded into MR0 register. LPDDR2: Value loaded into MR1 register</B>
12813 </TD>
12814 </TR>
12815 <TR valign="top">
12816 <TD width=15% BGCOLOR=#FBF5EF>
12817 <B>reg_ddrc_emr</B>
12818 </TD>
12819 <TD width=15% BGCOLOR=#FBF5EF>
12820 <B>31:16</B>
12821 </TD>
12822 <TD width=10% BGCOLOR=#FBF5EF>
12823 <B>ffff0000</B>
12824 </TD>
12825 <TD width=10% BGCOLOR=#FBF5EF>
12826 <B>4</B>
12827 </TD>
12828 <TD width=15% BGCOLOR=#FBF5EF>
12829 <B>40000</B>
12830 </TD>
12831 <TD width=35% BGCOLOR=#FBF5EF>
12832 <B>DDR2: Value loaded into EMR1register. (Bits[9:7] are for OCD and the setting in this reg is ignored. Controller sets this bits appropriately during initialization DDR3: Value loaded into MR1 register. Set Bit[7] to 0. This bit is set appropriately by the Controller during Write Leveling LPDDR2: Value loaded into MR2 register</B>
12833 </TD>
12834 </TR>
12835 <TR valign="top">
12836 <TD width=15% BGCOLOR=#C0C0C0>
12837 <B>DRAM_EMR_MR_reg@0XF8006030</B>
12838 </TD>
12839 <TD width=15% BGCOLOR=#C0C0C0>
12840 <B>31:0</B>
12841 </TD>
12842 <TD width=10% BGCOLOR=#C0C0C0>
12843 <B>ffffffff</B>
12844 </TD>
12845 <TD width=10% BGCOLOR=#C0C0C0>
12846 <B></B>
12847 </TD>
12848 <TD width=15% BGCOLOR=#C0C0C0>
12849 <B>40930</B>
12850 </TD>
12851 <TD width=35% BGCOLOR=#C0C0C0>
12852 <B>DRAM EMR, MR access</B>
12853 </TD>
12854 </TR>
12855 </TABLE>
12856 <P>
12857 <H2><a name="DRAM_burst8_rdwr">Register (<A href=#mod___slcr> slcr </A>)DRAM_burst8_rdwr</a></H2>
12858 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
12859 <TR valign="top">
12860 <TD width=15% BGCOLOR=#FFFF00>
12861 <B>Register Name</B>
12862 </TD>
12863 <TD width=15% BGCOLOR=#FFFF00>
12864 <B>Address</B>
12865 </TD>
12866 <TD width=10% BGCOLOR=#FFFF00>
12867 <B>Width</B>
12868 </TD>
12869 <TD width=10% BGCOLOR=#FFFF00>
12870 <B>Type</B>
12871 </TD>
12872 <TD width=15% BGCOLOR=#FFFF00>
12873 <B>Reset Value</B>
12874 </TD>
12875 <TD width=35% BGCOLOR=#FFFF00>
12876 <B>Description</B>
12877 </TD>
12878 </TR>
12879 <TR valign="top">
12880 <TD width=15% BGCOLOR=#FBF5EF>
12881 <B>DRAM_burst8_rdwr</B>
12882 </TD>
12883 <TD width=15% BGCOLOR=#FBF5EF>
12884 <B>0XF8006034</B>
12885 </TD>
12886 <TD width=10% BGCOLOR=#FBF5EF>
12887 <B>32</B>
12888 </TD>
12889 <TD width=10% BGCOLOR=#FBF5EF>
12890 <B>rw</B>
12891 </TD>
12892 <TD width=15% BGCOLOR=#FBF5EF>
12893 <B>0x00000000</B>
12894 </TD>
12895 <TD width=35% BGCOLOR=#FBF5EF>
12896 <B>--</B>
12897 </TD>
12898 </TR>
12899 </TABLE>
12900 <P>
12901 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
12902 <TR valign="top">
12903 <TD width=15% BGCOLOR=#C0FFC0>
12904 <B>Field Name</B>
12905 </TD>
12906 <TD width=15% BGCOLOR=#C0FFC0>
12907 <B>Bits</B>
12908 </TD>
12909 <TD width=10% BGCOLOR=#C0FFC0>
12910 <B>Mask</B>
12911 </TD>
12912 <TD width=10% BGCOLOR=#C0FFC0>
12913 <B>Value</B>
12914 </TD>
12915 <TD width=15% BGCOLOR=#C0FFC0>
12916 <B>Shifted Value</B>
12917 </TD>
12918 <TD width=35% BGCOLOR=#C0FFC0>
12919 <B>Description</B>
12920 </TD>
12921 </TR>
12922 <TR valign="top">
12923 <TD width=15% BGCOLOR=#FBF5EF>
12924 <B>reg_ddrc_burst_rdwr</B>
12925 </TD>
12926 <TD width=15% BGCOLOR=#FBF5EF>
12927 <B>3:0</B>
12928 </TD>
12929 <TD width=10% BGCOLOR=#FBF5EF>
12930 <B>f</B>
12931 </TD>
12932 <TD width=10% BGCOLOR=#FBF5EF>
12933 <B>4</B>
12934 </TD>
12935 <TD width=15% BGCOLOR=#FBF5EF>
12936 <B>4</B>
12937 </TD>
12938 <TD width=35% BGCOLOR=#FBF5EF>
12939 <B>Controls the burst size used to access the DRAM. This must match the BL mode register setting in the DRAM. 0010: Burst length of 4 0100: Burst length of 8 1000: Burst length of 16 (LPDDR2 with ___-bit data) All other values are reserved</B>
12940 </TD>
12941 </TR>
12942 <TR valign="top">
12943 <TD width=15% BGCOLOR=#FBF5EF>
12944 <B>reg_ddrc_pre_cke_x1024</B>
12945 </TD>
12946 <TD width=15% BGCOLOR=#FBF5EF>
12947 <B>13:4</B>
12948 </TD>
12949 <TD width=10% BGCOLOR=#FBF5EF>
12950 <B>3ff0</B>
12951 </TD>
12952 <TD width=10% BGCOLOR=#FBF5EF>
12953 <B>105</B>
12954 </TD>
12955 <TD width=15% BGCOLOR=#FBF5EF>
12956 <B>1050</B>
12957 </TD>
12958 <TD width=35% BGCOLOR=#FBF5EF>
12959 <B>Clock cycles to wait after a DDR software reset before driving CKE high to start the DRAM initialization sequence. Units: 1024 clock cycles. DDR2 Specifications typically require this to be programmed for a delay of >= 200 uS. LPDDR2 - tINIT0 of 20 mS (max) + tINIT1 of 100 nS (min)</B>
12960 </TD>
12961 </TR>
12962 <TR valign="top">
12963 <TD width=15% BGCOLOR=#FBF5EF>
12964 <B>reg_ddrc_post_cke_x1024</B>
12965 </TD>
12966 <TD width=15% BGCOLOR=#FBF5EF>
12967 <B>25:16</B>
12968 </TD>
12969 <TD width=10% BGCOLOR=#FBF5EF>
12970 <B>3ff0000</B>
12971 </TD>
12972 <TD width=10% BGCOLOR=#FBF5EF>
12973 <B>1</B>
12974 </TD>
12975 <TD width=15% BGCOLOR=#FBF5EF>
12976 <B>10000</B>
12977 </TD>
12978 <TD width=35% BGCOLOR=#FBF5EF>
12979 <B>Clock cycles to wait after driving CKE high to start the DRAM initialization sequence. Units: 1024 clocks. DDR2 typically require a 400 ns delay, requiring this value to be programmed to 2 at all clock speeds. LPDDR2 - Typically require this to be programmed for a delay of 200 us.</B>
12980 </TD>
12981 </TR>
12982 <TR valign="top">
12983 <TD width=15% BGCOLOR=#FBF5EF>
12984 <B>reg_ddrc_burstchop</B>
12985 </TD>
12986 <TD width=15% BGCOLOR=#FBF5EF>
12987 <B>28:28</B>
12988 </TD>
12989 <TD width=10% BGCOLOR=#FBF5EF>
12990 <B>10000000</B>
12991 </TD>
12992 <TD width=10% BGCOLOR=#FBF5EF>
12993 <B>0</B>
12994 </TD>
12995 <TD width=15% BGCOLOR=#FBF5EF>
12996 <B>0</B>
12997 </TD>
12998 <TD width=35% BGCOLOR=#FBF5EF>
12999 <B>Feature not supported. When 1, Controller is out in burstchop mode.</B>
13000 </TD>
13001 </TR>
13002 <TR valign="top">
13003 <TD width=15% BGCOLOR=#C0C0C0>
13004 <B>DRAM_burst8_rdwr@0XF8006034</B>
13005 </TD>
13006 <TD width=15% BGCOLOR=#C0C0C0>
13007 <B>31:0</B>
13008 </TD>
13009 <TD width=10% BGCOLOR=#C0C0C0>
13010 <B>13ff3fff</B>
13011 </TD>
13012 <TD width=10% BGCOLOR=#C0C0C0>
13013 <B></B>
13014 </TD>
13015 <TD width=15% BGCOLOR=#C0C0C0>
13016 <B>11054</B>
13017 </TD>
13018 <TD width=35% BGCOLOR=#C0C0C0>
13019 <B>DRAM Burst 8 read/write</B>
13020 </TD>
13021 </TR>
13022 </TABLE>
13023 <P>
13024 <H2><a name="DRAM_disable_DQ">Register (<A href=#mod___slcr> slcr </A>)DRAM_disable_DQ</a></H2>
13025 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13026 <TR valign="top">
13027 <TD width=15% BGCOLOR=#FFFF00>
13028 <B>Register Name</B>
13029 </TD>
13030 <TD width=15% BGCOLOR=#FFFF00>
13031 <B>Address</B>
13032 </TD>
13033 <TD width=10% BGCOLOR=#FFFF00>
13034 <B>Width</B>
13035 </TD>
13036 <TD width=10% BGCOLOR=#FFFF00>
13037 <B>Type</B>
13038 </TD>
13039 <TD width=15% BGCOLOR=#FFFF00>
13040 <B>Reset Value</B>
13041 </TD>
13042 <TD width=35% BGCOLOR=#FFFF00>
13043 <B>Description</B>
13044 </TD>
13045 </TR>
13046 <TR valign="top">
13047 <TD width=15% BGCOLOR=#FBF5EF>
13048 <B>DRAM_disable_DQ</B>
13049 </TD>
13050 <TD width=15% BGCOLOR=#FBF5EF>
13051 <B>0XF8006038</B>
13052 </TD>
13053 <TD width=10% BGCOLOR=#FBF5EF>
13054 <B>32</B>
13055 </TD>
13056 <TD width=10% BGCOLOR=#FBF5EF>
13057 <B>rw</B>
13058 </TD>
13059 <TD width=15% BGCOLOR=#FBF5EF>
13060 <B>0x00000000</B>
13061 </TD>
13062 <TD width=35% BGCOLOR=#FBF5EF>
13063 <B>--</B>
13064 </TD>
13065 </TR>
13066 </TABLE>
13067 <P>
13068 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13069 <TR valign="top">
13070 <TD width=15% BGCOLOR=#C0FFC0>
13071 <B>Field Name</B>
13072 </TD>
13073 <TD width=15% BGCOLOR=#C0FFC0>
13074 <B>Bits</B>
13075 </TD>
13076 <TD width=10% BGCOLOR=#C0FFC0>
13077 <B>Mask</B>
13078 </TD>
13079 <TD width=10% BGCOLOR=#C0FFC0>
13080 <B>Value</B>
13081 </TD>
13082 <TD width=15% BGCOLOR=#C0FFC0>
13083 <B>Shifted Value</B>
13084 </TD>
13085 <TD width=35% BGCOLOR=#C0FFC0>
13086 <B>Description</B>
13087 </TD>
13088 </TR>
13089 <TR valign="top">
13090 <TD width=15% BGCOLOR=#FBF5EF>
13091 <B>reg_ddrc_force_low_pri_n</B>
13092 </TD>
13093 <TD width=15% BGCOLOR=#FBF5EF>
13094 <B>0:0</B>
13095 </TD>
13096 <TD width=10% BGCOLOR=#FBF5EF>
13097 <B>1</B>
13098 </TD>
13099 <TD width=10% BGCOLOR=#FBF5EF>
13100 <B>0</B>
13101 </TD>
13102 <TD width=15% BGCOLOR=#FBF5EF>
13103 <B>0</B>
13104 </TD>
13105 <TD width=35% BGCOLOR=#FBF5EF>
13106 <B>Read Transaction Priority disable. 0: read transactions forced to low priority (turns off Bypass). 1: HPR reads allowed if enabled in the AXI priority read registers.</B>
13107 </TD>
13108 </TR>
13109 <TR valign="top">
13110 <TD width=15% BGCOLOR=#FBF5EF>
13111 <B>reg_ddrc_dis_dq</B>
13112 </TD>
13113 <TD width=15% BGCOLOR=#FBF5EF>
13114 <B>1:1</B>
13115 </TD>
13116 <TD width=10% BGCOLOR=#FBF5EF>
13117 <B>2</B>
13118 </TD>
13119 <TD width=10% BGCOLOR=#FBF5EF>
13120 <B>0</B>
13121 </TD>
13122 <TD width=15% BGCOLOR=#FBF5EF>
13123 <B>0</B>
13124 </TD>
13125 <TD width=35% BGCOLOR=#FBF5EF>
13126 <B>When 1, DDRC will not de-queue any transactions from the CAM. Bypass will also be disabled. All transactions will be queued in the CAM. This is for debug only; no reads or writes are issued to DRAM as long as this is asserted. Dynamic Bit Field.</B>
13127 </TD>
13128 </TR>
13129 <TR valign="top">
13130 <TD width=15% BGCOLOR=#C0C0C0>
13131 <B>DRAM_disable_DQ@0XF8006038</B>
13132 </TD>
13133 <TD width=15% BGCOLOR=#C0C0C0>
13134 <B>31:0</B>
13135 </TD>
13136 <TD width=10% BGCOLOR=#C0C0C0>
13137 <B>3</B>
13138 </TD>
13139 <TD width=10% BGCOLOR=#C0C0C0>
13140 <B></B>
13141 </TD>
13142 <TD width=15% BGCOLOR=#C0C0C0>
13143 <B>0</B>
13144 </TD>
13145 <TD width=35% BGCOLOR=#C0C0C0>
13146 <B>DRAM Disable DQ</B>
13147 </TD>
13148 </TR>
13149 </TABLE>
13150 <P>
13151 <H2><a name="DRAM_addr_map_bank">Register (<A href=#mod___slcr> slcr </A>)DRAM_addr_map_bank</a></H2>
13152 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13153 <TR valign="top">
13154 <TD width=15% BGCOLOR=#FFFF00>
13155 <B>Register Name</B>
13156 </TD>
13157 <TD width=15% BGCOLOR=#FFFF00>
13158 <B>Address</B>
13159 </TD>
13160 <TD width=10% BGCOLOR=#FFFF00>
13161 <B>Width</B>
13162 </TD>
13163 <TD width=10% BGCOLOR=#FFFF00>
13164 <B>Type</B>
13165 </TD>
13166 <TD width=15% BGCOLOR=#FFFF00>
13167 <B>Reset Value</B>
13168 </TD>
13169 <TD width=35% BGCOLOR=#FFFF00>
13170 <B>Description</B>
13171 </TD>
13172 </TR>
13173 <TR valign="top">
13174 <TD width=15% BGCOLOR=#FBF5EF>
13175 <B>DRAM_addr_map_bank</B>
13176 </TD>
13177 <TD width=15% BGCOLOR=#FBF5EF>
13178 <B>0XF800603C</B>
13179 </TD>
13180 <TD width=10% BGCOLOR=#FBF5EF>
13181 <B>32</B>
13182 </TD>
13183 <TD width=10% BGCOLOR=#FBF5EF>
13184 <B>rw</B>
13185 </TD>
13186 <TD width=15% BGCOLOR=#FBF5EF>
13187 <B>0x00000000</B>
13188 </TD>
13189 <TD width=35% BGCOLOR=#FBF5EF>
13190 <B>--</B>
13191 </TD>
13192 </TR>
13193 </TABLE>
13194 <P>
13195 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13196 <TR valign="top">
13197 <TD width=15% BGCOLOR=#C0FFC0>
13198 <B>Field Name</B>
13199 </TD>
13200 <TD width=15% BGCOLOR=#C0FFC0>
13201 <B>Bits</B>
13202 </TD>
13203 <TD width=10% BGCOLOR=#C0FFC0>
13204 <B>Mask</B>
13205 </TD>
13206 <TD width=10% BGCOLOR=#C0FFC0>
13207 <B>Value</B>
13208 </TD>
13209 <TD width=15% BGCOLOR=#C0FFC0>
13210 <B>Shifted Value</B>
13211 </TD>
13212 <TD width=35% BGCOLOR=#C0FFC0>
13213 <B>Description</B>
13214 </TD>
13215 </TR>
13216 <TR valign="top">
13217 <TD width=15% BGCOLOR=#FBF5EF>
13218 <B>reg_ddrc_addrmap_bank_b0</B>
13219 </TD>
13220 <TD width=15% BGCOLOR=#FBF5EF>
13221 <B>3:0</B>
13222 </TD>
13223 <TD width=10% BGCOLOR=#FBF5EF>
13224 <B>f</B>
13225 </TD>
13226 <TD width=10% BGCOLOR=#FBF5EF>
13227 <B>7</B>
13228 </TD>
13229 <TD width=15% BGCOLOR=#FBF5EF>
13230 <B>7</B>
13231 </TD>
13232 <TD width=35% BGCOLOR=#FBF5EF>
13233 <B>Selects the address bits used as bank address bit 0. Valid Range: 0 to 14. Internal Base: 5. The selected address bit for each of the bank address bits is determined by adding the Internal Base to the value of this field.</B>
13234 </TD>
13235 </TR>
13236 <TR valign="top">
13237 <TD width=15% BGCOLOR=#FBF5EF>
13238 <B>reg_ddrc_addrmap_bank_b1</B>
13239 </TD>
13240 <TD width=15% BGCOLOR=#FBF5EF>
13241 <B>7:4</B>
13242 </TD>
13243 <TD width=10% BGCOLOR=#FBF5EF>
13244 <B>f0</B>
13245 </TD>
13246 <TD width=10% BGCOLOR=#FBF5EF>
13247 <B>7</B>
13248 </TD>
13249 <TD width=15% BGCOLOR=#FBF5EF>
13250 <B>70</B>
13251 </TD>
13252 <TD width=35% BGCOLOR=#FBF5EF>
13253 <B>Selects the address bits used as bank address bit 1. Valid Range: 0 to 14; Internal Base: 6. The selected address bit for each of the bank address bits is determined by adding the Internal Base to the value of this field.</B>
13254 </TD>
13255 </TR>
13256 <TR valign="top">
13257 <TD width=15% BGCOLOR=#FBF5EF>
13258 <B>reg_ddrc_addrmap_bank_b2</B>
13259 </TD>
13260 <TD width=15% BGCOLOR=#FBF5EF>
13261 <B>11:8</B>
13262 </TD>
13263 <TD width=10% BGCOLOR=#FBF5EF>
13264 <B>f00</B>
13265 </TD>
13266 <TD width=10% BGCOLOR=#FBF5EF>
13267 <B>7</B>
13268 </TD>
13269 <TD width=15% BGCOLOR=#FBF5EF>
13270 <B>700</B>
13271 </TD>
13272 <TD width=35% BGCOLOR=#FBF5EF>
13273 <B>Selects the AXI address bit used as bank address bit 2. Valid range 0 to 14, and 15. Internal Base: 7. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, bank address bit 2 is set to 0.</B>
13274 </TD>
13275 </TR>
13276 <TR valign="top">
13277 <TD width=15% BGCOLOR=#FBF5EF>
13278 <B>reg_ddrc_addrmap_col_b5</B>
13279 </TD>
13280 <TD width=15% BGCOLOR=#FBF5EF>
13281 <B>15:12</B>
13282 </TD>
13283 <TD width=10% BGCOLOR=#FBF5EF>
13284 <B>f000</B>
13285 </TD>
13286 <TD width=10% BGCOLOR=#FBF5EF>
13287 <B>0</B>
13288 </TD>
13289 <TD width=15% BGCOLOR=#FBF5EF>
13290 <B>0</B>
13291 </TD>
13292 <TD width=35% BGCOLOR=#FBF5EF>
13293 <B>Full bus width mode: Selects the address bits used as column address bits 6. Half bus width mode: Selects the address bits used as column address bits 7. Valid range is 0-7. Internal Base 8. The selected address bit for each of the column address bits is determined by adding the Internal Base to the value of this field.</B>
13294 </TD>
13295 </TR>
13296 <TR valign="top">
13297 <TD width=15% BGCOLOR=#FBF5EF>
13298 <B>reg_ddrc_addrmap_col_b6</B>
13299 </TD>
13300 <TD width=15% BGCOLOR=#FBF5EF>
13301 <B>19:16</B>
13302 </TD>
13303 <TD width=10% BGCOLOR=#FBF5EF>
13304 <B>f0000</B>
13305 </TD>
13306 <TD width=10% BGCOLOR=#FBF5EF>
13307 <B>0</B>
13308 </TD>
13309 <TD width=15% BGCOLOR=#FBF5EF>
13310 <B>0</B>
13311 </TD>
13312 <TD width=35% BGCOLOR=#FBF5EF>
13313 <B>Full bus width mode: Selects the address bits used as column address bits 7. Half bus width mode: Selects the address bits used as column address bits 8. Valid range is 0-7. Internal Base 9. The selected address bit for each of the column address bits is determined by adding the Internal Base to the value of this field.</B>
13314 </TD>
13315 </TR>
13316 <TR valign="top">
13317 <TD width=15% BGCOLOR=#C0C0C0>
13318 <B>DRAM_addr_map_bank@0XF800603C</B>
13319 </TD>
13320 <TD width=15% BGCOLOR=#C0C0C0>
13321 <B>31:0</B>
13322 </TD>
13323 <TD width=10% BGCOLOR=#C0C0C0>
13324 <B>fffff</B>
13325 </TD>
13326 <TD width=10% BGCOLOR=#C0C0C0>
13327 <B></B>
13328 </TD>
13329 <TD width=15% BGCOLOR=#C0C0C0>
13330 <B>777</B>
13331 </TD>
13332 <TD width=35% BGCOLOR=#C0C0C0>
13333 <B>Row/Column address bits</B>
13334 </TD>
13335 </TR>
13336 </TABLE>
13337 <P>
13338 <H2><a name="DRAM_addr_map_col">Register (<A href=#mod___slcr> slcr </A>)DRAM_addr_map_col</a></H2>
13339 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13340 <TR valign="top">
13341 <TD width=15% BGCOLOR=#FFFF00>
13342 <B>Register Name</B>
13343 </TD>
13344 <TD width=15% BGCOLOR=#FFFF00>
13345 <B>Address</B>
13346 </TD>
13347 <TD width=10% BGCOLOR=#FFFF00>
13348 <B>Width</B>
13349 </TD>
13350 <TD width=10% BGCOLOR=#FFFF00>
13351 <B>Type</B>
13352 </TD>
13353 <TD width=15% BGCOLOR=#FFFF00>
13354 <B>Reset Value</B>
13355 </TD>
13356 <TD width=35% BGCOLOR=#FFFF00>
13357 <B>Description</B>
13358 </TD>
13359 </TR>
13360 <TR valign="top">
13361 <TD width=15% BGCOLOR=#FBF5EF>
13362 <B>DRAM_addr_map_col</B>
13363 </TD>
13364 <TD width=15% BGCOLOR=#FBF5EF>
13365 <B>0XF8006040</B>
13366 </TD>
13367 <TD width=10% BGCOLOR=#FBF5EF>
13368 <B>32</B>
13369 </TD>
13370 <TD width=10% BGCOLOR=#FBF5EF>
13371 <B>rw</B>
13372 </TD>
13373 <TD width=15% BGCOLOR=#FBF5EF>
13374 <B>0x00000000</B>
13375 </TD>
13376 <TD width=35% BGCOLOR=#FBF5EF>
13377 <B>--</B>
13378 </TD>
13379 </TR>
13380 </TABLE>
13381 <P>
13382 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13383 <TR valign="top">
13384 <TD width=15% BGCOLOR=#C0FFC0>
13385 <B>Field Name</B>
13386 </TD>
13387 <TD width=15% BGCOLOR=#C0FFC0>
13388 <B>Bits</B>
13389 </TD>
13390 <TD width=10% BGCOLOR=#C0FFC0>
13391 <B>Mask</B>
13392 </TD>
13393 <TD width=10% BGCOLOR=#C0FFC0>
13394 <B>Value</B>
13395 </TD>
13396 <TD width=15% BGCOLOR=#C0FFC0>
13397 <B>Shifted Value</B>
13398 </TD>
13399 <TD width=35% BGCOLOR=#C0FFC0>
13400 <B>Description</B>
13401 </TD>
13402 </TR>
13403 <TR valign="top">
13404 <TD width=15% BGCOLOR=#FBF5EF>
13405 <B>reg_ddrc_addrmap_col_b2</B>
13406 </TD>
13407 <TD width=15% BGCOLOR=#FBF5EF>
13408 <B>3:0</B>
13409 </TD>
13410 <TD width=10% BGCOLOR=#FBF5EF>
13411 <B>f</B>
13412 </TD>
13413 <TD width=10% BGCOLOR=#FBF5EF>
13414 <B>0</B>
13415 </TD>
13416 <TD width=15% BGCOLOR=#FBF5EF>
13417 <B>0</B>
13418 </TD>
13419 <TD width=35% BGCOLOR=#FBF5EF>
13420 <B>Full bus width mode: Selects the address bit used as column address bit 3. Half bus width mode: Selects the address bit used as column address bit 4. Valid Range: 0 to 7. Internal Base: 5 The selected address bit is determined by adding the Internal Base to the value of this field.</B>
13421 </TD>
13422 </TR>
13423 <TR valign="top">
13424 <TD width=15% BGCOLOR=#FBF5EF>
13425 <B>reg_ddrc_addrmap_col_b3</B>
13426 </TD>
13427 <TD width=15% BGCOLOR=#FBF5EF>
13428 <B>7:4</B>
13429 </TD>
13430 <TD width=10% BGCOLOR=#FBF5EF>
13431 <B>f0</B>
13432 </TD>
13433 <TD width=10% BGCOLOR=#FBF5EF>
13434 <B>0</B>
13435 </TD>
13436 <TD width=15% BGCOLOR=#FBF5EF>
13437 <B>0</B>
13438 </TD>
13439 <TD width=35% BGCOLOR=#FBF5EF>
13440 <B>Full bus width mode: Selects the address bit used as column address bit 4. Half bus width mode: Selects the address bit used as column address bit 5. Valid Range: 0 to 7 Internal Base: 6 The selected address bit is determined by adding the Internal Base to the value of this field.</B>
13441 </TD>
13442 </TR>
13443 <TR valign="top">
13444 <TD width=15% BGCOLOR=#FBF5EF>
13445 <B>reg_ddrc_addrmap_col_b4</B>
13446 </TD>
13447 <TD width=15% BGCOLOR=#FBF5EF>
13448 <B>11:8</B>
13449 </TD>
13450 <TD width=10% BGCOLOR=#FBF5EF>
13451 <B>f00</B>
13452 </TD>
13453 <TD width=10% BGCOLOR=#FBF5EF>
13454 <B>0</B>
13455 </TD>
13456 <TD width=15% BGCOLOR=#FBF5EF>
13457 <B>0</B>
13458 </TD>
13459 <TD width=35% BGCOLOR=#FBF5EF>
13460 <B>Full bus width mode: Selects the address bit used as column address bit 5. Half bus width mode: Selects the address bit used as column address bits 6. Valid Range: 0 to 7. Internal Base: 7. The selected address bit for each of the column address bits is determined by adding the Internal Base to the value of this field.</B>
13461 </TD>
13462 </TR>
13463 <TR valign="top">
13464 <TD width=15% BGCOLOR=#FBF5EF>
13465 <B>reg_ddrc_addrmap_col_b7</B>
13466 </TD>
13467 <TD width=15% BGCOLOR=#FBF5EF>
13468 <B>15:12</B>
13469 </TD>
13470 <TD width=10% BGCOLOR=#FBF5EF>
13471 <B>f000</B>
13472 </TD>
13473 <TD width=10% BGCOLOR=#FBF5EF>
13474 <B>0</B>
13475 </TD>
13476 <TD width=15% BGCOLOR=#FBF5EF>
13477 <B>0</B>
13478 </TD>
13479 <TD width=35% BGCOLOR=#FBF5EF>
13480 <B>Full bus width mode: Selects the address bit used as column address bit 8. Half bus width mode: Selects the address bit used as column address bit 9. Valid Range: 0 to 7, and 15. Internal Base: 10. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10.In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
13481 </TD>
13482 </TR>
13483 <TR valign="top">
13484 <TD width=15% BGCOLOR=#FBF5EF>
13485 <B>reg_ddrc_addrmap_col_b8</B>
13486 </TD>
13487 <TD width=15% BGCOLOR=#FBF5EF>
13488 <B>19:16</B>
13489 </TD>
13490 <TD width=10% BGCOLOR=#FBF5EF>
13491 <B>f0000</B>
13492 </TD>
13493 <TD width=10% BGCOLOR=#FBF5EF>
13494 <B>0</B>
13495 </TD>
13496 <TD width=15% BGCOLOR=#FBF5EF>
13497 <B>0</B>
13498 </TD>
13499 <TD width=35% BGCOLOR=#FBF5EF>
13500 <B>Full bus width mode: Selects the address bit used as column address bit 9. Half bus width mode: Selects the address bit used as column address bit 11. (Column address bit 10 in LPDDR2 mode) Valid Range: 0 to 7, and 15 Internal Base: 11 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
13501 </TD>
13502 </TR>
13503 <TR valign="top">
13504 <TD width=15% BGCOLOR=#FBF5EF>
13505 <B>reg_ddrc_addrmap_col_b9</B>
13506 </TD>
13507 <TD width=15% BGCOLOR=#FBF5EF>
13508 <B>23:20</B>
13509 </TD>
13510 <TD width=10% BGCOLOR=#FBF5EF>
13511 <B>f00000</B>
13512 </TD>
13513 <TD width=10% BGCOLOR=#FBF5EF>
13514 <B>f</B>
13515 </TD>
13516 <TD width=15% BGCOLOR=#FBF5EF>
13517 <B>f00000</B>
13518 </TD>
13519 <TD width=35% BGCOLOR=#FBF5EF>
13520 <B>Full bus width mode: Selects the address bit used as column address bit 11. (Column address bit 10 in LPDDR2 mode) Half bus width mode: Selects the address bit used as column address bit 12. (Column address bit 11 in LPDDR2 mode) Valid Range: 0 to 7, and 15 Internal Base: 12 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC DDR2 spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
13521 </TD>
13522 </TR>
13523 <TR valign="top">
13524 <TD width=15% BGCOLOR=#FBF5EF>
13525 <B>reg_ddrc_addrmap_col_b10</B>
13526 </TD>
13527 <TD width=15% BGCOLOR=#FBF5EF>
13528 <B>27:24</B>
13529 </TD>
13530 <TD width=10% BGCOLOR=#FBF5EF>
13531 <B>f000000</B>
13532 </TD>
13533 <TD width=10% BGCOLOR=#FBF5EF>
13534 <B>f</B>
13535 </TD>
13536 <TD width=15% BGCOLOR=#FBF5EF>
13537 <B>f000000</B>
13538 </TD>
13539 <TD width=35% BGCOLOR=#FBF5EF>
13540 <B>Full bus width mode: Selects the address bit used as column address bit 12. (Column address bit 11 in LPDDR2 mode) Half bus width mode: Selects the address bit used as column address bit 13. (Column address bit 12 in LPDDR2 mode) Valid Range: 0 to 7, and 15. Internal Base: 13 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC DDR2 spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
13541 </TD>
13542 </TR>
13543 <TR valign="top">
13544 <TD width=15% BGCOLOR=#FBF5EF>
13545 <B>reg_ddrc_addrmap_col_b11</B>
13546 </TD>
13547 <TD width=15% BGCOLOR=#FBF5EF>
13548 <B>31:28</B>
13549 </TD>
13550 <TD width=10% BGCOLOR=#FBF5EF>
13551 <B>f0000000</B>
13552 </TD>
13553 <TD width=10% BGCOLOR=#FBF5EF>
13554 <B>f</B>
13555 </TD>
13556 <TD width=15% BGCOLOR=#FBF5EF>
13557 <B>f0000000</B>
13558 </TD>
13559 <TD width=35% BGCOLOR=#FBF5EF>
13560 <B>Full bus width mode: Selects the address bit used as column address bit 13. (Column address bit 12 in LPDDR2 mode) Half bus width mode: Unused. To make it unused, this should be set to 15. (Column address bit 13 in LPDDR2 mode) Valid Range: 0 to 7, and 15. Internal Base: 14. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC DDR2 spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
13561 </TD>
13562 </TR>
13563 <TR valign="top">
13564 <TD width=15% BGCOLOR=#C0C0C0>
13565 <B>DRAM_addr_map_col@0XF8006040</B>
13566 </TD>
13567 <TD width=15% BGCOLOR=#C0C0C0>
13568 <B>31:0</B>
13569 </TD>
13570 <TD width=10% BGCOLOR=#C0C0C0>
13571 <B>ffffffff</B>
13572 </TD>
13573 <TD width=10% BGCOLOR=#C0C0C0>
13574 <B></B>
13575 </TD>
13576 <TD width=15% BGCOLOR=#C0C0C0>
13577 <B>fff00000</B>
13578 </TD>
13579 <TD width=35% BGCOLOR=#C0C0C0>
13580 <B>Column address bits</B>
13581 </TD>
13582 </TR>
13583 </TABLE>
13584 <P>
13585 <H2><a name="DRAM_addr_map_row">Register (<A href=#mod___slcr> slcr </A>)DRAM_addr_map_row</a></H2>
13586 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13587 <TR valign="top">
13588 <TD width=15% BGCOLOR=#FFFF00>
13589 <B>Register Name</B>
13590 </TD>
13591 <TD width=15% BGCOLOR=#FFFF00>
13592 <B>Address</B>
13593 </TD>
13594 <TD width=10% BGCOLOR=#FFFF00>
13595 <B>Width</B>
13596 </TD>
13597 <TD width=10% BGCOLOR=#FFFF00>
13598 <B>Type</B>
13599 </TD>
13600 <TD width=15% BGCOLOR=#FFFF00>
13601 <B>Reset Value</B>
13602 </TD>
13603 <TD width=35% BGCOLOR=#FFFF00>
13604 <B>Description</B>
13605 </TD>
13606 </TR>
13607 <TR valign="top">
13608 <TD width=15% BGCOLOR=#FBF5EF>
13609 <B>DRAM_addr_map_row</B>
13610 </TD>
13611 <TD width=15% BGCOLOR=#FBF5EF>
13612 <B>0XF8006044</B>
13613 </TD>
13614 <TD width=10% BGCOLOR=#FBF5EF>
13615 <B>32</B>
13616 </TD>
13617 <TD width=10% BGCOLOR=#FBF5EF>
13618 <B>rw</B>
13619 </TD>
13620 <TD width=15% BGCOLOR=#FBF5EF>
13621 <B>0x00000000</B>
13622 </TD>
13623 <TD width=35% BGCOLOR=#FBF5EF>
13624 <B>--</B>
13625 </TD>
13626 </TR>
13627 </TABLE>
13628 <P>
13629 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13630 <TR valign="top">
13631 <TD width=15% BGCOLOR=#C0FFC0>
13632 <B>Field Name</B>
13633 </TD>
13634 <TD width=15% BGCOLOR=#C0FFC0>
13635 <B>Bits</B>
13636 </TD>
13637 <TD width=10% BGCOLOR=#C0FFC0>
13638 <B>Mask</B>
13639 </TD>
13640 <TD width=10% BGCOLOR=#C0FFC0>
13641 <B>Value</B>
13642 </TD>
13643 <TD width=15% BGCOLOR=#C0FFC0>
13644 <B>Shifted Value</B>
13645 </TD>
13646 <TD width=35% BGCOLOR=#C0FFC0>
13647 <B>Description</B>
13648 </TD>
13649 </TR>
13650 <TR valign="top">
13651 <TD width=15% BGCOLOR=#FBF5EF>
13652 <B>reg_ddrc_addrmap_row_b0</B>
13653 </TD>
13654 <TD width=15% BGCOLOR=#FBF5EF>
13655 <B>3:0</B>
13656 </TD>
13657 <TD width=10% BGCOLOR=#FBF5EF>
13658 <B>f</B>
13659 </TD>
13660 <TD width=10% BGCOLOR=#FBF5EF>
13661 <B>6</B>
13662 </TD>
13663 <TD width=15% BGCOLOR=#FBF5EF>
13664 <B>6</B>
13665 </TD>
13666 <TD width=35% BGCOLOR=#FBF5EF>
13667 <B>Selects the AXI address bits used as row address bit 0. Valid Range: 0 to 11. Internal Base: 9 The selected address bit for each of the row address bits is determined by adding the Internal Base to the value of this field</B>
13668 </TD>
13669 </TR>
13670 <TR valign="top">
13671 <TD width=15% BGCOLOR=#FBF5EF>
13672 <B>reg_ddrc_addrmap_row_b1</B>
13673 </TD>
13674 <TD width=15% BGCOLOR=#FBF5EF>
13675 <B>7:4</B>
13676 </TD>
13677 <TD width=10% BGCOLOR=#FBF5EF>
13678 <B>f0</B>
13679 </TD>
13680 <TD width=10% BGCOLOR=#FBF5EF>
13681 <B>6</B>
13682 </TD>
13683 <TD width=15% BGCOLOR=#FBF5EF>
13684 <B>60</B>
13685 </TD>
13686 <TD width=35% BGCOLOR=#FBF5EF>
13687 <B>Selects the AXI address bits used as row address bit 1. Valid Range: 0 to 11. Internal Base: 10 The selected address bit for each of the row address bits is determined by adding the Internal Base to the value of this field.</B>
13688 </TD>
13689 </TR>
13690 <TR valign="top">
13691 <TD width=15% BGCOLOR=#FBF5EF>
13692 <B>reg_ddrc_addrmap_row_b2_11</B>
13693 </TD>
13694 <TD width=15% BGCOLOR=#FBF5EF>
13695 <B>11:8</B>
13696 </TD>
13697 <TD width=10% BGCOLOR=#FBF5EF>
13698 <B>f00</B>
13699 </TD>
13700 <TD width=10% BGCOLOR=#FBF5EF>
13701 <B>6</B>
13702 </TD>
13703 <TD width=15% BGCOLOR=#FBF5EF>
13704 <B>600</B>
13705 </TD>
13706 <TD width=35% BGCOLOR=#FBF5EF>
13707 <B>Selects the AXI address bits used as row address bits 2 to 11. Valid Range: 0 to 11. Internal Base: 11 (for row address bit 2) to 20 (for row address bit 11) The selected address bit for each of the row address bits is determined by adding the Internal Base to the value of this field.</B>
13708 </TD>
13709 </TR>
13710 <TR valign="top">
13711 <TD width=15% BGCOLOR=#FBF5EF>
13712 <B>reg_ddrc_addrmap_row_b12</B>
13713 </TD>
13714 <TD width=15% BGCOLOR=#FBF5EF>
13715 <B>15:12</B>
13716 </TD>
13717 <TD width=10% BGCOLOR=#FBF5EF>
13718 <B>f000</B>
13719 </TD>
13720 <TD width=10% BGCOLOR=#FBF5EF>
13721 <B>6</B>
13722 </TD>
13723 <TD width=15% BGCOLOR=#FBF5EF>
13724 <B>6000</B>
13725 </TD>
13726 <TD width=35% BGCOLOR=#FBF5EF>
13727 <B>Selects the AXI address bit used as row address bit 12. Valid Range: 0 to 8, Internal Base: 21 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 12 is set to 0.</B>
13728 </TD>
13729 </TR>
13730 <TR valign="top">
13731 <TD width=15% BGCOLOR=#FBF5EF>
13732 <B>reg_ddrc_addrmap_row_b13</B>
13733 </TD>
13734 <TD width=15% BGCOLOR=#FBF5EF>
13735 <B>19:16</B>
13736 </TD>
13737 <TD width=10% BGCOLOR=#FBF5EF>
13738 <B>f0000</B>
13739 </TD>
13740 <TD width=10% BGCOLOR=#FBF5EF>
13741 <B>6</B>
13742 </TD>
13743 <TD width=15% BGCOLOR=#FBF5EF>
13744 <B>60000</B>
13745 </TD>
13746 <TD width=35% BGCOLOR=#FBF5EF>
13747 <B>Selects the AXI address bit used as row address bit 13. Valid Range: 0 to 7, Internal Base: 22 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 13 is set to 0.</B>
13748 </TD>
13749 </TR>
13750 <TR valign="top">
13751 <TD width=15% BGCOLOR=#FBF5EF>
13752 <B>reg_ddrc_addrmap_row_b14</B>
13753 </TD>
13754 <TD width=15% BGCOLOR=#FBF5EF>
13755 <B>23:20</B>
13756 </TD>
13757 <TD width=10% BGCOLOR=#FBF5EF>
13758 <B>f00000</B>
13759 </TD>
13760 <TD width=10% BGCOLOR=#FBF5EF>
13761 <B>6</B>
13762 </TD>
13763 <TD width=15% BGCOLOR=#FBF5EF>
13764 <B>600000</B>
13765 </TD>
13766 <TD width=35% BGCOLOR=#FBF5EF>
13767 <B>Selects theAXI address bit used as row address bit 14. Valid Range: 0 to 6, Internal Base: 23 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 14 is set to 0.</B>
13768 </TD>
13769 </TR>
13770 <TR valign="top">
13771 <TD width=15% BGCOLOR=#FBF5EF>
13772 <B>reg_ddrc_addrmap_row_b15</B>
13773 </TD>
13774 <TD width=15% BGCOLOR=#FBF5EF>
13775 <B>27:24</B>
13776 </TD>
13777 <TD width=10% BGCOLOR=#FBF5EF>
13778 <B>f000000</B>
13779 </TD>
13780 <TD width=10% BGCOLOR=#FBF5EF>
13781 <B>f</B>
13782 </TD>
13783 <TD width=15% BGCOLOR=#FBF5EF>
13784 <B>f000000</B>
13785 </TD>
13786 <TD width=35% BGCOLOR=#FBF5EF>
13787 <B>Selects the AXI address bit used as row address bit 15. Valid Range: 0 to 5, Internal Base: 24 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 15 is set to 0.</B>
13788 </TD>
13789 </TR>
13790 <TR valign="top">
13791 <TD width=15% BGCOLOR=#C0C0C0>
13792 <B>DRAM_addr_map_row@0XF8006044</B>
13793 </TD>
13794 <TD width=15% BGCOLOR=#C0C0C0>
13795 <B>31:0</B>
13796 </TD>
13797 <TD width=10% BGCOLOR=#C0C0C0>
13798 <B>fffffff</B>
13799 </TD>
13800 <TD width=10% BGCOLOR=#C0C0C0>
13801 <B></B>
13802 </TD>
13803 <TD width=15% BGCOLOR=#C0C0C0>
13804 <B>f666666</B>
13805 </TD>
13806 <TD width=35% BGCOLOR=#C0C0C0>
13807 <B>Select DRAM row address bits</B>
13808 </TD>
13809 </TR>
13810 </TABLE>
13811 <P>
13812 <H2><a name="DRAM_ODT_reg">Register (<A href=#mod___slcr> slcr </A>)DRAM_ODT_reg</a></H2>
13813 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13814 <TR valign="top">
13815 <TD width=15% BGCOLOR=#FFFF00>
13816 <B>Register Name</B>
13817 </TD>
13818 <TD width=15% BGCOLOR=#FFFF00>
13819 <B>Address</B>
13820 </TD>
13821 <TD width=10% BGCOLOR=#FFFF00>
13822 <B>Width</B>
13823 </TD>
13824 <TD width=10% BGCOLOR=#FFFF00>
13825 <B>Type</B>
13826 </TD>
13827 <TD width=15% BGCOLOR=#FFFF00>
13828 <B>Reset Value</B>
13829 </TD>
13830 <TD width=35% BGCOLOR=#FFFF00>
13831 <B>Description</B>
13832 </TD>
13833 </TR>
13834 <TR valign="top">
13835 <TD width=15% BGCOLOR=#FBF5EF>
13836 <B>DRAM_ODT_reg</B>
13837 </TD>
13838 <TD width=15% BGCOLOR=#FBF5EF>
13839 <B>0XF8006048</B>
13840 </TD>
13841 <TD width=10% BGCOLOR=#FBF5EF>
13842 <B>32</B>
13843 </TD>
13844 <TD width=10% BGCOLOR=#FBF5EF>
13845 <B>rw</B>
13846 </TD>
13847 <TD width=15% BGCOLOR=#FBF5EF>
13848 <B>0x00000000</B>
13849 </TD>
13850 <TD width=35% BGCOLOR=#FBF5EF>
13851 <B>--</B>
13852 </TD>
13853 </TR>
13854 </TABLE>
13855 <P>
13856 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13857 <TR valign="top">
13858 <TD width=15% BGCOLOR=#C0FFC0>
13859 <B>Field Name</B>
13860 </TD>
13861 <TD width=15% BGCOLOR=#C0FFC0>
13862 <B>Bits</B>
13863 </TD>
13864 <TD width=10% BGCOLOR=#C0FFC0>
13865 <B>Mask</B>
13866 </TD>
13867 <TD width=10% BGCOLOR=#C0FFC0>
13868 <B>Value</B>
13869 </TD>
13870 <TD width=15% BGCOLOR=#C0FFC0>
13871 <B>Shifted Value</B>
13872 </TD>
13873 <TD width=35% BGCOLOR=#C0FFC0>
13874 <B>Description</B>
13875 </TD>
13876 </TR>
13877 <TR valign="top">
13878 <TD width=15% BGCOLOR=#FBF5EF>
13879 <B>reg_phy_rd_local_odt</B>
13880 </TD>
13881 <TD width=15% BGCOLOR=#FBF5EF>
13882 <B>13:12</B>
13883 </TD>
13884 <TD width=10% BGCOLOR=#FBF5EF>
13885 <B>3000</B>
13886 </TD>
13887 <TD width=10% BGCOLOR=#FBF5EF>
13888 <B>0</B>
13889 </TD>
13890 <TD width=15% BGCOLOR=#FBF5EF>
13891 <B>0</B>
13892 </TD>
13893 <TD width=35% BGCOLOR=#FBF5EF>
13894 <B>Value to drive on the 2-bit local_odt PHY outputs when output enable is not asserted and a read is in progress (where 'in progress' is defined as after a read command is issued and until all read data has been returned all the way to the controller.) Typically this is set to the value required to enable termination at the desired strength for read usage.</B>
13895 </TD>
13896 </TR>
13897 <TR valign="top">
13898 <TD width=15% BGCOLOR=#FBF5EF>
13899 <B>reg_phy_wr_local_odt</B>
13900 </TD>
13901 <TD width=15% BGCOLOR=#FBF5EF>
13902 <B>15:14</B>
13903 </TD>
13904 <TD width=10% BGCOLOR=#FBF5EF>
13905 <B>c000</B>
13906 </TD>
13907 <TD width=10% BGCOLOR=#FBF5EF>
13908 <B>3</B>
13909 </TD>
13910 <TD width=15% BGCOLOR=#FBF5EF>
13911 <B>c000</B>
13912 </TD>
13913 <TD width=35% BGCOLOR=#FBF5EF>
13914 <B>Value to drive on the 2-bit local_odt PHY outputs when write levelling is enabled for DQS.</B>
13915 </TD>
13916 </TR>
13917 <TR valign="top">
13918 <TD width=15% BGCOLOR=#FBF5EF>
13919 <B>reg_phy_idle_local_odt</B>
13920 </TD>
13921 <TD width=15% BGCOLOR=#FBF5EF>
13922 <B>17:16</B>
13923 </TD>
13924 <TD width=10% BGCOLOR=#FBF5EF>
13925 <B>30000</B>
13926 </TD>
13927 <TD width=10% BGCOLOR=#FBF5EF>
13928 <B>3</B>
13929 </TD>
13930 <TD width=15% BGCOLOR=#FBF5EF>
13931 <B>30000</B>
13932 </TD>
13933 <TD width=35% BGCOLOR=#FBF5EF>
13934 <B>Value to drive on the 2-bit local_odt PHY outputs when output enable is not asserted and a read is not in progress. Typically this is the value required to disable termination to save power when idle.</B>
13935 </TD>
13936 </TR>
13937 <TR valign="top">
13938 <TD width=15% BGCOLOR=#C0C0C0>
13939 <B>DRAM_ODT_reg@0XF8006048</B>
13940 </TD>
13941 <TD width=15% BGCOLOR=#C0C0C0>
13942 <B>31:0</B>
13943 </TD>
13944 <TD width=10% BGCOLOR=#C0C0C0>
13945 <B>3f000</B>
13946 </TD>
13947 <TD width=10% BGCOLOR=#C0C0C0>
13948 <B></B>
13949 </TD>
13950 <TD width=15% BGCOLOR=#C0C0C0>
13951 <B>3c000</B>
13952 </TD>
13953 <TD width=35% BGCOLOR=#C0C0C0>
13954 <B>DRAM ODT control</B>
13955 </TD>
13956 </TR>
13957 </TABLE>
13958 <P>
13959 <H2><a name="phy_cmd_timeout_rddata_cpt">Register (<A href=#mod___slcr> slcr </A>)phy_cmd_timeout_rddata_cpt</a></H2>
13960 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
13961 <TR valign="top">
13962 <TD width=15% BGCOLOR=#FFFF00>
13963 <B>Register Name</B>
13964 </TD>
13965 <TD width=15% BGCOLOR=#FFFF00>
13966 <B>Address</B>
13967 </TD>
13968 <TD width=10% BGCOLOR=#FFFF00>
13969 <B>Width</B>
13970 </TD>
13971 <TD width=10% BGCOLOR=#FFFF00>
13972 <B>Type</B>
13973 </TD>
13974 <TD width=15% BGCOLOR=#FFFF00>
13975 <B>Reset Value</B>
13976 </TD>
13977 <TD width=35% BGCOLOR=#FFFF00>
13978 <B>Description</B>
13979 </TD>
13980 </TR>
13981 <TR valign="top">
13982 <TD width=15% BGCOLOR=#FBF5EF>
13983 <B>phy_cmd_timeout_rddata_cpt</B>
13984 </TD>
13985 <TD width=15% BGCOLOR=#FBF5EF>
13986 <B>0XF8006050</B>
13987 </TD>
13988 <TD width=10% BGCOLOR=#FBF5EF>
13989 <B>32</B>
13990 </TD>
13991 <TD width=10% BGCOLOR=#FBF5EF>
13992 <B>rw</B>
13993 </TD>
13994 <TD width=15% BGCOLOR=#FBF5EF>
13995 <B>0x00000000</B>
13996 </TD>
13997 <TD width=35% BGCOLOR=#FBF5EF>
13998 <B>--</B>
13999 </TD>
14000 </TR>
14001 </TABLE>
14002 <P>
14003 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14004 <TR valign="top">
14005 <TD width=15% BGCOLOR=#C0FFC0>
14006 <B>Field Name</B>
14007 </TD>
14008 <TD width=15% BGCOLOR=#C0FFC0>
14009 <B>Bits</B>
14010 </TD>
14011 <TD width=10% BGCOLOR=#C0FFC0>
14012 <B>Mask</B>
14013 </TD>
14014 <TD width=10% BGCOLOR=#C0FFC0>
14015 <B>Value</B>
14016 </TD>
14017 <TD width=15% BGCOLOR=#C0FFC0>
14018 <B>Shifted Value</B>
14019 </TD>
14020 <TD width=35% BGCOLOR=#C0FFC0>
14021 <B>Description</B>
14022 </TD>
14023 </TR>
14024 <TR valign="top">
14025 <TD width=15% BGCOLOR=#FBF5EF>
14026 <B>reg_phy_rd_cmd_to_data</B>
14027 </TD>
14028 <TD width=15% BGCOLOR=#FBF5EF>
14029 <B>3:0</B>
14030 </TD>
14031 <TD width=10% BGCOLOR=#FBF5EF>
14032 <B>f</B>
14033 </TD>
14034 <TD width=10% BGCOLOR=#FBF5EF>
14035 <B>0</B>
14036 </TD>
14037 <TD width=15% BGCOLOR=#FBF5EF>
14038 <B>0</B>
14039 </TD>
14040 <TD width=35% BGCOLOR=#FBF5EF>
14041 <B>Not used in DFI PHY.</B>
14042 </TD>
14043 </TR>
14044 <TR valign="top">
14045 <TD width=15% BGCOLOR=#FBF5EF>
14046 <B>reg_phy_wr_cmd_to_data</B>
14047 </TD>
14048 <TD width=15% BGCOLOR=#FBF5EF>
14049 <B>7:4</B>
14050 </TD>
14051 <TD width=10% BGCOLOR=#FBF5EF>
14052 <B>f0</B>
14053 </TD>
14054 <TD width=10% BGCOLOR=#FBF5EF>
14055 <B>0</B>
14056 </TD>
14057 <TD width=15% BGCOLOR=#FBF5EF>
14058 <B>0</B>
14059 </TD>
14060 <TD width=35% BGCOLOR=#FBF5EF>
14061 <B>Not used in DFI PHY.</B>
14062 </TD>
14063 </TR>
14064 <TR valign="top">
14065 <TD width=15% BGCOLOR=#FBF5EF>
14066 <B>reg_phy_rdc_we_to_re_delay</B>
14067 </TD>
14068 <TD width=15% BGCOLOR=#FBF5EF>
14069 <B>11:8</B>
14070 </TD>
14071 <TD width=10% BGCOLOR=#FBF5EF>
14072 <B>f00</B>
14073 </TD>
14074 <TD width=10% BGCOLOR=#FBF5EF>
14075 <B>8</B>
14076 </TD>
14077 <TD width=15% BGCOLOR=#FBF5EF>
14078 <B>800</B>
14079 </TD>
14080 <TD width=35% BGCOLOR=#FBF5EF>
14081 <B>This register value + 1 give the number of clock cycles between writing into the Read Capture FIFO and the read operation. The setting of this register determines the read data timing and depends upon total delay in the system for read operation which include fly-by delays, trace delay, clkout_invert etc. This is used only if reg_phy_use_fixed_re=1.</B>
14082 </TD>
14083 </TR>
14084 <TR valign="top">
14085 <TD width=15% BGCOLOR=#FBF5EF>
14086 <B>reg_phy_rdc_fifo_rst_disable</B>
14087 </TD>
14088 <TD width=15% BGCOLOR=#FBF5EF>
14089 <B>15:15</B>
14090 </TD>
14091 <TD width=10% BGCOLOR=#FBF5EF>
14092 <B>8000</B>
14093 </TD>
14094 <TD width=10% BGCOLOR=#FBF5EF>
14095 <B>0</B>
14096 </TD>
14097 <TD width=15% BGCOLOR=#FBF5EF>
14098 <B>0</B>
14099 </TD>
14100 <TD width=35% BGCOLOR=#FBF5EF>
14101 <B>When 1, disable counting the number of times the Read Data Capture FIFO has been reset when the FIFO was not empty.</B>
14102 </TD>
14103 </TR>
14104 <TR valign="top">
14105 <TD width=15% BGCOLOR=#FBF5EF>
14106 <B>reg_phy_use_fixed_re</B>
14107 </TD>
14108 <TD width=15% BGCOLOR=#FBF5EF>
14109 <B>16:16</B>
14110 </TD>
14111 <TD width=10% BGCOLOR=#FBF5EF>
14112 <B>10000</B>
14113 </TD>
14114 <TD width=10% BGCOLOR=#FBF5EF>
14115 <B>1</B>
14116 </TD>
14117 <TD width=15% BGCOLOR=#FBF5EF>
14118 <B>10000</B>
14119 </TD>
14120 <TD width=35% BGCOLOR=#FBF5EF>
14121 <B>When 1: PHY generates FIFO read enable after fixed number of clock cycles as defined by reg_phy_rdc_we_to_re_delay[3:0]. When 0: PHY uses the not_empty method to do the read enable generation. Note: This port must be set HIGH during training/leveling process i.e. when ddrc_dfi_wrlvl_en/ ddrc_dfi_rdlvl_en/ ddrc_dfi_rdlvl_gate_en port is set HIGH.</B>
14122 </TD>
14123 </TR>
14124 <TR valign="top">
14125 <TD width=15% BGCOLOR=#FBF5EF>
14126 <B>reg_phy_rdc_fifo_rst_err_cnt_clr</B>
14127 </TD>
14128 <TD width=15% BGCOLOR=#FBF5EF>
14129 <B>17:17</B>
14130 </TD>
14131 <TD width=10% BGCOLOR=#FBF5EF>
14132 <B>20000</B>
14133 </TD>
14134 <TD width=10% BGCOLOR=#FBF5EF>
14135 <B>0</B>
14136 </TD>
14137 <TD width=15% BGCOLOR=#FBF5EF>
14138 <B>0</B>
14139 </TD>
14140 <TD width=35% BGCOLOR=#FBF5EF>
14141 <B>Clear/reset for counter rdc_fifo_rst_err_cnt[3:0]. 0: no clear, 1: clear. Note: This is a synchronous dynamic signal that must have timing closed.</B>
14142 </TD>
14143 </TR>
14144 <TR valign="top">
14145 <TD width=15% BGCOLOR=#FBF5EF>
14146 <B>reg_phy_dis_phy_ctrl_rstn</B>
14147 </TD>
14148 <TD width=15% BGCOLOR=#FBF5EF>
14149 <B>18:18</B>
14150 </TD>
14151 <TD width=10% BGCOLOR=#FBF5EF>
14152 <B>40000</B>
14153 </TD>
14154 <TD width=10% BGCOLOR=#FBF5EF>
14155 <B>0</B>
14156 </TD>
14157 <TD width=15% BGCOLOR=#FBF5EF>
14158 <B>0</B>
14159 </TD>
14160 <TD width=35% BGCOLOR=#FBF5EF>
14161 <B>Disable the reset from Phy Ctrl macro. 1: PHY Ctrl macro reset port is always HIGH 0: PHY Ctrl macro gets power on reset.</B>
14162 </TD>
14163 </TR>
14164 <TR valign="top">
14165 <TD width=15% BGCOLOR=#FBF5EF>
14166 <B>reg_phy_clk_stall_level</B>
14167 </TD>
14168 <TD width=15% BGCOLOR=#FBF5EF>
14169 <B>19:19</B>
14170 </TD>
14171 <TD width=10% BGCOLOR=#FBF5EF>
14172 <B>80000</B>
14173 </TD>
14174 <TD width=10% BGCOLOR=#FBF5EF>
14175 <B>0</B>
14176 </TD>
14177 <TD width=15% BGCOLOR=#FBF5EF>
14178 <B>0</B>
14179 </TD>
14180 <TD width=35% BGCOLOR=#FBF5EF>
14181 <B>1: stall clock, for DLL aging control</B>
14182 </TD>
14183 </TR>
14184 <TR valign="top">
14185 <TD width=15% BGCOLOR=#FBF5EF>
14186 <B>reg_phy_gatelvl_num_of_dq0</B>
14187 </TD>
14188 <TD width=15% BGCOLOR=#FBF5EF>
14189 <B>27:24</B>
14190 </TD>
14191 <TD width=10% BGCOLOR=#FBF5EF>
14192 <B>f000000</B>
14193 </TD>
14194 <TD width=10% BGCOLOR=#FBF5EF>
14195 <B>7</B>
14196 </TD>
14197 <TD width=15% BGCOLOR=#FBF5EF>
14198 <B>7000000</B>
14199 </TD>
14200 <TD width=35% BGCOLOR=#FBF5EF>
14201 <B>This register value determines register determines the number of samples used for each ratio increment during Gate Training. Num_of_iteration = reg_phy_gatelvl_num_of_dq0 + 1 The recommended value for this register is 8. Accuracy is better with higher value, but this will cause leveling to run longer.</B>
14202 </TD>
14203 </TR>
14204 <TR valign="top">
14205 <TD width=15% BGCOLOR=#FBF5EF>
14206 <B>reg_phy_wrlvl_num_of_dq0</B>
14207 </TD>
14208 <TD width=15% BGCOLOR=#FBF5EF>
14209 <B>31:28</B>
14210 </TD>
14211 <TD width=10% BGCOLOR=#FBF5EF>
14212 <B>f0000000</B>
14213 </TD>
14214 <TD width=10% BGCOLOR=#FBF5EF>
14215 <B>7</B>
14216 </TD>
14217 <TD width=15% BGCOLOR=#FBF5EF>
14218 <B>70000000</B>
14219 </TD>
14220 <TD width=35% BGCOLOR=#FBF5EF>
14221 <B>This register value determines register determines the number of samples used for each ratio increment during Write Leveling. Num_of_iteration = reg_phy_wrlvl_num_of_dq0 + 1 The recommended value for this register is 8. Accuracy is better with higher value, but this will cause leveling to run longer.</B>
14222 </TD>
14223 </TR>
14224 <TR valign="top">
14225 <TD width=15% BGCOLOR=#C0C0C0>
14226 <B>phy_cmd_timeout_rddata_cpt@0XF8006050</B>
14227 </TD>
14228 <TD width=15% BGCOLOR=#C0C0C0>
14229 <B>31:0</B>
14230 </TD>
14231 <TD width=10% BGCOLOR=#C0C0C0>
14232 <B>ff0f8fff</B>
14233 </TD>
14234 <TD width=10% BGCOLOR=#C0C0C0>
14235 <B></B>
14236 </TD>
14237 <TD width=15% BGCOLOR=#C0C0C0>
14238 <B>77010800</B>
14239 </TD>
14240 <TD width=35% BGCOLOR=#C0C0C0>
14241 <B>PHY command time out and read data capture FIFO</B>
14242 </TD>
14243 </TR>
14244 </TABLE>
14245 <P>
14246 <H2><a name="DLL_calib">Register (<A href=#mod___slcr> slcr </A>)DLL_calib</a></H2>
14247 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14248 <TR valign="top">
14249 <TD width=15% BGCOLOR=#FFFF00>
14250 <B>Register Name</B>
14251 </TD>
14252 <TD width=15% BGCOLOR=#FFFF00>
14253 <B>Address</B>
14254 </TD>
14255 <TD width=10% BGCOLOR=#FFFF00>
14256 <B>Width</B>
14257 </TD>
14258 <TD width=10% BGCOLOR=#FFFF00>
14259 <B>Type</B>
14260 </TD>
14261 <TD width=15% BGCOLOR=#FFFF00>
14262 <B>Reset Value</B>
14263 </TD>
14264 <TD width=35% BGCOLOR=#FFFF00>
14265 <B>Description</B>
14266 </TD>
14267 </TR>
14268 <TR valign="top">
14269 <TD width=15% BGCOLOR=#FBF5EF>
14270 <B>DLL_calib</B>
14271 </TD>
14272 <TD width=15% BGCOLOR=#FBF5EF>
14273 <B>0XF8006058</B>
14274 </TD>
14275 <TD width=10% BGCOLOR=#FBF5EF>
14276 <B>32</B>
14277 </TD>
14278 <TD width=10% BGCOLOR=#FBF5EF>
14279 <B>rw</B>
14280 </TD>
14281 <TD width=15% BGCOLOR=#FBF5EF>
14282 <B>0x00000000</B>
14283 </TD>
14284 <TD width=35% BGCOLOR=#FBF5EF>
14285 <B>--</B>
14286 </TD>
14287 </TR>
14288 </TABLE>
14289 <P>
14290 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14291 <TR valign="top">
14292 <TD width=15% BGCOLOR=#C0FFC0>
14293 <B>Field Name</B>
14294 </TD>
14295 <TD width=15% BGCOLOR=#C0FFC0>
14296 <B>Bits</B>
14297 </TD>
14298 <TD width=10% BGCOLOR=#C0FFC0>
14299 <B>Mask</B>
14300 </TD>
14301 <TD width=10% BGCOLOR=#C0FFC0>
14302 <B>Value</B>
14303 </TD>
14304 <TD width=15% BGCOLOR=#C0FFC0>
14305 <B>Shifted Value</B>
14306 </TD>
14307 <TD width=35% BGCOLOR=#C0FFC0>
14308 <B>Description</B>
14309 </TD>
14310 </TR>
14311 <TR valign="top">
14312 <TD width=15% BGCOLOR=#FBF5EF>
14313 <B>reg_ddrc_dis_dll_calib</B>
14314 </TD>
14315 <TD width=15% BGCOLOR=#FBF5EF>
14316 <B>16:16</B>
14317 </TD>
14318 <TD width=10% BGCOLOR=#FBF5EF>
14319 <B>10000</B>
14320 </TD>
14321 <TD width=10% BGCOLOR=#FBF5EF>
14322 <B>0</B>
14323 </TD>
14324 <TD width=15% BGCOLOR=#FBF5EF>
14325 <B>0</B>
14326 </TD>
14327 <TD width=35% BGCOLOR=#FBF5EF>
14328 <B>When 1, disable dll_calib generated by the controller. The core should issue the dll_calib signal using co_gs_dll_calib input. This input is changeable on the fly. When 0, controller will issue dll_calib periodically</B>
14329 </TD>
14330 </TR>
14331 <TR valign="top">
14332 <TD width=15% BGCOLOR=#C0C0C0>
14333 <B>DLL_calib@0XF8006058</B>
14334 </TD>
14335 <TD width=15% BGCOLOR=#C0C0C0>
14336 <B>31:0</B>
14337 </TD>
14338 <TD width=10% BGCOLOR=#C0C0C0>
14339 <B>10000</B>
14340 </TD>
14341 <TD width=10% BGCOLOR=#C0C0C0>
14342 <B></B>
14343 </TD>
14344 <TD width=15% BGCOLOR=#C0C0C0>
14345 <B>0</B>
14346 </TD>
14347 <TD width=35% BGCOLOR=#C0C0C0>
14348 <B>DLL calibration</B>
14349 </TD>
14350 </TR>
14351 </TABLE>
14352 <P>
14353 <H2><a name="ODT_delay_hold">Register (<A href=#mod___slcr> slcr </A>)ODT_delay_hold</a></H2>
14354 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14355 <TR valign="top">
14356 <TD width=15% BGCOLOR=#FFFF00>
14357 <B>Register Name</B>
14358 </TD>
14359 <TD width=15% BGCOLOR=#FFFF00>
14360 <B>Address</B>
14361 </TD>
14362 <TD width=10% BGCOLOR=#FFFF00>
14363 <B>Width</B>
14364 </TD>
14365 <TD width=10% BGCOLOR=#FFFF00>
14366 <B>Type</B>
14367 </TD>
14368 <TD width=15% BGCOLOR=#FFFF00>
14369 <B>Reset Value</B>
14370 </TD>
14371 <TD width=35% BGCOLOR=#FFFF00>
14372 <B>Description</B>
14373 </TD>
14374 </TR>
14375 <TR valign="top">
14376 <TD width=15% BGCOLOR=#FBF5EF>
14377 <B>ODT_delay_hold</B>
14378 </TD>
14379 <TD width=15% BGCOLOR=#FBF5EF>
14380 <B>0XF800605C</B>
14381 </TD>
14382 <TD width=10% BGCOLOR=#FBF5EF>
14383 <B>32</B>
14384 </TD>
14385 <TD width=10% BGCOLOR=#FBF5EF>
14386 <B>rw</B>
14387 </TD>
14388 <TD width=15% BGCOLOR=#FBF5EF>
14389 <B>0x00000000</B>
14390 </TD>
14391 <TD width=35% BGCOLOR=#FBF5EF>
14392 <B>--</B>
14393 </TD>
14394 </TR>
14395 </TABLE>
14396 <P>
14397 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14398 <TR valign="top">
14399 <TD width=15% BGCOLOR=#C0FFC0>
14400 <B>Field Name</B>
14401 </TD>
14402 <TD width=15% BGCOLOR=#C0FFC0>
14403 <B>Bits</B>
14404 </TD>
14405 <TD width=10% BGCOLOR=#C0FFC0>
14406 <B>Mask</B>
14407 </TD>
14408 <TD width=10% BGCOLOR=#C0FFC0>
14409 <B>Value</B>
14410 </TD>
14411 <TD width=15% BGCOLOR=#C0FFC0>
14412 <B>Shifted Value</B>
14413 </TD>
14414 <TD width=35% BGCOLOR=#C0FFC0>
14415 <B>Description</B>
14416 </TD>
14417 </TR>
14418 <TR valign="top">
14419 <TD width=15% BGCOLOR=#FBF5EF>
14420 <B>reg_ddrc_rd_odt_delay</B>
14421 </TD>
14422 <TD width=15% BGCOLOR=#FBF5EF>
14423 <B>3:0</B>
14424 </TD>
14425 <TD width=10% BGCOLOR=#FBF5EF>
14426 <B>f</B>
14427 </TD>
14428 <TD width=10% BGCOLOR=#FBF5EF>
14429 <B>3</B>
14430 </TD>
14431 <TD width=15% BGCOLOR=#FBF5EF>
14432 <B>3</B>
14433 </TD>
14434 <TD width=35% BGCOLOR=#FBF5EF>
14435 <B>UNUSED</B>
14436 </TD>
14437 </TR>
14438 <TR valign="top">
14439 <TD width=15% BGCOLOR=#FBF5EF>
14440 <B>reg_ddrc_wr_odt_delay</B>
14441 </TD>
14442 <TD width=15% BGCOLOR=#FBF5EF>
14443 <B>7:4</B>
14444 </TD>
14445 <TD width=10% BGCOLOR=#FBF5EF>
14446 <B>f0</B>
14447 </TD>
14448 <TD width=10% BGCOLOR=#FBF5EF>
14449 <B>0</B>
14450 </TD>
14451 <TD width=15% BGCOLOR=#FBF5EF>
14452 <B>0</B>
14453 </TD>
14454 <TD width=35% BGCOLOR=#FBF5EF>
14455 <B>The delay, in clock cycles, from issuing a write command to setting ODT values associated with that command. ODT setting should remain constant for the entire time that DQS is driven by the controller. The suggested value for DDR2 is WL - 5 and for DDR3 is 0. WL is Write latency. DDR2 ODT has a 2-cycle on-time delay and a 2.5-cycle off-time delay. ODT is not applicable to LPDDR2.</B>
14456 </TD>
14457 </TR>
14458 <TR valign="top">
14459 <TD width=15% BGCOLOR=#FBF5EF>
14460 <B>reg_ddrc_rd_odt_hold</B>
14461 </TD>
14462 <TD width=15% BGCOLOR=#FBF5EF>
14463 <B>11:8</B>
14464 </TD>
14465 <TD width=10% BGCOLOR=#FBF5EF>
14466 <B>f00</B>
14467 </TD>
14468 <TD width=10% BGCOLOR=#FBF5EF>
14469 <B>0</B>
14470 </TD>
14471 <TD width=15% BGCOLOR=#FBF5EF>
14472 <B>0</B>
14473 </TD>
14474 <TD width=35% BGCOLOR=#FBF5EF>
14475 <B>Unused</B>
14476 </TD>
14477 </TR>
14478 <TR valign="top">
14479 <TD width=15% BGCOLOR=#FBF5EF>
14480 <B>reg_ddrc_wr_odt_hold</B>
14481 </TD>
14482 <TD width=15% BGCOLOR=#FBF5EF>
14483 <B>15:12</B>
14484 </TD>
14485 <TD width=10% BGCOLOR=#FBF5EF>
14486 <B>f000</B>
14487 </TD>
14488 <TD width=10% BGCOLOR=#FBF5EF>
14489 <B>5</B>
14490 </TD>
14491 <TD width=15% BGCOLOR=#FBF5EF>
14492 <B>5000</B>
14493 </TD>
14494 <TD width=35% BGCOLOR=#FBF5EF>
14495 <B>Cycles to hold ODT for a Write Command. When 0x0, ODT signal is ON for 1 cycle. When 0x1, it is ON for 2 cycles, etc. The values to program in different modes are : DRAM Burst of 4 -2, DRAM Burst of 8 -4</B>
14496 </TD>
14497 </TR>
14498 <TR valign="top">
14499 <TD width=15% BGCOLOR=#C0C0C0>
14500 <B>ODT_delay_hold@0XF800605C</B>
14501 </TD>
14502 <TD width=15% BGCOLOR=#C0C0C0>
14503 <B>31:0</B>
14504 </TD>
14505 <TD width=10% BGCOLOR=#C0C0C0>
14506 <B>ffff</B>
14507 </TD>
14508 <TD width=10% BGCOLOR=#C0C0C0>
14509 <B></B>
14510 </TD>
14511 <TD width=15% BGCOLOR=#C0C0C0>
14512 <B>5003</B>
14513 </TD>
14514 <TD width=35% BGCOLOR=#C0C0C0>
14515 <B>ODT delay and ODT hold</B>
14516 </TD>
14517 </TR>
14518 </TABLE>
14519 <P>
14520 <H2><a name="ctrl_reg1">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg1</a></H2>
14521 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14522 <TR valign="top">
14523 <TD width=15% BGCOLOR=#FFFF00>
14524 <B>Register Name</B>
14525 </TD>
14526 <TD width=15% BGCOLOR=#FFFF00>
14527 <B>Address</B>
14528 </TD>
14529 <TD width=10% BGCOLOR=#FFFF00>
14530 <B>Width</B>
14531 </TD>
14532 <TD width=10% BGCOLOR=#FFFF00>
14533 <B>Type</B>
14534 </TD>
14535 <TD width=15% BGCOLOR=#FFFF00>
14536 <B>Reset Value</B>
14537 </TD>
14538 <TD width=35% BGCOLOR=#FFFF00>
14539 <B>Description</B>
14540 </TD>
14541 </TR>
14542 <TR valign="top">
14543 <TD width=15% BGCOLOR=#FBF5EF>
14544 <B>ctrl_reg1</B>
14545 </TD>
14546 <TD width=15% BGCOLOR=#FBF5EF>
14547 <B>0XF8006060</B>
14548 </TD>
14549 <TD width=10% BGCOLOR=#FBF5EF>
14550 <B>32</B>
14551 </TD>
14552 <TD width=10% BGCOLOR=#FBF5EF>
14553 <B>rw</B>
14554 </TD>
14555 <TD width=15% BGCOLOR=#FBF5EF>
14556 <B>0x00000000</B>
14557 </TD>
14558 <TD width=35% BGCOLOR=#FBF5EF>
14559 <B>--</B>
14560 </TD>
14561 </TR>
14562 </TABLE>
14563 <P>
14564 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14565 <TR valign="top">
14566 <TD width=15% BGCOLOR=#C0FFC0>
14567 <B>Field Name</B>
14568 </TD>
14569 <TD width=15% BGCOLOR=#C0FFC0>
14570 <B>Bits</B>
14571 </TD>
14572 <TD width=10% BGCOLOR=#C0FFC0>
14573 <B>Mask</B>
14574 </TD>
14575 <TD width=10% BGCOLOR=#C0FFC0>
14576 <B>Value</B>
14577 </TD>
14578 <TD width=15% BGCOLOR=#C0FFC0>
14579 <B>Shifted Value</B>
14580 </TD>
14581 <TD width=35% BGCOLOR=#C0FFC0>
14582 <B>Description</B>
14583 </TD>
14584 </TR>
14585 <TR valign="top">
14586 <TD width=15% BGCOLOR=#FBF5EF>
14587 <B>reg_ddrc_pageclose</B>
14588 </TD>
14589 <TD width=15% BGCOLOR=#FBF5EF>
14590 <B>0:0</B>
14591 </TD>
14592 <TD width=10% BGCOLOR=#FBF5EF>
14593 <B>1</B>
14594 </TD>
14595 <TD width=10% BGCOLOR=#FBF5EF>
14596 <B>0</B>
14597 </TD>
14598 <TD width=15% BGCOLOR=#FBF5EF>
14599 <B>0</B>
14600 </TD>
14601 <TD width=35% BGCOLOR=#FBF5EF>
14602 <B>If true, bank will be closed and kept closed if no transactions are available for it. If false, bank will remain open until there is a need to close it (to open a different page, or for page timeout or refresh timeout.) This does not apply when auto-refresh is used.</B>
14603 </TD>
14604 </TR>
14605 <TR valign="top">
14606 <TD width=15% BGCOLOR=#FBF5EF>
14607 <B>reg_ddrc_lpr_num_entries</B>
14608 </TD>
14609 <TD width=15% BGCOLOR=#FBF5EF>
14610 <B>6:1</B>
14611 </TD>
14612 <TD width=10% BGCOLOR=#FBF5EF>
14613 <B>7e</B>
14614 </TD>
14615 <TD width=10% BGCOLOR=#FBF5EF>
14616 <B>1f</B>
14617 </TD>
14618 <TD width=15% BGCOLOR=#FBF5EF>
14619 <B>3e</B>
14620 </TD>
14621 <TD width=35% BGCOLOR=#FBF5EF>
14622 <B>Number of entries in the low priority transaction store is this value plus 1. In this design, by default all read ports are treated as low priority and hence the value of 0x1F. The hpr_num_entries is 32 minus this value. Bit [6] is ignored.</B>
14623 </TD>
14624 </TR>
14625 <TR valign="top">
14626 <TD width=15% BGCOLOR=#FBF5EF>
14627 <B>reg_ddrc_auto_pre_en</B>
14628 </TD>
14629 <TD width=15% BGCOLOR=#FBF5EF>
14630 <B>7:7</B>
14631 </TD>
14632 <TD width=10% BGCOLOR=#FBF5EF>
14633 <B>80</B>
14634 </TD>
14635 <TD width=10% BGCOLOR=#FBF5EF>
14636 <B>0</B>
14637 </TD>
14638 <TD width=15% BGCOLOR=#FBF5EF>
14639 <B>0</B>
14640 </TD>
14641 <TD width=35% BGCOLOR=#FBF5EF>
14642 <B>When set, most reads and writes will be issued with auto-precharge. (Exceptions can be made for collision cases.)</B>
14643 </TD>
14644 </TR>
14645 <TR valign="top">
14646 <TD width=15% BGCOLOR=#FBF5EF>
14647 <B>reg_ddrc_refresh_update_level</B>
14648 </TD>
14649 <TD width=15% BGCOLOR=#FBF5EF>
14650 <B>8:8</B>
14651 </TD>
14652 <TD width=10% BGCOLOR=#FBF5EF>
14653 <B>100</B>
14654 </TD>
14655 <TD width=10% BGCOLOR=#FBF5EF>
14656 <B>0</B>
14657 </TD>
14658 <TD width=15% BGCOLOR=#FBF5EF>
14659 <B>0</B>
14660 </TD>
14661 <TD width=35% BGCOLOR=#FBF5EF>
14662 <B>Toggle this signal to indicate that refresh register(s) have been updated. The value will be automatically updated when exiting soft reset. So it does not need to be toggled initially. Dynamic Bit Field.</B>
14663 </TD>
14664 </TR>
14665 <TR valign="top">
14666 <TD width=15% BGCOLOR=#FBF5EF>
14667 <B>reg_ddrc_dis_wc</B>
14668 </TD>
14669 <TD width=15% BGCOLOR=#FBF5EF>
14670 <B>9:9</B>
14671 </TD>
14672 <TD width=10% BGCOLOR=#FBF5EF>
14673 <B>200</B>
14674 </TD>
14675 <TD width=10% BGCOLOR=#FBF5EF>
14676 <B>0</B>
14677 </TD>
14678 <TD width=15% BGCOLOR=#FBF5EF>
14679 <B>0</B>
14680 </TD>
14681 <TD width=35% BGCOLOR=#FBF5EF>
14682 <B>Disable Write Combine: 0: enable 1: disable</B>
14683 </TD>
14684 </TR>
14685 <TR valign="top">
14686 <TD width=15% BGCOLOR=#FBF5EF>
14687 <B>reg_ddrc_dis_collision_page_opt</B>
14688 </TD>
14689 <TD width=15% BGCOLOR=#FBF5EF>
14690 <B>10:10</B>
14691 </TD>
14692 <TD width=10% BGCOLOR=#FBF5EF>
14693 <B>400</B>
14694 </TD>
14695 <TD width=10% BGCOLOR=#FBF5EF>
14696 <B>0</B>
14697 </TD>
14698 <TD width=15% BGCOLOR=#FBF5EF>
14699 <B>0</B>
14700 </TD>
14701 <TD width=35% BGCOLOR=#FBF5EF>
14702 <B>When this is set to 0, auto-precharge will be disabled for the flushed command in a collision case. Collision cases are write followed by read to same address, read followed by write to same address, or write followed by write to same address with DIS_WC bit = 1 (where 'same address' comparisons exclude the two address bits representing critical word).</B>
14703 </TD>
14704 </TR>
14705 <TR valign="top">
14706 <TD width=15% BGCOLOR=#FBF5EF>
14707 <B>reg_ddrc_selfref_en</B>
14708 </TD>
14709 <TD width=15% BGCOLOR=#FBF5EF>
14710 <B>12:12</B>
14711 </TD>
14712 <TD width=10% BGCOLOR=#FBF5EF>
14713 <B>1000</B>
14714 </TD>
14715 <TD width=10% BGCOLOR=#FBF5EF>
14716 <B>0</B>
14717 </TD>
14718 <TD width=15% BGCOLOR=#FBF5EF>
14719 <B>0</B>
14720 </TD>
14721 <TD width=35% BGCOLOR=#FBF5EF>
14722 <B>If 1, then the controller will put the DRAM into self refresh when the transaction store is empty. Dynamic Bit Field.</B>
14723 </TD>
14724 </TR>
14725 <TR valign="top">
14726 <TD width=15% BGCOLOR=#C0C0C0>
14727 <B>ctrl_reg1@0XF8006060</B>
14728 </TD>
14729 <TD width=15% BGCOLOR=#C0C0C0>
14730 <B>31:0</B>
14731 </TD>
14732 <TD width=10% BGCOLOR=#C0C0C0>
14733 <B>17ff</B>
14734 </TD>
14735 <TD width=10% BGCOLOR=#C0C0C0>
14736 <B></B>
14737 </TD>
14738 <TD width=15% BGCOLOR=#C0C0C0>
14739 <B>3e</B>
14740 </TD>
14741 <TD width=35% BGCOLOR=#C0C0C0>
14742 <B>Controller 1</B>
14743 </TD>
14744 </TR>
14745 </TABLE>
14746 <P>
14747 <H2><a name="ctrl_reg2">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg2</a></H2>
14748 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14749 <TR valign="top">
14750 <TD width=15% BGCOLOR=#FFFF00>
14751 <B>Register Name</B>
14752 </TD>
14753 <TD width=15% BGCOLOR=#FFFF00>
14754 <B>Address</B>
14755 </TD>
14756 <TD width=10% BGCOLOR=#FFFF00>
14757 <B>Width</B>
14758 </TD>
14759 <TD width=10% BGCOLOR=#FFFF00>
14760 <B>Type</B>
14761 </TD>
14762 <TD width=15% BGCOLOR=#FFFF00>
14763 <B>Reset Value</B>
14764 </TD>
14765 <TD width=35% BGCOLOR=#FFFF00>
14766 <B>Description</B>
14767 </TD>
14768 </TR>
14769 <TR valign="top">
14770 <TD width=15% BGCOLOR=#FBF5EF>
14771 <B>ctrl_reg2</B>
14772 </TD>
14773 <TD width=15% BGCOLOR=#FBF5EF>
14774 <B>0XF8006064</B>
14775 </TD>
14776 <TD width=10% BGCOLOR=#FBF5EF>
14777 <B>32</B>
14778 </TD>
14779 <TD width=10% BGCOLOR=#FBF5EF>
14780 <B>rw</B>
14781 </TD>
14782 <TD width=15% BGCOLOR=#FBF5EF>
14783 <B>0x00000000</B>
14784 </TD>
14785 <TD width=35% BGCOLOR=#FBF5EF>
14786 <B>--</B>
14787 </TD>
14788 </TR>
14789 </TABLE>
14790 <P>
14791 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14792 <TR valign="top">
14793 <TD width=15% BGCOLOR=#C0FFC0>
14794 <B>Field Name</B>
14795 </TD>
14796 <TD width=15% BGCOLOR=#C0FFC0>
14797 <B>Bits</B>
14798 </TD>
14799 <TD width=10% BGCOLOR=#C0FFC0>
14800 <B>Mask</B>
14801 </TD>
14802 <TD width=10% BGCOLOR=#C0FFC0>
14803 <B>Value</B>
14804 </TD>
14805 <TD width=15% BGCOLOR=#C0FFC0>
14806 <B>Shifted Value</B>
14807 </TD>
14808 <TD width=35% BGCOLOR=#C0FFC0>
14809 <B>Description</B>
14810 </TD>
14811 </TR>
14812 <TR valign="top">
14813 <TD width=15% BGCOLOR=#FBF5EF>
14814 <B>reg_ddrc_go2critical_hysteresis</B>
14815 </TD>
14816 <TD width=15% BGCOLOR=#FBF5EF>
14817 <B>12:5</B>
14818 </TD>
14819 <TD width=10% BGCOLOR=#FBF5EF>
14820 <B>1fe0</B>
14821 </TD>
14822 <TD width=10% BGCOLOR=#FBF5EF>
14823 <B>0</B>
14824 </TD>
14825 <TD width=15% BGCOLOR=#FBF5EF>
14826 <B>0</B>
14827 </TD>
14828 <TD width=35% BGCOLOR=#FBF5EF>
14829 <B>Describes the number of cycles that co_gs_go2critical_rd or co_gs_go2critical_wr must be asserted before the corresponding queue moves to the 'critical' state in the DDRC. The arbiter controls the co_gs_go2critical_* signals; it is designed for use with this hysteresis field set to 0.</B>
14830 </TD>
14831 </TR>
14832 <TR valign="top">
14833 <TD width=15% BGCOLOR=#FBF5EF>
14834 <B>reg_arb_go2critical_en</B>
14835 </TD>
14836 <TD width=15% BGCOLOR=#FBF5EF>
14837 <B>17:17</B>
14838 </TD>
14839 <TD width=10% BGCOLOR=#FBF5EF>
14840 <B>20000</B>
14841 </TD>
14842 <TD width=10% BGCOLOR=#FBF5EF>
14843 <B>1</B>
14844 </TD>
14845 <TD width=15% BGCOLOR=#FBF5EF>
14846 <B>20000</B>
14847 </TD>
14848 <TD width=35% BGCOLOR=#FBF5EF>
14849 <B>0: Keep reg_ddrc_go2critical_wr and reg_ddrc_go2critical_rd signals going to DDRC at 0. 1: Set reg_ddrc_go2critical_wr and reg_ddrc_go2critical_rd signals going to DDRC based on Urgent input coming from AXI master.</B>
14850 </TD>
14851 </TR>
14852 <TR valign="top">
14853 <TD width=15% BGCOLOR=#C0C0C0>
14854 <B>ctrl_reg2@0XF8006064</B>
14855 </TD>
14856 <TD width=15% BGCOLOR=#C0C0C0>
14857 <B>31:0</B>
14858 </TD>
14859 <TD width=10% BGCOLOR=#C0C0C0>
14860 <B>21fe0</B>
14861 </TD>
14862 <TD width=10% BGCOLOR=#C0C0C0>
14863 <B></B>
14864 </TD>
14865 <TD width=15% BGCOLOR=#C0C0C0>
14866 <B>20000</B>
14867 </TD>
14868 <TD width=35% BGCOLOR=#C0C0C0>
14869 <B>Controller 2</B>
14870 </TD>
14871 </TR>
14872 </TABLE>
14873 <P>
14874 <H2><a name="ctrl_reg3">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg3</a></H2>
14875 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14876 <TR valign="top">
14877 <TD width=15% BGCOLOR=#FFFF00>
14878 <B>Register Name</B>
14879 </TD>
14880 <TD width=15% BGCOLOR=#FFFF00>
14881 <B>Address</B>
14882 </TD>
14883 <TD width=10% BGCOLOR=#FFFF00>
14884 <B>Width</B>
14885 </TD>
14886 <TD width=10% BGCOLOR=#FFFF00>
14887 <B>Type</B>
14888 </TD>
14889 <TD width=15% BGCOLOR=#FFFF00>
14890 <B>Reset Value</B>
14891 </TD>
14892 <TD width=35% BGCOLOR=#FFFF00>
14893 <B>Description</B>
14894 </TD>
14895 </TR>
14896 <TR valign="top">
14897 <TD width=15% BGCOLOR=#FBF5EF>
14898 <B>ctrl_reg3</B>
14899 </TD>
14900 <TD width=15% BGCOLOR=#FBF5EF>
14901 <B>0XF8006068</B>
14902 </TD>
14903 <TD width=10% BGCOLOR=#FBF5EF>
14904 <B>32</B>
14905 </TD>
14906 <TD width=10% BGCOLOR=#FBF5EF>
14907 <B>rw</B>
14908 </TD>
14909 <TD width=15% BGCOLOR=#FBF5EF>
14910 <B>0x00000000</B>
14911 </TD>
14912 <TD width=35% BGCOLOR=#FBF5EF>
14913 <B>--</B>
14914 </TD>
14915 </TR>
14916 </TABLE>
14917 <P>
14918 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
14919 <TR valign="top">
14920 <TD width=15% BGCOLOR=#C0FFC0>
14921 <B>Field Name</B>
14922 </TD>
14923 <TD width=15% BGCOLOR=#C0FFC0>
14924 <B>Bits</B>
14925 </TD>
14926 <TD width=10% BGCOLOR=#C0FFC0>
14927 <B>Mask</B>
14928 </TD>
14929 <TD width=10% BGCOLOR=#C0FFC0>
14930 <B>Value</B>
14931 </TD>
14932 <TD width=15% BGCOLOR=#C0FFC0>
14933 <B>Shifted Value</B>
14934 </TD>
14935 <TD width=35% BGCOLOR=#C0FFC0>
14936 <B>Description</B>
14937 </TD>
14938 </TR>
14939 <TR valign="top">
14940 <TD width=15% BGCOLOR=#FBF5EF>
14941 <B>reg_ddrc_wrlvl_ww</B>
14942 </TD>
14943 <TD width=15% BGCOLOR=#FBF5EF>
14944 <B>7:0</B>
14945 </TD>
14946 <TD width=10% BGCOLOR=#FBF5EF>
14947 <B>ff</B>
14948 </TD>
14949 <TD width=10% BGCOLOR=#FBF5EF>
14950 <B>41</B>
14951 </TD>
14952 <TD width=15% BGCOLOR=#FBF5EF>
14953 <B>41</B>
14954 </TD>
14955 <TD width=35% BGCOLOR=#FBF5EF>
14956 <B>DDR2: not applicable. LPDDR2 and DDR3: Write leveling write-to-write delay. Specifies the minimum number of clock cycles from the assertion of a ddrc_dfi_wrlvl_strobe signal to the next ddrc_dfi_wrlvl_strobe signal. Only applicable when connecting to PHYs operating in PHY RdLvl Evaluation mode. Recommended value is: (RL + reg_phy_rdc_we_to_re_delay + 50)</B>
14957 </TD>
14958 </TR>
14959 <TR valign="top">
14960 <TD width=15% BGCOLOR=#FBF5EF>
14961 <B>reg_ddrc_rdlvl_rr</B>
14962 </TD>
14963 <TD width=15% BGCOLOR=#FBF5EF>
14964 <B>15:8</B>
14965 </TD>
14966 <TD width=10% BGCOLOR=#FBF5EF>
14967 <B>ff00</B>
14968 </TD>
14969 <TD width=10% BGCOLOR=#FBF5EF>
14970 <B>41</B>
14971 </TD>
14972 <TD width=15% BGCOLOR=#FBF5EF>
14973 <B>4100</B>
14974 </TD>
14975 <TD width=35% BGCOLOR=#FBF5EF>
14976 <B>DDR2 and LPDDR2: not applicable. DDR3: Read leveling read-to-read delay. Specifies the minimum number of clock cycles from the assertion of a read command to the next read command. Only applicable when connecting to PHYs operating in PHY RdLvl Evaluation mode.</B>
14977 </TD>
14978 </TR>
14979 <TR valign="top">
14980 <TD width=15% BGCOLOR=#FBF5EF>
14981 <B>reg_ddrc_dfi_t_wlmrd</B>
14982 </TD>
14983 <TD width=15% BGCOLOR=#FBF5EF>
14984 <B>25:16</B>
14985 </TD>
14986 <TD width=10% BGCOLOR=#FBF5EF>
14987 <B>3ff0000</B>
14988 </TD>
14989 <TD width=10% BGCOLOR=#FBF5EF>
14990 <B>28</B>
14991 </TD>
14992 <TD width=15% BGCOLOR=#FBF5EF>
14993 <B>280000</B>
14994 </TD>
14995 <TD width=35% BGCOLOR=#FBF5EF>
14996 <B>DDR2 and LPDDR2: not applicable. DDR3: First DQS/DQS# rising edge after write leveling mode is programmed. This is same as the tMLRD value from the DRAM spec.</B>
14997 </TD>
14998 </TR>
14999 <TR valign="top">
15000 <TD width=15% BGCOLOR=#C0C0C0>
15001 <B>ctrl_reg3@0XF8006068</B>
15002 </TD>
15003 <TD width=15% BGCOLOR=#C0C0C0>
15004 <B>31:0</B>
15005 </TD>
15006 <TD width=10% BGCOLOR=#C0C0C0>
15007 <B>3ffffff</B>
15008 </TD>
15009 <TD width=10% BGCOLOR=#C0C0C0>
15010 <B></B>
15011 </TD>
15012 <TD width=15% BGCOLOR=#C0C0C0>
15013 <B>284141</B>
15014 </TD>
15015 <TD width=35% BGCOLOR=#C0C0C0>
15016 <B>Controller 3</B>
15017 </TD>
15018 </TR>
15019 </TABLE>
15020 <P>
15021 <H2><a name="ctrl_reg4">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg4</a></H2>
15022 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15023 <TR valign="top">
15024 <TD width=15% BGCOLOR=#FFFF00>
15025 <B>Register Name</B>
15026 </TD>
15027 <TD width=15% BGCOLOR=#FFFF00>
15028 <B>Address</B>
15029 </TD>
15030 <TD width=10% BGCOLOR=#FFFF00>
15031 <B>Width</B>
15032 </TD>
15033 <TD width=10% BGCOLOR=#FFFF00>
15034 <B>Type</B>
15035 </TD>
15036 <TD width=15% BGCOLOR=#FFFF00>
15037 <B>Reset Value</B>
15038 </TD>
15039 <TD width=35% BGCOLOR=#FFFF00>
15040 <B>Description</B>
15041 </TD>
15042 </TR>
15043 <TR valign="top">
15044 <TD width=15% BGCOLOR=#FBF5EF>
15045 <B>ctrl_reg4</B>
15046 </TD>
15047 <TD width=15% BGCOLOR=#FBF5EF>
15048 <B>0XF800606C</B>
15049 </TD>
15050 <TD width=10% BGCOLOR=#FBF5EF>
15051 <B>32</B>
15052 </TD>
15053 <TD width=10% BGCOLOR=#FBF5EF>
15054 <B>rw</B>
15055 </TD>
15056 <TD width=15% BGCOLOR=#FBF5EF>
15057 <B>0x00000000</B>
15058 </TD>
15059 <TD width=35% BGCOLOR=#FBF5EF>
15060 <B>--</B>
15061 </TD>
15062 </TR>
15063 </TABLE>
15064 <P>
15065 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15066 <TR valign="top">
15067 <TD width=15% BGCOLOR=#C0FFC0>
15068 <B>Field Name</B>
15069 </TD>
15070 <TD width=15% BGCOLOR=#C0FFC0>
15071 <B>Bits</B>
15072 </TD>
15073 <TD width=10% BGCOLOR=#C0FFC0>
15074 <B>Mask</B>
15075 </TD>
15076 <TD width=10% BGCOLOR=#C0FFC0>
15077 <B>Value</B>
15078 </TD>
15079 <TD width=15% BGCOLOR=#C0FFC0>
15080 <B>Shifted Value</B>
15081 </TD>
15082 <TD width=35% BGCOLOR=#C0FFC0>
15083 <B>Description</B>
15084 </TD>
15085 </TR>
15086 <TR valign="top">
15087 <TD width=15% BGCOLOR=#FBF5EF>
15088 <B>dfi_t_ctrlupd_interval_min_x1024</B>
15089 </TD>
15090 <TD width=15% BGCOLOR=#FBF5EF>
15091 <B>7:0</B>
15092 </TD>
15093 <TD width=10% BGCOLOR=#FBF5EF>
15094 <B>ff</B>
15095 </TD>
15096 <TD width=10% BGCOLOR=#FBF5EF>
15097 <B>10</B>
15098 </TD>
15099 <TD width=15% BGCOLOR=#FBF5EF>
15100 <B>10</B>
15101 </TD>
15102 <TD width=35% BGCOLOR=#FBF5EF>
15103 <B>This is the minimum amount of time between Controller initiated DFI update requests (which will be executed whenever the controller is idle). Set this number higher to reduce the frequency of update requests, which can have a small impact on the latency of the first read request when the controller is idle. Units: 1024 clocks</B>
15104 </TD>
15105 </TR>
15106 <TR valign="top">
15107 <TD width=15% BGCOLOR=#FBF5EF>
15108 <B>dfi_t_ctrlupd_interval_max_x1024</B>
15109 </TD>
15110 <TD width=15% BGCOLOR=#FBF5EF>
15111 <B>15:8</B>
15112 </TD>
15113 <TD width=10% BGCOLOR=#FBF5EF>
15114 <B>ff00</B>
15115 </TD>
15116 <TD width=10% BGCOLOR=#FBF5EF>
15117 <B>16</B>
15118 </TD>
15119 <TD width=15% BGCOLOR=#FBF5EF>
15120 <B>1600</B>
15121 </TD>
15122 <TD width=35% BGCOLOR=#FBF5EF>
15123 <B>This is the maximum amount of time between Controller initiated DFI update requests. This timer resets with each update request; when the timer expires, traffic is blocked for a few cycles. PHY can use this idle time to recalibrate the delay lines to the DLLs. The DLL calibration is also used to reset PHY FIFO pointers in case of data capture errors. Updates are required to maintain calibration over PVT, but frequent updates may impact performance. Units: 1024 clocks</B>
15124 </TD>
15125 </TR>
15126 <TR valign="top">
15127 <TD width=15% BGCOLOR=#C0C0C0>
15128 <B>ctrl_reg4@0XF800606C</B>
15129 </TD>
15130 <TD width=15% BGCOLOR=#C0C0C0>
15131 <B>31:0</B>
15132 </TD>
15133 <TD width=10% BGCOLOR=#C0C0C0>
15134 <B>ffff</B>
15135 </TD>
15136 <TD width=10% BGCOLOR=#C0C0C0>
15137 <B></B>
15138 </TD>
15139 <TD width=15% BGCOLOR=#C0C0C0>
15140 <B>1610</B>
15141 </TD>
15142 <TD width=35% BGCOLOR=#C0C0C0>
15143 <B>Controller 4</B>
15144 </TD>
15145 </TR>
15146 </TABLE>
15147 <P>
15148 <H2><a name="ctrl_reg5">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg5</a></H2>
15149 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15150 <TR valign="top">
15151 <TD width=15% BGCOLOR=#FFFF00>
15152 <B>Register Name</B>
15153 </TD>
15154 <TD width=15% BGCOLOR=#FFFF00>
15155 <B>Address</B>
15156 </TD>
15157 <TD width=10% BGCOLOR=#FFFF00>
15158 <B>Width</B>
15159 </TD>
15160 <TD width=10% BGCOLOR=#FFFF00>
15161 <B>Type</B>
15162 </TD>
15163 <TD width=15% BGCOLOR=#FFFF00>
15164 <B>Reset Value</B>
15165 </TD>
15166 <TD width=35% BGCOLOR=#FFFF00>
15167 <B>Description</B>
15168 </TD>
15169 </TR>
15170 <TR valign="top">
15171 <TD width=15% BGCOLOR=#FBF5EF>
15172 <B>ctrl_reg5</B>
15173 </TD>
15174 <TD width=15% BGCOLOR=#FBF5EF>
15175 <B>0XF8006078</B>
15176 </TD>
15177 <TD width=10% BGCOLOR=#FBF5EF>
15178 <B>32</B>
15179 </TD>
15180 <TD width=10% BGCOLOR=#FBF5EF>
15181 <B>rw</B>
15182 </TD>
15183 <TD width=15% BGCOLOR=#FBF5EF>
15184 <B>0x00000000</B>
15185 </TD>
15186 <TD width=35% BGCOLOR=#FBF5EF>
15187 <B>--</B>
15188 </TD>
15189 </TR>
15190 </TABLE>
15191 <P>
15192 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15193 <TR valign="top">
15194 <TD width=15% BGCOLOR=#C0FFC0>
15195 <B>Field Name</B>
15196 </TD>
15197 <TD width=15% BGCOLOR=#C0FFC0>
15198 <B>Bits</B>
15199 </TD>
15200 <TD width=10% BGCOLOR=#C0FFC0>
15201 <B>Mask</B>
15202 </TD>
15203 <TD width=10% BGCOLOR=#C0FFC0>
15204 <B>Value</B>
15205 </TD>
15206 <TD width=15% BGCOLOR=#C0FFC0>
15207 <B>Shifted Value</B>
15208 </TD>
15209 <TD width=35% BGCOLOR=#C0FFC0>
15210 <B>Description</B>
15211 </TD>
15212 </TR>
15213 <TR valign="top">
15214 <TD width=15% BGCOLOR=#FBF5EF>
15215 <B>reg_ddrc_dfi_t_ctrl_delay</B>
15216 </TD>
15217 <TD width=15% BGCOLOR=#FBF5EF>
15218 <B>3:0</B>
15219 </TD>
15220 <TD width=10% BGCOLOR=#FBF5EF>
15221 <B>f</B>
15222 </TD>
15223 <TD width=10% BGCOLOR=#FBF5EF>
15224 <B>1</B>
15225 </TD>
15226 <TD width=15% BGCOLOR=#FBF5EF>
15227 <B>1</B>
15228 </TD>
15229 <TD width=35% BGCOLOR=#FBF5EF>
15230 <B>Specifies the number of DFI clock cycles after an assertion or deassertion of the DFI control signals that the control signals at the PHY-DRAM interface reflect the assertion or de-assertion. If the DFI clock and the memory clock are not phase-aligned, this timing parameter should be rounded up to the next integer value.</B>
15231 </TD>
15232 </TR>
15233 <TR valign="top">
15234 <TD width=15% BGCOLOR=#FBF5EF>
15235 <B>reg_ddrc_dfi_t_dram_clk_disable</B>
15236 </TD>
15237 <TD width=15% BGCOLOR=#FBF5EF>
15238 <B>7:4</B>
15239 </TD>
15240 <TD width=10% BGCOLOR=#FBF5EF>
15241 <B>f0</B>
15242 </TD>
15243 <TD width=10% BGCOLOR=#FBF5EF>
15244 <B>1</B>
15245 </TD>
15246 <TD width=15% BGCOLOR=#FBF5EF>
15247 <B>10</B>
15248 </TD>
15249 <TD width=35% BGCOLOR=#FBF5EF>
15250 <B>Specifies the number of DFI clock cycles from the assertion of the ddrc_dfi_dram_clk_disable signal on the DFI until the clock to the DRAM memory devices, at the PHY-DRAM boundary, maintains a low value. If the DFI clock and the memory clock are not phase aligned, this timing parameter should be rounded up to the next integer value.</B>
15251 </TD>
15252 </TR>
15253 <TR valign="top">
15254 <TD width=15% BGCOLOR=#FBF5EF>
15255 <B>reg_ddrc_dfi_t_dram_clk_enable</B>
15256 </TD>
15257 <TD width=15% BGCOLOR=#FBF5EF>
15258 <B>11:8</B>
15259 </TD>
15260 <TD width=10% BGCOLOR=#FBF5EF>
15261 <B>f00</B>
15262 </TD>
15263 <TD width=10% BGCOLOR=#FBF5EF>
15264 <B>1</B>
15265 </TD>
15266 <TD width=15% BGCOLOR=#FBF5EF>
15267 <B>100</B>
15268 </TD>
15269 <TD width=35% BGCOLOR=#FBF5EF>
15270 <B>Specifies the number of DFI clock cycles from the de-assertion of the ddrc_dfi_dram_clk_disable signal on the DFI until the first valid rising edge of the clock to the DRAM memory devices at the PHY-DRAM boundary. If the DFI clock and the memory clock are not phase aligned, this timing parameter should be rounded up to the next integer value.</B>
15271 </TD>
15272 </TR>
15273 <TR valign="top">
15274 <TD width=15% BGCOLOR=#FBF5EF>
15275 <B>reg_ddrc_t_cksre</B>
15276 </TD>
15277 <TD width=15% BGCOLOR=#FBF5EF>
15278 <B>15:12</B>
15279 </TD>
15280 <TD width=10% BGCOLOR=#FBF5EF>
15281 <B>f000</B>
15282 </TD>
15283 <TD width=10% BGCOLOR=#FBF5EF>
15284 <B>6</B>
15285 </TD>
15286 <TD width=15% BGCOLOR=#FBF5EF>
15287 <B>6000</B>
15288 </TD>
15289 <TD width=35% BGCOLOR=#FBF5EF>
15290 <B>This is the time after Self Refresh Entry that CK is maintained as a valid clock. Specifies the clock disable delay after SRE. Recommended settings: LPDDR2: 2 DDR2: 1 DDR3: tCKSRE</B>
15291 </TD>
15292 </TR>
15293 <TR valign="top">
15294 <TD width=15% BGCOLOR=#FBF5EF>
15295 <B>reg_ddrc_t_cksrx</B>
15296 </TD>
15297 <TD width=15% BGCOLOR=#FBF5EF>
15298 <B>19:16</B>
15299 </TD>
15300 <TD width=10% BGCOLOR=#FBF5EF>
15301 <B>f0000</B>
15302 </TD>
15303 <TD width=10% BGCOLOR=#FBF5EF>
15304 <B>6</B>
15305 </TD>
15306 <TD width=15% BGCOLOR=#FBF5EF>
15307 <B>60000</B>
15308 </TD>
15309 <TD width=35% BGCOLOR=#FBF5EF>
15310 <B>This is the time before Self Refresh Exit that CK is maintained as a valid clock before issuing SRX. Specifies the clock stable time before SRX. Recommended settings: LPDDR2: 2 DDR2: 1 DDR3: tCKSRX</B>
15311 </TD>
15312 </TR>
15313 <TR valign="top">
15314 <TD width=15% BGCOLOR=#FBF5EF>
15315 <B>reg_ddrc_t_ckesr</B>
15316 </TD>
15317 <TD width=15% BGCOLOR=#FBF5EF>
15318 <B>25:20</B>
15319 </TD>
15320 <TD width=10% BGCOLOR=#FBF5EF>
15321 <B>3f00000</B>
15322 </TD>
15323 <TD width=10% BGCOLOR=#FBF5EF>
15324 <B>4</B>
15325 </TD>
15326 <TD width=15% BGCOLOR=#FBF5EF>
15327 <B>400000</B>
15328 </TD>
15329 <TD width=35% BGCOLOR=#FBF5EF>
15330 <B>Minimum CKE low width for Self Refresh entry to exit Timing in memory clock cycles. Recommended settings: LPDDR2: tCKESR DDR2: tCKE DDR3: tCKE+1</B>
15331 </TD>
15332 </TR>
15333 <TR valign="top">
15334 <TD width=15% BGCOLOR=#C0C0C0>
15335 <B>ctrl_reg5@0XF8006078</B>
15336 </TD>
15337 <TD width=15% BGCOLOR=#C0C0C0>
15338 <B>31:0</B>
15339 </TD>
15340 <TD width=10% BGCOLOR=#C0C0C0>
15341 <B>3ffffff</B>
15342 </TD>
15343 <TD width=10% BGCOLOR=#C0C0C0>
15344 <B></B>
15345 </TD>
15346 <TD width=15% BGCOLOR=#C0C0C0>
15347 <B>466111</B>
15348 </TD>
15349 <TD width=35% BGCOLOR=#C0C0C0>
15350 <B>Controller register 5</B>
15351 </TD>
15352 </TR>
15353 </TABLE>
15354 <P>
15355 <H2><a name="ctrl_reg6">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg6</a></H2>
15356 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15357 <TR valign="top">
15358 <TD width=15% BGCOLOR=#FFFF00>
15359 <B>Register Name</B>
15360 </TD>
15361 <TD width=15% BGCOLOR=#FFFF00>
15362 <B>Address</B>
15363 </TD>
15364 <TD width=10% BGCOLOR=#FFFF00>
15365 <B>Width</B>
15366 </TD>
15367 <TD width=10% BGCOLOR=#FFFF00>
15368 <B>Type</B>
15369 </TD>
15370 <TD width=15% BGCOLOR=#FFFF00>
15371 <B>Reset Value</B>
15372 </TD>
15373 <TD width=35% BGCOLOR=#FFFF00>
15374 <B>Description</B>
15375 </TD>
15376 </TR>
15377 <TR valign="top">
15378 <TD width=15% BGCOLOR=#FBF5EF>
15379 <B>ctrl_reg6</B>
15380 </TD>
15381 <TD width=15% BGCOLOR=#FBF5EF>
15382 <B>0XF800607C</B>
15383 </TD>
15384 <TD width=10% BGCOLOR=#FBF5EF>
15385 <B>32</B>
15386 </TD>
15387 <TD width=10% BGCOLOR=#FBF5EF>
15388 <B>rw</B>
15389 </TD>
15390 <TD width=15% BGCOLOR=#FBF5EF>
15391 <B>0x00000000</B>
15392 </TD>
15393 <TD width=35% BGCOLOR=#FBF5EF>
15394 <B>--</B>
15395 </TD>
15396 </TR>
15397 </TABLE>
15398 <P>
15399 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15400 <TR valign="top">
15401 <TD width=15% BGCOLOR=#C0FFC0>
15402 <B>Field Name</B>
15403 </TD>
15404 <TD width=15% BGCOLOR=#C0FFC0>
15405 <B>Bits</B>
15406 </TD>
15407 <TD width=10% BGCOLOR=#C0FFC0>
15408 <B>Mask</B>
15409 </TD>
15410 <TD width=10% BGCOLOR=#C0FFC0>
15411 <B>Value</B>
15412 </TD>
15413 <TD width=15% BGCOLOR=#C0FFC0>
15414 <B>Shifted Value</B>
15415 </TD>
15416 <TD width=35% BGCOLOR=#C0FFC0>
15417 <B>Description</B>
15418 </TD>
15419 </TR>
15420 <TR valign="top">
15421 <TD width=15% BGCOLOR=#FBF5EF>
15422 <B>reg_ddrc_t_ckpde</B>
15423 </TD>
15424 <TD width=15% BGCOLOR=#FBF5EF>
15425 <B>3:0</B>
15426 </TD>
15427 <TD width=10% BGCOLOR=#FBF5EF>
15428 <B>f</B>
15429 </TD>
15430 <TD width=10% BGCOLOR=#FBF5EF>
15431 <B>2</B>
15432 </TD>
15433 <TD width=15% BGCOLOR=#FBF5EF>
15434 <B>2</B>
15435 </TD>
15436 <TD width=35% BGCOLOR=#FBF5EF>
15437 <B>This is the time after Power Down Entry that CK is maintained as a valid clock. Specifies the clock disable delay after PDE. Recommended setting for LPDDR2: 2.</B>
15438 </TD>
15439 </TR>
15440 <TR valign="top">
15441 <TD width=15% BGCOLOR=#FBF5EF>
15442 <B>reg_ddrc_t_ckpdx</B>
15443 </TD>
15444 <TD width=15% BGCOLOR=#FBF5EF>
15445 <B>7:4</B>
15446 </TD>
15447 <TD width=10% BGCOLOR=#FBF5EF>
15448 <B>f0</B>
15449 </TD>
15450 <TD width=10% BGCOLOR=#FBF5EF>
15451 <B>2</B>
15452 </TD>
15453 <TD width=15% BGCOLOR=#FBF5EF>
15454 <B>20</B>
15455 </TD>
15456 <TD width=35% BGCOLOR=#FBF5EF>
15457 <B>This is the time before Power Down Exit that CK is maintained as a valid clock before issuing PDX. Specifies the clock stable time before PDX. Recommended setting for LPDDR2: 2.</B>
15458 </TD>
15459 </TR>
15460 <TR valign="top">
15461 <TD width=15% BGCOLOR=#FBF5EF>
15462 <B>reg_ddrc_t_ckdpde</B>
15463 </TD>
15464 <TD width=15% BGCOLOR=#FBF5EF>
15465 <B>11:8</B>
15466 </TD>
15467 <TD width=10% BGCOLOR=#FBF5EF>
15468 <B>f00</B>
15469 </TD>
15470 <TD width=10% BGCOLOR=#FBF5EF>
15471 <B>2</B>
15472 </TD>
15473 <TD width=15% BGCOLOR=#FBF5EF>
15474 <B>200</B>
15475 </TD>
15476 <TD width=35% BGCOLOR=#FBF5EF>
15477 <B>This is the time after Deep Power Down Entry that CK is maintained as a valid clock. Specifies the clock disable delay after DPDE. Recommended setting for LPDDR2: 2.</B>
15478 </TD>
15479 </TR>
15480 <TR valign="top">
15481 <TD width=15% BGCOLOR=#FBF5EF>
15482 <B>reg_ddrc_t_ckdpdx</B>
15483 </TD>
15484 <TD width=15% BGCOLOR=#FBF5EF>
15485 <B>15:12</B>
15486 </TD>
15487 <TD width=10% BGCOLOR=#FBF5EF>
15488 <B>f000</B>
15489 </TD>
15490 <TD width=10% BGCOLOR=#FBF5EF>
15491 <B>2</B>
15492 </TD>
15493 <TD width=15% BGCOLOR=#FBF5EF>
15494 <B>2000</B>
15495 </TD>
15496 <TD width=35% BGCOLOR=#FBF5EF>
15497 <B>This is the time before Deep Power Down Exit that CK is maintained as a valid clock before issuing DPDX. Specifies the clock stable time before DPDX. Recommended setting for LPDDR2: 2.</B>
15498 </TD>
15499 </TR>
15500 <TR valign="top">
15501 <TD width=15% BGCOLOR=#FBF5EF>
15502 <B>reg_ddrc_t_ckcsx</B>
15503 </TD>
15504 <TD width=15% BGCOLOR=#FBF5EF>
15505 <B>19:16</B>
15506 </TD>
15507 <TD width=10% BGCOLOR=#FBF5EF>
15508 <B>f0000</B>
15509 </TD>
15510 <TD width=10% BGCOLOR=#FBF5EF>
15511 <B>3</B>
15512 </TD>
15513 <TD width=15% BGCOLOR=#FBF5EF>
15514 <B>30000</B>
15515 </TD>
15516 <TD width=35% BGCOLOR=#FBF5EF>
15517 <B>This is the time before Clock Stop Exit that CK is maintained as a valid clock before issuing DPDX. Specifies the clock stable time before next command after Clock Stop Exit. Recommended setting for LPDDR2: tXP + 2.</B>
15518 </TD>
15519 </TR>
15520 <TR valign="top">
15521 <TD width=15% BGCOLOR=#C0C0C0>
15522 <B>ctrl_reg6@0XF800607C</B>
15523 </TD>
15524 <TD width=15% BGCOLOR=#C0C0C0>
15525 <B>31:0</B>
15526 </TD>
15527 <TD width=10% BGCOLOR=#C0C0C0>
15528 <B>fffff</B>
15529 </TD>
15530 <TD width=10% BGCOLOR=#C0C0C0>
15531 <B></B>
15532 </TD>
15533 <TD width=15% BGCOLOR=#C0C0C0>
15534 <B>32222</B>
15535 </TD>
15536 <TD width=35% BGCOLOR=#C0C0C0>
15537 <B>Controller register 6</B>
15538 </TD>
15539 </TR>
15540 </TABLE>
15541 <P>
15542 <H2><a name="CHE_T_ZQ">Register (<A href=#mod___slcr> slcr </A>)CHE_T_ZQ</a></H2>
15543 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15544 <TR valign="top">
15545 <TD width=15% BGCOLOR=#FFFF00>
15546 <B>Register Name</B>
15547 </TD>
15548 <TD width=15% BGCOLOR=#FFFF00>
15549 <B>Address</B>
15550 </TD>
15551 <TD width=10% BGCOLOR=#FFFF00>
15552 <B>Width</B>
15553 </TD>
15554 <TD width=10% BGCOLOR=#FFFF00>
15555 <B>Type</B>
15556 </TD>
15557 <TD width=15% BGCOLOR=#FFFF00>
15558 <B>Reset Value</B>
15559 </TD>
15560 <TD width=35% BGCOLOR=#FFFF00>
15561 <B>Description</B>
15562 </TD>
15563 </TR>
15564 <TR valign="top">
15565 <TD width=15% BGCOLOR=#FBF5EF>
15566 <B>CHE_T_ZQ</B>
15567 </TD>
15568 <TD width=15% BGCOLOR=#FBF5EF>
15569 <B>0XF80060A4</B>
15570 </TD>
15571 <TD width=10% BGCOLOR=#FBF5EF>
15572 <B>32</B>
15573 </TD>
15574 <TD width=10% BGCOLOR=#FBF5EF>
15575 <B>rw</B>
15576 </TD>
15577 <TD width=15% BGCOLOR=#FBF5EF>
15578 <B>0x00000000</B>
15579 </TD>
15580 <TD width=35% BGCOLOR=#FBF5EF>
15581 <B>--</B>
15582 </TD>
15583 </TR>
15584 </TABLE>
15585 <P>
15586 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15587 <TR valign="top">
15588 <TD width=15% BGCOLOR=#C0FFC0>
15589 <B>Field Name</B>
15590 </TD>
15591 <TD width=15% BGCOLOR=#C0FFC0>
15592 <B>Bits</B>
15593 </TD>
15594 <TD width=10% BGCOLOR=#C0FFC0>
15595 <B>Mask</B>
15596 </TD>
15597 <TD width=10% BGCOLOR=#C0FFC0>
15598 <B>Value</B>
15599 </TD>
15600 <TD width=15% BGCOLOR=#C0FFC0>
15601 <B>Shifted Value</B>
15602 </TD>
15603 <TD width=35% BGCOLOR=#C0FFC0>
15604 <B>Description</B>
15605 </TD>
15606 </TR>
15607 <TR valign="top">
15608 <TD width=15% BGCOLOR=#FBF5EF>
15609 <B>reg_ddrc_dis_auto_zq</B>
15610 </TD>
15611 <TD width=15% BGCOLOR=#FBF5EF>
15612 <B>0:0</B>
15613 </TD>
15614 <TD width=10% BGCOLOR=#FBF5EF>
15615 <B>1</B>
15616 </TD>
15617 <TD width=10% BGCOLOR=#FBF5EF>
15618 <B>0</B>
15619 </TD>
15620 <TD width=15% BGCOLOR=#FBF5EF>
15621 <B>0</B>
15622 </TD>
15623 <TD width=35% BGCOLOR=#FBF5EF>
15624 <B>1=disable controller generation of ZQCS command. Co_gs_zq_calib_short can be used instead to control ZQ calibration commands. 0=internally generate ZQCS commands based on reg_ddrc_t_zq_short_interval_x1024 This is only present for implementations supporting DDR3 and LPDDR2 devices.</B>
15625 </TD>
15626 </TR>
15627 <TR valign="top">
15628 <TD width=15% BGCOLOR=#FBF5EF>
15629 <B>reg_ddrc_ddr3</B>
15630 </TD>
15631 <TD width=15% BGCOLOR=#FBF5EF>
15632 <B>1:1</B>
15633 </TD>
15634 <TD width=10% BGCOLOR=#FBF5EF>
15635 <B>2</B>
15636 </TD>
15637 <TD width=10% BGCOLOR=#FBF5EF>
15638 <B>1</B>
15639 </TD>
15640 <TD width=15% BGCOLOR=#FBF5EF>
15641 <B>2</B>
15642 </TD>
15643 <TD width=35% BGCOLOR=#FBF5EF>
15644 <B>Indicates operating in DDR2/DDR3 mode. Default value is set for DDR3.</B>
15645 </TD>
15646 </TR>
15647 <TR valign="top">
15648 <TD width=15% BGCOLOR=#FBF5EF>
15649 <B>reg_ddrc_t_mod</B>
15650 </TD>
15651 <TD width=15% BGCOLOR=#FBF5EF>
15652 <B>11:2</B>
15653 </TD>
15654 <TD width=10% BGCOLOR=#FBF5EF>
15655 <B>ffc</B>
15656 </TD>
15657 <TD width=10% BGCOLOR=#FBF5EF>
15658 <B>200</B>
15659 </TD>
15660 <TD width=15% BGCOLOR=#FBF5EF>
15661 <B>800</B>
15662 </TD>
15663 <TD width=35% BGCOLOR=#FBF5EF>
15664 <B>Mode register set command update delay (minimum d'128)</B>
15665 </TD>
15666 </TR>
15667 <TR valign="top">
15668 <TD width=15% BGCOLOR=#FBF5EF>
15669 <B>reg_ddrc_t_zq_long_nop</B>
15670 </TD>
15671 <TD width=15% BGCOLOR=#FBF5EF>
15672 <B>21:12</B>
15673 </TD>
15674 <TD width=10% BGCOLOR=#FBF5EF>
15675 <B>3ff000</B>
15676 </TD>
15677 <TD width=10% BGCOLOR=#FBF5EF>
15678 <B>200</B>
15679 </TD>
15680 <TD width=15% BGCOLOR=#FBF5EF>
15681 <B>200000</B>
15682 </TD>
15683 <TD width=35% BGCOLOR=#FBF5EF>
15684 <B>DDR2: not applicable. LPDDR2 and DDR3: Number of cycles of NOP required after a ZQCL (ZQ calibration long) command is issued to DRAM. Units: Clock cycles.</B>
15685 </TD>
15686 </TR>
15687 <TR valign="top">
15688 <TD width=15% BGCOLOR=#FBF5EF>
15689 <B>reg_ddrc_t_zq_short_nop</B>
15690 </TD>
15691 <TD width=15% BGCOLOR=#FBF5EF>
15692 <B>31:22</B>
15693 </TD>
15694 <TD width=10% BGCOLOR=#FBF5EF>
15695 <B>ffc00000</B>
15696 </TD>
15697 <TD width=10% BGCOLOR=#FBF5EF>
15698 <B>40</B>
15699 </TD>
15700 <TD width=15% BGCOLOR=#FBF5EF>
15701 <B>10000000</B>
15702 </TD>
15703 <TD width=35% BGCOLOR=#FBF5EF>
15704 <B>DDR2: not applicable. LPDDR2 and DDR3: Number of cycles of NOP required after a ZQCS (ZQ calibration short) command is issued to DRAM. Units: Clock cycles.</B>
15705 </TD>
15706 </TR>
15707 <TR valign="top">
15708 <TD width=15% BGCOLOR=#C0C0C0>
15709 <B>CHE_T_ZQ@0XF80060A4</B>
15710 </TD>
15711 <TD width=15% BGCOLOR=#C0C0C0>
15712 <B>31:0</B>
15713 </TD>
15714 <TD width=10% BGCOLOR=#C0C0C0>
15715 <B>ffffffff</B>
15716 </TD>
15717 <TD width=10% BGCOLOR=#C0C0C0>
15718 <B></B>
15719 </TD>
15720 <TD width=15% BGCOLOR=#C0C0C0>
15721 <B>10200802</B>
15722 </TD>
15723 <TD width=35% BGCOLOR=#C0C0C0>
15724 <B>ZQ parameters</B>
15725 </TD>
15726 </TR>
15727 </TABLE>
15728 <P>
15729 <H2><a name="CHE_T_ZQ_Short_Interval_Reg">Register (<A href=#mod___slcr> slcr </A>)CHE_T_ZQ_Short_Interval_Reg</a></H2>
15730 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15731 <TR valign="top">
15732 <TD width=15% BGCOLOR=#FFFF00>
15733 <B>Register Name</B>
15734 </TD>
15735 <TD width=15% BGCOLOR=#FFFF00>
15736 <B>Address</B>
15737 </TD>
15738 <TD width=10% BGCOLOR=#FFFF00>
15739 <B>Width</B>
15740 </TD>
15741 <TD width=10% BGCOLOR=#FFFF00>
15742 <B>Type</B>
15743 </TD>
15744 <TD width=15% BGCOLOR=#FFFF00>
15745 <B>Reset Value</B>
15746 </TD>
15747 <TD width=35% BGCOLOR=#FFFF00>
15748 <B>Description</B>
15749 </TD>
15750 </TR>
15751 <TR valign="top">
15752 <TD width=15% BGCOLOR=#FBF5EF>
15753 <B>CHE_T_ZQ_Short_Interval_Reg</B>
15754 </TD>
15755 <TD width=15% BGCOLOR=#FBF5EF>
15756 <B>0XF80060A8</B>
15757 </TD>
15758 <TD width=10% BGCOLOR=#FBF5EF>
15759 <B>32</B>
15760 </TD>
15761 <TD width=10% BGCOLOR=#FBF5EF>
15762 <B>rw</B>
15763 </TD>
15764 <TD width=15% BGCOLOR=#FBF5EF>
15765 <B>0x00000000</B>
15766 </TD>
15767 <TD width=35% BGCOLOR=#FBF5EF>
15768 <B>--</B>
15769 </TD>
15770 </TR>
15771 </TABLE>
15772 <P>
15773 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15774 <TR valign="top">
15775 <TD width=15% BGCOLOR=#C0FFC0>
15776 <B>Field Name</B>
15777 </TD>
15778 <TD width=15% BGCOLOR=#C0FFC0>
15779 <B>Bits</B>
15780 </TD>
15781 <TD width=10% BGCOLOR=#C0FFC0>
15782 <B>Mask</B>
15783 </TD>
15784 <TD width=10% BGCOLOR=#C0FFC0>
15785 <B>Value</B>
15786 </TD>
15787 <TD width=15% BGCOLOR=#C0FFC0>
15788 <B>Shifted Value</B>
15789 </TD>
15790 <TD width=35% BGCOLOR=#C0FFC0>
15791 <B>Description</B>
15792 </TD>
15793 </TR>
15794 <TR valign="top">
15795 <TD width=15% BGCOLOR=#FBF5EF>
15796 <B>t_zq_short_interval_x1024</B>
15797 </TD>
15798 <TD width=15% BGCOLOR=#FBF5EF>
15799 <B>19:0</B>
15800 </TD>
15801 <TD width=10% BGCOLOR=#FBF5EF>
15802 <B>fffff</B>
15803 </TD>
15804 <TD width=10% BGCOLOR=#FBF5EF>
15805 <B>cb73</B>
15806 </TD>
15807 <TD width=15% BGCOLOR=#FBF5EF>
15808 <B>cb73</B>
15809 </TD>
15810 <TD width=35% BGCOLOR=#FBF5EF>
15811 <B>DDR2: not used. LPDDR2 and DDR3: Average interval to wait between automatically issuing ZQCS (ZQ calibration short) commands to DDR3 devices. Meaningless if reg_ddrc_dis_auto_zq=1. Units: 1024 Clock cycles.</B>
15812 </TD>
15813 </TR>
15814 <TR valign="top">
15815 <TD width=15% BGCOLOR=#FBF5EF>
15816 <B>dram_rstn_x1024</B>
15817 </TD>
15818 <TD width=15% BGCOLOR=#FBF5EF>
15819 <B>27:20</B>
15820 </TD>
15821 <TD width=10% BGCOLOR=#FBF5EF>
15822 <B>ff00000</B>
15823 </TD>
15824 <TD width=10% BGCOLOR=#FBF5EF>
15825 <B>69</B>
15826 </TD>
15827 <TD width=15% BGCOLOR=#FBF5EF>
15828 <B>6900000</B>
15829 </TD>
15830 <TD width=35% BGCOLOR=#FBF5EF>
15831 <B>Number of cycles to assert DRAM reset signal during init sequence. Units: 1024 Clock cycles. Applicable for DDR3 only.</B>
15832 </TD>
15833 </TR>
15834 <TR valign="top">
15835 <TD width=15% BGCOLOR=#C0C0C0>
15836 <B>CHE_T_ZQ_Short_Interval_Reg@0XF80060A8</B>
15837 </TD>
15838 <TD width=15% BGCOLOR=#C0C0C0>
15839 <B>31:0</B>
15840 </TD>
15841 <TD width=10% BGCOLOR=#C0C0C0>
15842 <B>fffffff</B>
15843 </TD>
15844 <TD width=10% BGCOLOR=#C0C0C0>
15845 <B></B>
15846 </TD>
15847 <TD width=15% BGCOLOR=#C0C0C0>
15848 <B>690cb73</B>
15849 </TD>
15850 <TD width=35% BGCOLOR=#C0C0C0>
15851 <B>Misc parameters</B>
15852 </TD>
15853 </TR>
15854 </TABLE>
15855 <P>
15856 <H2><a name="deep_pwrdwn_reg">Register (<A href=#mod___slcr> slcr </A>)deep_pwrdwn_reg</a></H2>
15857 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15858 <TR valign="top">
15859 <TD width=15% BGCOLOR=#FFFF00>
15860 <B>Register Name</B>
15861 </TD>
15862 <TD width=15% BGCOLOR=#FFFF00>
15863 <B>Address</B>
15864 </TD>
15865 <TD width=10% BGCOLOR=#FFFF00>
15866 <B>Width</B>
15867 </TD>
15868 <TD width=10% BGCOLOR=#FFFF00>
15869 <B>Type</B>
15870 </TD>
15871 <TD width=15% BGCOLOR=#FFFF00>
15872 <B>Reset Value</B>
15873 </TD>
15874 <TD width=35% BGCOLOR=#FFFF00>
15875 <B>Description</B>
15876 </TD>
15877 </TR>
15878 <TR valign="top">
15879 <TD width=15% BGCOLOR=#FBF5EF>
15880 <B>deep_pwrdwn_reg</B>
15881 </TD>
15882 <TD width=15% BGCOLOR=#FBF5EF>
15883 <B>0XF80060AC</B>
15884 </TD>
15885 <TD width=10% BGCOLOR=#FBF5EF>
15886 <B>32</B>
15887 </TD>
15888 <TD width=10% BGCOLOR=#FBF5EF>
15889 <B>rw</B>
15890 </TD>
15891 <TD width=15% BGCOLOR=#FBF5EF>
15892 <B>0x00000000</B>
15893 </TD>
15894 <TD width=35% BGCOLOR=#FBF5EF>
15895 <B>--</B>
15896 </TD>
15897 </TR>
15898 </TABLE>
15899 <P>
15900 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15901 <TR valign="top">
15902 <TD width=15% BGCOLOR=#C0FFC0>
15903 <B>Field Name</B>
15904 </TD>
15905 <TD width=15% BGCOLOR=#C0FFC0>
15906 <B>Bits</B>
15907 </TD>
15908 <TD width=10% BGCOLOR=#C0FFC0>
15909 <B>Mask</B>
15910 </TD>
15911 <TD width=10% BGCOLOR=#C0FFC0>
15912 <B>Value</B>
15913 </TD>
15914 <TD width=15% BGCOLOR=#C0FFC0>
15915 <B>Shifted Value</B>
15916 </TD>
15917 <TD width=35% BGCOLOR=#C0FFC0>
15918 <B>Description</B>
15919 </TD>
15920 </TR>
15921 <TR valign="top">
15922 <TD width=15% BGCOLOR=#FBF5EF>
15923 <B>deeppowerdown_en</B>
15924 </TD>
15925 <TD width=15% BGCOLOR=#FBF5EF>
15926 <B>0:0</B>
15927 </TD>
15928 <TD width=10% BGCOLOR=#FBF5EF>
15929 <B>1</B>
15930 </TD>
15931 <TD width=10% BGCOLOR=#FBF5EF>
15932 <B>0</B>
15933 </TD>
15934 <TD width=15% BGCOLOR=#FBF5EF>
15935 <B>0</B>
15936 </TD>
15937 <TD width=35% BGCOLOR=#FBF5EF>
15938 <B>DDR2 and DDR3: not used. LPDDR2: 0: Brings Controller out of Deep Powerdown mode. 1: Puts DRAM into Deep Powerdown mode when the transaction store is empty. For performance only. Dynamic Bit Field.</B>
15939 </TD>
15940 </TR>
15941 <TR valign="top">
15942 <TD width=15% BGCOLOR=#FBF5EF>
15943 <B>deeppowerdown_to_x1024</B>
15944 </TD>
15945 <TD width=15% BGCOLOR=#FBF5EF>
15946 <B>8:1</B>
15947 </TD>
15948 <TD width=10% BGCOLOR=#FBF5EF>
15949 <B>1fe</B>
15950 </TD>
15951 <TD width=10% BGCOLOR=#FBF5EF>
15952 <B>ff</B>
15953 </TD>
15954 <TD width=15% BGCOLOR=#FBF5EF>
15955 <B>1fe</B>
15956 </TD>
15957 <TD width=35% BGCOLOR=#FBF5EF>
15958 <B>DDR2 and DDR3: not sued. LPDDR2: Minimum deep power down time. DDR exits from deep power down mode immediately after reg_ddrc_deeppowerdown_en is deasserted. Value from the spec is 500us. Units are in 1024 clock cycles. For performance only.</B>
15959 </TD>
15960 </TR>
15961 <TR valign="top">
15962 <TD width=15% BGCOLOR=#C0C0C0>
15963 <B>deep_pwrdwn_reg@0XF80060AC</B>
15964 </TD>
15965 <TD width=15% BGCOLOR=#C0C0C0>
15966 <B>31:0</B>
15967 </TD>
15968 <TD width=10% BGCOLOR=#C0C0C0>
15969 <B>1ff</B>
15970 </TD>
15971 <TD width=10% BGCOLOR=#C0C0C0>
15972 <B></B>
15973 </TD>
15974 <TD width=15% BGCOLOR=#C0C0C0>
15975 <B>1fe</B>
15976 </TD>
15977 <TD width=35% BGCOLOR=#C0C0C0>
15978 <B>Deep powerdown (LPDDR2)</B>
15979 </TD>
15980 </TR>
15981 </TABLE>
15982 <P>
15983 <H2><a name="reg_2c">Register (<A href=#mod___slcr> slcr </A>)reg_2c</a></H2>
15984 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
15985 <TR valign="top">
15986 <TD width=15% BGCOLOR=#FFFF00>
15987 <B>Register Name</B>
15988 </TD>
15989 <TD width=15% BGCOLOR=#FFFF00>
15990 <B>Address</B>
15991 </TD>
15992 <TD width=10% BGCOLOR=#FFFF00>
15993 <B>Width</B>
15994 </TD>
15995 <TD width=10% BGCOLOR=#FFFF00>
15996 <B>Type</B>
15997 </TD>
15998 <TD width=15% BGCOLOR=#FFFF00>
15999 <B>Reset Value</B>
16000 </TD>
16001 <TD width=35% BGCOLOR=#FFFF00>
16002 <B>Description</B>
16003 </TD>
16004 </TR>
16005 <TR valign="top">
16006 <TD width=15% BGCOLOR=#FBF5EF>
16007 <B>reg_2c</B>
16008 </TD>
16009 <TD width=15% BGCOLOR=#FBF5EF>
16010 <B>0XF80060B0</B>
16011 </TD>
16012 <TD width=10% BGCOLOR=#FBF5EF>
16013 <B>32</B>
16014 </TD>
16015 <TD width=10% BGCOLOR=#FBF5EF>
16016 <B>rw</B>
16017 </TD>
16018 <TD width=15% BGCOLOR=#FBF5EF>
16019 <B>0x00000000</B>
16020 </TD>
16021 <TD width=35% BGCOLOR=#FBF5EF>
16022 <B>--</B>
16023 </TD>
16024 </TR>
16025 </TABLE>
16026 <P>
16027 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16028 <TR valign="top">
16029 <TD width=15% BGCOLOR=#C0FFC0>
16030 <B>Field Name</B>
16031 </TD>
16032 <TD width=15% BGCOLOR=#C0FFC0>
16033 <B>Bits</B>
16034 </TD>
16035 <TD width=10% BGCOLOR=#C0FFC0>
16036 <B>Mask</B>
16037 </TD>
16038 <TD width=10% BGCOLOR=#C0FFC0>
16039 <B>Value</B>
16040 </TD>
16041 <TD width=15% BGCOLOR=#C0FFC0>
16042 <B>Shifted Value</B>
16043 </TD>
16044 <TD width=35% BGCOLOR=#C0FFC0>
16045 <B>Description</B>
16046 </TD>
16047 </TR>
16048 <TR valign="top">
16049 <TD width=15% BGCOLOR=#FBF5EF>
16050 <B>dfi_wrlvl_max_x1024</B>
16051 </TD>
16052 <TD width=15% BGCOLOR=#FBF5EF>
16053 <B>11:0</B>
16054 </TD>
16055 <TD width=10% BGCOLOR=#FBF5EF>
16056 <B>fff</B>
16057 </TD>
16058 <TD width=10% BGCOLOR=#FBF5EF>
16059 <B>fff</B>
16060 </TD>
16061 <TD width=15% BGCOLOR=#FBF5EF>
16062 <B>fff</B>
16063 </TD>
16064 <TD width=35% BGCOLOR=#FBF5EF>
16065 <B>Write leveling maximum time. Specifies the maximum number of clock cycles that the controller will wait for a response (phy_dfi_wrlvl_resp) to a write leveling enable signal (ddrc_dfi_wrlvl_en). Only applicable when connecting to PHY's operating in 'PHY WrLvl Evaluation' mode. Typical value 0xFFF Units 1024 clocks</B>
16066 </TD>
16067 </TR>
16068 <TR valign="top">
16069 <TD width=15% BGCOLOR=#FBF5EF>
16070 <B>dfi_rdlvl_max_x1024</B>
16071 </TD>
16072 <TD width=15% BGCOLOR=#FBF5EF>
16073 <B>23:12</B>
16074 </TD>
16075 <TD width=10% BGCOLOR=#FBF5EF>
16076 <B>fff000</B>
16077 </TD>
16078 <TD width=10% BGCOLOR=#FBF5EF>
16079 <B>fff</B>
16080 </TD>
16081 <TD width=15% BGCOLOR=#FBF5EF>
16082 <B>fff000</B>
16083 </TD>
16084 <TD width=35% BGCOLOR=#FBF5EF>
16085 <B>Read leveling maximum time. Specifies the maximum number of clock cycles that the controller will wait for a response (phy_dfi_rdlvl_resp) to a read leveling enable signal (ddrc_dfi_rdlvl_en or ddrc_dfi_rdlvl_gate_en). Only applicable when connecting to PHY's operating in 'PHY RdLvl Evaluation' mode. Typical value 0xFFF Units 1024 clocks</B>
16086 </TD>
16087 </TR>
16088 <TR valign="top">
16089 <TD width=15% BGCOLOR=#FBF5EF>
16090 <B>ddrc_reg_twrlvl_max_error</B>
16091 </TD>
16092 <TD width=15% BGCOLOR=#FBF5EF>
16093 <B>24:24</B>
16094 </TD>
16095 <TD width=10% BGCOLOR=#FBF5EF>
16096 <B>1000000</B>
16097 </TD>
16098 <TD width=10% BGCOLOR=#FBF5EF>
16099 <B>0</B>
16100 </TD>
16101 <TD width=15% BGCOLOR=#FBF5EF>
16102 <B>0</B>
16103 </TD>
16104 <TD width=35% BGCOLOR=#FBF5EF>
16105 <B>When '1' indicates that the reg_ddrc_dfi_wrlvl_max_x1024 timer has timed out. This is a Clear-on-Write register. If write leveling timed out, an error is indicated by the DDRC and this bit gets set. The value is held until it is cleared. Clearing is done by writing a '0' to this register. Only present in designs that support DDR3.</B>
16106 </TD>
16107 </TR>
16108 <TR valign="top">
16109 <TD width=15% BGCOLOR=#FBF5EF>
16110 <B>ddrc_reg_trdlvl_max_error</B>
16111 </TD>
16112 <TD width=15% BGCOLOR=#FBF5EF>
16113 <B>25:25</B>
16114 </TD>
16115 <TD width=10% BGCOLOR=#FBF5EF>
16116 <B>2000000</B>
16117 </TD>
16118 <TD width=10% BGCOLOR=#FBF5EF>
16119 <B>0</B>
16120 </TD>
16121 <TD width=15% BGCOLOR=#FBF5EF>
16122 <B>0</B>
16123 </TD>
16124 <TD width=35% BGCOLOR=#FBF5EF>
16125 <B>DDR2: not applicable. LPDDR2 and DDR3: When '1' indicates that the reg_ddrc_dfi_rdrlvl_max_x1024 timer has timed out. This is a Clear-on-Write register. If read leveling or gate training timed out, an error is indicated by the DDRC and this bit gets set. The value is held at that value until it is cleared. Clearing is done by writing a '0' to this register.</B>
16126 </TD>
16127 </TR>
16128 <TR valign="top">
16129 <TD width=15% BGCOLOR=#FBF5EF>
16130 <B>reg_ddrc_dfi_wr_level_en</B>
16131 </TD>
16132 <TD width=15% BGCOLOR=#FBF5EF>
16133 <B>26:26</B>
16134 </TD>
16135 <TD width=10% BGCOLOR=#FBF5EF>
16136 <B>4000000</B>
16137 </TD>
16138 <TD width=10% BGCOLOR=#FBF5EF>
16139 <B>1</B>
16140 </TD>
16141 <TD width=15% BGCOLOR=#FBF5EF>
16142 <B>4000000</B>
16143 </TD>
16144 <TD width=35% BGCOLOR=#FBF5EF>
16145 <B>0: Write leveling disabled. 1: Write leveling mode has been enabled as part of init sequence; Valid only for DDR3 DFI designs</B>
16146 </TD>
16147 </TR>
16148 <TR valign="top">
16149 <TD width=15% BGCOLOR=#FBF5EF>
16150 <B>reg_ddrc_dfi_rd_dqs_gate_level</B>
16151 </TD>
16152 <TD width=15% BGCOLOR=#FBF5EF>
16153 <B>27:27</B>
16154 </TD>
16155 <TD width=10% BGCOLOR=#FBF5EF>
16156 <B>8000000</B>
16157 </TD>
16158 <TD width=10% BGCOLOR=#FBF5EF>
16159 <B>1</B>
16160 </TD>
16161 <TD width=15% BGCOLOR=#FBF5EF>
16162 <B>8000000</B>
16163 </TD>
16164 <TD width=35% BGCOLOR=#FBF5EF>
16165 <B>0: Read DQS gate leveling is disabled. 1: Read DQS Gate Leveling mode has been enabled as part of init sequence; Valid only for DDR3 DFI designs</B>
16166 </TD>
16167 </TR>
16168 <TR valign="top">
16169 <TD width=15% BGCOLOR=#FBF5EF>
16170 <B>reg_ddrc_dfi_rd_data_eye_train</B>
16171 </TD>
16172 <TD width=15% BGCOLOR=#FBF5EF>
16173 <B>28:28</B>
16174 </TD>
16175 <TD width=10% BGCOLOR=#FBF5EF>
16176 <B>10000000</B>
16177 </TD>
16178 <TD width=10% BGCOLOR=#FBF5EF>
16179 <B>1</B>
16180 </TD>
16181 <TD width=15% BGCOLOR=#FBF5EF>
16182 <B>10000000</B>
16183 </TD>
16184 <TD width=35% BGCOLOR=#FBF5EF>
16185 <B>DDR2: not applicable. LPDDR2 and DDR3: 0: 1: Read Data Eye training mode has been enabled as part of init sequence.</B>
16186 </TD>
16187 </TR>
16188 <TR valign="top">
16189 <TD width=15% BGCOLOR=#C0C0C0>
16190 <B>reg_2c@0XF80060B0</B>
16191 </TD>
16192 <TD width=15% BGCOLOR=#C0C0C0>
16193 <B>31:0</B>
16194 </TD>
16195 <TD width=10% BGCOLOR=#C0C0C0>
16196 <B>1fffffff</B>
16197 </TD>
16198 <TD width=10% BGCOLOR=#C0C0C0>
16199 <B></B>
16200 </TD>
16201 <TD width=15% BGCOLOR=#C0C0C0>
16202 <B>1cffffff</B>
16203 </TD>
16204 <TD width=35% BGCOLOR=#C0C0C0>
16205 <B>Training control</B>
16206 </TD>
16207 </TR>
16208 </TABLE>
16209 <P>
16210 <H2><a name="reg_2d">Register (<A href=#mod___slcr> slcr </A>)reg_2d</a></H2>
16211 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16212 <TR valign="top">
16213 <TD width=15% BGCOLOR=#FFFF00>
16214 <B>Register Name</B>
16215 </TD>
16216 <TD width=15% BGCOLOR=#FFFF00>
16217 <B>Address</B>
16218 </TD>
16219 <TD width=10% BGCOLOR=#FFFF00>
16220 <B>Width</B>
16221 </TD>
16222 <TD width=10% BGCOLOR=#FFFF00>
16223 <B>Type</B>
16224 </TD>
16225 <TD width=15% BGCOLOR=#FFFF00>
16226 <B>Reset Value</B>
16227 </TD>
16228 <TD width=35% BGCOLOR=#FFFF00>
16229 <B>Description</B>
16230 </TD>
16231 </TR>
16232 <TR valign="top">
16233 <TD width=15% BGCOLOR=#FBF5EF>
16234 <B>reg_2d</B>
16235 </TD>
16236 <TD width=15% BGCOLOR=#FBF5EF>
16237 <B>0XF80060B4</B>
16238 </TD>
16239 <TD width=10% BGCOLOR=#FBF5EF>
16240 <B>32</B>
16241 </TD>
16242 <TD width=10% BGCOLOR=#FBF5EF>
16243 <B>rw</B>
16244 </TD>
16245 <TD width=15% BGCOLOR=#FBF5EF>
16246 <B>0x00000000</B>
16247 </TD>
16248 <TD width=35% BGCOLOR=#FBF5EF>
16249 <B>--</B>
16250 </TD>
16251 </TR>
16252 </TABLE>
16253 <P>
16254 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16255 <TR valign="top">
16256 <TD width=15% BGCOLOR=#C0FFC0>
16257 <B>Field Name</B>
16258 </TD>
16259 <TD width=15% BGCOLOR=#C0FFC0>
16260 <B>Bits</B>
16261 </TD>
16262 <TD width=10% BGCOLOR=#C0FFC0>
16263 <B>Mask</B>
16264 </TD>
16265 <TD width=10% BGCOLOR=#C0FFC0>
16266 <B>Value</B>
16267 </TD>
16268 <TD width=15% BGCOLOR=#C0FFC0>
16269 <B>Shifted Value</B>
16270 </TD>
16271 <TD width=35% BGCOLOR=#C0FFC0>
16272 <B>Description</B>
16273 </TD>
16274 </TR>
16275 <TR valign="top">
16276 <TD width=15% BGCOLOR=#FBF5EF>
16277 <B>reg_ddrc_skip_ocd</B>
16278 </TD>
16279 <TD width=15% BGCOLOR=#FBF5EF>
16280 <B>9:9</B>
16281 </TD>
16282 <TD width=10% BGCOLOR=#FBF5EF>
16283 <B>200</B>
16284 </TD>
16285 <TD width=10% BGCOLOR=#FBF5EF>
16286 <B>1</B>
16287 </TD>
16288 <TD width=15% BGCOLOR=#FBF5EF>
16289 <B>200</B>
16290 </TD>
16291 <TD width=35% BGCOLOR=#FBF5EF>
16292 <B>This register must be kept at 1'b1. 1'b0 is NOT supported. 1: Indicates the controller to skip OCD adjustment step during DDR2 initialization. OCD_Default and OCD_Exit are performed instead. 0: Not supported.</B>
16293 </TD>
16294 </TR>
16295 <TR valign="top">
16296 <TD width=15% BGCOLOR=#C0C0C0>
16297 <B>reg_2d@0XF80060B4</B>
16298 </TD>
16299 <TD width=15% BGCOLOR=#C0C0C0>
16300 <B>31:0</B>
16301 </TD>
16302 <TD width=10% BGCOLOR=#C0C0C0>
16303 <B>200</B>
16304 </TD>
16305 <TD width=10% BGCOLOR=#C0C0C0>
16306 <B></B>
16307 </TD>
16308 <TD width=15% BGCOLOR=#C0C0C0>
16309 <B>200</B>
16310 </TD>
16311 <TD width=35% BGCOLOR=#C0C0C0>
16312 <B>Misc Debug</B>
16313 </TD>
16314 </TR>
16315 </TABLE>
16316 <P>
16317 <H2><a name="dfi_timing">Register (<A href=#mod___slcr> slcr </A>)dfi_timing</a></H2>
16318 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16319 <TR valign="top">
16320 <TD width=15% BGCOLOR=#FFFF00>
16321 <B>Register Name</B>
16322 </TD>
16323 <TD width=15% BGCOLOR=#FFFF00>
16324 <B>Address</B>
16325 </TD>
16326 <TD width=10% BGCOLOR=#FFFF00>
16327 <B>Width</B>
16328 </TD>
16329 <TD width=10% BGCOLOR=#FFFF00>
16330 <B>Type</B>
16331 </TD>
16332 <TD width=15% BGCOLOR=#FFFF00>
16333 <B>Reset Value</B>
16334 </TD>
16335 <TD width=35% BGCOLOR=#FFFF00>
16336 <B>Description</B>
16337 </TD>
16338 </TR>
16339 <TR valign="top">
16340 <TD width=15% BGCOLOR=#FBF5EF>
16341 <B>dfi_timing</B>
16342 </TD>
16343 <TD width=15% BGCOLOR=#FBF5EF>
16344 <B>0XF80060B8</B>
16345 </TD>
16346 <TD width=10% BGCOLOR=#FBF5EF>
16347 <B>32</B>
16348 </TD>
16349 <TD width=10% BGCOLOR=#FBF5EF>
16350 <B>rw</B>
16351 </TD>
16352 <TD width=15% BGCOLOR=#FBF5EF>
16353 <B>0x00000000</B>
16354 </TD>
16355 <TD width=35% BGCOLOR=#FBF5EF>
16356 <B>--</B>
16357 </TD>
16358 </TR>
16359 </TABLE>
16360 <P>
16361 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16362 <TR valign="top">
16363 <TD width=15% BGCOLOR=#C0FFC0>
16364 <B>Field Name</B>
16365 </TD>
16366 <TD width=15% BGCOLOR=#C0FFC0>
16367 <B>Bits</B>
16368 </TD>
16369 <TD width=10% BGCOLOR=#C0FFC0>
16370 <B>Mask</B>
16371 </TD>
16372 <TD width=10% BGCOLOR=#C0FFC0>
16373 <B>Value</B>
16374 </TD>
16375 <TD width=15% BGCOLOR=#C0FFC0>
16376 <B>Shifted Value</B>
16377 </TD>
16378 <TD width=35% BGCOLOR=#C0FFC0>
16379 <B>Description</B>
16380 </TD>
16381 </TR>
16382 <TR valign="top">
16383 <TD width=15% BGCOLOR=#FBF5EF>
16384 <B>reg_ddrc_dfi_t_rddata_en</B>
16385 </TD>
16386 <TD width=15% BGCOLOR=#FBF5EF>
16387 <B>4:0</B>
16388 </TD>
16389 <TD width=10% BGCOLOR=#FBF5EF>
16390 <B>1f</B>
16391 </TD>
16392 <TD width=10% BGCOLOR=#FBF5EF>
16393 <B>6</B>
16394 </TD>
16395 <TD width=15% BGCOLOR=#FBF5EF>
16396 <B>6</B>
16397 </TD>
16398 <TD width=35% BGCOLOR=#FBF5EF>
16399 <B>Time from the assertion of a READ command on the DFI interface to the assertion of the phy_dfi_rddata_en signal. DDR2 and DDR3: RL - 1 LPDDR: RL Where RL is read latency of DRAM.</B>
16400 </TD>
16401 </TR>
16402 <TR valign="top">
16403 <TD width=15% BGCOLOR=#FBF5EF>
16404 <B>reg_ddrc_dfi_t_ctrlup_min</B>
16405 </TD>
16406 <TD width=15% BGCOLOR=#FBF5EF>
16407 <B>14:5</B>
16408 </TD>
16409 <TD width=10% BGCOLOR=#FBF5EF>
16410 <B>7fe0</B>
16411 </TD>
16412 <TD width=10% BGCOLOR=#FBF5EF>
16413 <B>3</B>
16414 </TD>
16415 <TD width=15% BGCOLOR=#FBF5EF>
16416 <B>60</B>
16417 </TD>
16418 <TD width=35% BGCOLOR=#FBF5EF>
16419 <B>Specifies the minimum number of clock cycles that the ddrc_dfi_ctrlupd_req signal must be asserted.</B>
16420 </TD>
16421 </TR>
16422 <TR valign="top">
16423 <TD width=15% BGCOLOR=#FBF5EF>
16424 <B>reg_ddrc_dfi_t_ctrlup_max</B>
16425 </TD>
16426 <TD width=15% BGCOLOR=#FBF5EF>
16427 <B>24:15</B>
16428 </TD>
16429 <TD width=10% BGCOLOR=#FBF5EF>
16430 <B>1ff8000</B>
16431 </TD>
16432 <TD width=10% BGCOLOR=#FBF5EF>
16433 <B>40</B>
16434 </TD>
16435 <TD width=15% BGCOLOR=#FBF5EF>
16436 <B>200000</B>
16437 </TD>
16438 <TD width=35% BGCOLOR=#FBF5EF>
16439 <B>Specifies the maximum number of clock cycles that the ddrc_dfi_ctrlupd_req signal can assert.</B>
16440 </TD>
16441 </TR>
16442 <TR valign="top">
16443 <TD width=15% BGCOLOR=#C0C0C0>
16444 <B>dfi_timing@0XF80060B8</B>
16445 </TD>
16446 <TD width=15% BGCOLOR=#C0C0C0>
16447 <B>31:0</B>
16448 </TD>
16449 <TD width=10% BGCOLOR=#C0C0C0>
16450 <B>1ffffff</B>
16451 </TD>
16452 <TD width=10% BGCOLOR=#C0C0C0>
16453 <B></B>
16454 </TD>
16455 <TD width=15% BGCOLOR=#C0C0C0>
16456 <B>200066</B>
16457 </TD>
16458 <TD width=35% BGCOLOR=#C0C0C0>
16459 <B>DFI timing</B>
16460 </TD>
16461 </TR>
16462 </TABLE>
16463 <P>
16464 <H1>RESET ECC ERROR</H1>
16465 <H2><a name="CHE_ECC_CONTROL_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_ECC_CONTROL_REG_OFFSET</a></H2>
16466 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16467 <TR valign="top">
16468 <TD width=15% BGCOLOR=#FFFF00>
16469 <B>Register Name</B>
16470 </TD>
16471 <TD width=15% BGCOLOR=#FFFF00>
16472 <B>Address</B>
16473 </TD>
16474 <TD width=10% BGCOLOR=#FFFF00>
16475 <B>Width</B>
16476 </TD>
16477 <TD width=10% BGCOLOR=#FFFF00>
16478 <B>Type</B>
16479 </TD>
16480 <TD width=15% BGCOLOR=#FFFF00>
16481 <B>Reset Value</B>
16482 </TD>
16483 <TD width=35% BGCOLOR=#FFFF00>
16484 <B>Description</B>
16485 </TD>
16486 </TR>
16487 <TR valign="top">
16488 <TD width=15% BGCOLOR=#FBF5EF>
16489 <B>CHE_ECC_CONTROL_REG_OFFSET</B>
16490 </TD>
16491 <TD width=15% BGCOLOR=#FBF5EF>
16492 <B>0XF80060C4</B>
16493 </TD>
16494 <TD width=10% BGCOLOR=#FBF5EF>
16495 <B>32</B>
16496 </TD>
16497 <TD width=10% BGCOLOR=#FBF5EF>
16498 <B>rw</B>
16499 </TD>
16500 <TD width=15% BGCOLOR=#FBF5EF>
16501 <B>0x00000000</B>
16502 </TD>
16503 <TD width=35% BGCOLOR=#FBF5EF>
16504 <B>--</B>
16505 </TD>
16506 </TR>
16507 </TABLE>
16508 <P>
16509 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16510 <TR valign="top">
16511 <TD width=15% BGCOLOR=#C0FFC0>
16512 <B>Field Name</B>
16513 </TD>
16514 <TD width=15% BGCOLOR=#C0FFC0>
16515 <B>Bits</B>
16516 </TD>
16517 <TD width=10% BGCOLOR=#C0FFC0>
16518 <B>Mask</B>
16519 </TD>
16520 <TD width=10% BGCOLOR=#C0FFC0>
16521 <B>Value</B>
16522 </TD>
16523 <TD width=15% BGCOLOR=#C0FFC0>
16524 <B>Shifted Value</B>
16525 </TD>
16526 <TD width=35% BGCOLOR=#C0FFC0>
16527 <B>Description</B>
16528 </TD>
16529 </TR>
16530 <TR valign="top">
16531 <TD width=15% BGCOLOR=#FBF5EF>
16532 <B>Clear_Uncorrectable_DRAM_ECC_error</B>
16533 </TD>
16534 <TD width=15% BGCOLOR=#FBF5EF>
16535 <B>0:0</B>
16536 </TD>
16537 <TD width=10% BGCOLOR=#FBF5EF>
16538 <B>1</B>
16539 </TD>
16540 <TD width=10% BGCOLOR=#FBF5EF>
16541 <B>1</B>
16542 </TD>
16543 <TD width=15% BGCOLOR=#FBF5EF>
16544 <B>1</B>
16545 </TD>
16546 <TD width=35% BGCOLOR=#FBF5EF>
16547 <B>Writing 1 to this bit will clear the uncorrectable log valid bit and the uncorrectable error counters.</B>
16548 </TD>
16549 </TR>
16550 <TR valign="top">
16551 <TD width=15% BGCOLOR=#FBF5EF>
16552 <B>Clear_Correctable_DRAM_ECC_error</B>
16553 </TD>
16554 <TD width=15% BGCOLOR=#FBF5EF>
16555 <B>1:1</B>
16556 </TD>
16557 <TD width=10% BGCOLOR=#FBF5EF>
16558 <B>2</B>
16559 </TD>
16560 <TD width=10% BGCOLOR=#FBF5EF>
16561 <B>1</B>
16562 </TD>
16563 <TD width=15% BGCOLOR=#FBF5EF>
16564 <B>2</B>
16565 </TD>
16566 <TD width=35% BGCOLOR=#FBF5EF>
16567 <B>Writing 1 to this bit will clear the correctable log valid bit and the correctable error counters.</B>
16568 </TD>
16569 </TR>
16570 <TR valign="top">
16571 <TD width=15% BGCOLOR=#C0C0C0>
16572 <B>CHE_ECC_CONTROL_REG_OFFSET@0XF80060C4</B>
16573 </TD>
16574 <TD width=15% BGCOLOR=#C0C0C0>
16575 <B>31:0</B>
16576 </TD>
16577 <TD width=10% BGCOLOR=#C0C0C0>
16578 <B>3</B>
16579 </TD>
16580 <TD width=10% BGCOLOR=#C0C0C0>
16581 <B></B>
16582 </TD>
16583 <TD width=15% BGCOLOR=#C0C0C0>
16584 <B>3</B>
16585 </TD>
16586 <TD width=35% BGCOLOR=#C0C0C0>
16587 <B>ECC error clear</B>
16588 </TD>
16589 </TR>
16590 </TABLE>
16591 <P>
16592 <H2><a name="CHE_ECC_CONTROL_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_ECC_CONTROL_REG_OFFSET</a></H2>
16593 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16594 <TR valign="top">
16595 <TD width=15% BGCOLOR=#FFFF00>
16596 <B>Register Name</B>
16597 </TD>
16598 <TD width=15% BGCOLOR=#FFFF00>
16599 <B>Address</B>
16600 </TD>
16601 <TD width=10% BGCOLOR=#FFFF00>
16602 <B>Width</B>
16603 </TD>
16604 <TD width=10% BGCOLOR=#FFFF00>
16605 <B>Type</B>
16606 </TD>
16607 <TD width=15% BGCOLOR=#FFFF00>
16608 <B>Reset Value</B>
16609 </TD>
16610 <TD width=35% BGCOLOR=#FFFF00>
16611 <B>Description</B>
16612 </TD>
16613 </TR>
16614 <TR valign="top">
16615 <TD width=15% BGCOLOR=#FBF5EF>
16616 <B>CHE_ECC_CONTROL_REG_OFFSET</B>
16617 </TD>
16618 <TD width=15% BGCOLOR=#FBF5EF>
16619 <B>0XF80060C4</B>
16620 </TD>
16621 <TD width=10% BGCOLOR=#FBF5EF>
16622 <B>32</B>
16623 </TD>
16624 <TD width=10% BGCOLOR=#FBF5EF>
16625 <B>rw</B>
16626 </TD>
16627 <TD width=15% BGCOLOR=#FBF5EF>
16628 <B>0x00000000</B>
16629 </TD>
16630 <TD width=35% BGCOLOR=#FBF5EF>
16631 <B>--</B>
16632 </TD>
16633 </TR>
16634 </TABLE>
16635 <P>
16636 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16637 <TR valign="top">
16638 <TD width=15% BGCOLOR=#C0FFC0>
16639 <B>Field Name</B>
16640 </TD>
16641 <TD width=15% BGCOLOR=#C0FFC0>
16642 <B>Bits</B>
16643 </TD>
16644 <TD width=10% BGCOLOR=#C0FFC0>
16645 <B>Mask</B>
16646 </TD>
16647 <TD width=10% BGCOLOR=#C0FFC0>
16648 <B>Value</B>
16649 </TD>
16650 <TD width=15% BGCOLOR=#C0FFC0>
16651 <B>Shifted Value</B>
16652 </TD>
16653 <TD width=35% BGCOLOR=#C0FFC0>
16654 <B>Description</B>
16655 </TD>
16656 </TR>
16657 <TR valign="top">
16658 <TD width=15% BGCOLOR=#FBF5EF>
16659 <B>Clear_Uncorrectable_DRAM_ECC_error</B>
16660 </TD>
16661 <TD width=15% BGCOLOR=#FBF5EF>
16662 <B>0:0</B>
16663 </TD>
16664 <TD width=10% BGCOLOR=#FBF5EF>
16665 <B>1</B>
16666 </TD>
16667 <TD width=10% BGCOLOR=#FBF5EF>
16668 <B>0</B>
16669 </TD>
16670 <TD width=15% BGCOLOR=#FBF5EF>
16671 <B>0</B>
16672 </TD>
16673 <TD width=35% BGCOLOR=#FBF5EF>
16674 <B>Writing 1 to this bit will clear the uncorrectable log valid bit and the uncorrectable error counters.</B>
16675 </TD>
16676 </TR>
16677 <TR valign="top">
16678 <TD width=15% BGCOLOR=#FBF5EF>
16679 <B>Clear_Correctable_DRAM_ECC_error</B>
16680 </TD>
16681 <TD width=15% BGCOLOR=#FBF5EF>
16682 <B>1:1</B>
16683 </TD>
16684 <TD width=10% BGCOLOR=#FBF5EF>
16685 <B>2</B>
16686 </TD>
16687 <TD width=10% BGCOLOR=#FBF5EF>
16688 <B>0</B>
16689 </TD>
16690 <TD width=15% BGCOLOR=#FBF5EF>
16691 <B>0</B>
16692 </TD>
16693 <TD width=35% BGCOLOR=#FBF5EF>
16694 <B>Writing 1 to this bit will clear the correctable log valid bit and the correctable error counters.</B>
16695 </TD>
16696 </TR>
16697 <TR valign="top">
16698 <TD width=15% BGCOLOR=#C0C0C0>
16699 <B>CHE_ECC_CONTROL_REG_OFFSET@0XF80060C4</B>
16700 </TD>
16701 <TD width=15% BGCOLOR=#C0C0C0>
16702 <B>31:0</B>
16703 </TD>
16704 <TD width=10% BGCOLOR=#C0C0C0>
16705 <B>3</B>
16706 </TD>
16707 <TD width=10% BGCOLOR=#C0C0C0>
16708 <B></B>
16709 </TD>
16710 <TD width=15% BGCOLOR=#C0C0C0>
16711 <B>0</B>
16712 </TD>
16713 <TD width=35% BGCOLOR=#C0C0C0>
16714 <B>ECC error clear</B>
16715 </TD>
16716 </TR>
16717 </TABLE>
16718 <P>
16719 <H2><a name="CHE_CORR_ECC_LOG_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_CORR_ECC_LOG_REG_OFFSET</a></H2>
16720 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16721 <TR valign="top">
16722 <TD width=15% BGCOLOR=#FFFF00>
16723 <B>Register Name</B>
16724 </TD>
16725 <TD width=15% BGCOLOR=#FFFF00>
16726 <B>Address</B>
16727 </TD>
16728 <TD width=10% BGCOLOR=#FFFF00>
16729 <B>Width</B>
16730 </TD>
16731 <TD width=10% BGCOLOR=#FFFF00>
16732 <B>Type</B>
16733 </TD>
16734 <TD width=15% BGCOLOR=#FFFF00>
16735 <B>Reset Value</B>
16736 </TD>
16737 <TD width=35% BGCOLOR=#FFFF00>
16738 <B>Description</B>
16739 </TD>
16740 </TR>
16741 <TR valign="top">
16742 <TD width=15% BGCOLOR=#FBF5EF>
16743 <B>CHE_CORR_ECC_LOG_REG_OFFSET</B>
16744 </TD>
16745 <TD width=15% BGCOLOR=#FBF5EF>
16746 <B>0XF80060C8</B>
16747 </TD>
16748 <TD width=10% BGCOLOR=#FBF5EF>
16749 <B>32</B>
16750 </TD>
16751 <TD width=10% BGCOLOR=#FBF5EF>
16752 <B>rw</B>
16753 </TD>
16754 <TD width=15% BGCOLOR=#FBF5EF>
16755 <B>0x00000000</B>
16756 </TD>
16757 <TD width=35% BGCOLOR=#FBF5EF>
16758 <B>--</B>
16759 </TD>
16760 </TR>
16761 </TABLE>
16762 <P>
16763 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16764 <TR valign="top">
16765 <TD width=15% BGCOLOR=#C0FFC0>
16766 <B>Field Name</B>
16767 </TD>
16768 <TD width=15% BGCOLOR=#C0FFC0>
16769 <B>Bits</B>
16770 </TD>
16771 <TD width=10% BGCOLOR=#C0FFC0>
16772 <B>Mask</B>
16773 </TD>
16774 <TD width=10% BGCOLOR=#C0FFC0>
16775 <B>Value</B>
16776 </TD>
16777 <TD width=15% BGCOLOR=#C0FFC0>
16778 <B>Shifted Value</B>
16779 </TD>
16780 <TD width=35% BGCOLOR=#C0FFC0>
16781 <B>Description</B>
16782 </TD>
16783 </TR>
16784 <TR valign="top">
16785 <TD width=15% BGCOLOR=#FBF5EF>
16786 <B>CORR_ECC_LOG_VALID</B>
16787 </TD>
16788 <TD width=15% BGCOLOR=#FBF5EF>
16789 <B>0:0</B>
16790 </TD>
16791 <TD width=10% BGCOLOR=#FBF5EF>
16792 <B>1</B>
16793 </TD>
16794 <TD width=10% BGCOLOR=#FBF5EF>
16795 <B>0</B>
16796 </TD>
16797 <TD width=15% BGCOLOR=#FBF5EF>
16798 <B>0</B>
16799 </TD>
16800 <TD width=35% BGCOLOR=#FBF5EF>
16801 <B>Set to 1 when a correctable ECC error is captured. As long as this is 1 no further ECC errors will be captured. This is cleared when a 1 is written to register bit[1] of ECC CONTROL REGISTER (0x31)</B>
16802 </TD>
16803 </TR>
16804 <TR valign="top">
16805 <TD width=15% BGCOLOR=#FBF5EF>
16806 <B>ECC_CORRECTED_BIT_NUM</B>
16807 </TD>
16808 <TD width=15% BGCOLOR=#FBF5EF>
16809 <B>7:1</B>
16810 </TD>
16811 <TD width=10% BGCOLOR=#FBF5EF>
16812 <B>fe</B>
16813 </TD>
16814 <TD width=10% BGCOLOR=#FBF5EF>
16815 <B>0</B>
16816 </TD>
16817 <TD width=15% BGCOLOR=#FBF5EF>
16818 <B>0</B>
16819 </TD>
16820 <TD width=35% BGCOLOR=#FBF5EF>
16821 <B>Indicator of the bit number syndrome in error for single-bit errors. The field is 7-bit wide to handle 72-bits of data. This is an encoded value with ECC bits placed in between data. The encoding is given in section 5.4 Correctable bit number from the lowest error lane is reported here. There are only 13-valid bits going to an ECC lane (8-data + 5-ECC). Only 4-bits are needed to encode a max value of d'13. Bit[7] of this register is used to indicate the exact byte lane. When a error happens, if CORR_ECC_LOG_COL[0] from register 0x33 is 1'b0, then the error happened in Lane 0 or 1. If CORR_ECC_LOG_COL[0] is 1'b1, then the error happened in Lane 2 or 3. Bit[7] of this register indicates whether the error is from upper or lower byte lane. If it is 0, then it is lower byte lane and if it is 1, then it is upper byte lane. Together with CORR_ECC_LOG_COL[0] and bit[7] of this register, the exact byte lane with correctable error can be determined.</B>
16822 </TD>
16823 </TR>
16824 <TR valign="top">
16825 <TD width=15% BGCOLOR=#C0C0C0>
16826 <B>CHE_CORR_ECC_LOG_REG_OFFSET@0XF80060C8</B>
16827 </TD>
16828 <TD width=15% BGCOLOR=#C0C0C0>
16829 <B>31:0</B>
16830 </TD>
16831 <TD width=10% BGCOLOR=#C0C0C0>
16832 <B>ff</B>
16833 </TD>
16834 <TD width=10% BGCOLOR=#C0C0C0>
16835 <B></B>
16836 </TD>
16837 <TD width=15% BGCOLOR=#C0C0C0>
16838 <B>0</B>
16839 </TD>
16840 <TD width=35% BGCOLOR=#C0C0C0>
16841 <B>ECC error correction</B>
16842 </TD>
16843 </TR>
16844 </TABLE>
16845 <P>
16846 <H2><a name="CHE_UNCORR_ECC_LOG_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_UNCORR_ECC_LOG_REG_OFFSET</a></H2>
16847 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16848 <TR valign="top">
16849 <TD width=15% BGCOLOR=#FFFF00>
16850 <B>Register Name</B>
16851 </TD>
16852 <TD width=15% BGCOLOR=#FFFF00>
16853 <B>Address</B>
16854 </TD>
16855 <TD width=10% BGCOLOR=#FFFF00>
16856 <B>Width</B>
16857 </TD>
16858 <TD width=10% BGCOLOR=#FFFF00>
16859 <B>Type</B>
16860 </TD>
16861 <TD width=15% BGCOLOR=#FFFF00>
16862 <B>Reset Value</B>
16863 </TD>
16864 <TD width=35% BGCOLOR=#FFFF00>
16865 <B>Description</B>
16866 </TD>
16867 </TR>
16868 <TR valign="top">
16869 <TD width=15% BGCOLOR=#FBF5EF>
16870 <B>CHE_UNCORR_ECC_LOG_REG_OFFSET</B>
16871 </TD>
16872 <TD width=15% BGCOLOR=#FBF5EF>
16873 <B>0XF80060DC</B>
16874 </TD>
16875 <TD width=10% BGCOLOR=#FBF5EF>
16876 <B>32</B>
16877 </TD>
16878 <TD width=10% BGCOLOR=#FBF5EF>
16879 <B>rw</B>
16880 </TD>
16881 <TD width=15% BGCOLOR=#FBF5EF>
16882 <B>0x00000000</B>
16883 </TD>
16884 <TD width=35% BGCOLOR=#FBF5EF>
16885 <B>--</B>
16886 </TD>
16887 </TR>
16888 </TABLE>
16889 <P>
16890 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16891 <TR valign="top">
16892 <TD width=15% BGCOLOR=#C0FFC0>
16893 <B>Field Name</B>
16894 </TD>
16895 <TD width=15% BGCOLOR=#C0FFC0>
16896 <B>Bits</B>
16897 </TD>
16898 <TD width=10% BGCOLOR=#C0FFC0>
16899 <B>Mask</B>
16900 </TD>
16901 <TD width=10% BGCOLOR=#C0FFC0>
16902 <B>Value</B>
16903 </TD>
16904 <TD width=15% BGCOLOR=#C0FFC0>
16905 <B>Shifted Value</B>
16906 </TD>
16907 <TD width=35% BGCOLOR=#C0FFC0>
16908 <B>Description</B>
16909 </TD>
16910 </TR>
16911 <TR valign="top">
16912 <TD width=15% BGCOLOR=#FBF5EF>
16913 <B>UNCORR_ECC_LOG_VALID</B>
16914 </TD>
16915 <TD width=15% BGCOLOR=#FBF5EF>
16916 <B>0:0</B>
16917 </TD>
16918 <TD width=10% BGCOLOR=#FBF5EF>
16919 <B>1</B>
16920 </TD>
16921 <TD width=10% BGCOLOR=#FBF5EF>
16922 <B>0</B>
16923 </TD>
16924 <TD width=15% BGCOLOR=#FBF5EF>
16925 <B>0</B>
16926 </TD>
16927 <TD width=35% BGCOLOR=#FBF5EF>
16928 <B>Set to 1 when an uncorrectable ECC error is captured. As long as this is a 1, no further ECC errors will be captured. This is cleared when a 1 is written to register bit[0] of ECC CONTROL REGISTER (0x31).</B>
16929 </TD>
16930 </TR>
16931 <TR valign="top">
16932 <TD width=15% BGCOLOR=#C0C0C0>
16933 <B>CHE_UNCORR_ECC_LOG_REG_OFFSET@0XF80060DC</B>
16934 </TD>
16935 <TD width=15% BGCOLOR=#C0C0C0>
16936 <B>31:0</B>
16937 </TD>
16938 <TD width=10% BGCOLOR=#C0C0C0>
16939 <B>1</B>
16940 </TD>
16941 <TD width=10% BGCOLOR=#C0C0C0>
16942 <B></B>
16943 </TD>
16944 <TD width=15% BGCOLOR=#C0C0C0>
16945 <B>0</B>
16946 </TD>
16947 <TD width=35% BGCOLOR=#C0C0C0>
16948 <B>ECC unrecoverable error status</B>
16949 </TD>
16950 </TR>
16951 </TABLE>
16952 <P>
16953 <H2><a name="CHE_ECC_STATS_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_ECC_STATS_REG_OFFSET</a></H2>
16954 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16955 <TR valign="top">
16956 <TD width=15% BGCOLOR=#FFFF00>
16957 <B>Register Name</B>
16958 </TD>
16959 <TD width=15% BGCOLOR=#FFFF00>
16960 <B>Address</B>
16961 </TD>
16962 <TD width=10% BGCOLOR=#FFFF00>
16963 <B>Width</B>
16964 </TD>
16965 <TD width=10% BGCOLOR=#FFFF00>
16966 <B>Type</B>
16967 </TD>
16968 <TD width=15% BGCOLOR=#FFFF00>
16969 <B>Reset Value</B>
16970 </TD>
16971 <TD width=35% BGCOLOR=#FFFF00>
16972 <B>Description</B>
16973 </TD>
16974 </TR>
16975 <TR valign="top">
16976 <TD width=15% BGCOLOR=#FBF5EF>
16977 <B>CHE_ECC_STATS_REG_OFFSET</B>
16978 </TD>
16979 <TD width=15% BGCOLOR=#FBF5EF>
16980 <B>0XF80060F0</B>
16981 </TD>
16982 <TD width=10% BGCOLOR=#FBF5EF>
16983 <B>32</B>
16984 </TD>
16985 <TD width=10% BGCOLOR=#FBF5EF>
16986 <B>rw</B>
16987 </TD>
16988 <TD width=15% BGCOLOR=#FBF5EF>
16989 <B>0x00000000</B>
16990 </TD>
16991 <TD width=35% BGCOLOR=#FBF5EF>
16992 <B>--</B>
16993 </TD>
16994 </TR>
16995 </TABLE>
16996 <P>
16997 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
16998 <TR valign="top">
16999 <TD width=15% BGCOLOR=#C0FFC0>
17000 <B>Field Name</B>
17001 </TD>
17002 <TD width=15% BGCOLOR=#C0FFC0>
17003 <B>Bits</B>
17004 </TD>
17005 <TD width=10% BGCOLOR=#C0FFC0>
17006 <B>Mask</B>
17007 </TD>
17008 <TD width=10% BGCOLOR=#C0FFC0>
17009 <B>Value</B>
17010 </TD>
17011 <TD width=15% BGCOLOR=#C0FFC0>
17012 <B>Shifted Value</B>
17013 </TD>
17014 <TD width=35% BGCOLOR=#C0FFC0>
17015 <B>Description</B>
17016 </TD>
17017 </TR>
17018 <TR valign="top">
17019 <TD width=15% BGCOLOR=#FBF5EF>
17020 <B>STAT_NUM_CORR_ERR</B>
17021 </TD>
17022 <TD width=15% BGCOLOR=#FBF5EF>
17023 <B>15:8</B>
17024 </TD>
17025 <TD width=10% BGCOLOR=#FBF5EF>
17026 <B>ff00</B>
17027 </TD>
17028 <TD width=10% BGCOLOR=#FBF5EF>
17029 <B>0</B>
17030 </TD>
17031 <TD width=15% BGCOLOR=#FBF5EF>
17032 <B>0</B>
17033 </TD>
17034 <TD width=35% BGCOLOR=#FBF5EF>
17035 <B>Returns the number of correctable ECC errors seen since the last read. Counter saturates at max value. This is cleared when a 1 is written to register bit[1] of ECC CONTROL REGISTER (0x58).</B>
17036 </TD>
17037 </TR>
17038 <TR valign="top">
17039 <TD width=15% BGCOLOR=#FBF5EF>
17040 <B>STAT_NUM_UNCORR_ERR</B>
17041 </TD>
17042 <TD width=15% BGCOLOR=#FBF5EF>
17043 <B>7:0</B>
17044 </TD>
17045 <TD width=10% BGCOLOR=#FBF5EF>
17046 <B>ff</B>
17047 </TD>
17048 <TD width=10% BGCOLOR=#FBF5EF>
17049 <B>0</B>
17050 </TD>
17051 <TD width=15% BGCOLOR=#FBF5EF>
17052 <B>0</B>
17053 </TD>
17054 <TD width=35% BGCOLOR=#FBF5EF>
17055 <B>Returns the number of uncorrectable errors since the last read. Counter saturates at max value. This is cleared when a 1 is written to register bit[0] of ECC CONTROL REGISTER (0x58).</B>
17056 </TD>
17057 </TR>
17058 <TR valign="top">
17059 <TD width=15% BGCOLOR=#C0C0C0>
17060 <B>CHE_ECC_STATS_REG_OFFSET@0XF80060F0</B>
17061 </TD>
17062 <TD width=15% BGCOLOR=#C0C0C0>
17063 <B>31:0</B>
17064 </TD>
17065 <TD width=10% BGCOLOR=#C0C0C0>
17066 <B>ffff</B>
17067 </TD>
17068 <TD width=10% BGCOLOR=#C0C0C0>
17069 <B></B>
17070 </TD>
17071 <TD width=15% BGCOLOR=#C0C0C0>
17072 <B>0</B>
17073 </TD>
17074 <TD width=35% BGCOLOR=#C0C0C0>
17075 <B>ECC error count</B>
17076 </TD>
17077 </TR>
17078 </TABLE>
17079 <P>
17080 <H2><a name="ECC_scrub">Register (<A href=#mod___slcr> slcr </A>)ECC_scrub</a></H2>
17081 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
17082 <TR valign="top">
17083 <TD width=15% BGCOLOR=#FFFF00>
17084 <B>Register Name</B>
17085 </TD>
17086 <TD width=15% BGCOLOR=#FFFF00>
17087 <B>Address</B>
17088 </TD>
17089 <TD width=10% BGCOLOR=#FFFF00>
17090 <B>Width</B>
17091 </TD>
17092 <TD width=10% BGCOLOR=#FFFF00>
17093 <B>Type</B>
17094 </TD>
17095 <TD width=15% BGCOLOR=#FFFF00>
17096 <B>Reset Value</B>
17097 </TD>
17098 <TD width=35% BGCOLOR=#FFFF00>
17099 <B>Description</B>
17100 </TD>
17101 </TR>
17102 <TR valign="top">
17103 <TD width=15% BGCOLOR=#FBF5EF>
17104 <B>ECC_scrub</B>
17105 </TD>
17106 <TD width=15% BGCOLOR=#FBF5EF>
17107 <B>0XF80060F4</B>
17108 </TD>
17109 <TD width=10% BGCOLOR=#FBF5EF>
17110 <B>32</B>
17111 </TD>
17112 <TD width=10% BGCOLOR=#FBF5EF>
17113 <B>rw</B>
17114 </TD>
17115 <TD width=15% BGCOLOR=#FBF5EF>
17116 <B>0x00000000</B>
17117 </TD>
17118 <TD width=35% BGCOLOR=#FBF5EF>
17119 <B>--</B>
17120 </TD>
17121 </TR>
17122 </TABLE>
17123 <P>
17124 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
17125 <TR valign="top">
17126 <TD width=15% BGCOLOR=#C0FFC0>
17127 <B>Field Name</B>
17128 </TD>
17129 <TD width=15% BGCOLOR=#C0FFC0>
17130 <B>Bits</B>
17131 </TD>
17132 <TD width=10% BGCOLOR=#C0FFC0>
17133 <B>Mask</B>
17134 </TD>
17135 <TD width=10% BGCOLOR=#C0FFC0>
17136 <B>Value</B>
17137 </TD>
17138 <TD width=15% BGCOLOR=#C0FFC0>
17139 <B>Shifted Value</B>
17140 </TD>
17141 <TD width=35% BGCOLOR=#C0FFC0>
17142 <B>Description</B>
17143 </TD>
17144 </TR>
17145 <TR valign="top">
17146 <TD width=15% BGCOLOR=#FBF5EF>
17147 <B>reg_ddrc_ecc_mode</B>
17148 </TD>
17149 <TD width=15% BGCOLOR=#FBF5EF>
17150 <B>2:0</B>
17151 </TD>
17152 <TD width=10% BGCOLOR=#FBF5EF>
17153 <B>7</B>
17154 </TD>
17155 <TD width=10% BGCOLOR=#FBF5EF>
17156 <B>0</B>
17157 </TD>
17158 <TD width=15% BGCOLOR=#FBF5EF>
17159 <B>0</B>
17160 </TD>
17161 <TD width=35% BGCOLOR=#FBF5EF>
17162 <B>DRAM ECC Mode. The only valid values that works for this project are 000 (No ECC) and 100 (SEC/DED over 1-beat). To run the design in ECC mode, set reg_ddrc_data_bus_width to 2'b01 (Half bus width) and reg_ddrc_ecc_mode to 100. In this mode, there will be 16-data bits + 6-bit ECC on the DRAM bus. Controller must NOT be put in full bus width mode, when ECC is turned ON. 000 : No ECC, 001: Reserved 010: Parity 011: Reserved 100: SEC/DED over 1-beat 101: SEC/DED over multiple beats 110: Device Correction 111: Reserved</B>
17163 </TD>
17164 </TR>
17165 <TR valign="top">
17166 <TD width=15% BGCOLOR=#FBF5EF>
17167 <B>reg_ddrc_dis_scrub</B>
17168 </TD>
17169 <TD width=15% BGCOLOR=#FBF5EF>
17170 <B>3:3</B>
17171 </TD>
17172 <TD width=10% BGCOLOR=#FBF5EF>
17173 <B>8</B>
17174 </TD>
17175 <TD width=10% BGCOLOR=#FBF5EF>
17176 <B>1</B>
17177 </TD>
17178 <TD width=15% BGCOLOR=#FBF5EF>
17179 <B>8</B>
17180 </TD>
17181 <TD width=35% BGCOLOR=#FBF5EF>
17182 <B>0: Enable ECC scrubs (valid only when reg_ddrc_ecc_mode = 100). 1: Disable ECC scrubs</B>
17183 </TD>
17184 </TR>
17185 <TR valign="top">
17186 <TD width=15% BGCOLOR=#C0C0C0>
17187 <B>ECC_scrub@0XF80060F4</B>
17188 </TD>
17189 <TD width=15% BGCOLOR=#C0C0C0>
17190 <B>31:0</B>
17191 </TD>
17192 <TD width=10% BGCOLOR=#C0C0C0>
17193 <B>f</B>
17194 </TD>
17195 <TD width=10% BGCOLOR=#C0C0C0>
17196 <B></B>
17197 </TD>
17198 <TD width=15% BGCOLOR=#C0C0C0>
17199 <B>8</B>
17200 </TD>
17201 <TD width=35% BGCOLOR=#C0C0C0>
17202 <B>ECC mode/scrub</B>
17203 </TD>
17204 </TR>
17205 </TABLE>
17206 <P>
17207 <H2><a name="phy_rcvr_enable">Register (<A href=#mod___slcr> slcr </A>)phy_rcvr_enable</a></H2>
17208 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
17209 <TR valign="top">
17210 <TD width=15% BGCOLOR=#FFFF00>
17211 <B>Register Name</B>
17212 </TD>
17213 <TD width=15% BGCOLOR=#FFFF00>
17214 <B>Address</B>
17215 </TD>
17216 <TD width=10% BGCOLOR=#FFFF00>
17217 <B>Width</B>
17218 </TD>
17219 <TD width=10% BGCOLOR=#FFFF00>
17220 <B>Type</B>
17221 </TD>
17222 <TD width=15% BGCOLOR=#FFFF00>
17223 <B>Reset Value</B>
17224 </TD>
17225 <TD width=35% BGCOLOR=#FFFF00>
17226 <B>Description</B>
17227 </TD>
17228 </TR>
17229 <TR valign="top">
17230 <TD width=15% BGCOLOR=#FBF5EF>
17231 <B>phy_rcvr_enable</B>
17232 </TD>
17233 <TD width=15% BGCOLOR=#FBF5EF>
17234 <B>0XF8006114</B>
17235 </TD>
17236 <TD width=10% BGCOLOR=#FBF5EF>
17237 <B>32</B>
17238 </TD>
17239 <TD width=10% BGCOLOR=#FBF5EF>
17240 <B>rw</B>
17241 </TD>
17242 <TD width=15% BGCOLOR=#FBF5EF>
17243 <B>0x00000000</B>
17244 </TD>
17245 <TD width=35% BGCOLOR=#FBF5EF>
17246 <B>--</B>
17247 </TD>
17248 </TR>
17249 </TABLE>
17250 <P>
17251 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
17252 <TR valign="top">
17253 <TD width=15% BGCOLOR=#C0FFC0>
17254 <B>Field Name</B>
17255 </TD>
17256 <TD width=15% BGCOLOR=#C0FFC0>
17257 <B>Bits</B>
17258 </TD>
17259 <TD width=10% BGCOLOR=#C0FFC0>
17260 <B>Mask</B>
17261 </TD>
17262 <TD width=10% BGCOLOR=#C0FFC0>
17263 <B>Value</B>
17264 </TD>
17265 <TD width=15% BGCOLOR=#C0FFC0>
17266 <B>Shifted Value</B>
17267 </TD>
17268 <TD width=35% BGCOLOR=#C0FFC0>
17269 <B>Description</B>
17270 </TD>
17271 </TR>
17272 <TR valign="top">
17273 <TD width=15% BGCOLOR=#FBF5EF>
17274 <B>reg_phy_dif_on</B>
17275 </TD>
17276 <TD width=15% BGCOLOR=#FBF5EF>
17277 <B>3:0</B>
17278 </TD>
17279 <TD width=10% BGCOLOR=#FBF5EF>
17280 <B>f</B>
17281 </TD>
17282 <TD width=10% BGCOLOR=#FBF5EF>
17283 <B>0</B>
17284 </TD>
17285 <TD width=15% BGCOLOR=#FBF5EF>
17286 <B>0</B>
17287 </TD>
17288 <TD width=35% BGCOLOR=#FBF5EF>
17289 <B>Value to drive to IO receiver enable pins when turning it ON. When NOT in powerdown or self-refresh (when CKE=1) this value will be sent to the IOs to control receiver on/off. IOD is the size specified by the IO_DIFEN_SIZE parameter.</B>
17290 </TD>
17291 </TR>
17292 <TR valign="top">
17293 <TD width=15% BGCOLOR=#FBF5EF>
17294 <B>reg_phy_dif_off</B>
17295 </TD>
17296 <TD width=15% BGCOLOR=#FBF5EF>
17297 <B>7:4</B>
17298 </TD>
17299 <TD width=10% BGCOLOR=#FBF5EF>
17300 <B>f0</B>
17301 </TD>
17302 <TD width=10% BGCOLOR=#FBF5EF>
17303 <B>0</B>
17304 </TD>
17305 <TD width=15% BGCOLOR=#FBF5EF>
17306 <B>0</B>
17307 </TD>
17308 <TD width=35% BGCOLOR=#FBF5EF>
17309 <B>Value to drive to IO receiver enable pins when turning it OFF. When in powerdown or self-refresh (CKE=0) this value will be sent to the IOs to control receiver on/off. IOD is the size specified by the IO_DIFEN_SIZE parameter. Depending on the IO, one of these signals dif_on or dif_off can be used.</B>
17310 </TD>
17311 </TR>
17312 <TR valign="top">
17313 <TD width=15% BGCOLOR=#C0C0C0>
17314 <B>phy_rcvr_enable@0XF8006114</B>
17315 </TD>
17316 <TD width=15% BGCOLOR=#C0C0C0>
17317 <B>31:0</B>
17318 </TD>
17319 <TD width=10% BGCOLOR=#C0C0C0>
17320 <B>ff</B>
17321 </TD>
17322 <TD width=10% BGCOLOR=#C0C0C0>
17323 <B></B>
17324 </TD>
17325 <TD width=15% BGCOLOR=#C0C0C0>
17326 <B>0</B>
17327 </TD>
17328 <TD width=35% BGCOLOR=#C0C0C0>
17329 <B>Phy receiver enable register</B>
17330 </TD>
17331 </TR>
17332 </TABLE>
17333 <P>
17334 <H2><a name="PHY_Config">Register (<A href=#mod___slcr> slcr </A>)PHY_Config</a></H2>
17335 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
17336 <TR valign="top">
17337 <TD width=15% BGCOLOR=#FFFF00>
17338 <B>Register Name</B>
17339 </TD>
17340 <TD width=15% BGCOLOR=#FFFF00>
17341 <B>Address</B>
17342 </TD>
17343 <TD width=10% BGCOLOR=#FFFF00>
17344 <B>Width</B>
17345 </TD>
17346 <TD width=10% BGCOLOR=#FFFF00>
17347 <B>Type</B>
17348 </TD>
17349 <TD width=15% BGCOLOR=#FFFF00>
17350 <B>Reset Value</B>
17351 </TD>
17352 <TD width=35% BGCOLOR=#FFFF00>
17353 <B>Description</B>
17354 </TD>
17355 </TR>
17356 <TR valign="top">
17357 <TD width=15% BGCOLOR=#FBF5EF>
17358 <B>PHY_Config</B>
17359 </TD>
17360 <TD width=15% BGCOLOR=#FBF5EF>
17361 <B>0XF8006118</B>
17362 </TD>
17363 <TD width=10% BGCOLOR=#FBF5EF>
17364 <B>32</B>
17365 </TD>
17366 <TD width=10% BGCOLOR=#FBF5EF>
17367 <B>rw</B>
17368 </TD>
17369 <TD width=15% BGCOLOR=#FBF5EF>
17370 <B>0x00000000</B>
17371 </TD>
17372 <TD width=35% BGCOLOR=#FBF5EF>
17373 <B>--</B>
17374 </TD>
17375 </TR>
17376 </TABLE>
17377 <P>
17378 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
17379 <TR valign="top">
17380 <TD width=15% BGCOLOR=#C0FFC0>
17381 <B>Field Name</B>
17382 </TD>
17383 <TD width=15% BGCOLOR=#C0FFC0>
17384 <B>Bits</B>
17385 </TD>
17386 <TD width=10% BGCOLOR=#C0FFC0>
17387 <B>Mask</B>
17388 </TD>
17389 <TD width=10% BGCOLOR=#C0FFC0>
17390 <B>Value</B>
17391 </TD>
17392 <TD width=15% BGCOLOR=#C0FFC0>
17393 <B>Shifted Value</B>
17394 </TD>
17395 <TD width=35% BGCOLOR=#C0FFC0>
17396 <B>Description</B>
17397 </TD>
17398 </TR>
17399 <TR valign="top">
17400 <TD width=15% BGCOLOR=#FBF5EF>
17401 <B>reg_phy_data_slice_in_use</B>
17402 </TD>
17403 <TD width=15% BGCOLOR=#FBF5EF>
17404 <B>0:0</B>
17405 </TD>
17406 <TD width=10% BGCOLOR=#FBF5EF>
17407 <B>1</B>
17408 </TD>
17409 <TD width=10% BGCOLOR=#FBF5EF>
17410 <B>1</B>
17411 </TD>
17412 <TD width=15% BGCOLOR=#FBF5EF>
17413 <B>1</B>
17414 </TD>
17415 <TD width=35% BGCOLOR=#FBF5EF>
17416 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 0: read data responses are ignored. 1: data slice is valid. Note: The Phy Data Slice 0 must always be enabled.</B>
17417 </TD>
17418 </TR>
17419 <TR valign="top">
17420 <TD width=15% BGCOLOR=#FBF5EF>
17421 <B>reg_phy_rdlvl_inc_mode</B>
17422 </TD>
17423 <TD width=15% BGCOLOR=#FBF5EF>
17424 <B>1:1</B>
17425 </TD>
17426 <TD width=10% BGCOLOR=#FBF5EF>
17427 <B>2</B>
17428 </TD>
17429 <TD width=10% BGCOLOR=#FBF5EF>
17430 <B>0</B>
17431 </TD>
17432 <TD width=15% BGCOLOR=#FBF5EF>
17433 <B>0</B>
17434 </TD>
17435 <TD width=35% BGCOLOR=#FBF5EF>
17436 <B>reserved</B>
17437 </TD>
17438 </TR>
17439 <TR valign="top">
17440 <TD width=15% BGCOLOR=#FBF5EF>
17441 <B>reg_phy_gatelvl_inc_mode</B>
17442 </TD>
17443 <TD width=15% BGCOLOR=#FBF5EF>
17444 <B>2:2</B>
17445 </TD>
17446 <TD width=10% BGCOLOR=#FBF5EF>
17447 <B>4</B>
17448 </TD>
17449 <TD width=10% BGCOLOR=#FBF5EF>
17450 <B>0</B>
17451 </TD>
17452 <TD width=15% BGCOLOR=#FBF5EF>
17453 <B>0</B>
17454 </TD>
17455 <TD width=35% BGCOLOR=#FBF5EF>
17456 <B>reserved</B>
17457 </TD>
17458 </TR>
17459 <TR valign="top">
17460 <TD width=15% BGCOLOR=#FBF5EF>
17461 <B>reg_phy_wrlvl_inc_mode</B>
17462 </TD>
17463 <TD width=15% BGCOLOR=#FBF5EF>
17464 <B>3:3</B>
17465 </TD>
17466 <TD width=10% BGCOLOR=#FBF5EF>
17467 <B>8</B>
17468 </TD>
17469 <TD width=10% BGCOLOR=#FBF5EF>
17470 <B>0</B>
17471 </TD>
17472 <TD width=15% BGCOLOR=#FBF5EF>
17473 <B>0</B>
17474 </TD>
17475 <TD width=35% BGCOLOR=#FBF5EF>
17476 <B>reserved</B>
17477 </TD>
17478 </TR>
17479 <TR valign="top">
17480 <TD width=15% BGCOLOR=#FBF5EF>
17481 <B>reg_phy_bist_shift_dq</B>
17482 </TD>
17483 <TD width=15% BGCOLOR=#FBF5EF>
17484 <B>14:6</B>
17485 </TD>
17486 <TD width=10% BGCOLOR=#FBF5EF>
17487 <B>7fc0</B>
17488 </TD>
17489 <TD width=10% BGCOLOR=#FBF5EF>
17490 <B>0</B>
17491 </TD>
17492 <TD width=15% BGCOLOR=#FBF5EF>
17493 <B>0</B>
17494 </TD>
17495 <TD width=35% BGCOLOR=#FBF5EF>
17496 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 10. 0: PRBS pattern without any shift. 1: PRBS pattern shifted early by 1 bit.</B>
17497 </TD>
17498 </TR>
17499 <TR valign="top">
17500 <TD width=15% BGCOLOR=#FBF5EF>
17501 <B>reg_phy_bist_err_clr</B>
17502 </TD>
17503 <TD width=15% BGCOLOR=#FBF5EF>
17504 <B>23:15</B>
17505 </TD>
17506 <TD width=10% BGCOLOR=#FBF5EF>
17507 <B>ff8000</B>
17508 </TD>
17509 <TD width=10% BGCOLOR=#FBF5EF>
17510 <B>0</B>
17511 </TD>
17512 <TD width=15% BGCOLOR=#FBF5EF>
17513 <B>0</B>
17514 </TD>
17515 <TD width=35% BGCOLOR=#FBF5EF>
17516 <B>Clear the mismatch error flag from the BIST Checker. 0: No effect 1: sticky error flag is cleared</B>
17517 </TD>
17518 </TR>
17519 <TR valign="top">
17520 <TD width=15% BGCOLOR=#FBF5EF>
17521 <B>reg_phy_dq_offset</B>
17522 </TD>
17523 <TD width=15% BGCOLOR=#FBF5EF>
17524 <B>30:24</B>
17525 </TD>
17526 <TD width=10% BGCOLOR=#FBF5EF>
17527 <B>7f000000</B>
17528 </TD>
17529 <TD width=10% BGCOLOR=#FBF5EF>
17530 <B>40</B>
17531 </TD>
17532 <TD width=15% BGCOLOR=#FBF5EF>
17533 <B>40000000</B>
17534 </TD>
17535 <TD width=35% BGCOLOR=#FBF5EF>
17536 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
17537 </TD>
17538 </TR>
17539 <TR valign="top">
17540 <TD width=15% BGCOLOR=#C0C0C0>
17541 <B>PHY_Config@0XF8006118</B>
17542 </TD>
17543 <TD width=15% BGCOLOR=#C0C0C0>
17544 <B>31:0</B>
17545 </TD>
17546 <TD width=10% BGCOLOR=#C0C0C0>
17547 <B>7fffffcf</B>
17548 </TD>
17549 <TD width=10% BGCOLOR=#C0C0C0>
17550 <B></B>
17551 </TD>
17552 <TD width=15% BGCOLOR=#C0C0C0>
17553 <B>40000001</B>
17554 </TD>
17555 <TD width=35% BGCOLOR=#C0C0C0>
17556 <B>PHY configuration register for data slice 0.</B>
17557 </TD>
17558 </TR>
17559 </TABLE>
17560 <P>
17561 <H2><a name="PHY_Config">Register (<A href=#mod___slcr> slcr </A>)PHY_Config</a></H2>
17562 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
17563 <TR valign="top">
17564 <TD width=15% BGCOLOR=#FFFF00>
17565 <B>Register Name</B>
17566 </TD>
17567 <TD width=15% BGCOLOR=#FFFF00>
17568 <B>Address</B>
17569 </TD>
17570 <TD width=10% BGCOLOR=#FFFF00>
17571 <B>Width</B>
17572 </TD>
17573 <TD width=10% BGCOLOR=#FFFF00>
17574 <B>Type</B>
17575 </TD>
17576 <TD width=15% BGCOLOR=#FFFF00>
17577 <B>Reset Value</B>
17578 </TD>
17579 <TD width=35% BGCOLOR=#FFFF00>
17580 <B>Description</B>
17581 </TD>
17582 </TR>
17583 <TR valign="top">
17584 <TD width=15% BGCOLOR=#FBF5EF>
17585 <B>PHY_Config</B>
17586 </TD>
17587 <TD width=15% BGCOLOR=#FBF5EF>
17588 <B>0XF800611C</B>
17589 </TD>
17590 <TD width=10% BGCOLOR=#FBF5EF>
17591 <B>32</B>
17592 </TD>
17593 <TD width=10% BGCOLOR=#FBF5EF>
17594 <B>rw</B>
17595 </TD>
17596 <TD width=15% BGCOLOR=#FBF5EF>
17597 <B>0x00000000</B>
17598 </TD>
17599 <TD width=35% BGCOLOR=#FBF5EF>
17600 <B>--</B>
17601 </TD>
17602 </TR>
17603 </TABLE>
17604 <P>
17605 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
17606 <TR valign="top">
17607 <TD width=15% BGCOLOR=#C0FFC0>
17608 <B>Field Name</B>
17609 </TD>
17610 <TD width=15% BGCOLOR=#C0FFC0>
17611 <B>Bits</B>
17612 </TD>
17613 <TD width=10% BGCOLOR=#C0FFC0>
17614 <B>Mask</B>
17615 </TD>
17616 <TD width=10% BGCOLOR=#C0FFC0>
17617 <B>Value</B>
17618 </TD>
17619 <TD width=15% BGCOLOR=#C0FFC0>
17620 <B>Shifted Value</B>
17621 </TD>
17622 <TD width=35% BGCOLOR=#C0FFC0>
17623 <B>Description</B>
17624 </TD>
17625 </TR>
17626 <TR valign="top">
17627 <TD width=15% BGCOLOR=#FBF5EF>
17628 <B>reg_phy_data_slice_in_use</B>
17629 </TD>
17630 <TD width=15% BGCOLOR=#FBF5EF>
17631 <B>0:0</B>
17632 </TD>
17633 <TD width=10% BGCOLOR=#FBF5EF>
17634 <B>1</B>
17635 </TD>
17636 <TD width=10% BGCOLOR=#FBF5EF>
17637 <B>1</B>
17638 </TD>
17639 <TD width=15% BGCOLOR=#FBF5EF>
17640 <B>1</B>
17641 </TD>
17642 <TD width=35% BGCOLOR=#FBF5EF>
17643 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 0: read data responses are ignored. 1: data slice is valid. Note: The Phy Data Slice 0 must always be enabled.</B>
17644 </TD>
17645 </TR>
17646 <TR valign="top">
17647 <TD width=15% BGCOLOR=#FBF5EF>
17648 <B>reg_phy_rdlvl_inc_mode</B>
17649 </TD>
17650 <TD width=15% BGCOLOR=#FBF5EF>
17651 <B>1:1</B>
17652 </TD>
17653 <TD width=10% BGCOLOR=#FBF5EF>
17654 <B>2</B>
17655 </TD>
17656 <TD width=10% BGCOLOR=#FBF5EF>
17657 <B>0</B>
17658 </TD>
17659 <TD width=15% BGCOLOR=#FBF5EF>
17660 <B>0</B>
17661 </TD>
17662 <TD width=35% BGCOLOR=#FBF5EF>
17663 <B>reserved</B>
17664 </TD>
17665 </TR>
17666 <TR valign="top">
17667 <TD width=15% BGCOLOR=#FBF5EF>
17668 <B>reg_phy_gatelvl_inc_mode</B>
17669 </TD>
17670 <TD width=15% BGCOLOR=#FBF5EF>
17671 <B>2:2</B>
17672 </TD>
17673 <TD width=10% BGCOLOR=#FBF5EF>
17674 <B>4</B>
17675 </TD>
17676 <TD width=10% BGCOLOR=#FBF5EF>
17677 <B>0</B>
17678 </TD>
17679 <TD width=15% BGCOLOR=#FBF5EF>
17680 <B>0</B>
17681 </TD>
17682 <TD width=35% BGCOLOR=#FBF5EF>
17683 <B>reserved</B>
17684 </TD>
17685 </TR>
17686 <TR valign="top">
17687 <TD width=15% BGCOLOR=#FBF5EF>
17688 <B>reg_phy_wrlvl_inc_mode</B>
17689 </TD>
17690 <TD width=15% BGCOLOR=#FBF5EF>
17691 <B>3:3</B>
17692 </TD>
17693 <TD width=10% BGCOLOR=#FBF5EF>
17694 <B>8</B>
17695 </TD>
17696 <TD width=10% BGCOLOR=#FBF5EF>
17697 <B>0</B>
17698 </TD>
17699 <TD width=15% BGCOLOR=#FBF5EF>
17700 <B>0</B>
17701 </TD>
17702 <TD width=35% BGCOLOR=#FBF5EF>
17703 <B>reserved</B>
17704 </TD>
17705 </TR>
17706 <TR valign="top">
17707 <TD width=15% BGCOLOR=#FBF5EF>
17708 <B>reg_phy_bist_shift_dq</B>
17709 </TD>
17710 <TD width=15% BGCOLOR=#FBF5EF>
17711 <B>14:6</B>
17712 </TD>
17713 <TD width=10% BGCOLOR=#FBF5EF>
17714 <B>7fc0</B>
17715 </TD>
17716 <TD width=10% BGCOLOR=#FBF5EF>
17717 <B>0</B>
17718 </TD>
17719 <TD width=15% BGCOLOR=#FBF5EF>
17720 <B>0</B>
17721 </TD>
17722 <TD width=35% BGCOLOR=#FBF5EF>
17723 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 10. 0: PRBS pattern without any shift. 1: PRBS pattern shifted early by 1 bit.</B>
17724 </TD>
17725 </TR>
17726 <TR valign="top">
17727 <TD width=15% BGCOLOR=#FBF5EF>
17728 <B>reg_phy_bist_err_clr</B>
17729 </TD>
17730 <TD width=15% BGCOLOR=#FBF5EF>
17731 <B>23:15</B>
17732 </TD>
17733 <TD width=10% BGCOLOR=#FBF5EF>
17734 <B>ff8000</B>
17735 </TD>
17736 <TD width=10% BGCOLOR=#FBF5EF>
17737 <B>0</B>
17738 </TD>
17739 <TD width=15% BGCOLOR=#FBF5EF>
17740 <B>0</B>
17741 </TD>
17742 <TD width=35% BGCOLOR=#FBF5EF>
17743 <B>Clear the mismatch error flag from the BIST Checker. 0: No effect 1: sticky error flag is cleared</B>
17744 </TD>
17745 </TR>
17746 <TR valign="top">
17747 <TD width=15% BGCOLOR=#FBF5EF>
17748 <B>reg_phy_dq_offset</B>
17749 </TD>
17750 <TD width=15% BGCOLOR=#FBF5EF>
17751 <B>30:24</B>
17752 </TD>
17753 <TD width=10% BGCOLOR=#FBF5EF>
17754 <B>7f000000</B>
17755 </TD>
17756 <TD width=10% BGCOLOR=#FBF5EF>
17757 <B>40</B>
17758 </TD>
17759 <TD width=15% BGCOLOR=#FBF5EF>
17760 <B>40000000</B>
17761 </TD>
17762 <TD width=35% BGCOLOR=#FBF5EF>
17763 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
17764 </TD>
17765 </TR>
17766 <TR valign="top">
17767 <TD width=15% BGCOLOR=#C0C0C0>
17768 <B>PHY_Config@0XF800611C</B>
17769 </TD>
17770 <TD width=15% BGCOLOR=#C0C0C0>
17771 <B>31:0</B>
17772 </TD>
17773 <TD width=10% BGCOLOR=#C0C0C0>
17774 <B>7fffffcf</B>
17775 </TD>
17776 <TD width=10% BGCOLOR=#C0C0C0>
17777 <B></B>
17778 </TD>
17779 <TD width=15% BGCOLOR=#C0C0C0>
17780 <B>40000001</B>
17781 </TD>
17782 <TD width=35% BGCOLOR=#C0C0C0>
17783 <B>PHY configuration register for data slice 0.</B>
17784 </TD>
17785 </TR>
17786 </TABLE>
17787 <P>
17788 <H2><a name="PHY_Config">Register (<A href=#mod___slcr> slcr </A>)PHY_Config</a></H2>
17789 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
17790 <TR valign="top">
17791 <TD width=15% BGCOLOR=#FFFF00>
17792 <B>Register Name</B>
17793 </TD>
17794 <TD width=15% BGCOLOR=#FFFF00>
17795 <B>Address</B>
17796 </TD>
17797 <TD width=10% BGCOLOR=#FFFF00>
17798 <B>Width</B>
17799 </TD>
17800 <TD width=10% BGCOLOR=#FFFF00>
17801 <B>Type</B>
17802 </TD>
17803 <TD width=15% BGCOLOR=#FFFF00>
17804 <B>Reset Value</B>
17805 </TD>
17806 <TD width=35% BGCOLOR=#FFFF00>
17807 <B>Description</B>
17808 </TD>
17809 </TR>
17810 <TR valign="top">
17811 <TD width=15% BGCOLOR=#FBF5EF>
17812 <B>PHY_Config</B>
17813 </TD>
17814 <TD width=15% BGCOLOR=#FBF5EF>
17815 <B>0XF8006120</B>
17816 </TD>
17817 <TD width=10% BGCOLOR=#FBF5EF>
17818 <B>32</B>
17819 </TD>
17820 <TD width=10% BGCOLOR=#FBF5EF>
17821 <B>rw</B>
17822 </TD>
17823 <TD width=15% BGCOLOR=#FBF5EF>
17824 <B>0x00000000</B>
17825 </TD>
17826 <TD width=35% BGCOLOR=#FBF5EF>
17827 <B>--</B>
17828 </TD>
17829 </TR>
17830 </TABLE>
17831 <P>
17832 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
17833 <TR valign="top">
17834 <TD width=15% BGCOLOR=#C0FFC0>
17835 <B>Field Name</B>
17836 </TD>
17837 <TD width=15% BGCOLOR=#C0FFC0>
17838 <B>Bits</B>
17839 </TD>
17840 <TD width=10% BGCOLOR=#C0FFC0>
17841 <B>Mask</B>
17842 </TD>
17843 <TD width=10% BGCOLOR=#C0FFC0>
17844 <B>Value</B>
17845 </TD>
17846 <TD width=15% BGCOLOR=#C0FFC0>
17847 <B>Shifted Value</B>
17848 </TD>
17849 <TD width=35% BGCOLOR=#C0FFC0>
17850 <B>Description</B>
17851 </TD>
17852 </TR>
17853 <TR valign="top">
17854 <TD width=15% BGCOLOR=#FBF5EF>
17855 <B>reg_phy_data_slice_in_use</B>
17856 </TD>
17857 <TD width=15% BGCOLOR=#FBF5EF>
17858 <B>0:0</B>
17859 </TD>
17860 <TD width=10% BGCOLOR=#FBF5EF>
17861 <B>1</B>
17862 </TD>
17863 <TD width=10% BGCOLOR=#FBF5EF>
17864 <B>1</B>
17865 </TD>
17866 <TD width=15% BGCOLOR=#FBF5EF>
17867 <B>1</B>
17868 </TD>
17869 <TD width=35% BGCOLOR=#FBF5EF>
17870 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 0: read data responses are ignored. 1: data slice is valid. Note: The Phy Data Slice 0 must always be enabled.</B>
17871 </TD>
17872 </TR>
17873 <TR valign="top">
17874 <TD width=15% BGCOLOR=#FBF5EF>
17875 <B>reg_phy_rdlvl_inc_mode</B>
17876 </TD>
17877 <TD width=15% BGCOLOR=#FBF5EF>
17878 <B>1:1</B>
17879 </TD>
17880 <TD width=10% BGCOLOR=#FBF5EF>
17881 <B>2</B>
17882 </TD>
17883 <TD width=10% BGCOLOR=#FBF5EF>
17884 <B>0</B>
17885 </TD>
17886 <TD width=15% BGCOLOR=#FBF5EF>
17887 <B>0</B>
17888 </TD>
17889 <TD width=35% BGCOLOR=#FBF5EF>
17890 <B>reserved</B>
17891 </TD>
17892 </TR>
17893 <TR valign="top">
17894 <TD width=15% BGCOLOR=#FBF5EF>
17895 <B>reg_phy_gatelvl_inc_mode</B>
17896 </TD>
17897 <TD width=15% BGCOLOR=#FBF5EF>
17898 <B>2:2</B>
17899 </TD>
17900 <TD width=10% BGCOLOR=#FBF5EF>
17901 <B>4</B>
17902 </TD>
17903 <TD width=10% BGCOLOR=#FBF5EF>
17904 <B>0</B>
17905 </TD>
17906 <TD width=15% BGCOLOR=#FBF5EF>
17907 <B>0</B>
17908 </TD>
17909 <TD width=35% BGCOLOR=#FBF5EF>
17910 <B>reserved</B>
17911 </TD>
17912 </TR>
17913 <TR valign="top">
17914 <TD width=15% BGCOLOR=#FBF5EF>
17915 <B>reg_phy_wrlvl_inc_mode</B>
17916 </TD>
17917 <TD width=15% BGCOLOR=#FBF5EF>
17918 <B>3:3</B>
17919 </TD>
17920 <TD width=10% BGCOLOR=#FBF5EF>
17921 <B>8</B>
17922 </TD>
17923 <TD width=10% BGCOLOR=#FBF5EF>
17924 <B>0</B>
17925 </TD>
17926 <TD width=15% BGCOLOR=#FBF5EF>
17927 <B>0</B>
17928 </TD>
17929 <TD width=35% BGCOLOR=#FBF5EF>
17930 <B>reserved</B>
17931 </TD>
17932 </TR>
17933 <TR valign="top">
17934 <TD width=15% BGCOLOR=#FBF5EF>
17935 <B>reg_phy_bist_shift_dq</B>
17936 </TD>
17937 <TD width=15% BGCOLOR=#FBF5EF>
17938 <B>14:6</B>
17939 </TD>
17940 <TD width=10% BGCOLOR=#FBF5EF>
17941 <B>7fc0</B>
17942 </TD>
17943 <TD width=10% BGCOLOR=#FBF5EF>
17944 <B>0</B>
17945 </TD>
17946 <TD width=15% BGCOLOR=#FBF5EF>
17947 <B>0</B>
17948 </TD>
17949 <TD width=35% BGCOLOR=#FBF5EF>
17950 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 10. 0: PRBS pattern without any shift. 1: PRBS pattern shifted early by 1 bit.</B>
17951 </TD>
17952 </TR>
17953 <TR valign="top">
17954 <TD width=15% BGCOLOR=#FBF5EF>
17955 <B>reg_phy_bist_err_clr</B>
17956 </TD>
17957 <TD width=15% BGCOLOR=#FBF5EF>
17958 <B>23:15</B>
17959 </TD>
17960 <TD width=10% BGCOLOR=#FBF5EF>
17961 <B>ff8000</B>
17962 </TD>
17963 <TD width=10% BGCOLOR=#FBF5EF>
17964 <B>0</B>
17965 </TD>
17966 <TD width=15% BGCOLOR=#FBF5EF>
17967 <B>0</B>
17968 </TD>
17969 <TD width=35% BGCOLOR=#FBF5EF>
17970 <B>Clear the mismatch error flag from the BIST Checker. 0: No effect 1: sticky error flag is cleared</B>
17971 </TD>
17972 </TR>
17973 <TR valign="top">
17974 <TD width=15% BGCOLOR=#FBF5EF>
17975 <B>reg_phy_dq_offset</B>
17976 </TD>
17977 <TD width=15% BGCOLOR=#FBF5EF>
17978 <B>30:24</B>
17979 </TD>
17980 <TD width=10% BGCOLOR=#FBF5EF>
17981 <B>7f000000</B>
17982 </TD>
17983 <TD width=10% BGCOLOR=#FBF5EF>
17984 <B>40</B>
17985 </TD>
17986 <TD width=15% BGCOLOR=#FBF5EF>
17987 <B>40000000</B>
17988 </TD>
17989 <TD width=35% BGCOLOR=#FBF5EF>
17990 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
17991 </TD>
17992 </TR>
17993 <TR valign="top">
17994 <TD width=15% BGCOLOR=#C0C0C0>
17995 <B>PHY_Config@0XF8006120</B>
17996 </TD>
17997 <TD width=15% BGCOLOR=#C0C0C0>
17998 <B>31:0</B>
17999 </TD>
18000 <TD width=10% BGCOLOR=#C0C0C0>
18001 <B>7fffffcf</B>
18002 </TD>
18003 <TD width=10% BGCOLOR=#C0C0C0>
18004 <B></B>
18005 </TD>
18006 <TD width=15% BGCOLOR=#C0C0C0>
18007 <B>40000001</B>
18008 </TD>
18009 <TD width=35% BGCOLOR=#C0C0C0>
18010 <B>PHY configuration register for data slice 0.</B>
18011 </TD>
18012 </TR>
18013 </TABLE>
18014 <P>
18015 <H2><a name="PHY_Config">Register (<A href=#mod___slcr> slcr </A>)PHY_Config</a></H2>
18016 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18017 <TR valign="top">
18018 <TD width=15% BGCOLOR=#FFFF00>
18019 <B>Register Name</B>
18020 </TD>
18021 <TD width=15% BGCOLOR=#FFFF00>
18022 <B>Address</B>
18023 </TD>
18024 <TD width=10% BGCOLOR=#FFFF00>
18025 <B>Width</B>
18026 </TD>
18027 <TD width=10% BGCOLOR=#FFFF00>
18028 <B>Type</B>
18029 </TD>
18030 <TD width=15% BGCOLOR=#FFFF00>
18031 <B>Reset Value</B>
18032 </TD>
18033 <TD width=35% BGCOLOR=#FFFF00>
18034 <B>Description</B>
18035 </TD>
18036 </TR>
18037 <TR valign="top">
18038 <TD width=15% BGCOLOR=#FBF5EF>
18039 <B>PHY_Config</B>
18040 </TD>
18041 <TD width=15% BGCOLOR=#FBF5EF>
18042 <B>0XF8006124</B>
18043 </TD>
18044 <TD width=10% BGCOLOR=#FBF5EF>
18045 <B>32</B>
18046 </TD>
18047 <TD width=10% BGCOLOR=#FBF5EF>
18048 <B>rw</B>
18049 </TD>
18050 <TD width=15% BGCOLOR=#FBF5EF>
18051 <B>0x00000000</B>
18052 </TD>
18053 <TD width=35% BGCOLOR=#FBF5EF>
18054 <B>--</B>
18055 </TD>
18056 </TR>
18057 </TABLE>
18058 <P>
18059 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18060 <TR valign="top">
18061 <TD width=15% BGCOLOR=#C0FFC0>
18062 <B>Field Name</B>
18063 </TD>
18064 <TD width=15% BGCOLOR=#C0FFC0>
18065 <B>Bits</B>
18066 </TD>
18067 <TD width=10% BGCOLOR=#C0FFC0>
18068 <B>Mask</B>
18069 </TD>
18070 <TD width=10% BGCOLOR=#C0FFC0>
18071 <B>Value</B>
18072 </TD>
18073 <TD width=15% BGCOLOR=#C0FFC0>
18074 <B>Shifted Value</B>
18075 </TD>
18076 <TD width=35% BGCOLOR=#C0FFC0>
18077 <B>Description</B>
18078 </TD>
18079 </TR>
18080 <TR valign="top">
18081 <TD width=15% BGCOLOR=#FBF5EF>
18082 <B>reg_phy_data_slice_in_use</B>
18083 </TD>
18084 <TD width=15% BGCOLOR=#FBF5EF>
18085 <B>0:0</B>
18086 </TD>
18087 <TD width=10% BGCOLOR=#FBF5EF>
18088 <B>1</B>
18089 </TD>
18090 <TD width=10% BGCOLOR=#FBF5EF>
18091 <B>1</B>
18092 </TD>
18093 <TD width=15% BGCOLOR=#FBF5EF>
18094 <B>1</B>
18095 </TD>
18096 <TD width=35% BGCOLOR=#FBF5EF>
18097 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 0: read data responses are ignored. 1: data slice is valid. Note: The Phy Data Slice 0 must always be enabled.</B>
18098 </TD>
18099 </TR>
18100 <TR valign="top">
18101 <TD width=15% BGCOLOR=#FBF5EF>
18102 <B>reg_phy_rdlvl_inc_mode</B>
18103 </TD>
18104 <TD width=15% BGCOLOR=#FBF5EF>
18105 <B>1:1</B>
18106 </TD>
18107 <TD width=10% BGCOLOR=#FBF5EF>
18108 <B>2</B>
18109 </TD>
18110 <TD width=10% BGCOLOR=#FBF5EF>
18111 <B>0</B>
18112 </TD>
18113 <TD width=15% BGCOLOR=#FBF5EF>
18114 <B>0</B>
18115 </TD>
18116 <TD width=35% BGCOLOR=#FBF5EF>
18117 <B>reserved</B>
18118 </TD>
18119 </TR>
18120 <TR valign="top">
18121 <TD width=15% BGCOLOR=#FBF5EF>
18122 <B>reg_phy_gatelvl_inc_mode</B>
18123 </TD>
18124 <TD width=15% BGCOLOR=#FBF5EF>
18125 <B>2:2</B>
18126 </TD>
18127 <TD width=10% BGCOLOR=#FBF5EF>
18128 <B>4</B>
18129 </TD>
18130 <TD width=10% BGCOLOR=#FBF5EF>
18131 <B>0</B>
18132 </TD>
18133 <TD width=15% BGCOLOR=#FBF5EF>
18134 <B>0</B>
18135 </TD>
18136 <TD width=35% BGCOLOR=#FBF5EF>
18137 <B>reserved</B>
18138 </TD>
18139 </TR>
18140 <TR valign="top">
18141 <TD width=15% BGCOLOR=#FBF5EF>
18142 <B>reg_phy_wrlvl_inc_mode</B>
18143 </TD>
18144 <TD width=15% BGCOLOR=#FBF5EF>
18145 <B>3:3</B>
18146 </TD>
18147 <TD width=10% BGCOLOR=#FBF5EF>
18148 <B>8</B>
18149 </TD>
18150 <TD width=10% BGCOLOR=#FBF5EF>
18151 <B>0</B>
18152 </TD>
18153 <TD width=15% BGCOLOR=#FBF5EF>
18154 <B>0</B>
18155 </TD>
18156 <TD width=35% BGCOLOR=#FBF5EF>
18157 <B>reserved</B>
18158 </TD>
18159 </TR>
18160 <TR valign="top">
18161 <TD width=15% BGCOLOR=#FBF5EF>
18162 <B>reg_phy_bist_shift_dq</B>
18163 </TD>
18164 <TD width=15% BGCOLOR=#FBF5EF>
18165 <B>14:6</B>
18166 </TD>
18167 <TD width=10% BGCOLOR=#FBF5EF>
18168 <B>7fc0</B>
18169 </TD>
18170 <TD width=10% BGCOLOR=#FBF5EF>
18171 <B>0</B>
18172 </TD>
18173 <TD width=15% BGCOLOR=#FBF5EF>
18174 <B>0</B>
18175 </TD>
18176 <TD width=35% BGCOLOR=#FBF5EF>
18177 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 10. 0: PRBS pattern without any shift. 1: PRBS pattern shifted early by 1 bit.</B>
18178 </TD>
18179 </TR>
18180 <TR valign="top">
18181 <TD width=15% BGCOLOR=#FBF5EF>
18182 <B>reg_phy_bist_err_clr</B>
18183 </TD>
18184 <TD width=15% BGCOLOR=#FBF5EF>
18185 <B>23:15</B>
18186 </TD>
18187 <TD width=10% BGCOLOR=#FBF5EF>
18188 <B>ff8000</B>
18189 </TD>
18190 <TD width=10% BGCOLOR=#FBF5EF>
18191 <B>0</B>
18192 </TD>
18193 <TD width=15% BGCOLOR=#FBF5EF>
18194 <B>0</B>
18195 </TD>
18196 <TD width=35% BGCOLOR=#FBF5EF>
18197 <B>Clear the mismatch error flag from the BIST Checker. 0: No effect 1: sticky error flag is cleared</B>
18198 </TD>
18199 </TR>
18200 <TR valign="top">
18201 <TD width=15% BGCOLOR=#FBF5EF>
18202 <B>reg_phy_dq_offset</B>
18203 </TD>
18204 <TD width=15% BGCOLOR=#FBF5EF>
18205 <B>30:24</B>
18206 </TD>
18207 <TD width=10% BGCOLOR=#FBF5EF>
18208 <B>7f000000</B>
18209 </TD>
18210 <TD width=10% BGCOLOR=#FBF5EF>
18211 <B>40</B>
18212 </TD>
18213 <TD width=15% BGCOLOR=#FBF5EF>
18214 <B>40000000</B>
18215 </TD>
18216 <TD width=35% BGCOLOR=#FBF5EF>
18217 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
18218 </TD>
18219 </TR>
18220 <TR valign="top">
18221 <TD width=15% BGCOLOR=#C0C0C0>
18222 <B>PHY_Config@0XF8006124</B>
18223 </TD>
18224 <TD width=15% BGCOLOR=#C0C0C0>
18225 <B>31:0</B>
18226 </TD>
18227 <TD width=10% BGCOLOR=#C0C0C0>
18228 <B>7fffffcf</B>
18229 </TD>
18230 <TD width=10% BGCOLOR=#C0C0C0>
18231 <B></B>
18232 </TD>
18233 <TD width=15% BGCOLOR=#C0C0C0>
18234 <B>40000001</B>
18235 </TD>
18236 <TD width=35% BGCOLOR=#C0C0C0>
18237 <B>PHY configuration register for data slice 0.</B>
18238 </TD>
18239 </TR>
18240 </TABLE>
18241 <P>
18242 <H2><a name="phy_init_ratio">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio</a></H2>
18243 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18244 <TR valign="top">
18245 <TD width=15% BGCOLOR=#FFFF00>
18246 <B>Register Name</B>
18247 </TD>
18248 <TD width=15% BGCOLOR=#FFFF00>
18249 <B>Address</B>
18250 </TD>
18251 <TD width=10% BGCOLOR=#FFFF00>
18252 <B>Width</B>
18253 </TD>
18254 <TD width=10% BGCOLOR=#FFFF00>
18255 <B>Type</B>
18256 </TD>
18257 <TD width=15% BGCOLOR=#FFFF00>
18258 <B>Reset Value</B>
18259 </TD>
18260 <TD width=35% BGCOLOR=#FFFF00>
18261 <B>Description</B>
18262 </TD>
18263 </TR>
18264 <TR valign="top">
18265 <TD width=15% BGCOLOR=#FBF5EF>
18266 <B>phy_init_ratio</B>
18267 </TD>
18268 <TD width=15% BGCOLOR=#FBF5EF>
18269 <B>0XF800612C</B>
18270 </TD>
18271 <TD width=10% BGCOLOR=#FBF5EF>
18272 <B>32</B>
18273 </TD>
18274 <TD width=10% BGCOLOR=#FBF5EF>
18275 <B>rw</B>
18276 </TD>
18277 <TD width=15% BGCOLOR=#FBF5EF>
18278 <B>0x00000000</B>
18279 </TD>
18280 <TD width=35% BGCOLOR=#FBF5EF>
18281 <B>--</B>
18282 </TD>
18283 </TR>
18284 </TABLE>
18285 <P>
18286 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18287 <TR valign="top">
18288 <TD width=15% BGCOLOR=#C0FFC0>
18289 <B>Field Name</B>
18290 </TD>
18291 <TD width=15% BGCOLOR=#C0FFC0>
18292 <B>Bits</B>
18293 </TD>
18294 <TD width=10% BGCOLOR=#C0FFC0>
18295 <B>Mask</B>
18296 </TD>
18297 <TD width=10% BGCOLOR=#C0FFC0>
18298 <B>Value</B>
18299 </TD>
18300 <TD width=15% BGCOLOR=#C0FFC0>
18301 <B>Shifted Value</B>
18302 </TD>
18303 <TD width=35% BGCOLOR=#C0FFC0>
18304 <B>Description</B>
18305 </TD>
18306 </TR>
18307 <TR valign="top">
18308 <TD width=15% BGCOLOR=#FBF5EF>
18309 <B>reg_phy_wrlvl_init_ratio</B>
18310 </TD>
18311 <TD width=15% BGCOLOR=#FBF5EF>
18312 <B>9:0</B>
18313 </TD>
18314 <TD width=10% BGCOLOR=#FBF5EF>
18315 <B>3ff</B>
18316 </TD>
18317 <TD width=10% BGCOLOR=#FBF5EF>
18318 <B>1d</B>
18319 </TD>
18320 <TD width=15% BGCOLOR=#FBF5EF>
18321 <B>1d</B>
18322 </TD>
18323 <TD width=35% BGCOLOR=#FBF5EF>
18324 <B>The user programmable init ratio used by Write Leveling FSM</B>
18325 </TD>
18326 </TR>
18327 <TR valign="top">
18328 <TD width=15% BGCOLOR=#FBF5EF>
18329 <B>reg_phy_gatelvl_init_ratio</B>
18330 </TD>
18331 <TD width=15% BGCOLOR=#FBF5EF>
18332 <B>19:10</B>
18333 </TD>
18334 <TD width=10% BGCOLOR=#FBF5EF>
18335 <B>ffc00</B>
18336 </TD>
18337 <TD width=10% BGCOLOR=#FBF5EF>
18338 <B>f2</B>
18339 </TD>
18340 <TD width=15% BGCOLOR=#FBF5EF>
18341 <B>3c800</B>
18342 </TD>
18343 <TD width=35% BGCOLOR=#FBF5EF>
18344 <B>The user programmable init ratio used Gate Leveling FSM</B>
18345 </TD>
18346 </TR>
18347 <TR valign="top">
18348 <TD width=15% BGCOLOR=#C0C0C0>
18349 <B>phy_init_ratio@0XF800612C</B>
18350 </TD>
18351 <TD width=15% BGCOLOR=#C0C0C0>
18352 <B>31:0</B>
18353 </TD>
18354 <TD width=10% BGCOLOR=#C0C0C0>
18355 <B>fffff</B>
18356 </TD>
18357 <TD width=10% BGCOLOR=#C0C0C0>
18358 <B></B>
18359 </TD>
18360 <TD width=15% BGCOLOR=#C0C0C0>
18361 <B>3c81d</B>
18362 </TD>
18363 <TD width=35% BGCOLOR=#C0C0C0>
18364 <B>PHY init ratio register for data slice 0.</B>
18365 </TD>
18366 </TR>
18367 </TABLE>
18368 <P>
18369 <H2><a name="phy_init_ratio">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio</a></H2>
18370 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18371 <TR valign="top">
18372 <TD width=15% BGCOLOR=#FFFF00>
18373 <B>Register Name</B>
18374 </TD>
18375 <TD width=15% BGCOLOR=#FFFF00>
18376 <B>Address</B>
18377 </TD>
18378 <TD width=10% BGCOLOR=#FFFF00>
18379 <B>Width</B>
18380 </TD>
18381 <TD width=10% BGCOLOR=#FFFF00>
18382 <B>Type</B>
18383 </TD>
18384 <TD width=15% BGCOLOR=#FFFF00>
18385 <B>Reset Value</B>
18386 </TD>
18387 <TD width=35% BGCOLOR=#FFFF00>
18388 <B>Description</B>
18389 </TD>
18390 </TR>
18391 <TR valign="top">
18392 <TD width=15% BGCOLOR=#FBF5EF>
18393 <B>phy_init_ratio</B>
18394 </TD>
18395 <TD width=15% BGCOLOR=#FBF5EF>
18396 <B>0XF8006130</B>
18397 </TD>
18398 <TD width=10% BGCOLOR=#FBF5EF>
18399 <B>32</B>
18400 </TD>
18401 <TD width=10% BGCOLOR=#FBF5EF>
18402 <B>rw</B>
18403 </TD>
18404 <TD width=15% BGCOLOR=#FBF5EF>
18405 <B>0x00000000</B>
18406 </TD>
18407 <TD width=35% BGCOLOR=#FBF5EF>
18408 <B>--</B>
18409 </TD>
18410 </TR>
18411 </TABLE>
18412 <P>
18413 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18414 <TR valign="top">
18415 <TD width=15% BGCOLOR=#C0FFC0>
18416 <B>Field Name</B>
18417 </TD>
18418 <TD width=15% BGCOLOR=#C0FFC0>
18419 <B>Bits</B>
18420 </TD>
18421 <TD width=10% BGCOLOR=#C0FFC0>
18422 <B>Mask</B>
18423 </TD>
18424 <TD width=10% BGCOLOR=#C0FFC0>
18425 <B>Value</B>
18426 </TD>
18427 <TD width=15% BGCOLOR=#C0FFC0>
18428 <B>Shifted Value</B>
18429 </TD>
18430 <TD width=35% BGCOLOR=#C0FFC0>
18431 <B>Description</B>
18432 </TD>
18433 </TR>
18434 <TR valign="top">
18435 <TD width=15% BGCOLOR=#FBF5EF>
18436 <B>reg_phy_wrlvl_init_ratio</B>
18437 </TD>
18438 <TD width=15% BGCOLOR=#FBF5EF>
18439 <B>9:0</B>
18440 </TD>
18441 <TD width=10% BGCOLOR=#FBF5EF>
18442 <B>3ff</B>
18443 </TD>
18444 <TD width=10% BGCOLOR=#FBF5EF>
18445 <B>12</B>
18446 </TD>
18447 <TD width=15% BGCOLOR=#FBF5EF>
18448 <B>12</B>
18449 </TD>
18450 <TD width=35% BGCOLOR=#FBF5EF>
18451 <B>The user programmable init ratio used by Write Leveling FSM</B>
18452 </TD>
18453 </TR>
18454 <TR valign="top">
18455 <TD width=15% BGCOLOR=#FBF5EF>
18456 <B>reg_phy_gatelvl_init_ratio</B>
18457 </TD>
18458 <TD width=15% BGCOLOR=#FBF5EF>
18459 <B>19:10</B>
18460 </TD>
18461 <TD width=10% BGCOLOR=#FBF5EF>
18462 <B>ffc00</B>
18463 </TD>
18464 <TD width=10% BGCOLOR=#FBF5EF>
18465 <B>d8</B>
18466 </TD>
18467 <TD width=15% BGCOLOR=#FBF5EF>
18468 <B>36000</B>
18469 </TD>
18470 <TD width=35% BGCOLOR=#FBF5EF>
18471 <B>The user programmable init ratio used Gate Leveling FSM</B>
18472 </TD>
18473 </TR>
18474 <TR valign="top">
18475 <TD width=15% BGCOLOR=#C0C0C0>
18476 <B>phy_init_ratio@0XF8006130</B>
18477 </TD>
18478 <TD width=15% BGCOLOR=#C0C0C0>
18479 <B>31:0</B>
18480 </TD>
18481 <TD width=10% BGCOLOR=#C0C0C0>
18482 <B>fffff</B>
18483 </TD>
18484 <TD width=10% BGCOLOR=#C0C0C0>
18485 <B></B>
18486 </TD>
18487 <TD width=15% BGCOLOR=#C0C0C0>
18488 <B>36012</B>
18489 </TD>
18490 <TD width=35% BGCOLOR=#C0C0C0>
18491 <B>PHY init ratio register for data slice 0.</B>
18492 </TD>
18493 </TR>
18494 </TABLE>
18495 <P>
18496 <H2><a name="phy_init_ratio">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio</a></H2>
18497 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18498 <TR valign="top">
18499 <TD width=15% BGCOLOR=#FFFF00>
18500 <B>Register Name</B>
18501 </TD>
18502 <TD width=15% BGCOLOR=#FFFF00>
18503 <B>Address</B>
18504 </TD>
18505 <TD width=10% BGCOLOR=#FFFF00>
18506 <B>Width</B>
18507 </TD>
18508 <TD width=10% BGCOLOR=#FFFF00>
18509 <B>Type</B>
18510 </TD>
18511 <TD width=15% BGCOLOR=#FFFF00>
18512 <B>Reset Value</B>
18513 </TD>
18514 <TD width=35% BGCOLOR=#FFFF00>
18515 <B>Description</B>
18516 </TD>
18517 </TR>
18518 <TR valign="top">
18519 <TD width=15% BGCOLOR=#FBF5EF>
18520 <B>phy_init_ratio</B>
18521 </TD>
18522 <TD width=15% BGCOLOR=#FBF5EF>
18523 <B>0XF8006134</B>
18524 </TD>
18525 <TD width=10% BGCOLOR=#FBF5EF>
18526 <B>32</B>
18527 </TD>
18528 <TD width=10% BGCOLOR=#FBF5EF>
18529 <B>rw</B>
18530 </TD>
18531 <TD width=15% BGCOLOR=#FBF5EF>
18532 <B>0x00000000</B>
18533 </TD>
18534 <TD width=35% BGCOLOR=#FBF5EF>
18535 <B>--</B>
18536 </TD>
18537 </TR>
18538 </TABLE>
18539 <P>
18540 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18541 <TR valign="top">
18542 <TD width=15% BGCOLOR=#C0FFC0>
18543 <B>Field Name</B>
18544 </TD>
18545 <TD width=15% BGCOLOR=#C0FFC0>
18546 <B>Bits</B>
18547 </TD>
18548 <TD width=10% BGCOLOR=#C0FFC0>
18549 <B>Mask</B>
18550 </TD>
18551 <TD width=10% BGCOLOR=#C0FFC0>
18552 <B>Value</B>
18553 </TD>
18554 <TD width=15% BGCOLOR=#C0FFC0>
18555 <B>Shifted Value</B>
18556 </TD>
18557 <TD width=35% BGCOLOR=#C0FFC0>
18558 <B>Description</B>
18559 </TD>
18560 </TR>
18561 <TR valign="top">
18562 <TD width=15% BGCOLOR=#FBF5EF>
18563 <B>reg_phy_wrlvl_init_ratio</B>
18564 </TD>
18565 <TD width=15% BGCOLOR=#FBF5EF>
18566 <B>9:0</B>
18567 </TD>
18568 <TD width=10% BGCOLOR=#FBF5EF>
18569 <B>3ff</B>
18570 </TD>
18571 <TD width=10% BGCOLOR=#FBF5EF>
18572 <B>c</B>
18573 </TD>
18574 <TD width=15% BGCOLOR=#FBF5EF>
18575 <B>c</B>
18576 </TD>
18577 <TD width=35% BGCOLOR=#FBF5EF>
18578 <B>The user programmable init ratio used by Write Leveling FSM</B>
18579 </TD>
18580 </TR>
18581 <TR valign="top">
18582 <TD width=15% BGCOLOR=#FBF5EF>
18583 <B>reg_phy_gatelvl_init_ratio</B>
18584 </TD>
18585 <TD width=15% BGCOLOR=#FBF5EF>
18586 <B>19:10</B>
18587 </TD>
18588 <TD width=10% BGCOLOR=#FBF5EF>
18589 <B>ffc00</B>
18590 </TD>
18591 <TD width=10% BGCOLOR=#FBF5EF>
18592 <B>de</B>
18593 </TD>
18594 <TD width=15% BGCOLOR=#FBF5EF>
18595 <B>37800</B>
18596 </TD>
18597 <TD width=35% BGCOLOR=#FBF5EF>
18598 <B>The user programmable init ratio used Gate Leveling FSM</B>
18599 </TD>
18600 </TR>
18601 <TR valign="top">
18602 <TD width=15% BGCOLOR=#C0C0C0>
18603 <B>phy_init_ratio@0XF8006134</B>
18604 </TD>
18605 <TD width=15% BGCOLOR=#C0C0C0>
18606 <B>31:0</B>
18607 </TD>
18608 <TD width=10% BGCOLOR=#C0C0C0>
18609 <B>fffff</B>
18610 </TD>
18611 <TD width=10% BGCOLOR=#C0C0C0>
18612 <B></B>
18613 </TD>
18614 <TD width=15% BGCOLOR=#C0C0C0>
18615 <B>3780c</B>
18616 </TD>
18617 <TD width=35% BGCOLOR=#C0C0C0>
18618 <B>PHY init ratio register for data slice 0.</B>
18619 </TD>
18620 </TR>
18621 </TABLE>
18622 <P>
18623 <H2><a name="phy_init_ratio">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio</a></H2>
18624 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18625 <TR valign="top">
18626 <TD width=15% BGCOLOR=#FFFF00>
18627 <B>Register Name</B>
18628 </TD>
18629 <TD width=15% BGCOLOR=#FFFF00>
18630 <B>Address</B>
18631 </TD>
18632 <TD width=10% BGCOLOR=#FFFF00>
18633 <B>Width</B>
18634 </TD>
18635 <TD width=10% BGCOLOR=#FFFF00>
18636 <B>Type</B>
18637 </TD>
18638 <TD width=15% BGCOLOR=#FFFF00>
18639 <B>Reset Value</B>
18640 </TD>
18641 <TD width=35% BGCOLOR=#FFFF00>
18642 <B>Description</B>
18643 </TD>
18644 </TR>
18645 <TR valign="top">
18646 <TD width=15% BGCOLOR=#FBF5EF>
18647 <B>phy_init_ratio</B>
18648 </TD>
18649 <TD width=15% BGCOLOR=#FBF5EF>
18650 <B>0XF8006138</B>
18651 </TD>
18652 <TD width=10% BGCOLOR=#FBF5EF>
18653 <B>32</B>
18654 </TD>
18655 <TD width=10% BGCOLOR=#FBF5EF>
18656 <B>rw</B>
18657 </TD>
18658 <TD width=15% BGCOLOR=#FBF5EF>
18659 <B>0x00000000</B>
18660 </TD>
18661 <TD width=35% BGCOLOR=#FBF5EF>
18662 <B>--</B>
18663 </TD>
18664 </TR>
18665 </TABLE>
18666 <P>
18667 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18668 <TR valign="top">
18669 <TD width=15% BGCOLOR=#C0FFC0>
18670 <B>Field Name</B>
18671 </TD>
18672 <TD width=15% BGCOLOR=#C0FFC0>
18673 <B>Bits</B>
18674 </TD>
18675 <TD width=10% BGCOLOR=#C0FFC0>
18676 <B>Mask</B>
18677 </TD>
18678 <TD width=10% BGCOLOR=#C0FFC0>
18679 <B>Value</B>
18680 </TD>
18681 <TD width=15% BGCOLOR=#C0FFC0>
18682 <B>Shifted Value</B>
18683 </TD>
18684 <TD width=35% BGCOLOR=#C0FFC0>
18685 <B>Description</B>
18686 </TD>
18687 </TR>
18688 <TR valign="top">
18689 <TD width=15% BGCOLOR=#FBF5EF>
18690 <B>reg_phy_wrlvl_init_ratio</B>
18691 </TD>
18692 <TD width=15% BGCOLOR=#FBF5EF>
18693 <B>9:0</B>
18694 </TD>
18695 <TD width=10% BGCOLOR=#FBF5EF>
18696 <B>3ff</B>
18697 </TD>
18698 <TD width=10% BGCOLOR=#FBF5EF>
18699 <B>21</B>
18700 </TD>
18701 <TD width=15% BGCOLOR=#FBF5EF>
18702 <B>21</B>
18703 </TD>
18704 <TD width=35% BGCOLOR=#FBF5EF>
18705 <B>The user programmable init ratio used by Write Leveling FSM</B>
18706 </TD>
18707 </TR>
18708 <TR valign="top">
18709 <TD width=15% BGCOLOR=#FBF5EF>
18710 <B>reg_phy_gatelvl_init_ratio</B>
18711 </TD>
18712 <TD width=15% BGCOLOR=#FBF5EF>
18713 <B>19:10</B>
18714 </TD>
18715 <TD width=10% BGCOLOR=#FBF5EF>
18716 <B>ffc00</B>
18717 </TD>
18718 <TD width=10% BGCOLOR=#FBF5EF>
18719 <B>ee</B>
18720 </TD>
18721 <TD width=15% BGCOLOR=#FBF5EF>
18722 <B>3b800</B>
18723 </TD>
18724 <TD width=35% BGCOLOR=#FBF5EF>
18725 <B>The user programmable init ratio used Gate Leveling FSM</B>
18726 </TD>
18727 </TR>
18728 <TR valign="top">
18729 <TD width=15% BGCOLOR=#C0C0C0>
18730 <B>phy_init_ratio@0XF8006138</B>
18731 </TD>
18732 <TD width=15% BGCOLOR=#C0C0C0>
18733 <B>31:0</B>
18734 </TD>
18735 <TD width=10% BGCOLOR=#C0C0C0>
18736 <B>fffff</B>
18737 </TD>
18738 <TD width=10% BGCOLOR=#C0C0C0>
18739 <B></B>
18740 </TD>
18741 <TD width=15% BGCOLOR=#C0C0C0>
18742 <B>3b821</B>
18743 </TD>
18744 <TD width=35% BGCOLOR=#C0C0C0>
18745 <B>PHY init ratio register for data slice 0.</B>
18746 </TD>
18747 </TR>
18748 </TABLE>
18749 <P>
18750 <H2><a name="phy_rd_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg</a></H2>
18751 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18752 <TR valign="top">
18753 <TD width=15% BGCOLOR=#FFFF00>
18754 <B>Register Name</B>
18755 </TD>
18756 <TD width=15% BGCOLOR=#FFFF00>
18757 <B>Address</B>
18758 </TD>
18759 <TD width=10% BGCOLOR=#FFFF00>
18760 <B>Width</B>
18761 </TD>
18762 <TD width=10% BGCOLOR=#FFFF00>
18763 <B>Type</B>
18764 </TD>
18765 <TD width=15% BGCOLOR=#FFFF00>
18766 <B>Reset Value</B>
18767 </TD>
18768 <TD width=35% BGCOLOR=#FFFF00>
18769 <B>Description</B>
18770 </TD>
18771 </TR>
18772 <TR valign="top">
18773 <TD width=15% BGCOLOR=#FBF5EF>
18774 <B>phy_rd_dqs_cfg</B>
18775 </TD>
18776 <TD width=15% BGCOLOR=#FBF5EF>
18777 <B>0XF8006140</B>
18778 </TD>
18779 <TD width=10% BGCOLOR=#FBF5EF>
18780 <B>32</B>
18781 </TD>
18782 <TD width=10% BGCOLOR=#FBF5EF>
18783 <B>rw</B>
18784 </TD>
18785 <TD width=15% BGCOLOR=#FBF5EF>
18786 <B>0x00000000</B>
18787 </TD>
18788 <TD width=35% BGCOLOR=#FBF5EF>
18789 <B>--</B>
18790 </TD>
18791 </TR>
18792 </TABLE>
18793 <P>
18794 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18795 <TR valign="top">
18796 <TD width=15% BGCOLOR=#C0FFC0>
18797 <B>Field Name</B>
18798 </TD>
18799 <TD width=15% BGCOLOR=#C0FFC0>
18800 <B>Bits</B>
18801 </TD>
18802 <TD width=10% BGCOLOR=#C0FFC0>
18803 <B>Mask</B>
18804 </TD>
18805 <TD width=10% BGCOLOR=#C0FFC0>
18806 <B>Value</B>
18807 </TD>
18808 <TD width=15% BGCOLOR=#C0FFC0>
18809 <B>Shifted Value</B>
18810 </TD>
18811 <TD width=35% BGCOLOR=#C0FFC0>
18812 <B>Description</B>
18813 </TD>
18814 </TR>
18815 <TR valign="top">
18816 <TD width=15% BGCOLOR=#FBF5EF>
18817 <B>reg_phy_rd_dqs_slave_ratio</B>
18818 </TD>
18819 <TD width=15% BGCOLOR=#FBF5EF>
18820 <B>9:0</B>
18821 </TD>
18822 <TD width=10% BGCOLOR=#FBF5EF>
18823 <B>3ff</B>
18824 </TD>
18825 <TD width=10% BGCOLOR=#FBF5EF>
18826 <B>35</B>
18827 </TD>
18828 <TD width=15% BGCOLOR=#FBF5EF>
18829 <B>35</B>
18830 </TD>
18831 <TD width=35% BGCOLOR=#FBF5EF>
18832 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
18833 </TD>
18834 </TR>
18835 <TR valign="top">
18836 <TD width=15% BGCOLOR=#FBF5EF>
18837 <B>reg_phy_rd_dqs_slave_force</B>
18838 </TD>
18839 <TD width=15% BGCOLOR=#FBF5EF>
18840 <B>10:10</B>
18841 </TD>
18842 <TD width=10% BGCOLOR=#FBF5EF>
18843 <B>400</B>
18844 </TD>
18845 <TD width=10% BGCOLOR=#FBF5EF>
18846 <B>0</B>
18847 </TD>
18848 <TD width=15% BGCOLOR=#FBF5EF>
18849 <B>0</B>
18850 </TD>
18851 <TD width=35% BGCOLOR=#FBF5EF>
18852 <B>0: Use reg_phy_rd_dqs_slave_ratio for the read DQS slave DLL 1: overwrite the delay/tap value for read DQS slave DLL with the value of the reg_phy_rd_dqs_slave_delay bus.</B>
18853 </TD>
18854 </TR>
18855 <TR valign="top">
18856 <TD width=15% BGCOLOR=#FBF5EF>
18857 <B>reg_phy_rd_dqs_slave_delay</B>
18858 </TD>
18859 <TD width=15% BGCOLOR=#FBF5EF>
18860 <B>19:11</B>
18861 </TD>
18862 <TD width=10% BGCOLOR=#FBF5EF>
18863 <B>ff800</B>
18864 </TD>
18865 <TD width=10% BGCOLOR=#FBF5EF>
18866 <B>0</B>
18867 </TD>
18868 <TD width=15% BGCOLOR=#FBF5EF>
18869 <B>0</B>
18870 </TD>
18871 <TD width=35% BGCOLOR=#FBF5EF>
18872 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
18873 </TD>
18874 </TR>
18875 <TR valign="top">
18876 <TD width=15% BGCOLOR=#C0C0C0>
18877 <B>phy_rd_dqs_cfg@0XF8006140</B>
18878 </TD>
18879 <TD width=15% BGCOLOR=#C0C0C0>
18880 <B>31:0</B>
18881 </TD>
18882 <TD width=10% BGCOLOR=#C0C0C0>
18883 <B>fffff</B>
18884 </TD>
18885 <TD width=10% BGCOLOR=#C0C0C0>
18886 <B></B>
18887 </TD>
18888 <TD width=15% BGCOLOR=#C0C0C0>
18889 <B>35</B>
18890 </TD>
18891 <TD width=35% BGCOLOR=#C0C0C0>
18892 <B>PHY read DQS configuration register for data slice 0.</B>
18893 </TD>
18894 </TR>
18895 </TABLE>
18896 <P>
18897 <H2><a name="phy_rd_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg</a></H2>
18898 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18899 <TR valign="top">
18900 <TD width=15% BGCOLOR=#FFFF00>
18901 <B>Register Name</B>
18902 </TD>
18903 <TD width=15% BGCOLOR=#FFFF00>
18904 <B>Address</B>
18905 </TD>
18906 <TD width=10% BGCOLOR=#FFFF00>
18907 <B>Width</B>
18908 </TD>
18909 <TD width=10% BGCOLOR=#FFFF00>
18910 <B>Type</B>
18911 </TD>
18912 <TD width=15% BGCOLOR=#FFFF00>
18913 <B>Reset Value</B>
18914 </TD>
18915 <TD width=35% BGCOLOR=#FFFF00>
18916 <B>Description</B>
18917 </TD>
18918 </TR>
18919 <TR valign="top">
18920 <TD width=15% BGCOLOR=#FBF5EF>
18921 <B>phy_rd_dqs_cfg</B>
18922 </TD>
18923 <TD width=15% BGCOLOR=#FBF5EF>
18924 <B>0XF8006144</B>
18925 </TD>
18926 <TD width=10% BGCOLOR=#FBF5EF>
18927 <B>32</B>
18928 </TD>
18929 <TD width=10% BGCOLOR=#FBF5EF>
18930 <B>rw</B>
18931 </TD>
18932 <TD width=15% BGCOLOR=#FBF5EF>
18933 <B>0x00000000</B>
18934 </TD>
18935 <TD width=35% BGCOLOR=#FBF5EF>
18936 <B>--</B>
18937 </TD>
18938 </TR>
18939 </TABLE>
18940 <P>
18941 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
18942 <TR valign="top">
18943 <TD width=15% BGCOLOR=#C0FFC0>
18944 <B>Field Name</B>
18945 </TD>
18946 <TD width=15% BGCOLOR=#C0FFC0>
18947 <B>Bits</B>
18948 </TD>
18949 <TD width=10% BGCOLOR=#C0FFC0>
18950 <B>Mask</B>
18951 </TD>
18952 <TD width=10% BGCOLOR=#C0FFC0>
18953 <B>Value</B>
18954 </TD>
18955 <TD width=15% BGCOLOR=#C0FFC0>
18956 <B>Shifted Value</B>
18957 </TD>
18958 <TD width=35% BGCOLOR=#C0FFC0>
18959 <B>Description</B>
18960 </TD>
18961 </TR>
18962 <TR valign="top">
18963 <TD width=15% BGCOLOR=#FBF5EF>
18964 <B>reg_phy_rd_dqs_slave_ratio</B>
18965 </TD>
18966 <TD width=15% BGCOLOR=#FBF5EF>
18967 <B>9:0</B>
18968 </TD>
18969 <TD width=10% BGCOLOR=#FBF5EF>
18970 <B>3ff</B>
18971 </TD>
18972 <TD width=10% BGCOLOR=#FBF5EF>
18973 <B>35</B>
18974 </TD>
18975 <TD width=15% BGCOLOR=#FBF5EF>
18976 <B>35</B>
18977 </TD>
18978 <TD width=35% BGCOLOR=#FBF5EF>
18979 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
18980 </TD>
18981 </TR>
18982 <TR valign="top">
18983 <TD width=15% BGCOLOR=#FBF5EF>
18984 <B>reg_phy_rd_dqs_slave_force</B>
18985 </TD>
18986 <TD width=15% BGCOLOR=#FBF5EF>
18987 <B>10:10</B>
18988 </TD>
18989 <TD width=10% BGCOLOR=#FBF5EF>
18990 <B>400</B>
18991 </TD>
18992 <TD width=10% BGCOLOR=#FBF5EF>
18993 <B>0</B>
18994 </TD>
18995 <TD width=15% BGCOLOR=#FBF5EF>
18996 <B>0</B>
18997 </TD>
18998 <TD width=35% BGCOLOR=#FBF5EF>
18999 <B>0: Use reg_phy_rd_dqs_slave_ratio for the read DQS slave DLL 1: overwrite the delay/tap value for read DQS slave DLL with the value of the reg_phy_rd_dqs_slave_delay bus.</B>
19000 </TD>
19001 </TR>
19002 <TR valign="top">
19003 <TD width=15% BGCOLOR=#FBF5EF>
19004 <B>reg_phy_rd_dqs_slave_delay</B>
19005 </TD>
19006 <TD width=15% BGCOLOR=#FBF5EF>
19007 <B>19:11</B>
19008 </TD>
19009 <TD width=10% BGCOLOR=#FBF5EF>
19010 <B>ff800</B>
19011 </TD>
19012 <TD width=10% BGCOLOR=#FBF5EF>
19013 <B>0</B>
19014 </TD>
19015 <TD width=15% BGCOLOR=#FBF5EF>
19016 <B>0</B>
19017 </TD>
19018 <TD width=35% BGCOLOR=#FBF5EF>
19019 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
19020 </TD>
19021 </TR>
19022 <TR valign="top">
19023 <TD width=15% BGCOLOR=#C0C0C0>
19024 <B>phy_rd_dqs_cfg@0XF8006144</B>
19025 </TD>
19026 <TD width=15% BGCOLOR=#C0C0C0>
19027 <B>31:0</B>
19028 </TD>
19029 <TD width=10% BGCOLOR=#C0C0C0>
19030 <B>fffff</B>
19031 </TD>
19032 <TD width=10% BGCOLOR=#C0C0C0>
19033 <B></B>
19034 </TD>
19035 <TD width=15% BGCOLOR=#C0C0C0>
19036 <B>35</B>
19037 </TD>
19038 <TD width=35% BGCOLOR=#C0C0C0>
19039 <B>PHY read DQS configuration register for data slice 0.</B>
19040 </TD>
19041 </TR>
19042 </TABLE>
19043 <P>
19044 <H2><a name="phy_rd_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg</a></H2>
19045 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19046 <TR valign="top">
19047 <TD width=15% BGCOLOR=#FFFF00>
19048 <B>Register Name</B>
19049 </TD>
19050 <TD width=15% BGCOLOR=#FFFF00>
19051 <B>Address</B>
19052 </TD>
19053 <TD width=10% BGCOLOR=#FFFF00>
19054 <B>Width</B>
19055 </TD>
19056 <TD width=10% BGCOLOR=#FFFF00>
19057 <B>Type</B>
19058 </TD>
19059 <TD width=15% BGCOLOR=#FFFF00>
19060 <B>Reset Value</B>
19061 </TD>
19062 <TD width=35% BGCOLOR=#FFFF00>
19063 <B>Description</B>
19064 </TD>
19065 </TR>
19066 <TR valign="top">
19067 <TD width=15% BGCOLOR=#FBF5EF>
19068 <B>phy_rd_dqs_cfg</B>
19069 </TD>
19070 <TD width=15% BGCOLOR=#FBF5EF>
19071 <B>0XF8006148</B>
19072 </TD>
19073 <TD width=10% BGCOLOR=#FBF5EF>
19074 <B>32</B>
19075 </TD>
19076 <TD width=10% BGCOLOR=#FBF5EF>
19077 <B>rw</B>
19078 </TD>
19079 <TD width=15% BGCOLOR=#FBF5EF>
19080 <B>0x00000000</B>
19081 </TD>
19082 <TD width=35% BGCOLOR=#FBF5EF>
19083 <B>--</B>
19084 </TD>
19085 </TR>
19086 </TABLE>
19087 <P>
19088 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19089 <TR valign="top">
19090 <TD width=15% BGCOLOR=#C0FFC0>
19091 <B>Field Name</B>
19092 </TD>
19093 <TD width=15% BGCOLOR=#C0FFC0>
19094 <B>Bits</B>
19095 </TD>
19096 <TD width=10% BGCOLOR=#C0FFC0>
19097 <B>Mask</B>
19098 </TD>
19099 <TD width=10% BGCOLOR=#C0FFC0>
19100 <B>Value</B>
19101 </TD>
19102 <TD width=15% BGCOLOR=#C0FFC0>
19103 <B>Shifted Value</B>
19104 </TD>
19105 <TD width=35% BGCOLOR=#C0FFC0>
19106 <B>Description</B>
19107 </TD>
19108 </TR>
19109 <TR valign="top">
19110 <TD width=15% BGCOLOR=#FBF5EF>
19111 <B>reg_phy_rd_dqs_slave_ratio</B>
19112 </TD>
19113 <TD width=15% BGCOLOR=#FBF5EF>
19114 <B>9:0</B>
19115 </TD>
19116 <TD width=10% BGCOLOR=#FBF5EF>
19117 <B>3ff</B>
19118 </TD>
19119 <TD width=10% BGCOLOR=#FBF5EF>
19120 <B>35</B>
19121 </TD>
19122 <TD width=15% BGCOLOR=#FBF5EF>
19123 <B>35</B>
19124 </TD>
19125 <TD width=35% BGCOLOR=#FBF5EF>
19126 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
19127 </TD>
19128 </TR>
19129 <TR valign="top">
19130 <TD width=15% BGCOLOR=#FBF5EF>
19131 <B>reg_phy_rd_dqs_slave_force</B>
19132 </TD>
19133 <TD width=15% BGCOLOR=#FBF5EF>
19134 <B>10:10</B>
19135 </TD>
19136 <TD width=10% BGCOLOR=#FBF5EF>
19137 <B>400</B>
19138 </TD>
19139 <TD width=10% BGCOLOR=#FBF5EF>
19140 <B>0</B>
19141 </TD>
19142 <TD width=15% BGCOLOR=#FBF5EF>
19143 <B>0</B>
19144 </TD>
19145 <TD width=35% BGCOLOR=#FBF5EF>
19146 <B>0: Use reg_phy_rd_dqs_slave_ratio for the read DQS slave DLL 1: overwrite the delay/tap value for read DQS slave DLL with the value of the reg_phy_rd_dqs_slave_delay bus.</B>
19147 </TD>
19148 </TR>
19149 <TR valign="top">
19150 <TD width=15% BGCOLOR=#FBF5EF>
19151 <B>reg_phy_rd_dqs_slave_delay</B>
19152 </TD>
19153 <TD width=15% BGCOLOR=#FBF5EF>
19154 <B>19:11</B>
19155 </TD>
19156 <TD width=10% BGCOLOR=#FBF5EF>
19157 <B>ff800</B>
19158 </TD>
19159 <TD width=10% BGCOLOR=#FBF5EF>
19160 <B>0</B>
19161 </TD>
19162 <TD width=15% BGCOLOR=#FBF5EF>
19163 <B>0</B>
19164 </TD>
19165 <TD width=35% BGCOLOR=#FBF5EF>
19166 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
19167 </TD>
19168 </TR>
19169 <TR valign="top">
19170 <TD width=15% BGCOLOR=#C0C0C0>
19171 <B>phy_rd_dqs_cfg@0XF8006148</B>
19172 </TD>
19173 <TD width=15% BGCOLOR=#C0C0C0>
19174 <B>31:0</B>
19175 </TD>
19176 <TD width=10% BGCOLOR=#C0C0C0>
19177 <B>fffff</B>
19178 </TD>
19179 <TD width=10% BGCOLOR=#C0C0C0>
19180 <B></B>
19181 </TD>
19182 <TD width=15% BGCOLOR=#C0C0C0>
19183 <B>35</B>
19184 </TD>
19185 <TD width=35% BGCOLOR=#C0C0C0>
19186 <B>PHY read DQS configuration register for data slice 0.</B>
19187 </TD>
19188 </TR>
19189 </TABLE>
19190 <P>
19191 <H2><a name="phy_rd_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg</a></H2>
19192 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19193 <TR valign="top">
19194 <TD width=15% BGCOLOR=#FFFF00>
19195 <B>Register Name</B>
19196 </TD>
19197 <TD width=15% BGCOLOR=#FFFF00>
19198 <B>Address</B>
19199 </TD>
19200 <TD width=10% BGCOLOR=#FFFF00>
19201 <B>Width</B>
19202 </TD>
19203 <TD width=10% BGCOLOR=#FFFF00>
19204 <B>Type</B>
19205 </TD>
19206 <TD width=15% BGCOLOR=#FFFF00>
19207 <B>Reset Value</B>
19208 </TD>
19209 <TD width=35% BGCOLOR=#FFFF00>
19210 <B>Description</B>
19211 </TD>
19212 </TR>
19213 <TR valign="top">
19214 <TD width=15% BGCOLOR=#FBF5EF>
19215 <B>phy_rd_dqs_cfg</B>
19216 </TD>
19217 <TD width=15% BGCOLOR=#FBF5EF>
19218 <B>0XF800614C</B>
19219 </TD>
19220 <TD width=10% BGCOLOR=#FBF5EF>
19221 <B>32</B>
19222 </TD>
19223 <TD width=10% BGCOLOR=#FBF5EF>
19224 <B>rw</B>
19225 </TD>
19226 <TD width=15% BGCOLOR=#FBF5EF>
19227 <B>0x00000000</B>
19228 </TD>
19229 <TD width=35% BGCOLOR=#FBF5EF>
19230 <B>--</B>
19231 </TD>
19232 </TR>
19233 </TABLE>
19234 <P>
19235 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19236 <TR valign="top">
19237 <TD width=15% BGCOLOR=#C0FFC0>
19238 <B>Field Name</B>
19239 </TD>
19240 <TD width=15% BGCOLOR=#C0FFC0>
19241 <B>Bits</B>
19242 </TD>
19243 <TD width=10% BGCOLOR=#C0FFC0>
19244 <B>Mask</B>
19245 </TD>
19246 <TD width=10% BGCOLOR=#C0FFC0>
19247 <B>Value</B>
19248 </TD>
19249 <TD width=15% BGCOLOR=#C0FFC0>
19250 <B>Shifted Value</B>
19251 </TD>
19252 <TD width=35% BGCOLOR=#C0FFC0>
19253 <B>Description</B>
19254 </TD>
19255 </TR>
19256 <TR valign="top">
19257 <TD width=15% BGCOLOR=#FBF5EF>
19258 <B>reg_phy_rd_dqs_slave_ratio</B>
19259 </TD>
19260 <TD width=15% BGCOLOR=#FBF5EF>
19261 <B>9:0</B>
19262 </TD>
19263 <TD width=10% BGCOLOR=#FBF5EF>
19264 <B>3ff</B>
19265 </TD>
19266 <TD width=10% BGCOLOR=#FBF5EF>
19267 <B>35</B>
19268 </TD>
19269 <TD width=15% BGCOLOR=#FBF5EF>
19270 <B>35</B>
19271 </TD>
19272 <TD width=35% BGCOLOR=#FBF5EF>
19273 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
19274 </TD>
19275 </TR>
19276 <TR valign="top">
19277 <TD width=15% BGCOLOR=#FBF5EF>
19278 <B>reg_phy_rd_dqs_slave_force</B>
19279 </TD>
19280 <TD width=15% BGCOLOR=#FBF5EF>
19281 <B>10:10</B>
19282 </TD>
19283 <TD width=10% BGCOLOR=#FBF5EF>
19284 <B>400</B>
19285 </TD>
19286 <TD width=10% BGCOLOR=#FBF5EF>
19287 <B>0</B>
19288 </TD>
19289 <TD width=15% BGCOLOR=#FBF5EF>
19290 <B>0</B>
19291 </TD>
19292 <TD width=35% BGCOLOR=#FBF5EF>
19293 <B>0: Use reg_phy_rd_dqs_slave_ratio for the read DQS slave DLL 1: overwrite the delay/tap value for read DQS slave DLL with the value of the reg_phy_rd_dqs_slave_delay bus.</B>
19294 </TD>
19295 </TR>
19296 <TR valign="top">
19297 <TD width=15% BGCOLOR=#FBF5EF>
19298 <B>reg_phy_rd_dqs_slave_delay</B>
19299 </TD>
19300 <TD width=15% BGCOLOR=#FBF5EF>
19301 <B>19:11</B>
19302 </TD>
19303 <TD width=10% BGCOLOR=#FBF5EF>
19304 <B>ff800</B>
19305 </TD>
19306 <TD width=10% BGCOLOR=#FBF5EF>
19307 <B>0</B>
19308 </TD>
19309 <TD width=15% BGCOLOR=#FBF5EF>
19310 <B>0</B>
19311 </TD>
19312 <TD width=35% BGCOLOR=#FBF5EF>
19313 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
19314 </TD>
19315 </TR>
19316 <TR valign="top">
19317 <TD width=15% BGCOLOR=#C0C0C0>
19318 <B>phy_rd_dqs_cfg@0XF800614C</B>
19319 </TD>
19320 <TD width=15% BGCOLOR=#C0C0C0>
19321 <B>31:0</B>
19322 </TD>
19323 <TD width=10% BGCOLOR=#C0C0C0>
19324 <B>fffff</B>
19325 </TD>
19326 <TD width=10% BGCOLOR=#C0C0C0>
19327 <B></B>
19328 </TD>
19329 <TD width=15% BGCOLOR=#C0C0C0>
19330 <B>35</B>
19331 </TD>
19332 <TD width=35% BGCOLOR=#C0C0C0>
19333 <B>PHY read DQS configuration register for data slice 0.</B>
19334 </TD>
19335 </TR>
19336 </TABLE>
19337 <P>
19338 <H2><a name="phy_wr_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg</a></H2>
19339 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19340 <TR valign="top">
19341 <TD width=15% BGCOLOR=#FFFF00>
19342 <B>Register Name</B>
19343 </TD>
19344 <TD width=15% BGCOLOR=#FFFF00>
19345 <B>Address</B>
19346 </TD>
19347 <TD width=10% BGCOLOR=#FFFF00>
19348 <B>Width</B>
19349 </TD>
19350 <TD width=10% BGCOLOR=#FFFF00>
19351 <B>Type</B>
19352 </TD>
19353 <TD width=15% BGCOLOR=#FFFF00>
19354 <B>Reset Value</B>
19355 </TD>
19356 <TD width=35% BGCOLOR=#FFFF00>
19357 <B>Description</B>
19358 </TD>
19359 </TR>
19360 <TR valign="top">
19361 <TD width=15% BGCOLOR=#FBF5EF>
19362 <B>phy_wr_dqs_cfg</B>
19363 </TD>
19364 <TD width=15% BGCOLOR=#FBF5EF>
19365 <B>0XF8006154</B>
19366 </TD>
19367 <TD width=10% BGCOLOR=#FBF5EF>
19368 <B>32</B>
19369 </TD>
19370 <TD width=10% BGCOLOR=#FBF5EF>
19371 <B>rw</B>
19372 </TD>
19373 <TD width=15% BGCOLOR=#FBF5EF>
19374 <B>0x00000000</B>
19375 </TD>
19376 <TD width=35% BGCOLOR=#FBF5EF>
19377 <B>--</B>
19378 </TD>
19379 </TR>
19380 </TABLE>
19381 <P>
19382 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19383 <TR valign="top">
19384 <TD width=15% BGCOLOR=#C0FFC0>
19385 <B>Field Name</B>
19386 </TD>
19387 <TD width=15% BGCOLOR=#C0FFC0>
19388 <B>Bits</B>
19389 </TD>
19390 <TD width=10% BGCOLOR=#C0FFC0>
19391 <B>Mask</B>
19392 </TD>
19393 <TD width=10% BGCOLOR=#C0FFC0>
19394 <B>Value</B>
19395 </TD>
19396 <TD width=15% BGCOLOR=#C0FFC0>
19397 <B>Shifted Value</B>
19398 </TD>
19399 <TD width=35% BGCOLOR=#C0FFC0>
19400 <B>Description</B>
19401 </TD>
19402 </TR>
19403 <TR valign="top">
19404 <TD width=15% BGCOLOR=#FBF5EF>
19405 <B>reg_phy_wr_dqs_slave_ratio</B>
19406 </TD>
19407 <TD width=15% BGCOLOR=#FBF5EF>
19408 <B>9:0</B>
19409 </TD>
19410 <TD width=10% BGCOLOR=#FBF5EF>
19411 <B>3ff</B>
19412 </TD>
19413 <TD width=10% BGCOLOR=#FBF5EF>
19414 <B>9d</B>
19415 </TD>
19416 <TD width=15% BGCOLOR=#FBF5EF>
19417 <B>9d</B>
19418 </TD>
19419 <TD width=35% BGCOLOR=#FBF5EF>
19420 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. (Used to program the manual training ratio value)</B>
19421 </TD>
19422 </TR>
19423 <TR valign="top">
19424 <TD width=15% BGCOLOR=#FBF5EF>
19425 <B>reg_phy_wr_dqs_slave_force</B>
19426 </TD>
19427 <TD width=15% BGCOLOR=#FBF5EF>
19428 <B>10:10</B>
19429 </TD>
19430 <TD width=10% BGCOLOR=#FBF5EF>
19431 <B>400</B>
19432 </TD>
19433 <TD width=10% BGCOLOR=#FBF5EF>
19434 <B>0</B>
19435 </TD>
19436 <TD width=15% BGCOLOR=#FBF5EF>
19437 <B>0</B>
19438 </TD>
19439 <TD width=35% BGCOLOR=#FBF5EF>
19440 <B>0: Use reg_phy_wr_dqs_slave_ratio for the write DQS slave DLL 1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
19441 </TD>
19442 </TR>
19443 <TR valign="top">
19444 <TD width=15% BGCOLOR=#FBF5EF>
19445 <B>reg_phy_wr_dqs_slave_delay</B>
19446 </TD>
19447 <TD width=15% BGCOLOR=#FBF5EF>
19448 <B>19:11</B>
19449 </TD>
19450 <TD width=10% BGCOLOR=#FBF5EF>
19451 <B>ff800</B>
19452 </TD>
19453 <TD width=10% BGCOLOR=#FBF5EF>
19454 <B>0</B>
19455 </TD>
19456 <TD width=15% BGCOLOR=#FBF5EF>
19457 <B>0</B>
19458 </TD>
19459 <TD width=35% BGCOLOR=#FBF5EF>
19460 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
19461 </TD>
19462 </TR>
19463 <TR valign="top">
19464 <TD width=15% BGCOLOR=#C0C0C0>
19465 <B>phy_wr_dqs_cfg@0XF8006154</B>
19466 </TD>
19467 <TD width=15% BGCOLOR=#C0C0C0>
19468 <B>31:0</B>
19469 </TD>
19470 <TD width=10% BGCOLOR=#C0C0C0>
19471 <B>fffff</B>
19472 </TD>
19473 <TD width=10% BGCOLOR=#C0C0C0>
19474 <B></B>
19475 </TD>
19476 <TD width=15% BGCOLOR=#C0C0C0>
19477 <B>9d</B>
19478 </TD>
19479 <TD width=35% BGCOLOR=#C0C0C0>
19480 <B>PHY write DQS configuration register for data slice 0.</B>
19481 </TD>
19482 </TR>
19483 </TABLE>
19484 <P>
19485 <H2><a name="phy_wr_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg</a></H2>
19486 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19487 <TR valign="top">
19488 <TD width=15% BGCOLOR=#FFFF00>
19489 <B>Register Name</B>
19490 </TD>
19491 <TD width=15% BGCOLOR=#FFFF00>
19492 <B>Address</B>
19493 </TD>
19494 <TD width=10% BGCOLOR=#FFFF00>
19495 <B>Width</B>
19496 </TD>
19497 <TD width=10% BGCOLOR=#FFFF00>
19498 <B>Type</B>
19499 </TD>
19500 <TD width=15% BGCOLOR=#FFFF00>
19501 <B>Reset Value</B>
19502 </TD>
19503 <TD width=35% BGCOLOR=#FFFF00>
19504 <B>Description</B>
19505 </TD>
19506 </TR>
19507 <TR valign="top">
19508 <TD width=15% BGCOLOR=#FBF5EF>
19509 <B>phy_wr_dqs_cfg</B>
19510 </TD>
19511 <TD width=15% BGCOLOR=#FBF5EF>
19512 <B>0XF8006158</B>
19513 </TD>
19514 <TD width=10% BGCOLOR=#FBF5EF>
19515 <B>32</B>
19516 </TD>
19517 <TD width=10% BGCOLOR=#FBF5EF>
19518 <B>rw</B>
19519 </TD>
19520 <TD width=15% BGCOLOR=#FBF5EF>
19521 <B>0x00000000</B>
19522 </TD>
19523 <TD width=35% BGCOLOR=#FBF5EF>
19524 <B>--</B>
19525 </TD>
19526 </TR>
19527 </TABLE>
19528 <P>
19529 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19530 <TR valign="top">
19531 <TD width=15% BGCOLOR=#C0FFC0>
19532 <B>Field Name</B>
19533 </TD>
19534 <TD width=15% BGCOLOR=#C0FFC0>
19535 <B>Bits</B>
19536 </TD>
19537 <TD width=10% BGCOLOR=#C0FFC0>
19538 <B>Mask</B>
19539 </TD>
19540 <TD width=10% BGCOLOR=#C0FFC0>
19541 <B>Value</B>
19542 </TD>
19543 <TD width=15% BGCOLOR=#C0FFC0>
19544 <B>Shifted Value</B>
19545 </TD>
19546 <TD width=35% BGCOLOR=#C0FFC0>
19547 <B>Description</B>
19548 </TD>
19549 </TR>
19550 <TR valign="top">
19551 <TD width=15% BGCOLOR=#FBF5EF>
19552 <B>reg_phy_wr_dqs_slave_ratio</B>
19553 </TD>
19554 <TD width=15% BGCOLOR=#FBF5EF>
19555 <B>9:0</B>
19556 </TD>
19557 <TD width=10% BGCOLOR=#FBF5EF>
19558 <B>3ff</B>
19559 </TD>
19560 <TD width=10% BGCOLOR=#FBF5EF>
19561 <B>92</B>
19562 </TD>
19563 <TD width=15% BGCOLOR=#FBF5EF>
19564 <B>92</B>
19565 </TD>
19566 <TD width=35% BGCOLOR=#FBF5EF>
19567 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. (Used to program the manual training ratio value)</B>
19568 </TD>
19569 </TR>
19570 <TR valign="top">
19571 <TD width=15% BGCOLOR=#FBF5EF>
19572 <B>reg_phy_wr_dqs_slave_force</B>
19573 </TD>
19574 <TD width=15% BGCOLOR=#FBF5EF>
19575 <B>10:10</B>
19576 </TD>
19577 <TD width=10% BGCOLOR=#FBF5EF>
19578 <B>400</B>
19579 </TD>
19580 <TD width=10% BGCOLOR=#FBF5EF>
19581 <B>0</B>
19582 </TD>
19583 <TD width=15% BGCOLOR=#FBF5EF>
19584 <B>0</B>
19585 </TD>
19586 <TD width=35% BGCOLOR=#FBF5EF>
19587 <B>0: Use reg_phy_wr_dqs_slave_ratio for the write DQS slave DLL 1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
19588 </TD>
19589 </TR>
19590 <TR valign="top">
19591 <TD width=15% BGCOLOR=#FBF5EF>
19592 <B>reg_phy_wr_dqs_slave_delay</B>
19593 </TD>
19594 <TD width=15% BGCOLOR=#FBF5EF>
19595 <B>19:11</B>
19596 </TD>
19597 <TD width=10% BGCOLOR=#FBF5EF>
19598 <B>ff800</B>
19599 </TD>
19600 <TD width=10% BGCOLOR=#FBF5EF>
19601 <B>0</B>
19602 </TD>
19603 <TD width=15% BGCOLOR=#FBF5EF>
19604 <B>0</B>
19605 </TD>
19606 <TD width=35% BGCOLOR=#FBF5EF>
19607 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
19608 </TD>
19609 </TR>
19610 <TR valign="top">
19611 <TD width=15% BGCOLOR=#C0C0C0>
19612 <B>phy_wr_dqs_cfg@0XF8006158</B>
19613 </TD>
19614 <TD width=15% BGCOLOR=#C0C0C0>
19615 <B>31:0</B>
19616 </TD>
19617 <TD width=10% BGCOLOR=#C0C0C0>
19618 <B>fffff</B>
19619 </TD>
19620 <TD width=10% BGCOLOR=#C0C0C0>
19621 <B></B>
19622 </TD>
19623 <TD width=15% BGCOLOR=#C0C0C0>
19624 <B>92</B>
19625 </TD>
19626 <TD width=35% BGCOLOR=#C0C0C0>
19627 <B>PHY write DQS configuration register for data slice 0.</B>
19628 </TD>
19629 </TR>
19630 </TABLE>
19631 <P>
19632 <H2><a name="phy_wr_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg</a></H2>
19633 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19634 <TR valign="top">
19635 <TD width=15% BGCOLOR=#FFFF00>
19636 <B>Register Name</B>
19637 </TD>
19638 <TD width=15% BGCOLOR=#FFFF00>
19639 <B>Address</B>
19640 </TD>
19641 <TD width=10% BGCOLOR=#FFFF00>
19642 <B>Width</B>
19643 </TD>
19644 <TD width=10% BGCOLOR=#FFFF00>
19645 <B>Type</B>
19646 </TD>
19647 <TD width=15% BGCOLOR=#FFFF00>
19648 <B>Reset Value</B>
19649 </TD>
19650 <TD width=35% BGCOLOR=#FFFF00>
19651 <B>Description</B>
19652 </TD>
19653 </TR>
19654 <TR valign="top">
19655 <TD width=15% BGCOLOR=#FBF5EF>
19656 <B>phy_wr_dqs_cfg</B>
19657 </TD>
19658 <TD width=15% BGCOLOR=#FBF5EF>
19659 <B>0XF800615C</B>
19660 </TD>
19661 <TD width=10% BGCOLOR=#FBF5EF>
19662 <B>32</B>
19663 </TD>
19664 <TD width=10% BGCOLOR=#FBF5EF>
19665 <B>rw</B>
19666 </TD>
19667 <TD width=15% BGCOLOR=#FBF5EF>
19668 <B>0x00000000</B>
19669 </TD>
19670 <TD width=35% BGCOLOR=#FBF5EF>
19671 <B>--</B>
19672 </TD>
19673 </TR>
19674 </TABLE>
19675 <P>
19676 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19677 <TR valign="top">
19678 <TD width=15% BGCOLOR=#C0FFC0>
19679 <B>Field Name</B>
19680 </TD>
19681 <TD width=15% BGCOLOR=#C0FFC0>
19682 <B>Bits</B>
19683 </TD>
19684 <TD width=10% BGCOLOR=#C0FFC0>
19685 <B>Mask</B>
19686 </TD>
19687 <TD width=10% BGCOLOR=#C0FFC0>
19688 <B>Value</B>
19689 </TD>
19690 <TD width=15% BGCOLOR=#C0FFC0>
19691 <B>Shifted Value</B>
19692 </TD>
19693 <TD width=35% BGCOLOR=#C0FFC0>
19694 <B>Description</B>
19695 </TD>
19696 </TR>
19697 <TR valign="top">
19698 <TD width=15% BGCOLOR=#FBF5EF>
19699 <B>reg_phy_wr_dqs_slave_ratio</B>
19700 </TD>
19701 <TD width=15% BGCOLOR=#FBF5EF>
19702 <B>9:0</B>
19703 </TD>
19704 <TD width=10% BGCOLOR=#FBF5EF>
19705 <B>3ff</B>
19706 </TD>
19707 <TD width=10% BGCOLOR=#FBF5EF>
19708 <B>8c</B>
19709 </TD>
19710 <TD width=15% BGCOLOR=#FBF5EF>
19711 <B>8c</B>
19712 </TD>
19713 <TD width=35% BGCOLOR=#FBF5EF>
19714 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. (Used to program the manual training ratio value)</B>
19715 </TD>
19716 </TR>
19717 <TR valign="top">
19718 <TD width=15% BGCOLOR=#FBF5EF>
19719 <B>reg_phy_wr_dqs_slave_force</B>
19720 </TD>
19721 <TD width=15% BGCOLOR=#FBF5EF>
19722 <B>10:10</B>
19723 </TD>
19724 <TD width=10% BGCOLOR=#FBF5EF>
19725 <B>400</B>
19726 </TD>
19727 <TD width=10% BGCOLOR=#FBF5EF>
19728 <B>0</B>
19729 </TD>
19730 <TD width=15% BGCOLOR=#FBF5EF>
19731 <B>0</B>
19732 </TD>
19733 <TD width=35% BGCOLOR=#FBF5EF>
19734 <B>0: Use reg_phy_wr_dqs_slave_ratio for the write DQS slave DLL 1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
19735 </TD>
19736 </TR>
19737 <TR valign="top">
19738 <TD width=15% BGCOLOR=#FBF5EF>
19739 <B>reg_phy_wr_dqs_slave_delay</B>
19740 </TD>
19741 <TD width=15% BGCOLOR=#FBF5EF>
19742 <B>19:11</B>
19743 </TD>
19744 <TD width=10% BGCOLOR=#FBF5EF>
19745 <B>ff800</B>
19746 </TD>
19747 <TD width=10% BGCOLOR=#FBF5EF>
19748 <B>0</B>
19749 </TD>
19750 <TD width=15% BGCOLOR=#FBF5EF>
19751 <B>0</B>
19752 </TD>
19753 <TD width=35% BGCOLOR=#FBF5EF>
19754 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
19755 </TD>
19756 </TR>
19757 <TR valign="top">
19758 <TD width=15% BGCOLOR=#C0C0C0>
19759 <B>phy_wr_dqs_cfg@0XF800615C</B>
19760 </TD>
19761 <TD width=15% BGCOLOR=#C0C0C0>
19762 <B>31:0</B>
19763 </TD>
19764 <TD width=10% BGCOLOR=#C0C0C0>
19765 <B>fffff</B>
19766 </TD>
19767 <TD width=10% BGCOLOR=#C0C0C0>
19768 <B></B>
19769 </TD>
19770 <TD width=15% BGCOLOR=#C0C0C0>
19771 <B>8c</B>
19772 </TD>
19773 <TD width=35% BGCOLOR=#C0C0C0>
19774 <B>PHY write DQS configuration register for data slice 0.</B>
19775 </TD>
19776 </TR>
19777 </TABLE>
19778 <P>
19779 <H2><a name="phy_wr_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg</a></H2>
19780 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19781 <TR valign="top">
19782 <TD width=15% BGCOLOR=#FFFF00>
19783 <B>Register Name</B>
19784 </TD>
19785 <TD width=15% BGCOLOR=#FFFF00>
19786 <B>Address</B>
19787 </TD>
19788 <TD width=10% BGCOLOR=#FFFF00>
19789 <B>Width</B>
19790 </TD>
19791 <TD width=10% BGCOLOR=#FFFF00>
19792 <B>Type</B>
19793 </TD>
19794 <TD width=15% BGCOLOR=#FFFF00>
19795 <B>Reset Value</B>
19796 </TD>
19797 <TD width=35% BGCOLOR=#FFFF00>
19798 <B>Description</B>
19799 </TD>
19800 </TR>
19801 <TR valign="top">
19802 <TD width=15% BGCOLOR=#FBF5EF>
19803 <B>phy_wr_dqs_cfg</B>
19804 </TD>
19805 <TD width=15% BGCOLOR=#FBF5EF>
19806 <B>0XF8006160</B>
19807 </TD>
19808 <TD width=10% BGCOLOR=#FBF5EF>
19809 <B>32</B>
19810 </TD>
19811 <TD width=10% BGCOLOR=#FBF5EF>
19812 <B>rw</B>
19813 </TD>
19814 <TD width=15% BGCOLOR=#FBF5EF>
19815 <B>0x00000000</B>
19816 </TD>
19817 <TD width=35% BGCOLOR=#FBF5EF>
19818 <B>--</B>
19819 </TD>
19820 </TR>
19821 </TABLE>
19822 <P>
19823 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19824 <TR valign="top">
19825 <TD width=15% BGCOLOR=#C0FFC0>
19826 <B>Field Name</B>
19827 </TD>
19828 <TD width=15% BGCOLOR=#C0FFC0>
19829 <B>Bits</B>
19830 </TD>
19831 <TD width=10% BGCOLOR=#C0FFC0>
19832 <B>Mask</B>
19833 </TD>
19834 <TD width=10% BGCOLOR=#C0FFC0>
19835 <B>Value</B>
19836 </TD>
19837 <TD width=15% BGCOLOR=#C0FFC0>
19838 <B>Shifted Value</B>
19839 </TD>
19840 <TD width=35% BGCOLOR=#C0FFC0>
19841 <B>Description</B>
19842 </TD>
19843 </TR>
19844 <TR valign="top">
19845 <TD width=15% BGCOLOR=#FBF5EF>
19846 <B>reg_phy_wr_dqs_slave_ratio</B>
19847 </TD>
19848 <TD width=15% BGCOLOR=#FBF5EF>
19849 <B>9:0</B>
19850 </TD>
19851 <TD width=10% BGCOLOR=#FBF5EF>
19852 <B>3ff</B>
19853 </TD>
19854 <TD width=10% BGCOLOR=#FBF5EF>
19855 <B>a1</B>
19856 </TD>
19857 <TD width=15% BGCOLOR=#FBF5EF>
19858 <B>a1</B>
19859 </TD>
19860 <TD width=35% BGCOLOR=#FBF5EF>
19861 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. (Used to program the manual training ratio value)</B>
19862 </TD>
19863 </TR>
19864 <TR valign="top">
19865 <TD width=15% BGCOLOR=#FBF5EF>
19866 <B>reg_phy_wr_dqs_slave_force</B>
19867 </TD>
19868 <TD width=15% BGCOLOR=#FBF5EF>
19869 <B>10:10</B>
19870 </TD>
19871 <TD width=10% BGCOLOR=#FBF5EF>
19872 <B>400</B>
19873 </TD>
19874 <TD width=10% BGCOLOR=#FBF5EF>
19875 <B>0</B>
19876 </TD>
19877 <TD width=15% BGCOLOR=#FBF5EF>
19878 <B>0</B>
19879 </TD>
19880 <TD width=35% BGCOLOR=#FBF5EF>
19881 <B>0: Use reg_phy_wr_dqs_slave_ratio for the write DQS slave DLL 1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
19882 </TD>
19883 </TR>
19884 <TR valign="top">
19885 <TD width=15% BGCOLOR=#FBF5EF>
19886 <B>reg_phy_wr_dqs_slave_delay</B>
19887 </TD>
19888 <TD width=15% BGCOLOR=#FBF5EF>
19889 <B>19:11</B>
19890 </TD>
19891 <TD width=10% BGCOLOR=#FBF5EF>
19892 <B>ff800</B>
19893 </TD>
19894 <TD width=10% BGCOLOR=#FBF5EF>
19895 <B>0</B>
19896 </TD>
19897 <TD width=15% BGCOLOR=#FBF5EF>
19898 <B>0</B>
19899 </TD>
19900 <TD width=35% BGCOLOR=#FBF5EF>
19901 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
19902 </TD>
19903 </TR>
19904 <TR valign="top">
19905 <TD width=15% BGCOLOR=#C0C0C0>
19906 <B>phy_wr_dqs_cfg@0XF8006160</B>
19907 </TD>
19908 <TD width=15% BGCOLOR=#C0C0C0>
19909 <B>31:0</B>
19910 </TD>
19911 <TD width=10% BGCOLOR=#C0C0C0>
19912 <B>fffff</B>
19913 </TD>
19914 <TD width=10% BGCOLOR=#C0C0C0>
19915 <B></B>
19916 </TD>
19917 <TD width=15% BGCOLOR=#C0C0C0>
19918 <B>a1</B>
19919 </TD>
19920 <TD width=35% BGCOLOR=#C0C0C0>
19921 <B>PHY write DQS configuration register for data slice 0.</B>
19922 </TD>
19923 </TR>
19924 </TABLE>
19925 <P>
19926 <H2><a name="phy_we_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg</a></H2>
19927 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19928 <TR valign="top">
19929 <TD width=15% BGCOLOR=#FFFF00>
19930 <B>Register Name</B>
19931 </TD>
19932 <TD width=15% BGCOLOR=#FFFF00>
19933 <B>Address</B>
19934 </TD>
19935 <TD width=10% BGCOLOR=#FFFF00>
19936 <B>Width</B>
19937 </TD>
19938 <TD width=10% BGCOLOR=#FFFF00>
19939 <B>Type</B>
19940 </TD>
19941 <TD width=15% BGCOLOR=#FFFF00>
19942 <B>Reset Value</B>
19943 </TD>
19944 <TD width=35% BGCOLOR=#FFFF00>
19945 <B>Description</B>
19946 </TD>
19947 </TR>
19948 <TR valign="top">
19949 <TD width=15% BGCOLOR=#FBF5EF>
19950 <B>phy_we_cfg</B>
19951 </TD>
19952 <TD width=15% BGCOLOR=#FBF5EF>
19953 <B>0XF8006168</B>
19954 </TD>
19955 <TD width=10% BGCOLOR=#FBF5EF>
19956 <B>32</B>
19957 </TD>
19958 <TD width=10% BGCOLOR=#FBF5EF>
19959 <B>rw</B>
19960 </TD>
19961 <TD width=15% BGCOLOR=#FBF5EF>
19962 <B>0x00000000</B>
19963 </TD>
19964 <TD width=35% BGCOLOR=#FBF5EF>
19965 <B>--</B>
19966 </TD>
19967 </TR>
19968 </TABLE>
19969 <P>
19970 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
19971 <TR valign="top">
19972 <TD width=15% BGCOLOR=#C0FFC0>
19973 <B>Field Name</B>
19974 </TD>
19975 <TD width=15% BGCOLOR=#C0FFC0>
19976 <B>Bits</B>
19977 </TD>
19978 <TD width=10% BGCOLOR=#C0FFC0>
19979 <B>Mask</B>
19980 </TD>
19981 <TD width=10% BGCOLOR=#C0FFC0>
19982 <B>Value</B>
19983 </TD>
19984 <TD width=15% BGCOLOR=#C0FFC0>
19985 <B>Shifted Value</B>
19986 </TD>
19987 <TD width=35% BGCOLOR=#C0FFC0>
19988 <B>Description</B>
19989 </TD>
19990 </TR>
19991 <TR valign="top">
19992 <TD width=15% BGCOLOR=#FBF5EF>
19993 <B>reg_phy_fifo_we_slave_ratio</B>
19994 </TD>
19995 <TD width=15% BGCOLOR=#FBF5EF>
19996 <B>10:0</B>
19997 </TD>
19998 <TD width=10% BGCOLOR=#FBF5EF>
19999 <B>7ff</B>
20000 </TD>
20001 <TD width=10% BGCOLOR=#FBF5EF>
20002 <B>147</B>
20003 </TD>
20004 <TD width=15% BGCOLOR=#FBF5EF>
20005 <B>147</B>
20006 </TD>
20007 <TD width=35% BGCOLOR=#FBF5EF>
20008 <B>Ratio value to be used when reg_phy_fifo_we_in_force is set to 0.</B>
20009 </TD>
20010 </TR>
20011 <TR valign="top">
20012 <TD width=15% BGCOLOR=#FBF5EF>
20013 <B>reg_phy_fifo_we_in_force</B>
20014 </TD>
20015 <TD width=15% BGCOLOR=#FBF5EF>
20016 <B>11:11</B>
20017 </TD>
20018 <TD width=10% BGCOLOR=#FBF5EF>
20019 <B>800</B>
20020 </TD>
20021 <TD width=10% BGCOLOR=#FBF5EF>
20022 <B>0</B>
20023 </TD>
20024 <TD width=15% BGCOLOR=#FBF5EF>
20025 <B>0</B>
20026 </TD>
20027 <TD width=35% BGCOLOR=#FBF5EF>
20028 <B>0: Use reg_phy_fifo_we_slave_ratio as ratio value for fifo_we_X slave DLL 1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the reg_phy_fifo_we_in_delay bus. i.e. The 'force' bit selects between specifying the delay in 'ratio' units or tap delay units</B>
20029 </TD>
20030 </TR>
20031 <TR valign="top">
20032 <TD width=15% BGCOLOR=#FBF5EF>
20033 <B>reg_phy_fifo_we_in_delay</B>
20034 </TD>
20035 <TD width=15% BGCOLOR=#FBF5EF>
20036 <B>20:12</B>
20037 </TD>
20038 <TD width=10% BGCOLOR=#FBF5EF>
20039 <B>1ff000</B>
20040 </TD>
20041 <TD width=10% BGCOLOR=#FBF5EF>
20042 <B>0</B>
20043 </TD>
20044 <TD width=15% BGCOLOR=#FBF5EF>
20045 <B>0</B>
20046 </TD>
20047 <TD width=35% BGCOLOR=#FBF5EF>
20048 <B>Delay value to be used when reg_phy_fifo_we_in_force is set to 1.</B>
20049 </TD>
20050 </TR>
20051 <TR valign="top">
20052 <TD width=15% BGCOLOR=#C0C0C0>
20053 <B>phy_we_cfg@0XF8006168</B>
20054 </TD>
20055 <TD width=15% BGCOLOR=#C0C0C0>
20056 <B>31:0</B>
20057 </TD>
20058 <TD width=10% BGCOLOR=#C0C0C0>
20059 <B>1fffff</B>
20060 </TD>
20061 <TD width=10% BGCOLOR=#C0C0C0>
20062 <B></B>
20063 </TD>
20064 <TD width=15% BGCOLOR=#C0C0C0>
20065 <B>147</B>
20066 </TD>
20067 <TD width=35% BGCOLOR=#C0C0C0>
20068 <B>PHY FIFO write enable configuration for data slice 0.</B>
20069 </TD>
20070 </TR>
20071 </TABLE>
20072 <P>
20073 <H2><a name="phy_we_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg</a></H2>
20074 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20075 <TR valign="top">
20076 <TD width=15% BGCOLOR=#FFFF00>
20077 <B>Register Name</B>
20078 </TD>
20079 <TD width=15% BGCOLOR=#FFFF00>
20080 <B>Address</B>
20081 </TD>
20082 <TD width=10% BGCOLOR=#FFFF00>
20083 <B>Width</B>
20084 </TD>
20085 <TD width=10% BGCOLOR=#FFFF00>
20086 <B>Type</B>
20087 </TD>
20088 <TD width=15% BGCOLOR=#FFFF00>
20089 <B>Reset Value</B>
20090 </TD>
20091 <TD width=35% BGCOLOR=#FFFF00>
20092 <B>Description</B>
20093 </TD>
20094 </TR>
20095 <TR valign="top">
20096 <TD width=15% BGCOLOR=#FBF5EF>
20097 <B>phy_we_cfg</B>
20098 </TD>
20099 <TD width=15% BGCOLOR=#FBF5EF>
20100 <B>0XF800616C</B>
20101 </TD>
20102 <TD width=10% BGCOLOR=#FBF5EF>
20103 <B>32</B>
20104 </TD>
20105 <TD width=10% BGCOLOR=#FBF5EF>
20106 <B>rw</B>
20107 </TD>
20108 <TD width=15% BGCOLOR=#FBF5EF>
20109 <B>0x00000000</B>
20110 </TD>
20111 <TD width=35% BGCOLOR=#FBF5EF>
20112 <B>--</B>
20113 </TD>
20114 </TR>
20115 </TABLE>
20116 <P>
20117 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20118 <TR valign="top">
20119 <TD width=15% BGCOLOR=#C0FFC0>
20120 <B>Field Name</B>
20121 </TD>
20122 <TD width=15% BGCOLOR=#C0FFC0>
20123 <B>Bits</B>
20124 </TD>
20125 <TD width=10% BGCOLOR=#C0FFC0>
20126 <B>Mask</B>
20127 </TD>
20128 <TD width=10% BGCOLOR=#C0FFC0>
20129 <B>Value</B>
20130 </TD>
20131 <TD width=15% BGCOLOR=#C0FFC0>
20132 <B>Shifted Value</B>
20133 </TD>
20134 <TD width=35% BGCOLOR=#C0FFC0>
20135 <B>Description</B>
20136 </TD>
20137 </TR>
20138 <TR valign="top">
20139 <TD width=15% BGCOLOR=#FBF5EF>
20140 <B>reg_phy_fifo_we_slave_ratio</B>
20141 </TD>
20142 <TD width=15% BGCOLOR=#FBF5EF>
20143 <B>10:0</B>
20144 </TD>
20145 <TD width=10% BGCOLOR=#FBF5EF>
20146 <B>7ff</B>
20147 </TD>
20148 <TD width=10% BGCOLOR=#FBF5EF>
20149 <B>12d</B>
20150 </TD>
20151 <TD width=15% BGCOLOR=#FBF5EF>
20152 <B>12d</B>
20153 </TD>
20154 <TD width=35% BGCOLOR=#FBF5EF>
20155 <B>Ratio value to be used when reg_phy_fifo_we_in_force is set to 0.</B>
20156 </TD>
20157 </TR>
20158 <TR valign="top">
20159 <TD width=15% BGCOLOR=#FBF5EF>
20160 <B>reg_phy_fifo_we_in_force</B>
20161 </TD>
20162 <TD width=15% BGCOLOR=#FBF5EF>
20163 <B>11:11</B>
20164 </TD>
20165 <TD width=10% BGCOLOR=#FBF5EF>
20166 <B>800</B>
20167 </TD>
20168 <TD width=10% BGCOLOR=#FBF5EF>
20169 <B>0</B>
20170 </TD>
20171 <TD width=15% BGCOLOR=#FBF5EF>
20172 <B>0</B>
20173 </TD>
20174 <TD width=35% BGCOLOR=#FBF5EF>
20175 <B>0: Use reg_phy_fifo_we_slave_ratio as ratio value for fifo_we_X slave DLL 1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the reg_phy_fifo_we_in_delay bus. i.e. The 'force' bit selects between specifying the delay in 'ratio' units or tap delay units</B>
20176 </TD>
20177 </TR>
20178 <TR valign="top">
20179 <TD width=15% BGCOLOR=#FBF5EF>
20180 <B>reg_phy_fifo_we_in_delay</B>
20181 </TD>
20182 <TD width=15% BGCOLOR=#FBF5EF>
20183 <B>20:12</B>
20184 </TD>
20185 <TD width=10% BGCOLOR=#FBF5EF>
20186 <B>1ff000</B>
20187 </TD>
20188 <TD width=10% BGCOLOR=#FBF5EF>
20189 <B>0</B>
20190 </TD>
20191 <TD width=15% BGCOLOR=#FBF5EF>
20192 <B>0</B>
20193 </TD>
20194 <TD width=35% BGCOLOR=#FBF5EF>
20195 <B>Delay value to be used when reg_phy_fifo_we_in_force is set to 1.</B>
20196 </TD>
20197 </TR>
20198 <TR valign="top">
20199 <TD width=15% BGCOLOR=#C0C0C0>
20200 <B>phy_we_cfg@0XF800616C</B>
20201 </TD>
20202 <TD width=15% BGCOLOR=#C0C0C0>
20203 <B>31:0</B>
20204 </TD>
20205 <TD width=10% BGCOLOR=#C0C0C0>
20206 <B>1fffff</B>
20207 </TD>
20208 <TD width=10% BGCOLOR=#C0C0C0>
20209 <B></B>
20210 </TD>
20211 <TD width=15% BGCOLOR=#C0C0C0>
20212 <B>12d</B>
20213 </TD>
20214 <TD width=35% BGCOLOR=#C0C0C0>
20215 <B>PHY FIFO write enable configuration for data slice 0.</B>
20216 </TD>
20217 </TR>
20218 </TABLE>
20219 <P>
20220 <H2><a name="phy_we_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg</a></H2>
20221 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20222 <TR valign="top">
20223 <TD width=15% BGCOLOR=#FFFF00>
20224 <B>Register Name</B>
20225 </TD>
20226 <TD width=15% BGCOLOR=#FFFF00>
20227 <B>Address</B>
20228 </TD>
20229 <TD width=10% BGCOLOR=#FFFF00>
20230 <B>Width</B>
20231 </TD>
20232 <TD width=10% BGCOLOR=#FFFF00>
20233 <B>Type</B>
20234 </TD>
20235 <TD width=15% BGCOLOR=#FFFF00>
20236 <B>Reset Value</B>
20237 </TD>
20238 <TD width=35% BGCOLOR=#FFFF00>
20239 <B>Description</B>
20240 </TD>
20241 </TR>
20242 <TR valign="top">
20243 <TD width=15% BGCOLOR=#FBF5EF>
20244 <B>phy_we_cfg</B>
20245 </TD>
20246 <TD width=15% BGCOLOR=#FBF5EF>
20247 <B>0XF8006170</B>
20248 </TD>
20249 <TD width=10% BGCOLOR=#FBF5EF>
20250 <B>32</B>
20251 </TD>
20252 <TD width=10% BGCOLOR=#FBF5EF>
20253 <B>rw</B>
20254 </TD>
20255 <TD width=15% BGCOLOR=#FBF5EF>
20256 <B>0x00000000</B>
20257 </TD>
20258 <TD width=35% BGCOLOR=#FBF5EF>
20259 <B>--</B>
20260 </TD>
20261 </TR>
20262 </TABLE>
20263 <P>
20264 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20265 <TR valign="top">
20266 <TD width=15% BGCOLOR=#C0FFC0>
20267 <B>Field Name</B>
20268 </TD>
20269 <TD width=15% BGCOLOR=#C0FFC0>
20270 <B>Bits</B>
20271 </TD>
20272 <TD width=10% BGCOLOR=#C0FFC0>
20273 <B>Mask</B>
20274 </TD>
20275 <TD width=10% BGCOLOR=#C0FFC0>
20276 <B>Value</B>
20277 </TD>
20278 <TD width=15% BGCOLOR=#C0FFC0>
20279 <B>Shifted Value</B>
20280 </TD>
20281 <TD width=35% BGCOLOR=#C0FFC0>
20282 <B>Description</B>
20283 </TD>
20284 </TR>
20285 <TR valign="top">
20286 <TD width=15% BGCOLOR=#FBF5EF>
20287 <B>reg_phy_fifo_we_slave_ratio</B>
20288 </TD>
20289 <TD width=15% BGCOLOR=#FBF5EF>
20290 <B>10:0</B>
20291 </TD>
20292 <TD width=10% BGCOLOR=#FBF5EF>
20293 <B>7ff</B>
20294 </TD>
20295 <TD width=10% BGCOLOR=#FBF5EF>
20296 <B>133</B>
20297 </TD>
20298 <TD width=15% BGCOLOR=#FBF5EF>
20299 <B>133</B>
20300 </TD>
20301 <TD width=35% BGCOLOR=#FBF5EF>
20302 <B>Ratio value to be used when reg_phy_fifo_we_in_force is set to 0.</B>
20303 </TD>
20304 </TR>
20305 <TR valign="top">
20306 <TD width=15% BGCOLOR=#FBF5EF>
20307 <B>reg_phy_fifo_we_in_force</B>
20308 </TD>
20309 <TD width=15% BGCOLOR=#FBF5EF>
20310 <B>11:11</B>
20311 </TD>
20312 <TD width=10% BGCOLOR=#FBF5EF>
20313 <B>800</B>
20314 </TD>
20315 <TD width=10% BGCOLOR=#FBF5EF>
20316 <B>0</B>
20317 </TD>
20318 <TD width=15% BGCOLOR=#FBF5EF>
20319 <B>0</B>
20320 </TD>
20321 <TD width=35% BGCOLOR=#FBF5EF>
20322 <B>0: Use reg_phy_fifo_we_slave_ratio as ratio value for fifo_we_X slave DLL 1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the reg_phy_fifo_we_in_delay bus. i.e. The 'force' bit selects between specifying the delay in 'ratio' units or tap delay units</B>
20323 </TD>
20324 </TR>
20325 <TR valign="top">
20326 <TD width=15% BGCOLOR=#FBF5EF>
20327 <B>reg_phy_fifo_we_in_delay</B>
20328 </TD>
20329 <TD width=15% BGCOLOR=#FBF5EF>
20330 <B>20:12</B>
20331 </TD>
20332 <TD width=10% BGCOLOR=#FBF5EF>
20333 <B>1ff000</B>
20334 </TD>
20335 <TD width=10% BGCOLOR=#FBF5EF>
20336 <B>0</B>
20337 </TD>
20338 <TD width=15% BGCOLOR=#FBF5EF>
20339 <B>0</B>
20340 </TD>
20341 <TD width=35% BGCOLOR=#FBF5EF>
20342 <B>Delay value to be used when reg_phy_fifo_we_in_force is set to 1.</B>
20343 </TD>
20344 </TR>
20345 <TR valign="top">
20346 <TD width=15% BGCOLOR=#C0C0C0>
20347 <B>phy_we_cfg@0XF8006170</B>
20348 </TD>
20349 <TD width=15% BGCOLOR=#C0C0C0>
20350 <B>31:0</B>
20351 </TD>
20352 <TD width=10% BGCOLOR=#C0C0C0>
20353 <B>1fffff</B>
20354 </TD>
20355 <TD width=10% BGCOLOR=#C0C0C0>
20356 <B></B>
20357 </TD>
20358 <TD width=15% BGCOLOR=#C0C0C0>
20359 <B>133</B>
20360 </TD>
20361 <TD width=35% BGCOLOR=#C0C0C0>
20362 <B>PHY FIFO write enable configuration for data slice 0.</B>
20363 </TD>
20364 </TR>
20365 </TABLE>
20366 <P>
20367 <H2><a name="phy_we_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg</a></H2>
20368 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20369 <TR valign="top">
20370 <TD width=15% BGCOLOR=#FFFF00>
20371 <B>Register Name</B>
20372 </TD>
20373 <TD width=15% BGCOLOR=#FFFF00>
20374 <B>Address</B>
20375 </TD>
20376 <TD width=10% BGCOLOR=#FFFF00>
20377 <B>Width</B>
20378 </TD>
20379 <TD width=10% BGCOLOR=#FFFF00>
20380 <B>Type</B>
20381 </TD>
20382 <TD width=15% BGCOLOR=#FFFF00>
20383 <B>Reset Value</B>
20384 </TD>
20385 <TD width=35% BGCOLOR=#FFFF00>
20386 <B>Description</B>
20387 </TD>
20388 </TR>
20389 <TR valign="top">
20390 <TD width=15% BGCOLOR=#FBF5EF>
20391 <B>phy_we_cfg</B>
20392 </TD>
20393 <TD width=15% BGCOLOR=#FBF5EF>
20394 <B>0XF8006174</B>
20395 </TD>
20396 <TD width=10% BGCOLOR=#FBF5EF>
20397 <B>32</B>
20398 </TD>
20399 <TD width=10% BGCOLOR=#FBF5EF>
20400 <B>rw</B>
20401 </TD>
20402 <TD width=15% BGCOLOR=#FBF5EF>
20403 <B>0x00000000</B>
20404 </TD>
20405 <TD width=35% BGCOLOR=#FBF5EF>
20406 <B>--</B>
20407 </TD>
20408 </TR>
20409 </TABLE>
20410 <P>
20411 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20412 <TR valign="top">
20413 <TD width=15% BGCOLOR=#C0FFC0>
20414 <B>Field Name</B>
20415 </TD>
20416 <TD width=15% BGCOLOR=#C0FFC0>
20417 <B>Bits</B>
20418 </TD>
20419 <TD width=10% BGCOLOR=#C0FFC0>
20420 <B>Mask</B>
20421 </TD>
20422 <TD width=10% BGCOLOR=#C0FFC0>
20423 <B>Value</B>
20424 </TD>
20425 <TD width=15% BGCOLOR=#C0FFC0>
20426 <B>Shifted Value</B>
20427 </TD>
20428 <TD width=35% BGCOLOR=#C0FFC0>
20429 <B>Description</B>
20430 </TD>
20431 </TR>
20432 <TR valign="top">
20433 <TD width=15% BGCOLOR=#FBF5EF>
20434 <B>reg_phy_fifo_we_slave_ratio</B>
20435 </TD>
20436 <TD width=15% BGCOLOR=#FBF5EF>
20437 <B>10:0</B>
20438 </TD>
20439 <TD width=10% BGCOLOR=#FBF5EF>
20440 <B>7ff</B>
20441 </TD>
20442 <TD width=10% BGCOLOR=#FBF5EF>
20443 <B>143</B>
20444 </TD>
20445 <TD width=15% BGCOLOR=#FBF5EF>
20446 <B>143</B>
20447 </TD>
20448 <TD width=35% BGCOLOR=#FBF5EF>
20449 <B>Ratio value to be used when reg_phy_fifo_we_in_force is set to 0.</B>
20450 </TD>
20451 </TR>
20452 <TR valign="top">
20453 <TD width=15% BGCOLOR=#FBF5EF>
20454 <B>reg_phy_fifo_we_in_force</B>
20455 </TD>
20456 <TD width=15% BGCOLOR=#FBF5EF>
20457 <B>11:11</B>
20458 </TD>
20459 <TD width=10% BGCOLOR=#FBF5EF>
20460 <B>800</B>
20461 </TD>
20462 <TD width=10% BGCOLOR=#FBF5EF>
20463 <B>0</B>
20464 </TD>
20465 <TD width=15% BGCOLOR=#FBF5EF>
20466 <B>0</B>
20467 </TD>
20468 <TD width=35% BGCOLOR=#FBF5EF>
20469 <B>0: Use reg_phy_fifo_we_slave_ratio as ratio value for fifo_we_X slave DLL 1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the reg_phy_fifo_we_in_delay bus. i.e. The 'force' bit selects between specifying the delay in 'ratio' units or tap delay units</B>
20470 </TD>
20471 </TR>
20472 <TR valign="top">
20473 <TD width=15% BGCOLOR=#FBF5EF>
20474 <B>reg_phy_fifo_we_in_delay</B>
20475 </TD>
20476 <TD width=15% BGCOLOR=#FBF5EF>
20477 <B>20:12</B>
20478 </TD>
20479 <TD width=10% BGCOLOR=#FBF5EF>
20480 <B>1ff000</B>
20481 </TD>
20482 <TD width=10% BGCOLOR=#FBF5EF>
20483 <B>0</B>
20484 </TD>
20485 <TD width=15% BGCOLOR=#FBF5EF>
20486 <B>0</B>
20487 </TD>
20488 <TD width=35% BGCOLOR=#FBF5EF>
20489 <B>Delay value to be used when reg_phy_fifo_we_in_force is set to 1.</B>
20490 </TD>
20491 </TR>
20492 <TR valign="top">
20493 <TD width=15% BGCOLOR=#C0C0C0>
20494 <B>phy_we_cfg@0XF8006174</B>
20495 </TD>
20496 <TD width=15% BGCOLOR=#C0C0C0>
20497 <B>31:0</B>
20498 </TD>
20499 <TD width=10% BGCOLOR=#C0C0C0>
20500 <B>1fffff</B>
20501 </TD>
20502 <TD width=10% BGCOLOR=#C0C0C0>
20503 <B></B>
20504 </TD>
20505 <TD width=15% BGCOLOR=#C0C0C0>
20506 <B>143</B>
20507 </TD>
20508 <TD width=35% BGCOLOR=#C0C0C0>
20509 <B>PHY FIFO write enable configuration for data slice 0.</B>
20510 </TD>
20511 </TR>
20512 </TABLE>
20513 <P>
20514 <H2><a name="wr_data_slv">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv</a></H2>
20515 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20516 <TR valign="top">
20517 <TD width=15% BGCOLOR=#FFFF00>
20518 <B>Register Name</B>
20519 </TD>
20520 <TD width=15% BGCOLOR=#FFFF00>
20521 <B>Address</B>
20522 </TD>
20523 <TD width=10% BGCOLOR=#FFFF00>
20524 <B>Width</B>
20525 </TD>
20526 <TD width=10% BGCOLOR=#FFFF00>
20527 <B>Type</B>
20528 </TD>
20529 <TD width=15% BGCOLOR=#FFFF00>
20530 <B>Reset Value</B>
20531 </TD>
20532 <TD width=35% BGCOLOR=#FFFF00>
20533 <B>Description</B>
20534 </TD>
20535 </TR>
20536 <TR valign="top">
20537 <TD width=15% BGCOLOR=#FBF5EF>
20538 <B>wr_data_slv</B>
20539 </TD>
20540 <TD width=15% BGCOLOR=#FBF5EF>
20541 <B>0XF800617C</B>
20542 </TD>
20543 <TD width=10% BGCOLOR=#FBF5EF>
20544 <B>32</B>
20545 </TD>
20546 <TD width=10% BGCOLOR=#FBF5EF>
20547 <B>rw</B>
20548 </TD>
20549 <TD width=15% BGCOLOR=#FBF5EF>
20550 <B>0x00000000</B>
20551 </TD>
20552 <TD width=35% BGCOLOR=#FBF5EF>
20553 <B>--</B>
20554 </TD>
20555 </TR>
20556 </TABLE>
20557 <P>
20558 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20559 <TR valign="top">
20560 <TD width=15% BGCOLOR=#C0FFC0>
20561 <B>Field Name</B>
20562 </TD>
20563 <TD width=15% BGCOLOR=#C0FFC0>
20564 <B>Bits</B>
20565 </TD>
20566 <TD width=10% BGCOLOR=#C0FFC0>
20567 <B>Mask</B>
20568 </TD>
20569 <TD width=10% BGCOLOR=#C0FFC0>
20570 <B>Value</B>
20571 </TD>
20572 <TD width=15% BGCOLOR=#C0FFC0>
20573 <B>Shifted Value</B>
20574 </TD>
20575 <TD width=35% BGCOLOR=#C0FFC0>
20576 <B>Description</B>
20577 </TD>
20578 </TR>
20579 <TR valign="top">
20580 <TD width=15% BGCOLOR=#FBF5EF>
20581 <B>reg_phy_wr_data_slave_ratio</B>
20582 </TD>
20583 <TD width=15% BGCOLOR=#FBF5EF>
20584 <B>9:0</B>
20585 </TD>
20586 <TD width=10% BGCOLOR=#FBF5EF>
20587 <B>3ff</B>
20588 </TD>
20589 <TD width=10% BGCOLOR=#FBF5EF>
20590 <B>dd</B>
20591 </TD>
20592 <TD width=15% BGCOLOR=#FBF5EF>
20593 <B>dd</B>
20594 </TD>
20595 <TD width=35% BGCOLOR=#FBF5EF>
20596 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
20597 </TD>
20598 </TR>
20599 <TR valign="top">
20600 <TD width=15% BGCOLOR=#FBF5EF>
20601 <B>reg_phy_wr_data_slave_force</B>
20602 </TD>
20603 <TD width=15% BGCOLOR=#FBF5EF>
20604 <B>10:10</B>
20605 </TD>
20606 <TD width=10% BGCOLOR=#FBF5EF>
20607 <B>400</B>
20608 </TD>
20609 <TD width=10% BGCOLOR=#FBF5EF>
20610 <B>0</B>
20611 </TD>
20612 <TD width=15% BGCOLOR=#FBF5EF>
20613 <B>0</B>
20614 </TD>
20615 <TD width=35% BGCOLOR=#FBF5EF>
20616 <B>0: Selects reg_phy_wr_data_slave_ratio for write data slave DLL 1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
20617 </TD>
20618 </TR>
20619 <TR valign="top">
20620 <TD width=15% BGCOLOR=#FBF5EF>
20621 <B>reg_phy_wr_data_slave_delay</B>
20622 </TD>
20623 <TD width=15% BGCOLOR=#FBF5EF>
20624 <B>19:11</B>
20625 </TD>
20626 <TD width=10% BGCOLOR=#FBF5EF>
20627 <B>ff800</B>
20628 </TD>
20629 <TD width=10% BGCOLOR=#FBF5EF>
20630 <B>0</B>
20631 </TD>
20632 <TD width=15% BGCOLOR=#FBF5EF>
20633 <B>0</B>
20634 </TD>
20635 <TD width=35% BGCOLOR=#FBF5EF>
20636 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
20637 </TD>
20638 </TR>
20639 <TR valign="top">
20640 <TD width=15% BGCOLOR=#C0C0C0>
20641 <B>wr_data_slv@0XF800617C</B>
20642 </TD>
20643 <TD width=15% BGCOLOR=#C0C0C0>
20644 <B>31:0</B>
20645 </TD>
20646 <TD width=10% BGCOLOR=#C0C0C0>
20647 <B>fffff</B>
20648 </TD>
20649 <TD width=10% BGCOLOR=#C0C0C0>
20650 <B></B>
20651 </TD>
20652 <TD width=15% BGCOLOR=#C0C0C0>
20653 <B>dd</B>
20654 </TD>
20655 <TD width=35% BGCOLOR=#C0C0C0>
20656 <B>PHY write data slave ratio config for data slice 0.</B>
20657 </TD>
20658 </TR>
20659 </TABLE>
20660 <P>
20661 <H2><a name="wr_data_slv">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv</a></H2>
20662 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20663 <TR valign="top">
20664 <TD width=15% BGCOLOR=#FFFF00>
20665 <B>Register Name</B>
20666 </TD>
20667 <TD width=15% BGCOLOR=#FFFF00>
20668 <B>Address</B>
20669 </TD>
20670 <TD width=10% BGCOLOR=#FFFF00>
20671 <B>Width</B>
20672 </TD>
20673 <TD width=10% BGCOLOR=#FFFF00>
20674 <B>Type</B>
20675 </TD>
20676 <TD width=15% BGCOLOR=#FFFF00>
20677 <B>Reset Value</B>
20678 </TD>
20679 <TD width=35% BGCOLOR=#FFFF00>
20680 <B>Description</B>
20681 </TD>
20682 </TR>
20683 <TR valign="top">
20684 <TD width=15% BGCOLOR=#FBF5EF>
20685 <B>wr_data_slv</B>
20686 </TD>
20687 <TD width=15% BGCOLOR=#FBF5EF>
20688 <B>0XF8006180</B>
20689 </TD>
20690 <TD width=10% BGCOLOR=#FBF5EF>
20691 <B>32</B>
20692 </TD>
20693 <TD width=10% BGCOLOR=#FBF5EF>
20694 <B>rw</B>
20695 </TD>
20696 <TD width=15% BGCOLOR=#FBF5EF>
20697 <B>0x00000000</B>
20698 </TD>
20699 <TD width=35% BGCOLOR=#FBF5EF>
20700 <B>--</B>
20701 </TD>
20702 </TR>
20703 </TABLE>
20704 <P>
20705 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20706 <TR valign="top">
20707 <TD width=15% BGCOLOR=#C0FFC0>
20708 <B>Field Name</B>
20709 </TD>
20710 <TD width=15% BGCOLOR=#C0FFC0>
20711 <B>Bits</B>
20712 </TD>
20713 <TD width=10% BGCOLOR=#C0FFC0>
20714 <B>Mask</B>
20715 </TD>
20716 <TD width=10% BGCOLOR=#C0FFC0>
20717 <B>Value</B>
20718 </TD>
20719 <TD width=15% BGCOLOR=#C0FFC0>
20720 <B>Shifted Value</B>
20721 </TD>
20722 <TD width=35% BGCOLOR=#C0FFC0>
20723 <B>Description</B>
20724 </TD>
20725 </TR>
20726 <TR valign="top">
20727 <TD width=15% BGCOLOR=#FBF5EF>
20728 <B>reg_phy_wr_data_slave_ratio</B>
20729 </TD>
20730 <TD width=15% BGCOLOR=#FBF5EF>
20731 <B>9:0</B>
20732 </TD>
20733 <TD width=10% BGCOLOR=#FBF5EF>
20734 <B>3ff</B>
20735 </TD>
20736 <TD width=10% BGCOLOR=#FBF5EF>
20737 <B>d2</B>
20738 </TD>
20739 <TD width=15% BGCOLOR=#FBF5EF>
20740 <B>d2</B>
20741 </TD>
20742 <TD width=35% BGCOLOR=#FBF5EF>
20743 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
20744 </TD>
20745 </TR>
20746 <TR valign="top">
20747 <TD width=15% BGCOLOR=#FBF5EF>
20748 <B>reg_phy_wr_data_slave_force</B>
20749 </TD>
20750 <TD width=15% BGCOLOR=#FBF5EF>
20751 <B>10:10</B>
20752 </TD>
20753 <TD width=10% BGCOLOR=#FBF5EF>
20754 <B>400</B>
20755 </TD>
20756 <TD width=10% BGCOLOR=#FBF5EF>
20757 <B>0</B>
20758 </TD>
20759 <TD width=15% BGCOLOR=#FBF5EF>
20760 <B>0</B>
20761 </TD>
20762 <TD width=35% BGCOLOR=#FBF5EF>
20763 <B>0: Selects reg_phy_wr_data_slave_ratio for write data slave DLL 1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
20764 </TD>
20765 </TR>
20766 <TR valign="top">
20767 <TD width=15% BGCOLOR=#FBF5EF>
20768 <B>reg_phy_wr_data_slave_delay</B>
20769 </TD>
20770 <TD width=15% BGCOLOR=#FBF5EF>
20771 <B>19:11</B>
20772 </TD>
20773 <TD width=10% BGCOLOR=#FBF5EF>
20774 <B>ff800</B>
20775 </TD>
20776 <TD width=10% BGCOLOR=#FBF5EF>
20777 <B>0</B>
20778 </TD>
20779 <TD width=15% BGCOLOR=#FBF5EF>
20780 <B>0</B>
20781 </TD>
20782 <TD width=35% BGCOLOR=#FBF5EF>
20783 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
20784 </TD>
20785 </TR>
20786 <TR valign="top">
20787 <TD width=15% BGCOLOR=#C0C0C0>
20788 <B>wr_data_slv@0XF8006180</B>
20789 </TD>
20790 <TD width=15% BGCOLOR=#C0C0C0>
20791 <B>31:0</B>
20792 </TD>
20793 <TD width=10% BGCOLOR=#C0C0C0>
20794 <B>fffff</B>
20795 </TD>
20796 <TD width=10% BGCOLOR=#C0C0C0>
20797 <B></B>
20798 </TD>
20799 <TD width=15% BGCOLOR=#C0C0C0>
20800 <B>d2</B>
20801 </TD>
20802 <TD width=35% BGCOLOR=#C0C0C0>
20803 <B>PHY write data slave ratio config for data slice 0.</B>
20804 </TD>
20805 </TR>
20806 </TABLE>
20807 <P>
20808 <H2><a name="wr_data_slv">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv</a></H2>
20809 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20810 <TR valign="top">
20811 <TD width=15% BGCOLOR=#FFFF00>
20812 <B>Register Name</B>
20813 </TD>
20814 <TD width=15% BGCOLOR=#FFFF00>
20815 <B>Address</B>
20816 </TD>
20817 <TD width=10% BGCOLOR=#FFFF00>
20818 <B>Width</B>
20819 </TD>
20820 <TD width=10% BGCOLOR=#FFFF00>
20821 <B>Type</B>
20822 </TD>
20823 <TD width=15% BGCOLOR=#FFFF00>
20824 <B>Reset Value</B>
20825 </TD>
20826 <TD width=35% BGCOLOR=#FFFF00>
20827 <B>Description</B>
20828 </TD>
20829 </TR>
20830 <TR valign="top">
20831 <TD width=15% BGCOLOR=#FBF5EF>
20832 <B>wr_data_slv</B>
20833 </TD>
20834 <TD width=15% BGCOLOR=#FBF5EF>
20835 <B>0XF8006184</B>
20836 </TD>
20837 <TD width=10% BGCOLOR=#FBF5EF>
20838 <B>32</B>
20839 </TD>
20840 <TD width=10% BGCOLOR=#FBF5EF>
20841 <B>rw</B>
20842 </TD>
20843 <TD width=15% BGCOLOR=#FBF5EF>
20844 <B>0x00000000</B>
20845 </TD>
20846 <TD width=35% BGCOLOR=#FBF5EF>
20847 <B>--</B>
20848 </TD>
20849 </TR>
20850 </TABLE>
20851 <P>
20852 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20853 <TR valign="top">
20854 <TD width=15% BGCOLOR=#C0FFC0>
20855 <B>Field Name</B>
20856 </TD>
20857 <TD width=15% BGCOLOR=#C0FFC0>
20858 <B>Bits</B>
20859 </TD>
20860 <TD width=10% BGCOLOR=#C0FFC0>
20861 <B>Mask</B>
20862 </TD>
20863 <TD width=10% BGCOLOR=#C0FFC0>
20864 <B>Value</B>
20865 </TD>
20866 <TD width=15% BGCOLOR=#C0FFC0>
20867 <B>Shifted Value</B>
20868 </TD>
20869 <TD width=35% BGCOLOR=#C0FFC0>
20870 <B>Description</B>
20871 </TD>
20872 </TR>
20873 <TR valign="top">
20874 <TD width=15% BGCOLOR=#FBF5EF>
20875 <B>reg_phy_wr_data_slave_ratio</B>
20876 </TD>
20877 <TD width=15% BGCOLOR=#FBF5EF>
20878 <B>9:0</B>
20879 </TD>
20880 <TD width=10% BGCOLOR=#FBF5EF>
20881 <B>3ff</B>
20882 </TD>
20883 <TD width=10% BGCOLOR=#FBF5EF>
20884 <B>cc</B>
20885 </TD>
20886 <TD width=15% BGCOLOR=#FBF5EF>
20887 <B>cc</B>
20888 </TD>
20889 <TD width=35% BGCOLOR=#FBF5EF>
20890 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
20891 </TD>
20892 </TR>
20893 <TR valign="top">
20894 <TD width=15% BGCOLOR=#FBF5EF>
20895 <B>reg_phy_wr_data_slave_force</B>
20896 </TD>
20897 <TD width=15% BGCOLOR=#FBF5EF>
20898 <B>10:10</B>
20899 </TD>
20900 <TD width=10% BGCOLOR=#FBF5EF>
20901 <B>400</B>
20902 </TD>
20903 <TD width=10% BGCOLOR=#FBF5EF>
20904 <B>0</B>
20905 </TD>
20906 <TD width=15% BGCOLOR=#FBF5EF>
20907 <B>0</B>
20908 </TD>
20909 <TD width=35% BGCOLOR=#FBF5EF>
20910 <B>0: Selects reg_phy_wr_data_slave_ratio for write data slave DLL 1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
20911 </TD>
20912 </TR>
20913 <TR valign="top">
20914 <TD width=15% BGCOLOR=#FBF5EF>
20915 <B>reg_phy_wr_data_slave_delay</B>
20916 </TD>
20917 <TD width=15% BGCOLOR=#FBF5EF>
20918 <B>19:11</B>
20919 </TD>
20920 <TD width=10% BGCOLOR=#FBF5EF>
20921 <B>ff800</B>
20922 </TD>
20923 <TD width=10% BGCOLOR=#FBF5EF>
20924 <B>0</B>
20925 </TD>
20926 <TD width=15% BGCOLOR=#FBF5EF>
20927 <B>0</B>
20928 </TD>
20929 <TD width=35% BGCOLOR=#FBF5EF>
20930 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
20931 </TD>
20932 </TR>
20933 <TR valign="top">
20934 <TD width=15% BGCOLOR=#C0C0C0>
20935 <B>wr_data_slv@0XF8006184</B>
20936 </TD>
20937 <TD width=15% BGCOLOR=#C0C0C0>
20938 <B>31:0</B>
20939 </TD>
20940 <TD width=10% BGCOLOR=#C0C0C0>
20941 <B>fffff</B>
20942 </TD>
20943 <TD width=10% BGCOLOR=#C0C0C0>
20944 <B></B>
20945 </TD>
20946 <TD width=15% BGCOLOR=#C0C0C0>
20947 <B>cc</B>
20948 </TD>
20949 <TD width=35% BGCOLOR=#C0C0C0>
20950 <B>PHY write data slave ratio config for data slice 0.</B>
20951 </TD>
20952 </TR>
20953 </TABLE>
20954 <P>
20955 <H2><a name="wr_data_slv">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv</a></H2>
20956 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
20957 <TR valign="top">
20958 <TD width=15% BGCOLOR=#FFFF00>
20959 <B>Register Name</B>
20960 </TD>
20961 <TD width=15% BGCOLOR=#FFFF00>
20962 <B>Address</B>
20963 </TD>
20964 <TD width=10% BGCOLOR=#FFFF00>
20965 <B>Width</B>
20966 </TD>
20967 <TD width=10% BGCOLOR=#FFFF00>
20968 <B>Type</B>
20969 </TD>
20970 <TD width=15% BGCOLOR=#FFFF00>
20971 <B>Reset Value</B>
20972 </TD>
20973 <TD width=35% BGCOLOR=#FFFF00>
20974 <B>Description</B>
20975 </TD>
20976 </TR>
20977 <TR valign="top">
20978 <TD width=15% BGCOLOR=#FBF5EF>
20979 <B>wr_data_slv</B>
20980 </TD>
20981 <TD width=15% BGCOLOR=#FBF5EF>
20982 <B>0XF8006188</B>
20983 </TD>
20984 <TD width=10% BGCOLOR=#FBF5EF>
20985 <B>32</B>
20986 </TD>
20987 <TD width=10% BGCOLOR=#FBF5EF>
20988 <B>rw</B>
20989 </TD>
20990 <TD width=15% BGCOLOR=#FBF5EF>
20991 <B>0x00000000</B>
20992 </TD>
20993 <TD width=35% BGCOLOR=#FBF5EF>
20994 <B>--</B>
20995 </TD>
20996 </TR>
20997 </TABLE>
20998 <P>
20999 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21000 <TR valign="top">
21001 <TD width=15% BGCOLOR=#C0FFC0>
21002 <B>Field Name</B>
21003 </TD>
21004 <TD width=15% BGCOLOR=#C0FFC0>
21005 <B>Bits</B>
21006 </TD>
21007 <TD width=10% BGCOLOR=#C0FFC0>
21008 <B>Mask</B>
21009 </TD>
21010 <TD width=10% BGCOLOR=#C0FFC0>
21011 <B>Value</B>
21012 </TD>
21013 <TD width=15% BGCOLOR=#C0FFC0>
21014 <B>Shifted Value</B>
21015 </TD>
21016 <TD width=35% BGCOLOR=#C0FFC0>
21017 <B>Description</B>
21018 </TD>
21019 </TR>
21020 <TR valign="top">
21021 <TD width=15% BGCOLOR=#FBF5EF>
21022 <B>reg_phy_wr_data_slave_ratio</B>
21023 </TD>
21024 <TD width=15% BGCOLOR=#FBF5EF>
21025 <B>9:0</B>
21026 </TD>
21027 <TD width=10% BGCOLOR=#FBF5EF>
21028 <B>3ff</B>
21029 </TD>
21030 <TD width=10% BGCOLOR=#FBF5EF>
21031 <B>e1</B>
21032 </TD>
21033 <TD width=15% BGCOLOR=#FBF5EF>
21034 <B>e1</B>
21035 </TD>
21036 <TD width=35% BGCOLOR=#FBF5EF>
21037 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
21038 </TD>
21039 </TR>
21040 <TR valign="top">
21041 <TD width=15% BGCOLOR=#FBF5EF>
21042 <B>reg_phy_wr_data_slave_force</B>
21043 </TD>
21044 <TD width=15% BGCOLOR=#FBF5EF>
21045 <B>10:10</B>
21046 </TD>
21047 <TD width=10% BGCOLOR=#FBF5EF>
21048 <B>400</B>
21049 </TD>
21050 <TD width=10% BGCOLOR=#FBF5EF>
21051 <B>0</B>
21052 </TD>
21053 <TD width=15% BGCOLOR=#FBF5EF>
21054 <B>0</B>
21055 </TD>
21056 <TD width=35% BGCOLOR=#FBF5EF>
21057 <B>0: Selects reg_phy_wr_data_slave_ratio for write data slave DLL 1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
21058 </TD>
21059 </TR>
21060 <TR valign="top">
21061 <TD width=15% BGCOLOR=#FBF5EF>
21062 <B>reg_phy_wr_data_slave_delay</B>
21063 </TD>
21064 <TD width=15% BGCOLOR=#FBF5EF>
21065 <B>19:11</B>
21066 </TD>
21067 <TD width=10% BGCOLOR=#FBF5EF>
21068 <B>ff800</B>
21069 </TD>
21070 <TD width=10% BGCOLOR=#FBF5EF>
21071 <B>0</B>
21072 </TD>
21073 <TD width=15% BGCOLOR=#FBF5EF>
21074 <B>0</B>
21075 </TD>
21076 <TD width=35% BGCOLOR=#FBF5EF>
21077 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
21078 </TD>
21079 </TR>
21080 <TR valign="top">
21081 <TD width=15% BGCOLOR=#C0C0C0>
21082 <B>wr_data_slv@0XF8006188</B>
21083 </TD>
21084 <TD width=15% BGCOLOR=#C0C0C0>
21085 <B>31:0</B>
21086 </TD>
21087 <TD width=10% BGCOLOR=#C0C0C0>
21088 <B>fffff</B>
21089 </TD>
21090 <TD width=10% BGCOLOR=#C0C0C0>
21091 <B></B>
21092 </TD>
21093 <TD width=15% BGCOLOR=#C0C0C0>
21094 <B>e1</B>
21095 </TD>
21096 <TD width=35% BGCOLOR=#C0C0C0>
21097 <B>PHY write data slave ratio config for data slice 0.</B>
21098 </TD>
21099 </TR>
21100 </TABLE>
21101 <P>
21102 <H2><a name="reg_64">Register (<A href=#mod___slcr> slcr </A>)reg_64</a></H2>
21103 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21104 <TR valign="top">
21105 <TD width=15% BGCOLOR=#FFFF00>
21106 <B>Register Name</B>
21107 </TD>
21108 <TD width=15% BGCOLOR=#FFFF00>
21109 <B>Address</B>
21110 </TD>
21111 <TD width=10% BGCOLOR=#FFFF00>
21112 <B>Width</B>
21113 </TD>
21114 <TD width=10% BGCOLOR=#FFFF00>
21115 <B>Type</B>
21116 </TD>
21117 <TD width=15% BGCOLOR=#FFFF00>
21118 <B>Reset Value</B>
21119 </TD>
21120 <TD width=35% BGCOLOR=#FFFF00>
21121 <B>Description</B>
21122 </TD>
21123 </TR>
21124 <TR valign="top">
21125 <TD width=15% BGCOLOR=#FBF5EF>
21126 <B>reg_64</B>
21127 </TD>
21128 <TD width=15% BGCOLOR=#FBF5EF>
21129 <B>0XF8006190</B>
21130 </TD>
21131 <TD width=10% BGCOLOR=#FBF5EF>
21132 <B>32</B>
21133 </TD>
21134 <TD width=10% BGCOLOR=#FBF5EF>
21135 <B>rw</B>
21136 </TD>
21137 <TD width=15% BGCOLOR=#FBF5EF>
21138 <B>0x00000000</B>
21139 </TD>
21140 <TD width=35% BGCOLOR=#FBF5EF>
21141 <B>--</B>
21142 </TD>
21143 </TR>
21144 </TABLE>
21145 <P>
21146 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21147 <TR valign="top">
21148 <TD width=15% BGCOLOR=#C0FFC0>
21149 <B>Field Name</B>
21150 </TD>
21151 <TD width=15% BGCOLOR=#C0FFC0>
21152 <B>Bits</B>
21153 </TD>
21154 <TD width=10% BGCOLOR=#C0FFC0>
21155 <B>Mask</B>
21156 </TD>
21157 <TD width=10% BGCOLOR=#C0FFC0>
21158 <B>Value</B>
21159 </TD>
21160 <TD width=15% BGCOLOR=#C0FFC0>
21161 <B>Shifted Value</B>
21162 </TD>
21163 <TD width=35% BGCOLOR=#C0FFC0>
21164 <B>Description</B>
21165 </TD>
21166 </TR>
21167 <TR valign="top">
21168 <TD width=15% BGCOLOR=#FBF5EF>
21169 <B>reg_phy_bl2</B>
21170 </TD>
21171 <TD width=15% BGCOLOR=#FBF5EF>
21172 <B>1:1</B>
21173 </TD>
21174 <TD width=10% BGCOLOR=#FBF5EF>
21175 <B>2</B>
21176 </TD>
21177 <TD width=10% BGCOLOR=#FBF5EF>
21178 <B>0</B>
21179 </TD>
21180 <TD width=15% BGCOLOR=#FBF5EF>
21181 <B>0</B>
21182 </TD>
21183 <TD width=35% BGCOLOR=#FBF5EF>
21184 <B>Reserved for future Use.</B>
21185 </TD>
21186 </TR>
21187 <TR valign="top">
21188 <TD width=15% BGCOLOR=#FBF5EF>
21189 <B>reg_phy_at_spd_atpg</B>
21190 </TD>
21191 <TD width=15% BGCOLOR=#FBF5EF>
21192 <B>2:2</B>
21193 </TD>
21194 <TD width=10% BGCOLOR=#FBF5EF>
21195 <B>4</B>
21196 </TD>
21197 <TD width=10% BGCOLOR=#FBF5EF>
21198 <B>0</B>
21199 </TD>
21200 <TD width=15% BGCOLOR=#FBF5EF>
21201 <B>0</B>
21202 </TD>
21203 <TD width=35% BGCOLOR=#FBF5EF>
21204 <B>0: run scan test at slow clock speed but with high coverage 1: run scan test at full clock speed but with less coverage During normal function mode, this port must be set 0.</B>
21205 </TD>
21206 </TR>
21207 <TR valign="top">
21208 <TD width=15% BGCOLOR=#FBF5EF>
21209 <B>reg_phy_bist_enable</B>
21210 </TD>
21211 <TD width=15% BGCOLOR=#FBF5EF>
21212 <B>3:3</B>
21213 </TD>
21214 <TD width=10% BGCOLOR=#FBF5EF>
21215 <B>8</B>
21216 </TD>
21217 <TD width=10% BGCOLOR=#FBF5EF>
21218 <B>0</B>
21219 </TD>
21220 <TD width=15% BGCOLOR=#FBF5EF>
21221 <B>0</B>
21222 </TD>
21223 <TD width=35% BGCOLOR=#FBF5EF>
21224 <B>Enable the internal BIST generation and checker logic when this port is set HIGH. Setting this port as 0 will stop the BIST generator/checker. In order to run BIST tests, this port must be set along with reg_phy_loopback.</B>
21225 </TD>
21226 </TR>
21227 <TR valign="top">
21228 <TD width=15% BGCOLOR=#FBF5EF>
21229 <B>reg_phy_bist_force_err</B>
21230 </TD>
21231 <TD width=15% BGCOLOR=#FBF5EF>
21232 <B>4:4</B>
21233 </TD>
21234 <TD width=10% BGCOLOR=#FBF5EF>
21235 <B>10</B>
21236 </TD>
21237 <TD width=10% BGCOLOR=#FBF5EF>
21238 <B>0</B>
21239 </TD>
21240 <TD width=15% BGCOLOR=#FBF5EF>
21241 <B>0</B>
21242 </TD>
21243 <TD width=35% BGCOLOR=#FBF5EF>
21244 <B>This register bit is used to check that BIST checker is not giving false pass. When this port is set 1, data bit gets inverted before sending out to the external memory and BIST checker must return a mismatch error.</B>
21245 </TD>
21246 </TR>
21247 <TR valign="top">
21248 <TD width=15% BGCOLOR=#FBF5EF>
21249 <B>reg_phy_bist_mode</B>
21250 </TD>
21251 <TD width=15% BGCOLOR=#FBF5EF>
21252 <B>6:5</B>
21253 </TD>
21254 <TD width=10% BGCOLOR=#FBF5EF>
21255 <B>60</B>
21256 </TD>
21257 <TD width=10% BGCOLOR=#FBF5EF>
21258 <B>0</B>
21259 </TD>
21260 <TD width=15% BGCOLOR=#FBF5EF>
21261 <B>0</B>
21262 </TD>
21263 <TD width=35% BGCOLOR=#FBF5EF>
21264 <B>The mode bits select the pattern type generated by the BIST generator. All the patterns are transmitted continuously once enabled. 00: constant pattern (0 repeated on each DQ bit) 01: low freq pattern (00001111 repeated on each DQ bit) 10: PRBS pattern (2^7-1 PRBS pattern repeated on each DQ bit) Each DQ bit always has same data value except when early shifting in PRBS mode is requested 11: reserved</B>
21265 </TD>
21266 </TR>
21267 <TR valign="top">
21268 <TD width=15% BGCOLOR=#FBF5EF>
21269 <B>reg_phy_invert_clkout</B>
21270 </TD>
21271 <TD width=15% BGCOLOR=#FBF5EF>
21272 <B>7:7</B>
21273 </TD>
21274 <TD width=10% BGCOLOR=#FBF5EF>
21275 <B>80</B>
21276 </TD>
21277 <TD width=10% BGCOLOR=#FBF5EF>
21278 <B>1</B>
21279 </TD>
21280 <TD width=15% BGCOLOR=#FBF5EF>
21281 <B>80</B>
21282 </TD>
21283 <TD width=35% BGCOLOR=#FBF5EF>
21284 <B>Inverts the polarity of DRAM clock. 0: core clock is passed on to DRAM 1: inverted core clock is passed on to DRAM. Use this when CLK can arrive at a DRAM device ahead of DQS or coincidence with DQS based on board topology. This effectively delays the CLK to the DRAM device by half -cycle, providing a CLK edge that DQS can align to during leveling.</B>
21285 </TD>
21286 </TR>
21287 <TR valign="top">
21288 <TD width=15% BGCOLOR=#FBF5EF>
21289 <B>reg_phy_sel_logic</B>
21290 </TD>
21291 <TD width=15% BGCOLOR=#FBF5EF>
21292 <B>9:9</B>
21293 </TD>
21294 <TD width=10% BGCOLOR=#FBF5EF>
21295 <B>200</B>
21296 </TD>
21297 <TD width=10% BGCOLOR=#FBF5EF>
21298 <B>0</B>
21299 </TD>
21300 <TD width=15% BGCOLOR=#FBF5EF>
21301 <B>0</B>
21302 </TD>
21303 <TD width=35% BGCOLOR=#FBF5EF>
21304 <B>Selects one of the two read leveling algorithms.'b0: Select algorithm # 1'b1: Select algorithm # 2 Please refer to Read Data Eye Training section in PHY User Guide for details about the Read Leveling algorithms</B>
21305 </TD>
21306 </TR>
21307 <TR valign="top">
21308 <TD width=15% BGCOLOR=#FBF5EF>
21309 <B>reg_phy_ctrl_slave_ratio</B>
21310 </TD>
21311 <TD width=15% BGCOLOR=#FBF5EF>
21312 <B>19:10</B>
21313 </TD>
21314 <TD width=10% BGCOLOR=#FBF5EF>
21315 <B>ffc00</B>
21316 </TD>
21317 <TD width=10% BGCOLOR=#FBF5EF>
21318 <B>100</B>
21319 </TD>
21320 <TD width=15% BGCOLOR=#FBF5EF>
21321 <B>40000</B>
21322 </TD>
21323 <TD width=35% BGCOLOR=#FBF5EF>
21324 <B>Ratio value for address/command launch timing in phy_ctrl macro. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
21325 </TD>
21326 </TR>
21327 <TR valign="top">
21328 <TD width=15% BGCOLOR=#FBF5EF>
21329 <B>reg_phy_ctrl_slave_force</B>
21330 </TD>
21331 <TD width=15% BGCOLOR=#FBF5EF>
21332 <B>20:20</B>
21333 </TD>
21334 <TD width=10% BGCOLOR=#FBF5EF>
21335 <B>100000</B>
21336 </TD>
21337 <TD width=10% BGCOLOR=#FBF5EF>
21338 <B>0</B>
21339 </TD>
21340 <TD width=15% BGCOLOR=#FBF5EF>
21341 <B>0</B>
21342 </TD>
21343 <TD width=35% BGCOLOR=#FBF5EF>
21344 <B>0: Use reg_phy_ctrl_slave_ratio for address/command timing slave DLL 1: overwrite the delay/tap value for address/command timing slave DLL with the value of the reg_phy_rd_dqs_slave_delay bus.</B>
21345 </TD>
21346 </TR>
21347 <TR valign="top">
21348 <TD width=15% BGCOLOR=#FBF5EF>
21349 <B>reg_phy_ctrl_slave_delay</B>
21350 </TD>
21351 <TD width=15% BGCOLOR=#FBF5EF>
21352 <B>27:21</B>
21353 </TD>
21354 <TD width=10% BGCOLOR=#FBF5EF>
21355 <B>fe00000</B>
21356 </TD>
21357 <TD width=10% BGCOLOR=#FBF5EF>
21358 <B>0</B>
21359 </TD>
21360 <TD width=15% BGCOLOR=#FBF5EF>
21361 <B>0</B>
21362 </TD>
21363 <TD width=35% BGCOLOR=#FBF5EF>
21364 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for address/command timing slave DLL with this value. This is a bit value, the remaining 2 bits are in register 0x65 bits[19:18].</B>
21365 </TD>
21366 </TR>
21367 <TR valign="top">
21368 <TD width=15% BGCOLOR=#FBF5EF>
21369 <B>reg_phy_lpddr</B>
21370 </TD>
21371 <TD width=15% BGCOLOR=#FBF5EF>
21372 <B>29:29</B>
21373 </TD>
21374 <TD width=10% BGCOLOR=#FBF5EF>
21375 <B>20000000</B>
21376 </TD>
21377 <TD width=10% BGCOLOR=#FBF5EF>
21378 <B>0</B>
21379 </TD>
21380 <TD width=15% BGCOLOR=#FBF5EF>
21381 <B>0</B>
21382 </TD>
21383 <TD width=35% BGCOLOR=#FBF5EF>
21384 <B>0: DDR2 or DDR3. 1: LPDDR2.</B>
21385 </TD>
21386 </TR>
21387 <TR valign="top">
21388 <TD width=15% BGCOLOR=#FBF5EF>
21389 <B>reg_phy_cmd_latency</B>
21390 </TD>
21391 <TD width=15% BGCOLOR=#FBF5EF>
21392 <B>30:30</B>
21393 </TD>
21394 <TD width=10% BGCOLOR=#FBF5EF>
21395 <B>40000000</B>
21396 </TD>
21397 <TD width=10% BGCOLOR=#FBF5EF>
21398 <B>0</B>
21399 </TD>
21400 <TD width=15% BGCOLOR=#FBF5EF>
21401 <B>0</B>
21402 </TD>
21403 <TD width=35% BGCOLOR=#FBF5EF>
21404 <B>If set to 1, command comes to phy_ctrl through a flop.</B>
21405 </TD>
21406 </TR>
21407 <TR valign="top">
21408 <TD width=15% BGCOLOR=#C0C0C0>
21409 <B>reg_64@0XF8006190</B>
21410 </TD>
21411 <TD width=15% BGCOLOR=#C0C0C0>
21412 <B>31:0</B>
21413 </TD>
21414 <TD width=10% BGCOLOR=#C0C0C0>
21415 <B>6ffffefe</B>
21416 </TD>
21417 <TD width=10% BGCOLOR=#C0C0C0>
21418 <B></B>
21419 </TD>
21420 <TD width=15% BGCOLOR=#C0C0C0>
21421 <B>40080</B>
21422 </TD>
21423 <TD width=35% BGCOLOR=#C0C0C0>
21424 <B>Training control 2</B>
21425 </TD>
21426 </TR>
21427 </TABLE>
21428 <P>
21429 <H2><a name="reg_65">Register (<A href=#mod___slcr> slcr </A>)reg_65</a></H2>
21430 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21431 <TR valign="top">
21432 <TD width=15% BGCOLOR=#FFFF00>
21433 <B>Register Name</B>
21434 </TD>
21435 <TD width=15% BGCOLOR=#FFFF00>
21436 <B>Address</B>
21437 </TD>
21438 <TD width=10% BGCOLOR=#FFFF00>
21439 <B>Width</B>
21440 </TD>
21441 <TD width=10% BGCOLOR=#FFFF00>
21442 <B>Type</B>
21443 </TD>
21444 <TD width=15% BGCOLOR=#FFFF00>
21445 <B>Reset Value</B>
21446 </TD>
21447 <TD width=35% BGCOLOR=#FFFF00>
21448 <B>Description</B>
21449 </TD>
21450 </TR>
21451 <TR valign="top">
21452 <TD width=15% BGCOLOR=#FBF5EF>
21453 <B>reg_65</B>
21454 </TD>
21455 <TD width=15% BGCOLOR=#FBF5EF>
21456 <B>0XF8006194</B>
21457 </TD>
21458 <TD width=10% BGCOLOR=#FBF5EF>
21459 <B>32</B>
21460 </TD>
21461 <TD width=10% BGCOLOR=#FBF5EF>
21462 <B>rw</B>
21463 </TD>
21464 <TD width=15% BGCOLOR=#FBF5EF>
21465 <B>0x00000000</B>
21466 </TD>
21467 <TD width=35% BGCOLOR=#FBF5EF>
21468 <B>--</B>
21469 </TD>
21470 </TR>
21471 </TABLE>
21472 <P>
21473 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21474 <TR valign="top">
21475 <TD width=15% BGCOLOR=#C0FFC0>
21476 <B>Field Name</B>
21477 </TD>
21478 <TD width=15% BGCOLOR=#C0FFC0>
21479 <B>Bits</B>
21480 </TD>
21481 <TD width=10% BGCOLOR=#C0FFC0>
21482 <B>Mask</B>
21483 </TD>
21484 <TD width=10% BGCOLOR=#C0FFC0>
21485 <B>Value</B>
21486 </TD>
21487 <TD width=15% BGCOLOR=#C0FFC0>
21488 <B>Shifted Value</B>
21489 </TD>
21490 <TD width=35% BGCOLOR=#C0FFC0>
21491 <B>Description</B>
21492 </TD>
21493 </TR>
21494 <TR valign="top">
21495 <TD width=15% BGCOLOR=#FBF5EF>
21496 <B>reg_phy_wr_rl_delay</B>
21497 </TD>
21498 <TD width=15% BGCOLOR=#FBF5EF>
21499 <B>4:0</B>
21500 </TD>
21501 <TD width=10% BGCOLOR=#FBF5EF>
21502 <B>1f</B>
21503 </TD>
21504 <TD width=10% BGCOLOR=#FBF5EF>
21505 <B>2</B>
21506 </TD>
21507 <TD width=15% BGCOLOR=#FBF5EF>
21508 <B>2</B>
21509 </TD>
21510 <TD width=35% BGCOLOR=#FBF5EF>
21511 <B>This delay determines when to select the active rank's ratio logic delay for Write Data and Write DQS slave delay lines after PHY receives a write command at Control Interface. The programmed value must be (Write Latency - 4) with a minimum value of 1.</B>
21512 </TD>
21513 </TR>
21514 <TR valign="top">
21515 <TD width=15% BGCOLOR=#FBF5EF>
21516 <B>reg_phy_rd_rl_delay</B>
21517 </TD>
21518 <TD width=15% BGCOLOR=#FBF5EF>
21519 <B>9:5</B>
21520 </TD>
21521 <TD width=10% BGCOLOR=#FBF5EF>
21522 <B>3e0</B>
21523 </TD>
21524 <TD width=10% BGCOLOR=#FBF5EF>
21525 <B>4</B>
21526 </TD>
21527 <TD width=15% BGCOLOR=#FBF5EF>
21528 <B>80</B>
21529 </TD>
21530 <TD width=35% BGCOLOR=#FBF5EF>
21531 <B>This delay determines when to select the active rank's ratio logic delay for Read Data and Read DQS slave delay lines after PHY receives a read command at Control Interface. The programmed value must be (Read Latency - 3) with a minimum value of 1.</B>
21532 </TD>
21533 </TR>
21534 <TR valign="top">
21535 <TD width=15% BGCOLOR=#FBF5EF>
21536 <B>reg_phy_dll_lock_diff</B>
21537 </TD>
21538 <TD width=15% BGCOLOR=#FBF5EF>
21539 <B>13:10</B>
21540 </TD>
21541 <TD width=10% BGCOLOR=#FBF5EF>
21542 <B>3c00</B>
21543 </TD>
21544 <TD width=10% BGCOLOR=#FBF5EF>
21545 <B>f</B>
21546 </TD>
21547 <TD width=15% BGCOLOR=#FBF5EF>
21548 <B>3c00</B>
21549 </TD>
21550 <TD width=35% BGCOLOR=#FBF5EF>
21551 <B>The Maximum number of delay line taps variation allowed while maintaining the master DLL lock. When the PHY is in locked state and the variation on the clock exceeds the variation indicated by the register, the lock signal is deasserted</B>
21552 </TD>
21553 </TR>
21554 <TR valign="top">
21555 <TD width=15% BGCOLOR=#FBF5EF>
21556 <B>reg_phy_use_wr_level</B>
21557 </TD>
21558 <TD width=15% BGCOLOR=#FBF5EF>
21559 <B>14:14</B>
21560 </TD>
21561 <TD width=10% BGCOLOR=#FBF5EF>
21562 <B>4000</B>
21563 </TD>
21564 <TD width=10% BGCOLOR=#FBF5EF>
21565 <B>1</B>
21566 </TD>
21567 <TD width=15% BGCOLOR=#FBF5EF>
21568 <B>4000</B>
21569 </TD>
21570 <TD width=35% BGCOLOR=#FBF5EF>
21571 <B>Write Leveling training control. 0: Use register programmed ratio values 1: Use ratio for delay line calculated by write leveling Note: This is a Synchronous dynamic signal that requires timing closure.</B>
21572 </TD>
21573 </TR>
21574 <TR valign="top">
21575 <TD width=15% BGCOLOR=#FBF5EF>
21576 <B>reg_phy_use_rd_dqs_gate_level</B>
21577 </TD>
21578 <TD width=15% BGCOLOR=#FBF5EF>
21579 <B>15:15</B>
21580 </TD>
21581 <TD width=10% BGCOLOR=#FBF5EF>
21582 <B>8000</B>
21583 </TD>
21584 <TD width=10% BGCOLOR=#FBF5EF>
21585 <B>1</B>
21586 </TD>
21587 <TD width=15% BGCOLOR=#FBF5EF>
21588 <B>8000</B>
21589 </TD>
21590 <TD width=35% BGCOLOR=#FBF5EF>
21591 <B>Read DQS Gate training control. 0: Use register programmed ratio values 1: Use ratio for delay line calculated by DQS gate leveling Note: This is a Synchronous dynamic signal that requires timing closure.</B>
21592 </TD>
21593 </TR>
21594 <TR valign="top">
21595 <TD width=15% BGCOLOR=#FBF5EF>
21596 <B>reg_phy_use_rd_data_eye_level</B>
21597 </TD>
21598 <TD width=15% BGCOLOR=#FBF5EF>
21599 <B>16:16</B>
21600 </TD>
21601 <TD width=10% BGCOLOR=#FBF5EF>
21602 <B>10000</B>
21603 </TD>
21604 <TD width=10% BGCOLOR=#FBF5EF>
21605 <B>1</B>
21606 </TD>
21607 <TD width=15% BGCOLOR=#FBF5EF>
21608 <B>10000</B>
21609 </TD>
21610 <TD width=35% BGCOLOR=#FBF5EF>
21611 <B>Read Data Eye training control. 0: Use register programmed ratio values 1: Use ratio for delay line calculated by data eye leveling Note: This is a Synchronous dynamic signal that requires timing closure</B>
21612 </TD>
21613 </TR>
21614 <TR valign="top">
21615 <TD width=15% BGCOLOR=#FBF5EF>
21616 <B>reg_phy_dis_calib_rst</B>
21617 </TD>
21618 <TD width=15% BGCOLOR=#FBF5EF>
21619 <B>17:17</B>
21620 </TD>
21621 <TD width=10% BGCOLOR=#FBF5EF>
21622 <B>20000</B>
21623 </TD>
21624 <TD width=10% BGCOLOR=#FBF5EF>
21625 <B>0</B>
21626 </TD>
21627 <TD width=15% BGCOLOR=#FBF5EF>
21628 <B>0</B>
21629 </TD>
21630 <TD width=35% BGCOLOR=#FBF5EF>
21631 <B>Disable the dll_calib (internally generated) signal from resetting the Read Capture FIFO pointers and portions of phy_data. Note: dll_calib is (i) generated by dfi_ctrl_upd_req or (ii) by the PHY when it detects that the clock frequency variation has exceeded the bounds set by reg_phy_dll_lock_diff or (iii) periodically throughout the leveling process. dll_calib will update the slave DL with PVT-compensated values according to master DLL outputs</B>
21632 </TD>
21633 </TR>
21634 <TR valign="top">
21635 <TD width=15% BGCOLOR=#FBF5EF>
21636 <B>reg_phy_ctrl_slave_delay</B>
21637 </TD>
21638 <TD width=15% BGCOLOR=#FBF5EF>
21639 <B>19:18</B>
21640 </TD>
21641 <TD width=10% BGCOLOR=#FBF5EF>
21642 <B>c0000</B>
21643 </TD>
21644 <TD width=10% BGCOLOR=#FBF5EF>
21645 <B>0</B>
21646 </TD>
21647 <TD width=15% BGCOLOR=#FBF5EF>
21648 <B>0</B>
21649 </TD>
21650 <TD width=35% BGCOLOR=#FBF5EF>
21651 <B>If reg-phy_rd_dqs_slave_force is 1, replace delay/tap value for address/command timing slave DLL with this value</B>
21652 </TD>
21653 </TR>
21654 <TR valign="top">
21655 <TD width=15% BGCOLOR=#C0C0C0>
21656 <B>reg_65@0XF8006194</B>
21657 </TD>
21658 <TD width=15% BGCOLOR=#C0C0C0>
21659 <B>31:0</B>
21660 </TD>
21661 <TD width=10% BGCOLOR=#C0C0C0>
21662 <B>fffff</B>
21663 </TD>
21664 <TD width=10% BGCOLOR=#C0C0C0>
21665 <B></B>
21666 </TD>
21667 <TD width=15% BGCOLOR=#C0C0C0>
21668 <B>1fc82</B>
21669 </TD>
21670 <TD width=35% BGCOLOR=#C0C0C0>
21671 <B>Training control 3</B>
21672 </TD>
21673 </TR>
21674 </TABLE>
21675 <P>
21676 <H2><a name="page_mask">Register (<A href=#mod___slcr> slcr </A>)page_mask</a></H2>
21677 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21678 <TR valign="top">
21679 <TD width=15% BGCOLOR=#FFFF00>
21680 <B>Register Name</B>
21681 </TD>
21682 <TD width=15% BGCOLOR=#FFFF00>
21683 <B>Address</B>
21684 </TD>
21685 <TD width=10% BGCOLOR=#FFFF00>
21686 <B>Width</B>
21687 </TD>
21688 <TD width=10% BGCOLOR=#FFFF00>
21689 <B>Type</B>
21690 </TD>
21691 <TD width=15% BGCOLOR=#FFFF00>
21692 <B>Reset Value</B>
21693 </TD>
21694 <TD width=35% BGCOLOR=#FFFF00>
21695 <B>Description</B>
21696 </TD>
21697 </TR>
21698 <TR valign="top">
21699 <TD width=15% BGCOLOR=#FBF5EF>
21700 <B>page_mask</B>
21701 </TD>
21702 <TD width=15% BGCOLOR=#FBF5EF>
21703 <B>0XF8006204</B>
21704 </TD>
21705 <TD width=10% BGCOLOR=#FBF5EF>
21706 <B>32</B>
21707 </TD>
21708 <TD width=10% BGCOLOR=#FBF5EF>
21709 <B>rw</B>
21710 </TD>
21711 <TD width=15% BGCOLOR=#FBF5EF>
21712 <B>0x00000000</B>
21713 </TD>
21714 <TD width=35% BGCOLOR=#FBF5EF>
21715 <B>--</B>
21716 </TD>
21717 </TR>
21718 </TABLE>
21719 <P>
21720 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21721 <TR valign="top">
21722 <TD width=15% BGCOLOR=#C0FFC0>
21723 <B>Field Name</B>
21724 </TD>
21725 <TD width=15% BGCOLOR=#C0FFC0>
21726 <B>Bits</B>
21727 </TD>
21728 <TD width=10% BGCOLOR=#C0FFC0>
21729 <B>Mask</B>
21730 </TD>
21731 <TD width=10% BGCOLOR=#C0FFC0>
21732 <B>Value</B>
21733 </TD>
21734 <TD width=15% BGCOLOR=#C0FFC0>
21735 <B>Shifted Value</B>
21736 </TD>
21737 <TD width=35% BGCOLOR=#C0FFC0>
21738 <B>Description</B>
21739 </TD>
21740 </TR>
21741 <TR valign="top">
21742 <TD width=15% BGCOLOR=#FBF5EF>
21743 <B>reg_arb_page_addr_mask</B>
21744 </TD>
21745 <TD width=15% BGCOLOR=#FBF5EF>
21746 <B>31:0</B>
21747 </TD>
21748 <TD width=10% BGCOLOR=#FBF5EF>
21749 <B>ffffffff</B>
21750 </TD>
21751 <TD width=10% BGCOLOR=#FBF5EF>
21752 <B>0</B>
21753 </TD>
21754 <TD width=15% BGCOLOR=#FBF5EF>
21755 <B>0</B>
21756 </TD>
21757 <TD width=35% BGCOLOR=#FBF5EF>
21758 <B>Set this register based on the value programmed on the reg_ddrc_addrmap_* registers. Set the Column address bits to 0. Set the Page and Bank address bits to 1. This is used for calculating page_match inside the slave modules in Arbiter. The page_match is considered during the arbitration process. This mask applies to 64-bit address and not byte address. Setting this value to 0 disables transaction prioritization based on page/bank match.</B>
21759 </TD>
21760 </TR>
21761 <TR valign="top">
21762 <TD width=15% BGCOLOR=#C0C0C0>
21763 <B>page_mask@0XF8006204</B>
21764 </TD>
21765 <TD width=15% BGCOLOR=#C0C0C0>
21766 <B>31:0</B>
21767 </TD>
21768 <TD width=10% BGCOLOR=#C0C0C0>
21769 <B>ffffffff</B>
21770 </TD>
21771 <TD width=10% BGCOLOR=#C0C0C0>
21772 <B></B>
21773 </TD>
21774 <TD width=15% BGCOLOR=#C0C0C0>
21775 <B>0</B>
21776 </TD>
21777 <TD width=35% BGCOLOR=#C0C0C0>
21778 <B>Page mask</B>
21779 </TD>
21780 </TR>
21781 </TABLE>
21782 <P>
21783 <H2><a name="axi_priority_wr_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port</a></H2>
21784 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21785 <TR valign="top">
21786 <TD width=15% BGCOLOR=#FFFF00>
21787 <B>Register Name</B>
21788 </TD>
21789 <TD width=15% BGCOLOR=#FFFF00>
21790 <B>Address</B>
21791 </TD>
21792 <TD width=10% BGCOLOR=#FFFF00>
21793 <B>Width</B>
21794 </TD>
21795 <TD width=10% BGCOLOR=#FFFF00>
21796 <B>Type</B>
21797 </TD>
21798 <TD width=15% BGCOLOR=#FFFF00>
21799 <B>Reset Value</B>
21800 </TD>
21801 <TD width=35% BGCOLOR=#FFFF00>
21802 <B>Description</B>
21803 </TD>
21804 </TR>
21805 <TR valign="top">
21806 <TD width=15% BGCOLOR=#FBF5EF>
21807 <B>axi_priority_wr_port</B>
21808 </TD>
21809 <TD width=15% BGCOLOR=#FBF5EF>
21810 <B>0XF8006208</B>
21811 </TD>
21812 <TD width=10% BGCOLOR=#FBF5EF>
21813 <B>32</B>
21814 </TD>
21815 <TD width=10% BGCOLOR=#FBF5EF>
21816 <B>rw</B>
21817 </TD>
21818 <TD width=15% BGCOLOR=#FBF5EF>
21819 <B>0x00000000</B>
21820 </TD>
21821 <TD width=35% BGCOLOR=#FBF5EF>
21822 <B>--</B>
21823 </TD>
21824 </TR>
21825 </TABLE>
21826 <P>
21827 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21828 <TR valign="top">
21829 <TD width=15% BGCOLOR=#C0FFC0>
21830 <B>Field Name</B>
21831 </TD>
21832 <TD width=15% BGCOLOR=#C0FFC0>
21833 <B>Bits</B>
21834 </TD>
21835 <TD width=10% BGCOLOR=#C0FFC0>
21836 <B>Mask</B>
21837 </TD>
21838 <TD width=10% BGCOLOR=#C0FFC0>
21839 <B>Value</B>
21840 </TD>
21841 <TD width=15% BGCOLOR=#C0FFC0>
21842 <B>Shifted Value</B>
21843 </TD>
21844 <TD width=35% BGCOLOR=#C0FFC0>
21845 <B>Description</B>
21846 </TD>
21847 </TR>
21848 <TR valign="top">
21849 <TD width=15% BGCOLOR=#FBF5EF>
21850 <B>reg_arb_pri_wr_portn</B>
21851 </TD>
21852 <TD width=15% BGCOLOR=#FBF5EF>
21853 <B>9:0</B>
21854 </TD>
21855 <TD width=10% BGCOLOR=#FBF5EF>
21856 <B>3ff</B>
21857 </TD>
21858 <TD width=10% BGCOLOR=#FBF5EF>
21859 <B>3ff</B>
21860 </TD>
21861 <TD width=15% BGCOLOR=#FBF5EF>
21862 <B>3ff</B>
21863 </TD>
21864 <TD width=35% BGCOLOR=#FBF5EF>
21865 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
21866 </TD>
21867 </TR>
21868 <TR valign="top">
21869 <TD width=15% BGCOLOR=#FBF5EF>
21870 <B>reg_arb_disable_aging_wr_portn</B>
21871 </TD>
21872 <TD width=15% BGCOLOR=#FBF5EF>
21873 <B>16:16</B>
21874 </TD>
21875 <TD width=10% BGCOLOR=#FBF5EF>
21876 <B>10000</B>
21877 </TD>
21878 <TD width=10% BGCOLOR=#FBF5EF>
21879 <B>0</B>
21880 </TD>
21881 <TD width=15% BGCOLOR=#FBF5EF>
21882 <B>0</B>
21883 </TD>
21884 <TD width=35% BGCOLOR=#FBF5EF>
21885 <B>Disable aging for this Write Port.</B>
21886 </TD>
21887 </TR>
21888 <TR valign="top">
21889 <TD width=15% BGCOLOR=#FBF5EF>
21890 <B>reg_arb_disable_urgent_wr_portn</B>
21891 </TD>
21892 <TD width=15% BGCOLOR=#FBF5EF>
21893 <B>17:17</B>
21894 </TD>
21895 <TD width=10% BGCOLOR=#FBF5EF>
21896 <B>20000</B>
21897 </TD>
21898 <TD width=10% BGCOLOR=#FBF5EF>
21899 <B>0</B>
21900 </TD>
21901 <TD width=15% BGCOLOR=#FBF5EF>
21902 <B>0</B>
21903 </TD>
21904 <TD width=35% BGCOLOR=#FBF5EF>
21905 <B>Disable urgent for this Write Port.</B>
21906 </TD>
21907 </TR>
21908 <TR valign="top">
21909 <TD width=15% BGCOLOR=#FBF5EF>
21910 <B>reg_arb_dis_page_match_wr_portn</B>
21911 </TD>
21912 <TD width=15% BGCOLOR=#FBF5EF>
21913 <B>18:18</B>
21914 </TD>
21915 <TD width=10% BGCOLOR=#FBF5EF>
21916 <B>40000</B>
21917 </TD>
21918 <TD width=10% BGCOLOR=#FBF5EF>
21919 <B>0</B>
21920 </TD>
21921 <TD width=15% BGCOLOR=#FBF5EF>
21922 <B>0</B>
21923 </TD>
21924 <TD width=35% BGCOLOR=#FBF5EF>
21925 <B>Disable the page match feature.</B>
21926 </TD>
21927 </TR>
21928 <TR valign="top">
21929 <TD width=15% BGCOLOR=#C0C0C0>
21930 <B>axi_priority_wr_port@0XF8006208</B>
21931 </TD>
21932 <TD width=15% BGCOLOR=#C0C0C0>
21933 <B>31:0</B>
21934 </TD>
21935 <TD width=10% BGCOLOR=#C0C0C0>
21936 <B>703ff</B>
21937 </TD>
21938 <TD width=10% BGCOLOR=#C0C0C0>
21939 <B></B>
21940 </TD>
21941 <TD width=15% BGCOLOR=#C0C0C0>
21942 <B>3ff</B>
21943 </TD>
21944 <TD width=35% BGCOLOR=#C0C0C0>
21945 <B>AXI Priority control for write port 0.</B>
21946 </TD>
21947 </TR>
21948 </TABLE>
21949 <P>
21950 <H2><a name="axi_priority_wr_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port</a></H2>
21951 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21952 <TR valign="top">
21953 <TD width=15% BGCOLOR=#FFFF00>
21954 <B>Register Name</B>
21955 </TD>
21956 <TD width=15% BGCOLOR=#FFFF00>
21957 <B>Address</B>
21958 </TD>
21959 <TD width=10% BGCOLOR=#FFFF00>
21960 <B>Width</B>
21961 </TD>
21962 <TD width=10% BGCOLOR=#FFFF00>
21963 <B>Type</B>
21964 </TD>
21965 <TD width=15% BGCOLOR=#FFFF00>
21966 <B>Reset Value</B>
21967 </TD>
21968 <TD width=35% BGCOLOR=#FFFF00>
21969 <B>Description</B>
21970 </TD>
21971 </TR>
21972 <TR valign="top">
21973 <TD width=15% BGCOLOR=#FBF5EF>
21974 <B>axi_priority_wr_port</B>
21975 </TD>
21976 <TD width=15% BGCOLOR=#FBF5EF>
21977 <B>0XF800620C</B>
21978 </TD>
21979 <TD width=10% BGCOLOR=#FBF5EF>
21980 <B>32</B>
21981 </TD>
21982 <TD width=10% BGCOLOR=#FBF5EF>
21983 <B>rw</B>
21984 </TD>
21985 <TD width=15% BGCOLOR=#FBF5EF>
21986 <B>0x00000000</B>
21987 </TD>
21988 <TD width=35% BGCOLOR=#FBF5EF>
21989 <B>--</B>
21990 </TD>
21991 </TR>
21992 </TABLE>
21993 <P>
21994 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
21995 <TR valign="top">
21996 <TD width=15% BGCOLOR=#C0FFC0>
21997 <B>Field Name</B>
21998 </TD>
21999 <TD width=15% BGCOLOR=#C0FFC0>
22000 <B>Bits</B>
22001 </TD>
22002 <TD width=10% BGCOLOR=#C0FFC0>
22003 <B>Mask</B>
22004 </TD>
22005 <TD width=10% BGCOLOR=#C0FFC0>
22006 <B>Value</B>
22007 </TD>
22008 <TD width=15% BGCOLOR=#C0FFC0>
22009 <B>Shifted Value</B>
22010 </TD>
22011 <TD width=35% BGCOLOR=#C0FFC0>
22012 <B>Description</B>
22013 </TD>
22014 </TR>
22015 <TR valign="top">
22016 <TD width=15% BGCOLOR=#FBF5EF>
22017 <B>reg_arb_pri_wr_portn</B>
22018 </TD>
22019 <TD width=15% BGCOLOR=#FBF5EF>
22020 <B>9:0</B>
22021 </TD>
22022 <TD width=10% BGCOLOR=#FBF5EF>
22023 <B>3ff</B>
22024 </TD>
22025 <TD width=10% BGCOLOR=#FBF5EF>
22026 <B>3ff</B>
22027 </TD>
22028 <TD width=15% BGCOLOR=#FBF5EF>
22029 <B>3ff</B>
22030 </TD>
22031 <TD width=35% BGCOLOR=#FBF5EF>
22032 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
22033 </TD>
22034 </TR>
22035 <TR valign="top">
22036 <TD width=15% BGCOLOR=#FBF5EF>
22037 <B>reg_arb_disable_aging_wr_portn</B>
22038 </TD>
22039 <TD width=15% BGCOLOR=#FBF5EF>
22040 <B>16:16</B>
22041 </TD>
22042 <TD width=10% BGCOLOR=#FBF5EF>
22043 <B>10000</B>
22044 </TD>
22045 <TD width=10% BGCOLOR=#FBF5EF>
22046 <B>0</B>
22047 </TD>
22048 <TD width=15% BGCOLOR=#FBF5EF>
22049 <B>0</B>
22050 </TD>
22051 <TD width=35% BGCOLOR=#FBF5EF>
22052 <B>Disable aging for this Write Port.</B>
22053 </TD>
22054 </TR>
22055 <TR valign="top">
22056 <TD width=15% BGCOLOR=#FBF5EF>
22057 <B>reg_arb_disable_urgent_wr_portn</B>
22058 </TD>
22059 <TD width=15% BGCOLOR=#FBF5EF>
22060 <B>17:17</B>
22061 </TD>
22062 <TD width=10% BGCOLOR=#FBF5EF>
22063 <B>20000</B>
22064 </TD>
22065 <TD width=10% BGCOLOR=#FBF5EF>
22066 <B>0</B>
22067 </TD>
22068 <TD width=15% BGCOLOR=#FBF5EF>
22069 <B>0</B>
22070 </TD>
22071 <TD width=35% BGCOLOR=#FBF5EF>
22072 <B>Disable urgent for this Write Port.</B>
22073 </TD>
22074 </TR>
22075 <TR valign="top">
22076 <TD width=15% BGCOLOR=#FBF5EF>
22077 <B>reg_arb_dis_page_match_wr_portn</B>
22078 </TD>
22079 <TD width=15% BGCOLOR=#FBF5EF>
22080 <B>18:18</B>
22081 </TD>
22082 <TD width=10% BGCOLOR=#FBF5EF>
22083 <B>40000</B>
22084 </TD>
22085 <TD width=10% BGCOLOR=#FBF5EF>
22086 <B>0</B>
22087 </TD>
22088 <TD width=15% BGCOLOR=#FBF5EF>
22089 <B>0</B>
22090 </TD>
22091 <TD width=35% BGCOLOR=#FBF5EF>
22092 <B>Disable the page match feature.</B>
22093 </TD>
22094 </TR>
22095 <TR valign="top">
22096 <TD width=15% BGCOLOR=#C0C0C0>
22097 <B>axi_priority_wr_port@0XF800620C</B>
22098 </TD>
22099 <TD width=15% BGCOLOR=#C0C0C0>
22100 <B>31:0</B>
22101 </TD>
22102 <TD width=10% BGCOLOR=#C0C0C0>
22103 <B>703ff</B>
22104 </TD>
22105 <TD width=10% BGCOLOR=#C0C0C0>
22106 <B></B>
22107 </TD>
22108 <TD width=15% BGCOLOR=#C0C0C0>
22109 <B>3ff</B>
22110 </TD>
22111 <TD width=35% BGCOLOR=#C0C0C0>
22112 <B>AXI Priority control for write port 0.</B>
22113 </TD>
22114 </TR>
22115 </TABLE>
22116 <P>
22117 <H2><a name="axi_priority_wr_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port</a></H2>
22118 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
22119 <TR valign="top">
22120 <TD width=15% BGCOLOR=#FFFF00>
22121 <B>Register Name</B>
22122 </TD>
22123 <TD width=15% BGCOLOR=#FFFF00>
22124 <B>Address</B>
22125 </TD>
22126 <TD width=10% BGCOLOR=#FFFF00>
22127 <B>Width</B>
22128 </TD>
22129 <TD width=10% BGCOLOR=#FFFF00>
22130 <B>Type</B>
22131 </TD>
22132 <TD width=15% BGCOLOR=#FFFF00>
22133 <B>Reset Value</B>
22134 </TD>
22135 <TD width=35% BGCOLOR=#FFFF00>
22136 <B>Description</B>
22137 </TD>
22138 </TR>
22139 <TR valign="top">
22140 <TD width=15% BGCOLOR=#FBF5EF>
22141 <B>axi_priority_wr_port</B>
22142 </TD>
22143 <TD width=15% BGCOLOR=#FBF5EF>
22144 <B>0XF8006210</B>
22145 </TD>
22146 <TD width=10% BGCOLOR=#FBF5EF>
22147 <B>32</B>
22148 </TD>
22149 <TD width=10% BGCOLOR=#FBF5EF>
22150 <B>rw</B>
22151 </TD>
22152 <TD width=15% BGCOLOR=#FBF5EF>
22153 <B>0x00000000</B>
22154 </TD>
22155 <TD width=35% BGCOLOR=#FBF5EF>
22156 <B>--</B>
22157 </TD>
22158 </TR>
22159 </TABLE>
22160 <P>
22161 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
22162 <TR valign="top">
22163 <TD width=15% BGCOLOR=#C0FFC0>
22164 <B>Field Name</B>
22165 </TD>
22166 <TD width=15% BGCOLOR=#C0FFC0>
22167 <B>Bits</B>
22168 </TD>
22169 <TD width=10% BGCOLOR=#C0FFC0>
22170 <B>Mask</B>
22171 </TD>
22172 <TD width=10% BGCOLOR=#C0FFC0>
22173 <B>Value</B>
22174 </TD>
22175 <TD width=15% BGCOLOR=#C0FFC0>
22176 <B>Shifted Value</B>
22177 </TD>
22178 <TD width=35% BGCOLOR=#C0FFC0>
22179 <B>Description</B>
22180 </TD>
22181 </TR>
22182 <TR valign="top">
22183 <TD width=15% BGCOLOR=#FBF5EF>
22184 <B>reg_arb_pri_wr_portn</B>
22185 </TD>
22186 <TD width=15% BGCOLOR=#FBF5EF>
22187 <B>9:0</B>
22188 </TD>
22189 <TD width=10% BGCOLOR=#FBF5EF>
22190 <B>3ff</B>
22191 </TD>
22192 <TD width=10% BGCOLOR=#FBF5EF>
22193 <B>3ff</B>
22194 </TD>
22195 <TD width=15% BGCOLOR=#FBF5EF>
22196 <B>3ff</B>
22197 </TD>
22198 <TD width=35% BGCOLOR=#FBF5EF>
22199 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
22200 </TD>
22201 </TR>
22202 <TR valign="top">
22203 <TD width=15% BGCOLOR=#FBF5EF>
22204 <B>reg_arb_disable_aging_wr_portn</B>
22205 </TD>
22206 <TD width=15% BGCOLOR=#FBF5EF>
22207 <B>16:16</B>
22208 </TD>
22209 <TD width=10% BGCOLOR=#FBF5EF>
22210 <B>10000</B>
22211 </TD>
22212 <TD width=10% BGCOLOR=#FBF5EF>
22213 <B>0</B>
22214 </TD>
22215 <TD width=15% BGCOLOR=#FBF5EF>
22216 <B>0</B>
22217 </TD>
22218 <TD width=35% BGCOLOR=#FBF5EF>
22219 <B>Disable aging for this Write Port.</B>
22220 </TD>
22221 </TR>
22222 <TR valign="top">
22223 <TD width=15% BGCOLOR=#FBF5EF>
22224 <B>reg_arb_disable_urgent_wr_portn</B>
22225 </TD>
22226 <TD width=15% BGCOLOR=#FBF5EF>
22227 <B>17:17</B>
22228 </TD>
22229 <TD width=10% BGCOLOR=#FBF5EF>
22230 <B>20000</B>
22231 </TD>
22232 <TD width=10% BGCOLOR=#FBF5EF>
22233 <B>0</B>
22234 </TD>
22235 <TD width=15% BGCOLOR=#FBF5EF>
22236 <B>0</B>
22237 </TD>
22238 <TD width=35% BGCOLOR=#FBF5EF>
22239 <B>Disable urgent for this Write Port.</B>
22240 </TD>
22241 </TR>
22242 <TR valign="top">
22243 <TD width=15% BGCOLOR=#FBF5EF>
22244 <B>reg_arb_dis_page_match_wr_portn</B>
22245 </TD>
22246 <TD width=15% BGCOLOR=#FBF5EF>
22247 <B>18:18</B>
22248 </TD>
22249 <TD width=10% BGCOLOR=#FBF5EF>
22250 <B>40000</B>
22251 </TD>
22252 <TD width=10% BGCOLOR=#FBF5EF>
22253 <B>0</B>
22254 </TD>
22255 <TD width=15% BGCOLOR=#FBF5EF>
22256 <B>0</B>
22257 </TD>
22258 <TD width=35% BGCOLOR=#FBF5EF>
22259 <B>Disable the page match feature.</B>
22260 </TD>
22261 </TR>
22262 <TR valign="top">
22263 <TD width=15% BGCOLOR=#C0C0C0>
22264 <B>axi_priority_wr_port@0XF8006210</B>
22265 </TD>
22266 <TD width=15% BGCOLOR=#C0C0C0>
22267 <B>31:0</B>
22268 </TD>
22269 <TD width=10% BGCOLOR=#C0C0C0>
22270 <B>703ff</B>
22271 </TD>
22272 <TD width=10% BGCOLOR=#C0C0C0>
22273 <B></B>
22274 </TD>
22275 <TD width=15% BGCOLOR=#C0C0C0>
22276 <B>3ff</B>
22277 </TD>
22278 <TD width=35% BGCOLOR=#C0C0C0>
22279 <B>AXI Priority control for write port 0.</B>
22280 </TD>
22281 </TR>
22282 </TABLE>
22283 <P>
22284 <H2><a name="axi_priority_wr_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port</a></H2>
22285 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
22286 <TR valign="top">
22287 <TD width=15% BGCOLOR=#FFFF00>
22288 <B>Register Name</B>
22289 </TD>
22290 <TD width=15% BGCOLOR=#FFFF00>
22291 <B>Address</B>
22292 </TD>
22293 <TD width=10% BGCOLOR=#FFFF00>
22294 <B>Width</B>
22295 </TD>
22296 <TD width=10% BGCOLOR=#FFFF00>
22297 <B>Type</B>
22298 </TD>
22299 <TD width=15% BGCOLOR=#FFFF00>
22300 <B>Reset Value</B>
22301 </TD>
22302 <TD width=35% BGCOLOR=#FFFF00>
22303 <B>Description</B>
22304 </TD>
22305 </TR>
22306 <TR valign="top">
22307 <TD width=15% BGCOLOR=#FBF5EF>
22308 <B>axi_priority_wr_port</B>
22309 </TD>
22310 <TD width=15% BGCOLOR=#FBF5EF>
22311 <B>0XF8006214</B>
22312 </TD>
22313 <TD width=10% BGCOLOR=#FBF5EF>
22314 <B>32</B>
22315 </TD>
22316 <TD width=10% BGCOLOR=#FBF5EF>
22317 <B>rw</B>
22318 </TD>
22319 <TD width=15% BGCOLOR=#FBF5EF>
22320 <B>0x00000000</B>
22321 </TD>
22322 <TD width=35% BGCOLOR=#FBF5EF>
22323 <B>--</B>
22324 </TD>
22325 </TR>
22326 </TABLE>
22327 <P>
22328 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
22329 <TR valign="top">
22330 <TD width=15% BGCOLOR=#C0FFC0>
22331 <B>Field Name</B>
22332 </TD>
22333 <TD width=15% BGCOLOR=#C0FFC0>
22334 <B>Bits</B>
22335 </TD>
22336 <TD width=10% BGCOLOR=#C0FFC0>
22337 <B>Mask</B>
22338 </TD>
22339 <TD width=10% BGCOLOR=#C0FFC0>
22340 <B>Value</B>
22341 </TD>
22342 <TD width=15% BGCOLOR=#C0FFC0>
22343 <B>Shifted Value</B>
22344 </TD>
22345 <TD width=35% BGCOLOR=#C0FFC0>
22346 <B>Description</B>
22347 </TD>
22348 </TR>
22349 <TR valign="top">
22350 <TD width=15% BGCOLOR=#FBF5EF>
22351 <B>reg_arb_pri_wr_portn</B>
22352 </TD>
22353 <TD width=15% BGCOLOR=#FBF5EF>
22354 <B>9:0</B>
22355 </TD>
22356 <TD width=10% BGCOLOR=#FBF5EF>
22357 <B>3ff</B>
22358 </TD>
22359 <TD width=10% BGCOLOR=#FBF5EF>
22360 <B>3ff</B>
22361 </TD>
22362 <TD width=15% BGCOLOR=#FBF5EF>
22363 <B>3ff</B>
22364 </TD>
22365 <TD width=35% BGCOLOR=#FBF5EF>
22366 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
22367 </TD>
22368 </TR>
22369 <TR valign="top">
22370 <TD width=15% BGCOLOR=#FBF5EF>
22371 <B>reg_arb_disable_aging_wr_portn</B>
22372 </TD>
22373 <TD width=15% BGCOLOR=#FBF5EF>
22374 <B>16:16</B>
22375 </TD>
22376 <TD width=10% BGCOLOR=#FBF5EF>
22377 <B>10000</B>
22378 </TD>
22379 <TD width=10% BGCOLOR=#FBF5EF>
22380 <B>0</B>
22381 </TD>
22382 <TD width=15% BGCOLOR=#FBF5EF>
22383 <B>0</B>
22384 </TD>
22385 <TD width=35% BGCOLOR=#FBF5EF>
22386 <B>Disable aging for this Write Port.</B>
22387 </TD>
22388 </TR>
22389 <TR valign="top">
22390 <TD width=15% BGCOLOR=#FBF5EF>
22391 <B>reg_arb_disable_urgent_wr_portn</B>
22392 </TD>
22393 <TD width=15% BGCOLOR=#FBF5EF>
22394 <B>17:17</B>
22395 </TD>
22396 <TD width=10% BGCOLOR=#FBF5EF>
22397 <B>20000</B>
22398 </TD>
22399 <TD width=10% BGCOLOR=#FBF5EF>
22400 <B>0</B>
22401 </TD>
22402 <TD width=15% BGCOLOR=#FBF5EF>
22403 <B>0</B>
22404 </TD>
22405 <TD width=35% BGCOLOR=#FBF5EF>
22406 <B>Disable urgent for this Write Port.</B>
22407 </TD>
22408 </TR>
22409 <TR valign="top">
22410 <TD width=15% BGCOLOR=#FBF5EF>
22411 <B>reg_arb_dis_page_match_wr_portn</B>
22412 </TD>
22413 <TD width=15% BGCOLOR=#FBF5EF>
22414 <B>18:18</B>
22415 </TD>
22416 <TD width=10% BGCOLOR=#FBF5EF>
22417 <B>40000</B>
22418 </TD>
22419 <TD width=10% BGCOLOR=#FBF5EF>
22420 <B>0</B>
22421 </TD>
22422 <TD width=15% BGCOLOR=#FBF5EF>
22423 <B>0</B>
22424 </TD>
22425 <TD width=35% BGCOLOR=#FBF5EF>
22426 <B>Disable the page match feature.</B>
22427 </TD>
22428 </TR>
22429 <TR valign="top">
22430 <TD width=15% BGCOLOR=#C0C0C0>
22431 <B>axi_priority_wr_port@0XF8006214</B>
22432 </TD>
22433 <TD width=15% BGCOLOR=#C0C0C0>
22434 <B>31:0</B>
22435 </TD>
22436 <TD width=10% BGCOLOR=#C0C0C0>
22437 <B>703ff</B>
22438 </TD>
22439 <TD width=10% BGCOLOR=#C0C0C0>
22440 <B></B>
22441 </TD>
22442 <TD width=15% BGCOLOR=#C0C0C0>
22443 <B>3ff</B>
22444 </TD>
22445 <TD width=35% BGCOLOR=#C0C0C0>
22446 <B>AXI Priority control for write port 0.</B>
22447 </TD>
22448 </TR>
22449 </TABLE>
22450 <P>
22451 <H2><a name="axi_priority_rd_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port</a></H2>
22452 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
22453 <TR valign="top">
22454 <TD width=15% BGCOLOR=#FFFF00>
22455 <B>Register Name</B>
22456 </TD>
22457 <TD width=15% BGCOLOR=#FFFF00>
22458 <B>Address</B>
22459 </TD>
22460 <TD width=10% BGCOLOR=#FFFF00>
22461 <B>Width</B>
22462 </TD>
22463 <TD width=10% BGCOLOR=#FFFF00>
22464 <B>Type</B>
22465 </TD>
22466 <TD width=15% BGCOLOR=#FFFF00>
22467 <B>Reset Value</B>
22468 </TD>
22469 <TD width=35% BGCOLOR=#FFFF00>
22470 <B>Description</B>
22471 </TD>
22472 </TR>
22473 <TR valign="top">
22474 <TD width=15% BGCOLOR=#FBF5EF>
22475 <B>axi_priority_rd_port</B>
22476 </TD>
22477 <TD width=15% BGCOLOR=#FBF5EF>
22478 <B>0XF8006218</B>
22479 </TD>
22480 <TD width=10% BGCOLOR=#FBF5EF>
22481 <B>32</B>
22482 </TD>
22483 <TD width=10% BGCOLOR=#FBF5EF>
22484 <B>rw</B>
22485 </TD>
22486 <TD width=15% BGCOLOR=#FBF5EF>
22487 <B>0x00000000</B>
22488 </TD>
22489 <TD width=35% BGCOLOR=#FBF5EF>
22490 <B>--</B>
22491 </TD>
22492 </TR>
22493 </TABLE>
22494 <P>
22495 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
22496 <TR valign="top">
22497 <TD width=15% BGCOLOR=#C0FFC0>
22498 <B>Field Name</B>
22499 </TD>
22500 <TD width=15% BGCOLOR=#C0FFC0>
22501 <B>Bits</B>
22502 </TD>
22503 <TD width=10% BGCOLOR=#C0FFC0>
22504 <B>Mask</B>
22505 </TD>
22506 <TD width=10% BGCOLOR=#C0FFC0>
22507 <B>Value</B>
22508 </TD>
22509 <TD width=15% BGCOLOR=#C0FFC0>
22510 <B>Shifted Value</B>
22511 </TD>
22512 <TD width=35% BGCOLOR=#C0FFC0>
22513 <B>Description</B>
22514 </TD>
22515 </TR>
22516 <TR valign="top">
22517 <TD width=15% BGCOLOR=#FBF5EF>
22518 <B>reg_arb_pri_rd_portn</B>
22519 </TD>
22520 <TD width=15% BGCOLOR=#FBF5EF>
22521 <B>9:0</B>
22522 </TD>
22523 <TD width=10% BGCOLOR=#FBF5EF>
22524 <B>3ff</B>
22525 </TD>
22526 <TD width=10% BGCOLOR=#FBF5EF>
22527 <B>3ff</B>
22528 </TD>
22529 <TD width=15% BGCOLOR=#FBF5EF>
22530 <B>3ff</B>
22531 </TD>
22532 <TD width=35% BGCOLOR=#FBF5EF>
22533 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
22534 </TD>
22535 </TR>
22536 <TR valign="top">
22537 <TD width=15% BGCOLOR=#FBF5EF>
22538 <B>reg_arb_disable_aging_rd_portn</B>
22539 </TD>
22540 <TD width=15% BGCOLOR=#FBF5EF>
22541 <B>16:16</B>
22542 </TD>
22543 <TD width=10% BGCOLOR=#FBF5EF>
22544 <B>10000</B>
22545 </TD>
22546 <TD width=10% BGCOLOR=#FBF5EF>
22547 <B>0</B>
22548 </TD>
22549 <TD width=15% BGCOLOR=#FBF5EF>
22550 <B>0</B>
22551 </TD>
22552 <TD width=35% BGCOLOR=#FBF5EF>
22553 <B>Disable aging for this Read Port.</B>
22554 </TD>
22555 </TR>
22556 <TR valign="top">
22557 <TD width=15% BGCOLOR=#FBF5EF>
22558 <B>reg_arb_disable_urgent_rd_portn</B>
22559 </TD>
22560 <TD width=15% BGCOLOR=#FBF5EF>
22561 <B>17:17</B>
22562 </TD>
22563 <TD width=10% BGCOLOR=#FBF5EF>
22564 <B>20000</B>
22565 </TD>
22566 <TD width=10% BGCOLOR=#FBF5EF>
22567 <B>0</B>
22568 </TD>
22569 <TD width=15% BGCOLOR=#FBF5EF>
22570 <B>0</B>
22571 </TD>
22572 <TD width=35% BGCOLOR=#FBF5EF>
22573 <B>Disable urgent for this Read Port.</B>
22574 </TD>
22575 </TR>
22576 <TR valign="top">
22577 <TD width=15% BGCOLOR=#FBF5EF>
22578 <B>reg_arb_dis_page_match_rd_portn</B>
22579 </TD>
22580 <TD width=15% BGCOLOR=#FBF5EF>
22581 <B>18:18</B>
22582 </TD>
22583 <TD width=10% BGCOLOR=#FBF5EF>
22584 <B>40000</B>
22585 </TD>
22586 <TD width=10% BGCOLOR=#FBF5EF>
22587 <B>0</B>
22588 </TD>
22589 <TD width=15% BGCOLOR=#FBF5EF>
22590 <B>0</B>
22591 </TD>
22592 <TD width=35% BGCOLOR=#FBF5EF>
22593 <B>Disable the page match feature.</B>
22594 </TD>
22595 </TR>
22596 <TR valign="top">
22597 <TD width=15% BGCOLOR=#FBF5EF>
22598 <B>reg_arb_set_hpr_rd_portn</B>
22599 </TD>
22600 <TD width=15% BGCOLOR=#FBF5EF>
22601 <B>19:19</B>
22602 </TD>
22603 <TD width=10% BGCOLOR=#FBF5EF>
22604 <B>80000</B>
22605 </TD>
22606 <TD width=10% BGCOLOR=#FBF5EF>
22607 <B>0</B>
22608 </TD>
22609 <TD width=15% BGCOLOR=#FBF5EF>
22610 <B>0</B>
22611 </TD>
22612 <TD width=35% BGCOLOR=#FBF5EF>
22613 <B>Enable reads to be generated as HPR for this Read Port.</B>
22614 </TD>
22615 </TR>
22616 <TR valign="top">
22617 <TD width=15% BGCOLOR=#C0C0C0>
22618 <B>axi_priority_rd_port@0XF8006218</B>
22619 </TD>
22620 <TD width=15% BGCOLOR=#C0C0C0>
22621 <B>31:0</B>
22622 </TD>
22623 <TD width=10% BGCOLOR=#C0C0C0>
22624 <B>f03ff</B>
22625 </TD>
22626 <TD width=10% BGCOLOR=#C0C0C0>
22627 <B></B>
22628 </TD>
22629 <TD width=15% BGCOLOR=#C0C0C0>
22630 <B>3ff</B>
22631 </TD>
22632 <TD width=35% BGCOLOR=#C0C0C0>
22633 <B>AXI Priority control for read port 0.</B>
22634 </TD>
22635 </TR>
22636 </TABLE>
22637 <P>
22638 <H2><a name="axi_priority_rd_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port</a></H2>
22639 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
22640 <TR valign="top">
22641 <TD width=15% BGCOLOR=#FFFF00>
22642 <B>Register Name</B>
22643 </TD>
22644 <TD width=15% BGCOLOR=#FFFF00>
22645 <B>Address</B>
22646 </TD>
22647 <TD width=10% BGCOLOR=#FFFF00>
22648 <B>Width</B>
22649 </TD>
22650 <TD width=10% BGCOLOR=#FFFF00>
22651 <B>Type</B>
22652 </TD>
22653 <TD width=15% BGCOLOR=#FFFF00>
22654 <B>Reset Value</B>
22655 </TD>
22656 <TD width=35% BGCOLOR=#FFFF00>
22657 <B>Description</B>
22658 </TD>
22659 </TR>
22660 <TR valign="top">
22661 <TD width=15% BGCOLOR=#FBF5EF>
22662 <B>axi_priority_rd_port</B>
22663 </TD>
22664 <TD width=15% BGCOLOR=#FBF5EF>
22665 <B>0XF800621C</B>
22666 </TD>
22667 <TD width=10% BGCOLOR=#FBF5EF>
22668 <B>32</B>
22669 </TD>
22670 <TD width=10% BGCOLOR=#FBF5EF>
22671 <B>rw</B>
22672 </TD>
22673 <TD width=15% BGCOLOR=#FBF5EF>
22674 <B>0x00000000</B>
22675 </TD>
22676 <TD width=35% BGCOLOR=#FBF5EF>
22677 <B>--</B>
22678 </TD>
22679 </TR>
22680 </TABLE>
22681 <P>
22682 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
22683 <TR valign="top">
22684 <TD width=15% BGCOLOR=#C0FFC0>
22685 <B>Field Name</B>
22686 </TD>
22687 <TD width=15% BGCOLOR=#C0FFC0>
22688 <B>Bits</B>
22689 </TD>
22690 <TD width=10% BGCOLOR=#C0FFC0>
22691 <B>Mask</B>
22692 </TD>
22693 <TD width=10% BGCOLOR=#C0FFC0>
22694 <B>Value</B>
22695 </TD>
22696 <TD width=15% BGCOLOR=#C0FFC0>
22697 <B>Shifted Value</B>
22698 </TD>
22699 <TD width=35% BGCOLOR=#C0FFC0>
22700 <B>Description</B>
22701 </TD>
22702 </TR>
22703 <TR valign="top">
22704 <TD width=15% BGCOLOR=#FBF5EF>
22705 <B>reg_arb_pri_rd_portn</B>
22706 </TD>
22707 <TD width=15% BGCOLOR=#FBF5EF>
22708 <B>9:0</B>
22709 </TD>
22710 <TD width=10% BGCOLOR=#FBF5EF>
22711 <B>3ff</B>
22712 </TD>
22713 <TD width=10% BGCOLOR=#FBF5EF>
22714 <B>3ff</B>
22715 </TD>
22716 <TD width=15% BGCOLOR=#FBF5EF>
22717 <B>3ff</B>
22718 </TD>
22719 <TD width=35% BGCOLOR=#FBF5EF>
22720 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
22721 </TD>
22722 </TR>
22723 <TR valign="top">
22724 <TD width=15% BGCOLOR=#FBF5EF>
22725 <B>reg_arb_disable_aging_rd_portn</B>
22726 </TD>
22727 <TD width=15% BGCOLOR=#FBF5EF>
22728 <B>16:16</B>
22729 </TD>
22730 <TD width=10% BGCOLOR=#FBF5EF>
22731 <B>10000</B>
22732 </TD>
22733 <TD width=10% BGCOLOR=#FBF5EF>
22734 <B>0</B>
22735 </TD>
22736 <TD width=15% BGCOLOR=#FBF5EF>
22737 <B>0</B>
22738 </TD>
22739 <TD width=35% BGCOLOR=#FBF5EF>
22740 <B>Disable aging for this Read Port.</B>
22741 </TD>
22742 </TR>
22743 <TR valign="top">
22744 <TD width=15% BGCOLOR=#FBF5EF>
22745 <B>reg_arb_disable_urgent_rd_portn</B>
22746 </TD>
22747 <TD width=15% BGCOLOR=#FBF5EF>
22748 <B>17:17</B>
22749 </TD>
22750 <TD width=10% BGCOLOR=#FBF5EF>
22751 <B>20000</B>
22752 </TD>
22753 <TD width=10% BGCOLOR=#FBF5EF>
22754 <B>0</B>
22755 </TD>
22756 <TD width=15% BGCOLOR=#FBF5EF>
22757 <B>0</B>
22758 </TD>
22759 <TD width=35% BGCOLOR=#FBF5EF>
22760 <B>Disable urgent for this Read Port.</B>
22761 </TD>
22762 </TR>
22763 <TR valign="top">
22764 <TD width=15% BGCOLOR=#FBF5EF>
22765 <B>reg_arb_dis_page_match_rd_portn</B>
22766 </TD>
22767 <TD width=15% BGCOLOR=#FBF5EF>
22768 <B>18:18</B>
22769 </TD>
22770 <TD width=10% BGCOLOR=#FBF5EF>
22771 <B>40000</B>
22772 </TD>
22773 <TD width=10% BGCOLOR=#FBF5EF>
22774 <B>0</B>
22775 </TD>
22776 <TD width=15% BGCOLOR=#FBF5EF>
22777 <B>0</B>
22778 </TD>
22779 <TD width=35% BGCOLOR=#FBF5EF>
22780 <B>Disable the page match feature.</B>
22781 </TD>
22782 </TR>
22783 <TR valign="top">
22784 <TD width=15% BGCOLOR=#FBF5EF>
22785 <B>reg_arb_set_hpr_rd_portn</B>
22786 </TD>
22787 <TD width=15% BGCOLOR=#FBF5EF>
22788 <B>19:19</B>
22789 </TD>
22790 <TD width=10% BGCOLOR=#FBF5EF>
22791 <B>80000</B>
22792 </TD>
22793 <TD width=10% BGCOLOR=#FBF5EF>
22794 <B>0</B>
22795 </TD>
22796 <TD width=15% BGCOLOR=#FBF5EF>
22797 <B>0</B>
22798 </TD>
22799 <TD width=35% BGCOLOR=#FBF5EF>
22800 <B>Enable reads to be generated as HPR for this Read Port.</B>
22801 </TD>
22802 </TR>
22803 <TR valign="top">
22804 <TD width=15% BGCOLOR=#C0C0C0>
22805 <B>axi_priority_rd_port@0XF800621C</B>
22806 </TD>
22807 <TD width=15% BGCOLOR=#C0C0C0>
22808 <B>31:0</B>
22809 </TD>
22810 <TD width=10% BGCOLOR=#C0C0C0>
22811 <B>f03ff</B>
22812 </TD>
22813 <TD width=10% BGCOLOR=#C0C0C0>
22814 <B></B>
22815 </TD>
22816 <TD width=15% BGCOLOR=#C0C0C0>
22817 <B>3ff</B>
22818 </TD>
22819 <TD width=35% BGCOLOR=#C0C0C0>
22820 <B>AXI Priority control for read port 0.</B>
22821 </TD>
22822 </TR>
22823 </TABLE>
22824 <P>
22825 <H2><a name="axi_priority_rd_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port</a></H2>
22826 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
22827 <TR valign="top">
22828 <TD width=15% BGCOLOR=#FFFF00>
22829 <B>Register Name</B>
22830 </TD>
22831 <TD width=15% BGCOLOR=#FFFF00>
22832 <B>Address</B>
22833 </TD>
22834 <TD width=10% BGCOLOR=#FFFF00>
22835 <B>Width</B>
22836 </TD>
22837 <TD width=10% BGCOLOR=#FFFF00>
22838 <B>Type</B>
22839 </TD>
22840 <TD width=15% BGCOLOR=#FFFF00>
22841 <B>Reset Value</B>
22842 </TD>
22843 <TD width=35% BGCOLOR=#FFFF00>
22844 <B>Description</B>
22845 </TD>
22846 </TR>
22847 <TR valign="top">
22848 <TD width=15% BGCOLOR=#FBF5EF>
22849 <B>axi_priority_rd_port</B>
22850 </TD>
22851 <TD width=15% BGCOLOR=#FBF5EF>
22852 <B>0XF8006220</B>
22853 </TD>
22854 <TD width=10% BGCOLOR=#FBF5EF>
22855 <B>32</B>
22856 </TD>
22857 <TD width=10% BGCOLOR=#FBF5EF>
22858 <B>rw</B>
22859 </TD>
22860 <TD width=15% BGCOLOR=#FBF5EF>
22861 <B>0x00000000</B>
22862 </TD>
22863 <TD width=35% BGCOLOR=#FBF5EF>
22864 <B>--</B>
22865 </TD>
22866 </TR>
22867 </TABLE>
22868 <P>
22869 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
22870 <TR valign="top">
22871 <TD width=15% BGCOLOR=#C0FFC0>
22872 <B>Field Name</B>
22873 </TD>
22874 <TD width=15% BGCOLOR=#C0FFC0>
22875 <B>Bits</B>
22876 </TD>
22877 <TD width=10% BGCOLOR=#C0FFC0>
22878 <B>Mask</B>
22879 </TD>
22880 <TD width=10% BGCOLOR=#C0FFC0>
22881 <B>Value</B>
22882 </TD>
22883 <TD width=15% BGCOLOR=#C0FFC0>
22884 <B>Shifted Value</B>
22885 </TD>
22886 <TD width=35% BGCOLOR=#C0FFC0>
22887 <B>Description</B>
22888 </TD>
22889 </TR>
22890 <TR valign="top">
22891 <TD width=15% BGCOLOR=#FBF5EF>
22892 <B>reg_arb_pri_rd_portn</B>
22893 </TD>
22894 <TD width=15% BGCOLOR=#FBF5EF>
22895 <B>9:0</B>
22896 </TD>
22897 <TD width=10% BGCOLOR=#FBF5EF>
22898 <B>3ff</B>
22899 </TD>
22900 <TD width=10% BGCOLOR=#FBF5EF>
22901 <B>3ff</B>
22902 </TD>
22903 <TD width=15% BGCOLOR=#FBF5EF>
22904 <B>3ff</B>
22905 </TD>
22906 <TD width=35% BGCOLOR=#FBF5EF>
22907 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
22908 </TD>
22909 </TR>
22910 <TR valign="top">
22911 <TD width=15% BGCOLOR=#FBF5EF>
22912 <B>reg_arb_disable_aging_rd_portn</B>
22913 </TD>
22914 <TD width=15% BGCOLOR=#FBF5EF>
22915 <B>16:16</B>
22916 </TD>
22917 <TD width=10% BGCOLOR=#FBF5EF>
22918 <B>10000</B>
22919 </TD>
22920 <TD width=10% BGCOLOR=#FBF5EF>
22921 <B>0</B>
22922 </TD>
22923 <TD width=15% BGCOLOR=#FBF5EF>
22924 <B>0</B>
22925 </TD>
22926 <TD width=35% BGCOLOR=#FBF5EF>
22927 <B>Disable aging for this Read Port.</B>
22928 </TD>
22929 </TR>
22930 <TR valign="top">
22931 <TD width=15% BGCOLOR=#FBF5EF>
22932 <B>reg_arb_disable_urgent_rd_portn</B>
22933 </TD>
22934 <TD width=15% BGCOLOR=#FBF5EF>
22935 <B>17:17</B>
22936 </TD>
22937 <TD width=10% BGCOLOR=#FBF5EF>
22938 <B>20000</B>
22939 </TD>
22940 <TD width=10% BGCOLOR=#FBF5EF>
22941 <B>0</B>
22942 </TD>
22943 <TD width=15% BGCOLOR=#FBF5EF>
22944 <B>0</B>
22945 </TD>
22946 <TD width=35% BGCOLOR=#FBF5EF>
22947 <B>Disable urgent for this Read Port.</B>
22948 </TD>
22949 </TR>
22950 <TR valign="top">
22951 <TD width=15% BGCOLOR=#FBF5EF>
22952 <B>reg_arb_dis_page_match_rd_portn</B>
22953 </TD>
22954 <TD width=15% BGCOLOR=#FBF5EF>
22955 <B>18:18</B>
22956 </TD>
22957 <TD width=10% BGCOLOR=#FBF5EF>
22958 <B>40000</B>
22959 </TD>
22960 <TD width=10% BGCOLOR=#FBF5EF>
22961 <B>0</B>
22962 </TD>
22963 <TD width=15% BGCOLOR=#FBF5EF>
22964 <B>0</B>
22965 </TD>
22966 <TD width=35% BGCOLOR=#FBF5EF>
22967 <B>Disable the page match feature.</B>
22968 </TD>
22969 </TR>
22970 <TR valign="top">
22971 <TD width=15% BGCOLOR=#FBF5EF>
22972 <B>reg_arb_set_hpr_rd_portn</B>
22973 </TD>
22974 <TD width=15% BGCOLOR=#FBF5EF>
22975 <B>19:19</B>
22976 </TD>
22977 <TD width=10% BGCOLOR=#FBF5EF>
22978 <B>80000</B>
22979 </TD>
22980 <TD width=10% BGCOLOR=#FBF5EF>
22981 <B>0</B>
22982 </TD>
22983 <TD width=15% BGCOLOR=#FBF5EF>
22984 <B>0</B>
22985 </TD>
22986 <TD width=35% BGCOLOR=#FBF5EF>
22987 <B>Enable reads to be generated as HPR for this Read Port.</B>
22988 </TD>
22989 </TR>
22990 <TR valign="top">
22991 <TD width=15% BGCOLOR=#C0C0C0>
22992 <B>axi_priority_rd_port@0XF8006220</B>
22993 </TD>
22994 <TD width=15% BGCOLOR=#C0C0C0>
22995 <B>31:0</B>
22996 </TD>
22997 <TD width=10% BGCOLOR=#C0C0C0>
22998 <B>f03ff</B>
22999 </TD>
23000 <TD width=10% BGCOLOR=#C0C0C0>
23001 <B></B>
23002 </TD>
23003 <TD width=15% BGCOLOR=#C0C0C0>
23004 <B>3ff</B>
23005 </TD>
23006 <TD width=35% BGCOLOR=#C0C0C0>
23007 <B>AXI Priority control for read port 0.</B>
23008 </TD>
23009 </TR>
23010 </TABLE>
23011 <P>
23012 <H2><a name="axi_priority_rd_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port</a></H2>
23013 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23014 <TR valign="top">
23015 <TD width=15% BGCOLOR=#FFFF00>
23016 <B>Register Name</B>
23017 </TD>
23018 <TD width=15% BGCOLOR=#FFFF00>
23019 <B>Address</B>
23020 </TD>
23021 <TD width=10% BGCOLOR=#FFFF00>
23022 <B>Width</B>
23023 </TD>
23024 <TD width=10% BGCOLOR=#FFFF00>
23025 <B>Type</B>
23026 </TD>
23027 <TD width=15% BGCOLOR=#FFFF00>
23028 <B>Reset Value</B>
23029 </TD>
23030 <TD width=35% BGCOLOR=#FFFF00>
23031 <B>Description</B>
23032 </TD>
23033 </TR>
23034 <TR valign="top">
23035 <TD width=15% BGCOLOR=#FBF5EF>
23036 <B>axi_priority_rd_port</B>
23037 </TD>
23038 <TD width=15% BGCOLOR=#FBF5EF>
23039 <B>0XF8006224</B>
23040 </TD>
23041 <TD width=10% BGCOLOR=#FBF5EF>
23042 <B>32</B>
23043 </TD>
23044 <TD width=10% BGCOLOR=#FBF5EF>
23045 <B>rw</B>
23046 </TD>
23047 <TD width=15% BGCOLOR=#FBF5EF>
23048 <B>0x00000000</B>
23049 </TD>
23050 <TD width=35% BGCOLOR=#FBF5EF>
23051 <B>--</B>
23052 </TD>
23053 </TR>
23054 </TABLE>
23055 <P>
23056 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23057 <TR valign="top">
23058 <TD width=15% BGCOLOR=#C0FFC0>
23059 <B>Field Name</B>
23060 </TD>
23061 <TD width=15% BGCOLOR=#C0FFC0>
23062 <B>Bits</B>
23063 </TD>
23064 <TD width=10% BGCOLOR=#C0FFC0>
23065 <B>Mask</B>
23066 </TD>
23067 <TD width=10% BGCOLOR=#C0FFC0>
23068 <B>Value</B>
23069 </TD>
23070 <TD width=15% BGCOLOR=#C0FFC0>
23071 <B>Shifted Value</B>
23072 </TD>
23073 <TD width=35% BGCOLOR=#C0FFC0>
23074 <B>Description</B>
23075 </TD>
23076 </TR>
23077 <TR valign="top">
23078 <TD width=15% BGCOLOR=#FBF5EF>
23079 <B>reg_arb_pri_rd_portn</B>
23080 </TD>
23081 <TD width=15% BGCOLOR=#FBF5EF>
23082 <B>9:0</B>
23083 </TD>
23084 <TD width=10% BGCOLOR=#FBF5EF>
23085 <B>3ff</B>
23086 </TD>
23087 <TD width=10% BGCOLOR=#FBF5EF>
23088 <B>3ff</B>
23089 </TD>
23090 <TD width=15% BGCOLOR=#FBF5EF>
23091 <B>3ff</B>
23092 </TD>
23093 <TD width=35% BGCOLOR=#FBF5EF>
23094 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
23095 </TD>
23096 </TR>
23097 <TR valign="top">
23098 <TD width=15% BGCOLOR=#FBF5EF>
23099 <B>reg_arb_disable_aging_rd_portn</B>
23100 </TD>
23101 <TD width=15% BGCOLOR=#FBF5EF>
23102 <B>16:16</B>
23103 </TD>
23104 <TD width=10% BGCOLOR=#FBF5EF>
23105 <B>10000</B>
23106 </TD>
23107 <TD width=10% BGCOLOR=#FBF5EF>
23108 <B>0</B>
23109 </TD>
23110 <TD width=15% BGCOLOR=#FBF5EF>
23111 <B>0</B>
23112 </TD>
23113 <TD width=35% BGCOLOR=#FBF5EF>
23114 <B>Disable aging for this Read Port.</B>
23115 </TD>
23116 </TR>
23117 <TR valign="top">
23118 <TD width=15% BGCOLOR=#FBF5EF>
23119 <B>reg_arb_disable_urgent_rd_portn</B>
23120 </TD>
23121 <TD width=15% BGCOLOR=#FBF5EF>
23122 <B>17:17</B>
23123 </TD>
23124 <TD width=10% BGCOLOR=#FBF5EF>
23125 <B>20000</B>
23126 </TD>
23127 <TD width=10% BGCOLOR=#FBF5EF>
23128 <B>0</B>
23129 </TD>
23130 <TD width=15% BGCOLOR=#FBF5EF>
23131 <B>0</B>
23132 </TD>
23133 <TD width=35% BGCOLOR=#FBF5EF>
23134 <B>Disable urgent for this Read Port.</B>
23135 </TD>
23136 </TR>
23137 <TR valign="top">
23138 <TD width=15% BGCOLOR=#FBF5EF>
23139 <B>reg_arb_dis_page_match_rd_portn</B>
23140 </TD>
23141 <TD width=15% BGCOLOR=#FBF5EF>
23142 <B>18:18</B>
23143 </TD>
23144 <TD width=10% BGCOLOR=#FBF5EF>
23145 <B>40000</B>
23146 </TD>
23147 <TD width=10% BGCOLOR=#FBF5EF>
23148 <B>0</B>
23149 </TD>
23150 <TD width=15% BGCOLOR=#FBF5EF>
23151 <B>0</B>
23152 </TD>
23153 <TD width=35% BGCOLOR=#FBF5EF>
23154 <B>Disable the page match feature.</B>
23155 </TD>
23156 </TR>
23157 <TR valign="top">
23158 <TD width=15% BGCOLOR=#FBF5EF>
23159 <B>reg_arb_set_hpr_rd_portn</B>
23160 </TD>
23161 <TD width=15% BGCOLOR=#FBF5EF>
23162 <B>19:19</B>
23163 </TD>
23164 <TD width=10% BGCOLOR=#FBF5EF>
23165 <B>80000</B>
23166 </TD>
23167 <TD width=10% BGCOLOR=#FBF5EF>
23168 <B>0</B>
23169 </TD>
23170 <TD width=15% BGCOLOR=#FBF5EF>
23171 <B>0</B>
23172 </TD>
23173 <TD width=35% BGCOLOR=#FBF5EF>
23174 <B>Enable reads to be generated as HPR for this Read Port.</B>
23175 </TD>
23176 </TR>
23177 <TR valign="top">
23178 <TD width=15% BGCOLOR=#C0C0C0>
23179 <B>axi_priority_rd_port@0XF8006224</B>
23180 </TD>
23181 <TD width=15% BGCOLOR=#C0C0C0>
23182 <B>31:0</B>
23183 </TD>
23184 <TD width=10% BGCOLOR=#C0C0C0>
23185 <B>f03ff</B>
23186 </TD>
23187 <TD width=10% BGCOLOR=#C0C0C0>
23188 <B></B>
23189 </TD>
23190 <TD width=15% BGCOLOR=#C0C0C0>
23191 <B>3ff</B>
23192 </TD>
23193 <TD width=35% BGCOLOR=#C0C0C0>
23194 <B>AXI Priority control for read port 0.</B>
23195 </TD>
23196 </TR>
23197 </TABLE>
23198 <P>
23199 <H2><a name="lpddr_ctrl0">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl0</a></H2>
23200 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23201 <TR valign="top">
23202 <TD width=15% BGCOLOR=#FFFF00>
23203 <B>Register Name</B>
23204 </TD>
23205 <TD width=15% BGCOLOR=#FFFF00>
23206 <B>Address</B>
23207 </TD>
23208 <TD width=10% BGCOLOR=#FFFF00>
23209 <B>Width</B>
23210 </TD>
23211 <TD width=10% BGCOLOR=#FFFF00>
23212 <B>Type</B>
23213 </TD>
23214 <TD width=15% BGCOLOR=#FFFF00>
23215 <B>Reset Value</B>
23216 </TD>
23217 <TD width=35% BGCOLOR=#FFFF00>
23218 <B>Description</B>
23219 </TD>
23220 </TR>
23221 <TR valign="top">
23222 <TD width=15% BGCOLOR=#FBF5EF>
23223 <B>lpddr_ctrl0</B>
23224 </TD>
23225 <TD width=15% BGCOLOR=#FBF5EF>
23226 <B>0XF80062A8</B>
23227 </TD>
23228 <TD width=10% BGCOLOR=#FBF5EF>
23229 <B>32</B>
23230 </TD>
23231 <TD width=10% BGCOLOR=#FBF5EF>
23232 <B>rw</B>
23233 </TD>
23234 <TD width=15% BGCOLOR=#FBF5EF>
23235 <B>0x00000000</B>
23236 </TD>
23237 <TD width=35% BGCOLOR=#FBF5EF>
23238 <B>--</B>
23239 </TD>
23240 </TR>
23241 </TABLE>
23242 <P>
23243 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23244 <TR valign="top">
23245 <TD width=15% BGCOLOR=#C0FFC0>
23246 <B>Field Name</B>
23247 </TD>
23248 <TD width=15% BGCOLOR=#C0FFC0>
23249 <B>Bits</B>
23250 </TD>
23251 <TD width=10% BGCOLOR=#C0FFC0>
23252 <B>Mask</B>
23253 </TD>
23254 <TD width=10% BGCOLOR=#C0FFC0>
23255 <B>Value</B>
23256 </TD>
23257 <TD width=15% BGCOLOR=#C0FFC0>
23258 <B>Shifted Value</B>
23259 </TD>
23260 <TD width=35% BGCOLOR=#C0FFC0>
23261 <B>Description</B>
23262 </TD>
23263 </TR>
23264 <TR valign="top">
23265 <TD width=15% BGCOLOR=#FBF5EF>
23266 <B>reg_ddrc_lpddr2</B>
23267 </TD>
23268 <TD width=15% BGCOLOR=#FBF5EF>
23269 <B>0:0</B>
23270 </TD>
23271 <TD width=10% BGCOLOR=#FBF5EF>
23272 <B>1</B>
23273 </TD>
23274 <TD width=10% BGCOLOR=#FBF5EF>
23275 <B>0</B>
23276 </TD>
23277 <TD width=15% BGCOLOR=#FBF5EF>
23278 <B>0</B>
23279 </TD>
23280 <TD width=35% BGCOLOR=#FBF5EF>
23281 <B>0: DDR2 or DDR3 in use. 1: LPDDR2 in Use.</B>
23282 </TD>
23283 </TR>
23284 <TR valign="top">
23285 <TD width=15% BGCOLOR=#FBF5EF>
23286 <B>reg_ddrc_derate_enable</B>
23287 </TD>
23288 <TD width=15% BGCOLOR=#FBF5EF>
23289 <B>2:2</B>
23290 </TD>
23291 <TD width=10% BGCOLOR=#FBF5EF>
23292 <B>4</B>
23293 </TD>
23294 <TD width=10% BGCOLOR=#FBF5EF>
23295 <B>0</B>
23296 </TD>
23297 <TD width=15% BGCOLOR=#FBF5EF>
23298 <B>0</B>
23299 </TD>
23300 <TD width=35% BGCOLOR=#FBF5EF>
23301 <B>0: Timing parameter derating is disabled. 1: Timing parameter derating is enabled using MR4 read value. This feature should only be enabled after LPDDR2 initialization is completed</B>
23302 </TD>
23303 </TR>
23304 <TR valign="top">
23305 <TD width=15% BGCOLOR=#FBF5EF>
23306 <B>reg_ddrc_mr4_margin</B>
23307 </TD>
23308 <TD width=15% BGCOLOR=#FBF5EF>
23309 <B>11:4</B>
23310 </TD>
23311 <TD width=10% BGCOLOR=#FBF5EF>
23312 <B>ff0</B>
23313 </TD>
23314 <TD width=10% BGCOLOR=#FBF5EF>
23315 <B>0</B>
23316 </TD>
23317 <TD width=15% BGCOLOR=#FBF5EF>
23318 <B>0</B>
23319 </TD>
23320 <TD width=35% BGCOLOR=#FBF5EF>
23321 <B>UNUSED</B>
23322 </TD>
23323 </TR>
23324 <TR valign="top">
23325 <TD width=15% BGCOLOR=#C0C0C0>
23326 <B>lpddr_ctrl0@0XF80062A8</B>
23327 </TD>
23328 <TD width=15% BGCOLOR=#C0C0C0>
23329 <B>31:0</B>
23330 </TD>
23331 <TD width=10% BGCOLOR=#C0C0C0>
23332 <B>ff5</B>
23333 </TD>
23334 <TD width=10% BGCOLOR=#C0C0C0>
23335 <B></B>
23336 </TD>
23337 <TD width=15% BGCOLOR=#C0C0C0>
23338 <B>0</B>
23339 </TD>
23340 <TD width=35% BGCOLOR=#C0C0C0>
23341 <B>LPDDR2 Control 0</B>
23342 </TD>
23343 </TR>
23344 </TABLE>
23345 <P>
23346 <H2><a name="lpddr_ctrl1">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl1</a></H2>
23347 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23348 <TR valign="top">
23349 <TD width=15% BGCOLOR=#FFFF00>
23350 <B>Register Name</B>
23351 </TD>
23352 <TD width=15% BGCOLOR=#FFFF00>
23353 <B>Address</B>
23354 </TD>
23355 <TD width=10% BGCOLOR=#FFFF00>
23356 <B>Width</B>
23357 </TD>
23358 <TD width=10% BGCOLOR=#FFFF00>
23359 <B>Type</B>
23360 </TD>
23361 <TD width=15% BGCOLOR=#FFFF00>
23362 <B>Reset Value</B>
23363 </TD>
23364 <TD width=35% BGCOLOR=#FFFF00>
23365 <B>Description</B>
23366 </TD>
23367 </TR>
23368 <TR valign="top">
23369 <TD width=15% BGCOLOR=#FBF5EF>
23370 <B>lpddr_ctrl1</B>
23371 </TD>
23372 <TD width=15% BGCOLOR=#FBF5EF>
23373 <B>0XF80062AC</B>
23374 </TD>
23375 <TD width=10% BGCOLOR=#FBF5EF>
23376 <B>32</B>
23377 </TD>
23378 <TD width=10% BGCOLOR=#FBF5EF>
23379 <B>rw</B>
23380 </TD>
23381 <TD width=15% BGCOLOR=#FBF5EF>
23382 <B>0x00000000</B>
23383 </TD>
23384 <TD width=35% BGCOLOR=#FBF5EF>
23385 <B>--</B>
23386 </TD>
23387 </TR>
23388 </TABLE>
23389 <P>
23390 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23391 <TR valign="top">
23392 <TD width=15% BGCOLOR=#C0FFC0>
23393 <B>Field Name</B>
23394 </TD>
23395 <TD width=15% BGCOLOR=#C0FFC0>
23396 <B>Bits</B>
23397 </TD>
23398 <TD width=10% BGCOLOR=#C0FFC0>
23399 <B>Mask</B>
23400 </TD>
23401 <TD width=10% BGCOLOR=#C0FFC0>
23402 <B>Value</B>
23403 </TD>
23404 <TD width=15% BGCOLOR=#C0FFC0>
23405 <B>Shifted Value</B>
23406 </TD>
23407 <TD width=35% BGCOLOR=#C0FFC0>
23408 <B>Description</B>
23409 </TD>
23410 </TR>
23411 <TR valign="top">
23412 <TD width=15% BGCOLOR=#FBF5EF>
23413 <B>reg_ddrc_mr4_read_interval</B>
23414 </TD>
23415 <TD width=15% BGCOLOR=#FBF5EF>
23416 <B>31:0</B>
23417 </TD>
23418 <TD width=10% BGCOLOR=#FBF5EF>
23419 <B>ffffffff</B>
23420 </TD>
23421 <TD width=10% BGCOLOR=#FBF5EF>
23422 <B>0</B>
23423 </TD>
23424 <TD width=15% BGCOLOR=#FBF5EF>
23425 <B>0</B>
23426 </TD>
23427 <TD width=35% BGCOLOR=#FBF5EF>
23428 <B>Interval between two MR4 reads, USED to derate the timing parameters.</B>
23429 </TD>
23430 </TR>
23431 <TR valign="top">
23432 <TD width=15% BGCOLOR=#C0C0C0>
23433 <B>lpddr_ctrl1@0XF80062AC</B>
23434 </TD>
23435 <TD width=15% BGCOLOR=#C0C0C0>
23436 <B>31:0</B>
23437 </TD>
23438 <TD width=10% BGCOLOR=#C0C0C0>
23439 <B>ffffffff</B>
23440 </TD>
23441 <TD width=10% BGCOLOR=#C0C0C0>
23442 <B></B>
23443 </TD>
23444 <TD width=15% BGCOLOR=#C0C0C0>
23445 <B>0</B>
23446 </TD>
23447 <TD width=35% BGCOLOR=#C0C0C0>
23448 <B>LPDDR2 Control 1</B>
23449 </TD>
23450 </TR>
23451 </TABLE>
23452 <P>
23453 <H2><a name="lpddr_ctrl2">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl2</a></H2>
23454 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23455 <TR valign="top">
23456 <TD width=15% BGCOLOR=#FFFF00>
23457 <B>Register Name</B>
23458 </TD>
23459 <TD width=15% BGCOLOR=#FFFF00>
23460 <B>Address</B>
23461 </TD>
23462 <TD width=10% BGCOLOR=#FFFF00>
23463 <B>Width</B>
23464 </TD>
23465 <TD width=10% BGCOLOR=#FFFF00>
23466 <B>Type</B>
23467 </TD>
23468 <TD width=15% BGCOLOR=#FFFF00>
23469 <B>Reset Value</B>
23470 </TD>
23471 <TD width=35% BGCOLOR=#FFFF00>
23472 <B>Description</B>
23473 </TD>
23474 </TR>
23475 <TR valign="top">
23476 <TD width=15% BGCOLOR=#FBF5EF>
23477 <B>lpddr_ctrl2</B>
23478 </TD>
23479 <TD width=15% BGCOLOR=#FBF5EF>
23480 <B>0XF80062B0</B>
23481 </TD>
23482 <TD width=10% BGCOLOR=#FBF5EF>
23483 <B>32</B>
23484 </TD>
23485 <TD width=10% BGCOLOR=#FBF5EF>
23486 <B>rw</B>
23487 </TD>
23488 <TD width=15% BGCOLOR=#FBF5EF>
23489 <B>0x00000000</B>
23490 </TD>
23491 <TD width=35% BGCOLOR=#FBF5EF>
23492 <B>--</B>
23493 </TD>
23494 </TR>
23495 </TABLE>
23496 <P>
23497 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23498 <TR valign="top">
23499 <TD width=15% BGCOLOR=#C0FFC0>
23500 <B>Field Name</B>
23501 </TD>
23502 <TD width=15% BGCOLOR=#C0FFC0>
23503 <B>Bits</B>
23504 </TD>
23505 <TD width=10% BGCOLOR=#C0FFC0>
23506 <B>Mask</B>
23507 </TD>
23508 <TD width=10% BGCOLOR=#C0FFC0>
23509 <B>Value</B>
23510 </TD>
23511 <TD width=15% BGCOLOR=#C0FFC0>
23512 <B>Shifted Value</B>
23513 </TD>
23514 <TD width=35% BGCOLOR=#C0FFC0>
23515 <B>Description</B>
23516 </TD>
23517 </TR>
23518 <TR valign="top">
23519 <TD width=15% BGCOLOR=#FBF5EF>
23520 <B>reg_ddrc_min_stable_clock_x1</B>
23521 </TD>
23522 <TD width=15% BGCOLOR=#FBF5EF>
23523 <B>3:0</B>
23524 </TD>
23525 <TD width=10% BGCOLOR=#FBF5EF>
23526 <B>f</B>
23527 </TD>
23528 <TD width=10% BGCOLOR=#FBF5EF>
23529 <B>5</B>
23530 </TD>
23531 <TD width=15% BGCOLOR=#FBF5EF>
23532 <B>5</B>
23533 </TD>
23534 <TD width=35% BGCOLOR=#FBF5EF>
23535 <B>Time to wait after the first CKE high, tINIT2. Units: 1 clock cycle. LPDDR2 typically requires 5 x tCK delay.</B>
23536 </TD>
23537 </TR>
23538 <TR valign="top">
23539 <TD width=15% BGCOLOR=#FBF5EF>
23540 <B>reg_ddrc_idle_after_reset_x32</B>
23541 </TD>
23542 <TD width=15% BGCOLOR=#FBF5EF>
23543 <B>11:4</B>
23544 </TD>
23545 <TD width=10% BGCOLOR=#FBF5EF>
23546 <B>ff0</B>
23547 </TD>
23548 <TD width=10% BGCOLOR=#FBF5EF>
23549 <B>12</B>
23550 </TD>
23551 <TD width=15% BGCOLOR=#FBF5EF>
23552 <B>120</B>
23553 </TD>
23554 <TD width=35% BGCOLOR=#FBF5EF>
23555 <B>Idle time after the reset command, tINIT4. Units: 32 clock cycles.</B>
23556 </TD>
23557 </TR>
23558 <TR valign="top">
23559 <TD width=15% BGCOLOR=#FBF5EF>
23560 <B>reg_ddrc_t_mrw</B>
23561 </TD>
23562 <TD width=15% BGCOLOR=#FBF5EF>
23563 <B>21:12</B>
23564 </TD>
23565 <TD width=10% BGCOLOR=#FBF5EF>
23566 <B>3ff000</B>
23567 </TD>
23568 <TD width=10% BGCOLOR=#FBF5EF>
23569 <B>5</B>
23570 </TD>
23571 <TD width=15% BGCOLOR=#FBF5EF>
23572 <B>5000</B>
23573 </TD>
23574 <TD width=35% BGCOLOR=#FBF5EF>
23575 <B>Time to wait during load mode register writes. Present only in designs configured to support LPDDR2. LPDDR2 typically requires value of 5.</B>
23576 </TD>
23577 </TR>
23578 <TR valign="top">
23579 <TD width=15% BGCOLOR=#C0C0C0>
23580 <B>lpddr_ctrl2@0XF80062B0</B>
23581 </TD>
23582 <TD width=15% BGCOLOR=#C0C0C0>
23583 <B>31:0</B>
23584 </TD>
23585 <TD width=10% BGCOLOR=#C0C0C0>
23586 <B>3fffff</B>
23587 </TD>
23588 <TD width=10% BGCOLOR=#C0C0C0>
23589 <B></B>
23590 </TD>
23591 <TD width=15% BGCOLOR=#C0C0C0>
23592 <B>5125</B>
23593 </TD>
23594 <TD width=35% BGCOLOR=#C0C0C0>
23595 <B>LPDDR2 Control 2</B>
23596 </TD>
23597 </TR>
23598 </TABLE>
23599 <P>
23600 <H2><a name="lpddr_ctrl3">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl3</a></H2>
23601 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23602 <TR valign="top">
23603 <TD width=15% BGCOLOR=#FFFF00>
23604 <B>Register Name</B>
23605 </TD>
23606 <TD width=15% BGCOLOR=#FFFF00>
23607 <B>Address</B>
23608 </TD>
23609 <TD width=10% BGCOLOR=#FFFF00>
23610 <B>Width</B>
23611 </TD>
23612 <TD width=10% BGCOLOR=#FFFF00>
23613 <B>Type</B>
23614 </TD>
23615 <TD width=15% BGCOLOR=#FFFF00>
23616 <B>Reset Value</B>
23617 </TD>
23618 <TD width=35% BGCOLOR=#FFFF00>
23619 <B>Description</B>
23620 </TD>
23621 </TR>
23622 <TR valign="top">
23623 <TD width=15% BGCOLOR=#FBF5EF>
23624 <B>lpddr_ctrl3</B>
23625 </TD>
23626 <TD width=15% BGCOLOR=#FBF5EF>
23627 <B>0XF80062B4</B>
23628 </TD>
23629 <TD width=10% BGCOLOR=#FBF5EF>
23630 <B>32</B>
23631 </TD>
23632 <TD width=10% BGCOLOR=#FBF5EF>
23633 <B>rw</B>
23634 </TD>
23635 <TD width=15% BGCOLOR=#FBF5EF>
23636 <B>0x00000000</B>
23637 </TD>
23638 <TD width=35% BGCOLOR=#FBF5EF>
23639 <B>--</B>
23640 </TD>
23641 </TR>
23642 </TABLE>
23643 <P>
23644 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23645 <TR valign="top">
23646 <TD width=15% BGCOLOR=#C0FFC0>
23647 <B>Field Name</B>
23648 </TD>
23649 <TD width=15% BGCOLOR=#C0FFC0>
23650 <B>Bits</B>
23651 </TD>
23652 <TD width=10% BGCOLOR=#C0FFC0>
23653 <B>Mask</B>
23654 </TD>
23655 <TD width=10% BGCOLOR=#C0FFC0>
23656 <B>Value</B>
23657 </TD>
23658 <TD width=15% BGCOLOR=#C0FFC0>
23659 <B>Shifted Value</B>
23660 </TD>
23661 <TD width=35% BGCOLOR=#C0FFC0>
23662 <B>Description</B>
23663 </TD>
23664 </TR>
23665 <TR valign="top">
23666 <TD width=15% BGCOLOR=#FBF5EF>
23667 <B>reg_ddrc_max_auto_init_x1024</B>
23668 </TD>
23669 <TD width=15% BGCOLOR=#FBF5EF>
23670 <B>7:0</B>
23671 </TD>
23672 <TD width=10% BGCOLOR=#FBF5EF>
23673 <B>ff</B>
23674 </TD>
23675 <TD width=10% BGCOLOR=#FBF5EF>
23676 <B>a8</B>
23677 </TD>
23678 <TD width=15% BGCOLOR=#FBF5EF>
23679 <B>a8</B>
23680 </TD>
23681 <TD width=35% BGCOLOR=#FBF5EF>
23682 <B>Maximum duration of the auto initialization, tINIT5. Units: 1024 clock cycles. LPDDR2 typically requires 10 us.</B>
23683 </TD>
23684 </TR>
23685 <TR valign="top">
23686 <TD width=15% BGCOLOR=#FBF5EF>
23687 <B>reg_ddrc_dev_zqinit_x32</B>
23688 </TD>
23689 <TD width=15% BGCOLOR=#FBF5EF>
23690 <B>17:8</B>
23691 </TD>
23692 <TD width=10% BGCOLOR=#FBF5EF>
23693 <B>3ff00</B>
23694 </TD>
23695 <TD width=10% BGCOLOR=#FBF5EF>
23696 <B>12</B>
23697 </TD>
23698 <TD width=15% BGCOLOR=#FBF5EF>
23699 <B>1200</B>
23700 </TD>
23701 <TD width=35% BGCOLOR=#FBF5EF>
23702 <B>ZQ initial calibration, tZQINIT. Units: 32 clock cycles. LPDDR2 typically requires 1 us.</B>
23703 </TD>
23704 </TR>
23705 <TR valign="top">
23706 <TD width=15% BGCOLOR=#C0C0C0>
23707 <B>lpddr_ctrl3@0XF80062B4</B>
23708 </TD>
23709 <TD width=15% BGCOLOR=#C0C0C0>
23710 <B>31:0</B>
23711 </TD>
23712 <TD width=10% BGCOLOR=#C0C0C0>
23713 <B>3ffff</B>
23714 </TD>
23715 <TD width=10% BGCOLOR=#C0C0C0>
23716 <B></B>
23717 </TD>
23718 <TD width=15% BGCOLOR=#C0C0C0>
23719 <B>12a8</B>
23720 </TD>
23721 <TD width=35% BGCOLOR=#C0C0C0>
23722 <B>LPDDR2 Control 3</B>
23723 </TD>
23724 </TR>
23725 </TABLE>
23726 <P>
23727 <H1>POLL ON DCI STATUS</H1>
23728 <H2><a name="DDRIOB_DCI_STATUS">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_STATUS</a></H2>
23729 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23730 <TR valign="top">
23731 <TD width=15% BGCOLOR=#FFFF00>
23732 <B>Register Name</B>
23733 </TD>
23734 <TD width=15% BGCOLOR=#FFFF00>
23735 <B>Address</B>
23736 </TD>
23737 <TD width=10% BGCOLOR=#FFFF00>
23738 <B>Width</B>
23739 </TD>
23740 <TD width=10% BGCOLOR=#FFFF00>
23741 <B>Type</B>
23742 </TD>
23743 <TD width=15% BGCOLOR=#FFFF00>
23744 <B>Reset Value</B>
23745 </TD>
23746 <TD width=35% BGCOLOR=#FFFF00>
23747 <B>Description</B>
23748 </TD>
23749 </TR>
23750 <TR valign="top">
23751 <TD width=15% BGCOLOR=#FBF5EF>
23752 <B>DDRIOB_DCI_STATUS</B>
23753 </TD>
23754 <TD width=15% BGCOLOR=#FBF5EF>
23755 <B>0XF8000B74</B>
23756 </TD>
23757 <TD width=10% BGCOLOR=#FBF5EF>
23758 <B>32</B>
23759 </TD>
23760 <TD width=10% BGCOLOR=#FBF5EF>
23761 <B>rw</B>
23762 </TD>
23763 <TD width=15% BGCOLOR=#FBF5EF>
23764 <B>0x00000000</B>
23765 </TD>
23766 <TD width=35% BGCOLOR=#FBF5EF>
23767 <B>--</B>
23768 </TD>
23769 </TR>
23770 </TABLE>
23771 <P>
23772 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23773 <TR valign="top">
23774 <TD width=15% BGCOLOR=#C0FFC0>
23775 <B>Field Name</B>
23776 </TD>
23777 <TD width=15% BGCOLOR=#C0FFC0>
23778 <B>Bits</B>
23779 </TD>
23780 <TD width=10% BGCOLOR=#C0FFC0>
23781 <B>Mask</B>
23782 </TD>
23783 <TD width=10% BGCOLOR=#C0FFC0>
23784 <B>Value</B>
23785 </TD>
23786 <TD width=15% BGCOLOR=#C0FFC0>
23787 <B>Shifted Value</B>
23788 </TD>
23789 <TD width=35% BGCOLOR=#C0FFC0>
23790 <B>Description</B>
23791 </TD>
23792 </TR>
23793 <TR valign="top">
23794 <TD width=15% BGCOLOR=#FBF5EF>
23795 <B>DONE</B>
23796 </TD>
23797 <TD width=15% BGCOLOR=#FBF5EF>
23798 <B>13:13</B>
23799 </TD>
23800 <TD width=10% BGCOLOR=#FBF5EF>
23801 <B>2000</B>
23802 </TD>
23803 <TD width=10% BGCOLOR=#FBF5EF>
23804 <B>1</B>
23805 </TD>
23806 <TD width=15% BGCOLOR=#FBF5EF>
23807 <B>2000</B>
23808 </TD>
23809 <TD width=35% BGCOLOR=#FBF5EF>
23810 <B>DCI done signal</B>
23811 </TD>
23812 </TR>
23813 <TR valign="top">
23814 <TD width=15% BGCOLOR=#C0C0C0>
23815 <B>DDRIOB_DCI_STATUS@0XF8000B74</B>
23816 </TD>
23817 <TD width=15% BGCOLOR=#C0C0C0>
23818 <B>31:0</B>
23819 </TD>
23820 <TD width=10% BGCOLOR=#C0C0C0>
23821 <B>2000</B>
23822 </TD>
23823 <TD width=10% BGCOLOR=#C0C0C0>
23824 <B></B>
23825 </TD>
23826 <TD width=15% BGCOLOR=#C0C0C0>
23827 <B>2000</B>
23828 </TD>
23829 <TD width=35% BGCOLOR=#C0C0C0>
23830 <B>tobe</B>
23831 </TD>
23832 </TR>
23833 </TABLE>
23834 <P>
23835 <H1>UNLOCK DDR</H1>
23836 <H2><a name="ddrc_ctrl">Register (<A href=#mod___slcr> slcr </A>)ddrc_ctrl</a></H2>
23837 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23838 <TR valign="top">
23839 <TD width=15% BGCOLOR=#FFFF00>
23840 <B>Register Name</B>
23841 </TD>
23842 <TD width=15% BGCOLOR=#FFFF00>
23843 <B>Address</B>
23844 </TD>
23845 <TD width=10% BGCOLOR=#FFFF00>
23846 <B>Width</B>
23847 </TD>
23848 <TD width=10% BGCOLOR=#FFFF00>
23849 <B>Type</B>
23850 </TD>
23851 <TD width=15% BGCOLOR=#FFFF00>
23852 <B>Reset Value</B>
23853 </TD>
23854 <TD width=35% BGCOLOR=#FFFF00>
23855 <B>Description</B>
23856 </TD>
23857 </TR>
23858 <TR valign="top">
23859 <TD width=15% BGCOLOR=#FBF5EF>
23860 <B>ddrc_ctrl</B>
23861 </TD>
23862 <TD width=15% BGCOLOR=#FBF5EF>
23863 <B>0XF8006000</B>
23864 </TD>
23865 <TD width=10% BGCOLOR=#FBF5EF>
23866 <B>32</B>
23867 </TD>
23868 <TD width=10% BGCOLOR=#FBF5EF>
23869 <B>rw</B>
23870 </TD>
23871 <TD width=15% BGCOLOR=#FBF5EF>
23872 <B>0x00000000</B>
23873 </TD>
23874 <TD width=35% BGCOLOR=#FBF5EF>
23875 <B>--</B>
23876 </TD>
23877 </TR>
23878 </TABLE>
23879 <P>
23880 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
23881 <TR valign="top">
23882 <TD width=15% BGCOLOR=#C0FFC0>
23883 <B>Field Name</B>
23884 </TD>
23885 <TD width=15% BGCOLOR=#C0FFC0>
23886 <B>Bits</B>
23887 </TD>
23888 <TD width=10% BGCOLOR=#C0FFC0>
23889 <B>Mask</B>
23890 </TD>
23891 <TD width=10% BGCOLOR=#C0FFC0>
23892 <B>Value</B>
23893 </TD>
23894 <TD width=15% BGCOLOR=#C0FFC0>
23895 <B>Shifted Value</B>
23896 </TD>
23897 <TD width=35% BGCOLOR=#C0FFC0>
23898 <B>Description</B>
23899 </TD>
23900 </TR>
23901 <TR valign="top">
23902 <TD width=15% BGCOLOR=#FBF5EF>
23903 <B>reg_ddrc_soft_rstb</B>
23904 </TD>
23905 <TD width=15% BGCOLOR=#FBF5EF>
23906 <B>0:0</B>
23907 </TD>
23908 <TD width=10% BGCOLOR=#FBF5EF>
23909 <B>1</B>
23910 </TD>
23911 <TD width=10% BGCOLOR=#FBF5EF>
23912 <B>1</B>
23913 </TD>
23914 <TD width=15% BGCOLOR=#FBF5EF>
23915 <B>1</B>
23916 </TD>
23917 <TD width=35% BGCOLOR=#FBF5EF>
23918 <B>Active low soft reset. Update during normal operation. 0: Resets the controller 1: Takes the controller out of reset. Dynamic Bit Field. Note: Software changes DRAM controller register values only when the controller is in the reset state, except for bit fields that can be dymanically updated.</B>
23919 </TD>
23920 </TR>
23921 <TR valign="top">
23922 <TD width=15% BGCOLOR=#FBF5EF>
23923 <B>reg_ddrc_powerdown_en</B>
23924 </TD>
23925 <TD width=15% BGCOLOR=#FBF5EF>
23926 <B>1:1</B>
23927 </TD>
23928 <TD width=10% BGCOLOR=#FBF5EF>
23929 <B>2</B>
23930 </TD>
23931 <TD width=10% BGCOLOR=#FBF5EF>
23932 <B>0</B>
23933 </TD>
23934 <TD width=15% BGCOLOR=#FBF5EF>
23935 <B>0</B>
23936 </TD>
23937 <TD width=35% BGCOLOR=#FBF5EF>
23938 <B>Controller power down control. Update during normal operation. Enable the controller to powerdown after it becomes idle. Dynamic Bit Field. 0: disable 1: enable</B>
23939 </TD>
23940 </TR>
23941 <TR valign="top">
23942 <TD width=15% BGCOLOR=#FBF5EF>
23943 <B>reg_ddrc_data_bus_width</B>
23944 </TD>
23945 <TD width=15% BGCOLOR=#FBF5EF>
23946 <B>3:2</B>
23947 </TD>
23948 <TD width=10% BGCOLOR=#FBF5EF>
23949 <B>c</B>
23950 </TD>
23951 <TD width=10% BGCOLOR=#FBF5EF>
23952 <B>0</B>
23953 </TD>
23954 <TD width=15% BGCOLOR=#FBF5EF>
23955 <B>0</B>
23956 </TD>
23957 <TD width=35% BGCOLOR=#FBF5EF>
23958 <B>DDR bus width control 00: 32-bit 01: 16-bit 1x: reserved</B>
23959 </TD>
23960 </TR>
23961 <TR valign="top">
23962 <TD width=15% BGCOLOR=#FBF5EF>
23963 <B>reg_ddrc_burst8_refresh</B>
23964 </TD>
23965 <TD width=15% BGCOLOR=#FBF5EF>
23966 <B>6:4</B>
23967 </TD>
23968 <TD width=10% BGCOLOR=#FBF5EF>
23969 <B>70</B>
23970 </TD>
23971 <TD width=10% BGCOLOR=#FBF5EF>
23972 <B>0</B>
23973 </TD>
23974 <TD width=15% BGCOLOR=#FBF5EF>
23975 <B>0</B>
23976 </TD>
23977 <TD width=35% BGCOLOR=#FBF5EF>
23978 <B>Refresh timeout. Programmed value plus one will be the number of refresh timeouts that will be allowed to accumulate before traffic is blocked and the refreshes are forced to execute. Closing pages to perform a refresh is a one-time penalty that must be paid for each group of refreshes; therefore, performing refreshes in a burst reduces the per-refresh penalty of these page closings. Higher numbers for burst_of_N_refresh slightly increases utilization; lower numbers decreases the worst-case latency associated with refreshes. 0: single refresh 1: burst-of-2 ... 7: burst-of-8 refresh</B>
23979 </TD>
23980 </TR>
23981 <TR valign="top">
23982 <TD width=15% BGCOLOR=#FBF5EF>
23983 <B>reg_ddrc_rdwr_idle_gap</B>
23984 </TD>
23985 <TD width=15% BGCOLOR=#FBF5EF>
23986 <B>13:7</B>
23987 </TD>
23988 <TD width=10% BGCOLOR=#FBF5EF>
23989 <B>3f80</B>
23990 </TD>
23991 <TD width=10% BGCOLOR=#FBF5EF>
23992 <B>1</B>
23993 </TD>
23994 <TD width=15% BGCOLOR=#FBF5EF>
23995 <B>80</B>
23996 </TD>
23997 <TD width=35% BGCOLOR=#FBF5EF>
23998 <B>When the preferred transaction store is empty for this many clock cycles, switch to the alternate transaction store if it is non-empty. The read transaction store (both high and low priority) is the default preferred transaction store and the write transaction store is the alternate store. When 'Prefer write over read' is set this is reversed.</B>
23999 </TD>
24000 </TR>
24001 <TR valign="top">
24002 <TD width=15% BGCOLOR=#FBF5EF>
24003 <B>reg_ddrc_dis_rd_bypass</B>
24004 </TD>
24005 <TD width=15% BGCOLOR=#FBF5EF>
24006 <B>14:14</B>
24007 </TD>
24008 <TD width=10% BGCOLOR=#FBF5EF>
24009 <B>4000</B>
24010 </TD>
24011 <TD width=10% BGCOLOR=#FBF5EF>
24012 <B>0</B>
24013 </TD>
24014 <TD width=15% BGCOLOR=#FBF5EF>
24015 <B>0</B>
24016 </TD>
24017 <TD width=35% BGCOLOR=#FBF5EF>
24018 <B>Only present in designs supporting read bypass. For Debug only. 0: Do not disable bypass path for high priority read page hits. 1: disable bypass path for high priority read page hits.</B>
24019 </TD>
24020 </TR>
24021 <TR valign="top">
24022 <TD width=15% BGCOLOR=#FBF5EF>
24023 <B>reg_ddrc_dis_act_bypass</B>
24024 </TD>
24025 <TD width=15% BGCOLOR=#FBF5EF>
24026 <B>15:15</B>
24027 </TD>
24028 <TD width=10% BGCOLOR=#FBF5EF>
24029 <B>8000</B>
24030 </TD>
24031 <TD width=10% BGCOLOR=#FBF5EF>
24032 <B>0</B>
24033 </TD>
24034 <TD width=15% BGCOLOR=#FBF5EF>
24035 <B>0</B>
24036 </TD>
24037 <TD width=35% BGCOLOR=#FBF5EF>
24038 <B>Only present in designs supporting activate bypass. For Debug only. 0: Do not disable bypass path for high priority read activates. 1: disable bypass path for high priority read activates.</B>
24039 </TD>
24040 </TR>
24041 <TR valign="top">
24042 <TD width=15% BGCOLOR=#FBF5EF>
24043 <B>reg_ddrc_dis_auto_refresh</B>
24044 </TD>
24045 <TD width=15% BGCOLOR=#FBF5EF>
24046 <B>16:16</B>
24047 </TD>
24048 <TD width=10% BGCOLOR=#FBF5EF>
24049 <B>10000</B>
24050 </TD>
24051 <TD width=10% BGCOLOR=#FBF5EF>
24052 <B>0</B>
24053 </TD>
24054 <TD width=15% BGCOLOR=#FBF5EF>
24055 <B>0</B>
24056 </TD>
24057 <TD width=35% BGCOLOR=#FBF5EF>
24058 <B>Disable auto-refresh. 0: do not disable auto-refresh. 1: disable auto-refresh. Dynamic Bit Field. Note: When this transitions from 0 to 1, any pending refreshes will be immediately scheduled by the controller.</B>
24059 </TD>
24060 </TR>
24061 <TR valign="top">
24062 <TD width=15% BGCOLOR=#C0C0C0>
24063 <B>ddrc_ctrl@0XF8006000</B>
24064 </TD>
24065 <TD width=15% BGCOLOR=#C0C0C0>
24066 <B>31:0</B>
24067 </TD>
24068 <TD width=10% BGCOLOR=#C0C0C0>
24069 <B>1ffff</B>
24070 </TD>
24071 <TD width=10% BGCOLOR=#C0C0C0>
24072 <B></B>
24073 </TD>
24074 <TD width=15% BGCOLOR=#C0C0C0>
24075 <B>81</B>
24076 </TD>
24077 <TD width=35% BGCOLOR=#C0C0C0>
24078 <B>DDRC Control</B>
24079 </TD>
24080 </TR>
24081 </TABLE>
24082 <P>
24083 <H1>CHECK DDR STATUS</H1>
24084 <H2><a name="mode_sts_reg">Register (<A href=#mod___slcr> slcr </A>)mode_sts_reg</a></H2>
24085 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
24086 <TR valign="top">
24087 <TD width=15% BGCOLOR=#FFFF00>
24088 <B>Register Name</B>
24089 </TD>
24090 <TD width=15% BGCOLOR=#FFFF00>
24091 <B>Address</B>
24092 </TD>
24093 <TD width=10% BGCOLOR=#FFFF00>
24094 <B>Width</B>
24095 </TD>
24096 <TD width=10% BGCOLOR=#FFFF00>
24097 <B>Type</B>
24098 </TD>
24099 <TD width=15% BGCOLOR=#FFFF00>
24100 <B>Reset Value</B>
24101 </TD>
24102 <TD width=35% BGCOLOR=#FFFF00>
24103 <B>Description</B>
24104 </TD>
24105 </TR>
24106 <TR valign="top">
24107 <TD width=15% BGCOLOR=#FBF5EF>
24108 <B>mode_sts_reg</B>
24109 </TD>
24110 <TD width=15% BGCOLOR=#FBF5EF>
24111 <B>0XF8006054</B>
24112 </TD>
24113 <TD width=10% BGCOLOR=#FBF5EF>
24114 <B>32</B>
24115 </TD>
24116 <TD width=10% BGCOLOR=#FBF5EF>
24117 <B>rw</B>
24118 </TD>
24119 <TD width=15% BGCOLOR=#FBF5EF>
24120 <B>0x00000000</B>
24121 </TD>
24122 <TD width=35% BGCOLOR=#FBF5EF>
24123 <B>--</B>
24124 </TD>
24125 </TR>
24126 </TABLE>
24127 <P>
24128 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
24129 <TR valign="top">
24130 <TD width=15% BGCOLOR=#C0FFC0>
24131 <B>Field Name</B>
24132 </TD>
24133 <TD width=15% BGCOLOR=#C0FFC0>
24134 <B>Bits</B>
24135 </TD>
24136 <TD width=10% BGCOLOR=#C0FFC0>
24137 <B>Mask</B>
24138 </TD>
24139 <TD width=10% BGCOLOR=#C0FFC0>
24140 <B>Value</B>
24141 </TD>
24142 <TD width=15% BGCOLOR=#C0FFC0>
24143 <B>Shifted Value</B>
24144 </TD>
24145 <TD width=35% BGCOLOR=#C0FFC0>
24146 <B>Description</B>
24147 </TD>
24148 </TR>
24149 <TR valign="top">
24150 <TD width=15% BGCOLOR=#FBF5EF>
24151 <B>ddrc_reg_operating_mode</B>
24152 </TD>
24153 <TD width=15% BGCOLOR=#FBF5EF>
24154 <B>2:0</B>
24155 </TD>
24156 <TD width=10% BGCOLOR=#FBF5EF>
24157 <B>7</B>
24158 </TD>
24159 <TD width=10% BGCOLOR=#FBF5EF>
24160 <B>1</B>
24161 </TD>
24162 <TD width=15% BGCOLOR=#FBF5EF>
24163 <B>1</B>
24164 </TD>
24165 <TD width=35% BGCOLOR=#FBF5EF>
24166 <B>Gives the status of the controller. 0: DDRC Init 1: Normal operation 2: Powerdown mode 3: Self-refresh mode 4 and above: deep power down mode (LPDDR2 only)</B>
24167 </TD>
24168 </TR>
24169 <TR valign="top">
24170 <TD width=15% BGCOLOR=#C0C0C0>
24171 <B>mode_sts_reg@0XF8006054</B>
24172 </TD>
24173 <TD width=15% BGCOLOR=#C0C0C0>
24174 <B>31:0</B>
24175 </TD>
24176 <TD width=10% BGCOLOR=#C0C0C0>
24177 <B>7</B>
24178 </TD>
24179 <TD width=10% BGCOLOR=#C0C0C0>
24180 <B></B>
24181 </TD>
24182 <TD width=15% BGCOLOR=#C0C0C0>
24183 <B>1</B>
24184 </TD>
24185 <TD width=35% BGCOLOR=#C0C0C0>
24186 <B>tobe</B>
24187 </TD>
24188 </TR>
24189 </TABLE>
24190 <P>
24191 </TABLE>
24192 <P>
24193 <H2><a name="ps7_mio_init_data_3_0">ps7_mio_init_data_3_0</a></H2>
24194 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
24195 <TR valign="top">
24196 <TD width=15% BGCOLOR=#FFC0FF>
24197 <B>Register Name</B>
24198 </TD>
24199 <TD width=15% BGCOLOR=#FFC0FF>
24200 <B>Address</B>
24201 </TD>
24202 <TD width=10% BGCOLOR=#FFC0FF>
24203 <B>Width</B>
24204 </TD>
24205 <TD width=10% BGCOLOR=#FFC0FF>
24206 <B>Type</B>
24207 </TD>
24208 <TD width=15% BGCOLOR=#FFC0FF>
24209 <B>Reset Value</B>
24210 </TD>
24211 <TD width=35% BGCOLOR=#FFC0FF>
24212 <B>Description</B>
24213 </TD>
24214 </TR>
24215 <TR valign="top">
24216 <TD width=15% BGCOLOR=#FBF5EF>
24217 <A href="#SLCR_UNLOCK">
24218 SLCR_UNLOCK
24219 </A>
24220 </TD>
24221 <TD width=15% BGCOLOR=#FBF5EF>
24222 <B>0XF8000008</B>
24223 </TD>
24224 <TD width=10% BGCOLOR=#FBF5EF>
24225 <B>32</B>
24226 </TD>
24227 <TD width=10% BGCOLOR=#FBF5EF>
24228 <B>WO</B>
24229 </TD>
24230 <TD width=15% BGCOLOR=#FBF5EF>
24231 <B>0x000000</B>
24232 </TD>
24233 <TD width=35% BGCOLOR=#FBF5EF>
24234 <B>SLCR Write Protection Unlock</B>
24235 </TD>
24236 </TR>
24237 <TR valign="top">
24238 <TD width=15% BGCOLOR=#FBF5EF>
24239 <A href="#GPIOB_CTRL">
24240 GPIOB_CTRL
24241 </A>
24242 </TD>
24243 <TD width=15% BGCOLOR=#FBF5EF>
24244 <B>0XF8000B00</B>
24245 </TD>
24246 <TD width=10% BGCOLOR=#FBF5EF>
24247 <B>32</B>
24248 </TD>
24249 <TD width=10% BGCOLOR=#FBF5EF>
24250 <B>RW</B>
24251 </TD>
24252 <TD width=15% BGCOLOR=#FBF5EF>
24253 <B>0x000000</B>
24254 </TD>
24255 <TD width=35% BGCOLOR=#FBF5EF>
24256 <B>PS IO Buffer Control</B>
24257 </TD>
24258 </TR>
24259 <TR valign="top">
24260 <TD width=15% BGCOLOR=#FBF5EF>
24261 <A href="#DDRIOB_ADDR0">
24262 DDRIOB_ADDR0
24263 </A>
24264 </TD>
24265 <TD width=15% BGCOLOR=#FBF5EF>
24266 <B>0XF8000B40</B>
24267 </TD>
24268 <TD width=10% BGCOLOR=#FBF5EF>
24269 <B>32</B>
24270 </TD>
24271 <TD width=10% BGCOLOR=#FBF5EF>
24272 <B>RW</B>
24273 </TD>
24274 <TD width=15% BGCOLOR=#FBF5EF>
24275 <B>0x000000</B>
24276 </TD>
24277 <TD width=35% BGCOLOR=#FBF5EF>
24278 <B>DDR IOB Config for A[14:0], CKE and DRST_B</B>
24279 </TD>
24280 </TR>
24281 <TR valign="top">
24282 <TD width=15% BGCOLOR=#FBF5EF>
24283 <A href="#DDRIOB_ADDR1">
24284 DDRIOB_ADDR1
24285 </A>
24286 </TD>
24287 <TD width=15% BGCOLOR=#FBF5EF>
24288 <B>0XF8000B44</B>
24289 </TD>
24290 <TD width=10% BGCOLOR=#FBF5EF>
24291 <B>32</B>
24292 </TD>
24293 <TD width=10% BGCOLOR=#FBF5EF>
24294 <B>RW</B>
24295 </TD>
24296 <TD width=15% BGCOLOR=#FBF5EF>
24297 <B>0x000000</B>
24298 </TD>
24299 <TD width=35% BGCOLOR=#FBF5EF>
24300 <B>DDR IOB Config for BA[2:0], ODT, CS_B, WE_B, RAS_B and CAS_B</B>
24301 </TD>
24302 </TR>
24303 <TR valign="top">
24304 <TD width=15% BGCOLOR=#FBF5EF>
24305 <A href="#DDRIOB_DATA0">
24306 DDRIOB_DATA0
24307 </A>
24308 </TD>
24309 <TD width=15% BGCOLOR=#FBF5EF>
24310 <B>0XF8000B48</B>
24311 </TD>
24312 <TD width=10% BGCOLOR=#FBF5EF>
24313 <B>32</B>
24314 </TD>
24315 <TD width=10% BGCOLOR=#FBF5EF>
24316 <B>RW</B>
24317 </TD>
24318 <TD width=15% BGCOLOR=#FBF5EF>
24319 <B>0x000000</B>
24320 </TD>
24321 <TD width=35% BGCOLOR=#FBF5EF>
24322 <B>DDR IOB Config for Data 15:0</B>
24323 </TD>
24324 </TR>
24325 <TR valign="top">
24326 <TD width=15% BGCOLOR=#FBF5EF>
24327 <A href="#DDRIOB_DATA1">
24328 DDRIOB_DATA1
24329 </A>
24330 </TD>
24331 <TD width=15% BGCOLOR=#FBF5EF>
24332 <B>0XF8000B4C</B>
24333 </TD>
24334 <TD width=10% BGCOLOR=#FBF5EF>
24335 <B>32</B>
24336 </TD>
24337 <TD width=10% BGCOLOR=#FBF5EF>
24338 <B>RW</B>
24339 </TD>
24340 <TD width=15% BGCOLOR=#FBF5EF>
24341 <B>0x000000</B>
24342 </TD>
24343 <TD width=35% BGCOLOR=#FBF5EF>
24344 <B>DDR IOB Config for Data 31:16</B>
24345 </TD>
24346 </TR>
24347 <TR valign="top">
24348 <TD width=15% BGCOLOR=#FBF5EF>
24349 <A href="#DDRIOB_DIFF0">
24350 DDRIOB_DIFF0
24351 </A>
24352 </TD>
24353 <TD width=15% BGCOLOR=#FBF5EF>
24354 <B>0XF8000B50</B>
24355 </TD>
24356 <TD width=10% BGCOLOR=#FBF5EF>
24357 <B>32</B>
24358 </TD>
24359 <TD width=10% BGCOLOR=#FBF5EF>
24360 <B>RW</B>
24361 </TD>
24362 <TD width=15% BGCOLOR=#FBF5EF>
24363 <B>0x000000</B>
24364 </TD>
24365 <TD width=35% BGCOLOR=#FBF5EF>
24366 <B>DDR IOB Config for DQS 1:0</B>
24367 </TD>
24368 </TR>
24369 <TR valign="top">
24370 <TD width=15% BGCOLOR=#FBF5EF>
24371 <A href="#DDRIOB_DIFF1">
24372 DDRIOB_DIFF1
24373 </A>
24374 </TD>
24375 <TD width=15% BGCOLOR=#FBF5EF>
24376 <B>0XF8000B54</B>
24377 </TD>
24378 <TD width=10% BGCOLOR=#FBF5EF>
24379 <B>32</B>
24380 </TD>
24381 <TD width=10% BGCOLOR=#FBF5EF>
24382 <B>RW</B>
24383 </TD>
24384 <TD width=15% BGCOLOR=#FBF5EF>
24385 <B>0x000000</B>
24386 </TD>
24387 <TD width=35% BGCOLOR=#FBF5EF>
24388 <B>DDR IOB Config for DQS 3:2</B>
24389 </TD>
24390 </TR>
24391 <TR valign="top">
24392 <TD width=15% BGCOLOR=#FBF5EF>
24393 <A href="#DDRIOB_CLOCK">
24394 DDRIOB_CLOCK
24395 </A>
24396 </TD>
24397 <TD width=15% BGCOLOR=#FBF5EF>
24398 <B>0XF8000B58</B>
24399 </TD>
24400 <TD width=10% BGCOLOR=#FBF5EF>
24401 <B>32</B>
24402 </TD>
24403 <TD width=10% BGCOLOR=#FBF5EF>
24404 <B>RW</B>
24405 </TD>
24406 <TD width=15% BGCOLOR=#FBF5EF>
24407 <B>0x000000</B>
24408 </TD>
24409 <TD width=35% BGCOLOR=#FBF5EF>
24410 <B>DDR IOB Config for Clock Output</B>
24411 </TD>
24412 </TR>
24413 <TR valign="top">
24414 <TD width=15% BGCOLOR=#FBF5EF>
24415 <A href="#DDRIOB_DRIVE_SLEW_ADDR">
24416 DDRIOB_DRIVE_SLEW_ADDR
24417 </A>
24418 </TD>
24419 <TD width=15% BGCOLOR=#FBF5EF>
24420 <B>0XF8000B5C</B>
24421 </TD>
24422 <TD width=10% BGCOLOR=#FBF5EF>
24423 <B>32</B>
24424 </TD>
24425 <TD width=10% BGCOLOR=#FBF5EF>
24426 <B>RW</B>
24427 </TD>
24428 <TD width=15% BGCOLOR=#FBF5EF>
24429 <B>0x000000</B>
24430 </TD>
24431 <TD width=35% BGCOLOR=#FBF5EF>
24432 <B>Drive and Slew controls for Address and Command pins of the DDR Interface</B>
24433 </TD>
24434 </TR>
24435 <TR valign="top">
24436 <TD width=15% BGCOLOR=#FBF5EF>
24437 <A href="#DDRIOB_DRIVE_SLEW_DATA">
24438 DDRIOB_DRIVE_SLEW_DATA
24439 </A>
24440 </TD>
24441 <TD width=15% BGCOLOR=#FBF5EF>
24442 <B>0XF8000B60</B>
24443 </TD>
24444 <TD width=10% BGCOLOR=#FBF5EF>
24445 <B>32</B>
24446 </TD>
24447 <TD width=10% BGCOLOR=#FBF5EF>
24448 <B>RW</B>
24449 </TD>
24450 <TD width=15% BGCOLOR=#FBF5EF>
24451 <B>0x000000</B>
24452 </TD>
24453 <TD width=35% BGCOLOR=#FBF5EF>
24454 <B>Drive and Slew controls for DQ pins of the DDR Interface</B>
24455 </TD>
24456 </TR>
24457 <TR valign="top">
24458 <TD width=15% BGCOLOR=#FBF5EF>
24459 <A href="#DDRIOB_DRIVE_SLEW_DIFF">
24460 DDRIOB_DRIVE_SLEW_DIFF
24461 </A>
24462 </TD>
24463 <TD width=15% BGCOLOR=#FBF5EF>
24464 <B>0XF8000B64</B>
24465 </TD>
24466 <TD width=10% BGCOLOR=#FBF5EF>
24467 <B>32</B>
24468 </TD>
24469 <TD width=10% BGCOLOR=#FBF5EF>
24470 <B>RW</B>
24471 </TD>
24472 <TD width=15% BGCOLOR=#FBF5EF>
24473 <B>0x000000</B>
24474 </TD>
24475 <TD width=35% BGCOLOR=#FBF5EF>
24476 <B>Drive and Slew controls for DQS pins of the DDR Interface</B>
24477 </TD>
24478 </TR>
24479 <TR valign="top">
24480 <TD width=15% BGCOLOR=#FBF5EF>
24481 <A href="#DDRIOB_DRIVE_SLEW_CLOCK">
24482 DDRIOB_DRIVE_SLEW_CLOCK
24483 </A>
24484 </TD>
24485 <TD width=15% BGCOLOR=#FBF5EF>
24486 <B>0XF8000B68</B>
24487 </TD>
24488 <TD width=10% BGCOLOR=#FBF5EF>
24489 <B>32</B>
24490 </TD>
24491 <TD width=10% BGCOLOR=#FBF5EF>
24492 <B>RW</B>
24493 </TD>
24494 <TD width=15% BGCOLOR=#FBF5EF>
24495 <B>0x000000</B>
24496 </TD>
24497 <TD width=35% BGCOLOR=#FBF5EF>
24498 <B>Drive and Slew controls for Clock pins of the DDR Interface</B>
24499 </TD>
24500 </TR>
24501 <TR valign="top">
24502 <TD width=15% BGCOLOR=#FBF5EF>
24503 <A href="#DDRIOB_DDR_CTRL">
24504 DDRIOB_DDR_CTRL
24505 </A>
24506 </TD>
24507 <TD width=15% BGCOLOR=#FBF5EF>
24508 <B>0XF8000B6C</B>
24509 </TD>
24510 <TD width=10% BGCOLOR=#FBF5EF>
24511 <B>32</B>
24512 </TD>
24513 <TD width=10% BGCOLOR=#FBF5EF>
24514 <B>RW</B>
24515 </TD>
24516 <TD width=15% BGCOLOR=#FBF5EF>
24517 <B>0x000000</B>
24518 </TD>
24519 <TD width=35% BGCOLOR=#FBF5EF>
24520 <B>DDR IOB Buffer Control</B>
24521 </TD>
24522 </TR>
24523 <TR valign="top">
24524 <TD width=15% BGCOLOR=#FBF5EF>
24525 <A href="#DDRIOB_DCI_CTRL">
24526 DDRIOB_DCI_CTRL
24527 </A>
24528 </TD>
24529 <TD width=15% BGCOLOR=#FBF5EF>
24530 <B>0XF8000B70</B>
24531 </TD>
24532 <TD width=10% BGCOLOR=#FBF5EF>
24533 <B>32</B>
24534 </TD>
24535 <TD width=10% BGCOLOR=#FBF5EF>
24536 <B>RW</B>
24537 </TD>
24538 <TD width=15% BGCOLOR=#FBF5EF>
24539 <B>0x000000</B>
24540 </TD>
24541 <TD width=35% BGCOLOR=#FBF5EF>
24542 <B>DDR IOB DCI Config</B>
24543 </TD>
24544 </TR>
24545 <TR valign="top">
24546 <TD width=15% BGCOLOR=#FBF5EF>
24547 <A href="#DDRIOB_DCI_CTRL">
24548 DDRIOB_DCI_CTRL
24549 </A>
24550 </TD>
24551 <TD width=15% BGCOLOR=#FBF5EF>
24552 <B>0XF8000B70</B>
24553 </TD>
24554 <TD width=10% BGCOLOR=#FBF5EF>
24555 <B>32</B>
24556 </TD>
24557 <TD width=10% BGCOLOR=#FBF5EF>
24558 <B>RW</B>
24559 </TD>
24560 <TD width=15% BGCOLOR=#FBF5EF>
24561 <B>0x000000</B>
24562 </TD>
24563 <TD width=35% BGCOLOR=#FBF5EF>
24564 <B>DDR IOB DCI Config</B>
24565 </TD>
24566 </TR>
24567 <TR valign="top">
24568 <TD width=15% BGCOLOR=#FBF5EF>
24569 <A href="#DDRIOB_DCI_CTRL">
24570 DDRIOB_DCI_CTRL
24571 </A>
24572 </TD>
24573 <TD width=15% BGCOLOR=#FBF5EF>
24574 <B>0XF8000B70</B>
24575 </TD>
24576 <TD width=10% BGCOLOR=#FBF5EF>
24577 <B>32</B>
24578 </TD>
24579 <TD width=10% BGCOLOR=#FBF5EF>
24580 <B>RW</B>
24581 </TD>
24582 <TD width=15% BGCOLOR=#FBF5EF>
24583 <B>0x000000</B>
24584 </TD>
24585 <TD width=35% BGCOLOR=#FBF5EF>
24586 <B>DDR IOB DCI Config</B>
24587 </TD>
24588 </TR>
24589 <TR valign="top">
24590 <TD width=15% BGCOLOR=#FBF5EF>
24591 <A href="#MIO_PIN_00">
24592 MIO_PIN_00
24593 </A>
24594 </TD>
24595 <TD width=15% BGCOLOR=#FBF5EF>
24596 <B>0XF8000700</B>
24597 </TD>
24598 <TD width=10% BGCOLOR=#FBF5EF>
24599 <B>32</B>
24600 </TD>
24601 <TD width=10% BGCOLOR=#FBF5EF>
24602 <B>RW</B>
24603 </TD>
24604 <TD width=15% BGCOLOR=#FBF5EF>
24605 <B>0x000000</B>
24606 </TD>
24607 <TD width=35% BGCOLOR=#FBF5EF>
24608 <B>MIO Pin 0 Control</B>
24609 </TD>
24610 </TR>
24611 <TR valign="top">
24612 <TD width=15% BGCOLOR=#FBF5EF>
24613 <A href="#MIO_PIN_01">
24614 MIO_PIN_01
24615 </A>
24616 </TD>
24617 <TD width=15% BGCOLOR=#FBF5EF>
24618 <B>0XF8000704</B>
24619 </TD>
24620 <TD width=10% BGCOLOR=#FBF5EF>
24621 <B>32</B>
24622 </TD>
24623 <TD width=10% BGCOLOR=#FBF5EF>
24624 <B>RW</B>
24625 </TD>
24626 <TD width=15% BGCOLOR=#FBF5EF>
24627 <B>0x000000</B>
24628 </TD>
24629 <TD width=35% BGCOLOR=#FBF5EF>
24630 <B>MIO Pin 1 Control</B>
24631 </TD>
24632 </TR>
24633 <TR valign="top">
24634 <TD width=15% BGCOLOR=#FBF5EF>
24635 <A href="#MIO_PIN_02">
24636 MIO_PIN_02
24637 </A>
24638 </TD>
24639 <TD width=15% BGCOLOR=#FBF5EF>
24640 <B>0XF8000708</B>
24641 </TD>
24642 <TD width=10% BGCOLOR=#FBF5EF>
24643 <B>32</B>
24644 </TD>
24645 <TD width=10% BGCOLOR=#FBF5EF>
24646 <B>RW</B>
24647 </TD>
24648 <TD width=15% BGCOLOR=#FBF5EF>
24649 <B>0x000000</B>
24650 </TD>
24651 <TD width=35% BGCOLOR=#FBF5EF>
24652 <B>MIO Pin 2 Control</B>
24653 </TD>
24654 </TR>
24655 <TR valign="top">
24656 <TD width=15% BGCOLOR=#FBF5EF>
24657 <A href="#MIO_PIN_03">
24658 MIO_PIN_03
24659 </A>
24660 </TD>
24661 <TD width=15% BGCOLOR=#FBF5EF>
24662 <B>0XF800070C</B>
24663 </TD>
24664 <TD width=10% BGCOLOR=#FBF5EF>
24665 <B>32</B>
24666 </TD>
24667 <TD width=10% BGCOLOR=#FBF5EF>
24668 <B>RW</B>
24669 </TD>
24670 <TD width=15% BGCOLOR=#FBF5EF>
24671 <B>0x000000</B>
24672 </TD>
24673 <TD width=35% BGCOLOR=#FBF5EF>
24674 <B>MIO Pin 3 Control</B>
24675 </TD>
24676 </TR>
24677 <TR valign="top">
24678 <TD width=15% BGCOLOR=#FBF5EF>
24679 <A href="#MIO_PIN_04">
24680 MIO_PIN_04
24681 </A>
24682 </TD>
24683 <TD width=15% BGCOLOR=#FBF5EF>
24684 <B>0XF8000710</B>
24685 </TD>
24686 <TD width=10% BGCOLOR=#FBF5EF>
24687 <B>32</B>
24688 </TD>
24689 <TD width=10% BGCOLOR=#FBF5EF>
24690 <B>RW</B>
24691 </TD>
24692 <TD width=15% BGCOLOR=#FBF5EF>
24693 <B>0x000000</B>
24694 </TD>
24695 <TD width=35% BGCOLOR=#FBF5EF>
24696 <B>MIO Pin 4 Control</B>
24697 </TD>
24698 </TR>
24699 <TR valign="top">
24700 <TD width=15% BGCOLOR=#FBF5EF>
24701 <A href="#MIO_PIN_05">
24702 MIO_PIN_05
24703 </A>
24704 </TD>
24705 <TD width=15% BGCOLOR=#FBF5EF>
24706 <B>0XF8000714</B>
24707 </TD>
24708 <TD width=10% BGCOLOR=#FBF5EF>
24709 <B>32</B>
24710 </TD>
24711 <TD width=10% BGCOLOR=#FBF5EF>
24712 <B>RW</B>
24713 </TD>
24714 <TD width=15% BGCOLOR=#FBF5EF>
24715 <B>0x000000</B>
24716 </TD>
24717 <TD width=35% BGCOLOR=#FBF5EF>
24718 <B>MIO Pin 5 Control</B>
24719 </TD>
24720 </TR>
24721 <TR valign="top">
24722 <TD width=15% BGCOLOR=#FBF5EF>
24723 <A href="#MIO_PIN_06">
24724 MIO_PIN_06
24725 </A>
24726 </TD>
24727 <TD width=15% BGCOLOR=#FBF5EF>
24728 <B>0XF8000718</B>
24729 </TD>
24730 <TD width=10% BGCOLOR=#FBF5EF>
24731 <B>32</B>
24732 </TD>
24733 <TD width=10% BGCOLOR=#FBF5EF>
24734 <B>RW</B>
24735 </TD>
24736 <TD width=15% BGCOLOR=#FBF5EF>
24737 <B>0x000000</B>
24738 </TD>
24739 <TD width=35% BGCOLOR=#FBF5EF>
24740 <B>MIO Pin 6 Control</B>
24741 </TD>
24742 </TR>
24743 <TR valign="top">
24744 <TD width=15% BGCOLOR=#FBF5EF>
24745 <A href="#MIO_PIN_07">
24746 MIO_PIN_07
24747 </A>
24748 </TD>
24749 <TD width=15% BGCOLOR=#FBF5EF>
24750 <B>0XF800071C</B>
24751 </TD>
24752 <TD width=10% BGCOLOR=#FBF5EF>
24753 <B>32</B>
24754 </TD>
24755 <TD width=10% BGCOLOR=#FBF5EF>
24756 <B>RW</B>
24757 </TD>
24758 <TD width=15% BGCOLOR=#FBF5EF>
24759 <B>0x000000</B>
24760 </TD>
24761 <TD width=35% BGCOLOR=#FBF5EF>
24762 <B>MIO Pin 7 Control</B>
24763 </TD>
24764 </TR>
24765 <TR valign="top">
24766 <TD width=15% BGCOLOR=#FBF5EF>
24767 <A href="#MIO_PIN_08">
24768 MIO_PIN_08
24769 </A>
24770 </TD>
24771 <TD width=15% BGCOLOR=#FBF5EF>
24772 <B>0XF8000720</B>
24773 </TD>
24774 <TD width=10% BGCOLOR=#FBF5EF>
24775 <B>32</B>
24776 </TD>
24777 <TD width=10% BGCOLOR=#FBF5EF>
24778 <B>RW</B>
24779 </TD>
24780 <TD width=15% BGCOLOR=#FBF5EF>
24781 <B>0x000000</B>
24782 </TD>
24783 <TD width=35% BGCOLOR=#FBF5EF>
24784 <B>MIO Pin 8 Control</B>
24785 </TD>
24786 </TR>
24787 <TR valign="top">
24788 <TD width=15% BGCOLOR=#FBF5EF>
24789 <A href="#MIO_PIN_09">
24790 MIO_PIN_09
24791 </A>
24792 </TD>
24793 <TD width=15% BGCOLOR=#FBF5EF>
24794 <B>0XF8000724</B>
24795 </TD>
24796 <TD width=10% BGCOLOR=#FBF5EF>
24797 <B>32</B>
24798 </TD>
24799 <TD width=10% BGCOLOR=#FBF5EF>
24800 <B>RW</B>
24801 </TD>
24802 <TD width=15% BGCOLOR=#FBF5EF>
24803 <B>0x000000</B>
24804 </TD>
24805 <TD width=35% BGCOLOR=#FBF5EF>
24806 <B>MIO Pin 9 Control</B>
24807 </TD>
24808 </TR>
24809 <TR valign="top">
24810 <TD width=15% BGCOLOR=#FBF5EF>
24811 <A href="#MIO_PIN_10">
24812 MIO_PIN_10
24813 </A>
24814 </TD>
24815 <TD width=15% BGCOLOR=#FBF5EF>
24816 <B>0XF8000728</B>
24817 </TD>
24818 <TD width=10% BGCOLOR=#FBF5EF>
24819 <B>32</B>
24820 </TD>
24821 <TD width=10% BGCOLOR=#FBF5EF>
24822 <B>RW</B>
24823 </TD>
24824 <TD width=15% BGCOLOR=#FBF5EF>
24825 <B>0x000000</B>
24826 </TD>
24827 <TD width=35% BGCOLOR=#FBF5EF>
24828 <B>MIO Pin 10 Control</B>
24829 </TD>
24830 </TR>
24831 <TR valign="top">
24832 <TD width=15% BGCOLOR=#FBF5EF>
24833 <A href="#MIO_PIN_11">
24834 MIO_PIN_11
24835 </A>
24836 </TD>
24837 <TD width=15% BGCOLOR=#FBF5EF>
24838 <B>0XF800072C</B>
24839 </TD>
24840 <TD width=10% BGCOLOR=#FBF5EF>
24841 <B>32</B>
24842 </TD>
24843 <TD width=10% BGCOLOR=#FBF5EF>
24844 <B>RW</B>
24845 </TD>
24846 <TD width=15% BGCOLOR=#FBF5EF>
24847 <B>0x000000</B>
24848 </TD>
24849 <TD width=35% BGCOLOR=#FBF5EF>
24850 <B>MIO Pin 11 Control</B>
24851 </TD>
24852 </TR>
24853 <TR valign="top">
24854 <TD width=15% BGCOLOR=#FBF5EF>
24855 <A href="#MIO_PIN_12">
24856 MIO_PIN_12
24857 </A>
24858 </TD>
24859 <TD width=15% BGCOLOR=#FBF5EF>
24860 <B>0XF8000730</B>
24861 </TD>
24862 <TD width=10% BGCOLOR=#FBF5EF>
24863 <B>32</B>
24864 </TD>
24865 <TD width=10% BGCOLOR=#FBF5EF>
24866 <B>RW</B>
24867 </TD>
24868 <TD width=15% BGCOLOR=#FBF5EF>
24869 <B>0x000000</B>
24870 </TD>
24871 <TD width=35% BGCOLOR=#FBF5EF>
24872 <B>MIO Pin 12 Control</B>
24873 </TD>
24874 </TR>
24875 <TR valign="top">
24876 <TD width=15% BGCOLOR=#FBF5EF>
24877 <A href="#MIO_PIN_13">
24878 MIO_PIN_13
24879 </A>
24880 </TD>
24881 <TD width=15% BGCOLOR=#FBF5EF>
24882 <B>0XF8000734</B>
24883 </TD>
24884 <TD width=10% BGCOLOR=#FBF5EF>
24885 <B>32</B>
24886 </TD>
24887 <TD width=10% BGCOLOR=#FBF5EF>
24888 <B>RW</B>
24889 </TD>
24890 <TD width=15% BGCOLOR=#FBF5EF>
24891 <B>0x000000</B>
24892 </TD>
24893 <TD width=35% BGCOLOR=#FBF5EF>
24894 <B>MIO Pin 13 Control</B>
24895 </TD>
24896 </TR>
24897 <TR valign="top">
24898 <TD width=15% BGCOLOR=#FBF5EF>
24899 <A href="#MIO_PIN_14">
24900 MIO_PIN_14
24901 </A>
24902 </TD>
24903 <TD width=15% BGCOLOR=#FBF5EF>
24904 <B>0XF8000738</B>
24905 </TD>
24906 <TD width=10% BGCOLOR=#FBF5EF>
24907 <B>32</B>
24908 </TD>
24909 <TD width=10% BGCOLOR=#FBF5EF>
24910 <B>RW</B>
24911 </TD>
24912 <TD width=15% BGCOLOR=#FBF5EF>
24913 <B>0x000000</B>
24914 </TD>
24915 <TD width=35% BGCOLOR=#FBF5EF>
24916 <B>MIO Pin 14 Control</B>
24917 </TD>
24918 </TR>
24919 <TR valign="top">
24920 <TD width=15% BGCOLOR=#FBF5EF>
24921 <A href="#MIO_PIN_15">
24922 MIO_PIN_15
24923 </A>
24924 </TD>
24925 <TD width=15% BGCOLOR=#FBF5EF>
24926 <B>0XF800073C</B>
24927 </TD>
24928 <TD width=10% BGCOLOR=#FBF5EF>
24929 <B>32</B>
24930 </TD>
24931 <TD width=10% BGCOLOR=#FBF5EF>
24932 <B>RW</B>
24933 </TD>
24934 <TD width=15% BGCOLOR=#FBF5EF>
24935 <B>0x000000</B>
24936 </TD>
24937 <TD width=35% BGCOLOR=#FBF5EF>
24938 <B>MIO Pin 15 Control</B>
24939 </TD>
24940 </TR>
24941 <TR valign="top">
24942 <TD width=15% BGCOLOR=#FBF5EF>
24943 <A href="#MIO_PIN_16">
24944 MIO_PIN_16
24945 </A>
24946 </TD>
24947 <TD width=15% BGCOLOR=#FBF5EF>
24948 <B>0XF8000740</B>
24949 </TD>
24950 <TD width=10% BGCOLOR=#FBF5EF>
24951 <B>32</B>
24952 </TD>
24953 <TD width=10% BGCOLOR=#FBF5EF>
24954 <B>RW</B>
24955 </TD>
24956 <TD width=15% BGCOLOR=#FBF5EF>
24957 <B>0x000000</B>
24958 </TD>
24959 <TD width=35% BGCOLOR=#FBF5EF>
24960 <B>MIO Pin 16 Control</B>
24961 </TD>
24962 </TR>
24963 <TR valign="top">
24964 <TD width=15% BGCOLOR=#FBF5EF>
24965 <A href="#MIO_PIN_17">
24966 MIO_PIN_17
24967 </A>
24968 </TD>
24969 <TD width=15% BGCOLOR=#FBF5EF>
24970 <B>0XF8000744</B>
24971 </TD>
24972 <TD width=10% BGCOLOR=#FBF5EF>
24973 <B>32</B>
24974 </TD>
24975 <TD width=10% BGCOLOR=#FBF5EF>
24976 <B>RW</B>
24977 </TD>
24978 <TD width=15% BGCOLOR=#FBF5EF>
24979 <B>0x000000</B>
24980 </TD>
24981 <TD width=35% BGCOLOR=#FBF5EF>
24982 <B>MIO Pin 17 Control</B>
24983 </TD>
24984 </TR>
24985 <TR valign="top">
24986 <TD width=15% BGCOLOR=#FBF5EF>
24987 <A href="#MIO_PIN_18">
24988 MIO_PIN_18
24989 </A>
24990 </TD>
24991 <TD width=15% BGCOLOR=#FBF5EF>
24992 <B>0XF8000748</B>
24993 </TD>
24994 <TD width=10% BGCOLOR=#FBF5EF>
24995 <B>32</B>
24996 </TD>
24997 <TD width=10% BGCOLOR=#FBF5EF>
24998 <B>RW</B>
24999 </TD>
25000 <TD width=15% BGCOLOR=#FBF5EF>
25001 <B>0x000000</B>
25002 </TD>
25003 <TD width=35% BGCOLOR=#FBF5EF>
25004 <B>MIO Pin 18 Control</B>
25005 </TD>
25006 </TR>
25007 <TR valign="top">
25008 <TD width=15% BGCOLOR=#FBF5EF>
25009 <A href="#MIO_PIN_19">
25010 MIO_PIN_19
25011 </A>
25012 </TD>
25013 <TD width=15% BGCOLOR=#FBF5EF>
25014 <B>0XF800074C</B>
25015 </TD>
25016 <TD width=10% BGCOLOR=#FBF5EF>
25017 <B>32</B>
25018 </TD>
25019 <TD width=10% BGCOLOR=#FBF5EF>
25020 <B>RW</B>
25021 </TD>
25022 <TD width=15% BGCOLOR=#FBF5EF>
25023 <B>0x000000</B>
25024 </TD>
25025 <TD width=35% BGCOLOR=#FBF5EF>
25026 <B>MIO Pin 19 Control</B>
25027 </TD>
25028 </TR>
25029 <TR valign="top">
25030 <TD width=15% BGCOLOR=#FBF5EF>
25031 <A href="#MIO_PIN_20">
25032 MIO_PIN_20
25033 </A>
25034 </TD>
25035 <TD width=15% BGCOLOR=#FBF5EF>
25036 <B>0XF8000750</B>
25037 </TD>
25038 <TD width=10% BGCOLOR=#FBF5EF>
25039 <B>32</B>
25040 </TD>
25041 <TD width=10% BGCOLOR=#FBF5EF>
25042 <B>RW</B>
25043 </TD>
25044 <TD width=15% BGCOLOR=#FBF5EF>
25045 <B>0x000000</B>
25046 </TD>
25047 <TD width=35% BGCOLOR=#FBF5EF>
25048 <B>MIO Pin 20 Control</B>
25049 </TD>
25050 </TR>
25051 <TR valign="top">
25052 <TD width=15% BGCOLOR=#FBF5EF>
25053 <A href="#MIO_PIN_21">
25054 MIO_PIN_21
25055 </A>
25056 </TD>
25057 <TD width=15% BGCOLOR=#FBF5EF>
25058 <B>0XF8000754</B>
25059 </TD>
25060 <TD width=10% BGCOLOR=#FBF5EF>
25061 <B>32</B>
25062 </TD>
25063 <TD width=10% BGCOLOR=#FBF5EF>
25064 <B>RW</B>
25065 </TD>
25066 <TD width=15% BGCOLOR=#FBF5EF>
25067 <B>0x000000</B>
25068 </TD>
25069 <TD width=35% BGCOLOR=#FBF5EF>
25070 <B>MIO Pin 21 Control</B>
25071 </TD>
25072 </TR>
25073 <TR valign="top">
25074 <TD width=15% BGCOLOR=#FBF5EF>
25075 <A href="#MIO_PIN_22">
25076 MIO_PIN_22
25077 </A>
25078 </TD>
25079 <TD width=15% BGCOLOR=#FBF5EF>
25080 <B>0XF8000758</B>
25081 </TD>
25082 <TD width=10% BGCOLOR=#FBF5EF>
25083 <B>32</B>
25084 </TD>
25085 <TD width=10% BGCOLOR=#FBF5EF>
25086 <B>RW</B>
25087 </TD>
25088 <TD width=15% BGCOLOR=#FBF5EF>
25089 <B>0x000000</B>
25090 </TD>
25091 <TD width=35% BGCOLOR=#FBF5EF>
25092 <B>MIO Pin 22 Control</B>
25093 </TD>
25094 </TR>
25095 <TR valign="top">
25096 <TD width=15% BGCOLOR=#FBF5EF>
25097 <A href="#MIO_PIN_23">
25098 MIO_PIN_23
25099 </A>
25100 </TD>
25101 <TD width=15% BGCOLOR=#FBF5EF>
25102 <B>0XF800075C</B>
25103 </TD>
25104 <TD width=10% BGCOLOR=#FBF5EF>
25105 <B>32</B>
25106 </TD>
25107 <TD width=10% BGCOLOR=#FBF5EF>
25108 <B>RW</B>
25109 </TD>
25110 <TD width=15% BGCOLOR=#FBF5EF>
25111 <B>0x000000</B>
25112 </TD>
25113 <TD width=35% BGCOLOR=#FBF5EF>
25114 <B>MIO Pin 23 Control</B>
25115 </TD>
25116 </TR>
25117 <TR valign="top">
25118 <TD width=15% BGCOLOR=#FBF5EF>
25119 <A href="#MIO_PIN_24">
25120 MIO_PIN_24
25121 </A>
25122 </TD>
25123 <TD width=15% BGCOLOR=#FBF5EF>
25124 <B>0XF8000760</B>
25125 </TD>
25126 <TD width=10% BGCOLOR=#FBF5EF>
25127 <B>32</B>
25128 </TD>
25129 <TD width=10% BGCOLOR=#FBF5EF>
25130 <B>RW</B>
25131 </TD>
25132 <TD width=15% BGCOLOR=#FBF5EF>
25133 <B>0x000000</B>
25134 </TD>
25135 <TD width=35% BGCOLOR=#FBF5EF>
25136 <B>MIO Pin 24 Control</B>
25137 </TD>
25138 </TR>
25139 <TR valign="top">
25140 <TD width=15% BGCOLOR=#FBF5EF>
25141 <A href="#MIO_PIN_25">
25142 MIO_PIN_25
25143 </A>
25144 </TD>
25145 <TD width=15% BGCOLOR=#FBF5EF>
25146 <B>0XF8000764</B>
25147 </TD>
25148 <TD width=10% BGCOLOR=#FBF5EF>
25149 <B>32</B>
25150 </TD>
25151 <TD width=10% BGCOLOR=#FBF5EF>
25152 <B>RW</B>
25153 </TD>
25154 <TD width=15% BGCOLOR=#FBF5EF>
25155 <B>0x000000</B>
25156 </TD>
25157 <TD width=35% BGCOLOR=#FBF5EF>
25158 <B>MIO Pin 25 Control</B>
25159 </TD>
25160 </TR>
25161 <TR valign="top">
25162 <TD width=15% BGCOLOR=#FBF5EF>
25163 <A href="#MIO_PIN_26">
25164 MIO_PIN_26
25165 </A>
25166 </TD>
25167 <TD width=15% BGCOLOR=#FBF5EF>
25168 <B>0XF8000768</B>
25169 </TD>
25170 <TD width=10% BGCOLOR=#FBF5EF>
25171 <B>32</B>
25172 </TD>
25173 <TD width=10% BGCOLOR=#FBF5EF>
25174 <B>RW</B>
25175 </TD>
25176 <TD width=15% BGCOLOR=#FBF5EF>
25177 <B>0x000000</B>
25178 </TD>
25179 <TD width=35% BGCOLOR=#FBF5EF>
25180 <B>MIO Pin 26 Control</B>
25181 </TD>
25182 </TR>
25183 <TR valign="top">
25184 <TD width=15% BGCOLOR=#FBF5EF>
25185 <A href="#MIO_PIN_27">
25186 MIO_PIN_27
25187 </A>
25188 </TD>
25189 <TD width=15% BGCOLOR=#FBF5EF>
25190 <B>0XF800076C</B>
25191 </TD>
25192 <TD width=10% BGCOLOR=#FBF5EF>
25193 <B>32</B>
25194 </TD>
25195 <TD width=10% BGCOLOR=#FBF5EF>
25196 <B>RW</B>
25197 </TD>
25198 <TD width=15% BGCOLOR=#FBF5EF>
25199 <B>0x000000</B>
25200 </TD>
25201 <TD width=35% BGCOLOR=#FBF5EF>
25202 <B>MIO Pin 27 Control</B>
25203 </TD>
25204 </TR>
25205 <TR valign="top">
25206 <TD width=15% BGCOLOR=#FBF5EF>
25207 <A href="#MIO_PIN_28">
25208 MIO_PIN_28
25209 </A>
25210 </TD>
25211 <TD width=15% BGCOLOR=#FBF5EF>
25212 <B>0XF8000770</B>
25213 </TD>
25214 <TD width=10% BGCOLOR=#FBF5EF>
25215 <B>32</B>
25216 </TD>
25217 <TD width=10% BGCOLOR=#FBF5EF>
25218 <B>RW</B>
25219 </TD>
25220 <TD width=15% BGCOLOR=#FBF5EF>
25221 <B>0x000000</B>
25222 </TD>
25223 <TD width=35% BGCOLOR=#FBF5EF>
25224 <B>MIO Pin 28 Control</B>
25225 </TD>
25226 </TR>
25227 <TR valign="top">
25228 <TD width=15% BGCOLOR=#FBF5EF>
25229 <A href="#MIO_PIN_29">
25230 MIO_PIN_29
25231 </A>
25232 </TD>
25233 <TD width=15% BGCOLOR=#FBF5EF>
25234 <B>0XF8000774</B>
25235 </TD>
25236 <TD width=10% BGCOLOR=#FBF5EF>
25237 <B>32</B>
25238 </TD>
25239 <TD width=10% BGCOLOR=#FBF5EF>
25240 <B>RW</B>
25241 </TD>
25242 <TD width=15% BGCOLOR=#FBF5EF>
25243 <B>0x000000</B>
25244 </TD>
25245 <TD width=35% BGCOLOR=#FBF5EF>
25246 <B>MIO Pin 29 Control</B>
25247 </TD>
25248 </TR>
25249 <TR valign="top">
25250 <TD width=15% BGCOLOR=#FBF5EF>
25251 <A href="#MIO_PIN_30">
25252 MIO_PIN_30
25253 </A>
25254 </TD>
25255 <TD width=15% BGCOLOR=#FBF5EF>
25256 <B>0XF8000778</B>
25257 </TD>
25258 <TD width=10% BGCOLOR=#FBF5EF>
25259 <B>32</B>
25260 </TD>
25261 <TD width=10% BGCOLOR=#FBF5EF>
25262 <B>RW</B>
25263 </TD>
25264 <TD width=15% BGCOLOR=#FBF5EF>
25265 <B>0x000000</B>
25266 </TD>
25267 <TD width=35% BGCOLOR=#FBF5EF>
25268 <B>MIO Pin 30 Control</B>
25269 </TD>
25270 </TR>
25271 <TR valign="top">
25272 <TD width=15% BGCOLOR=#FBF5EF>
25273 <A href="#MIO_PIN_31">
25274 MIO_PIN_31
25275 </A>
25276 </TD>
25277 <TD width=15% BGCOLOR=#FBF5EF>
25278 <B>0XF800077C</B>
25279 </TD>
25280 <TD width=10% BGCOLOR=#FBF5EF>
25281 <B>32</B>
25282 </TD>
25283 <TD width=10% BGCOLOR=#FBF5EF>
25284 <B>RW</B>
25285 </TD>
25286 <TD width=15% BGCOLOR=#FBF5EF>
25287 <B>0x000000</B>
25288 </TD>
25289 <TD width=35% BGCOLOR=#FBF5EF>
25290 <B>MIO Pin 31 Control</B>
25291 </TD>
25292 </TR>
25293 <TR valign="top">
25294 <TD width=15% BGCOLOR=#FBF5EF>
25295 <A href="#MIO_PIN_32">
25296 MIO_PIN_32
25297 </A>
25298 </TD>
25299 <TD width=15% BGCOLOR=#FBF5EF>
25300 <B>0XF8000780</B>
25301 </TD>
25302 <TD width=10% BGCOLOR=#FBF5EF>
25303 <B>32</B>
25304 </TD>
25305 <TD width=10% BGCOLOR=#FBF5EF>
25306 <B>RW</B>
25307 </TD>
25308 <TD width=15% BGCOLOR=#FBF5EF>
25309 <B>0x000000</B>
25310 </TD>
25311 <TD width=35% BGCOLOR=#FBF5EF>
25312 <B>MIO Pin 32 Control</B>
25313 </TD>
25314 </TR>
25315 <TR valign="top">
25316 <TD width=15% BGCOLOR=#FBF5EF>
25317 <A href="#MIO_PIN_33">
25318 MIO_PIN_33
25319 </A>
25320 </TD>
25321 <TD width=15% BGCOLOR=#FBF5EF>
25322 <B>0XF8000784</B>
25323 </TD>
25324 <TD width=10% BGCOLOR=#FBF5EF>
25325 <B>32</B>
25326 </TD>
25327 <TD width=10% BGCOLOR=#FBF5EF>
25328 <B>RW</B>
25329 </TD>
25330 <TD width=15% BGCOLOR=#FBF5EF>
25331 <B>0x000000</B>
25332 </TD>
25333 <TD width=35% BGCOLOR=#FBF5EF>
25334 <B>MIO Pin 33 Control</B>
25335 </TD>
25336 </TR>
25337 <TR valign="top">
25338 <TD width=15% BGCOLOR=#FBF5EF>
25339 <A href="#MIO_PIN_34">
25340 MIO_PIN_34
25341 </A>
25342 </TD>
25343 <TD width=15% BGCOLOR=#FBF5EF>
25344 <B>0XF8000788</B>
25345 </TD>
25346 <TD width=10% BGCOLOR=#FBF5EF>
25347 <B>32</B>
25348 </TD>
25349 <TD width=10% BGCOLOR=#FBF5EF>
25350 <B>RW</B>
25351 </TD>
25352 <TD width=15% BGCOLOR=#FBF5EF>
25353 <B>0x000000</B>
25354 </TD>
25355 <TD width=35% BGCOLOR=#FBF5EF>
25356 <B>MIO Pin 34 Control</B>
25357 </TD>
25358 </TR>
25359 <TR valign="top">
25360 <TD width=15% BGCOLOR=#FBF5EF>
25361 <A href="#MIO_PIN_35">
25362 MIO_PIN_35
25363 </A>
25364 </TD>
25365 <TD width=15% BGCOLOR=#FBF5EF>
25366 <B>0XF800078C</B>
25367 </TD>
25368 <TD width=10% BGCOLOR=#FBF5EF>
25369 <B>32</B>
25370 </TD>
25371 <TD width=10% BGCOLOR=#FBF5EF>
25372 <B>RW</B>
25373 </TD>
25374 <TD width=15% BGCOLOR=#FBF5EF>
25375 <B>0x000000</B>
25376 </TD>
25377 <TD width=35% BGCOLOR=#FBF5EF>
25378 <B>MIO Pin 35 Control</B>
25379 </TD>
25380 </TR>
25381 <TR valign="top">
25382 <TD width=15% BGCOLOR=#FBF5EF>
25383 <A href="#MIO_PIN_36">
25384 MIO_PIN_36
25385 </A>
25386 </TD>
25387 <TD width=15% BGCOLOR=#FBF5EF>
25388 <B>0XF8000790</B>
25389 </TD>
25390 <TD width=10% BGCOLOR=#FBF5EF>
25391 <B>32</B>
25392 </TD>
25393 <TD width=10% BGCOLOR=#FBF5EF>
25394 <B>RW</B>
25395 </TD>
25396 <TD width=15% BGCOLOR=#FBF5EF>
25397 <B>0x000000</B>
25398 </TD>
25399 <TD width=35% BGCOLOR=#FBF5EF>
25400 <B>MIO Pin 36 Control</B>
25401 </TD>
25402 </TR>
25403 <TR valign="top">
25404 <TD width=15% BGCOLOR=#FBF5EF>
25405 <A href="#MIO_PIN_37">
25406 MIO_PIN_37
25407 </A>
25408 </TD>
25409 <TD width=15% BGCOLOR=#FBF5EF>
25410 <B>0XF8000794</B>
25411 </TD>
25412 <TD width=10% BGCOLOR=#FBF5EF>
25413 <B>32</B>
25414 </TD>
25415 <TD width=10% BGCOLOR=#FBF5EF>
25416 <B>RW</B>
25417 </TD>
25418 <TD width=15% BGCOLOR=#FBF5EF>
25419 <B>0x000000</B>
25420 </TD>
25421 <TD width=35% BGCOLOR=#FBF5EF>
25422 <B>MIO Pin 37 Control</B>
25423 </TD>
25424 </TR>
25425 <TR valign="top">
25426 <TD width=15% BGCOLOR=#FBF5EF>
25427 <A href="#MIO_PIN_38">
25428 MIO_PIN_38
25429 </A>
25430 </TD>
25431 <TD width=15% BGCOLOR=#FBF5EF>
25432 <B>0XF8000798</B>
25433 </TD>
25434 <TD width=10% BGCOLOR=#FBF5EF>
25435 <B>32</B>
25436 </TD>
25437 <TD width=10% BGCOLOR=#FBF5EF>
25438 <B>RW</B>
25439 </TD>
25440 <TD width=15% BGCOLOR=#FBF5EF>
25441 <B>0x000000</B>
25442 </TD>
25443 <TD width=35% BGCOLOR=#FBF5EF>
25444 <B>MIO Pin 38 Control</B>
25445 </TD>
25446 </TR>
25447 <TR valign="top">
25448 <TD width=15% BGCOLOR=#FBF5EF>
25449 <A href="#MIO_PIN_39">
25450 MIO_PIN_39
25451 </A>
25452 </TD>
25453 <TD width=15% BGCOLOR=#FBF5EF>
25454 <B>0XF800079C</B>
25455 </TD>
25456 <TD width=10% BGCOLOR=#FBF5EF>
25457 <B>32</B>
25458 </TD>
25459 <TD width=10% BGCOLOR=#FBF5EF>
25460 <B>RW</B>
25461 </TD>
25462 <TD width=15% BGCOLOR=#FBF5EF>
25463 <B>0x000000</B>
25464 </TD>
25465 <TD width=35% BGCOLOR=#FBF5EF>
25466 <B>MIO Pin 39 Control</B>
25467 </TD>
25468 </TR>
25469 <TR valign="top">
25470 <TD width=15% BGCOLOR=#FBF5EF>
25471 <A href="#MIO_PIN_40">
25472 MIO_PIN_40
25473 </A>
25474 </TD>
25475 <TD width=15% BGCOLOR=#FBF5EF>
25476 <B>0XF80007A0</B>
25477 </TD>
25478 <TD width=10% BGCOLOR=#FBF5EF>
25479 <B>32</B>
25480 </TD>
25481 <TD width=10% BGCOLOR=#FBF5EF>
25482 <B>RW</B>
25483 </TD>
25484 <TD width=15% BGCOLOR=#FBF5EF>
25485 <B>0x000000</B>
25486 </TD>
25487 <TD width=35% BGCOLOR=#FBF5EF>
25488 <B>MIO Pin 40 Control</B>
25489 </TD>
25490 </TR>
25491 <TR valign="top">
25492 <TD width=15% BGCOLOR=#FBF5EF>
25493 <A href="#MIO_PIN_41">
25494 MIO_PIN_41
25495 </A>
25496 </TD>
25497 <TD width=15% BGCOLOR=#FBF5EF>
25498 <B>0XF80007A4</B>
25499 </TD>
25500 <TD width=10% BGCOLOR=#FBF5EF>
25501 <B>32</B>
25502 </TD>
25503 <TD width=10% BGCOLOR=#FBF5EF>
25504 <B>RW</B>
25505 </TD>
25506 <TD width=15% BGCOLOR=#FBF5EF>
25507 <B>0x000000</B>
25508 </TD>
25509 <TD width=35% BGCOLOR=#FBF5EF>
25510 <B>MIO Pin 41 Control</B>
25511 </TD>
25512 </TR>
25513 <TR valign="top">
25514 <TD width=15% BGCOLOR=#FBF5EF>
25515 <A href="#MIO_PIN_42">
25516 MIO_PIN_42
25517 </A>
25518 </TD>
25519 <TD width=15% BGCOLOR=#FBF5EF>
25520 <B>0XF80007A8</B>
25521 </TD>
25522 <TD width=10% BGCOLOR=#FBF5EF>
25523 <B>32</B>
25524 </TD>
25525 <TD width=10% BGCOLOR=#FBF5EF>
25526 <B>RW</B>
25527 </TD>
25528 <TD width=15% BGCOLOR=#FBF5EF>
25529 <B>0x000000</B>
25530 </TD>
25531 <TD width=35% BGCOLOR=#FBF5EF>
25532 <B>MIO Pin 42 Control</B>
25533 </TD>
25534 </TR>
25535 <TR valign="top">
25536 <TD width=15% BGCOLOR=#FBF5EF>
25537 <A href="#MIO_PIN_43">
25538 MIO_PIN_43
25539 </A>
25540 </TD>
25541 <TD width=15% BGCOLOR=#FBF5EF>
25542 <B>0XF80007AC</B>
25543 </TD>
25544 <TD width=10% BGCOLOR=#FBF5EF>
25545 <B>32</B>
25546 </TD>
25547 <TD width=10% BGCOLOR=#FBF5EF>
25548 <B>RW</B>
25549 </TD>
25550 <TD width=15% BGCOLOR=#FBF5EF>
25551 <B>0x000000</B>
25552 </TD>
25553 <TD width=35% BGCOLOR=#FBF5EF>
25554 <B>MIO Pin 43 Control</B>
25555 </TD>
25556 </TR>
25557 <TR valign="top">
25558 <TD width=15% BGCOLOR=#FBF5EF>
25559 <A href="#MIO_PIN_44">
25560 MIO_PIN_44
25561 </A>
25562 </TD>
25563 <TD width=15% BGCOLOR=#FBF5EF>
25564 <B>0XF80007B0</B>
25565 </TD>
25566 <TD width=10% BGCOLOR=#FBF5EF>
25567 <B>32</B>
25568 </TD>
25569 <TD width=10% BGCOLOR=#FBF5EF>
25570 <B>RW</B>
25571 </TD>
25572 <TD width=15% BGCOLOR=#FBF5EF>
25573 <B>0x000000</B>
25574 </TD>
25575 <TD width=35% BGCOLOR=#FBF5EF>
25576 <B>MIO Pin 44 Control</B>
25577 </TD>
25578 </TR>
25579 <TR valign="top">
25580 <TD width=15% BGCOLOR=#FBF5EF>
25581 <A href="#MIO_PIN_45">
25582 MIO_PIN_45
25583 </A>
25584 </TD>
25585 <TD width=15% BGCOLOR=#FBF5EF>
25586 <B>0XF80007B4</B>
25587 </TD>
25588 <TD width=10% BGCOLOR=#FBF5EF>
25589 <B>32</B>
25590 </TD>
25591 <TD width=10% BGCOLOR=#FBF5EF>
25592 <B>RW</B>
25593 </TD>
25594 <TD width=15% BGCOLOR=#FBF5EF>
25595 <B>0x000000</B>
25596 </TD>
25597 <TD width=35% BGCOLOR=#FBF5EF>
25598 <B>MIO Pin 45 Control</B>
25599 </TD>
25600 </TR>
25601 <TR valign="top">
25602 <TD width=15% BGCOLOR=#FBF5EF>
25603 <A href="#MIO_PIN_46">
25604 MIO_PIN_46
25605 </A>
25606 </TD>
25607 <TD width=15% BGCOLOR=#FBF5EF>
25608 <B>0XF80007B8</B>
25609 </TD>
25610 <TD width=10% BGCOLOR=#FBF5EF>
25611 <B>32</B>
25612 </TD>
25613 <TD width=10% BGCOLOR=#FBF5EF>
25614 <B>RW</B>
25615 </TD>
25616 <TD width=15% BGCOLOR=#FBF5EF>
25617 <B>0x000000</B>
25618 </TD>
25619 <TD width=35% BGCOLOR=#FBF5EF>
25620 <B>MIO Pin 46 Control</B>
25621 </TD>
25622 </TR>
25623 <TR valign="top">
25624 <TD width=15% BGCOLOR=#FBF5EF>
25625 <A href="#MIO_PIN_47">
25626 MIO_PIN_47
25627 </A>
25628 </TD>
25629 <TD width=15% BGCOLOR=#FBF5EF>
25630 <B>0XF80007BC</B>
25631 </TD>
25632 <TD width=10% BGCOLOR=#FBF5EF>
25633 <B>32</B>
25634 </TD>
25635 <TD width=10% BGCOLOR=#FBF5EF>
25636 <B>RW</B>
25637 </TD>
25638 <TD width=15% BGCOLOR=#FBF5EF>
25639 <B>0x000000</B>
25640 </TD>
25641 <TD width=35% BGCOLOR=#FBF5EF>
25642 <B>MIO Pin 47 Control</B>
25643 </TD>
25644 </TR>
25645 <TR valign="top">
25646 <TD width=15% BGCOLOR=#FBF5EF>
25647 <A href="#MIO_PIN_48">
25648 MIO_PIN_48
25649 </A>
25650 </TD>
25651 <TD width=15% BGCOLOR=#FBF5EF>
25652 <B>0XF80007C0</B>
25653 </TD>
25654 <TD width=10% BGCOLOR=#FBF5EF>
25655 <B>32</B>
25656 </TD>
25657 <TD width=10% BGCOLOR=#FBF5EF>
25658 <B>RW</B>
25659 </TD>
25660 <TD width=15% BGCOLOR=#FBF5EF>
25661 <B>0x000000</B>
25662 </TD>
25663 <TD width=35% BGCOLOR=#FBF5EF>
25664 <B>MIO Pin 48 Control</B>
25665 </TD>
25666 </TR>
25667 <TR valign="top">
25668 <TD width=15% BGCOLOR=#FBF5EF>
25669 <A href="#MIO_PIN_49">
25670 MIO_PIN_49
25671 </A>
25672 </TD>
25673 <TD width=15% BGCOLOR=#FBF5EF>
25674 <B>0XF80007C4</B>
25675 </TD>
25676 <TD width=10% BGCOLOR=#FBF5EF>
25677 <B>32</B>
25678 </TD>
25679 <TD width=10% BGCOLOR=#FBF5EF>
25680 <B>RW</B>
25681 </TD>
25682 <TD width=15% BGCOLOR=#FBF5EF>
25683 <B>0x000000</B>
25684 </TD>
25685 <TD width=35% BGCOLOR=#FBF5EF>
25686 <B>MIO Pin 49 Control</B>
25687 </TD>
25688 </TR>
25689 <TR valign="top">
25690 <TD width=15% BGCOLOR=#FBF5EF>
25691 <A href="#MIO_PIN_50">
25692 MIO_PIN_50
25693 </A>
25694 </TD>
25695 <TD width=15% BGCOLOR=#FBF5EF>
25696 <B>0XF80007C8</B>
25697 </TD>
25698 <TD width=10% BGCOLOR=#FBF5EF>
25699 <B>32</B>
25700 </TD>
25701 <TD width=10% BGCOLOR=#FBF5EF>
25702 <B>RW</B>
25703 </TD>
25704 <TD width=15% BGCOLOR=#FBF5EF>
25705 <B>0x000000</B>
25706 </TD>
25707 <TD width=35% BGCOLOR=#FBF5EF>
25708 <B>MIO Pin 50 Control</B>
25709 </TD>
25710 </TR>
25711 <TR valign="top">
25712 <TD width=15% BGCOLOR=#FBF5EF>
25713 <A href="#MIO_PIN_51">
25714 MIO_PIN_51
25715 </A>
25716 </TD>
25717 <TD width=15% BGCOLOR=#FBF5EF>
25718 <B>0XF80007CC</B>
25719 </TD>
25720 <TD width=10% BGCOLOR=#FBF5EF>
25721 <B>32</B>
25722 </TD>
25723 <TD width=10% BGCOLOR=#FBF5EF>
25724 <B>RW</B>
25725 </TD>
25726 <TD width=15% BGCOLOR=#FBF5EF>
25727 <B>0x000000</B>
25728 </TD>
25729 <TD width=35% BGCOLOR=#FBF5EF>
25730 <B>MIO Pin 51 Control</B>
25731 </TD>
25732 </TR>
25733 <TR valign="top">
25734 <TD width=15% BGCOLOR=#FBF5EF>
25735 <A href="#MIO_PIN_52">
25736 MIO_PIN_52
25737 </A>
25738 </TD>
25739 <TD width=15% BGCOLOR=#FBF5EF>
25740 <B>0XF80007D0</B>
25741 </TD>
25742 <TD width=10% BGCOLOR=#FBF5EF>
25743 <B>32</B>
25744 </TD>
25745 <TD width=10% BGCOLOR=#FBF5EF>
25746 <B>RW</B>
25747 </TD>
25748 <TD width=15% BGCOLOR=#FBF5EF>
25749 <B>0x000000</B>
25750 </TD>
25751 <TD width=35% BGCOLOR=#FBF5EF>
25752 <B>MIO Pin 52 Control</B>
25753 </TD>
25754 </TR>
25755 <TR valign="top">
25756 <TD width=15% BGCOLOR=#FBF5EF>
25757 <A href="#MIO_PIN_53">
25758 MIO_PIN_53
25759 </A>
25760 </TD>
25761 <TD width=15% BGCOLOR=#FBF5EF>
25762 <B>0XF80007D4</B>
25763 </TD>
25764 <TD width=10% BGCOLOR=#FBF5EF>
25765 <B>32</B>
25766 </TD>
25767 <TD width=10% BGCOLOR=#FBF5EF>
25768 <B>RW</B>
25769 </TD>
25770 <TD width=15% BGCOLOR=#FBF5EF>
25771 <B>0x000000</B>
25772 </TD>
25773 <TD width=35% BGCOLOR=#FBF5EF>
25774 <B>MIO Pin 53 Control</B>
25775 </TD>
25776 </TR>
25777 <TR valign="top">
25778 <TD width=15% BGCOLOR=#FBF5EF>
25779 <A href="#SD0_WP_CD_SEL">
25780 SD0_WP_CD_SEL
25781 </A>
25782 </TD>
25783 <TD width=15% BGCOLOR=#FBF5EF>
25784 <B>0XF8000830</B>
25785 </TD>
25786 <TD width=10% BGCOLOR=#FBF5EF>
25787 <B>32</B>
25788 </TD>
25789 <TD width=10% BGCOLOR=#FBF5EF>
25790 <B>RW</B>
25791 </TD>
25792 <TD width=15% BGCOLOR=#FBF5EF>
25793 <B>0x000000</B>
25794 </TD>
25795 <TD width=35% BGCOLOR=#FBF5EF>
25796 <B>SDIO 0 WP CD select</B>
25797 </TD>
25798 </TR>
25799 <TR valign="top">
25800 <TD width=15% BGCOLOR=#FBF5EF>
25801 <A href="#SLCR_LOCK">
25802 SLCR_LOCK
25803 </A>
25804 </TD>
25805 <TD width=15% BGCOLOR=#FBF5EF>
25806 <B>0XF8000004</B>
25807 </TD>
25808 <TD width=10% BGCOLOR=#FBF5EF>
25809 <B>32</B>
25810 </TD>
25811 <TD width=10% BGCOLOR=#FBF5EF>
25812 <B>WO</B>
25813 </TD>
25814 <TD width=15% BGCOLOR=#FBF5EF>
25815 <B>0x000000</B>
25816 </TD>
25817 <TD width=35% BGCOLOR=#FBF5EF>
25818 <B>SLCR Write Protection Lock</B>
25819 </TD>
25820 </TR>
25821 </TABLE>
25822 <P>
25823 <H2><a name="ps7_mio_init_data_3_0">ps7_mio_init_data_3_0</a></H2>
25824 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
25825 <TR valign="top">
25826 <TD width=15% BGCOLOR=#FFC0FF>
25827 <B>Register Name</B>
25828 </TD>
25829 <TD width=15% BGCOLOR=#FFC0FF>
25830 <B>Address</B>
25831 </TD>
25832 <TD width=10% BGCOLOR=#FFC0FF>
25833 <B>Width</B>
25834 </TD>
25835 <TD width=10% BGCOLOR=#FFC0FF>
25836 <B>Type</B>
25837 </TD>
25838 <TD width=15% BGCOLOR=#FFC0FF>
25839 <B>Reset Value</B>
25840 </TD>
25841 <TD width=35% BGCOLOR=#FFC0FF>
25842 <B>Description</B>
25843 </TD>
25844 </TR>
25845 <H1>SLCR SETTINGS</H1>
25846 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
25847 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
25848 <TR valign="top">
25849 <TD width=15% BGCOLOR=#FFFF00>
25850 <B>Register Name</B>
25851 </TD>
25852 <TD width=15% BGCOLOR=#FFFF00>
25853 <B>Address</B>
25854 </TD>
25855 <TD width=10% BGCOLOR=#FFFF00>
25856 <B>Width</B>
25857 </TD>
25858 <TD width=10% BGCOLOR=#FFFF00>
25859 <B>Type</B>
25860 </TD>
25861 <TD width=15% BGCOLOR=#FFFF00>
25862 <B>Reset Value</B>
25863 </TD>
25864 <TD width=35% BGCOLOR=#FFFF00>
25865 <B>Description</B>
25866 </TD>
25867 </TR>
25868 <TR valign="top">
25869 <TD width=15% BGCOLOR=#FBF5EF>
25870 <B>SLCR_UNLOCK</B>
25871 </TD>
25872 <TD width=15% BGCOLOR=#FBF5EF>
25873 <B>0XF8000008</B>
25874 </TD>
25875 <TD width=10% BGCOLOR=#FBF5EF>
25876 <B>32</B>
25877 </TD>
25878 <TD width=10% BGCOLOR=#FBF5EF>
25879 <B>rw</B>
25880 </TD>
25881 <TD width=15% BGCOLOR=#FBF5EF>
25882 <B>0x00000000</B>
25883 </TD>
25884 <TD width=35% BGCOLOR=#FBF5EF>
25885 <B>--</B>
25886 </TD>
25887 </TR>
25888 </TABLE>
25889 <P>
25890 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
25891 <TR valign="top">
25892 <TD width=15% BGCOLOR=#C0FFC0>
25893 <B>Field Name</B>
25894 </TD>
25895 <TD width=15% BGCOLOR=#C0FFC0>
25896 <B>Bits</B>
25897 </TD>
25898 <TD width=10% BGCOLOR=#C0FFC0>
25899 <B>Mask</B>
25900 </TD>
25901 <TD width=10% BGCOLOR=#C0FFC0>
25902 <B>Value</B>
25903 </TD>
25904 <TD width=15% BGCOLOR=#C0FFC0>
25905 <B>Shifted Value</B>
25906 </TD>
25907 <TD width=35% BGCOLOR=#C0FFC0>
25908 <B>Description</B>
25909 </TD>
25910 </TR>
25911 <TR valign="top">
25912 <TD width=15% BGCOLOR=#FBF5EF>
25913 <B>UNLOCK_KEY</B>
25914 </TD>
25915 <TD width=15% BGCOLOR=#FBF5EF>
25916 <B>15:0</B>
25917 </TD>
25918 <TD width=10% BGCOLOR=#FBF5EF>
25919 <B>ffff</B>
25920 </TD>
25921 <TD width=10% BGCOLOR=#FBF5EF>
25922 <B>df0d</B>
25923 </TD>
25924 <TD width=15% BGCOLOR=#FBF5EF>
25925 <B>df0d</B>
25926 </TD>
25927 <TD width=35% BGCOLOR=#FBF5EF>
25928 <B>Write the unlock key, 0xDF0D, to enable writes to the slcr registers. All slcr registers, 0xF800_0000 to 0xF800_0B74, are writeable until locked using the SLCR_LOCK register. A read of this register returns zero.</B>
25929 </TD>
25930 </TR>
25931 <TR valign="top">
25932 <TD width=15% BGCOLOR=#C0C0C0>
25933 <B>SLCR_UNLOCK@0XF8000008</B>
25934 </TD>
25935 <TD width=15% BGCOLOR=#C0C0C0>
25936 <B>31:0</B>
25937 </TD>
25938 <TD width=10% BGCOLOR=#C0C0C0>
25939 <B>ffff</B>
25940 </TD>
25941 <TD width=10% BGCOLOR=#C0C0C0>
25942 <B></B>
25943 </TD>
25944 <TD width=15% BGCOLOR=#C0C0C0>
25945 <B>df0d</B>
25946 </TD>
25947 <TD width=35% BGCOLOR=#C0C0C0>
25948 <B>SLCR Write Protection Unlock</B>
25949 </TD>
25950 </TR>
25951 </TABLE>
25952 <P>
25953 <H1>OCM REMAPPING</H1>
25954 <H2><a name="GPIOB_CTRL">Register (<A href=#mod___slcr> slcr </A>)GPIOB_CTRL</a></H2>
25955 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
25956 <TR valign="top">
25957 <TD width=15% BGCOLOR=#FFFF00>
25958 <B>Register Name</B>
25959 </TD>
25960 <TD width=15% BGCOLOR=#FFFF00>
25961 <B>Address</B>
25962 </TD>
25963 <TD width=10% BGCOLOR=#FFFF00>
25964 <B>Width</B>
25965 </TD>
25966 <TD width=10% BGCOLOR=#FFFF00>
25967 <B>Type</B>
25968 </TD>
25969 <TD width=15% BGCOLOR=#FFFF00>
25970 <B>Reset Value</B>
25971 </TD>
25972 <TD width=35% BGCOLOR=#FFFF00>
25973 <B>Description</B>
25974 </TD>
25975 </TR>
25976 <TR valign="top">
25977 <TD width=15% BGCOLOR=#FBF5EF>
25978 <B>GPIOB_CTRL</B>
25979 </TD>
25980 <TD width=15% BGCOLOR=#FBF5EF>
25981 <B>0XF8000B00</B>
25982 </TD>
25983 <TD width=10% BGCOLOR=#FBF5EF>
25984 <B>32</B>
25985 </TD>
25986 <TD width=10% BGCOLOR=#FBF5EF>
25987 <B>rw</B>
25988 </TD>
25989 <TD width=15% BGCOLOR=#FBF5EF>
25990 <B>0x00000000</B>
25991 </TD>
25992 <TD width=35% BGCOLOR=#FBF5EF>
25993 <B>--</B>
25994 </TD>
25995 </TR>
25996 </TABLE>
25997 <P>
25998 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
25999 <TR valign="top">
26000 <TD width=15% BGCOLOR=#C0FFC0>
26001 <B>Field Name</B>
26002 </TD>
26003 <TD width=15% BGCOLOR=#C0FFC0>
26004 <B>Bits</B>
26005 </TD>
26006 <TD width=10% BGCOLOR=#C0FFC0>
26007 <B>Mask</B>
26008 </TD>
26009 <TD width=10% BGCOLOR=#C0FFC0>
26010 <B>Value</B>
26011 </TD>
26012 <TD width=15% BGCOLOR=#C0FFC0>
26013 <B>Shifted Value</B>
26014 </TD>
26015 <TD width=35% BGCOLOR=#C0FFC0>
26016 <B>Description</B>
26017 </TD>
26018 </TR>
26019 <TR valign="top">
26020 <TD width=15% BGCOLOR=#FBF5EF>
26021 <B>VREF_EN</B>
26022 </TD>
26023 <TD width=15% BGCOLOR=#FBF5EF>
26024 <B>0:0</B>
26025 </TD>
26026 <TD width=10% BGCOLOR=#FBF5EF>
26027 <B>1</B>
26028 </TD>
26029 <TD width=10% BGCOLOR=#FBF5EF>
26030 <B>1</B>
26031 </TD>
26032 <TD width=15% BGCOLOR=#FBF5EF>
26033 <B>1</B>
26034 </TD>
26035 <TD width=35% BGCOLOR=#FBF5EF>
26036 <B>Enables VREF internal generator</B>
26037 </TD>
26038 </TR>
26039 <TR valign="top">
26040 <TD width=15% BGCOLOR=#FBF5EF>
26041 <B>VREF_SEL</B>
26042 </TD>
26043 <TD width=15% BGCOLOR=#FBF5EF>
26044 <B>6:4</B>
26045 </TD>
26046 <TD width=10% BGCOLOR=#FBF5EF>
26047 <B>70</B>
26048 </TD>
26049 <TD width=10% BGCOLOR=#FBF5EF>
26050 <B>0</B>
26051 </TD>
26052 <TD width=15% BGCOLOR=#FBF5EF>
26053 <B>0</B>
26054 </TD>
26055 <TD width=35% BGCOLOR=#FBF5EF>
26056 <B>Specifies GPIO VREF Selection 000 - VREF = Disabled 001 - VREF = 0.9V 010 - VREF = test only - 1.8V 100 - VREF = test only - 1.25V Other values reserved</B>
26057 </TD>
26058 </TR>
26059 <TR valign="top">
26060 <TD width=15% BGCOLOR=#C0C0C0>
26061 <B>GPIOB_CTRL@0XF8000B00</B>
26062 </TD>
26063 <TD width=15% BGCOLOR=#C0C0C0>
26064 <B>31:0</B>
26065 </TD>
26066 <TD width=10% BGCOLOR=#C0C0C0>
26067 <B>71</B>
26068 </TD>
26069 <TD width=10% BGCOLOR=#C0C0C0>
26070 <B></B>
26071 </TD>
26072 <TD width=15% BGCOLOR=#C0C0C0>
26073 <B>1</B>
26074 </TD>
26075 <TD width=35% BGCOLOR=#C0C0C0>
26076 <B>PS IO Buffer Control</B>
26077 </TD>
26078 </TR>
26079 </TABLE>
26080 <P>
26081 <H1>DDRIOB SETTINGS</H1>
26082 <H2><a name="DDRIOB_ADDR0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_ADDR0</a></H2>
26083 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
26084 <TR valign="top">
26085 <TD width=15% BGCOLOR=#FFFF00>
26086 <B>Register Name</B>
26087 </TD>
26088 <TD width=15% BGCOLOR=#FFFF00>
26089 <B>Address</B>
26090 </TD>
26091 <TD width=10% BGCOLOR=#FFFF00>
26092 <B>Width</B>
26093 </TD>
26094 <TD width=10% BGCOLOR=#FFFF00>
26095 <B>Type</B>
26096 </TD>
26097 <TD width=15% BGCOLOR=#FFFF00>
26098 <B>Reset Value</B>
26099 </TD>
26100 <TD width=35% BGCOLOR=#FFFF00>
26101 <B>Description</B>
26102 </TD>
26103 </TR>
26104 <TR valign="top">
26105 <TD width=15% BGCOLOR=#FBF5EF>
26106 <B>DDRIOB_ADDR0</B>
26107 </TD>
26108 <TD width=15% BGCOLOR=#FBF5EF>
26109 <B>0XF8000B40</B>
26110 </TD>
26111 <TD width=10% BGCOLOR=#FBF5EF>
26112 <B>32</B>
26113 </TD>
26114 <TD width=10% BGCOLOR=#FBF5EF>
26115 <B>rw</B>
26116 </TD>
26117 <TD width=15% BGCOLOR=#FBF5EF>
26118 <B>0x00000000</B>
26119 </TD>
26120 <TD width=35% BGCOLOR=#FBF5EF>
26121 <B>--</B>
26122 </TD>
26123 </TR>
26124 </TABLE>
26125 <P>
26126 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
26127 <TR valign="top">
26128 <TD width=15% BGCOLOR=#C0FFC0>
26129 <B>Field Name</B>
26130 </TD>
26131 <TD width=15% BGCOLOR=#C0FFC0>
26132 <B>Bits</B>
26133 </TD>
26134 <TD width=10% BGCOLOR=#C0FFC0>
26135 <B>Mask</B>
26136 </TD>
26137 <TD width=10% BGCOLOR=#C0FFC0>
26138 <B>Value</B>
26139 </TD>
26140 <TD width=15% BGCOLOR=#C0FFC0>
26141 <B>Shifted Value</B>
26142 </TD>
26143 <TD width=35% BGCOLOR=#C0FFC0>
26144 <B>Description</B>
26145 </TD>
26146 </TR>
26147 <TR valign="top">
26148 <TD width=15% BGCOLOR=#FBF5EF>
26149 <B>reserved_INP_POWER</B>
26150 </TD>
26151 <TD width=15% BGCOLOR=#FBF5EF>
26152 <B>0:0</B>
26153 </TD>
26154 <TD width=10% BGCOLOR=#FBF5EF>
26155 <B>1</B>
26156 </TD>
26157 <TD width=10% BGCOLOR=#FBF5EF>
26158 <B>0</B>
26159 </TD>
26160 <TD width=15% BGCOLOR=#FBF5EF>
26161 <B>0</B>
26162 </TD>
26163 <TD width=35% BGCOLOR=#FBF5EF>
26164 <B>Reserved. Do not modify.</B>
26165 </TD>
26166 </TR>
26167 <TR valign="top">
26168 <TD width=15% BGCOLOR=#FBF5EF>
26169 <B>INP_TYPE</B>
26170 </TD>
26171 <TD width=15% BGCOLOR=#FBF5EF>
26172 <B>2:1</B>
26173 </TD>
26174 <TD width=10% BGCOLOR=#FBF5EF>
26175 <B>6</B>
26176 </TD>
26177 <TD width=10% BGCOLOR=#FBF5EF>
26178 <B>0</B>
26179 </TD>
26180 <TD width=15% BGCOLOR=#FBF5EF>
26181 <B>0</B>
26182 </TD>
26183 <TD width=35% BGCOLOR=#FBF5EF>
26184 <B>Input buffer control: 00: Input off (input signal to selected controller is driven Low). 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
26185 </TD>
26186 </TR>
26187 <TR valign="top">
26188 <TD width=15% BGCOLOR=#FBF5EF>
26189 <B>DCI_UPDATE_B</B>
26190 </TD>
26191 <TD width=15% BGCOLOR=#FBF5EF>
26192 <B>3:3</B>
26193 </TD>
26194 <TD width=10% BGCOLOR=#FBF5EF>
26195 <B>8</B>
26196 </TD>
26197 <TD width=10% BGCOLOR=#FBF5EF>
26198 <B>0</B>
26199 </TD>
26200 <TD width=15% BGCOLOR=#FBF5EF>
26201 <B>0</B>
26202 </TD>
26203 <TD width=35% BGCOLOR=#FBF5EF>
26204 <B>DCI Update Enable: 0: disable 1: enable</B>
26205 </TD>
26206 </TR>
26207 <TR valign="top">
26208 <TD width=15% BGCOLOR=#FBF5EF>
26209 <B>TERM_EN</B>
26210 </TD>
26211 <TD width=15% BGCOLOR=#FBF5EF>
26212 <B>4:4</B>
26213 </TD>
26214 <TD width=10% BGCOLOR=#FBF5EF>
26215 <B>10</B>
26216 </TD>
26217 <TD width=10% BGCOLOR=#FBF5EF>
26218 <B>0</B>
26219 </TD>
26220 <TD width=15% BGCOLOR=#FBF5EF>
26221 <B>0</B>
26222 </TD>
26223 <TD width=35% BGCOLOR=#FBF5EF>
26224 <B>Tri State Termination Enable: 0: disable 1: enable</B>
26225 </TD>
26226 </TR>
26227 <TR valign="top">
26228 <TD width=15% BGCOLOR=#FBF5EF>
26229 <B>DCI_TYPE</B>
26230 </TD>
26231 <TD width=15% BGCOLOR=#FBF5EF>
26232 <B>6:5</B>
26233 </TD>
26234 <TD width=10% BGCOLOR=#FBF5EF>
26235 <B>60</B>
26236 </TD>
26237 <TD width=10% BGCOLOR=#FBF5EF>
26238 <B>0</B>
26239 </TD>
26240 <TD width=15% BGCOLOR=#FBF5EF>
26241 <B>0</B>
26242 </TD>
26243 <TD width=35% BGCOLOR=#FBF5EF>
26244 <B>DCI Mode Selection: 00: DCI Disabled (DDR2/3 ADDR and CLOCK) 01: DCI Drive (LPDDR2) 10: reserved 11: DCI Termination (DDR2/3 DATA and DIFF)</B>
26245 </TD>
26246 </TR>
26247 <TR valign="top">
26248 <TD width=15% BGCOLOR=#FBF5EF>
26249 <B>IBUF_DISABLE_MODE</B>
26250 </TD>
26251 <TD width=15% BGCOLOR=#FBF5EF>
26252 <B>7:7</B>
26253 </TD>
26254 <TD width=10% BGCOLOR=#FBF5EF>
26255 <B>80</B>
26256 </TD>
26257 <TD width=10% BGCOLOR=#FBF5EF>
26258 <B>0</B>
26259 </TD>
26260 <TD width=15% BGCOLOR=#FBF5EF>
26261 <B>0</B>
26262 </TD>
26263 <TD width=35% BGCOLOR=#FBF5EF>
26264 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
26265 </TD>
26266 </TR>
26267 <TR valign="top">
26268 <TD width=15% BGCOLOR=#FBF5EF>
26269 <B>TERM_DISABLE_MODE</B>
26270 </TD>
26271 <TD width=15% BGCOLOR=#FBF5EF>
26272 <B>8:8</B>
26273 </TD>
26274 <TD width=10% BGCOLOR=#FBF5EF>
26275 <B>100</B>
26276 </TD>
26277 <TD width=10% BGCOLOR=#FBF5EF>
26278 <B>0</B>
26279 </TD>
26280 <TD width=15% BGCOLOR=#FBF5EF>
26281 <B>0</B>
26282 </TD>
26283 <TD width=35% BGCOLOR=#FBF5EF>
26284 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
26285 </TD>
26286 </TR>
26287 <TR valign="top">
26288 <TD width=15% BGCOLOR=#FBF5EF>
26289 <B>OUTPUT_EN</B>
26290 </TD>
26291 <TD width=15% BGCOLOR=#FBF5EF>
26292 <B>10:9</B>
26293 </TD>
26294 <TD width=10% BGCOLOR=#FBF5EF>
26295 <B>600</B>
26296 </TD>
26297 <TD width=10% BGCOLOR=#FBF5EF>
26298 <B>3</B>
26299 </TD>
26300 <TD width=15% BGCOLOR=#FBF5EF>
26301 <B>600</B>
26302 </TD>
26303 <TD width=35% BGCOLOR=#FBF5EF>
26304 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
26305 </TD>
26306 </TR>
26307 <TR valign="top">
26308 <TD width=15% BGCOLOR=#FBF5EF>
26309 <B>PULLUP_EN</B>
26310 </TD>
26311 <TD width=15% BGCOLOR=#FBF5EF>
26312 <B>11:11</B>
26313 </TD>
26314 <TD width=10% BGCOLOR=#FBF5EF>
26315 <B>800</B>
26316 </TD>
26317 <TD width=10% BGCOLOR=#FBF5EF>
26318 <B>0</B>
26319 </TD>
26320 <TD width=15% BGCOLOR=#FBF5EF>
26321 <B>0</B>
26322 </TD>
26323 <TD width=35% BGCOLOR=#FBF5EF>
26324 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
26325 </TD>
26326 </TR>
26327 <TR valign="top">
26328 <TD width=15% BGCOLOR=#C0C0C0>
26329 <B>DDRIOB_ADDR0@0XF8000B40</B>
26330 </TD>
26331 <TD width=15% BGCOLOR=#C0C0C0>
26332 <B>31:0</B>
26333 </TD>
26334 <TD width=10% BGCOLOR=#C0C0C0>
26335 <B>fff</B>
26336 </TD>
26337 <TD width=10% BGCOLOR=#C0C0C0>
26338 <B></B>
26339 </TD>
26340 <TD width=15% BGCOLOR=#C0C0C0>
26341 <B>600</B>
26342 </TD>
26343 <TD width=35% BGCOLOR=#C0C0C0>
26344 <B>DDR IOB Config for A[14:0], CKE and DRST_B</B>
26345 </TD>
26346 </TR>
26347 </TABLE>
26348 <P>
26349 <H2><a name="DDRIOB_ADDR1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_ADDR1</a></H2>
26350 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
26351 <TR valign="top">
26352 <TD width=15% BGCOLOR=#FFFF00>
26353 <B>Register Name</B>
26354 </TD>
26355 <TD width=15% BGCOLOR=#FFFF00>
26356 <B>Address</B>
26357 </TD>
26358 <TD width=10% BGCOLOR=#FFFF00>
26359 <B>Width</B>
26360 </TD>
26361 <TD width=10% BGCOLOR=#FFFF00>
26362 <B>Type</B>
26363 </TD>
26364 <TD width=15% BGCOLOR=#FFFF00>
26365 <B>Reset Value</B>
26366 </TD>
26367 <TD width=35% BGCOLOR=#FFFF00>
26368 <B>Description</B>
26369 </TD>
26370 </TR>
26371 <TR valign="top">
26372 <TD width=15% BGCOLOR=#FBF5EF>
26373 <B>DDRIOB_ADDR1</B>
26374 </TD>
26375 <TD width=15% BGCOLOR=#FBF5EF>
26376 <B>0XF8000B44</B>
26377 </TD>
26378 <TD width=10% BGCOLOR=#FBF5EF>
26379 <B>32</B>
26380 </TD>
26381 <TD width=10% BGCOLOR=#FBF5EF>
26382 <B>rw</B>
26383 </TD>
26384 <TD width=15% BGCOLOR=#FBF5EF>
26385 <B>0x00000000</B>
26386 </TD>
26387 <TD width=35% BGCOLOR=#FBF5EF>
26388 <B>--</B>
26389 </TD>
26390 </TR>
26391 </TABLE>
26392 <P>
26393 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
26394 <TR valign="top">
26395 <TD width=15% BGCOLOR=#C0FFC0>
26396 <B>Field Name</B>
26397 </TD>
26398 <TD width=15% BGCOLOR=#C0FFC0>
26399 <B>Bits</B>
26400 </TD>
26401 <TD width=10% BGCOLOR=#C0FFC0>
26402 <B>Mask</B>
26403 </TD>
26404 <TD width=10% BGCOLOR=#C0FFC0>
26405 <B>Value</B>
26406 </TD>
26407 <TD width=15% BGCOLOR=#C0FFC0>
26408 <B>Shifted Value</B>
26409 </TD>
26410 <TD width=35% BGCOLOR=#C0FFC0>
26411 <B>Description</B>
26412 </TD>
26413 </TR>
26414 <TR valign="top">
26415 <TD width=15% BGCOLOR=#FBF5EF>
26416 <B>reserved_INP_POWER</B>
26417 </TD>
26418 <TD width=15% BGCOLOR=#FBF5EF>
26419 <B>0:0</B>
26420 </TD>
26421 <TD width=10% BGCOLOR=#FBF5EF>
26422 <B>1</B>
26423 </TD>
26424 <TD width=10% BGCOLOR=#FBF5EF>
26425 <B>0</B>
26426 </TD>
26427 <TD width=15% BGCOLOR=#FBF5EF>
26428 <B>0</B>
26429 </TD>
26430 <TD width=35% BGCOLOR=#FBF5EF>
26431 <B>Reserved. Do not modify.</B>
26432 </TD>
26433 </TR>
26434 <TR valign="top">
26435 <TD width=15% BGCOLOR=#FBF5EF>
26436 <B>INP_TYPE</B>
26437 </TD>
26438 <TD width=15% BGCOLOR=#FBF5EF>
26439 <B>2:1</B>
26440 </TD>
26441 <TD width=10% BGCOLOR=#FBF5EF>
26442 <B>6</B>
26443 </TD>
26444 <TD width=10% BGCOLOR=#FBF5EF>
26445 <B>0</B>
26446 </TD>
26447 <TD width=15% BGCOLOR=#FBF5EF>
26448 <B>0</B>
26449 </TD>
26450 <TD width=35% BGCOLOR=#FBF5EF>
26451 <B>Input buffer control: 00: Input off (input signal to selected controller is driven Low). 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
26452 </TD>
26453 </TR>
26454 <TR valign="top">
26455 <TD width=15% BGCOLOR=#FBF5EF>
26456 <B>DCI_UPDATE_B</B>
26457 </TD>
26458 <TD width=15% BGCOLOR=#FBF5EF>
26459 <B>3:3</B>
26460 </TD>
26461 <TD width=10% BGCOLOR=#FBF5EF>
26462 <B>8</B>
26463 </TD>
26464 <TD width=10% BGCOLOR=#FBF5EF>
26465 <B>0</B>
26466 </TD>
26467 <TD width=15% BGCOLOR=#FBF5EF>
26468 <B>0</B>
26469 </TD>
26470 <TD width=35% BGCOLOR=#FBF5EF>
26471 <B>DCI Update Enable: 0: disable 1: enable</B>
26472 </TD>
26473 </TR>
26474 <TR valign="top">
26475 <TD width=15% BGCOLOR=#FBF5EF>
26476 <B>TERM_EN</B>
26477 </TD>
26478 <TD width=15% BGCOLOR=#FBF5EF>
26479 <B>4:4</B>
26480 </TD>
26481 <TD width=10% BGCOLOR=#FBF5EF>
26482 <B>10</B>
26483 </TD>
26484 <TD width=10% BGCOLOR=#FBF5EF>
26485 <B>0</B>
26486 </TD>
26487 <TD width=15% BGCOLOR=#FBF5EF>
26488 <B>0</B>
26489 </TD>
26490 <TD width=35% BGCOLOR=#FBF5EF>
26491 <B>Tri State Termination Enable: 0: disable 1: enable</B>
26492 </TD>
26493 </TR>
26494 <TR valign="top">
26495 <TD width=15% BGCOLOR=#FBF5EF>
26496 <B>DCI_TYPE</B>
26497 </TD>
26498 <TD width=15% BGCOLOR=#FBF5EF>
26499 <B>6:5</B>
26500 </TD>
26501 <TD width=10% BGCOLOR=#FBF5EF>
26502 <B>60</B>
26503 </TD>
26504 <TD width=10% BGCOLOR=#FBF5EF>
26505 <B>0</B>
26506 </TD>
26507 <TD width=15% BGCOLOR=#FBF5EF>
26508 <B>0</B>
26509 </TD>
26510 <TD width=35% BGCOLOR=#FBF5EF>
26511 <B>DCI Mode Selection: 00: DCI Disabled (DDR2/3 ADDR and CLOCK) 01: DCI Drive (LPDDR2) 10: reserved 11: DCI Termination (DDR2/3 DATA and DIFF)</B>
26512 </TD>
26513 </TR>
26514 <TR valign="top">
26515 <TD width=15% BGCOLOR=#FBF5EF>
26516 <B>IBUF_DISABLE_MODE</B>
26517 </TD>
26518 <TD width=15% BGCOLOR=#FBF5EF>
26519 <B>7:7</B>
26520 </TD>
26521 <TD width=10% BGCOLOR=#FBF5EF>
26522 <B>80</B>
26523 </TD>
26524 <TD width=10% BGCOLOR=#FBF5EF>
26525 <B>0</B>
26526 </TD>
26527 <TD width=15% BGCOLOR=#FBF5EF>
26528 <B>0</B>
26529 </TD>
26530 <TD width=35% BGCOLOR=#FBF5EF>
26531 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
26532 </TD>
26533 </TR>
26534 <TR valign="top">
26535 <TD width=15% BGCOLOR=#FBF5EF>
26536 <B>TERM_DISABLE_MODE</B>
26537 </TD>
26538 <TD width=15% BGCOLOR=#FBF5EF>
26539 <B>8:8</B>
26540 </TD>
26541 <TD width=10% BGCOLOR=#FBF5EF>
26542 <B>100</B>
26543 </TD>
26544 <TD width=10% BGCOLOR=#FBF5EF>
26545 <B>0</B>
26546 </TD>
26547 <TD width=15% BGCOLOR=#FBF5EF>
26548 <B>0</B>
26549 </TD>
26550 <TD width=35% BGCOLOR=#FBF5EF>
26551 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
26552 </TD>
26553 </TR>
26554 <TR valign="top">
26555 <TD width=15% BGCOLOR=#FBF5EF>
26556 <B>OUTPUT_EN</B>
26557 </TD>
26558 <TD width=15% BGCOLOR=#FBF5EF>
26559 <B>10:9</B>
26560 </TD>
26561 <TD width=10% BGCOLOR=#FBF5EF>
26562 <B>600</B>
26563 </TD>
26564 <TD width=10% BGCOLOR=#FBF5EF>
26565 <B>3</B>
26566 </TD>
26567 <TD width=15% BGCOLOR=#FBF5EF>
26568 <B>600</B>
26569 </TD>
26570 <TD width=35% BGCOLOR=#FBF5EF>
26571 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
26572 </TD>
26573 </TR>
26574 <TR valign="top">
26575 <TD width=15% BGCOLOR=#FBF5EF>
26576 <B>PULLUP_EN</B>
26577 </TD>
26578 <TD width=15% BGCOLOR=#FBF5EF>
26579 <B>11:11</B>
26580 </TD>
26581 <TD width=10% BGCOLOR=#FBF5EF>
26582 <B>800</B>
26583 </TD>
26584 <TD width=10% BGCOLOR=#FBF5EF>
26585 <B>0</B>
26586 </TD>
26587 <TD width=15% BGCOLOR=#FBF5EF>
26588 <B>0</B>
26589 </TD>
26590 <TD width=35% BGCOLOR=#FBF5EF>
26591 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
26592 </TD>
26593 </TR>
26594 <TR valign="top">
26595 <TD width=15% BGCOLOR=#C0C0C0>
26596 <B>DDRIOB_ADDR1@0XF8000B44</B>
26597 </TD>
26598 <TD width=15% BGCOLOR=#C0C0C0>
26599 <B>31:0</B>
26600 </TD>
26601 <TD width=10% BGCOLOR=#C0C0C0>
26602 <B>fff</B>
26603 </TD>
26604 <TD width=10% BGCOLOR=#C0C0C0>
26605 <B></B>
26606 </TD>
26607 <TD width=15% BGCOLOR=#C0C0C0>
26608 <B>600</B>
26609 </TD>
26610 <TD width=35% BGCOLOR=#C0C0C0>
26611 <B>DDR IOB Config for BA[2:0], ODT, CS_B, WE_B, RAS_B and CAS_B</B>
26612 </TD>
26613 </TR>
26614 </TABLE>
26615 <P>
26616 <H2><a name="DDRIOB_DATA0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA0</a></H2>
26617 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
26618 <TR valign="top">
26619 <TD width=15% BGCOLOR=#FFFF00>
26620 <B>Register Name</B>
26621 </TD>
26622 <TD width=15% BGCOLOR=#FFFF00>
26623 <B>Address</B>
26624 </TD>
26625 <TD width=10% BGCOLOR=#FFFF00>
26626 <B>Width</B>
26627 </TD>
26628 <TD width=10% BGCOLOR=#FFFF00>
26629 <B>Type</B>
26630 </TD>
26631 <TD width=15% BGCOLOR=#FFFF00>
26632 <B>Reset Value</B>
26633 </TD>
26634 <TD width=35% BGCOLOR=#FFFF00>
26635 <B>Description</B>
26636 </TD>
26637 </TR>
26638 <TR valign="top">
26639 <TD width=15% BGCOLOR=#FBF5EF>
26640 <B>DDRIOB_DATA0</B>
26641 </TD>
26642 <TD width=15% BGCOLOR=#FBF5EF>
26643 <B>0XF8000B48</B>
26644 </TD>
26645 <TD width=10% BGCOLOR=#FBF5EF>
26646 <B>32</B>
26647 </TD>
26648 <TD width=10% BGCOLOR=#FBF5EF>
26649 <B>rw</B>
26650 </TD>
26651 <TD width=15% BGCOLOR=#FBF5EF>
26652 <B>0x00000000</B>
26653 </TD>
26654 <TD width=35% BGCOLOR=#FBF5EF>
26655 <B>--</B>
26656 </TD>
26657 </TR>
26658 </TABLE>
26659 <P>
26660 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
26661 <TR valign="top">
26662 <TD width=15% BGCOLOR=#C0FFC0>
26663 <B>Field Name</B>
26664 </TD>
26665 <TD width=15% BGCOLOR=#C0FFC0>
26666 <B>Bits</B>
26667 </TD>
26668 <TD width=10% BGCOLOR=#C0FFC0>
26669 <B>Mask</B>
26670 </TD>
26671 <TD width=10% BGCOLOR=#C0FFC0>
26672 <B>Value</B>
26673 </TD>
26674 <TD width=15% BGCOLOR=#C0FFC0>
26675 <B>Shifted Value</B>
26676 </TD>
26677 <TD width=35% BGCOLOR=#C0FFC0>
26678 <B>Description</B>
26679 </TD>
26680 </TR>
26681 <TR valign="top">
26682 <TD width=15% BGCOLOR=#FBF5EF>
26683 <B>reserved_INP_POWER</B>
26684 </TD>
26685 <TD width=15% BGCOLOR=#FBF5EF>
26686 <B>0:0</B>
26687 </TD>
26688 <TD width=10% BGCOLOR=#FBF5EF>
26689 <B>1</B>
26690 </TD>
26691 <TD width=10% BGCOLOR=#FBF5EF>
26692 <B>0</B>
26693 </TD>
26694 <TD width=15% BGCOLOR=#FBF5EF>
26695 <B>0</B>
26696 </TD>
26697 <TD width=35% BGCOLOR=#FBF5EF>
26698 <B>Reserved. Do not modify.</B>
26699 </TD>
26700 </TR>
26701 <TR valign="top">
26702 <TD width=15% BGCOLOR=#FBF5EF>
26703 <B>INP_TYPE</B>
26704 </TD>
26705 <TD width=15% BGCOLOR=#FBF5EF>
26706 <B>2:1</B>
26707 </TD>
26708 <TD width=10% BGCOLOR=#FBF5EF>
26709 <B>6</B>
26710 </TD>
26711 <TD width=10% BGCOLOR=#FBF5EF>
26712 <B>1</B>
26713 </TD>
26714 <TD width=15% BGCOLOR=#FBF5EF>
26715 <B>2</B>
26716 </TD>
26717 <TD width=35% BGCOLOR=#FBF5EF>
26718 <B>Input buffer control: 00: Input off (input signal to selected controller is driven Low). 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
26719 </TD>
26720 </TR>
26721 <TR valign="top">
26722 <TD width=15% BGCOLOR=#FBF5EF>
26723 <B>DCI_UPDATE_B</B>
26724 </TD>
26725 <TD width=15% BGCOLOR=#FBF5EF>
26726 <B>3:3</B>
26727 </TD>
26728 <TD width=10% BGCOLOR=#FBF5EF>
26729 <B>8</B>
26730 </TD>
26731 <TD width=10% BGCOLOR=#FBF5EF>
26732 <B>0</B>
26733 </TD>
26734 <TD width=15% BGCOLOR=#FBF5EF>
26735 <B>0</B>
26736 </TD>
26737 <TD width=35% BGCOLOR=#FBF5EF>
26738 <B>DCI Update Enable: 0: disable 1: enable</B>
26739 </TD>
26740 </TR>
26741 <TR valign="top">
26742 <TD width=15% BGCOLOR=#FBF5EF>
26743 <B>TERM_EN</B>
26744 </TD>
26745 <TD width=15% BGCOLOR=#FBF5EF>
26746 <B>4:4</B>
26747 </TD>
26748 <TD width=10% BGCOLOR=#FBF5EF>
26749 <B>10</B>
26750 </TD>
26751 <TD width=10% BGCOLOR=#FBF5EF>
26752 <B>1</B>
26753 </TD>
26754 <TD width=15% BGCOLOR=#FBF5EF>
26755 <B>10</B>
26756 </TD>
26757 <TD width=35% BGCOLOR=#FBF5EF>
26758 <B>Tri State Termination Enable: 0: disable 1: enable</B>
26759 </TD>
26760 </TR>
26761 <TR valign="top">
26762 <TD width=15% BGCOLOR=#FBF5EF>
26763 <B>DCI_TYPE</B>
26764 </TD>
26765 <TD width=15% BGCOLOR=#FBF5EF>
26766 <B>6:5</B>
26767 </TD>
26768 <TD width=10% BGCOLOR=#FBF5EF>
26769 <B>60</B>
26770 </TD>
26771 <TD width=10% BGCOLOR=#FBF5EF>
26772 <B>3</B>
26773 </TD>
26774 <TD width=15% BGCOLOR=#FBF5EF>
26775 <B>60</B>
26776 </TD>
26777 <TD width=35% BGCOLOR=#FBF5EF>
26778 <B>DCI Mode Selection: 00: DCI Disabled (DDR2/3 ADDR and CLOCK) 01: DCI Drive (LPDDR2) 10: reserved 11: DCI Termination (DDR2/3 DATA and DIFF)</B>
26779 </TD>
26780 </TR>
26781 <TR valign="top">
26782 <TD width=15% BGCOLOR=#FBF5EF>
26783 <B>IBUF_DISABLE_MODE</B>
26784 </TD>
26785 <TD width=15% BGCOLOR=#FBF5EF>
26786 <B>7:7</B>
26787 </TD>
26788 <TD width=10% BGCOLOR=#FBF5EF>
26789 <B>80</B>
26790 </TD>
26791 <TD width=10% BGCOLOR=#FBF5EF>
26792 <B>0</B>
26793 </TD>
26794 <TD width=15% BGCOLOR=#FBF5EF>
26795 <B>0</B>
26796 </TD>
26797 <TD width=35% BGCOLOR=#FBF5EF>
26798 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
26799 </TD>
26800 </TR>
26801 <TR valign="top">
26802 <TD width=15% BGCOLOR=#FBF5EF>
26803 <B>TERM_DISABLE_MODE</B>
26804 </TD>
26805 <TD width=15% BGCOLOR=#FBF5EF>
26806 <B>8:8</B>
26807 </TD>
26808 <TD width=10% BGCOLOR=#FBF5EF>
26809 <B>100</B>
26810 </TD>
26811 <TD width=10% BGCOLOR=#FBF5EF>
26812 <B>0</B>
26813 </TD>
26814 <TD width=15% BGCOLOR=#FBF5EF>
26815 <B>0</B>
26816 </TD>
26817 <TD width=35% BGCOLOR=#FBF5EF>
26818 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
26819 </TD>
26820 </TR>
26821 <TR valign="top">
26822 <TD width=15% BGCOLOR=#FBF5EF>
26823 <B>OUTPUT_EN</B>
26824 </TD>
26825 <TD width=15% BGCOLOR=#FBF5EF>
26826 <B>10:9</B>
26827 </TD>
26828 <TD width=10% BGCOLOR=#FBF5EF>
26829 <B>600</B>
26830 </TD>
26831 <TD width=10% BGCOLOR=#FBF5EF>
26832 <B>3</B>
26833 </TD>
26834 <TD width=15% BGCOLOR=#FBF5EF>
26835 <B>600</B>
26836 </TD>
26837 <TD width=35% BGCOLOR=#FBF5EF>
26838 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
26839 </TD>
26840 </TR>
26841 <TR valign="top">
26842 <TD width=15% BGCOLOR=#FBF5EF>
26843 <B>PULLUP_EN</B>
26844 </TD>
26845 <TD width=15% BGCOLOR=#FBF5EF>
26846 <B>11:11</B>
26847 </TD>
26848 <TD width=10% BGCOLOR=#FBF5EF>
26849 <B>800</B>
26850 </TD>
26851 <TD width=10% BGCOLOR=#FBF5EF>
26852 <B>0</B>
26853 </TD>
26854 <TD width=15% BGCOLOR=#FBF5EF>
26855 <B>0</B>
26856 </TD>
26857 <TD width=35% BGCOLOR=#FBF5EF>
26858 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
26859 </TD>
26860 </TR>
26861 <TR valign="top">
26862 <TD width=15% BGCOLOR=#C0C0C0>
26863 <B>DDRIOB_DATA0@0XF8000B48</B>
26864 </TD>
26865 <TD width=15% BGCOLOR=#C0C0C0>
26866 <B>31:0</B>
26867 </TD>
26868 <TD width=10% BGCOLOR=#C0C0C0>
26869 <B>fff</B>
26870 </TD>
26871 <TD width=10% BGCOLOR=#C0C0C0>
26872 <B></B>
26873 </TD>
26874 <TD width=15% BGCOLOR=#C0C0C0>
26875 <B>672</B>
26876 </TD>
26877 <TD width=35% BGCOLOR=#C0C0C0>
26878 <B>DDR IOB Config for Data 15:0</B>
26879 </TD>
26880 </TR>
26881 </TABLE>
26882 <P>
26883 <H2><a name="DDRIOB_DATA1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA1</a></H2>
26884 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
26885 <TR valign="top">
26886 <TD width=15% BGCOLOR=#FFFF00>
26887 <B>Register Name</B>
26888 </TD>
26889 <TD width=15% BGCOLOR=#FFFF00>
26890 <B>Address</B>
26891 </TD>
26892 <TD width=10% BGCOLOR=#FFFF00>
26893 <B>Width</B>
26894 </TD>
26895 <TD width=10% BGCOLOR=#FFFF00>
26896 <B>Type</B>
26897 </TD>
26898 <TD width=15% BGCOLOR=#FFFF00>
26899 <B>Reset Value</B>
26900 </TD>
26901 <TD width=35% BGCOLOR=#FFFF00>
26902 <B>Description</B>
26903 </TD>
26904 </TR>
26905 <TR valign="top">
26906 <TD width=15% BGCOLOR=#FBF5EF>
26907 <B>DDRIOB_DATA1</B>
26908 </TD>
26909 <TD width=15% BGCOLOR=#FBF5EF>
26910 <B>0XF8000B4C</B>
26911 </TD>
26912 <TD width=10% BGCOLOR=#FBF5EF>
26913 <B>32</B>
26914 </TD>
26915 <TD width=10% BGCOLOR=#FBF5EF>
26916 <B>rw</B>
26917 </TD>
26918 <TD width=15% BGCOLOR=#FBF5EF>
26919 <B>0x00000000</B>
26920 </TD>
26921 <TD width=35% BGCOLOR=#FBF5EF>
26922 <B>--</B>
26923 </TD>
26924 </TR>
26925 </TABLE>
26926 <P>
26927 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
26928 <TR valign="top">
26929 <TD width=15% BGCOLOR=#C0FFC0>
26930 <B>Field Name</B>
26931 </TD>
26932 <TD width=15% BGCOLOR=#C0FFC0>
26933 <B>Bits</B>
26934 </TD>
26935 <TD width=10% BGCOLOR=#C0FFC0>
26936 <B>Mask</B>
26937 </TD>
26938 <TD width=10% BGCOLOR=#C0FFC0>
26939 <B>Value</B>
26940 </TD>
26941 <TD width=15% BGCOLOR=#C0FFC0>
26942 <B>Shifted Value</B>
26943 </TD>
26944 <TD width=35% BGCOLOR=#C0FFC0>
26945 <B>Description</B>
26946 </TD>
26947 </TR>
26948 <TR valign="top">
26949 <TD width=15% BGCOLOR=#FBF5EF>
26950 <B>reserved_INP_POWER</B>
26951 </TD>
26952 <TD width=15% BGCOLOR=#FBF5EF>
26953 <B>0:0</B>
26954 </TD>
26955 <TD width=10% BGCOLOR=#FBF5EF>
26956 <B>1</B>
26957 </TD>
26958 <TD width=10% BGCOLOR=#FBF5EF>
26959 <B>0</B>
26960 </TD>
26961 <TD width=15% BGCOLOR=#FBF5EF>
26962 <B>0</B>
26963 </TD>
26964 <TD width=35% BGCOLOR=#FBF5EF>
26965 <B>Reserved. Do not modify.</B>
26966 </TD>
26967 </TR>
26968 <TR valign="top">
26969 <TD width=15% BGCOLOR=#FBF5EF>
26970 <B>INP_TYPE</B>
26971 </TD>
26972 <TD width=15% BGCOLOR=#FBF5EF>
26973 <B>2:1</B>
26974 </TD>
26975 <TD width=10% BGCOLOR=#FBF5EF>
26976 <B>6</B>
26977 </TD>
26978 <TD width=10% BGCOLOR=#FBF5EF>
26979 <B>1</B>
26980 </TD>
26981 <TD width=15% BGCOLOR=#FBF5EF>
26982 <B>2</B>
26983 </TD>
26984 <TD width=35% BGCOLOR=#FBF5EF>
26985 <B>Input buffer control: 00: Input off (input signal to selected controller is driven Low). 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
26986 </TD>
26987 </TR>
26988 <TR valign="top">
26989 <TD width=15% BGCOLOR=#FBF5EF>
26990 <B>DCI_UPDATE_B</B>
26991 </TD>
26992 <TD width=15% BGCOLOR=#FBF5EF>
26993 <B>3:3</B>
26994 </TD>
26995 <TD width=10% BGCOLOR=#FBF5EF>
26996 <B>8</B>
26997 </TD>
26998 <TD width=10% BGCOLOR=#FBF5EF>
26999 <B>0</B>
27000 </TD>
27001 <TD width=15% BGCOLOR=#FBF5EF>
27002 <B>0</B>
27003 </TD>
27004 <TD width=35% BGCOLOR=#FBF5EF>
27005 <B>DCI Update Enable: 0: disable 1: enable</B>
27006 </TD>
27007 </TR>
27008 <TR valign="top">
27009 <TD width=15% BGCOLOR=#FBF5EF>
27010 <B>TERM_EN</B>
27011 </TD>
27012 <TD width=15% BGCOLOR=#FBF5EF>
27013 <B>4:4</B>
27014 </TD>
27015 <TD width=10% BGCOLOR=#FBF5EF>
27016 <B>10</B>
27017 </TD>
27018 <TD width=10% BGCOLOR=#FBF5EF>
27019 <B>1</B>
27020 </TD>
27021 <TD width=15% BGCOLOR=#FBF5EF>
27022 <B>10</B>
27023 </TD>
27024 <TD width=35% BGCOLOR=#FBF5EF>
27025 <B>Tri State Termination Enable: 0: disable 1: enable</B>
27026 </TD>
27027 </TR>
27028 <TR valign="top">
27029 <TD width=15% BGCOLOR=#FBF5EF>
27030 <B>DCI_TYPE</B>
27031 </TD>
27032 <TD width=15% BGCOLOR=#FBF5EF>
27033 <B>6:5</B>
27034 </TD>
27035 <TD width=10% BGCOLOR=#FBF5EF>
27036 <B>60</B>
27037 </TD>
27038 <TD width=10% BGCOLOR=#FBF5EF>
27039 <B>3</B>
27040 </TD>
27041 <TD width=15% BGCOLOR=#FBF5EF>
27042 <B>60</B>
27043 </TD>
27044 <TD width=35% BGCOLOR=#FBF5EF>
27045 <B>DCI Mode Selection: 00: DCI Disabled (DDR2/3 ADDR and CLOCK) 01: DCI Drive (LPDDR2) 10: reserved 11: DCI Termination (DDR2/3 DATA and DIFF)</B>
27046 </TD>
27047 </TR>
27048 <TR valign="top">
27049 <TD width=15% BGCOLOR=#FBF5EF>
27050 <B>IBUF_DISABLE_MODE</B>
27051 </TD>
27052 <TD width=15% BGCOLOR=#FBF5EF>
27053 <B>7:7</B>
27054 </TD>
27055 <TD width=10% BGCOLOR=#FBF5EF>
27056 <B>80</B>
27057 </TD>
27058 <TD width=10% BGCOLOR=#FBF5EF>
27059 <B>0</B>
27060 </TD>
27061 <TD width=15% BGCOLOR=#FBF5EF>
27062 <B>0</B>
27063 </TD>
27064 <TD width=35% BGCOLOR=#FBF5EF>
27065 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
27066 </TD>
27067 </TR>
27068 <TR valign="top">
27069 <TD width=15% BGCOLOR=#FBF5EF>
27070 <B>TERM_DISABLE_MODE</B>
27071 </TD>
27072 <TD width=15% BGCOLOR=#FBF5EF>
27073 <B>8:8</B>
27074 </TD>
27075 <TD width=10% BGCOLOR=#FBF5EF>
27076 <B>100</B>
27077 </TD>
27078 <TD width=10% BGCOLOR=#FBF5EF>
27079 <B>0</B>
27080 </TD>
27081 <TD width=15% BGCOLOR=#FBF5EF>
27082 <B>0</B>
27083 </TD>
27084 <TD width=35% BGCOLOR=#FBF5EF>
27085 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
27086 </TD>
27087 </TR>
27088 <TR valign="top">
27089 <TD width=15% BGCOLOR=#FBF5EF>
27090 <B>OUTPUT_EN</B>
27091 </TD>
27092 <TD width=15% BGCOLOR=#FBF5EF>
27093 <B>10:9</B>
27094 </TD>
27095 <TD width=10% BGCOLOR=#FBF5EF>
27096 <B>600</B>
27097 </TD>
27098 <TD width=10% BGCOLOR=#FBF5EF>
27099 <B>3</B>
27100 </TD>
27101 <TD width=15% BGCOLOR=#FBF5EF>
27102 <B>600</B>
27103 </TD>
27104 <TD width=35% BGCOLOR=#FBF5EF>
27105 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
27106 </TD>
27107 </TR>
27108 <TR valign="top">
27109 <TD width=15% BGCOLOR=#FBF5EF>
27110 <B>PULLUP_EN</B>
27111 </TD>
27112 <TD width=15% BGCOLOR=#FBF5EF>
27113 <B>11:11</B>
27114 </TD>
27115 <TD width=10% BGCOLOR=#FBF5EF>
27116 <B>800</B>
27117 </TD>
27118 <TD width=10% BGCOLOR=#FBF5EF>
27119 <B>0</B>
27120 </TD>
27121 <TD width=15% BGCOLOR=#FBF5EF>
27122 <B>0</B>
27123 </TD>
27124 <TD width=35% BGCOLOR=#FBF5EF>
27125 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
27126 </TD>
27127 </TR>
27128 <TR valign="top">
27129 <TD width=15% BGCOLOR=#C0C0C0>
27130 <B>DDRIOB_DATA1@0XF8000B4C</B>
27131 </TD>
27132 <TD width=15% BGCOLOR=#C0C0C0>
27133 <B>31:0</B>
27134 </TD>
27135 <TD width=10% BGCOLOR=#C0C0C0>
27136 <B>fff</B>
27137 </TD>
27138 <TD width=10% BGCOLOR=#C0C0C0>
27139 <B></B>
27140 </TD>
27141 <TD width=15% BGCOLOR=#C0C0C0>
27142 <B>672</B>
27143 </TD>
27144 <TD width=35% BGCOLOR=#C0C0C0>
27145 <B>DDR IOB Config for Data 31:16</B>
27146 </TD>
27147 </TR>
27148 </TABLE>
27149 <P>
27150 <H2><a name="DDRIOB_DIFF0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF0</a></H2>
27151 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
27152 <TR valign="top">
27153 <TD width=15% BGCOLOR=#FFFF00>
27154 <B>Register Name</B>
27155 </TD>
27156 <TD width=15% BGCOLOR=#FFFF00>
27157 <B>Address</B>
27158 </TD>
27159 <TD width=10% BGCOLOR=#FFFF00>
27160 <B>Width</B>
27161 </TD>
27162 <TD width=10% BGCOLOR=#FFFF00>
27163 <B>Type</B>
27164 </TD>
27165 <TD width=15% BGCOLOR=#FFFF00>
27166 <B>Reset Value</B>
27167 </TD>
27168 <TD width=35% BGCOLOR=#FFFF00>
27169 <B>Description</B>
27170 </TD>
27171 </TR>
27172 <TR valign="top">
27173 <TD width=15% BGCOLOR=#FBF5EF>
27174 <B>DDRIOB_DIFF0</B>
27175 </TD>
27176 <TD width=15% BGCOLOR=#FBF5EF>
27177 <B>0XF8000B50</B>
27178 </TD>
27179 <TD width=10% BGCOLOR=#FBF5EF>
27180 <B>32</B>
27181 </TD>
27182 <TD width=10% BGCOLOR=#FBF5EF>
27183 <B>rw</B>
27184 </TD>
27185 <TD width=15% BGCOLOR=#FBF5EF>
27186 <B>0x00000000</B>
27187 </TD>
27188 <TD width=35% BGCOLOR=#FBF5EF>
27189 <B>--</B>
27190 </TD>
27191 </TR>
27192 </TABLE>
27193 <P>
27194 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
27195 <TR valign="top">
27196 <TD width=15% BGCOLOR=#C0FFC0>
27197 <B>Field Name</B>
27198 </TD>
27199 <TD width=15% BGCOLOR=#C0FFC0>
27200 <B>Bits</B>
27201 </TD>
27202 <TD width=10% BGCOLOR=#C0FFC0>
27203 <B>Mask</B>
27204 </TD>
27205 <TD width=10% BGCOLOR=#C0FFC0>
27206 <B>Value</B>
27207 </TD>
27208 <TD width=15% BGCOLOR=#C0FFC0>
27209 <B>Shifted Value</B>
27210 </TD>
27211 <TD width=35% BGCOLOR=#C0FFC0>
27212 <B>Description</B>
27213 </TD>
27214 </TR>
27215 <TR valign="top">
27216 <TD width=15% BGCOLOR=#FBF5EF>
27217 <B>reserved_INP_POWER</B>
27218 </TD>
27219 <TD width=15% BGCOLOR=#FBF5EF>
27220 <B>0:0</B>
27221 </TD>
27222 <TD width=10% BGCOLOR=#FBF5EF>
27223 <B>1</B>
27224 </TD>
27225 <TD width=10% BGCOLOR=#FBF5EF>
27226 <B>0</B>
27227 </TD>
27228 <TD width=15% BGCOLOR=#FBF5EF>
27229 <B>0</B>
27230 </TD>
27231 <TD width=35% BGCOLOR=#FBF5EF>
27232 <B>Reserved. Do not modify.</B>
27233 </TD>
27234 </TR>
27235 <TR valign="top">
27236 <TD width=15% BGCOLOR=#FBF5EF>
27237 <B>INP_TYPE</B>
27238 </TD>
27239 <TD width=15% BGCOLOR=#FBF5EF>
27240 <B>2:1</B>
27241 </TD>
27242 <TD width=10% BGCOLOR=#FBF5EF>
27243 <B>6</B>
27244 </TD>
27245 <TD width=10% BGCOLOR=#FBF5EF>
27246 <B>2</B>
27247 </TD>
27248 <TD width=15% BGCOLOR=#FBF5EF>
27249 <B>4</B>
27250 </TD>
27251 <TD width=35% BGCOLOR=#FBF5EF>
27252 <B>Input buffer control: 00: Input off (input signal to selected controller is driven Low). 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
27253 </TD>
27254 </TR>
27255 <TR valign="top">
27256 <TD width=15% BGCOLOR=#FBF5EF>
27257 <B>DCI_UPDATE_B</B>
27258 </TD>
27259 <TD width=15% BGCOLOR=#FBF5EF>
27260 <B>3:3</B>
27261 </TD>
27262 <TD width=10% BGCOLOR=#FBF5EF>
27263 <B>8</B>
27264 </TD>
27265 <TD width=10% BGCOLOR=#FBF5EF>
27266 <B>0</B>
27267 </TD>
27268 <TD width=15% BGCOLOR=#FBF5EF>
27269 <B>0</B>
27270 </TD>
27271 <TD width=35% BGCOLOR=#FBF5EF>
27272 <B>DCI Update Enable: 0: disable 1: enable</B>
27273 </TD>
27274 </TR>
27275 <TR valign="top">
27276 <TD width=15% BGCOLOR=#FBF5EF>
27277 <B>TERM_EN</B>
27278 </TD>
27279 <TD width=15% BGCOLOR=#FBF5EF>
27280 <B>4:4</B>
27281 </TD>
27282 <TD width=10% BGCOLOR=#FBF5EF>
27283 <B>10</B>
27284 </TD>
27285 <TD width=10% BGCOLOR=#FBF5EF>
27286 <B>1</B>
27287 </TD>
27288 <TD width=15% BGCOLOR=#FBF5EF>
27289 <B>10</B>
27290 </TD>
27291 <TD width=35% BGCOLOR=#FBF5EF>
27292 <B>Tri State Termination Enable: 0: disable 1: enable</B>
27293 </TD>
27294 </TR>
27295 <TR valign="top">
27296 <TD width=15% BGCOLOR=#FBF5EF>
27297 <B>DCI_TYPE</B>
27298 </TD>
27299 <TD width=15% BGCOLOR=#FBF5EF>
27300 <B>6:5</B>
27301 </TD>
27302 <TD width=10% BGCOLOR=#FBF5EF>
27303 <B>60</B>
27304 </TD>
27305 <TD width=10% BGCOLOR=#FBF5EF>
27306 <B>3</B>
27307 </TD>
27308 <TD width=15% BGCOLOR=#FBF5EF>
27309 <B>60</B>
27310 </TD>
27311 <TD width=35% BGCOLOR=#FBF5EF>
27312 <B>DCI Mode Selection: 00: DCI Disabled (DDR2/3 ADDR and CLOCK) 01: DCI Drive (LPDDR2) 10: reserved 11: DCI Termination (DDR2/3 DATA and DIFF)</B>
27313 </TD>
27314 </TR>
27315 <TR valign="top">
27316 <TD width=15% BGCOLOR=#FBF5EF>
27317 <B>IBUF_DISABLE_MODE</B>
27318 </TD>
27319 <TD width=15% BGCOLOR=#FBF5EF>
27320 <B>7:7</B>
27321 </TD>
27322 <TD width=10% BGCOLOR=#FBF5EF>
27323 <B>80</B>
27324 </TD>
27325 <TD width=10% BGCOLOR=#FBF5EF>
27326 <B>0</B>
27327 </TD>
27328 <TD width=15% BGCOLOR=#FBF5EF>
27329 <B>0</B>
27330 </TD>
27331 <TD width=35% BGCOLOR=#FBF5EF>
27332 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
27333 </TD>
27334 </TR>
27335 <TR valign="top">
27336 <TD width=15% BGCOLOR=#FBF5EF>
27337 <B>TERM_DISABLE_MODE</B>
27338 </TD>
27339 <TD width=15% BGCOLOR=#FBF5EF>
27340 <B>8:8</B>
27341 </TD>
27342 <TD width=10% BGCOLOR=#FBF5EF>
27343 <B>100</B>
27344 </TD>
27345 <TD width=10% BGCOLOR=#FBF5EF>
27346 <B>0</B>
27347 </TD>
27348 <TD width=15% BGCOLOR=#FBF5EF>
27349 <B>0</B>
27350 </TD>
27351 <TD width=35% BGCOLOR=#FBF5EF>
27352 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
27353 </TD>
27354 </TR>
27355 <TR valign="top">
27356 <TD width=15% BGCOLOR=#FBF5EF>
27357 <B>OUTPUT_EN</B>
27358 </TD>
27359 <TD width=15% BGCOLOR=#FBF5EF>
27360 <B>10:9</B>
27361 </TD>
27362 <TD width=10% BGCOLOR=#FBF5EF>
27363 <B>600</B>
27364 </TD>
27365 <TD width=10% BGCOLOR=#FBF5EF>
27366 <B>3</B>
27367 </TD>
27368 <TD width=15% BGCOLOR=#FBF5EF>
27369 <B>600</B>
27370 </TD>
27371 <TD width=35% BGCOLOR=#FBF5EF>
27372 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
27373 </TD>
27374 </TR>
27375 <TR valign="top">
27376 <TD width=15% BGCOLOR=#FBF5EF>
27377 <B>PULLUP_EN</B>
27378 </TD>
27379 <TD width=15% BGCOLOR=#FBF5EF>
27380 <B>11:11</B>
27381 </TD>
27382 <TD width=10% BGCOLOR=#FBF5EF>
27383 <B>800</B>
27384 </TD>
27385 <TD width=10% BGCOLOR=#FBF5EF>
27386 <B>0</B>
27387 </TD>
27388 <TD width=15% BGCOLOR=#FBF5EF>
27389 <B>0</B>
27390 </TD>
27391 <TD width=35% BGCOLOR=#FBF5EF>
27392 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
27393 </TD>
27394 </TR>
27395 <TR valign="top">
27396 <TD width=15% BGCOLOR=#C0C0C0>
27397 <B>DDRIOB_DIFF0@0XF8000B50</B>
27398 </TD>
27399 <TD width=15% BGCOLOR=#C0C0C0>
27400 <B>31:0</B>
27401 </TD>
27402 <TD width=10% BGCOLOR=#C0C0C0>
27403 <B>fff</B>
27404 </TD>
27405 <TD width=10% BGCOLOR=#C0C0C0>
27406 <B></B>
27407 </TD>
27408 <TD width=15% BGCOLOR=#C0C0C0>
27409 <B>674</B>
27410 </TD>
27411 <TD width=35% BGCOLOR=#C0C0C0>
27412 <B>DDR IOB Config for DQS 1:0</B>
27413 </TD>
27414 </TR>
27415 </TABLE>
27416 <P>
27417 <H2><a name="DDRIOB_DIFF1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF1</a></H2>
27418 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
27419 <TR valign="top">
27420 <TD width=15% BGCOLOR=#FFFF00>
27421 <B>Register Name</B>
27422 </TD>
27423 <TD width=15% BGCOLOR=#FFFF00>
27424 <B>Address</B>
27425 </TD>
27426 <TD width=10% BGCOLOR=#FFFF00>
27427 <B>Width</B>
27428 </TD>
27429 <TD width=10% BGCOLOR=#FFFF00>
27430 <B>Type</B>
27431 </TD>
27432 <TD width=15% BGCOLOR=#FFFF00>
27433 <B>Reset Value</B>
27434 </TD>
27435 <TD width=35% BGCOLOR=#FFFF00>
27436 <B>Description</B>
27437 </TD>
27438 </TR>
27439 <TR valign="top">
27440 <TD width=15% BGCOLOR=#FBF5EF>
27441 <B>DDRIOB_DIFF1</B>
27442 </TD>
27443 <TD width=15% BGCOLOR=#FBF5EF>
27444 <B>0XF8000B54</B>
27445 </TD>
27446 <TD width=10% BGCOLOR=#FBF5EF>
27447 <B>32</B>
27448 </TD>
27449 <TD width=10% BGCOLOR=#FBF5EF>
27450 <B>rw</B>
27451 </TD>
27452 <TD width=15% BGCOLOR=#FBF5EF>
27453 <B>0x00000000</B>
27454 </TD>
27455 <TD width=35% BGCOLOR=#FBF5EF>
27456 <B>--</B>
27457 </TD>
27458 </TR>
27459 </TABLE>
27460 <P>
27461 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
27462 <TR valign="top">
27463 <TD width=15% BGCOLOR=#C0FFC0>
27464 <B>Field Name</B>
27465 </TD>
27466 <TD width=15% BGCOLOR=#C0FFC0>
27467 <B>Bits</B>
27468 </TD>
27469 <TD width=10% BGCOLOR=#C0FFC0>
27470 <B>Mask</B>
27471 </TD>
27472 <TD width=10% BGCOLOR=#C0FFC0>
27473 <B>Value</B>
27474 </TD>
27475 <TD width=15% BGCOLOR=#C0FFC0>
27476 <B>Shifted Value</B>
27477 </TD>
27478 <TD width=35% BGCOLOR=#C0FFC0>
27479 <B>Description</B>
27480 </TD>
27481 </TR>
27482 <TR valign="top">
27483 <TD width=15% BGCOLOR=#FBF5EF>
27484 <B>reserved_INP_POWER</B>
27485 </TD>
27486 <TD width=15% BGCOLOR=#FBF5EF>
27487 <B>0:0</B>
27488 </TD>
27489 <TD width=10% BGCOLOR=#FBF5EF>
27490 <B>1</B>
27491 </TD>
27492 <TD width=10% BGCOLOR=#FBF5EF>
27493 <B>0</B>
27494 </TD>
27495 <TD width=15% BGCOLOR=#FBF5EF>
27496 <B>0</B>
27497 </TD>
27498 <TD width=35% BGCOLOR=#FBF5EF>
27499 <B>Reserved. Do not modify.</B>
27500 </TD>
27501 </TR>
27502 <TR valign="top">
27503 <TD width=15% BGCOLOR=#FBF5EF>
27504 <B>INP_TYPE</B>
27505 </TD>
27506 <TD width=15% BGCOLOR=#FBF5EF>
27507 <B>2:1</B>
27508 </TD>
27509 <TD width=10% BGCOLOR=#FBF5EF>
27510 <B>6</B>
27511 </TD>
27512 <TD width=10% BGCOLOR=#FBF5EF>
27513 <B>2</B>
27514 </TD>
27515 <TD width=15% BGCOLOR=#FBF5EF>
27516 <B>4</B>
27517 </TD>
27518 <TD width=35% BGCOLOR=#FBF5EF>
27519 <B>Input buffer control: 00: Input off (input signal to selected controller is driven Low). 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
27520 </TD>
27521 </TR>
27522 <TR valign="top">
27523 <TD width=15% BGCOLOR=#FBF5EF>
27524 <B>DCI_UPDATE_B</B>
27525 </TD>
27526 <TD width=15% BGCOLOR=#FBF5EF>
27527 <B>3:3</B>
27528 </TD>
27529 <TD width=10% BGCOLOR=#FBF5EF>
27530 <B>8</B>
27531 </TD>
27532 <TD width=10% BGCOLOR=#FBF5EF>
27533 <B>0</B>
27534 </TD>
27535 <TD width=15% BGCOLOR=#FBF5EF>
27536 <B>0</B>
27537 </TD>
27538 <TD width=35% BGCOLOR=#FBF5EF>
27539 <B>DCI Update Enable: 0: disable 1: enable</B>
27540 </TD>
27541 </TR>
27542 <TR valign="top">
27543 <TD width=15% BGCOLOR=#FBF5EF>
27544 <B>TERM_EN</B>
27545 </TD>
27546 <TD width=15% BGCOLOR=#FBF5EF>
27547 <B>4:4</B>
27548 </TD>
27549 <TD width=10% BGCOLOR=#FBF5EF>
27550 <B>10</B>
27551 </TD>
27552 <TD width=10% BGCOLOR=#FBF5EF>
27553 <B>1</B>
27554 </TD>
27555 <TD width=15% BGCOLOR=#FBF5EF>
27556 <B>10</B>
27557 </TD>
27558 <TD width=35% BGCOLOR=#FBF5EF>
27559 <B>Tri State Termination Enable: 0: disable 1: enable</B>
27560 </TD>
27561 </TR>
27562 <TR valign="top">
27563 <TD width=15% BGCOLOR=#FBF5EF>
27564 <B>DCI_TYPE</B>
27565 </TD>
27566 <TD width=15% BGCOLOR=#FBF5EF>
27567 <B>6:5</B>
27568 </TD>
27569 <TD width=10% BGCOLOR=#FBF5EF>
27570 <B>60</B>
27571 </TD>
27572 <TD width=10% BGCOLOR=#FBF5EF>
27573 <B>3</B>
27574 </TD>
27575 <TD width=15% BGCOLOR=#FBF5EF>
27576 <B>60</B>
27577 </TD>
27578 <TD width=35% BGCOLOR=#FBF5EF>
27579 <B>DCI Mode Selection: 00: DCI Disabled (DDR2/3 ADDR and CLOCK) 01: DCI Drive (LPDDR2) 10: reserved 11: DCI Termination (DDR2/3 DATA and DIFF)</B>
27580 </TD>
27581 </TR>
27582 <TR valign="top">
27583 <TD width=15% BGCOLOR=#FBF5EF>
27584 <B>IBUF_DISABLE_MODE</B>
27585 </TD>
27586 <TD width=15% BGCOLOR=#FBF5EF>
27587 <B>7:7</B>
27588 </TD>
27589 <TD width=10% BGCOLOR=#FBF5EF>
27590 <B>80</B>
27591 </TD>
27592 <TD width=10% BGCOLOR=#FBF5EF>
27593 <B>0</B>
27594 </TD>
27595 <TD width=15% BGCOLOR=#FBF5EF>
27596 <B>0</B>
27597 </TD>
27598 <TD width=35% BGCOLOR=#FBF5EF>
27599 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
27600 </TD>
27601 </TR>
27602 <TR valign="top">
27603 <TD width=15% BGCOLOR=#FBF5EF>
27604 <B>TERM_DISABLE_MODE</B>
27605 </TD>
27606 <TD width=15% BGCOLOR=#FBF5EF>
27607 <B>8:8</B>
27608 </TD>
27609 <TD width=10% BGCOLOR=#FBF5EF>
27610 <B>100</B>
27611 </TD>
27612 <TD width=10% BGCOLOR=#FBF5EF>
27613 <B>0</B>
27614 </TD>
27615 <TD width=15% BGCOLOR=#FBF5EF>
27616 <B>0</B>
27617 </TD>
27618 <TD width=35% BGCOLOR=#FBF5EF>
27619 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
27620 </TD>
27621 </TR>
27622 <TR valign="top">
27623 <TD width=15% BGCOLOR=#FBF5EF>
27624 <B>OUTPUT_EN</B>
27625 </TD>
27626 <TD width=15% BGCOLOR=#FBF5EF>
27627 <B>10:9</B>
27628 </TD>
27629 <TD width=10% BGCOLOR=#FBF5EF>
27630 <B>600</B>
27631 </TD>
27632 <TD width=10% BGCOLOR=#FBF5EF>
27633 <B>3</B>
27634 </TD>
27635 <TD width=15% BGCOLOR=#FBF5EF>
27636 <B>600</B>
27637 </TD>
27638 <TD width=35% BGCOLOR=#FBF5EF>
27639 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
27640 </TD>
27641 </TR>
27642 <TR valign="top">
27643 <TD width=15% BGCOLOR=#FBF5EF>
27644 <B>PULLUP_EN</B>
27645 </TD>
27646 <TD width=15% BGCOLOR=#FBF5EF>
27647 <B>11:11</B>
27648 </TD>
27649 <TD width=10% BGCOLOR=#FBF5EF>
27650 <B>800</B>
27651 </TD>
27652 <TD width=10% BGCOLOR=#FBF5EF>
27653 <B>0</B>
27654 </TD>
27655 <TD width=15% BGCOLOR=#FBF5EF>
27656 <B>0</B>
27657 </TD>
27658 <TD width=35% BGCOLOR=#FBF5EF>
27659 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
27660 </TD>
27661 </TR>
27662 <TR valign="top">
27663 <TD width=15% BGCOLOR=#C0C0C0>
27664 <B>DDRIOB_DIFF1@0XF8000B54</B>
27665 </TD>
27666 <TD width=15% BGCOLOR=#C0C0C0>
27667 <B>31:0</B>
27668 </TD>
27669 <TD width=10% BGCOLOR=#C0C0C0>
27670 <B>fff</B>
27671 </TD>
27672 <TD width=10% BGCOLOR=#C0C0C0>
27673 <B></B>
27674 </TD>
27675 <TD width=15% BGCOLOR=#C0C0C0>
27676 <B>674</B>
27677 </TD>
27678 <TD width=35% BGCOLOR=#C0C0C0>
27679 <B>DDR IOB Config for DQS 3:2</B>
27680 </TD>
27681 </TR>
27682 </TABLE>
27683 <P>
27684 <H2><a name="DDRIOB_CLOCK">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_CLOCK</a></H2>
27685 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
27686 <TR valign="top">
27687 <TD width=15% BGCOLOR=#FFFF00>
27688 <B>Register Name</B>
27689 </TD>
27690 <TD width=15% BGCOLOR=#FFFF00>
27691 <B>Address</B>
27692 </TD>
27693 <TD width=10% BGCOLOR=#FFFF00>
27694 <B>Width</B>
27695 </TD>
27696 <TD width=10% BGCOLOR=#FFFF00>
27697 <B>Type</B>
27698 </TD>
27699 <TD width=15% BGCOLOR=#FFFF00>
27700 <B>Reset Value</B>
27701 </TD>
27702 <TD width=35% BGCOLOR=#FFFF00>
27703 <B>Description</B>
27704 </TD>
27705 </TR>
27706 <TR valign="top">
27707 <TD width=15% BGCOLOR=#FBF5EF>
27708 <B>DDRIOB_CLOCK</B>
27709 </TD>
27710 <TD width=15% BGCOLOR=#FBF5EF>
27711 <B>0XF8000B58</B>
27712 </TD>
27713 <TD width=10% BGCOLOR=#FBF5EF>
27714 <B>32</B>
27715 </TD>
27716 <TD width=10% BGCOLOR=#FBF5EF>
27717 <B>rw</B>
27718 </TD>
27719 <TD width=15% BGCOLOR=#FBF5EF>
27720 <B>0x00000000</B>
27721 </TD>
27722 <TD width=35% BGCOLOR=#FBF5EF>
27723 <B>--</B>
27724 </TD>
27725 </TR>
27726 </TABLE>
27727 <P>
27728 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
27729 <TR valign="top">
27730 <TD width=15% BGCOLOR=#C0FFC0>
27731 <B>Field Name</B>
27732 </TD>
27733 <TD width=15% BGCOLOR=#C0FFC0>
27734 <B>Bits</B>
27735 </TD>
27736 <TD width=10% BGCOLOR=#C0FFC0>
27737 <B>Mask</B>
27738 </TD>
27739 <TD width=10% BGCOLOR=#C0FFC0>
27740 <B>Value</B>
27741 </TD>
27742 <TD width=15% BGCOLOR=#C0FFC0>
27743 <B>Shifted Value</B>
27744 </TD>
27745 <TD width=35% BGCOLOR=#C0FFC0>
27746 <B>Description</B>
27747 </TD>
27748 </TR>
27749 <TR valign="top">
27750 <TD width=15% BGCOLOR=#FBF5EF>
27751 <B>reserved_INP_POWER</B>
27752 </TD>
27753 <TD width=15% BGCOLOR=#FBF5EF>
27754 <B>0:0</B>
27755 </TD>
27756 <TD width=10% BGCOLOR=#FBF5EF>
27757 <B>1</B>
27758 </TD>
27759 <TD width=10% BGCOLOR=#FBF5EF>
27760 <B>0</B>
27761 </TD>
27762 <TD width=15% BGCOLOR=#FBF5EF>
27763 <B>0</B>
27764 </TD>
27765 <TD width=35% BGCOLOR=#FBF5EF>
27766 <B>Reserved. Do not modify.</B>
27767 </TD>
27768 </TR>
27769 <TR valign="top">
27770 <TD width=15% BGCOLOR=#FBF5EF>
27771 <B>INP_TYPE</B>
27772 </TD>
27773 <TD width=15% BGCOLOR=#FBF5EF>
27774 <B>2:1</B>
27775 </TD>
27776 <TD width=10% BGCOLOR=#FBF5EF>
27777 <B>6</B>
27778 </TD>
27779 <TD width=10% BGCOLOR=#FBF5EF>
27780 <B>0</B>
27781 </TD>
27782 <TD width=15% BGCOLOR=#FBF5EF>
27783 <B>0</B>
27784 </TD>
27785 <TD width=35% BGCOLOR=#FBF5EF>
27786 <B>Input buffer control: 00: Input off (input signal to selected controller is driven Low). 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
27787 </TD>
27788 </TR>
27789 <TR valign="top">
27790 <TD width=15% BGCOLOR=#FBF5EF>
27791 <B>DCI_UPDATE_B</B>
27792 </TD>
27793 <TD width=15% BGCOLOR=#FBF5EF>
27794 <B>3:3</B>
27795 </TD>
27796 <TD width=10% BGCOLOR=#FBF5EF>
27797 <B>8</B>
27798 </TD>
27799 <TD width=10% BGCOLOR=#FBF5EF>
27800 <B>0</B>
27801 </TD>
27802 <TD width=15% BGCOLOR=#FBF5EF>
27803 <B>0</B>
27804 </TD>
27805 <TD width=35% BGCOLOR=#FBF5EF>
27806 <B>DCI Update Enable: 0: disable 1: enable</B>
27807 </TD>
27808 </TR>
27809 <TR valign="top">
27810 <TD width=15% BGCOLOR=#FBF5EF>
27811 <B>TERM_EN</B>
27812 </TD>
27813 <TD width=15% BGCOLOR=#FBF5EF>
27814 <B>4:4</B>
27815 </TD>
27816 <TD width=10% BGCOLOR=#FBF5EF>
27817 <B>10</B>
27818 </TD>
27819 <TD width=10% BGCOLOR=#FBF5EF>
27820 <B>0</B>
27821 </TD>
27822 <TD width=15% BGCOLOR=#FBF5EF>
27823 <B>0</B>
27824 </TD>
27825 <TD width=35% BGCOLOR=#FBF5EF>
27826 <B>Tri State Termination Enable: 0: disable 1: enable</B>
27827 </TD>
27828 </TR>
27829 <TR valign="top">
27830 <TD width=15% BGCOLOR=#FBF5EF>
27831 <B>DCI_TYPE</B>
27832 </TD>
27833 <TD width=15% BGCOLOR=#FBF5EF>
27834 <B>6:5</B>
27835 </TD>
27836 <TD width=10% BGCOLOR=#FBF5EF>
27837 <B>60</B>
27838 </TD>
27839 <TD width=10% BGCOLOR=#FBF5EF>
27840 <B>0</B>
27841 </TD>
27842 <TD width=15% BGCOLOR=#FBF5EF>
27843 <B>0</B>
27844 </TD>
27845 <TD width=35% BGCOLOR=#FBF5EF>
27846 <B>DCI Mode Selection: 00: DCI Disabled (DDR2/3 ADDR and CLOCK) 01: DCI Drive (LPDDR2) 10: reserved 11: DCI Termination (DDR2/3 DATA and DIFF)</B>
27847 </TD>
27848 </TR>
27849 <TR valign="top">
27850 <TD width=15% BGCOLOR=#FBF5EF>
27851 <B>IBUF_DISABLE_MODE</B>
27852 </TD>
27853 <TD width=15% BGCOLOR=#FBF5EF>
27854 <B>7:7</B>
27855 </TD>
27856 <TD width=10% BGCOLOR=#FBF5EF>
27857 <B>80</B>
27858 </TD>
27859 <TD width=10% BGCOLOR=#FBF5EF>
27860 <B>0</B>
27861 </TD>
27862 <TD width=15% BGCOLOR=#FBF5EF>
27863 <B>0</B>
27864 </TD>
27865 <TD width=35% BGCOLOR=#FBF5EF>
27866 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
27867 </TD>
27868 </TR>
27869 <TR valign="top">
27870 <TD width=15% BGCOLOR=#FBF5EF>
27871 <B>TERM_DISABLE_MODE</B>
27872 </TD>
27873 <TD width=15% BGCOLOR=#FBF5EF>
27874 <B>8:8</B>
27875 </TD>
27876 <TD width=10% BGCOLOR=#FBF5EF>
27877 <B>100</B>
27878 </TD>
27879 <TD width=10% BGCOLOR=#FBF5EF>
27880 <B>0</B>
27881 </TD>
27882 <TD width=15% BGCOLOR=#FBF5EF>
27883 <B>0</B>
27884 </TD>
27885 <TD width=35% BGCOLOR=#FBF5EF>
27886 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
27887 </TD>
27888 </TR>
27889 <TR valign="top">
27890 <TD width=15% BGCOLOR=#FBF5EF>
27891 <B>OUTPUT_EN</B>
27892 </TD>
27893 <TD width=15% BGCOLOR=#FBF5EF>
27894 <B>10:9</B>
27895 </TD>
27896 <TD width=10% BGCOLOR=#FBF5EF>
27897 <B>600</B>
27898 </TD>
27899 <TD width=10% BGCOLOR=#FBF5EF>
27900 <B>3</B>
27901 </TD>
27902 <TD width=15% BGCOLOR=#FBF5EF>
27903 <B>600</B>
27904 </TD>
27905 <TD width=35% BGCOLOR=#FBF5EF>
27906 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
27907 </TD>
27908 </TR>
27909 <TR valign="top">
27910 <TD width=15% BGCOLOR=#FBF5EF>
27911 <B>PULLUP_EN</B>
27912 </TD>
27913 <TD width=15% BGCOLOR=#FBF5EF>
27914 <B>11:11</B>
27915 </TD>
27916 <TD width=10% BGCOLOR=#FBF5EF>
27917 <B>800</B>
27918 </TD>
27919 <TD width=10% BGCOLOR=#FBF5EF>
27920 <B>0</B>
27921 </TD>
27922 <TD width=15% BGCOLOR=#FBF5EF>
27923 <B>0</B>
27924 </TD>
27925 <TD width=35% BGCOLOR=#FBF5EF>
27926 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
27927 </TD>
27928 </TR>
27929 <TR valign="top">
27930 <TD width=15% BGCOLOR=#C0C0C0>
27931 <B>DDRIOB_CLOCK@0XF8000B58</B>
27932 </TD>
27933 <TD width=15% BGCOLOR=#C0C0C0>
27934 <B>31:0</B>
27935 </TD>
27936 <TD width=10% BGCOLOR=#C0C0C0>
27937 <B>fff</B>
27938 </TD>
27939 <TD width=10% BGCOLOR=#C0C0C0>
27940 <B></B>
27941 </TD>
27942 <TD width=15% BGCOLOR=#C0C0C0>
27943 <B>600</B>
27944 </TD>
27945 <TD width=35% BGCOLOR=#C0C0C0>
27946 <B>DDR IOB Config for Clock Output</B>
27947 </TD>
27948 </TR>
27949 </TABLE>
27950 <P>
27951 <H2><a name="DDRIOB_DRIVE_SLEW_ADDR">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_ADDR</a></H2>
27952 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
27953 <TR valign="top">
27954 <TD width=15% BGCOLOR=#FFFF00>
27955 <B>Register Name</B>
27956 </TD>
27957 <TD width=15% BGCOLOR=#FFFF00>
27958 <B>Address</B>
27959 </TD>
27960 <TD width=10% BGCOLOR=#FFFF00>
27961 <B>Width</B>
27962 </TD>
27963 <TD width=10% BGCOLOR=#FFFF00>
27964 <B>Type</B>
27965 </TD>
27966 <TD width=15% BGCOLOR=#FFFF00>
27967 <B>Reset Value</B>
27968 </TD>
27969 <TD width=35% BGCOLOR=#FFFF00>
27970 <B>Description</B>
27971 </TD>
27972 </TR>
27973 <TR valign="top">
27974 <TD width=15% BGCOLOR=#FBF5EF>
27975 <B>DDRIOB_DRIVE_SLEW_ADDR</B>
27976 </TD>
27977 <TD width=15% BGCOLOR=#FBF5EF>
27978 <B>0XF8000B5C</B>
27979 </TD>
27980 <TD width=10% BGCOLOR=#FBF5EF>
27981 <B>32</B>
27982 </TD>
27983 <TD width=10% BGCOLOR=#FBF5EF>
27984 <B>rw</B>
27985 </TD>
27986 <TD width=15% BGCOLOR=#FBF5EF>
27987 <B>0x00000000</B>
27988 </TD>
27989 <TD width=35% BGCOLOR=#FBF5EF>
27990 <B>--</B>
27991 </TD>
27992 </TR>
27993 </TABLE>
27994 <P>
27995 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
27996 <TR valign="top">
27997 <TD width=15% BGCOLOR=#C0FFC0>
27998 <B>Field Name</B>
27999 </TD>
28000 <TD width=15% BGCOLOR=#C0FFC0>
28001 <B>Bits</B>
28002 </TD>
28003 <TD width=10% BGCOLOR=#C0FFC0>
28004 <B>Mask</B>
28005 </TD>
28006 <TD width=10% BGCOLOR=#C0FFC0>
28007 <B>Value</B>
28008 </TD>
28009 <TD width=15% BGCOLOR=#C0FFC0>
28010 <B>Shifted Value</B>
28011 </TD>
28012 <TD width=35% BGCOLOR=#C0FFC0>
28013 <B>Description</B>
28014 </TD>
28015 </TR>
28016 <TR valign="top">
28017 <TD width=15% BGCOLOR=#FBF5EF>
28018 <B>reserved_DRIVE_P</B>
28019 </TD>
28020 <TD width=15% BGCOLOR=#FBF5EF>
28021 <B>6:0</B>
28022 </TD>
28023 <TD width=10% BGCOLOR=#FBF5EF>
28024 <B>7f</B>
28025 </TD>
28026 <TD width=10% BGCOLOR=#FBF5EF>
28027 <B>1c</B>
28028 </TD>
28029 <TD width=15% BGCOLOR=#FBF5EF>
28030 <B>1c</B>
28031 </TD>
28032 <TD width=35% BGCOLOR=#FBF5EF>
28033 <B>Reserved. Do not modify.</B>
28034 </TD>
28035 </TR>
28036 <TR valign="top">
28037 <TD width=15% BGCOLOR=#FBF5EF>
28038 <B>reserved_DRIVE_N</B>
28039 </TD>
28040 <TD width=15% BGCOLOR=#FBF5EF>
28041 <B>13:7</B>
28042 </TD>
28043 <TD width=10% BGCOLOR=#FBF5EF>
28044 <B>3f80</B>
28045 </TD>
28046 <TD width=10% BGCOLOR=#FBF5EF>
28047 <B>c</B>
28048 </TD>
28049 <TD width=15% BGCOLOR=#FBF5EF>
28050 <B>600</B>
28051 </TD>
28052 <TD width=35% BGCOLOR=#FBF5EF>
28053 <B>Reserved. Do not modify.</B>
28054 </TD>
28055 </TR>
28056 <TR valign="top">
28057 <TD width=15% BGCOLOR=#FBF5EF>
28058 <B>reserved_SLEW_P</B>
28059 </TD>
28060 <TD width=15% BGCOLOR=#FBF5EF>
28061 <B>18:14</B>
28062 </TD>
28063 <TD width=10% BGCOLOR=#FBF5EF>
28064 <B>7c000</B>
28065 </TD>
28066 <TD width=10% BGCOLOR=#FBF5EF>
28067 <B>3</B>
28068 </TD>
28069 <TD width=15% BGCOLOR=#FBF5EF>
28070 <B>c000</B>
28071 </TD>
28072 <TD width=35% BGCOLOR=#FBF5EF>
28073 <B>Reserved. Do not modify.</B>
28074 </TD>
28075 </TR>
28076 <TR valign="top">
28077 <TD width=15% BGCOLOR=#FBF5EF>
28078 <B>reserved_SLEW_N</B>
28079 </TD>
28080 <TD width=15% BGCOLOR=#FBF5EF>
28081 <B>23:19</B>
28082 </TD>
28083 <TD width=10% BGCOLOR=#FBF5EF>
28084 <B>f80000</B>
28085 </TD>
28086 <TD width=10% BGCOLOR=#FBF5EF>
28087 <B>3</B>
28088 </TD>
28089 <TD width=15% BGCOLOR=#FBF5EF>
28090 <B>180000</B>
28091 </TD>
28092 <TD width=35% BGCOLOR=#FBF5EF>
28093 <B>Reserved. Do not modify.</B>
28094 </TD>
28095 </TR>
28096 <TR valign="top">
28097 <TD width=15% BGCOLOR=#FBF5EF>
28098 <B>reserved_GTL</B>
28099 </TD>
28100 <TD width=15% BGCOLOR=#FBF5EF>
28101 <B>26:24</B>
28102 </TD>
28103 <TD width=10% BGCOLOR=#FBF5EF>
28104 <B>7000000</B>
28105 </TD>
28106 <TD width=10% BGCOLOR=#FBF5EF>
28107 <B>0</B>
28108 </TD>
28109 <TD width=15% BGCOLOR=#FBF5EF>
28110 <B>0</B>
28111 </TD>
28112 <TD width=35% BGCOLOR=#FBF5EF>
28113 <B>Reserved. Do not modify.</B>
28114 </TD>
28115 </TR>
28116 <TR valign="top">
28117 <TD width=15% BGCOLOR=#FBF5EF>
28118 <B>reserved_RTERM</B>
28119 </TD>
28120 <TD width=15% BGCOLOR=#FBF5EF>
28121 <B>31:27</B>
28122 </TD>
28123 <TD width=10% BGCOLOR=#FBF5EF>
28124 <B>f8000000</B>
28125 </TD>
28126 <TD width=10% BGCOLOR=#FBF5EF>
28127 <B>0</B>
28128 </TD>
28129 <TD width=15% BGCOLOR=#FBF5EF>
28130 <B>0</B>
28131 </TD>
28132 <TD width=35% BGCOLOR=#FBF5EF>
28133 <B>Reserved. Do not modify.</B>
28134 </TD>
28135 </TR>
28136 <TR valign="top">
28137 <TD width=15% BGCOLOR=#C0C0C0>
28138 <B>DDRIOB_DRIVE_SLEW_ADDR@0XF8000B5C</B>
28139 </TD>
28140 <TD width=15% BGCOLOR=#C0C0C0>
28141 <B>31:0</B>
28142 </TD>
28143 <TD width=10% BGCOLOR=#C0C0C0>
28144 <B>ffffffff</B>
28145 </TD>
28146 <TD width=10% BGCOLOR=#C0C0C0>
28147 <B></B>
28148 </TD>
28149 <TD width=15% BGCOLOR=#C0C0C0>
28150 <B>18c61c</B>
28151 </TD>
28152 <TD width=35% BGCOLOR=#C0C0C0>
28153 <B>Drive and Slew controls for Address and Command pins of the DDR Interface</B>
28154 </TD>
28155 </TR>
28156 </TABLE>
28157 <P>
28158 <H2><a name="DDRIOB_DRIVE_SLEW_DATA">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_DATA</a></H2>
28159 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
28160 <TR valign="top">
28161 <TD width=15% BGCOLOR=#FFFF00>
28162 <B>Register Name</B>
28163 </TD>
28164 <TD width=15% BGCOLOR=#FFFF00>
28165 <B>Address</B>
28166 </TD>
28167 <TD width=10% BGCOLOR=#FFFF00>
28168 <B>Width</B>
28169 </TD>
28170 <TD width=10% BGCOLOR=#FFFF00>
28171 <B>Type</B>
28172 </TD>
28173 <TD width=15% BGCOLOR=#FFFF00>
28174 <B>Reset Value</B>
28175 </TD>
28176 <TD width=35% BGCOLOR=#FFFF00>
28177 <B>Description</B>
28178 </TD>
28179 </TR>
28180 <TR valign="top">
28181 <TD width=15% BGCOLOR=#FBF5EF>
28182 <B>DDRIOB_DRIVE_SLEW_DATA</B>
28183 </TD>
28184 <TD width=15% BGCOLOR=#FBF5EF>
28185 <B>0XF8000B60</B>
28186 </TD>
28187 <TD width=10% BGCOLOR=#FBF5EF>
28188 <B>32</B>
28189 </TD>
28190 <TD width=10% BGCOLOR=#FBF5EF>
28191 <B>rw</B>
28192 </TD>
28193 <TD width=15% BGCOLOR=#FBF5EF>
28194 <B>0x00000000</B>
28195 </TD>
28196 <TD width=35% BGCOLOR=#FBF5EF>
28197 <B>--</B>
28198 </TD>
28199 </TR>
28200 </TABLE>
28201 <P>
28202 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
28203 <TR valign="top">
28204 <TD width=15% BGCOLOR=#C0FFC0>
28205 <B>Field Name</B>
28206 </TD>
28207 <TD width=15% BGCOLOR=#C0FFC0>
28208 <B>Bits</B>
28209 </TD>
28210 <TD width=10% BGCOLOR=#C0FFC0>
28211 <B>Mask</B>
28212 </TD>
28213 <TD width=10% BGCOLOR=#C0FFC0>
28214 <B>Value</B>
28215 </TD>
28216 <TD width=15% BGCOLOR=#C0FFC0>
28217 <B>Shifted Value</B>
28218 </TD>
28219 <TD width=35% BGCOLOR=#C0FFC0>
28220 <B>Description</B>
28221 </TD>
28222 </TR>
28223 <TR valign="top">
28224 <TD width=15% BGCOLOR=#FBF5EF>
28225 <B>reserved_DRIVE_P</B>
28226 </TD>
28227 <TD width=15% BGCOLOR=#FBF5EF>
28228 <B>6:0</B>
28229 </TD>
28230 <TD width=10% BGCOLOR=#FBF5EF>
28231 <B>7f</B>
28232 </TD>
28233 <TD width=10% BGCOLOR=#FBF5EF>
28234 <B>1c</B>
28235 </TD>
28236 <TD width=15% BGCOLOR=#FBF5EF>
28237 <B>1c</B>
28238 </TD>
28239 <TD width=35% BGCOLOR=#FBF5EF>
28240 <B>Reserved. Do not modify.</B>
28241 </TD>
28242 </TR>
28243 <TR valign="top">
28244 <TD width=15% BGCOLOR=#FBF5EF>
28245 <B>reserved_DRIVE_N</B>
28246 </TD>
28247 <TD width=15% BGCOLOR=#FBF5EF>
28248 <B>13:7</B>
28249 </TD>
28250 <TD width=10% BGCOLOR=#FBF5EF>
28251 <B>3f80</B>
28252 </TD>
28253 <TD width=10% BGCOLOR=#FBF5EF>
28254 <B>c</B>
28255 </TD>
28256 <TD width=15% BGCOLOR=#FBF5EF>
28257 <B>600</B>
28258 </TD>
28259 <TD width=35% BGCOLOR=#FBF5EF>
28260 <B>Reserved. Do not modify.</B>
28261 </TD>
28262 </TR>
28263 <TR valign="top">
28264 <TD width=15% BGCOLOR=#FBF5EF>
28265 <B>reserved_SLEW_P</B>
28266 </TD>
28267 <TD width=15% BGCOLOR=#FBF5EF>
28268 <B>18:14</B>
28269 </TD>
28270 <TD width=10% BGCOLOR=#FBF5EF>
28271 <B>7c000</B>
28272 </TD>
28273 <TD width=10% BGCOLOR=#FBF5EF>
28274 <B>6</B>
28275 </TD>
28276 <TD width=15% BGCOLOR=#FBF5EF>
28277 <B>18000</B>
28278 </TD>
28279 <TD width=35% BGCOLOR=#FBF5EF>
28280 <B>Reserved. Do not modify.</B>
28281 </TD>
28282 </TR>
28283 <TR valign="top">
28284 <TD width=15% BGCOLOR=#FBF5EF>
28285 <B>reserved_SLEW_N</B>
28286 </TD>
28287 <TD width=15% BGCOLOR=#FBF5EF>
28288 <B>23:19</B>
28289 </TD>
28290 <TD width=10% BGCOLOR=#FBF5EF>
28291 <B>f80000</B>
28292 </TD>
28293 <TD width=10% BGCOLOR=#FBF5EF>
28294 <B>1f</B>
28295 </TD>
28296 <TD width=15% BGCOLOR=#FBF5EF>
28297 <B>f80000</B>
28298 </TD>
28299 <TD width=35% BGCOLOR=#FBF5EF>
28300 <B>Reserved. Do not modify.</B>
28301 </TD>
28302 </TR>
28303 <TR valign="top">
28304 <TD width=15% BGCOLOR=#FBF5EF>
28305 <B>reserved_GTL</B>
28306 </TD>
28307 <TD width=15% BGCOLOR=#FBF5EF>
28308 <B>26:24</B>
28309 </TD>
28310 <TD width=10% BGCOLOR=#FBF5EF>
28311 <B>7000000</B>
28312 </TD>
28313 <TD width=10% BGCOLOR=#FBF5EF>
28314 <B>0</B>
28315 </TD>
28316 <TD width=15% BGCOLOR=#FBF5EF>
28317 <B>0</B>
28318 </TD>
28319 <TD width=35% BGCOLOR=#FBF5EF>
28320 <B>Reserved. Do not modify.</B>
28321 </TD>
28322 </TR>
28323 <TR valign="top">
28324 <TD width=15% BGCOLOR=#FBF5EF>
28325 <B>reserved_RTERM</B>
28326 </TD>
28327 <TD width=15% BGCOLOR=#FBF5EF>
28328 <B>31:27</B>
28329 </TD>
28330 <TD width=10% BGCOLOR=#FBF5EF>
28331 <B>f8000000</B>
28332 </TD>
28333 <TD width=10% BGCOLOR=#FBF5EF>
28334 <B>0</B>
28335 </TD>
28336 <TD width=15% BGCOLOR=#FBF5EF>
28337 <B>0</B>
28338 </TD>
28339 <TD width=35% BGCOLOR=#FBF5EF>
28340 <B>Reserved. Do not modify.</B>
28341 </TD>
28342 </TR>
28343 <TR valign="top">
28344 <TD width=15% BGCOLOR=#C0C0C0>
28345 <B>DDRIOB_DRIVE_SLEW_DATA@0XF8000B60</B>
28346 </TD>
28347 <TD width=15% BGCOLOR=#C0C0C0>
28348 <B>31:0</B>
28349 </TD>
28350 <TD width=10% BGCOLOR=#C0C0C0>
28351 <B>ffffffff</B>
28352 </TD>
28353 <TD width=10% BGCOLOR=#C0C0C0>
28354 <B></B>
28355 </TD>
28356 <TD width=15% BGCOLOR=#C0C0C0>
28357 <B>f9861c</B>
28358 </TD>
28359 <TD width=35% BGCOLOR=#C0C0C0>
28360 <B>Drive and Slew controls for DQ pins of the DDR Interface</B>
28361 </TD>
28362 </TR>
28363 </TABLE>
28364 <P>
28365 <H2><a name="DDRIOB_DRIVE_SLEW_DIFF">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_DIFF</a></H2>
28366 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
28367 <TR valign="top">
28368 <TD width=15% BGCOLOR=#FFFF00>
28369 <B>Register Name</B>
28370 </TD>
28371 <TD width=15% BGCOLOR=#FFFF00>
28372 <B>Address</B>
28373 </TD>
28374 <TD width=10% BGCOLOR=#FFFF00>
28375 <B>Width</B>
28376 </TD>
28377 <TD width=10% BGCOLOR=#FFFF00>
28378 <B>Type</B>
28379 </TD>
28380 <TD width=15% BGCOLOR=#FFFF00>
28381 <B>Reset Value</B>
28382 </TD>
28383 <TD width=35% BGCOLOR=#FFFF00>
28384 <B>Description</B>
28385 </TD>
28386 </TR>
28387 <TR valign="top">
28388 <TD width=15% BGCOLOR=#FBF5EF>
28389 <B>DDRIOB_DRIVE_SLEW_DIFF</B>
28390 </TD>
28391 <TD width=15% BGCOLOR=#FBF5EF>
28392 <B>0XF8000B64</B>
28393 </TD>
28394 <TD width=10% BGCOLOR=#FBF5EF>
28395 <B>32</B>
28396 </TD>
28397 <TD width=10% BGCOLOR=#FBF5EF>
28398 <B>rw</B>
28399 </TD>
28400 <TD width=15% BGCOLOR=#FBF5EF>
28401 <B>0x00000000</B>
28402 </TD>
28403 <TD width=35% BGCOLOR=#FBF5EF>
28404 <B>--</B>
28405 </TD>
28406 </TR>
28407 </TABLE>
28408 <P>
28409 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
28410 <TR valign="top">
28411 <TD width=15% BGCOLOR=#C0FFC0>
28412 <B>Field Name</B>
28413 </TD>
28414 <TD width=15% BGCOLOR=#C0FFC0>
28415 <B>Bits</B>
28416 </TD>
28417 <TD width=10% BGCOLOR=#C0FFC0>
28418 <B>Mask</B>
28419 </TD>
28420 <TD width=10% BGCOLOR=#C0FFC0>
28421 <B>Value</B>
28422 </TD>
28423 <TD width=15% BGCOLOR=#C0FFC0>
28424 <B>Shifted Value</B>
28425 </TD>
28426 <TD width=35% BGCOLOR=#C0FFC0>
28427 <B>Description</B>
28428 </TD>
28429 </TR>
28430 <TR valign="top">
28431 <TD width=15% BGCOLOR=#FBF5EF>
28432 <B>reserved_DRIVE_P</B>
28433 </TD>
28434 <TD width=15% BGCOLOR=#FBF5EF>
28435 <B>6:0</B>
28436 </TD>
28437 <TD width=10% BGCOLOR=#FBF5EF>
28438 <B>7f</B>
28439 </TD>
28440 <TD width=10% BGCOLOR=#FBF5EF>
28441 <B>1c</B>
28442 </TD>
28443 <TD width=15% BGCOLOR=#FBF5EF>
28444 <B>1c</B>
28445 </TD>
28446 <TD width=35% BGCOLOR=#FBF5EF>
28447 <B>Reserved. Do not modify.</B>
28448 </TD>
28449 </TR>
28450 <TR valign="top">
28451 <TD width=15% BGCOLOR=#FBF5EF>
28452 <B>reserved_DRIVE_N</B>
28453 </TD>
28454 <TD width=15% BGCOLOR=#FBF5EF>
28455 <B>13:7</B>
28456 </TD>
28457 <TD width=10% BGCOLOR=#FBF5EF>
28458 <B>3f80</B>
28459 </TD>
28460 <TD width=10% BGCOLOR=#FBF5EF>
28461 <B>c</B>
28462 </TD>
28463 <TD width=15% BGCOLOR=#FBF5EF>
28464 <B>600</B>
28465 </TD>
28466 <TD width=35% BGCOLOR=#FBF5EF>
28467 <B>Reserved. Do not modify.</B>
28468 </TD>
28469 </TR>
28470 <TR valign="top">
28471 <TD width=15% BGCOLOR=#FBF5EF>
28472 <B>reserved_SLEW_P</B>
28473 </TD>
28474 <TD width=15% BGCOLOR=#FBF5EF>
28475 <B>18:14</B>
28476 </TD>
28477 <TD width=10% BGCOLOR=#FBF5EF>
28478 <B>7c000</B>
28479 </TD>
28480 <TD width=10% BGCOLOR=#FBF5EF>
28481 <B>6</B>
28482 </TD>
28483 <TD width=15% BGCOLOR=#FBF5EF>
28484 <B>18000</B>
28485 </TD>
28486 <TD width=35% BGCOLOR=#FBF5EF>
28487 <B>Reserved. Do not modify.</B>
28488 </TD>
28489 </TR>
28490 <TR valign="top">
28491 <TD width=15% BGCOLOR=#FBF5EF>
28492 <B>reserved_SLEW_N</B>
28493 </TD>
28494 <TD width=15% BGCOLOR=#FBF5EF>
28495 <B>23:19</B>
28496 </TD>
28497 <TD width=10% BGCOLOR=#FBF5EF>
28498 <B>f80000</B>
28499 </TD>
28500 <TD width=10% BGCOLOR=#FBF5EF>
28501 <B>1f</B>
28502 </TD>
28503 <TD width=15% BGCOLOR=#FBF5EF>
28504 <B>f80000</B>
28505 </TD>
28506 <TD width=35% BGCOLOR=#FBF5EF>
28507 <B>Reserved. Do not modify.</B>
28508 </TD>
28509 </TR>
28510 <TR valign="top">
28511 <TD width=15% BGCOLOR=#FBF5EF>
28512 <B>reserved_GTL</B>
28513 </TD>
28514 <TD width=15% BGCOLOR=#FBF5EF>
28515 <B>26:24</B>
28516 </TD>
28517 <TD width=10% BGCOLOR=#FBF5EF>
28518 <B>7000000</B>
28519 </TD>
28520 <TD width=10% BGCOLOR=#FBF5EF>
28521 <B>0</B>
28522 </TD>
28523 <TD width=15% BGCOLOR=#FBF5EF>
28524 <B>0</B>
28525 </TD>
28526 <TD width=35% BGCOLOR=#FBF5EF>
28527 <B>Reserved. Do not modify.</B>
28528 </TD>
28529 </TR>
28530 <TR valign="top">
28531 <TD width=15% BGCOLOR=#FBF5EF>
28532 <B>reserved_RTERM</B>
28533 </TD>
28534 <TD width=15% BGCOLOR=#FBF5EF>
28535 <B>31:27</B>
28536 </TD>
28537 <TD width=10% BGCOLOR=#FBF5EF>
28538 <B>f8000000</B>
28539 </TD>
28540 <TD width=10% BGCOLOR=#FBF5EF>
28541 <B>0</B>
28542 </TD>
28543 <TD width=15% BGCOLOR=#FBF5EF>
28544 <B>0</B>
28545 </TD>
28546 <TD width=35% BGCOLOR=#FBF5EF>
28547 <B>Reserved. Do not modify.</B>
28548 </TD>
28549 </TR>
28550 <TR valign="top">
28551 <TD width=15% BGCOLOR=#C0C0C0>
28552 <B>DDRIOB_DRIVE_SLEW_DIFF@0XF8000B64</B>
28553 </TD>
28554 <TD width=15% BGCOLOR=#C0C0C0>
28555 <B>31:0</B>
28556 </TD>
28557 <TD width=10% BGCOLOR=#C0C0C0>
28558 <B>ffffffff</B>
28559 </TD>
28560 <TD width=10% BGCOLOR=#C0C0C0>
28561 <B></B>
28562 </TD>
28563 <TD width=15% BGCOLOR=#C0C0C0>
28564 <B>f9861c</B>
28565 </TD>
28566 <TD width=35% BGCOLOR=#C0C0C0>
28567 <B>Drive and Slew controls for DQS pins of the DDR Interface</B>
28568 </TD>
28569 </TR>
28570 </TABLE>
28571 <P>
28572 <H2><a name="DDRIOB_DRIVE_SLEW_CLOCK">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_CLOCK</a></H2>
28573 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
28574 <TR valign="top">
28575 <TD width=15% BGCOLOR=#FFFF00>
28576 <B>Register Name</B>
28577 </TD>
28578 <TD width=15% BGCOLOR=#FFFF00>
28579 <B>Address</B>
28580 </TD>
28581 <TD width=10% BGCOLOR=#FFFF00>
28582 <B>Width</B>
28583 </TD>
28584 <TD width=10% BGCOLOR=#FFFF00>
28585 <B>Type</B>
28586 </TD>
28587 <TD width=15% BGCOLOR=#FFFF00>
28588 <B>Reset Value</B>
28589 </TD>
28590 <TD width=35% BGCOLOR=#FFFF00>
28591 <B>Description</B>
28592 </TD>
28593 </TR>
28594 <TR valign="top">
28595 <TD width=15% BGCOLOR=#FBF5EF>
28596 <B>DDRIOB_DRIVE_SLEW_CLOCK</B>
28597 </TD>
28598 <TD width=15% BGCOLOR=#FBF5EF>
28599 <B>0XF8000B68</B>
28600 </TD>
28601 <TD width=10% BGCOLOR=#FBF5EF>
28602 <B>32</B>
28603 </TD>
28604 <TD width=10% BGCOLOR=#FBF5EF>
28605 <B>rw</B>
28606 </TD>
28607 <TD width=15% BGCOLOR=#FBF5EF>
28608 <B>0x00000000</B>
28609 </TD>
28610 <TD width=35% BGCOLOR=#FBF5EF>
28611 <B>--</B>
28612 </TD>
28613 </TR>
28614 </TABLE>
28615 <P>
28616 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
28617 <TR valign="top">
28618 <TD width=15% BGCOLOR=#C0FFC0>
28619 <B>Field Name</B>
28620 </TD>
28621 <TD width=15% BGCOLOR=#C0FFC0>
28622 <B>Bits</B>
28623 </TD>
28624 <TD width=10% BGCOLOR=#C0FFC0>
28625 <B>Mask</B>
28626 </TD>
28627 <TD width=10% BGCOLOR=#C0FFC0>
28628 <B>Value</B>
28629 </TD>
28630 <TD width=15% BGCOLOR=#C0FFC0>
28631 <B>Shifted Value</B>
28632 </TD>
28633 <TD width=35% BGCOLOR=#C0FFC0>
28634 <B>Description</B>
28635 </TD>
28636 </TR>
28637 <TR valign="top">
28638 <TD width=15% BGCOLOR=#FBF5EF>
28639 <B>reserved_DRIVE_P</B>
28640 </TD>
28641 <TD width=15% BGCOLOR=#FBF5EF>
28642 <B>6:0</B>
28643 </TD>
28644 <TD width=10% BGCOLOR=#FBF5EF>
28645 <B>7f</B>
28646 </TD>
28647 <TD width=10% BGCOLOR=#FBF5EF>
28648 <B>1c</B>
28649 </TD>
28650 <TD width=15% BGCOLOR=#FBF5EF>
28651 <B>1c</B>
28652 </TD>
28653 <TD width=35% BGCOLOR=#FBF5EF>
28654 <B>Reserved. Do not modify.</B>
28655 </TD>
28656 </TR>
28657 <TR valign="top">
28658 <TD width=15% BGCOLOR=#FBF5EF>
28659 <B>reserved_DRIVE_N</B>
28660 </TD>
28661 <TD width=15% BGCOLOR=#FBF5EF>
28662 <B>13:7</B>
28663 </TD>
28664 <TD width=10% BGCOLOR=#FBF5EF>
28665 <B>3f80</B>
28666 </TD>
28667 <TD width=10% BGCOLOR=#FBF5EF>
28668 <B>c</B>
28669 </TD>
28670 <TD width=15% BGCOLOR=#FBF5EF>
28671 <B>600</B>
28672 </TD>
28673 <TD width=35% BGCOLOR=#FBF5EF>
28674 <B>Reserved. Do not modify.</B>
28675 </TD>
28676 </TR>
28677 <TR valign="top">
28678 <TD width=15% BGCOLOR=#FBF5EF>
28679 <B>reserved_SLEW_P</B>
28680 </TD>
28681 <TD width=15% BGCOLOR=#FBF5EF>
28682 <B>18:14</B>
28683 </TD>
28684 <TD width=10% BGCOLOR=#FBF5EF>
28685 <B>7c000</B>
28686 </TD>
28687 <TD width=10% BGCOLOR=#FBF5EF>
28688 <B>6</B>
28689 </TD>
28690 <TD width=15% BGCOLOR=#FBF5EF>
28691 <B>18000</B>
28692 </TD>
28693 <TD width=35% BGCOLOR=#FBF5EF>
28694 <B>Reserved. Do not modify.</B>
28695 </TD>
28696 </TR>
28697 <TR valign="top">
28698 <TD width=15% BGCOLOR=#FBF5EF>
28699 <B>reserved_SLEW_N</B>
28700 </TD>
28701 <TD width=15% BGCOLOR=#FBF5EF>
28702 <B>23:19</B>
28703 </TD>
28704 <TD width=10% BGCOLOR=#FBF5EF>
28705 <B>f80000</B>
28706 </TD>
28707 <TD width=10% BGCOLOR=#FBF5EF>
28708 <B>1f</B>
28709 </TD>
28710 <TD width=15% BGCOLOR=#FBF5EF>
28711 <B>f80000</B>
28712 </TD>
28713 <TD width=35% BGCOLOR=#FBF5EF>
28714 <B>Reserved. Do not modify.</B>
28715 </TD>
28716 </TR>
28717 <TR valign="top">
28718 <TD width=15% BGCOLOR=#FBF5EF>
28719 <B>reserved_GTL</B>
28720 </TD>
28721 <TD width=15% BGCOLOR=#FBF5EF>
28722 <B>26:24</B>
28723 </TD>
28724 <TD width=10% BGCOLOR=#FBF5EF>
28725 <B>7000000</B>
28726 </TD>
28727 <TD width=10% BGCOLOR=#FBF5EF>
28728 <B>0</B>
28729 </TD>
28730 <TD width=15% BGCOLOR=#FBF5EF>
28731 <B>0</B>
28732 </TD>
28733 <TD width=35% BGCOLOR=#FBF5EF>
28734 <B>Reserved. Do not modify.</B>
28735 </TD>
28736 </TR>
28737 <TR valign="top">
28738 <TD width=15% BGCOLOR=#FBF5EF>
28739 <B>reserved_RTERM</B>
28740 </TD>
28741 <TD width=15% BGCOLOR=#FBF5EF>
28742 <B>31:27</B>
28743 </TD>
28744 <TD width=10% BGCOLOR=#FBF5EF>
28745 <B>f8000000</B>
28746 </TD>
28747 <TD width=10% BGCOLOR=#FBF5EF>
28748 <B>0</B>
28749 </TD>
28750 <TD width=15% BGCOLOR=#FBF5EF>
28751 <B>0</B>
28752 </TD>
28753 <TD width=35% BGCOLOR=#FBF5EF>
28754 <B>Reserved. Do not modify.</B>
28755 </TD>
28756 </TR>
28757 <TR valign="top">
28758 <TD width=15% BGCOLOR=#C0C0C0>
28759 <B>DDRIOB_DRIVE_SLEW_CLOCK@0XF8000B68</B>
28760 </TD>
28761 <TD width=15% BGCOLOR=#C0C0C0>
28762 <B>31:0</B>
28763 </TD>
28764 <TD width=10% BGCOLOR=#C0C0C0>
28765 <B>ffffffff</B>
28766 </TD>
28767 <TD width=10% BGCOLOR=#C0C0C0>
28768 <B></B>
28769 </TD>
28770 <TD width=15% BGCOLOR=#C0C0C0>
28771 <B>f9861c</B>
28772 </TD>
28773 <TD width=35% BGCOLOR=#C0C0C0>
28774 <B>Drive and Slew controls for Clock pins of the DDR Interface</B>
28775 </TD>
28776 </TR>
28777 </TABLE>
28778 <P>
28779 <H2><a name="DDRIOB_DDR_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DDR_CTRL</a></H2>
28780 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
28781 <TR valign="top">
28782 <TD width=15% BGCOLOR=#FFFF00>
28783 <B>Register Name</B>
28784 </TD>
28785 <TD width=15% BGCOLOR=#FFFF00>
28786 <B>Address</B>
28787 </TD>
28788 <TD width=10% BGCOLOR=#FFFF00>
28789 <B>Width</B>
28790 </TD>
28791 <TD width=10% BGCOLOR=#FFFF00>
28792 <B>Type</B>
28793 </TD>
28794 <TD width=15% BGCOLOR=#FFFF00>
28795 <B>Reset Value</B>
28796 </TD>
28797 <TD width=35% BGCOLOR=#FFFF00>
28798 <B>Description</B>
28799 </TD>
28800 </TR>
28801 <TR valign="top">
28802 <TD width=15% BGCOLOR=#FBF5EF>
28803 <B>DDRIOB_DDR_CTRL</B>
28804 </TD>
28805 <TD width=15% BGCOLOR=#FBF5EF>
28806 <B>0XF8000B6C</B>
28807 </TD>
28808 <TD width=10% BGCOLOR=#FBF5EF>
28809 <B>32</B>
28810 </TD>
28811 <TD width=10% BGCOLOR=#FBF5EF>
28812 <B>rw</B>
28813 </TD>
28814 <TD width=15% BGCOLOR=#FBF5EF>
28815 <B>0x00000000</B>
28816 </TD>
28817 <TD width=35% BGCOLOR=#FBF5EF>
28818 <B>--</B>
28819 </TD>
28820 </TR>
28821 </TABLE>
28822 <P>
28823 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
28824 <TR valign="top">
28825 <TD width=15% BGCOLOR=#C0FFC0>
28826 <B>Field Name</B>
28827 </TD>
28828 <TD width=15% BGCOLOR=#C0FFC0>
28829 <B>Bits</B>
28830 </TD>
28831 <TD width=10% BGCOLOR=#C0FFC0>
28832 <B>Mask</B>
28833 </TD>
28834 <TD width=10% BGCOLOR=#C0FFC0>
28835 <B>Value</B>
28836 </TD>
28837 <TD width=15% BGCOLOR=#C0FFC0>
28838 <B>Shifted Value</B>
28839 </TD>
28840 <TD width=35% BGCOLOR=#C0FFC0>
28841 <B>Description</B>
28842 </TD>
28843 </TR>
28844 <TR valign="top">
28845 <TD width=15% BGCOLOR=#FBF5EF>
28846 <B>VREF_INT_EN</B>
28847 </TD>
28848 <TD width=15% BGCOLOR=#FBF5EF>
28849 <B>0:0</B>
28850 </TD>
28851 <TD width=10% BGCOLOR=#FBF5EF>
28852 <B>1</B>
28853 </TD>
28854 <TD width=10% BGCOLOR=#FBF5EF>
28855 <B>1</B>
28856 </TD>
28857 <TD width=15% BGCOLOR=#FBF5EF>
28858 <B>1</B>
28859 </TD>
28860 <TD width=35% BGCOLOR=#FBF5EF>
28861 <B>Enables VREF internal generator</B>
28862 </TD>
28863 </TR>
28864 <TR valign="top">
28865 <TD width=15% BGCOLOR=#FBF5EF>
28866 <B>VREF_SEL</B>
28867 </TD>
28868 <TD width=15% BGCOLOR=#FBF5EF>
28869 <B>4:1</B>
28870 </TD>
28871 <TD width=10% BGCOLOR=#FBF5EF>
28872 <B>1e</B>
28873 </TD>
28874 <TD width=10% BGCOLOR=#FBF5EF>
28875 <B>4</B>
28876 </TD>
28877 <TD width=15% BGCOLOR=#FBF5EF>
28878 <B>8</B>
28879 </TD>
28880 <TD width=35% BGCOLOR=#FBF5EF>
28881 <B>Specifies DDR IOB Vref generator output: 0001: VREF = 0.6V for LPDDR2 with 1.2V IO 0100: VREF = 0.75V for DDR3 with 1.5V IO 1000: VREF = 0.90V for DDR2 with 1.8V IO</B>
28882 </TD>
28883 </TR>
28884 <TR valign="top">
28885 <TD width=15% BGCOLOR=#FBF5EF>
28886 <B>VREF_EXT_EN</B>
28887 </TD>
28888 <TD width=15% BGCOLOR=#FBF5EF>
28889 <B>6:5</B>
28890 </TD>
28891 <TD width=10% BGCOLOR=#FBF5EF>
28892 <B>60</B>
28893 </TD>
28894 <TD width=10% BGCOLOR=#FBF5EF>
28895 <B>0</B>
28896 </TD>
28897 <TD width=15% BGCOLOR=#FBF5EF>
28898 <B>0</B>
28899 </TD>
28900 <TD width=35% BGCOLOR=#FBF5EF>
28901 <B>Enables External VREF input x0: Disable External VREF for lower 16 bits x1: Enable External VREF for lower 16 bits 0x: Disable External VREF for upper 16 bits 1x: Enable External VREF for upper 16 bits</B>
28902 </TD>
28903 </TR>
28904 <TR valign="top">
28905 <TD width=15% BGCOLOR=#FBF5EF>
28906 <B>reserved_VREF_PULLUP_EN</B>
28907 </TD>
28908 <TD width=15% BGCOLOR=#FBF5EF>
28909 <B>8:7</B>
28910 </TD>
28911 <TD width=10% BGCOLOR=#FBF5EF>
28912 <B>180</B>
28913 </TD>
28914 <TD width=10% BGCOLOR=#FBF5EF>
28915 <B>0</B>
28916 </TD>
28917 <TD width=15% BGCOLOR=#FBF5EF>
28918 <B>0</B>
28919 </TD>
28920 <TD width=35% BGCOLOR=#FBF5EF>
28921 <B>Reserved. Do not modify.</B>
28922 </TD>
28923 </TR>
28924 <TR valign="top">
28925 <TD width=15% BGCOLOR=#FBF5EF>
28926 <B>REFIO_EN</B>
28927 </TD>
28928 <TD width=15% BGCOLOR=#FBF5EF>
28929 <B>9:9</B>
28930 </TD>
28931 <TD width=10% BGCOLOR=#FBF5EF>
28932 <B>200</B>
28933 </TD>
28934 <TD width=10% BGCOLOR=#FBF5EF>
28935 <B>1</B>
28936 </TD>
28937 <TD width=15% BGCOLOR=#FBF5EF>
28938 <B>200</B>
28939 </TD>
28940 <TD width=35% BGCOLOR=#FBF5EF>
28941 <B>Enables VRP,VRN 0: VRP/VRN not used 1: VRP/VRN used as refio</B>
28942 </TD>
28943 </TR>
28944 <TR valign="top">
28945 <TD width=15% BGCOLOR=#FBF5EF>
28946 <B>reserved_REFIO_TEST</B>
28947 </TD>
28948 <TD width=15% BGCOLOR=#FBF5EF>
28949 <B>11:10</B>
28950 </TD>
28951 <TD width=10% BGCOLOR=#FBF5EF>
28952 <B>c00</B>
28953 </TD>
28954 <TD width=10% BGCOLOR=#FBF5EF>
28955 <B>3</B>
28956 </TD>
28957 <TD width=15% BGCOLOR=#FBF5EF>
28958 <B>c00</B>
28959 </TD>
28960 <TD width=35% BGCOLOR=#FBF5EF>
28961 <B>Reserved. Do not modify.</B>
28962 </TD>
28963 </TR>
28964 <TR valign="top">
28965 <TD width=15% BGCOLOR=#FBF5EF>
28966 <B>reserved_REFIO_PULLUP_EN</B>
28967 </TD>
28968 <TD width=15% BGCOLOR=#FBF5EF>
28969 <B>12:12</B>
28970 </TD>
28971 <TD width=10% BGCOLOR=#FBF5EF>
28972 <B>1000</B>
28973 </TD>
28974 <TD width=10% BGCOLOR=#FBF5EF>
28975 <B>0</B>
28976 </TD>
28977 <TD width=15% BGCOLOR=#FBF5EF>
28978 <B>0</B>
28979 </TD>
28980 <TD width=35% BGCOLOR=#FBF5EF>
28981 <B>Reserved. Do not modify.</B>
28982 </TD>
28983 </TR>
28984 <TR valign="top">
28985 <TD width=15% BGCOLOR=#FBF5EF>
28986 <B>reserved_DRST_B_PULLUP_EN</B>
28987 </TD>
28988 <TD width=15% BGCOLOR=#FBF5EF>
28989 <B>13:13</B>
28990 </TD>
28991 <TD width=10% BGCOLOR=#FBF5EF>
28992 <B>2000</B>
28993 </TD>
28994 <TD width=10% BGCOLOR=#FBF5EF>
28995 <B>0</B>
28996 </TD>
28997 <TD width=15% BGCOLOR=#FBF5EF>
28998 <B>0</B>
28999 </TD>
29000 <TD width=35% BGCOLOR=#FBF5EF>
29001 <B>Reserved. Do not modify.</B>
29002 </TD>
29003 </TR>
29004 <TR valign="top">
29005 <TD width=15% BGCOLOR=#FBF5EF>
29006 <B>reserved_CKE_PULLUP_EN</B>
29007 </TD>
29008 <TD width=15% BGCOLOR=#FBF5EF>
29009 <B>14:14</B>
29010 </TD>
29011 <TD width=10% BGCOLOR=#FBF5EF>
29012 <B>4000</B>
29013 </TD>
29014 <TD width=10% BGCOLOR=#FBF5EF>
29015 <B>0</B>
29016 </TD>
29017 <TD width=15% BGCOLOR=#FBF5EF>
29018 <B>0</B>
29019 </TD>
29020 <TD width=35% BGCOLOR=#FBF5EF>
29021 <B>Reserved. Do not modify.</B>
29022 </TD>
29023 </TR>
29024 <TR valign="top">
29025 <TD width=15% BGCOLOR=#C0C0C0>
29026 <B>DDRIOB_DDR_CTRL@0XF8000B6C</B>
29027 </TD>
29028 <TD width=15% BGCOLOR=#C0C0C0>
29029 <B>31:0</B>
29030 </TD>
29031 <TD width=10% BGCOLOR=#C0C0C0>
29032 <B>7fff</B>
29033 </TD>
29034 <TD width=10% BGCOLOR=#C0C0C0>
29035 <B></B>
29036 </TD>
29037 <TD width=15% BGCOLOR=#C0C0C0>
29038 <B>e09</B>
29039 </TD>
29040 <TD width=35% BGCOLOR=#C0C0C0>
29041 <B>DDR IOB Buffer Control</B>
29042 </TD>
29043 </TR>
29044 </TABLE>
29045 <P>
29046 <H1>ASSERT RESET</H1>
29047 <H2><a name="DDRIOB_DCI_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_CTRL</a></H2>
29048 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
29049 <TR valign="top">
29050 <TD width=15% BGCOLOR=#FFFF00>
29051 <B>Register Name</B>
29052 </TD>
29053 <TD width=15% BGCOLOR=#FFFF00>
29054 <B>Address</B>
29055 </TD>
29056 <TD width=10% BGCOLOR=#FFFF00>
29057 <B>Width</B>
29058 </TD>
29059 <TD width=10% BGCOLOR=#FFFF00>
29060 <B>Type</B>
29061 </TD>
29062 <TD width=15% BGCOLOR=#FFFF00>
29063 <B>Reset Value</B>
29064 </TD>
29065 <TD width=35% BGCOLOR=#FFFF00>
29066 <B>Description</B>
29067 </TD>
29068 </TR>
29069 <TR valign="top">
29070 <TD width=15% BGCOLOR=#FBF5EF>
29071 <B>DDRIOB_DCI_CTRL</B>
29072 </TD>
29073 <TD width=15% BGCOLOR=#FBF5EF>
29074 <B>0XF8000B70</B>
29075 </TD>
29076 <TD width=10% BGCOLOR=#FBF5EF>
29077 <B>32</B>
29078 </TD>
29079 <TD width=10% BGCOLOR=#FBF5EF>
29080 <B>rw</B>
29081 </TD>
29082 <TD width=15% BGCOLOR=#FBF5EF>
29083 <B>0x00000000</B>
29084 </TD>
29085 <TD width=35% BGCOLOR=#FBF5EF>
29086 <B>--</B>
29087 </TD>
29088 </TR>
29089 </TABLE>
29090 <P>
29091 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
29092 <TR valign="top">
29093 <TD width=15% BGCOLOR=#C0FFC0>
29094 <B>Field Name</B>
29095 </TD>
29096 <TD width=15% BGCOLOR=#C0FFC0>
29097 <B>Bits</B>
29098 </TD>
29099 <TD width=10% BGCOLOR=#C0FFC0>
29100 <B>Mask</B>
29101 </TD>
29102 <TD width=10% BGCOLOR=#C0FFC0>
29103 <B>Value</B>
29104 </TD>
29105 <TD width=15% BGCOLOR=#C0FFC0>
29106 <B>Shifted Value</B>
29107 </TD>
29108 <TD width=35% BGCOLOR=#C0FFC0>
29109 <B>Description</B>
29110 </TD>
29111 </TR>
29112 <TR valign="top">
29113 <TD width=15% BGCOLOR=#FBF5EF>
29114 <B>RESET</B>
29115 </TD>
29116 <TD width=15% BGCOLOR=#FBF5EF>
29117 <B>0:0</B>
29118 </TD>
29119 <TD width=10% BGCOLOR=#FBF5EF>
29120 <B>1</B>
29121 </TD>
29122 <TD width=10% BGCOLOR=#FBF5EF>
29123 <B>1</B>
29124 </TD>
29125 <TD width=15% BGCOLOR=#FBF5EF>
29126 <B>1</B>
29127 </TD>
29128 <TD width=35% BGCOLOR=#FBF5EF>
29129 <B>At least toggle once to initialize flops in DCI system</B>
29130 </TD>
29131 </TR>
29132 <TR valign="top">
29133 <TD width=15% BGCOLOR=#C0C0C0>
29134 <B>DDRIOB_DCI_CTRL@0XF8000B70</B>
29135 </TD>
29136 <TD width=15% BGCOLOR=#C0C0C0>
29137 <B>31:0</B>
29138 </TD>
29139 <TD width=10% BGCOLOR=#C0C0C0>
29140 <B>1</B>
29141 </TD>
29142 <TD width=10% BGCOLOR=#C0C0C0>
29143 <B></B>
29144 </TD>
29145 <TD width=15% BGCOLOR=#C0C0C0>
29146 <B>1</B>
29147 </TD>
29148 <TD width=35% BGCOLOR=#C0C0C0>
29149 <B>DDR IOB DCI Config</B>
29150 </TD>
29151 </TR>
29152 </TABLE>
29153 <P>
29154 <H1>DEASSERT RESET</H1>
29155 <H2><a name="DDRIOB_DCI_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_CTRL</a></H2>
29156 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
29157 <TR valign="top">
29158 <TD width=15% BGCOLOR=#FFFF00>
29159 <B>Register Name</B>
29160 </TD>
29161 <TD width=15% BGCOLOR=#FFFF00>
29162 <B>Address</B>
29163 </TD>
29164 <TD width=10% BGCOLOR=#FFFF00>
29165 <B>Width</B>
29166 </TD>
29167 <TD width=10% BGCOLOR=#FFFF00>
29168 <B>Type</B>
29169 </TD>
29170 <TD width=15% BGCOLOR=#FFFF00>
29171 <B>Reset Value</B>
29172 </TD>
29173 <TD width=35% BGCOLOR=#FFFF00>
29174 <B>Description</B>
29175 </TD>
29176 </TR>
29177 <TR valign="top">
29178 <TD width=15% BGCOLOR=#FBF5EF>
29179 <B>DDRIOB_DCI_CTRL</B>
29180 </TD>
29181 <TD width=15% BGCOLOR=#FBF5EF>
29182 <B>0XF8000B70</B>
29183 </TD>
29184 <TD width=10% BGCOLOR=#FBF5EF>
29185 <B>32</B>
29186 </TD>
29187 <TD width=10% BGCOLOR=#FBF5EF>
29188 <B>rw</B>
29189 </TD>
29190 <TD width=15% BGCOLOR=#FBF5EF>
29191 <B>0x00000000</B>
29192 </TD>
29193 <TD width=35% BGCOLOR=#FBF5EF>
29194 <B>--</B>
29195 </TD>
29196 </TR>
29197 </TABLE>
29198 <P>
29199 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
29200 <TR valign="top">
29201 <TD width=15% BGCOLOR=#C0FFC0>
29202 <B>Field Name</B>
29203 </TD>
29204 <TD width=15% BGCOLOR=#C0FFC0>
29205 <B>Bits</B>
29206 </TD>
29207 <TD width=10% BGCOLOR=#C0FFC0>
29208 <B>Mask</B>
29209 </TD>
29210 <TD width=10% BGCOLOR=#C0FFC0>
29211 <B>Value</B>
29212 </TD>
29213 <TD width=15% BGCOLOR=#C0FFC0>
29214 <B>Shifted Value</B>
29215 </TD>
29216 <TD width=35% BGCOLOR=#C0FFC0>
29217 <B>Description</B>
29218 </TD>
29219 </TR>
29220 <TR valign="top">
29221 <TD width=15% BGCOLOR=#FBF5EF>
29222 <B>RESET</B>
29223 </TD>
29224 <TD width=15% BGCOLOR=#FBF5EF>
29225 <B>0:0</B>
29226 </TD>
29227 <TD width=10% BGCOLOR=#FBF5EF>
29228 <B>1</B>
29229 </TD>
29230 <TD width=10% BGCOLOR=#FBF5EF>
29231 <B>0</B>
29232 </TD>
29233 <TD width=15% BGCOLOR=#FBF5EF>
29234 <B>0</B>
29235 </TD>
29236 <TD width=35% BGCOLOR=#FBF5EF>
29237 <B>At least toggle once to initialize flops in DCI system</B>
29238 </TD>
29239 </TR>
29240 <TR valign="top">
29241 <TD width=15% BGCOLOR=#FBF5EF>
29242 <B>reserved_VRN_OUT</B>
29243 </TD>
29244 <TD width=15% BGCOLOR=#FBF5EF>
29245 <B>5:5</B>
29246 </TD>
29247 <TD width=10% BGCOLOR=#FBF5EF>
29248 <B>20</B>
29249 </TD>
29250 <TD width=10% BGCOLOR=#FBF5EF>
29251 <B>1</B>
29252 </TD>
29253 <TD width=15% BGCOLOR=#FBF5EF>
29254 <B>20</B>
29255 </TD>
29256 <TD width=35% BGCOLOR=#FBF5EF>
29257 <B>Reserved. Do not modify.</B>
29258 </TD>
29259 </TR>
29260 <TR valign="top">
29261 <TD width=15% BGCOLOR=#C0C0C0>
29262 <B>DDRIOB_DCI_CTRL@0XF8000B70</B>
29263 </TD>
29264 <TD width=15% BGCOLOR=#C0C0C0>
29265 <B>31:0</B>
29266 </TD>
29267 <TD width=10% BGCOLOR=#C0C0C0>
29268 <B>21</B>
29269 </TD>
29270 <TD width=10% BGCOLOR=#C0C0C0>
29271 <B></B>
29272 </TD>
29273 <TD width=15% BGCOLOR=#C0C0C0>
29274 <B>20</B>
29275 </TD>
29276 <TD width=35% BGCOLOR=#C0C0C0>
29277 <B>DDR IOB DCI Config</B>
29278 </TD>
29279 </TR>
29280 </TABLE>
29281 <P>
29282 <H2><a name="DDRIOB_DCI_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_CTRL</a></H2>
29283 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
29284 <TR valign="top">
29285 <TD width=15% BGCOLOR=#FFFF00>
29286 <B>Register Name</B>
29287 </TD>
29288 <TD width=15% BGCOLOR=#FFFF00>
29289 <B>Address</B>
29290 </TD>
29291 <TD width=10% BGCOLOR=#FFFF00>
29292 <B>Width</B>
29293 </TD>
29294 <TD width=10% BGCOLOR=#FFFF00>
29295 <B>Type</B>
29296 </TD>
29297 <TD width=15% BGCOLOR=#FFFF00>
29298 <B>Reset Value</B>
29299 </TD>
29300 <TD width=35% BGCOLOR=#FFFF00>
29301 <B>Description</B>
29302 </TD>
29303 </TR>
29304 <TR valign="top">
29305 <TD width=15% BGCOLOR=#FBF5EF>
29306 <B>DDRIOB_DCI_CTRL</B>
29307 </TD>
29308 <TD width=15% BGCOLOR=#FBF5EF>
29309 <B>0XF8000B70</B>
29310 </TD>
29311 <TD width=10% BGCOLOR=#FBF5EF>
29312 <B>32</B>
29313 </TD>
29314 <TD width=10% BGCOLOR=#FBF5EF>
29315 <B>rw</B>
29316 </TD>
29317 <TD width=15% BGCOLOR=#FBF5EF>
29318 <B>0x00000000</B>
29319 </TD>
29320 <TD width=35% BGCOLOR=#FBF5EF>
29321 <B>--</B>
29322 </TD>
29323 </TR>
29324 </TABLE>
29325 <P>
29326 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
29327 <TR valign="top">
29328 <TD width=15% BGCOLOR=#C0FFC0>
29329 <B>Field Name</B>
29330 </TD>
29331 <TD width=15% BGCOLOR=#C0FFC0>
29332 <B>Bits</B>
29333 </TD>
29334 <TD width=10% BGCOLOR=#C0FFC0>
29335 <B>Mask</B>
29336 </TD>
29337 <TD width=10% BGCOLOR=#C0FFC0>
29338 <B>Value</B>
29339 </TD>
29340 <TD width=15% BGCOLOR=#C0FFC0>
29341 <B>Shifted Value</B>
29342 </TD>
29343 <TD width=35% BGCOLOR=#C0FFC0>
29344 <B>Description</B>
29345 </TD>
29346 </TR>
29347 <TR valign="top">
29348 <TD width=15% BGCOLOR=#FBF5EF>
29349 <B>RESET</B>
29350 </TD>
29351 <TD width=15% BGCOLOR=#FBF5EF>
29352 <B>0:0</B>
29353 </TD>
29354 <TD width=10% BGCOLOR=#FBF5EF>
29355 <B>1</B>
29356 </TD>
29357 <TD width=10% BGCOLOR=#FBF5EF>
29358 <B>1</B>
29359 </TD>
29360 <TD width=15% BGCOLOR=#FBF5EF>
29361 <B>1</B>
29362 </TD>
29363 <TD width=35% BGCOLOR=#FBF5EF>
29364 <B>At least toggle once to initialize flops in DCI system</B>
29365 </TD>
29366 </TR>
29367 <TR valign="top">
29368 <TD width=15% BGCOLOR=#FBF5EF>
29369 <B>ENABLE</B>
29370 </TD>
29371 <TD width=15% BGCOLOR=#FBF5EF>
29372 <B>1:1</B>
29373 </TD>
29374 <TD width=10% BGCOLOR=#FBF5EF>
29375 <B>2</B>
29376 </TD>
29377 <TD width=10% BGCOLOR=#FBF5EF>
29378 <B>1</B>
29379 </TD>
29380 <TD width=15% BGCOLOR=#FBF5EF>
29381 <B>2</B>
29382 </TD>
29383 <TD width=35% BGCOLOR=#FBF5EF>
29384 <B>DCI System Enable. Set to 1 if any IOs in DDR IO Bank use DCI Termination. DDR2, DDR3 and LPDDR2 (Silicon Revision 2.0+) configurations require this bit set to 1</B>
29385 </TD>
29386 </TR>
29387 <TR valign="top">
29388 <TD width=15% BGCOLOR=#FBF5EF>
29389 <B>reserved_VRP_TRI</B>
29390 </TD>
29391 <TD width=15% BGCOLOR=#FBF5EF>
29392 <B>2:2</B>
29393 </TD>
29394 <TD width=10% BGCOLOR=#FBF5EF>
29395 <B>4</B>
29396 </TD>
29397 <TD width=10% BGCOLOR=#FBF5EF>
29398 <B>0</B>
29399 </TD>
29400 <TD width=15% BGCOLOR=#FBF5EF>
29401 <B>0</B>
29402 </TD>
29403 <TD width=35% BGCOLOR=#FBF5EF>
29404 <B>Reserved. Do not modify.</B>
29405 </TD>
29406 </TR>
29407 <TR valign="top">
29408 <TD width=15% BGCOLOR=#FBF5EF>
29409 <B>reserved_VRN_TRI</B>
29410 </TD>
29411 <TD width=15% BGCOLOR=#FBF5EF>
29412 <B>3:3</B>
29413 </TD>
29414 <TD width=10% BGCOLOR=#FBF5EF>
29415 <B>8</B>
29416 </TD>
29417 <TD width=10% BGCOLOR=#FBF5EF>
29418 <B>0</B>
29419 </TD>
29420 <TD width=15% BGCOLOR=#FBF5EF>
29421 <B>0</B>
29422 </TD>
29423 <TD width=35% BGCOLOR=#FBF5EF>
29424 <B>Reserved. Do not modify.</B>
29425 </TD>
29426 </TR>
29427 <TR valign="top">
29428 <TD width=15% BGCOLOR=#FBF5EF>
29429 <B>reserved_VRP_OUT</B>
29430 </TD>
29431 <TD width=15% BGCOLOR=#FBF5EF>
29432 <B>4:4</B>
29433 </TD>
29434 <TD width=10% BGCOLOR=#FBF5EF>
29435 <B>10</B>
29436 </TD>
29437 <TD width=10% BGCOLOR=#FBF5EF>
29438 <B>0</B>
29439 </TD>
29440 <TD width=15% BGCOLOR=#FBF5EF>
29441 <B>0</B>
29442 </TD>
29443 <TD width=35% BGCOLOR=#FBF5EF>
29444 <B>Reserved. Do not modify.</B>
29445 </TD>
29446 </TR>
29447 <TR valign="top">
29448 <TD width=15% BGCOLOR=#FBF5EF>
29449 <B>reserved_VRN_OUT</B>
29450 </TD>
29451 <TD width=15% BGCOLOR=#FBF5EF>
29452 <B>5:5</B>
29453 </TD>
29454 <TD width=10% BGCOLOR=#FBF5EF>
29455 <B>20</B>
29456 </TD>
29457 <TD width=10% BGCOLOR=#FBF5EF>
29458 <B>1</B>
29459 </TD>
29460 <TD width=15% BGCOLOR=#FBF5EF>
29461 <B>20</B>
29462 </TD>
29463 <TD width=35% BGCOLOR=#FBF5EF>
29464 <B>Reserved. Do not modify.</B>
29465 </TD>
29466 </TR>
29467 <TR valign="top">
29468 <TD width=15% BGCOLOR=#FBF5EF>
29469 <B>NREF_OPT1</B>
29470 </TD>
29471 <TD width=15% BGCOLOR=#FBF5EF>
29472 <B>7:6</B>
29473 </TD>
29474 <TD width=10% BGCOLOR=#FBF5EF>
29475 <B>c0</B>
29476 </TD>
29477 <TD width=10% BGCOLOR=#FBF5EF>
29478 <B>0</B>
29479 </TD>
29480 <TD width=15% BGCOLOR=#FBF5EF>
29481 <B>0</B>
29482 </TD>
29483 <TD width=35% BGCOLOR=#FBF5EF>
29484 <B>DCI Calibration. Use the values in the Calibration Table.</B>
29485 </TD>
29486 </TR>
29487 <TR valign="top">
29488 <TD width=15% BGCOLOR=#FBF5EF>
29489 <B>NREF_OPT2</B>
29490 </TD>
29491 <TD width=15% BGCOLOR=#FBF5EF>
29492 <B>10:8</B>
29493 </TD>
29494 <TD width=10% BGCOLOR=#FBF5EF>
29495 <B>700</B>
29496 </TD>
29497 <TD width=10% BGCOLOR=#FBF5EF>
29498 <B>0</B>
29499 </TD>
29500 <TD width=15% BGCOLOR=#FBF5EF>
29501 <B>0</B>
29502 </TD>
29503 <TD width=35% BGCOLOR=#FBF5EF>
29504 <B>DCI Calibration. Use the values in the Calibration Table.</B>
29505 </TD>
29506 </TR>
29507 <TR valign="top">
29508 <TD width=15% BGCOLOR=#FBF5EF>
29509 <B>NREF_OPT4</B>
29510 </TD>
29511 <TD width=15% BGCOLOR=#FBF5EF>
29512 <B>13:11</B>
29513 </TD>
29514 <TD width=10% BGCOLOR=#FBF5EF>
29515 <B>3800</B>
29516 </TD>
29517 <TD width=10% BGCOLOR=#FBF5EF>
29518 <B>1</B>
29519 </TD>
29520 <TD width=15% BGCOLOR=#FBF5EF>
29521 <B>800</B>
29522 </TD>
29523 <TD width=35% BGCOLOR=#FBF5EF>
29524 <B>DCI Calibration. Use the values in the Calibration Table.</B>
29525 </TD>
29526 </TR>
29527 <TR valign="top">
29528 <TD width=15% BGCOLOR=#FBF5EF>
29529 <B>PREF_OPT1</B>
29530 </TD>
29531 <TD width=15% BGCOLOR=#FBF5EF>
29532 <B>15:14</B>
29533 </TD>
29534 <TD width=10% BGCOLOR=#FBF5EF>
29535 <B>c000</B>
29536 </TD>
29537 <TD width=10% BGCOLOR=#FBF5EF>
29538 <B>0</B>
29539 </TD>
29540 <TD width=15% BGCOLOR=#FBF5EF>
29541 <B>0</B>
29542 </TD>
29543 <TD width=35% BGCOLOR=#FBF5EF>
29544 <B>DCI Calibration. Use the values in the Calibration Table.</B>
29545 </TD>
29546 </TR>
29547 <TR valign="top">
29548 <TD width=15% BGCOLOR=#FBF5EF>
29549 <B>PREF_OPT2</B>
29550 </TD>
29551 <TD width=15% BGCOLOR=#FBF5EF>
29552 <B>19:17</B>
29553 </TD>
29554 <TD width=10% BGCOLOR=#FBF5EF>
29555 <B>e0000</B>
29556 </TD>
29557 <TD width=10% BGCOLOR=#FBF5EF>
29558 <B>0</B>
29559 </TD>
29560 <TD width=15% BGCOLOR=#FBF5EF>
29561 <B>0</B>
29562 </TD>
29563 <TD width=35% BGCOLOR=#FBF5EF>
29564 <B>DCI Calibration. Use the values in the Calibration Table.</B>
29565 </TD>
29566 </TR>
29567 <TR valign="top">
29568 <TD width=15% BGCOLOR=#FBF5EF>
29569 <B>UPDATE_CONTROL</B>
29570 </TD>
29571 <TD width=15% BGCOLOR=#FBF5EF>
29572 <B>20:20</B>
29573 </TD>
29574 <TD width=10% BGCOLOR=#FBF5EF>
29575 <B>100000</B>
29576 </TD>
29577 <TD width=10% BGCOLOR=#FBF5EF>
29578 <B>0</B>
29579 </TD>
29580 <TD width=15% BGCOLOR=#FBF5EF>
29581 <B>0</B>
29582 </TD>
29583 <TD width=35% BGCOLOR=#FBF5EF>
29584 <B>DCI Update Mode. Use the values in the Calibration Table.</B>
29585 </TD>
29586 </TR>
29587 <TR valign="top">
29588 <TD width=15% BGCOLOR=#FBF5EF>
29589 <B>reserved_INIT_COMPLETE</B>
29590 </TD>
29591 <TD width=15% BGCOLOR=#FBF5EF>
29592 <B>21:21</B>
29593 </TD>
29594 <TD width=10% BGCOLOR=#FBF5EF>
29595 <B>200000</B>
29596 </TD>
29597 <TD width=10% BGCOLOR=#FBF5EF>
29598 <B>0</B>
29599 </TD>
29600 <TD width=15% BGCOLOR=#FBF5EF>
29601 <B>0</B>
29602 </TD>
29603 <TD width=35% BGCOLOR=#FBF5EF>
29604 <B>Reserved. Do not modify.</B>
29605 </TD>
29606 </TR>
29607 <TR valign="top">
29608 <TD width=15% BGCOLOR=#FBF5EF>
29609 <B>reserved_TST_CLK</B>
29610 </TD>
29611 <TD width=15% BGCOLOR=#FBF5EF>
29612 <B>22:22</B>
29613 </TD>
29614 <TD width=10% BGCOLOR=#FBF5EF>
29615 <B>400000</B>
29616 </TD>
29617 <TD width=10% BGCOLOR=#FBF5EF>
29618 <B>0</B>
29619 </TD>
29620 <TD width=15% BGCOLOR=#FBF5EF>
29621 <B>0</B>
29622 </TD>
29623 <TD width=35% BGCOLOR=#FBF5EF>
29624 <B>Reserved. Do not modify.</B>
29625 </TD>
29626 </TR>
29627 <TR valign="top">
29628 <TD width=15% BGCOLOR=#FBF5EF>
29629 <B>reserved_TST_HLN</B>
29630 </TD>
29631 <TD width=15% BGCOLOR=#FBF5EF>
29632 <B>23:23</B>
29633 </TD>
29634 <TD width=10% BGCOLOR=#FBF5EF>
29635 <B>800000</B>
29636 </TD>
29637 <TD width=10% BGCOLOR=#FBF5EF>
29638 <B>0</B>
29639 </TD>
29640 <TD width=15% BGCOLOR=#FBF5EF>
29641 <B>0</B>
29642 </TD>
29643 <TD width=35% BGCOLOR=#FBF5EF>
29644 <B>Reserved. Do not modify.</B>
29645 </TD>
29646 </TR>
29647 <TR valign="top">
29648 <TD width=15% BGCOLOR=#FBF5EF>
29649 <B>reserved_TST_HLP</B>
29650 </TD>
29651 <TD width=15% BGCOLOR=#FBF5EF>
29652 <B>24:24</B>
29653 </TD>
29654 <TD width=10% BGCOLOR=#FBF5EF>
29655 <B>1000000</B>
29656 </TD>
29657 <TD width=10% BGCOLOR=#FBF5EF>
29658 <B>0</B>
29659 </TD>
29660 <TD width=15% BGCOLOR=#FBF5EF>
29661 <B>0</B>
29662 </TD>
29663 <TD width=35% BGCOLOR=#FBF5EF>
29664 <B>Reserved. Do not modify.</B>
29665 </TD>
29666 </TR>
29667 <TR valign="top">
29668 <TD width=15% BGCOLOR=#FBF5EF>
29669 <B>reserved_TST_RST</B>
29670 </TD>
29671 <TD width=15% BGCOLOR=#FBF5EF>
29672 <B>25:25</B>
29673 </TD>
29674 <TD width=10% BGCOLOR=#FBF5EF>
29675 <B>2000000</B>
29676 </TD>
29677 <TD width=10% BGCOLOR=#FBF5EF>
29678 <B>0</B>
29679 </TD>
29680 <TD width=15% BGCOLOR=#FBF5EF>
29681 <B>0</B>
29682 </TD>
29683 <TD width=35% BGCOLOR=#FBF5EF>
29684 <B>Reserved. Do not modify.</B>
29685 </TD>
29686 </TR>
29687 <TR valign="top">
29688 <TD width=15% BGCOLOR=#FBF5EF>
29689 <B>reserved_INT_DCI_EN</B>
29690 </TD>
29691 <TD width=15% BGCOLOR=#FBF5EF>
29692 <B>26:26</B>
29693 </TD>
29694 <TD width=10% BGCOLOR=#FBF5EF>
29695 <B>4000000</B>
29696 </TD>
29697 <TD width=10% BGCOLOR=#FBF5EF>
29698 <B>0</B>
29699 </TD>
29700 <TD width=15% BGCOLOR=#FBF5EF>
29701 <B>0</B>
29702 </TD>
29703 <TD width=35% BGCOLOR=#FBF5EF>
29704 <B>Reserved. Do not modify.</B>
29705 </TD>
29706 </TR>
29707 <TR valign="top">
29708 <TD width=15% BGCOLOR=#C0C0C0>
29709 <B>DDRIOB_DCI_CTRL@0XF8000B70</B>
29710 </TD>
29711 <TD width=15% BGCOLOR=#C0C0C0>
29712 <B>31:0</B>
29713 </TD>
29714 <TD width=10% BGCOLOR=#C0C0C0>
29715 <B>7feffff</B>
29716 </TD>
29717 <TD width=10% BGCOLOR=#C0C0C0>
29718 <B></B>
29719 </TD>
29720 <TD width=15% BGCOLOR=#C0C0C0>
29721 <B>823</B>
29722 </TD>
29723 <TD width=35% BGCOLOR=#C0C0C0>
29724 <B>DDR IOB DCI Config</B>
29725 </TD>
29726 </TR>
29727 </TABLE>
29728 <P>
29729 <H1>MIO PROGRAMMING</H1>
29730 <H2><a name="MIO_PIN_00">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_00</a></H2>
29731 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
29732 <TR valign="top">
29733 <TD width=15% BGCOLOR=#FFFF00>
29734 <B>Register Name</B>
29735 </TD>
29736 <TD width=15% BGCOLOR=#FFFF00>
29737 <B>Address</B>
29738 </TD>
29739 <TD width=10% BGCOLOR=#FFFF00>
29740 <B>Width</B>
29741 </TD>
29742 <TD width=10% BGCOLOR=#FFFF00>
29743 <B>Type</B>
29744 </TD>
29745 <TD width=15% BGCOLOR=#FFFF00>
29746 <B>Reset Value</B>
29747 </TD>
29748 <TD width=35% BGCOLOR=#FFFF00>
29749 <B>Description</B>
29750 </TD>
29751 </TR>
29752 <TR valign="top">
29753 <TD width=15% BGCOLOR=#FBF5EF>
29754 <B>MIO_PIN_00</B>
29755 </TD>
29756 <TD width=15% BGCOLOR=#FBF5EF>
29757 <B>0XF8000700</B>
29758 </TD>
29759 <TD width=10% BGCOLOR=#FBF5EF>
29760 <B>32</B>
29761 </TD>
29762 <TD width=10% BGCOLOR=#FBF5EF>
29763 <B>rw</B>
29764 </TD>
29765 <TD width=15% BGCOLOR=#FBF5EF>
29766 <B>0x00000000</B>
29767 </TD>
29768 <TD width=35% BGCOLOR=#FBF5EF>
29769 <B>--</B>
29770 </TD>
29771 </TR>
29772 </TABLE>
29773 <P>
29774 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
29775 <TR valign="top">
29776 <TD width=15% BGCOLOR=#C0FFC0>
29777 <B>Field Name</B>
29778 </TD>
29779 <TD width=15% BGCOLOR=#C0FFC0>
29780 <B>Bits</B>
29781 </TD>
29782 <TD width=10% BGCOLOR=#C0FFC0>
29783 <B>Mask</B>
29784 </TD>
29785 <TD width=10% BGCOLOR=#C0FFC0>
29786 <B>Value</B>
29787 </TD>
29788 <TD width=15% BGCOLOR=#C0FFC0>
29789 <B>Shifted Value</B>
29790 </TD>
29791 <TD width=35% BGCOLOR=#C0FFC0>
29792 <B>Description</B>
29793 </TD>
29794 </TR>
29795 <TR valign="top">
29796 <TD width=15% BGCOLOR=#FBF5EF>
29797 <B>TRI_ENABLE</B>
29798 </TD>
29799 <TD width=15% BGCOLOR=#FBF5EF>
29800 <B>0:0</B>
29801 </TD>
29802 <TD width=10% BGCOLOR=#FBF5EF>
29803 <B>1</B>
29804 </TD>
29805 <TD width=10% BGCOLOR=#FBF5EF>
29806 <B>1</B>
29807 </TD>
29808 <TD width=15% BGCOLOR=#FBF5EF>
29809 <B>1</B>
29810 </TD>
29811 <TD width=35% BGCOLOR=#FBF5EF>
29812 <B>Tri-state enable, active high. 0: disable 1: enable</B>
29813 </TD>
29814 </TR>
29815 <TR valign="top">
29816 <TD width=15% BGCOLOR=#FBF5EF>
29817 <B>Speed</B>
29818 </TD>
29819 <TD width=15% BGCOLOR=#FBF5EF>
29820 <B>8:8</B>
29821 </TD>
29822 <TD width=10% BGCOLOR=#FBF5EF>
29823 <B>100</B>
29824 </TD>
29825 <TD width=10% BGCOLOR=#FBF5EF>
29826 <B>0</B>
29827 </TD>
29828 <TD width=15% BGCOLOR=#FBF5EF>
29829 <B>0</B>
29830 </TD>
29831 <TD width=35% BGCOLOR=#FBF5EF>
29832 <B>Select IO Buffer Edge Rate, applicable when IO_Type is LVCMOS18, LVCMOS25 or LVCMOS33. 0: Slow CMOS edge 1: Fast CMOS edge</B>
29833 </TD>
29834 </TR>
29835 <TR valign="top">
29836 <TD width=15% BGCOLOR=#FBF5EF>
29837 <B>IO_Type</B>
29838 </TD>
29839 <TD width=15% BGCOLOR=#FBF5EF>
29840 <B>11:9</B>
29841 </TD>
29842 <TD width=10% BGCOLOR=#FBF5EF>
29843 <B>e00</B>
29844 </TD>
29845 <TD width=10% BGCOLOR=#FBF5EF>
29846 <B>1</B>
29847 </TD>
29848 <TD width=15% BGCOLOR=#FBF5EF>
29849 <B>200</B>
29850 </TD>
29851 <TD width=35% BGCOLOR=#FBF5EF>
29852 <B>Select the IO Buffer Type. 000: Reserved 001: LVCMOS18 010: LVCMOS25 011, 101, 110, 111: LVCMOS33 100: HSTL</B>
29853 </TD>
29854 </TR>
29855 <TR valign="top">
29856 <TD width=15% BGCOLOR=#FBF5EF>
29857 <B>PULLUP</B>
29858 </TD>
29859 <TD width=15% BGCOLOR=#FBF5EF>
29860 <B>12:12</B>
29861 </TD>
29862 <TD width=10% BGCOLOR=#FBF5EF>
29863 <B>1000</B>
29864 </TD>
29865 <TD width=10% BGCOLOR=#FBF5EF>
29866 <B>1</B>
29867 </TD>
29868 <TD width=15% BGCOLOR=#FBF5EF>
29869 <B>1000</B>
29870 </TD>
29871 <TD width=35% BGCOLOR=#FBF5EF>
29872 <B>Enables Pullup on IO Buffer pin 0: disable 1: enable</B>
29873 </TD>
29874 </TR>
29875 <TR valign="top">
29876 <TD width=15% BGCOLOR=#FBF5EF>
29877 <B>DisableRcvr</B>
29878 </TD>
29879 <TD width=15% BGCOLOR=#FBF5EF>
29880 <B>13:13</B>
29881 </TD>
29882 <TD width=10% BGCOLOR=#FBF5EF>
29883 <B>2000</B>
29884 </TD>
29885 <TD width=10% BGCOLOR=#FBF5EF>
29886 <B>0</B>
29887 </TD>
29888 <TD width=15% BGCOLOR=#FBF5EF>
29889 <B>0</B>
29890 </TD>
29891 <TD width=35% BGCOLOR=#FBF5EF>
29892 <B>Disable HSTL Input Buffer to save power when it is an output-only (IO_Type must be HSTL). 0: enable 1: disable</B>
29893 </TD>
29894 </TR>
29895 <TR valign="top">
29896 <TD width=15% BGCOLOR=#C0C0C0>
29897 <B>MIO_PIN_00@0XF8000700</B>
29898 </TD>
29899 <TD width=15% BGCOLOR=#C0C0C0>
29900 <B>31:0</B>
29901 </TD>
29902 <TD width=10% BGCOLOR=#C0C0C0>
29903 <B>3f01</B>
29904 </TD>
29905 <TD width=10% BGCOLOR=#C0C0C0>
29906 <B></B>
29907 </TD>
29908 <TD width=15% BGCOLOR=#C0C0C0>
29909 <B>1201</B>
29910 </TD>
29911 <TD width=35% BGCOLOR=#C0C0C0>
29912 <B>MIO Pin 0 Control</B>
29913 </TD>
29914 </TR>
29915 </TABLE>
29916 <P>
29917 <H2><a name="MIO_PIN_01">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_01</a></H2>
29918 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
29919 <TR valign="top">
29920 <TD width=15% BGCOLOR=#FFFF00>
29921 <B>Register Name</B>
29922 </TD>
29923 <TD width=15% BGCOLOR=#FFFF00>
29924 <B>Address</B>
29925 </TD>
29926 <TD width=10% BGCOLOR=#FFFF00>
29927 <B>Width</B>
29928 </TD>
29929 <TD width=10% BGCOLOR=#FFFF00>
29930 <B>Type</B>
29931 </TD>
29932 <TD width=15% BGCOLOR=#FFFF00>
29933 <B>Reset Value</B>
29934 </TD>
29935 <TD width=35% BGCOLOR=#FFFF00>
29936 <B>Description</B>
29937 </TD>
29938 </TR>
29939 <TR valign="top">
29940 <TD width=15% BGCOLOR=#FBF5EF>
29941 <B>MIO_PIN_01</B>
29942 </TD>
29943 <TD width=15% BGCOLOR=#FBF5EF>
29944 <B>0XF8000704</B>
29945 </TD>
29946 <TD width=10% BGCOLOR=#FBF5EF>
29947 <B>32</B>
29948 </TD>
29949 <TD width=10% BGCOLOR=#FBF5EF>
29950 <B>rw</B>
29951 </TD>
29952 <TD width=15% BGCOLOR=#FBF5EF>
29953 <B>0x00000000</B>
29954 </TD>
29955 <TD width=35% BGCOLOR=#FBF5EF>
29956 <B>--</B>
29957 </TD>
29958 </TR>
29959 </TABLE>
29960 <P>
29961 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
29962 <TR valign="top">
29963 <TD width=15% BGCOLOR=#C0FFC0>
29964 <B>Field Name</B>
29965 </TD>
29966 <TD width=15% BGCOLOR=#C0FFC0>
29967 <B>Bits</B>
29968 </TD>
29969 <TD width=10% BGCOLOR=#C0FFC0>
29970 <B>Mask</B>
29971 </TD>
29972 <TD width=10% BGCOLOR=#C0FFC0>
29973 <B>Value</B>
29974 </TD>
29975 <TD width=15% BGCOLOR=#C0FFC0>
29976 <B>Shifted Value</B>
29977 </TD>
29978 <TD width=35% BGCOLOR=#C0FFC0>
29979 <B>Description</B>
29980 </TD>
29981 </TR>
29982 <TR valign="top">
29983 <TD width=15% BGCOLOR=#FBF5EF>
29984 <B>TRI_ENABLE</B>
29985 </TD>
29986 <TD width=15% BGCOLOR=#FBF5EF>
29987 <B>0:0</B>
29988 </TD>
29989 <TD width=10% BGCOLOR=#FBF5EF>
29990 <B>1</B>
29991 </TD>
29992 <TD width=10% BGCOLOR=#FBF5EF>
29993 <B>0</B>
29994 </TD>
29995 <TD width=15% BGCOLOR=#FBF5EF>
29996 <B>0</B>
29997 </TD>
29998 <TD width=35% BGCOLOR=#FBF5EF>
29999 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
30000 </TD>
30001 </TR>
30002 <TR valign="top">
30003 <TD width=15% BGCOLOR=#FBF5EF>
30004 <B>L0_SEL</B>
30005 </TD>
30006 <TD width=15% BGCOLOR=#FBF5EF>
30007 <B>1:1</B>
30008 </TD>
30009 <TD width=10% BGCOLOR=#FBF5EF>
30010 <B>2</B>
30011 </TD>
30012 <TD width=10% BGCOLOR=#FBF5EF>
30013 <B>1</B>
30014 </TD>
30015 <TD width=15% BGCOLOR=#FBF5EF>
30016 <B>2</B>
30017 </TD>
30018 <TD width=35% BGCOLOR=#FBF5EF>
30019 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 Chip Select, Output</B>
30020 </TD>
30021 </TR>
30022 <TR valign="top">
30023 <TD width=15% BGCOLOR=#FBF5EF>
30024 <B>L1_SEL</B>
30025 </TD>
30026 <TD width=15% BGCOLOR=#FBF5EF>
30027 <B>2:2</B>
30028 </TD>
30029 <TD width=10% BGCOLOR=#FBF5EF>
30030 <B>4</B>
30031 </TD>
30032 <TD width=10% BGCOLOR=#FBF5EF>
30033 <B>0</B>
30034 </TD>
30035 <TD width=15% BGCOLOR=#FBF5EF>
30036 <B>0</B>
30037 </TD>
30038 <TD width=35% BGCOLOR=#FBF5EF>
30039 <B>Level 1 Mux Select 0: Level 2 Mux 1: reserved</B>
30040 </TD>
30041 </TR>
30042 <TR valign="top">
30043 <TD width=15% BGCOLOR=#FBF5EF>
30044 <B>L2_SEL</B>
30045 </TD>
30046 <TD width=15% BGCOLOR=#FBF5EF>
30047 <B>4:3</B>
30048 </TD>
30049 <TD width=10% BGCOLOR=#FBF5EF>
30050 <B>18</B>
30051 </TD>
30052 <TD width=10% BGCOLOR=#FBF5EF>
30053 <B>0</B>
30054 </TD>
30055 <TD width=15% BGCOLOR=#FBF5EF>
30056 <B>0</B>
30057 </TD>
30058 <TD width=35% BGCOLOR=#FBF5EF>
30059 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM Address Bit 25, Output 10: SRAM/NOR Chip Select 1, Output 11: SDIO 1 Power Control, Output</B>
30060 </TD>
30061 </TR>
30062 <TR valign="top">
30063 <TD width=15% BGCOLOR=#FBF5EF>
30064 <B>L3_SEL</B>
30065 </TD>
30066 <TD width=15% BGCOLOR=#FBF5EF>
30067 <B>7:5</B>
30068 </TD>
30069 <TD width=10% BGCOLOR=#FBF5EF>
30070 <B>e0</B>
30071 </TD>
30072 <TD width=10% BGCOLOR=#FBF5EF>
30073 <B>0</B>
30074 </TD>
30075 <TD width=15% BGCOLOR=#FBF5EF>
30076 <B>0</B>
30077 </TD>
30078 <TD width=35% BGCOLOR=#FBF5EF>
30079 <B>Level 3 Mux Select 000: GPIO 1 (bank 0), Input/Output others: reserved</B>
30080 </TD>
30081 </TR>
30082 <TR valign="top">
30083 <TD width=15% BGCOLOR=#FBF5EF>
30084 <B>Speed</B>
30085 </TD>
30086 <TD width=15% BGCOLOR=#FBF5EF>
30087 <B>8:8</B>
30088 </TD>
30089 <TD width=10% BGCOLOR=#FBF5EF>
30090 <B>100</B>
30091 </TD>
30092 <TD width=10% BGCOLOR=#FBF5EF>
30093 <B>0</B>
30094 </TD>
30095 <TD width=15% BGCOLOR=#FBF5EF>
30096 <B>0</B>
30097 </TD>
30098 <TD width=35% BGCOLOR=#FBF5EF>
30099 <B>Operates the same as MIO_PIN_00[Speed]</B>
30100 </TD>
30101 </TR>
30102 <TR valign="top">
30103 <TD width=15% BGCOLOR=#FBF5EF>
30104 <B>IO_Type</B>
30105 </TD>
30106 <TD width=15% BGCOLOR=#FBF5EF>
30107 <B>11:9</B>
30108 </TD>
30109 <TD width=10% BGCOLOR=#FBF5EF>
30110 <B>e00</B>
30111 </TD>
30112 <TD width=10% BGCOLOR=#FBF5EF>
30113 <B>1</B>
30114 </TD>
30115 <TD width=15% BGCOLOR=#FBF5EF>
30116 <B>200</B>
30117 </TD>
30118 <TD width=35% BGCOLOR=#FBF5EF>
30119 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
30120 </TD>
30121 </TR>
30122 <TR valign="top">
30123 <TD width=15% BGCOLOR=#FBF5EF>
30124 <B>PULLUP</B>
30125 </TD>
30126 <TD width=15% BGCOLOR=#FBF5EF>
30127 <B>12:12</B>
30128 </TD>
30129 <TD width=10% BGCOLOR=#FBF5EF>
30130 <B>1000</B>
30131 </TD>
30132 <TD width=10% BGCOLOR=#FBF5EF>
30133 <B>1</B>
30134 </TD>
30135 <TD width=15% BGCOLOR=#FBF5EF>
30136 <B>1000</B>
30137 </TD>
30138 <TD width=35% BGCOLOR=#FBF5EF>
30139 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
30140 </TD>
30141 </TR>
30142 <TR valign="top">
30143 <TD width=15% BGCOLOR=#FBF5EF>
30144 <B>DisableRcvr</B>
30145 </TD>
30146 <TD width=15% BGCOLOR=#FBF5EF>
30147 <B>13:13</B>
30148 </TD>
30149 <TD width=10% BGCOLOR=#FBF5EF>
30150 <B>2000</B>
30151 </TD>
30152 <TD width=10% BGCOLOR=#FBF5EF>
30153 <B>0</B>
30154 </TD>
30155 <TD width=15% BGCOLOR=#FBF5EF>
30156 <B>0</B>
30157 </TD>
30158 <TD width=35% BGCOLOR=#FBF5EF>
30159 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
30160 </TD>
30161 </TR>
30162 <TR valign="top">
30163 <TD width=15% BGCOLOR=#C0C0C0>
30164 <B>MIO_PIN_01@0XF8000704</B>
30165 </TD>
30166 <TD width=15% BGCOLOR=#C0C0C0>
30167 <B>31:0</B>
30168 </TD>
30169 <TD width=10% BGCOLOR=#C0C0C0>
30170 <B>3fff</B>
30171 </TD>
30172 <TD width=10% BGCOLOR=#C0C0C0>
30173 <B></B>
30174 </TD>
30175 <TD width=15% BGCOLOR=#C0C0C0>
30176 <B>1202</B>
30177 </TD>
30178 <TD width=35% BGCOLOR=#C0C0C0>
30179 <B>MIO Pin 1 Control</B>
30180 </TD>
30181 </TR>
30182 </TABLE>
30183 <P>
30184 <H2><a name="MIO_PIN_02">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_02</a></H2>
30185 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
30186 <TR valign="top">
30187 <TD width=15% BGCOLOR=#FFFF00>
30188 <B>Register Name</B>
30189 </TD>
30190 <TD width=15% BGCOLOR=#FFFF00>
30191 <B>Address</B>
30192 </TD>
30193 <TD width=10% BGCOLOR=#FFFF00>
30194 <B>Width</B>
30195 </TD>
30196 <TD width=10% BGCOLOR=#FFFF00>
30197 <B>Type</B>
30198 </TD>
30199 <TD width=15% BGCOLOR=#FFFF00>
30200 <B>Reset Value</B>
30201 </TD>
30202 <TD width=35% BGCOLOR=#FFFF00>
30203 <B>Description</B>
30204 </TD>
30205 </TR>
30206 <TR valign="top">
30207 <TD width=15% BGCOLOR=#FBF5EF>
30208 <B>MIO_PIN_02</B>
30209 </TD>
30210 <TD width=15% BGCOLOR=#FBF5EF>
30211 <B>0XF8000708</B>
30212 </TD>
30213 <TD width=10% BGCOLOR=#FBF5EF>
30214 <B>32</B>
30215 </TD>
30216 <TD width=10% BGCOLOR=#FBF5EF>
30217 <B>rw</B>
30218 </TD>
30219 <TD width=15% BGCOLOR=#FBF5EF>
30220 <B>0x00000000</B>
30221 </TD>
30222 <TD width=35% BGCOLOR=#FBF5EF>
30223 <B>--</B>
30224 </TD>
30225 </TR>
30226 </TABLE>
30227 <P>
30228 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
30229 <TR valign="top">
30230 <TD width=15% BGCOLOR=#C0FFC0>
30231 <B>Field Name</B>
30232 </TD>
30233 <TD width=15% BGCOLOR=#C0FFC0>
30234 <B>Bits</B>
30235 </TD>
30236 <TD width=10% BGCOLOR=#C0FFC0>
30237 <B>Mask</B>
30238 </TD>
30239 <TD width=10% BGCOLOR=#C0FFC0>
30240 <B>Value</B>
30241 </TD>
30242 <TD width=15% BGCOLOR=#C0FFC0>
30243 <B>Shifted Value</B>
30244 </TD>
30245 <TD width=35% BGCOLOR=#C0FFC0>
30246 <B>Description</B>
30247 </TD>
30248 </TR>
30249 <TR valign="top">
30250 <TD width=15% BGCOLOR=#FBF5EF>
30251 <B>TRI_ENABLE</B>
30252 </TD>
30253 <TD width=15% BGCOLOR=#FBF5EF>
30254 <B>0:0</B>
30255 </TD>
30256 <TD width=10% BGCOLOR=#FBF5EF>
30257 <B>1</B>
30258 </TD>
30259 <TD width=10% BGCOLOR=#FBF5EF>
30260 <B>0</B>
30261 </TD>
30262 <TD width=15% BGCOLOR=#FBF5EF>
30263 <B>0</B>
30264 </TD>
30265 <TD width=35% BGCOLOR=#FBF5EF>
30266 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
30267 </TD>
30268 </TR>
30269 <TR valign="top">
30270 <TD width=15% BGCOLOR=#FBF5EF>
30271 <B>L0_SEL</B>
30272 </TD>
30273 <TD width=15% BGCOLOR=#FBF5EF>
30274 <B>1:1</B>
30275 </TD>
30276 <TD width=10% BGCOLOR=#FBF5EF>
30277 <B>2</B>
30278 </TD>
30279 <TD width=10% BGCOLOR=#FBF5EF>
30280 <B>1</B>
30281 </TD>
30282 <TD width=15% BGCOLOR=#FBF5EF>
30283 <B>2</B>
30284 </TD>
30285 <TD width=35% BGCOLOR=#FBF5EF>
30286 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 IO Bit 0, Input/Output</B>
30287 </TD>
30288 </TR>
30289 <TR valign="top">
30290 <TD width=15% BGCOLOR=#FBF5EF>
30291 <B>L1_SEL</B>
30292 </TD>
30293 <TD width=15% BGCOLOR=#FBF5EF>
30294 <B>2:2</B>
30295 </TD>
30296 <TD width=10% BGCOLOR=#FBF5EF>
30297 <B>4</B>
30298 </TD>
30299 <TD width=10% BGCOLOR=#FBF5EF>
30300 <B>0</B>
30301 </TD>
30302 <TD width=15% BGCOLOR=#FBF5EF>
30303 <B>0</B>
30304 </TD>
30305 <TD width=35% BGCOLOR=#FBF5EF>
30306 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 8, Output</B>
30307 </TD>
30308 </TR>
30309 <TR valign="top">
30310 <TD width=15% BGCOLOR=#FBF5EF>
30311 <B>L2_SEL</B>
30312 </TD>
30313 <TD width=15% BGCOLOR=#FBF5EF>
30314 <B>4:3</B>
30315 </TD>
30316 <TD width=10% BGCOLOR=#FBF5EF>
30317 <B>18</B>
30318 </TD>
30319 <TD width=10% BGCOLOR=#FBF5EF>
30320 <B>0</B>
30321 </TD>
30322 <TD width=15% BGCOLOR=#FBF5EF>
30323 <B>0</B>
30324 </TD>
30325 <TD width=35% BGCOLOR=#FBF5EF>
30326 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: NAND Flash ALEn, Output 11: SDIO 0 Power Control, Output</B>
30327 </TD>
30328 </TR>
30329 <TR valign="top">
30330 <TD width=15% BGCOLOR=#FBF5EF>
30331 <B>L3_SEL</B>
30332 </TD>
30333 <TD width=15% BGCOLOR=#FBF5EF>
30334 <B>7:5</B>
30335 </TD>
30336 <TD width=10% BGCOLOR=#FBF5EF>
30337 <B>e0</B>
30338 </TD>
30339 <TD width=10% BGCOLOR=#FBF5EF>
30340 <B>0</B>
30341 </TD>
30342 <TD width=15% BGCOLOR=#FBF5EF>
30343 <B>0</B>
30344 </TD>
30345 <TD width=35% BGCOLOR=#FBF5EF>
30346 <B>Level 3 Mux Select 000: GPIO 2 (bank 0), Input/Output others: reserved</B>
30347 </TD>
30348 </TR>
30349 <TR valign="top">
30350 <TD width=15% BGCOLOR=#FBF5EF>
30351 <B>Speed</B>
30352 </TD>
30353 <TD width=15% BGCOLOR=#FBF5EF>
30354 <B>8:8</B>
30355 </TD>
30356 <TD width=10% BGCOLOR=#FBF5EF>
30357 <B>100</B>
30358 </TD>
30359 <TD width=10% BGCOLOR=#FBF5EF>
30360 <B>0</B>
30361 </TD>
30362 <TD width=15% BGCOLOR=#FBF5EF>
30363 <B>0</B>
30364 </TD>
30365 <TD width=35% BGCOLOR=#FBF5EF>
30366 <B>Operates the same as MIO_PIN_00[Speed]</B>
30367 </TD>
30368 </TR>
30369 <TR valign="top">
30370 <TD width=15% BGCOLOR=#FBF5EF>
30371 <B>IO_Type</B>
30372 </TD>
30373 <TD width=15% BGCOLOR=#FBF5EF>
30374 <B>11:9</B>
30375 </TD>
30376 <TD width=10% BGCOLOR=#FBF5EF>
30377 <B>e00</B>
30378 </TD>
30379 <TD width=10% BGCOLOR=#FBF5EF>
30380 <B>1</B>
30381 </TD>
30382 <TD width=15% BGCOLOR=#FBF5EF>
30383 <B>200</B>
30384 </TD>
30385 <TD width=35% BGCOLOR=#FBF5EF>
30386 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
30387 </TD>
30388 </TR>
30389 <TR valign="top">
30390 <TD width=15% BGCOLOR=#FBF5EF>
30391 <B>PULLUP</B>
30392 </TD>
30393 <TD width=15% BGCOLOR=#FBF5EF>
30394 <B>12:12</B>
30395 </TD>
30396 <TD width=10% BGCOLOR=#FBF5EF>
30397 <B>1000</B>
30398 </TD>
30399 <TD width=10% BGCOLOR=#FBF5EF>
30400 <B>0</B>
30401 </TD>
30402 <TD width=15% BGCOLOR=#FBF5EF>
30403 <B>0</B>
30404 </TD>
30405 <TD width=35% BGCOLOR=#FBF5EF>
30406 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
30407 </TD>
30408 </TR>
30409 <TR valign="top">
30410 <TD width=15% BGCOLOR=#FBF5EF>
30411 <B>DisableRcvr</B>
30412 </TD>
30413 <TD width=15% BGCOLOR=#FBF5EF>
30414 <B>13:13</B>
30415 </TD>
30416 <TD width=10% BGCOLOR=#FBF5EF>
30417 <B>2000</B>
30418 </TD>
30419 <TD width=10% BGCOLOR=#FBF5EF>
30420 <B>0</B>
30421 </TD>
30422 <TD width=15% BGCOLOR=#FBF5EF>
30423 <B>0</B>
30424 </TD>
30425 <TD width=35% BGCOLOR=#FBF5EF>
30426 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
30427 </TD>
30428 </TR>
30429 <TR valign="top">
30430 <TD width=15% BGCOLOR=#C0C0C0>
30431 <B>MIO_PIN_02@0XF8000708</B>
30432 </TD>
30433 <TD width=15% BGCOLOR=#C0C0C0>
30434 <B>31:0</B>
30435 </TD>
30436 <TD width=10% BGCOLOR=#C0C0C0>
30437 <B>3fff</B>
30438 </TD>
30439 <TD width=10% BGCOLOR=#C0C0C0>
30440 <B></B>
30441 </TD>
30442 <TD width=15% BGCOLOR=#C0C0C0>
30443 <B>202</B>
30444 </TD>
30445 <TD width=35% BGCOLOR=#C0C0C0>
30446 <B>MIO Pin 2 Control</B>
30447 </TD>
30448 </TR>
30449 </TABLE>
30450 <P>
30451 <H2><a name="MIO_PIN_03">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_03</a></H2>
30452 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
30453 <TR valign="top">
30454 <TD width=15% BGCOLOR=#FFFF00>
30455 <B>Register Name</B>
30456 </TD>
30457 <TD width=15% BGCOLOR=#FFFF00>
30458 <B>Address</B>
30459 </TD>
30460 <TD width=10% BGCOLOR=#FFFF00>
30461 <B>Width</B>
30462 </TD>
30463 <TD width=10% BGCOLOR=#FFFF00>
30464 <B>Type</B>
30465 </TD>
30466 <TD width=15% BGCOLOR=#FFFF00>
30467 <B>Reset Value</B>
30468 </TD>
30469 <TD width=35% BGCOLOR=#FFFF00>
30470 <B>Description</B>
30471 </TD>
30472 </TR>
30473 <TR valign="top">
30474 <TD width=15% BGCOLOR=#FBF5EF>
30475 <B>MIO_PIN_03</B>
30476 </TD>
30477 <TD width=15% BGCOLOR=#FBF5EF>
30478 <B>0XF800070C</B>
30479 </TD>
30480 <TD width=10% BGCOLOR=#FBF5EF>
30481 <B>32</B>
30482 </TD>
30483 <TD width=10% BGCOLOR=#FBF5EF>
30484 <B>rw</B>
30485 </TD>
30486 <TD width=15% BGCOLOR=#FBF5EF>
30487 <B>0x00000000</B>
30488 </TD>
30489 <TD width=35% BGCOLOR=#FBF5EF>
30490 <B>--</B>
30491 </TD>
30492 </TR>
30493 </TABLE>
30494 <P>
30495 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
30496 <TR valign="top">
30497 <TD width=15% BGCOLOR=#C0FFC0>
30498 <B>Field Name</B>
30499 </TD>
30500 <TD width=15% BGCOLOR=#C0FFC0>
30501 <B>Bits</B>
30502 </TD>
30503 <TD width=10% BGCOLOR=#C0FFC0>
30504 <B>Mask</B>
30505 </TD>
30506 <TD width=10% BGCOLOR=#C0FFC0>
30507 <B>Value</B>
30508 </TD>
30509 <TD width=15% BGCOLOR=#C0FFC0>
30510 <B>Shifted Value</B>
30511 </TD>
30512 <TD width=35% BGCOLOR=#C0FFC0>
30513 <B>Description</B>
30514 </TD>
30515 </TR>
30516 <TR valign="top">
30517 <TD width=15% BGCOLOR=#FBF5EF>
30518 <B>TRI_ENABLE</B>
30519 </TD>
30520 <TD width=15% BGCOLOR=#FBF5EF>
30521 <B>0:0</B>
30522 </TD>
30523 <TD width=10% BGCOLOR=#FBF5EF>
30524 <B>1</B>
30525 </TD>
30526 <TD width=10% BGCOLOR=#FBF5EF>
30527 <B>0</B>
30528 </TD>
30529 <TD width=15% BGCOLOR=#FBF5EF>
30530 <B>0</B>
30531 </TD>
30532 <TD width=35% BGCOLOR=#FBF5EF>
30533 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
30534 </TD>
30535 </TR>
30536 <TR valign="top">
30537 <TD width=15% BGCOLOR=#FBF5EF>
30538 <B>L0_SEL</B>
30539 </TD>
30540 <TD width=15% BGCOLOR=#FBF5EF>
30541 <B>1:1</B>
30542 </TD>
30543 <TD width=10% BGCOLOR=#FBF5EF>
30544 <B>2</B>
30545 </TD>
30546 <TD width=10% BGCOLOR=#FBF5EF>
30547 <B>1</B>
30548 </TD>
30549 <TD width=15% BGCOLOR=#FBF5EF>
30550 <B>2</B>
30551 </TD>
30552 <TD width=35% BGCOLOR=#FBF5EF>
30553 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 IO Bit 1, Input/Output</B>
30554 </TD>
30555 </TR>
30556 <TR valign="top">
30557 <TD width=15% BGCOLOR=#FBF5EF>
30558 <B>L1_SEL</B>
30559 </TD>
30560 <TD width=15% BGCOLOR=#FBF5EF>
30561 <B>2:2</B>
30562 </TD>
30563 <TD width=10% BGCOLOR=#FBF5EF>
30564 <B>4</B>
30565 </TD>
30566 <TD width=10% BGCOLOR=#FBF5EF>
30567 <B>0</B>
30568 </TD>
30569 <TD width=15% BGCOLOR=#FBF5EF>
30570 <B>0</B>
30571 </TD>
30572 <TD width=35% BGCOLOR=#FBF5EF>
30573 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 9, Output</B>
30574 </TD>
30575 </TR>
30576 <TR valign="top">
30577 <TD width=15% BGCOLOR=#FBF5EF>
30578 <B>L2_SEL</B>
30579 </TD>
30580 <TD width=15% BGCOLOR=#FBF5EF>
30581 <B>4:3</B>
30582 </TD>
30583 <TD width=10% BGCOLOR=#FBF5EF>
30584 <B>18</B>
30585 </TD>
30586 <TD width=10% BGCOLOR=#FBF5EF>
30587 <B>0</B>
30588 </TD>
30589 <TD width=15% BGCOLOR=#FBF5EF>
30590 <B>0</B>
30591 </TD>
30592 <TD width=35% BGCOLOR=#FBF5EF>
30593 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data bit 0, Input/Output 10: NAND WE_B, Output 11: SDIO 1 Card Power, Output</B>
30594 </TD>
30595 </TR>
30596 <TR valign="top">
30597 <TD width=15% BGCOLOR=#FBF5EF>
30598 <B>L3_SEL</B>
30599 </TD>
30600 <TD width=15% BGCOLOR=#FBF5EF>
30601 <B>7:5</B>
30602 </TD>
30603 <TD width=10% BGCOLOR=#FBF5EF>
30604 <B>e0</B>
30605 </TD>
30606 <TD width=10% BGCOLOR=#FBF5EF>
30607 <B>0</B>
30608 </TD>
30609 <TD width=15% BGCOLOR=#FBF5EF>
30610 <B>0</B>
30611 </TD>
30612 <TD width=35% BGCOLOR=#FBF5EF>
30613 <B>Level 3 Mux Select 000: GPIO 3 (bank 0), Input/Output others: reserved</B>
30614 </TD>
30615 </TR>
30616 <TR valign="top">
30617 <TD width=15% BGCOLOR=#FBF5EF>
30618 <B>Speed</B>
30619 </TD>
30620 <TD width=15% BGCOLOR=#FBF5EF>
30621 <B>8:8</B>
30622 </TD>
30623 <TD width=10% BGCOLOR=#FBF5EF>
30624 <B>100</B>
30625 </TD>
30626 <TD width=10% BGCOLOR=#FBF5EF>
30627 <B>0</B>
30628 </TD>
30629 <TD width=15% BGCOLOR=#FBF5EF>
30630 <B>0</B>
30631 </TD>
30632 <TD width=35% BGCOLOR=#FBF5EF>
30633 <B>Operates the same as MIO_PIN_00[Speed]</B>
30634 </TD>
30635 </TR>
30636 <TR valign="top">
30637 <TD width=15% BGCOLOR=#FBF5EF>
30638 <B>IO_Type</B>
30639 </TD>
30640 <TD width=15% BGCOLOR=#FBF5EF>
30641 <B>11:9</B>
30642 </TD>
30643 <TD width=10% BGCOLOR=#FBF5EF>
30644 <B>e00</B>
30645 </TD>
30646 <TD width=10% BGCOLOR=#FBF5EF>
30647 <B>1</B>
30648 </TD>
30649 <TD width=15% BGCOLOR=#FBF5EF>
30650 <B>200</B>
30651 </TD>
30652 <TD width=35% BGCOLOR=#FBF5EF>
30653 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
30654 </TD>
30655 </TR>
30656 <TR valign="top">
30657 <TD width=15% BGCOLOR=#FBF5EF>
30658 <B>PULLUP</B>
30659 </TD>
30660 <TD width=15% BGCOLOR=#FBF5EF>
30661 <B>12:12</B>
30662 </TD>
30663 <TD width=10% BGCOLOR=#FBF5EF>
30664 <B>1000</B>
30665 </TD>
30666 <TD width=10% BGCOLOR=#FBF5EF>
30667 <B>0</B>
30668 </TD>
30669 <TD width=15% BGCOLOR=#FBF5EF>
30670 <B>0</B>
30671 </TD>
30672 <TD width=35% BGCOLOR=#FBF5EF>
30673 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
30674 </TD>
30675 </TR>
30676 <TR valign="top">
30677 <TD width=15% BGCOLOR=#FBF5EF>
30678 <B>DisableRcvr</B>
30679 </TD>
30680 <TD width=15% BGCOLOR=#FBF5EF>
30681 <B>13:13</B>
30682 </TD>
30683 <TD width=10% BGCOLOR=#FBF5EF>
30684 <B>2000</B>
30685 </TD>
30686 <TD width=10% BGCOLOR=#FBF5EF>
30687 <B>0</B>
30688 </TD>
30689 <TD width=15% BGCOLOR=#FBF5EF>
30690 <B>0</B>
30691 </TD>
30692 <TD width=35% BGCOLOR=#FBF5EF>
30693 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
30694 </TD>
30695 </TR>
30696 <TR valign="top">
30697 <TD width=15% BGCOLOR=#C0C0C0>
30698 <B>MIO_PIN_03@0XF800070C</B>
30699 </TD>
30700 <TD width=15% BGCOLOR=#C0C0C0>
30701 <B>31:0</B>
30702 </TD>
30703 <TD width=10% BGCOLOR=#C0C0C0>
30704 <B>3fff</B>
30705 </TD>
30706 <TD width=10% BGCOLOR=#C0C0C0>
30707 <B></B>
30708 </TD>
30709 <TD width=15% BGCOLOR=#C0C0C0>
30710 <B>202</B>
30711 </TD>
30712 <TD width=35% BGCOLOR=#C0C0C0>
30713 <B>MIO Pin 3 Control</B>
30714 </TD>
30715 </TR>
30716 </TABLE>
30717 <P>
30718 <H2><a name="MIO_PIN_04">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_04</a></H2>
30719 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
30720 <TR valign="top">
30721 <TD width=15% BGCOLOR=#FFFF00>
30722 <B>Register Name</B>
30723 </TD>
30724 <TD width=15% BGCOLOR=#FFFF00>
30725 <B>Address</B>
30726 </TD>
30727 <TD width=10% BGCOLOR=#FFFF00>
30728 <B>Width</B>
30729 </TD>
30730 <TD width=10% BGCOLOR=#FFFF00>
30731 <B>Type</B>
30732 </TD>
30733 <TD width=15% BGCOLOR=#FFFF00>
30734 <B>Reset Value</B>
30735 </TD>
30736 <TD width=35% BGCOLOR=#FFFF00>
30737 <B>Description</B>
30738 </TD>
30739 </TR>
30740 <TR valign="top">
30741 <TD width=15% BGCOLOR=#FBF5EF>
30742 <B>MIO_PIN_04</B>
30743 </TD>
30744 <TD width=15% BGCOLOR=#FBF5EF>
30745 <B>0XF8000710</B>
30746 </TD>
30747 <TD width=10% BGCOLOR=#FBF5EF>
30748 <B>32</B>
30749 </TD>
30750 <TD width=10% BGCOLOR=#FBF5EF>
30751 <B>rw</B>
30752 </TD>
30753 <TD width=15% BGCOLOR=#FBF5EF>
30754 <B>0x00000000</B>
30755 </TD>
30756 <TD width=35% BGCOLOR=#FBF5EF>
30757 <B>--</B>
30758 </TD>
30759 </TR>
30760 </TABLE>
30761 <P>
30762 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
30763 <TR valign="top">
30764 <TD width=15% BGCOLOR=#C0FFC0>
30765 <B>Field Name</B>
30766 </TD>
30767 <TD width=15% BGCOLOR=#C0FFC0>
30768 <B>Bits</B>
30769 </TD>
30770 <TD width=10% BGCOLOR=#C0FFC0>
30771 <B>Mask</B>
30772 </TD>
30773 <TD width=10% BGCOLOR=#C0FFC0>
30774 <B>Value</B>
30775 </TD>
30776 <TD width=15% BGCOLOR=#C0FFC0>
30777 <B>Shifted Value</B>
30778 </TD>
30779 <TD width=35% BGCOLOR=#C0FFC0>
30780 <B>Description</B>
30781 </TD>
30782 </TR>
30783 <TR valign="top">
30784 <TD width=15% BGCOLOR=#FBF5EF>
30785 <B>TRI_ENABLE</B>
30786 </TD>
30787 <TD width=15% BGCOLOR=#FBF5EF>
30788 <B>0:0</B>
30789 </TD>
30790 <TD width=10% BGCOLOR=#FBF5EF>
30791 <B>1</B>
30792 </TD>
30793 <TD width=10% BGCOLOR=#FBF5EF>
30794 <B>0</B>
30795 </TD>
30796 <TD width=15% BGCOLOR=#FBF5EF>
30797 <B>0</B>
30798 </TD>
30799 <TD width=35% BGCOLOR=#FBF5EF>
30800 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
30801 </TD>
30802 </TR>
30803 <TR valign="top">
30804 <TD width=15% BGCOLOR=#FBF5EF>
30805 <B>L0_SEL</B>
30806 </TD>
30807 <TD width=15% BGCOLOR=#FBF5EF>
30808 <B>1:1</B>
30809 </TD>
30810 <TD width=10% BGCOLOR=#FBF5EF>
30811 <B>2</B>
30812 </TD>
30813 <TD width=10% BGCOLOR=#FBF5EF>
30814 <B>1</B>
30815 </TD>
30816 <TD width=15% BGCOLOR=#FBF5EF>
30817 <B>2</B>
30818 </TD>
30819 <TD width=35% BGCOLOR=#FBF5EF>
30820 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 IO Bit 2, Input/Output</B>
30821 </TD>
30822 </TR>
30823 <TR valign="top">
30824 <TD width=15% BGCOLOR=#FBF5EF>
30825 <B>L1_SEL</B>
30826 </TD>
30827 <TD width=15% BGCOLOR=#FBF5EF>
30828 <B>2:2</B>
30829 </TD>
30830 <TD width=10% BGCOLOR=#FBF5EF>
30831 <B>4</B>
30832 </TD>
30833 <TD width=10% BGCOLOR=#FBF5EF>
30834 <B>0</B>
30835 </TD>
30836 <TD width=15% BGCOLOR=#FBF5EF>
30837 <B>0</B>
30838 </TD>
30839 <TD width=35% BGCOLOR=#FBF5EF>
30840 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 10, Output</B>
30841 </TD>
30842 </TR>
30843 <TR valign="top">
30844 <TD width=15% BGCOLOR=#FBF5EF>
30845 <B>L2_SEL</B>
30846 </TD>
30847 <TD width=15% BGCOLOR=#FBF5EF>
30848 <B>4:3</B>
30849 </TD>
30850 <TD width=10% BGCOLOR=#FBF5EF>
30851 <B>18</B>
30852 </TD>
30853 <TD width=10% BGCOLOR=#FBF5EF>
30854 <B>0</B>
30855 </TD>
30856 <TD width=15% BGCOLOR=#FBF5EF>
30857 <B>0</B>
30858 </TD>
30859 <TD width=35% BGCOLOR=#FBF5EF>
30860 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 1, Input/Output 10: NAND Flash IO Bit 2, Input/Output 11: SDIO 0 Power Control, Output</B>
30861 </TD>
30862 </TR>
30863 <TR valign="top">
30864 <TD width=15% BGCOLOR=#FBF5EF>
30865 <B>L3_SEL</B>
30866 </TD>
30867 <TD width=15% BGCOLOR=#FBF5EF>
30868 <B>7:5</B>
30869 </TD>
30870 <TD width=10% BGCOLOR=#FBF5EF>
30871 <B>e0</B>
30872 </TD>
30873 <TD width=10% BGCOLOR=#FBF5EF>
30874 <B>0</B>
30875 </TD>
30876 <TD width=15% BGCOLOR=#FBF5EF>
30877 <B>0</B>
30878 </TD>
30879 <TD width=35% BGCOLOR=#FBF5EF>
30880 <B>Level 3 Mux Select 000: GPIO 4 (bank 0), Input/Output others: reserved</B>
30881 </TD>
30882 </TR>
30883 <TR valign="top">
30884 <TD width=15% BGCOLOR=#FBF5EF>
30885 <B>Speed</B>
30886 </TD>
30887 <TD width=15% BGCOLOR=#FBF5EF>
30888 <B>8:8</B>
30889 </TD>
30890 <TD width=10% BGCOLOR=#FBF5EF>
30891 <B>100</B>
30892 </TD>
30893 <TD width=10% BGCOLOR=#FBF5EF>
30894 <B>0</B>
30895 </TD>
30896 <TD width=15% BGCOLOR=#FBF5EF>
30897 <B>0</B>
30898 </TD>
30899 <TD width=35% BGCOLOR=#FBF5EF>
30900 <B>Operates the same as MIO_PIN_00[Speed]</B>
30901 </TD>
30902 </TR>
30903 <TR valign="top">
30904 <TD width=15% BGCOLOR=#FBF5EF>
30905 <B>IO_Type</B>
30906 </TD>
30907 <TD width=15% BGCOLOR=#FBF5EF>
30908 <B>11:9</B>
30909 </TD>
30910 <TD width=10% BGCOLOR=#FBF5EF>
30911 <B>e00</B>
30912 </TD>
30913 <TD width=10% BGCOLOR=#FBF5EF>
30914 <B>1</B>
30915 </TD>
30916 <TD width=15% BGCOLOR=#FBF5EF>
30917 <B>200</B>
30918 </TD>
30919 <TD width=35% BGCOLOR=#FBF5EF>
30920 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
30921 </TD>
30922 </TR>
30923 <TR valign="top">
30924 <TD width=15% BGCOLOR=#FBF5EF>
30925 <B>PULLUP</B>
30926 </TD>
30927 <TD width=15% BGCOLOR=#FBF5EF>
30928 <B>12:12</B>
30929 </TD>
30930 <TD width=10% BGCOLOR=#FBF5EF>
30931 <B>1000</B>
30932 </TD>
30933 <TD width=10% BGCOLOR=#FBF5EF>
30934 <B>0</B>
30935 </TD>
30936 <TD width=15% BGCOLOR=#FBF5EF>
30937 <B>0</B>
30938 </TD>
30939 <TD width=35% BGCOLOR=#FBF5EF>
30940 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
30941 </TD>
30942 </TR>
30943 <TR valign="top">
30944 <TD width=15% BGCOLOR=#FBF5EF>
30945 <B>DisableRcvr</B>
30946 </TD>
30947 <TD width=15% BGCOLOR=#FBF5EF>
30948 <B>13:13</B>
30949 </TD>
30950 <TD width=10% BGCOLOR=#FBF5EF>
30951 <B>2000</B>
30952 </TD>
30953 <TD width=10% BGCOLOR=#FBF5EF>
30954 <B>0</B>
30955 </TD>
30956 <TD width=15% BGCOLOR=#FBF5EF>
30957 <B>0</B>
30958 </TD>
30959 <TD width=35% BGCOLOR=#FBF5EF>
30960 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
30961 </TD>
30962 </TR>
30963 <TR valign="top">
30964 <TD width=15% BGCOLOR=#C0C0C0>
30965 <B>MIO_PIN_04@0XF8000710</B>
30966 </TD>
30967 <TD width=15% BGCOLOR=#C0C0C0>
30968 <B>31:0</B>
30969 </TD>
30970 <TD width=10% BGCOLOR=#C0C0C0>
30971 <B>3fff</B>
30972 </TD>
30973 <TD width=10% BGCOLOR=#C0C0C0>
30974 <B></B>
30975 </TD>
30976 <TD width=15% BGCOLOR=#C0C0C0>
30977 <B>202</B>
30978 </TD>
30979 <TD width=35% BGCOLOR=#C0C0C0>
30980 <B>MIO Pin 4 Control</B>
30981 </TD>
30982 </TR>
30983 </TABLE>
30984 <P>
30985 <H2><a name="MIO_PIN_05">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_05</a></H2>
30986 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
30987 <TR valign="top">
30988 <TD width=15% BGCOLOR=#FFFF00>
30989 <B>Register Name</B>
30990 </TD>
30991 <TD width=15% BGCOLOR=#FFFF00>
30992 <B>Address</B>
30993 </TD>
30994 <TD width=10% BGCOLOR=#FFFF00>
30995 <B>Width</B>
30996 </TD>
30997 <TD width=10% BGCOLOR=#FFFF00>
30998 <B>Type</B>
30999 </TD>
31000 <TD width=15% BGCOLOR=#FFFF00>
31001 <B>Reset Value</B>
31002 </TD>
31003 <TD width=35% BGCOLOR=#FFFF00>
31004 <B>Description</B>
31005 </TD>
31006 </TR>
31007 <TR valign="top">
31008 <TD width=15% BGCOLOR=#FBF5EF>
31009 <B>MIO_PIN_05</B>
31010 </TD>
31011 <TD width=15% BGCOLOR=#FBF5EF>
31012 <B>0XF8000714</B>
31013 </TD>
31014 <TD width=10% BGCOLOR=#FBF5EF>
31015 <B>32</B>
31016 </TD>
31017 <TD width=10% BGCOLOR=#FBF5EF>
31018 <B>rw</B>
31019 </TD>
31020 <TD width=15% BGCOLOR=#FBF5EF>
31021 <B>0x00000000</B>
31022 </TD>
31023 <TD width=35% BGCOLOR=#FBF5EF>
31024 <B>--</B>
31025 </TD>
31026 </TR>
31027 </TABLE>
31028 <P>
31029 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
31030 <TR valign="top">
31031 <TD width=15% BGCOLOR=#C0FFC0>
31032 <B>Field Name</B>
31033 </TD>
31034 <TD width=15% BGCOLOR=#C0FFC0>
31035 <B>Bits</B>
31036 </TD>
31037 <TD width=10% BGCOLOR=#C0FFC0>
31038 <B>Mask</B>
31039 </TD>
31040 <TD width=10% BGCOLOR=#C0FFC0>
31041 <B>Value</B>
31042 </TD>
31043 <TD width=15% BGCOLOR=#C0FFC0>
31044 <B>Shifted Value</B>
31045 </TD>
31046 <TD width=35% BGCOLOR=#C0FFC0>
31047 <B>Description</B>
31048 </TD>
31049 </TR>
31050 <TR valign="top">
31051 <TD width=15% BGCOLOR=#FBF5EF>
31052 <B>TRI_ENABLE</B>
31053 </TD>
31054 <TD width=15% BGCOLOR=#FBF5EF>
31055 <B>0:0</B>
31056 </TD>
31057 <TD width=10% BGCOLOR=#FBF5EF>
31058 <B>1</B>
31059 </TD>
31060 <TD width=10% BGCOLOR=#FBF5EF>
31061 <B>0</B>
31062 </TD>
31063 <TD width=15% BGCOLOR=#FBF5EF>
31064 <B>0</B>
31065 </TD>
31066 <TD width=35% BGCOLOR=#FBF5EF>
31067 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
31068 </TD>
31069 </TR>
31070 <TR valign="top">
31071 <TD width=15% BGCOLOR=#FBF5EF>
31072 <B>L0_SEL</B>
31073 </TD>
31074 <TD width=15% BGCOLOR=#FBF5EF>
31075 <B>1:1</B>
31076 </TD>
31077 <TD width=10% BGCOLOR=#FBF5EF>
31078 <B>2</B>
31079 </TD>
31080 <TD width=10% BGCOLOR=#FBF5EF>
31081 <B>1</B>
31082 </TD>
31083 <TD width=15% BGCOLOR=#FBF5EF>
31084 <B>2</B>
31085 </TD>
31086 <TD width=35% BGCOLOR=#FBF5EF>
31087 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 IO Bit 3, Input/Output</B>
31088 </TD>
31089 </TR>
31090 <TR valign="top">
31091 <TD width=15% BGCOLOR=#FBF5EF>
31092 <B>L1_SEL</B>
31093 </TD>
31094 <TD width=15% BGCOLOR=#FBF5EF>
31095 <B>2:2</B>
31096 </TD>
31097 <TD width=10% BGCOLOR=#FBF5EF>
31098 <B>4</B>
31099 </TD>
31100 <TD width=10% BGCOLOR=#FBF5EF>
31101 <B>0</B>
31102 </TD>
31103 <TD width=15% BGCOLOR=#FBF5EF>
31104 <B>0</B>
31105 </TD>
31106 <TD width=35% BGCOLOR=#FBF5EF>
31107 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 11, Output</B>
31108 </TD>
31109 </TR>
31110 <TR valign="top">
31111 <TD width=15% BGCOLOR=#FBF5EF>
31112 <B>L2_SEL</B>
31113 </TD>
31114 <TD width=15% BGCOLOR=#FBF5EF>
31115 <B>4:3</B>
31116 </TD>
31117 <TD width=10% BGCOLOR=#FBF5EF>
31118 <B>18</B>
31119 </TD>
31120 <TD width=10% BGCOLOR=#FBF5EF>
31121 <B>0</B>
31122 </TD>
31123 <TD width=15% BGCOLOR=#FBF5EF>
31124 <B>0</B>
31125 </TD>
31126 <TD width=35% BGCOLOR=#FBF5EF>
31127 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 2, Input/Output 10: NAND Flash IO Bit 0, Input/Output 11: SDIO 1 Power Control, Output</B>
31128 </TD>
31129 </TR>
31130 <TR valign="top">
31131 <TD width=15% BGCOLOR=#FBF5EF>
31132 <B>L3_SEL</B>
31133 </TD>
31134 <TD width=15% BGCOLOR=#FBF5EF>
31135 <B>7:5</B>
31136 </TD>
31137 <TD width=10% BGCOLOR=#FBF5EF>
31138 <B>e0</B>
31139 </TD>
31140 <TD width=10% BGCOLOR=#FBF5EF>
31141 <B>0</B>
31142 </TD>
31143 <TD width=15% BGCOLOR=#FBF5EF>
31144 <B>0</B>
31145 </TD>
31146 <TD width=35% BGCOLOR=#FBF5EF>
31147 <B>Level 3 Mux Select 000: GPIO 5 (bank 0), Input/Output others: reserved</B>
31148 </TD>
31149 </TR>
31150 <TR valign="top">
31151 <TD width=15% BGCOLOR=#FBF5EF>
31152 <B>Speed</B>
31153 </TD>
31154 <TD width=15% BGCOLOR=#FBF5EF>
31155 <B>8:8</B>
31156 </TD>
31157 <TD width=10% BGCOLOR=#FBF5EF>
31158 <B>100</B>
31159 </TD>
31160 <TD width=10% BGCOLOR=#FBF5EF>
31161 <B>0</B>
31162 </TD>
31163 <TD width=15% BGCOLOR=#FBF5EF>
31164 <B>0</B>
31165 </TD>
31166 <TD width=35% BGCOLOR=#FBF5EF>
31167 <B>Operates the same as MIO_PIN_00[Speed]</B>
31168 </TD>
31169 </TR>
31170 <TR valign="top">
31171 <TD width=15% BGCOLOR=#FBF5EF>
31172 <B>IO_Type</B>
31173 </TD>
31174 <TD width=15% BGCOLOR=#FBF5EF>
31175 <B>11:9</B>
31176 </TD>
31177 <TD width=10% BGCOLOR=#FBF5EF>
31178 <B>e00</B>
31179 </TD>
31180 <TD width=10% BGCOLOR=#FBF5EF>
31181 <B>1</B>
31182 </TD>
31183 <TD width=15% BGCOLOR=#FBF5EF>
31184 <B>200</B>
31185 </TD>
31186 <TD width=35% BGCOLOR=#FBF5EF>
31187 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
31188 </TD>
31189 </TR>
31190 <TR valign="top">
31191 <TD width=15% BGCOLOR=#FBF5EF>
31192 <B>PULLUP</B>
31193 </TD>
31194 <TD width=15% BGCOLOR=#FBF5EF>
31195 <B>12:12</B>
31196 </TD>
31197 <TD width=10% BGCOLOR=#FBF5EF>
31198 <B>1000</B>
31199 </TD>
31200 <TD width=10% BGCOLOR=#FBF5EF>
31201 <B>0</B>
31202 </TD>
31203 <TD width=15% BGCOLOR=#FBF5EF>
31204 <B>0</B>
31205 </TD>
31206 <TD width=35% BGCOLOR=#FBF5EF>
31207 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
31208 </TD>
31209 </TR>
31210 <TR valign="top">
31211 <TD width=15% BGCOLOR=#FBF5EF>
31212 <B>DisableRcvr</B>
31213 </TD>
31214 <TD width=15% BGCOLOR=#FBF5EF>
31215 <B>13:13</B>
31216 </TD>
31217 <TD width=10% BGCOLOR=#FBF5EF>
31218 <B>2000</B>
31219 </TD>
31220 <TD width=10% BGCOLOR=#FBF5EF>
31221 <B>0</B>
31222 </TD>
31223 <TD width=15% BGCOLOR=#FBF5EF>
31224 <B>0</B>
31225 </TD>
31226 <TD width=35% BGCOLOR=#FBF5EF>
31227 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
31228 </TD>
31229 </TR>
31230 <TR valign="top">
31231 <TD width=15% BGCOLOR=#C0C0C0>
31232 <B>MIO_PIN_05@0XF8000714</B>
31233 </TD>
31234 <TD width=15% BGCOLOR=#C0C0C0>
31235 <B>31:0</B>
31236 </TD>
31237 <TD width=10% BGCOLOR=#C0C0C0>
31238 <B>3fff</B>
31239 </TD>
31240 <TD width=10% BGCOLOR=#C0C0C0>
31241 <B></B>
31242 </TD>
31243 <TD width=15% BGCOLOR=#C0C0C0>
31244 <B>202</B>
31245 </TD>
31246 <TD width=35% BGCOLOR=#C0C0C0>
31247 <B>MIO Pin 5 Control</B>
31248 </TD>
31249 </TR>
31250 </TABLE>
31251 <P>
31252 <H2><a name="MIO_PIN_06">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_06</a></H2>
31253 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
31254 <TR valign="top">
31255 <TD width=15% BGCOLOR=#FFFF00>
31256 <B>Register Name</B>
31257 </TD>
31258 <TD width=15% BGCOLOR=#FFFF00>
31259 <B>Address</B>
31260 </TD>
31261 <TD width=10% BGCOLOR=#FFFF00>
31262 <B>Width</B>
31263 </TD>
31264 <TD width=10% BGCOLOR=#FFFF00>
31265 <B>Type</B>
31266 </TD>
31267 <TD width=15% BGCOLOR=#FFFF00>
31268 <B>Reset Value</B>
31269 </TD>
31270 <TD width=35% BGCOLOR=#FFFF00>
31271 <B>Description</B>
31272 </TD>
31273 </TR>
31274 <TR valign="top">
31275 <TD width=15% BGCOLOR=#FBF5EF>
31276 <B>MIO_PIN_06</B>
31277 </TD>
31278 <TD width=15% BGCOLOR=#FBF5EF>
31279 <B>0XF8000718</B>
31280 </TD>
31281 <TD width=10% BGCOLOR=#FBF5EF>
31282 <B>32</B>
31283 </TD>
31284 <TD width=10% BGCOLOR=#FBF5EF>
31285 <B>rw</B>
31286 </TD>
31287 <TD width=15% BGCOLOR=#FBF5EF>
31288 <B>0x00000000</B>
31289 </TD>
31290 <TD width=35% BGCOLOR=#FBF5EF>
31291 <B>--</B>
31292 </TD>
31293 </TR>
31294 </TABLE>
31295 <P>
31296 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
31297 <TR valign="top">
31298 <TD width=15% BGCOLOR=#C0FFC0>
31299 <B>Field Name</B>
31300 </TD>
31301 <TD width=15% BGCOLOR=#C0FFC0>
31302 <B>Bits</B>
31303 </TD>
31304 <TD width=10% BGCOLOR=#C0FFC0>
31305 <B>Mask</B>
31306 </TD>
31307 <TD width=10% BGCOLOR=#C0FFC0>
31308 <B>Value</B>
31309 </TD>
31310 <TD width=15% BGCOLOR=#C0FFC0>
31311 <B>Shifted Value</B>
31312 </TD>
31313 <TD width=35% BGCOLOR=#C0FFC0>
31314 <B>Description</B>
31315 </TD>
31316 </TR>
31317 <TR valign="top">
31318 <TD width=15% BGCOLOR=#FBF5EF>
31319 <B>TRI_ENABLE</B>
31320 </TD>
31321 <TD width=15% BGCOLOR=#FBF5EF>
31322 <B>0:0</B>
31323 </TD>
31324 <TD width=10% BGCOLOR=#FBF5EF>
31325 <B>1</B>
31326 </TD>
31327 <TD width=10% BGCOLOR=#FBF5EF>
31328 <B>0</B>
31329 </TD>
31330 <TD width=15% BGCOLOR=#FBF5EF>
31331 <B>0</B>
31332 </TD>
31333 <TD width=35% BGCOLOR=#FBF5EF>
31334 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
31335 </TD>
31336 </TR>
31337 <TR valign="top">
31338 <TD width=15% BGCOLOR=#FBF5EF>
31339 <B>L0_SEL</B>
31340 </TD>
31341 <TD width=15% BGCOLOR=#FBF5EF>
31342 <B>1:1</B>
31343 </TD>
31344 <TD width=10% BGCOLOR=#FBF5EF>
31345 <B>2</B>
31346 </TD>
31347 <TD width=10% BGCOLOR=#FBF5EF>
31348 <B>1</B>
31349 </TD>
31350 <TD width=15% BGCOLOR=#FBF5EF>
31351 <B>2</B>
31352 </TD>
31353 <TD width=35% BGCOLOR=#FBF5EF>
31354 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 Clock, Output</B>
31355 </TD>
31356 </TR>
31357 <TR valign="top">
31358 <TD width=15% BGCOLOR=#FBF5EF>
31359 <B>L1_SEL</B>
31360 </TD>
31361 <TD width=15% BGCOLOR=#FBF5EF>
31362 <B>2:2</B>
31363 </TD>
31364 <TD width=10% BGCOLOR=#FBF5EF>
31365 <B>4</B>
31366 </TD>
31367 <TD width=10% BGCOLOR=#FBF5EF>
31368 <B>0</B>
31369 </TD>
31370 <TD width=15% BGCOLOR=#FBF5EF>
31371 <B>0</B>
31372 </TD>
31373 <TD width=35% BGCOLOR=#FBF5EF>
31374 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 12, Output</B>
31375 </TD>
31376 </TR>
31377 <TR valign="top">
31378 <TD width=15% BGCOLOR=#FBF5EF>
31379 <B>L2_SEL</B>
31380 </TD>
31381 <TD width=15% BGCOLOR=#FBF5EF>
31382 <B>4:3</B>
31383 </TD>
31384 <TD width=10% BGCOLOR=#FBF5EF>
31385 <B>18</B>
31386 </TD>
31387 <TD width=10% BGCOLOR=#FBF5EF>
31388 <B>0</B>
31389 </TD>
31390 <TD width=15% BGCOLOR=#FBF5EF>
31391 <B>0</B>
31392 </TD>
31393 <TD width=35% BGCOLOR=#FBF5EF>
31394 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 3, Input/Output 10: NAND Flash IO Bit 1, Input/Output 11: SDIO 0 Power Control, Output</B>
31395 </TD>
31396 </TR>
31397 <TR valign="top">
31398 <TD width=15% BGCOLOR=#FBF5EF>
31399 <B>L3_SEL</B>
31400 </TD>
31401 <TD width=15% BGCOLOR=#FBF5EF>
31402 <B>7:5</B>
31403 </TD>
31404 <TD width=10% BGCOLOR=#FBF5EF>
31405 <B>e0</B>
31406 </TD>
31407 <TD width=10% BGCOLOR=#FBF5EF>
31408 <B>0</B>
31409 </TD>
31410 <TD width=15% BGCOLOR=#FBF5EF>
31411 <B>0</B>
31412 </TD>
31413 <TD width=35% BGCOLOR=#FBF5EF>
31414 <B>Level 3 Mux Select 000: GPIO 6 (bank 0), Input/Output others: reserved</B>
31415 </TD>
31416 </TR>
31417 <TR valign="top">
31418 <TD width=15% BGCOLOR=#FBF5EF>
31419 <B>Speed</B>
31420 </TD>
31421 <TD width=15% BGCOLOR=#FBF5EF>
31422 <B>8:8</B>
31423 </TD>
31424 <TD width=10% BGCOLOR=#FBF5EF>
31425 <B>100</B>
31426 </TD>
31427 <TD width=10% BGCOLOR=#FBF5EF>
31428 <B>0</B>
31429 </TD>
31430 <TD width=15% BGCOLOR=#FBF5EF>
31431 <B>0</B>
31432 </TD>
31433 <TD width=35% BGCOLOR=#FBF5EF>
31434 <B>Operates the same as MIO_PIN_00[Speed]</B>
31435 </TD>
31436 </TR>
31437 <TR valign="top">
31438 <TD width=15% BGCOLOR=#FBF5EF>
31439 <B>IO_Type</B>
31440 </TD>
31441 <TD width=15% BGCOLOR=#FBF5EF>
31442 <B>11:9</B>
31443 </TD>
31444 <TD width=10% BGCOLOR=#FBF5EF>
31445 <B>e00</B>
31446 </TD>
31447 <TD width=10% BGCOLOR=#FBF5EF>
31448 <B>1</B>
31449 </TD>
31450 <TD width=15% BGCOLOR=#FBF5EF>
31451 <B>200</B>
31452 </TD>
31453 <TD width=35% BGCOLOR=#FBF5EF>
31454 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
31455 </TD>
31456 </TR>
31457 <TR valign="top">
31458 <TD width=15% BGCOLOR=#FBF5EF>
31459 <B>PULLUP</B>
31460 </TD>
31461 <TD width=15% BGCOLOR=#FBF5EF>
31462 <B>12:12</B>
31463 </TD>
31464 <TD width=10% BGCOLOR=#FBF5EF>
31465 <B>1000</B>
31466 </TD>
31467 <TD width=10% BGCOLOR=#FBF5EF>
31468 <B>0</B>
31469 </TD>
31470 <TD width=15% BGCOLOR=#FBF5EF>
31471 <B>0</B>
31472 </TD>
31473 <TD width=35% BGCOLOR=#FBF5EF>
31474 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
31475 </TD>
31476 </TR>
31477 <TR valign="top">
31478 <TD width=15% BGCOLOR=#FBF5EF>
31479 <B>DisableRcvr</B>
31480 </TD>
31481 <TD width=15% BGCOLOR=#FBF5EF>
31482 <B>13:13</B>
31483 </TD>
31484 <TD width=10% BGCOLOR=#FBF5EF>
31485 <B>2000</B>
31486 </TD>
31487 <TD width=10% BGCOLOR=#FBF5EF>
31488 <B>0</B>
31489 </TD>
31490 <TD width=15% BGCOLOR=#FBF5EF>
31491 <B>0</B>
31492 </TD>
31493 <TD width=35% BGCOLOR=#FBF5EF>
31494 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
31495 </TD>
31496 </TR>
31497 <TR valign="top">
31498 <TD width=15% BGCOLOR=#C0C0C0>
31499 <B>MIO_PIN_06@0XF8000718</B>
31500 </TD>
31501 <TD width=15% BGCOLOR=#C0C0C0>
31502 <B>31:0</B>
31503 </TD>
31504 <TD width=10% BGCOLOR=#C0C0C0>
31505 <B>3fff</B>
31506 </TD>
31507 <TD width=10% BGCOLOR=#C0C0C0>
31508 <B></B>
31509 </TD>
31510 <TD width=15% BGCOLOR=#C0C0C0>
31511 <B>202</B>
31512 </TD>
31513 <TD width=35% BGCOLOR=#C0C0C0>
31514 <B>MIO Pin 6 Control</B>
31515 </TD>
31516 </TR>
31517 </TABLE>
31518 <P>
31519 <H2><a name="MIO_PIN_07">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_07</a></H2>
31520 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
31521 <TR valign="top">
31522 <TD width=15% BGCOLOR=#FFFF00>
31523 <B>Register Name</B>
31524 </TD>
31525 <TD width=15% BGCOLOR=#FFFF00>
31526 <B>Address</B>
31527 </TD>
31528 <TD width=10% BGCOLOR=#FFFF00>
31529 <B>Width</B>
31530 </TD>
31531 <TD width=10% BGCOLOR=#FFFF00>
31532 <B>Type</B>
31533 </TD>
31534 <TD width=15% BGCOLOR=#FFFF00>
31535 <B>Reset Value</B>
31536 </TD>
31537 <TD width=35% BGCOLOR=#FFFF00>
31538 <B>Description</B>
31539 </TD>
31540 </TR>
31541 <TR valign="top">
31542 <TD width=15% BGCOLOR=#FBF5EF>
31543 <B>MIO_PIN_07</B>
31544 </TD>
31545 <TD width=15% BGCOLOR=#FBF5EF>
31546 <B>0XF800071C</B>
31547 </TD>
31548 <TD width=10% BGCOLOR=#FBF5EF>
31549 <B>32</B>
31550 </TD>
31551 <TD width=10% BGCOLOR=#FBF5EF>
31552 <B>rw</B>
31553 </TD>
31554 <TD width=15% BGCOLOR=#FBF5EF>
31555 <B>0x00000000</B>
31556 </TD>
31557 <TD width=35% BGCOLOR=#FBF5EF>
31558 <B>--</B>
31559 </TD>
31560 </TR>
31561 </TABLE>
31562 <P>
31563 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
31564 <TR valign="top">
31565 <TD width=15% BGCOLOR=#C0FFC0>
31566 <B>Field Name</B>
31567 </TD>
31568 <TD width=15% BGCOLOR=#C0FFC0>
31569 <B>Bits</B>
31570 </TD>
31571 <TD width=10% BGCOLOR=#C0FFC0>
31572 <B>Mask</B>
31573 </TD>
31574 <TD width=10% BGCOLOR=#C0FFC0>
31575 <B>Value</B>
31576 </TD>
31577 <TD width=15% BGCOLOR=#C0FFC0>
31578 <B>Shifted Value</B>
31579 </TD>
31580 <TD width=35% BGCOLOR=#C0FFC0>
31581 <B>Description</B>
31582 </TD>
31583 </TR>
31584 <TR valign="top">
31585 <TD width=15% BGCOLOR=#FBF5EF>
31586 <B>TRI_ENABLE</B>
31587 </TD>
31588 <TD width=15% BGCOLOR=#FBF5EF>
31589 <B>0:0</B>
31590 </TD>
31591 <TD width=10% BGCOLOR=#FBF5EF>
31592 <B>1</B>
31593 </TD>
31594 <TD width=10% BGCOLOR=#FBF5EF>
31595 <B>0</B>
31596 </TD>
31597 <TD width=15% BGCOLOR=#FBF5EF>
31598 <B>0</B>
31599 </TD>
31600 <TD width=35% BGCOLOR=#FBF5EF>
31601 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
31602 </TD>
31603 </TR>
31604 <TR valign="top">
31605 <TD width=15% BGCOLOR=#FBF5EF>
31606 <B>L0_SEL</B>
31607 </TD>
31608 <TD width=15% BGCOLOR=#FBF5EF>
31609 <B>1:1</B>
31610 </TD>
31611 <TD width=10% BGCOLOR=#FBF5EF>
31612 <B>2</B>
31613 </TD>
31614 <TD width=10% BGCOLOR=#FBF5EF>
31615 <B>0</B>
31616 </TD>
31617 <TD width=15% BGCOLOR=#FBF5EF>
31618 <B>0</B>
31619 </TD>
31620 <TD width=35% BGCOLOR=#FBF5EF>
31621 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
31622 </TD>
31623 </TR>
31624 <TR valign="top">
31625 <TD width=15% BGCOLOR=#FBF5EF>
31626 <B>L1_SEL</B>
31627 </TD>
31628 <TD width=15% BGCOLOR=#FBF5EF>
31629 <B>2:2</B>
31630 </TD>
31631 <TD width=10% BGCOLOR=#FBF5EF>
31632 <B>4</B>
31633 </TD>
31634 <TD width=10% BGCOLOR=#FBF5EF>
31635 <B>0</B>
31636 </TD>
31637 <TD width=15% BGCOLOR=#FBF5EF>
31638 <B>0</B>
31639 </TD>
31640 <TD width=35% BGCOLOR=#FBF5EF>
31641 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 13, Output</B>
31642 </TD>
31643 </TR>
31644 <TR valign="top">
31645 <TD width=15% BGCOLOR=#FBF5EF>
31646 <B>L2_SEL</B>
31647 </TD>
31648 <TD width=15% BGCOLOR=#FBF5EF>
31649 <B>4:3</B>
31650 </TD>
31651 <TD width=10% BGCOLOR=#FBF5EF>
31652 <B>18</B>
31653 </TD>
31654 <TD width=10% BGCOLOR=#FBF5EF>
31655 <B>0</B>
31656 </TD>
31657 <TD width=15% BGCOLOR=#FBF5EF>
31658 <B>0</B>
31659 </TD>
31660 <TD width=35% BGCOLOR=#FBF5EF>
31661 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR OE_B, Output 10: NAND Flash CLE_B, Output 11: SDIO 1 Power Control, Output</B>
31662 </TD>
31663 </TR>
31664 <TR valign="top">
31665 <TD width=15% BGCOLOR=#FBF5EF>
31666 <B>L3_SEL</B>
31667 </TD>
31668 <TD width=15% BGCOLOR=#FBF5EF>
31669 <B>7:5</B>
31670 </TD>
31671 <TD width=10% BGCOLOR=#FBF5EF>
31672 <B>e0</B>
31673 </TD>
31674 <TD width=10% BGCOLOR=#FBF5EF>
31675 <B>0</B>
31676 </TD>
31677 <TD width=15% BGCOLOR=#FBF5EF>
31678 <B>0</B>
31679 </TD>
31680 <TD width=35% BGCOLOR=#FBF5EF>
31681 <B>Level 3 Mux Select 000: GPIO 7 (bank 0), Output-only others: reserved</B>
31682 </TD>
31683 </TR>
31684 <TR valign="top">
31685 <TD width=15% BGCOLOR=#FBF5EF>
31686 <B>Speed</B>
31687 </TD>
31688 <TD width=15% BGCOLOR=#FBF5EF>
31689 <B>8:8</B>
31690 </TD>
31691 <TD width=10% BGCOLOR=#FBF5EF>
31692 <B>100</B>
31693 </TD>
31694 <TD width=10% BGCOLOR=#FBF5EF>
31695 <B>0</B>
31696 </TD>
31697 <TD width=15% BGCOLOR=#FBF5EF>
31698 <B>0</B>
31699 </TD>
31700 <TD width=35% BGCOLOR=#FBF5EF>
31701 <B>Operates the same as MIO_PIN_00[Speed]</B>
31702 </TD>
31703 </TR>
31704 <TR valign="top">
31705 <TD width=15% BGCOLOR=#FBF5EF>
31706 <B>IO_Type</B>
31707 </TD>
31708 <TD width=15% BGCOLOR=#FBF5EF>
31709 <B>11:9</B>
31710 </TD>
31711 <TD width=10% BGCOLOR=#FBF5EF>
31712 <B>e00</B>
31713 </TD>
31714 <TD width=10% BGCOLOR=#FBF5EF>
31715 <B>1</B>
31716 </TD>
31717 <TD width=15% BGCOLOR=#FBF5EF>
31718 <B>200</B>
31719 </TD>
31720 <TD width=35% BGCOLOR=#FBF5EF>
31721 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
31722 </TD>
31723 </TR>
31724 <TR valign="top">
31725 <TD width=15% BGCOLOR=#FBF5EF>
31726 <B>PULLUP</B>
31727 </TD>
31728 <TD width=15% BGCOLOR=#FBF5EF>
31729 <B>12:12</B>
31730 </TD>
31731 <TD width=10% BGCOLOR=#FBF5EF>
31732 <B>1000</B>
31733 </TD>
31734 <TD width=10% BGCOLOR=#FBF5EF>
31735 <B>0</B>
31736 </TD>
31737 <TD width=15% BGCOLOR=#FBF5EF>
31738 <B>0</B>
31739 </TD>
31740 <TD width=35% BGCOLOR=#FBF5EF>
31741 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
31742 </TD>
31743 </TR>
31744 <TR valign="top">
31745 <TD width=15% BGCOLOR=#FBF5EF>
31746 <B>DisableRcvr</B>
31747 </TD>
31748 <TD width=15% BGCOLOR=#FBF5EF>
31749 <B>13:13</B>
31750 </TD>
31751 <TD width=10% BGCOLOR=#FBF5EF>
31752 <B>2000</B>
31753 </TD>
31754 <TD width=10% BGCOLOR=#FBF5EF>
31755 <B>0</B>
31756 </TD>
31757 <TD width=15% BGCOLOR=#FBF5EF>
31758 <B>0</B>
31759 </TD>
31760 <TD width=35% BGCOLOR=#FBF5EF>
31761 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
31762 </TD>
31763 </TR>
31764 <TR valign="top">
31765 <TD width=15% BGCOLOR=#C0C0C0>
31766 <B>MIO_PIN_07@0XF800071C</B>
31767 </TD>
31768 <TD width=15% BGCOLOR=#C0C0C0>
31769 <B>31:0</B>
31770 </TD>
31771 <TD width=10% BGCOLOR=#C0C0C0>
31772 <B>3fff</B>
31773 </TD>
31774 <TD width=10% BGCOLOR=#C0C0C0>
31775 <B></B>
31776 </TD>
31777 <TD width=15% BGCOLOR=#C0C0C0>
31778 <B>200</B>
31779 </TD>
31780 <TD width=35% BGCOLOR=#C0C0C0>
31781 <B>MIO Pin 7 Control</B>
31782 </TD>
31783 </TR>
31784 </TABLE>
31785 <P>
31786 <H2><a name="MIO_PIN_08">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_08</a></H2>
31787 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
31788 <TR valign="top">
31789 <TD width=15% BGCOLOR=#FFFF00>
31790 <B>Register Name</B>
31791 </TD>
31792 <TD width=15% BGCOLOR=#FFFF00>
31793 <B>Address</B>
31794 </TD>
31795 <TD width=10% BGCOLOR=#FFFF00>
31796 <B>Width</B>
31797 </TD>
31798 <TD width=10% BGCOLOR=#FFFF00>
31799 <B>Type</B>
31800 </TD>
31801 <TD width=15% BGCOLOR=#FFFF00>
31802 <B>Reset Value</B>
31803 </TD>
31804 <TD width=35% BGCOLOR=#FFFF00>
31805 <B>Description</B>
31806 </TD>
31807 </TR>
31808 <TR valign="top">
31809 <TD width=15% BGCOLOR=#FBF5EF>
31810 <B>MIO_PIN_08</B>
31811 </TD>
31812 <TD width=15% BGCOLOR=#FBF5EF>
31813 <B>0XF8000720</B>
31814 </TD>
31815 <TD width=10% BGCOLOR=#FBF5EF>
31816 <B>32</B>
31817 </TD>
31818 <TD width=10% BGCOLOR=#FBF5EF>
31819 <B>rw</B>
31820 </TD>
31821 <TD width=15% BGCOLOR=#FBF5EF>
31822 <B>0x00000000</B>
31823 </TD>
31824 <TD width=35% BGCOLOR=#FBF5EF>
31825 <B>--</B>
31826 </TD>
31827 </TR>
31828 </TABLE>
31829 <P>
31830 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
31831 <TR valign="top">
31832 <TD width=15% BGCOLOR=#C0FFC0>
31833 <B>Field Name</B>
31834 </TD>
31835 <TD width=15% BGCOLOR=#C0FFC0>
31836 <B>Bits</B>
31837 </TD>
31838 <TD width=10% BGCOLOR=#C0FFC0>
31839 <B>Mask</B>
31840 </TD>
31841 <TD width=10% BGCOLOR=#C0FFC0>
31842 <B>Value</B>
31843 </TD>
31844 <TD width=15% BGCOLOR=#C0FFC0>
31845 <B>Shifted Value</B>
31846 </TD>
31847 <TD width=35% BGCOLOR=#C0FFC0>
31848 <B>Description</B>
31849 </TD>
31850 </TR>
31851 <TR valign="top">
31852 <TD width=15% BGCOLOR=#FBF5EF>
31853 <B>TRI_ENABLE</B>
31854 </TD>
31855 <TD width=15% BGCOLOR=#FBF5EF>
31856 <B>0:0</B>
31857 </TD>
31858 <TD width=10% BGCOLOR=#FBF5EF>
31859 <B>1</B>
31860 </TD>
31861 <TD width=10% BGCOLOR=#FBF5EF>
31862 <B>0</B>
31863 </TD>
31864 <TD width=15% BGCOLOR=#FBF5EF>
31865 <B>0</B>
31866 </TD>
31867 <TD width=35% BGCOLOR=#FBF5EF>
31868 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
31869 </TD>
31870 </TR>
31871 <TR valign="top">
31872 <TD width=15% BGCOLOR=#FBF5EF>
31873 <B>L0_SEL</B>
31874 </TD>
31875 <TD width=15% BGCOLOR=#FBF5EF>
31876 <B>1:1</B>
31877 </TD>
31878 <TD width=10% BGCOLOR=#FBF5EF>
31879 <B>2</B>
31880 </TD>
31881 <TD width=10% BGCOLOR=#FBF5EF>
31882 <B>1</B>
31883 </TD>
31884 <TD width=15% BGCOLOR=#FBF5EF>
31885 <B>2</B>
31886 </TD>
31887 <TD width=35% BGCOLOR=#FBF5EF>
31888 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI Feedback Clock, Output</B>
31889 </TD>
31890 </TR>
31891 <TR valign="top">
31892 <TD width=15% BGCOLOR=#FBF5EF>
31893 <B>L1_SEL</B>
31894 </TD>
31895 <TD width=15% BGCOLOR=#FBF5EF>
31896 <B>2:2</B>
31897 </TD>
31898 <TD width=10% BGCOLOR=#FBF5EF>
31899 <B>4</B>
31900 </TD>
31901 <TD width=10% BGCOLOR=#FBF5EF>
31902 <B>0</B>
31903 </TD>
31904 <TD width=15% BGCOLOR=#FBF5EF>
31905 <B>0</B>
31906 </TD>
31907 <TD width=35% BGCOLOR=#FBF5EF>
31908 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 14, Output</B>
31909 </TD>
31910 </TR>
31911 <TR valign="top">
31912 <TD width=15% BGCOLOR=#FBF5EF>
31913 <B>L2_SEL</B>
31914 </TD>
31915 <TD width=15% BGCOLOR=#FBF5EF>
31916 <B>4:3</B>
31917 </TD>
31918 <TD width=10% BGCOLOR=#FBF5EF>
31919 <B>18</B>
31920 </TD>
31921 <TD width=10% BGCOLOR=#FBF5EF>
31922 <B>0</B>
31923 </TD>
31924 <TD width=15% BGCOLOR=#FBF5EF>
31925 <B>0</B>
31926 </TD>
31927 <TD width=35% BGCOLOR=#FBF5EF>
31928 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: NAND Flash RD_B, Output 11: SDIO 0 Power Control, Output</B>
31929 </TD>
31930 </TR>
31931 <TR valign="top">
31932 <TD width=15% BGCOLOR=#FBF5EF>
31933 <B>L3_SEL</B>
31934 </TD>
31935 <TD width=15% BGCOLOR=#FBF5EF>
31936 <B>7:5</B>
31937 </TD>
31938 <TD width=10% BGCOLOR=#FBF5EF>
31939 <B>e0</B>
31940 </TD>
31941 <TD width=10% BGCOLOR=#FBF5EF>
31942 <B>0</B>
31943 </TD>
31944 <TD width=15% BGCOLOR=#FBF5EF>
31945 <B>0</B>
31946 </TD>
31947 <TD width=35% BGCOLOR=#FBF5EF>
31948 <B>Level 3 Mux Select 000: GPIO 8 (bank 0), Output-only 001: CAN 1 Tx, Output 010: SRAM/NOR BLS_B, Output 011 to 110: reserved 111: UART 1 TxD, Output</B>
31949 </TD>
31950 </TR>
31951 <TR valign="top">
31952 <TD width=15% BGCOLOR=#FBF5EF>
31953 <B>Speed</B>
31954 </TD>
31955 <TD width=15% BGCOLOR=#FBF5EF>
31956 <B>8:8</B>
31957 </TD>
31958 <TD width=10% BGCOLOR=#FBF5EF>
31959 <B>100</B>
31960 </TD>
31961 <TD width=10% BGCOLOR=#FBF5EF>
31962 <B>0</B>
31963 </TD>
31964 <TD width=15% BGCOLOR=#FBF5EF>
31965 <B>0</B>
31966 </TD>
31967 <TD width=35% BGCOLOR=#FBF5EF>
31968 <B>Operates the same as MIO_PIN_00[Speed]</B>
31969 </TD>
31970 </TR>
31971 <TR valign="top">
31972 <TD width=15% BGCOLOR=#FBF5EF>
31973 <B>IO_Type</B>
31974 </TD>
31975 <TD width=15% BGCOLOR=#FBF5EF>
31976 <B>11:9</B>
31977 </TD>
31978 <TD width=10% BGCOLOR=#FBF5EF>
31979 <B>e00</B>
31980 </TD>
31981 <TD width=10% BGCOLOR=#FBF5EF>
31982 <B>1</B>
31983 </TD>
31984 <TD width=15% BGCOLOR=#FBF5EF>
31985 <B>200</B>
31986 </TD>
31987 <TD width=35% BGCOLOR=#FBF5EF>
31988 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
31989 </TD>
31990 </TR>
31991 <TR valign="top">
31992 <TD width=15% BGCOLOR=#FBF5EF>
31993 <B>PULLUP</B>
31994 </TD>
31995 <TD width=15% BGCOLOR=#FBF5EF>
31996 <B>12:12</B>
31997 </TD>
31998 <TD width=10% BGCOLOR=#FBF5EF>
31999 <B>1000</B>
32000 </TD>
32001 <TD width=10% BGCOLOR=#FBF5EF>
32002 <B>0</B>
32003 </TD>
32004 <TD width=15% BGCOLOR=#FBF5EF>
32005 <B>0</B>
32006 </TD>
32007 <TD width=35% BGCOLOR=#FBF5EF>
32008 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
32009 </TD>
32010 </TR>
32011 <TR valign="top">
32012 <TD width=15% BGCOLOR=#FBF5EF>
32013 <B>DisableRcvr</B>
32014 </TD>
32015 <TD width=15% BGCOLOR=#FBF5EF>
32016 <B>13:13</B>
32017 </TD>
32018 <TD width=10% BGCOLOR=#FBF5EF>
32019 <B>2000</B>
32020 </TD>
32021 <TD width=10% BGCOLOR=#FBF5EF>
32022 <B>0</B>
32023 </TD>
32024 <TD width=15% BGCOLOR=#FBF5EF>
32025 <B>0</B>
32026 </TD>
32027 <TD width=35% BGCOLOR=#FBF5EF>
32028 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
32029 </TD>
32030 </TR>
32031 <TR valign="top">
32032 <TD width=15% BGCOLOR=#C0C0C0>
32033 <B>MIO_PIN_08@0XF8000720</B>
32034 </TD>
32035 <TD width=15% BGCOLOR=#C0C0C0>
32036 <B>31:0</B>
32037 </TD>
32038 <TD width=10% BGCOLOR=#C0C0C0>
32039 <B>3fff</B>
32040 </TD>
32041 <TD width=10% BGCOLOR=#C0C0C0>
32042 <B></B>
32043 </TD>
32044 <TD width=15% BGCOLOR=#C0C0C0>
32045 <B>202</B>
32046 </TD>
32047 <TD width=35% BGCOLOR=#C0C0C0>
32048 <B>MIO Pin 8 Control</B>
32049 </TD>
32050 </TR>
32051 </TABLE>
32052 <P>
32053 <H2><a name="MIO_PIN_09">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_09</a></H2>
32054 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
32055 <TR valign="top">
32056 <TD width=15% BGCOLOR=#FFFF00>
32057 <B>Register Name</B>
32058 </TD>
32059 <TD width=15% BGCOLOR=#FFFF00>
32060 <B>Address</B>
32061 </TD>
32062 <TD width=10% BGCOLOR=#FFFF00>
32063 <B>Width</B>
32064 </TD>
32065 <TD width=10% BGCOLOR=#FFFF00>
32066 <B>Type</B>
32067 </TD>
32068 <TD width=15% BGCOLOR=#FFFF00>
32069 <B>Reset Value</B>
32070 </TD>
32071 <TD width=35% BGCOLOR=#FFFF00>
32072 <B>Description</B>
32073 </TD>
32074 </TR>
32075 <TR valign="top">
32076 <TD width=15% BGCOLOR=#FBF5EF>
32077 <B>MIO_PIN_09</B>
32078 </TD>
32079 <TD width=15% BGCOLOR=#FBF5EF>
32080 <B>0XF8000724</B>
32081 </TD>
32082 <TD width=10% BGCOLOR=#FBF5EF>
32083 <B>32</B>
32084 </TD>
32085 <TD width=10% BGCOLOR=#FBF5EF>
32086 <B>rw</B>
32087 </TD>
32088 <TD width=15% BGCOLOR=#FBF5EF>
32089 <B>0x00000000</B>
32090 </TD>
32091 <TD width=35% BGCOLOR=#FBF5EF>
32092 <B>--</B>
32093 </TD>
32094 </TR>
32095 </TABLE>
32096 <P>
32097 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
32098 <TR valign="top">
32099 <TD width=15% BGCOLOR=#C0FFC0>
32100 <B>Field Name</B>
32101 </TD>
32102 <TD width=15% BGCOLOR=#C0FFC0>
32103 <B>Bits</B>
32104 </TD>
32105 <TD width=10% BGCOLOR=#C0FFC0>
32106 <B>Mask</B>
32107 </TD>
32108 <TD width=10% BGCOLOR=#C0FFC0>
32109 <B>Value</B>
32110 </TD>
32111 <TD width=15% BGCOLOR=#C0FFC0>
32112 <B>Shifted Value</B>
32113 </TD>
32114 <TD width=35% BGCOLOR=#C0FFC0>
32115 <B>Description</B>
32116 </TD>
32117 </TR>
32118 <TR valign="top">
32119 <TD width=15% BGCOLOR=#FBF5EF>
32120 <B>TRI_ENABLE</B>
32121 </TD>
32122 <TD width=15% BGCOLOR=#FBF5EF>
32123 <B>0:0</B>
32124 </TD>
32125 <TD width=10% BGCOLOR=#FBF5EF>
32126 <B>1</B>
32127 </TD>
32128 <TD width=10% BGCOLOR=#FBF5EF>
32129 <B>0</B>
32130 </TD>
32131 <TD width=15% BGCOLOR=#FBF5EF>
32132 <B>0</B>
32133 </TD>
32134 <TD width=35% BGCOLOR=#FBF5EF>
32135 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
32136 </TD>
32137 </TR>
32138 <TR valign="top">
32139 <TD width=15% BGCOLOR=#FBF5EF>
32140 <B>L0_SEL</B>
32141 </TD>
32142 <TD width=15% BGCOLOR=#FBF5EF>
32143 <B>1:1</B>
32144 </TD>
32145 <TD width=10% BGCOLOR=#FBF5EF>
32146 <B>2</B>
32147 </TD>
32148 <TD width=10% BGCOLOR=#FBF5EF>
32149 <B>0</B>
32150 </TD>
32151 <TD width=15% BGCOLOR=#FBF5EF>
32152 <B>0</B>
32153 </TD>
32154 <TD width=35% BGCOLOR=#FBF5EF>
32155 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 1 Flash Memory Clock, Output</B>
32156 </TD>
32157 </TR>
32158 <TR valign="top">
32159 <TD width=15% BGCOLOR=#FBF5EF>
32160 <B>L1_SEL</B>
32161 </TD>
32162 <TD width=15% BGCOLOR=#FBF5EF>
32163 <B>2:2</B>
32164 </TD>
32165 <TD width=10% BGCOLOR=#FBF5EF>
32166 <B>4</B>
32167 </TD>
32168 <TD width=10% BGCOLOR=#FBF5EF>
32169 <B>0</B>
32170 </TD>
32171 <TD width=15% BGCOLOR=#FBF5EF>
32172 <B>0</B>
32173 </TD>
32174 <TD width=35% BGCOLOR=#FBF5EF>
32175 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 15, Output</B>
32176 </TD>
32177 </TR>
32178 <TR valign="top">
32179 <TD width=15% BGCOLOR=#FBF5EF>
32180 <B>L2_SEL</B>
32181 </TD>
32182 <TD width=15% BGCOLOR=#FBF5EF>
32183 <B>4:3</B>
32184 </TD>
32185 <TD width=10% BGCOLOR=#FBF5EF>
32186 <B>18</B>
32187 </TD>
32188 <TD width=10% BGCOLOR=#FBF5EF>
32189 <B>0</B>
32190 </TD>
32191 <TD width=15% BGCOLOR=#FBF5EF>
32192 <B>0</B>
32193 </TD>
32194 <TD width=35% BGCOLOR=#FBF5EF>
32195 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 6, Input/Output 10: NAND Flash IO Bit 4, Input/Output 11: SDIO 1 Power Control, Output</B>
32196 </TD>
32197 </TR>
32198 <TR valign="top">
32199 <TD width=15% BGCOLOR=#FBF5EF>
32200 <B>L3_SEL</B>
32201 </TD>
32202 <TD width=15% BGCOLOR=#FBF5EF>
32203 <B>7:5</B>
32204 </TD>
32205 <TD width=10% BGCOLOR=#FBF5EF>
32206 <B>e0</B>
32207 </TD>
32208 <TD width=10% BGCOLOR=#FBF5EF>
32209 <B>0</B>
32210 </TD>
32211 <TD width=15% BGCOLOR=#FBF5EF>
32212 <B>0</B>
32213 </TD>
32214 <TD width=35% BGCOLOR=#FBF5EF>
32215 <B>Level 3 Mux Select 000: GPIO 9 (bank 0), Input/Output 001: CAN 1 Rx, Input 010 to 110: reserved 111: UART 1 RxD, Input</B>
32216 </TD>
32217 </TR>
32218 <TR valign="top">
32219 <TD width=15% BGCOLOR=#FBF5EF>
32220 <B>Speed</B>
32221 </TD>
32222 <TD width=15% BGCOLOR=#FBF5EF>
32223 <B>8:8</B>
32224 </TD>
32225 <TD width=10% BGCOLOR=#FBF5EF>
32226 <B>100</B>
32227 </TD>
32228 <TD width=10% BGCOLOR=#FBF5EF>
32229 <B>0</B>
32230 </TD>
32231 <TD width=15% BGCOLOR=#FBF5EF>
32232 <B>0</B>
32233 </TD>
32234 <TD width=35% BGCOLOR=#FBF5EF>
32235 <B>Operates the same as MIO_PIN_00[Speed]</B>
32236 </TD>
32237 </TR>
32238 <TR valign="top">
32239 <TD width=15% BGCOLOR=#FBF5EF>
32240 <B>IO_Type</B>
32241 </TD>
32242 <TD width=15% BGCOLOR=#FBF5EF>
32243 <B>11:9</B>
32244 </TD>
32245 <TD width=10% BGCOLOR=#FBF5EF>
32246 <B>e00</B>
32247 </TD>
32248 <TD width=10% BGCOLOR=#FBF5EF>
32249 <B>1</B>
32250 </TD>
32251 <TD width=15% BGCOLOR=#FBF5EF>
32252 <B>200</B>
32253 </TD>
32254 <TD width=35% BGCOLOR=#FBF5EF>
32255 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
32256 </TD>
32257 </TR>
32258 <TR valign="top">
32259 <TD width=15% BGCOLOR=#FBF5EF>
32260 <B>PULLUP</B>
32261 </TD>
32262 <TD width=15% BGCOLOR=#FBF5EF>
32263 <B>12:12</B>
32264 </TD>
32265 <TD width=10% BGCOLOR=#FBF5EF>
32266 <B>1000</B>
32267 </TD>
32268 <TD width=10% BGCOLOR=#FBF5EF>
32269 <B>1</B>
32270 </TD>
32271 <TD width=15% BGCOLOR=#FBF5EF>
32272 <B>1000</B>
32273 </TD>
32274 <TD width=35% BGCOLOR=#FBF5EF>
32275 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
32276 </TD>
32277 </TR>
32278 <TR valign="top">
32279 <TD width=15% BGCOLOR=#FBF5EF>
32280 <B>DisableRcvr</B>
32281 </TD>
32282 <TD width=15% BGCOLOR=#FBF5EF>
32283 <B>13:13</B>
32284 </TD>
32285 <TD width=10% BGCOLOR=#FBF5EF>
32286 <B>2000</B>
32287 </TD>
32288 <TD width=10% BGCOLOR=#FBF5EF>
32289 <B>0</B>
32290 </TD>
32291 <TD width=15% BGCOLOR=#FBF5EF>
32292 <B>0</B>
32293 </TD>
32294 <TD width=35% BGCOLOR=#FBF5EF>
32295 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
32296 </TD>
32297 </TR>
32298 <TR valign="top">
32299 <TD width=15% BGCOLOR=#C0C0C0>
32300 <B>MIO_PIN_09@0XF8000724</B>
32301 </TD>
32302 <TD width=15% BGCOLOR=#C0C0C0>
32303 <B>31:0</B>
32304 </TD>
32305 <TD width=10% BGCOLOR=#C0C0C0>
32306 <B>3fff</B>
32307 </TD>
32308 <TD width=10% BGCOLOR=#C0C0C0>
32309 <B></B>
32310 </TD>
32311 <TD width=15% BGCOLOR=#C0C0C0>
32312 <B>1200</B>
32313 </TD>
32314 <TD width=35% BGCOLOR=#C0C0C0>
32315 <B>MIO Pin 9 Control</B>
32316 </TD>
32317 </TR>
32318 </TABLE>
32319 <P>
32320 <H2><a name="MIO_PIN_10">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_10</a></H2>
32321 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
32322 <TR valign="top">
32323 <TD width=15% BGCOLOR=#FFFF00>
32324 <B>Register Name</B>
32325 </TD>
32326 <TD width=15% BGCOLOR=#FFFF00>
32327 <B>Address</B>
32328 </TD>
32329 <TD width=10% BGCOLOR=#FFFF00>
32330 <B>Width</B>
32331 </TD>
32332 <TD width=10% BGCOLOR=#FFFF00>
32333 <B>Type</B>
32334 </TD>
32335 <TD width=15% BGCOLOR=#FFFF00>
32336 <B>Reset Value</B>
32337 </TD>
32338 <TD width=35% BGCOLOR=#FFFF00>
32339 <B>Description</B>
32340 </TD>
32341 </TR>
32342 <TR valign="top">
32343 <TD width=15% BGCOLOR=#FBF5EF>
32344 <B>MIO_PIN_10</B>
32345 </TD>
32346 <TD width=15% BGCOLOR=#FBF5EF>
32347 <B>0XF8000728</B>
32348 </TD>
32349 <TD width=10% BGCOLOR=#FBF5EF>
32350 <B>32</B>
32351 </TD>
32352 <TD width=10% BGCOLOR=#FBF5EF>
32353 <B>rw</B>
32354 </TD>
32355 <TD width=15% BGCOLOR=#FBF5EF>
32356 <B>0x00000000</B>
32357 </TD>
32358 <TD width=35% BGCOLOR=#FBF5EF>
32359 <B>--</B>
32360 </TD>
32361 </TR>
32362 </TABLE>
32363 <P>
32364 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
32365 <TR valign="top">
32366 <TD width=15% BGCOLOR=#C0FFC0>
32367 <B>Field Name</B>
32368 </TD>
32369 <TD width=15% BGCOLOR=#C0FFC0>
32370 <B>Bits</B>
32371 </TD>
32372 <TD width=10% BGCOLOR=#C0FFC0>
32373 <B>Mask</B>
32374 </TD>
32375 <TD width=10% BGCOLOR=#C0FFC0>
32376 <B>Value</B>
32377 </TD>
32378 <TD width=15% BGCOLOR=#C0FFC0>
32379 <B>Shifted Value</B>
32380 </TD>
32381 <TD width=35% BGCOLOR=#C0FFC0>
32382 <B>Description</B>
32383 </TD>
32384 </TR>
32385 <TR valign="top">
32386 <TD width=15% BGCOLOR=#FBF5EF>
32387 <B>TRI_ENABLE</B>
32388 </TD>
32389 <TD width=15% BGCOLOR=#FBF5EF>
32390 <B>0:0</B>
32391 </TD>
32392 <TD width=10% BGCOLOR=#FBF5EF>
32393 <B>1</B>
32394 </TD>
32395 <TD width=10% BGCOLOR=#FBF5EF>
32396 <B>0</B>
32397 </TD>
32398 <TD width=15% BGCOLOR=#FBF5EF>
32399 <B>0</B>
32400 </TD>
32401 <TD width=35% BGCOLOR=#FBF5EF>
32402 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
32403 </TD>
32404 </TR>
32405 <TR valign="top">
32406 <TD width=15% BGCOLOR=#FBF5EF>
32407 <B>L0_SEL</B>
32408 </TD>
32409 <TD width=15% BGCOLOR=#FBF5EF>
32410 <B>1:1</B>
32411 </TD>
32412 <TD width=10% BGCOLOR=#FBF5EF>
32413 <B>2</B>
32414 </TD>
32415 <TD width=10% BGCOLOR=#FBF5EF>
32416 <B>0</B>
32417 </TD>
32418 <TD width=15% BGCOLOR=#FBF5EF>
32419 <B>0</B>
32420 </TD>
32421 <TD width=35% BGCOLOR=#FBF5EF>
32422 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 1 IO Bit 0, Input/Output</B>
32423 </TD>
32424 </TR>
32425 <TR valign="top">
32426 <TD width=15% BGCOLOR=#FBF5EF>
32427 <B>L1_SEL</B>
32428 </TD>
32429 <TD width=15% BGCOLOR=#FBF5EF>
32430 <B>2:2</B>
32431 </TD>
32432 <TD width=10% BGCOLOR=#FBF5EF>
32433 <B>4</B>
32434 </TD>
32435 <TD width=10% BGCOLOR=#FBF5EF>
32436 <B>0</B>
32437 </TD>
32438 <TD width=15% BGCOLOR=#FBF5EF>
32439 <B>0</B>
32440 </TD>
32441 <TD width=35% BGCOLOR=#FBF5EF>
32442 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 2, Output</B>
32443 </TD>
32444 </TR>
32445 <TR valign="top">
32446 <TD width=15% BGCOLOR=#FBF5EF>
32447 <B>L2_SEL</B>
32448 </TD>
32449 <TD width=15% BGCOLOR=#FBF5EF>
32450 <B>4:3</B>
32451 </TD>
32452 <TD width=10% BGCOLOR=#FBF5EF>
32453 <B>18</B>
32454 </TD>
32455 <TD width=10% BGCOLOR=#FBF5EF>
32456 <B>0</B>
32457 </TD>
32458 <TD width=15% BGCOLOR=#FBF5EF>
32459 <B>0</B>
32460 </TD>
32461 <TD width=35% BGCOLOR=#FBF5EF>
32462 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 7, Input/Output 10: NAND Flash IO Bit 5, Input/Output 11: SDIO 0 Power Control, Output</B>
32463 </TD>
32464 </TR>
32465 <TR valign="top">
32466 <TD width=15% BGCOLOR=#FBF5EF>
32467 <B>L3_SEL</B>
32468 </TD>
32469 <TD width=15% BGCOLOR=#FBF5EF>
32470 <B>7:5</B>
32471 </TD>
32472 <TD width=10% BGCOLOR=#FBF5EF>
32473 <B>e0</B>
32474 </TD>
32475 <TD width=10% BGCOLOR=#FBF5EF>
32476 <B>0</B>
32477 </TD>
32478 <TD width=15% BGCOLOR=#FBF5EF>
32479 <B>0</B>
32480 </TD>
32481 <TD width=35% BGCOLOR=#FBF5EF>
32482 <B>Level 3 Mux Select 000: GPIO 10 (bank 0), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: PJTAG TDI, Input 100: SDIO 1 IO Bit 0, Input/Output 101: SPI 1 MOSI, Input/Output 110: reserved 111: UART 0 RxD, Input</B>
32483 </TD>
32484 </TR>
32485 <TR valign="top">
32486 <TD width=15% BGCOLOR=#FBF5EF>
32487 <B>Speed</B>
32488 </TD>
32489 <TD width=15% BGCOLOR=#FBF5EF>
32490 <B>8:8</B>
32491 </TD>
32492 <TD width=10% BGCOLOR=#FBF5EF>
32493 <B>100</B>
32494 </TD>
32495 <TD width=10% BGCOLOR=#FBF5EF>
32496 <B>0</B>
32497 </TD>
32498 <TD width=15% BGCOLOR=#FBF5EF>
32499 <B>0</B>
32500 </TD>
32501 <TD width=35% BGCOLOR=#FBF5EF>
32502 <B>Operates the same as MIO_PIN_00[Speed]</B>
32503 </TD>
32504 </TR>
32505 <TR valign="top">
32506 <TD width=15% BGCOLOR=#FBF5EF>
32507 <B>IO_Type</B>
32508 </TD>
32509 <TD width=15% BGCOLOR=#FBF5EF>
32510 <B>11:9</B>
32511 </TD>
32512 <TD width=10% BGCOLOR=#FBF5EF>
32513 <B>e00</B>
32514 </TD>
32515 <TD width=10% BGCOLOR=#FBF5EF>
32516 <B>1</B>
32517 </TD>
32518 <TD width=15% BGCOLOR=#FBF5EF>
32519 <B>200</B>
32520 </TD>
32521 <TD width=35% BGCOLOR=#FBF5EF>
32522 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
32523 </TD>
32524 </TR>
32525 <TR valign="top">
32526 <TD width=15% BGCOLOR=#FBF5EF>
32527 <B>PULLUP</B>
32528 </TD>
32529 <TD width=15% BGCOLOR=#FBF5EF>
32530 <B>12:12</B>
32531 </TD>
32532 <TD width=10% BGCOLOR=#FBF5EF>
32533 <B>1000</B>
32534 </TD>
32535 <TD width=10% BGCOLOR=#FBF5EF>
32536 <B>1</B>
32537 </TD>
32538 <TD width=15% BGCOLOR=#FBF5EF>
32539 <B>1000</B>
32540 </TD>
32541 <TD width=35% BGCOLOR=#FBF5EF>
32542 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
32543 </TD>
32544 </TR>
32545 <TR valign="top">
32546 <TD width=15% BGCOLOR=#FBF5EF>
32547 <B>DisableRcvr</B>
32548 </TD>
32549 <TD width=15% BGCOLOR=#FBF5EF>
32550 <B>13:13</B>
32551 </TD>
32552 <TD width=10% BGCOLOR=#FBF5EF>
32553 <B>2000</B>
32554 </TD>
32555 <TD width=10% BGCOLOR=#FBF5EF>
32556 <B>0</B>
32557 </TD>
32558 <TD width=15% BGCOLOR=#FBF5EF>
32559 <B>0</B>
32560 </TD>
32561 <TD width=35% BGCOLOR=#FBF5EF>
32562 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
32563 </TD>
32564 </TR>
32565 <TR valign="top">
32566 <TD width=15% BGCOLOR=#C0C0C0>
32567 <B>MIO_PIN_10@0XF8000728</B>
32568 </TD>
32569 <TD width=15% BGCOLOR=#C0C0C0>
32570 <B>31:0</B>
32571 </TD>
32572 <TD width=10% BGCOLOR=#C0C0C0>
32573 <B>3fff</B>
32574 </TD>
32575 <TD width=10% BGCOLOR=#C0C0C0>
32576 <B></B>
32577 </TD>
32578 <TD width=15% BGCOLOR=#C0C0C0>
32579 <B>1200</B>
32580 </TD>
32581 <TD width=35% BGCOLOR=#C0C0C0>
32582 <B>MIO Pin 10 Control</B>
32583 </TD>
32584 </TR>
32585 </TABLE>
32586 <P>
32587 <H2><a name="MIO_PIN_11">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_11</a></H2>
32588 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
32589 <TR valign="top">
32590 <TD width=15% BGCOLOR=#FFFF00>
32591 <B>Register Name</B>
32592 </TD>
32593 <TD width=15% BGCOLOR=#FFFF00>
32594 <B>Address</B>
32595 </TD>
32596 <TD width=10% BGCOLOR=#FFFF00>
32597 <B>Width</B>
32598 </TD>
32599 <TD width=10% BGCOLOR=#FFFF00>
32600 <B>Type</B>
32601 </TD>
32602 <TD width=15% BGCOLOR=#FFFF00>
32603 <B>Reset Value</B>
32604 </TD>
32605 <TD width=35% BGCOLOR=#FFFF00>
32606 <B>Description</B>
32607 </TD>
32608 </TR>
32609 <TR valign="top">
32610 <TD width=15% BGCOLOR=#FBF5EF>
32611 <B>MIO_PIN_11</B>
32612 </TD>
32613 <TD width=15% BGCOLOR=#FBF5EF>
32614 <B>0XF800072C</B>
32615 </TD>
32616 <TD width=10% BGCOLOR=#FBF5EF>
32617 <B>32</B>
32618 </TD>
32619 <TD width=10% BGCOLOR=#FBF5EF>
32620 <B>rw</B>
32621 </TD>
32622 <TD width=15% BGCOLOR=#FBF5EF>
32623 <B>0x00000000</B>
32624 </TD>
32625 <TD width=35% BGCOLOR=#FBF5EF>
32626 <B>--</B>
32627 </TD>
32628 </TR>
32629 </TABLE>
32630 <P>
32631 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
32632 <TR valign="top">
32633 <TD width=15% BGCOLOR=#C0FFC0>
32634 <B>Field Name</B>
32635 </TD>
32636 <TD width=15% BGCOLOR=#C0FFC0>
32637 <B>Bits</B>
32638 </TD>
32639 <TD width=10% BGCOLOR=#C0FFC0>
32640 <B>Mask</B>
32641 </TD>
32642 <TD width=10% BGCOLOR=#C0FFC0>
32643 <B>Value</B>
32644 </TD>
32645 <TD width=15% BGCOLOR=#C0FFC0>
32646 <B>Shifted Value</B>
32647 </TD>
32648 <TD width=35% BGCOLOR=#C0FFC0>
32649 <B>Description</B>
32650 </TD>
32651 </TR>
32652 <TR valign="top">
32653 <TD width=15% BGCOLOR=#FBF5EF>
32654 <B>TRI_ENABLE</B>
32655 </TD>
32656 <TD width=15% BGCOLOR=#FBF5EF>
32657 <B>0:0</B>
32658 </TD>
32659 <TD width=10% BGCOLOR=#FBF5EF>
32660 <B>1</B>
32661 </TD>
32662 <TD width=10% BGCOLOR=#FBF5EF>
32663 <B>0</B>
32664 </TD>
32665 <TD width=15% BGCOLOR=#FBF5EF>
32666 <B>0</B>
32667 </TD>
32668 <TD width=35% BGCOLOR=#FBF5EF>
32669 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
32670 </TD>
32671 </TR>
32672 <TR valign="top">
32673 <TD width=15% BGCOLOR=#FBF5EF>
32674 <B>L0_SEL</B>
32675 </TD>
32676 <TD width=15% BGCOLOR=#FBF5EF>
32677 <B>1:1</B>
32678 </TD>
32679 <TD width=10% BGCOLOR=#FBF5EF>
32680 <B>2</B>
32681 </TD>
32682 <TD width=10% BGCOLOR=#FBF5EF>
32683 <B>0</B>
32684 </TD>
32685 <TD width=15% BGCOLOR=#FBF5EF>
32686 <B>0</B>
32687 </TD>
32688 <TD width=35% BGCOLOR=#FBF5EF>
32689 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 1 IO Bit 1, Input/Output</B>
32690 </TD>
32691 </TR>
32692 <TR valign="top">
32693 <TD width=15% BGCOLOR=#FBF5EF>
32694 <B>L1_SEL</B>
32695 </TD>
32696 <TD width=15% BGCOLOR=#FBF5EF>
32697 <B>2:2</B>
32698 </TD>
32699 <TD width=10% BGCOLOR=#FBF5EF>
32700 <B>4</B>
32701 </TD>
32702 <TD width=10% BGCOLOR=#FBF5EF>
32703 <B>0</B>
32704 </TD>
32705 <TD width=15% BGCOLOR=#FBF5EF>
32706 <B>0</B>
32707 </TD>
32708 <TD width=35% BGCOLOR=#FBF5EF>
32709 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 3, Output</B>
32710 </TD>
32711 </TR>
32712 <TR valign="top">
32713 <TD width=15% BGCOLOR=#FBF5EF>
32714 <B>L2_SEL</B>
32715 </TD>
32716 <TD width=15% BGCOLOR=#FBF5EF>
32717 <B>4:3</B>
32718 </TD>
32719 <TD width=10% BGCOLOR=#FBF5EF>
32720 <B>18</B>
32721 </TD>
32722 <TD width=10% BGCOLOR=#FBF5EF>
32723 <B>0</B>
32724 </TD>
32725 <TD width=15% BGCOLOR=#FBF5EF>
32726 <B>0</B>
32727 </TD>
32728 <TD width=35% BGCOLOR=#FBF5EF>
32729 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 4, Input/Output 10: NAND Flash IO Bit 6, Input/Output 11: SDIO 1 Power Control, Output</B>
32730 </TD>
32731 </TR>
32732 <TR valign="top">
32733 <TD width=15% BGCOLOR=#FBF5EF>
32734 <B>L3_SEL</B>
32735 </TD>
32736 <TD width=15% BGCOLOR=#FBF5EF>
32737 <B>7:5</B>
32738 </TD>
32739 <TD width=10% BGCOLOR=#FBF5EF>
32740 <B>e0</B>
32741 </TD>
32742 <TD width=10% BGCOLOR=#FBF5EF>
32743 <B>0</B>
32744 </TD>
32745 <TD width=15% BGCOLOR=#FBF5EF>
32746 <B>0</B>
32747 </TD>
32748 <TD width=35% BGCOLOR=#FBF5EF>
32749 <B>Level 3 Mux Select 000: GPIO 11 (bank 0), Input/Output 001: CAN 0 Tx, Output 010: I2C 0 Serial Data, Input/Output 011: PJTAG TDO, Output 100: SDIO 1 Command, Input/Output 101: SPI 1 MISO, Input/Output 110: reserved 111: UART 0 TxD, Output</B>
32750 </TD>
32751 </TR>
32752 <TR valign="top">
32753 <TD width=15% BGCOLOR=#FBF5EF>
32754 <B>Speed</B>
32755 </TD>
32756 <TD width=15% BGCOLOR=#FBF5EF>
32757 <B>8:8</B>
32758 </TD>
32759 <TD width=10% BGCOLOR=#FBF5EF>
32760 <B>100</B>
32761 </TD>
32762 <TD width=10% BGCOLOR=#FBF5EF>
32763 <B>0</B>
32764 </TD>
32765 <TD width=15% BGCOLOR=#FBF5EF>
32766 <B>0</B>
32767 </TD>
32768 <TD width=35% BGCOLOR=#FBF5EF>
32769 <B>Operates the same as MIO_PIN_00[Speed]</B>
32770 </TD>
32771 </TR>
32772 <TR valign="top">
32773 <TD width=15% BGCOLOR=#FBF5EF>
32774 <B>IO_Type</B>
32775 </TD>
32776 <TD width=15% BGCOLOR=#FBF5EF>
32777 <B>11:9</B>
32778 </TD>
32779 <TD width=10% BGCOLOR=#FBF5EF>
32780 <B>e00</B>
32781 </TD>
32782 <TD width=10% BGCOLOR=#FBF5EF>
32783 <B>1</B>
32784 </TD>
32785 <TD width=15% BGCOLOR=#FBF5EF>
32786 <B>200</B>
32787 </TD>
32788 <TD width=35% BGCOLOR=#FBF5EF>
32789 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
32790 </TD>
32791 </TR>
32792 <TR valign="top">
32793 <TD width=15% BGCOLOR=#FBF5EF>
32794 <B>PULLUP</B>
32795 </TD>
32796 <TD width=15% BGCOLOR=#FBF5EF>
32797 <B>12:12</B>
32798 </TD>
32799 <TD width=10% BGCOLOR=#FBF5EF>
32800 <B>1000</B>
32801 </TD>
32802 <TD width=10% BGCOLOR=#FBF5EF>
32803 <B>1</B>
32804 </TD>
32805 <TD width=15% BGCOLOR=#FBF5EF>
32806 <B>1000</B>
32807 </TD>
32808 <TD width=35% BGCOLOR=#FBF5EF>
32809 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
32810 </TD>
32811 </TR>
32812 <TR valign="top">
32813 <TD width=15% BGCOLOR=#FBF5EF>
32814 <B>DisableRcvr</B>
32815 </TD>
32816 <TD width=15% BGCOLOR=#FBF5EF>
32817 <B>13:13</B>
32818 </TD>
32819 <TD width=10% BGCOLOR=#FBF5EF>
32820 <B>2000</B>
32821 </TD>
32822 <TD width=10% BGCOLOR=#FBF5EF>
32823 <B>0</B>
32824 </TD>
32825 <TD width=15% BGCOLOR=#FBF5EF>
32826 <B>0</B>
32827 </TD>
32828 <TD width=35% BGCOLOR=#FBF5EF>
32829 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
32830 </TD>
32831 </TR>
32832 <TR valign="top">
32833 <TD width=15% BGCOLOR=#C0C0C0>
32834 <B>MIO_PIN_11@0XF800072C</B>
32835 </TD>
32836 <TD width=15% BGCOLOR=#C0C0C0>
32837 <B>31:0</B>
32838 </TD>
32839 <TD width=10% BGCOLOR=#C0C0C0>
32840 <B>3fff</B>
32841 </TD>
32842 <TD width=10% BGCOLOR=#C0C0C0>
32843 <B></B>
32844 </TD>
32845 <TD width=15% BGCOLOR=#C0C0C0>
32846 <B>1200</B>
32847 </TD>
32848 <TD width=35% BGCOLOR=#C0C0C0>
32849 <B>MIO Pin 11 Control</B>
32850 </TD>
32851 </TR>
32852 </TABLE>
32853 <P>
32854 <H2><a name="MIO_PIN_12">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_12</a></H2>
32855 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
32856 <TR valign="top">
32857 <TD width=15% BGCOLOR=#FFFF00>
32858 <B>Register Name</B>
32859 </TD>
32860 <TD width=15% BGCOLOR=#FFFF00>
32861 <B>Address</B>
32862 </TD>
32863 <TD width=10% BGCOLOR=#FFFF00>
32864 <B>Width</B>
32865 </TD>
32866 <TD width=10% BGCOLOR=#FFFF00>
32867 <B>Type</B>
32868 </TD>
32869 <TD width=15% BGCOLOR=#FFFF00>
32870 <B>Reset Value</B>
32871 </TD>
32872 <TD width=35% BGCOLOR=#FFFF00>
32873 <B>Description</B>
32874 </TD>
32875 </TR>
32876 <TR valign="top">
32877 <TD width=15% BGCOLOR=#FBF5EF>
32878 <B>MIO_PIN_12</B>
32879 </TD>
32880 <TD width=15% BGCOLOR=#FBF5EF>
32881 <B>0XF8000730</B>
32882 </TD>
32883 <TD width=10% BGCOLOR=#FBF5EF>
32884 <B>32</B>
32885 </TD>
32886 <TD width=10% BGCOLOR=#FBF5EF>
32887 <B>rw</B>
32888 </TD>
32889 <TD width=15% BGCOLOR=#FBF5EF>
32890 <B>0x00000000</B>
32891 </TD>
32892 <TD width=35% BGCOLOR=#FBF5EF>
32893 <B>--</B>
32894 </TD>
32895 </TR>
32896 </TABLE>
32897 <P>
32898 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
32899 <TR valign="top">
32900 <TD width=15% BGCOLOR=#C0FFC0>
32901 <B>Field Name</B>
32902 </TD>
32903 <TD width=15% BGCOLOR=#C0FFC0>
32904 <B>Bits</B>
32905 </TD>
32906 <TD width=10% BGCOLOR=#C0FFC0>
32907 <B>Mask</B>
32908 </TD>
32909 <TD width=10% BGCOLOR=#C0FFC0>
32910 <B>Value</B>
32911 </TD>
32912 <TD width=15% BGCOLOR=#C0FFC0>
32913 <B>Shifted Value</B>
32914 </TD>
32915 <TD width=35% BGCOLOR=#C0FFC0>
32916 <B>Description</B>
32917 </TD>
32918 </TR>
32919 <TR valign="top">
32920 <TD width=15% BGCOLOR=#FBF5EF>
32921 <B>TRI_ENABLE</B>
32922 </TD>
32923 <TD width=15% BGCOLOR=#FBF5EF>
32924 <B>0:0</B>
32925 </TD>
32926 <TD width=10% BGCOLOR=#FBF5EF>
32927 <B>1</B>
32928 </TD>
32929 <TD width=10% BGCOLOR=#FBF5EF>
32930 <B>0</B>
32931 </TD>
32932 <TD width=15% BGCOLOR=#FBF5EF>
32933 <B>0</B>
32934 </TD>
32935 <TD width=35% BGCOLOR=#FBF5EF>
32936 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
32937 </TD>
32938 </TR>
32939 <TR valign="top">
32940 <TD width=15% BGCOLOR=#FBF5EF>
32941 <B>L0_SEL</B>
32942 </TD>
32943 <TD width=15% BGCOLOR=#FBF5EF>
32944 <B>1:1</B>
32945 </TD>
32946 <TD width=10% BGCOLOR=#FBF5EF>
32947 <B>2</B>
32948 </TD>
32949 <TD width=10% BGCOLOR=#FBF5EF>
32950 <B>0</B>
32951 </TD>
32952 <TD width=15% BGCOLOR=#FBF5EF>
32953 <B>0</B>
32954 </TD>
32955 <TD width=35% BGCOLOR=#FBF5EF>
32956 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 1 IO Bit 2, Input/Output</B>
32957 </TD>
32958 </TR>
32959 <TR valign="top">
32960 <TD width=15% BGCOLOR=#FBF5EF>
32961 <B>L1_SEL</B>
32962 </TD>
32963 <TD width=15% BGCOLOR=#FBF5EF>
32964 <B>2:2</B>
32965 </TD>
32966 <TD width=10% BGCOLOR=#FBF5EF>
32967 <B>4</B>
32968 </TD>
32969 <TD width=10% BGCOLOR=#FBF5EF>
32970 <B>0</B>
32971 </TD>
32972 <TD width=15% BGCOLOR=#FBF5EF>
32973 <B>0</B>
32974 </TD>
32975 <TD width=35% BGCOLOR=#FBF5EF>
32976 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Clock, Output</B>
32977 </TD>
32978 </TR>
32979 <TR valign="top">
32980 <TD width=15% BGCOLOR=#FBF5EF>
32981 <B>L2_SEL</B>
32982 </TD>
32983 <TD width=15% BGCOLOR=#FBF5EF>
32984 <B>4:3</B>
32985 </TD>
32986 <TD width=10% BGCOLOR=#FBF5EF>
32987 <B>18</B>
32988 </TD>
32989 <TD width=10% BGCOLOR=#FBF5EF>
32990 <B>0</B>
32991 </TD>
32992 <TD width=15% BGCOLOR=#FBF5EF>
32993 <B>0</B>
32994 </TD>
32995 <TD width=35% BGCOLOR=#FBF5EF>
32996 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Wait, Input 10: NAND Flash IO Bit 7, Input/Output 11: SDIO 0 Power Control, Output</B>
32997 </TD>
32998 </TR>
32999 <TR valign="top">
33000 <TD width=15% BGCOLOR=#FBF5EF>
33001 <B>L3_SEL</B>
33002 </TD>
33003 <TD width=15% BGCOLOR=#FBF5EF>
33004 <B>7:5</B>
33005 </TD>
33006 <TD width=10% BGCOLOR=#FBF5EF>
33007 <B>e0</B>
33008 </TD>
33009 <TD width=10% BGCOLOR=#FBF5EF>
33010 <B>0</B>
33011 </TD>
33012 <TD width=15% BGCOLOR=#FBF5EF>
33013 <B>0</B>
33014 </TD>
33015 <TD width=35% BGCOLOR=#FBF5EF>
33016 <B>Level 3 Mux Select 000: GPIO 12 (bank 0), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: PJTAG TCK, Input 100: SDIO 1 Clock, Input/Output 101: SPI 1 Serial Clock, Input/Output 110: reserved 111: UART 1 TxD, Output</B>
33017 </TD>
33018 </TR>
33019 <TR valign="top">
33020 <TD width=15% BGCOLOR=#FBF5EF>
33021 <B>Speed</B>
33022 </TD>
33023 <TD width=15% BGCOLOR=#FBF5EF>
33024 <B>8:8</B>
33025 </TD>
33026 <TD width=10% BGCOLOR=#FBF5EF>
33027 <B>100</B>
33028 </TD>
33029 <TD width=10% BGCOLOR=#FBF5EF>
33030 <B>0</B>
33031 </TD>
33032 <TD width=15% BGCOLOR=#FBF5EF>
33033 <B>0</B>
33034 </TD>
33035 <TD width=35% BGCOLOR=#FBF5EF>
33036 <B>Operates the same as MIO_PIN_00[Speed]</B>
33037 </TD>
33038 </TR>
33039 <TR valign="top">
33040 <TD width=15% BGCOLOR=#FBF5EF>
33041 <B>IO_Type</B>
33042 </TD>
33043 <TD width=15% BGCOLOR=#FBF5EF>
33044 <B>11:9</B>
33045 </TD>
33046 <TD width=10% BGCOLOR=#FBF5EF>
33047 <B>e00</B>
33048 </TD>
33049 <TD width=10% BGCOLOR=#FBF5EF>
33050 <B>1</B>
33051 </TD>
33052 <TD width=15% BGCOLOR=#FBF5EF>
33053 <B>200</B>
33054 </TD>
33055 <TD width=35% BGCOLOR=#FBF5EF>
33056 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
33057 </TD>
33058 </TR>
33059 <TR valign="top">
33060 <TD width=15% BGCOLOR=#FBF5EF>
33061 <B>PULLUP</B>
33062 </TD>
33063 <TD width=15% BGCOLOR=#FBF5EF>
33064 <B>12:12</B>
33065 </TD>
33066 <TD width=10% BGCOLOR=#FBF5EF>
33067 <B>1000</B>
33068 </TD>
33069 <TD width=10% BGCOLOR=#FBF5EF>
33070 <B>1</B>
33071 </TD>
33072 <TD width=15% BGCOLOR=#FBF5EF>
33073 <B>1000</B>
33074 </TD>
33075 <TD width=35% BGCOLOR=#FBF5EF>
33076 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
33077 </TD>
33078 </TR>
33079 <TR valign="top">
33080 <TD width=15% BGCOLOR=#FBF5EF>
33081 <B>DisableRcvr</B>
33082 </TD>
33083 <TD width=15% BGCOLOR=#FBF5EF>
33084 <B>13:13</B>
33085 </TD>
33086 <TD width=10% BGCOLOR=#FBF5EF>
33087 <B>2000</B>
33088 </TD>
33089 <TD width=10% BGCOLOR=#FBF5EF>
33090 <B>0</B>
33091 </TD>
33092 <TD width=15% BGCOLOR=#FBF5EF>
33093 <B>0</B>
33094 </TD>
33095 <TD width=35% BGCOLOR=#FBF5EF>
33096 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
33097 </TD>
33098 </TR>
33099 <TR valign="top">
33100 <TD width=15% BGCOLOR=#C0C0C0>
33101 <B>MIO_PIN_12@0XF8000730</B>
33102 </TD>
33103 <TD width=15% BGCOLOR=#C0C0C0>
33104 <B>31:0</B>
33105 </TD>
33106 <TD width=10% BGCOLOR=#C0C0C0>
33107 <B>3fff</B>
33108 </TD>
33109 <TD width=10% BGCOLOR=#C0C0C0>
33110 <B></B>
33111 </TD>
33112 <TD width=15% BGCOLOR=#C0C0C0>
33113 <B>1200</B>
33114 </TD>
33115 <TD width=35% BGCOLOR=#C0C0C0>
33116 <B>MIO Pin 12 Control</B>
33117 </TD>
33118 </TR>
33119 </TABLE>
33120 <P>
33121 <H2><a name="MIO_PIN_13">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_13</a></H2>
33122 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
33123 <TR valign="top">
33124 <TD width=15% BGCOLOR=#FFFF00>
33125 <B>Register Name</B>
33126 </TD>
33127 <TD width=15% BGCOLOR=#FFFF00>
33128 <B>Address</B>
33129 </TD>
33130 <TD width=10% BGCOLOR=#FFFF00>
33131 <B>Width</B>
33132 </TD>
33133 <TD width=10% BGCOLOR=#FFFF00>
33134 <B>Type</B>
33135 </TD>
33136 <TD width=15% BGCOLOR=#FFFF00>
33137 <B>Reset Value</B>
33138 </TD>
33139 <TD width=35% BGCOLOR=#FFFF00>
33140 <B>Description</B>
33141 </TD>
33142 </TR>
33143 <TR valign="top">
33144 <TD width=15% BGCOLOR=#FBF5EF>
33145 <B>MIO_PIN_13</B>
33146 </TD>
33147 <TD width=15% BGCOLOR=#FBF5EF>
33148 <B>0XF8000734</B>
33149 </TD>
33150 <TD width=10% BGCOLOR=#FBF5EF>
33151 <B>32</B>
33152 </TD>
33153 <TD width=10% BGCOLOR=#FBF5EF>
33154 <B>rw</B>
33155 </TD>
33156 <TD width=15% BGCOLOR=#FBF5EF>
33157 <B>0x00000000</B>
33158 </TD>
33159 <TD width=35% BGCOLOR=#FBF5EF>
33160 <B>--</B>
33161 </TD>
33162 </TR>
33163 </TABLE>
33164 <P>
33165 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
33166 <TR valign="top">
33167 <TD width=15% BGCOLOR=#C0FFC0>
33168 <B>Field Name</B>
33169 </TD>
33170 <TD width=15% BGCOLOR=#C0FFC0>
33171 <B>Bits</B>
33172 </TD>
33173 <TD width=10% BGCOLOR=#C0FFC0>
33174 <B>Mask</B>
33175 </TD>
33176 <TD width=10% BGCOLOR=#C0FFC0>
33177 <B>Value</B>
33178 </TD>
33179 <TD width=15% BGCOLOR=#C0FFC0>
33180 <B>Shifted Value</B>
33181 </TD>
33182 <TD width=35% BGCOLOR=#C0FFC0>
33183 <B>Description</B>
33184 </TD>
33185 </TR>
33186 <TR valign="top">
33187 <TD width=15% BGCOLOR=#FBF5EF>
33188 <B>TRI_ENABLE</B>
33189 </TD>
33190 <TD width=15% BGCOLOR=#FBF5EF>
33191 <B>0:0</B>
33192 </TD>
33193 <TD width=10% BGCOLOR=#FBF5EF>
33194 <B>1</B>
33195 </TD>
33196 <TD width=10% BGCOLOR=#FBF5EF>
33197 <B>0</B>
33198 </TD>
33199 <TD width=15% BGCOLOR=#FBF5EF>
33200 <B>0</B>
33201 </TD>
33202 <TD width=35% BGCOLOR=#FBF5EF>
33203 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
33204 </TD>
33205 </TR>
33206 <TR valign="top">
33207 <TD width=15% BGCOLOR=#FBF5EF>
33208 <B>L0_SEL</B>
33209 </TD>
33210 <TD width=15% BGCOLOR=#FBF5EF>
33211 <B>1:1</B>
33212 </TD>
33213 <TD width=10% BGCOLOR=#FBF5EF>
33214 <B>2</B>
33215 </TD>
33216 <TD width=10% BGCOLOR=#FBF5EF>
33217 <B>0</B>
33218 </TD>
33219 <TD width=15% BGCOLOR=#FBF5EF>
33220 <B>0</B>
33221 </TD>
33222 <TD width=35% BGCOLOR=#FBF5EF>
33223 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 1 IO Bit 3, Input/Output</B>
33224 </TD>
33225 </TR>
33226 <TR valign="top">
33227 <TD width=15% BGCOLOR=#FBF5EF>
33228 <B>L1_SEL</B>
33229 </TD>
33230 <TD width=15% BGCOLOR=#FBF5EF>
33231 <B>2:2</B>
33232 </TD>
33233 <TD width=10% BGCOLOR=#FBF5EF>
33234 <B>4</B>
33235 </TD>
33236 <TD width=10% BGCOLOR=#FBF5EF>
33237 <B>0</B>
33238 </TD>
33239 <TD width=15% BGCOLOR=#FBF5EF>
33240 <B>0</B>
33241 </TD>
33242 <TD width=35% BGCOLOR=#FBF5EF>
33243 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Control Signal, Output</B>
33244 </TD>
33245 </TR>
33246 <TR valign="top">
33247 <TD width=15% BGCOLOR=#FBF5EF>
33248 <B>L2_SEL</B>
33249 </TD>
33250 <TD width=15% BGCOLOR=#FBF5EF>
33251 <B>4:3</B>
33252 </TD>
33253 <TD width=10% BGCOLOR=#FBF5EF>
33254 <B>18</B>
33255 </TD>
33256 <TD width=10% BGCOLOR=#FBF5EF>
33257 <B>0</B>
33258 </TD>
33259 <TD width=15% BGCOLOR=#FBF5EF>
33260 <B>0</B>
33261 </TD>
33262 <TD width=35% BGCOLOR=#FBF5EF>
33263 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 5, Input/Output 10: NAND Flash IO Bit 3, Input/Output 11: SDIO 1 Power Control, Output</B>
33264 </TD>
33265 </TR>
33266 <TR valign="top">
33267 <TD width=15% BGCOLOR=#FBF5EF>
33268 <B>L3_SEL</B>
33269 </TD>
33270 <TD width=15% BGCOLOR=#FBF5EF>
33271 <B>7:5</B>
33272 </TD>
33273 <TD width=10% BGCOLOR=#FBF5EF>
33274 <B>e0</B>
33275 </TD>
33276 <TD width=10% BGCOLOR=#FBF5EF>
33277 <B>0</B>
33278 </TD>
33279 <TD width=15% BGCOLOR=#FBF5EF>
33280 <B>0</B>
33281 </TD>
33282 <TD width=35% BGCOLOR=#FBF5EF>
33283 <B>Level 3 Mux Select 000: GPIO 13 (bank 0), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: PJTAG TMS, Input 100: SDIO 1 IO Bit 1, Input/Output 101: SPI 1 Slave Select 0, Input/Output 110: reserved 111: UART 1 RxD, Input</B>
33284 </TD>
33285 </TR>
33286 <TR valign="top">
33287 <TD width=15% BGCOLOR=#FBF5EF>
33288 <B>Speed</B>
33289 </TD>
33290 <TD width=15% BGCOLOR=#FBF5EF>
33291 <B>8:8</B>
33292 </TD>
33293 <TD width=10% BGCOLOR=#FBF5EF>
33294 <B>100</B>
33295 </TD>
33296 <TD width=10% BGCOLOR=#FBF5EF>
33297 <B>0</B>
33298 </TD>
33299 <TD width=15% BGCOLOR=#FBF5EF>
33300 <B>0</B>
33301 </TD>
33302 <TD width=35% BGCOLOR=#FBF5EF>
33303 <B>Operates the same as MIO_PIN_00[Speed]</B>
33304 </TD>
33305 </TR>
33306 <TR valign="top">
33307 <TD width=15% BGCOLOR=#FBF5EF>
33308 <B>IO_Type</B>
33309 </TD>
33310 <TD width=15% BGCOLOR=#FBF5EF>
33311 <B>11:9</B>
33312 </TD>
33313 <TD width=10% BGCOLOR=#FBF5EF>
33314 <B>e00</B>
33315 </TD>
33316 <TD width=10% BGCOLOR=#FBF5EF>
33317 <B>1</B>
33318 </TD>
33319 <TD width=15% BGCOLOR=#FBF5EF>
33320 <B>200</B>
33321 </TD>
33322 <TD width=35% BGCOLOR=#FBF5EF>
33323 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
33324 </TD>
33325 </TR>
33326 <TR valign="top">
33327 <TD width=15% BGCOLOR=#FBF5EF>
33328 <B>PULLUP</B>
33329 </TD>
33330 <TD width=15% BGCOLOR=#FBF5EF>
33331 <B>12:12</B>
33332 </TD>
33333 <TD width=10% BGCOLOR=#FBF5EF>
33334 <B>1000</B>
33335 </TD>
33336 <TD width=10% BGCOLOR=#FBF5EF>
33337 <B>1</B>
33338 </TD>
33339 <TD width=15% BGCOLOR=#FBF5EF>
33340 <B>1000</B>
33341 </TD>
33342 <TD width=35% BGCOLOR=#FBF5EF>
33343 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
33344 </TD>
33345 </TR>
33346 <TR valign="top">
33347 <TD width=15% BGCOLOR=#FBF5EF>
33348 <B>DisableRcvr</B>
33349 </TD>
33350 <TD width=15% BGCOLOR=#FBF5EF>
33351 <B>13:13</B>
33352 </TD>
33353 <TD width=10% BGCOLOR=#FBF5EF>
33354 <B>2000</B>
33355 </TD>
33356 <TD width=10% BGCOLOR=#FBF5EF>
33357 <B>0</B>
33358 </TD>
33359 <TD width=15% BGCOLOR=#FBF5EF>
33360 <B>0</B>
33361 </TD>
33362 <TD width=35% BGCOLOR=#FBF5EF>
33363 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
33364 </TD>
33365 </TR>
33366 <TR valign="top">
33367 <TD width=15% BGCOLOR=#C0C0C0>
33368 <B>MIO_PIN_13@0XF8000734</B>
33369 </TD>
33370 <TD width=15% BGCOLOR=#C0C0C0>
33371 <B>31:0</B>
33372 </TD>
33373 <TD width=10% BGCOLOR=#C0C0C0>
33374 <B>3fff</B>
33375 </TD>
33376 <TD width=10% BGCOLOR=#C0C0C0>
33377 <B></B>
33378 </TD>
33379 <TD width=15% BGCOLOR=#C0C0C0>
33380 <B>1200</B>
33381 </TD>
33382 <TD width=35% BGCOLOR=#C0C0C0>
33383 <B>MIO Pin 13 Control</B>
33384 </TD>
33385 </TR>
33386 </TABLE>
33387 <P>
33388 <H2><a name="MIO_PIN_14">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_14</a></H2>
33389 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
33390 <TR valign="top">
33391 <TD width=15% BGCOLOR=#FFFF00>
33392 <B>Register Name</B>
33393 </TD>
33394 <TD width=15% BGCOLOR=#FFFF00>
33395 <B>Address</B>
33396 </TD>
33397 <TD width=10% BGCOLOR=#FFFF00>
33398 <B>Width</B>
33399 </TD>
33400 <TD width=10% BGCOLOR=#FFFF00>
33401 <B>Type</B>
33402 </TD>
33403 <TD width=15% BGCOLOR=#FFFF00>
33404 <B>Reset Value</B>
33405 </TD>
33406 <TD width=35% BGCOLOR=#FFFF00>
33407 <B>Description</B>
33408 </TD>
33409 </TR>
33410 <TR valign="top">
33411 <TD width=15% BGCOLOR=#FBF5EF>
33412 <B>MIO_PIN_14</B>
33413 </TD>
33414 <TD width=15% BGCOLOR=#FBF5EF>
33415 <B>0XF8000738</B>
33416 </TD>
33417 <TD width=10% BGCOLOR=#FBF5EF>
33418 <B>32</B>
33419 </TD>
33420 <TD width=10% BGCOLOR=#FBF5EF>
33421 <B>rw</B>
33422 </TD>
33423 <TD width=15% BGCOLOR=#FBF5EF>
33424 <B>0x00000000</B>
33425 </TD>
33426 <TD width=35% BGCOLOR=#FBF5EF>
33427 <B>--</B>
33428 </TD>
33429 </TR>
33430 </TABLE>
33431 <P>
33432 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
33433 <TR valign="top">
33434 <TD width=15% BGCOLOR=#C0FFC0>
33435 <B>Field Name</B>
33436 </TD>
33437 <TD width=15% BGCOLOR=#C0FFC0>
33438 <B>Bits</B>
33439 </TD>
33440 <TD width=10% BGCOLOR=#C0FFC0>
33441 <B>Mask</B>
33442 </TD>
33443 <TD width=10% BGCOLOR=#C0FFC0>
33444 <B>Value</B>
33445 </TD>
33446 <TD width=15% BGCOLOR=#C0FFC0>
33447 <B>Shifted Value</B>
33448 </TD>
33449 <TD width=35% BGCOLOR=#C0FFC0>
33450 <B>Description</B>
33451 </TD>
33452 </TR>
33453 <TR valign="top">
33454 <TD width=15% BGCOLOR=#FBF5EF>
33455 <B>TRI_ENABLE</B>
33456 </TD>
33457 <TD width=15% BGCOLOR=#FBF5EF>
33458 <B>0:0</B>
33459 </TD>
33460 <TD width=10% BGCOLOR=#FBF5EF>
33461 <B>1</B>
33462 </TD>
33463 <TD width=10% BGCOLOR=#FBF5EF>
33464 <B>0</B>
33465 </TD>
33466 <TD width=15% BGCOLOR=#FBF5EF>
33467 <B>0</B>
33468 </TD>
33469 <TD width=35% BGCOLOR=#FBF5EF>
33470 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
33471 </TD>
33472 </TR>
33473 <TR valign="top">
33474 <TD width=15% BGCOLOR=#FBF5EF>
33475 <B>L0_SEL</B>
33476 </TD>
33477 <TD width=15% BGCOLOR=#FBF5EF>
33478 <B>1:1</B>
33479 </TD>
33480 <TD width=10% BGCOLOR=#FBF5EF>
33481 <B>2</B>
33482 </TD>
33483 <TD width=10% BGCOLOR=#FBF5EF>
33484 <B>0</B>
33485 </TD>
33486 <TD width=15% BGCOLOR=#FBF5EF>
33487 <B>0</B>
33488 </TD>
33489 <TD width=35% BGCOLOR=#FBF5EF>
33490 <B>Level 0 Mux Select 0: Level 1 Mux 1= Not Used</B>
33491 </TD>
33492 </TR>
33493 <TR valign="top">
33494 <TD width=15% BGCOLOR=#FBF5EF>
33495 <B>L1_SEL</B>
33496 </TD>
33497 <TD width=15% BGCOLOR=#FBF5EF>
33498 <B>2:2</B>
33499 </TD>
33500 <TD width=10% BGCOLOR=#FBF5EF>
33501 <B>4</B>
33502 </TD>
33503 <TD width=10% BGCOLOR=#FBF5EF>
33504 <B>0</B>
33505 </TD>
33506 <TD width=15% BGCOLOR=#FBF5EF>
33507 <B>0</B>
33508 </TD>
33509 <TD width=35% BGCOLOR=#FBF5EF>
33510 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 0, Output</B>
33511 </TD>
33512 </TR>
33513 <TR valign="top">
33514 <TD width=15% BGCOLOR=#FBF5EF>
33515 <B>L2_SEL</B>
33516 </TD>
33517 <TD width=15% BGCOLOR=#FBF5EF>
33518 <B>4:3</B>
33519 </TD>
33520 <TD width=10% BGCOLOR=#FBF5EF>
33521 <B>18</B>
33522 </TD>
33523 <TD width=10% BGCOLOR=#FBF5EF>
33524 <B>0</B>
33525 </TD>
33526 <TD width=15% BGCOLOR=#FBF5EF>
33527 <B>0</B>
33528 </TD>
33529 <TD width=35% BGCOLOR=#FBF5EF>
33530 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: NAND Flash Busy, Input 11: SDIO 0 Power Control, Output</B>
33531 </TD>
33532 </TR>
33533 <TR valign="top">
33534 <TD width=15% BGCOLOR=#FBF5EF>
33535 <B>L3_SEL</B>
33536 </TD>
33537 <TD width=15% BGCOLOR=#FBF5EF>
33538 <B>7:5</B>
33539 </TD>
33540 <TD width=10% BGCOLOR=#FBF5EF>
33541 <B>e0</B>
33542 </TD>
33543 <TD width=10% BGCOLOR=#FBF5EF>
33544 <B>0</B>
33545 </TD>
33546 <TD width=15% BGCOLOR=#FBF5EF>
33547 <B>0</B>
33548 </TD>
33549 <TD width=35% BGCOLOR=#FBF5EF>
33550 <B>Level 3 Mux Select 000: GPIO 14 (bank 0), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: SWDT Clock, Input 100: SDIO 1 IO Bit 2, Input/Output 101: SPI 1 slave select 1, Output 110: reserved 111: UART 0 RxD, Input</B>
33551 </TD>
33552 </TR>
33553 <TR valign="top">
33554 <TD width=15% BGCOLOR=#FBF5EF>
33555 <B>Speed</B>
33556 </TD>
33557 <TD width=15% BGCOLOR=#FBF5EF>
33558 <B>8:8</B>
33559 </TD>
33560 <TD width=10% BGCOLOR=#FBF5EF>
33561 <B>100</B>
33562 </TD>
33563 <TD width=10% BGCOLOR=#FBF5EF>
33564 <B>0</B>
33565 </TD>
33566 <TD width=15% BGCOLOR=#FBF5EF>
33567 <B>0</B>
33568 </TD>
33569 <TD width=35% BGCOLOR=#FBF5EF>
33570 <B>Operates the same as MIO_PIN_00[Speed]</B>
33571 </TD>
33572 </TR>
33573 <TR valign="top">
33574 <TD width=15% BGCOLOR=#FBF5EF>
33575 <B>IO_Type</B>
33576 </TD>
33577 <TD width=15% BGCOLOR=#FBF5EF>
33578 <B>11:9</B>
33579 </TD>
33580 <TD width=10% BGCOLOR=#FBF5EF>
33581 <B>e00</B>
33582 </TD>
33583 <TD width=10% BGCOLOR=#FBF5EF>
33584 <B>1</B>
33585 </TD>
33586 <TD width=15% BGCOLOR=#FBF5EF>
33587 <B>200</B>
33588 </TD>
33589 <TD width=35% BGCOLOR=#FBF5EF>
33590 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
33591 </TD>
33592 </TR>
33593 <TR valign="top">
33594 <TD width=15% BGCOLOR=#FBF5EF>
33595 <B>PULLUP</B>
33596 </TD>
33597 <TD width=15% BGCOLOR=#FBF5EF>
33598 <B>12:12</B>
33599 </TD>
33600 <TD width=10% BGCOLOR=#FBF5EF>
33601 <B>1000</B>
33602 </TD>
33603 <TD width=10% BGCOLOR=#FBF5EF>
33604 <B>1</B>
33605 </TD>
33606 <TD width=15% BGCOLOR=#FBF5EF>
33607 <B>1000</B>
33608 </TD>
33609 <TD width=35% BGCOLOR=#FBF5EF>
33610 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
33611 </TD>
33612 </TR>
33613 <TR valign="top">
33614 <TD width=15% BGCOLOR=#FBF5EF>
33615 <B>DisableRcvr</B>
33616 </TD>
33617 <TD width=15% BGCOLOR=#FBF5EF>
33618 <B>13:13</B>
33619 </TD>
33620 <TD width=10% BGCOLOR=#FBF5EF>
33621 <B>2000</B>
33622 </TD>
33623 <TD width=10% BGCOLOR=#FBF5EF>
33624 <B>0</B>
33625 </TD>
33626 <TD width=15% BGCOLOR=#FBF5EF>
33627 <B>0</B>
33628 </TD>
33629 <TD width=35% BGCOLOR=#FBF5EF>
33630 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
33631 </TD>
33632 </TR>
33633 <TR valign="top">
33634 <TD width=15% BGCOLOR=#C0C0C0>
33635 <B>MIO_PIN_14@0XF8000738</B>
33636 </TD>
33637 <TD width=15% BGCOLOR=#C0C0C0>
33638 <B>31:0</B>
33639 </TD>
33640 <TD width=10% BGCOLOR=#C0C0C0>
33641 <B>3fff</B>
33642 </TD>
33643 <TD width=10% BGCOLOR=#C0C0C0>
33644 <B></B>
33645 </TD>
33646 <TD width=15% BGCOLOR=#C0C0C0>
33647 <B>1200</B>
33648 </TD>
33649 <TD width=35% BGCOLOR=#C0C0C0>
33650 <B>MIO Pin 14 Control</B>
33651 </TD>
33652 </TR>
33653 </TABLE>
33654 <P>
33655 <H2><a name="MIO_PIN_15">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_15</a></H2>
33656 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
33657 <TR valign="top">
33658 <TD width=15% BGCOLOR=#FFFF00>
33659 <B>Register Name</B>
33660 </TD>
33661 <TD width=15% BGCOLOR=#FFFF00>
33662 <B>Address</B>
33663 </TD>
33664 <TD width=10% BGCOLOR=#FFFF00>
33665 <B>Width</B>
33666 </TD>
33667 <TD width=10% BGCOLOR=#FFFF00>
33668 <B>Type</B>
33669 </TD>
33670 <TD width=15% BGCOLOR=#FFFF00>
33671 <B>Reset Value</B>
33672 </TD>
33673 <TD width=35% BGCOLOR=#FFFF00>
33674 <B>Description</B>
33675 </TD>
33676 </TR>
33677 <TR valign="top">
33678 <TD width=15% BGCOLOR=#FBF5EF>
33679 <B>MIO_PIN_15</B>
33680 </TD>
33681 <TD width=15% BGCOLOR=#FBF5EF>
33682 <B>0XF800073C</B>
33683 </TD>
33684 <TD width=10% BGCOLOR=#FBF5EF>
33685 <B>32</B>
33686 </TD>
33687 <TD width=10% BGCOLOR=#FBF5EF>
33688 <B>rw</B>
33689 </TD>
33690 <TD width=15% BGCOLOR=#FBF5EF>
33691 <B>0x00000000</B>
33692 </TD>
33693 <TD width=35% BGCOLOR=#FBF5EF>
33694 <B>--</B>
33695 </TD>
33696 </TR>
33697 </TABLE>
33698 <P>
33699 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
33700 <TR valign="top">
33701 <TD width=15% BGCOLOR=#C0FFC0>
33702 <B>Field Name</B>
33703 </TD>
33704 <TD width=15% BGCOLOR=#C0FFC0>
33705 <B>Bits</B>
33706 </TD>
33707 <TD width=10% BGCOLOR=#C0FFC0>
33708 <B>Mask</B>
33709 </TD>
33710 <TD width=10% BGCOLOR=#C0FFC0>
33711 <B>Value</B>
33712 </TD>
33713 <TD width=15% BGCOLOR=#C0FFC0>
33714 <B>Shifted Value</B>
33715 </TD>
33716 <TD width=35% BGCOLOR=#C0FFC0>
33717 <B>Description</B>
33718 </TD>
33719 </TR>
33720 <TR valign="top">
33721 <TD width=15% BGCOLOR=#FBF5EF>
33722 <B>TRI_ENABLE</B>
33723 </TD>
33724 <TD width=15% BGCOLOR=#FBF5EF>
33725 <B>0:0</B>
33726 </TD>
33727 <TD width=10% BGCOLOR=#FBF5EF>
33728 <B>1</B>
33729 </TD>
33730 <TD width=10% BGCOLOR=#FBF5EF>
33731 <B>1</B>
33732 </TD>
33733 <TD width=15% BGCOLOR=#FBF5EF>
33734 <B>1</B>
33735 </TD>
33736 <TD width=35% BGCOLOR=#FBF5EF>
33737 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
33738 </TD>
33739 </TR>
33740 <TR valign="top">
33741 <TD width=15% BGCOLOR=#FBF5EF>
33742 <B>Speed</B>
33743 </TD>
33744 <TD width=15% BGCOLOR=#FBF5EF>
33745 <B>8:8</B>
33746 </TD>
33747 <TD width=10% BGCOLOR=#FBF5EF>
33748 <B>100</B>
33749 </TD>
33750 <TD width=10% BGCOLOR=#FBF5EF>
33751 <B>0</B>
33752 </TD>
33753 <TD width=15% BGCOLOR=#FBF5EF>
33754 <B>0</B>
33755 </TD>
33756 <TD width=35% BGCOLOR=#FBF5EF>
33757 <B>Operates the same as MIO_PIN_00[Speed]</B>
33758 </TD>
33759 </TR>
33760 <TR valign="top">
33761 <TD width=15% BGCOLOR=#FBF5EF>
33762 <B>IO_Type</B>
33763 </TD>
33764 <TD width=15% BGCOLOR=#FBF5EF>
33765 <B>11:9</B>
33766 </TD>
33767 <TD width=10% BGCOLOR=#FBF5EF>
33768 <B>e00</B>
33769 </TD>
33770 <TD width=10% BGCOLOR=#FBF5EF>
33771 <B>1</B>
33772 </TD>
33773 <TD width=15% BGCOLOR=#FBF5EF>
33774 <B>200</B>
33775 </TD>
33776 <TD width=35% BGCOLOR=#FBF5EF>
33777 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
33778 </TD>
33779 </TR>
33780 <TR valign="top">
33781 <TD width=15% BGCOLOR=#FBF5EF>
33782 <B>PULLUP</B>
33783 </TD>
33784 <TD width=15% BGCOLOR=#FBF5EF>
33785 <B>12:12</B>
33786 </TD>
33787 <TD width=10% BGCOLOR=#FBF5EF>
33788 <B>1000</B>
33789 </TD>
33790 <TD width=10% BGCOLOR=#FBF5EF>
33791 <B>1</B>
33792 </TD>
33793 <TD width=15% BGCOLOR=#FBF5EF>
33794 <B>1000</B>
33795 </TD>
33796 <TD width=35% BGCOLOR=#FBF5EF>
33797 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
33798 </TD>
33799 </TR>
33800 <TR valign="top">
33801 <TD width=15% BGCOLOR=#FBF5EF>
33802 <B>DisableRcvr</B>
33803 </TD>
33804 <TD width=15% BGCOLOR=#FBF5EF>
33805 <B>13:13</B>
33806 </TD>
33807 <TD width=10% BGCOLOR=#FBF5EF>
33808 <B>2000</B>
33809 </TD>
33810 <TD width=10% BGCOLOR=#FBF5EF>
33811 <B>0</B>
33812 </TD>
33813 <TD width=15% BGCOLOR=#FBF5EF>
33814 <B>0</B>
33815 </TD>
33816 <TD width=35% BGCOLOR=#FBF5EF>
33817 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
33818 </TD>
33819 </TR>
33820 <TR valign="top">
33821 <TD width=15% BGCOLOR=#C0C0C0>
33822 <B>MIO_PIN_15@0XF800073C</B>
33823 </TD>
33824 <TD width=15% BGCOLOR=#C0C0C0>
33825 <B>31:0</B>
33826 </TD>
33827 <TD width=10% BGCOLOR=#C0C0C0>
33828 <B>3f01</B>
33829 </TD>
33830 <TD width=10% BGCOLOR=#C0C0C0>
33831 <B></B>
33832 </TD>
33833 <TD width=15% BGCOLOR=#C0C0C0>
33834 <B>1201</B>
33835 </TD>
33836 <TD width=35% BGCOLOR=#C0C0C0>
33837 <B>MIO Pin 15 Control</B>
33838 </TD>
33839 </TR>
33840 </TABLE>
33841 <P>
33842 <H2><a name="MIO_PIN_16">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_16</a></H2>
33843 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
33844 <TR valign="top">
33845 <TD width=15% BGCOLOR=#FFFF00>
33846 <B>Register Name</B>
33847 </TD>
33848 <TD width=15% BGCOLOR=#FFFF00>
33849 <B>Address</B>
33850 </TD>
33851 <TD width=10% BGCOLOR=#FFFF00>
33852 <B>Width</B>
33853 </TD>
33854 <TD width=10% BGCOLOR=#FFFF00>
33855 <B>Type</B>
33856 </TD>
33857 <TD width=15% BGCOLOR=#FFFF00>
33858 <B>Reset Value</B>
33859 </TD>
33860 <TD width=35% BGCOLOR=#FFFF00>
33861 <B>Description</B>
33862 </TD>
33863 </TR>
33864 <TR valign="top">
33865 <TD width=15% BGCOLOR=#FBF5EF>
33866 <B>MIO_PIN_16</B>
33867 </TD>
33868 <TD width=15% BGCOLOR=#FBF5EF>
33869 <B>0XF8000740</B>
33870 </TD>
33871 <TD width=10% BGCOLOR=#FBF5EF>
33872 <B>32</B>
33873 </TD>
33874 <TD width=10% BGCOLOR=#FBF5EF>
33875 <B>rw</B>
33876 </TD>
33877 <TD width=15% BGCOLOR=#FBF5EF>
33878 <B>0x00000000</B>
33879 </TD>
33880 <TD width=35% BGCOLOR=#FBF5EF>
33881 <B>--</B>
33882 </TD>
33883 </TR>
33884 </TABLE>
33885 <P>
33886 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
33887 <TR valign="top">
33888 <TD width=15% BGCOLOR=#C0FFC0>
33889 <B>Field Name</B>
33890 </TD>
33891 <TD width=15% BGCOLOR=#C0FFC0>
33892 <B>Bits</B>
33893 </TD>
33894 <TD width=10% BGCOLOR=#C0FFC0>
33895 <B>Mask</B>
33896 </TD>
33897 <TD width=10% BGCOLOR=#C0FFC0>
33898 <B>Value</B>
33899 </TD>
33900 <TD width=15% BGCOLOR=#C0FFC0>
33901 <B>Shifted Value</B>
33902 </TD>
33903 <TD width=35% BGCOLOR=#C0FFC0>
33904 <B>Description</B>
33905 </TD>
33906 </TR>
33907 <TR valign="top">
33908 <TD width=15% BGCOLOR=#FBF5EF>
33909 <B>TRI_ENABLE</B>
33910 </TD>
33911 <TD width=15% BGCOLOR=#FBF5EF>
33912 <B>0:0</B>
33913 </TD>
33914 <TD width=10% BGCOLOR=#FBF5EF>
33915 <B>1</B>
33916 </TD>
33917 <TD width=10% BGCOLOR=#FBF5EF>
33918 <B>0</B>
33919 </TD>
33920 <TD width=15% BGCOLOR=#FBF5EF>
33921 <B>0</B>
33922 </TD>
33923 <TD width=35% BGCOLOR=#FBF5EF>
33924 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
33925 </TD>
33926 </TR>
33927 <TR valign="top">
33928 <TD width=15% BGCOLOR=#FBF5EF>
33929 <B>L0_SEL</B>
33930 </TD>
33931 <TD width=15% BGCOLOR=#FBF5EF>
33932 <B>1:1</B>
33933 </TD>
33934 <TD width=10% BGCOLOR=#FBF5EF>
33935 <B>2</B>
33936 </TD>
33937 <TD width=10% BGCOLOR=#FBF5EF>
33938 <B>1</B>
33939 </TD>
33940 <TD width=15% BGCOLOR=#FBF5EF>
33941 <B>2</B>
33942 </TD>
33943 <TD width=35% BGCOLOR=#FBF5EF>
33944 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII Tx Clock, Output</B>
33945 </TD>
33946 </TR>
33947 <TR valign="top">
33948 <TD width=15% BGCOLOR=#FBF5EF>
33949 <B>L1_SEL</B>
33950 </TD>
33951 <TD width=15% BGCOLOR=#FBF5EF>
33952 <B>2:2</B>
33953 </TD>
33954 <TD width=10% BGCOLOR=#FBF5EF>
33955 <B>4</B>
33956 </TD>
33957 <TD width=10% BGCOLOR=#FBF5EF>
33958 <B>0</B>
33959 </TD>
33960 <TD width=15% BGCOLOR=#FBF5EF>
33961 <B>0</B>
33962 </TD>
33963 <TD width=35% BGCOLOR=#FBF5EF>
33964 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 4, Output</B>
33965 </TD>
33966 </TR>
33967 <TR valign="top">
33968 <TD width=15% BGCOLOR=#FBF5EF>
33969 <B>L2_SEL</B>
33970 </TD>
33971 <TD width=15% BGCOLOR=#FBF5EF>
33972 <B>4:3</B>
33973 </TD>
33974 <TD width=10% BGCOLOR=#FBF5EF>
33975 <B>18</B>
33976 </TD>
33977 <TD width=10% BGCOLOR=#FBF5EF>
33978 <B>0</B>
33979 </TD>
33980 <TD width=15% BGCOLOR=#FBF5EF>
33981 <B>0</B>
33982 </TD>
33983 <TD width=35% BGCOLOR=#FBF5EF>
33984 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 1, Output 10: NAND Flash IO Bit 8, Input/Output 11: SDIO 0 Power Control, Output</B>
33985 </TD>
33986 </TR>
33987 <TR valign="top">
33988 <TD width=15% BGCOLOR=#FBF5EF>
33989 <B>L3_SEL</B>
33990 </TD>
33991 <TD width=15% BGCOLOR=#FBF5EF>
33992 <B>7:5</B>
33993 </TD>
33994 <TD width=10% BGCOLOR=#FBF5EF>
33995 <B>e0</B>
33996 </TD>
33997 <TD width=10% BGCOLOR=#FBF5EF>
33998 <B>0</B>
33999 </TD>
34000 <TD width=15% BGCOLOR=#FBF5EF>
34001 <B>0</B>
34002 </TD>
34003 <TD width=35% BGCOLOR=#FBF5EF>
34004 <B>Level 3 Mux Select 000: GPIO 16 (bank 0), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: reserved 100: SDIO 0 Clock, Input/Output 101: SPI 0 Serial Clock, Input/Output 110: TTC 1 Wave, Output 111: UART 1 TxD, Output</B>
34005 </TD>
34006 </TR>
34007 <TR valign="top">
34008 <TD width=15% BGCOLOR=#FBF5EF>
34009 <B>Speed</B>
34010 </TD>
34011 <TD width=15% BGCOLOR=#FBF5EF>
34012 <B>8:8</B>
34013 </TD>
34014 <TD width=10% BGCOLOR=#FBF5EF>
34015 <B>100</B>
34016 </TD>
34017 <TD width=10% BGCOLOR=#FBF5EF>
34018 <B>0</B>
34019 </TD>
34020 <TD width=15% BGCOLOR=#FBF5EF>
34021 <B>0</B>
34022 </TD>
34023 <TD width=35% BGCOLOR=#FBF5EF>
34024 <B>Operates the same as MIO_PIN_00[Speed]</B>
34025 </TD>
34026 </TR>
34027 <TR valign="top">
34028 <TD width=15% BGCOLOR=#FBF5EF>
34029 <B>IO_Type</B>
34030 </TD>
34031 <TD width=15% BGCOLOR=#FBF5EF>
34032 <B>11:9</B>
34033 </TD>
34034 <TD width=10% BGCOLOR=#FBF5EF>
34035 <B>e00</B>
34036 </TD>
34037 <TD width=10% BGCOLOR=#FBF5EF>
34038 <B>4</B>
34039 </TD>
34040 <TD width=15% BGCOLOR=#FBF5EF>
34041 <B>800</B>
34042 </TD>
34043 <TD width=35% BGCOLOR=#FBF5EF>
34044 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
34045 </TD>
34046 </TR>
34047 <TR valign="top">
34048 <TD width=15% BGCOLOR=#FBF5EF>
34049 <B>PULLUP</B>
34050 </TD>
34051 <TD width=15% BGCOLOR=#FBF5EF>
34052 <B>12:12</B>
34053 </TD>
34054 <TD width=10% BGCOLOR=#FBF5EF>
34055 <B>1000</B>
34056 </TD>
34057 <TD width=10% BGCOLOR=#FBF5EF>
34058 <B>0</B>
34059 </TD>
34060 <TD width=15% BGCOLOR=#FBF5EF>
34061 <B>0</B>
34062 </TD>
34063 <TD width=35% BGCOLOR=#FBF5EF>
34064 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
34065 </TD>
34066 </TR>
34067 <TR valign="top">
34068 <TD width=15% BGCOLOR=#FBF5EF>
34069 <B>DisableRcvr</B>
34070 </TD>
34071 <TD width=15% BGCOLOR=#FBF5EF>
34072 <B>13:13</B>
34073 </TD>
34074 <TD width=10% BGCOLOR=#FBF5EF>
34075 <B>2000</B>
34076 </TD>
34077 <TD width=10% BGCOLOR=#FBF5EF>
34078 <B>1</B>
34079 </TD>
34080 <TD width=15% BGCOLOR=#FBF5EF>
34081 <B>2000</B>
34082 </TD>
34083 <TD width=35% BGCOLOR=#FBF5EF>
34084 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
34085 </TD>
34086 </TR>
34087 <TR valign="top">
34088 <TD width=15% BGCOLOR=#C0C0C0>
34089 <B>MIO_PIN_16@0XF8000740</B>
34090 </TD>
34091 <TD width=15% BGCOLOR=#C0C0C0>
34092 <B>31:0</B>
34093 </TD>
34094 <TD width=10% BGCOLOR=#C0C0C0>
34095 <B>3fff</B>
34096 </TD>
34097 <TD width=10% BGCOLOR=#C0C0C0>
34098 <B></B>
34099 </TD>
34100 <TD width=15% BGCOLOR=#C0C0C0>
34101 <B>2802</B>
34102 </TD>
34103 <TD width=35% BGCOLOR=#C0C0C0>
34104 <B>MIO Pin 16 Control</B>
34105 </TD>
34106 </TR>
34107 </TABLE>
34108 <P>
34109 <H2><a name="MIO_PIN_17">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_17</a></H2>
34110 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
34111 <TR valign="top">
34112 <TD width=15% BGCOLOR=#FFFF00>
34113 <B>Register Name</B>
34114 </TD>
34115 <TD width=15% BGCOLOR=#FFFF00>
34116 <B>Address</B>
34117 </TD>
34118 <TD width=10% BGCOLOR=#FFFF00>
34119 <B>Width</B>
34120 </TD>
34121 <TD width=10% BGCOLOR=#FFFF00>
34122 <B>Type</B>
34123 </TD>
34124 <TD width=15% BGCOLOR=#FFFF00>
34125 <B>Reset Value</B>
34126 </TD>
34127 <TD width=35% BGCOLOR=#FFFF00>
34128 <B>Description</B>
34129 </TD>
34130 </TR>
34131 <TR valign="top">
34132 <TD width=15% BGCOLOR=#FBF5EF>
34133 <B>MIO_PIN_17</B>
34134 </TD>
34135 <TD width=15% BGCOLOR=#FBF5EF>
34136 <B>0XF8000744</B>
34137 </TD>
34138 <TD width=10% BGCOLOR=#FBF5EF>
34139 <B>32</B>
34140 </TD>
34141 <TD width=10% BGCOLOR=#FBF5EF>
34142 <B>rw</B>
34143 </TD>
34144 <TD width=15% BGCOLOR=#FBF5EF>
34145 <B>0x00000000</B>
34146 </TD>
34147 <TD width=35% BGCOLOR=#FBF5EF>
34148 <B>--</B>
34149 </TD>
34150 </TR>
34151 </TABLE>
34152 <P>
34153 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
34154 <TR valign="top">
34155 <TD width=15% BGCOLOR=#C0FFC0>
34156 <B>Field Name</B>
34157 </TD>
34158 <TD width=15% BGCOLOR=#C0FFC0>
34159 <B>Bits</B>
34160 </TD>
34161 <TD width=10% BGCOLOR=#C0FFC0>
34162 <B>Mask</B>
34163 </TD>
34164 <TD width=10% BGCOLOR=#C0FFC0>
34165 <B>Value</B>
34166 </TD>
34167 <TD width=15% BGCOLOR=#C0FFC0>
34168 <B>Shifted Value</B>
34169 </TD>
34170 <TD width=35% BGCOLOR=#C0FFC0>
34171 <B>Description</B>
34172 </TD>
34173 </TR>
34174 <TR valign="top">
34175 <TD width=15% BGCOLOR=#FBF5EF>
34176 <B>TRI_ENABLE</B>
34177 </TD>
34178 <TD width=15% BGCOLOR=#FBF5EF>
34179 <B>0:0</B>
34180 </TD>
34181 <TD width=10% BGCOLOR=#FBF5EF>
34182 <B>1</B>
34183 </TD>
34184 <TD width=10% BGCOLOR=#FBF5EF>
34185 <B>0</B>
34186 </TD>
34187 <TD width=15% BGCOLOR=#FBF5EF>
34188 <B>0</B>
34189 </TD>
34190 <TD width=35% BGCOLOR=#FBF5EF>
34191 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
34192 </TD>
34193 </TR>
34194 <TR valign="top">
34195 <TD width=15% BGCOLOR=#FBF5EF>
34196 <B>L0_SEL</B>
34197 </TD>
34198 <TD width=15% BGCOLOR=#FBF5EF>
34199 <B>1:1</B>
34200 </TD>
34201 <TD width=10% BGCOLOR=#FBF5EF>
34202 <B>2</B>
34203 </TD>
34204 <TD width=10% BGCOLOR=#FBF5EF>
34205 <B>1</B>
34206 </TD>
34207 <TD width=15% BGCOLOR=#FBF5EF>
34208 <B>2</B>
34209 </TD>
34210 <TD width=35% BGCOLOR=#FBF5EF>
34211 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII TxD Bit 0, Output</B>
34212 </TD>
34213 </TR>
34214 <TR valign="top">
34215 <TD width=15% BGCOLOR=#FBF5EF>
34216 <B>L1_SEL</B>
34217 </TD>
34218 <TD width=15% BGCOLOR=#FBF5EF>
34219 <B>2:2</B>
34220 </TD>
34221 <TD width=10% BGCOLOR=#FBF5EF>
34222 <B>4</B>
34223 </TD>
34224 <TD width=10% BGCOLOR=#FBF5EF>
34225 <B>0</B>
34226 </TD>
34227 <TD width=15% BGCOLOR=#FBF5EF>
34228 <B>0</B>
34229 </TD>
34230 <TD width=35% BGCOLOR=#FBF5EF>
34231 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 5, Output</B>
34232 </TD>
34233 </TR>
34234 <TR valign="top">
34235 <TD width=15% BGCOLOR=#FBF5EF>
34236 <B>L2_SEL</B>
34237 </TD>
34238 <TD width=15% BGCOLOR=#FBF5EF>
34239 <B>4:3</B>
34240 </TD>
34241 <TD width=10% BGCOLOR=#FBF5EF>
34242 <B>18</B>
34243 </TD>
34244 <TD width=10% BGCOLOR=#FBF5EF>
34245 <B>0</B>
34246 </TD>
34247 <TD width=15% BGCOLOR=#FBF5EF>
34248 <B>0</B>
34249 </TD>
34250 <TD width=35% BGCOLOR=#FBF5EF>
34251 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 2, Output 10: NAND Flash IO Bit 9, Input/Output 11: SDIO 1 Power Control, Output</B>
34252 </TD>
34253 </TR>
34254 <TR valign="top">
34255 <TD width=15% BGCOLOR=#FBF5EF>
34256 <B>L3_SEL</B>
34257 </TD>
34258 <TD width=15% BGCOLOR=#FBF5EF>
34259 <B>7:5</B>
34260 </TD>
34261 <TD width=10% BGCOLOR=#FBF5EF>
34262 <B>e0</B>
34263 </TD>
34264 <TD width=10% BGCOLOR=#FBF5EF>
34265 <B>0</B>
34266 </TD>
34267 <TD width=15% BGCOLOR=#FBF5EF>
34268 <B>0</B>
34269 </TD>
34270 <TD width=35% BGCOLOR=#FBF5EF>
34271 <B>Level 3 Mux Select 000: GPIO 17 (bank 0), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: reserved 100: SDIO 0 Command, Input/Output 101: SPI 0 MISO, Input/Output 110 TTC 1 Clock, Input 111: UART 1 RxD, Input</B>
34272 </TD>
34273 </TR>
34274 <TR valign="top">
34275 <TD width=15% BGCOLOR=#FBF5EF>
34276 <B>Speed</B>
34277 </TD>
34278 <TD width=15% BGCOLOR=#FBF5EF>
34279 <B>8:8</B>
34280 </TD>
34281 <TD width=10% BGCOLOR=#FBF5EF>
34282 <B>100</B>
34283 </TD>
34284 <TD width=10% BGCOLOR=#FBF5EF>
34285 <B>0</B>
34286 </TD>
34287 <TD width=15% BGCOLOR=#FBF5EF>
34288 <B>0</B>
34289 </TD>
34290 <TD width=35% BGCOLOR=#FBF5EF>
34291 <B>Operates the same as MIO_PIN_00[Speed]</B>
34292 </TD>
34293 </TR>
34294 <TR valign="top">
34295 <TD width=15% BGCOLOR=#FBF5EF>
34296 <B>IO_Type</B>
34297 </TD>
34298 <TD width=15% BGCOLOR=#FBF5EF>
34299 <B>11:9</B>
34300 </TD>
34301 <TD width=10% BGCOLOR=#FBF5EF>
34302 <B>e00</B>
34303 </TD>
34304 <TD width=10% BGCOLOR=#FBF5EF>
34305 <B>4</B>
34306 </TD>
34307 <TD width=15% BGCOLOR=#FBF5EF>
34308 <B>800</B>
34309 </TD>
34310 <TD width=35% BGCOLOR=#FBF5EF>
34311 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
34312 </TD>
34313 </TR>
34314 <TR valign="top">
34315 <TD width=15% BGCOLOR=#FBF5EF>
34316 <B>PULLUP</B>
34317 </TD>
34318 <TD width=15% BGCOLOR=#FBF5EF>
34319 <B>12:12</B>
34320 </TD>
34321 <TD width=10% BGCOLOR=#FBF5EF>
34322 <B>1000</B>
34323 </TD>
34324 <TD width=10% BGCOLOR=#FBF5EF>
34325 <B>0</B>
34326 </TD>
34327 <TD width=15% BGCOLOR=#FBF5EF>
34328 <B>0</B>
34329 </TD>
34330 <TD width=35% BGCOLOR=#FBF5EF>
34331 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
34332 </TD>
34333 </TR>
34334 <TR valign="top">
34335 <TD width=15% BGCOLOR=#FBF5EF>
34336 <B>DisableRcvr</B>
34337 </TD>
34338 <TD width=15% BGCOLOR=#FBF5EF>
34339 <B>13:13</B>
34340 </TD>
34341 <TD width=10% BGCOLOR=#FBF5EF>
34342 <B>2000</B>
34343 </TD>
34344 <TD width=10% BGCOLOR=#FBF5EF>
34345 <B>1</B>
34346 </TD>
34347 <TD width=15% BGCOLOR=#FBF5EF>
34348 <B>2000</B>
34349 </TD>
34350 <TD width=35% BGCOLOR=#FBF5EF>
34351 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
34352 </TD>
34353 </TR>
34354 <TR valign="top">
34355 <TD width=15% BGCOLOR=#C0C0C0>
34356 <B>MIO_PIN_17@0XF8000744</B>
34357 </TD>
34358 <TD width=15% BGCOLOR=#C0C0C0>
34359 <B>31:0</B>
34360 </TD>
34361 <TD width=10% BGCOLOR=#C0C0C0>
34362 <B>3fff</B>
34363 </TD>
34364 <TD width=10% BGCOLOR=#C0C0C0>
34365 <B></B>
34366 </TD>
34367 <TD width=15% BGCOLOR=#C0C0C0>
34368 <B>2802</B>
34369 </TD>
34370 <TD width=35% BGCOLOR=#C0C0C0>
34371 <B>MIO Pin 17 Control</B>
34372 </TD>
34373 </TR>
34374 </TABLE>
34375 <P>
34376 <H2><a name="MIO_PIN_18">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_18</a></H2>
34377 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
34378 <TR valign="top">
34379 <TD width=15% BGCOLOR=#FFFF00>
34380 <B>Register Name</B>
34381 </TD>
34382 <TD width=15% BGCOLOR=#FFFF00>
34383 <B>Address</B>
34384 </TD>
34385 <TD width=10% BGCOLOR=#FFFF00>
34386 <B>Width</B>
34387 </TD>
34388 <TD width=10% BGCOLOR=#FFFF00>
34389 <B>Type</B>
34390 </TD>
34391 <TD width=15% BGCOLOR=#FFFF00>
34392 <B>Reset Value</B>
34393 </TD>
34394 <TD width=35% BGCOLOR=#FFFF00>
34395 <B>Description</B>
34396 </TD>
34397 </TR>
34398 <TR valign="top">
34399 <TD width=15% BGCOLOR=#FBF5EF>
34400 <B>MIO_PIN_18</B>
34401 </TD>
34402 <TD width=15% BGCOLOR=#FBF5EF>
34403 <B>0XF8000748</B>
34404 </TD>
34405 <TD width=10% BGCOLOR=#FBF5EF>
34406 <B>32</B>
34407 </TD>
34408 <TD width=10% BGCOLOR=#FBF5EF>
34409 <B>rw</B>
34410 </TD>
34411 <TD width=15% BGCOLOR=#FBF5EF>
34412 <B>0x00000000</B>
34413 </TD>
34414 <TD width=35% BGCOLOR=#FBF5EF>
34415 <B>--</B>
34416 </TD>
34417 </TR>
34418 </TABLE>
34419 <P>
34420 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
34421 <TR valign="top">
34422 <TD width=15% BGCOLOR=#C0FFC0>
34423 <B>Field Name</B>
34424 </TD>
34425 <TD width=15% BGCOLOR=#C0FFC0>
34426 <B>Bits</B>
34427 </TD>
34428 <TD width=10% BGCOLOR=#C0FFC0>
34429 <B>Mask</B>
34430 </TD>
34431 <TD width=10% BGCOLOR=#C0FFC0>
34432 <B>Value</B>
34433 </TD>
34434 <TD width=15% BGCOLOR=#C0FFC0>
34435 <B>Shifted Value</B>
34436 </TD>
34437 <TD width=35% BGCOLOR=#C0FFC0>
34438 <B>Description</B>
34439 </TD>
34440 </TR>
34441 <TR valign="top">
34442 <TD width=15% BGCOLOR=#FBF5EF>
34443 <B>TRI_ENABLE</B>
34444 </TD>
34445 <TD width=15% BGCOLOR=#FBF5EF>
34446 <B>0:0</B>
34447 </TD>
34448 <TD width=10% BGCOLOR=#FBF5EF>
34449 <B>1</B>
34450 </TD>
34451 <TD width=10% BGCOLOR=#FBF5EF>
34452 <B>0</B>
34453 </TD>
34454 <TD width=15% BGCOLOR=#FBF5EF>
34455 <B>0</B>
34456 </TD>
34457 <TD width=35% BGCOLOR=#FBF5EF>
34458 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
34459 </TD>
34460 </TR>
34461 <TR valign="top">
34462 <TD width=15% BGCOLOR=#FBF5EF>
34463 <B>L0_SEL</B>
34464 </TD>
34465 <TD width=15% BGCOLOR=#FBF5EF>
34466 <B>1:1</B>
34467 </TD>
34468 <TD width=10% BGCOLOR=#FBF5EF>
34469 <B>2</B>
34470 </TD>
34471 <TD width=10% BGCOLOR=#FBF5EF>
34472 <B>1</B>
34473 </TD>
34474 <TD width=15% BGCOLOR=#FBF5EF>
34475 <B>2</B>
34476 </TD>
34477 <TD width=35% BGCOLOR=#FBF5EF>
34478 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII TxD Bit 1, Output</B>
34479 </TD>
34480 </TR>
34481 <TR valign="top">
34482 <TD width=15% BGCOLOR=#FBF5EF>
34483 <B>L1_SEL</B>
34484 </TD>
34485 <TD width=15% BGCOLOR=#FBF5EF>
34486 <B>2:2</B>
34487 </TD>
34488 <TD width=10% BGCOLOR=#FBF5EF>
34489 <B>4</B>
34490 </TD>
34491 <TD width=10% BGCOLOR=#FBF5EF>
34492 <B>0</B>
34493 </TD>
34494 <TD width=15% BGCOLOR=#FBF5EF>
34495 <B>0</B>
34496 </TD>
34497 <TD width=35% BGCOLOR=#FBF5EF>
34498 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 6, Output</B>
34499 </TD>
34500 </TR>
34501 <TR valign="top">
34502 <TD width=15% BGCOLOR=#FBF5EF>
34503 <B>L2_SEL</B>
34504 </TD>
34505 <TD width=15% BGCOLOR=#FBF5EF>
34506 <B>4:3</B>
34507 </TD>
34508 <TD width=10% BGCOLOR=#FBF5EF>
34509 <B>18</B>
34510 </TD>
34511 <TD width=10% BGCOLOR=#FBF5EF>
34512 <B>0</B>
34513 </TD>
34514 <TD width=15% BGCOLOR=#FBF5EF>
34515 <B>0</B>
34516 </TD>
34517 <TD width=35% BGCOLOR=#FBF5EF>
34518 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 3, Output 10: NAND Flash IO Bit 10, Input/Output 11: SDIO 0 Power Control, Output</B>
34519 </TD>
34520 </TR>
34521 <TR valign="top">
34522 <TD width=15% BGCOLOR=#FBF5EF>
34523 <B>L3_SEL</B>
34524 </TD>
34525 <TD width=15% BGCOLOR=#FBF5EF>
34526 <B>7:5</B>
34527 </TD>
34528 <TD width=10% BGCOLOR=#FBF5EF>
34529 <B>e0</B>
34530 </TD>
34531 <TD width=10% BGCOLOR=#FBF5EF>
34532 <B>0</B>
34533 </TD>
34534 <TD width=15% BGCOLOR=#FBF5EF>
34535 <B>0</B>
34536 </TD>
34537 <TD width=35% BGCOLOR=#FBF5EF>
34538 <B>Level 3 Mux Select 000: GPIO 18 (bank 0), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: reserved 100: SDIO 0 IO Bit 0, Input/Output 101: SPI 0 Slave Select 0, Input/Output 110: TTC 0 Wave, Output 111: UART 0 RxD, Input</B>
34539 </TD>
34540 </TR>
34541 <TR valign="top">
34542 <TD width=15% BGCOLOR=#FBF5EF>
34543 <B>Speed</B>
34544 </TD>
34545 <TD width=15% BGCOLOR=#FBF5EF>
34546 <B>8:8</B>
34547 </TD>
34548 <TD width=10% BGCOLOR=#FBF5EF>
34549 <B>100</B>
34550 </TD>
34551 <TD width=10% BGCOLOR=#FBF5EF>
34552 <B>0</B>
34553 </TD>
34554 <TD width=15% BGCOLOR=#FBF5EF>
34555 <B>0</B>
34556 </TD>
34557 <TD width=35% BGCOLOR=#FBF5EF>
34558 <B>Operates the same as MIO_PIN_00[Speed]</B>
34559 </TD>
34560 </TR>
34561 <TR valign="top">
34562 <TD width=15% BGCOLOR=#FBF5EF>
34563 <B>IO_Type</B>
34564 </TD>
34565 <TD width=15% BGCOLOR=#FBF5EF>
34566 <B>11:9</B>
34567 </TD>
34568 <TD width=10% BGCOLOR=#FBF5EF>
34569 <B>e00</B>
34570 </TD>
34571 <TD width=10% BGCOLOR=#FBF5EF>
34572 <B>4</B>
34573 </TD>
34574 <TD width=15% BGCOLOR=#FBF5EF>
34575 <B>800</B>
34576 </TD>
34577 <TD width=35% BGCOLOR=#FBF5EF>
34578 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
34579 </TD>
34580 </TR>
34581 <TR valign="top">
34582 <TD width=15% BGCOLOR=#FBF5EF>
34583 <B>PULLUP</B>
34584 </TD>
34585 <TD width=15% BGCOLOR=#FBF5EF>
34586 <B>12:12</B>
34587 </TD>
34588 <TD width=10% BGCOLOR=#FBF5EF>
34589 <B>1000</B>
34590 </TD>
34591 <TD width=10% BGCOLOR=#FBF5EF>
34592 <B>0</B>
34593 </TD>
34594 <TD width=15% BGCOLOR=#FBF5EF>
34595 <B>0</B>
34596 </TD>
34597 <TD width=35% BGCOLOR=#FBF5EF>
34598 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
34599 </TD>
34600 </TR>
34601 <TR valign="top">
34602 <TD width=15% BGCOLOR=#FBF5EF>
34603 <B>DisableRcvr</B>
34604 </TD>
34605 <TD width=15% BGCOLOR=#FBF5EF>
34606 <B>13:13</B>
34607 </TD>
34608 <TD width=10% BGCOLOR=#FBF5EF>
34609 <B>2000</B>
34610 </TD>
34611 <TD width=10% BGCOLOR=#FBF5EF>
34612 <B>1</B>
34613 </TD>
34614 <TD width=15% BGCOLOR=#FBF5EF>
34615 <B>2000</B>
34616 </TD>
34617 <TD width=35% BGCOLOR=#FBF5EF>
34618 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
34619 </TD>
34620 </TR>
34621 <TR valign="top">
34622 <TD width=15% BGCOLOR=#C0C0C0>
34623 <B>MIO_PIN_18@0XF8000748</B>
34624 </TD>
34625 <TD width=15% BGCOLOR=#C0C0C0>
34626 <B>31:0</B>
34627 </TD>
34628 <TD width=10% BGCOLOR=#C0C0C0>
34629 <B>3fff</B>
34630 </TD>
34631 <TD width=10% BGCOLOR=#C0C0C0>
34632 <B></B>
34633 </TD>
34634 <TD width=15% BGCOLOR=#C0C0C0>
34635 <B>2802</B>
34636 </TD>
34637 <TD width=35% BGCOLOR=#C0C0C0>
34638 <B>MIO Pin 18 Control</B>
34639 </TD>
34640 </TR>
34641 </TABLE>
34642 <P>
34643 <H2><a name="MIO_PIN_19">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_19</a></H2>
34644 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
34645 <TR valign="top">
34646 <TD width=15% BGCOLOR=#FFFF00>
34647 <B>Register Name</B>
34648 </TD>
34649 <TD width=15% BGCOLOR=#FFFF00>
34650 <B>Address</B>
34651 </TD>
34652 <TD width=10% BGCOLOR=#FFFF00>
34653 <B>Width</B>
34654 </TD>
34655 <TD width=10% BGCOLOR=#FFFF00>
34656 <B>Type</B>
34657 </TD>
34658 <TD width=15% BGCOLOR=#FFFF00>
34659 <B>Reset Value</B>
34660 </TD>
34661 <TD width=35% BGCOLOR=#FFFF00>
34662 <B>Description</B>
34663 </TD>
34664 </TR>
34665 <TR valign="top">
34666 <TD width=15% BGCOLOR=#FBF5EF>
34667 <B>MIO_PIN_19</B>
34668 </TD>
34669 <TD width=15% BGCOLOR=#FBF5EF>
34670 <B>0XF800074C</B>
34671 </TD>
34672 <TD width=10% BGCOLOR=#FBF5EF>
34673 <B>32</B>
34674 </TD>
34675 <TD width=10% BGCOLOR=#FBF5EF>
34676 <B>rw</B>
34677 </TD>
34678 <TD width=15% BGCOLOR=#FBF5EF>
34679 <B>0x00000000</B>
34680 </TD>
34681 <TD width=35% BGCOLOR=#FBF5EF>
34682 <B>--</B>
34683 </TD>
34684 </TR>
34685 </TABLE>
34686 <P>
34687 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
34688 <TR valign="top">
34689 <TD width=15% BGCOLOR=#C0FFC0>
34690 <B>Field Name</B>
34691 </TD>
34692 <TD width=15% BGCOLOR=#C0FFC0>
34693 <B>Bits</B>
34694 </TD>
34695 <TD width=10% BGCOLOR=#C0FFC0>
34696 <B>Mask</B>
34697 </TD>
34698 <TD width=10% BGCOLOR=#C0FFC0>
34699 <B>Value</B>
34700 </TD>
34701 <TD width=15% BGCOLOR=#C0FFC0>
34702 <B>Shifted Value</B>
34703 </TD>
34704 <TD width=35% BGCOLOR=#C0FFC0>
34705 <B>Description</B>
34706 </TD>
34707 </TR>
34708 <TR valign="top">
34709 <TD width=15% BGCOLOR=#FBF5EF>
34710 <B>TRI_ENABLE</B>
34711 </TD>
34712 <TD width=15% BGCOLOR=#FBF5EF>
34713 <B>0:0</B>
34714 </TD>
34715 <TD width=10% BGCOLOR=#FBF5EF>
34716 <B>1</B>
34717 </TD>
34718 <TD width=10% BGCOLOR=#FBF5EF>
34719 <B>0</B>
34720 </TD>
34721 <TD width=15% BGCOLOR=#FBF5EF>
34722 <B>0</B>
34723 </TD>
34724 <TD width=35% BGCOLOR=#FBF5EF>
34725 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
34726 </TD>
34727 </TR>
34728 <TR valign="top">
34729 <TD width=15% BGCOLOR=#FBF5EF>
34730 <B>L0_SEL</B>
34731 </TD>
34732 <TD width=15% BGCOLOR=#FBF5EF>
34733 <B>1:1</B>
34734 </TD>
34735 <TD width=10% BGCOLOR=#FBF5EF>
34736 <B>2</B>
34737 </TD>
34738 <TD width=10% BGCOLOR=#FBF5EF>
34739 <B>1</B>
34740 </TD>
34741 <TD width=15% BGCOLOR=#FBF5EF>
34742 <B>2</B>
34743 </TD>
34744 <TD width=35% BGCOLOR=#FBF5EF>
34745 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII TxD Bit 2, Output</B>
34746 </TD>
34747 </TR>
34748 <TR valign="top">
34749 <TD width=15% BGCOLOR=#FBF5EF>
34750 <B>L1_SEL</B>
34751 </TD>
34752 <TD width=15% BGCOLOR=#FBF5EF>
34753 <B>2:2</B>
34754 </TD>
34755 <TD width=10% BGCOLOR=#FBF5EF>
34756 <B>4</B>
34757 </TD>
34758 <TD width=10% BGCOLOR=#FBF5EF>
34759 <B>0</B>
34760 </TD>
34761 <TD width=15% BGCOLOR=#FBF5EF>
34762 <B>0</B>
34763 </TD>
34764 <TD width=35% BGCOLOR=#FBF5EF>
34765 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 7, Output</B>
34766 </TD>
34767 </TR>
34768 <TR valign="top">
34769 <TD width=15% BGCOLOR=#FBF5EF>
34770 <B>L2_SEL</B>
34771 </TD>
34772 <TD width=15% BGCOLOR=#FBF5EF>
34773 <B>4:3</B>
34774 </TD>
34775 <TD width=10% BGCOLOR=#FBF5EF>
34776 <B>18</B>
34777 </TD>
34778 <TD width=10% BGCOLOR=#FBF5EF>
34779 <B>0</B>
34780 </TD>
34781 <TD width=15% BGCOLOR=#FBF5EF>
34782 <B>0</B>
34783 </TD>
34784 <TD width=35% BGCOLOR=#FBF5EF>
34785 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 4, Output 10: NAND Flash IO Bit 11, Input/Output 111: SDIO 1 Power Control, Output</B>
34786 </TD>
34787 </TR>
34788 <TR valign="top">
34789 <TD width=15% BGCOLOR=#FBF5EF>
34790 <B>L3_SEL</B>
34791 </TD>
34792 <TD width=15% BGCOLOR=#FBF5EF>
34793 <B>7:5</B>
34794 </TD>
34795 <TD width=10% BGCOLOR=#FBF5EF>
34796 <B>e0</B>
34797 </TD>
34798 <TD width=10% BGCOLOR=#FBF5EF>
34799 <B>0</B>
34800 </TD>
34801 <TD width=15% BGCOLOR=#FBF5EF>
34802 <B>0</B>
34803 </TD>
34804 <TD width=35% BGCOLOR=#FBF5EF>
34805 <B>Level 3 Mux Select 000: GPIO 19 (bank 0), Input/Output 001: CAN 0 Tx, Output 010: I2C 0 Serial Data, Input/Output 011: reserved 100: SDIO 0 IO Bit 1, Input/Output 101: SPI 0 Slave Select 1, Output 110: TTC 0 Clock, Input 111: UART 0 TxD, Output</B>
34806 </TD>
34807 </TR>
34808 <TR valign="top">
34809 <TD width=15% BGCOLOR=#FBF5EF>
34810 <B>Speed</B>
34811 </TD>
34812 <TD width=15% BGCOLOR=#FBF5EF>
34813 <B>8:8</B>
34814 </TD>
34815 <TD width=10% BGCOLOR=#FBF5EF>
34816 <B>100</B>
34817 </TD>
34818 <TD width=10% BGCOLOR=#FBF5EF>
34819 <B>0</B>
34820 </TD>
34821 <TD width=15% BGCOLOR=#FBF5EF>
34822 <B>0</B>
34823 </TD>
34824 <TD width=35% BGCOLOR=#FBF5EF>
34825 <B>Operates the same as MIO_PIN_00[Speed]</B>
34826 </TD>
34827 </TR>
34828 <TR valign="top">
34829 <TD width=15% BGCOLOR=#FBF5EF>
34830 <B>IO_Type</B>
34831 </TD>
34832 <TD width=15% BGCOLOR=#FBF5EF>
34833 <B>11:9</B>
34834 </TD>
34835 <TD width=10% BGCOLOR=#FBF5EF>
34836 <B>e00</B>
34837 </TD>
34838 <TD width=10% BGCOLOR=#FBF5EF>
34839 <B>4</B>
34840 </TD>
34841 <TD width=15% BGCOLOR=#FBF5EF>
34842 <B>800</B>
34843 </TD>
34844 <TD width=35% BGCOLOR=#FBF5EF>
34845 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
34846 </TD>
34847 </TR>
34848 <TR valign="top">
34849 <TD width=15% BGCOLOR=#FBF5EF>
34850 <B>PULLUP</B>
34851 </TD>
34852 <TD width=15% BGCOLOR=#FBF5EF>
34853 <B>12:12</B>
34854 </TD>
34855 <TD width=10% BGCOLOR=#FBF5EF>
34856 <B>1000</B>
34857 </TD>
34858 <TD width=10% BGCOLOR=#FBF5EF>
34859 <B>0</B>
34860 </TD>
34861 <TD width=15% BGCOLOR=#FBF5EF>
34862 <B>0</B>
34863 </TD>
34864 <TD width=35% BGCOLOR=#FBF5EF>
34865 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
34866 </TD>
34867 </TR>
34868 <TR valign="top">
34869 <TD width=15% BGCOLOR=#FBF5EF>
34870 <B>DisableRcvr</B>
34871 </TD>
34872 <TD width=15% BGCOLOR=#FBF5EF>
34873 <B>13:13</B>
34874 </TD>
34875 <TD width=10% BGCOLOR=#FBF5EF>
34876 <B>2000</B>
34877 </TD>
34878 <TD width=10% BGCOLOR=#FBF5EF>
34879 <B>1</B>
34880 </TD>
34881 <TD width=15% BGCOLOR=#FBF5EF>
34882 <B>2000</B>
34883 </TD>
34884 <TD width=35% BGCOLOR=#FBF5EF>
34885 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
34886 </TD>
34887 </TR>
34888 <TR valign="top">
34889 <TD width=15% BGCOLOR=#C0C0C0>
34890 <B>MIO_PIN_19@0XF800074C</B>
34891 </TD>
34892 <TD width=15% BGCOLOR=#C0C0C0>
34893 <B>31:0</B>
34894 </TD>
34895 <TD width=10% BGCOLOR=#C0C0C0>
34896 <B>3fff</B>
34897 </TD>
34898 <TD width=10% BGCOLOR=#C0C0C0>
34899 <B></B>
34900 </TD>
34901 <TD width=15% BGCOLOR=#C0C0C0>
34902 <B>2802</B>
34903 </TD>
34904 <TD width=35% BGCOLOR=#C0C0C0>
34905 <B>MIO Pin 19 Control</B>
34906 </TD>
34907 </TR>
34908 </TABLE>
34909 <P>
34910 <H2><a name="MIO_PIN_20">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_20</a></H2>
34911 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
34912 <TR valign="top">
34913 <TD width=15% BGCOLOR=#FFFF00>
34914 <B>Register Name</B>
34915 </TD>
34916 <TD width=15% BGCOLOR=#FFFF00>
34917 <B>Address</B>
34918 </TD>
34919 <TD width=10% BGCOLOR=#FFFF00>
34920 <B>Width</B>
34921 </TD>
34922 <TD width=10% BGCOLOR=#FFFF00>
34923 <B>Type</B>
34924 </TD>
34925 <TD width=15% BGCOLOR=#FFFF00>
34926 <B>Reset Value</B>
34927 </TD>
34928 <TD width=35% BGCOLOR=#FFFF00>
34929 <B>Description</B>
34930 </TD>
34931 </TR>
34932 <TR valign="top">
34933 <TD width=15% BGCOLOR=#FBF5EF>
34934 <B>MIO_PIN_20</B>
34935 </TD>
34936 <TD width=15% BGCOLOR=#FBF5EF>
34937 <B>0XF8000750</B>
34938 </TD>
34939 <TD width=10% BGCOLOR=#FBF5EF>
34940 <B>32</B>
34941 </TD>
34942 <TD width=10% BGCOLOR=#FBF5EF>
34943 <B>rw</B>
34944 </TD>
34945 <TD width=15% BGCOLOR=#FBF5EF>
34946 <B>0x00000000</B>
34947 </TD>
34948 <TD width=35% BGCOLOR=#FBF5EF>
34949 <B>--</B>
34950 </TD>
34951 </TR>
34952 </TABLE>
34953 <P>
34954 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
34955 <TR valign="top">
34956 <TD width=15% BGCOLOR=#C0FFC0>
34957 <B>Field Name</B>
34958 </TD>
34959 <TD width=15% BGCOLOR=#C0FFC0>
34960 <B>Bits</B>
34961 </TD>
34962 <TD width=10% BGCOLOR=#C0FFC0>
34963 <B>Mask</B>
34964 </TD>
34965 <TD width=10% BGCOLOR=#C0FFC0>
34966 <B>Value</B>
34967 </TD>
34968 <TD width=15% BGCOLOR=#C0FFC0>
34969 <B>Shifted Value</B>
34970 </TD>
34971 <TD width=35% BGCOLOR=#C0FFC0>
34972 <B>Description</B>
34973 </TD>
34974 </TR>
34975 <TR valign="top">
34976 <TD width=15% BGCOLOR=#FBF5EF>
34977 <B>TRI_ENABLE</B>
34978 </TD>
34979 <TD width=15% BGCOLOR=#FBF5EF>
34980 <B>0:0</B>
34981 </TD>
34982 <TD width=10% BGCOLOR=#FBF5EF>
34983 <B>1</B>
34984 </TD>
34985 <TD width=10% BGCOLOR=#FBF5EF>
34986 <B>0</B>
34987 </TD>
34988 <TD width=15% BGCOLOR=#FBF5EF>
34989 <B>0</B>
34990 </TD>
34991 <TD width=35% BGCOLOR=#FBF5EF>
34992 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
34993 </TD>
34994 </TR>
34995 <TR valign="top">
34996 <TD width=15% BGCOLOR=#FBF5EF>
34997 <B>L0_SEL</B>
34998 </TD>
34999 <TD width=15% BGCOLOR=#FBF5EF>
35000 <B>1:1</B>
35001 </TD>
35002 <TD width=10% BGCOLOR=#FBF5EF>
35003 <B>2</B>
35004 </TD>
35005 <TD width=10% BGCOLOR=#FBF5EF>
35006 <B>1</B>
35007 </TD>
35008 <TD width=15% BGCOLOR=#FBF5EF>
35009 <B>2</B>
35010 </TD>
35011 <TD width=35% BGCOLOR=#FBF5EF>
35012 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII TxD Bit 3, Output</B>
35013 </TD>
35014 </TR>
35015 <TR valign="top">
35016 <TD width=15% BGCOLOR=#FBF5EF>
35017 <B>L1_SEL</B>
35018 </TD>
35019 <TD width=15% BGCOLOR=#FBF5EF>
35020 <B>2:2</B>
35021 </TD>
35022 <TD width=10% BGCOLOR=#FBF5EF>
35023 <B>4</B>
35024 </TD>
35025 <TD width=10% BGCOLOR=#FBF5EF>
35026 <B>0</B>
35027 </TD>
35028 <TD width=15% BGCOLOR=#FBF5EF>
35029 <B>0</B>
35030 </TD>
35031 <TD width=35% BGCOLOR=#FBF5EF>
35032 <B>Level 1 Mux Select 0: Level 2 Mux 1: reserved</B>
35033 </TD>
35034 </TR>
35035 <TR valign="top">
35036 <TD width=15% BGCOLOR=#FBF5EF>
35037 <B>L2_SEL</B>
35038 </TD>
35039 <TD width=15% BGCOLOR=#FBF5EF>
35040 <B>4:3</B>
35041 </TD>
35042 <TD width=10% BGCOLOR=#FBF5EF>
35043 <B>18</B>
35044 </TD>
35045 <TD width=10% BGCOLOR=#FBF5EF>
35046 <B>0</B>
35047 </TD>
35048 <TD width=15% BGCOLOR=#FBF5EF>
35049 <B>0</B>
35050 </TD>
35051 <TD width=35% BGCOLOR=#FBF5EF>
35052 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 5, Output 10: NAND Flash IO Bit 12, Input/Output 11: SDIO 0 Power Control, Output</B>
35053 </TD>
35054 </TR>
35055 <TR valign="top">
35056 <TD width=15% BGCOLOR=#FBF5EF>
35057 <B>L3_SEL</B>
35058 </TD>
35059 <TD width=15% BGCOLOR=#FBF5EF>
35060 <B>7:5</B>
35061 </TD>
35062 <TD width=10% BGCOLOR=#FBF5EF>
35063 <B>e0</B>
35064 </TD>
35065 <TD width=10% BGCOLOR=#FBF5EF>
35066 <B>0</B>
35067 </TD>
35068 <TD width=15% BGCOLOR=#FBF5EF>
35069 <B>0</B>
35070 </TD>
35071 <TD width=35% BGCOLOR=#FBF5EF>
35072 <B>Level 3 Mux Select 000: GPIO 20 (bank 0), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: reserved 100: SDIO 0 IO Bit 2, Input/Output 101: SPI 0 Slave Select 2, Output 110: reserved 111: UART 1 TxD, Output</B>
35073 </TD>
35074 </TR>
35075 <TR valign="top">
35076 <TD width=15% BGCOLOR=#FBF5EF>
35077 <B>Speed</B>
35078 </TD>
35079 <TD width=15% BGCOLOR=#FBF5EF>
35080 <B>8:8</B>
35081 </TD>
35082 <TD width=10% BGCOLOR=#FBF5EF>
35083 <B>100</B>
35084 </TD>
35085 <TD width=10% BGCOLOR=#FBF5EF>
35086 <B>0</B>
35087 </TD>
35088 <TD width=15% BGCOLOR=#FBF5EF>
35089 <B>0</B>
35090 </TD>
35091 <TD width=35% BGCOLOR=#FBF5EF>
35092 <B>Operates the same as MIO_PIN_00[Speed]</B>
35093 </TD>
35094 </TR>
35095 <TR valign="top">
35096 <TD width=15% BGCOLOR=#FBF5EF>
35097 <B>IO_Type</B>
35098 </TD>
35099 <TD width=15% BGCOLOR=#FBF5EF>
35100 <B>11:9</B>
35101 </TD>
35102 <TD width=10% BGCOLOR=#FBF5EF>
35103 <B>e00</B>
35104 </TD>
35105 <TD width=10% BGCOLOR=#FBF5EF>
35106 <B>4</B>
35107 </TD>
35108 <TD width=15% BGCOLOR=#FBF5EF>
35109 <B>800</B>
35110 </TD>
35111 <TD width=35% BGCOLOR=#FBF5EF>
35112 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
35113 </TD>
35114 </TR>
35115 <TR valign="top">
35116 <TD width=15% BGCOLOR=#FBF5EF>
35117 <B>PULLUP</B>
35118 </TD>
35119 <TD width=15% BGCOLOR=#FBF5EF>
35120 <B>12:12</B>
35121 </TD>
35122 <TD width=10% BGCOLOR=#FBF5EF>
35123 <B>1000</B>
35124 </TD>
35125 <TD width=10% BGCOLOR=#FBF5EF>
35126 <B>0</B>
35127 </TD>
35128 <TD width=15% BGCOLOR=#FBF5EF>
35129 <B>0</B>
35130 </TD>
35131 <TD width=35% BGCOLOR=#FBF5EF>
35132 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
35133 </TD>
35134 </TR>
35135 <TR valign="top">
35136 <TD width=15% BGCOLOR=#FBF5EF>
35137 <B>DisableRcvr</B>
35138 </TD>
35139 <TD width=15% BGCOLOR=#FBF5EF>
35140 <B>13:13</B>
35141 </TD>
35142 <TD width=10% BGCOLOR=#FBF5EF>
35143 <B>2000</B>
35144 </TD>
35145 <TD width=10% BGCOLOR=#FBF5EF>
35146 <B>1</B>
35147 </TD>
35148 <TD width=15% BGCOLOR=#FBF5EF>
35149 <B>2000</B>
35150 </TD>
35151 <TD width=35% BGCOLOR=#FBF5EF>
35152 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
35153 </TD>
35154 </TR>
35155 <TR valign="top">
35156 <TD width=15% BGCOLOR=#C0C0C0>
35157 <B>MIO_PIN_20@0XF8000750</B>
35158 </TD>
35159 <TD width=15% BGCOLOR=#C0C0C0>
35160 <B>31:0</B>
35161 </TD>
35162 <TD width=10% BGCOLOR=#C0C0C0>
35163 <B>3fff</B>
35164 </TD>
35165 <TD width=10% BGCOLOR=#C0C0C0>
35166 <B></B>
35167 </TD>
35168 <TD width=15% BGCOLOR=#C0C0C0>
35169 <B>2802</B>
35170 </TD>
35171 <TD width=35% BGCOLOR=#C0C0C0>
35172 <B>MIO Pin 20 Control</B>
35173 </TD>
35174 </TR>
35175 </TABLE>
35176 <P>
35177 <H2><a name="MIO_PIN_21">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_21</a></H2>
35178 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
35179 <TR valign="top">
35180 <TD width=15% BGCOLOR=#FFFF00>
35181 <B>Register Name</B>
35182 </TD>
35183 <TD width=15% BGCOLOR=#FFFF00>
35184 <B>Address</B>
35185 </TD>
35186 <TD width=10% BGCOLOR=#FFFF00>
35187 <B>Width</B>
35188 </TD>
35189 <TD width=10% BGCOLOR=#FFFF00>
35190 <B>Type</B>
35191 </TD>
35192 <TD width=15% BGCOLOR=#FFFF00>
35193 <B>Reset Value</B>
35194 </TD>
35195 <TD width=35% BGCOLOR=#FFFF00>
35196 <B>Description</B>
35197 </TD>
35198 </TR>
35199 <TR valign="top">
35200 <TD width=15% BGCOLOR=#FBF5EF>
35201 <B>MIO_PIN_21</B>
35202 </TD>
35203 <TD width=15% BGCOLOR=#FBF5EF>
35204 <B>0XF8000754</B>
35205 </TD>
35206 <TD width=10% BGCOLOR=#FBF5EF>
35207 <B>32</B>
35208 </TD>
35209 <TD width=10% BGCOLOR=#FBF5EF>
35210 <B>rw</B>
35211 </TD>
35212 <TD width=15% BGCOLOR=#FBF5EF>
35213 <B>0x00000000</B>
35214 </TD>
35215 <TD width=35% BGCOLOR=#FBF5EF>
35216 <B>--</B>
35217 </TD>
35218 </TR>
35219 </TABLE>
35220 <P>
35221 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
35222 <TR valign="top">
35223 <TD width=15% BGCOLOR=#C0FFC0>
35224 <B>Field Name</B>
35225 </TD>
35226 <TD width=15% BGCOLOR=#C0FFC0>
35227 <B>Bits</B>
35228 </TD>
35229 <TD width=10% BGCOLOR=#C0FFC0>
35230 <B>Mask</B>
35231 </TD>
35232 <TD width=10% BGCOLOR=#C0FFC0>
35233 <B>Value</B>
35234 </TD>
35235 <TD width=15% BGCOLOR=#C0FFC0>
35236 <B>Shifted Value</B>
35237 </TD>
35238 <TD width=35% BGCOLOR=#C0FFC0>
35239 <B>Description</B>
35240 </TD>
35241 </TR>
35242 <TR valign="top">
35243 <TD width=15% BGCOLOR=#FBF5EF>
35244 <B>TRI_ENABLE</B>
35245 </TD>
35246 <TD width=15% BGCOLOR=#FBF5EF>
35247 <B>0:0</B>
35248 </TD>
35249 <TD width=10% BGCOLOR=#FBF5EF>
35250 <B>1</B>
35251 </TD>
35252 <TD width=10% BGCOLOR=#FBF5EF>
35253 <B>0</B>
35254 </TD>
35255 <TD width=15% BGCOLOR=#FBF5EF>
35256 <B>0</B>
35257 </TD>
35258 <TD width=35% BGCOLOR=#FBF5EF>
35259 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
35260 </TD>
35261 </TR>
35262 <TR valign="top">
35263 <TD width=15% BGCOLOR=#FBF5EF>
35264 <B>L0_SEL</B>
35265 </TD>
35266 <TD width=15% BGCOLOR=#FBF5EF>
35267 <B>1:1</B>
35268 </TD>
35269 <TD width=10% BGCOLOR=#FBF5EF>
35270 <B>2</B>
35271 </TD>
35272 <TD width=10% BGCOLOR=#FBF5EF>
35273 <B>1</B>
35274 </TD>
35275 <TD width=15% BGCOLOR=#FBF5EF>
35276 <B>2</B>
35277 </TD>
35278 <TD width=35% BGCOLOR=#FBF5EF>
35279 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII Tx Control, Output</B>
35280 </TD>
35281 </TR>
35282 <TR valign="top">
35283 <TD width=15% BGCOLOR=#FBF5EF>
35284 <B>L1_SEL</B>
35285 </TD>
35286 <TD width=15% BGCOLOR=#FBF5EF>
35287 <B>2:2</B>
35288 </TD>
35289 <TD width=10% BGCOLOR=#FBF5EF>
35290 <B>4</B>
35291 </TD>
35292 <TD width=10% BGCOLOR=#FBF5EF>
35293 <B>0</B>
35294 </TD>
35295 <TD width=15% BGCOLOR=#FBF5EF>
35296 <B>0</B>
35297 </TD>
35298 <TD width=35% BGCOLOR=#FBF5EF>
35299 <B>Level 1 Mux Select 0: Level 2 Mux 1: reserved</B>
35300 </TD>
35301 </TR>
35302 <TR valign="top">
35303 <TD width=15% BGCOLOR=#FBF5EF>
35304 <B>L2_SEL</B>
35305 </TD>
35306 <TD width=15% BGCOLOR=#FBF5EF>
35307 <B>4:3</B>
35308 </TD>
35309 <TD width=10% BGCOLOR=#FBF5EF>
35310 <B>18</B>
35311 </TD>
35312 <TD width=10% BGCOLOR=#FBF5EF>
35313 <B>0</B>
35314 </TD>
35315 <TD width=15% BGCOLOR=#FBF5EF>
35316 <B>0</B>
35317 </TD>
35318 <TD width=35% BGCOLOR=#FBF5EF>
35319 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 6, Output 10: NAND Flash IO Bit 13, Input/Output 11: SDIO 1 Power Control, Output</B>
35320 </TD>
35321 </TR>
35322 <TR valign="top">
35323 <TD width=15% BGCOLOR=#FBF5EF>
35324 <B>L3_SEL</B>
35325 </TD>
35326 <TD width=15% BGCOLOR=#FBF5EF>
35327 <B>7:5</B>
35328 </TD>
35329 <TD width=10% BGCOLOR=#FBF5EF>
35330 <B>e0</B>
35331 </TD>
35332 <TD width=10% BGCOLOR=#FBF5EF>
35333 <B>0</B>
35334 </TD>
35335 <TD width=15% BGCOLOR=#FBF5EF>
35336 <B>0</B>
35337 </TD>
35338 <TD width=35% BGCOLOR=#FBF5EF>
35339 <B>Level 3 Mux Select 000: GPIO 21 (bank 0), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: reserved 100: SDIO 0 IO Bit 3, Input/Output 101: SPI 0 MOSI, Input/Output 110: reserved 111: UART 1 RxD, Input</B>
35340 </TD>
35341 </TR>
35342 <TR valign="top">
35343 <TD width=15% BGCOLOR=#FBF5EF>
35344 <B>Speed</B>
35345 </TD>
35346 <TD width=15% BGCOLOR=#FBF5EF>
35347 <B>8:8</B>
35348 </TD>
35349 <TD width=10% BGCOLOR=#FBF5EF>
35350 <B>100</B>
35351 </TD>
35352 <TD width=10% BGCOLOR=#FBF5EF>
35353 <B>0</B>
35354 </TD>
35355 <TD width=15% BGCOLOR=#FBF5EF>
35356 <B>0</B>
35357 </TD>
35358 <TD width=35% BGCOLOR=#FBF5EF>
35359 <B>Operates the same as MIO_PIN_00[Speed]</B>
35360 </TD>
35361 </TR>
35362 <TR valign="top">
35363 <TD width=15% BGCOLOR=#FBF5EF>
35364 <B>IO_Type</B>
35365 </TD>
35366 <TD width=15% BGCOLOR=#FBF5EF>
35367 <B>11:9</B>
35368 </TD>
35369 <TD width=10% BGCOLOR=#FBF5EF>
35370 <B>e00</B>
35371 </TD>
35372 <TD width=10% BGCOLOR=#FBF5EF>
35373 <B>4</B>
35374 </TD>
35375 <TD width=15% BGCOLOR=#FBF5EF>
35376 <B>800</B>
35377 </TD>
35378 <TD width=35% BGCOLOR=#FBF5EF>
35379 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
35380 </TD>
35381 </TR>
35382 <TR valign="top">
35383 <TD width=15% BGCOLOR=#FBF5EF>
35384 <B>PULLUP</B>
35385 </TD>
35386 <TD width=15% BGCOLOR=#FBF5EF>
35387 <B>12:12</B>
35388 </TD>
35389 <TD width=10% BGCOLOR=#FBF5EF>
35390 <B>1000</B>
35391 </TD>
35392 <TD width=10% BGCOLOR=#FBF5EF>
35393 <B>0</B>
35394 </TD>
35395 <TD width=15% BGCOLOR=#FBF5EF>
35396 <B>0</B>
35397 </TD>
35398 <TD width=35% BGCOLOR=#FBF5EF>
35399 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
35400 </TD>
35401 </TR>
35402 <TR valign="top">
35403 <TD width=15% BGCOLOR=#FBF5EF>
35404 <B>DisableRcvr</B>
35405 </TD>
35406 <TD width=15% BGCOLOR=#FBF5EF>
35407 <B>13:13</B>
35408 </TD>
35409 <TD width=10% BGCOLOR=#FBF5EF>
35410 <B>2000</B>
35411 </TD>
35412 <TD width=10% BGCOLOR=#FBF5EF>
35413 <B>1</B>
35414 </TD>
35415 <TD width=15% BGCOLOR=#FBF5EF>
35416 <B>2000</B>
35417 </TD>
35418 <TD width=35% BGCOLOR=#FBF5EF>
35419 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
35420 </TD>
35421 </TR>
35422 <TR valign="top">
35423 <TD width=15% BGCOLOR=#C0C0C0>
35424 <B>MIO_PIN_21@0XF8000754</B>
35425 </TD>
35426 <TD width=15% BGCOLOR=#C0C0C0>
35427 <B>31:0</B>
35428 </TD>
35429 <TD width=10% BGCOLOR=#C0C0C0>
35430 <B>3fff</B>
35431 </TD>
35432 <TD width=10% BGCOLOR=#C0C0C0>
35433 <B></B>
35434 </TD>
35435 <TD width=15% BGCOLOR=#C0C0C0>
35436 <B>2802</B>
35437 </TD>
35438 <TD width=35% BGCOLOR=#C0C0C0>
35439 <B>MIO Pin 21 Control</B>
35440 </TD>
35441 </TR>
35442 </TABLE>
35443 <P>
35444 <H2><a name="MIO_PIN_22">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_22</a></H2>
35445 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
35446 <TR valign="top">
35447 <TD width=15% BGCOLOR=#FFFF00>
35448 <B>Register Name</B>
35449 </TD>
35450 <TD width=15% BGCOLOR=#FFFF00>
35451 <B>Address</B>
35452 </TD>
35453 <TD width=10% BGCOLOR=#FFFF00>
35454 <B>Width</B>
35455 </TD>
35456 <TD width=10% BGCOLOR=#FFFF00>
35457 <B>Type</B>
35458 </TD>
35459 <TD width=15% BGCOLOR=#FFFF00>
35460 <B>Reset Value</B>
35461 </TD>
35462 <TD width=35% BGCOLOR=#FFFF00>
35463 <B>Description</B>
35464 </TD>
35465 </TR>
35466 <TR valign="top">
35467 <TD width=15% BGCOLOR=#FBF5EF>
35468 <B>MIO_PIN_22</B>
35469 </TD>
35470 <TD width=15% BGCOLOR=#FBF5EF>
35471 <B>0XF8000758</B>
35472 </TD>
35473 <TD width=10% BGCOLOR=#FBF5EF>
35474 <B>32</B>
35475 </TD>
35476 <TD width=10% BGCOLOR=#FBF5EF>
35477 <B>rw</B>
35478 </TD>
35479 <TD width=15% BGCOLOR=#FBF5EF>
35480 <B>0x00000000</B>
35481 </TD>
35482 <TD width=35% BGCOLOR=#FBF5EF>
35483 <B>--</B>
35484 </TD>
35485 </TR>
35486 </TABLE>
35487 <P>
35488 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
35489 <TR valign="top">
35490 <TD width=15% BGCOLOR=#C0FFC0>
35491 <B>Field Name</B>
35492 </TD>
35493 <TD width=15% BGCOLOR=#C0FFC0>
35494 <B>Bits</B>
35495 </TD>
35496 <TD width=10% BGCOLOR=#C0FFC0>
35497 <B>Mask</B>
35498 </TD>
35499 <TD width=10% BGCOLOR=#C0FFC0>
35500 <B>Value</B>
35501 </TD>
35502 <TD width=15% BGCOLOR=#C0FFC0>
35503 <B>Shifted Value</B>
35504 </TD>
35505 <TD width=35% BGCOLOR=#C0FFC0>
35506 <B>Description</B>
35507 </TD>
35508 </TR>
35509 <TR valign="top">
35510 <TD width=15% BGCOLOR=#FBF5EF>
35511 <B>TRI_ENABLE</B>
35512 </TD>
35513 <TD width=15% BGCOLOR=#FBF5EF>
35514 <B>0:0</B>
35515 </TD>
35516 <TD width=10% BGCOLOR=#FBF5EF>
35517 <B>1</B>
35518 </TD>
35519 <TD width=10% BGCOLOR=#FBF5EF>
35520 <B>1</B>
35521 </TD>
35522 <TD width=15% BGCOLOR=#FBF5EF>
35523 <B>1</B>
35524 </TD>
35525 <TD width=35% BGCOLOR=#FBF5EF>
35526 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
35527 </TD>
35528 </TR>
35529 <TR valign="top">
35530 <TD width=15% BGCOLOR=#FBF5EF>
35531 <B>L0_SEL</B>
35532 </TD>
35533 <TD width=15% BGCOLOR=#FBF5EF>
35534 <B>1:1</B>
35535 </TD>
35536 <TD width=10% BGCOLOR=#FBF5EF>
35537 <B>2</B>
35538 </TD>
35539 <TD width=10% BGCOLOR=#FBF5EF>
35540 <B>1</B>
35541 </TD>
35542 <TD width=15% BGCOLOR=#FBF5EF>
35543 <B>2</B>
35544 </TD>
35545 <TD width=35% BGCOLOR=#FBF5EF>
35546 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII Rx Clock, Input</B>
35547 </TD>
35548 </TR>
35549 <TR valign="top">
35550 <TD width=15% BGCOLOR=#FBF5EF>
35551 <B>L1_SEL</B>
35552 </TD>
35553 <TD width=15% BGCOLOR=#FBF5EF>
35554 <B>2:2</B>
35555 </TD>
35556 <TD width=10% BGCOLOR=#FBF5EF>
35557 <B>4</B>
35558 </TD>
35559 <TD width=10% BGCOLOR=#FBF5EF>
35560 <B>0</B>
35561 </TD>
35562 <TD width=15% BGCOLOR=#FBF5EF>
35563 <B>0</B>
35564 </TD>
35565 <TD width=35% BGCOLOR=#FBF5EF>
35566 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 2, Output</B>
35567 </TD>
35568 </TR>
35569 <TR valign="top">
35570 <TD width=15% BGCOLOR=#FBF5EF>
35571 <B>L2_SEL</B>
35572 </TD>
35573 <TD width=15% BGCOLOR=#FBF5EF>
35574 <B>4:3</B>
35575 </TD>
35576 <TD width=10% BGCOLOR=#FBF5EF>
35577 <B>18</B>
35578 </TD>
35579 <TD width=10% BGCOLOR=#FBF5EF>
35580 <B>0</B>
35581 </TD>
35582 <TD width=15% BGCOLOR=#FBF5EF>
35583 <B>0</B>
35584 </TD>
35585 <TD width=35% BGCOLOR=#FBF5EF>
35586 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 7, Output 10: NAND Flash IO Bit 14, Input/Output 11: SDIO 0 Power Control, Output</B>
35587 </TD>
35588 </TR>
35589 <TR valign="top">
35590 <TD width=15% BGCOLOR=#FBF5EF>
35591 <B>L3_SEL</B>
35592 </TD>
35593 <TD width=15% BGCOLOR=#FBF5EF>
35594 <B>7:5</B>
35595 </TD>
35596 <TD width=10% BGCOLOR=#FBF5EF>
35597 <B>e0</B>
35598 </TD>
35599 <TD width=10% BGCOLOR=#FBF5EF>
35600 <B>0</B>
35601 </TD>
35602 <TD width=15% BGCOLOR=#FBF5EF>
35603 <B>0</B>
35604 </TD>
35605 <TD width=35% BGCOLOR=#FBF5EF>
35606 <B>Level 3 Mux Select 000: GPIO 22 (bank 0), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: PJTAG TDI, Input 100: SDIO 1 IO Bit 0, Input/Output 101: SPI 1 MOSI, Input/Output 110: reserved 111: UART 0 RxD, Input</B>
35607 </TD>
35608 </TR>
35609 <TR valign="top">
35610 <TD width=15% BGCOLOR=#FBF5EF>
35611 <B>Speed</B>
35612 </TD>
35613 <TD width=15% BGCOLOR=#FBF5EF>
35614 <B>8:8</B>
35615 </TD>
35616 <TD width=10% BGCOLOR=#FBF5EF>
35617 <B>100</B>
35618 </TD>
35619 <TD width=10% BGCOLOR=#FBF5EF>
35620 <B>0</B>
35621 </TD>
35622 <TD width=15% BGCOLOR=#FBF5EF>
35623 <B>0</B>
35624 </TD>
35625 <TD width=35% BGCOLOR=#FBF5EF>
35626 <B>Operates the same as MIO_PIN_00[Speed]</B>
35627 </TD>
35628 </TR>
35629 <TR valign="top">
35630 <TD width=15% BGCOLOR=#FBF5EF>
35631 <B>IO_Type</B>
35632 </TD>
35633 <TD width=15% BGCOLOR=#FBF5EF>
35634 <B>11:9</B>
35635 </TD>
35636 <TD width=10% BGCOLOR=#FBF5EF>
35637 <B>e00</B>
35638 </TD>
35639 <TD width=10% BGCOLOR=#FBF5EF>
35640 <B>4</B>
35641 </TD>
35642 <TD width=15% BGCOLOR=#FBF5EF>
35643 <B>800</B>
35644 </TD>
35645 <TD width=35% BGCOLOR=#FBF5EF>
35646 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
35647 </TD>
35648 </TR>
35649 <TR valign="top">
35650 <TD width=15% BGCOLOR=#FBF5EF>
35651 <B>PULLUP</B>
35652 </TD>
35653 <TD width=15% BGCOLOR=#FBF5EF>
35654 <B>12:12</B>
35655 </TD>
35656 <TD width=10% BGCOLOR=#FBF5EF>
35657 <B>1000</B>
35658 </TD>
35659 <TD width=10% BGCOLOR=#FBF5EF>
35660 <B>0</B>
35661 </TD>
35662 <TD width=15% BGCOLOR=#FBF5EF>
35663 <B>0</B>
35664 </TD>
35665 <TD width=35% BGCOLOR=#FBF5EF>
35666 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
35667 </TD>
35668 </TR>
35669 <TR valign="top">
35670 <TD width=15% BGCOLOR=#FBF5EF>
35671 <B>DisableRcvr</B>
35672 </TD>
35673 <TD width=15% BGCOLOR=#FBF5EF>
35674 <B>13:13</B>
35675 </TD>
35676 <TD width=10% BGCOLOR=#FBF5EF>
35677 <B>2000</B>
35678 </TD>
35679 <TD width=10% BGCOLOR=#FBF5EF>
35680 <B>0</B>
35681 </TD>
35682 <TD width=15% BGCOLOR=#FBF5EF>
35683 <B>0</B>
35684 </TD>
35685 <TD width=35% BGCOLOR=#FBF5EF>
35686 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
35687 </TD>
35688 </TR>
35689 <TR valign="top">
35690 <TD width=15% BGCOLOR=#C0C0C0>
35691 <B>MIO_PIN_22@0XF8000758</B>
35692 </TD>
35693 <TD width=15% BGCOLOR=#C0C0C0>
35694 <B>31:0</B>
35695 </TD>
35696 <TD width=10% BGCOLOR=#C0C0C0>
35697 <B>3fff</B>
35698 </TD>
35699 <TD width=10% BGCOLOR=#C0C0C0>
35700 <B></B>
35701 </TD>
35702 <TD width=15% BGCOLOR=#C0C0C0>
35703 <B>803</B>
35704 </TD>
35705 <TD width=35% BGCOLOR=#C0C0C0>
35706 <B>MIO Pin 22 Control</B>
35707 </TD>
35708 </TR>
35709 </TABLE>
35710 <P>
35711 <H2><a name="MIO_PIN_23">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_23</a></H2>
35712 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
35713 <TR valign="top">
35714 <TD width=15% BGCOLOR=#FFFF00>
35715 <B>Register Name</B>
35716 </TD>
35717 <TD width=15% BGCOLOR=#FFFF00>
35718 <B>Address</B>
35719 </TD>
35720 <TD width=10% BGCOLOR=#FFFF00>
35721 <B>Width</B>
35722 </TD>
35723 <TD width=10% BGCOLOR=#FFFF00>
35724 <B>Type</B>
35725 </TD>
35726 <TD width=15% BGCOLOR=#FFFF00>
35727 <B>Reset Value</B>
35728 </TD>
35729 <TD width=35% BGCOLOR=#FFFF00>
35730 <B>Description</B>
35731 </TD>
35732 </TR>
35733 <TR valign="top">
35734 <TD width=15% BGCOLOR=#FBF5EF>
35735 <B>MIO_PIN_23</B>
35736 </TD>
35737 <TD width=15% BGCOLOR=#FBF5EF>
35738 <B>0XF800075C</B>
35739 </TD>
35740 <TD width=10% BGCOLOR=#FBF5EF>
35741 <B>32</B>
35742 </TD>
35743 <TD width=10% BGCOLOR=#FBF5EF>
35744 <B>rw</B>
35745 </TD>
35746 <TD width=15% BGCOLOR=#FBF5EF>
35747 <B>0x00000000</B>
35748 </TD>
35749 <TD width=35% BGCOLOR=#FBF5EF>
35750 <B>--</B>
35751 </TD>
35752 </TR>
35753 </TABLE>
35754 <P>
35755 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
35756 <TR valign="top">
35757 <TD width=15% BGCOLOR=#C0FFC0>
35758 <B>Field Name</B>
35759 </TD>
35760 <TD width=15% BGCOLOR=#C0FFC0>
35761 <B>Bits</B>
35762 </TD>
35763 <TD width=10% BGCOLOR=#C0FFC0>
35764 <B>Mask</B>
35765 </TD>
35766 <TD width=10% BGCOLOR=#C0FFC0>
35767 <B>Value</B>
35768 </TD>
35769 <TD width=15% BGCOLOR=#C0FFC0>
35770 <B>Shifted Value</B>
35771 </TD>
35772 <TD width=35% BGCOLOR=#C0FFC0>
35773 <B>Description</B>
35774 </TD>
35775 </TR>
35776 <TR valign="top">
35777 <TD width=15% BGCOLOR=#FBF5EF>
35778 <B>TRI_ENABLE</B>
35779 </TD>
35780 <TD width=15% BGCOLOR=#FBF5EF>
35781 <B>0:0</B>
35782 </TD>
35783 <TD width=10% BGCOLOR=#FBF5EF>
35784 <B>1</B>
35785 </TD>
35786 <TD width=10% BGCOLOR=#FBF5EF>
35787 <B>1</B>
35788 </TD>
35789 <TD width=15% BGCOLOR=#FBF5EF>
35790 <B>1</B>
35791 </TD>
35792 <TD width=35% BGCOLOR=#FBF5EF>
35793 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
35794 </TD>
35795 </TR>
35796 <TR valign="top">
35797 <TD width=15% BGCOLOR=#FBF5EF>
35798 <B>L0_SEL</B>
35799 </TD>
35800 <TD width=15% BGCOLOR=#FBF5EF>
35801 <B>1:1</B>
35802 </TD>
35803 <TD width=10% BGCOLOR=#FBF5EF>
35804 <B>2</B>
35805 </TD>
35806 <TD width=10% BGCOLOR=#FBF5EF>
35807 <B>1</B>
35808 </TD>
35809 <TD width=15% BGCOLOR=#FBF5EF>
35810 <B>2</B>
35811 </TD>
35812 <TD width=35% BGCOLOR=#FBF5EF>
35813 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII RxD 0, Input</B>
35814 </TD>
35815 </TR>
35816 <TR valign="top">
35817 <TD width=15% BGCOLOR=#FBF5EF>
35818 <B>L1_SEL</B>
35819 </TD>
35820 <TD width=15% BGCOLOR=#FBF5EF>
35821 <B>2:2</B>
35822 </TD>
35823 <TD width=10% BGCOLOR=#FBF5EF>
35824 <B>4</B>
35825 </TD>
35826 <TD width=10% BGCOLOR=#FBF5EF>
35827 <B>0</B>
35828 </TD>
35829 <TD width=15% BGCOLOR=#FBF5EF>
35830 <B>0</B>
35831 </TD>
35832 <TD width=35% BGCOLOR=#FBF5EF>
35833 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 3, Output</B>
35834 </TD>
35835 </TR>
35836 <TR valign="top">
35837 <TD width=15% BGCOLOR=#FBF5EF>
35838 <B>L2_SEL</B>
35839 </TD>
35840 <TD width=15% BGCOLOR=#FBF5EF>
35841 <B>4:3</B>
35842 </TD>
35843 <TD width=10% BGCOLOR=#FBF5EF>
35844 <B>18</B>
35845 </TD>
35846 <TD width=10% BGCOLOR=#FBF5EF>
35847 <B>0</B>
35848 </TD>
35849 <TD width=15% BGCOLOR=#FBF5EF>
35850 <B>0</B>
35851 </TD>
35852 <TD width=35% BGCOLOR=#FBF5EF>
35853 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 8, Output 10: NAND Flash IO Bit 15, Input/Output 11: SDIO 1 Power Control, Output</B>
35854 </TD>
35855 </TR>
35856 <TR valign="top">
35857 <TD width=15% BGCOLOR=#FBF5EF>
35858 <B>L3_SEL</B>
35859 </TD>
35860 <TD width=15% BGCOLOR=#FBF5EF>
35861 <B>7:5</B>
35862 </TD>
35863 <TD width=10% BGCOLOR=#FBF5EF>
35864 <B>e0</B>
35865 </TD>
35866 <TD width=10% BGCOLOR=#FBF5EF>
35867 <B>0</B>
35868 </TD>
35869 <TD width=15% BGCOLOR=#FBF5EF>
35870 <B>0</B>
35871 </TD>
35872 <TD width=35% BGCOLOR=#FBF5EF>
35873 <B>Level 3 Mux Select 000: GPIO 23 (bank 0), Input/Output 001: CAN 0 Tx, Output 010: I2C 0 Serial Data, Input/Output 011: PJTAG TDO, Output 100: SDIO 1 Command, Input/Output 101: SPI 1 MISO, Input/Output 110: reserved 111: UART 0 TxD, Output</B>
35874 </TD>
35875 </TR>
35876 <TR valign="top">
35877 <TD width=15% BGCOLOR=#FBF5EF>
35878 <B>Speed</B>
35879 </TD>
35880 <TD width=15% BGCOLOR=#FBF5EF>
35881 <B>8:8</B>
35882 </TD>
35883 <TD width=10% BGCOLOR=#FBF5EF>
35884 <B>100</B>
35885 </TD>
35886 <TD width=10% BGCOLOR=#FBF5EF>
35887 <B>0</B>
35888 </TD>
35889 <TD width=15% BGCOLOR=#FBF5EF>
35890 <B>0</B>
35891 </TD>
35892 <TD width=35% BGCOLOR=#FBF5EF>
35893 <B>Operates the same as MIO_PIN_00[Speed]</B>
35894 </TD>
35895 </TR>
35896 <TR valign="top">
35897 <TD width=15% BGCOLOR=#FBF5EF>
35898 <B>IO_Type</B>
35899 </TD>
35900 <TD width=15% BGCOLOR=#FBF5EF>
35901 <B>11:9</B>
35902 </TD>
35903 <TD width=10% BGCOLOR=#FBF5EF>
35904 <B>e00</B>
35905 </TD>
35906 <TD width=10% BGCOLOR=#FBF5EF>
35907 <B>4</B>
35908 </TD>
35909 <TD width=15% BGCOLOR=#FBF5EF>
35910 <B>800</B>
35911 </TD>
35912 <TD width=35% BGCOLOR=#FBF5EF>
35913 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
35914 </TD>
35915 </TR>
35916 <TR valign="top">
35917 <TD width=15% BGCOLOR=#FBF5EF>
35918 <B>PULLUP</B>
35919 </TD>
35920 <TD width=15% BGCOLOR=#FBF5EF>
35921 <B>12:12</B>
35922 </TD>
35923 <TD width=10% BGCOLOR=#FBF5EF>
35924 <B>1000</B>
35925 </TD>
35926 <TD width=10% BGCOLOR=#FBF5EF>
35927 <B>0</B>
35928 </TD>
35929 <TD width=15% BGCOLOR=#FBF5EF>
35930 <B>0</B>
35931 </TD>
35932 <TD width=35% BGCOLOR=#FBF5EF>
35933 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
35934 </TD>
35935 </TR>
35936 <TR valign="top">
35937 <TD width=15% BGCOLOR=#FBF5EF>
35938 <B>DisableRcvr</B>
35939 </TD>
35940 <TD width=15% BGCOLOR=#FBF5EF>
35941 <B>13:13</B>
35942 </TD>
35943 <TD width=10% BGCOLOR=#FBF5EF>
35944 <B>2000</B>
35945 </TD>
35946 <TD width=10% BGCOLOR=#FBF5EF>
35947 <B>0</B>
35948 </TD>
35949 <TD width=15% BGCOLOR=#FBF5EF>
35950 <B>0</B>
35951 </TD>
35952 <TD width=35% BGCOLOR=#FBF5EF>
35953 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
35954 </TD>
35955 </TR>
35956 <TR valign="top">
35957 <TD width=15% BGCOLOR=#C0C0C0>
35958 <B>MIO_PIN_23@0XF800075C</B>
35959 </TD>
35960 <TD width=15% BGCOLOR=#C0C0C0>
35961 <B>31:0</B>
35962 </TD>
35963 <TD width=10% BGCOLOR=#C0C0C0>
35964 <B>3fff</B>
35965 </TD>
35966 <TD width=10% BGCOLOR=#C0C0C0>
35967 <B></B>
35968 </TD>
35969 <TD width=15% BGCOLOR=#C0C0C0>
35970 <B>803</B>
35971 </TD>
35972 <TD width=35% BGCOLOR=#C0C0C0>
35973 <B>MIO Pin 23 Control</B>
35974 </TD>
35975 </TR>
35976 </TABLE>
35977 <P>
35978 <H2><a name="MIO_PIN_24">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_24</a></H2>
35979 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
35980 <TR valign="top">
35981 <TD width=15% BGCOLOR=#FFFF00>
35982 <B>Register Name</B>
35983 </TD>
35984 <TD width=15% BGCOLOR=#FFFF00>
35985 <B>Address</B>
35986 </TD>
35987 <TD width=10% BGCOLOR=#FFFF00>
35988 <B>Width</B>
35989 </TD>
35990 <TD width=10% BGCOLOR=#FFFF00>
35991 <B>Type</B>
35992 </TD>
35993 <TD width=15% BGCOLOR=#FFFF00>
35994 <B>Reset Value</B>
35995 </TD>
35996 <TD width=35% BGCOLOR=#FFFF00>
35997 <B>Description</B>
35998 </TD>
35999 </TR>
36000 <TR valign="top">
36001 <TD width=15% BGCOLOR=#FBF5EF>
36002 <B>MIO_PIN_24</B>
36003 </TD>
36004 <TD width=15% BGCOLOR=#FBF5EF>
36005 <B>0XF8000760</B>
36006 </TD>
36007 <TD width=10% BGCOLOR=#FBF5EF>
36008 <B>32</B>
36009 </TD>
36010 <TD width=10% BGCOLOR=#FBF5EF>
36011 <B>rw</B>
36012 </TD>
36013 <TD width=15% BGCOLOR=#FBF5EF>
36014 <B>0x00000000</B>
36015 </TD>
36016 <TD width=35% BGCOLOR=#FBF5EF>
36017 <B>--</B>
36018 </TD>
36019 </TR>
36020 </TABLE>
36021 <P>
36022 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
36023 <TR valign="top">
36024 <TD width=15% BGCOLOR=#C0FFC0>
36025 <B>Field Name</B>
36026 </TD>
36027 <TD width=15% BGCOLOR=#C0FFC0>
36028 <B>Bits</B>
36029 </TD>
36030 <TD width=10% BGCOLOR=#C0FFC0>
36031 <B>Mask</B>
36032 </TD>
36033 <TD width=10% BGCOLOR=#C0FFC0>
36034 <B>Value</B>
36035 </TD>
36036 <TD width=15% BGCOLOR=#C0FFC0>
36037 <B>Shifted Value</B>
36038 </TD>
36039 <TD width=35% BGCOLOR=#C0FFC0>
36040 <B>Description</B>
36041 </TD>
36042 </TR>
36043 <TR valign="top">
36044 <TD width=15% BGCOLOR=#FBF5EF>
36045 <B>TRI_ENABLE</B>
36046 </TD>
36047 <TD width=15% BGCOLOR=#FBF5EF>
36048 <B>0:0</B>
36049 </TD>
36050 <TD width=10% BGCOLOR=#FBF5EF>
36051 <B>1</B>
36052 </TD>
36053 <TD width=10% BGCOLOR=#FBF5EF>
36054 <B>1</B>
36055 </TD>
36056 <TD width=15% BGCOLOR=#FBF5EF>
36057 <B>1</B>
36058 </TD>
36059 <TD width=35% BGCOLOR=#FBF5EF>
36060 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
36061 </TD>
36062 </TR>
36063 <TR valign="top">
36064 <TD width=15% BGCOLOR=#FBF5EF>
36065 <B>L0_SEL</B>
36066 </TD>
36067 <TD width=15% BGCOLOR=#FBF5EF>
36068 <B>1:1</B>
36069 </TD>
36070 <TD width=10% BGCOLOR=#FBF5EF>
36071 <B>2</B>
36072 </TD>
36073 <TD width=10% BGCOLOR=#FBF5EF>
36074 <B>1</B>
36075 </TD>
36076 <TD width=15% BGCOLOR=#FBF5EF>
36077 <B>2</B>
36078 </TD>
36079 <TD width=35% BGCOLOR=#FBF5EF>
36080 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII RxD Bit 1, Input</B>
36081 </TD>
36082 </TR>
36083 <TR valign="top">
36084 <TD width=15% BGCOLOR=#FBF5EF>
36085 <B>L1_SEL</B>
36086 </TD>
36087 <TD width=15% BGCOLOR=#FBF5EF>
36088 <B>2:2</B>
36089 </TD>
36090 <TD width=10% BGCOLOR=#FBF5EF>
36091 <B>4</B>
36092 </TD>
36093 <TD width=10% BGCOLOR=#FBF5EF>
36094 <B>0</B>
36095 </TD>
36096 <TD width=15% BGCOLOR=#FBF5EF>
36097 <B>0</B>
36098 </TD>
36099 <TD width=35% BGCOLOR=#FBF5EF>
36100 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Clock output, Output</B>
36101 </TD>
36102 </TR>
36103 <TR valign="top">
36104 <TD width=15% BGCOLOR=#FBF5EF>
36105 <B>L2_SEL</B>
36106 </TD>
36107 <TD width=15% BGCOLOR=#FBF5EF>
36108 <B>4:3</B>
36109 </TD>
36110 <TD width=10% BGCOLOR=#FBF5EF>
36111 <B>18</B>
36112 </TD>
36113 <TD width=10% BGCOLOR=#FBF5EF>
36114 <B>0</B>
36115 </TD>
36116 <TD width=15% BGCOLOR=#FBF5EF>
36117 <B>0</B>
36118 </TD>
36119 <TD width=35% BGCOLOR=#FBF5EF>
36120 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 9, Output 10: reserved 11: SDIO 0 Power Control, Output</B>
36121 </TD>
36122 </TR>
36123 <TR valign="top">
36124 <TD width=15% BGCOLOR=#FBF5EF>
36125 <B>L3_SEL</B>
36126 </TD>
36127 <TD width=15% BGCOLOR=#FBF5EF>
36128 <B>7:5</B>
36129 </TD>
36130 <TD width=10% BGCOLOR=#FBF5EF>
36131 <B>e0</B>
36132 </TD>
36133 <TD width=10% BGCOLOR=#FBF5EF>
36134 <B>0</B>
36135 </TD>
36136 <TD width=15% BGCOLOR=#FBF5EF>
36137 <B>0</B>
36138 </TD>
36139 <TD width=35% BGCOLOR=#FBF5EF>
36140 <B>Level 3 Mux Select 000: GPIO 24 (bank 0), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: PJTAG TCK, Input 100: SDIO 1 Clock, Input/Output 101: SPI 1 Serial Clock, Input/Output 110: reserved 111: UART 1 TxD, Output</B>
36141 </TD>
36142 </TR>
36143 <TR valign="top">
36144 <TD width=15% BGCOLOR=#FBF5EF>
36145 <B>Speed</B>
36146 </TD>
36147 <TD width=15% BGCOLOR=#FBF5EF>
36148 <B>8:8</B>
36149 </TD>
36150 <TD width=10% BGCOLOR=#FBF5EF>
36151 <B>100</B>
36152 </TD>
36153 <TD width=10% BGCOLOR=#FBF5EF>
36154 <B>0</B>
36155 </TD>
36156 <TD width=15% BGCOLOR=#FBF5EF>
36157 <B>0</B>
36158 </TD>
36159 <TD width=35% BGCOLOR=#FBF5EF>
36160 <B>Operates the same as MIO_PIN_00[Speed]</B>
36161 </TD>
36162 </TR>
36163 <TR valign="top">
36164 <TD width=15% BGCOLOR=#FBF5EF>
36165 <B>IO_Type</B>
36166 </TD>
36167 <TD width=15% BGCOLOR=#FBF5EF>
36168 <B>11:9</B>
36169 </TD>
36170 <TD width=10% BGCOLOR=#FBF5EF>
36171 <B>e00</B>
36172 </TD>
36173 <TD width=10% BGCOLOR=#FBF5EF>
36174 <B>4</B>
36175 </TD>
36176 <TD width=15% BGCOLOR=#FBF5EF>
36177 <B>800</B>
36178 </TD>
36179 <TD width=35% BGCOLOR=#FBF5EF>
36180 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
36181 </TD>
36182 </TR>
36183 <TR valign="top">
36184 <TD width=15% BGCOLOR=#FBF5EF>
36185 <B>PULLUP</B>
36186 </TD>
36187 <TD width=15% BGCOLOR=#FBF5EF>
36188 <B>12:12</B>
36189 </TD>
36190 <TD width=10% BGCOLOR=#FBF5EF>
36191 <B>1000</B>
36192 </TD>
36193 <TD width=10% BGCOLOR=#FBF5EF>
36194 <B>0</B>
36195 </TD>
36196 <TD width=15% BGCOLOR=#FBF5EF>
36197 <B>0</B>
36198 </TD>
36199 <TD width=35% BGCOLOR=#FBF5EF>
36200 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
36201 </TD>
36202 </TR>
36203 <TR valign="top">
36204 <TD width=15% BGCOLOR=#FBF5EF>
36205 <B>DisableRcvr</B>
36206 </TD>
36207 <TD width=15% BGCOLOR=#FBF5EF>
36208 <B>13:13</B>
36209 </TD>
36210 <TD width=10% BGCOLOR=#FBF5EF>
36211 <B>2000</B>
36212 </TD>
36213 <TD width=10% BGCOLOR=#FBF5EF>
36214 <B>0</B>
36215 </TD>
36216 <TD width=15% BGCOLOR=#FBF5EF>
36217 <B>0</B>
36218 </TD>
36219 <TD width=35% BGCOLOR=#FBF5EF>
36220 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
36221 </TD>
36222 </TR>
36223 <TR valign="top">
36224 <TD width=15% BGCOLOR=#C0C0C0>
36225 <B>MIO_PIN_24@0XF8000760</B>
36226 </TD>
36227 <TD width=15% BGCOLOR=#C0C0C0>
36228 <B>31:0</B>
36229 </TD>
36230 <TD width=10% BGCOLOR=#C0C0C0>
36231 <B>3fff</B>
36232 </TD>
36233 <TD width=10% BGCOLOR=#C0C0C0>
36234 <B></B>
36235 </TD>
36236 <TD width=15% BGCOLOR=#C0C0C0>
36237 <B>803</B>
36238 </TD>
36239 <TD width=35% BGCOLOR=#C0C0C0>
36240 <B>MIO Pin 24 Control</B>
36241 </TD>
36242 </TR>
36243 </TABLE>
36244 <P>
36245 <H2><a name="MIO_PIN_25">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_25</a></H2>
36246 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
36247 <TR valign="top">
36248 <TD width=15% BGCOLOR=#FFFF00>
36249 <B>Register Name</B>
36250 </TD>
36251 <TD width=15% BGCOLOR=#FFFF00>
36252 <B>Address</B>
36253 </TD>
36254 <TD width=10% BGCOLOR=#FFFF00>
36255 <B>Width</B>
36256 </TD>
36257 <TD width=10% BGCOLOR=#FFFF00>
36258 <B>Type</B>
36259 </TD>
36260 <TD width=15% BGCOLOR=#FFFF00>
36261 <B>Reset Value</B>
36262 </TD>
36263 <TD width=35% BGCOLOR=#FFFF00>
36264 <B>Description</B>
36265 </TD>
36266 </TR>
36267 <TR valign="top">
36268 <TD width=15% BGCOLOR=#FBF5EF>
36269 <B>MIO_PIN_25</B>
36270 </TD>
36271 <TD width=15% BGCOLOR=#FBF5EF>
36272 <B>0XF8000764</B>
36273 </TD>
36274 <TD width=10% BGCOLOR=#FBF5EF>
36275 <B>32</B>
36276 </TD>
36277 <TD width=10% BGCOLOR=#FBF5EF>
36278 <B>rw</B>
36279 </TD>
36280 <TD width=15% BGCOLOR=#FBF5EF>
36281 <B>0x00000000</B>
36282 </TD>
36283 <TD width=35% BGCOLOR=#FBF5EF>
36284 <B>--</B>
36285 </TD>
36286 </TR>
36287 </TABLE>
36288 <P>
36289 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
36290 <TR valign="top">
36291 <TD width=15% BGCOLOR=#C0FFC0>
36292 <B>Field Name</B>
36293 </TD>
36294 <TD width=15% BGCOLOR=#C0FFC0>
36295 <B>Bits</B>
36296 </TD>
36297 <TD width=10% BGCOLOR=#C0FFC0>
36298 <B>Mask</B>
36299 </TD>
36300 <TD width=10% BGCOLOR=#C0FFC0>
36301 <B>Value</B>
36302 </TD>
36303 <TD width=15% BGCOLOR=#C0FFC0>
36304 <B>Shifted Value</B>
36305 </TD>
36306 <TD width=35% BGCOLOR=#C0FFC0>
36307 <B>Description</B>
36308 </TD>
36309 </TR>
36310 <TR valign="top">
36311 <TD width=15% BGCOLOR=#FBF5EF>
36312 <B>TRI_ENABLE</B>
36313 </TD>
36314 <TD width=15% BGCOLOR=#FBF5EF>
36315 <B>0:0</B>
36316 </TD>
36317 <TD width=10% BGCOLOR=#FBF5EF>
36318 <B>1</B>
36319 </TD>
36320 <TD width=10% BGCOLOR=#FBF5EF>
36321 <B>1</B>
36322 </TD>
36323 <TD width=15% BGCOLOR=#FBF5EF>
36324 <B>1</B>
36325 </TD>
36326 <TD width=35% BGCOLOR=#FBF5EF>
36327 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
36328 </TD>
36329 </TR>
36330 <TR valign="top">
36331 <TD width=15% BGCOLOR=#FBF5EF>
36332 <B>L0_SEL</B>
36333 </TD>
36334 <TD width=15% BGCOLOR=#FBF5EF>
36335 <B>1:1</B>
36336 </TD>
36337 <TD width=10% BGCOLOR=#FBF5EF>
36338 <B>2</B>
36339 </TD>
36340 <TD width=10% BGCOLOR=#FBF5EF>
36341 <B>1</B>
36342 </TD>
36343 <TD width=15% BGCOLOR=#FBF5EF>
36344 <B>2</B>
36345 </TD>
36346 <TD width=35% BGCOLOR=#FBF5EF>
36347 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII RxD Bit2, Input</B>
36348 </TD>
36349 </TR>
36350 <TR valign="top">
36351 <TD width=15% BGCOLOR=#FBF5EF>
36352 <B>L1_SEL</B>
36353 </TD>
36354 <TD width=15% BGCOLOR=#FBF5EF>
36355 <B>2:2</B>
36356 </TD>
36357 <TD width=10% BGCOLOR=#FBF5EF>
36358 <B>4</B>
36359 </TD>
36360 <TD width=10% BGCOLOR=#FBF5EF>
36361 <B>0</B>
36362 </TD>
36363 <TD width=15% BGCOLOR=#FBF5EF>
36364 <B>0</B>
36365 </TD>
36366 <TD width=35% BGCOLOR=#FBF5EF>
36367 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Control Signal, Output</B>
36368 </TD>
36369 </TR>
36370 <TR valign="top">
36371 <TD width=15% BGCOLOR=#FBF5EF>
36372 <B>L2_SEL</B>
36373 </TD>
36374 <TD width=15% BGCOLOR=#FBF5EF>
36375 <B>4:3</B>
36376 </TD>
36377 <TD width=10% BGCOLOR=#FBF5EF>
36378 <B>18</B>
36379 </TD>
36380 <TD width=10% BGCOLOR=#FBF5EF>
36381 <B>0</B>
36382 </TD>
36383 <TD width=15% BGCOLOR=#FBF5EF>
36384 <B>0</B>
36385 </TD>
36386 <TD width=35% BGCOLOR=#FBF5EF>
36387 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 10, Output 10: reserved 11: SDIO 1 Power Control, Output</B>
36388 </TD>
36389 </TR>
36390 <TR valign="top">
36391 <TD width=15% BGCOLOR=#FBF5EF>
36392 <B>L3_SEL</B>
36393 </TD>
36394 <TD width=15% BGCOLOR=#FBF5EF>
36395 <B>7:5</B>
36396 </TD>
36397 <TD width=10% BGCOLOR=#FBF5EF>
36398 <B>e0</B>
36399 </TD>
36400 <TD width=10% BGCOLOR=#FBF5EF>
36401 <B>0</B>
36402 </TD>
36403 <TD width=15% BGCOLOR=#FBF5EF>
36404 <B>0</B>
36405 </TD>
36406 <TD width=35% BGCOLOR=#FBF5EF>
36407 <B>Level 3 Mux Select 000: GPIO 25 (bank 0), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: PJTAG TMS, Input 100: SDIO 1 IO Bit 1, Input/Output 101: SPI 1 Slave Select 0, Input/Output 110: reserved 111: UART 1 RxD, Input</B>
36408 </TD>
36409 </TR>
36410 <TR valign="top">
36411 <TD width=15% BGCOLOR=#FBF5EF>
36412 <B>Speed</B>
36413 </TD>
36414 <TD width=15% BGCOLOR=#FBF5EF>
36415 <B>8:8</B>
36416 </TD>
36417 <TD width=10% BGCOLOR=#FBF5EF>
36418 <B>100</B>
36419 </TD>
36420 <TD width=10% BGCOLOR=#FBF5EF>
36421 <B>0</B>
36422 </TD>
36423 <TD width=15% BGCOLOR=#FBF5EF>
36424 <B>0</B>
36425 </TD>
36426 <TD width=35% BGCOLOR=#FBF5EF>
36427 <B>Operates the same as MIO_PIN_00[Speed]</B>
36428 </TD>
36429 </TR>
36430 <TR valign="top">
36431 <TD width=15% BGCOLOR=#FBF5EF>
36432 <B>IO_Type</B>
36433 </TD>
36434 <TD width=15% BGCOLOR=#FBF5EF>
36435 <B>11:9</B>
36436 </TD>
36437 <TD width=10% BGCOLOR=#FBF5EF>
36438 <B>e00</B>
36439 </TD>
36440 <TD width=10% BGCOLOR=#FBF5EF>
36441 <B>4</B>
36442 </TD>
36443 <TD width=15% BGCOLOR=#FBF5EF>
36444 <B>800</B>
36445 </TD>
36446 <TD width=35% BGCOLOR=#FBF5EF>
36447 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
36448 </TD>
36449 </TR>
36450 <TR valign="top">
36451 <TD width=15% BGCOLOR=#FBF5EF>
36452 <B>PULLUP</B>
36453 </TD>
36454 <TD width=15% BGCOLOR=#FBF5EF>
36455 <B>12:12</B>
36456 </TD>
36457 <TD width=10% BGCOLOR=#FBF5EF>
36458 <B>1000</B>
36459 </TD>
36460 <TD width=10% BGCOLOR=#FBF5EF>
36461 <B>0</B>
36462 </TD>
36463 <TD width=15% BGCOLOR=#FBF5EF>
36464 <B>0</B>
36465 </TD>
36466 <TD width=35% BGCOLOR=#FBF5EF>
36467 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
36468 </TD>
36469 </TR>
36470 <TR valign="top">
36471 <TD width=15% BGCOLOR=#FBF5EF>
36472 <B>DisableRcvr</B>
36473 </TD>
36474 <TD width=15% BGCOLOR=#FBF5EF>
36475 <B>13:13</B>
36476 </TD>
36477 <TD width=10% BGCOLOR=#FBF5EF>
36478 <B>2000</B>
36479 </TD>
36480 <TD width=10% BGCOLOR=#FBF5EF>
36481 <B>0</B>
36482 </TD>
36483 <TD width=15% BGCOLOR=#FBF5EF>
36484 <B>0</B>
36485 </TD>
36486 <TD width=35% BGCOLOR=#FBF5EF>
36487 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
36488 </TD>
36489 </TR>
36490 <TR valign="top">
36491 <TD width=15% BGCOLOR=#C0C0C0>
36492 <B>MIO_PIN_25@0XF8000764</B>
36493 </TD>
36494 <TD width=15% BGCOLOR=#C0C0C0>
36495 <B>31:0</B>
36496 </TD>
36497 <TD width=10% BGCOLOR=#C0C0C0>
36498 <B>3fff</B>
36499 </TD>
36500 <TD width=10% BGCOLOR=#C0C0C0>
36501 <B></B>
36502 </TD>
36503 <TD width=15% BGCOLOR=#C0C0C0>
36504 <B>803</B>
36505 </TD>
36506 <TD width=35% BGCOLOR=#C0C0C0>
36507 <B>MIO Pin 25 Control</B>
36508 </TD>
36509 </TR>
36510 </TABLE>
36511 <P>
36512 <H2><a name="MIO_PIN_26">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_26</a></H2>
36513 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
36514 <TR valign="top">
36515 <TD width=15% BGCOLOR=#FFFF00>
36516 <B>Register Name</B>
36517 </TD>
36518 <TD width=15% BGCOLOR=#FFFF00>
36519 <B>Address</B>
36520 </TD>
36521 <TD width=10% BGCOLOR=#FFFF00>
36522 <B>Width</B>
36523 </TD>
36524 <TD width=10% BGCOLOR=#FFFF00>
36525 <B>Type</B>
36526 </TD>
36527 <TD width=15% BGCOLOR=#FFFF00>
36528 <B>Reset Value</B>
36529 </TD>
36530 <TD width=35% BGCOLOR=#FFFF00>
36531 <B>Description</B>
36532 </TD>
36533 </TR>
36534 <TR valign="top">
36535 <TD width=15% BGCOLOR=#FBF5EF>
36536 <B>MIO_PIN_26</B>
36537 </TD>
36538 <TD width=15% BGCOLOR=#FBF5EF>
36539 <B>0XF8000768</B>
36540 </TD>
36541 <TD width=10% BGCOLOR=#FBF5EF>
36542 <B>32</B>
36543 </TD>
36544 <TD width=10% BGCOLOR=#FBF5EF>
36545 <B>rw</B>
36546 </TD>
36547 <TD width=15% BGCOLOR=#FBF5EF>
36548 <B>0x00000000</B>
36549 </TD>
36550 <TD width=35% BGCOLOR=#FBF5EF>
36551 <B>--</B>
36552 </TD>
36553 </TR>
36554 </TABLE>
36555 <P>
36556 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
36557 <TR valign="top">
36558 <TD width=15% BGCOLOR=#C0FFC0>
36559 <B>Field Name</B>
36560 </TD>
36561 <TD width=15% BGCOLOR=#C0FFC0>
36562 <B>Bits</B>
36563 </TD>
36564 <TD width=10% BGCOLOR=#C0FFC0>
36565 <B>Mask</B>
36566 </TD>
36567 <TD width=10% BGCOLOR=#C0FFC0>
36568 <B>Value</B>
36569 </TD>
36570 <TD width=15% BGCOLOR=#C0FFC0>
36571 <B>Shifted Value</B>
36572 </TD>
36573 <TD width=35% BGCOLOR=#C0FFC0>
36574 <B>Description</B>
36575 </TD>
36576 </TR>
36577 <TR valign="top">
36578 <TD width=15% BGCOLOR=#FBF5EF>
36579 <B>TRI_ENABLE</B>
36580 </TD>
36581 <TD width=15% BGCOLOR=#FBF5EF>
36582 <B>0:0</B>
36583 </TD>
36584 <TD width=10% BGCOLOR=#FBF5EF>
36585 <B>1</B>
36586 </TD>
36587 <TD width=10% BGCOLOR=#FBF5EF>
36588 <B>1</B>
36589 </TD>
36590 <TD width=15% BGCOLOR=#FBF5EF>
36591 <B>1</B>
36592 </TD>
36593 <TD width=35% BGCOLOR=#FBF5EF>
36594 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
36595 </TD>
36596 </TR>
36597 <TR valign="top">
36598 <TD width=15% BGCOLOR=#FBF5EF>
36599 <B>L0_SEL</B>
36600 </TD>
36601 <TD width=15% BGCOLOR=#FBF5EF>
36602 <B>1:1</B>
36603 </TD>
36604 <TD width=10% BGCOLOR=#FBF5EF>
36605 <B>2</B>
36606 </TD>
36607 <TD width=10% BGCOLOR=#FBF5EF>
36608 <B>1</B>
36609 </TD>
36610 <TD width=15% BGCOLOR=#FBF5EF>
36611 <B>2</B>
36612 </TD>
36613 <TD width=35% BGCOLOR=#FBF5EF>
36614 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII RxD Bit 3, Input</B>
36615 </TD>
36616 </TR>
36617 <TR valign="top">
36618 <TD width=15% BGCOLOR=#FBF5EF>
36619 <B>L1_SEL</B>
36620 </TD>
36621 <TD width=15% BGCOLOR=#FBF5EF>
36622 <B>2:2</B>
36623 </TD>
36624 <TD width=10% BGCOLOR=#FBF5EF>
36625 <B>4</B>
36626 </TD>
36627 <TD width=10% BGCOLOR=#FBF5EF>
36628 <B>0</B>
36629 </TD>
36630 <TD width=15% BGCOLOR=#FBF5EF>
36631 <B>0</B>
36632 </TD>
36633 <TD width=35% BGCOLOR=#FBF5EF>
36634 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 0, Output</B>
36635 </TD>
36636 </TR>
36637 <TR valign="top">
36638 <TD width=15% BGCOLOR=#FBF5EF>
36639 <B>L2_SEL</B>
36640 </TD>
36641 <TD width=15% BGCOLOR=#FBF5EF>
36642 <B>4:3</B>
36643 </TD>
36644 <TD width=10% BGCOLOR=#FBF5EF>
36645 <B>18</B>
36646 </TD>
36647 <TD width=10% BGCOLOR=#FBF5EF>
36648 <B>0</B>
36649 </TD>
36650 <TD width=15% BGCOLOR=#FBF5EF>
36651 <B>0</B>
36652 </TD>
36653 <TD width=35% BGCOLOR=#FBF5EF>
36654 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 11, Output 10: reserved 11: SDIO 0 Power Control, Output</B>
36655 </TD>
36656 </TR>
36657 <TR valign="top">
36658 <TD width=15% BGCOLOR=#FBF5EF>
36659 <B>L3_SEL</B>
36660 </TD>
36661 <TD width=15% BGCOLOR=#FBF5EF>
36662 <B>7:5</B>
36663 </TD>
36664 <TD width=10% BGCOLOR=#FBF5EF>
36665 <B>e0</B>
36666 </TD>
36667 <TD width=10% BGCOLOR=#FBF5EF>
36668 <B>0</B>
36669 </TD>
36670 <TD width=15% BGCOLOR=#FBF5EF>
36671 <B>0</B>
36672 </TD>
36673 <TD width=35% BGCOLOR=#FBF5EF>
36674 <B>Level 3 Mux Select 000: GPIO 26 (bank 0), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: SWDT Clock, Input 100: SDIO 1 IO Bit 2, Input/Output 101: SPI 1 Slave Select 1, Output 110: reserved 111: UART 0 RxD, Input</B>
36675 </TD>
36676 </TR>
36677 <TR valign="top">
36678 <TD width=15% BGCOLOR=#FBF5EF>
36679 <B>Speed</B>
36680 </TD>
36681 <TD width=15% BGCOLOR=#FBF5EF>
36682 <B>8:8</B>
36683 </TD>
36684 <TD width=10% BGCOLOR=#FBF5EF>
36685 <B>100</B>
36686 </TD>
36687 <TD width=10% BGCOLOR=#FBF5EF>
36688 <B>0</B>
36689 </TD>
36690 <TD width=15% BGCOLOR=#FBF5EF>
36691 <B>0</B>
36692 </TD>
36693 <TD width=35% BGCOLOR=#FBF5EF>
36694 <B>Operates the same as MIO_PIN_00[Speed]</B>
36695 </TD>
36696 </TR>
36697 <TR valign="top">
36698 <TD width=15% BGCOLOR=#FBF5EF>
36699 <B>IO_Type</B>
36700 </TD>
36701 <TD width=15% BGCOLOR=#FBF5EF>
36702 <B>11:9</B>
36703 </TD>
36704 <TD width=10% BGCOLOR=#FBF5EF>
36705 <B>e00</B>
36706 </TD>
36707 <TD width=10% BGCOLOR=#FBF5EF>
36708 <B>4</B>
36709 </TD>
36710 <TD width=15% BGCOLOR=#FBF5EF>
36711 <B>800</B>
36712 </TD>
36713 <TD width=35% BGCOLOR=#FBF5EF>
36714 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
36715 </TD>
36716 </TR>
36717 <TR valign="top">
36718 <TD width=15% BGCOLOR=#FBF5EF>
36719 <B>PULLUP</B>
36720 </TD>
36721 <TD width=15% BGCOLOR=#FBF5EF>
36722 <B>12:12</B>
36723 </TD>
36724 <TD width=10% BGCOLOR=#FBF5EF>
36725 <B>1000</B>
36726 </TD>
36727 <TD width=10% BGCOLOR=#FBF5EF>
36728 <B>0</B>
36729 </TD>
36730 <TD width=15% BGCOLOR=#FBF5EF>
36731 <B>0</B>
36732 </TD>
36733 <TD width=35% BGCOLOR=#FBF5EF>
36734 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
36735 </TD>
36736 </TR>
36737 <TR valign="top">
36738 <TD width=15% BGCOLOR=#FBF5EF>
36739 <B>DisableRcvr</B>
36740 </TD>
36741 <TD width=15% BGCOLOR=#FBF5EF>
36742 <B>13:13</B>
36743 </TD>
36744 <TD width=10% BGCOLOR=#FBF5EF>
36745 <B>2000</B>
36746 </TD>
36747 <TD width=10% BGCOLOR=#FBF5EF>
36748 <B>0</B>
36749 </TD>
36750 <TD width=15% BGCOLOR=#FBF5EF>
36751 <B>0</B>
36752 </TD>
36753 <TD width=35% BGCOLOR=#FBF5EF>
36754 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
36755 </TD>
36756 </TR>
36757 <TR valign="top">
36758 <TD width=15% BGCOLOR=#C0C0C0>
36759 <B>MIO_PIN_26@0XF8000768</B>
36760 </TD>
36761 <TD width=15% BGCOLOR=#C0C0C0>
36762 <B>31:0</B>
36763 </TD>
36764 <TD width=10% BGCOLOR=#C0C0C0>
36765 <B>3fff</B>
36766 </TD>
36767 <TD width=10% BGCOLOR=#C0C0C0>
36768 <B></B>
36769 </TD>
36770 <TD width=15% BGCOLOR=#C0C0C0>
36771 <B>803</B>
36772 </TD>
36773 <TD width=35% BGCOLOR=#C0C0C0>
36774 <B>MIO Pin 26 Control</B>
36775 </TD>
36776 </TR>
36777 </TABLE>
36778 <P>
36779 <H2><a name="MIO_PIN_27">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_27</a></H2>
36780 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
36781 <TR valign="top">
36782 <TD width=15% BGCOLOR=#FFFF00>
36783 <B>Register Name</B>
36784 </TD>
36785 <TD width=15% BGCOLOR=#FFFF00>
36786 <B>Address</B>
36787 </TD>
36788 <TD width=10% BGCOLOR=#FFFF00>
36789 <B>Width</B>
36790 </TD>
36791 <TD width=10% BGCOLOR=#FFFF00>
36792 <B>Type</B>
36793 </TD>
36794 <TD width=15% BGCOLOR=#FFFF00>
36795 <B>Reset Value</B>
36796 </TD>
36797 <TD width=35% BGCOLOR=#FFFF00>
36798 <B>Description</B>
36799 </TD>
36800 </TR>
36801 <TR valign="top">
36802 <TD width=15% BGCOLOR=#FBF5EF>
36803 <B>MIO_PIN_27</B>
36804 </TD>
36805 <TD width=15% BGCOLOR=#FBF5EF>
36806 <B>0XF800076C</B>
36807 </TD>
36808 <TD width=10% BGCOLOR=#FBF5EF>
36809 <B>32</B>
36810 </TD>
36811 <TD width=10% BGCOLOR=#FBF5EF>
36812 <B>rw</B>
36813 </TD>
36814 <TD width=15% BGCOLOR=#FBF5EF>
36815 <B>0x00000000</B>
36816 </TD>
36817 <TD width=35% BGCOLOR=#FBF5EF>
36818 <B>--</B>
36819 </TD>
36820 </TR>
36821 </TABLE>
36822 <P>
36823 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
36824 <TR valign="top">
36825 <TD width=15% BGCOLOR=#C0FFC0>
36826 <B>Field Name</B>
36827 </TD>
36828 <TD width=15% BGCOLOR=#C0FFC0>
36829 <B>Bits</B>
36830 </TD>
36831 <TD width=10% BGCOLOR=#C0FFC0>
36832 <B>Mask</B>
36833 </TD>
36834 <TD width=10% BGCOLOR=#C0FFC0>
36835 <B>Value</B>
36836 </TD>
36837 <TD width=15% BGCOLOR=#C0FFC0>
36838 <B>Shifted Value</B>
36839 </TD>
36840 <TD width=35% BGCOLOR=#C0FFC0>
36841 <B>Description</B>
36842 </TD>
36843 </TR>
36844 <TR valign="top">
36845 <TD width=15% BGCOLOR=#FBF5EF>
36846 <B>TRI_ENABLE</B>
36847 </TD>
36848 <TD width=15% BGCOLOR=#FBF5EF>
36849 <B>0:0</B>
36850 </TD>
36851 <TD width=10% BGCOLOR=#FBF5EF>
36852 <B>1</B>
36853 </TD>
36854 <TD width=10% BGCOLOR=#FBF5EF>
36855 <B>1</B>
36856 </TD>
36857 <TD width=15% BGCOLOR=#FBF5EF>
36858 <B>1</B>
36859 </TD>
36860 <TD width=35% BGCOLOR=#FBF5EF>
36861 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
36862 </TD>
36863 </TR>
36864 <TR valign="top">
36865 <TD width=15% BGCOLOR=#FBF5EF>
36866 <B>L0_SEL</B>
36867 </TD>
36868 <TD width=15% BGCOLOR=#FBF5EF>
36869 <B>1:1</B>
36870 </TD>
36871 <TD width=10% BGCOLOR=#FBF5EF>
36872 <B>2</B>
36873 </TD>
36874 <TD width=10% BGCOLOR=#FBF5EF>
36875 <B>1</B>
36876 </TD>
36877 <TD width=15% BGCOLOR=#FBF5EF>
36878 <B>2</B>
36879 </TD>
36880 <TD width=35% BGCOLOR=#FBF5EF>
36881 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII Rx Control, Input</B>
36882 </TD>
36883 </TR>
36884 <TR valign="top">
36885 <TD width=15% BGCOLOR=#FBF5EF>
36886 <B>L1_SEL</B>
36887 </TD>
36888 <TD width=15% BGCOLOR=#FBF5EF>
36889 <B>2:2</B>
36890 </TD>
36891 <TD width=10% BGCOLOR=#FBF5EF>
36892 <B>4</B>
36893 </TD>
36894 <TD width=10% BGCOLOR=#FBF5EF>
36895 <B>0</B>
36896 </TD>
36897 <TD width=15% BGCOLOR=#FBF5EF>
36898 <B>0</B>
36899 </TD>
36900 <TD width=35% BGCOLOR=#FBF5EF>
36901 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 1, Output</B>
36902 </TD>
36903 </TR>
36904 <TR valign="top">
36905 <TD width=15% BGCOLOR=#FBF5EF>
36906 <B>L2_SEL</B>
36907 </TD>
36908 <TD width=15% BGCOLOR=#FBF5EF>
36909 <B>4:3</B>
36910 </TD>
36911 <TD width=10% BGCOLOR=#FBF5EF>
36912 <B>18</B>
36913 </TD>
36914 <TD width=10% BGCOLOR=#FBF5EF>
36915 <B>0</B>
36916 </TD>
36917 <TD width=15% BGCOLOR=#FBF5EF>
36918 <B>0</B>
36919 </TD>
36920 <TD width=35% BGCOLOR=#FBF5EF>
36921 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 12, Output 10: reserved 11: SDIO 1 Power Control, Output</B>
36922 </TD>
36923 </TR>
36924 <TR valign="top">
36925 <TD width=15% BGCOLOR=#FBF5EF>
36926 <B>L3_SEL</B>
36927 </TD>
36928 <TD width=15% BGCOLOR=#FBF5EF>
36929 <B>7:5</B>
36930 </TD>
36931 <TD width=10% BGCOLOR=#FBF5EF>
36932 <B>e0</B>
36933 </TD>
36934 <TD width=10% BGCOLOR=#FBF5EF>
36935 <B>0</B>
36936 </TD>
36937 <TD width=15% BGCOLOR=#FBF5EF>
36938 <B>0</B>
36939 </TD>
36940 <TD width=35% BGCOLOR=#FBF5EF>
36941 <B>Level 3 Mux Select 000: GPIO 27 (bank 0), Input/Output 001: CAN 0 Tx, Output 010: I2C 0 Serial Data, Input/Output 011: SWDT Reset, Output 100: SDIO 1 IO Bit 3, Input/Output 101: SPI 1 Slave Select 2, Output 110: reserved 111: UART 0 TxD, Output</B>
36942 </TD>
36943 </TR>
36944 <TR valign="top">
36945 <TD width=15% BGCOLOR=#FBF5EF>
36946 <B>Speed</B>
36947 </TD>
36948 <TD width=15% BGCOLOR=#FBF5EF>
36949 <B>8:8</B>
36950 </TD>
36951 <TD width=10% BGCOLOR=#FBF5EF>
36952 <B>100</B>
36953 </TD>
36954 <TD width=10% BGCOLOR=#FBF5EF>
36955 <B>0</B>
36956 </TD>
36957 <TD width=15% BGCOLOR=#FBF5EF>
36958 <B>0</B>
36959 </TD>
36960 <TD width=35% BGCOLOR=#FBF5EF>
36961 <B>Operates the same as MIO_PIN_00[Speed]</B>
36962 </TD>
36963 </TR>
36964 <TR valign="top">
36965 <TD width=15% BGCOLOR=#FBF5EF>
36966 <B>IO_Type</B>
36967 </TD>
36968 <TD width=15% BGCOLOR=#FBF5EF>
36969 <B>11:9</B>
36970 </TD>
36971 <TD width=10% BGCOLOR=#FBF5EF>
36972 <B>e00</B>
36973 </TD>
36974 <TD width=10% BGCOLOR=#FBF5EF>
36975 <B>4</B>
36976 </TD>
36977 <TD width=15% BGCOLOR=#FBF5EF>
36978 <B>800</B>
36979 </TD>
36980 <TD width=35% BGCOLOR=#FBF5EF>
36981 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
36982 </TD>
36983 </TR>
36984 <TR valign="top">
36985 <TD width=15% BGCOLOR=#FBF5EF>
36986 <B>PULLUP</B>
36987 </TD>
36988 <TD width=15% BGCOLOR=#FBF5EF>
36989 <B>12:12</B>
36990 </TD>
36991 <TD width=10% BGCOLOR=#FBF5EF>
36992 <B>1000</B>
36993 </TD>
36994 <TD width=10% BGCOLOR=#FBF5EF>
36995 <B>0</B>
36996 </TD>
36997 <TD width=15% BGCOLOR=#FBF5EF>
36998 <B>0</B>
36999 </TD>
37000 <TD width=35% BGCOLOR=#FBF5EF>
37001 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
37002 </TD>
37003 </TR>
37004 <TR valign="top">
37005 <TD width=15% BGCOLOR=#FBF5EF>
37006 <B>DisableRcvr</B>
37007 </TD>
37008 <TD width=15% BGCOLOR=#FBF5EF>
37009 <B>13:13</B>
37010 </TD>
37011 <TD width=10% BGCOLOR=#FBF5EF>
37012 <B>2000</B>
37013 </TD>
37014 <TD width=10% BGCOLOR=#FBF5EF>
37015 <B>0</B>
37016 </TD>
37017 <TD width=15% BGCOLOR=#FBF5EF>
37018 <B>0</B>
37019 </TD>
37020 <TD width=35% BGCOLOR=#FBF5EF>
37021 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
37022 </TD>
37023 </TR>
37024 <TR valign="top">
37025 <TD width=15% BGCOLOR=#C0C0C0>
37026 <B>MIO_PIN_27@0XF800076C</B>
37027 </TD>
37028 <TD width=15% BGCOLOR=#C0C0C0>
37029 <B>31:0</B>
37030 </TD>
37031 <TD width=10% BGCOLOR=#C0C0C0>
37032 <B>3fff</B>
37033 </TD>
37034 <TD width=10% BGCOLOR=#C0C0C0>
37035 <B></B>
37036 </TD>
37037 <TD width=15% BGCOLOR=#C0C0C0>
37038 <B>803</B>
37039 </TD>
37040 <TD width=35% BGCOLOR=#C0C0C0>
37041 <B>MIO Pin 27 Control</B>
37042 </TD>
37043 </TR>
37044 </TABLE>
37045 <P>
37046 <H2><a name="MIO_PIN_28">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_28</a></H2>
37047 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
37048 <TR valign="top">
37049 <TD width=15% BGCOLOR=#FFFF00>
37050 <B>Register Name</B>
37051 </TD>
37052 <TD width=15% BGCOLOR=#FFFF00>
37053 <B>Address</B>
37054 </TD>
37055 <TD width=10% BGCOLOR=#FFFF00>
37056 <B>Width</B>
37057 </TD>
37058 <TD width=10% BGCOLOR=#FFFF00>
37059 <B>Type</B>
37060 </TD>
37061 <TD width=15% BGCOLOR=#FFFF00>
37062 <B>Reset Value</B>
37063 </TD>
37064 <TD width=35% BGCOLOR=#FFFF00>
37065 <B>Description</B>
37066 </TD>
37067 </TR>
37068 <TR valign="top">
37069 <TD width=15% BGCOLOR=#FBF5EF>
37070 <B>MIO_PIN_28</B>
37071 </TD>
37072 <TD width=15% BGCOLOR=#FBF5EF>
37073 <B>0XF8000770</B>
37074 </TD>
37075 <TD width=10% BGCOLOR=#FBF5EF>
37076 <B>32</B>
37077 </TD>
37078 <TD width=10% BGCOLOR=#FBF5EF>
37079 <B>rw</B>
37080 </TD>
37081 <TD width=15% BGCOLOR=#FBF5EF>
37082 <B>0x00000000</B>
37083 </TD>
37084 <TD width=35% BGCOLOR=#FBF5EF>
37085 <B>--</B>
37086 </TD>
37087 </TR>
37088 </TABLE>
37089 <P>
37090 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
37091 <TR valign="top">
37092 <TD width=15% BGCOLOR=#C0FFC0>
37093 <B>Field Name</B>
37094 </TD>
37095 <TD width=15% BGCOLOR=#C0FFC0>
37096 <B>Bits</B>
37097 </TD>
37098 <TD width=10% BGCOLOR=#C0FFC0>
37099 <B>Mask</B>
37100 </TD>
37101 <TD width=10% BGCOLOR=#C0FFC0>
37102 <B>Value</B>
37103 </TD>
37104 <TD width=15% BGCOLOR=#C0FFC0>
37105 <B>Shifted Value</B>
37106 </TD>
37107 <TD width=35% BGCOLOR=#C0FFC0>
37108 <B>Description</B>
37109 </TD>
37110 </TR>
37111 <TR valign="top">
37112 <TD width=15% BGCOLOR=#FBF5EF>
37113 <B>TRI_ENABLE</B>
37114 </TD>
37115 <TD width=15% BGCOLOR=#FBF5EF>
37116 <B>0:0</B>
37117 </TD>
37118 <TD width=10% BGCOLOR=#FBF5EF>
37119 <B>1</B>
37120 </TD>
37121 <TD width=10% BGCOLOR=#FBF5EF>
37122 <B>0</B>
37123 </TD>
37124 <TD width=15% BGCOLOR=#FBF5EF>
37125 <B>0</B>
37126 </TD>
37127 <TD width=35% BGCOLOR=#FBF5EF>
37128 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
37129 </TD>
37130 </TR>
37131 <TR valign="top">
37132 <TD width=15% BGCOLOR=#FBF5EF>
37133 <B>L0_SEL</B>
37134 </TD>
37135 <TD width=15% BGCOLOR=#FBF5EF>
37136 <B>1:1</B>
37137 </TD>
37138 <TD width=10% BGCOLOR=#FBF5EF>
37139 <B>2</B>
37140 </TD>
37141 <TD width=10% BGCOLOR=#FBF5EF>
37142 <B>0</B>
37143 </TD>
37144 <TD width=15% BGCOLOR=#FBF5EF>
37145 <B>0</B>
37146 </TD>
37147 <TD width=35% BGCOLOR=#FBF5EF>
37148 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII Tx Clock, Output</B>
37149 </TD>
37150 </TR>
37151 <TR valign="top">
37152 <TD width=15% BGCOLOR=#FBF5EF>
37153 <B>L1_SEL</B>
37154 </TD>
37155 <TD width=15% BGCOLOR=#FBF5EF>
37156 <B>2:2</B>
37157 </TD>
37158 <TD width=10% BGCOLOR=#FBF5EF>
37159 <B>4</B>
37160 </TD>
37161 <TD width=10% BGCOLOR=#FBF5EF>
37162 <B>1</B>
37163 </TD>
37164 <TD width=15% BGCOLOR=#FBF5EF>
37165 <B>4</B>
37166 </TD>
37167 <TD width=35% BGCOLOR=#FBF5EF>
37168 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 4, Input/Output</B>
37169 </TD>
37170 </TR>
37171 <TR valign="top">
37172 <TD width=15% BGCOLOR=#FBF5EF>
37173 <B>L2_SEL</B>
37174 </TD>
37175 <TD width=15% BGCOLOR=#FBF5EF>
37176 <B>4:3</B>
37177 </TD>
37178 <TD width=10% BGCOLOR=#FBF5EF>
37179 <B>18</B>
37180 </TD>
37181 <TD width=10% BGCOLOR=#FBF5EF>
37182 <B>0</B>
37183 </TD>
37184 <TD width=15% BGCOLOR=#FBF5EF>
37185 <B>0</B>
37186 </TD>
37187 <TD width=35% BGCOLOR=#FBF5EF>
37188 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 13, Output 10: reserved 11: SDIO 0 Power Control, Output</B>
37189 </TD>
37190 </TR>
37191 <TR valign="top">
37192 <TD width=15% BGCOLOR=#FBF5EF>
37193 <B>L3_SEL</B>
37194 </TD>
37195 <TD width=15% BGCOLOR=#FBF5EF>
37196 <B>7:5</B>
37197 </TD>
37198 <TD width=10% BGCOLOR=#FBF5EF>
37199 <B>e0</B>
37200 </TD>
37201 <TD width=10% BGCOLOR=#FBF5EF>
37202 <B>0</B>
37203 </TD>
37204 <TD width=15% BGCOLOR=#FBF5EF>
37205 <B>0</B>
37206 </TD>
37207 <TD width=35% BGCOLOR=#FBF5EF>
37208 <B>Level 3 Mux Select 000: GPIO 28 (bank 0), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: reserved 100: SDIO 0 Clock, Input/Output 101: SPI 0 Serial Clock, Input/Output 110: TTC 1 Wave, Output 111: UART 1 TxD, Output</B>
37209 </TD>
37210 </TR>
37211 <TR valign="top">
37212 <TD width=15% BGCOLOR=#FBF5EF>
37213 <B>Speed</B>
37214 </TD>
37215 <TD width=15% BGCOLOR=#FBF5EF>
37216 <B>8:8</B>
37217 </TD>
37218 <TD width=10% BGCOLOR=#FBF5EF>
37219 <B>100</B>
37220 </TD>
37221 <TD width=10% BGCOLOR=#FBF5EF>
37222 <B>0</B>
37223 </TD>
37224 <TD width=15% BGCOLOR=#FBF5EF>
37225 <B>0</B>
37226 </TD>
37227 <TD width=35% BGCOLOR=#FBF5EF>
37228 <B>Operates the same as MIO_PIN_00[Speed]</B>
37229 </TD>
37230 </TR>
37231 <TR valign="top">
37232 <TD width=15% BGCOLOR=#FBF5EF>
37233 <B>IO_Type</B>
37234 </TD>
37235 <TD width=15% BGCOLOR=#FBF5EF>
37236 <B>11:9</B>
37237 </TD>
37238 <TD width=10% BGCOLOR=#FBF5EF>
37239 <B>e00</B>
37240 </TD>
37241 <TD width=10% BGCOLOR=#FBF5EF>
37242 <B>1</B>
37243 </TD>
37244 <TD width=15% BGCOLOR=#FBF5EF>
37245 <B>200</B>
37246 </TD>
37247 <TD width=35% BGCOLOR=#FBF5EF>
37248 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
37249 </TD>
37250 </TR>
37251 <TR valign="top">
37252 <TD width=15% BGCOLOR=#FBF5EF>
37253 <B>PULLUP</B>
37254 </TD>
37255 <TD width=15% BGCOLOR=#FBF5EF>
37256 <B>12:12</B>
37257 </TD>
37258 <TD width=10% BGCOLOR=#FBF5EF>
37259 <B>1000</B>
37260 </TD>
37261 <TD width=10% BGCOLOR=#FBF5EF>
37262 <B>0</B>
37263 </TD>
37264 <TD width=15% BGCOLOR=#FBF5EF>
37265 <B>0</B>
37266 </TD>
37267 <TD width=35% BGCOLOR=#FBF5EF>
37268 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
37269 </TD>
37270 </TR>
37271 <TR valign="top">
37272 <TD width=15% BGCOLOR=#FBF5EF>
37273 <B>DisableRcvr</B>
37274 </TD>
37275 <TD width=15% BGCOLOR=#FBF5EF>
37276 <B>13:13</B>
37277 </TD>
37278 <TD width=10% BGCOLOR=#FBF5EF>
37279 <B>2000</B>
37280 </TD>
37281 <TD width=10% BGCOLOR=#FBF5EF>
37282 <B>0</B>
37283 </TD>
37284 <TD width=15% BGCOLOR=#FBF5EF>
37285 <B>0</B>
37286 </TD>
37287 <TD width=35% BGCOLOR=#FBF5EF>
37288 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
37289 </TD>
37290 </TR>
37291 <TR valign="top">
37292 <TD width=15% BGCOLOR=#C0C0C0>
37293 <B>MIO_PIN_28@0XF8000770</B>
37294 </TD>
37295 <TD width=15% BGCOLOR=#C0C0C0>
37296 <B>31:0</B>
37297 </TD>
37298 <TD width=10% BGCOLOR=#C0C0C0>
37299 <B>3fff</B>
37300 </TD>
37301 <TD width=10% BGCOLOR=#C0C0C0>
37302 <B></B>
37303 </TD>
37304 <TD width=15% BGCOLOR=#C0C0C0>
37305 <B>204</B>
37306 </TD>
37307 <TD width=35% BGCOLOR=#C0C0C0>
37308 <B>MIO Pin 28 Control</B>
37309 </TD>
37310 </TR>
37311 </TABLE>
37312 <P>
37313 <H2><a name="MIO_PIN_29">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_29</a></H2>
37314 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
37315 <TR valign="top">
37316 <TD width=15% BGCOLOR=#FFFF00>
37317 <B>Register Name</B>
37318 </TD>
37319 <TD width=15% BGCOLOR=#FFFF00>
37320 <B>Address</B>
37321 </TD>
37322 <TD width=10% BGCOLOR=#FFFF00>
37323 <B>Width</B>
37324 </TD>
37325 <TD width=10% BGCOLOR=#FFFF00>
37326 <B>Type</B>
37327 </TD>
37328 <TD width=15% BGCOLOR=#FFFF00>
37329 <B>Reset Value</B>
37330 </TD>
37331 <TD width=35% BGCOLOR=#FFFF00>
37332 <B>Description</B>
37333 </TD>
37334 </TR>
37335 <TR valign="top">
37336 <TD width=15% BGCOLOR=#FBF5EF>
37337 <B>MIO_PIN_29</B>
37338 </TD>
37339 <TD width=15% BGCOLOR=#FBF5EF>
37340 <B>0XF8000774</B>
37341 </TD>
37342 <TD width=10% BGCOLOR=#FBF5EF>
37343 <B>32</B>
37344 </TD>
37345 <TD width=10% BGCOLOR=#FBF5EF>
37346 <B>rw</B>
37347 </TD>
37348 <TD width=15% BGCOLOR=#FBF5EF>
37349 <B>0x00000000</B>
37350 </TD>
37351 <TD width=35% BGCOLOR=#FBF5EF>
37352 <B>--</B>
37353 </TD>
37354 </TR>
37355 </TABLE>
37356 <P>
37357 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
37358 <TR valign="top">
37359 <TD width=15% BGCOLOR=#C0FFC0>
37360 <B>Field Name</B>
37361 </TD>
37362 <TD width=15% BGCOLOR=#C0FFC0>
37363 <B>Bits</B>
37364 </TD>
37365 <TD width=10% BGCOLOR=#C0FFC0>
37366 <B>Mask</B>
37367 </TD>
37368 <TD width=10% BGCOLOR=#C0FFC0>
37369 <B>Value</B>
37370 </TD>
37371 <TD width=15% BGCOLOR=#C0FFC0>
37372 <B>Shifted Value</B>
37373 </TD>
37374 <TD width=35% BGCOLOR=#C0FFC0>
37375 <B>Description</B>
37376 </TD>
37377 </TR>
37378 <TR valign="top">
37379 <TD width=15% BGCOLOR=#FBF5EF>
37380 <B>TRI_ENABLE</B>
37381 </TD>
37382 <TD width=15% BGCOLOR=#FBF5EF>
37383 <B>0:0</B>
37384 </TD>
37385 <TD width=10% BGCOLOR=#FBF5EF>
37386 <B>1</B>
37387 </TD>
37388 <TD width=10% BGCOLOR=#FBF5EF>
37389 <B>1</B>
37390 </TD>
37391 <TD width=15% BGCOLOR=#FBF5EF>
37392 <B>1</B>
37393 </TD>
37394 <TD width=35% BGCOLOR=#FBF5EF>
37395 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
37396 </TD>
37397 </TR>
37398 <TR valign="top">
37399 <TD width=15% BGCOLOR=#FBF5EF>
37400 <B>L0_SEL</B>
37401 </TD>
37402 <TD width=15% BGCOLOR=#FBF5EF>
37403 <B>1:1</B>
37404 </TD>
37405 <TD width=10% BGCOLOR=#FBF5EF>
37406 <B>2</B>
37407 </TD>
37408 <TD width=10% BGCOLOR=#FBF5EF>
37409 <B>0</B>
37410 </TD>
37411 <TD width=15% BGCOLOR=#FBF5EF>
37412 <B>0</B>
37413 </TD>
37414 <TD width=35% BGCOLOR=#FBF5EF>
37415 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII TxD Bit 0, Output</B>
37416 </TD>
37417 </TR>
37418 <TR valign="top">
37419 <TD width=15% BGCOLOR=#FBF5EF>
37420 <B>L1_SEL</B>
37421 </TD>
37422 <TD width=15% BGCOLOR=#FBF5EF>
37423 <B>2:2</B>
37424 </TD>
37425 <TD width=10% BGCOLOR=#FBF5EF>
37426 <B>4</B>
37427 </TD>
37428 <TD width=10% BGCOLOR=#FBF5EF>
37429 <B>1</B>
37430 </TD>
37431 <TD width=15% BGCOLOR=#FBF5EF>
37432 <B>4</B>
37433 </TD>
37434 <TD width=35% BGCOLOR=#FBF5EF>
37435 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Direction, Input</B>
37436 </TD>
37437 </TR>
37438 <TR valign="top">
37439 <TD width=15% BGCOLOR=#FBF5EF>
37440 <B>L2_SEL</B>
37441 </TD>
37442 <TD width=15% BGCOLOR=#FBF5EF>
37443 <B>4:3</B>
37444 </TD>
37445 <TD width=10% BGCOLOR=#FBF5EF>
37446 <B>18</B>
37447 </TD>
37448 <TD width=10% BGCOLOR=#FBF5EF>
37449 <B>0</B>
37450 </TD>
37451 <TD width=15% BGCOLOR=#FBF5EF>
37452 <B>0</B>
37453 </TD>
37454 <TD width=35% BGCOLOR=#FBF5EF>
37455 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 14, Output 10: reserved 11: SDIO 1 Power Control, Output</B>
37456 </TD>
37457 </TR>
37458 <TR valign="top">
37459 <TD width=15% BGCOLOR=#FBF5EF>
37460 <B>L3_SEL</B>
37461 </TD>
37462 <TD width=15% BGCOLOR=#FBF5EF>
37463 <B>7:5</B>
37464 </TD>
37465 <TD width=10% BGCOLOR=#FBF5EF>
37466 <B>e0</B>
37467 </TD>
37468 <TD width=10% BGCOLOR=#FBF5EF>
37469 <B>0</B>
37470 </TD>
37471 <TD width=15% BGCOLOR=#FBF5EF>
37472 <B>0</B>
37473 </TD>
37474 <TD width=35% BGCOLOR=#FBF5EF>
37475 <B>Level 3 Mux Select 000: GPIO 29 (bank 0), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: reserved 100: SDIO 0 Command, Input/Output 101: SPI 0 MISO, Input/Output 110: TTC 1 Clock, Input 111: UART 1 RxD, Input</B>
37476 </TD>
37477 </TR>
37478 <TR valign="top">
37479 <TD width=15% BGCOLOR=#FBF5EF>
37480 <B>Speed</B>
37481 </TD>
37482 <TD width=15% BGCOLOR=#FBF5EF>
37483 <B>8:8</B>
37484 </TD>
37485 <TD width=10% BGCOLOR=#FBF5EF>
37486 <B>100</B>
37487 </TD>
37488 <TD width=10% BGCOLOR=#FBF5EF>
37489 <B>0</B>
37490 </TD>
37491 <TD width=15% BGCOLOR=#FBF5EF>
37492 <B>0</B>
37493 </TD>
37494 <TD width=35% BGCOLOR=#FBF5EF>
37495 <B>Operates the same as MIO_PIN_00[Speed]</B>
37496 </TD>
37497 </TR>
37498 <TR valign="top">
37499 <TD width=15% BGCOLOR=#FBF5EF>
37500 <B>IO_Type</B>
37501 </TD>
37502 <TD width=15% BGCOLOR=#FBF5EF>
37503 <B>11:9</B>
37504 </TD>
37505 <TD width=10% BGCOLOR=#FBF5EF>
37506 <B>e00</B>
37507 </TD>
37508 <TD width=10% BGCOLOR=#FBF5EF>
37509 <B>1</B>
37510 </TD>
37511 <TD width=15% BGCOLOR=#FBF5EF>
37512 <B>200</B>
37513 </TD>
37514 <TD width=35% BGCOLOR=#FBF5EF>
37515 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
37516 </TD>
37517 </TR>
37518 <TR valign="top">
37519 <TD width=15% BGCOLOR=#FBF5EF>
37520 <B>PULLUP</B>
37521 </TD>
37522 <TD width=15% BGCOLOR=#FBF5EF>
37523 <B>12:12</B>
37524 </TD>
37525 <TD width=10% BGCOLOR=#FBF5EF>
37526 <B>1000</B>
37527 </TD>
37528 <TD width=10% BGCOLOR=#FBF5EF>
37529 <B>0</B>
37530 </TD>
37531 <TD width=15% BGCOLOR=#FBF5EF>
37532 <B>0</B>
37533 </TD>
37534 <TD width=35% BGCOLOR=#FBF5EF>
37535 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
37536 </TD>
37537 </TR>
37538 <TR valign="top">
37539 <TD width=15% BGCOLOR=#FBF5EF>
37540 <B>DisableRcvr</B>
37541 </TD>
37542 <TD width=15% BGCOLOR=#FBF5EF>
37543 <B>13:13</B>
37544 </TD>
37545 <TD width=10% BGCOLOR=#FBF5EF>
37546 <B>2000</B>
37547 </TD>
37548 <TD width=10% BGCOLOR=#FBF5EF>
37549 <B>0</B>
37550 </TD>
37551 <TD width=15% BGCOLOR=#FBF5EF>
37552 <B>0</B>
37553 </TD>
37554 <TD width=35% BGCOLOR=#FBF5EF>
37555 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
37556 </TD>
37557 </TR>
37558 <TR valign="top">
37559 <TD width=15% BGCOLOR=#C0C0C0>
37560 <B>MIO_PIN_29@0XF8000774</B>
37561 </TD>
37562 <TD width=15% BGCOLOR=#C0C0C0>
37563 <B>31:0</B>
37564 </TD>
37565 <TD width=10% BGCOLOR=#C0C0C0>
37566 <B>3fff</B>
37567 </TD>
37568 <TD width=10% BGCOLOR=#C0C0C0>
37569 <B></B>
37570 </TD>
37571 <TD width=15% BGCOLOR=#C0C0C0>
37572 <B>205</B>
37573 </TD>
37574 <TD width=35% BGCOLOR=#C0C0C0>
37575 <B>MIO Pin 29 Control</B>
37576 </TD>
37577 </TR>
37578 </TABLE>
37579 <P>
37580 <H2><a name="MIO_PIN_30">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_30</a></H2>
37581 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
37582 <TR valign="top">
37583 <TD width=15% BGCOLOR=#FFFF00>
37584 <B>Register Name</B>
37585 </TD>
37586 <TD width=15% BGCOLOR=#FFFF00>
37587 <B>Address</B>
37588 </TD>
37589 <TD width=10% BGCOLOR=#FFFF00>
37590 <B>Width</B>
37591 </TD>
37592 <TD width=10% BGCOLOR=#FFFF00>
37593 <B>Type</B>
37594 </TD>
37595 <TD width=15% BGCOLOR=#FFFF00>
37596 <B>Reset Value</B>
37597 </TD>
37598 <TD width=35% BGCOLOR=#FFFF00>
37599 <B>Description</B>
37600 </TD>
37601 </TR>
37602 <TR valign="top">
37603 <TD width=15% BGCOLOR=#FBF5EF>
37604 <B>MIO_PIN_30</B>
37605 </TD>
37606 <TD width=15% BGCOLOR=#FBF5EF>
37607 <B>0XF8000778</B>
37608 </TD>
37609 <TD width=10% BGCOLOR=#FBF5EF>
37610 <B>32</B>
37611 </TD>
37612 <TD width=10% BGCOLOR=#FBF5EF>
37613 <B>rw</B>
37614 </TD>
37615 <TD width=15% BGCOLOR=#FBF5EF>
37616 <B>0x00000000</B>
37617 </TD>
37618 <TD width=35% BGCOLOR=#FBF5EF>
37619 <B>--</B>
37620 </TD>
37621 </TR>
37622 </TABLE>
37623 <P>
37624 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
37625 <TR valign="top">
37626 <TD width=15% BGCOLOR=#C0FFC0>
37627 <B>Field Name</B>
37628 </TD>
37629 <TD width=15% BGCOLOR=#C0FFC0>
37630 <B>Bits</B>
37631 </TD>
37632 <TD width=10% BGCOLOR=#C0FFC0>
37633 <B>Mask</B>
37634 </TD>
37635 <TD width=10% BGCOLOR=#C0FFC0>
37636 <B>Value</B>
37637 </TD>
37638 <TD width=15% BGCOLOR=#C0FFC0>
37639 <B>Shifted Value</B>
37640 </TD>
37641 <TD width=35% BGCOLOR=#C0FFC0>
37642 <B>Description</B>
37643 </TD>
37644 </TR>
37645 <TR valign="top">
37646 <TD width=15% BGCOLOR=#FBF5EF>
37647 <B>TRI_ENABLE</B>
37648 </TD>
37649 <TD width=15% BGCOLOR=#FBF5EF>
37650 <B>0:0</B>
37651 </TD>
37652 <TD width=10% BGCOLOR=#FBF5EF>
37653 <B>1</B>
37654 </TD>
37655 <TD width=10% BGCOLOR=#FBF5EF>
37656 <B>0</B>
37657 </TD>
37658 <TD width=15% BGCOLOR=#FBF5EF>
37659 <B>0</B>
37660 </TD>
37661 <TD width=35% BGCOLOR=#FBF5EF>
37662 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
37663 </TD>
37664 </TR>
37665 <TR valign="top">
37666 <TD width=15% BGCOLOR=#FBF5EF>
37667 <B>L0_SEL</B>
37668 </TD>
37669 <TD width=15% BGCOLOR=#FBF5EF>
37670 <B>1:1</B>
37671 </TD>
37672 <TD width=10% BGCOLOR=#FBF5EF>
37673 <B>2</B>
37674 </TD>
37675 <TD width=10% BGCOLOR=#FBF5EF>
37676 <B>0</B>
37677 </TD>
37678 <TD width=15% BGCOLOR=#FBF5EF>
37679 <B>0</B>
37680 </TD>
37681 <TD width=35% BGCOLOR=#FBF5EF>
37682 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII TxD Bit 1, Output</B>
37683 </TD>
37684 </TR>
37685 <TR valign="top">
37686 <TD width=15% BGCOLOR=#FBF5EF>
37687 <B>L1_SEL</B>
37688 </TD>
37689 <TD width=15% BGCOLOR=#FBF5EF>
37690 <B>2:2</B>
37691 </TD>
37692 <TD width=10% BGCOLOR=#FBF5EF>
37693 <B>4</B>
37694 </TD>
37695 <TD width=10% BGCOLOR=#FBF5EF>
37696 <B>1</B>
37697 </TD>
37698 <TD width=15% BGCOLOR=#FBF5EF>
37699 <B>4</B>
37700 </TD>
37701 <TD width=35% BGCOLOR=#FBF5EF>
37702 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Stop, Output</B>
37703 </TD>
37704 </TR>
37705 <TR valign="top">
37706 <TD width=15% BGCOLOR=#FBF5EF>
37707 <B>L2_SEL</B>
37708 </TD>
37709 <TD width=15% BGCOLOR=#FBF5EF>
37710 <B>4:3</B>
37711 </TD>
37712 <TD width=10% BGCOLOR=#FBF5EF>
37713 <B>18</B>
37714 </TD>
37715 <TD width=10% BGCOLOR=#FBF5EF>
37716 <B>0</B>
37717 </TD>
37718 <TD width=15% BGCOLOR=#FBF5EF>
37719 <B>0</B>
37720 </TD>
37721 <TD width=35% BGCOLOR=#FBF5EF>
37722 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 15, Output 10: reserved 11: SDIO 0 Power Control, Output</B>
37723 </TD>
37724 </TR>
37725 <TR valign="top">
37726 <TD width=15% BGCOLOR=#FBF5EF>
37727 <B>L3_SEL</B>
37728 </TD>
37729 <TD width=15% BGCOLOR=#FBF5EF>
37730 <B>7:5</B>
37731 </TD>
37732 <TD width=10% BGCOLOR=#FBF5EF>
37733 <B>e0</B>
37734 </TD>
37735 <TD width=10% BGCOLOR=#FBF5EF>
37736 <B>0</B>
37737 </TD>
37738 <TD width=15% BGCOLOR=#FBF5EF>
37739 <B>0</B>
37740 </TD>
37741 <TD width=35% BGCOLOR=#FBF5EF>
37742 <B>Level 3 Mux Select 000: GPIO 30 (bank 0), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: reserved 100: SDIO 0 IO Bit 0, Input/Output 101: SPI 0 Slave Select 0, Input/Output 110: TTC 0 Wave, Output 111: UART 0 RxD, Input</B>
37743 </TD>
37744 </TR>
37745 <TR valign="top">
37746 <TD width=15% BGCOLOR=#FBF5EF>
37747 <B>Speed</B>
37748 </TD>
37749 <TD width=15% BGCOLOR=#FBF5EF>
37750 <B>8:8</B>
37751 </TD>
37752 <TD width=10% BGCOLOR=#FBF5EF>
37753 <B>100</B>
37754 </TD>
37755 <TD width=10% BGCOLOR=#FBF5EF>
37756 <B>0</B>
37757 </TD>
37758 <TD width=15% BGCOLOR=#FBF5EF>
37759 <B>0</B>
37760 </TD>
37761 <TD width=35% BGCOLOR=#FBF5EF>
37762 <B>Operates the same as MIO_PIN_00[Speed]</B>
37763 </TD>
37764 </TR>
37765 <TR valign="top">
37766 <TD width=15% BGCOLOR=#FBF5EF>
37767 <B>IO_Type</B>
37768 </TD>
37769 <TD width=15% BGCOLOR=#FBF5EF>
37770 <B>11:9</B>
37771 </TD>
37772 <TD width=10% BGCOLOR=#FBF5EF>
37773 <B>e00</B>
37774 </TD>
37775 <TD width=10% BGCOLOR=#FBF5EF>
37776 <B>1</B>
37777 </TD>
37778 <TD width=15% BGCOLOR=#FBF5EF>
37779 <B>200</B>
37780 </TD>
37781 <TD width=35% BGCOLOR=#FBF5EF>
37782 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
37783 </TD>
37784 </TR>
37785 <TR valign="top">
37786 <TD width=15% BGCOLOR=#FBF5EF>
37787 <B>PULLUP</B>
37788 </TD>
37789 <TD width=15% BGCOLOR=#FBF5EF>
37790 <B>12:12</B>
37791 </TD>
37792 <TD width=10% BGCOLOR=#FBF5EF>
37793 <B>1000</B>
37794 </TD>
37795 <TD width=10% BGCOLOR=#FBF5EF>
37796 <B>0</B>
37797 </TD>
37798 <TD width=15% BGCOLOR=#FBF5EF>
37799 <B>0</B>
37800 </TD>
37801 <TD width=35% BGCOLOR=#FBF5EF>
37802 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
37803 </TD>
37804 </TR>
37805 <TR valign="top">
37806 <TD width=15% BGCOLOR=#FBF5EF>
37807 <B>DisableRcvr</B>
37808 </TD>
37809 <TD width=15% BGCOLOR=#FBF5EF>
37810 <B>13:13</B>
37811 </TD>
37812 <TD width=10% BGCOLOR=#FBF5EF>
37813 <B>2000</B>
37814 </TD>
37815 <TD width=10% BGCOLOR=#FBF5EF>
37816 <B>0</B>
37817 </TD>
37818 <TD width=15% BGCOLOR=#FBF5EF>
37819 <B>0</B>
37820 </TD>
37821 <TD width=35% BGCOLOR=#FBF5EF>
37822 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
37823 </TD>
37824 </TR>
37825 <TR valign="top">
37826 <TD width=15% BGCOLOR=#C0C0C0>
37827 <B>MIO_PIN_30@0XF8000778</B>
37828 </TD>
37829 <TD width=15% BGCOLOR=#C0C0C0>
37830 <B>31:0</B>
37831 </TD>
37832 <TD width=10% BGCOLOR=#C0C0C0>
37833 <B>3fff</B>
37834 </TD>
37835 <TD width=10% BGCOLOR=#C0C0C0>
37836 <B></B>
37837 </TD>
37838 <TD width=15% BGCOLOR=#C0C0C0>
37839 <B>204</B>
37840 </TD>
37841 <TD width=35% BGCOLOR=#C0C0C0>
37842 <B>MIO Pin 30 Control</B>
37843 </TD>
37844 </TR>
37845 </TABLE>
37846 <P>
37847 <H2><a name="MIO_PIN_31">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_31</a></H2>
37848 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
37849 <TR valign="top">
37850 <TD width=15% BGCOLOR=#FFFF00>
37851 <B>Register Name</B>
37852 </TD>
37853 <TD width=15% BGCOLOR=#FFFF00>
37854 <B>Address</B>
37855 </TD>
37856 <TD width=10% BGCOLOR=#FFFF00>
37857 <B>Width</B>
37858 </TD>
37859 <TD width=10% BGCOLOR=#FFFF00>
37860 <B>Type</B>
37861 </TD>
37862 <TD width=15% BGCOLOR=#FFFF00>
37863 <B>Reset Value</B>
37864 </TD>
37865 <TD width=35% BGCOLOR=#FFFF00>
37866 <B>Description</B>
37867 </TD>
37868 </TR>
37869 <TR valign="top">
37870 <TD width=15% BGCOLOR=#FBF5EF>
37871 <B>MIO_PIN_31</B>
37872 </TD>
37873 <TD width=15% BGCOLOR=#FBF5EF>
37874 <B>0XF800077C</B>
37875 </TD>
37876 <TD width=10% BGCOLOR=#FBF5EF>
37877 <B>32</B>
37878 </TD>
37879 <TD width=10% BGCOLOR=#FBF5EF>
37880 <B>rw</B>
37881 </TD>
37882 <TD width=15% BGCOLOR=#FBF5EF>
37883 <B>0x00000000</B>
37884 </TD>
37885 <TD width=35% BGCOLOR=#FBF5EF>
37886 <B>--</B>
37887 </TD>
37888 </TR>
37889 </TABLE>
37890 <P>
37891 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
37892 <TR valign="top">
37893 <TD width=15% BGCOLOR=#C0FFC0>
37894 <B>Field Name</B>
37895 </TD>
37896 <TD width=15% BGCOLOR=#C0FFC0>
37897 <B>Bits</B>
37898 </TD>
37899 <TD width=10% BGCOLOR=#C0FFC0>
37900 <B>Mask</B>
37901 </TD>
37902 <TD width=10% BGCOLOR=#C0FFC0>
37903 <B>Value</B>
37904 </TD>
37905 <TD width=15% BGCOLOR=#C0FFC0>
37906 <B>Shifted Value</B>
37907 </TD>
37908 <TD width=35% BGCOLOR=#C0FFC0>
37909 <B>Description</B>
37910 </TD>
37911 </TR>
37912 <TR valign="top">
37913 <TD width=15% BGCOLOR=#FBF5EF>
37914 <B>TRI_ENABLE</B>
37915 </TD>
37916 <TD width=15% BGCOLOR=#FBF5EF>
37917 <B>0:0</B>
37918 </TD>
37919 <TD width=10% BGCOLOR=#FBF5EF>
37920 <B>1</B>
37921 </TD>
37922 <TD width=10% BGCOLOR=#FBF5EF>
37923 <B>1</B>
37924 </TD>
37925 <TD width=15% BGCOLOR=#FBF5EF>
37926 <B>1</B>
37927 </TD>
37928 <TD width=35% BGCOLOR=#FBF5EF>
37929 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
37930 </TD>
37931 </TR>
37932 <TR valign="top">
37933 <TD width=15% BGCOLOR=#FBF5EF>
37934 <B>L0_SEL</B>
37935 </TD>
37936 <TD width=15% BGCOLOR=#FBF5EF>
37937 <B>1:1</B>
37938 </TD>
37939 <TD width=10% BGCOLOR=#FBF5EF>
37940 <B>2</B>
37941 </TD>
37942 <TD width=10% BGCOLOR=#FBF5EF>
37943 <B>0</B>
37944 </TD>
37945 <TD width=15% BGCOLOR=#FBF5EF>
37946 <B>0</B>
37947 </TD>
37948 <TD width=35% BGCOLOR=#FBF5EF>
37949 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII TxD Bit 2, Output</B>
37950 </TD>
37951 </TR>
37952 <TR valign="top">
37953 <TD width=15% BGCOLOR=#FBF5EF>
37954 <B>L1_SEL</B>
37955 </TD>
37956 <TD width=15% BGCOLOR=#FBF5EF>
37957 <B>2:2</B>
37958 </TD>
37959 <TD width=10% BGCOLOR=#FBF5EF>
37960 <B>4</B>
37961 </TD>
37962 <TD width=10% BGCOLOR=#FBF5EF>
37963 <B>1</B>
37964 </TD>
37965 <TD width=15% BGCOLOR=#FBF5EF>
37966 <B>4</B>
37967 </TD>
37968 <TD width=35% BGCOLOR=#FBF5EF>
37969 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Next, Input</B>
37970 </TD>
37971 </TR>
37972 <TR valign="top">
37973 <TD width=15% BGCOLOR=#FBF5EF>
37974 <B>L2_SEL</B>
37975 </TD>
37976 <TD width=15% BGCOLOR=#FBF5EF>
37977 <B>4:3</B>
37978 </TD>
37979 <TD width=10% BGCOLOR=#FBF5EF>
37980 <B>18</B>
37981 </TD>
37982 <TD width=10% BGCOLOR=#FBF5EF>
37983 <B>0</B>
37984 </TD>
37985 <TD width=15% BGCOLOR=#FBF5EF>
37986 <B>0</B>
37987 </TD>
37988 <TD width=35% BGCOLOR=#FBF5EF>
37989 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 16, Output 10: reserved 11: SDIO 1 Power Control, Output</B>
37990 </TD>
37991 </TR>
37992 <TR valign="top">
37993 <TD width=15% BGCOLOR=#FBF5EF>
37994 <B>L3_SEL</B>
37995 </TD>
37996 <TD width=15% BGCOLOR=#FBF5EF>
37997 <B>7:5</B>
37998 </TD>
37999 <TD width=10% BGCOLOR=#FBF5EF>
38000 <B>e0</B>
38001 </TD>
38002 <TD width=10% BGCOLOR=#FBF5EF>
38003 <B>0</B>
38004 </TD>
38005 <TD width=15% BGCOLOR=#FBF5EF>
38006 <B>0</B>
38007 </TD>
38008 <TD width=35% BGCOLOR=#FBF5EF>
38009 <B>Level 3 Mux Select 000: GPIO 31 (bank 0), Input/Output 001: CAN 0 Tx, Output 010: I2C 0 Serial Data, Input/Output 011: reserved 100: SDIO 0 IO Bit 1, Input/Output 101: SPI 0 Slave Select 1, Output 110: TTC 0 Clock, Input 111: UART 0 TxD, Output</B>
38010 </TD>
38011 </TR>
38012 <TR valign="top">
38013 <TD width=15% BGCOLOR=#FBF5EF>
38014 <B>Speed</B>
38015 </TD>
38016 <TD width=15% BGCOLOR=#FBF5EF>
38017 <B>8:8</B>
38018 </TD>
38019 <TD width=10% BGCOLOR=#FBF5EF>
38020 <B>100</B>
38021 </TD>
38022 <TD width=10% BGCOLOR=#FBF5EF>
38023 <B>0</B>
38024 </TD>
38025 <TD width=15% BGCOLOR=#FBF5EF>
38026 <B>0</B>
38027 </TD>
38028 <TD width=35% BGCOLOR=#FBF5EF>
38029 <B>Operates the same as MIO_PIN_00[Speed]</B>
38030 </TD>
38031 </TR>
38032 <TR valign="top">
38033 <TD width=15% BGCOLOR=#FBF5EF>
38034 <B>IO_Type</B>
38035 </TD>
38036 <TD width=15% BGCOLOR=#FBF5EF>
38037 <B>11:9</B>
38038 </TD>
38039 <TD width=10% BGCOLOR=#FBF5EF>
38040 <B>e00</B>
38041 </TD>
38042 <TD width=10% BGCOLOR=#FBF5EF>
38043 <B>1</B>
38044 </TD>
38045 <TD width=15% BGCOLOR=#FBF5EF>
38046 <B>200</B>
38047 </TD>
38048 <TD width=35% BGCOLOR=#FBF5EF>
38049 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
38050 </TD>
38051 </TR>
38052 <TR valign="top">
38053 <TD width=15% BGCOLOR=#FBF5EF>
38054 <B>PULLUP</B>
38055 </TD>
38056 <TD width=15% BGCOLOR=#FBF5EF>
38057 <B>12:12</B>
38058 </TD>
38059 <TD width=10% BGCOLOR=#FBF5EF>
38060 <B>1000</B>
38061 </TD>
38062 <TD width=10% BGCOLOR=#FBF5EF>
38063 <B>0</B>
38064 </TD>
38065 <TD width=15% BGCOLOR=#FBF5EF>
38066 <B>0</B>
38067 </TD>
38068 <TD width=35% BGCOLOR=#FBF5EF>
38069 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
38070 </TD>
38071 </TR>
38072 <TR valign="top">
38073 <TD width=15% BGCOLOR=#FBF5EF>
38074 <B>DisableRcvr</B>
38075 </TD>
38076 <TD width=15% BGCOLOR=#FBF5EF>
38077 <B>13:13</B>
38078 </TD>
38079 <TD width=10% BGCOLOR=#FBF5EF>
38080 <B>2000</B>
38081 </TD>
38082 <TD width=10% BGCOLOR=#FBF5EF>
38083 <B>0</B>
38084 </TD>
38085 <TD width=15% BGCOLOR=#FBF5EF>
38086 <B>0</B>
38087 </TD>
38088 <TD width=35% BGCOLOR=#FBF5EF>
38089 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
38090 </TD>
38091 </TR>
38092 <TR valign="top">
38093 <TD width=15% BGCOLOR=#C0C0C0>
38094 <B>MIO_PIN_31@0XF800077C</B>
38095 </TD>
38096 <TD width=15% BGCOLOR=#C0C0C0>
38097 <B>31:0</B>
38098 </TD>
38099 <TD width=10% BGCOLOR=#C0C0C0>
38100 <B>3fff</B>
38101 </TD>
38102 <TD width=10% BGCOLOR=#C0C0C0>
38103 <B></B>
38104 </TD>
38105 <TD width=15% BGCOLOR=#C0C0C0>
38106 <B>205</B>
38107 </TD>
38108 <TD width=35% BGCOLOR=#C0C0C0>
38109 <B>MIO Pin 31 Control</B>
38110 </TD>
38111 </TR>
38112 </TABLE>
38113 <P>
38114 <H2><a name="MIO_PIN_32">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_32</a></H2>
38115 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
38116 <TR valign="top">
38117 <TD width=15% BGCOLOR=#FFFF00>
38118 <B>Register Name</B>
38119 </TD>
38120 <TD width=15% BGCOLOR=#FFFF00>
38121 <B>Address</B>
38122 </TD>
38123 <TD width=10% BGCOLOR=#FFFF00>
38124 <B>Width</B>
38125 </TD>
38126 <TD width=10% BGCOLOR=#FFFF00>
38127 <B>Type</B>
38128 </TD>
38129 <TD width=15% BGCOLOR=#FFFF00>
38130 <B>Reset Value</B>
38131 </TD>
38132 <TD width=35% BGCOLOR=#FFFF00>
38133 <B>Description</B>
38134 </TD>
38135 </TR>
38136 <TR valign="top">
38137 <TD width=15% BGCOLOR=#FBF5EF>
38138 <B>MIO_PIN_32</B>
38139 </TD>
38140 <TD width=15% BGCOLOR=#FBF5EF>
38141 <B>0XF8000780</B>
38142 </TD>
38143 <TD width=10% BGCOLOR=#FBF5EF>
38144 <B>32</B>
38145 </TD>
38146 <TD width=10% BGCOLOR=#FBF5EF>
38147 <B>rw</B>
38148 </TD>
38149 <TD width=15% BGCOLOR=#FBF5EF>
38150 <B>0x00000000</B>
38151 </TD>
38152 <TD width=35% BGCOLOR=#FBF5EF>
38153 <B>--</B>
38154 </TD>
38155 </TR>
38156 </TABLE>
38157 <P>
38158 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
38159 <TR valign="top">
38160 <TD width=15% BGCOLOR=#C0FFC0>
38161 <B>Field Name</B>
38162 </TD>
38163 <TD width=15% BGCOLOR=#C0FFC0>
38164 <B>Bits</B>
38165 </TD>
38166 <TD width=10% BGCOLOR=#C0FFC0>
38167 <B>Mask</B>
38168 </TD>
38169 <TD width=10% BGCOLOR=#C0FFC0>
38170 <B>Value</B>
38171 </TD>
38172 <TD width=15% BGCOLOR=#C0FFC0>
38173 <B>Shifted Value</B>
38174 </TD>
38175 <TD width=35% BGCOLOR=#C0FFC0>
38176 <B>Description</B>
38177 </TD>
38178 </TR>
38179 <TR valign="top">
38180 <TD width=15% BGCOLOR=#FBF5EF>
38181 <B>TRI_ENABLE</B>
38182 </TD>
38183 <TD width=15% BGCOLOR=#FBF5EF>
38184 <B>0:0</B>
38185 </TD>
38186 <TD width=10% BGCOLOR=#FBF5EF>
38187 <B>1</B>
38188 </TD>
38189 <TD width=10% BGCOLOR=#FBF5EF>
38190 <B>0</B>
38191 </TD>
38192 <TD width=15% BGCOLOR=#FBF5EF>
38193 <B>0</B>
38194 </TD>
38195 <TD width=35% BGCOLOR=#FBF5EF>
38196 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
38197 </TD>
38198 </TR>
38199 <TR valign="top">
38200 <TD width=15% BGCOLOR=#FBF5EF>
38201 <B>L0_SEL</B>
38202 </TD>
38203 <TD width=15% BGCOLOR=#FBF5EF>
38204 <B>1:1</B>
38205 </TD>
38206 <TD width=10% BGCOLOR=#FBF5EF>
38207 <B>2</B>
38208 </TD>
38209 <TD width=10% BGCOLOR=#FBF5EF>
38210 <B>0</B>
38211 </TD>
38212 <TD width=15% BGCOLOR=#FBF5EF>
38213 <B>0</B>
38214 </TD>
38215 <TD width=35% BGCOLOR=#FBF5EF>
38216 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII TxD Bit 3, Output</B>
38217 </TD>
38218 </TR>
38219 <TR valign="top">
38220 <TD width=15% BGCOLOR=#FBF5EF>
38221 <B>L1_SEL</B>
38222 </TD>
38223 <TD width=15% BGCOLOR=#FBF5EF>
38224 <B>2:2</B>
38225 </TD>
38226 <TD width=10% BGCOLOR=#FBF5EF>
38227 <B>4</B>
38228 </TD>
38229 <TD width=10% BGCOLOR=#FBF5EF>
38230 <B>1</B>
38231 </TD>
38232 <TD width=15% BGCOLOR=#FBF5EF>
38233 <B>4</B>
38234 </TD>
38235 <TD width=35% BGCOLOR=#FBF5EF>
38236 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 0, Input/Output</B>
38237 </TD>
38238 </TR>
38239 <TR valign="top">
38240 <TD width=15% BGCOLOR=#FBF5EF>
38241 <B>L2_SEL</B>
38242 </TD>
38243 <TD width=15% BGCOLOR=#FBF5EF>
38244 <B>4:3</B>
38245 </TD>
38246 <TD width=10% BGCOLOR=#FBF5EF>
38247 <B>18</B>
38248 </TD>
38249 <TD width=10% BGCOLOR=#FBF5EF>
38250 <B>0</B>
38251 </TD>
38252 <TD width=15% BGCOLOR=#FBF5EF>
38253 <B>0</B>
38254 </TD>
38255 <TD width=35% BGCOLOR=#FBF5EF>
38256 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 17, Output 10: reserved 11: SDIO 0 Power Control, Output</B>
38257 </TD>
38258 </TR>
38259 <TR valign="top">
38260 <TD width=15% BGCOLOR=#FBF5EF>
38261 <B>L3_SEL</B>
38262 </TD>
38263 <TD width=15% BGCOLOR=#FBF5EF>
38264 <B>7:5</B>
38265 </TD>
38266 <TD width=10% BGCOLOR=#FBF5EF>
38267 <B>e0</B>
38268 </TD>
38269 <TD width=10% BGCOLOR=#FBF5EF>
38270 <B>0</B>
38271 </TD>
38272 <TD width=15% BGCOLOR=#FBF5EF>
38273 <B>0</B>
38274 </TD>
38275 <TD width=35% BGCOLOR=#FBF5EF>
38276 <B>Level 3 Mux Select 000: GPIO 32 (bank 1), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: reserved 100: SDIO 0 IO Bit 2, Input/Output 101: SPI 0 Slave Select 2, Output 110: reserved 111: UART 1 TxD, Output</B>
38277 </TD>
38278 </TR>
38279 <TR valign="top">
38280 <TD width=15% BGCOLOR=#FBF5EF>
38281 <B>Speed</B>
38282 </TD>
38283 <TD width=15% BGCOLOR=#FBF5EF>
38284 <B>8:8</B>
38285 </TD>
38286 <TD width=10% BGCOLOR=#FBF5EF>
38287 <B>100</B>
38288 </TD>
38289 <TD width=10% BGCOLOR=#FBF5EF>
38290 <B>0</B>
38291 </TD>
38292 <TD width=15% BGCOLOR=#FBF5EF>
38293 <B>0</B>
38294 </TD>
38295 <TD width=35% BGCOLOR=#FBF5EF>
38296 <B>Operates the same as MIO_PIN_00[Speed]</B>
38297 </TD>
38298 </TR>
38299 <TR valign="top">
38300 <TD width=15% BGCOLOR=#FBF5EF>
38301 <B>IO_Type</B>
38302 </TD>
38303 <TD width=15% BGCOLOR=#FBF5EF>
38304 <B>11:9</B>
38305 </TD>
38306 <TD width=10% BGCOLOR=#FBF5EF>
38307 <B>e00</B>
38308 </TD>
38309 <TD width=10% BGCOLOR=#FBF5EF>
38310 <B>1</B>
38311 </TD>
38312 <TD width=15% BGCOLOR=#FBF5EF>
38313 <B>200</B>
38314 </TD>
38315 <TD width=35% BGCOLOR=#FBF5EF>
38316 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
38317 </TD>
38318 </TR>
38319 <TR valign="top">
38320 <TD width=15% BGCOLOR=#FBF5EF>
38321 <B>PULLUP</B>
38322 </TD>
38323 <TD width=15% BGCOLOR=#FBF5EF>
38324 <B>12:12</B>
38325 </TD>
38326 <TD width=10% BGCOLOR=#FBF5EF>
38327 <B>1000</B>
38328 </TD>
38329 <TD width=10% BGCOLOR=#FBF5EF>
38330 <B>0</B>
38331 </TD>
38332 <TD width=15% BGCOLOR=#FBF5EF>
38333 <B>0</B>
38334 </TD>
38335 <TD width=35% BGCOLOR=#FBF5EF>
38336 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
38337 </TD>
38338 </TR>
38339 <TR valign="top">
38340 <TD width=15% BGCOLOR=#FBF5EF>
38341 <B>DisableRcvr</B>
38342 </TD>
38343 <TD width=15% BGCOLOR=#FBF5EF>
38344 <B>13:13</B>
38345 </TD>
38346 <TD width=10% BGCOLOR=#FBF5EF>
38347 <B>2000</B>
38348 </TD>
38349 <TD width=10% BGCOLOR=#FBF5EF>
38350 <B>0</B>
38351 </TD>
38352 <TD width=15% BGCOLOR=#FBF5EF>
38353 <B>0</B>
38354 </TD>
38355 <TD width=35% BGCOLOR=#FBF5EF>
38356 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
38357 </TD>
38358 </TR>
38359 <TR valign="top">
38360 <TD width=15% BGCOLOR=#C0C0C0>
38361 <B>MIO_PIN_32@0XF8000780</B>
38362 </TD>
38363 <TD width=15% BGCOLOR=#C0C0C0>
38364 <B>31:0</B>
38365 </TD>
38366 <TD width=10% BGCOLOR=#C0C0C0>
38367 <B>3fff</B>
38368 </TD>
38369 <TD width=10% BGCOLOR=#C0C0C0>
38370 <B></B>
38371 </TD>
38372 <TD width=15% BGCOLOR=#C0C0C0>
38373 <B>204</B>
38374 </TD>
38375 <TD width=35% BGCOLOR=#C0C0C0>
38376 <B>MIO Pin 32 Control</B>
38377 </TD>
38378 </TR>
38379 </TABLE>
38380 <P>
38381 <H2><a name="MIO_PIN_33">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_33</a></H2>
38382 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
38383 <TR valign="top">
38384 <TD width=15% BGCOLOR=#FFFF00>
38385 <B>Register Name</B>
38386 </TD>
38387 <TD width=15% BGCOLOR=#FFFF00>
38388 <B>Address</B>
38389 </TD>
38390 <TD width=10% BGCOLOR=#FFFF00>
38391 <B>Width</B>
38392 </TD>
38393 <TD width=10% BGCOLOR=#FFFF00>
38394 <B>Type</B>
38395 </TD>
38396 <TD width=15% BGCOLOR=#FFFF00>
38397 <B>Reset Value</B>
38398 </TD>
38399 <TD width=35% BGCOLOR=#FFFF00>
38400 <B>Description</B>
38401 </TD>
38402 </TR>
38403 <TR valign="top">
38404 <TD width=15% BGCOLOR=#FBF5EF>
38405 <B>MIO_PIN_33</B>
38406 </TD>
38407 <TD width=15% BGCOLOR=#FBF5EF>
38408 <B>0XF8000784</B>
38409 </TD>
38410 <TD width=10% BGCOLOR=#FBF5EF>
38411 <B>32</B>
38412 </TD>
38413 <TD width=10% BGCOLOR=#FBF5EF>
38414 <B>rw</B>
38415 </TD>
38416 <TD width=15% BGCOLOR=#FBF5EF>
38417 <B>0x00000000</B>
38418 </TD>
38419 <TD width=35% BGCOLOR=#FBF5EF>
38420 <B>--</B>
38421 </TD>
38422 </TR>
38423 </TABLE>
38424 <P>
38425 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
38426 <TR valign="top">
38427 <TD width=15% BGCOLOR=#C0FFC0>
38428 <B>Field Name</B>
38429 </TD>
38430 <TD width=15% BGCOLOR=#C0FFC0>
38431 <B>Bits</B>
38432 </TD>
38433 <TD width=10% BGCOLOR=#C0FFC0>
38434 <B>Mask</B>
38435 </TD>
38436 <TD width=10% BGCOLOR=#C0FFC0>
38437 <B>Value</B>
38438 </TD>
38439 <TD width=15% BGCOLOR=#C0FFC0>
38440 <B>Shifted Value</B>
38441 </TD>
38442 <TD width=35% BGCOLOR=#C0FFC0>
38443 <B>Description</B>
38444 </TD>
38445 </TR>
38446 <TR valign="top">
38447 <TD width=15% BGCOLOR=#FBF5EF>
38448 <B>TRI_ENABLE</B>
38449 </TD>
38450 <TD width=15% BGCOLOR=#FBF5EF>
38451 <B>0:0</B>
38452 </TD>
38453 <TD width=10% BGCOLOR=#FBF5EF>
38454 <B>1</B>
38455 </TD>
38456 <TD width=10% BGCOLOR=#FBF5EF>
38457 <B>0</B>
38458 </TD>
38459 <TD width=15% BGCOLOR=#FBF5EF>
38460 <B>0</B>
38461 </TD>
38462 <TD width=35% BGCOLOR=#FBF5EF>
38463 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
38464 </TD>
38465 </TR>
38466 <TR valign="top">
38467 <TD width=15% BGCOLOR=#FBF5EF>
38468 <B>L0_SEL</B>
38469 </TD>
38470 <TD width=15% BGCOLOR=#FBF5EF>
38471 <B>1:1</B>
38472 </TD>
38473 <TD width=10% BGCOLOR=#FBF5EF>
38474 <B>2</B>
38475 </TD>
38476 <TD width=10% BGCOLOR=#FBF5EF>
38477 <B>0</B>
38478 </TD>
38479 <TD width=15% BGCOLOR=#FBF5EF>
38480 <B>0</B>
38481 </TD>
38482 <TD width=35% BGCOLOR=#FBF5EF>
38483 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII Tx Control, Output</B>
38484 </TD>
38485 </TR>
38486 <TR valign="top">
38487 <TD width=15% BGCOLOR=#FBF5EF>
38488 <B>L1_SEL</B>
38489 </TD>
38490 <TD width=15% BGCOLOR=#FBF5EF>
38491 <B>2:2</B>
38492 </TD>
38493 <TD width=10% BGCOLOR=#FBF5EF>
38494 <B>4</B>
38495 </TD>
38496 <TD width=10% BGCOLOR=#FBF5EF>
38497 <B>1</B>
38498 </TD>
38499 <TD width=15% BGCOLOR=#FBF5EF>
38500 <B>4</B>
38501 </TD>
38502 <TD width=35% BGCOLOR=#FBF5EF>
38503 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 1, Input/Output</B>
38504 </TD>
38505 </TR>
38506 <TR valign="top">
38507 <TD width=15% BGCOLOR=#FBF5EF>
38508 <B>L2_SEL</B>
38509 </TD>
38510 <TD width=15% BGCOLOR=#FBF5EF>
38511 <B>4:3</B>
38512 </TD>
38513 <TD width=10% BGCOLOR=#FBF5EF>
38514 <B>18</B>
38515 </TD>
38516 <TD width=10% BGCOLOR=#FBF5EF>
38517 <B>0</B>
38518 </TD>
38519 <TD width=15% BGCOLOR=#FBF5EF>
38520 <B>0</B>
38521 </TD>
38522 <TD width=35% BGCOLOR=#FBF5EF>
38523 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 18, Output 10: reserved 11: SDIO 1 Power Control, Output</B>
38524 </TD>
38525 </TR>
38526 <TR valign="top">
38527 <TD width=15% BGCOLOR=#FBF5EF>
38528 <B>L3_SEL</B>
38529 </TD>
38530 <TD width=15% BGCOLOR=#FBF5EF>
38531 <B>7:5</B>
38532 </TD>
38533 <TD width=10% BGCOLOR=#FBF5EF>
38534 <B>e0</B>
38535 </TD>
38536 <TD width=10% BGCOLOR=#FBF5EF>
38537 <B>0</B>
38538 </TD>
38539 <TD width=15% BGCOLOR=#FBF5EF>
38540 <B>0</B>
38541 </TD>
38542 <TD width=35% BGCOLOR=#FBF5EF>
38543 <B>Level 3 Mux Select 000: GPIO 33 (Bank 1), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: reserved 100: SDIO 0 IO Bit 3, Input/Output 101: SPI 0 MOSI, Input/Output 110: reserved 111: UART 1 RxD, Input</B>
38544 </TD>
38545 </TR>
38546 <TR valign="top">
38547 <TD width=15% BGCOLOR=#FBF5EF>
38548 <B>Speed</B>
38549 </TD>
38550 <TD width=15% BGCOLOR=#FBF5EF>
38551 <B>8:8</B>
38552 </TD>
38553 <TD width=10% BGCOLOR=#FBF5EF>
38554 <B>100</B>
38555 </TD>
38556 <TD width=10% BGCOLOR=#FBF5EF>
38557 <B>0</B>
38558 </TD>
38559 <TD width=15% BGCOLOR=#FBF5EF>
38560 <B>0</B>
38561 </TD>
38562 <TD width=35% BGCOLOR=#FBF5EF>
38563 <B>Operates the same as MIO_PIN_00[Speed]</B>
38564 </TD>
38565 </TR>
38566 <TR valign="top">
38567 <TD width=15% BGCOLOR=#FBF5EF>
38568 <B>IO_Type</B>
38569 </TD>
38570 <TD width=15% BGCOLOR=#FBF5EF>
38571 <B>11:9</B>
38572 </TD>
38573 <TD width=10% BGCOLOR=#FBF5EF>
38574 <B>e00</B>
38575 </TD>
38576 <TD width=10% BGCOLOR=#FBF5EF>
38577 <B>1</B>
38578 </TD>
38579 <TD width=15% BGCOLOR=#FBF5EF>
38580 <B>200</B>
38581 </TD>
38582 <TD width=35% BGCOLOR=#FBF5EF>
38583 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
38584 </TD>
38585 </TR>
38586 <TR valign="top">
38587 <TD width=15% BGCOLOR=#FBF5EF>
38588 <B>PULLUP</B>
38589 </TD>
38590 <TD width=15% BGCOLOR=#FBF5EF>
38591 <B>12:12</B>
38592 </TD>
38593 <TD width=10% BGCOLOR=#FBF5EF>
38594 <B>1000</B>
38595 </TD>
38596 <TD width=10% BGCOLOR=#FBF5EF>
38597 <B>0</B>
38598 </TD>
38599 <TD width=15% BGCOLOR=#FBF5EF>
38600 <B>0</B>
38601 </TD>
38602 <TD width=35% BGCOLOR=#FBF5EF>
38603 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
38604 </TD>
38605 </TR>
38606 <TR valign="top">
38607 <TD width=15% BGCOLOR=#FBF5EF>
38608 <B>DisableRcvr</B>
38609 </TD>
38610 <TD width=15% BGCOLOR=#FBF5EF>
38611 <B>13:13</B>
38612 </TD>
38613 <TD width=10% BGCOLOR=#FBF5EF>
38614 <B>2000</B>
38615 </TD>
38616 <TD width=10% BGCOLOR=#FBF5EF>
38617 <B>0</B>
38618 </TD>
38619 <TD width=15% BGCOLOR=#FBF5EF>
38620 <B>0</B>
38621 </TD>
38622 <TD width=35% BGCOLOR=#FBF5EF>
38623 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
38624 </TD>
38625 </TR>
38626 <TR valign="top">
38627 <TD width=15% BGCOLOR=#C0C0C0>
38628 <B>MIO_PIN_33@0XF8000784</B>
38629 </TD>
38630 <TD width=15% BGCOLOR=#C0C0C0>
38631 <B>31:0</B>
38632 </TD>
38633 <TD width=10% BGCOLOR=#C0C0C0>
38634 <B>3fff</B>
38635 </TD>
38636 <TD width=10% BGCOLOR=#C0C0C0>
38637 <B></B>
38638 </TD>
38639 <TD width=15% BGCOLOR=#C0C0C0>
38640 <B>204</B>
38641 </TD>
38642 <TD width=35% BGCOLOR=#C0C0C0>
38643 <B>MIO Pin 33 Control</B>
38644 </TD>
38645 </TR>
38646 </TABLE>
38647 <P>
38648 <H2><a name="MIO_PIN_34">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_34</a></H2>
38649 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
38650 <TR valign="top">
38651 <TD width=15% BGCOLOR=#FFFF00>
38652 <B>Register Name</B>
38653 </TD>
38654 <TD width=15% BGCOLOR=#FFFF00>
38655 <B>Address</B>
38656 </TD>
38657 <TD width=10% BGCOLOR=#FFFF00>
38658 <B>Width</B>
38659 </TD>
38660 <TD width=10% BGCOLOR=#FFFF00>
38661 <B>Type</B>
38662 </TD>
38663 <TD width=15% BGCOLOR=#FFFF00>
38664 <B>Reset Value</B>
38665 </TD>
38666 <TD width=35% BGCOLOR=#FFFF00>
38667 <B>Description</B>
38668 </TD>
38669 </TR>
38670 <TR valign="top">
38671 <TD width=15% BGCOLOR=#FBF5EF>
38672 <B>MIO_PIN_34</B>
38673 </TD>
38674 <TD width=15% BGCOLOR=#FBF5EF>
38675 <B>0XF8000788</B>
38676 </TD>
38677 <TD width=10% BGCOLOR=#FBF5EF>
38678 <B>32</B>
38679 </TD>
38680 <TD width=10% BGCOLOR=#FBF5EF>
38681 <B>rw</B>
38682 </TD>
38683 <TD width=15% BGCOLOR=#FBF5EF>
38684 <B>0x00000000</B>
38685 </TD>
38686 <TD width=35% BGCOLOR=#FBF5EF>
38687 <B>--</B>
38688 </TD>
38689 </TR>
38690 </TABLE>
38691 <P>
38692 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
38693 <TR valign="top">
38694 <TD width=15% BGCOLOR=#C0FFC0>
38695 <B>Field Name</B>
38696 </TD>
38697 <TD width=15% BGCOLOR=#C0FFC0>
38698 <B>Bits</B>
38699 </TD>
38700 <TD width=10% BGCOLOR=#C0FFC0>
38701 <B>Mask</B>
38702 </TD>
38703 <TD width=10% BGCOLOR=#C0FFC0>
38704 <B>Value</B>
38705 </TD>
38706 <TD width=15% BGCOLOR=#C0FFC0>
38707 <B>Shifted Value</B>
38708 </TD>
38709 <TD width=35% BGCOLOR=#C0FFC0>
38710 <B>Description</B>
38711 </TD>
38712 </TR>
38713 <TR valign="top">
38714 <TD width=15% BGCOLOR=#FBF5EF>
38715 <B>TRI_ENABLE</B>
38716 </TD>
38717 <TD width=15% BGCOLOR=#FBF5EF>
38718 <B>0:0</B>
38719 </TD>
38720 <TD width=10% BGCOLOR=#FBF5EF>
38721 <B>1</B>
38722 </TD>
38723 <TD width=10% BGCOLOR=#FBF5EF>
38724 <B>0</B>
38725 </TD>
38726 <TD width=15% BGCOLOR=#FBF5EF>
38727 <B>0</B>
38728 </TD>
38729 <TD width=35% BGCOLOR=#FBF5EF>
38730 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
38731 </TD>
38732 </TR>
38733 <TR valign="top">
38734 <TD width=15% BGCOLOR=#FBF5EF>
38735 <B>L0_SEL</B>
38736 </TD>
38737 <TD width=15% BGCOLOR=#FBF5EF>
38738 <B>1:1</B>
38739 </TD>
38740 <TD width=10% BGCOLOR=#FBF5EF>
38741 <B>2</B>
38742 </TD>
38743 <TD width=10% BGCOLOR=#FBF5EF>
38744 <B>0</B>
38745 </TD>
38746 <TD width=15% BGCOLOR=#FBF5EF>
38747 <B>0</B>
38748 </TD>
38749 <TD width=35% BGCOLOR=#FBF5EF>
38750 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII Rx Clock, Input</B>
38751 </TD>
38752 </TR>
38753 <TR valign="top">
38754 <TD width=15% BGCOLOR=#FBF5EF>
38755 <B>L1_SEL</B>
38756 </TD>
38757 <TD width=15% BGCOLOR=#FBF5EF>
38758 <B>2:2</B>
38759 </TD>
38760 <TD width=10% BGCOLOR=#FBF5EF>
38761 <B>4</B>
38762 </TD>
38763 <TD width=10% BGCOLOR=#FBF5EF>
38764 <B>1</B>
38765 </TD>
38766 <TD width=15% BGCOLOR=#FBF5EF>
38767 <B>4</B>
38768 </TD>
38769 <TD width=35% BGCOLOR=#FBF5EF>
38770 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 2, Input/Output</B>
38771 </TD>
38772 </TR>
38773 <TR valign="top">
38774 <TD width=15% BGCOLOR=#FBF5EF>
38775 <B>L2_SEL</B>
38776 </TD>
38777 <TD width=15% BGCOLOR=#FBF5EF>
38778 <B>4:3</B>
38779 </TD>
38780 <TD width=10% BGCOLOR=#FBF5EF>
38781 <B>18</B>
38782 </TD>
38783 <TD width=10% BGCOLOR=#FBF5EF>
38784 <B>0</B>
38785 </TD>
38786 <TD width=15% BGCOLOR=#FBF5EF>
38787 <B>0</B>
38788 </TD>
38789 <TD width=35% BGCOLOR=#FBF5EF>
38790 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 19, Output 10: reserved 11: SDIO 0 Power Control, Output</B>
38791 </TD>
38792 </TR>
38793 <TR valign="top">
38794 <TD width=15% BGCOLOR=#FBF5EF>
38795 <B>L3_SEL</B>
38796 </TD>
38797 <TD width=15% BGCOLOR=#FBF5EF>
38798 <B>7:5</B>
38799 </TD>
38800 <TD width=10% BGCOLOR=#FBF5EF>
38801 <B>e0</B>
38802 </TD>
38803 <TD width=10% BGCOLOR=#FBF5EF>
38804 <B>0</B>
38805 </TD>
38806 <TD width=15% BGCOLOR=#FBF5EF>
38807 <B>0</B>
38808 </TD>
38809 <TD width=35% BGCOLOR=#FBF5EF>
38810 <B>Level 3 Mux Select 000: GPIO 34 (bank 1), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: PJTAG TDI, Input 100: SDIO 1 IO Bit 0, Input/Output 110: reserved 111: UART 0 RxD, Input</B>
38811 </TD>
38812 </TR>
38813 <TR valign="top">
38814 <TD width=15% BGCOLOR=#FBF5EF>
38815 <B>Speed</B>
38816 </TD>
38817 <TD width=15% BGCOLOR=#FBF5EF>
38818 <B>8:8</B>
38819 </TD>
38820 <TD width=10% BGCOLOR=#FBF5EF>
38821 <B>100</B>
38822 </TD>
38823 <TD width=10% BGCOLOR=#FBF5EF>
38824 <B>0</B>
38825 </TD>
38826 <TD width=15% BGCOLOR=#FBF5EF>
38827 <B>0</B>
38828 </TD>
38829 <TD width=35% BGCOLOR=#FBF5EF>
38830 <B>Operates the same as MIO_PIN_00[Speed]</B>
38831 </TD>
38832 </TR>
38833 <TR valign="top">
38834 <TD width=15% BGCOLOR=#FBF5EF>
38835 <B>IO_Type</B>
38836 </TD>
38837 <TD width=15% BGCOLOR=#FBF5EF>
38838 <B>11:9</B>
38839 </TD>
38840 <TD width=10% BGCOLOR=#FBF5EF>
38841 <B>e00</B>
38842 </TD>
38843 <TD width=10% BGCOLOR=#FBF5EF>
38844 <B>1</B>
38845 </TD>
38846 <TD width=15% BGCOLOR=#FBF5EF>
38847 <B>200</B>
38848 </TD>
38849 <TD width=35% BGCOLOR=#FBF5EF>
38850 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
38851 </TD>
38852 </TR>
38853 <TR valign="top">
38854 <TD width=15% BGCOLOR=#FBF5EF>
38855 <B>PULLUP</B>
38856 </TD>
38857 <TD width=15% BGCOLOR=#FBF5EF>
38858 <B>12:12</B>
38859 </TD>
38860 <TD width=10% BGCOLOR=#FBF5EF>
38861 <B>1000</B>
38862 </TD>
38863 <TD width=10% BGCOLOR=#FBF5EF>
38864 <B>0</B>
38865 </TD>
38866 <TD width=15% BGCOLOR=#FBF5EF>
38867 <B>0</B>
38868 </TD>
38869 <TD width=35% BGCOLOR=#FBF5EF>
38870 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
38871 </TD>
38872 </TR>
38873 <TR valign="top">
38874 <TD width=15% BGCOLOR=#FBF5EF>
38875 <B>DisableRcvr</B>
38876 </TD>
38877 <TD width=15% BGCOLOR=#FBF5EF>
38878 <B>13:13</B>
38879 </TD>
38880 <TD width=10% BGCOLOR=#FBF5EF>
38881 <B>2000</B>
38882 </TD>
38883 <TD width=10% BGCOLOR=#FBF5EF>
38884 <B>0</B>
38885 </TD>
38886 <TD width=15% BGCOLOR=#FBF5EF>
38887 <B>0</B>
38888 </TD>
38889 <TD width=35% BGCOLOR=#FBF5EF>
38890 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
38891 </TD>
38892 </TR>
38893 <TR valign="top">
38894 <TD width=15% BGCOLOR=#C0C0C0>
38895 <B>MIO_PIN_34@0XF8000788</B>
38896 </TD>
38897 <TD width=15% BGCOLOR=#C0C0C0>
38898 <B>31:0</B>
38899 </TD>
38900 <TD width=10% BGCOLOR=#C0C0C0>
38901 <B>3fff</B>
38902 </TD>
38903 <TD width=10% BGCOLOR=#C0C0C0>
38904 <B></B>
38905 </TD>
38906 <TD width=15% BGCOLOR=#C0C0C0>
38907 <B>204</B>
38908 </TD>
38909 <TD width=35% BGCOLOR=#C0C0C0>
38910 <B>MIO Pin 34 Control</B>
38911 </TD>
38912 </TR>
38913 </TABLE>
38914 <P>
38915 <H2><a name="MIO_PIN_35">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_35</a></H2>
38916 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
38917 <TR valign="top">
38918 <TD width=15% BGCOLOR=#FFFF00>
38919 <B>Register Name</B>
38920 </TD>
38921 <TD width=15% BGCOLOR=#FFFF00>
38922 <B>Address</B>
38923 </TD>
38924 <TD width=10% BGCOLOR=#FFFF00>
38925 <B>Width</B>
38926 </TD>
38927 <TD width=10% BGCOLOR=#FFFF00>
38928 <B>Type</B>
38929 </TD>
38930 <TD width=15% BGCOLOR=#FFFF00>
38931 <B>Reset Value</B>
38932 </TD>
38933 <TD width=35% BGCOLOR=#FFFF00>
38934 <B>Description</B>
38935 </TD>
38936 </TR>
38937 <TR valign="top">
38938 <TD width=15% BGCOLOR=#FBF5EF>
38939 <B>MIO_PIN_35</B>
38940 </TD>
38941 <TD width=15% BGCOLOR=#FBF5EF>
38942 <B>0XF800078C</B>
38943 </TD>
38944 <TD width=10% BGCOLOR=#FBF5EF>
38945 <B>32</B>
38946 </TD>
38947 <TD width=10% BGCOLOR=#FBF5EF>
38948 <B>rw</B>
38949 </TD>
38950 <TD width=15% BGCOLOR=#FBF5EF>
38951 <B>0x00000000</B>
38952 </TD>
38953 <TD width=35% BGCOLOR=#FBF5EF>
38954 <B>--</B>
38955 </TD>
38956 </TR>
38957 </TABLE>
38958 <P>
38959 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
38960 <TR valign="top">
38961 <TD width=15% BGCOLOR=#C0FFC0>
38962 <B>Field Name</B>
38963 </TD>
38964 <TD width=15% BGCOLOR=#C0FFC0>
38965 <B>Bits</B>
38966 </TD>
38967 <TD width=10% BGCOLOR=#C0FFC0>
38968 <B>Mask</B>
38969 </TD>
38970 <TD width=10% BGCOLOR=#C0FFC0>
38971 <B>Value</B>
38972 </TD>
38973 <TD width=15% BGCOLOR=#C0FFC0>
38974 <B>Shifted Value</B>
38975 </TD>
38976 <TD width=35% BGCOLOR=#C0FFC0>
38977 <B>Description</B>
38978 </TD>
38979 </TR>
38980 <TR valign="top">
38981 <TD width=15% BGCOLOR=#FBF5EF>
38982 <B>TRI_ENABLE</B>
38983 </TD>
38984 <TD width=15% BGCOLOR=#FBF5EF>
38985 <B>0:0</B>
38986 </TD>
38987 <TD width=10% BGCOLOR=#FBF5EF>
38988 <B>1</B>
38989 </TD>
38990 <TD width=10% BGCOLOR=#FBF5EF>
38991 <B>0</B>
38992 </TD>
38993 <TD width=15% BGCOLOR=#FBF5EF>
38994 <B>0</B>
38995 </TD>
38996 <TD width=35% BGCOLOR=#FBF5EF>
38997 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
38998 </TD>
38999 </TR>
39000 <TR valign="top">
39001 <TD width=15% BGCOLOR=#FBF5EF>
39002 <B>L0_SEL</B>
39003 </TD>
39004 <TD width=15% BGCOLOR=#FBF5EF>
39005 <B>1:1</B>
39006 </TD>
39007 <TD width=10% BGCOLOR=#FBF5EF>
39008 <B>2</B>
39009 </TD>
39010 <TD width=10% BGCOLOR=#FBF5EF>
39011 <B>0</B>
39012 </TD>
39013 <TD width=15% BGCOLOR=#FBF5EF>
39014 <B>0</B>
39015 </TD>
39016 <TD width=35% BGCOLOR=#FBF5EF>
39017 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII RxD data Bit 0, Input</B>
39018 </TD>
39019 </TR>
39020 <TR valign="top">
39021 <TD width=15% BGCOLOR=#FBF5EF>
39022 <B>L1_SEL</B>
39023 </TD>
39024 <TD width=15% BGCOLOR=#FBF5EF>
39025 <B>2:2</B>
39026 </TD>
39027 <TD width=10% BGCOLOR=#FBF5EF>
39028 <B>4</B>
39029 </TD>
39030 <TD width=10% BGCOLOR=#FBF5EF>
39031 <B>1</B>
39032 </TD>
39033 <TD width=15% BGCOLOR=#FBF5EF>
39034 <B>4</B>
39035 </TD>
39036 <TD width=35% BGCOLOR=#FBF5EF>
39037 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 3, Input/Output</B>
39038 </TD>
39039 </TR>
39040 <TR valign="top">
39041 <TD width=15% BGCOLOR=#FBF5EF>
39042 <B>L2_SEL</B>
39043 </TD>
39044 <TD width=15% BGCOLOR=#FBF5EF>
39045 <B>4:3</B>
39046 </TD>
39047 <TD width=10% BGCOLOR=#FBF5EF>
39048 <B>18</B>
39049 </TD>
39050 <TD width=10% BGCOLOR=#FBF5EF>
39051 <B>0</B>
39052 </TD>
39053 <TD width=15% BGCOLOR=#FBF5EF>
39054 <B>0</B>
39055 </TD>
39056 <TD width=35% BGCOLOR=#FBF5EF>
39057 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 20, Output 10: reserved 11: SDIO 1 Power Control, Output</B>
39058 </TD>
39059 </TR>
39060 <TR valign="top">
39061 <TD width=15% BGCOLOR=#FBF5EF>
39062 <B>L3_SEL</B>
39063 </TD>
39064 <TD width=15% BGCOLOR=#FBF5EF>
39065 <B>7:5</B>
39066 </TD>
39067 <TD width=10% BGCOLOR=#FBF5EF>
39068 <B>e0</B>
39069 </TD>
39070 <TD width=10% BGCOLOR=#FBF5EF>
39071 <B>0</B>
39072 </TD>
39073 <TD width=15% BGCOLOR=#FBF5EF>
39074 <B>0</B>
39075 </TD>
39076 <TD width=35% BGCOLOR=#FBF5EF>
39077 <B>Level 3 Mux Select 000: GPIO 35 (bank 1), Input/Output 001: CAN 0 Tx, Output 010: I2C 0 Serial Data, Input/Output 011: PJTAG TDO, Output 100: SDIO 1 Command, Input/Output 101: SPI 1 MISO, Input/Output 110: reserved 111: UART 0 TxD, Output</B>
39078 </TD>
39079 </TR>
39080 <TR valign="top">
39081 <TD width=15% BGCOLOR=#FBF5EF>
39082 <B>Speed</B>
39083 </TD>
39084 <TD width=15% BGCOLOR=#FBF5EF>
39085 <B>8:8</B>
39086 </TD>
39087 <TD width=10% BGCOLOR=#FBF5EF>
39088 <B>100</B>
39089 </TD>
39090 <TD width=10% BGCOLOR=#FBF5EF>
39091 <B>0</B>
39092 </TD>
39093 <TD width=15% BGCOLOR=#FBF5EF>
39094 <B>0</B>
39095 </TD>
39096 <TD width=35% BGCOLOR=#FBF5EF>
39097 <B>Operates the same as MIO_PIN_00[Speed]</B>
39098 </TD>
39099 </TR>
39100 <TR valign="top">
39101 <TD width=15% BGCOLOR=#FBF5EF>
39102 <B>IO_Type</B>
39103 </TD>
39104 <TD width=15% BGCOLOR=#FBF5EF>
39105 <B>11:9</B>
39106 </TD>
39107 <TD width=10% BGCOLOR=#FBF5EF>
39108 <B>e00</B>
39109 </TD>
39110 <TD width=10% BGCOLOR=#FBF5EF>
39111 <B>1</B>
39112 </TD>
39113 <TD width=15% BGCOLOR=#FBF5EF>
39114 <B>200</B>
39115 </TD>
39116 <TD width=35% BGCOLOR=#FBF5EF>
39117 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
39118 </TD>
39119 </TR>
39120 <TR valign="top">
39121 <TD width=15% BGCOLOR=#FBF5EF>
39122 <B>PULLUP</B>
39123 </TD>
39124 <TD width=15% BGCOLOR=#FBF5EF>
39125 <B>12:12</B>
39126 </TD>
39127 <TD width=10% BGCOLOR=#FBF5EF>
39128 <B>1000</B>
39129 </TD>
39130 <TD width=10% BGCOLOR=#FBF5EF>
39131 <B>0</B>
39132 </TD>
39133 <TD width=15% BGCOLOR=#FBF5EF>
39134 <B>0</B>
39135 </TD>
39136 <TD width=35% BGCOLOR=#FBF5EF>
39137 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
39138 </TD>
39139 </TR>
39140 <TR valign="top">
39141 <TD width=15% BGCOLOR=#FBF5EF>
39142 <B>DisableRcvr</B>
39143 </TD>
39144 <TD width=15% BGCOLOR=#FBF5EF>
39145 <B>13:13</B>
39146 </TD>
39147 <TD width=10% BGCOLOR=#FBF5EF>
39148 <B>2000</B>
39149 </TD>
39150 <TD width=10% BGCOLOR=#FBF5EF>
39151 <B>0</B>
39152 </TD>
39153 <TD width=15% BGCOLOR=#FBF5EF>
39154 <B>0</B>
39155 </TD>
39156 <TD width=35% BGCOLOR=#FBF5EF>
39157 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
39158 </TD>
39159 </TR>
39160 <TR valign="top">
39161 <TD width=15% BGCOLOR=#C0C0C0>
39162 <B>MIO_PIN_35@0XF800078C</B>
39163 </TD>
39164 <TD width=15% BGCOLOR=#C0C0C0>
39165 <B>31:0</B>
39166 </TD>
39167 <TD width=10% BGCOLOR=#C0C0C0>
39168 <B>3fff</B>
39169 </TD>
39170 <TD width=10% BGCOLOR=#C0C0C0>
39171 <B></B>
39172 </TD>
39173 <TD width=15% BGCOLOR=#C0C0C0>
39174 <B>204</B>
39175 </TD>
39176 <TD width=35% BGCOLOR=#C0C0C0>
39177 <B>MIO Pin 35 Control</B>
39178 </TD>
39179 </TR>
39180 </TABLE>
39181 <P>
39182 <H2><a name="MIO_PIN_36">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_36</a></H2>
39183 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
39184 <TR valign="top">
39185 <TD width=15% BGCOLOR=#FFFF00>
39186 <B>Register Name</B>
39187 </TD>
39188 <TD width=15% BGCOLOR=#FFFF00>
39189 <B>Address</B>
39190 </TD>
39191 <TD width=10% BGCOLOR=#FFFF00>
39192 <B>Width</B>
39193 </TD>
39194 <TD width=10% BGCOLOR=#FFFF00>
39195 <B>Type</B>
39196 </TD>
39197 <TD width=15% BGCOLOR=#FFFF00>
39198 <B>Reset Value</B>
39199 </TD>
39200 <TD width=35% BGCOLOR=#FFFF00>
39201 <B>Description</B>
39202 </TD>
39203 </TR>
39204 <TR valign="top">
39205 <TD width=15% BGCOLOR=#FBF5EF>
39206 <B>MIO_PIN_36</B>
39207 </TD>
39208 <TD width=15% BGCOLOR=#FBF5EF>
39209 <B>0XF8000790</B>
39210 </TD>
39211 <TD width=10% BGCOLOR=#FBF5EF>
39212 <B>32</B>
39213 </TD>
39214 <TD width=10% BGCOLOR=#FBF5EF>
39215 <B>rw</B>
39216 </TD>
39217 <TD width=15% BGCOLOR=#FBF5EF>
39218 <B>0x00000000</B>
39219 </TD>
39220 <TD width=35% BGCOLOR=#FBF5EF>
39221 <B>--</B>
39222 </TD>
39223 </TR>
39224 </TABLE>
39225 <P>
39226 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
39227 <TR valign="top">
39228 <TD width=15% BGCOLOR=#C0FFC0>
39229 <B>Field Name</B>
39230 </TD>
39231 <TD width=15% BGCOLOR=#C0FFC0>
39232 <B>Bits</B>
39233 </TD>
39234 <TD width=10% BGCOLOR=#C0FFC0>
39235 <B>Mask</B>
39236 </TD>
39237 <TD width=10% BGCOLOR=#C0FFC0>
39238 <B>Value</B>
39239 </TD>
39240 <TD width=15% BGCOLOR=#C0FFC0>
39241 <B>Shifted Value</B>
39242 </TD>
39243 <TD width=35% BGCOLOR=#C0FFC0>
39244 <B>Description</B>
39245 </TD>
39246 </TR>
39247 <TR valign="top">
39248 <TD width=15% BGCOLOR=#FBF5EF>
39249 <B>TRI_ENABLE</B>
39250 </TD>
39251 <TD width=15% BGCOLOR=#FBF5EF>
39252 <B>0:0</B>
39253 </TD>
39254 <TD width=10% BGCOLOR=#FBF5EF>
39255 <B>1</B>
39256 </TD>
39257 <TD width=10% BGCOLOR=#FBF5EF>
39258 <B>1</B>
39259 </TD>
39260 <TD width=15% BGCOLOR=#FBF5EF>
39261 <B>1</B>
39262 </TD>
39263 <TD width=35% BGCOLOR=#FBF5EF>
39264 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
39265 </TD>
39266 </TR>
39267 <TR valign="top">
39268 <TD width=15% BGCOLOR=#FBF5EF>
39269 <B>L0_SEL</B>
39270 </TD>
39271 <TD width=15% BGCOLOR=#FBF5EF>
39272 <B>1:1</B>
39273 </TD>
39274 <TD width=10% BGCOLOR=#FBF5EF>
39275 <B>2</B>
39276 </TD>
39277 <TD width=10% BGCOLOR=#FBF5EF>
39278 <B>0</B>
39279 </TD>
39280 <TD width=15% BGCOLOR=#FBF5EF>
39281 <B>0</B>
39282 </TD>
39283 <TD width=35% BGCOLOR=#FBF5EF>
39284 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII Data Bit 1</B>
39285 </TD>
39286 </TR>
39287 <TR valign="top">
39288 <TD width=15% BGCOLOR=#FBF5EF>
39289 <B>L1_SEL</B>
39290 </TD>
39291 <TD width=15% BGCOLOR=#FBF5EF>
39292 <B>2:2</B>
39293 </TD>
39294 <TD width=10% BGCOLOR=#FBF5EF>
39295 <B>4</B>
39296 </TD>
39297 <TD width=10% BGCOLOR=#FBF5EF>
39298 <B>1</B>
39299 </TD>
39300 <TD width=15% BGCOLOR=#FBF5EF>
39301 <B>4</B>
39302 </TD>
39303 <TD width=35% BGCOLOR=#FBF5EF>
39304 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Clock, Input/Output</B>
39305 </TD>
39306 </TR>
39307 <TR valign="top">
39308 <TD width=15% BGCOLOR=#FBF5EF>
39309 <B>L2_SEL</B>
39310 </TD>
39311 <TD width=15% BGCOLOR=#FBF5EF>
39312 <B>4:3</B>
39313 </TD>
39314 <TD width=10% BGCOLOR=#FBF5EF>
39315 <B>18</B>
39316 </TD>
39317 <TD width=10% BGCOLOR=#FBF5EF>
39318 <B>0</B>
39319 </TD>
39320 <TD width=15% BGCOLOR=#FBF5EF>
39321 <B>0</B>
39322 </TD>
39323 <TD width=35% BGCOLOR=#FBF5EF>
39324 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 21, Output 10: reserved 11: SDIO 0 Power Control, Output</B>
39325 </TD>
39326 </TR>
39327 <TR valign="top">
39328 <TD width=15% BGCOLOR=#FBF5EF>
39329 <B>L3_SEL</B>
39330 </TD>
39331 <TD width=15% BGCOLOR=#FBF5EF>
39332 <B>7:5</B>
39333 </TD>
39334 <TD width=10% BGCOLOR=#FBF5EF>
39335 <B>e0</B>
39336 </TD>
39337 <TD width=10% BGCOLOR=#FBF5EF>
39338 <B>0</B>
39339 </TD>
39340 <TD width=15% BGCOLOR=#FBF5EF>
39341 <B>0</B>
39342 </TD>
39343 <TD width=35% BGCOLOR=#FBF5EF>
39344 <B>Level 3 Mux Select 000: GPIO 36 (bank 1), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: PJTAG TCK, Input 100: SDIO 1 Clock, Input/Output 101: SPI 1 Clock, Input/Output 110: reserved 111: UART 1 TxD, Output</B>
39345 </TD>
39346 </TR>
39347 <TR valign="top">
39348 <TD width=15% BGCOLOR=#FBF5EF>
39349 <B>Speed</B>
39350 </TD>
39351 <TD width=15% BGCOLOR=#FBF5EF>
39352 <B>8:8</B>
39353 </TD>
39354 <TD width=10% BGCOLOR=#FBF5EF>
39355 <B>100</B>
39356 </TD>
39357 <TD width=10% BGCOLOR=#FBF5EF>
39358 <B>0</B>
39359 </TD>
39360 <TD width=15% BGCOLOR=#FBF5EF>
39361 <B>0</B>
39362 </TD>
39363 <TD width=35% BGCOLOR=#FBF5EF>
39364 <B>Operates the same as MIO_PIN_00[Speed]</B>
39365 </TD>
39366 </TR>
39367 <TR valign="top">
39368 <TD width=15% BGCOLOR=#FBF5EF>
39369 <B>IO_Type</B>
39370 </TD>
39371 <TD width=15% BGCOLOR=#FBF5EF>
39372 <B>11:9</B>
39373 </TD>
39374 <TD width=10% BGCOLOR=#FBF5EF>
39375 <B>e00</B>
39376 </TD>
39377 <TD width=10% BGCOLOR=#FBF5EF>
39378 <B>1</B>
39379 </TD>
39380 <TD width=15% BGCOLOR=#FBF5EF>
39381 <B>200</B>
39382 </TD>
39383 <TD width=35% BGCOLOR=#FBF5EF>
39384 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
39385 </TD>
39386 </TR>
39387 <TR valign="top">
39388 <TD width=15% BGCOLOR=#FBF5EF>
39389 <B>PULLUP</B>
39390 </TD>
39391 <TD width=15% BGCOLOR=#FBF5EF>
39392 <B>12:12</B>
39393 </TD>
39394 <TD width=10% BGCOLOR=#FBF5EF>
39395 <B>1000</B>
39396 </TD>
39397 <TD width=10% BGCOLOR=#FBF5EF>
39398 <B>0</B>
39399 </TD>
39400 <TD width=15% BGCOLOR=#FBF5EF>
39401 <B>0</B>
39402 </TD>
39403 <TD width=35% BGCOLOR=#FBF5EF>
39404 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
39405 </TD>
39406 </TR>
39407 <TR valign="top">
39408 <TD width=15% BGCOLOR=#FBF5EF>
39409 <B>DisableRcvr</B>
39410 </TD>
39411 <TD width=15% BGCOLOR=#FBF5EF>
39412 <B>13:13</B>
39413 </TD>
39414 <TD width=10% BGCOLOR=#FBF5EF>
39415 <B>2000</B>
39416 </TD>
39417 <TD width=10% BGCOLOR=#FBF5EF>
39418 <B>0</B>
39419 </TD>
39420 <TD width=15% BGCOLOR=#FBF5EF>
39421 <B>0</B>
39422 </TD>
39423 <TD width=35% BGCOLOR=#FBF5EF>
39424 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
39425 </TD>
39426 </TR>
39427 <TR valign="top">
39428 <TD width=15% BGCOLOR=#C0C0C0>
39429 <B>MIO_PIN_36@0XF8000790</B>
39430 </TD>
39431 <TD width=15% BGCOLOR=#C0C0C0>
39432 <B>31:0</B>
39433 </TD>
39434 <TD width=10% BGCOLOR=#C0C0C0>
39435 <B>3fff</B>
39436 </TD>
39437 <TD width=10% BGCOLOR=#C0C0C0>
39438 <B></B>
39439 </TD>
39440 <TD width=15% BGCOLOR=#C0C0C0>
39441 <B>205</B>
39442 </TD>
39443 <TD width=35% BGCOLOR=#C0C0C0>
39444 <B>MIO Pin 36 Control</B>
39445 </TD>
39446 </TR>
39447 </TABLE>
39448 <P>
39449 <H2><a name="MIO_PIN_37">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_37</a></H2>
39450 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
39451 <TR valign="top">
39452 <TD width=15% BGCOLOR=#FFFF00>
39453 <B>Register Name</B>
39454 </TD>
39455 <TD width=15% BGCOLOR=#FFFF00>
39456 <B>Address</B>
39457 </TD>
39458 <TD width=10% BGCOLOR=#FFFF00>
39459 <B>Width</B>
39460 </TD>
39461 <TD width=10% BGCOLOR=#FFFF00>
39462 <B>Type</B>
39463 </TD>
39464 <TD width=15% BGCOLOR=#FFFF00>
39465 <B>Reset Value</B>
39466 </TD>
39467 <TD width=35% BGCOLOR=#FFFF00>
39468 <B>Description</B>
39469 </TD>
39470 </TR>
39471 <TR valign="top">
39472 <TD width=15% BGCOLOR=#FBF5EF>
39473 <B>MIO_PIN_37</B>
39474 </TD>
39475 <TD width=15% BGCOLOR=#FBF5EF>
39476 <B>0XF8000794</B>
39477 </TD>
39478 <TD width=10% BGCOLOR=#FBF5EF>
39479 <B>32</B>
39480 </TD>
39481 <TD width=10% BGCOLOR=#FBF5EF>
39482 <B>rw</B>
39483 </TD>
39484 <TD width=15% BGCOLOR=#FBF5EF>
39485 <B>0x00000000</B>
39486 </TD>
39487 <TD width=35% BGCOLOR=#FBF5EF>
39488 <B>--</B>
39489 </TD>
39490 </TR>
39491 </TABLE>
39492 <P>
39493 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
39494 <TR valign="top">
39495 <TD width=15% BGCOLOR=#C0FFC0>
39496 <B>Field Name</B>
39497 </TD>
39498 <TD width=15% BGCOLOR=#C0FFC0>
39499 <B>Bits</B>
39500 </TD>
39501 <TD width=10% BGCOLOR=#C0FFC0>
39502 <B>Mask</B>
39503 </TD>
39504 <TD width=10% BGCOLOR=#C0FFC0>
39505 <B>Value</B>
39506 </TD>
39507 <TD width=15% BGCOLOR=#C0FFC0>
39508 <B>Shifted Value</B>
39509 </TD>
39510 <TD width=35% BGCOLOR=#C0FFC0>
39511 <B>Description</B>
39512 </TD>
39513 </TR>
39514 <TR valign="top">
39515 <TD width=15% BGCOLOR=#FBF5EF>
39516 <B>TRI_ENABLE</B>
39517 </TD>
39518 <TD width=15% BGCOLOR=#FBF5EF>
39519 <B>0:0</B>
39520 </TD>
39521 <TD width=10% BGCOLOR=#FBF5EF>
39522 <B>1</B>
39523 </TD>
39524 <TD width=10% BGCOLOR=#FBF5EF>
39525 <B>0</B>
39526 </TD>
39527 <TD width=15% BGCOLOR=#FBF5EF>
39528 <B>0</B>
39529 </TD>
39530 <TD width=35% BGCOLOR=#FBF5EF>
39531 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
39532 </TD>
39533 </TR>
39534 <TR valign="top">
39535 <TD width=15% BGCOLOR=#FBF5EF>
39536 <B>L0_SEL</B>
39537 </TD>
39538 <TD width=15% BGCOLOR=#FBF5EF>
39539 <B>1:1</B>
39540 </TD>
39541 <TD width=10% BGCOLOR=#FBF5EF>
39542 <B>2</B>
39543 </TD>
39544 <TD width=10% BGCOLOR=#FBF5EF>
39545 <B>0</B>
39546 </TD>
39547 <TD width=15% BGCOLOR=#FBF5EF>
39548 <B>0</B>
39549 </TD>
39550 <TD width=35% BGCOLOR=#FBF5EF>
39551 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII RxD Data Bit 2, Input</B>
39552 </TD>
39553 </TR>
39554 <TR valign="top">
39555 <TD width=15% BGCOLOR=#FBF5EF>
39556 <B>L1_SEL</B>
39557 </TD>
39558 <TD width=15% BGCOLOR=#FBF5EF>
39559 <B>2:2</B>
39560 </TD>
39561 <TD width=10% BGCOLOR=#FBF5EF>
39562 <B>4</B>
39563 </TD>
39564 <TD width=10% BGCOLOR=#FBF5EF>
39565 <B>1</B>
39566 </TD>
39567 <TD width=15% BGCOLOR=#FBF5EF>
39568 <B>4</B>
39569 </TD>
39570 <TD width=35% BGCOLOR=#FBF5EF>
39571 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 5, Input/Output</B>
39572 </TD>
39573 </TR>
39574 <TR valign="top">
39575 <TD width=15% BGCOLOR=#FBF5EF>
39576 <B>L2_SEL</B>
39577 </TD>
39578 <TD width=15% BGCOLOR=#FBF5EF>
39579 <B>4:3</B>
39580 </TD>
39581 <TD width=10% BGCOLOR=#FBF5EF>
39582 <B>18</B>
39583 </TD>
39584 <TD width=10% BGCOLOR=#FBF5EF>
39585 <B>0</B>
39586 </TD>
39587 <TD width=15% BGCOLOR=#FBF5EF>
39588 <B>0</B>
39589 </TD>
39590 <TD width=35% BGCOLOR=#FBF5EF>
39591 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 22, Output 10: reserved 11: SDIO 1 Power Control, Output</B>
39592 </TD>
39593 </TR>
39594 <TR valign="top">
39595 <TD width=15% BGCOLOR=#FBF5EF>
39596 <B>L3_SEL</B>
39597 </TD>
39598 <TD width=15% BGCOLOR=#FBF5EF>
39599 <B>7:5</B>
39600 </TD>
39601 <TD width=10% BGCOLOR=#FBF5EF>
39602 <B>e0</B>
39603 </TD>
39604 <TD width=10% BGCOLOR=#FBF5EF>
39605 <B>0</B>
39606 </TD>
39607 <TD width=15% BGCOLOR=#FBF5EF>
39608 <B>0</B>
39609 </TD>
39610 <TD width=35% BGCOLOR=#FBF5EF>
39611 <B>Level 3 Mux Select 000: GPIO 37 (bank 1), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: PJTAG TMS, Input 100: SDIO 1 IO Bit 1, Input/Output 101: SPI 1 Slave Select 0, Input/Output 110: reserved 111: UART 1 RxD, Input</B>
39612 </TD>
39613 </TR>
39614 <TR valign="top">
39615 <TD width=15% BGCOLOR=#FBF5EF>
39616 <B>Speed</B>
39617 </TD>
39618 <TD width=15% BGCOLOR=#FBF5EF>
39619 <B>8:8</B>
39620 </TD>
39621 <TD width=10% BGCOLOR=#FBF5EF>
39622 <B>100</B>
39623 </TD>
39624 <TD width=10% BGCOLOR=#FBF5EF>
39625 <B>0</B>
39626 </TD>
39627 <TD width=15% BGCOLOR=#FBF5EF>
39628 <B>0</B>
39629 </TD>
39630 <TD width=35% BGCOLOR=#FBF5EF>
39631 <B>Operates the same as MIO_PIN_00[Speed]</B>
39632 </TD>
39633 </TR>
39634 <TR valign="top">
39635 <TD width=15% BGCOLOR=#FBF5EF>
39636 <B>IO_Type</B>
39637 </TD>
39638 <TD width=15% BGCOLOR=#FBF5EF>
39639 <B>11:9</B>
39640 </TD>
39641 <TD width=10% BGCOLOR=#FBF5EF>
39642 <B>e00</B>
39643 </TD>
39644 <TD width=10% BGCOLOR=#FBF5EF>
39645 <B>1</B>
39646 </TD>
39647 <TD width=15% BGCOLOR=#FBF5EF>
39648 <B>200</B>
39649 </TD>
39650 <TD width=35% BGCOLOR=#FBF5EF>
39651 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
39652 </TD>
39653 </TR>
39654 <TR valign="top">
39655 <TD width=15% BGCOLOR=#FBF5EF>
39656 <B>PULLUP</B>
39657 </TD>
39658 <TD width=15% BGCOLOR=#FBF5EF>
39659 <B>12:12</B>
39660 </TD>
39661 <TD width=10% BGCOLOR=#FBF5EF>
39662 <B>1000</B>
39663 </TD>
39664 <TD width=10% BGCOLOR=#FBF5EF>
39665 <B>0</B>
39666 </TD>
39667 <TD width=15% BGCOLOR=#FBF5EF>
39668 <B>0</B>
39669 </TD>
39670 <TD width=35% BGCOLOR=#FBF5EF>
39671 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
39672 </TD>
39673 </TR>
39674 <TR valign="top">
39675 <TD width=15% BGCOLOR=#FBF5EF>
39676 <B>DisableRcvr</B>
39677 </TD>
39678 <TD width=15% BGCOLOR=#FBF5EF>
39679 <B>13:13</B>
39680 </TD>
39681 <TD width=10% BGCOLOR=#FBF5EF>
39682 <B>2000</B>
39683 </TD>
39684 <TD width=10% BGCOLOR=#FBF5EF>
39685 <B>0</B>
39686 </TD>
39687 <TD width=15% BGCOLOR=#FBF5EF>
39688 <B>0</B>
39689 </TD>
39690 <TD width=35% BGCOLOR=#FBF5EF>
39691 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
39692 </TD>
39693 </TR>
39694 <TR valign="top">
39695 <TD width=15% BGCOLOR=#C0C0C0>
39696 <B>MIO_PIN_37@0XF8000794</B>
39697 </TD>
39698 <TD width=15% BGCOLOR=#C0C0C0>
39699 <B>31:0</B>
39700 </TD>
39701 <TD width=10% BGCOLOR=#C0C0C0>
39702 <B>3fff</B>
39703 </TD>
39704 <TD width=10% BGCOLOR=#C0C0C0>
39705 <B></B>
39706 </TD>
39707 <TD width=15% BGCOLOR=#C0C0C0>
39708 <B>204</B>
39709 </TD>
39710 <TD width=35% BGCOLOR=#C0C0C0>
39711 <B>MIO Pin 37 Control</B>
39712 </TD>
39713 </TR>
39714 </TABLE>
39715 <P>
39716 <H2><a name="MIO_PIN_38">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_38</a></H2>
39717 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
39718 <TR valign="top">
39719 <TD width=15% BGCOLOR=#FFFF00>
39720 <B>Register Name</B>
39721 </TD>
39722 <TD width=15% BGCOLOR=#FFFF00>
39723 <B>Address</B>
39724 </TD>
39725 <TD width=10% BGCOLOR=#FFFF00>
39726 <B>Width</B>
39727 </TD>
39728 <TD width=10% BGCOLOR=#FFFF00>
39729 <B>Type</B>
39730 </TD>
39731 <TD width=15% BGCOLOR=#FFFF00>
39732 <B>Reset Value</B>
39733 </TD>
39734 <TD width=35% BGCOLOR=#FFFF00>
39735 <B>Description</B>
39736 </TD>
39737 </TR>
39738 <TR valign="top">
39739 <TD width=15% BGCOLOR=#FBF5EF>
39740 <B>MIO_PIN_38</B>
39741 </TD>
39742 <TD width=15% BGCOLOR=#FBF5EF>
39743 <B>0XF8000798</B>
39744 </TD>
39745 <TD width=10% BGCOLOR=#FBF5EF>
39746 <B>32</B>
39747 </TD>
39748 <TD width=10% BGCOLOR=#FBF5EF>
39749 <B>rw</B>
39750 </TD>
39751 <TD width=15% BGCOLOR=#FBF5EF>
39752 <B>0x00000000</B>
39753 </TD>
39754 <TD width=35% BGCOLOR=#FBF5EF>
39755 <B>--</B>
39756 </TD>
39757 </TR>
39758 </TABLE>
39759 <P>
39760 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
39761 <TR valign="top">
39762 <TD width=15% BGCOLOR=#C0FFC0>
39763 <B>Field Name</B>
39764 </TD>
39765 <TD width=15% BGCOLOR=#C0FFC0>
39766 <B>Bits</B>
39767 </TD>
39768 <TD width=10% BGCOLOR=#C0FFC0>
39769 <B>Mask</B>
39770 </TD>
39771 <TD width=10% BGCOLOR=#C0FFC0>
39772 <B>Value</B>
39773 </TD>
39774 <TD width=15% BGCOLOR=#C0FFC0>
39775 <B>Shifted Value</B>
39776 </TD>
39777 <TD width=35% BGCOLOR=#C0FFC0>
39778 <B>Description</B>
39779 </TD>
39780 </TR>
39781 <TR valign="top">
39782 <TD width=15% BGCOLOR=#FBF5EF>
39783 <B>TRI_ENABLE</B>
39784 </TD>
39785 <TD width=15% BGCOLOR=#FBF5EF>
39786 <B>0:0</B>
39787 </TD>
39788 <TD width=10% BGCOLOR=#FBF5EF>
39789 <B>1</B>
39790 </TD>
39791 <TD width=10% BGCOLOR=#FBF5EF>
39792 <B>0</B>
39793 </TD>
39794 <TD width=15% BGCOLOR=#FBF5EF>
39795 <B>0</B>
39796 </TD>
39797 <TD width=35% BGCOLOR=#FBF5EF>
39798 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
39799 </TD>
39800 </TR>
39801 <TR valign="top">
39802 <TD width=15% BGCOLOR=#FBF5EF>
39803 <B>L0_SEL</B>
39804 </TD>
39805 <TD width=15% BGCOLOR=#FBF5EF>
39806 <B>1:1</B>
39807 </TD>
39808 <TD width=10% BGCOLOR=#FBF5EF>
39809 <B>2</B>
39810 </TD>
39811 <TD width=10% BGCOLOR=#FBF5EF>
39812 <B>0</B>
39813 </TD>
39814 <TD width=15% BGCOLOR=#FBF5EF>
39815 <B>0</B>
39816 </TD>
39817 <TD width=35% BGCOLOR=#FBF5EF>
39818 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII RxD Data Bit 3, Input</B>
39819 </TD>
39820 </TR>
39821 <TR valign="top">
39822 <TD width=15% BGCOLOR=#FBF5EF>
39823 <B>L1_SEL</B>
39824 </TD>
39825 <TD width=15% BGCOLOR=#FBF5EF>
39826 <B>2:2</B>
39827 </TD>
39828 <TD width=10% BGCOLOR=#FBF5EF>
39829 <B>4</B>
39830 </TD>
39831 <TD width=10% BGCOLOR=#FBF5EF>
39832 <B>1</B>
39833 </TD>
39834 <TD width=15% BGCOLOR=#FBF5EF>
39835 <B>4</B>
39836 </TD>
39837 <TD width=35% BGCOLOR=#FBF5EF>
39838 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 6, Input/Output</B>
39839 </TD>
39840 </TR>
39841 <TR valign="top">
39842 <TD width=15% BGCOLOR=#FBF5EF>
39843 <B>L2_SEL</B>
39844 </TD>
39845 <TD width=15% BGCOLOR=#FBF5EF>
39846 <B>4:3</B>
39847 </TD>
39848 <TD width=10% BGCOLOR=#FBF5EF>
39849 <B>18</B>
39850 </TD>
39851 <TD width=10% BGCOLOR=#FBF5EF>
39852 <B>0</B>
39853 </TD>
39854 <TD width=15% BGCOLOR=#FBF5EF>
39855 <B>0</B>
39856 </TD>
39857 <TD width=35% BGCOLOR=#FBF5EF>
39858 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 23, Output 10: reserved 11: SDIO 0 Power Control, Output</B>
39859 </TD>
39860 </TR>
39861 <TR valign="top">
39862 <TD width=15% BGCOLOR=#FBF5EF>
39863 <B>L3_SEL</B>
39864 </TD>
39865 <TD width=15% BGCOLOR=#FBF5EF>
39866 <B>7:5</B>
39867 </TD>
39868 <TD width=10% BGCOLOR=#FBF5EF>
39869 <B>e0</B>
39870 </TD>
39871 <TD width=10% BGCOLOR=#FBF5EF>
39872 <B>0</B>
39873 </TD>
39874 <TD width=15% BGCOLOR=#FBF5EF>
39875 <B>0</B>
39876 </TD>
39877 <TD width=35% BGCOLOR=#FBF5EF>
39878 <B>Level 3 Mux Select 000: GPIO 38 (bank 1), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: SWDT Clock, Input 100: SDIO 1 IO Bit 2, Input/Output 101: SPI 1 Slave Select 1, Output 110: reserved 111: UART 0 RxD, Input</B>
39879 </TD>
39880 </TR>
39881 <TR valign="top">
39882 <TD width=15% BGCOLOR=#FBF5EF>
39883 <B>Speed</B>
39884 </TD>
39885 <TD width=15% BGCOLOR=#FBF5EF>
39886 <B>8:8</B>
39887 </TD>
39888 <TD width=10% BGCOLOR=#FBF5EF>
39889 <B>100</B>
39890 </TD>
39891 <TD width=10% BGCOLOR=#FBF5EF>
39892 <B>0</B>
39893 </TD>
39894 <TD width=15% BGCOLOR=#FBF5EF>
39895 <B>0</B>
39896 </TD>
39897 <TD width=35% BGCOLOR=#FBF5EF>
39898 <B>Operates the same as MIO_PIN_00[Speed]</B>
39899 </TD>
39900 </TR>
39901 <TR valign="top">
39902 <TD width=15% BGCOLOR=#FBF5EF>
39903 <B>IO_Type</B>
39904 </TD>
39905 <TD width=15% BGCOLOR=#FBF5EF>
39906 <B>11:9</B>
39907 </TD>
39908 <TD width=10% BGCOLOR=#FBF5EF>
39909 <B>e00</B>
39910 </TD>
39911 <TD width=10% BGCOLOR=#FBF5EF>
39912 <B>1</B>
39913 </TD>
39914 <TD width=15% BGCOLOR=#FBF5EF>
39915 <B>200</B>
39916 </TD>
39917 <TD width=35% BGCOLOR=#FBF5EF>
39918 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
39919 </TD>
39920 </TR>
39921 <TR valign="top">
39922 <TD width=15% BGCOLOR=#FBF5EF>
39923 <B>PULLUP</B>
39924 </TD>
39925 <TD width=15% BGCOLOR=#FBF5EF>
39926 <B>12:12</B>
39927 </TD>
39928 <TD width=10% BGCOLOR=#FBF5EF>
39929 <B>1000</B>
39930 </TD>
39931 <TD width=10% BGCOLOR=#FBF5EF>
39932 <B>0</B>
39933 </TD>
39934 <TD width=15% BGCOLOR=#FBF5EF>
39935 <B>0</B>
39936 </TD>
39937 <TD width=35% BGCOLOR=#FBF5EF>
39938 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
39939 </TD>
39940 </TR>
39941 <TR valign="top">
39942 <TD width=15% BGCOLOR=#FBF5EF>
39943 <B>DisableRcvr</B>
39944 </TD>
39945 <TD width=15% BGCOLOR=#FBF5EF>
39946 <B>13:13</B>
39947 </TD>
39948 <TD width=10% BGCOLOR=#FBF5EF>
39949 <B>2000</B>
39950 </TD>
39951 <TD width=10% BGCOLOR=#FBF5EF>
39952 <B>0</B>
39953 </TD>
39954 <TD width=15% BGCOLOR=#FBF5EF>
39955 <B>0</B>
39956 </TD>
39957 <TD width=35% BGCOLOR=#FBF5EF>
39958 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
39959 </TD>
39960 </TR>
39961 <TR valign="top">
39962 <TD width=15% BGCOLOR=#C0C0C0>
39963 <B>MIO_PIN_38@0XF8000798</B>
39964 </TD>
39965 <TD width=15% BGCOLOR=#C0C0C0>
39966 <B>31:0</B>
39967 </TD>
39968 <TD width=10% BGCOLOR=#C0C0C0>
39969 <B>3fff</B>
39970 </TD>
39971 <TD width=10% BGCOLOR=#C0C0C0>
39972 <B></B>
39973 </TD>
39974 <TD width=15% BGCOLOR=#C0C0C0>
39975 <B>204</B>
39976 </TD>
39977 <TD width=35% BGCOLOR=#C0C0C0>
39978 <B>MIO Pin 38 Control</B>
39979 </TD>
39980 </TR>
39981 </TABLE>
39982 <P>
39983 <H2><a name="MIO_PIN_39">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_39</a></H2>
39984 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
39985 <TR valign="top">
39986 <TD width=15% BGCOLOR=#FFFF00>
39987 <B>Register Name</B>
39988 </TD>
39989 <TD width=15% BGCOLOR=#FFFF00>
39990 <B>Address</B>
39991 </TD>
39992 <TD width=10% BGCOLOR=#FFFF00>
39993 <B>Width</B>
39994 </TD>
39995 <TD width=10% BGCOLOR=#FFFF00>
39996 <B>Type</B>
39997 </TD>
39998 <TD width=15% BGCOLOR=#FFFF00>
39999 <B>Reset Value</B>
40000 </TD>
40001 <TD width=35% BGCOLOR=#FFFF00>
40002 <B>Description</B>
40003 </TD>
40004 </TR>
40005 <TR valign="top">
40006 <TD width=15% BGCOLOR=#FBF5EF>
40007 <B>MIO_PIN_39</B>
40008 </TD>
40009 <TD width=15% BGCOLOR=#FBF5EF>
40010 <B>0XF800079C</B>
40011 </TD>
40012 <TD width=10% BGCOLOR=#FBF5EF>
40013 <B>32</B>
40014 </TD>
40015 <TD width=10% BGCOLOR=#FBF5EF>
40016 <B>rw</B>
40017 </TD>
40018 <TD width=15% BGCOLOR=#FBF5EF>
40019 <B>0x00000000</B>
40020 </TD>
40021 <TD width=35% BGCOLOR=#FBF5EF>
40022 <B>--</B>
40023 </TD>
40024 </TR>
40025 </TABLE>
40026 <P>
40027 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
40028 <TR valign="top">
40029 <TD width=15% BGCOLOR=#C0FFC0>
40030 <B>Field Name</B>
40031 </TD>
40032 <TD width=15% BGCOLOR=#C0FFC0>
40033 <B>Bits</B>
40034 </TD>
40035 <TD width=10% BGCOLOR=#C0FFC0>
40036 <B>Mask</B>
40037 </TD>
40038 <TD width=10% BGCOLOR=#C0FFC0>
40039 <B>Value</B>
40040 </TD>
40041 <TD width=15% BGCOLOR=#C0FFC0>
40042 <B>Shifted Value</B>
40043 </TD>
40044 <TD width=35% BGCOLOR=#C0FFC0>
40045 <B>Description</B>
40046 </TD>
40047 </TR>
40048 <TR valign="top">
40049 <TD width=15% BGCOLOR=#FBF5EF>
40050 <B>TRI_ENABLE</B>
40051 </TD>
40052 <TD width=15% BGCOLOR=#FBF5EF>
40053 <B>0:0</B>
40054 </TD>
40055 <TD width=10% BGCOLOR=#FBF5EF>
40056 <B>1</B>
40057 </TD>
40058 <TD width=10% BGCOLOR=#FBF5EF>
40059 <B>0</B>
40060 </TD>
40061 <TD width=15% BGCOLOR=#FBF5EF>
40062 <B>0</B>
40063 </TD>
40064 <TD width=35% BGCOLOR=#FBF5EF>
40065 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
40066 </TD>
40067 </TR>
40068 <TR valign="top">
40069 <TD width=15% BGCOLOR=#FBF5EF>
40070 <B>L0_SEL</B>
40071 </TD>
40072 <TD width=15% BGCOLOR=#FBF5EF>
40073 <B>1:1</B>
40074 </TD>
40075 <TD width=10% BGCOLOR=#FBF5EF>
40076 <B>2</B>
40077 </TD>
40078 <TD width=10% BGCOLOR=#FBF5EF>
40079 <B>0</B>
40080 </TD>
40081 <TD width=15% BGCOLOR=#FBF5EF>
40082 <B>0</B>
40083 </TD>
40084 <TD width=35% BGCOLOR=#FBF5EF>
40085 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII Rx Control, Input</B>
40086 </TD>
40087 </TR>
40088 <TR valign="top">
40089 <TD width=15% BGCOLOR=#FBF5EF>
40090 <B>L1_SEL</B>
40091 </TD>
40092 <TD width=15% BGCOLOR=#FBF5EF>
40093 <B>2:2</B>
40094 </TD>
40095 <TD width=10% BGCOLOR=#FBF5EF>
40096 <B>4</B>
40097 </TD>
40098 <TD width=10% BGCOLOR=#FBF5EF>
40099 <B>1</B>
40100 </TD>
40101 <TD width=15% BGCOLOR=#FBF5EF>
40102 <B>4</B>
40103 </TD>
40104 <TD width=35% BGCOLOR=#FBF5EF>
40105 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 7, Input/Output</B>
40106 </TD>
40107 </TR>
40108 <TR valign="top">
40109 <TD width=15% BGCOLOR=#FBF5EF>
40110 <B>L2_SEL</B>
40111 </TD>
40112 <TD width=15% BGCOLOR=#FBF5EF>
40113 <B>4:3</B>
40114 </TD>
40115 <TD width=10% BGCOLOR=#FBF5EF>
40116 <B>18</B>
40117 </TD>
40118 <TD width=10% BGCOLOR=#FBF5EF>
40119 <B>0</B>
40120 </TD>
40121 <TD width=15% BGCOLOR=#FBF5EF>
40122 <B>0</B>
40123 </TD>
40124 <TD width=35% BGCOLOR=#FBF5EF>
40125 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 24, Output 10: reserved 11: SDIO 1 Power Control, Output</B>
40126 </TD>
40127 </TR>
40128 <TR valign="top">
40129 <TD width=15% BGCOLOR=#FBF5EF>
40130 <B>L3_SEL</B>
40131 </TD>
40132 <TD width=15% BGCOLOR=#FBF5EF>
40133 <B>7:5</B>
40134 </TD>
40135 <TD width=10% BGCOLOR=#FBF5EF>
40136 <B>e0</B>
40137 </TD>
40138 <TD width=10% BGCOLOR=#FBF5EF>
40139 <B>0</B>
40140 </TD>
40141 <TD width=15% BGCOLOR=#FBF5EF>
40142 <B>0</B>
40143 </TD>
40144 <TD width=35% BGCOLOR=#FBF5EF>
40145 <B>Level 3 Mux Select 000: GPIO 39 (bank 1), Input/Output 001: CAN 0 Tx, Output 010: I2C 0 Serial Data, Input/Output 011: SWDT Reset, Output 100: SDIO 1 IO Bit 3, Input/Output 101: SPI 1 Slave Select 2, Output 110: reserved 111: UART 0 TxD, Output</B>
40146 </TD>
40147 </TR>
40148 <TR valign="top">
40149 <TD width=15% BGCOLOR=#FBF5EF>
40150 <B>Speed</B>
40151 </TD>
40152 <TD width=15% BGCOLOR=#FBF5EF>
40153 <B>8:8</B>
40154 </TD>
40155 <TD width=10% BGCOLOR=#FBF5EF>
40156 <B>100</B>
40157 </TD>
40158 <TD width=10% BGCOLOR=#FBF5EF>
40159 <B>0</B>
40160 </TD>
40161 <TD width=15% BGCOLOR=#FBF5EF>
40162 <B>0</B>
40163 </TD>
40164 <TD width=35% BGCOLOR=#FBF5EF>
40165 <B>Operates the same as MIO_PIN_00[Speed]</B>
40166 </TD>
40167 </TR>
40168 <TR valign="top">
40169 <TD width=15% BGCOLOR=#FBF5EF>
40170 <B>IO_Type</B>
40171 </TD>
40172 <TD width=15% BGCOLOR=#FBF5EF>
40173 <B>11:9</B>
40174 </TD>
40175 <TD width=10% BGCOLOR=#FBF5EF>
40176 <B>e00</B>
40177 </TD>
40178 <TD width=10% BGCOLOR=#FBF5EF>
40179 <B>1</B>
40180 </TD>
40181 <TD width=15% BGCOLOR=#FBF5EF>
40182 <B>200</B>
40183 </TD>
40184 <TD width=35% BGCOLOR=#FBF5EF>
40185 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
40186 </TD>
40187 </TR>
40188 <TR valign="top">
40189 <TD width=15% BGCOLOR=#FBF5EF>
40190 <B>PULLUP</B>
40191 </TD>
40192 <TD width=15% BGCOLOR=#FBF5EF>
40193 <B>12:12</B>
40194 </TD>
40195 <TD width=10% BGCOLOR=#FBF5EF>
40196 <B>1000</B>
40197 </TD>
40198 <TD width=10% BGCOLOR=#FBF5EF>
40199 <B>0</B>
40200 </TD>
40201 <TD width=15% BGCOLOR=#FBF5EF>
40202 <B>0</B>
40203 </TD>
40204 <TD width=35% BGCOLOR=#FBF5EF>
40205 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
40206 </TD>
40207 </TR>
40208 <TR valign="top">
40209 <TD width=15% BGCOLOR=#FBF5EF>
40210 <B>DisableRcvr</B>
40211 </TD>
40212 <TD width=15% BGCOLOR=#FBF5EF>
40213 <B>13:13</B>
40214 </TD>
40215 <TD width=10% BGCOLOR=#FBF5EF>
40216 <B>2000</B>
40217 </TD>
40218 <TD width=10% BGCOLOR=#FBF5EF>
40219 <B>0</B>
40220 </TD>
40221 <TD width=15% BGCOLOR=#FBF5EF>
40222 <B>0</B>
40223 </TD>
40224 <TD width=35% BGCOLOR=#FBF5EF>
40225 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
40226 </TD>
40227 </TR>
40228 <TR valign="top">
40229 <TD width=15% BGCOLOR=#C0C0C0>
40230 <B>MIO_PIN_39@0XF800079C</B>
40231 </TD>
40232 <TD width=15% BGCOLOR=#C0C0C0>
40233 <B>31:0</B>
40234 </TD>
40235 <TD width=10% BGCOLOR=#C0C0C0>
40236 <B>3fff</B>
40237 </TD>
40238 <TD width=10% BGCOLOR=#C0C0C0>
40239 <B></B>
40240 </TD>
40241 <TD width=15% BGCOLOR=#C0C0C0>
40242 <B>204</B>
40243 </TD>
40244 <TD width=35% BGCOLOR=#C0C0C0>
40245 <B>MIO Pin 39 Control</B>
40246 </TD>
40247 </TR>
40248 </TABLE>
40249 <P>
40250 <H2><a name="MIO_PIN_40">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_40</a></H2>
40251 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
40252 <TR valign="top">
40253 <TD width=15% BGCOLOR=#FFFF00>
40254 <B>Register Name</B>
40255 </TD>
40256 <TD width=15% BGCOLOR=#FFFF00>
40257 <B>Address</B>
40258 </TD>
40259 <TD width=10% BGCOLOR=#FFFF00>
40260 <B>Width</B>
40261 </TD>
40262 <TD width=10% BGCOLOR=#FFFF00>
40263 <B>Type</B>
40264 </TD>
40265 <TD width=15% BGCOLOR=#FFFF00>
40266 <B>Reset Value</B>
40267 </TD>
40268 <TD width=35% BGCOLOR=#FFFF00>
40269 <B>Description</B>
40270 </TD>
40271 </TR>
40272 <TR valign="top">
40273 <TD width=15% BGCOLOR=#FBF5EF>
40274 <B>MIO_PIN_40</B>
40275 </TD>
40276 <TD width=15% BGCOLOR=#FBF5EF>
40277 <B>0XF80007A0</B>
40278 </TD>
40279 <TD width=10% BGCOLOR=#FBF5EF>
40280 <B>32</B>
40281 </TD>
40282 <TD width=10% BGCOLOR=#FBF5EF>
40283 <B>rw</B>
40284 </TD>
40285 <TD width=15% BGCOLOR=#FBF5EF>
40286 <B>0x00000000</B>
40287 </TD>
40288 <TD width=35% BGCOLOR=#FBF5EF>
40289 <B>--</B>
40290 </TD>
40291 </TR>
40292 </TABLE>
40293 <P>
40294 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
40295 <TR valign="top">
40296 <TD width=15% BGCOLOR=#C0FFC0>
40297 <B>Field Name</B>
40298 </TD>
40299 <TD width=15% BGCOLOR=#C0FFC0>
40300 <B>Bits</B>
40301 </TD>
40302 <TD width=10% BGCOLOR=#C0FFC0>
40303 <B>Mask</B>
40304 </TD>
40305 <TD width=10% BGCOLOR=#C0FFC0>
40306 <B>Value</B>
40307 </TD>
40308 <TD width=15% BGCOLOR=#C0FFC0>
40309 <B>Shifted Value</B>
40310 </TD>
40311 <TD width=35% BGCOLOR=#C0FFC0>
40312 <B>Description</B>
40313 </TD>
40314 </TR>
40315 <TR valign="top">
40316 <TD width=15% BGCOLOR=#FBF5EF>
40317 <B>TRI_ENABLE</B>
40318 </TD>
40319 <TD width=15% BGCOLOR=#FBF5EF>
40320 <B>0:0</B>
40321 </TD>
40322 <TD width=10% BGCOLOR=#FBF5EF>
40323 <B>1</B>
40324 </TD>
40325 <TD width=10% BGCOLOR=#FBF5EF>
40326 <B>0</B>
40327 </TD>
40328 <TD width=15% BGCOLOR=#FBF5EF>
40329 <B>0</B>
40330 </TD>
40331 <TD width=35% BGCOLOR=#FBF5EF>
40332 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
40333 </TD>
40334 </TR>
40335 <TR valign="top">
40336 <TD width=15% BGCOLOR=#FBF5EF>
40337 <B>L0_SEL</B>
40338 </TD>
40339 <TD width=15% BGCOLOR=#FBF5EF>
40340 <B>1:1</B>
40341 </TD>
40342 <TD width=10% BGCOLOR=#FBF5EF>
40343 <B>2</B>
40344 </TD>
40345 <TD width=10% BGCOLOR=#FBF5EF>
40346 <B>0</B>
40347 </TD>
40348 <TD width=15% BGCOLOR=#FBF5EF>
40349 <B>0</B>
40350 </TD>
40351 <TD width=35% BGCOLOR=#FBF5EF>
40352 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
40353 </TD>
40354 </TR>
40355 <TR valign="top">
40356 <TD width=15% BGCOLOR=#FBF5EF>
40357 <B>L1_SEL</B>
40358 </TD>
40359 <TD width=15% BGCOLOR=#FBF5EF>
40360 <B>2:2</B>
40361 </TD>
40362 <TD width=10% BGCOLOR=#FBF5EF>
40363 <B>4</B>
40364 </TD>
40365 <TD width=10% BGCOLOR=#FBF5EF>
40366 <B>0</B>
40367 </TD>
40368 <TD width=15% BGCOLOR=#FBF5EF>
40369 <B>0</B>
40370 </TD>
40371 <TD width=35% BGCOLOR=#FBF5EF>
40372 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 4, Input/Output</B>
40373 </TD>
40374 </TR>
40375 <TR valign="top">
40376 <TD width=15% BGCOLOR=#FBF5EF>
40377 <B>L2_SEL</B>
40378 </TD>
40379 <TD width=15% BGCOLOR=#FBF5EF>
40380 <B>4:3</B>
40381 </TD>
40382 <TD width=10% BGCOLOR=#FBF5EF>
40383 <B>18</B>
40384 </TD>
40385 <TD width=10% BGCOLOR=#FBF5EF>
40386 <B>0</B>
40387 </TD>
40388 <TD width=15% BGCOLOR=#FBF5EF>
40389 <B>0</B>
40390 </TD>
40391 <TD width=35% BGCOLOR=#FBF5EF>
40392 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control, Output</B>
40393 </TD>
40394 </TR>
40395 <TR valign="top">
40396 <TD width=15% BGCOLOR=#FBF5EF>
40397 <B>L3_SEL</B>
40398 </TD>
40399 <TD width=15% BGCOLOR=#FBF5EF>
40400 <B>7:5</B>
40401 </TD>
40402 <TD width=10% BGCOLOR=#FBF5EF>
40403 <B>e0</B>
40404 </TD>
40405 <TD width=10% BGCOLOR=#FBF5EF>
40406 <B>4</B>
40407 </TD>
40408 <TD width=15% BGCOLOR=#FBF5EF>
40409 <B>80</B>
40410 </TD>
40411 <TD width=35% BGCOLOR=#FBF5EF>
40412 <B>Level 3 Mux Select 000: GPIO 40 (bank 1), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: reserved 100: SDIO 0 Clock, Input/Output 101: SPI 0 Serial Clock, Input/Output 110: TTC 1 Wave, Output 111: UART 1 TxD, Output</B>
40413 </TD>
40414 </TR>
40415 <TR valign="top">
40416 <TD width=15% BGCOLOR=#FBF5EF>
40417 <B>Speed</B>
40418 </TD>
40419 <TD width=15% BGCOLOR=#FBF5EF>
40420 <B>8:8</B>
40421 </TD>
40422 <TD width=10% BGCOLOR=#FBF5EF>
40423 <B>100</B>
40424 </TD>
40425 <TD width=10% BGCOLOR=#FBF5EF>
40426 <B>0</B>
40427 </TD>
40428 <TD width=15% BGCOLOR=#FBF5EF>
40429 <B>0</B>
40430 </TD>
40431 <TD width=35% BGCOLOR=#FBF5EF>
40432 <B>Operates the same as MIO_PIN_00[Speed]</B>
40433 </TD>
40434 </TR>
40435 <TR valign="top">
40436 <TD width=15% BGCOLOR=#FBF5EF>
40437 <B>IO_Type</B>
40438 </TD>
40439 <TD width=15% BGCOLOR=#FBF5EF>
40440 <B>11:9</B>
40441 </TD>
40442 <TD width=10% BGCOLOR=#FBF5EF>
40443 <B>e00</B>
40444 </TD>
40445 <TD width=10% BGCOLOR=#FBF5EF>
40446 <B>1</B>
40447 </TD>
40448 <TD width=15% BGCOLOR=#FBF5EF>
40449 <B>200</B>
40450 </TD>
40451 <TD width=35% BGCOLOR=#FBF5EF>
40452 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
40453 </TD>
40454 </TR>
40455 <TR valign="top">
40456 <TD width=15% BGCOLOR=#FBF5EF>
40457 <B>PULLUP</B>
40458 </TD>
40459 <TD width=15% BGCOLOR=#FBF5EF>
40460 <B>12:12</B>
40461 </TD>
40462 <TD width=10% BGCOLOR=#FBF5EF>
40463 <B>1000</B>
40464 </TD>
40465 <TD width=10% BGCOLOR=#FBF5EF>
40466 <B>0</B>
40467 </TD>
40468 <TD width=15% BGCOLOR=#FBF5EF>
40469 <B>0</B>
40470 </TD>
40471 <TD width=35% BGCOLOR=#FBF5EF>
40472 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
40473 </TD>
40474 </TR>
40475 <TR valign="top">
40476 <TD width=15% BGCOLOR=#FBF5EF>
40477 <B>DisableRcvr</B>
40478 </TD>
40479 <TD width=15% BGCOLOR=#FBF5EF>
40480 <B>13:13</B>
40481 </TD>
40482 <TD width=10% BGCOLOR=#FBF5EF>
40483 <B>2000</B>
40484 </TD>
40485 <TD width=10% BGCOLOR=#FBF5EF>
40486 <B>0</B>
40487 </TD>
40488 <TD width=15% BGCOLOR=#FBF5EF>
40489 <B>0</B>
40490 </TD>
40491 <TD width=35% BGCOLOR=#FBF5EF>
40492 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
40493 </TD>
40494 </TR>
40495 <TR valign="top">
40496 <TD width=15% BGCOLOR=#C0C0C0>
40497 <B>MIO_PIN_40@0XF80007A0</B>
40498 </TD>
40499 <TD width=15% BGCOLOR=#C0C0C0>
40500 <B>31:0</B>
40501 </TD>
40502 <TD width=10% BGCOLOR=#C0C0C0>
40503 <B>3fff</B>
40504 </TD>
40505 <TD width=10% BGCOLOR=#C0C0C0>
40506 <B></B>
40507 </TD>
40508 <TD width=15% BGCOLOR=#C0C0C0>
40509 <B>280</B>
40510 </TD>
40511 <TD width=35% BGCOLOR=#C0C0C0>
40512 <B>MIO Pin 40 Control</B>
40513 </TD>
40514 </TR>
40515 </TABLE>
40516 <P>
40517 <H2><a name="MIO_PIN_41">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_41</a></H2>
40518 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
40519 <TR valign="top">
40520 <TD width=15% BGCOLOR=#FFFF00>
40521 <B>Register Name</B>
40522 </TD>
40523 <TD width=15% BGCOLOR=#FFFF00>
40524 <B>Address</B>
40525 </TD>
40526 <TD width=10% BGCOLOR=#FFFF00>
40527 <B>Width</B>
40528 </TD>
40529 <TD width=10% BGCOLOR=#FFFF00>
40530 <B>Type</B>
40531 </TD>
40532 <TD width=15% BGCOLOR=#FFFF00>
40533 <B>Reset Value</B>
40534 </TD>
40535 <TD width=35% BGCOLOR=#FFFF00>
40536 <B>Description</B>
40537 </TD>
40538 </TR>
40539 <TR valign="top">
40540 <TD width=15% BGCOLOR=#FBF5EF>
40541 <B>MIO_PIN_41</B>
40542 </TD>
40543 <TD width=15% BGCOLOR=#FBF5EF>
40544 <B>0XF80007A4</B>
40545 </TD>
40546 <TD width=10% BGCOLOR=#FBF5EF>
40547 <B>32</B>
40548 </TD>
40549 <TD width=10% BGCOLOR=#FBF5EF>
40550 <B>rw</B>
40551 </TD>
40552 <TD width=15% BGCOLOR=#FBF5EF>
40553 <B>0x00000000</B>
40554 </TD>
40555 <TD width=35% BGCOLOR=#FBF5EF>
40556 <B>--</B>
40557 </TD>
40558 </TR>
40559 </TABLE>
40560 <P>
40561 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
40562 <TR valign="top">
40563 <TD width=15% BGCOLOR=#C0FFC0>
40564 <B>Field Name</B>
40565 </TD>
40566 <TD width=15% BGCOLOR=#C0FFC0>
40567 <B>Bits</B>
40568 </TD>
40569 <TD width=10% BGCOLOR=#C0FFC0>
40570 <B>Mask</B>
40571 </TD>
40572 <TD width=10% BGCOLOR=#C0FFC0>
40573 <B>Value</B>
40574 </TD>
40575 <TD width=15% BGCOLOR=#C0FFC0>
40576 <B>Shifted Value</B>
40577 </TD>
40578 <TD width=35% BGCOLOR=#C0FFC0>
40579 <B>Description</B>
40580 </TD>
40581 </TR>
40582 <TR valign="top">
40583 <TD width=15% BGCOLOR=#FBF5EF>
40584 <B>TRI_ENABLE</B>
40585 </TD>
40586 <TD width=15% BGCOLOR=#FBF5EF>
40587 <B>0:0</B>
40588 </TD>
40589 <TD width=10% BGCOLOR=#FBF5EF>
40590 <B>1</B>
40591 </TD>
40592 <TD width=10% BGCOLOR=#FBF5EF>
40593 <B>0</B>
40594 </TD>
40595 <TD width=15% BGCOLOR=#FBF5EF>
40596 <B>0</B>
40597 </TD>
40598 <TD width=35% BGCOLOR=#FBF5EF>
40599 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
40600 </TD>
40601 </TR>
40602 <TR valign="top">
40603 <TD width=15% BGCOLOR=#FBF5EF>
40604 <B>L0_SEL</B>
40605 </TD>
40606 <TD width=15% BGCOLOR=#FBF5EF>
40607 <B>1:1</B>
40608 </TD>
40609 <TD width=10% BGCOLOR=#FBF5EF>
40610 <B>2</B>
40611 </TD>
40612 <TD width=10% BGCOLOR=#FBF5EF>
40613 <B>0</B>
40614 </TD>
40615 <TD width=15% BGCOLOR=#FBF5EF>
40616 <B>0</B>
40617 </TD>
40618 <TD width=35% BGCOLOR=#FBF5EF>
40619 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
40620 </TD>
40621 </TR>
40622 <TR valign="top">
40623 <TD width=15% BGCOLOR=#FBF5EF>
40624 <B>L1_SEL</B>
40625 </TD>
40626 <TD width=15% BGCOLOR=#FBF5EF>
40627 <B>2:2</B>
40628 </TD>
40629 <TD width=10% BGCOLOR=#FBF5EF>
40630 <B>4</B>
40631 </TD>
40632 <TD width=10% BGCOLOR=#FBF5EF>
40633 <B>0</B>
40634 </TD>
40635 <TD width=15% BGCOLOR=#FBF5EF>
40636 <B>0</B>
40637 </TD>
40638 <TD width=35% BGCOLOR=#FBF5EF>
40639 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Direction, Input</B>
40640 </TD>
40641 </TR>
40642 <TR valign="top">
40643 <TD width=15% BGCOLOR=#FBF5EF>
40644 <B>L2_SEL</B>
40645 </TD>
40646 <TD width=15% BGCOLOR=#FBF5EF>
40647 <B>4:3</B>
40648 </TD>
40649 <TD width=10% BGCOLOR=#FBF5EF>
40650 <B>18</B>
40651 </TD>
40652 <TD width=10% BGCOLOR=#FBF5EF>
40653 <B>0</B>
40654 </TD>
40655 <TD width=15% BGCOLOR=#FBF5EF>
40656 <B>0</B>
40657 </TD>
40658 <TD width=35% BGCOLOR=#FBF5EF>
40659 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control, Output</B>
40660 </TD>
40661 </TR>
40662 <TR valign="top">
40663 <TD width=15% BGCOLOR=#FBF5EF>
40664 <B>L3_SEL</B>
40665 </TD>
40666 <TD width=15% BGCOLOR=#FBF5EF>
40667 <B>7:5</B>
40668 </TD>
40669 <TD width=10% BGCOLOR=#FBF5EF>
40670 <B>e0</B>
40671 </TD>
40672 <TD width=10% BGCOLOR=#FBF5EF>
40673 <B>4</B>
40674 </TD>
40675 <TD width=15% BGCOLOR=#FBF5EF>
40676 <B>80</B>
40677 </TD>
40678 <TD width=35% BGCOLOR=#FBF5EF>
40679 <B>Level 3 Mux Select 000: GPIO 41 (bank 1), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: reserved 100: SDIO 0 Command, Input/Output 101: SPI 0 MISO, Input/Output 110: TTC 1 Clock, Input 111: UART 1 RxD, Input</B>
40680 </TD>
40681 </TR>
40682 <TR valign="top">
40683 <TD width=15% BGCOLOR=#FBF5EF>
40684 <B>Speed</B>
40685 </TD>
40686 <TD width=15% BGCOLOR=#FBF5EF>
40687 <B>8:8</B>
40688 </TD>
40689 <TD width=10% BGCOLOR=#FBF5EF>
40690 <B>100</B>
40691 </TD>
40692 <TD width=10% BGCOLOR=#FBF5EF>
40693 <B>0</B>
40694 </TD>
40695 <TD width=15% BGCOLOR=#FBF5EF>
40696 <B>0</B>
40697 </TD>
40698 <TD width=35% BGCOLOR=#FBF5EF>
40699 <B>Operates the same as MIO_PIN_00[Speed]</B>
40700 </TD>
40701 </TR>
40702 <TR valign="top">
40703 <TD width=15% BGCOLOR=#FBF5EF>
40704 <B>IO_Type</B>
40705 </TD>
40706 <TD width=15% BGCOLOR=#FBF5EF>
40707 <B>11:9</B>
40708 </TD>
40709 <TD width=10% BGCOLOR=#FBF5EF>
40710 <B>e00</B>
40711 </TD>
40712 <TD width=10% BGCOLOR=#FBF5EF>
40713 <B>1</B>
40714 </TD>
40715 <TD width=15% BGCOLOR=#FBF5EF>
40716 <B>200</B>
40717 </TD>
40718 <TD width=35% BGCOLOR=#FBF5EF>
40719 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
40720 </TD>
40721 </TR>
40722 <TR valign="top">
40723 <TD width=15% BGCOLOR=#FBF5EF>
40724 <B>PULLUP</B>
40725 </TD>
40726 <TD width=15% BGCOLOR=#FBF5EF>
40727 <B>12:12</B>
40728 </TD>
40729 <TD width=10% BGCOLOR=#FBF5EF>
40730 <B>1000</B>
40731 </TD>
40732 <TD width=10% BGCOLOR=#FBF5EF>
40733 <B>0</B>
40734 </TD>
40735 <TD width=15% BGCOLOR=#FBF5EF>
40736 <B>0</B>
40737 </TD>
40738 <TD width=35% BGCOLOR=#FBF5EF>
40739 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
40740 </TD>
40741 </TR>
40742 <TR valign="top">
40743 <TD width=15% BGCOLOR=#FBF5EF>
40744 <B>DisableRcvr</B>
40745 </TD>
40746 <TD width=15% BGCOLOR=#FBF5EF>
40747 <B>13:13</B>
40748 </TD>
40749 <TD width=10% BGCOLOR=#FBF5EF>
40750 <B>2000</B>
40751 </TD>
40752 <TD width=10% BGCOLOR=#FBF5EF>
40753 <B>0</B>
40754 </TD>
40755 <TD width=15% BGCOLOR=#FBF5EF>
40756 <B>0</B>
40757 </TD>
40758 <TD width=35% BGCOLOR=#FBF5EF>
40759 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
40760 </TD>
40761 </TR>
40762 <TR valign="top">
40763 <TD width=15% BGCOLOR=#C0C0C0>
40764 <B>MIO_PIN_41@0XF80007A4</B>
40765 </TD>
40766 <TD width=15% BGCOLOR=#C0C0C0>
40767 <B>31:0</B>
40768 </TD>
40769 <TD width=10% BGCOLOR=#C0C0C0>
40770 <B>3fff</B>
40771 </TD>
40772 <TD width=10% BGCOLOR=#C0C0C0>
40773 <B></B>
40774 </TD>
40775 <TD width=15% BGCOLOR=#C0C0C0>
40776 <B>280</B>
40777 </TD>
40778 <TD width=35% BGCOLOR=#C0C0C0>
40779 <B>MIO Pin 41 Control</B>
40780 </TD>
40781 </TR>
40782 </TABLE>
40783 <P>
40784 <H2><a name="MIO_PIN_42">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_42</a></H2>
40785 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
40786 <TR valign="top">
40787 <TD width=15% BGCOLOR=#FFFF00>
40788 <B>Register Name</B>
40789 </TD>
40790 <TD width=15% BGCOLOR=#FFFF00>
40791 <B>Address</B>
40792 </TD>
40793 <TD width=10% BGCOLOR=#FFFF00>
40794 <B>Width</B>
40795 </TD>
40796 <TD width=10% BGCOLOR=#FFFF00>
40797 <B>Type</B>
40798 </TD>
40799 <TD width=15% BGCOLOR=#FFFF00>
40800 <B>Reset Value</B>
40801 </TD>
40802 <TD width=35% BGCOLOR=#FFFF00>
40803 <B>Description</B>
40804 </TD>
40805 </TR>
40806 <TR valign="top">
40807 <TD width=15% BGCOLOR=#FBF5EF>
40808 <B>MIO_PIN_42</B>
40809 </TD>
40810 <TD width=15% BGCOLOR=#FBF5EF>
40811 <B>0XF80007A8</B>
40812 </TD>
40813 <TD width=10% BGCOLOR=#FBF5EF>
40814 <B>32</B>
40815 </TD>
40816 <TD width=10% BGCOLOR=#FBF5EF>
40817 <B>rw</B>
40818 </TD>
40819 <TD width=15% BGCOLOR=#FBF5EF>
40820 <B>0x00000000</B>
40821 </TD>
40822 <TD width=35% BGCOLOR=#FBF5EF>
40823 <B>--</B>
40824 </TD>
40825 </TR>
40826 </TABLE>
40827 <P>
40828 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
40829 <TR valign="top">
40830 <TD width=15% BGCOLOR=#C0FFC0>
40831 <B>Field Name</B>
40832 </TD>
40833 <TD width=15% BGCOLOR=#C0FFC0>
40834 <B>Bits</B>
40835 </TD>
40836 <TD width=10% BGCOLOR=#C0FFC0>
40837 <B>Mask</B>
40838 </TD>
40839 <TD width=10% BGCOLOR=#C0FFC0>
40840 <B>Value</B>
40841 </TD>
40842 <TD width=15% BGCOLOR=#C0FFC0>
40843 <B>Shifted Value</B>
40844 </TD>
40845 <TD width=35% BGCOLOR=#C0FFC0>
40846 <B>Description</B>
40847 </TD>
40848 </TR>
40849 <TR valign="top">
40850 <TD width=15% BGCOLOR=#FBF5EF>
40851 <B>TRI_ENABLE</B>
40852 </TD>
40853 <TD width=15% BGCOLOR=#FBF5EF>
40854 <B>0:0</B>
40855 </TD>
40856 <TD width=10% BGCOLOR=#FBF5EF>
40857 <B>1</B>
40858 </TD>
40859 <TD width=10% BGCOLOR=#FBF5EF>
40860 <B>0</B>
40861 </TD>
40862 <TD width=15% BGCOLOR=#FBF5EF>
40863 <B>0</B>
40864 </TD>
40865 <TD width=35% BGCOLOR=#FBF5EF>
40866 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
40867 </TD>
40868 </TR>
40869 <TR valign="top">
40870 <TD width=15% BGCOLOR=#FBF5EF>
40871 <B>L0_SEL</B>
40872 </TD>
40873 <TD width=15% BGCOLOR=#FBF5EF>
40874 <B>1:1</B>
40875 </TD>
40876 <TD width=10% BGCOLOR=#FBF5EF>
40877 <B>2</B>
40878 </TD>
40879 <TD width=10% BGCOLOR=#FBF5EF>
40880 <B>0</B>
40881 </TD>
40882 <TD width=15% BGCOLOR=#FBF5EF>
40883 <B>0</B>
40884 </TD>
40885 <TD width=35% BGCOLOR=#FBF5EF>
40886 <B>Level 0 Mux Select 0: Level 1 Mux 1= Not Used</B>
40887 </TD>
40888 </TR>
40889 <TR valign="top">
40890 <TD width=15% BGCOLOR=#FBF5EF>
40891 <B>L1_SEL</B>
40892 </TD>
40893 <TD width=15% BGCOLOR=#FBF5EF>
40894 <B>2:2</B>
40895 </TD>
40896 <TD width=10% BGCOLOR=#FBF5EF>
40897 <B>4</B>
40898 </TD>
40899 <TD width=10% BGCOLOR=#FBF5EF>
40900 <B>0</B>
40901 </TD>
40902 <TD width=15% BGCOLOR=#FBF5EF>
40903 <B>0</B>
40904 </TD>
40905 <TD width=35% BGCOLOR=#FBF5EF>
40906 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Stop, Output</B>
40907 </TD>
40908 </TR>
40909 <TR valign="top">
40910 <TD width=15% BGCOLOR=#FBF5EF>
40911 <B>L2_SEL</B>
40912 </TD>
40913 <TD width=15% BGCOLOR=#FBF5EF>
40914 <B>4:3</B>
40915 </TD>
40916 <TD width=10% BGCOLOR=#FBF5EF>
40917 <B>18</B>
40918 </TD>
40919 <TD width=10% BGCOLOR=#FBF5EF>
40920 <B>0</B>
40921 </TD>
40922 <TD width=15% BGCOLOR=#FBF5EF>
40923 <B>0</B>
40924 </TD>
40925 <TD width=35% BGCOLOR=#FBF5EF>
40926 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control, Output</B>
40927 </TD>
40928 </TR>
40929 <TR valign="top">
40930 <TD width=15% BGCOLOR=#FBF5EF>
40931 <B>L3_SEL</B>
40932 </TD>
40933 <TD width=15% BGCOLOR=#FBF5EF>
40934 <B>7:5</B>
40935 </TD>
40936 <TD width=10% BGCOLOR=#FBF5EF>
40937 <B>e0</B>
40938 </TD>
40939 <TD width=10% BGCOLOR=#FBF5EF>
40940 <B>4</B>
40941 </TD>
40942 <TD width=15% BGCOLOR=#FBF5EF>
40943 <B>80</B>
40944 </TD>
40945 <TD width=35% BGCOLOR=#FBF5EF>
40946 <B>Level 3 Mux Select 000: GPIO 42 (bank 1), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: reserved 100: SDIO 0 IO Bit 0, Input/Output 101: SPI 0 Slave Select 0, Input/Output 110: TTC 0 Wave, Output 111: UART 0 RxD, Input</B>
40947 </TD>
40948 </TR>
40949 <TR valign="top">
40950 <TD width=15% BGCOLOR=#FBF5EF>
40951 <B>Speed</B>
40952 </TD>
40953 <TD width=15% BGCOLOR=#FBF5EF>
40954 <B>8:8</B>
40955 </TD>
40956 <TD width=10% BGCOLOR=#FBF5EF>
40957 <B>100</B>
40958 </TD>
40959 <TD width=10% BGCOLOR=#FBF5EF>
40960 <B>0</B>
40961 </TD>
40962 <TD width=15% BGCOLOR=#FBF5EF>
40963 <B>0</B>
40964 </TD>
40965 <TD width=35% BGCOLOR=#FBF5EF>
40966 <B>Operates the same as MIO_PIN_00[Speed]</B>
40967 </TD>
40968 </TR>
40969 <TR valign="top">
40970 <TD width=15% BGCOLOR=#FBF5EF>
40971 <B>IO_Type</B>
40972 </TD>
40973 <TD width=15% BGCOLOR=#FBF5EF>
40974 <B>11:9</B>
40975 </TD>
40976 <TD width=10% BGCOLOR=#FBF5EF>
40977 <B>e00</B>
40978 </TD>
40979 <TD width=10% BGCOLOR=#FBF5EF>
40980 <B>1</B>
40981 </TD>
40982 <TD width=15% BGCOLOR=#FBF5EF>
40983 <B>200</B>
40984 </TD>
40985 <TD width=35% BGCOLOR=#FBF5EF>
40986 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
40987 </TD>
40988 </TR>
40989 <TR valign="top">
40990 <TD width=15% BGCOLOR=#FBF5EF>
40991 <B>PULLUP</B>
40992 </TD>
40993 <TD width=15% BGCOLOR=#FBF5EF>
40994 <B>12:12</B>
40995 </TD>
40996 <TD width=10% BGCOLOR=#FBF5EF>
40997 <B>1000</B>
40998 </TD>
40999 <TD width=10% BGCOLOR=#FBF5EF>
41000 <B>0</B>
41001 </TD>
41002 <TD width=15% BGCOLOR=#FBF5EF>
41003 <B>0</B>
41004 </TD>
41005 <TD width=35% BGCOLOR=#FBF5EF>
41006 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
41007 </TD>
41008 </TR>
41009 <TR valign="top">
41010 <TD width=15% BGCOLOR=#FBF5EF>
41011 <B>DisableRcvr</B>
41012 </TD>
41013 <TD width=15% BGCOLOR=#FBF5EF>
41014 <B>13:13</B>
41015 </TD>
41016 <TD width=10% BGCOLOR=#FBF5EF>
41017 <B>2000</B>
41018 </TD>
41019 <TD width=10% BGCOLOR=#FBF5EF>
41020 <B>0</B>
41021 </TD>
41022 <TD width=15% BGCOLOR=#FBF5EF>
41023 <B>0</B>
41024 </TD>
41025 <TD width=35% BGCOLOR=#FBF5EF>
41026 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
41027 </TD>
41028 </TR>
41029 <TR valign="top">
41030 <TD width=15% BGCOLOR=#C0C0C0>
41031 <B>MIO_PIN_42@0XF80007A8</B>
41032 </TD>
41033 <TD width=15% BGCOLOR=#C0C0C0>
41034 <B>31:0</B>
41035 </TD>
41036 <TD width=10% BGCOLOR=#C0C0C0>
41037 <B>3fff</B>
41038 </TD>
41039 <TD width=10% BGCOLOR=#C0C0C0>
41040 <B></B>
41041 </TD>
41042 <TD width=15% BGCOLOR=#C0C0C0>
41043 <B>280</B>
41044 </TD>
41045 <TD width=35% BGCOLOR=#C0C0C0>
41046 <B>MIO Pin 42 Control</B>
41047 </TD>
41048 </TR>
41049 </TABLE>
41050 <P>
41051 <H2><a name="MIO_PIN_43">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_43</a></H2>
41052 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
41053 <TR valign="top">
41054 <TD width=15% BGCOLOR=#FFFF00>
41055 <B>Register Name</B>
41056 </TD>
41057 <TD width=15% BGCOLOR=#FFFF00>
41058 <B>Address</B>
41059 </TD>
41060 <TD width=10% BGCOLOR=#FFFF00>
41061 <B>Width</B>
41062 </TD>
41063 <TD width=10% BGCOLOR=#FFFF00>
41064 <B>Type</B>
41065 </TD>
41066 <TD width=15% BGCOLOR=#FFFF00>
41067 <B>Reset Value</B>
41068 </TD>
41069 <TD width=35% BGCOLOR=#FFFF00>
41070 <B>Description</B>
41071 </TD>
41072 </TR>
41073 <TR valign="top">
41074 <TD width=15% BGCOLOR=#FBF5EF>
41075 <B>MIO_PIN_43</B>
41076 </TD>
41077 <TD width=15% BGCOLOR=#FBF5EF>
41078 <B>0XF80007AC</B>
41079 </TD>
41080 <TD width=10% BGCOLOR=#FBF5EF>
41081 <B>32</B>
41082 </TD>
41083 <TD width=10% BGCOLOR=#FBF5EF>
41084 <B>rw</B>
41085 </TD>
41086 <TD width=15% BGCOLOR=#FBF5EF>
41087 <B>0x00000000</B>
41088 </TD>
41089 <TD width=35% BGCOLOR=#FBF5EF>
41090 <B>--</B>
41091 </TD>
41092 </TR>
41093 </TABLE>
41094 <P>
41095 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
41096 <TR valign="top">
41097 <TD width=15% BGCOLOR=#C0FFC0>
41098 <B>Field Name</B>
41099 </TD>
41100 <TD width=15% BGCOLOR=#C0FFC0>
41101 <B>Bits</B>
41102 </TD>
41103 <TD width=10% BGCOLOR=#C0FFC0>
41104 <B>Mask</B>
41105 </TD>
41106 <TD width=10% BGCOLOR=#C0FFC0>
41107 <B>Value</B>
41108 </TD>
41109 <TD width=15% BGCOLOR=#C0FFC0>
41110 <B>Shifted Value</B>
41111 </TD>
41112 <TD width=35% BGCOLOR=#C0FFC0>
41113 <B>Description</B>
41114 </TD>
41115 </TR>
41116 <TR valign="top">
41117 <TD width=15% BGCOLOR=#FBF5EF>
41118 <B>TRI_ENABLE</B>
41119 </TD>
41120 <TD width=15% BGCOLOR=#FBF5EF>
41121 <B>0:0</B>
41122 </TD>
41123 <TD width=10% BGCOLOR=#FBF5EF>
41124 <B>1</B>
41125 </TD>
41126 <TD width=10% BGCOLOR=#FBF5EF>
41127 <B>0</B>
41128 </TD>
41129 <TD width=15% BGCOLOR=#FBF5EF>
41130 <B>0</B>
41131 </TD>
41132 <TD width=35% BGCOLOR=#FBF5EF>
41133 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
41134 </TD>
41135 </TR>
41136 <TR valign="top">
41137 <TD width=15% BGCOLOR=#FBF5EF>
41138 <B>L0_SEL</B>
41139 </TD>
41140 <TD width=15% BGCOLOR=#FBF5EF>
41141 <B>1:1</B>
41142 </TD>
41143 <TD width=10% BGCOLOR=#FBF5EF>
41144 <B>2</B>
41145 </TD>
41146 <TD width=10% BGCOLOR=#FBF5EF>
41147 <B>0</B>
41148 </TD>
41149 <TD width=15% BGCOLOR=#FBF5EF>
41150 <B>0</B>
41151 </TD>
41152 <TD width=35% BGCOLOR=#FBF5EF>
41153 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
41154 </TD>
41155 </TR>
41156 <TR valign="top">
41157 <TD width=15% BGCOLOR=#FBF5EF>
41158 <B>L1_SEL</B>
41159 </TD>
41160 <TD width=15% BGCOLOR=#FBF5EF>
41161 <B>2:2</B>
41162 </TD>
41163 <TD width=10% BGCOLOR=#FBF5EF>
41164 <B>4</B>
41165 </TD>
41166 <TD width=10% BGCOLOR=#FBF5EF>
41167 <B>0</B>
41168 </TD>
41169 <TD width=15% BGCOLOR=#FBF5EF>
41170 <B>0</B>
41171 </TD>
41172 <TD width=35% BGCOLOR=#FBF5EF>
41173 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Next, Input</B>
41174 </TD>
41175 </TR>
41176 <TR valign="top">
41177 <TD width=15% BGCOLOR=#FBF5EF>
41178 <B>L2_SEL</B>
41179 </TD>
41180 <TD width=15% BGCOLOR=#FBF5EF>
41181 <B>4:3</B>
41182 </TD>
41183 <TD width=10% BGCOLOR=#FBF5EF>
41184 <B>18</B>
41185 </TD>
41186 <TD width=10% BGCOLOR=#FBF5EF>
41187 <B>0</B>
41188 </TD>
41189 <TD width=15% BGCOLOR=#FBF5EF>
41190 <B>0</B>
41191 </TD>
41192 <TD width=35% BGCOLOR=#FBF5EF>
41193 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control, Output</B>
41194 </TD>
41195 </TR>
41196 <TR valign="top">
41197 <TD width=15% BGCOLOR=#FBF5EF>
41198 <B>L3_SEL</B>
41199 </TD>
41200 <TD width=15% BGCOLOR=#FBF5EF>
41201 <B>7:5</B>
41202 </TD>
41203 <TD width=10% BGCOLOR=#FBF5EF>
41204 <B>e0</B>
41205 </TD>
41206 <TD width=10% BGCOLOR=#FBF5EF>
41207 <B>4</B>
41208 </TD>
41209 <TD width=15% BGCOLOR=#FBF5EF>
41210 <B>80</B>
41211 </TD>
41212 <TD width=35% BGCOLOR=#FBF5EF>
41213 <B>Level 3 Mux Select 000: GPIO 43 (bank 1), Input/Output 001: CAN 0 Tx, Output 010: I2C 0 Serial Data, Input/Output 011: reserved 100: SDIO 0 IO Bit 1, Input/Output 101: SPI 0 Slave Select 1, Output 110: TTC 0 Clock, Input 111: UART 0 TxD, Output</B>
41214 </TD>
41215 </TR>
41216 <TR valign="top">
41217 <TD width=15% BGCOLOR=#FBF5EF>
41218 <B>Speed</B>
41219 </TD>
41220 <TD width=15% BGCOLOR=#FBF5EF>
41221 <B>8:8</B>
41222 </TD>
41223 <TD width=10% BGCOLOR=#FBF5EF>
41224 <B>100</B>
41225 </TD>
41226 <TD width=10% BGCOLOR=#FBF5EF>
41227 <B>0</B>
41228 </TD>
41229 <TD width=15% BGCOLOR=#FBF5EF>
41230 <B>0</B>
41231 </TD>
41232 <TD width=35% BGCOLOR=#FBF5EF>
41233 <B>Operates the same as MIO_PIN_00[Speed]</B>
41234 </TD>
41235 </TR>
41236 <TR valign="top">
41237 <TD width=15% BGCOLOR=#FBF5EF>
41238 <B>IO_Type</B>
41239 </TD>
41240 <TD width=15% BGCOLOR=#FBF5EF>
41241 <B>11:9</B>
41242 </TD>
41243 <TD width=10% BGCOLOR=#FBF5EF>
41244 <B>e00</B>
41245 </TD>
41246 <TD width=10% BGCOLOR=#FBF5EF>
41247 <B>1</B>
41248 </TD>
41249 <TD width=15% BGCOLOR=#FBF5EF>
41250 <B>200</B>
41251 </TD>
41252 <TD width=35% BGCOLOR=#FBF5EF>
41253 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
41254 </TD>
41255 </TR>
41256 <TR valign="top">
41257 <TD width=15% BGCOLOR=#FBF5EF>
41258 <B>PULLUP</B>
41259 </TD>
41260 <TD width=15% BGCOLOR=#FBF5EF>
41261 <B>12:12</B>
41262 </TD>
41263 <TD width=10% BGCOLOR=#FBF5EF>
41264 <B>1000</B>
41265 </TD>
41266 <TD width=10% BGCOLOR=#FBF5EF>
41267 <B>0</B>
41268 </TD>
41269 <TD width=15% BGCOLOR=#FBF5EF>
41270 <B>0</B>
41271 </TD>
41272 <TD width=35% BGCOLOR=#FBF5EF>
41273 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
41274 </TD>
41275 </TR>
41276 <TR valign="top">
41277 <TD width=15% BGCOLOR=#FBF5EF>
41278 <B>DisableRcvr</B>
41279 </TD>
41280 <TD width=15% BGCOLOR=#FBF5EF>
41281 <B>13:13</B>
41282 </TD>
41283 <TD width=10% BGCOLOR=#FBF5EF>
41284 <B>2000</B>
41285 </TD>
41286 <TD width=10% BGCOLOR=#FBF5EF>
41287 <B>0</B>
41288 </TD>
41289 <TD width=15% BGCOLOR=#FBF5EF>
41290 <B>0</B>
41291 </TD>
41292 <TD width=35% BGCOLOR=#FBF5EF>
41293 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
41294 </TD>
41295 </TR>
41296 <TR valign="top">
41297 <TD width=15% BGCOLOR=#C0C0C0>
41298 <B>MIO_PIN_43@0XF80007AC</B>
41299 </TD>
41300 <TD width=15% BGCOLOR=#C0C0C0>
41301 <B>31:0</B>
41302 </TD>
41303 <TD width=10% BGCOLOR=#C0C0C0>
41304 <B>3fff</B>
41305 </TD>
41306 <TD width=10% BGCOLOR=#C0C0C0>
41307 <B></B>
41308 </TD>
41309 <TD width=15% BGCOLOR=#C0C0C0>
41310 <B>280</B>
41311 </TD>
41312 <TD width=35% BGCOLOR=#C0C0C0>
41313 <B>MIO Pin 43 Control</B>
41314 </TD>
41315 </TR>
41316 </TABLE>
41317 <P>
41318 <H2><a name="MIO_PIN_44">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_44</a></H2>
41319 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
41320 <TR valign="top">
41321 <TD width=15% BGCOLOR=#FFFF00>
41322 <B>Register Name</B>
41323 </TD>
41324 <TD width=15% BGCOLOR=#FFFF00>
41325 <B>Address</B>
41326 </TD>
41327 <TD width=10% BGCOLOR=#FFFF00>
41328 <B>Width</B>
41329 </TD>
41330 <TD width=10% BGCOLOR=#FFFF00>
41331 <B>Type</B>
41332 </TD>
41333 <TD width=15% BGCOLOR=#FFFF00>
41334 <B>Reset Value</B>
41335 </TD>
41336 <TD width=35% BGCOLOR=#FFFF00>
41337 <B>Description</B>
41338 </TD>
41339 </TR>
41340 <TR valign="top">
41341 <TD width=15% BGCOLOR=#FBF5EF>
41342 <B>MIO_PIN_44</B>
41343 </TD>
41344 <TD width=15% BGCOLOR=#FBF5EF>
41345 <B>0XF80007B0</B>
41346 </TD>
41347 <TD width=10% BGCOLOR=#FBF5EF>
41348 <B>32</B>
41349 </TD>
41350 <TD width=10% BGCOLOR=#FBF5EF>
41351 <B>rw</B>
41352 </TD>
41353 <TD width=15% BGCOLOR=#FBF5EF>
41354 <B>0x00000000</B>
41355 </TD>
41356 <TD width=35% BGCOLOR=#FBF5EF>
41357 <B>--</B>
41358 </TD>
41359 </TR>
41360 </TABLE>
41361 <P>
41362 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
41363 <TR valign="top">
41364 <TD width=15% BGCOLOR=#C0FFC0>
41365 <B>Field Name</B>
41366 </TD>
41367 <TD width=15% BGCOLOR=#C0FFC0>
41368 <B>Bits</B>
41369 </TD>
41370 <TD width=10% BGCOLOR=#C0FFC0>
41371 <B>Mask</B>
41372 </TD>
41373 <TD width=10% BGCOLOR=#C0FFC0>
41374 <B>Value</B>
41375 </TD>
41376 <TD width=15% BGCOLOR=#C0FFC0>
41377 <B>Shifted Value</B>
41378 </TD>
41379 <TD width=35% BGCOLOR=#C0FFC0>
41380 <B>Description</B>
41381 </TD>
41382 </TR>
41383 <TR valign="top">
41384 <TD width=15% BGCOLOR=#FBF5EF>
41385 <B>TRI_ENABLE</B>
41386 </TD>
41387 <TD width=15% BGCOLOR=#FBF5EF>
41388 <B>0:0</B>
41389 </TD>
41390 <TD width=10% BGCOLOR=#FBF5EF>
41391 <B>1</B>
41392 </TD>
41393 <TD width=10% BGCOLOR=#FBF5EF>
41394 <B>0</B>
41395 </TD>
41396 <TD width=15% BGCOLOR=#FBF5EF>
41397 <B>0</B>
41398 </TD>
41399 <TD width=35% BGCOLOR=#FBF5EF>
41400 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
41401 </TD>
41402 </TR>
41403 <TR valign="top">
41404 <TD width=15% BGCOLOR=#FBF5EF>
41405 <B>L0_SEL</B>
41406 </TD>
41407 <TD width=15% BGCOLOR=#FBF5EF>
41408 <B>1:1</B>
41409 </TD>
41410 <TD width=10% BGCOLOR=#FBF5EF>
41411 <B>2</B>
41412 </TD>
41413 <TD width=10% BGCOLOR=#FBF5EF>
41414 <B>0</B>
41415 </TD>
41416 <TD width=15% BGCOLOR=#FBF5EF>
41417 <B>0</B>
41418 </TD>
41419 <TD width=35% BGCOLOR=#FBF5EF>
41420 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
41421 </TD>
41422 </TR>
41423 <TR valign="top">
41424 <TD width=15% BGCOLOR=#FBF5EF>
41425 <B>L1_SEL</B>
41426 </TD>
41427 <TD width=15% BGCOLOR=#FBF5EF>
41428 <B>2:2</B>
41429 </TD>
41430 <TD width=10% BGCOLOR=#FBF5EF>
41431 <B>4</B>
41432 </TD>
41433 <TD width=10% BGCOLOR=#FBF5EF>
41434 <B>0</B>
41435 </TD>
41436 <TD width=15% BGCOLOR=#FBF5EF>
41437 <B>0</B>
41438 </TD>
41439 <TD width=35% BGCOLOR=#FBF5EF>
41440 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 0, Input/Output</B>
41441 </TD>
41442 </TR>
41443 <TR valign="top">
41444 <TD width=15% BGCOLOR=#FBF5EF>
41445 <B>L2_SEL</B>
41446 </TD>
41447 <TD width=15% BGCOLOR=#FBF5EF>
41448 <B>4:3</B>
41449 </TD>
41450 <TD width=10% BGCOLOR=#FBF5EF>
41451 <B>18</B>
41452 </TD>
41453 <TD width=10% BGCOLOR=#FBF5EF>
41454 <B>0</B>
41455 </TD>
41456 <TD width=15% BGCOLOR=#FBF5EF>
41457 <B>0</B>
41458 </TD>
41459 <TD width=35% BGCOLOR=#FBF5EF>
41460 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control, Output</B>
41461 </TD>
41462 </TR>
41463 <TR valign="top">
41464 <TD width=15% BGCOLOR=#FBF5EF>
41465 <B>L3_SEL</B>
41466 </TD>
41467 <TD width=15% BGCOLOR=#FBF5EF>
41468 <B>7:5</B>
41469 </TD>
41470 <TD width=10% BGCOLOR=#FBF5EF>
41471 <B>e0</B>
41472 </TD>
41473 <TD width=10% BGCOLOR=#FBF5EF>
41474 <B>4</B>
41475 </TD>
41476 <TD width=15% BGCOLOR=#FBF5EF>
41477 <B>80</B>
41478 </TD>
41479 <TD width=35% BGCOLOR=#FBF5EF>
41480 <B>Level 3 Mux Select 000: GPIO 44 (bank 1), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: reserved 100: SDIO 0 IO Bit 2, Input/Output 101: SPI 0 Slave Select 2, Output 110: reserved 111: UART 1 TxD, Output</B>
41481 </TD>
41482 </TR>
41483 <TR valign="top">
41484 <TD width=15% BGCOLOR=#FBF5EF>
41485 <B>Speed</B>
41486 </TD>
41487 <TD width=15% BGCOLOR=#FBF5EF>
41488 <B>8:8</B>
41489 </TD>
41490 <TD width=10% BGCOLOR=#FBF5EF>
41491 <B>100</B>
41492 </TD>
41493 <TD width=10% BGCOLOR=#FBF5EF>
41494 <B>0</B>
41495 </TD>
41496 <TD width=15% BGCOLOR=#FBF5EF>
41497 <B>0</B>
41498 </TD>
41499 <TD width=35% BGCOLOR=#FBF5EF>
41500 <B>Operates the same as MIO_PIN_00[Speed]</B>
41501 </TD>
41502 </TR>
41503 <TR valign="top">
41504 <TD width=15% BGCOLOR=#FBF5EF>
41505 <B>IO_Type</B>
41506 </TD>
41507 <TD width=15% BGCOLOR=#FBF5EF>
41508 <B>11:9</B>
41509 </TD>
41510 <TD width=10% BGCOLOR=#FBF5EF>
41511 <B>e00</B>
41512 </TD>
41513 <TD width=10% BGCOLOR=#FBF5EF>
41514 <B>1</B>
41515 </TD>
41516 <TD width=15% BGCOLOR=#FBF5EF>
41517 <B>200</B>
41518 </TD>
41519 <TD width=35% BGCOLOR=#FBF5EF>
41520 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
41521 </TD>
41522 </TR>
41523 <TR valign="top">
41524 <TD width=15% BGCOLOR=#FBF5EF>
41525 <B>PULLUP</B>
41526 </TD>
41527 <TD width=15% BGCOLOR=#FBF5EF>
41528 <B>12:12</B>
41529 </TD>
41530 <TD width=10% BGCOLOR=#FBF5EF>
41531 <B>1000</B>
41532 </TD>
41533 <TD width=10% BGCOLOR=#FBF5EF>
41534 <B>0</B>
41535 </TD>
41536 <TD width=15% BGCOLOR=#FBF5EF>
41537 <B>0</B>
41538 </TD>
41539 <TD width=35% BGCOLOR=#FBF5EF>
41540 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
41541 </TD>
41542 </TR>
41543 <TR valign="top">
41544 <TD width=15% BGCOLOR=#FBF5EF>
41545 <B>DisableRcvr</B>
41546 </TD>
41547 <TD width=15% BGCOLOR=#FBF5EF>
41548 <B>13:13</B>
41549 </TD>
41550 <TD width=10% BGCOLOR=#FBF5EF>
41551 <B>2000</B>
41552 </TD>
41553 <TD width=10% BGCOLOR=#FBF5EF>
41554 <B>0</B>
41555 </TD>
41556 <TD width=15% BGCOLOR=#FBF5EF>
41557 <B>0</B>
41558 </TD>
41559 <TD width=35% BGCOLOR=#FBF5EF>
41560 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
41561 </TD>
41562 </TR>
41563 <TR valign="top">
41564 <TD width=15% BGCOLOR=#C0C0C0>
41565 <B>MIO_PIN_44@0XF80007B0</B>
41566 </TD>
41567 <TD width=15% BGCOLOR=#C0C0C0>
41568 <B>31:0</B>
41569 </TD>
41570 <TD width=10% BGCOLOR=#C0C0C0>
41571 <B>3fff</B>
41572 </TD>
41573 <TD width=10% BGCOLOR=#C0C0C0>
41574 <B></B>
41575 </TD>
41576 <TD width=15% BGCOLOR=#C0C0C0>
41577 <B>280</B>
41578 </TD>
41579 <TD width=35% BGCOLOR=#C0C0C0>
41580 <B>MIO Pin 44 Control</B>
41581 </TD>
41582 </TR>
41583 </TABLE>
41584 <P>
41585 <H2><a name="MIO_PIN_45">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_45</a></H2>
41586 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
41587 <TR valign="top">
41588 <TD width=15% BGCOLOR=#FFFF00>
41589 <B>Register Name</B>
41590 </TD>
41591 <TD width=15% BGCOLOR=#FFFF00>
41592 <B>Address</B>
41593 </TD>
41594 <TD width=10% BGCOLOR=#FFFF00>
41595 <B>Width</B>
41596 </TD>
41597 <TD width=10% BGCOLOR=#FFFF00>
41598 <B>Type</B>
41599 </TD>
41600 <TD width=15% BGCOLOR=#FFFF00>
41601 <B>Reset Value</B>
41602 </TD>
41603 <TD width=35% BGCOLOR=#FFFF00>
41604 <B>Description</B>
41605 </TD>
41606 </TR>
41607 <TR valign="top">
41608 <TD width=15% BGCOLOR=#FBF5EF>
41609 <B>MIO_PIN_45</B>
41610 </TD>
41611 <TD width=15% BGCOLOR=#FBF5EF>
41612 <B>0XF80007B4</B>
41613 </TD>
41614 <TD width=10% BGCOLOR=#FBF5EF>
41615 <B>32</B>
41616 </TD>
41617 <TD width=10% BGCOLOR=#FBF5EF>
41618 <B>rw</B>
41619 </TD>
41620 <TD width=15% BGCOLOR=#FBF5EF>
41621 <B>0x00000000</B>
41622 </TD>
41623 <TD width=35% BGCOLOR=#FBF5EF>
41624 <B>--</B>
41625 </TD>
41626 </TR>
41627 </TABLE>
41628 <P>
41629 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
41630 <TR valign="top">
41631 <TD width=15% BGCOLOR=#C0FFC0>
41632 <B>Field Name</B>
41633 </TD>
41634 <TD width=15% BGCOLOR=#C0FFC0>
41635 <B>Bits</B>
41636 </TD>
41637 <TD width=10% BGCOLOR=#C0FFC0>
41638 <B>Mask</B>
41639 </TD>
41640 <TD width=10% BGCOLOR=#C0FFC0>
41641 <B>Value</B>
41642 </TD>
41643 <TD width=15% BGCOLOR=#C0FFC0>
41644 <B>Shifted Value</B>
41645 </TD>
41646 <TD width=35% BGCOLOR=#C0FFC0>
41647 <B>Description</B>
41648 </TD>
41649 </TR>
41650 <TR valign="top">
41651 <TD width=15% BGCOLOR=#FBF5EF>
41652 <B>TRI_ENABLE</B>
41653 </TD>
41654 <TD width=15% BGCOLOR=#FBF5EF>
41655 <B>0:0</B>
41656 </TD>
41657 <TD width=10% BGCOLOR=#FBF5EF>
41658 <B>1</B>
41659 </TD>
41660 <TD width=10% BGCOLOR=#FBF5EF>
41661 <B>0</B>
41662 </TD>
41663 <TD width=15% BGCOLOR=#FBF5EF>
41664 <B>0</B>
41665 </TD>
41666 <TD width=35% BGCOLOR=#FBF5EF>
41667 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
41668 </TD>
41669 </TR>
41670 <TR valign="top">
41671 <TD width=15% BGCOLOR=#FBF5EF>
41672 <B>L0_SEL</B>
41673 </TD>
41674 <TD width=15% BGCOLOR=#FBF5EF>
41675 <B>1:1</B>
41676 </TD>
41677 <TD width=10% BGCOLOR=#FBF5EF>
41678 <B>2</B>
41679 </TD>
41680 <TD width=10% BGCOLOR=#FBF5EF>
41681 <B>0</B>
41682 </TD>
41683 <TD width=15% BGCOLOR=#FBF5EF>
41684 <B>0</B>
41685 </TD>
41686 <TD width=35% BGCOLOR=#FBF5EF>
41687 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
41688 </TD>
41689 </TR>
41690 <TR valign="top">
41691 <TD width=15% BGCOLOR=#FBF5EF>
41692 <B>L1_SEL</B>
41693 </TD>
41694 <TD width=15% BGCOLOR=#FBF5EF>
41695 <B>2:2</B>
41696 </TD>
41697 <TD width=10% BGCOLOR=#FBF5EF>
41698 <B>4</B>
41699 </TD>
41700 <TD width=10% BGCOLOR=#FBF5EF>
41701 <B>0</B>
41702 </TD>
41703 <TD width=15% BGCOLOR=#FBF5EF>
41704 <B>0</B>
41705 </TD>
41706 <TD width=35% BGCOLOR=#FBF5EF>
41707 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 1, Input/Output</B>
41708 </TD>
41709 </TR>
41710 <TR valign="top">
41711 <TD width=15% BGCOLOR=#FBF5EF>
41712 <B>L2_SEL</B>
41713 </TD>
41714 <TD width=15% BGCOLOR=#FBF5EF>
41715 <B>4:3</B>
41716 </TD>
41717 <TD width=10% BGCOLOR=#FBF5EF>
41718 <B>18</B>
41719 </TD>
41720 <TD width=10% BGCOLOR=#FBF5EF>
41721 <B>0</B>
41722 </TD>
41723 <TD width=15% BGCOLOR=#FBF5EF>
41724 <B>0</B>
41725 </TD>
41726 <TD width=35% BGCOLOR=#FBF5EF>
41727 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control, Output</B>
41728 </TD>
41729 </TR>
41730 <TR valign="top">
41731 <TD width=15% BGCOLOR=#FBF5EF>
41732 <B>L3_SEL</B>
41733 </TD>
41734 <TD width=15% BGCOLOR=#FBF5EF>
41735 <B>7:5</B>
41736 </TD>
41737 <TD width=10% BGCOLOR=#FBF5EF>
41738 <B>e0</B>
41739 </TD>
41740 <TD width=10% BGCOLOR=#FBF5EF>
41741 <B>4</B>
41742 </TD>
41743 <TD width=15% BGCOLOR=#FBF5EF>
41744 <B>80</B>
41745 </TD>
41746 <TD width=35% BGCOLOR=#FBF5EF>
41747 <B>Level 3 Mux Select 000: GPIO 45 (bank 1), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: reserved 100: SDIO 0 IO Bit 3, Input/Output 101: SPI 0 MOSI, Input/Output 110: reserved 111: UART 1 RxD, Input</B>
41748 </TD>
41749 </TR>
41750 <TR valign="top">
41751 <TD width=15% BGCOLOR=#FBF5EF>
41752 <B>Speed</B>
41753 </TD>
41754 <TD width=15% BGCOLOR=#FBF5EF>
41755 <B>8:8</B>
41756 </TD>
41757 <TD width=10% BGCOLOR=#FBF5EF>
41758 <B>100</B>
41759 </TD>
41760 <TD width=10% BGCOLOR=#FBF5EF>
41761 <B>0</B>
41762 </TD>
41763 <TD width=15% BGCOLOR=#FBF5EF>
41764 <B>0</B>
41765 </TD>
41766 <TD width=35% BGCOLOR=#FBF5EF>
41767 <B>Operates the same as MIO_PIN_00[Speed]</B>
41768 </TD>
41769 </TR>
41770 <TR valign="top">
41771 <TD width=15% BGCOLOR=#FBF5EF>
41772 <B>IO_Type</B>
41773 </TD>
41774 <TD width=15% BGCOLOR=#FBF5EF>
41775 <B>11:9</B>
41776 </TD>
41777 <TD width=10% BGCOLOR=#FBF5EF>
41778 <B>e00</B>
41779 </TD>
41780 <TD width=10% BGCOLOR=#FBF5EF>
41781 <B>1</B>
41782 </TD>
41783 <TD width=15% BGCOLOR=#FBF5EF>
41784 <B>200</B>
41785 </TD>
41786 <TD width=35% BGCOLOR=#FBF5EF>
41787 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
41788 </TD>
41789 </TR>
41790 <TR valign="top">
41791 <TD width=15% BGCOLOR=#FBF5EF>
41792 <B>PULLUP</B>
41793 </TD>
41794 <TD width=15% BGCOLOR=#FBF5EF>
41795 <B>12:12</B>
41796 </TD>
41797 <TD width=10% BGCOLOR=#FBF5EF>
41798 <B>1000</B>
41799 </TD>
41800 <TD width=10% BGCOLOR=#FBF5EF>
41801 <B>0</B>
41802 </TD>
41803 <TD width=15% BGCOLOR=#FBF5EF>
41804 <B>0</B>
41805 </TD>
41806 <TD width=35% BGCOLOR=#FBF5EF>
41807 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
41808 </TD>
41809 </TR>
41810 <TR valign="top">
41811 <TD width=15% BGCOLOR=#FBF5EF>
41812 <B>DisableRcvr</B>
41813 </TD>
41814 <TD width=15% BGCOLOR=#FBF5EF>
41815 <B>13:13</B>
41816 </TD>
41817 <TD width=10% BGCOLOR=#FBF5EF>
41818 <B>2000</B>
41819 </TD>
41820 <TD width=10% BGCOLOR=#FBF5EF>
41821 <B>0</B>
41822 </TD>
41823 <TD width=15% BGCOLOR=#FBF5EF>
41824 <B>0</B>
41825 </TD>
41826 <TD width=35% BGCOLOR=#FBF5EF>
41827 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
41828 </TD>
41829 </TR>
41830 <TR valign="top">
41831 <TD width=15% BGCOLOR=#C0C0C0>
41832 <B>MIO_PIN_45@0XF80007B4</B>
41833 </TD>
41834 <TD width=15% BGCOLOR=#C0C0C0>
41835 <B>31:0</B>
41836 </TD>
41837 <TD width=10% BGCOLOR=#C0C0C0>
41838 <B>3fff</B>
41839 </TD>
41840 <TD width=10% BGCOLOR=#C0C0C0>
41841 <B></B>
41842 </TD>
41843 <TD width=15% BGCOLOR=#C0C0C0>
41844 <B>280</B>
41845 </TD>
41846 <TD width=35% BGCOLOR=#C0C0C0>
41847 <B>MIO Pin 45 Control</B>
41848 </TD>
41849 </TR>
41850 </TABLE>
41851 <P>
41852 <H2><a name="MIO_PIN_46">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_46</a></H2>
41853 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
41854 <TR valign="top">
41855 <TD width=15% BGCOLOR=#FFFF00>
41856 <B>Register Name</B>
41857 </TD>
41858 <TD width=15% BGCOLOR=#FFFF00>
41859 <B>Address</B>
41860 </TD>
41861 <TD width=10% BGCOLOR=#FFFF00>
41862 <B>Width</B>
41863 </TD>
41864 <TD width=10% BGCOLOR=#FFFF00>
41865 <B>Type</B>
41866 </TD>
41867 <TD width=15% BGCOLOR=#FFFF00>
41868 <B>Reset Value</B>
41869 </TD>
41870 <TD width=35% BGCOLOR=#FFFF00>
41871 <B>Description</B>
41872 </TD>
41873 </TR>
41874 <TR valign="top">
41875 <TD width=15% BGCOLOR=#FBF5EF>
41876 <B>MIO_PIN_46</B>
41877 </TD>
41878 <TD width=15% BGCOLOR=#FBF5EF>
41879 <B>0XF80007B8</B>
41880 </TD>
41881 <TD width=10% BGCOLOR=#FBF5EF>
41882 <B>32</B>
41883 </TD>
41884 <TD width=10% BGCOLOR=#FBF5EF>
41885 <B>rw</B>
41886 </TD>
41887 <TD width=15% BGCOLOR=#FBF5EF>
41888 <B>0x00000000</B>
41889 </TD>
41890 <TD width=35% BGCOLOR=#FBF5EF>
41891 <B>--</B>
41892 </TD>
41893 </TR>
41894 </TABLE>
41895 <P>
41896 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
41897 <TR valign="top">
41898 <TD width=15% BGCOLOR=#C0FFC0>
41899 <B>Field Name</B>
41900 </TD>
41901 <TD width=15% BGCOLOR=#C0FFC0>
41902 <B>Bits</B>
41903 </TD>
41904 <TD width=10% BGCOLOR=#C0FFC0>
41905 <B>Mask</B>
41906 </TD>
41907 <TD width=10% BGCOLOR=#C0FFC0>
41908 <B>Value</B>
41909 </TD>
41910 <TD width=15% BGCOLOR=#C0FFC0>
41911 <B>Shifted Value</B>
41912 </TD>
41913 <TD width=35% BGCOLOR=#C0FFC0>
41914 <B>Description</B>
41915 </TD>
41916 </TR>
41917 <TR valign="top">
41918 <TD width=15% BGCOLOR=#FBF5EF>
41919 <B>TRI_ENABLE</B>
41920 </TD>
41921 <TD width=15% BGCOLOR=#FBF5EF>
41922 <B>0:0</B>
41923 </TD>
41924 <TD width=10% BGCOLOR=#FBF5EF>
41925 <B>1</B>
41926 </TD>
41927 <TD width=10% BGCOLOR=#FBF5EF>
41928 <B>1</B>
41929 </TD>
41930 <TD width=15% BGCOLOR=#FBF5EF>
41931 <B>1</B>
41932 </TD>
41933 <TD width=35% BGCOLOR=#FBF5EF>
41934 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
41935 </TD>
41936 </TR>
41937 <TR valign="top">
41938 <TD width=15% BGCOLOR=#FBF5EF>
41939 <B>L0_SEL</B>
41940 </TD>
41941 <TD width=15% BGCOLOR=#FBF5EF>
41942 <B>1:1</B>
41943 </TD>
41944 <TD width=10% BGCOLOR=#FBF5EF>
41945 <B>2</B>
41946 </TD>
41947 <TD width=10% BGCOLOR=#FBF5EF>
41948 <B>0</B>
41949 </TD>
41950 <TD width=15% BGCOLOR=#FBF5EF>
41951 <B>0</B>
41952 </TD>
41953 <TD width=35% BGCOLOR=#FBF5EF>
41954 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
41955 </TD>
41956 </TR>
41957 <TR valign="top">
41958 <TD width=15% BGCOLOR=#FBF5EF>
41959 <B>L1_SEL</B>
41960 </TD>
41961 <TD width=15% BGCOLOR=#FBF5EF>
41962 <B>2:2</B>
41963 </TD>
41964 <TD width=10% BGCOLOR=#FBF5EF>
41965 <B>4</B>
41966 </TD>
41967 <TD width=10% BGCOLOR=#FBF5EF>
41968 <B>0</B>
41969 </TD>
41970 <TD width=15% BGCOLOR=#FBF5EF>
41971 <B>0</B>
41972 </TD>
41973 <TD width=35% BGCOLOR=#FBF5EF>
41974 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 2, Input/Output</B>
41975 </TD>
41976 </TR>
41977 <TR valign="top">
41978 <TD width=15% BGCOLOR=#FBF5EF>
41979 <B>L2_SEL</B>
41980 </TD>
41981 <TD width=15% BGCOLOR=#FBF5EF>
41982 <B>4:3</B>
41983 </TD>
41984 <TD width=10% BGCOLOR=#FBF5EF>
41985 <B>18</B>
41986 </TD>
41987 <TD width=10% BGCOLOR=#FBF5EF>
41988 <B>0</B>
41989 </TD>
41990 <TD width=15% BGCOLOR=#FBF5EF>
41991 <B>0</B>
41992 </TD>
41993 <TD width=35% BGCOLOR=#FBF5EF>
41994 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control, Output</B>
41995 </TD>
41996 </TR>
41997 <TR valign="top">
41998 <TD width=15% BGCOLOR=#FBF5EF>
41999 <B>L3_SEL</B>
42000 </TD>
42001 <TD width=15% BGCOLOR=#FBF5EF>
42002 <B>7:5</B>
42003 </TD>
42004 <TD width=10% BGCOLOR=#FBF5EF>
42005 <B>e0</B>
42006 </TD>
42007 <TD width=10% BGCOLOR=#FBF5EF>
42008 <B>1</B>
42009 </TD>
42010 <TD width=15% BGCOLOR=#FBF5EF>
42011 <B>20</B>
42012 </TD>
42013 <TD width=35% BGCOLOR=#FBF5EF>
42014 <B>Level 3 Mux Select 000: GPIO 46 (bank 1), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: PJTAG TDI, Input 100: SDIO 1 IO Bit 0, Input/Output 101: SPI 1 MOSI, Input/Output 110: reserved 111: UART 0 RxD, Input</B>
42015 </TD>
42016 </TR>
42017 <TR valign="top">
42018 <TD width=15% BGCOLOR=#FBF5EF>
42019 <B>Speed</B>
42020 </TD>
42021 <TD width=15% BGCOLOR=#FBF5EF>
42022 <B>8:8</B>
42023 </TD>
42024 <TD width=10% BGCOLOR=#FBF5EF>
42025 <B>100</B>
42026 </TD>
42027 <TD width=10% BGCOLOR=#FBF5EF>
42028 <B>0</B>
42029 </TD>
42030 <TD width=15% BGCOLOR=#FBF5EF>
42031 <B>0</B>
42032 </TD>
42033 <TD width=35% BGCOLOR=#FBF5EF>
42034 <B>Operates the same as MIO_PIN_00[Speed]</B>
42035 </TD>
42036 </TR>
42037 <TR valign="top">
42038 <TD width=15% BGCOLOR=#FBF5EF>
42039 <B>IO_Type</B>
42040 </TD>
42041 <TD width=15% BGCOLOR=#FBF5EF>
42042 <B>11:9</B>
42043 </TD>
42044 <TD width=10% BGCOLOR=#FBF5EF>
42045 <B>e00</B>
42046 </TD>
42047 <TD width=10% BGCOLOR=#FBF5EF>
42048 <B>1</B>
42049 </TD>
42050 <TD width=15% BGCOLOR=#FBF5EF>
42051 <B>200</B>
42052 </TD>
42053 <TD width=35% BGCOLOR=#FBF5EF>
42054 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
42055 </TD>
42056 </TR>
42057 <TR valign="top">
42058 <TD width=15% BGCOLOR=#FBF5EF>
42059 <B>PULLUP</B>
42060 </TD>
42061 <TD width=15% BGCOLOR=#FBF5EF>
42062 <B>12:12</B>
42063 </TD>
42064 <TD width=10% BGCOLOR=#FBF5EF>
42065 <B>1000</B>
42066 </TD>
42067 <TD width=10% BGCOLOR=#FBF5EF>
42068 <B>1</B>
42069 </TD>
42070 <TD width=15% BGCOLOR=#FBF5EF>
42071 <B>1000</B>
42072 </TD>
42073 <TD width=35% BGCOLOR=#FBF5EF>
42074 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
42075 </TD>
42076 </TR>
42077 <TR valign="top">
42078 <TD width=15% BGCOLOR=#FBF5EF>
42079 <B>DisableRcvr</B>
42080 </TD>
42081 <TD width=15% BGCOLOR=#FBF5EF>
42082 <B>13:13</B>
42083 </TD>
42084 <TD width=10% BGCOLOR=#FBF5EF>
42085 <B>2000</B>
42086 </TD>
42087 <TD width=10% BGCOLOR=#FBF5EF>
42088 <B>0</B>
42089 </TD>
42090 <TD width=15% BGCOLOR=#FBF5EF>
42091 <B>0</B>
42092 </TD>
42093 <TD width=35% BGCOLOR=#FBF5EF>
42094 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
42095 </TD>
42096 </TR>
42097 <TR valign="top">
42098 <TD width=15% BGCOLOR=#C0C0C0>
42099 <B>MIO_PIN_46@0XF80007B8</B>
42100 </TD>
42101 <TD width=15% BGCOLOR=#C0C0C0>
42102 <B>31:0</B>
42103 </TD>
42104 <TD width=10% BGCOLOR=#C0C0C0>
42105 <B>3fff</B>
42106 </TD>
42107 <TD width=10% BGCOLOR=#C0C0C0>
42108 <B></B>
42109 </TD>
42110 <TD width=15% BGCOLOR=#C0C0C0>
42111 <B>1221</B>
42112 </TD>
42113 <TD width=35% BGCOLOR=#C0C0C0>
42114 <B>MIO Pin 46 Control</B>
42115 </TD>
42116 </TR>
42117 </TABLE>
42118 <P>
42119 <H2><a name="MIO_PIN_47">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_47</a></H2>
42120 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
42121 <TR valign="top">
42122 <TD width=15% BGCOLOR=#FFFF00>
42123 <B>Register Name</B>
42124 </TD>
42125 <TD width=15% BGCOLOR=#FFFF00>
42126 <B>Address</B>
42127 </TD>
42128 <TD width=10% BGCOLOR=#FFFF00>
42129 <B>Width</B>
42130 </TD>
42131 <TD width=10% BGCOLOR=#FFFF00>
42132 <B>Type</B>
42133 </TD>
42134 <TD width=15% BGCOLOR=#FFFF00>
42135 <B>Reset Value</B>
42136 </TD>
42137 <TD width=35% BGCOLOR=#FFFF00>
42138 <B>Description</B>
42139 </TD>
42140 </TR>
42141 <TR valign="top">
42142 <TD width=15% BGCOLOR=#FBF5EF>
42143 <B>MIO_PIN_47</B>
42144 </TD>
42145 <TD width=15% BGCOLOR=#FBF5EF>
42146 <B>0XF80007BC</B>
42147 </TD>
42148 <TD width=10% BGCOLOR=#FBF5EF>
42149 <B>32</B>
42150 </TD>
42151 <TD width=10% BGCOLOR=#FBF5EF>
42152 <B>rw</B>
42153 </TD>
42154 <TD width=15% BGCOLOR=#FBF5EF>
42155 <B>0x00000000</B>
42156 </TD>
42157 <TD width=35% BGCOLOR=#FBF5EF>
42158 <B>--</B>
42159 </TD>
42160 </TR>
42161 </TABLE>
42162 <P>
42163 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
42164 <TR valign="top">
42165 <TD width=15% BGCOLOR=#C0FFC0>
42166 <B>Field Name</B>
42167 </TD>
42168 <TD width=15% BGCOLOR=#C0FFC0>
42169 <B>Bits</B>
42170 </TD>
42171 <TD width=10% BGCOLOR=#C0FFC0>
42172 <B>Mask</B>
42173 </TD>
42174 <TD width=10% BGCOLOR=#C0FFC0>
42175 <B>Value</B>
42176 </TD>
42177 <TD width=15% BGCOLOR=#C0FFC0>
42178 <B>Shifted Value</B>
42179 </TD>
42180 <TD width=35% BGCOLOR=#C0FFC0>
42181 <B>Description</B>
42182 </TD>
42183 </TR>
42184 <TR valign="top">
42185 <TD width=15% BGCOLOR=#FBF5EF>
42186 <B>TRI_ENABLE</B>
42187 </TD>
42188 <TD width=15% BGCOLOR=#FBF5EF>
42189 <B>0:0</B>
42190 </TD>
42191 <TD width=10% BGCOLOR=#FBF5EF>
42192 <B>1</B>
42193 </TD>
42194 <TD width=10% BGCOLOR=#FBF5EF>
42195 <B>0</B>
42196 </TD>
42197 <TD width=15% BGCOLOR=#FBF5EF>
42198 <B>0</B>
42199 </TD>
42200 <TD width=35% BGCOLOR=#FBF5EF>
42201 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
42202 </TD>
42203 </TR>
42204 <TR valign="top">
42205 <TD width=15% BGCOLOR=#FBF5EF>
42206 <B>L0_SEL</B>
42207 </TD>
42208 <TD width=15% BGCOLOR=#FBF5EF>
42209 <B>1:1</B>
42210 </TD>
42211 <TD width=10% BGCOLOR=#FBF5EF>
42212 <B>2</B>
42213 </TD>
42214 <TD width=10% BGCOLOR=#FBF5EF>
42215 <B>0</B>
42216 </TD>
42217 <TD width=15% BGCOLOR=#FBF5EF>
42218 <B>0</B>
42219 </TD>
42220 <TD width=35% BGCOLOR=#FBF5EF>
42221 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
42222 </TD>
42223 </TR>
42224 <TR valign="top">
42225 <TD width=15% BGCOLOR=#FBF5EF>
42226 <B>L1_SEL</B>
42227 </TD>
42228 <TD width=15% BGCOLOR=#FBF5EF>
42229 <B>2:2</B>
42230 </TD>
42231 <TD width=10% BGCOLOR=#FBF5EF>
42232 <B>4</B>
42233 </TD>
42234 <TD width=10% BGCOLOR=#FBF5EF>
42235 <B>0</B>
42236 </TD>
42237 <TD width=15% BGCOLOR=#FBF5EF>
42238 <B>0</B>
42239 </TD>
42240 <TD width=35% BGCOLOR=#FBF5EF>
42241 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 3, Input/Output</B>
42242 </TD>
42243 </TR>
42244 <TR valign="top">
42245 <TD width=15% BGCOLOR=#FBF5EF>
42246 <B>L2_SEL</B>
42247 </TD>
42248 <TD width=15% BGCOLOR=#FBF5EF>
42249 <B>4:3</B>
42250 </TD>
42251 <TD width=10% BGCOLOR=#FBF5EF>
42252 <B>18</B>
42253 </TD>
42254 <TD width=10% BGCOLOR=#FBF5EF>
42255 <B>0</B>
42256 </TD>
42257 <TD width=15% BGCOLOR=#FBF5EF>
42258 <B>0</B>
42259 </TD>
42260 <TD width=35% BGCOLOR=#FBF5EF>
42261 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control, Output</B>
42262 </TD>
42263 </TR>
42264 <TR valign="top">
42265 <TD width=15% BGCOLOR=#FBF5EF>
42266 <B>L3_SEL</B>
42267 </TD>
42268 <TD width=15% BGCOLOR=#FBF5EF>
42269 <B>7:5</B>
42270 </TD>
42271 <TD width=10% BGCOLOR=#FBF5EF>
42272 <B>e0</B>
42273 </TD>
42274 <TD width=10% BGCOLOR=#FBF5EF>
42275 <B>1</B>
42276 </TD>
42277 <TD width=15% BGCOLOR=#FBF5EF>
42278 <B>20</B>
42279 </TD>
42280 <TD width=35% BGCOLOR=#FBF5EF>
42281 <B>Level 3 Mux Select 000: GPIO 47 (bank 1), Input/Output 001: CAN 0 Tx, Output 010: I2C 0 Serial Data, Input/Output 011: PJTAG TDO, Output 100: SDIO 1 Command, Input/Output 101: SPI 1 MISO, Input/Output 110: reserved 111: UART 0 TxD, Output</B>
42282 </TD>
42283 </TR>
42284 <TR valign="top">
42285 <TD width=15% BGCOLOR=#FBF5EF>
42286 <B>Speed</B>
42287 </TD>
42288 <TD width=15% BGCOLOR=#FBF5EF>
42289 <B>8:8</B>
42290 </TD>
42291 <TD width=10% BGCOLOR=#FBF5EF>
42292 <B>100</B>
42293 </TD>
42294 <TD width=10% BGCOLOR=#FBF5EF>
42295 <B>0</B>
42296 </TD>
42297 <TD width=15% BGCOLOR=#FBF5EF>
42298 <B>0</B>
42299 </TD>
42300 <TD width=35% BGCOLOR=#FBF5EF>
42301 <B>Operates the same as MIO_PIN_00[Speed]</B>
42302 </TD>
42303 </TR>
42304 <TR valign="top">
42305 <TD width=15% BGCOLOR=#FBF5EF>
42306 <B>IO_Type</B>
42307 </TD>
42308 <TD width=15% BGCOLOR=#FBF5EF>
42309 <B>11:9</B>
42310 </TD>
42311 <TD width=10% BGCOLOR=#FBF5EF>
42312 <B>e00</B>
42313 </TD>
42314 <TD width=10% BGCOLOR=#FBF5EF>
42315 <B>1</B>
42316 </TD>
42317 <TD width=15% BGCOLOR=#FBF5EF>
42318 <B>200</B>
42319 </TD>
42320 <TD width=35% BGCOLOR=#FBF5EF>
42321 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
42322 </TD>
42323 </TR>
42324 <TR valign="top">
42325 <TD width=15% BGCOLOR=#FBF5EF>
42326 <B>PULLUP</B>
42327 </TD>
42328 <TD width=15% BGCOLOR=#FBF5EF>
42329 <B>12:12</B>
42330 </TD>
42331 <TD width=10% BGCOLOR=#FBF5EF>
42332 <B>1000</B>
42333 </TD>
42334 <TD width=10% BGCOLOR=#FBF5EF>
42335 <B>1</B>
42336 </TD>
42337 <TD width=15% BGCOLOR=#FBF5EF>
42338 <B>1000</B>
42339 </TD>
42340 <TD width=35% BGCOLOR=#FBF5EF>
42341 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
42342 </TD>
42343 </TR>
42344 <TR valign="top">
42345 <TD width=15% BGCOLOR=#FBF5EF>
42346 <B>DisableRcvr</B>
42347 </TD>
42348 <TD width=15% BGCOLOR=#FBF5EF>
42349 <B>13:13</B>
42350 </TD>
42351 <TD width=10% BGCOLOR=#FBF5EF>
42352 <B>2000</B>
42353 </TD>
42354 <TD width=10% BGCOLOR=#FBF5EF>
42355 <B>0</B>
42356 </TD>
42357 <TD width=15% BGCOLOR=#FBF5EF>
42358 <B>0</B>
42359 </TD>
42360 <TD width=35% BGCOLOR=#FBF5EF>
42361 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
42362 </TD>
42363 </TR>
42364 <TR valign="top">
42365 <TD width=15% BGCOLOR=#C0C0C0>
42366 <B>MIO_PIN_47@0XF80007BC</B>
42367 </TD>
42368 <TD width=15% BGCOLOR=#C0C0C0>
42369 <B>31:0</B>
42370 </TD>
42371 <TD width=10% BGCOLOR=#C0C0C0>
42372 <B>3fff</B>
42373 </TD>
42374 <TD width=10% BGCOLOR=#C0C0C0>
42375 <B></B>
42376 </TD>
42377 <TD width=15% BGCOLOR=#C0C0C0>
42378 <B>1220</B>
42379 </TD>
42380 <TD width=35% BGCOLOR=#C0C0C0>
42381 <B>MIO Pin 47 Control</B>
42382 </TD>
42383 </TR>
42384 </TABLE>
42385 <P>
42386 <H2><a name="MIO_PIN_48">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_48</a></H2>
42387 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
42388 <TR valign="top">
42389 <TD width=15% BGCOLOR=#FFFF00>
42390 <B>Register Name</B>
42391 </TD>
42392 <TD width=15% BGCOLOR=#FFFF00>
42393 <B>Address</B>
42394 </TD>
42395 <TD width=10% BGCOLOR=#FFFF00>
42396 <B>Width</B>
42397 </TD>
42398 <TD width=10% BGCOLOR=#FFFF00>
42399 <B>Type</B>
42400 </TD>
42401 <TD width=15% BGCOLOR=#FFFF00>
42402 <B>Reset Value</B>
42403 </TD>
42404 <TD width=35% BGCOLOR=#FFFF00>
42405 <B>Description</B>
42406 </TD>
42407 </TR>
42408 <TR valign="top">
42409 <TD width=15% BGCOLOR=#FBF5EF>
42410 <B>MIO_PIN_48</B>
42411 </TD>
42412 <TD width=15% BGCOLOR=#FBF5EF>
42413 <B>0XF80007C0</B>
42414 </TD>
42415 <TD width=10% BGCOLOR=#FBF5EF>
42416 <B>32</B>
42417 </TD>
42418 <TD width=10% BGCOLOR=#FBF5EF>
42419 <B>rw</B>
42420 </TD>
42421 <TD width=15% BGCOLOR=#FBF5EF>
42422 <B>0x00000000</B>
42423 </TD>
42424 <TD width=35% BGCOLOR=#FBF5EF>
42425 <B>--</B>
42426 </TD>
42427 </TR>
42428 </TABLE>
42429 <P>
42430 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
42431 <TR valign="top">
42432 <TD width=15% BGCOLOR=#C0FFC0>
42433 <B>Field Name</B>
42434 </TD>
42435 <TD width=15% BGCOLOR=#C0FFC0>
42436 <B>Bits</B>
42437 </TD>
42438 <TD width=10% BGCOLOR=#C0FFC0>
42439 <B>Mask</B>
42440 </TD>
42441 <TD width=10% BGCOLOR=#C0FFC0>
42442 <B>Value</B>
42443 </TD>
42444 <TD width=15% BGCOLOR=#C0FFC0>
42445 <B>Shifted Value</B>
42446 </TD>
42447 <TD width=35% BGCOLOR=#C0FFC0>
42448 <B>Description</B>
42449 </TD>
42450 </TR>
42451 <TR valign="top">
42452 <TD width=15% BGCOLOR=#FBF5EF>
42453 <B>TRI_ENABLE</B>
42454 </TD>
42455 <TD width=15% BGCOLOR=#FBF5EF>
42456 <B>0:0</B>
42457 </TD>
42458 <TD width=10% BGCOLOR=#FBF5EF>
42459 <B>1</B>
42460 </TD>
42461 <TD width=10% BGCOLOR=#FBF5EF>
42462 <B>0</B>
42463 </TD>
42464 <TD width=15% BGCOLOR=#FBF5EF>
42465 <B>0</B>
42466 </TD>
42467 <TD width=35% BGCOLOR=#FBF5EF>
42468 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
42469 </TD>
42470 </TR>
42471 <TR valign="top">
42472 <TD width=15% BGCOLOR=#FBF5EF>
42473 <B>L0_SEL</B>
42474 </TD>
42475 <TD width=15% BGCOLOR=#FBF5EF>
42476 <B>1:1</B>
42477 </TD>
42478 <TD width=10% BGCOLOR=#FBF5EF>
42479 <B>2</B>
42480 </TD>
42481 <TD width=10% BGCOLOR=#FBF5EF>
42482 <B>0</B>
42483 </TD>
42484 <TD width=15% BGCOLOR=#FBF5EF>
42485 <B>0</B>
42486 </TD>
42487 <TD width=35% BGCOLOR=#FBF5EF>
42488 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
42489 </TD>
42490 </TR>
42491 <TR valign="top">
42492 <TD width=15% BGCOLOR=#FBF5EF>
42493 <B>L1_SEL</B>
42494 </TD>
42495 <TD width=15% BGCOLOR=#FBF5EF>
42496 <B>2:2</B>
42497 </TD>
42498 <TD width=10% BGCOLOR=#FBF5EF>
42499 <B>4</B>
42500 </TD>
42501 <TD width=10% BGCOLOR=#FBF5EF>
42502 <B>0</B>
42503 </TD>
42504 <TD width=15% BGCOLOR=#FBF5EF>
42505 <B>0</B>
42506 </TD>
42507 <TD width=35% BGCOLOR=#FBF5EF>
42508 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Clock, Input/Output</B>
42509 </TD>
42510 </TR>
42511 <TR valign="top">
42512 <TD width=15% BGCOLOR=#FBF5EF>
42513 <B>L2_SEL</B>
42514 </TD>
42515 <TD width=15% BGCOLOR=#FBF5EF>
42516 <B>4:3</B>
42517 </TD>
42518 <TD width=10% BGCOLOR=#FBF5EF>
42519 <B>18</B>
42520 </TD>
42521 <TD width=10% BGCOLOR=#FBF5EF>
42522 <B>0</B>
42523 </TD>
42524 <TD width=15% BGCOLOR=#FBF5EF>
42525 <B>0</B>
42526 </TD>
42527 <TD width=35% BGCOLOR=#FBF5EF>
42528 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control, Output</B>
42529 </TD>
42530 </TR>
42531 <TR valign="top">
42532 <TD width=15% BGCOLOR=#FBF5EF>
42533 <B>L3_SEL</B>
42534 </TD>
42535 <TD width=15% BGCOLOR=#FBF5EF>
42536 <B>7:5</B>
42537 </TD>
42538 <TD width=10% BGCOLOR=#FBF5EF>
42539 <B>e0</B>
42540 </TD>
42541 <TD width=10% BGCOLOR=#FBF5EF>
42542 <B>7</B>
42543 </TD>
42544 <TD width=15% BGCOLOR=#FBF5EF>
42545 <B>e0</B>
42546 </TD>
42547 <TD width=35% BGCOLOR=#FBF5EF>
42548 <B>Level 3 Mux Select 000: GPIO 48 (bank 1), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: PJTAG TCK, Input 100: SDIO 1 Clock, Input/Output 101: SPI 1 Serial Clock, Input/Output 110: reserved 111: UART 1 TxD, Output</B>
42549 </TD>
42550 </TR>
42551 <TR valign="top">
42552 <TD width=15% BGCOLOR=#FBF5EF>
42553 <B>Speed</B>
42554 </TD>
42555 <TD width=15% BGCOLOR=#FBF5EF>
42556 <B>8:8</B>
42557 </TD>
42558 <TD width=10% BGCOLOR=#FBF5EF>
42559 <B>100</B>
42560 </TD>
42561 <TD width=10% BGCOLOR=#FBF5EF>
42562 <B>0</B>
42563 </TD>
42564 <TD width=15% BGCOLOR=#FBF5EF>
42565 <B>0</B>
42566 </TD>
42567 <TD width=35% BGCOLOR=#FBF5EF>
42568 <B>Operates the same as MIO_PIN_00[Speed]</B>
42569 </TD>
42570 </TR>
42571 <TR valign="top">
42572 <TD width=15% BGCOLOR=#FBF5EF>
42573 <B>IO_Type</B>
42574 </TD>
42575 <TD width=15% BGCOLOR=#FBF5EF>
42576 <B>11:9</B>
42577 </TD>
42578 <TD width=10% BGCOLOR=#FBF5EF>
42579 <B>e00</B>
42580 </TD>
42581 <TD width=10% BGCOLOR=#FBF5EF>
42582 <B>1</B>
42583 </TD>
42584 <TD width=15% BGCOLOR=#FBF5EF>
42585 <B>200</B>
42586 </TD>
42587 <TD width=35% BGCOLOR=#FBF5EF>
42588 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
42589 </TD>
42590 </TR>
42591 <TR valign="top">
42592 <TD width=15% BGCOLOR=#FBF5EF>
42593 <B>PULLUP</B>
42594 </TD>
42595 <TD width=15% BGCOLOR=#FBF5EF>
42596 <B>12:12</B>
42597 </TD>
42598 <TD width=10% BGCOLOR=#FBF5EF>
42599 <B>1000</B>
42600 </TD>
42601 <TD width=10% BGCOLOR=#FBF5EF>
42602 <B>0</B>
42603 </TD>
42604 <TD width=15% BGCOLOR=#FBF5EF>
42605 <B>0</B>
42606 </TD>
42607 <TD width=35% BGCOLOR=#FBF5EF>
42608 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
42609 </TD>
42610 </TR>
42611 <TR valign="top">
42612 <TD width=15% BGCOLOR=#FBF5EF>
42613 <B>DisableRcvr</B>
42614 </TD>
42615 <TD width=15% BGCOLOR=#FBF5EF>
42616 <B>13:13</B>
42617 </TD>
42618 <TD width=10% BGCOLOR=#FBF5EF>
42619 <B>2000</B>
42620 </TD>
42621 <TD width=10% BGCOLOR=#FBF5EF>
42622 <B>0</B>
42623 </TD>
42624 <TD width=15% BGCOLOR=#FBF5EF>
42625 <B>0</B>
42626 </TD>
42627 <TD width=35% BGCOLOR=#FBF5EF>
42628 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
42629 </TD>
42630 </TR>
42631 <TR valign="top">
42632 <TD width=15% BGCOLOR=#C0C0C0>
42633 <B>MIO_PIN_48@0XF80007C0</B>
42634 </TD>
42635 <TD width=15% BGCOLOR=#C0C0C0>
42636 <B>31:0</B>
42637 </TD>
42638 <TD width=10% BGCOLOR=#C0C0C0>
42639 <B>3fff</B>
42640 </TD>
42641 <TD width=10% BGCOLOR=#C0C0C0>
42642 <B></B>
42643 </TD>
42644 <TD width=15% BGCOLOR=#C0C0C0>
42645 <B>2e0</B>
42646 </TD>
42647 <TD width=35% BGCOLOR=#C0C0C0>
42648 <B>MIO Pin 48 Control</B>
42649 </TD>
42650 </TR>
42651 </TABLE>
42652 <P>
42653 <H2><a name="MIO_PIN_49">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_49</a></H2>
42654 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
42655 <TR valign="top">
42656 <TD width=15% BGCOLOR=#FFFF00>
42657 <B>Register Name</B>
42658 </TD>
42659 <TD width=15% BGCOLOR=#FFFF00>
42660 <B>Address</B>
42661 </TD>
42662 <TD width=10% BGCOLOR=#FFFF00>
42663 <B>Width</B>
42664 </TD>
42665 <TD width=10% BGCOLOR=#FFFF00>
42666 <B>Type</B>
42667 </TD>
42668 <TD width=15% BGCOLOR=#FFFF00>
42669 <B>Reset Value</B>
42670 </TD>
42671 <TD width=35% BGCOLOR=#FFFF00>
42672 <B>Description</B>
42673 </TD>
42674 </TR>
42675 <TR valign="top">
42676 <TD width=15% BGCOLOR=#FBF5EF>
42677 <B>MIO_PIN_49</B>
42678 </TD>
42679 <TD width=15% BGCOLOR=#FBF5EF>
42680 <B>0XF80007C4</B>
42681 </TD>
42682 <TD width=10% BGCOLOR=#FBF5EF>
42683 <B>32</B>
42684 </TD>
42685 <TD width=10% BGCOLOR=#FBF5EF>
42686 <B>rw</B>
42687 </TD>
42688 <TD width=15% BGCOLOR=#FBF5EF>
42689 <B>0x00000000</B>
42690 </TD>
42691 <TD width=35% BGCOLOR=#FBF5EF>
42692 <B>--</B>
42693 </TD>
42694 </TR>
42695 </TABLE>
42696 <P>
42697 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
42698 <TR valign="top">
42699 <TD width=15% BGCOLOR=#C0FFC0>
42700 <B>Field Name</B>
42701 </TD>
42702 <TD width=15% BGCOLOR=#C0FFC0>
42703 <B>Bits</B>
42704 </TD>
42705 <TD width=10% BGCOLOR=#C0FFC0>
42706 <B>Mask</B>
42707 </TD>
42708 <TD width=10% BGCOLOR=#C0FFC0>
42709 <B>Value</B>
42710 </TD>
42711 <TD width=15% BGCOLOR=#C0FFC0>
42712 <B>Shifted Value</B>
42713 </TD>
42714 <TD width=35% BGCOLOR=#C0FFC0>
42715 <B>Description</B>
42716 </TD>
42717 </TR>
42718 <TR valign="top">
42719 <TD width=15% BGCOLOR=#FBF5EF>
42720 <B>TRI_ENABLE</B>
42721 </TD>
42722 <TD width=15% BGCOLOR=#FBF5EF>
42723 <B>0:0</B>
42724 </TD>
42725 <TD width=10% BGCOLOR=#FBF5EF>
42726 <B>1</B>
42727 </TD>
42728 <TD width=10% BGCOLOR=#FBF5EF>
42729 <B>1</B>
42730 </TD>
42731 <TD width=15% BGCOLOR=#FBF5EF>
42732 <B>1</B>
42733 </TD>
42734 <TD width=35% BGCOLOR=#FBF5EF>
42735 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
42736 </TD>
42737 </TR>
42738 <TR valign="top">
42739 <TD width=15% BGCOLOR=#FBF5EF>
42740 <B>L0_SEL</B>
42741 </TD>
42742 <TD width=15% BGCOLOR=#FBF5EF>
42743 <B>1:1</B>
42744 </TD>
42745 <TD width=10% BGCOLOR=#FBF5EF>
42746 <B>2</B>
42747 </TD>
42748 <TD width=10% BGCOLOR=#FBF5EF>
42749 <B>0</B>
42750 </TD>
42751 <TD width=15% BGCOLOR=#FBF5EF>
42752 <B>0</B>
42753 </TD>
42754 <TD width=35% BGCOLOR=#FBF5EF>
42755 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
42756 </TD>
42757 </TR>
42758 <TR valign="top">
42759 <TD width=15% BGCOLOR=#FBF5EF>
42760 <B>L1_SEL</B>
42761 </TD>
42762 <TD width=15% BGCOLOR=#FBF5EF>
42763 <B>2:2</B>
42764 </TD>
42765 <TD width=10% BGCOLOR=#FBF5EF>
42766 <B>4</B>
42767 </TD>
42768 <TD width=10% BGCOLOR=#FBF5EF>
42769 <B>0</B>
42770 </TD>
42771 <TD width=15% BGCOLOR=#FBF5EF>
42772 <B>0</B>
42773 </TD>
42774 <TD width=35% BGCOLOR=#FBF5EF>
42775 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 5, Input/Output</B>
42776 </TD>
42777 </TR>
42778 <TR valign="top">
42779 <TD width=15% BGCOLOR=#FBF5EF>
42780 <B>L2_SEL</B>
42781 </TD>
42782 <TD width=15% BGCOLOR=#FBF5EF>
42783 <B>4:3</B>
42784 </TD>
42785 <TD width=10% BGCOLOR=#FBF5EF>
42786 <B>18</B>
42787 </TD>
42788 <TD width=10% BGCOLOR=#FBF5EF>
42789 <B>0</B>
42790 </TD>
42791 <TD width=15% BGCOLOR=#FBF5EF>
42792 <B>0</B>
42793 </TD>
42794 <TD width=35% BGCOLOR=#FBF5EF>
42795 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control, Output</B>
42796 </TD>
42797 </TR>
42798 <TR valign="top">
42799 <TD width=15% BGCOLOR=#FBF5EF>
42800 <B>L3_SEL</B>
42801 </TD>
42802 <TD width=15% BGCOLOR=#FBF5EF>
42803 <B>7:5</B>
42804 </TD>
42805 <TD width=10% BGCOLOR=#FBF5EF>
42806 <B>e0</B>
42807 </TD>
42808 <TD width=10% BGCOLOR=#FBF5EF>
42809 <B>7</B>
42810 </TD>
42811 <TD width=15% BGCOLOR=#FBF5EF>
42812 <B>e0</B>
42813 </TD>
42814 <TD width=35% BGCOLOR=#FBF5EF>
42815 <B>Level 3 Mux Select 000: GPIO 49 (bank 1), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: PJTAG TMS, Input 100: SDIO 1 IO Bit 1, Input/Output 101: SPI 1 Select 0, Input/Output 110: reserved 111: UART 1 RxD, Input</B>
42816 </TD>
42817 </TR>
42818 <TR valign="top">
42819 <TD width=15% BGCOLOR=#FBF5EF>
42820 <B>Speed</B>
42821 </TD>
42822 <TD width=15% BGCOLOR=#FBF5EF>
42823 <B>8:8</B>
42824 </TD>
42825 <TD width=10% BGCOLOR=#FBF5EF>
42826 <B>100</B>
42827 </TD>
42828 <TD width=10% BGCOLOR=#FBF5EF>
42829 <B>0</B>
42830 </TD>
42831 <TD width=15% BGCOLOR=#FBF5EF>
42832 <B>0</B>
42833 </TD>
42834 <TD width=35% BGCOLOR=#FBF5EF>
42835 <B>Operates the same as MIO_PIN_00[Speed]</B>
42836 </TD>
42837 </TR>
42838 <TR valign="top">
42839 <TD width=15% BGCOLOR=#FBF5EF>
42840 <B>IO_Type</B>
42841 </TD>
42842 <TD width=15% BGCOLOR=#FBF5EF>
42843 <B>11:9</B>
42844 </TD>
42845 <TD width=10% BGCOLOR=#FBF5EF>
42846 <B>e00</B>
42847 </TD>
42848 <TD width=10% BGCOLOR=#FBF5EF>
42849 <B>1</B>
42850 </TD>
42851 <TD width=15% BGCOLOR=#FBF5EF>
42852 <B>200</B>
42853 </TD>
42854 <TD width=35% BGCOLOR=#FBF5EF>
42855 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
42856 </TD>
42857 </TR>
42858 <TR valign="top">
42859 <TD width=15% BGCOLOR=#FBF5EF>
42860 <B>PULLUP</B>
42861 </TD>
42862 <TD width=15% BGCOLOR=#FBF5EF>
42863 <B>12:12</B>
42864 </TD>
42865 <TD width=10% BGCOLOR=#FBF5EF>
42866 <B>1000</B>
42867 </TD>
42868 <TD width=10% BGCOLOR=#FBF5EF>
42869 <B>0</B>
42870 </TD>
42871 <TD width=15% BGCOLOR=#FBF5EF>
42872 <B>0</B>
42873 </TD>
42874 <TD width=35% BGCOLOR=#FBF5EF>
42875 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
42876 </TD>
42877 </TR>
42878 <TR valign="top">
42879 <TD width=15% BGCOLOR=#FBF5EF>
42880 <B>DisableRcvr</B>
42881 </TD>
42882 <TD width=15% BGCOLOR=#FBF5EF>
42883 <B>13:13</B>
42884 </TD>
42885 <TD width=10% BGCOLOR=#FBF5EF>
42886 <B>2000</B>
42887 </TD>
42888 <TD width=10% BGCOLOR=#FBF5EF>
42889 <B>0</B>
42890 </TD>
42891 <TD width=15% BGCOLOR=#FBF5EF>
42892 <B>0</B>
42893 </TD>
42894 <TD width=35% BGCOLOR=#FBF5EF>
42895 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
42896 </TD>
42897 </TR>
42898 <TR valign="top">
42899 <TD width=15% BGCOLOR=#C0C0C0>
42900 <B>MIO_PIN_49@0XF80007C4</B>
42901 </TD>
42902 <TD width=15% BGCOLOR=#C0C0C0>
42903 <B>31:0</B>
42904 </TD>
42905 <TD width=10% BGCOLOR=#C0C0C0>
42906 <B>3fff</B>
42907 </TD>
42908 <TD width=10% BGCOLOR=#C0C0C0>
42909 <B></B>
42910 </TD>
42911 <TD width=15% BGCOLOR=#C0C0C0>
42912 <B>2e1</B>
42913 </TD>
42914 <TD width=35% BGCOLOR=#C0C0C0>
42915 <B>MIO Pin 49 Control</B>
42916 </TD>
42917 </TR>
42918 </TABLE>
42919 <P>
42920 <H2><a name="MIO_PIN_50">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_50</a></H2>
42921 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
42922 <TR valign="top">
42923 <TD width=15% BGCOLOR=#FFFF00>
42924 <B>Register Name</B>
42925 </TD>
42926 <TD width=15% BGCOLOR=#FFFF00>
42927 <B>Address</B>
42928 </TD>
42929 <TD width=10% BGCOLOR=#FFFF00>
42930 <B>Width</B>
42931 </TD>
42932 <TD width=10% BGCOLOR=#FFFF00>
42933 <B>Type</B>
42934 </TD>
42935 <TD width=15% BGCOLOR=#FFFF00>
42936 <B>Reset Value</B>
42937 </TD>
42938 <TD width=35% BGCOLOR=#FFFF00>
42939 <B>Description</B>
42940 </TD>
42941 </TR>
42942 <TR valign="top">
42943 <TD width=15% BGCOLOR=#FBF5EF>
42944 <B>MIO_PIN_50</B>
42945 </TD>
42946 <TD width=15% BGCOLOR=#FBF5EF>
42947 <B>0XF80007C8</B>
42948 </TD>
42949 <TD width=10% BGCOLOR=#FBF5EF>
42950 <B>32</B>
42951 </TD>
42952 <TD width=10% BGCOLOR=#FBF5EF>
42953 <B>rw</B>
42954 </TD>
42955 <TD width=15% BGCOLOR=#FBF5EF>
42956 <B>0x00000000</B>
42957 </TD>
42958 <TD width=35% BGCOLOR=#FBF5EF>
42959 <B>--</B>
42960 </TD>
42961 </TR>
42962 </TABLE>
42963 <P>
42964 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
42965 <TR valign="top">
42966 <TD width=15% BGCOLOR=#C0FFC0>
42967 <B>Field Name</B>
42968 </TD>
42969 <TD width=15% BGCOLOR=#C0FFC0>
42970 <B>Bits</B>
42971 </TD>
42972 <TD width=10% BGCOLOR=#C0FFC0>
42973 <B>Mask</B>
42974 </TD>
42975 <TD width=10% BGCOLOR=#C0FFC0>
42976 <B>Value</B>
42977 </TD>
42978 <TD width=15% BGCOLOR=#C0FFC0>
42979 <B>Shifted Value</B>
42980 </TD>
42981 <TD width=35% BGCOLOR=#C0FFC0>
42982 <B>Description</B>
42983 </TD>
42984 </TR>
42985 <TR valign="top">
42986 <TD width=15% BGCOLOR=#FBF5EF>
42987 <B>TRI_ENABLE</B>
42988 </TD>
42989 <TD width=15% BGCOLOR=#FBF5EF>
42990 <B>0:0</B>
42991 </TD>
42992 <TD width=10% BGCOLOR=#FBF5EF>
42993 <B>1</B>
42994 </TD>
42995 <TD width=10% BGCOLOR=#FBF5EF>
42996 <B>0</B>
42997 </TD>
42998 <TD width=15% BGCOLOR=#FBF5EF>
42999 <B>0</B>
43000 </TD>
43001 <TD width=35% BGCOLOR=#FBF5EF>
43002 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
43003 </TD>
43004 </TR>
43005 <TR valign="top">
43006 <TD width=15% BGCOLOR=#FBF5EF>
43007 <B>L0_SEL</B>
43008 </TD>
43009 <TD width=15% BGCOLOR=#FBF5EF>
43010 <B>1:1</B>
43011 </TD>
43012 <TD width=10% BGCOLOR=#FBF5EF>
43013 <B>2</B>
43014 </TD>
43015 <TD width=10% BGCOLOR=#FBF5EF>
43016 <B>0</B>
43017 </TD>
43018 <TD width=15% BGCOLOR=#FBF5EF>
43019 <B>0</B>
43020 </TD>
43021 <TD width=35% BGCOLOR=#FBF5EF>
43022 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
43023 </TD>
43024 </TR>
43025 <TR valign="top">
43026 <TD width=15% BGCOLOR=#FBF5EF>
43027 <B>L1_SEL</B>
43028 </TD>
43029 <TD width=15% BGCOLOR=#FBF5EF>
43030 <B>2:2</B>
43031 </TD>
43032 <TD width=10% BGCOLOR=#FBF5EF>
43033 <B>4</B>
43034 </TD>
43035 <TD width=10% BGCOLOR=#FBF5EF>
43036 <B>0</B>
43037 </TD>
43038 <TD width=15% BGCOLOR=#FBF5EF>
43039 <B>0</B>
43040 </TD>
43041 <TD width=35% BGCOLOR=#FBF5EF>
43042 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 6, Input/Output</B>
43043 </TD>
43044 </TR>
43045 <TR valign="top">
43046 <TD width=15% BGCOLOR=#FBF5EF>
43047 <B>L2_SEL</B>
43048 </TD>
43049 <TD width=15% BGCOLOR=#FBF5EF>
43050 <B>4:3</B>
43051 </TD>
43052 <TD width=10% BGCOLOR=#FBF5EF>
43053 <B>18</B>
43054 </TD>
43055 <TD width=10% BGCOLOR=#FBF5EF>
43056 <B>0</B>
43057 </TD>
43058 <TD width=15% BGCOLOR=#FBF5EF>
43059 <B>0</B>
43060 </TD>
43061 <TD width=35% BGCOLOR=#FBF5EF>
43062 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control, Output</B>
43063 </TD>
43064 </TR>
43065 <TR valign="top">
43066 <TD width=15% BGCOLOR=#FBF5EF>
43067 <B>L3_SEL</B>
43068 </TD>
43069 <TD width=15% BGCOLOR=#FBF5EF>
43070 <B>7:5</B>
43071 </TD>
43072 <TD width=10% BGCOLOR=#FBF5EF>
43073 <B>e0</B>
43074 </TD>
43075 <TD width=10% BGCOLOR=#FBF5EF>
43076 <B>2</B>
43077 </TD>
43078 <TD width=15% BGCOLOR=#FBF5EF>
43079 <B>40</B>
43080 </TD>
43081 <TD width=35% BGCOLOR=#FBF5EF>
43082 <B>Level 3 Mux Select 000: GPIO 50 (bank 1), Input/Output 001: CAN 0 Rx, Input 010: I2C 0 Serial Clock, Input/Ouput 011: SWDT Clock, Input 100: SDIO 1 IO Bit 2, Input/Output 101: SPI 1 Slave Select 1, Output 110: reserved 111: UART 0 RxD, Input</B>
43083 </TD>
43084 </TR>
43085 <TR valign="top">
43086 <TD width=15% BGCOLOR=#FBF5EF>
43087 <B>Speed</B>
43088 </TD>
43089 <TD width=15% BGCOLOR=#FBF5EF>
43090 <B>8:8</B>
43091 </TD>
43092 <TD width=10% BGCOLOR=#FBF5EF>
43093 <B>100</B>
43094 </TD>
43095 <TD width=10% BGCOLOR=#FBF5EF>
43096 <B>0</B>
43097 </TD>
43098 <TD width=15% BGCOLOR=#FBF5EF>
43099 <B>0</B>
43100 </TD>
43101 <TD width=35% BGCOLOR=#FBF5EF>
43102 <B>Operates the same as MIO_PIN_00[Speed]</B>
43103 </TD>
43104 </TR>
43105 <TR valign="top">
43106 <TD width=15% BGCOLOR=#FBF5EF>
43107 <B>IO_Type</B>
43108 </TD>
43109 <TD width=15% BGCOLOR=#FBF5EF>
43110 <B>11:9</B>
43111 </TD>
43112 <TD width=10% BGCOLOR=#FBF5EF>
43113 <B>e00</B>
43114 </TD>
43115 <TD width=10% BGCOLOR=#FBF5EF>
43116 <B>1</B>
43117 </TD>
43118 <TD width=15% BGCOLOR=#FBF5EF>
43119 <B>200</B>
43120 </TD>
43121 <TD width=35% BGCOLOR=#FBF5EF>
43122 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
43123 </TD>
43124 </TR>
43125 <TR valign="top">
43126 <TD width=15% BGCOLOR=#FBF5EF>
43127 <B>PULLUP</B>
43128 </TD>
43129 <TD width=15% BGCOLOR=#FBF5EF>
43130 <B>12:12</B>
43131 </TD>
43132 <TD width=10% BGCOLOR=#FBF5EF>
43133 <B>1000</B>
43134 </TD>
43135 <TD width=10% BGCOLOR=#FBF5EF>
43136 <B>1</B>
43137 </TD>
43138 <TD width=15% BGCOLOR=#FBF5EF>
43139 <B>1000</B>
43140 </TD>
43141 <TD width=35% BGCOLOR=#FBF5EF>
43142 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
43143 </TD>
43144 </TR>
43145 <TR valign="top">
43146 <TD width=15% BGCOLOR=#FBF5EF>
43147 <B>DisableRcvr</B>
43148 </TD>
43149 <TD width=15% BGCOLOR=#FBF5EF>
43150 <B>13:13</B>
43151 </TD>
43152 <TD width=10% BGCOLOR=#FBF5EF>
43153 <B>2000</B>
43154 </TD>
43155 <TD width=10% BGCOLOR=#FBF5EF>
43156 <B>0</B>
43157 </TD>
43158 <TD width=15% BGCOLOR=#FBF5EF>
43159 <B>0</B>
43160 </TD>
43161 <TD width=35% BGCOLOR=#FBF5EF>
43162 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
43163 </TD>
43164 </TR>
43165 <TR valign="top">
43166 <TD width=15% BGCOLOR=#C0C0C0>
43167 <B>MIO_PIN_50@0XF80007C8</B>
43168 </TD>
43169 <TD width=15% BGCOLOR=#C0C0C0>
43170 <B>31:0</B>
43171 </TD>
43172 <TD width=10% BGCOLOR=#C0C0C0>
43173 <B>3fff</B>
43174 </TD>
43175 <TD width=10% BGCOLOR=#C0C0C0>
43176 <B></B>
43177 </TD>
43178 <TD width=15% BGCOLOR=#C0C0C0>
43179 <B>1240</B>
43180 </TD>
43181 <TD width=35% BGCOLOR=#C0C0C0>
43182 <B>MIO Pin 50 Control</B>
43183 </TD>
43184 </TR>
43185 </TABLE>
43186 <P>
43187 <H2><a name="MIO_PIN_51">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_51</a></H2>
43188 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
43189 <TR valign="top">
43190 <TD width=15% BGCOLOR=#FFFF00>
43191 <B>Register Name</B>
43192 </TD>
43193 <TD width=15% BGCOLOR=#FFFF00>
43194 <B>Address</B>
43195 </TD>
43196 <TD width=10% BGCOLOR=#FFFF00>
43197 <B>Width</B>
43198 </TD>
43199 <TD width=10% BGCOLOR=#FFFF00>
43200 <B>Type</B>
43201 </TD>
43202 <TD width=15% BGCOLOR=#FFFF00>
43203 <B>Reset Value</B>
43204 </TD>
43205 <TD width=35% BGCOLOR=#FFFF00>
43206 <B>Description</B>
43207 </TD>
43208 </TR>
43209 <TR valign="top">
43210 <TD width=15% BGCOLOR=#FBF5EF>
43211 <B>MIO_PIN_51</B>
43212 </TD>
43213 <TD width=15% BGCOLOR=#FBF5EF>
43214 <B>0XF80007CC</B>
43215 </TD>
43216 <TD width=10% BGCOLOR=#FBF5EF>
43217 <B>32</B>
43218 </TD>
43219 <TD width=10% BGCOLOR=#FBF5EF>
43220 <B>rw</B>
43221 </TD>
43222 <TD width=15% BGCOLOR=#FBF5EF>
43223 <B>0x00000000</B>
43224 </TD>
43225 <TD width=35% BGCOLOR=#FBF5EF>
43226 <B>--</B>
43227 </TD>
43228 </TR>
43229 </TABLE>
43230 <P>
43231 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
43232 <TR valign="top">
43233 <TD width=15% BGCOLOR=#C0FFC0>
43234 <B>Field Name</B>
43235 </TD>
43236 <TD width=15% BGCOLOR=#C0FFC0>
43237 <B>Bits</B>
43238 </TD>
43239 <TD width=10% BGCOLOR=#C0FFC0>
43240 <B>Mask</B>
43241 </TD>
43242 <TD width=10% BGCOLOR=#C0FFC0>
43243 <B>Value</B>
43244 </TD>
43245 <TD width=15% BGCOLOR=#C0FFC0>
43246 <B>Shifted Value</B>
43247 </TD>
43248 <TD width=35% BGCOLOR=#C0FFC0>
43249 <B>Description</B>
43250 </TD>
43251 </TR>
43252 <TR valign="top">
43253 <TD width=15% BGCOLOR=#FBF5EF>
43254 <B>TRI_ENABLE</B>
43255 </TD>
43256 <TD width=15% BGCOLOR=#FBF5EF>
43257 <B>0:0</B>
43258 </TD>
43259 <TD width=10% BGCOLOR=#FBF5EF>
43260 <B>1</B>
43261 </TD>
43262 <TD width=10% BGCOLOR=#FBF5EF>
43263 <B>0</B>
43264 </TD>
43265 <TD width=15% BGCOLOR=#FBF5EF>
43266 <B>0</B>
43267 </TD>
43268 <TD width=35% BGCOLOR=#FBF5EF>
43269 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
43270 </TD>
43271 </TR>
43272 <TR valign="top">
43273 <TD width=15% BGCOLOR=#FBF5EF>
43274 <B>L0_SEL</B>
43275 </TD>
43276 <TD width=15% BGCOLOR=#FBF5EF>
43277 <B>1:1</B>
43278 </TD>
43279 <TD width=10% BGCOLOR=#FBF5EF>
43280 <B>2</B>
43281 </TD>
43282 <TD width=10% BGCOLOR=#FBF5EF>
43283 <B>0</B>
43284 </TD>
43285 <TD width=15% BGCOLOR=#FBF5EF>
43286 <B>0</B>
43287 </TD>
43288 <TD width=35% BGCOLOR=#FBF5EF>
43289 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
43290 </TD>
43291 </TR>
43292 <TR valign="top">
43293 <TD width=15% BGCOLOR=#FBF5EF>
43294 <B>L1_SEL</B>
43295 </TD>
43296 <TD width=15% BGCOLOR=#FBF5EF>
43297 <B>2:2</B>
43298 </TD>
43299 <TD width=10% BGCOLOR=#FBF5EF>
43300 <B>4</B>
43301 </TD>
43302 <TD width=10% BGCOLOR=#FBF5EF>
43303 <B>0</B>
43304 </TD>
43305 <TD width=15% BGCOLOR=#FBF5EF>
43306 <B>0</B>
43307 </TD>
43308 <TD width=35% BGCOLOR=#FBF5EF>
43309 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 7, Input/Output</B>
43310 </TD>
43311 </TR>
43312 <TR valign="top">
43313 <TD width=15% BGCOLOR=#FBF5EF>
43314 <B>L2_SEL</B>
43315 </TD>
43316 <TD width=15% BGCOLOR=#FBF5EF>
43317 <B>4:3</B>
43318 </TD>
43319 <TD width=10% BGCOLOR=#FBF5EF>
43320 <B>18</B>
43321 </TD>
43322 <TD width=10% BGCOLOR=#FBF5EF>
43323 <B>0</B>
43324 </TD>
43325 <TD width=15% BGCOLOR=#FBF5EF>
43326 <B>0</B>
43327 </TD>
43328 <TD width=35% BGCOLOR=#FBF5EF>
43329 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control, Output</B>
43330 </TD>
43331 </TR>
43332 <TR valign="top">
43333 <TD width=15% BGCOLOR=#FBF5EF>
43334 <B>L3_SEL</B>
43335 </TD>
43336 <TD width=15% BGCOLOR=#FBF5EF>
43337 <B>7:5</B>
43338 </TD>
43339 <TD width=10% BGCOLOR=#FBF5EF>
43340 <B>e0</B>
43341 </TD>
43342 <TD width=10% BGCOLOR=#FBF5EF>
43343 <B>2</B>
43344 </TD>
43345 <TD width=15% BGCOLOR=#FBF5EF>
43346 <B>40</B>
43347 </TD>
43348 <TD width=35% BGCOLOR=#FBF5EF>
43349 <B>Level 3 Mux Select 000: GPIO 51 (bank 1), Input/Output 001: CAN 0 Tx, Output 010: I2C 0 Serial Data, Input/Output 011: SWDT Reset, Output 100: SDIO 1 IO Bit 3, Input/Output 101: SPI 1 Slave Select 2, Output 110: reserved 111: UART 0 TxD, Output</B>
43350 </TD>
43351 </TR>
43352 <TR valign="top">
43353 <TD width=15% BGCOLOR=#FBF5EF>
43354 <B>Speed</B>
43355 </TD>
43356 <TD width=15% BGCOLOR=#FBF5EF>
43357 <B>8:8</B>
43358 </TD>
43359 <TD width=10% BGCOLOR=#FBF5EF>
43360 <B>100</B>
43361 </TD>
43362 <TD width=10% BGCOLOR=#FBF5EF>
43363 <B>0</B>
43364 </TD>
43365 <TD width=15% BGCOLOR=#FBF5EF>
43366 <B>0</B>
43367 </TD>
43368 <TD width=35% BGCOLOR=#FBF5EF>
43369 <B>Operates the same as MIO_PIN_00[Speed]</B>
43370 </TD>
43371 </TR>
43372 <TR valign="top">
43373 <TD width=15% BGCOLOR=#FBF5EF>
43374 <B>IO_Type</B>
43375 </TD>
43376 <TD width=15% BGCOLOR=#FBF5EF>
43377 <B>11:9</B>
43378 </TD>
43379 <TD width=10% BGCOLOR=#FBF5EF>
43380 <B>e00</B>
43381 </TD>
43382 <TD width=10% BGCOLOR=#FBF5EF>
43383 <B>1</B>
43384 </TD>
43385 <TD width=15% BGCOLOR=#FBF5EF>
43386 <B>200</B>
43387 </TD>
43388 <TD width=35% BGCOLOR=#FBF5EF>
43389 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
43390 </TD>
43391 </TR>
43392 <TR valign="top">
43393 <TD width=15% BGCOLOR=#FBF5EF>
43394 <B>PULLUP</B>
43395 </TD>
43396 <TD width=15% BGCOLOR=#FBF5EF>
43397 <B>12:12</B>
43398 </TD>
43399 <TD width=10% BGCOLOR=#FBF5EF>
43400 <B>1000</B>
43401 </TD>
43402 <TD width=10% BGCOLOR=#FBF5EF>
43403 <B>1</B>
43404 </TD>
43405 <TD width=15% BGCOLOR=#FBF5EF>
43406 <B>1000</B>
43407 </TD>
43408 <TD width=35% BGCOLOR=#FBF5EF>
43409 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
43410 </TD>
43411 </TR>
43412 <TR valign="top">
43413 <TD width=15% BGCOLOR=#FBF5EF>
43414 <B>DisableRcvr</B>
43415 </TD>
43416 <TD width=15% BGCOLOR=#FBF5EF>
43417 <B>13:13</B>
43418 </TD>
43419 <TD width=10% BGCOLOR=#FBF5EF>
43420 <B>2000</B>
43421 </TD>
43422 <TD width=10% BGCOLOR=#FBF5EF>
43423 <B>0</B>
43424 </TD>
43425 <TD width=15% BGCOLOR=#FBF5EF>
43426 <B>0</B>
43427 </TD>
43428 <TD width=35% BGCOLOR=#FBF5EF>
43429 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
43430 </TD>
43431 </TR>
43432 <TR valign="top">
43433 <TD width=15% BGCOLOR=#C0C0C0>
43434 <B>MIO_PIN_51@0XF80007CC</B>
43435 </TD>
43436 <TD width=15% BGCOLOR=#C0C0C0>
43437 <B>31:0</B>
43438 </TD>
43439 <TD width=10% BGCOLOR=#C0C0C0>
43440 <B>3fff</B>
43441 </TD>
43442 <TD width=10% BGCOLOR=#C0C0C0>
43443 <B></B>
43444 </TD>
43445 <TD width=15% BGCOLOR=#C0C0C0>
43446 <B>1240</B>
43447 </TD>
43448 <TD width=35% BGCOLOR=#C0C0C0>
43449 <B>MIO Pin 51 Control</B>
43450 </TD>
43451 </TR>
43452 </TABLE>
43453 <P>
43454 <H2><a name="MIO_PIN_52">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_52</a></H2>
43455 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
43456 <TR valign="top">
43457 <TD width=15% BGCOLOR=#FFFF00>
43458 <B>Register Name</B>
43459 </TD>
43460 <TD width=15% BGCOLOR=#FFFF00>
43461 <B>Address</B>
43462 </TD>
43463 <TD width=10% BGCOLOR=#FFFF00>
43464 <B>Width</B>
43465 </TD>
43466 <TD width=10% BGCOLOR=#FFFF00>
43467 <B>Type</B>
43468 </TD>
43469 <TD width=15% BGCOLOR=#FFFF00>
43470 <B>Reset Value</B>
43471 </TD>
43472 <TD width=35% BGCOLOR=#FFFF00>
43473 <B>Description</B>
43474 </TD>
43475 </TR>
43476 <TR valign="top">
43477 <TD width=15% BGCOLOR=#FBF5EF>
43478 <B>MIO_PIN_52</B>
43479 </TD>
43480 <TD width=15% BGCOLOR=#FBF5EF>
43481 <B>0XF80007D0</B>
43482 </TD>
43483 <TD width=10% BGCOLOR=#FBF5EF>
43484 <B>32</B>
43485 </TD>
43486 <TD width=10% BGCOLOR=#FBF5EF>
43487 <B>rw</B>
43488 </TD>
43489 <TD width=15% BGCOLOR=#FBF5EF>
43490 <B>0x00000000</B>
43491 </TD>
43492 <TD width=35% BGCOLOR=#FBF5EF>
43493 <B>--</B>
43494 </TD>
43495 </TR>
43496 </TABLE>
43497 <P>
43498 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
43499 <TR valign="top">
43500 <TD width=15% BGCOLOR=#C0FFC0>
43501 <B>Field Name</B>
43502 </TD>
43503 <TD width=15% BGCOLOR=#C0FFC0>
43504 <B>Bits</B>
43505 </TD>
43506 <TD width=10% BGCOLOR=#C0FFC0>
43507 <B>Mask</B>
43508 </TD>
43509 <TD width=10% BGCOLOR=#C0FFC0>
43510 <B>Value</B>
43511 </TD>
43512 <TD width=15% BGCOLOR=#C0FFC0>
43513 <B>Shifted Value</B>
43514 </TD>
43515 <TD width=35% BGCOLOR=#C0FFC0>
43516 <B>Description</B>
43517 </TD>
43518 </TR>
43519 <TR valign="top">
43520 <TD width=15% BGCOLOR=#FBF5EF>
43521 <B>TRI_ENABLE</B>
43522 </TD>
43523 <TD width=15% BGCOLOR=#FBF5EF>
43524 <B>0:0</B>
43525 </TD>
43526 <TD width=10% BGCOLOR=#FBF5EF>
43527 <B>1</B>
43528 </TD>
43529 <TD width=10% BGCOLOR=#FBF5EF>
43530 <B>0</B>
43531 </TD>
43532 <TD width=15% BGCOLOR=#FBF5EF>
43533 <B>0</B>
43534 </TD>
43535 <TD width=35% BGCOLOR=#FBF5EF>
43536 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
43537 </TD>
43538 </TR>
43539 <TR valign="top">
43540 <TD width=15% BGCOLOR=#FBF5EF>
43541 <B>L0_SEL</B>
43542 </TD>
43543 <TD width=15% BGCOLOR=#FBF5EF>
43544 <B>1:1</B>
43545 </TD>
43546 <TD width=10% BGCOLOR=#FBF5EF>
43547 <B>2</B>
43548 </TD>
43549 <TD width=10% BGCOLOR=#FBF5EF>
43550 <B>0</B>
43551 </TD>
43552 <TD width=15% BGCOLOR=#FBF5EF>
43553 <B>0</B>
43554 </TD>
43555 <TD width=35% BGCOLOR=#FBF5EF>
43556 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
43557 </TD>
43558 </TR>
43559 <TR valign="top">
43560 <TD width=15% BGCOLOR=#FBF5EF>
43561 <B>L1_SEL</B>
43562 </TD>
43563 <TD width=15% BGCOLOR=#FBF5EF>
43564 <B>2:2</B>
43565 </TD>
43566 <TD width=10% BGCOLOR=#FBF5EF>
43567 <B>4</B>
43568 </TD>
43569 <TD width=10% BGCOLOR=#FBF5EF>
43570 <B>0</B>
43571 </TD>
43572 <TD width=15% BGCOLOR=#FBF5EF>
43573 <B>0</B>
43574 </TD>
43575 <TD width=35% BGCOLOR=#FBF5EF>
43576 <B>Level 1 Mux Select 0: Level 2 Mux 1: reserved</B>
43577 </TD>
43578 </TR>
43579 <TR valign="top">
43580 <TD width=15% BGCOLOR=#FBF5EF>
43581 <B>L2_SEL</B>
43582 </TD>
43583 <TD width=15% BGCOLOR=#FBF5EF>
43584 <B>4:3</B>
43585 </TD>
43586 <TD width=10% BGCOLOR=#FBF5EF>
43587 <B>18</B>
43588 </TD>
43589 <TD width=10% BGCOLOR=#FBF5EF>
43590 <B>0</B>
43591 </TD>
43592 <TD width=15% BGCOLOR=#FBF5EF>
43593 <B>0</B>
43594 </TD>
43595 <TD width=35% BGCOLOR=#FBF5EF>
43596 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control, Output</B>
43597 </TD>
43598 </TR>
43599 <TR valign="top">
43600 <TD width=15% BGCOLOR=#FBF5EF>
43601 <B>L3_SEL</B>
43602 </TD>
43603 <TD width=15% BGCOLOR=#FBF5EF>
43604 <B>7:5</B>
43605 </TD>
43606 <TD width=10% BGCOLOR=#FBF5EF>
43607 <B>e0</B>
43608 </TD>
43609 <TD width=10% BGCOLOR=#FBF5EF>
43610 <B>4</B>
43611 </TD>
43612 <TD width=15% BGCOLOR=#FBF5EF>
43613 <B>80</B>
43614 </TD>
43615 <TD width=35% BGCOLOR=#FBF5EF>
43616 <B>Level 3 Mux Select 000: GPIO 52 (bank 1), Input/Output 001: CAN 1 Tx, Output 010: I2C 1 Serial Clock, Input/Output 011: SWDT Clock, Input 100: MDIO 0 Clock, Output 101: MDIO 1 Clock, Output 110: reserved 111: UART 1 TxD, Output</B>
43617 </TD>
43618 </TR>
43619 <TR valign="top">
43620 <TD width=15% BGCOLOR=#FBF5EF>
43621 <B>Speed</B>
43622 </TD>
43623 <TD width=15% BGCOLOR=#FBF5EF>
43624 <B>8:8</B>
43625 </TD>
43626 <TD width=10% BGCOLOR=#FBF5EF>
43627 <B>100</B>
43628 </TD>
43629 <TD width=10% BGCOLOR=#FBF5EF>
43630 <B>0</B>
43631 </TD>
43632 <TD width=15% BGCOLOR=#FBF5EF>
43633 <B>0</B>
43634 </TD>
43635 <TD width=35% BGCOLOR=#FBF5EF>
43636 <B>Operates the same as MIO_PIN_00[Speed]</B>
43637 </TD>
43638 </TR>
43639 <TR valign="top">
43640 <TD width=15% BGCOLOR=#FBF5EF>
43641 <B>IO_Type</B>
43642 </TD>
43643 <TD width=15% BGCOLOR=#FBF5EF>
43644 <B>11:9</B>
43645 </TD>
43646 <TD width=10% BGCOLOR=#FBF5EF>
43647 <B>e00</B>
43648 </TD>
43649 <TD width=10% BGCOLOR=#FBF5EF>
43650 <B>1</B>
43651 </TD>
43652 <TD width=15% BGCOLOR=#FBF5EF>
43653 <B>200</B>
43654 </TD>
43655 <TD width=35% BGCOLOR=#FBF5EF>
43656 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
43657 </TD>
43658 </TR>
43659 <TR valign="top">
43660 <TD width=15% BGCOLOR=#FBF5EF>
43661 <B>PULLUP</B>
43662 </TD>
43663 <TD width=15% BGCOLOR=#FBF5EF>
43664 <B>12:12</B>
43665 </TD>
43666 <TD width=10% BGCOLOR=#FBF5EF>
43667 <B>1000</B>
43668 </TD>
43669 <TD width=10% BGCOLOR=#FBF5EF>
43670 <B>0</B>
43671 </TD>
43672 <TD width=15% BGCOLOR=#FBF5EF>
43673 <B>0</B>
43674 </TD>
43675 <TD width=35% BGCOLOR=#FBF5EF>
43676 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
43677 </TD>
43678 </TR>
43679 <TR valign="top">
43680 <TD width=15% BGCOLOR=#FBF5EF>
43681 <B>DisableRcvr</B>
43682 </TD>
43683 <TD width=15% BGCOLOR=#FBF5EF>
43684 <B>13:13</B>
43685 </TD>
43686 <TD width=10% BGCOLOR=#FBF5EF>
43687 <B>2000</B>
43688 </TD>
43689 <TD width=10% BGCOLOR=#FBF5EF>
43690 <B>0</B>
43691 </TD>
43692 <TD width=15% BGCOLOR=#FBF5EF>
43693 <B>0</B>
43694 </TD>
43695 <TD width=35% BGCOLOR=#FBF5EF>
43696 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
43697 </TD>
43698 </TR>
43699 <TR valign="top">
43700 <TD width=15% BGCOLOR=#C0C0C0>
43701 <B>MIO_PIN_52@0XF80007D0</B>
43702 </TD>
43703 <TD width=15% BGCOLOR=#C0C0C0>
43704 <B>31:0</B>
43705 </TD>
43706 <TD width=10% BGCOLOR=#C0C0C0>
43707 <B>3fff</B>
43708 </TD>
43709 <TD width=10% BGCOLOR=#C0C0C0>
43710 <B></B>
43711 </TD>
43712 <TD width=15% BGCOLOR=#C0C0C0>
43713 <B>280</B>
43714 </TD>
43715 <TD width=35% BGCOLOR=#C0C0C0>
43716 <B>MIO Pin 52 Control</B>
43717 </TD>
43718 </TR>
43719 </TABLE>
43720 <P>
43721 <H2><a name="MIO_PIN_53">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_53</a></H2>
43722 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
43723 <TR valign="top">
43724 <TD width=15% BGCOLOR=#FFFF00>
43725 <B>Register Name</B>
43726 </TD>
43727 <TD width=15% BGCOLOR=#FFFF00>
43728 <B>Address</B>
43729 </TD>
43730 <TD width=10% BGCOLOR=#FFFF00>
43731 <B>Width</B>
43732 </TD>
43733 <TD width=10% BGCOLOR=#FFFF00>
43734 <B>Type</B>
43735 </TD>
43736 <TD width=15% BGCOLOR=#FFFF00>
43737 <B>Reset Value</B>
43738 </TD>
43739 <TD width=35% BGCOLOR=#FFFF00>
43740 <B>Description</B>
43741 </TD>
43742 </TR>
43743 <TR valign="top">
43744 <TD width=15% BGCOLOR=#FBF5EF>
43745 <B>MIO_PIN_53</B>
43746 </TD>
43747 <TD width=15% BGCOLOR=#FBF5EF>
43748 <B>0XF80007D4</B>
43749 </TD>
43750 <TD width=10% BGCOLOR=#FBF5EF>
43751 <B>32</B>
43752 </TD>
43753 <TD width=10% BGCOLOR=#FBF5EF>
43754 <B>rw</B>
43755 </TD>
43756 <TD width=15% BGCOLOR=#FBF5EF>
43757 <B>0x00000000</B>
43758 </TD>
43759 <TD width=35% BGCOLOR=#FBF5EF>
43760 <B>--</B>
43761 </TD>
43762 </TR>
43763 </TABLE>
43764 <P>
43765 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
43766 <TR valign="top">
43767 <TD width=15% BGCOLOR=#C0FFC0>
43768 <B>Field Name</B>
43769 </TD>
43770 <TD width=15% BGCOLOR=#C0FFC0>
43771 <B>Bits</B>
43772 </TD>
43773 <TD width=10% BGCOLOR=#C0FFC0>
43774 <B>Mask</B>
43775 </TD>
43776 <TD width=10% BGCOLOR=#C0FFC0>
43777 <B>Value</B>
43778 </TD>
43779 <TD width=15% BGCOLOR=#C0FFC0>
43780 <B>Shifted Value</B>
43781 </TD>
43782 <TD width=35% BGCOLOR=#C0FFC0>
43783 <B>Description</B>
43784 </TD>
43785 </TR>
43786 <TR valign="top">
43787 <TD width=15% BGCOLOR=#FBF5EF>
43788 <B>TRI_ENABLE</B>
43789 </TD>
43790 <TD width=15% BGCOLOR=#FBF5EF>
43791 <B>0:0</B>
43792 </TD>
43793 <TD width=10% BGCOLOR=#FBF5EF>
43794 <B>1</B>
43795 </TD>
43796 <TD width=10% BGCOLOR=#FBF5EF>
43797 <B>0</B>
43798 </TD>
43799 <TD width=15% BGCOLOR=#FBF5EF>
43800 <B>0</B>
43801 </TD>
43802 <TD width=35% BGCOLOR=#FBF5EF>
43803 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
43804 </TD>
43805 </TR>
43806 <TR valign="top">
43807 <TD width=15% BGCOLOR=#FBF5EF>
43808 <B>L0_SEL</B>
43809 </TD>
43810 <TD width=15% BGCOLOR=#FBF5EF>
43811 <B>1:1</B>
43812 </TD>
43813 <TD width=10% BGCOLOR=#FBF5EF>
43814 <B>2</B>
43815 </TD>
43816 <TD width=10% BGCOLOR=#FBF5EF>
43817 <B>0</B>
43818 </TD>
43819 <TD width=15% BGCOLOR=#FBF5EF>
43820 <B>0</B>
43821 </TD>
43822 <TD width=35% BGCOLOR=#FBF5EF>
43823 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
43824 </TD>
43825 </TR>
43826 <TR valign="top">
43827 <TD width=15% BGCOLOR=#FBF5EF>
43828 <B>L1_SEL</B>
43829 </TD>
43830 <TD width=15% BGCOLOR=#FBF5EF>
43831 <B>2:2</B>
43832 </TD>
43833 <TD width=10% BGCOLOR=#FBF5EF>
43834 <B>4</B>
43835 </TD>
43836 <TD width=10% BGCOLOR=#FBF5EF>
43837 <B>0</B>
43838 </TD>
43839 <TD width=15% BGCOLOR=#FBF5EF>
43840 <B>0</B>
43841 </TD>
43842 <TD width=35% BGCOLOR=#FBF5EF>
43843 <B>Level 1 Mux Select 0: Level 2 Mux 1: reserved</B>
43844 </TD>
43845 </TR>
43846 <TR valign="top">
43847 <TD width=15% BGCOLOR=#FBF5EF>
43848 <B>L2_SEL</B>
43849 </TD>
43850 <TD width=15% BGCOLOR=#FBF5EF>
43851 <B>4:3</B>
43852 </TD>
43853 <TD width=10% BGCOLOR=#FBF5EF>
43854 <B>18</B>
43855 </TD>
43856 <TD width=10% BGCOLOR=#FBF5EF>
43857 <B>0</B>
43858 </TD>
43859 <TD width=15% BGCOLOR=#FBF5EF>
43860 <B>0</B>
43861 </TD>
43862 <TD width=35% BGCOLOR=#FBF5EF>
43863 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control, Output</B>
43864 </TD>
43865 </TR>
43866 <TR valign="top">
43867 <TD width=15% BGCOLOR=#FBF5EF>
43868 <B>L3_SEL</B>
43869 </TD>
43870 <TD width=15% BGCOLOR=#FBF5EF>
43871 <B>7:5</B>
43872 </TD>
43873 <TD width=10% BGCOLOR=#FBF5EF>
43874 <B>e0</B>
43875 </TD>
43876 <TD width=10% BGCOLOR=#FBF5EF>
43877 <B>4</B>
43878 </TD>
43879 <TD width=15% BGCOLOR=#FBF5EF>
43880 <B>80</B>
43881 </TD>
43882 <TD width=35% BGCOLOR=#FBF5EF>
43883 <B>Level 3 Mux Select 000: GPIO 53 (bank 1), Input/Output 001: CAN 1 Rx, Input 010: I2C 1 Serial Data, Input/Output 011: SWDT Reset, Output 100: MDIO 0 Data, Input/Output 101: MDIO 1 Data, Input/Output 110: reserved 111: UART 1 RxD, Input</B>
43884 </TD>
43885 </TR>
43886 <TR valign="top">
43887 <TD width=15% BGCOLOR=#FBF5EF>
43888 <B>Speed</B>
43889 </TD>
43890 <TD width=15% BGCOLOR=#FBF5EF>
43891 <B>8:8</B>
43892 </TD>
43893 <TD width=10% BGCOLOR=#FBF5EF>
43894 <B>100</B>
43895 </TD>
43896 <TD width=10% BGCOLOR=#FBF5EF>
43897 <B>0</B>
43898 </TD>
43899 <TD width=15% BGCOLOR=#FBF5EF>
43900 <B>0</B>
43901 </TD>
43902 <TD width=35% BGCOLOR=#FBF5EF>
43903 <B>Operates the same as MIO_PIN_00[Speed]</B>
43904 </TD>
43905 </TR>
43906 <TR valign="top">
43907 <TD width=15% BGCOLOR=#FBF5EF>
43908 <B>IO_Type</B>
43909 </TD>
43910 <TD width=15% BGCOLOR=#FBF5EF>
43911 <B>11:9</B>
43912 </TD>
43913 <TD width=10% BGCOLOR=#FBF5EF>
43914 <B>e00</B>
43915 </TD>
43916 <TD width=10% BGCOLOR=#FBF5EF>
43917 <B>1</B>
43918 </TD>
43919 <TD width=15% BGCOLOR=#FBF5EF>
43920 <B>200</B>
43921 </TD>
43922 <TD width=35% BGCOLOR=#FBF5EF>
43923 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
43924 </TD>
43925 </TR>
43926 <TR valign="top">
43927 <TD width=15% BGCOLOR=#FBF5EF>
43928 <B>PULLUP</B>
43929 </TD>
43930 <TD width=15% BGCOLOR=#FBF5EF>
43931 <B>12:12</B>
43932 </TD>
43933 <TD width=10% BGCOLOR=#FBF5EF>
43934 <B>1000</B>
43935 </TD>
43936 <TD width=10% BGCOLOR=#FBF5EF>
43937 <B>0</B>
43938 </TD>
43939 <TD width=15% BGCOLOR=#FBF5EF>
43940 <B>0</B>
43941 </TD>
43942 <TD width=35% BGCOLOR=#FBF5EF>
43943 <B>Operates the same as MIO_PIN_00[PULLUP]</B>
43944 </TD>
43945 </TR>
43946 <TR valign="top">
43947 <TD width=15% BGCOLOR=#FBF5EF>
43948 <B>DisableRcvr</B>
43949 </TD>
43950 <TD width=15% BGCOLOR=#FBF5EF>
43951 <B>13:13</B>
43952 </TD>
43953 <TD width=10% BGCOLOR=#FBF5EF>
43954 <B>2000</B>
43955 </TD>
43956 <TD width=10% BGCOLOR=#FBF5EF>
43957 <B>0</B>
43958 </TD>
43959 <TD width=15% BGCOLOR=#FBF5EF>
43960 <B>0</B>
43961 </TD>
43962 <TD width=35% BGCOLOR=#FBF5EF>
43963 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
43964 </TD>
43965 </TR>
43966 <TR valign="top">
43967 <TD width=15% BGCOLOR=#C0C0C0>
43968 <B>MIO_PIN_53@0XF80007D4</B>
43969 </TD>
43970 <TD width=15% BGCOLOR=#C0C0C0>
43971 <B>31:0</B>
43972 </TD>
43973 <TD width=10% BGCOLOR=#C0C0C0>
43974 <B>3fff</B>
43975 </TD>
43976 <TD width=10% BGCOLOR=#C0C0C0>
43977 <B></B>
43978 </TD>
43979 <TD width=15% BGCOLOR=#C0C0C0>
43980 <B>280</B>
43981 </TD>
43982 <TD width=35% BGCOLOR=#C0C0C0>
43983 <B>MIO Pin 53 Control</B>
43984 </TD>
43985 </TR>
43986 </TABLE>
43987 <P>
43988 <H2><a name="SD0_WP_CD_SEL">Register (<A href=#mod___slcr> slcr </A>)SD0_WP_CD_SEL</a></H2>
43989 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
43990 <TR valign="top">
43991 <TD width=15% BGCOLOR=#FFFF00>
43992 <B>Register Name</B>
43993 </TD>
43994 <TD width=15% BGCOLOR=#FFFF00>
43995 <B>Address</B>
43996 </TD>
43997 <TD width=10% BGCOLOR=#FFFF00>
43998 <B>Width</B>
43999 </TD>
44000 <TD width=10% BGCOLOR=#FFFF00>
44001 <B>Type</B>
44002 </TD>
44003 <TD width=15% BGCOLOR=#FFFF00>
44004 <B>Reset Value</B>
44005 </TD>
44006 <TD width=35% BGCOLOR=#FFFF00>
44007 <B>Description</B>
44008 </TD>
44009 </TR>
44010 <TR valign="top">
44011 <TD width=15% BGCOLOR=#FBF5EF>
44012 <B>SD0_WP_CD_SEL</B>
44013 </TD>
44014 <TD width=15% BGCOLOR=#FBF5EF>
44015 <B>0XF8000830</B>
44016 </TD>
44017 <TD width=10% BGCOLOR=#FBF5EF>
44018 <B>32</B>
44019 </TD>
44020 <TD width=10% BGCOLOR=#FBF5EF>
44021 <B>rw</B>
44022 </TD>
44023 <TD width=15% BGCOLOR=#FBF5EF>
44024 <B>0x00000000</B>
44025 </TD>
44026 <TD width=35% BGCOLOR=#FBF5EF>
44027 <B>--</B>
44028 </TD>
44029 </TR>
44030 </TABLE>
44031 <P>
44032 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
44033 <TR valign="top">
44034 <TD width=15% BGCOLOR=#C0FFC0>
44035 <B>Field Name</B>
44036 </TD>
44037 <TD width=15% BGCOLOR=#C0FFC0>
44038 <B>Bits</B>
44039 </TD>
44040 <TD width=10% BGCOLOR=#C0FFC0>
44041 <B>Mask</B>
44042 </TD>
44043 <TD width=10% BGCOLOR=#C0FFC0>
44044 <B>Value</B>
44045 </TD>
44046 <TD width=15% BGCOLOR=#C0FFC0>
44047 <B>Shifted Value</B>
44048 </TD>
44049 <TD width=35% BGCOLOR=#C0FFC0>
44050 <B>Description</B>
44051 </TD>
44052 </TR>
44053 <TR valign="top">
44054 <TD width=15% BGCOLOR=#FBF5EF>
44055 <B>SDIO0_WP_SEL</B>
44056 </TD>
44057 <TD width=15% BGCOLOR=#FBF5EF>
44058 <B>5:0</B>
44059 </TD>
44060 <TD width=10% BGCOLOR=#FBF5EF>
44061 <B>3f</B>
44062 </TD>
44063 <TD width=10% BGCOLOR=#FBF5EF>
44064 <B>f</B>
44065 </TD>
44066 <TD width=15% BGCOLOR=#FBF5EF>
44067 <B>f</B>
44068 </TD>
44069 <TD width=35% BGCOLOR=#FBF5EF>
44070 <B>SDIO 0 WP Select. Values 53:0 select MIO input (any pin except 7 and 8) Values 63:54 select EMIO input</B>
44071 </TD>
44072 </TR>
44073 <TR valign="top">
44074 <TD width=15% BGCOLOR=#FBF5EF>
44075 <B>SDIO0_CD_SEL</B>
44076 </TD>
44077 <TD width=15% BGCOLOR=#FBF5EF>
44078 <B>21:16</B>
44079 </TD>
44080 <TD width=10% BGCOLOR=#FBF5EF>
44081 <B>3f0000</B>
44082 </TD>
44083 <TD width=10% BGCOLOR=#FBF5EF>
44084 <B>0</B>
44085 </TD>
44086 <TD width=15% BGCOLOR=#FBF5EF>
44087 <B>0</B>
44088 </TD>
44089 <TD width=35% BGCOLOR=#FBF5EF>
44090 <B>SDIO 0 CD Select. Values 53:0 select MIO input (any pin except bits 7 and 8) Values 63:54 select EMIO input</B>
44091 </TD>
44092 </TR>
44093 <TR valign="top">
44094 <TD width=15% BGCOLOR=#C0C0C0>
44095 <B>SD0_WP_CD_SEL@0XF8000830</B>
44096 </TD>
44097 <TD width=15% BGCOLOR=#C0C0C0>
44098 <B>31:0</B>
44099 </TD>
44100 <TD width=10% BGCOLOR=#C0C0C0>
44101 <B>3f003f</B>
44102 </TD>
44103 <TD width=10% BGCOLOR=#C0C0C0>
44104 <B></B>
44105 </TD>
44106 <TD width=15% BGCOLOR=#C0C0C0>
44107 <B>f</B>
44108 </TD>
44109 <TD width=35% BGCOLOR=#C0C0C0>
44110 <B>SDIO 0 WP CD select</B>
44111 </TD>
44112 </TR>
44113 </TABLE>
44114 <P>
44115 <H1>LOCK IT BACK</H1>
44116 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
44117 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
44118 <TR valign="top">
44119 <TD width=15% BGCOLOR=#FFFF00>
44120 <B>Register Name</B>
44121 </TD>
44122 <TD width=15% BGCOLOR=#FFFF00>
44123 <B>Address</B>
44124 </TD>
44125 <TD width=10% BGCOLOR=#FFFF00>
44126 <B>Width</B>
44127 </TD>
44128 <TD width=10% BGCOLOR=#FFFF00>
44129 <B>Type</B>
44130 </TD>
44131 <TD width=15% BGCOLOR=#FFFF00>
44132 <B>Reset Value</B>
44133 </TD>
44134 <TD width=35% BGCOLOR=#FFFF00>
44135 <B>Description</B>
44136 </TD>
44137 </TR>
44138 <TR valign="top">
44139 <TD width=15% BGCOLOR=#FBF5EF>
44140 <B>SLCR_LOCK</B>
44141 </TD>
44142 <TD width=15% BGCOLOR=#FBF5EF>
44143 <B>0XF8000004</B>
44144 </TD>
44145 <TD width=10% BGCOLOR=#FBF5EF>
44146 <B>32</B>
44147 </TD>
44148 <TD width=10% BGCOLOR=#FBF5EF>
44149 <B>rw</B>
44150 </TD>
44151 <TD width=15% BGCOLOR=#FBF5EF>
44152 <B>0x00000000</B>
44153 </TD>
44154 <TD width=35% BGCOLOR=#FBF5EF>
44155 <B>--</B>
44156 </TD>
44157 </TR>
44158 </TABLE>
44159 <P>
44160 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
44161 <TR valign="top">
44162 <TD width=15% BGCOLOR=#C0FFC0>
44163 <B>Field Name</B>
44164 </TD>
44165 <TD width=15% BGCOLOR=#C0FFC0>
44166 <B>Bits</B>
44167 </TD>
44168 <TD width=10% BGCOLOR=#C0FFC0>
44169 <B>Mask</B>
44170 </TD>
44171 <TD width=10% BGCOLOR=#C0FFC0>
44172 <B>Value</B>
44173 </TD>
44174 <TD width=15% BGCOLOR=#C0FFC0>
44175 <B>Shifted Value</B>
44176 </TD>
44177 <TD width=35% BGCOLOR=#C0FFC0>
44178 <B>Description</B>
44179 </TD>
44180 </TR>
44181 <TR valign="top">
44182 <TD width=15% BGCOLOR=#FBF5EF>
44183 <B>LOCK_KEY</B>
44184 </TD>
44185 <TD width=15% BGCOLOR=#FBF5EF>
44186 <B>15:0</B>
44187 </TD>
44188 <TD width=10% BGCOLOR=#FBF5EF>
44189 <B>ffff</B>
44190 </TD>
44191 <TD width=10% BGCOLOR=#FBF5EF>
44192 <B>767b</B>
44193 </TD>
44194 <TD width=15% BGCOLOR=#FBF5EF>
44195 <B>767b</B>
44196 </TD>
44197 <TD width=35% BGCOLOR=#FBF5EF>
44198 <B>Write the lock key, 0x767B, to write protect the slcr registers: all slcr registers, 0xF800_0000 to 0xF800_0B74, are write protected until the unlock key is written to the SLCR_UNLOCK register. A read of this register returns zero.</B>
44199 </TD>
44200 </TR>
44201 <TR valign="top">
44202 <TD width=15% BGCOLOR=#C0C0C0>
44203 <B>SLCR_LOCK@0XF8000004</B>
44204 </TD>
44205 <TD width=15% BGCOLOR=#C0C0C0>
44206 <B>31:0</B>
44207 </TD>
44208 <TD width=10% BGCOLOR=#C0C0C0>
44209 <B>ffff</B>
44210 </TD>
44211 <TD width=10% BGCOLOR=#C0C0C0>
44212 <B></B>
44213 </TD>
44214 <TD width=15% BGCOLOR=#C0C0C0>
44215 <B>767b</B>
44216 </TD>
44217 <TD width=35% BGCOLOR=#C0C0C0>
44218 <B>SLCR Write Protection Lock</B>
44219 </TD>
44220 </TR>
44221 </TABLE>
44222 <P>
44223 </TABLE>
44224 <P>
44225 <H2><a name="ps7_peripherals_init_data_3_0">ps7_peripherals_init_data_3_0</a></H2>
44226 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
44227 <TR valign="top">
44228 <TD width=15% BGCOLOR=#FFC0FF>
44229 <B>Register Name</B>
44230 </TD>
44231 <TD width=15% BGCOLOR=#FFC0FF>
44232 <B>Address</B>
44233 </TD>
44234 <TD width=10% BGCOLOR=#FFC0FF>
44235 <B>Width</B>
44236 </TD>
44237 <TD width=10% BGCOLOR=#FFC0FF>
44238 <B>Type</B>
44239 </TD>
44240 <TD width=15% BGCOLOR=#FFC0FF>
44241 <B>Reset Value</B>
44242 </TD>
44243 <TD width=35% BGCOLOR=#FFC0FF>
44244 <B>Description</B>
44245 </TD>
44246 </TR>
44247 <TR valign="top">
44248 <TD width=15% BGCOLOR=#FBF5EF>
44249 <A href="#SLCR_UNLOCK">
44250 SLCR_UNLOCK
44251 </A>
44252 </TD>
44253 <TD width=15% BGCOLOR=#FBF5EF>
44254 <B>0XF8000008</B>
44255 </TD>
44256 <TD width=10% BGCOLOR=#FBF5EF>
44257 <B>32</B>
44258 </TD>
44259 <TD width=10% BGCOLOR=#FBF5EF>
44260 <B>WO</B>
44261 </TD>
44262 <TD width=15% BGCOLOR=#FBF5EF>
44263 <B>0x000000</B>
44264 </TD>
44265 <TD width=35% BGCOLOR=#FBF5EF>
44266 <B>SLCR Write Protection Unlock</B>
44267 </TD>
44268 </TR>
44269 <TR valign="top">
44270 <TD width=15% BGCOLOR=#FBF5EF>
44271 <A href="#DDRIOB_DATA0">
44272 DDRIOB_DATA0
44273 </A>
44274 </TD>
44275 <TD width=15% BGCOLOR=#FBF5EF>
44276 <B>0XF8000B48</B>
44277 </TD>
44278 <TD width=10% BGCOLOR=#FBF5EF>
44279 <B>32</B>
44280 </TD>
44281 <TD width=10% BGCOLOR=#FBF5EF>
44282 <B>RW</B>
44283 </TD>
44284 <TD width=15% BGCOLOR=#FBF5EF>
44285 <B>0x000000</B>
44286 </TD>
44287 <TD width=35% BGCOLOR=#FBF5EF>
44288 <B>DDR IOB Config for Data 15:0</B>
44289 </TD>
44290 </TR>
44291 <TR valign="top">
44292 <TD width=15% BGCOLOR=#FBF5EF>
44293 <A href="#DDRIOB_DATA1">
44294 DDRIOB_DATA1
44295 </A>
44296 </TD>
44297 <TD width=15% BGCOLOR=#FBF5EF>
44298 <B>0XF8000B4C</B>
44299 </TD>
44300 <TD width=10% BGCOLOR=#FBF5EF>
44301 <B>32</B>
44302 </TD>
44303 <TD width=10% BGCOLOR=#FBF5EF>
44304 <B>RW</B>
44305 </TD>
44306 <TD width=15% BGCOLOR=#FBF5EF>
44307 <B>0x000000</B>
44308 </TD>
44309 <TD width=35% BGCOLOR=#FBF5EF>
44310 <B>DDR IOB Config for Data 31:16</B>
44311 </TD>
44312 </TR>
44313 <TR valign="top">
44314 <TD width=15% BGCOLOR=#FBF5EF>
44315 <A href="#DDRIOB_DIFF0">
44316 DDRIOB_DIFF0
44317 </A>
44318 </TD>
44319 <TD width=15% BGCOLOR=#FBF5EF>
44320 <B>0XF8000B50</B>
44321 </TD>
44322 <TD width=10% BGCOLOR=#FBF5EF>
44323 <B>32</B>
44324 </TD>
44325 <TD width=10% BGCOLOR=#FBF5EF>
44326 <B>RW</B>
44327 </TD>
44328 <TD width=15% BGCOLOR=#FBF5EF>
44329 <B>0x000000</B>
44330 </TD>
44331 <TD width=35% BGCOLOR=#FBF5EF>
44332 <B>DDR IOB Config for DQS 1:0</B>
44333 </TD>
44334 </TR>
44335 <TR valign="top">
44336 <TD width=15% BGCOLOR=#FBF5EF>
44337 <A href="#DDRIOB_DIFF1">
44338 DDRIOB_DIFF1
44339 </A>
44340 </TD>
44341 <TD width=15% BGCOLOR=#FBF5EF>
44342 <B>0XF8000B54</B>
44343 </TD>
44344 <TD width=10% BGCOLOR=#FBF5EF>
44345 <B>32</B>
44346 </TD>
44347 <TD width=10% BGCOLOR=#FBF5EF>
44348 <B>RW</B>
44349 </TD>
44350 <TD width=15% BGCOLOR=#FBF5EF>
44351 <B>0x000000</B>
44352 </TD>
44353 <TD width=35% BGCOLOR=#FBF5EF>
44354 <B>DDR IOB Config for DQS 3:2</B>
44355 </TD>
44356 </TR>
44357 <TR valign="top">
44358 <TD width=15% BGCOLOR=#FBF5EF>
44359 <A href="#SLCR_LOCK">
44360 SLCR_LOCK
44361 </A>
44362 </TD>
44363 <TD width=15% BGCOLOR=#FBF5EF>
44364 <B>0XF8000004</B>
44365 </TD>
44366 <TD width=10% BGCOLOR=#FBF5EF>
44367 <B>32</B>
44368 </TD>
44369 <TD width=10% BGCOLOR=#FBF5EF>
44370 <B>WO</B>
44371 </TD>
44372 <TD width=15% BGCOLOR=#FBF5EF>
44373 <B>0x000000</B>
44374 </TD>
44375 <TD width=35% BGCOLOR=#FBF5EF>
44376 <B>SLCR Write Protection Lock</B>
44377 </TD>
44378 </TR>
44379 <TR valign="top">
44380 <TD width=15% BGCOLOR=#FBF5EF>
44381 <A href="#Baud_rate_divider_reg0">
44382 Baud_rate_divider_reg0
44383 </A>
44384 </TD>
44385 <TD width=15% BGCOLOR=#FBF5EF>
44386 <B>0XE0001034</B>
44387 </TD>
44388 <TD width=10% BGCOLOR=#FBF5EF>
44389 <B>32</B>
44390 </TD>
44391 <TD width=10% BGCOLOR=#FBF5EF>
44392 <B>RW</B>
44393 </TD>
44394 <TD width=15% BGCOLOR=#FBF5EF>
44395 <B>0x000000</B>
44396 </TD>
44397 <TD width=35% BGCOLOR=#FBF5EF>
44398 <B>Baud Rate Divider Register</B>
44399 </TD>
44400 </TR>
44401 <TR valign="top">
44402 <TD width=15% BGCOLOR=#FBF5EF>
44403 <A href="#Baud_rate_gen_reg0">
44404 Baud_rate_gen_reg0
44405 </A>
44406 </TD>
44407 <TD width=15% BGCOLOR=#FBF5EF>
44408 <B>0XE0001018</B>
44409 </TD>
44410 <TD width=10% BGCOLOR=#FBF5EF>
44411 <B>32</B>
44412 </TD>
44413 <TD width=10% BGCOLOR=#FBF5EF>
44414 <B>RW</B>
44415 </TD>
44416 <TD width=15% BGCOLOR=#FBF5EF>
44417 <B>0x000000</B>
44418 </TD>
44419 <TD width=35% BGCOLOR=#FBF5EF>
44420 <B>Baud Rate Generator Register.</B>
44421 </TD>
44422 </TR>
44423 <TR valign="top">
44424 <TD width=15% BGCOLOR=#FBF5EF>
44425 <A href="#Control_reg0">
44426 Control_reg0
44427 </A>
44428 </TD>
44429 <TD width=15% BGCOLOR=#FBF5EF>
44430 <B>0XE0001000</B>
44431 </TD>
44432 <TD width=10% BGCOLOR=#FBF5EF>
44433 <B>32</B>
44434 </TD>
44435 <TD width=10% BGCOLOR=#FBF5EF>
44436 <B>RW</B>
44437 </TD>
44438 <TD width=15% BGCOLOR=#FBF5EF>
44439 <B>0x000000</B>
44440 </TD>
44441 <TD width=35% BGCOLOR=#FBF5EF>
44442 <B>UART Control Register</B>
44443 </TD>
44444 </TR>
44445 <TR valign="top">
44446 <TD width=15% BGCOLOR=#FBF5EF>
44447 <A href="#mode_reg0">
44448 mode_reg0
44449 </A>
44450 </TD>
44451 <TD width=15% BGCOLOR=#FBF5EF>
44452 <B>0XE0001004</B>
44453 </TD>
44454 <TD width=10% BGCOLOR=#FBF5EF>
44455 <B>32</B>
44456 </TD>
44457 <TD width=10% BGCOLOR=#FBF5EF>
44458 <B>RW</B>
44459 </TD>
44460 <TD width=15% BGCOLOR=#FBF5EF>
44461 <B>0x000000</B>
44462 </TD>
44463 <TD width=35% BGCOLOR=#FBF5EF>
44464 <B>UART Mode Register</B>
44465 </TD>
44466 </TR>
44467 <TR valign="top">
44468 <TD width=15% BGCOLOR=#FBF5EF>
44469 <A href="#Config_reg">
44470 Config_reg
44471 </A>
44472 </TD>
44473 <TD width=15% BGCOLOR=#FBF5EF>
44474 <B>0XE000D000</B>
44475 </TD>
44476 <TD width=10% BGCOLOR=#FBF5EF>
44477 <B>32</B>
44478 </TD>
44479 <TD width=10% BGCOLOR=#FBF5EF>
44480 <B>RW</B>
44481 </TD>
44482 <TD width=15% BGCOLOR=#FBF5EF>
44483 <B>0x000000</B>
44484 </TD>
44485 <TD width=35% BGCOLOR=#FBF5EF>
44486 <B>SPI configuration register</B>
44487 </TD>
44488 </TR>
44489 <TR valign="top">
44490 <TD width=15% BGCOLOR=#FBF5EF>
44491 <A href="#CTRL">
44492 CTRL
44493 </A>
44494 </TD>
44495 <TD width=15% BGCOLOR=#FBF5EF>
44496 <B>0XF8007000</B>
44497 </TD>
44498 <TD width=10% BGCOLOR=#FBF5EF>
44499 <B>32</B>
44500 </TD>
44501 <TD width=10% BGCOLOR=#FBF5EF>
44502 <B>RW</B>
44503 </TD>
44504 <TD width=15% BGCOLOR=#FBF5EF>
44505 <B>0x000000</B>
44506 </TD>
44507 <TD width=35% BGCOLOR=#FBF5EF>
44508 <B>Control Register : This register defines basic control registers. Some of the register bits can be locked by control bits in the LOCK Register 0x004.</B>
44509 </TD>
44510 </TR>
44511 <TR valign="top">
44512 <TD width=15% BGCOLOR=#FBF5EF>
44513 <A href="#DIRM_0">
44514 DIRM_0
44515 </A>
44516 </TD>
44517 <TD width=15% BGCOLOR=#FBF5EF>
44518 <B>0XE000A204</B>
44519 </TD>
44520 <TD width=10% BGCOLOR=#FBF5EF>
44521 <B>32</B>
44522 </TD>
44523 <TD width=10% BGCOLOR=#FBF5EF>
44524 <B>RW</B>
44525 </TD>
44526 <TD width=15% BGCOLOR=#FBF5EF>
44527 <B>0x000000</B>
44528 </TD>
44529 <TD width=35% BGCOLOR=#FBF5EF>
44530 <B>Direction mode (GPIO Bank0, MIO)</B>
44531 </TD>
44532 </TR>
44533 <TR valign="top">
44534 <TD width=15% BGCOLOR=#FBF5EF>
44535 <A href="#MASK_DATA_0_LSW">
44536 MASK_DATA_0_LSW
44537 </A>
44538 </TD>
44539 <TD width=15% BGCOLOR=#FBF5EF>
44540 <B>0XE000A000</B>
44541 </TD>
44542 <TD width=10% BGCOLOR=#FBF5EF>
44543 <B>32</B>
44544 </TD>
44545 <TD width=10% BGCOLOR=#FBF5EF>
44546 <B>RW</B>
44547 </TD>
44548 <TD width=15% BGCOLOR=#FBF5EF>
44549 <B>0x000000</B>
44550 </TD>
44551 <TD width=35% BGCOLOR=#FBF5EF>
44552 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
44553 </TD>
44554 </TR>
44555 <TR valign="top">
44556 <TD width=15% BGCOLOR=#FBF5EF>
44557 <A href="#OEN_0">
44558 OEN_0
44559 </A>
44560 </TD>
44561 <TD width=15% BGCOLOR=#FBF5EF>
44562 <B>0XE000A208</B>
44563 </TD>
44564 <TD width=10% BGCOLOR=#FBF5EF>
44565 <B>32</B>
44566 </TD>
44567 <TD width=10% BGCOLOR=#FBF5EF>
44568 <B>RW</B>
44569 </TD>
44570 <TD width=15% BGCOLOR=#FBF5EF>
44571 <B>0x000000</B>
44572 </TD>
44573 <TD width=35% BGCOLOR=#FBF5EF>
44574 <B>Output enable (GPIO Bank0, MIO)</B>
44575 </TD>
44576 </TR>
44577 <TR valign="top">
44578 <TD width=15% BGCOLOR=#FBF5EF>
44579 <A href="#MASK_DATA_0_LSW">
44580 MASK_DATA_0_LSW
44581 </A>
44582 </TD>
44583 <TD width=15% BGCOLOR=#FBF5EF>
44584 <B>0XE000A000</B>
44585 </TD>
44586 <TD width=10% BGCOLOR=#FBF5EF>
44587 <B>32</B>
44588 </TD>
44589 <TD width=10% BGCOLOR=#FBF5EF>
44590 <B>RW</B>
44591 </TD>
44592 <TD width=15% BGCOLOR=#FBF5EF>
44593 <B>0x000000</B>
44594 </TD>
44595 <TD width=35% BGCOLOR=#FBF5EF>
44596 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
44597 </TD>
44598 </TR>
44599 <TR valign="top">
44600 <TD width=15% BGCOLOR=#FBF5EF>
44601 <A href="#MASK_DATA_0_LSW">
44602 MASK_DATA_0_LSW
44603 </A>
44604 </TD>
44605 <TD width=15% BGCOLOR=#FBF5EF>
44606 <B>0XE000A000</B>
44607 </TD>
44608 <TD width=10% BGCOLOR=#FBF5EF>
44609 <B>32</B>
44610 </TD>
44611 <TD width=10% BGCOLOR=#FBF5EF>
44612 <B>RW</B>
44613 </TD>
44614 <TD width=15% BGCOLOR=#FBF5EF>
44615 <B>0x000000</B>
44616 </TD>
44617 <TD width=35% BGCOLOR=#FBF5EF>
44618 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
44619 </TD>
44620 </TR>
44621 <TR valign="top">
44622 <TD width=15% BGCOLOR=#FBF5EF>
44623 <A href="#DIRM_0">
44624 DIRM_0
44625 </A>
44626 </TD>
44627 <TD width=15% BGCOLOR=#FBF5EF>
44628 <B>0XE000A204</B>
44629 </TD>
44630 <TD width=10% BGCOLOR=#FBF5EF>
44631 <B>32</B>
44632 </TD>
44633 <TD width=10% BGCOLOR=#FBF5EF>
44634 <B>RW</B>
44635 </TD>
44636 <TD width=15% BGCOLOR=#FBF5EF>
44637 <B>0x000000</B>
44638 </TD>
44639 <TD width=35% BGCOLOR=#FBF5EF>
44640 <B>Direction mode (GPIO Bank0, MIO)</B>
44641 </TD>
44642 </TR>
44643 <TR valign="top">
44644 <TD width=15% BGCOLOR=#FBF5EF>
44645 <A href="#MASK_DATA_0_LSW">
44646 MASK_DATA_0_LSW
44647 </A>
44648 </TD>
44649 <TD width=15% BGCOLOR=#FBF5EF>
44650 <B>0XE000A000</B>
44651 </TD>
44652 <TD width=10% BGCOLOR=#FBF5EF>
44653 <B>32</B>
44654 </TD>
44655 <TD width=10% BGCOLOR=#FBF5EF>
44656 <B>RW</B>
44657 </TD>
44658 <TD width=15% BGCOLOR=#FBF5EF>
44659 <B>0x000000</B>
44660 </TD>
44661 <TD width=35% BGCOLOR=#FBF5EF>
44662 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
44663 </TD>
44664 </TR>
44665 <TR valign="top">
44666 <TD width=15% BGCOLOR=#FBF5EF>
44667 <A href="#OEN_0">
44668 OEN_0
44669 </A>
44670 </TD>
44671 <TD width=15% BGCOLOR=#FBF5EF>
44672 <B>0XE000A208</B>
44673 </TD>
44674 <TD width=10% BGCOLOR=#FBF5EF>
44675 <B>32</B>
44676 </TD>
44677 <TD width=10% BGCOLOR=#FBF5EF>
44678 <B>RW</B>
44679 </TD>
44680 <TD width=15% BGCOLOR=#FBF5EF>
44681 <B>0x000000</B>
44682 </TD>
44683 <TD width=35% BGCOLOR=#FBF5EF>
44684 <B>Output enable (GPIO Bank0, MIO)</B>
44685 </TD>
44686 </TR>
44687 <TR valign="top">
44688 <TD width=15% BGCOLOR=#FBF5EF>
44689 <A href="#MASK_DATA_0_LSW">
44690 MASK_DATA_0_LSW
44691 </A>
44692 </TD>
44693 <TD width=15% BGCOLOR=#FBF5EF>
44694 <B>0XE000A000</B>
44695 </TD>
44696 <TD width=10% BGCOLOR=#FBF5EF>
44697 <B>32</B>
44698 </TD>
44699 <TD width=10% BGCOLOR=#FBF5EF>
44700 <B>RW</B>
44701 </TD>
44702 <TD width=15% BGCOLOR=#FBF5EF>
44703 <B>0x000000</B>
44704 </TD>
44705 <TD width=35% BGCOLOR=#FBF5EF>
44706 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
44707 </TD>
44708 </TR>
44709 <TR valign="top">
44710 <TD width=15% BGCOLOR=#FBF5EF>
44711 <A href="#MASK_DATA_0_LSW">
44712 MASK_DATA_0_LSW
44713 </A>
44714 </TD>
44715 <TD width=15% BGCOLOR=#FBF5EF>
44716 <B>0XE000A000</B>
44717 </TD>
44718 <TD width=10% BGCOLOR=#FBF5EF>
44719 <B>32</B>
44720 </TD>
44721 <TD width=10% BGCOLOR=#FBF5EF>
44722 <B>RW</B>
44723 </TD>
44724 <TD width=15% BGCOLOR=#FBF5EF>
44725 <B>0x000000</B>
44726 </TD>
44727 <TD width=35% BGCOLOR=#FBF5EF>
44728 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
44729 </TD>
44730 </TR>
44731 <TR valign="top">
44732 <TD width=15% BGCOLOR=#FBF5EF>
44733 <A href="#DIRM_0">
44734 DIRM_0
44735 </A>
44736 </TD>
44737 <TD width=15% BGCOLOR=#FBF5EF>
44738 <B>0XE000A204</B>
44739 </TD>
44740 <TD width=10% BGCOLOR=#FBF5EF>
44741 <B>32</B>
44742 </TD>
44743 <TD width=10% BGCOLOR=#FBF5EF>
44744 <B>RW</B>
44745 </TD>
44746 <TD width=15% BGCOLOR=#FBF5EF>
44747 <B>0x000000</B>
44748 </TD>
44749 <TD width=35% BGCOLOR=#FBF5EF>
44750 <B>Direction mode (GPIO Bank0, MIO)</B>
44751 </TD>
44752 </TR>
44753 <TR valign="top">
44754 <TD width=15% BGCOLOR=#FBF5EF>
44755 <A href="#MASK_DATA_0_LSW">
44756 MASK_DATA_0_LSW
44757 </A>
44758 </TD>
44759 <TD width=15% BGCOLOR=#FBF5EF>
44760 <B>0XE000A000</B>
44761 </TD>
44762 <TD width=10% BGCOLOR=#FBF5EF>
44763 <B>32</B>
44764 </TD>
44765 <TD width=10% BGCOLOR=#FBF5EF>
44766 <B>RW</B>
44767 </TD>
44768 <TD width=15% BGCOLOR=#FBF5EF>
44769 <B>0x000000</B>
44770 </TD>
44771 <TD width=35% BGCOLOR=#FBF5EF>
44772 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
44773 </TD>
44774 </TR>
44775 <TR valign="top">
44776 <TD width=15% BGCOLOR=#FBF5EF>
44777 <A href="#OEN_0">
44778 OEN_0
44779 </A>
44780 </TD>
44781 <TD width=15% BGCOLOR=#FBF5EF>
44782 <B>0XE000A208</B>
44783 </TD>
44784 <TD width=10% BGCOLOR=#FBF5EF>
44785 <B>32</B>
44786 </TD>
44787 <TD width=10% BGCOLOR=#FBF5EF>
44788 <B>RW</B>
44789 </TD>
44790 <TD width=15% BGCOLOR=#FBF5EF>
44791 <B>0x000000</B>
44792 </TD>
44793 <TD width=35% BGCOLOR=#FBF5EF>
44794 <B>Output enable (GPIO Bank0, MIO)</B>
44795 </TD>
44796 </TR>
44797 <TR valign="top">
44798 <TD width=15% BGCOLOR=#FBF5EF>
44799 <A href="#MASK_DATA_0_LSW">
44800 MASK_DATA_0_LSW
44801 </A>
44802 </TD>
44803 <TD width=15% BGCOLOR=#FBF5EF>
44804 <B>0XE000A000</B>
44805 </TD>
44806 <TD width=10% BGCOLOR=#FBF5EF>
44807 <B>32</B>
44808 </TD>
44809 <TD width=10% BGCOLOR=#FBF5EF>
44810 <B>RW</B>
44811 </TD>
44812 <TD width=15% BGCOLOR=#FBF5EF>
44813 <B>0x000000</B>
44814 </TD>
44815 <TD width=35% BGCOLOR=#FBF5EF>
44816 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
44817 </TD>
44818 </TR>
44819 <TR valign="top">
44820 <TD width=15% BGCOLOR=#FBF5EF>
44821 <A href="#MASK_DATA_0_LSW">
44822 MASK_DATA_0_LSW
44823 </A>
44824 </TD>
44825 <TD width=15% BGCOLOR=#FBF5EF>
44826 <B>0XE000A000</B>
44827 </TD>
44828 <TD width=10% BGCOLOR=#FBF5EF>
44829 <B>32</B>
44830 </TD>
44831 <TD width=10% BGCOLOR=#FBF5EF>
44832 <B>RW</B>
44833 </TD>
44834 <TD width=15% BGCOLOR=#FBF5EF>
44835 <B>0x000000</B>
44836 </TD>
44837 <TD width=35% BGCOLOR=#FBF5EF>
44838 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
44839 </TD>
44840 </TR>
44841 </TABLE>
44842 <P>
44843 <H2><a name="ps7_peripherals_init_data_3_0">ps7_peripherals_init_data_3_0</a></H2>
44844 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
44845 <TR valign="top">
44846 <TD width=15% BGCOLOR=#FFC0FF>
44847 <B>Register Name</B>
44848 </TD>
44849 <TD width=15% BGCOLOR=#FFC0FF>
44850 <B>Address</B>
44851 </TD>
44852 <TD width=10% BGCOLOR=#FFC0FF>
44853 <B>Width</B>
44854 </TD>
44855 <TD width=10% BGCOLOR=#FFC0FF>
44856 <B>Type</B>
44857 </TD>
44858 <TD width=15% BGCOLOR=#FFC0FF>
44859 <B>Reset Value</B>
44860 </TD>
44861 <TD width=35% BGCOLOR=#FFC0FF>
44862 <B>Description</B>
44863 </TD>
44864 </TR>
44865 <H1>SLCR SETTINGS</H1>
44866 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
44867 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
44868 <TR valign="top">
44869 <TD width=15% BGCOLOR=#FFFF00>
44870 <B>Register Name</B>
44871 </TD>
44872 <TD width=15% BGCOLOR=#FFFF00>
44873 <B>Address</B>
44874 </TD>
44875 <TD width=10% BGCOLOR=#FFFF00>
44876 <B>Width</B>
44877 </TD>
44878 <TD width=10% BGCOLOR=#FFFF00>
44879 <B>Type</B>
44880 </TD>
44881 <TD width=15% BGCOLOR=#FFFF00>
44882 <B>Reset Value</B>
44883 </TD>
44884 <TD width=35% BGCOLOR=#FFFF00>
44885 <B>Description</B>
44886 </TD>
44887 </TR>
44888 <TR valign="top">
44889 <TD width=15% BGCOLOR=#FBF5EF>
44890 <B>SLCR_UNLOCK</B>
44891 </TD>
44892 <TD width=15% BGCOLOR=#FBF5EF>
44893 <B>0XF8000008</B>
44894 </TD>
44895 <TD width=10% BGCOLOR=#FBF5EF>
44896 <B>32</B>
44897 </TD>
44898 <TD width=10% BGCOLOR=#FBF5EF>
44899 <B>rw</B>
44900 </TD>
44901 <TD width=15% BGCOLOR=#FBF5EF>
44902 <B>0x00000000</B>
44903 </TD>
44904 <TD width=35% BGCOLOR=#FBF5EF>
44905 <B>--</B>
44906 </TD>
44907 </TR>
44908 </TABLE>
44909 <P>
44910 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
44911 <TR valign="top">
44912 <TD width=15% BGCOLOR=#C0FFC0>
44913 <B>Field Name</B>
44914 </TD>
44915 <TD width=15% BGCOLOR=#C0FFC0>
44916 <B>Bits</B>
44917 </TD>
44918 <TD width=10% BGCOLOR=#C0FFC0>
44919 <B>Mask</B>
44920 </TD>
44921 <TD width=10% BGCOLOR=#C0FFC0>
44922 <B>Value</B>
44923 </TD>
44924 <TD width=15% BGCOLOR=#C0FFC0>
44925 <B>Shifted Value</B>
44926 </TD>
44927 <TD width=35% BGCOLOR=#C0FFC0>
44928 <B>Description</B>
44929 </TD>
44930 </TR>
44931 <TR valign="top">
44932 <TD width=15% BGCOLOR=#FBF5EF>
44933 <B>UNLOCK_KEY</B>
44934 </TD>
44935 <TD width=15% BGCOLOR=#FBF5EF>
44936 <B>15:0</B>
44937 </TD>
44938 <TD width=10% BGCOLOR=#FBF5EF>
44939 <B>ffff</B>
44940 </TD>
44941 <TD width=10% BGCOLOR=#FBF5EF>
44942 <B>df0d</B>
44943 </TD>
44944 <TD width=15% BGCOLOR=#FBF5EF>
44945 <B>df0d</B>
44946 </TD>
44947 <TD width=35% BGCOLOR=#FBF5EF>
44948 <B>Write the unlock key, 0xDF0D, to enable writes to the slcr registers. All slcr registers, 0xF800_0000 to 0xF800_0B74, are writeable until locked using the SLCR_LOCK register. A read of this register returns zero.</B>
44949 </TD>
44950 </TR>
44951 <TR valign="top">
44952 <TD width=15% BGCOLOR=#C0C0C0>
44953 <B>SLCR_UNLOCK@0XF8000008</B>
44954 </TD>
44955 <TD width=15% BGCOLOR=#C0C0C0>
44956 <B>31:0</B>
44957 </TD>
44958 <TD width=10% BGCOLOR=#C0C0C0>
44959 <B>ffff</B>
44960 </TD>
44961 <TD width=10% BGCOLOR=#C0C0C0>
44962 <B></B>
44963 </TD>
44964 <TD width=15% BGCOLOR=#C0C0C0>
44965 <B>df0d</B>
44966 </TD>
44967 <TD width=35% BGCOLOR=#C0C0C0>
44968 <B>SLCR Write Protection Unlock</B>
44969 </TD>
44970 </TR>
44971 </TABLE>
44972 <P>
44973 <H1>DDR TERM/IBUF_DISABLE_MODE SETTINGS</H1>
44974 <H2><a name="DDRIOB_DATA0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA0</a></H2>
44975 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
44976 <TR valign="top">
44977 <TD width=15% BGCOLOR=#FFFF00>
44978 <B>Register Name</B>
44979 </TD>
44980 <TD width=15% BGCOLOR=#FFFF00>
44981 <B>Address</B>
44982 </TD>
44983 <TD width=10% BGCOLOR=#FFFF00>
44984 <B>Width</B>
44985 </TD>
44986 <TD width=10% BGCOLOR=#FFFF00>
44987 <B>Type</B>
44988 </TD>
44989 <TD width=15% BGCOLOR=#FFFF00>
44990 <B>Reset Value</B>
44991 </TD>
44992 <TD width=35% BGCOLOR=#FFFF00>
44993 <B>Description</B>
44994 </TD>
44995 </TR>
44996 <TR valign="top">
44997 <TD width=15% BGCOLOR=#FBF5EF>
44998 <B>DDRIOB_DATA0</B>
44999 </TD>
45000 <TD width=15% BGCOLOR=#FBF5EF>
45001 <B>0XF8000B48</B>
45002 </TD>
45003 <TD width=10% BGCOLOR=#FBF5EF>
45004 <B>32</B>
45005 </TD>
45006 <TD width=10% BGCOLOR=#FBF5EF>
45007 <B>rw</B>
45008 </TD>
45009 <TD width=15% BGCOLOR=#FBF5EF>
45010 <B>0x00000000</B>
45011 </TD>
45012 <TD width=35% BGCOLOR=#FBF5EF>
45013 <B>--</B>
45014 </TD>
45015 </TR>
45016 </TABLE>
45017 <P>
45018 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45019 <TR valign="top">
45020 <TD width=15% BGCOLOR=#C0FFC0>
45021 <B>Field Name</B>
45022 </TD>
45023 <TD width=15% BGCOLOR=#C0FFC0>
45024 <B>Bits</B>
45025 </TD>
45026 <TD width=10% BGCOLOR=#C0FFC0>
45027 <B>Mask</B>
45028 </TD>
45029 <TD width=10% BGCOLOR=#C0FFC0>
45030 <B>Value</B>
45031 </TD>
45032 <TD width=15% BGCOLOR=#C0FFC0>
45033 <B>Shifted Value</B>
45034 </TD>
45035 <TD width=35% BGCOLOR=#C0FFC0>
45036 <B>Description</B>
45037 </TD>
45038 </TR>
45039 <TR valign="top">
45040 <TD width=15% BGCOLOR=#FBF5EF>
45041 <B>IBUF_DISABLE_MODE</B>
45042 </TD>
45043 <TD width=15% BGCOLOR=#FBF5EF>
45044 <B>7:7</B>
45045 </TD>
45046 <TD width=10% BGCOLOR=#FBF5EF>
45047 <B>80</B>
45048 </TD>
45049 <TD width=10% BGCOLOR=#FBF5EF>
45050 <B>1</B>
45051 </TD>
45052 <TD width=15% BGCOLOR=#FBF5EF>
45053 <B>80</B>
45054 </TD>
45055 <TD width=35% BGCOLOR=#FBF5EF>
45056 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
45057 </TD>
45058 </TR>
45059 <TR valign="top">
45060 <TD width=15% BGCOLOR=#FBF5EF>
45061 <B>TERM_DISABLE_MODE</B>
45062 </TD>
45063 <TD width=15% BGCOLOR=#FBF5EF>
45064 <B>8:8</B>
45065 </TD>
45066 <TD width=10% BGCOLOR=#FBF5EF>
45067 <B>100</B>
45068 </TD>
45069 <TD width=10% BGCOLOR=#FBF5EF>
45070 <B>1</B>
45071 </TD>
45072 <TD width=15% BGCOLOR=#FBF5EF>
45073 <B>100</B>
45074 </TD>
45075 <TD width=35% BGCOLOR=#FBF5EF>
45076 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
45077 </TD>
45078 </TR>
45079 <TR valign="top">
45080 <TD width=15% BGCOLOR=#C0C0C0>
45081 <B>DDRIOB_DATA0@0XF8000B48</B>
45082 </TD>
45083 <TD width=15% BGCOLOR=#C0C0C0>
45084 <B>31:0</B>
45085 </TD>
45086 <TD width=10% BGCOLOR=#C0C0C0>
45087 <B>180</B>
45088 </TD>
45089 <TD width=10% BGCOLOR=#C0C0C0>
45090 <B></B>
45091 </TD>
45092 <TD width=15% BGCOLOR=#C0C0C0>
45093 <B>180</B>
45094 </TD>
45095 <TD width=35% BGCOLOR=#C0C0C0>
45096 <B>DDR IOB Config for Data 15:0</B>
45097 </TD>
45098 </TR>
45099 </TABLE>
45100 <P>
45101 <H2><a name="DDRIOB_DATA1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA1</a></H2>
45102 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45103 <TR valign="top">
45104 <TD width=15% BGCOLOR=#FFFF00>
45105 <B>Register Name</B>
45106 </TD>
45107 <TD width=15% BGCOLOR=#FFFF00>
45108 <B>Address</B>
45109 </TD>
45110 <TD width=10% BGCOLOR=#FFFF00>
45111 <B>Width</B>
45112 </TD>
45113 <TD width=10% BGCOLOR=#FFFF00>
45114 <B>Type</B>
45115 </TD>
45116 <TD width=15% BGCOLOR=#FFFF00>
45117 <B>Reset Value</B>
45118 </TD>
45119 <TD width=35% BGCOLOR=#FFFF00>
45120 <B>Description</B>
45121 </TD>
45122 </TR>
45123 <TR valign="top">
45124 <TD width=15% BGCOLOR=#FBF5EF>
45125 <B>DDRIOB_DATA1</B>
45126 </TD>
45127 <TD width=15% BGCOLOR=#FBF5EF>
45128 <B>0XF8000B4C</B>
45129 </TD>
45130 <TD width=10% BGCOLOR=#FBF5EF>
45131 <B>32</B>
45132 </TD>
45133 <TD width=10% BGCOLOR=#FBF5EF>
45134 <B>rw</B>
45135 </TD>
45136 <TD width=15% BGCOLOR=#FBF5EF>
45137 <B>0x00000000</B>
45138 </TD>
45139 <TD width=35% BGCOLOR=#FBF5EF>
45140 <B>--</B>
45141 </TD>
45142 </TR>
45143 </TABLE>
45144 <P>
45145 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45146 <TR valign="top">
45147 <TD width=15% BGCOLOR=#C0FFC0>
45148 <B>Field Name</B>
45149 </TD>
45150 <TD width=15% BGCOLOR=#C0FFC0>
45151 <B>Bits</B>
45152 </TD>
45153 <TD width=10% BGCOLOR=#C0FFC0>
45154 <B>Mask</B>
45155 </TD>
45156 <TD width=10% BGCOLOR=#C0FFC0>
45157 <B>Value</B>
45158 </TD>
45159 <TD width=15% BGCOLOR=#C0FFC0>
45160 <B>Shifted Value</B>
45161 </TD>
45162 <TD width=35% BGCOLOR=#C0FFC0>
45163 <B>Description</B>
45164 </TD>
45165 </TR>
45166 <TR valign="top">
45167 <TD width=15% BGCOLOR=#FBF5EF>
45168 <B>IBUF_DISABLE_MODE</B>
45169 </TD>
45170 <TD width=15% BGCOLOR=#FBF5EF>
45171 <B>7:7</B>
45172 </TD>
45173 <TD width=10% BGCOLOR=#FBF5EF>
45174 <B>80</B>
45175 </TD>
45176 <TD width=10% BGCOLOR=#FBF5EF>
45177 <B>1</B>
45178 </TD>
45179 <TD width=15% BGCOLOR=#FBF5EF>
45180 <B>80</B>
45181 </TD>
45182 <TD width=35% BGCOLOR=#FBF5EF>
45183 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
45184 </TD>
45185 </TR>
45186 <TR valign="top">
45187 <TD width=15% BGCOLOR=#FBF5EF>
45188 <B>TERM_DISABLE_MODE</B>
45189 </TD>
45190 <TD width=15% BGCOLOR=#FBF5EF>
45191 <B>8:8</B>
45192 </TD>
45193 <TD width=10% BGCOLOR=#FBF5EF>
45194 <B>100</B>
45195 </TD>
45196 <TD width=10% BGCOLOR=#FBF5EF>
45197 <B>1</B>
45198 </TD>
45199 <TD width=15% BGCOLOR=#FBF5EF>
45200 <B>100</B>
45201 </TD>
45202 <TD width=35% BGCOLOR=#FBF5EF>
45203 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
45204 </TD>
45205 </TR>
45206 <TR valign="top">
45207 <TD width=15% BGCOLOR=#C0C0C0>
45208 <B>DDRIOB_DATA1@0XF8000B4C</B>
45209 </TD>
45210 <TD width=15% BGCOLOR=#C0C0C0>
45211 <B>31:0</B>
45212 </TD>
45213 <TD width=10% BGCOLOR=#C0C0C0>
45214 <B>180</B>
45215 </TD>
45216 <TD width=10% BGCOLOR=#C0C0C0>
45217 <B></B>
45218 </TD>
45219 <TD width=15% BGCOLOR=#C0C0C0>
45220 <B>180</B>
45221 </TD>
45222 <TD width=35% BGCOLOR=#C0C0C0>
45223 <B>DDR IOB Config for Data 31:16</B>
45224 </TD>
45225 </TR>
45226 </TABLE>
45227 <P>
45228 <H2><a name="DDRIOB_DIFF0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF0</a></H2>
45229 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45230 <TR valign="top">
45231 <TD width=15% BGCOLOR=#FFFF00>
45232 <B>Register Name</B>
45233 </TD>
45234 <TD width=15% BGCOLOR=#FFFF00>
45235 <B>Address</B>
45236 </TD>
45237 <TD width=10% BGCOLOR=#FFFF00>
45238 <B>Width</B>
45239 </TD>
45240 <TD width=10% BGCOLOR=#FFFF00>
45241 <B>Type</B>
45242 </TD>
45243 <TD width=15% BGCOLOR=#FFFF00>
45244 <B>Reset Value</B>
45245 </TD>
45246 <TD width=35% BGCOLOR=#FFFF00>
45247 <B>Description</B>
45248 </TD>
45249 </TR>
45250 <TR valign="top">
45251 <TD width=15% BGCOLOR=#FBF5EF>
45252 <B>DDRIOB_DIFF0</B>
45253 </TD>
45254 <TD width=15% BGCOLOR=#FBF5EF>
45255 <B>0XF8000B50</B>
45256 </TD>
45257 <TD width=10% BGCOLOR=#FBF5EF>
45258 <B>32</B>
45259 </TD>
45260 <TD width=10% BGCOLOR=#FBF5EF>
45261 <B>rw</B>
45262 </TD>
45263 <TD width=15% BGCOLOR=#FBF5EF>
45264 <B>0x00000000</B>
45265 </TD>
45266 <TD width=35% BGCOLOR=#FBF5EF>
45267 <B>--</B>
45268 </TD>
45269 </TR>
45270 </TABLE>
45271 <P>
45272 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45273 <TR valign="top">
45274 <TD width=15% BGCOLOR=#C0FFC0>
45275 <B>Field Name</B>
45276 </TD>
45277 <TD width=15% BGCOLOR=#C0FFC0>
45278 <B>Bits</B>
45279 </TD>
45280 <TD width=10% BGCOLOR=#C0FFC0>
45281 <B>Mask</B>
45282 </TD>
45283 <TD width=10% BGCOLOR=#C0FFC0>
45284 <B>Value</B>
45285 </TD>
45286 <TD width=15% BGCOLOR=#C0FFC0>
45287 <B>Shifted Value</B>
45288 </TD>
45289 <TD width=35% BGCOLOR=#C0FFC0>
45290 <B>Description</B>
45291 </TD>
45292 </TR>
45293 <TR valign="top">
45294 <TD width=15% BGCOLOR=#FBF5EF>
45295 <B>IBUF_DISABLE_MODE</B>
45296 </TD>
45297 <TD width=15% BGCOLOR=#FBF5EF>
45298 <B>7:7</B>
45299 </TD>
45300 <TD width=10% BGCOLOR=#FBF5EF>
45301 <B>80</B>
45302 </TD>
45303 <TD width=10% BGCOLOR=#FBF5EF>
45304 <B>1</B>
45305 </TD>
45306 <TD width=15% BGCOLOR=#FBF5EF>
45307 <B>80</B>
45308 </TD>
45309 <TD width=35% BGCOLOR=#FBF5EF>
45310 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
45311 </TD>
45312 </TR>
45313 <TR valign="top">
45314 <TD width=15% BGCOLOR=#FBF5EF>
45315 <B>TERM_DISABLE_MODE</B>
45316 </TD>
45317 <TD width=15% BGCOLOR=#FBF5EF>
45318 <B>8:8</B>
45319 </TD>
45320 <TD width=10% BGCOLOR=#FBF5EF>
45321 <B>100</B>
45322 </TD>
45323 <TD width=10% BGCOLOR=#FBF5EF>
45324 <B>1</B>
45325 </TD>
45326 <TD width=15% BGCOLOR=#FBF5EF>
45327 <B>100</B>
45328 </TD>
45329 <TD width=35% BGCOLOR=#FBF5EF>
45330 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
45331 </TD>
45332 </TR>
45333 <TR valign="top">
45334 <TD width=15% BGCOLOR=#C0C0C0>
45335 <B>DDRIOB_DIFF0@0XF8000B50</B>
45336 </TD>
45337 <TD width=15% BGCOLOR=#C0C0C0>
45338 <B>31:0</B>
45339 </TD>
45340 <TD width=10% BGCOLOR=#C0C0C0>
45341 <B>180</B>
45342 </TD>
45343 <TD width=10% BGCOLOR=#C0C0C0>
45344 <B></B>
45345 </TD>
45346 <TD width=15% BGCOLOR=#C0C0C0>
45347 <B>180</B>
45348 </TD>
45349 <TD width=35% BGCOLOR=#C0C0C0>
45350 <B>DDR IOB Config for DQS 1:0</B>
45351 </TD>
45352 </TR>
45353 </TABLE>
45354 <P>
45355 <H2><a name="DDRIOB_DIFF1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF1</a></H2>
45356 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45357 <TR valign="top">
45358 <TD width=15% BGCOLOR=#FFFF00>
45359 <B>Register Name</B>
45360 </TD>
45361 <TD width=15% BGCOLOR=#FFFF00>
45362 <B>Address</B>
45363 </TD>
45364 <TD width=10% BGCOLOR=#FFFF00>
45365 <B>Width</B>
45366 </TD>
45367 <TD width=10% BGCOLOR=#FFFF00>
45368 <B>Type</B>
45369 </TD>
45370 <TD width=15% BGCOLOR=#FFFF00>
45371 <B>Reset Value</B>
45372 </TD>
45373 <TD width=35% BGCOLOR=#FFFF00>
45374 <B>Description</B>
45375 </TD>
45376 </TR>
45377 <TR valign="top">
45378 <TD width=15% BGCOLOR=#FBF5EF>
45379 <B>DDRIOB_DIFF1</B>
45380 </TD>
45381 <TD width=15% BGCOLOR=#FBF5EF>
45382 <B>0XF8000B54</B>
45383 </TD>
45384 <TD width=10% BGCOLOR=#FBF5EF>
45385 <B>32</B>
45386 </TD>
45387 <TD width=10% BGCOLOR=#FBF5EF>
45388 <B>rw</B>
45389 </TD>
45390 <TD width=15% BGCOLOR=#FBF5EF>
45391 <B>0x00000000</B>
45392 </TD>
45393 <TD width=35% BGCOLOR=#FBF5EF>
45394 <B>--</B>
45395 </TD>
45396 </TR>
45397 </TABLE>
45398 <P>
45399 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45400 <TR valign="top">
45401 <TD width=15% BGCOLOR=#C0FFC0>
45402 <B>Field Name</B>
45403 </TD>
45404 <TD width=15% BGCOLOR=#C0FFC0>
45405 <B>Bits</B>
45406 </TD>
45407 <TD width=10% BGCOLOR=#C0FFC0>
45408 <B>Mask</B>
45409 </TD>
45410 <TD width=10% BGCOLOR=#C0FFC0>
45411 <B>Value</B>
45412 </TD>
45413 <TD width=15% BGCOLOR=#C0FFC0>
45414 <B>Shifted Value</B>
45415 </TD>
45416 <TD width=35% BGCOLOR=#C0FFC0>
45417 <B>Description</B>
45418 </TD>
45419 </TR>
45420 <TR valign="top">
45421 <TD width=15% BGCOLOR=#FBF5EF>
45422 <B>IBUF_DISABLE_MODE</B>
45423 </TD>
45424 <TD width=15% BGCOLOR=#FBF5EF>
45425 <B>7:7</B>
45426 </TD>
45427 <TD width=10% BGCOLOR=#FBF5EF>
45428 <B>80</B>
45429 </TD>
45430 <TD width=10% BGCOLOR=#FBF5EF>
45431 <B>1</B>
45432 </TD>
45433 <TD width=15% BGCOLOR=#FBF5EF>
45434 <B>80</B>
45435 </TD>
45436 <TD width=35% BGCOLOR=#FBF5EF>
45437 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable NOTE: This must be 0 during DRAM init/training and can only be set to 1 after init/training completes.</B>
45438 </TD>
45439 </TR>
45440 <TR valign="top">
45441 <TD width=15% BGCOLOR=#FBF5EF>
45442 <B>TERM_DISABLE_MODE</B>
45443 </TD>
45444 <TD width=15% BGCOLOR=#FBF5EF>
45445 <B>8:8</B>
45446 </TD>
45447 <TD width=10% BGCOLOR=#FBF5EF>
45448 <B>100</B>
45449 </TD>
45450 <TD width=10% BGCOLOR=#FBF5EF>
45451 <B>1</B>
45452 </TD>
45453 <TD width=15% BGCOLOR=#FBF5EF>
45454 <B>100</B>
45455 </TD>
45456 <TD width=35% BGCOLOR=#FBF5EF>
45457 <B>Termination is used during read transactions and may be disabled (automatically by hardware) when there are no reads taking place through the DDR Interface. Disabling termination reduces power consumption. 0: termination always enabled 1: use 'dynamic_dci_ts' to disable termination when not in use NOTE: This bit must be 0 during DRAM init/training. It may be set to 1 after init/training completes.</B>
45458 </TD>
45459 </TR>
45460 <TR valign="top">
45461 <TD width=15% BGCOLOR=#C0C0C0>
45462 <B>DDRIOB_DIFF1@0XF8000B54</B>
45463 </TD>
45464 <TD width=15% BGCOLOR=#C0C0C0>
45465 <B>31:0</B>
45466 </TD>
45467 <TD width=10% BGCOLOR=#C0C0C0>
45468 <B>180</B>
45469 </TD>
45470 <TD width=10% BGCOLOR=#C0C0C0>
45471 <B></B>
45472 </TD>
45473 <TD width=15% BGCOLOR=#C0C0C0>
45474 <B>180</B>
45475 </TD>
45476 <TD width=35% BGCOLOR=#C0C0C0>
45477 <B>DDR IOB Config for DQS 3:2</B>
45478 </TD>
45479 </TR>
45480 </TABLE>
45481 <P>
45482 <H1>LOCK IT BACK</H1>
45483 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
45484 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45485 <TR valign="top">
45486 <TD width=15% BGCOLOR=#FFFF00>
45487 <B>Register Name</B>
45488 </TD>
45489 <TD width=15% BGCOLOR=#FFFF00>
45490 <B>Address</B>
45491 </TD>
45492 <TD width=10% BGCOLOR=#FFFF00>
45493 <B>Width</B>
45494 </TD>
45495 <TD width=10% BGCOLOR=#FFFF00>
45496 <B>Type</B>
45497 </TD>
45498 <TD width=15% BGCOLOR=#FFFF00>
45499 <B>Reset Value</B>
45500 </TD>
45501 <TD width=35% BGCOLOR=#FFFF00>
45502 <B>Description</B>
45503 </TD>
45504 </TR>
45505 <TR valign="top">
45506 <TD width=15% BGCOLOR=#FBF5EF>
45507 <B>SLCR_LOCK</B>
45508 </TD>
45509 <TD width=15% BGCOLOR=#FBF5EF>
45510 <B>0XF8000004</B>
45511 </TD>
45512 <TD width=10% BGCOLOR=#FBF5EF>
45513 <B>32</B>
45514 </TD>
45515 <TD width=10% BGCOLOR=#FBF5EF>
45516 <B>rw</B>
45517 </TD>
45518 <TD width=15% BGCOLOR=#FBF5EF>
45519 <B>0x00000000</B>
45520 </TD>
45521 <TD width=35% BGCOLOR=#FBF5EF>
45522 <B>--</B>
45523 </TD>
45524 </TR>
45525 </TABLE>
45526 <P>
45527 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45528 <TR valign="top">
45529 <TD width=15% BGCOLOR=#C0FFC0>
45530 <B>Field Name</B>
45531 </TD>
45532 <TD width=15% BGCOLOR=#C0FFC0>
45533 <B>Bits</B>
45534 </TD>
45535 <TD width=10% BGCOLOR=#C0FFC0>
45536 <B>Mask</B>
45537 </TD>
45538 <TD width=10% BGCOLOR=#C0FFC0>
45539 <B>Value</B>
45540 </TD>
45541 <TD width=15% BGCOLOR=#C0FFC0>
45542 <B>Shifted Value</B>
45543 </TD>
45544 <TD width=35% BGCOLOR=#C0FFC0>
45545 <B>Description</B>
45546 </TD>
45547 </TR>
45548 <TR valign="top">
45549 <TD width=15% BGCOLOR=#FBF5EF>
45550 <B>LOCK_KEY</B>
45551 </TD>
45552 <TD width=15% BGCOLOR=#FBF5EF>
45553 <B>15:0</B>
45554 </TD>
45555 <TD width=10% BGCOLOR=#FBF5EF>
45556 <B>ffff</B>
45557 </TD>
45558 <TD width=10% BGCOLOR=#FBF5EF>
45559 <B>767b</B>
45560 </TD>
45561 <TD width=15% BGCOLOR=#FBF5EF>
45562 <B>767b</B>
45563 </TD>
45564 <TD width=35% BGCOLOR=#FBF5EF>
45565 <B>Write the lock key, 0x767B, to write protect the slcr registers: all slcr registers, 0xF800_0000 to 0xF800_0B74, are write protected until the unlock key is written to the SLCR_UNLOCK register. A read of this register returns zero.</B>
45566 </TD>
45567 </TR>
45568 <TR valign="top">
45569 <TD width=15% BGCOLOR=#C0C0C0>
45570 <B>SLCR_LOCK@0XF8000004</B>
45571 </TD>
45572 <TD width=15% BGCOLOR=#C0C0C0>
45573 <B>31:0</B>
45574 </TD>
45575 <TD width=10% BGCOLOR=#C0C0C0>
45576 <B>ffff</B>
45577 </TD>
45578 <TD width=10% BGCOLOR=#C0C0C0>
45579 <B></B>
45580 </TD>
45581 <TD width=15% BGCOLOR=#C0C0C0>
45582 <B>767b</B>
45583 </TD>
45584 <TD width=35% BGCOLOR=#C0C0C0>
45585 <B>SLCR Write Protection Lock</B>
45586 </TD>
45587 </TR>
45588 </TABLE>
45589 <P>
45590 <H1>SRAM/NOR SET OPMODE</H1>
45591 <H1>TRACE CURRENT PORT SIZE</H1>
45592 <H1>UART REGISTERS</H1>
45593 <H2><a name="Baud_rate_divider_reg0">Register (<A href=#mod___slcr> slcr </A>)Baud_rate_divider_reg0</a></H2>
45594 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45595 <TR valign="top">
45596 <TD width=15% BGCOLOR=#FFFF00>
45597 <B>Register Name</B>
45598 </TD>
45599 <TD width=15% BGCOLOR=#FFFF00>
45600 <B>Address</B>
45601 </TD>
45602 <TD width=10% BGCOLOR=#FFFF00>
45603 <B>Width</B>
45604 </TD>
45605 <TD width=10% BGCOLOR=#FFFF00>
45606 <B>Type</B>
45607 </TD>
45608 <TD width=15% BGCOLOR=#FFFF00>
45609 <B>Reset Value</B>
45610 </TD>
45611 <TD width=35% BGCOLOR=#FFFF00>
45612 <B>Description</B>
45613 </TD>
45614 </TR>
45615 <TR valign="top">
45616 <TD width=15% BGCOLOR=#FBF5EF>
45617 <B>Baud_rate_divider_reg0</B>
45618 </TD>
45619 <TD width=15% BGCOLOR=#FBF5EF>
45620 <B>0XE0001034</B>
45621 </TD>
45622 <TD width=10% BGCOLOR=#FBF5EF>
45623 <B>32</B>
45624 </TD>
45625 <TD width=10% BGCOLOR=#FBF5EF>
45626 <B>rw</B>
45627 </TD>
45628 <TD width=15% BGCOLOR=#FBF5EF>
45629 <B>0x00000000</B>
45630 </TD>
45631 <TD width=35% BGCOLOR=#FBF5EF>
45632 <B>--</B>
45633 </TD>
45634 </TR>
45635 </TABLE>
45636 <P>
45637 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45638 <TR valign="top">
45639 <TD width=15% BGCOLOR=#C0FFC0>
45640 <B>Field Name</B>
45641 </TD>
45642 <TD width=15% BGCOLOR=#C0FFC0>
45643 <B>Bits</B>
45644 </TD>
45645 <TD width=10% BGCOLOR=#C0FFC0>
45646 <B>Mask</B>
45647 </TD>
45648 <TD width=10% BGCOLOR=#C0FFC0>
45649 <B>Value</B>
45650 </TD>
45651 <TD width=15% BGCOLOR=#C0FFC0>
45652 <B>Shifted Value</B>
45653 </TD>
45654 <TD width=35% BGCOLOR=#C0FFC0>
45655 <B>Description</B>
45656 </TD>
45657 </TR>
45658 <TR valign="top">
45659 <TD width=15% BGCOLOR=#FBF5EF>
45660 <B>BDIV</B>
45661 </TD>
45662 <TD width=15% BGCOLOR=#FBF5EF>
45663 <B>7:0</B>
45664 </TD>
45665 <TD width=10% BGCOLOR=#FBF5EF>
45666 <B>ff</B>
45667 </TD>
45668 <TD width=10% BGCOLOR=#FBF5EF>
45669 <B>6</B>
45670 </TD>
45671 <TD width=15% BGCOLOR=#FBF5EF>
45672 <B>6</B>
45673 </TD>
45674 <TD width=35% BGCOLOR=#FBF5EF>
45675 <B>Baud rate divider value: 0 - 3: ignored 4 - 255: Baud rate</B>
45676 </TD>
45677 </TR>
45678 <TR valign="top">
45679 <TD width=15% BGCOLOR=#C0C0C0>
45680 <B>Baud_rate_divider_reg0@0XE0001034</B>
45681 </TD>
45682 <TD width=15% BGCOLOR=#C0C0C0>
45683 <B>31:0</B>
45684 </TD>
45685 <TD width=10% BGCOLOR=#C0C0C0>
45686 <B>ff</B>
45687 </TD>
45688 <TD width=10% BGCOLOR=#C0C0C0>
45689 <B></B>
45690 </TD>
45691 <TD width=15% BGCOLOR=#C0C0C0>
45692 <B>6</B>
45693 </TD>
45694 <TD width=35% BGCOLOR=#C0C0C0>
45695 <B>Baud Rate Divider Register</B>
45696 </TD>
45697 </TR>
45698 </TABLE>
45699 <P>
45700 <H2><a name="Baud_rate_gen_reg0">Register (<A href=#mod___slcr> slcr </A>)Baud_rate_gen_reg0</a></H2>
45701 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45702 <TR valign="top">
45703 <TD width=15% BGCOLOR=#FFFF00>
45704 <B>Register Name</B>
45705 </TD>
45706 <TD width=15% BGCOLOR=#FFFF00>
45707 <B>Address</B>
45708 </TD>
45709 <TD width=10% BGCOLOR=#FFFF00>
45710 <B>Width</B>
45711 </TD>
45712 <TD width=10% BGCOLOR=#FFFF00>
45713 <B>Type</B>
45714 </TD>
45715 <TD width=15% BGCOLOR=#FFFF00>
45716 <B>Reset Value</B>
45717 </TD>
45718 <TD width=35% BGCOLOR=#FFFF00>
45719 <B>Description</B>
45720 </TD>
45721 </TR>
45722 <TR valign="top">
45723 <TD width=15% BGCOLOR=#FBF5EF>
45724 <B>Baud_rate_gen_reg0</B>
45725 </TD>
45726 <TD width=15% BGCOLOR=#FBF5EF>
45727 <B>0XE0001018</B>
45728 </TD>
45729 <TD width=10% BGCOLOR=#FBF5EF>
45730 <B>32</B>
45731 </TD>
45732 <TD width=10% BGCOLOR=#FBF5EF>
45733 <B>rw</B>
45734 </TD>
45735 <TD width=15% BGCOLOR=#FBF5EF>
45736 <B>0x00000000</B>
45737 </TD>
45738 <TD width=35% BGCOLOR=#FBF5EF>
45739 <B>--</B>
45740 </TD>
45741 </TR>
45742 </TABLE>
45743 <P>
45744 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45745 <TR valign="top">
45746 <TD width=15% BGCOLOR=#C0FFC0>
45747 <B>Field Name</B>
45748 </TD>
45749 <TD width=15% BGCOLOR=#C0FFC0>
45750 <B>Bits</B>
45751 </TD>
45752 <TD width=10% BGCOLOR=#C0FFC0>
45753 <B>Mask</B>
45754 </TD>
45755 <TD width=10% BGCOLOR=#C0FFC0>
45756 <B>Value</B>
45757 </TD>
45758 <TD width=15% BGCOLOR=#C0FFC0>
45759 <B>Shifted Value</B>
45760 </TD>
45761 <TD width=35% BGCOLOR=#C0FFC0>
45762 <B>Description</B>
45763 </TD>
45764 </TR>
45765 <TR valign="top">
45766 <TD width=15% BGCOLOR=#FBF5EF>
45767 <B>CD</B>
45768 </TD>
45769 <TD width=15% BGCOLOR=#FBF5EF>
45770 <B>15:0</B>
45771 </TD>
45772 <TD width=10% BGCOLOR=#FBF5EF>
45773 <B>ffff</B>
45774 </TD>
45775 <TD width=10% BGCOLOR=#FBF5EF>
45776 <B>3e</B>
45777 </TD>
45778 <TD width=15% BGCOLOR=#FBF5EF>
45779 <B>3e</B>
45780 </TD>
45781 <TD width=35% BGCOLOR=#FBF5EF>
45782 <B>Baud Rate Clock Divisor Value: 0: Disables baud_sample 1: Clock divisor bypass (baud_sample = sel_clk) 2 - 65535: baud_sample</B>
45783 </TD>
45784 </TR>
45785 <TR valign="top">
45786 <TD width=15% BGCOLOR=#C0C0C0>
45787 <B>Baud_rate_gen_reg0@0XE0001018</B>
45788 </TD>
45789 <TD width=15% BGCOLOR=#C0C0C0>
45790 <B>31:0</B>
45791 </TD>
45792 <TD width=10% BGCOLOR=#C0C0C0>
45793 <B>ffff</B>
45794 </TD>
45795 <TD width=10% BGCOLOR=#C0C0C0>
45796 <B></B>
45797 </TD>
45798 <TD width=15% BGCOLOR=#C0C0C0>
45799 <B>3e</B>
45800 </TD>
45801 <TD width=35% BGCOLOR=#C0C0C0>
45802 <B>Baud Rate Generator Register.</B>
45803 </TD>
45804 </TR>
45805 </TABLE>
45806 <P>
45807 <H2><a name="Control_reg0">Register (<A href=#mod___slcr> slcr </A>)Control_reg0</a></H2>
45808 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45809 <TR valign="top">
45810 <TD width=15% BGCOLOR=#FFFF00>
45811 <B>Register Name</B>
45812 </TD>
45813 <TD width=15% BGCOLOR=#FFFF00>
45814 <B>Address</B>
45815 </TD>
45816 <TD width=10% BGCOLOR=#FFFF00>
45817 <B>Width</B>
45818 </TD>
45819 <TD width=10% BGCOLOR=#FFFF00>
45820 <B>Type</B>
45821 </TD>
45822 <TD width=15% BGCOLOR=#FFFF00>
45823 <B>Reset Value</B>
45824 </TD>
45825 <TD width=35% BGCOLOR=#FFFF00>
45826 <B>Description</B>
45827 </TD>
45828 </TR>
45829 <TR valign="top">
45830 <TD width=15% BGCOLOR=#FBF5EF>
45831 <B>Control_reg0</B>
45832 </TD>
45833 <TD width=15% BGCOLOR=#FBF5EF>
45834 <B>0XE0001000</B>
45835 </TD>
45836 <TD width=10% BGCOLOR=#FBF5EF>
45837 <B>32</B>
45838 </TD>
45839 <TD width=10% BGCOLOR=#FBF5EF>
45840 <B>rw</B>
45841 </TD>
45842 <TD width=15% BGCOLOR=#FBF5EF>
45843 <B>0x00000000</B>
45844 </TD>
45845 <TD width=35% BGCOLOR=#FBF5EF>
45846 <B>--</B>
45847 </TD>
45848 </TR>
45849 </TABLE>
45850 <P>
45851 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
45852 <TR valign="top">
45853 <TD width=15% BGCOLOR=#C0FFC0>
45854 <B>Field Name</B>
45855 </TD>
45856 <TD width=15% BGCOLOR=#C0FFC0>
45857 <B>Bits</B>
45858 </TD>
45859 <TD width=10% BGCOLOR=#C0FFC0>
45860 <B>Mask</B>
45861 </TD>
45862 <TD width=10% BGCOLOR=#C0FFC0>
45863 <B>Value</B>
45864 </TD>
45865 <TD width=15% BGCOLOR=#C0FFC0>
45866 <B>Shifted Value</B>
45867 </TD>
45868 <TD width=35% BGCOLOR=#C0FFC0>
45869 <B>Description</B>
45870 </TD>
45871 </TR>
45872 <TR valign="top">
45873 <TD width=15% BGCOLOR=#FBF5EF>
45874 <B>STPBRK</B>
45875 </TD>
45876 <TD width=15% BGCOLOR=#FBF5EF>
45877 <B>8:8</B>
45878 </TD>
45879 <TD width=10% BGCOLOR=#FBF5EF>
45880 <B>100</B>
45881 </TD>
45882 <TD width=10% BGCOLOR=#FBF5EF>
45883 <B>0</B>
45884 </TD>
45885 <TD width=15% BGCOLOR=#FBF5EF>
45886 <B>0</B>
45887 </TD>
45888 <TD width=35% BGCOLOR=#FBF5EF>
45889 <B>Stop transmitter break: 0: no affect 1: stop transmission of the break after a minimum of one character length and transmit a high level during 12 bit periods. It can be set regardless of the value of STTBRK.</B>
45890 </TD>
45891 </TR>
45892 <TR valign="top">
45893 <TD width=15% BGCOLOR=#FBF5EF>
45894 <B>STTBRK</B>
45895 </TD>
45896 <TD width=15% BGCOLOR=#FBF5EF>
45897 <B>7:7</B>
45898 </TD>
45899 <TD width=10% BGCOLOR=#FBF5EF>
45900 <B>80</B>
45901 </TD>
45902 <TD width=10% BGCOLOR=#FBF5EF>
45903 <B>0</B>
45904 </TD>
45905 <TD width=15% BGCOLOR=#FBF5EF>
45906 <B>0</B>
45907 </TD>
45908 <TD width=35% BGCOLOR=#FBF5EF>
45909 <B>Start transmitter break: 0: no affect 1: start to transmit a break after the characters currently present in the FIFO and the transmit shift register have been transmitted. It can only be set if STPBRK (Stop transmitter break) is not high.</B>
45910 </TD>
45911 </TR>
45912 <TR valign="top">
45913 <TD width=15% BGCOLOR=#FBF5EF>
45914 <B>RSTTO</B>
45915 </TD>
45916 <TD width=15% BGCOLOR=#FBF5EF>
45917 <B>6:6</B>
45918 </TD>
45919 <TD width=10% BGCOLOR=#FBF5EF>
45920 <B>40</B>
45921 </TD>
45922 <TD width=10% BGCOLOR=#FBF5EF>
45923 <B>0</B>
45924 </TD>
45925 <TD width=15% BGCOLOR=#FBF5EF>
45926 <B>0</B>
45927 </TD>
45928 <TD width=35% BGCOLOR=#FBF5EF>
45929 <B>Restart receiver timeout counter: 1: receiver timeout counter is restarted. This bit is self clearing once the restart has completed.</B>
45930 </TD>
45931 </TR>
45932 <TR valign="top">
45933 <TD width=15% BGCOLOR=#FBF5EF>
45934 <B>TXDIS</B>
45935 </TD>
45936 <TD width=15% BGCOLOR=#FBF5EF>
45937 <B>5:5</B>
45938 </TD>
45939 <TD width=10% BGCOLOR=#FBF5EF>
45940 <B>20</B>
45941 </TD>
45942 <TD width=10% BGCOLOR=#FBF5EF>
45943 <B>0</B>
45944 </TD>
45945 <TD width=15% BGCOLOR=#FBF5EF>
45946 <B>0</B>
45947 </TD>
45948 <TD width=35% BGCOLOR=#FBF5EF>
45949 <B>Transmit disable: 0: enable transmitter 1: disable transmitter</B>
45950 </TD>
45951 </TR>
45952 <TR valign="top">
45953 <TD width=15% BGCOLOR=#FBF5EF>
45954 <B>TXEN</B>
45955 </TD>
45956 <TD width=15% BGCOLOR=#FBF5EF>
45957 <B>4:4</B>
45958 </TD>
45959 <TD width=10% BGCOLOR=#FBF5EF>
45960 <B>10</B>
45961 </TD>
45962 <TD width=10% BGCOLOR=#FBF5EF>
45963 <B>1</B>
45964 </TD>
45965 <TD width=15% BGCOLOR=#FBF5EF>
45966 <B>10</B>
45967 </TD>
45968 <TD width=35% BGCOLOR=#FBF5EF>
45969 <B>Transmit enable: 0: disable transmitter 1: enable transmitter, provided the TXDIS field is set to 0.</B>
45970 </TD>
45971 </TR>
45972 <TR valign="top">
45973 <TD width=15% BGCOLOR=#FBF5EF>
45974 <B>RXDIS</B>
45975 </TD>
45976 <TD width=15% BGCOLOR=#FBF5EF>
45977 <B>3:3</B>
45978 </TD>
45979 <TD width=10% BGCOLOR=#FBF5EF>
45980 <B>8</B>
45981 </TD>
45982 <TD width=10% BGCOLOR=#FBF5EF>
45983 <B>0</B>
45984 </TD>
45985 <TD width=15% BGCOLOR=#FBF5EF>
45986 <B>0</B>
45987 </TD>
45988 <TD width=35% BGCOLOR=#FBF5EF>
45989 <B>Receive disable: 0: enable 1: disable, regardless of the value of RXEN</B>
45990 </TD>
45991 </TR>
45992 <TR valign="top">
45993 <TD width=15% BGCOLOR=#FBF5EF>
45994 <B>RXEN</B>
45995 </TD>
45996 <TD width=15% BGCOLOR=#FBF5EF>
45997 <B>2:2</B>
45998 </TD>
45999 <TD width=10% BGCOLOR=#FBF5EF>
46000 <B>4</B>
46001 </TD>
46002 <TD width=10% BGCOLOR=#FBF5EF>
46003 <B>1</B>
46004 </TD>
46005 <TD width=15% BGCOLOR=#FBF5EF>
46006 <B>4</B>
46007 </TD>
46008 <TD width=35% BGCOLOR=#FBF5EF>
46009 <B>Receive enable: 0: disable 1: enable When set to one, the receiver logic is enabled, provided the RXDIS field is set to zero.</B>
46010 </TD>
46011 </TR>
46012 <TR valign="top">
46013 <TD width=15% BGCOLOR=#FBF5EF>
46014 <B>TXRES</B>
46015 </TD>
46016 <TD width=15% BGCOLOR=#FBF5EF>
46017 <B>1:1</B>
46018 </TD>
46019 <TD width=10% BGCOLOR=#FBF5EF>
46020 <B>2</B>
46021 </TD>
46022 <TD width=10% BGCOLOR=#FBF5EF>
46023 <B>1</B>
46024 </TD>
46025 <TD width=15% BGCOLOR=#FBF5EF>
46026 <B>2</B>
46027 </TD>
46028 <TD width=35% BGCOLOR=#FBF5EF>
46029 <B>Software reset for Tx data path: 0: no affect 1: transmitter logic is reset and all pending transmitter data is discarded This bit is self clearing once the reset has completed.</B>
46030 </TD>
46031 </TR>
46032 <TR valign="top">
46033 <TD width=15% BGCOLOR=#FBF5EF>
46034 <B>RXRES</B>
46035 </TD>
46036 <TD width=15% BGCOLOR=#FBF5EF>
46037 <B>0:0</B>
46038 </TD>
46039 <TD width=10% BGCOLOR=#FBF5EF>
46040 <B>1</B>
46041 </TD>
46042 <TD width=10% BGCOLOR=#FBF5EF>
46043 <B>1</B>
46044 </TD>
46045 <TD width=15% BGCOLOR=#FBF5EF>
46046 <B>1</B>
46047 </TD>
46048 <TD width=35% BGCOLOR=#FBF5EF>
46049 <B>Software reset for Rx data path: 0: no affect 1: receiver logic is reset and all pending receiver data is discarded. This bit is self clearing once the reset has completed.</B>
46050 </TD>
46051 </TR>
46052 <TR valign="top">
46053 <TD width=15% BGCOLOR=#C0C0C0>
46054 <B>Control_reg0@0XE0001000</B>
46055 </TD>
46056 <TD width=15% BGCOLOR=#C0C0C0>
46057 <B>31:0</B>
46058 </TD>
46059 <TD width=10% BGCOLOR=#C0C0C0>
46060 <B>1ff</B>
46061 </TD>
46062 <TD width=10% BGCOLOR=#C0C0C0>
46063 <B></B>
46064 </TD>
46065 <TD width=15% BGCOLOR=#C0C0C0>
46066 <B>17</B>
46067 </TD>
46068 <TD width=35% BGCOLOR=#C0C0C0>
46069 <B>UART Control Register</B>
46070 </TD>
46071 </TR>
46072 </TABLE>
46073 <P>
46074 <H2><a name="mode_reg0">Register (<A href=#mod___slcr> slcr </A>)mode_reg0</a></H2>
46075 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46076 <TR valign="top">
46077 <TD width=15% BGCOLOR=#FFFF00>
46078 <B>Register Name</B>
46079 </TD>
46080 <TD width=15% BGCOLOR=#FFFF00>
46081 <B>Address</B>
46082 </TD>
46083 <TD width=10% BGCOLOR=#FFFF00>
46084 <B>Width</B>
46085 </TD>
46086 <TD width=10% BGCOLOR=#FFFF00>
46087 <B>Type</B>
46088 </TD>
46089 <TD width=15% BGCOLOR=#FFFF00>
46090 <B>Reset Value</B>
46091 </TD>
46092 <TD width=35% BGCOLOR=#FFFF00>
46093 <B>Description</B>
46094 </TD>
46095 </TR>
46096 <TR valign="top">
46097 <TD width=15% BGCOLOR=#FBF5EF>
46098 <B>mode_reg0</B>
46099 </TD>
46100 <TD width=15% BGCOLOR=#FBF5EF>
46101 <B>0XE0001004</B>
46102 </TD>
46103 <TD width=10% BGCOLOR=#FBF5EF>
46104 <B>32</B>
46105 </TD>
46106 <TD width=10% BGCOLOR=#FBF5EF>
46107 <B>rw</B>
46108 </TD>
46109 <TD width=15% BGCOLOR=#FBF5EF>
46110 <B>0x00000000</B>
46111 </TD>
46112 <TD width=35% BGCOLOR=#FBF5EF>
46113 <B>--</B>
46114 </TD>
46115 </TR>
46116 </TABLE>
46117 <P>
46118 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46119 <TR valign="top">
46120 <TD width=15% BGCOLOR=#C0FFC0>
46121 <B>Field Name</B>
46122 </TD>
46123 <TD width=15% BGCOLOR=#C0FFC0>
46124 <B>Bits</B>
46125 </TD>
46126 <TD width=10% BGCOLOR=#C0FFC0>
46127 <B>Mask</B>
46128 </TD>
46129 <TD width=10% BGCOLOR=#C0FFC0>
46130 <B>Value</B>
46131 </TD>
46132 <TD width=15% BGCOLOR=#C0FFC0>
46133 <B>Shifted Value</B>
46134 </TD>
46135 <TD width=35% BGCOLOR=#C0FFC0>
46136 <B>Description</B>
46137 </TD>
46138 </TR>
46139 <TR valign="top">
46140 <TD width=15% BGCOLOR=#FBF5EF>
46141 <B>CHMODE</B>
46142 </TD>
46143 <TD width=15% BGCOLOR=#FBF5EF>
46144 <B>9:8</B>
46145 </TD>
46146 <TD width=10% BGCOLOR=#FBF5EF>
46147 <B>300</B>
46148 </TD>
46149 <TD width=10% BGCOLOR=#FBF5EF>
46150 <B>0</B>
46151 </TD>
46152 <TD width=15% BGCOLOR=#FBF5EF>
46153 <B>0</B>
46154 </TD>
46155 <TD width=35% BGCOLOR=#FBF5EF>
46156 <B>Channel mode: Defines the mode of operation of the UART. 00: normal 01: automatic echo 10: local loopback 11: remote loopback</B>
46157 </TD>
46158 </TR>
46159 <TR valign="top">
46160 <TD width=15% BGCOLOR=#FBF5EF>
46161 <B>NBSTOP</B>
46162 </TD>
46163 <TD width=15% BGCOLOR=#FBF5EF>
46164 <B>7:6</B>
46165 </TD>
46166 <TD width=10% BGCOLOR=#FBF5EF>
46167 <B>c0</B>
46168 </TD>
46169 <TD width=10% BGCOLOR=#FBF5EF>
46170 <B>0</B>
46171 </TD>
46172 <TD width=15% BGCOLOR=#FBF5EF>
46173 <B>0</B>
46174 </TD>
46175 <TD width=35% BGCOLOR=#FBF5EF>
46176 <B>Number of stop bits: Defines the number of stop bits to detect on receive and to generate on transmit. 00: 1 stop bit 01: 1.5 stop bits 10: 2 stop bits 11: reserved</B>
46177 </TD>
46178 </TR>
46179 <TR valign="top">
46180 <TD width=15% BGCOLOR=#FBF5EF>
46181 <B>PAR</B>
46182 </TD>
46183 <TD width=15% BGCOLOR=#FBF5EF>
46184 <B>5:3</B>
46185 </TD>
46186 <TD width=10% BGCOLOR=#FBF5EF>
46187 <B>38</B>
46188 </TD>
46189 <TD width=10% BGCOLOR=#FBF5EF>
46190 <B>4</B>
46191 </TD>
46192 <TD width=15% BGCOLOR=#FBF5EF>
46193 <B>20</B>
46194 </TD>
46195 <TD width=35% BGCOLOR=#FBF5EF>
46196 <B>Parity type select: Defines the expected parity to check on receive and the parity to generate on transmit. 000: even parity 001: odd parity 010: forced to 0 parity (space) 011: forced to 1 parity (mark) 1xx: no parity</B>
46197 </TD>
46198 </TR>
46199 <TR valign="top">
46200 <TD width=15% BGCOLOR=#FBF5EF>
46201 <B>CHRL</B>
46202 </TD>
46203 <TD width=15% BGCOLOR=#FBF5EF>
46204 <B>2:1</B>
46205 </TD>
46206 <TD width=10% BGCOLOR=#FBF5EF>
46207 <B>6</B>
46208 </TD>
46209 <TD width=10% BGCOLOR=#FBF5EF>
46210 <B>0</B>
46211 </TD>
46212 <TD width=15% BGCOLOR=#FBF5EF>
46213 <B>0</B>
46214 </TD>
46215 <TD width=35% BGCOLOR=#FBF5EF>
46216 <B>Character length select: Defines the number of bits in each character. 11: 6 bits 10: 7 bits 0x: 8 bits</B>
46217 </TD>
46218 </TR>
46219 <TR valign="top">
46220 <TD width=15% BGCOLOR=#FBF5EF>
46221 <B>CLKS</B>
46222 </TD>
46223 <TD width=15% BGCOLOR=#FBF5EF>
46224 <B>0:0</B>
46225 </TD>
46226 <TD width=10% BGCOLOR=#FBF5EF>
46227 <B>1</B>
46228 </TD>
46229 <TD width=10% BGCOLOR=#FBF5EF>
46230 <B>0</B>
46231 </TD>
46232 <TD width=15% BGCOLOR=#FBF5EF>
46233 <B>0</B>
46234 </TD>
46235 <TD width=35% BGCOLOR=#FBF5EF>
46236 <B>Clock source select: This field defines whether a pre-scalar of 8 is applied to the baud rate generator input clock. 0: clock source is uart_ref_clk 1: clock source is uart_ref_clk/8</B>
46237 </TD>
46238 </TR>
46239 <TR valign="top">
46240 <TD width=15% BGCOLOR=#C0C0C0>
46241 <B>mode_reg0@0XE0001004</B>
46242 </TD>
46243 <TD width=15% BGCOLOR=#C0C0C0>
46244 <B>31:0</B>
46245 </TD>
46246 <TD width=10% BGCOLOR=#C0C0C0>
46247 <B>3ff</B>
46248 </TD>
46249 <TD width=10% BGCOLOR=#C0C0C0>
46250 <B></B>
46251 </TD>
46252 <TD width=15% BGCOLOR=#C0C0C0>
46253 <B>20</B>
46254 </TD>
46255 <TD width=35% BGCOLOR=#C0C0C0>
46256 <B>UART Mode Register</B>
46257 </TD>
46258 </TR>
46259 </TABLE>
46260 <P>
46261 <H1>QSPI REGISTERS</H1>
46262 <H2><a name="Config_reg">Register (<A href=#mod___slcr> slcr </A>)Config_reg</a></H2>
46263 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46264 <TR valign="top">
46265 <TD width=15% BGCOLOR=#FFFF00>
46266 <B>Register Name</B>
46267 </TD>
46268 <TD width=15% BGCOLOR=#FFFF00>
46269 <B>Address</B>
46270 </TD>
46271 <TD width=10% BGCOLOR=#FFFF00>
46272 <B>Width</B>
46273 </TD>
46274 <TD width=10% BGCOLOR=#FFFF00>
46275 <B>Type</B>
46276 </TD>
46277 <TD width=15% BGCOLOR=#FFFF00>
46278 <B>Reset Value</B>
46279 </TD>
46280 <TD width=35% BGCOLOR=#FFFF00>
46281 <B>Description</B>
46282 </TD>
46283 </TR>
46284 <TR valign="top">
46285 <TD width=15% BGCOLOR=#FBF5EF>
46286 <B>Config_reg</B>
46287 </TD>
46288 <TD width=15% BGCOLOR=#FBF5EF>
46289 <B>0XE000D000</B>
46290 </TD>
46291 <TD width=10% BGCOLOR=#FBF5EF>
46292 <B>32</B>
46293 </TD>
46294 <TD width=10% BGCOLOR=#FBF5EF>
46295 <B>rw</B>
46296 </TD>
46297 <TD width=15% BGCOLOR=#FBF5EF>
46298 <B>0x00000000</B>
46299 </TD>
46300 <TD width=35% BGCOLOR=#FBF5EF>
46301 <B>--</B>
46302 </TD>
46303 </TR>
46304 </TABLE>
46305 <P>
46306 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46307 <TR valign="top">
46308 <TD width=15% BGCOLOR=#C0FFC0>
46309 <B>Field Name</B>
46310 </TD>
46311 <TD width=15% BGCOLOR=#C0FFC0>
46312 <B>Bits</B>
46313 </TD>
46314 <TD width=10% BGCOLOR=#C0FFC0>
46315 <B>Mask</B>
46316 </TD>
46317 <TD width=10% BGCOLOR=#C0FFC0>
46318 <B>Value</B>
46319 </TD>
46320 <TD width=15% BGCOLOR=#C0FFC0>
46321 <B>Shifted Value</B>
46322 </TD>
46323 <TD width=35% BGCOLOR=#C0FFC0>
46324 <B>Description</B>
46325 </TD>
46326 </TR>
46327 <TR valign="top">
46328 <TD width=15% BGCOLOR=#FBF5EF>
46329 <B>Holdb_dr</B>
46330 </TD>
46331 <TD width=15% BGCOLOR=#FBF5EF>
46332 <B>19:19</B>
46333 </TD>
46334 <TD width=10% BGCOLOR=#FBF5EF>
46335 <B>80000</B>
46336 </TD>
46337 <TD width=10% BGCOLOR=#FBF5EF>
46338 <B>1</B>
46339 </TD>
46340 <TD width=15% BGCOLOR=#FBF5EF>
46341 <B>80000</B>
46342 </TD>
46343 <TD width=35% BGCOLOR=#FBF5EF>
46344 <B>If set, Holdb and WPn pins are actively driven by the qspi controller in 1-bit and 2-bit modes . If not set, then external pull up is required on HOLDb and WPn pins . Note that this bit doesn't affect the quad(4-bit) mode as Controller always drives these pins in quad mode. It is highly recommended to set this bit always(irrespective of mode of operation) while using QSPI</B>
46345 </TD>
46346 </TR>
46347 <TR valign="top">
46348 <TD width=15% BGCOLOR=#C0C0C0>
46349 <B>Config_reg@0XE000D000</B>
46350 </TD>
46351 <TD width=15% BGCOLOR=#C0C0C0>
46352 <B>31:0</B>
46353 </TD>
46354 <TD width=10% BGCOLOR=#C0C0C0>
46355 <B>80000</B>
46356 </TD>
46357 <TD width=10% BGCOLOR=#C0C0C0>
46358 <B></B>
46359 </TD>
46360 <TD width=15% BGCOLOR=#C0C0C0>
46361 <B>80000</B>
46362 </TD>
46363 <TD width=35% BGCOLOR=#C0C0C0>
46364 <B>SPI configuration register</B>
46365 </TD>
46366 </TR>
46367 </TABLE>
46368 <P>
46369 <H1>PL POWER ON RESET REGISTERS</H1>
46370 <H2><a name="CTRL">Register (<A href=#mod___slcr> slcr </A>)CTRL</a></H2>
46371 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46372 <TR valign="top">
46373 <TD width=15% BGCOLOR=#FFFF00>
46374 <B>Register Name</B>
46375 </TD>
46376 <TD width=15% BGCOLOR=#FFFF00>
46377 <B>Address</B>
46378 </TD>
46379 <TD width=10% BGCOLOR=#FFFF00>
46380 <B>Width</B>
46381 </TD>
46382 <TD width=10% BGCOLOR=#FFFF00>
46383 <B>Type</B>
46384 </TD>
46385 <TD width=15% BGCOLOR=#FFFF00>
46386 <B>Reset Value</B>
46387 </TD>
46388 <TD width=35% BGCOLOR=#FFFF00>
46389 <B>Description</B>
46390 </TD>
46391 </TR>
46392 <TR valign="top">
46393 <TD width=15% BGCOLOR=#FBF5EF>
46394 <B>CTRL</B>
46395 </TD>
46396 <TD width=15% BGCOLOR=#FBF5EF>
46397 <B>0XF8007000</B>
46398 </TD>
46399 <TD width=10% BGCOLOR=#FBF5EF>
46400 <B>32</B>
46401 </TD>
46402 <TD width=10% BGCOLOR=#FBF5EF>
46403 <B>rw</B>
46404 </TD>
46405 <TD width=15% BGCOLOR=#FBF5EF>
46406 <B>0x00000000</B>
46407 </TD>
46408 <TD width=35% BGCOLOR=#FBF5EF>
46409 <B>--</B>
46410 </TD>
46411 </TR>
46412 </TABLE>
46413 <P>
46414 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46415 <TR valign="top">
46416 <TD width=15% BGCOLOR=#C0FFC0>
46417 <B>Field Name</B>
46418 </TD>
46419 <TD width=15% BGCOLOR=#C0FFC0>
46420 <B>Bits</B>
46421 </TD>
46422 <TD width=10% BGCOLOR=#C0FFC0>
46423 <B>Mask</B>
46424 </TD>
46425 <TD width=10% BGCOLOR=#C0FFC0>
46426 <B>Value</B>
46427 </TD>
46428 <TD width=15% BGCOLOR=#C0FFC0>
46429 <B>Shifted Value</B>
46430 </TD>
46431 <TD width=35% BGCOLOR=#C0FFC0>
46432 <B>Description</B>
46433 </TD>
46434 </TR>
46435 <TR valign="top">
46436 <TD width=15% BGCOLOR=#FBF5EF>
46437 <B>PCFG_POR_CNT_4K</B>
46438 </TD>
46439 <TD width=15% BGCOLOR=#FBF5EF>
46440 <B>29:29</B>
46441 </TD>
46442 <TD width=10% BGCOLOR=#FBF5EF>
46443 <B>20000000</B>
46444 </TD>
46445 <TD width=10% BGCOLOR=#FBF5EF>
46446 <B>0</B>
46447 </TD>
46448 <TD width=15% BGCOLOR=#FBF5EF>
46449 <B>0</B>
46450 </TD>
46451 <TD width=35% BGCOLOR=#FBF5EF>
46452 <B>This register controls which POR timer the PL will use for power-up. 0 - Use 64k timer 1 - Use 4k timer</B>
46453 </TD>
46454 </TR>
46455 <TR valign="top">
46456 <TD width=15% BGCOLOR=#C0C0C0>
46457 <B>CTRL@0XF8007000</B>
46458 </TD>
46459 <TD width=15% BGCOLOR=#C0C0C0>
46460 <B>31:0</B>
46461 </TD>
46462 <TD width=10% BGCOLOR=#C0C0C0>
46463 <B>20000000</B>
46464 </TD>
46465 <TD width=10% BGCOLOR=#C0C0C0>
46466 <B></B>
46467 </TD>
46468 <TD width=15% BGCOLOR=#C0C0C0>
46469 <B>0</B>
46470 </TD>
46471 <TD width=35% BGCOLOR=#C0C0C0>
46472 <B>Control Register : This register defines basic control registers. Some of the register bits can be locked by control bits in the LOCK Register 0x004.</B>
46473 </TD>
46474 </TR>
46475 </TABLE>
46476 <P>
46477 <H1>SMC TIMING CALCULATION REGISTER UPDATE</H1>
46478 <H1>NAND SET CYCLE</H1>
46479 <H1>OPMODE</H1>
46480 <H1>DIRECT COMMAND</H1>
46481 <H1>SRAM/NOR CS0 SET CYCLE</H1>
46482 <H1>DIRECT COMMAND</H1>
46483 <H1>NOR CS0 BASE ADDRESS</H1>
46484 <H1>SRAM/NOR CS1 SET CYCLE</H1>
46485 <H1>DIRECT COMMAND</H1>
46486 <H1>NOR CS1 BASE ADDRESS</H1>
46487 <H1>USB RESET</H1>
46488 <H1>DIR MODE BANK 0</H1>
46489 <H2><a name="DIRM_0">Register (<A href=#mod___slcr> slcr </A>)DIRM_0</a></H2>
46490 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46491 <TR valign="top">
46492 <TD width=15% BGCOLOR=#FFFF00>
46493 <B>Register Name</B>
46494 </TD>
46495 <TD width=15% BGCOLOR=#FFFF00>
46496 <B>Address</B>
46497 </TD>
46498 <TD width=10% BGCOLOR=#FFFF00>
46499 <B>Width</B>
46500 </TD>
46501 <TD width=10% BGCOLOR=#FFFF00>
46502 <B>Type</B>
46503 </TD>
46504 <TD width=15% BGCOLOR=#FFFF00>
46505 <B>Reset Value</B>
46506 </TD>
46507 <TD width=35% BGCOLOR=#FFFF00>
46508 <B>Description</B>
46509 </TD>
46510 </TR>
46511 <TR valign="top">
46512 <TD width=15% BGCOLOR=#FBF5EF>
46513 <B>DIRM_0</B>
46514 </TD>
46515 <TD width=15% BGCOLOR=#FBF5EF>
46516 <B>0XE000A204</B>
46517 </TD>
46518 <TD width=10% BGCOLOR=#FBF5EF>
46519 <B>32</B>
46520 </TD>
46521 <TD width=10% BGCOLOR=#FBF5EF>
46522 <B>rw</B>
46523 </TD>
46524 <TD width=15% BGCOLOR=#FBF5EF>
46525 <B>0x00000000</B>
46526 </TD>
46527 <TD width=35% BGCOLOR=#FBF5EF>
46528 <B>--</B>
46529 </TD>
46530 </TR>
46531 </TABLE>
46532 <P>
46533 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46534 <TR valign="top">
46535 <TD width=15% BGCOLOR=#C0FFC0>
46536 <B>Field Name</B>
46537 </TD>
46538 <TD width=15% BGCOLOR=#C0FFC0>
46539 <B>Bits</B>
46540 </TD>
46541 <TD width=10% BGCOLOR=#C0FFC0>
46542 <B>Mask</B>
46543 </TD>
46544 <TD width=10% BGCOLOR=#C0FFC0>
46545 <B>Value</B>
46546 </TD>
46547 <TD width=15% BGCOLOR=#C0FFC0>
46548 <B>Shifted Value</B>
46549 </TD>
46550 <TD width=35% BGCOLOR=#C0FFC0>
46551 <B>Description</B>
46552 </TD>
46553 </TR>
46554 <TR valign="top">
46555 <TD width=15% BGCOLOR=#FBF5EF>
46556 <B>DIRECTION_0</B>
46557 </TD>
46558 <TD width=15% BGCOLOR=#FBF5EF>
46559 <B>31:0</B>
46560 </TD>
46561 <TD width=10% BGCOLOR=#FBF5EF>
46562 <B>ffffffff</B>
46563 </TD>
46564 <TD width=10% BGCOLOR=#FBF5EF>
46565 <B>2880</B>
46566 </TD>
46567 <TD width=15% BGCOLOR=#FBF5EF>
46568 <B>2880</B>
46569 </TD>
46570 <TD width=35% BGCOLOR=#FBF5EF>
46571 <B>Direction mode 0: input 1: output Each bit configures the corresponding pin within the 32-bit bank NOTE: bits[8:7] of bank0 cannot be used as inputs. The DIRM bits can be set to 0, but reading DATA_RO does not reflect the input value. See the GPIO chapter for more information.</B>
46572 </TD>
46573 </TR>
46574 <TR valign="top">
46575 <TD width=15% BGCOLOR=#C0C0C0>
46576 <B>DIRM_0@0XE000A204</B>
46577 </TD>
46578 <TD width=15% BGCOLOR=#C0C0C0>
46579 <B>31:0</B>
46580 </TD>
46581 <TD width=10% BGCOLOR=#C0C0C0>
46582 <B>ffffffff</B>
46583 </TD>
46584 <TD width=10% BGCOLOR=#C0C0C0>
46585 <B></B>
46586 </TD>
46587 <TD width=15% BGCOLOR=#C0C0C0>
46588 <B>2880</B>
46589 </TD>
46590 <TD width=35% BGCOLOR=#C0C0C0>
46591 <B>Direction mode (GPIO Bank0, MIO)</B>
46592 </TD>
46593 </TR>
46594 </TABLE>
46595 <P>
46596 <H1>DIR MODE BANK 1</H1>
46597 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
46598 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
46599 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46600 <TR valign="top">
46601 <TD width=15% BGCOLOR=#FFFF00>
46602 <B>Register Name</B>
46603 </TD>
46604 <TD width=15% BGCOLOR=#FFFF00>
46605 <B>Address</B>
46606 </TD>
46607 <TD width=10% BGCOLOR=#FFFF00>
46608 <B>Width</B>
46609 </TD>
46610 <TD width=10% BGCOLOR=#FFFF00>
46611 <B>Type</B>
46612 </TD>
46613 <TD width=15% BGCOLOR=#FFFF00>
46614 <B>Reset Value</B>
46615 </TD>
46616 <TD width=35% BGCOLOR=#FFFF00>
46617 <B>Description</B>
46618 </TD>
46619 </TR>
46620 <TR valign="top">
46621 <TD width=15% BGCOLOR=#FBF5EF>
46622 <B>MASK_DATA_0_LSW</B>
46623 </TD>
46624 <TD width=15% BGCOLOR=#FBF5EF>
46625 <B>0XE000A000</B>
46626 </TD>
46627 <TD width=10% BGCOLOR=#FBF5EF>
46628 <B>32</B>
46629 </TD>
46630 <TD width=10% BGCOLOR=#FBF5EF>
46631 <B>rw</B>
46632 </TD>
46633 <TD width=15% BGCOLOR=#FBF5EF>
46634 <B>0x00000000</B>
46635 </TD>
46636 <TD width=35% BGCOLOR=#FBF5EF>
46637 <B>--</B>
46638 </TD>
46639 </TR>
46640 </TABLE>
46641 <P>
46642 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46643 <TR valign="top">
46644 <TD width=15% BGCOLOR=#C0FFC0>
46645 <B>Field Name</B>
46646 </TD>
46647 <TD width=15% BGCOLOR=#C0FFC0>
46648 <B>Bits</B>
46649 </TD>
46650 <TD width=10% BGCOLOR=#C0FFC0>
46651 <B>Mask</B>
46652 </TD>
46653 <TD width=10% BGCOLOR=#C0FFC0>
46654 <B>Value</B>
46655 </TD>
46656 <TD width=15% BGCOLOR=#C0FFC0>
46657 <B>Shifted Value</B>
46658 </TD>
46659 <TD width=35% BGCOLOR=#C0FFC0>
46660 <B>Description</B>
46661 </TD>
46662 </TR>
46663 <TR valign="top">
46664 <TD width=15% BGCOLOR=#FBF5EF>
46665 <B>MASK_0_LSW</B>
46666 </TD>
46667 <TD width=15% BGCOLOR=#FBF5EF>
46668 <B>31:16</B>
46669 </TD>
46670 <TD width=10% BGCOLOR=#FBF5EF>
46671 <B>ffff0000</B>
46672 </TD>
46673 <TD width=10% BGCOLOR=#FBF5EF>
46674 <B>ff7f</B>
46675 </TD>
46676 <TD width=15% BGCOLOR=#FBF5EF>
46677 <B>ff7f0000</B>
46678 </TD>
46679 <TD width=35% BGCOLOR=#FBF5EF>
46680 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
46681 </TD>
46682 </TR>
46683 <TR valign="top">
46684 <TD width=15% BGCOLOR=#FBF5EF>
46685 <B>DATA_0_LSW</B>
46686 </TD>
46687 <TD width=15% BGCOLOR=#FBF5EF>
46688 <B>15:0</B>
46689 </TD>
46690 <TD width=10% BGCOLOR=#FBF5EF>
46691 <B>ffff</B>
46692 </TD>
46693 <TD width=10% BGCOLOR=#FBF5EF>
46694 <B>80</B>
46695 </TD>
46696 <TD width=15% BGCOLOR=#FBF5EF>
46697 <B>80</B>
46698 </TD>
46699 <TD width=35% BGCOLOR=#FBF5EF>
46700 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
46701 </TD>
46702 </TR>
46703 <TR valign="top">
46704 <TD width=15% BGCOLOR=#C0C0C0>
46705 <B>MASK_DATA_0_LSW@0XE000A000</B>
46706 </TD>
46707 <TD width=15% BGCOLOR=#C0C0C0>
46708 <B>31:0</B>
46709 </TD>
46710 <TD width=10% BGCOLOR=#C0C0C0>
46711 <B>ffffffff</B>
46712 </TD>
46713 <TD width=10% BGCOLOR=#C0C0C0>
46714 <B></B>
46715 </TD>
46716 <TD width=15% BGCOLOR=#C0C0C0>
46717 <B>ff7f0080</B>
46718 </TD>
46719 <TD width=35% BGCOLOR=#C0C0C0>
46720 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
46721 </TD>
46722 </TR>
46723 </TABLE>
46724 <P>
46725 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
46726 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
46727 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
46728 <H1>OUTPUT ENABLE BANK 0</H1>
46729 <H2><a name="OEN_0">Register (<A href=#mod___slcr> slcr </A>)OEN_0</a></H2>
46730 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46731 <TR valign="top">
46732 <TD width=15% BGCOLOR=#FFFF00>
46733 <B>Register Name</B>
46734 </TD>
46735 <TD width=15% BGCOLOR=#FFFF00>
46736 <B>Address</B>
46737 </TD>
46738 <TD width=10% BGCOLOR=#FFFF00>
46739 <B>Width</B>
46740 </TD>
46741 <TD width=10% BGCOLOR=#FFFF00>
46742 <B>Type</B>
46743 </TD>
46744 <TD width=15% BGCOLOR=#FFFF00>
46745 <B>Reset Value</B>
46746 </TD>
46747 <TD width=35% BGCOLOR=#FFFF00>
46748 <B>Description</B>
46749 </TD>
46750 </TR>
46751 <TR valign="top">
46752 <TD width=15% BGCOLOR=#FBF5EF>
46753 <B>OEN_0</B>
46754 </TD>
46755 <TD width=15% BGCOLOR=#FBF5EF>
46756 <B>0XE000A208</B>
46757 </TD>
46758 <TD width=10% BGCOLOR=#FBF5EF>
46759 <B>32</B>
46760 </TD>
46761 <TD width=10% BGCOLOR=#FBF5EF>
46762 <B>rw</B>
46763 </TD>
46764 <TD width=15% BGCOLOR=#FBF5EF>
46765 <B>0x00000000</B>
46766 </TD>
46767 <TD width=35% BGCOLOR=#FBF5EF>
46768 <B>--</B>
46769 </TD>
46770 </TR>
46771 </TABLE>
46772 <P>
46773 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46774 <TR valign="top">
46775 <TD width=15% BGCOLOR=#C0FFC0>
46776 <B>Field Name</B>
46777 </TD>
46778 <TD width=15% BGCOLOR=#C0FFC0>
46779 <B>Bits</B>
46780 </TD>
46781 <TD width=10% BGCOLOR=#C0FFC0>
46782 <B>Mask</B>
46783 </TD>
46784 <TD width=10% BGCOLOR=#C0FFC0>
46785 <B>Value</B>
46786 </TD>
46787 <TD width=15% BGCOLOR=#C0FFC0>
46788 <B>Shifted Value</B>
46789 </TD>
46790 <TD width=35% BGCOLOR=#C0FFC0>
46791 <B>Description</B>
46792 </TD>
46793 </TR>
46794 <TR valign="top">
46795 <TD width=15% BGCOLOR=#FBF5EF>
46796 <B>OP_ENABLE_0</B>
46797 </TD>
46798 <TD width=15% BGCOLOR=#FBF5EF>
46799 <B>31:0</B>
46800 </TD>
46801 <TD width=10% BGCOLOR=#FBF5EF>
46802 <B>ffffffff</B>
46803 </TD>
46804 <TD width=10% BGCOLOR=#FBF5EF>
46805 <B>2880</B>
46806 </TD>
46807 <TD width=15% BGCOLOR=#FBF5EF>
46808 <B>2880</B>
46809 </TD>
46810 <TD width=35% BGCOLOR=#FBF5EF>
46811 <B>Output enables 0: disabled 1: enabled Each bit configures the corresponding pin within the 32-bit bank</B>
46812 </TD>
46813 </TR>
46814 <TR valign="top">
46815 <TD width=15% BGCOLOR=#C0C0C0>
46816 <B>OEN_0@0XE000A208</B>
46817 </TD>
46818 <TD width=15% BGCOLOR=#C0C0C0>
46819 <B>31:0</B>
46820 </TD>
46821 <TD width=10% BGCOLOR=#C0C0C0>
46822 <B>ffffffff</B>
46823 </TD>
46824 <TD width=10% BGCOLOR=#C0C0C0>
46825 <B></B>
46826 </TD>
46827 <TD width=15% BGCOLOR=#C0C0C0>
46828 <B>2880</B>
46829 </TD>
46830 <TD width=35% BGCOLOR=#C0C0C0>
46831 <B>Output enable (GPIO Bank0, MIO)</B>
46832 </TD>
46833 </TR>
46834 </TABLE>
46835 <P>
46836 <H1>OUTPUT ENABLE BANK 1</H1>
46837 <H1>MASK_DATA_0_LSW LOW BANK [15:0]</H1>
46838 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
46839 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46840 <TR valign="top">
46841 <TD width=15% BGCOLOR=#FFFF00>
46842 <B>Register Name</B>
46843 </TD>
46844 <TD width=15% BGCOLOR=#FFFF00>
46845 <B>Address</B>
46846 </TD>
46847 <TD width=10% BGCOLOR=#FFFF00>
46848 <B>Width</B>
46849 </TD>
46850 <TD width=10% BGCOLOR=#FFFF00>
46851 <B>Type</B>
46852 </TD>
46853 <TD width=15% BGCOLOR=#FFFF00>
46854 <B>Reset Value</B>
46855 </TD>
46856 <TD width=35% BGCOLOR=#FFFF00>
46857 <B>Description</B>
46858 </TD>
46859 </TR>
46860 <TR valign="top">
46861 <TD width=15% BGCOLOR=#FBF5EF>
46862 <B>MASK_DATA_0_LSW</B>
46863 </TD>
46864 <TD width=15% BGCOLOR=#FBF5EF>
46865 <B>0XE000A000</B>
46866 </TD>
46867 <TD width=10% BGCOLOR=#FBF5EF>
46868 <B>32</B>
46869 </TD>
46870 <TD width=10% BGCOLOR=#FBF5EF>
46871 <B>rw</B>
46872 </TD>
46873 <TD width=15% BGCOLOR=#FBF5EF>
46874 <B>0x00000000</B>
46875 </TD>
46876 <TD width=35% BGCOLOR=#FBF5EF>
46877 <B>--</B>
46878 </TD>
46879 </TR>
46880 </TABLE>
46881 <P>
46882 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46883 <TR valign="top">
46884 <TD width=15% BGCOLOR=#C0FFC0>
46885 <B>Field Name</B>
46886 </TD>
46887 <TD width=15% BGCOLOR=#C0FFC0>
46888 <B>Bits</B>
46889 </TD>
46890 <TD width=10% BGCOLOR=#C0FFC0>
46891 <B>Mask</B>
46892 </TD>
46893 <TD width=10% BGCOLOR=#C0FFC0>
46894 <B>Value</B>
46895 </TD>
46896 <TD width=15% BGCOLOR=#C0FFC0>
46897 <B>Shifted Value</B>
46898 </TD>
46899 <TD width=35% BGCOLOR=#C0FFC0>
46900 <B>Description</B>
46901 </TD>
46902 </TR>
46903 <TR valign="top">
46904 <TD width=15% BGCOLOR=#FBF5EF>
46905 <B>MASK_0_LSW</B>
46906 </TD>
46907 <TD width=15% BGCOLOR=#FBF5EF>
46908 <B>31:16</B>
46909 </TD>
46910 <TD width=10% BGCOLOR=#FBF5EF>
46911 <B>ffff0000</B>
46912 </TD>
46913 <TD width=10% BGCOLOR=#FBF5EF>
46914 <B>ff7f</B>
46915 </TD>
46916 <TD width=15% BGCOLOR=#FBF5EF>
46917 <B>ff7f0000</B>
46918 </TD>
46919 <TD width=35% BGCOLOR=#FBF5EF>
46920 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
46921 </TD>
46922 </TR>
46923 <TR valign="top">
46924 <TD width=15% BGCOLOR=#FBF5EF>
46925 <B>DATA_0_LSW</B>
46926 </TD>
46927 <TD width=15% BGCOLOR=#FBF5EF>
46928 <B>15:0</B>
46929 </TD>
46930 <TD width=10% BGCOLOR=#FBF5EF>
46931 <B>ffff</B>
46932 </TD>
46933 <TD width=10% BGCOLOR=#FBF5EF>
46934 <B>0</B>
46935 </TD>
46936 <TD width=15% BGCOLOR=#FBF5EF>
46937 <B>0</B>
46938 </TD>
46939 <TD width=35% BGCOLOR=#FBF5EF>
46940 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
46941 </TD>
46942 </TR>
46943 <TR valign="top">
46944 <TD width=15% BGCOLOR=#C0C0C0>
46945 <B>MASK_DATA_0_LSW@0XE000A000</B>
46946 </TD>
46947 <TD width=15% BGCOLOR=#C0C0C0>
46948 <B>31:0</B>
46949 </TD>
46950 <TD width=10% BGCOLOR=#C0C0C0>
46951 <B>ffffffff</B>
46952 </TD>
46953 <TD width=10% BGCOLOR=#C0C0C0>
46954 <B></B>
46955 </TD>
46956 <TD width=15% BGCOLOR=#C0C0C0>
46957 <B>ff7f0000</B>
46958 </TD>
46959 <TD width=35% BGCOLOR=#C0C0C0>
46960 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
46961 </TD>
46962 </TR>
46963 </TABLE>
46964 <P>
46965 <H1>MASK_DATA_0_MSW LOW BANK [31:16]</H1>
46966 <H1>MASK_DATA_1_LSW LOW BANK [47:32]</H1>
46967 <H1>MASK_DATA_1_MSW LOW BANK [53:48]</H1>
46968 <H1>ADD 1 MS DELAY</H1>
46969 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
46970 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
46971 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
46972 <TR valign="top">
46973 <TD width=15% BGCOLOR=#FFFF00>
46974 <B>Register Name</B>
46975 </TD>
46976 <TD width=15% BGCOLOR=#FFFF00>
46977 <B>Address</B>
46978 </TD>
46979 <TD width=10% BGCOLOR=#FFFF00>
46980 <B>Width</B>
46981 </TD>
46982 <TD width=10% BGCOLOR=#FFFF00>
46983 <B>Type</B>
46984 </TD>
46985 <TD width=15% BGCOLOR=#FFFF00>
46986 <B>Reset Value</B>
46987 </TD>
46988 <TD width=35% BGCOLOR=#FFFF00>
46989 <B>Description</B>
46990 </TD>
46991 </TR>
46992 <TR valign="top">
46993 <TD width=15% BGCOLOR=#FBF5EF>
46994 <B>MASK_DATA_0_LSW</B>
46995 </TD>
46996 <TD width=15% BGCOLOR=#FBF5EF>
46997 <B>0XE000A000</B>
46998 </TD>
46999 <TD width=10% BGCOLOR=#FBF5EF>
47000 <B>32</B>
47001 </TD>
47002 <TD width=10% BGCOLOR=#FBF5EF>
47003 <B>rw</B>
47004 </TD>
47005 <TD width=15% BGCOLOR=#FBF5EF>
47006 <B>0x00000000</B>
47007 </TD>
47008 <TD width=35% BGCOLOR=#FBF5EF>
47009 <B>--</B>
47010 </TD>
47011 </TR>
47012 </TABLE>
47013 <P>
47014 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47015 <TR valign="top">
47016 <TD width=15% BGCOLOR=#C0FFC0>
47017 <B>Field Name</B>
47018 </TD>
47019 <TD width=15% BGCOLOR=#C0FFC0>
47020 <B>Bits</B>
47021 </TD>
47022 <TD width=10% BGCOLOR=#C0FFC0>
47023 <B>Mask</B>
47024 </TD>
47025 <TD width=10% BGCOLOR=#C0FFC0>
47026 <B>Value</B>
47027 </TD>
47028 <TD width=15% BGCOLOR=#C0FFC0>
47029 <B>Shifted Value</B>
47030 </TD>
47031 <TD width=35% BGCOLOR=#C0FFC0>
47032 <B>Description</B>
47033 </TD>
47034 </TR>
47035 <TR valign="top">
47036 <TD width=15% BGCOLOR=#FBF5EF>
47037 <B>MASK_0_LSW</B>
47038 </TD>
47039 <TD width=15% BGCOLOR=#FBF5EF>
47040 <B>31:16</B>
47041 </TD>
47042 <TD width=10% BGCOLOR=#FBF5EF>
47043 <B>ffff0000</B>
47044 </TD>
47045 <TD width=10% BGCOLOR=#FBF5EF>
47046 <B>ff7f</B>
47047 </TD>
47048 <TD width=15% BGCOLOR=#FBF5EF>
47049 <B>ff7f0000</B>
47050 </TD>
47051 <TD width=35% BGCOLOR=#FBF5EF>
47052 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
47053 </TD>
47054 </TR>
47055 <TR valign="top">
47056 <TD width=15% BGCOLOR=#FBF5EF>
47057 <B>DATA_0_LSW</B>
47058 </TD>
47059 <TD width=15% BGCOLOR=#FBF5EF>
47060 <B>15:0</B>
47061 </TD>
47062 <TD width=10% BGCOLOR=#FBF5EF>
47063 <B>ffff</B>
47064 </TD>
47065 <TD width=10% BGCOLOR=#FBF5EF>
47066 <B>80</B>
47067 </TD>
47068 <TD width=15% BGCOLOR=#FBF5EF>
47069 <B>80</B>
47070 </TD>
47071 <TD width=35% BGCOLOR=#FBF5EF>
47072 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
47073 </TD>
47074 </TR>
47075 <TR valign="top">
47076 <TD width=15% BGCOLOR=#C0C0C0>
47077 <B>MASK_DATA_0_LSW@0XE000A000</B>
47078 </TD>
47079 <TD width=15% BGCOLOR=#C0C0C0>
47080 <B>31:0</B>
47081 </TD>
47082 <TD width=10% BGCOLOR=#C0C0C0>
47083 <B>ffffffff</B>
47084 </TD>
47085 <TD width=10% BGCOLOR=#C0C0C0>
47086 <B></B>
47087 </TD>
47088 <TD width=15% BGCOLOR=#C0C0C0>
47089 <B>ff7f0080</B>
47090 </TD>
47091 <TD width=35% BGCOLOR=#C0C0C0>
47092 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
47093 </TD>
47094 </TR>
47095 </TABLE>
47096 <P>
47097 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
47098 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
47099 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
47100 <H1>ENET RESET</H1>
47101 <H1>DIR MODE BANK 0</H1>
47102 <H2><a name="DIRM_0">Register (<A href=#mod___slcr> slcr </A>)DIRM_0</a></H2>
47103 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47104 <TR valign="top">
47105 <TD width=15% BGCOLOR=#FFFF00>
47106 <B>Register Name</B>
47107 </TD>
47108 <TD width=15% BGCOLOR=#FFFF00>
47109 <B>Address</B>
47110 </TD>
47111 <TD width=10% BGCOLOR=#FFFF00>
47112 <B>Width</B>
47113 </TD>
47114 <TD width=10% BGCOLOR=#FFFF00>
47115 <B>Type</B>
47116 </TD>
47117 <TD width=15% BGCOLOR=#FFFF00>
47118 <B>Reset Value</B>
47119 </TD>
47120 <TD width=35% BGCOLOR=#FFFF00>
47121 <B>Description</B>
47122 </TD>
47123 </TR>
47124 <TR valign="top">
47125 <TD width=15% BGCOLOR=#FBF5EF>
47126 <B>DIRM_0</B>
47127 </TD>
47128 <TD width=15% BGCOLOR=#FBF5EF>
47129 <B>0XE000A204</B>
47130 </TD>
47131 <TD width=10% BGCOLOR=#FBF5EF>
47132 <B>32</B>
47133 </TD>
47134 <TD width=10% BGCOLOR=#FBF5EF>
47135 <B>rw</B>
47136 </TD>
47137 <TD width=15% BGCOLOR=#FBF5EF>
47138 <B>0x00000000</B>
47139 </TD>
47140 <TD width=35% BGCOLOR=#FBF5EF>
47141 <B>--</B>
47142 </TD>
47143 </TR>
47144 </TABLE>
47145 <P>
47146 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47147 <TR valign="top">
47148 <TD width=15% BGCOLOR=#C0FFC0>
47149 <B>Field Name</B>
47150 </TD>
47151 <TD width=15% BGCOLOR=#C0FFC0>
47152 <B>Bits</B>
47153 </TD>
47154 <TD width=10% BGCOLOR=#C0FFC0>
47155 <B>Mask</B>
47156 </TD>
47157 <TD width=10% BGCOLOR=#C0FFC0>
47158 <B>Value</B>
47159 </TD>
47160 <TD width=15% BGCOLOR=#C0FFC0>
47161 <B>Shifted Value</B>
47162 </TD>
47163 <TD width=35% BGCOLOR=#C0FFC0>
47164 <B>Description</B>
47165 </TD>
47166 </TR>
47167 <TR valign="top">
47168 <TD width=15% BGCOLOR=#FBF5EF>
47169 <B>DIRECTION_0</B>
47170 </TD>
47171 <TD width=15% BGCOLOR=#FBF5EF>
47172 <B>31:0</B>
47173 </TD>
47174 <TD width=10% BGCOLOR=#FBF5EF>
47175 <B>ffffffff</B>
47176 </TD>
47177 <TD width=10% BGCOLOR=#FBF5EF>
47178 <B>2880</B>
47179 </TD>
47180 <TD width=15% BGCOLOR=#FBF5EF>
47181 <B>2880</B>
47182 </TD>
47183 <TD width=35% BGCOLOR=#FBF5EF>
47184 <B>Direction mode 0: input 1: output Each bit configures the corresponding pin within the 32-bit bank NOTE: bits[8:7] of bank0 cannot be used as inputs. The DIRM bits can be set to 0, but reading DATA_RO does not reflect the input value. See the GPIO chapter for more information.</B>
47185 </TD>
47186 </TR>
47187 <TR valign="top">
47188 <TD width=15% BGCOLOR=#C0C0C0>
47189 <B>DIRM_0@0XE000A204</B>
47190 </TD>
47191 <TD width=15% BGCOLOR=#C0C0C0>
47192 <B>31:0</B>
47193 </TD>
47194 <TD width=10% BGCOLOR=#C0C0C0>
47195 <B>ffffffff</B>
47196 </TD>
47197 <TD width=10% BGCOLOR=#C0C0C0>
47198 <B></B>
47199 </TD>
47200 <TD width=15% BGCOLOR=#C0C0C0>
47201 <B>2880</B>
47202 </TD>
47203 <TD width=35% BGCOLOR=#C0C0C0>
47204 <B>Direction mode (GPIO Bank0, MIO)</B>
47205 </TD>
47206 </TR>
47207 </TABLE>
47208 <P>
47209 <H1>DIR MODE BANK 1</H1>
47210 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
47211 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
47212 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47213 <TR valign="top">
47214 <TD width=15% BGCOLOR=#FFFF00>
47215 <B>Register Name</B>
47216 </TD>
47217 <TD width=15% BGCOLOR=#FFFF00>
47218 <B>Address</B>
47219 </TD>
47220 <TD width=10% BGCOLOR=#FFFF00>
47221 <B>Width</B>
47222 </TD>
47223 <TD width=10% BGCOLOR=#FFFF00>
47224 <B>Type</B>
47225 </TD>
47226 <TD width=15% BGCOLOR=#FFFF00>
47227 <B>Reset Value</B>
47228 </TD>
47229 <TD width=35% BGCOLOR=#FFFF00>
47230 <B>Description</B>
47231 </TD>
47232 </TR>
47233 <TR valign="top">
47234 <TD width=15% BGCOLOR=#FBF5EF>
47235 <B>MASK_DATA_0_LSW</B>
47236 </TD>
47237 <TD width=15% BGCOLOR=#FBF5EF>
47238 <B>0XE000A000</B>
47239 </TD>
47240 <TD width=10% BGCOLOR=#FBF5EF>
47241 <B>32</B>
47242 </TD>
47243 <TD width=10% BGCOLOR=#FBF5EF>
47244 <B>rw</B>
47245 </TD>
47246 <TD width=15% BGCOLOR=#FBF5EF>
47247 <B>0x00000000</B>
47248 </TD>
47249 <TD width=35% BGCOLOR=#FBF5EF>
47250 <B>--</B>
47251 </TD>
47252 </TR>
47253 </TABLE>
47254 <P>
47255 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47256 <TR valign="top">
47257 <TD width=15% BGCOLOR=#C0FFC0>
47258 <B>Field Name</B>
47259 </TD>
47260 <TD width=15% BGCOLOR=#C0FFC0>
47261 <B>Bits</B>
47262 </TD>
47263 <TD width=10% BGCOLOR=#C0FFC0>
47264 <B>Mask</B>
47265 </TD>
47266 <TD width=10% BGCOLOR=#C0FFC0>
47267 <B>Value</B>
47268 </TD>
47269 <TD width=15% BGCOLOR=#C0FFC0>
47270 <B>Shifted Value</B>
47271 </TD>
47272 <TD width=35% BGCOLOR=#C0FFC0>
47273 <B>Description</B>
47274 </TD>
47275 </TR>
47276 <TR valign="top">
47277 <TD width=15% BGCOLOR=#FBF5EF>
47278 <B>MASK_0_LSW</B>
47279 </TD>
47280 <TD width=15% BGCOLOR=#FBF5EF>
47281 <B>31:16</B>
47282 </TD>
47283 <TD width=10% BGCOLOR=#FBF5EF>
47284 <B>ffff0000</B>
47285 </TD>
47286 <TD width=10% BGCOLOR=#FBF5EF>
47287 <B>f7ff</B>
47288 </TD>
47289 <TD width=15% BGCOLOR=#FBF5EF>
47290 <B>f7ff0000</B>
47291 </TD>
47292 <TD width=35% BGCOLOR=#FBF5EF>
47293 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
47294 </TD>
47295 </TR>
47296 <TR valign="top">
47297 <TD width=15% BGCOLOR=#FBF5EF>
47298 <B>DATA_0_LSW</B>
47299 </TD>
47300 <TD width=15% BGCOLOR=#FBF5EF>
47301 <B>15:0</B>
47302 </TD>
47303 <TD width=10% BGCOLOR=#FBF5EF>
47304 <B>ffff</B>
47305 </TD>
47306 <TD width=10% BGCOLOR=#FBF5EF>
47307 <B>800</B>
47308 </TD>
47309 <TD width=15% BGCOLOR=#FBF5EF>
47310 <B>800</B>
47311 </TD>
47312 <TD width=35% BGCOLOR=#FBF5EF>
47313 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
47314 </TD>
47315 </TR>
47316 <TR valign="top">
47317 <TD width=15% BGCOLOR=#C0C0C0>
47318 <B>MASK_DATA_0_LSW@0XE000A000</B>
47319 </TD>
47320 <TD width=15% BGCOLOR=#C0C0C0>
47321 <B>31:0</B>
47322 </TD>
47323 <TD width=10% BGCOLOR=#C0C0C0>
47324 <B>ffffffff</B>
47325 </TD>
47326 <TD width=10% BGCOLOR=#C0C0C0>
47327 <B></B>
47328 </TD>
47329 <TD width=15% BGCOLOR=#C0C0C0>
47330 <B>f7ff0800</B>
47331 </TD>
47332 <TD width=35% BGCOLOR=#C0C0C0>
47333 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
47334 </TD>
47335 </TR>
47336 </TABLE>
47337 <P>
47338 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
47339 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
47340 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
47341 <H1>OUTPUT ENABLE BANK 0</H1>
47342 <H2><a name="OEN_0">Register (<A href=#mod___slcr> slcr </A>)OEN_0</a></H2>
47343 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47344 <TR valign="top">
47345 <TD width=15% BGCOLOR=#FFFF00>
47346 <B>Register Name</B>
47347 </TD>
47348 <TD width=15% BGCOLOR=#FFFF00>
47349 <B>Address</B>
47350 </TD>
47351 <TD width=10% BGCOLOR=#FFFF00>
47352 <B>Width</B>
47353 </TD>
47354 <TD width=10% BGCOLOR=#FFFF00>
47355 <B>Type</B>
47356 </TD>
47357 <TD width=15% BGCOLOR=#FFFF00>
47358 <B>Reset Value</B>
47359 </TD>
47360 <TD width=35% BGCOLOR=#FFFF00>
47361 <B>Description</B>
47362 </TD>
47363 </TR>
47364 <TR valign="top">
47365 <TD width=15% BGCOLOR=#FBF5EF>
47366 <B>OEN_0</B>
47367 </TD>
47368 <TD width=15% BGCOLOR=#FBF5EF>
47369 <B>0XE000A208</B>
47370 </TD>
47371 <TD width=10% BGCOLOR=#FBF5EF>
47372 <B>32</B>
47373 </TD>
47374 <TD width=10% BGCOLOR=#FBF5EF>
47375 <B>rw</B>
47376 </TD>
47377 <TD width=15% BGCOLOR=#FBF5EF>
47378 <B>0x00000000</B>
47379 </TD>
47380 <TD width=35% BGCOLOR=#FBF5EF>
47381 <B>--</B>
47382 </TD>
47383 </TR>
47384 </TABLE>
47385 <P>
47386 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47387 <TR valign="top">
47388 <TD width=15% BGCOLOR=#C0FFC0>
47389 <B>Field Name</B>
47390 </TD>
47391 <TD width=15% BGCOLOR=#C0FFC0>
47392 <B>Bits</B>
47393 </TD>
47394 <TD width=10% BGCOLOR=#C0FFC0>
47395 <B>Mask</B>
47396 </TD>
47397 <TD width=10% BGCOLOR=#C0FFC0>
47398 <B>Value</B>
47399 </TD>
47400 <TD width=15% BGCOLOR=#C0FFC0>
47401 <B>Shifted Value</B>
47402 </TD>
47403 <TD width=35% BGCOLOR=#C0FFC0>
47404 <B>Description</B>
47405 </TD>
47406 </TR>
47407 <TR valign="top">
47408 <TD width=15% BGCOLOR=#FBF5EF>
47409 <B>OP_ENABLE_0</B>
47410 </TD>
47411 <TD width=15% BGCOLOR=#FBF5EF>
47412 <B>31:0</B>
47413 </TD>
47414 <TD width=10% BGCOLOR=#FBF5EF>
47415 <B>ffffffff</B>
47416 </TD>
47417 <TD width=10% BGCOLOR=#FBF5EF>
47418 <B>2880</B>
47419 </TD>
47420 <TD width=15% BGCOLOR=#FBF5EF>
47421 <B>2880</B>
47422 </TD>
47423 <TD width=35% BGCOLOR=#FBF5EF>
47424 <B>Output enables 0: disabled 1: enabled Each bit configures the corresponding pin within the 32-bit bank</B>
47425 </TD>
47426 </TR>
47427 <TR valign="top">
47428 <TD width=15% BGCOLOR=#C0C0C0>
47429 <B>OEN_0@0XE000A208</B>
47430 </TD>
47431 <TD width=15% BGCOLOR=#C0C0C0>
47432 <B>31:0</B>
47433 </TD>
47434 <TD width=10% BGCOLOR=#C0C0C0>
47435 <B>ffffffff</B>
47436 </TD>
47437 <TD width=10% BGCOLOR=#C0C0C0>
47438 <B></B>
47439 </TD>
47440 <TD width=15% BGCOLOR=#C0C0C0>
47441 <B>2880</B>
47442 </TD>
47443 <TD width=35% BGCOLOR=#C0C0C0>
47444 <B>Output enable (GPIO Bank0, MIO)</B>
47445 </TD>
47446 </TR>
47447 </TABLE>
47448 <P>
47449 <H1>OUTPUT ENABLE BANK 1</H1>
47450 <H1>MASK_DATA_0_LSW LOW BANK [15:0]</H1>
47451 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
47452 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47453 <TR valign="top">
47454 <TD width=15% BGCOLOR=#FFFF00>
47455 <B>Register Name</B>
47456 </TD>
47457 <TD width=15% BGCOLOR=#FFFF00>
47458 <B>Address</B>
47459 </TD>
47460 <TD width=10% BGCOLOR=#FFFF00>
47461 <B>Width</B>
47462 </TD>
47463 <TD width=10% BGCOLOR=#FFFF00>
47464 <B>Type</B>
47465 </TD>
47466 <TD width=15% BGCOLOR=#FFFF00>
47467 <B>Reset Value</B>
47468 </TD>
47469 <TD width=35% BGCOLOR=#FFFF00>
47470 <B>Description</B>
47471 </TD>
47472 </TR>
47473 <TR valign="top">
47474 <TD width=15% BGCOLOR=#FBF5EF>
47475 <B>MASK_DATA_0_LSW</B>
47476 </TD>
47477 <TD width=15% BGCOLOR=#FBF5EF>
47478 <B>0XE000A000</B>
47479 </TD>
47480 <TD width=10% BGCOLOR=#FBF5EF>
47481 <B>32</B>
47482 </TD>
47483 <TD width=10% BGCOLOR=#FBF5EF>
47484 <B>rw</B>
47485 </TD>
47486 <TD width=15% BGCOLOR=#FBF5EF>
47487 <B>0x00000000</B>
47488 </TD>
47489 <TD width=35% BGCOLOR=#FBF5EF>
47490 <B>--</B>
47491 </TD>
47492 </TR>
47493 </TABLE>
47494 <P>
47495 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47496 <TR valign="top">
47497 <TD width=15% BGCOLOR=#C0FFC0>
47498 <B>Field Name</B>
47499 </TD>
47500 <TD width=15% BGCOLOR=#C0FFC0>
47501 <B>Bits</B>
47502 </TD>
47503 <TD width=10% BGCOLOR=#C0FFC0>
47504 <B>Mask</B>
47505 </TD>
47506 <TD width=10% BGCOLOR=#C0FFC0>
47507 <B>Value</B>
47508 </TD>
47509 <TD width=15% BGCOLOR=#C0FFC0>
47510 <B>Shifted Value</B>
47511 </TD>
47512 <TD width=35% BGCOLOR=#C0FFC0>
47513 <B>Description</B>
47514 </TD>
47515 </TR>
47516 <TR valign="top">
47517 <TD width=15% BGCOLOR=#FBF5EF>
47518 <B>MASK_0_LSW</B>
47519 </TD>
47520 <TD width=15% BGCOLOR=#FBF5EF>
47521 <B>31:16</B>
47522 </TD>
47523 <TD width=10% BGCOLOR=#FBF5EF>
47524 <B>ffff0000</B>
47525 </TD>
47526 <TD width=10% BGCOLOR=#FBF5EF>
47527 <B>f7ff</B>
47528 </TD>
47529 <TD width=15% BGCOLOR=#FBF5EF>
47530 <B>f7ff0000</B>
47531 </TD>
47532 <TD width=35% BGCOLOR=#FBF5EF>
47533 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
47534 </TD>
47535 </TR>
47536 <TR valign="top">
47537 <TD width=15% BGCOLOR=#FBF5EF>
47538 <B>DATA_0_LSW</B>
47539 </TD>
47540 <TD width=15% BGCOLOR=#FBF5EF>
47541 <B>15:0</B>
47542 </TD>
47543 <TD width=10% BGCOLOR=#FBF5EF>
47544 <B>ffff</B>
47545 </TD>
47546 <TD width=10% BGCOLOR=#FBF5EF>
47547 <B>0</B>
47548 </TD>
47549 <TD width=15% BGCOLOR=#FBF5EF>
47550 <B>0</B>
47551 </TD>
47552 <TD width=35% BGCOLOR=#FBF5EF>
47553 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
47554 </TD>
47555 </TR>
47556 <TR valign="top">
47557 <TD width=15% BGCOLOR=#C0C0C0>
47558 <B>MASK_DATA_0_LSW@0XE000A000</B>
47559 </TD>
47560 <TD width=15% BGCOLOR=#C0C0C0>
47561 <B>31:0</B>
47562 </TD>
47563 <TD width=10% BGCOLOR=#C0C0C0>
47564 <B>ffffffff</B>
47565 </TD>
47566 <TD width=10% BGCOLOR=#C0C0C0>
47567 <B></B>
47568 </TD>
47569 <TD width=15% BGCOLOR=#C0C0C0>
47570 <B>f7ff0000</B>
47571 </TD>
47572 <TD width=35% BGCOLOR=#C0C0C0>
47573 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
47574 </TD>
47575 </TR>
47576 </TABLE>
47577 <P>
47578 <H1>MASK_DATA_0_MSW LOW BANK [31:16]</H1>
47579 <H1>MASK_DATA_1_LSW LOW BANK [47:32]</H1>
47580 <H1>MASK_DATA_1_MSW LOW BANK [53:48]</H1>
47581 <H1>ADD 1 MS DELAY</H1>
47582 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
47583 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
47584 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47585 <TR valign="top">
47586 <TD width=15% BGCOLOR=#FFFF00>
47587 <B>Register Name</B>
47588 </TD>
47589 <TD width=15% BGCOLOR=#FFFF00>
47590 <B>Address</B>
47591 </TD>
47592 <TD width=10% BGCOLOR=#FFFF00>
47593 <B>Width</B>
47594 </TD>
47595 <TD width=10% BGCOLOR=#FFFF00>
47596 <B>Type</B>
47597 </TD>
47598 <TD width=15% BGCOLOR=#FFFF00>
47599 <B>Reset Value</B>
47600 </TD>
47601 <TD width=35% BGCOLOR=#FFFF00>
47602 <B>Description</B>
47603 </TD>
47604 </TR>
47605 <TR valign="top">
47606 <TD width=15% BGCOLOR=#FBF5EF>
47607 <B>MASK_DATA_0_LSW</B>
47608 </TD>
47609 <TD width=15% BGCOLOR=#FBF5EF>
47610 <B>0XE000A000</B>
47611 </TD>
47612 <TD width=10% BGCOLOR=#FBF5EF>
47613 <B>32</B>
47614 </TD>
47615 <TD width=10% BGCOLOR=#FBF5EF>
47616 <B>rw</B>
47617 </TD>
47618 <TD width=15% BGCOLOR=#FBF5EF>
47619 <B>0x00000000</B>
47620 </TD>
47621 <TD width=35% BGCOLOR=#FBF5EF>
47622 <B>--</B>
47623 </TD>
47624 </TR>
47625 </TABLE>
47626 <P>
47627 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47628 <TR valign="top">
47629 <TD width=15% BGCOLOR=#C0FFC0>
47630 <B>Field Name</B>
47631 </TD>
47632 <TD width=15% BGCOLOR=#C0FFC0>
47633 <B>Bits</B>
47634 </TD>
47635 <TD width=10% BGCOLOR=#C0FFC0>
47636 <B>Mask</B>
47637 </TD>
47638 <TD width=10% BGCOLOR=#C0FFC0>
47639 <B>Value</B>
47640 </TD>
47641 <TD width=15% BGCOLOR=#C0FFC0>
47642 <B>Shifted Value</B>
47643 </TD>
47644 <TD width=35% BGCOLOR=#C0FFC0>
47645 <B>Description</B>
47646 </TD>
47647 </TR>
47648 <TR valign="top">
47649 <TD width=15% BGCOLOR=#FBF5EF>
47650 <B>MASK_0_LSW</B>
47651 </TD>
47652 <TD width=15% BGCOLOR=#FBF5EF>
47653 <B>31:16</B>
47654 </TD>
47655 <TD width=10% BGCOLOR=#FBF5EF>
47656 <B>ffff0000</B>
47657 </TD>
47658 <TD width=10% BGCOLOR=#FBF5EF>
47659 <B>f7ff</B>
47660 </TD>
47661 <TD width=15% BGCOLOR=#FBF5EF>
47662 <B>f7ff0000</B>
47663 </TD>
47664 <TD width=35% BGCOLOR=#FBF5EF>
47665 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
47666 </TD>
47667 </TR>
47668 <TR valign="top">
47669 <TD width=15% BGCOLOR=#FBF5EF>
47670 <B>DATA_0_LSW</B>
47671 </TD>
47672 <TD width=15% BGCOLOR=#FBF5EF>
47673 <B>15:0</B>
47674 </TD>
47675 <TD width=10% BGCOLOR=#FBF5EF>
47676 <B>ffff</B>
47677 </TD>
47678 <TD width=10% BGCOLOR=#FBF5EF>
47679 <B>800</B>
47680 </TD>
47681 <TD width=15% BGCOLOR=#FBF5EF>
47682 <B>800</B>
47683 </TD>
47684 <TD width=35% BGCOLOR=#FBF5EF>
47685 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
47686 </TD>
47687 </TR>
47688 <TR valign="top">
47689 <TD width=15% BGCOLOR=#C0C0C0>
47690 <B>MASK_DATA_0_LSW@0XE000A000</B>
47691 </TD>
47692 <TD width=15% BGCOLOR=#C0C0C0>
47693 <B>31:0</B>
47694 </TD>
47695 <TD width=10% BGCOLOR=#C0C0C0>
47696 <B>ffffffff</B>
47697 </TD>
47698 <TD width=10% BGCOLOR=#C0C0C0>
47699 <B></B>
47700 </TD>
47701 <TD width=15% BGCOLOR=#C0C0C0>
47702 <B>f7ff0800</B>
47703 </TD>
47704 <TD width=35% BGCOLOR=#C0C0C0>
47705 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
47706 </TD>
47707 </TR>
47708 </TABLE>
47709 <P>
47710 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
47711 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
47712 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
47713 <H1>I2C RESET</H1>
47714 <H1>DIR MODE GPIO BANK0</H1>
47715 <H2><a name="DIRM_0">Register (<A href=#mod___slcr> slcr </A>)DIRM_0</a></H2>
47716 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47717 <TR valign="top">
47718 <TD width=15% BGCOLOR=#FFFF00>
47719 <B>Register Name</B>
47720 </TD>
47721 <TD width=15% BGCOLOR=#FFFF00>
47722 <B>Address</B>
47723 </TD>
47724 <TD width=10% BGCOLOR=#FFFF00>
47725 <B>Width</B>
47726 </TD>
47727 <TD width=10% BGCOLOR=#FFFF00>
47728 <B>Type</B>
47729 </TD>
47730 <TD width=15% BGCOLOR=#FFFF00>
47731 <B>Reset Value</B>
47732 </TD>
47733 <TD width=35% BGCOLOR=#FFFF00>
47734 <B>Description</B>
47735 </TD>
47736 </TR>
47737 <TR valign="top">
47738 <TD width=15% BGCOLOR=#FBF5EF>
47739 <B>DIRM_0</B>
47740 </TD>
47741 <TD width=15% BGCOLOR=#FBF5EF>
47742 <B>0XE000A204</B>
47743 </TD>
47744 <TD width=10% BGCOLOR=#FBF5EF>
47745 <B>32</B>
47746 </TD>
47747 <TD width=10% BGCOLOR=#FBF5EF>
47748 <B>rw</B>
47749 </TD>
47750 <TD width=15% BGCOLOR=#FBF5EF>
47751 <B>0x00000000</B>
47752 </TD>
47753 <TD width=35% BGCOLOR=#FBF5EF>
47754 <B>--</B>
47755 </TD>
47756 </TR>
47757 </TABLE>
47758 <P>
47759 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47760 <TR valign="top">
47761 <TD width=15% BGCOLOR=#C0FFC0>
47762 <B>Field Name</B>
47763 </TD>
47764 <TD width=15% BGCOLOR=#C0FFC0>
47765 <B>Bits</B>
47766 </TD>
47767 <TD width=10% BGCOLOR=#C0FFC0>
47768 <B>Mask</B>
47769 </TD>
47770 <TD width=10% BGCOLOR=#C0FFC0>
47771 <B>Value</B>
47772 </TD>
47773 <TD width=15% BGCOLOR=#C0FFC0>
47774 <B>Shifted Value</B>
47775 </TD>
47776 <TD width=35% BGCOLOR=#C0FFC0>
47777 <B>Description</B>
47778 </TD>
47779 </TR>
47780 <TR valign="top">
47781 <TD width=15% BGCOLOR=#FBF5EF>
47782 <B>DIRECTION_0</B>
47783 </TD>
47784 <TD width=15% BGCOLOR=#FBF5EF>
47785 <B>31:0</B>
47786 </TD>
47787 <TD width=10% BGCOLOR=#FBF5EF>
47788 <B>ffffffff</B>
47789 </TD>
47790 <TD width=10% BGCOLOR=#FBF5EF>
47791 <B>2880</B>
47792 </TD>
47793 <TD width=15% BGCOLOR=#FBF5EF>
47794 <B>2880</B>
47795 </TD>
47796 <TD width=35% BGCOLOR=#FBF5EF>
47797 <B>Direction mode 0: input 1: output Each bit configures the corresponding pin within the 32-bit bank NOTE: bits[8:7] of bank0 cannot be used as inputs. The DIRM bits can be set to 0, but reading DATA_RO does not reflect the input value. See the GPIO chapter for more information.</B>
47798 </TD>
47799 </TR>
47800 <TR valign="top">
47801 <TD width=15% BGCOLOR=#C0C0C0>
47802 <B>DIRM_0@0XE000A204</B>
47803 </TD>
47804 <TD width=15% BGCOLOR=#C0C0C0>
47805 <B>31:0</B>
47806 </TD>
47807 <TD width=10% BGCOLOR=#C0C0C0>
47808 <B>ffffffff</B>
47809 </TD>
47810 <TD width=10% BGCOLOR=#C0C0C0>
47811 <B></B>
47812 </TD>
47813 <TD width=15% BGCOLOR=#C0C0C0>
47814 <B>2880</B>
47815 </TD>
47816 <TD width=35% BGCOLOR=#C0C0C0>
47817 <B>Direction mode (GPIO Bank0, MIO)</B>
47818 </TD>
47819 </TR>
47820 </TABLE>
47821 <P>
47822 <H1>DIR MODE GPIO BANK1</H1>
47823 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
47824 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
47825 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47826 <TR valign="top">
47827 <TD width=15% BGCOLOR=#FFFF00>
47828 <B>Register Name</B>
47829 </TD>
47830 <TD width=15% BGCOLOR=#FFFF00>
47831 <B>Address</B>
47832 </TD>
47833 <TD width=10% BGCOLOR=#FFFF00>
47834 <B>Width</B>
47835 </TD>
47836 <TD width=10% BGCOLOR=#FFFF00>
47837 <B>Type</B>
47838 </TD>
47839 <TD width=15% BGCOLOR=#FFFF00>
47840 <B>Reset Value</B>
47841 </TD>
47842 <TD width=35% BGCOLOR=#FFFF00>
47843 <B>Description</B>
47844 </TD>
47845 </TR>
47846 <TR valign="top">
47847 <TD width=15% BGCOLOR=#FBF5EF>
47848 <B>MASK_DATA_0_LSW</B>
47849 </TD>
47850 <TD width=15% BGCOLOR=#FBF5EF>
47851 <B>0XE000A000</B>
47852 </TD>
47853 <TD width=10% BGCOLOR=#FBF5EF>
47854 <B>32</B>
47855 </TD>
47856 <TD width=10% BGCOLOR=#FBF5EF>
47857 <B>rw</B>
47858 </TD>
47859 <TD width=15% BGCOLOR=#FBF5EF>
47860 <B>0x00000000</B>
47861 </TD>
47862 <TD width=35% BGCOLOR=#FBF5EF>
47863 <B>--</B>
47864 </TD>
47865 </TR>
47866 </TABLE>
47867 <P>
47868 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47869 <TR valign="top">
47870 <TD width=15% BGCOLOR=#C0FFC0>
47871 <B>Field Name</B>
47872 </TD>
47873 <TD width=15% BGCOLOR=#C0FFC0>
47874 <B>Bits</B>
47875 </TD>
47876 <TD width=10% BGCOLOR=#C0FFC0>
47877 <B>Mask</B>
47878 </TD>
47879 <TD width=10% BGCOLOR=#C0FFC0>
47880 <B>Value</B>
47881 </TD>
47882 <TD width=15% BGCOLOR=#C0FFC0>
47883 <B>Shifted Value</B>
47884 </TD>
47885 <TD width=35% BGCOLOR=#C0FFC0>
47886 <B>Description</B>
47887 </TD>
47888 </TR>
47889 <TR valign="top">
47890 <TD width=15% BGCOLOR=#FBF5EF>
47891 <B>MASK_0_LSW</B>
47892 </TD>
47893 <TD width=15% BGCOLOR=#FBF5EF>
47894 <B>31:16</B>
47895 </TD>
47896 <TD width=10% BGCOLOR=#FBF5EF>
47897 <B>ffff0000</B>
47898 </TD>
47899 <TD width=10% BGCOLOR=#FBF5EF>
47900 <B>dfff</B>
47901 </TD>
47902 <TD width=15% BGCOLOR=#FBF5EF>
47903 <B>dfff0000</B>
47904 </TD>
47905 <TD width=35% BGCOLOR=#FBF5EF>
47906 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
47907 </TD>
47908 </TR>
47909 <TR valign="top">
47910 <TD width=15% BGCOLOR=#FBF5EF>
47911 <B>DATA_0_LSW</B>
47912 </TD>
47913 <TD width=15% BGCOLOR=#FBF5EF>
47914 <B>15:0</B>
47915 </TD>
47916 <TD width=10% BGCOLOR=#FBF5EF>
47917 <B>ffff</B>
47918 </TD>
47919 <TD width=10% BGCOLOR=#FBF5EF>
47920 <B>2000</B>
47921 </TD>
47922 <TD width=15% BGCOLOR=#FBF5EF>
47923 <B>2000</B>
47924 </TD>
47925 <TD width=35% BGCOLOR=#FBF5EF>
47926 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
47927 </TD>
47928 </TR>
47929 <TR valign="top">
47930 <TD width=15% BGCOLOR=#C0C0C0>
47931 <B>MASK_DATA_0_LSW@0XE000A000</B>
47932 </TD>
47933 <TD width=15% BGCOLOR=#C0C0C0>
47934 <B>31:0</B>
47935 </TD>
47936 <TD width=10% BGCOLOR=#C0C0C0>
47937 <B>ffffffff</B>
47938 </TD>
47939 <TD width=10% BGCOLOR=#C0C0C0>
47940 <B></B>
47941 </TD>
47942 <TD width=15% BGCOLOR=#C0C0C0>
47943 <B>dfff2000</B>
47944 </TD>
47945 <TD width=35% BGCOLOR=#C0C0C0>
47946 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
47947 </TD>
47948 </TR>
47949 </TABLE>
47950 <P>
47951 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
47952 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
47953 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
47954 <H1>OUTPUT ENABLE</H1>
47955 <H2><a name="OEN_0">Register (<A href=#mod___slcr> slcr </A>)OEN_0</a></H2>
47956 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
47957 <TR valign="top">
47958 <TD width=15% BGCOLOR=#FFFF00>
47959 <B>Register Name</B>
47960 </TD>
47961 <TD width=15% BGCOLOR=#FFFF00>
47962 <B>Address</B>
47963 </TD>
47964 <TD width=10% BGCOLOR=#FFFF00>
47965 <B>Width</B>
47966 </TD>
47967 <TD width=10% BGCOLOR=#FFFF00>
47968 <B>Type</B>
47969 </TD>
47970 <TD width=15% BGCOLOR=#FFFF00>
47971 <B>Reset Value</B>
47972 </TD>
47973 <TD width=35% BGCOLOR=#FFFF00>
47974 <B>Description</B>
47975 </TD>
47976 </TR>
47977 <TR valign="top">
47978 <TD width=15% BGCOLOR=#FBF5EF>
47979 <B>OEN_0</B>
47980 </TD>
47981 <TD width=15% BGCOLOR=#FBF5EF>
47982 <B>0XE000A208</B>
47983 </TD>
47984 <TD width=10% BGCOLOR=#FBF5EF>
47985 <B>32</B>
47986 </TD>
47987 <TD width=10% BGCOLOR=#FBF5EF>
47988 <B>rw</B>
47989 </TD>
47990 <TD width=15% BGCOLOR=#FBF5EF>
47991 <B>0x00000000</B>
47992 </TD>
47993 <TD width=35% BGCOLOR=#FBF5EF>
47994 <B>--</B>
47995 </TD>
47996 </TR>
47997 </TABLE>
47998 <P>
47999 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48000 <TR valign="top">
48001 <TD width=15% BGCOLOR=#C0FFC0>
48002 <B>Field Name</B>
48003 </TD>
48004 <TD width=15% BGCOLOR=#C0FFC0>
48005 <B>Bits</B>
48006 </TD>
48007 <TD width=10% BGCOLOR=#C0FFC0>
48008 <B>Mask</B>
48009 </TD>
48010 <TD width=10% BGCOLOR=#C0FFC0>
48011 <B>Value</B>
48012 </TD>
48013 <TD width=15% BGCOLOR=#C0FFC0>
48014 <B>Shifted Value</B>
48015 </TD>
48016 <TD width=35% BGCOLOR=#C0FFC0>
48017 <B>Description</B>
48018 </TD>
48019 </TR>
48020 <TR valign="top">
48021 <TD width=15% BGCOLOR=#FBF5EF>
48022 <B>OP_ENABLE_0</B>
48023 </TD>
48024 <TD width=15% BGCOLOR=#FBF5EF>
48025 <B>31:0</B>
48026 </TD>
48027 <TD width=10% BGCOLOR=#FBF5EF>
48028 <B>ffffffff</B>
48029 </TD>
48030 <TD width=10% BGCOLOR=#FBF5EF>
48031 <B>2880</B>
48032 </TD>
48033 <TD width=15% BGCOLOR=#FBF5EF>
48034 <B>2880</B>
48035 </TD>
48036 <TD width=35% BGCOLOR=#FBF5EF>
48037 <B>Output enables 0: disabled 1: enabled Each bit configures the corresponding pin within the 32-bit bank</B>
48038 </TD>
48039 </TR>
48040 <TR valign="top">
48041 <TD width=15% BGCOLOR=#C0C0C0>
48042 <B>OEN_0@0XE000A208</B>
48043 </TD>
48044 <TD width=15% BGCOLOR=#C0C0C0>
48045 <B>31:0</B>
48046 </TD>
48047 <TD width=10% BGCOLOR=#C0C0C0>
48048 <B>ffffffff</B>
48049 </TD>
48050 <TD width=10% BGCOLOR=#C0C0C0>
48051 <B></B>
48052 </TD>
48053 <TD width=15% BGCOLOR=#C0C0C0>
48054 <B>2880</B>
48055 </TD>
48056 <TD width=35% BGCOLOR=#C0C0C0>
48057 <B>Output enable (GPIO Bank0, MIO)</B>
48058 </TD>
48059 </TR>
48060 </TABLE>
48061 <P>
48062 <H1>OUTPUT ENABLE</H1>
48063 <H1>MASK_DATA_0_LSW LOW BANK [15:0]</H1>
48064 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
48065 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48066 <TR valign="top">
48067 <TD width=15% BGCOLOR=#FFFF00>
48068 <B>Register Name</B>
48069 </TD>
48070 <TD width=15% BGCOLOR=#FFFF00>
48071 <B>Address</B>
48072 </TD>
48073 <TD width=10% BGCOLOR=#FFFF00>
48074 <B>Width</B>
48075 </TD>
48076 <TD width=10% BGCOLOR=#FFFF00>
48077 <B>Type</B>
48078 </TD>
48079 <TD width=15% BGCOLOR=#FFFF00>
48080 <B>Reset Value</B>
48081 </TD>
48082 <TD width=35% BGCOLOR=#FFFF00>
48083 <B>Description</B>
48084 </TD>
48085 </TR>
48086 <TR valign="top">
48087 <TD width=15% BGCOLOR=#FBF5EF>
48088 <B>MASK_DATA_0_LSW</B>
48089 </TD>
48090 <TD width=15% BGCOLOR=#FBF5EF>
48091 <B>0XE000A000</B>
48092 </TD>
48093 <TD width=10% BGCOLOR=#FBF5EF>
48094 <B>32</B>
48095 </TD>
48096 <TD width=10% BGCOLOR=#FBF5EF>
48097 <B>rw</B>
48098 </TD>
48099 <TD width=15% BGCOLOR=#FBF5EF>
48100 <B>0x00000000</B>
48101 </TD>
48102 <TD width=35% BGCOLOR=#FBF5EF>
48103 <B>--</B>
48104 </TD>
48105 </TR>
48106 </TABLE>
48107 <P>
48108 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48109 <TR valign="top">
48110 <TD width=15% BGCOLOR=#C0FFC0>
48111 <B>Field Name</B>
48112 </TD>
48113 <TD width=15% BGCOLOR=#C0FFC0>
48114 <B>Bits</B>
48115 </TD>
48116 <TD width=10% BGCOLOR=#C0FFC0>
48117 <B>Mask</B>
48118 </TD>
48119 <TD width=10% BGCOLOR=#C0FFC0>
48120 <B>Value</B>
48121 </TD>
48122 <TD width=15% BGCOLOR=#C0FFC0>
48123 <B>Shifted Value</B>
48124 </TD>
48125 <TD width=35% BGCOLOR=#C0FFC0>
48126 <B>Description</B>
48127 </TD>
48128 </TR>
48129 <TR valign="top">
48130 <TD width=15% BGCOLOR=#FBF5EF>
48131 <B>MASK_0_LSW</B>
48132 </TD>
48133 <TD width=15% BGCOLOR=#FBF5EF>
48134 <B>31:16</B>
48135 </TD>
48136 <TD width=10% BGCOLOR=#FBF5EF>
48137 <B>ffff0000</B>
48138 </TD>
48139 <TD width=10% BGCOLOR=#FBF5EF>
48140 <B>dfff</B>
48141 </TD>
48142 <TD width=15% BGCOLOR=#FBF5EF>
48143 <B>dfff0000</B>
48144 </TD>
48145 <TD width=35% BGCOLOR=#FBF5EF>
48146 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
48147 </TD>
48148 </TR>
48149 <TR valign="top">
48150 <TD width=15% BGCOLOR=#FBF5EF>
48151 <B>DATA_0_LSW</B>
48152 </TD>
48153 <TD width=15% BGCOLOR=#FBF5EF>
48154 <B>15:0</B>
48155 </TD>
48156 <TD width=10% BGCOLOR=#FBF5EF>
48157 <B>ffff</B>
48158 </TD>
48159 <TD width=10% BGCOLOR=#FBF5EF>
48160 <B>0</B>
48161 </TD>
48162 <TD width=15% BGCOLOR=#FBF5EF>
48163 <B>0</B>
48164 </TD>
48165 <TD width=35% BGCOLOR=#FBF5EF>
48166 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
48167 </TD>
48168 </TR>
48169 <TR valign="top">
48170 <TD width=15% BGCOLOR=#C0C0C0>
48171 <B>MASK_DATA_0_LSW@0XE000A000</B>
48172 </TD>
48173 <TD width=15% BGCOLOR=#C0C0C0>
48174 <B>31:0</B>
48175 </TD>
48176 <TD width=10% BGCOLOR=#C0C0C0>
48177 <B>ffffffff</B>
48178 </TD>
48179 <TD width=10% BGCOLOR=#C0C0C0>
48180 <B></B>
48181 </TD>
48182 <TD width=15% BGCOLOR=#C0C0C0>
48183 <B>dfff0000</B>
48184 </TD>
48185 <TD width=35% BGCOLOR=#C0C0C0>
48186 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
48187 </TD>
48188 </TR>
48189 </TABLE>
48190 <P>
48191 <H1>MASK_DATA_0_MSW LOW BANK [31:16]</H1>
48192 <H1>MASK_DATA_1_LSW LOW BANK [47:32]</H1>
48193 <H1>MASK_DATA_1_MSW LOW BANK [53:48]</H1>
48194 <H1>ADD 1 MS DELAY</H1>
48195 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
48196 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
48197 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48198 <TR valign="top">
48199 <TD width=15% BGCOLOR=#FFFF00>
48200 <B>Register Name</B>
48201 </TD>
48202 <TD width=15% BGCOLOR=#FFFF00>
48203 <B>Address</B>
48204 </TD>
48205 <TD width=10% BGCOLOR=#FFFF00>
48206 <B>Width</B>
48207 </TD>
48208 <TD width=10% BGCOLOR=#FFFF00>
48209 <B>Type</B>
48210 </TD>
48211 <TD width=15% BGCOLOR=#FFFF00>
48212 <B>Reset Value</B>
48213 </TD>
48214 <TD width=35% BGCOLOR=#FFFF00>
48215 <B>Description</B>
48216 </TD>
48217 </TR>
48218 <TR valign="top">
48219 <TD width=15% BGCOLOR=#FBF5EF>
48220 <B>MASK_DATA_0_LSW</B>
48221 </TD>
48222 <TD width=15% BGCOLOR=#FBF5EF>
48223 <B>0XE000A000</B>
48224 </TD>
48225 <TD width=10% BGCOLOR=#FBF5EF>
48226 <B>32</B>
48227 </TD>
48228 <TD width=10% BGCOLOR=#FBF5EF>
48229 <B>rw</B>
48230 </TD>
48231 <TD width=15% BGCOLOR=#FBF5EF>
48232 <B>0x00000000</B>
48233 </TD>
48234 <TD width=35% BGCOLOR=#FBF5EF>
48235 <B>--</B>
48236 </TD>
48237 </TR>
48238 </TABLE>
48239 <P>
48240 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48241 <TR valign="top">
48242 <TD width=15% BGCOLOR=#C0FFC0>
48243 <B>Field Name</B>
48244 </TD>
48245 <TD width=15% BGCOLOR=#C0FFC0>
48246 <B>Bits</B>
48247 </TD>
48248 <TD width=10% BGCOLOR=#C0FFC0>
48249 <B>Mask</B>
48250 </TD>
48251 <TD width=10% BGCOLOR=#C0FFC0>
48252 <B>Value</B>
48253 </TD>
48254 <TD width=15% BGCOLOR=#C0FFC0>
48255 <B>Shifted Value</B>
48256 </TD>
48257 <TD width=35% BGCOLOR=#C0FFC0>
48258 <B>Description</B>
48259 </TD>
48260 </TR>
48261 <TR valign="top">
48262 <TD width=15% BGCOLOR=#FBF5EF>
48263 <B>MASK_0_LSW</B>
48264 </TD>
48265 <TD width=15% BGCOLOR=#FBF5EF>
48266 <B>31:16</B>
48267 </TD>
48268 <TD width=10% BGCOLOR=#FBF5EF>
48269 <B>ffff0000</B>
48270 </TD>
48271 <TD width=10% BGCOLOR=#FBF5EF>
48272 <B>dfff</B>
48273 </TD>
48274 <TD width=15% BGCOLOR=#FBF5EF>
48275 <B>dfff0000</B>
48276 </TD>
48277 <TD width=35% BGCOLOR=#FBF5EF>
48278 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
48279 </TD>
48280 </TR>
48281 <TR valign="top">
48282 <TD width=15% BGCOLOR=#FBF5EF>
48283 <B>DATA_0_LSW</B>
48284 </TD>
48285 <TD width=15% BGCOLOR=#FBF5EF>
48286 <B>15:0</B>
48287 </TD>
48288 <TD width=10% BGCOLOR=#FBF5EF>
48289 <B>ffff</B>
48290 </TD>
48291 <TD width=10% BGCOLOR=#FBF5EF>
48292 <B>2000</B>
48293 </TD>
48294 <TD width=15% BGCOLOR=#FBF5EF>
48295 <B>2000</B>
48296 </TD>
48297 <TD width=35% BGCOLOR=#FBF5EF>
48298 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
48299 </TD>
48300 </TR>
48301 <TR valign="top">
48302 <TD width=15% BGCOLOR=#C0C0C0>
48303 <B>MASK_DATA_0_LSW@0XE000A000</B>
48304 </TD>
48305 <TD width=15% BGCOLOR=#C0C0C0>
48306 <B>31:0</B>
48307 </TD>
48308 <TD width=10% BGCOLOR=#C0C0C0>
48309 <B>ffffffff</B>
48310 </TD>
48311 <TD width=10% BGCOLOR=#C0C0C0>
48312 <B></B>
48313 </TD>
48314 <TD width=15% BGCOLOR=#C0C0C0>
48315 <B>dfff2000</B>
48316 </TD>
48317 <TD width=35% BGCOLOR=#C0C0C0>
48318 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
48319 </TD>
48320 </TR>
48321 </TABLE>
48322 <P>
48323 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
48324 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
48325 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
48326 </TABLE>
48327 <P>
48328 <H2><a name="ps7_post_config_3_0">ps7_post_config_3_0</a></H2>
48329 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48330 <TR valign="top">
48331 <TD width=15% BGCOLOR=#FFC0FF>
48332 <B>Register Name</B>
48333 </TD>
48334 <TD width=15% BGCOLOR=#FFC0FF>
48335 <B>Address</B>
48336 </TD>
48337 <TD width=10% BGCOLOR=#FFC0FF>
48338 <B>Width</B>
48339 </TD>
48340 <TD width=10% BGCOLOR=#FFC0FF>
48341 <B>Type</B>
48342 </TD>
48343 <TD width=15% BGCOLOR=#FFC0FF>
48344 <B>Reset Value</B>
48345 </TD>
48346 <TD width=35% BGCOLOR=#FFC0FF>
48347 <B>Description</B>
48348 </TD>
48349 </TR>
48350 <TR valign="top">
48351 <TD width=15% BGCOLOR=#FBF5EF>
48352 <A href="#SLCR_UNLOCK">
48353 SLCR_UNLOCK
48354 </A>
48355 </TD>
48356 <TD width=15% BGCOLOR=#FBF5EF>
48357 <B>0XF8000008</B>
48358 </TD>
48359 <TD width=10% BGCOLOR=#FBF5EF>
48360 <B>32</B>
48361 </TD>
48362 <TD width=10% BGCOLOR=#FBF5EF>
48363 <B>WO</B>
48364 </TD>
48365 <TD width=15% BGCOLOR=#FBF5EF>
48366 <B>0x000000</B>
48367 </TD>
48368 <TD width=35% BGCOLOR=#FBF5EF>
48369 <B>SLCR Write Protection Unlock</B>
48370 </TD>
48371 </TR>
48372 <TR valign="top">
48373 <TD width=15% BGCOLOR=#FBF5EF>
48374 <A href="#LVL_SHFTR_EN">
48375 LVL_SHFTR_EN
48376 </A>
48377 </TD>
48378 <TD width=15% BGCOLOR=#FBF5EF>
48379 <B>0XF8000900</B>
48380 </TD>
48381 <TD width=10% BGCOLOR=#FBF5EF>
48382 <B>32</B>
48383 </TD>
48384 <TD width=10% BGCOLOR=#FBF5EF>
48385 <B>RW</B>
48386 </TD>
48387 <TD width=15% BGCOLOR=#FBF5EF>
48388 <B>0x000000</B>
48389 </TD>
48390 <TD width=35% BGCOLOR=#FBF5EF>
48391 <B>Level Shifters Enable</B>
48392 </TD>
48393 </TR>
48394 <TR valign="top">
48395 <TD width=15% BGCOLOR=#FBF5EF>
48396 <A href="#FPGA_RST_CTRL">
48397 FPGA_RST_CTRL
48398 </A>
48399 </TD>
48400 <TD width=15% BGCOLOR=#FBF5EF>
48401 <B>0XF8000240</B>
48402 </TD>
48403 <TD width=10% BGCOLOR=#FBF5EF>
48404 <B>32</B>
48405 </TD>
48406 <TD width=10% BGCOLOR=#FBF5EF>
48407 <B>RW</B>
48408 </TD>
48409 <TD width=15% BGCOLOR=#FBF5EF>
48410 <B>0x000000</B>
48411 </TD>
48412 <TD width=35% BGCOLOR=#FBF5EF>
48413 <B>FPGA Software Reset Control</B>
48414 </TD>
48415 </TR>
48416 <TR valign="top">
48417 <TD width=15% BGCOLOR=#FBF5EF>
48418 <A href="#SLCR_LOCK">
48419 SLCR_LOCK
48420 </A>
48421 </TD>
48422 <TD width=15% BGCOLOR=#FBF5EF>
48423 <B>0XF8000004</B>
48424 </TD>
48425 <TD width=10% BGCOLOR=#FBF5EF>
48426 <B>32</B>
48427 </TD>
48428 <TD width=10% BGCOLOR=#FBF5EF>
48429 <B>WO</B>
48430 </TD>
48431 <TD width=15% BGCOLOR=#FBF5EF>
48432 <B>0x000000</B>
48433 </TD>
48434 <TD width=35% BGCOLOR=#FBF5EF>
48435 <B>SLCR Write Protection Lock</B>
48436 </TD>
48437 </TR>
48438 </TABLE>
48439 <P>
48440 <H2><a name="ps7_post_config_3_0">ps7_post_config_3_0</a></H2>
48441 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48442 <TR valign="top">
48443 <TD width=15% BGCOLOR=#FFC0FF>
48444 <B>Register Name</B>
48445 </TD>
48446 <TD width=15% BGCOLOR=#FFC0FF>
48447 <B>Address</B>
48448 </TD>
48449 <TD width=10% BGCOLOR=#FFC0FF>
48450 <B>Width</B>
48451 </TD>
48452 <TD width=10% BGCOLOR=#FFC0FF>
48453 <B>Type</B>
48454 </TD>
48455 <TD width=15% BGCOLOR=#FFC0FF>
48456 <B>Reset Value</B>
48457 </TD>
48458 <TD width=35% BGCOLOR=#FFC0FF>
48459 <B>Description</B>
48460 </TD>
48461 </TR>
48462 <H1>SLCR SETTINGS</H1>
48463 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
48464 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48465 <TR valign="top">
48466 <TD width=15% BGCOLOR=#FFFF00>
48467 <B>Register Name</B>
48468 </TD>
48469 <TD width=15% BGCOLOR=#FFFF00>
48470 <B>Address</B>
48471 </TD>
48472 <TD width=10% BGCOLOR=#FFFF00>
48473 <B>Width</B>
48474 </TD>
48475 <TD width=10% BGCOLOR=#FFFF00>
48476 <B>Type</B>
48477 </TD>
48478 <TD width=15% BGCOLOR=#FFFF00>
48479 <B>Reset Value</B>
48480 </TD>
48481 <TD width=35% BGCOLOR=#FFFF00>
48482 <B>Description</B>
48483 </TD>
48484 </TR>
48485 <TR valign="top">
48486 <TD width=15% BGCOLOR=#FBF5EF>
48487 <B>SLCR_UNLOCK</B>
48488 </TD>
48489 <TD width=15% BGCOLOR=#FBF5EF>
48490 <B>0XF8000008</B>
48491 </TD>
48492 <TD width=10% BGCOLOR=#FBF5EF>
48493 <B>32</B>
48494 </TD>
48495 <TD width=10% BGCOLOR=#FBF5EF>
48496 <B>rw</B>
48497 </TD>
48498 <TD width=15% BGCOLOR=#FBF5EF>
48499 <B>0x00000000</B>
48500 </TD>
48501 <TD width=35% BGCOLOR=#FBF5EF>
48502 <B>--</B>
48503 </TD>
48504 </TR>
48505 </TABLE>
48506 <P>
48507 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48508 <TR valign="top">
48509 <TD width=15% BGCOLOR=#C0FFC0>
48510 <B>Field Name</B>
48511 </TD>
48512 <TD width=15% BGCOLOR=#C0FFC0>
48513 <B>Bits</B>
48514 </TD>
48515 <TD width=10% BGCOLOR=#C0FFC0>
48516 <B>Mask</B>
48517 </TD>
48518 <TD width=10% BGCOLOR=#C0FFC0>
48519 <B>Value</B>
48520 </TD>
48521 <TD width=15% BGCOLOR=#C0FFC0>
48522 <B>Shifted Value</B>
48523 </TD>
48524 <TD width=35% BGCOLOR=#C0FFC0>
48525 <B>Description</B>
48526 </TD>
48527 </TR>
48528 <TR valign="top">
48529 <TD width=15% BGCOLOR=#FBF5EF>
48530 <B>UNLOCK_KEY</B>
48531 </TD>
48532 <TD width=15% BGCOLOR=#FBF5EF>
48533 <B>15:0</B>
48534 </TD>
48535 <TD width=10% BGCOLOR=#FBF5EF>
48536 <B>ffff</B>
48537 </TD>
48538 <TD width=10% BGCOLOR=#FBF5EF>
48539 <B>df0d</B>
48540 </TD>
48541 <TD width=15% BGCOLOR=#FBF5EF>
48542 <B>df0d</B>
48543 </TD>
48544 <TD width=35% BGCOLOR=#FBF5EF>
48545 <B>Write the unlock key, 0xDF0D, to enable writes to the slcr registers. All slcr registers, 0xF800_0000 to 0xF800_0B74, are writeable until locked using the SLCR_LOCK register. A read of this register returns zero.</B>
48546 </TD>
48547 </TR>
48548 <TR valign="top">
48549 <TD width=15% BGCOLOR=#C0C0C0>
48550 <B>SLCR_UNLOCK@0XF8000008</B>
48551 </TD>
48552 <TD width=15% BGCOLOR=#C0C0C0>
48553 <B>31:0</B>
48554 </TD>
48555 <TD width=10% BGCOLOR=#C0C0C0>
48556 <B>ffff</B>
48557 </TD>
48558 <TD width=10% BGCOLOR=#C0C0C0>
48559 <B></B>
48560 </TD>
48561 <TD width=15% BGCOLOR=#C0C0C0>
48562 <B>df0d</B>
48563 </TD>
48564 <TD width=35% BGCOLOR=#C0C0C0>
48565 <B>SLCR Write Protection Unlock</B>
48566 </TD>
48567 </TR>
48568 </TABLE>
48569 <P>
48570 <H1>ENABLING LEVEL SHIFTER</H1>
48571 <H2><a name="LVL_SHFTR_EN">Register (<A href=#mod___slcr> slcr </A>)LVL_SHFTR_EN</a></H2>
48572 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48573 <TR valign="top">
48574 <TD width=15% BGCOLOR=#FFFF00>
48575 <B>Register Name</B>
48576 </TD>
48577 <TD width=15% BGCOLOR=#FFFF00>
48578 <B>Address</B>
48579 </TD>
48580 <TD width=10% BGCOLOR=#FFFF00>
48581 <B>Width</B>
48582 </TD>
48583 <TD width=10% BGCOLOR=#FFFF00>
48584 <B>Type</B>
48585 </TD>
48586 <TD width=15% BGCOLOR=#FFFF00>
48587 <B>Reset Value</B>
48588 </TD>
48589 <TD width=35% BGCOLOR=#FFFF00>
48590 <B>Description</B>
48591 </TD>
48592 </TR>
48593 <TR valign="top">
48594 <TD width=15% BGCOLOR=#FBF5EF>
48595 <B>LVL_SHFTR_EN</B>
48596 </TD>
48597 <TD width=15% BGCOLOR=#FBF5EF>
48598 <B>0XF8000900</B>
48599 </TD>
48600 <TD width=10% BGCOLOR=#FBF5EF>
48601 <B>32</B>
48602 </TD>
48603 <TD width=10% BGCOLOR=#FBF5EF>
48604 <B>rw</B>
48605 </TD>
48606 <TD width=15% BGCOLOR=#FBF5EF>
48607 <B>0x00000000</B>
48608 </TD>
48609 <TD width=35% BGCOLOR=#FBF5EF>
48610 <B>--</B>
48611 </TD>
48612 </TR>
48613 </TABLE>
48614 <P>
48615 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48616 <TR valign="top">
48617 <TD width=15% BGCOLOR=#C0FFC0>
48618 <B>Field Name</B>
48619 </TD>
48620 <TD width=15% BGCOLOR=#C0FFC0>
48621 <B>Bits</B>
48622 </TD>
48623 <TD width=10% BGCOLOR=#C0FFC0>
48624 <B>Mask</B>
48625 </TD>
48626 <TD width=10% BGCOLOR=#C0FFC0>
48627 <B>Value</B>
48628 </TD>
48629 <TD width=15% BGCOLOR=#C0FFC0>
48630 <B>Shifted Value</B>
48631 </TD>
48632 <TD width=35% BGCOLOR=#C0FFC0>
48633 <B>Description</B>
48634 </TD>
48635 </TR>
48636 <TR valign="top">
48637 <TD width=15% BGCOLOR=#FBF5EF>
48638 <B>USER_LVL_INP_EN_0</B>
48639 </TD>
48640 <TD width=15% BGCOLOR=#FBF5EF>
48641 <B>3:3</B>
48642 </TD>
48643 <TD width=10% BGCOLOR=#FBF5EF>
48644 <B>8</B>
48645 </TD>
48646 <TD width=10% BGCOLOR=#FBF5EF>
48647 <B>1</B>
48648 </TD>
48649 <TD width=15% BGCOLOR=#FBF5EF>
48650 <B>8</B>
48651 </TD>
48652 <TD width=35% BGCOLOR=#FBF5EF>
48653 <B>Level shifter enable to drive signals from PL to PS</B>
48654 </TD>
48655 </TR>
48656 <TR valign="top">
48657 <TD width=15% BGCOLOR=#FBF5EF>
48658 <B>USER_LVL_OUT_EN_0</B>
48659 </TD>
48660 <TD width=15% BGCOLOR=#FBF5EF>
48661 <B>2:2</B>
48662 </TD>
48663 <TD width=10% BGCOLOR=#FBF5EF>
48664 <B>4</B>
48665 </TD>
48666 <TD width=10% BGCOLOR=#FBF5EF>
48667 <B>1</B>
48668 </TD>
48669 <TD width=15% BGCOLOR=#FBF5EF>
48670 <B>4</B>
48671 </TD>
48672 <TD width=35% BGCOLOR=#FBF5EF>
48673 <B>Level shifter enable to drive signals from PS to PL</B>
48674 </TD>
48675 </TR>
48676 <TR valign="top">
48677 <TD width=15% BGCOLOR=#FBF5EF>
48678 <B>USER_LVL_INP_EN_1</B>
48679 </TD>
48680 <TD width=15% BGCOLOR=#FBF5EF>
48681 <B>1:1</B>
48682 </TD>
48683 <TD width=10% BGCOLOR=#FBF5EF>
48684 <B>2</B>
48685 </TD>
48686 <TD width=10% BGCOLOR=#FBF5EF>
48687 <B>1</B>
48688 </TD>
48689 <TD width=15% BGCOLOR=#FBF5EF>
48690 <B>2</B>
48691 </TD>
48692 <TD width=35% BGCOLOR=#FBF5EF>
48693 <B>Level shifter enable to drive signals from PL to PS</B>
48694 </TD>
48695 </TR>
48696 <TR valign="top">
48697 <TD width=15% BGCOLOR=#FBF5EF>
48698 <B>USER_LVL_OUT_EN_1</B>
48699 </TD>
48700 <TD width=15% BGCOLOR=#FBF5EF>
48701 <B>0:0</B>
48702 </TD>
48703 <TD width=10% BGCOLOR=#FBF5EF>
48704 <B>1</B>
48705 </TD>
48706 <TD width=10% BGCOLOR=#FBF5EF>
48707 <B>1</B>
48708 </TD>
48709 <TD width=15% BGCOLOR=#FBF5EF>
48710 <B>1</B>
48711 </TD>
48712 <TD width=35% BGCOLOR=#FBF5EF>
48713 <B>Level shifter enable to drive signals from PS to PL</B>
48714 </TD>
48715 </TR>
48716 <TR valign="top">
48717 <TD width=15% BGCOLOR=#C0C0C0>
48718 <B>LVL_SHFTR_EN@0XF8000900</B>
48719 </TD>
48720 <TD width=15% BGCOLOR=#C0C0C0>
48721 <B>31:0</B>
48722 </TD>
48723 <TD width=10% BGCOLOR=#C0C0C0>
48724 <B>f</B>
48725 </TD>
48726 <TD width=10% BGCOLOR=#C0C0C0>
48727 <B></B>
48728 </TD>
48729 <TD width=15% BGCOLOR=#C0C0C0>
48730 <B>f</B>
48731 </TD>
48732 <TD width=35% BGCOLOR=#C0C0C0>
48733 <B>Level Shifters Enable</B>
48734 </TD>
48735 </TR>
48736 </TABLE>
48737 <P>
48738 <H1>FPGA RESETS TO 0</H1>
48739 <H2><a name="FPGA_RST_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA_RST_CTRL</a></H2>
48740 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48741 <TR valign="top">
48742 <TD width=15% BGCOLOR=#FFFF00>
48743 <B>Register Name</B>
48744 </TD>
48745 <TD width=15% BGCOLOR=#FFFF00>
48746 <B>Address</B>
48747 </TD>
48748 <TD width=10% BGCOLOR=#FFFF00>
48749 <B>Width</B>
48750 </TD>
48751 <TD width=10% BGCOLOR=#FFFF00>
48752 <B>Type</B>
48753 </TD>
48754 <TD width=15% BGCOLOR=#FFFF00>
48755 <B>Reset Value</B>
48756 </TD>
48757 <TD width=35% BGCOLOR=#FFFF00>
48758 <B>Description</B>
48759 </TD>
48760 </TR>
48761 <TR valign="top">
48762 <TD width=15% BGCOLOR=#FBF5EF>
48763 <B>FPGA_RST_CTRL</B>
48764 </TD>
48765 <TD width=15% BGCOLOR=#FBF5EF>
48766 <B>0XF8000240</B>
48767 </TD>
48768 <TD width=10% BGCOLOR=#FBF5EF>
48769 <B>32</B>
48770 </TD>
48771 <TD width=10% BGCOLOR=#FBF5EF>
48772 <B>rw</B>
48773 </TD>
48774 <TD width=15% BGCOLOR=#FBF5EF>
48775 <B>0x00000000</B>
48776 </TD>
48777 <TD width=35% BGCOLOR=#FBF5EF>
48778 <B>--</B>
48779 </TD>
48780 </TR>
48781 </TABLE>
48782 <P>
48783 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
48784 <TR valign="top">
48785 <TD width=15% BGCOLOR=#C0FFC0>
48786 <B>Field Name</B>
48787 </TD>
48788 <TD width=15% BGCOLOR=#C0FFC0>
48789 <B>Bits</B>
48790 </TD>
48791 <TD width=10% BGCOLOR=#C0FFC0>
48792 <B>Mask</B>
48793 </TD>
48794 <TD width=10% BGCOLOR=#C0FFC0>
48795 <B>Value</B>
48796 </TD>
48797 <TD width=15% BGCOLOR=#C0FFC0>
48798 <B>Shifted Value</B>
48799 </TD>
48800 <TD width=35% BGCOLOR=#C0FFC0>
48801 <B>Description</B>
48802 </TD>
48803 </TR>
48804 <TR valign="top">
48805 <TD width=15% BGCOLOR=#FBF5EF>
48806 <B>reserved_3</B>
48807 </TD>
48808 <TD width=15% BGCOLOR=#FBF5EF>
48809 <B>31:25</B>
48810 </TD>
48811 <TD width=10% BGCOLOR=#FBF5EF>
48812 <B>fe000000</B>
48813 </TD>
48814 <TD width=10% BGCOLOR=#FBF5EF>
48815 <B>0</B>
48816 </TD>
48817 <TD width=15% BGCOLOR=#FBF5EF>
48818 <B>0</B>
48819 </TD>
48820 <TD width=35% BGCOLOR=#FBF5EF>
48821 <B>Reserved. Writes are ignored, read data is zero.</B>
48822 </TD>
48823 </TR>
48824 <TR valign="top">
48825 <TD width=15% BGCOLOR=#FBF5EF>
48826 <B>reserved_FPGA_ACP_RST</B>
48827 </TD>
48828 <TD width=15% BGCOLOR=#FBF5EF>
48829 <B>24:24</B>
48830 </TD>
48831 <TD width=10% BGCOLOR=#FBF5EF>
48832 <B>1000000</B>
48833 </TD>
48834 <TD width=10% BGCOLOR=#FBF5EF>
48835 <B>0</B>
48836 </TD>
48837 <TD width=15% BGCOLOR=#FBF5EF>
48838 <B>0</B>
48839 </TD>
48840 <TD width=35% BGCOLOR=#FBF5EF>
48841 <B>Reserved. Do not modify.</B>
48842 </TD>
48843 </TR>
48844 <TR valign="top">
48845 <TD width=15% BGCOLOR=#FBF5EF>
48846 <B>reserved_FPGA_AXDS3_RST</B>
48847 </TD>
48848 <TD width=15% BGCOLOR=#FBF5EF>
48849 <B>23:23</B>
48850 </TD>
48851 <TD width=10% BGCOLOR=#FBF5EF>
48852 <B>800000</B>
48853 </TD>
48854 <TD width=10% BGCOLOR=#FBF5EF>
48855 <B>0</B>
48856 </TD>
48857 <TD width=15% BGCOLOR=#FBF5EF>
48858 <B>0</B>
48859 </TD>
48860 <TD width=35% BGCOLOR=#FBF5EF>
48861 <B>Reserved. Do not modify.</B>
48862 </TD>
48863 </TR>
48864 <TR valign="top">
48865 <TD width=15% BGCOLOR=#FBF5EF>
48866 <B>reserved_FPGA_AXDS2_RST</B>
48867 </TD>
48868 <TD width=15% BGCOLOR=#FBF5EF>
48869 <B>22:22</B>
48870 </TD>
48871 <TD width=10% BGCOLOR=#FBF5EF>
48872 <B>400000</B>
48873 </TD>
48874 <TD width=10% BGCOLOR=#FBF5EF>
48875 <B>0</B>
48876 </TD>
48877 <TD width=15% BGCOLOR=#FBF5EF>
48878 <B>0</B>
48879 </TD>
48880 <TD width=35% BGCOLOR=#FBF5EF>
48881 <B>Reserved. Do not modify.</B>
48882 </TD>
48883 </TR>
48884 <TR valign="top">
48885 <TD width=15% BGCOLOR=#FBF5EF>
48886 <B>reserved_FPGA_AXDS1_RST</B>
48887 </TD>
48888 <TD width=15% BGCOLOR=#FBF5EF>
48889 <B>21:21</B>
48890 </TD>
48891 <TD width=10% BGCOLOR=#FBF5EF>
48892 <B>200000</B>
48893 </TD>
48894 <TD width=10% BGCOLOR=#FBF5EF>
48895 <B>0</B>
48896 </TD>
48897 <TD width=15% BGCOLOR=#FBF5EF>
48898 <B>0</B>
48899 </TD>
48900 <TD width=35% BGCOLOR=#FBF5EF>
48901 <B>Reserved. Do not modify.</B>
48902 </TD>
48903 </TR>
48904 <TR valign="top">
48905 <TD width=15% BGCOLOR=#FBF5EF>
48906 <B>reserved_FPGA_AXDS0_RST</B>
48907 </TD>
48908 <TD width=15% BGCOLOR=#FBF5EF>
48909 <B>20:20</B>
48910 </TD>
48911 <TD width=10% BGCOLOR=#FBF5EF>
48912 <B>100000</B>
48913 </TD>
48914 <TD width=10% BGCOLOR=#FBF5EF>
48915 <B>0</B>
48916 </TD>
48917 <TD width=15% BGCOLOR=#FBF5EF>
48918 <B>0</B>
48919 </TD>
48920 <TD width=35% BGCOLOR=#FBF5EF>
48921 <B>Reserved. Do not modify.</B>
48922 </TD>
48923 </TR>
48924 <TR valign="top">
48925 <TD width=15% BGCOLOR=#FBF5EF>
48926 <B>reserved_2</B>
48927 </TD>
48928 <TD width=15% BGCOLOR=#FBF5EF>
48929 <B>19:18</B>
48930 </TD>
48931 <TD width=10% BGCOLOR=#FBF5EF>
48932 <B>c0000</B>
48933 </TD>
48934 <TD width=10% BGCOLOR=#FBF5EF>
48935 <B>0</B>
48936 </TD>
48937 <TD width=15% BGCOLOR=#FBF5EF>
48938 <B>0</B>
48939 </TD>
48940 <TD width=35% BGCOLOR=#FBF5EF>
48941 <B>Reserved. Writes are ignored, read data is zero.</B>
48942 </TD>
48943 </TR>
48944 <TR valign="top">
48945 <TD width=15% BGCOLOR=#FBF5EF>
48946 <B>reserved_FSSW1_FPGA_RST</B>
48947 </TD>
48948 <TD width=15% BGCOLOR=#FBF5EF>
48949 <B>17:17</B>
48950 </TD>
48951 <TD width=10% BGCOLOR=#FBF5EF>
48952 <B>20000</B>
48953 </TD>
48954 <TD width=10% BGCOLOR=#FBF5EF>
48955 <B>0</B>
48956 </TD>
48957 <TD width=15% BGCOLOR=#FBF5EF>
48958 <B>0</B>
48959 </TD>
48960 <TD width=35% BGCOLOR=#FBF5EF>
48961 <B>Reserved. Do not modify.</B>
48962 </TD>
48963 </TR>
48964 <TR valign="top">
48965 <TD width=15% BGCOLOR=#FBF5EF>
48966 <B>reserved_FSSW0_FPGA_RST</B>
48967 </TD>
48968 <TD width=15% BGCOLOR=#FBF5EF>
48969 <B>16:16</B>
48970 </TD>
48971 <TD width=10% BGCOLOR=#FBF5EF>
48972 <B>10000</B>
48973 </TD>
48974 <TD width=10% BGCOLOR=#FBF5EF>
48975 <B>0</B>
48976 </TD>
48977 <TD width=15% BGCOLOR=#FBF5EF>
48978 <B>0</B>
48979 </TD>
48980 <TD width=35% BGCOLOR=#FBF5EF>
48981 <B>Reserved. Do not modify.</B>
48982 </TD>
48983 </TR>
48984 <TR valign="top">
48985 <TD width=15% BGCOLOR=#FBF5EF>
48986 <B>reserved_1</B>
48987 </TD>
48988 <TD width=15% BGCOLOR=#FBF5EF>
48989 <B>15:14</B>
48990 </TD>
48991 <TD width=10% BGCOLOR=#FBF5EF>
48992 <B>c000</B>
48993 </TD>
48994 <TD width=10% BGCOLOR=#FBF5EF>
48995 <B>0</B>
48996 </TD>
48997 <TD width=15% BGCOLOR=#FBF5EF>
48998 <B>0</B>
48999 </TD>
49000 <TD width=35% BGCOLOR=#FBF5EF>
49001 <B>Reserved. Writes are ignored, read data is zero.</B>
49002 </TD>
49003 </TR>
49004 <TR valign="top">
49005 <TD width=15% BGCOLOR=#FBF5EF>
49006 <B>reserved_FPGA_FMSW1_RST</B>
49007 </TD>
49008 <TD width=15% BGCOLOR=#FBF5EF>
49009 <B>13:13</B>
49010 </TD>
49011 <TD width=10% BGCOLOR=#FBF5EF>
49012 <B>2000</B>
49013 </TD>
49014 <TD width=10% BGCOLOR=#FBF5EF>
49015 <B>0</B>
49016 </TD>
49017 <TD width=15% BGCOLOR=#FBF5EF>
49018 <B>0</B>
49019 </TD>
49020 <TD width=35% BGCOLOR=#FBF5EF>
49021 <B>Reserved. Do not modify.</B>
49022 </TD>
49023 </TR>
49024 <TR valign="top">
49025 <TD width=15% BGCOLOR=#FBF5EF>
49026 <B>reserved_FPGA_FMSW0_RST</B>
49027 </TD>
49028 <TD width=15% BGCOLOR=#FBF5EF>
49029 <B>12:12</B>
49030 </TD>
49031 <TD width=10% BGCOLOR=#FBF5EF>
49032 <B>1000</B>
49033 </TD>
49034 <TD width=10% BGCOLOR=#FBF5EF>
49035 <B>0</B>
49036 </TD>
49037 <TD width=15% BGCOLOR=#FBF5EF>
49038 <B>0</B>
49039 </TD>
49040 <TD width=35% BGCOLOR=#FBF5EF>
49041 <B>Reserved. Do not modify.</B>
49042 </TD>
49043 </TR>
49044 <TR valign="top">
49045 <TD width=15% BGCOLOR=#FBF5EF>
49046 <B>reserved_FPGA_DMA3_RST</B>
49047 </TD>
49048 <TD width=15% BGCOLOR=#FBF5EF>
49049 <B>11:11</B>
49050 </TD>
49051 <TD width=10% BGCOLOR=#FBF5EF>
49052 <B>800</B>
49053 </TD>
49054 <TD width=10% BGCOLOR=#FBF5EF>
49055 <B>0</B>
49056 </TD>
49057 <TD width=15% BGCOLOR=#FBF5EF>
49058 <B>0</B>
49059 </TD>
49060 <TD width=35% BGCOLOR=#FBF5EF>
49061 <B>Reserved. Do not modify.</B>
49062 </TD>
49063 </TR>
49064 <TR valign="top">
49065 <TD width=15% BGCOLOR=#FBF5EF>
49066 <B>reserved_FPGA_DMA2_RST</B>
49067 </TD>
49068 <TD width=15% BGCOLOR=#FBF5EF>
49069 <B>10:10</B>
49070 </TD>
49071 <TD width=10% BGCOLOR=#FBF5EF>
49072 <B>400</B>
49073 </TD>
49074 <TD width=10% BGCOLOR=#FBF5EF>
49075 <B>0</B>
49076 </TD>
49077 <TD width=15% BGCOLOR=#FBF5EF>
49078 <B>0</B>
49079 </TD>
49080 <TD width=35% BGCOLOR=#FBF5EF>
49081 <B>Reserved. Do not modify.</B>
49082 </TD>
49083 </TR>
49084 <TR valign="top">
49085 <TD width=15% BGCOLOR=#FBF5EF>
49086 <B>reserved_FPGA_DMA1_RST</B>
49087 </TD>
49088 <TD width=15% BGCOLOR=#FBF5EF>
49089 <B>9:9</B>
49090 </TD>
49091 <TD width=10% BGCOLOR=#FBF5EF>
49092 <B>200</B>
49093 </TD>
49094 <TD width=10% BGCOLOR=#FBF5EF>
49095 <B>0</B>
49096 </TD>
49097 <TD width=15% BGCOLOR=#FBF5EF>
49098 <B>0</B>
49099 </TD>
49100 <TD width=35% BGCOLOR=#FBF5EF>
49101 <B>Reserved. Do not modify.</B>
49102 </TD>
49103 </TR>
49104 <TR valign="top">
49105 <TD width=15% BGCOLOR=#FBF5EF>
49106 <B>reserved_FPGA_DMA0_RST</B>
49107 </TD>
49108 <TD width=15% BGCOLOR=#FBF5EF>
49109 <B>8:8</B>
49110 </TD>
49111 <TD width=10% BGCOLOR=#FBF5EF>
49112 <B>100</B>
49113 </TD>
49114 <TD width=10% BGCOLOR=#FBF5EF>
49115 <B>0</B>
49116 </TD>
49117 <TD width=15% BGCOLOR=#FBF5EF>
49118 <B>0</B>
49119 </TD>
49120 <TD width=35% BGCOLOR=#FBF5EF>
49121 <B>Reserved. Do not modify.</B>
49122 </TD>
49123 </TR>
49124 <TR valign="top">
49125 <TD width=15% BGCOLOR=#FBF5EF>
49126 <B>reserved</B>
49127 </TD>
49128 <TD width=15% BGCOLOR=#FBF5EF>
49129 <B>7:4</B>
49130 </TD>
49131 <TD width=10% BGCOLOR=#FBF5EF>
49132 <B>f0</B>
49133 </TD>
49134 <TD width=10% BGCOLOR=#FBF5EF>
49135 <B>0</B>
49136 </TD>
49137 <TD width=15% BGCOLOR=#FBF5EF>
49138 <B>0</B>
49139 </TD>
49140 <TD width=35% BGCOLOR=#FBF5EF>
49141 <B>Reserved. Writes are ignored, read data is zero.</B>
49142 </TD>
49143 </TR>
49144 <TR valign="top">
49145 <TD width=15% BGCOLOR=#FBF5EF>
49146 <B>FPGA3_OUT_RST</B>
49147 </TD>
49148 <TD width=15% BGCOLOR=#FBF5EF>
49149 <B>3:3</B>
49150 </TD>
49151 <TD width=10% BGCOLOR=#FBF5EF>
49152 <B>8</B>
49153 </TD>
49154 <TD width=10% BGCOLOR=#FBF5EF>
49155 <B>0</B>
49156 </TD>
49157 <TD width=15% BGCOLOR=#FBF5EF>
49158 <B>0</B>
49159 </TD>
49160 <TD width=35% BGCOLOR=#FBF5EF>
49161 <B>PL Reset 3 (FCLKRESETN3 output signal). Refer to the PS7 wrapper in EDK for possible signal inversion. Logic level on the FCLKRESETN3 signal: 0: De-assert reset (High logic level). 1: Assert Reset (Low logic state)</B>
49162 </TD>
49163 </TR>
49164 <TR valign="top">
49165 <TD width=15% BGCOLOR=#FBF5EF>
49166 <B>FPGA2_OUT_RST</B>
49167 </TD>
49168 <TD width=15% BGCOLOR=#FBF5EF>
49169 <B>2:2</B>
49170 </TD>
49171 <TD width=10% BGCOLOR=#FBF5EF>
49172 <B>4</B>
49173 </TD>
49174 <TD width=10% BGCOLOR=#FBF5EF>
49175 <B>0</B>
49176 </TD>
49177 <TD width=15% BGCOLOR=#FBF5EF>
49178 <B>0</B>
49179 </TD>
49180 <TD width=35% BGCOLOR=#FBF5EF>
49181 <B>PL Reset 2 (FCLKRESETN2 output signal). Refer to the PS7 wrapper in EDK for possible signal inversion. Logic level on the FCLKRESETN2 signal: 0: De-assert reset (High logic level). 1: Assert Reset (Low logic state)</B>
49182 </TD>
49183 </TR>
49184 <TR valign="top">
49185 <TD width=15% BGCOLOR=#FBF5EF>
49186 <B>FPGA1_OUT_RST</B>
49187 </TD>
49188 <TD width=15% BGCOLOR=#FBF5EF>
49189 <B>1:1</B>
49190 </TD>
49191 <TD width=10% BGCOLOR=#FBF5EF>
49192 <B>2</B>
49193 </TD>
49194 <TD width=10% BGCOLOR=#FBF5EF>
49195 <B>0</B>
49196 </TD>
49197 <TD width=15% BGCOLOR=#FBF5EF>
49198 <B>0</B>
49199 </TD>
49200 <TD width=35% BGCOLOR=#FBF5EF>
49201 <B>PL Reset 1 (FCLKRESETN1 output signal). Refer to the PS7 wrapper in EDK for possible signal inversion. Logic level on the FCLKRESETN1 signal: 0: De-assert reset (High logic level). 1: Assert Reset (Low logic state)</B>
49202 </TD>
49203 </TR>
49204 <TR valign="top">
49205 <TD width=15% BGCOLOR=#FBF5EF>
49206 <B>FPGA0_OUT_RST</B>
49207 </TD>
49208 <TD width=15% BGCOLOR=#FBF5EF>
49209 <B>0:0</B>
49210 </TD>
49211 <TD width=10% BGCOLOR=#FBF5EF>
49212 <B>1</B>
49213 </TD>
49214 <TD width=10% BGCOLOR=#FBF5EF>
49215 <B>0</B>
49216 </TD>
49217 <TD width=15% BGCOLOR=#FBF5EF>
49218 <B>0</B>
49219 </TD>
49220 <TD width=35% BGCOLOR=#FBF5EF>
49221 <B>PL Reset 0 (FCLKRESETN0 output signal). Refer to the PS7 wrapper in EDK for possible signal inversion. Logic level on the FCLKRESETN0 signal: 0: De-assert reset (High logic level). 1: Assert Reset (Low logic state)</B>
49222 </TD>
49223 </TR>
49224 <TR valign="top">
49225 <TD width=15% BGCOLOR=#C0C0C0>
49226 <B>FPGA_RST_CTRL@0XF8000240</B>
49227 </TD>
49228 <TD width=15% BGCOLOR=#C0C0C0>
49229 <B>31:0</B>
49230 </TD>
49231 <TD width=10% BGCOLOR=#C0C0C0>
49232 <B>ffffffff</B>
49233 </TD>
49234 <TD width=10% BGCOLOR=#C0C0C0>
49235 <B></B>
49236 </TD>
49237 <TD width=15% BGCOLOR=#C0C0C0>
49238 <B>0</B>
49239 </TD>
49240 <TD width=35% BGCOLOR=#C0C0C0>
49241 <B>FPGA Software Reset Control</B>
49242 </TD>
49243 </TR>
49244 </TABLE>
49245 <P>
49246 <H1>AFI REGISTERS</H1>
49247 <H1>AFI0 REGISTERS</H1>
49248 <H1>AFI1 REGISTERS</H1>
49249 <H1>AFI2 REGISTERS</H1>
49250 <H1>AFI3 REGISTERS</H1>
49251 <H1>LOCK IT BACK</H1>
49252 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
49253 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49254 <TR valign="top">
49255 <TD width=15% BGCOLOR=#FFFF00>
49256 <B>Register Name</B>
49257 </TD>
49258 <TD width=15% BGCOLOR=#FFFF00>
49259 <B>Address</B>
49260 </TD>
49261 <TD width=10% BGCOLOR=#FFFF00>
49262 <B>Width</B>
49263 </TD>
49264 <TD width=10% BGCOLOR=#FFFF00>
49265 <B>Type</B>
49266 </TD>
49267 <TD width=15% BGCOLOR=#FFFF00>
49268 <B>Reset Value</B>
49269 </TD>
49270 <TD width=35% BGCOLOR=#FFFF00>
49271 <B>Description</B>
49272 </TD>
49273 </TR>
49274 <TR valign="top">
49275 <TD width=15% BGCOLOR=#FBF5EF>
49276 <B>SLCR_LOCK</B>
49277 </TD>
49278 <TD width=15% BGCOLOR=#FBF5EF>
49279 <B>0XF8000004</B>
49280 </TD>
49281 <TD width=10% BGCOLOR=#FBF5EF>
49282 <B>32</B>
49283 </TD>
49284 <TD width=10% BGCOLOR=#FBF5EF>
49285 <B>rw</B>
49286 </TD>
49287 <TD width=15% BGCOLOR=#FBF5EF>
49288 <B>0x00000000</B>
49289 </TD>
49290 <TD width=35% BGCOLOR=#FBF5EF>
49291 <B>--</B>
49292 </TD>
49293 </TR>
49294 </TABLE>
49295 <P>
49296 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49297 <TR valign="top">
49298 <TD width=15% BGCOLOR=#C0FFC0>
49299 <B>Field Name</B>
49300 </TD>
49301 <TD width=15% BGCOLOR=#C0FFC0>
49302 <B>Bits</B>
49303 </TD>
49304 <TD width=10% BGCOLOR=#C0FFC0>
49305 <B>Mask</B>
49306 </TD>
49307 <TD width=10% BGCOLOR=#C0FFC0>
49308 <B>Value</B>
49309 </TD>
49310 <TD width=15% BGCOLOR=#C0FFC0>
49311 <B>Shifted Value</B>
49312 </TD>
49313 <TD width=35% BGCOLOR=#C0FFC0>
49314 <B>Description</B>
49315 </TD>
49316 </TR>
49317 <TR valign="top">
49318 <TD width=15% BGCOLOR=#FBF5EF>
49319 <B>LOCK_KEY</B>
49320 </TD>
49321 <TD width=15% BGCOLOR=#FBF5EF>
49322 <B>15:0</B>
49323 </TD>
49324 <TD width=10% BGCOLOR=#FBF5EF>
49325 <B>ffff</B>
49326 </TD>
49327 <TD width=10% BGCOLOR=#FBF5EF>
49328 <B>767b</B>
49329 </TD>
49330 <TD width=15% BGCOLOR=#FBF5EF>
49331 <B>767b</B>
49332 </TD>
49333 <TD width=35% BGCOLOR=#FBF5EF>
49334 <B>Write the lock key, 0x767B, to write protect the slcr registers: all slcr registers, 0xF800_0000 to 0xF800_0B74, are write protected until the unlock key is written to the SLCR_UNLOCK register. A read of this register returns zero.</B>
49335 </TD>
49336 </TR>
49337 <TR valign="top">
49338 <TD width=15% BGCOLOR=#C0C0C0>
49339 <B>SLCR_LOCK@0XF8000004</B>
49340 </TD>
49341 <TD width=15% BGCOLOR=#C0C0C0>
49342 <B>31:0</B>
49343 </TD>
49344 <TD width=10% BGCOLOR=#C0C0C0>
49345 <B>ffff</B>
49346 </TD>
49347 <TD width=10% BGCOLOR=#C0C0C0>
49348 <B></B>
49349 </TD>
49350 <TD width=15% BGCOLOR=#C0C0C0>
49351 <B>767b</B>
49352 </TD>
49353 <TD width=35% BGCOLOR=#C0C0C0>
49354 <B>SLCR Write Protection Lock</B>
49355 </TD>
49356 </TR>
49357 </TABLE>
49358 <P>
49359 </TABLE>
49360 <P>
49361 <H2><a name="ps7_debug_3_0">ps7_debug_3_0</a></H2>
49362 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49363 <TR valign="top">
49364 <TD width=15% BGCOLOR=#FFC0FF>
49365 <B>Register Name</B>
49366 </TD>
49367 <TD width=15% BGCOLOR=#FFC0FF>
49368 <B>Address</B>
49369 </TD>
49370 <TD width=10% BGCOLOR=#FFC0FF>
49371 <B>Width</B>
49372 </TD>
49373 <TD width=10% BGCOLOR=#FFC0FF>
49374 <B>Type</B>
49375 </TD>
49376 <TD width=15% BGCOLOR=#FFC0FF>
49377 <B>Reset Value</B>
49378 </TD>
49379 <TD width=35% BGCOLOR=#FFC0FF>
49380 <B>Description</B>
49381 </TD>
49382 </TR>
49383 <TR valign="top">
49384 <TD width=15% BGCOLOR=#FBF5EF>
49385 <A href="#LAR">
49386 LAR
49387 </A>
49388 </TD>
49389 <TD width=15% BGCOLOR=#FBF5EF>
49390 <B>0XF8898FB0</B>
49391 </TD>
49392 <TD width=10% BGCOLOR=#FBF5EF>
49393 <B>32</B>
49394 </TD>
49395 <TD width=10% BGCOLOR=#FBF5EF>
49396 <B>WO</B>
49397 </TD>
49398 <TD width=15% BGCOLOR=#FBF5EF>
49399 <B>0x000000</B>
49400 </TD>
49401 <TD width=35% BGCOLOR=#FBF5EF>
49402 <B>Lock Access Register</B>
49403 </TD>
49404 </TR>
49405 <TR valign="top">
49406 <TD width=15% BGCOLOR=#FBF5EF>
49407 <A href="#LAR">
49408 LAR
49409 </A>
49410 </TD>
49411 <TD width=15% BGCOLOR=#FBF5EF>
49412 <B>0XF8899FB0</B>
49413 </TD>
49414 <TD width=10% BGCOLOR=#FBF5EF>
49415 <B>32</B>
49416 </TD>
49417 <TD width=10% BGCOLOR=#FBF5EF>
49418 <B>WO</B>
49419 </TD>
49420 <TD width=15% BGCOLOR=#FBF5EF>
49421 <B>0x000000</B>
49422 </TD>
49423 <TD width=35% BGCOLOR=#FBF5EF>
49424 <B>Lock Access Register</B>
49425 </TD>
49426 </TR>
49427 <TR valign="top">
49428 <TD width=15% BGCOLOR=#FBF5EF>
49429 <A href="#LAR">
49430 LAR
49431 </A>
49432 </TD>
49433 <TD width=15% BGCOLOR=#FBF5EF>
49434 <B>0XF8809FB0</B>
49435 </TD>
49436 <TD width=10% BGCOLOR=#FBF5EF>
49437 <B>32</B>
49438 </TD>
49439 <TD width=10% BGCOLOR=#FBF5EF>
49440 <B>WO</B>
49441 </TD>
49442 <TD width=15% BGCOLOR=#FBF5EF>
49443 <B>0x000000</B>
49444 </TD>
49445 <TD width=35% BGCOLOR=#FBF5EF>
49446 <B>Lock Access Register</B>
49447 </TD>
49448 </TR>
49449 </TABLE>
49450 <P>
49451 <H2><a name="ps7_debug_3_0">ps7_debug_3_0</a></H2>
49452 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49453 <TR valign="top">
49454 <TD width=15% BGCOLOR=#FFC0FF>
49455 <B>Register Name</B>
49456 </TD>
49457 <TD width=15% BGCOLOR=#FFC0FF>
49458 <B>Address</B>
49459 </TD>
49460 <TD width=10% BGCOLOR=#FFC0FF>
49461 <B>Width</B>
49462 </TD>
49463 <TD width=10% BGCOLOR=#FFC0FF>
49464 <B>Type</B>
49465 </TD>
49466 <TD width=15% BGCOLOR=#FFC0FF>
49467 <B>Reset Value</B>
49468 </TD>
49469 <TD width=35% BGCOLOR=#FFC0FF>
49470 <B>Description</B>
49471 </TD>
49472 </TR>
49473 <H1>CROSS TRIGGER CONFIGURATIONS</H1>
49474 <H1>UNLOCKING CTI REGISTERS</H1>
49475 <H2><a name="LAR">Register (<A href=#mod___slcr> slcr </A>)LAR</a></H2>
49476 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49477 <TR valign="top">
49478 <TD width=15% BGCOLOR=#FFFF00>
49479 <B>Register Name</B>
49480 </TD>
49481 <TD width=15% BGCOLOR=#FFFF00>
49482 <B>Address</B>
49483 </TD>
49484 <TD width=10% BGCOLOR=#FFFF00>
49485 <B>Width</B>
49486 </TD>
49487 <TD width=10% BGCOLOR=#FFFF00>
49488 <B>Type</B>
49489 </TD>
49490 <TD width=15% BGCOLOR=#FFFF00>
49491 <B>Reset Value</B>
49492 </TD>
49493 <TD width=35% BGCOLOR=#FFFF00>
49494 <B>Description</B>
49495 </TD>
49496 </TR>
49497 <TR valign="top">
49498 <TD width=15% BGCOLOR=#FBF5EF>
49499 <B>LAR</B>
49500 </TD>
49501 <TD width=15% BGCOLOR=#FBF5EF>
49502 <B>0XF8898FB0</B>
49503 </TD>
49504 <TD width=10% BGCOLOR=#FBF5EF>
49505 <B>32</B>
49506 </TD>
49507 <TD width=10% BGCOLOR=#FBF5EF>
49508 <B>rw</B>
49509 </TD>
49510 <TD width=15% BGCOLOR=#FBF5EF>
49511 <B>0x00000000</B>
49512 </TD>
49513 <TD width=35% BGCOLOR=#FBF5EF>
49514 <B>--</B>
49515 </TD>
49516 </TR>
49517 </TABLE>
49518 <P>
49519 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49520 <TR valign="top">
49521 <TD width=15% BGCOLOR=#C0FFC0>
49522 <B>Field Name</B>
49523 </TD>
49524 <TD width=15% BGCOLOR=#C0FFC0>
49525 <B>Bits</B>
49526 </TD>
49527 <TD width=10% BGCOLOR=#C0FFC0>
49528 <B>Mask</B>
49529 </TD>
49530 <TD width=10% BGCOLOR=#C0FFC0>
49531 <B>Value</B>
49532 </TD>
49533 <TD width=15% BGCOLOR=#C0FFC0>
49534 <B>Shifted Value</B>
49535 </TD>
49536 <TD width=35% BGCOLOR=#C0FFC0>
49537 <B>Description</B>
49538 </TD>
49539 </TR>
49540 <TR valign="top">
49541 <TD width=15% BGCOLOR=#FBF5EF>
49542 <B>KEY</B>
49543 </TD>
49544 <TD width=15% BGCOLOR=#FBF5EF>
49545 <B>31:0</B>
49546 </TD>
49547 <TD width=10% BGCOLOR=#FBF5EF>
49548 <B>ffffffff</B>
49549 </TD>
49550 <TD width=10% BGCOLOR=#FBF5EF>
49551 <B>c5acce55</B>
49552 </TD>
49553 <TD width=15% BGCOLOR=#FBF5EF>
49554 <B>c5acce55</B>
49555 </TD>
49556 <TD width=35% BGCOLOR=#FBF5EF>
49557 <B>Write Access Code. Write behavior depends on PADDRDBG31 pin: - PADDRDBG31=0 (lower 2GB): After reset (via PRESETDBGn), CTI is locked, i.e., writes to all other registers using lower 2GB addresses are ignored. To unlock, 0xC5ACCE55 must be written this register. After the required registers are written, to lock again, write a value other than 0xC5ACCE55 to this register. - PADDRDBG31=1 (upper 2GB): CTI is unlocked when upper 2GB addresses are used to write to all the registers. However, write to this register is ignored using a upper 2GB address! Note: read from this register always returns 0, regardless of PADDRDBG31.</B>
49558 </TD>
49559 </TR>
49560 <TR valign="top">
49561 <TD width=15% BGCOLOR=#C0C0C0>
49562 <B>LAR@0XF8898FB0</B>
49563 </TD>
49564 <TD width=15% BGCOLOR=#C0C0C0>
49565 <B>31:0</B>
49566 </TD>
49567 <TD width=10% BGCOLOR=#C0C0C0>
49568 <B>ffffffff</B>
49569 </TD>
49570 <TD width=10% BGCOLOR=#C0C0C0>
49571 <B></B>
49572 </TD>
49573 <TD width=15% BGCOLOR=#C0C0C0>
49574 <B>c5acce55</B>
49575 </TD>
49576 <TD width=35% BGCOLOR=#C0C0C0>
49577 <B>Lock Access Register</B>
49578 </TD>
49579 </TR>
49580 </TABLE>
49581 <P>
49582 <H2><a name="LAR">Register (<A href=#mod___slcr> slcr </A>)LAR</a></H2>
49583 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49584 <TR valign="top">
49585 <TD width=15% BGCOLOR=#FFFF00>
49586 <B>Register Name</B>
49587 </TD>
49588 <TD width=15% BGCOLOR=#FFFF00>
49589 <B>Address</B>
49590 </TD>
49591 <TD width=10% BGCOLOR=#FFFF00>
49592 <B>Width</B>
49593 </TD>
49594 <TD width=10% BGCOLOR=#FFFF00>
49595 <B>Type</B>
49596 </TD>
49597 <TD width=15% BGCOLOR=#FFFF00>
49598 <B>Reset Value</B>
49599 </TD>
49600 <TD width=35% BGCOLOR=#FFFF00>
49601 <B>Description</B>
49602 </TD>
49603 </TR>
49604 <TR valign="top">
49605 <TD width=15% BGCOLOR=#FBF5EF>
49606 <B>LAR</B>
49607 </TD>
49608 <TD width=15% BGCOLOR=#FBF5EF>
49609 <B>0XF8899FB0</B>
49610 </TD>
49611 <TD width=10% BGCOLOR=#FBF5EF>
49612 <B>32</B>
49613 </TD>
49614 <TD width=10% BGCOLOR=#FBF5EF>
49615 <B>rw</B>
49616 </TD>
49617 <TD width=15% BGCOLOR=#FBF5EF>
49618 <B>0x00000000</B>
49619 </TD>
49620 <TD width=35% BGCOLOR=#FBF5EF>
49621 <B>--</B>
49622 </TD>
49623 </TR>
49624 </TABLE>
49625 <P>
49626 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49627 <TR valign="top">
49628 <TD width=15% BGCOLOR=#C0FFC0>
49629 <B>Field Name</B>
49630 </TD>
49631 <TD width=15% BGCOLOR=#C0FFC0>
49632 <B>Bits</B>
49633 </TD>
49634 <TD width=10% BGCOLOR=#C0FFC0>
49635 <B>Mask</B>
49636 </TD>
49637 <TD width=10% BGCOLOR=#C0FFC0>
49638 <B>Value</B>
49639 </TD>
49640 <TD width=15% BGCOLOR=#C0FFC0>
49641 <B>Shifted Value</B>
49642 </TD>
49643 <TD width=35% BGCOLOR=#C0FFC0>
49644 <B>Description</B>
49645 </TD>
49646 </TR>
49647 <TR valign="top">
49648 <TD width=15% BGCOLOR=#FBF5EF>
49649 <B>KEY</B>
49650 </TD>
49651 <TD width=15% BGCOLOR=#FBF5EF>
49652 <B>31:0</B>
49653 </TD>
49654 <TD width=10% BGCOLOR=#FBF5EF>
49655 <B>ffffffff</B>
49656 </TD>
49657 <TD width=10% BGCOLOR=#FBF5EF>
49658 <B>c5acce55</B>
49659 </TD>
49660 <TD width=15% BGCOLOR=#FBF5EF>
49661 <B>c5acce55</B>
49662 </TD>
49663 <TD width=35% BGCOLOR=#FBF5EF>
49664 <B>Write Access Code. Write behavior depends on PADDRDBG31 pin: - PADDRDBG31=0 (lower 2GB): After reset (via PRESETDBGn), CTI is locked, i.e., writes to all other registers using lower 2GB addresses are ignored. To unlock, 0xC5ACCE55 must be written this register. After the required registers are written, to lock again, write a value other than 0xC5ACCE55 to this register. - PADDRDBG31=1 (upper 2GB): CTI is unlocked when upper 2GB addresses are used to write to all the registers. However, write to this register is ignored using a upper 2GB address! Note: read from this register always returns 0, regardless of PADDRDBG31.</B>
49665 </TD>
49666 </TR>
49667 <TR valign="top">
49668 <TD width=15% BGCOLOR=#C0C0C0>
49669 <B>LAR@0XF8899FB0</B>
49670 </TD>
49671 <TD width=15% BGCOLOR=#C0C0C0>
49672 <B>31:0</B>
49673 </TD>
49674 <TD width=10% BGCOLOR=#C0C0C0>
49675 <B>ffffffff</B>
49676 </TD>
49677 <TD width=10% BGCOLOR=#C0C0C0>
49678 <B></B>
49679 </TD>
49680 <TD width=15% BGCOLOR=#C0C0C0>
49681 <B>c5acce55</B>
49682 </TD>
49683 <TD width=35% BGCOLOR=#C0C0C0>
49684 <B>Lock Access Register</B>
49685 </TD>
49686 </TR>
49687 </TABLE>
49688 <P>
49689 <H2><a name="LAR">Register (<A href=#mod___slcr> slcr </A>)LAR</a></H2>
49690 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49691 <TR valign="top">
49692 <TD width=15% BGCOLOR=#FFFF00>
49693 <B>Register Name</B>
49694 </TD>
49695 <TD width=15% BGCOLOR=#FFFF00>
49696 <B>Address</B>
49697 </TD>
49698 <TD width=10% BGCOLOR=#FFFF00>
49699 <B>Width</B>
49700 </TD>
49701 <TD width=10% BGCOLOR=#FFFF00>
49702 <B>Type</B>
49703 </TD>
49704 <TD width=15% BGCOLOR=#FFFF00>
49705 <B>Reset Value</B>
49706 </TD>
49707 <TD width=35% BGCOLOR=#FFFF00>
49708 <B>Description</B>
49709 </TD>
49710 </TR>
49711 <TR valign="top">
49712 <TD width=15% BGCOLOR=#FBF5EF>
49713 <B>LAR</B>
49714 </TD>
49715 <TD width=15% BGCOLOR=#FBF5EF>
49716 <B>0XF8809FB0</B>
49717 </TD>
49718 <TD width=10% BGCOLOR=#FBF5EF>
49719 <B>32</B>
49720 </TD>
49721 <TD width=10% BGCOLOR=#FBF5EF>
49722 <B>rw</B>
49723 </TD>
49724 <TD width=15% BGCOLOR=#FBF5EF>
49725 <B>0x00000000</B>
49726 </TD>
49727 <TD width=35% BGCOLOR=#FBF5EF>
49728 <B>--</B>
49729 </TD>
49730 </TR>
49731 </TABLE>
49732 <P>
49733 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49734 <TR valign="top">
49735 <TD width=15% BGCOLOR=#C0FFC0>
49736 <B>Field Name</B>
49737 </TD>
49738 <TD width=15% BGCOLOR=#C0FFC0>
49739 <B>Bits</B>
49740 </TD>
49741 <TD width=10% BGCOLOR=#C0FFC0>
49742 <B>Mask</B>
49743 </TD>
49744 <TD width=10% BGCOLOR=#C0FFC0>
49745 <B>Value</B>
49746 </TD>
49747 <TD width=15% BGCOLOR=#C0FFC0>
49748 <B>Shifted Value</B>
49749 </TD>
49750 <TD width=35% BGCOLOR=#C0FFC0>
49751 <B>Description</B>
49752 </TD>
49753 </TR>
49754 <TR valign="top">
49755 <TD width=15% BGCOLOR=#FBF5EF>
49756 <B>KEY</B>
49757 </TD>
49758 <TD width=15% BGCOLOR=#FBF5EF>
49759 <B>31:0</B>
49760 </TD>
49761 <TD width=10% BGCOLOR=#FBF5EF>
49762 <B>ffffffff</B>
49763 </TD>
49764 <TD width=10% BGCOLOR=#FBF5EF>
49765 <B>c5acce55</B>
49766 </TD>
49767 <TD width=15% BGCOLOR=#FBF5EF>
49768 <B>c5acce55</B>
49769 </TD>
49770 <TD width=35% BGCOLOR=#FBF5EF>
49771 <B>Write Access Code. Write behavior depends on PADDRDBG31 pin: - PADDRDBG31=0 (lower 2GB): After reset (via PRESETDBGn), CTI is locked, i.e., writes to all other registers using lower 2GB addresses are ignored. To unlock, 0xC5ACCE55 must be written this register. After the required registers are written, to lock again, write a value other than 0xC5ACCE55 to this register. - PADDRDBG31=1 (upper 2GB): CTI is unlocked when upper 2GB addresses are used to write to all the registers. However, write to this register is ignored using a upper 2GB address! Note: read from this register always returns 0, regardless of PADDRDBG31.</B>
49772 </TD>
49773 </TR>
49774 <TR valign="top">
49775 <TD width=15% BGCOLOR=#C0C0C0>
49776 <B>LAR@0XF8809FB0</B>
49777 </TD>
49778 <TD width=15% BGCOLOR=#C0C0C0>
49779 <B>31:0</B>
49780 </TD>
49781 <TD width=10% BGCOLOR=#C0C0C0>
49782 <B>ffffffff</B>
49783 </TD>
49784 <TD width=10% BGCOLOR=#C0C0C0>
49785 <B></B>
49786 </TD>
49787 <TD width=15% BGCOLOR=#C0C0C0>
49788 <B>c5acce55</B>
49789 </TD>
49790 <TD width=35% BGCOLOR=#C0C0C0>
49791 <B>Lock Access Register</B>
49792 </TD>
49793 </TR>
49794 </TABLE>
49795 <P>
49796 <H1>ENABLING CTI MODULES AND CHANNELS</H1>
49797 <H1>MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS</H1>
49798 </TABLE>
49799 <P>
49800 </body>
49801 </head>
49802 </body>
49803 </html>
49804 <H2><a name="ps7_pll_init_data_2_0">ps7_pll_init_data_2_0</a></H2>
49805 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
49806 <TR valign="top">
49807 <TD width=15% BGCOLOR=#FFC0FF>
49808 <B>Register Name</B>
49809 </TD>
49810 <TD width=15% BGCOLOR=#FFC0FF>
49811 <B>Address</B>
49812 </TD>
49813 <TD width=10% BGCOLOR=#FFC0FF>
49814 <B>Width</B>
49815 </TD>
49816 <TD width=10% BGCOLOR=#FFC0FF>
49817 <B>Type</B>
49818 </TD>
49819 <TD width=15% BGCOLOR=#FFC0FF>
49820 <B>Reset Value</B>
49821 </TD>
49822 <TD width=35% BGCOLOR=#FFC0FF>
49823 <B>Description</B>
49824 </TD>
49825 </TR>
49826 <TR valign="top">
49827 <TD width=15% BGCOLOR=#FBF5EF>
49828 <A href="#SLCR_UNLOCK">
49829 SLCR_UNLOCK
49830 </A>
49831 </TD>
49832 <TD width=15% BGCOLOR=#FBF5EF>
49833 <B>0XF8000008</B>
49834 </TD>
49835 <TD width=10% BGCOLOR=#FBF5EF>
49836 <B>32</B>
49837 </TD>
49838 <TD width=10% BGCOLOR=#FBF5EF>
49839 <B>WO</B>
49840 </TD>
49841 <TD width=15% BGCOLOR=#FBF5EF>
49842 <B>0x000000</B>
49843 </TD>
49844 <TD width=35% BGCOLOR=#FBF5EF>
49845 <B>SLCR Write Protection Unlock</B>
49846 </TD>
49847 </TR>
49848 <TR valign="top">
49849 <TD width=15% BGCOLOR=#FBF5EF>
49850 <A href="#ARM_PLL_CFG">
49851 ARM_PLL_CFG
49852 </A>
49853 </TD>
49854 <TD width=15% BGCOLOR=#FBF5EF>
49855 <B>0XF8000110</B>
49856 </TD>
49857 <TD width=10% BGCOLOR=#FBF5EF>
49858 <B>32</B>
49859 </TD>
49860 <TD width=10% BGCOLOR=#FBF5EF>
49861 <B>RW</B>
49862 </TD>
49863 <TD width=15% BGCOLOR=#FBF5EF>
49864 <B>0x000000</B>
49865 </TD>
49866 <TD width=35% BGCOLOR=#FBF5EF>
49867 <B>ARM PLL Configuration</B>
49868 </TD>
49869 </TR>
49870 <TR valign="top">
49871 <TD width=15% BGCOLOR=#FBF5EF>
49872 <A href="#ARM_PLL_CTRL">
49873 ARM_PLL_CTRL
49874 </A>
49875 </TD>
49876 <TD width=15% BGCOLOR=#FBF5EF>
49877 <B>0XF8000100</B>
49878 </TD>
49879 <TD width=10% BGCOLOR=#FBF5EF>
49880 <B>32</B>
49881 </TD>
49882 <TD width=10% BGCOLOR=#FBF5EF>
49883 <B>RW</B>
49884 </TD>
49885 <TD width=15% BGCOLOR=#FBF5EF>
49886 <B>0x000000</B>
49887 </TD>
49888 <TD width=35% BGCOLOR=#FBF5EF>
49889 <B>ARM PLL Control</B>
49890 </TD>
49891 </TR>
49892 <TR valign="top">
49893 <TD width=15% BGCOLOR=#FBF5EF>
49894 <A href="#ARM_PLL_CTRL">
49895 ARM_PLL_CTRL
49896 </A>
49897 </TD>
49898 <TD width=15% BGCOLOR=#FBF5EF>
49899 <B>0XF8000100</B>
49900 </TD>
49901 <TD width=10% BGCOLOR=#FBF5EF>
49902 <B>32</B>
49903 </TD>
49904 <TD width=10% BGCOLOR=#FBF5EF>
49905 <B>RW</B>
49906 </TD>
49907 <TD width=15% BGCOLOR=#FBF5EF>
49908 <B>0x000000</B>
49909 </TD>
49910 <TD width=35% BGCOLOR=#FBF5EF>
49911 <B>ARM PLL Control</B>
49912 </TD>
49913 </TR>
49914 <TR valign="top">
49915 <TD width=15% BGCOLOR=#FBF5EF>
49916 <A href="#ARM_PLL_CTRL">
49917 ARM_PLL_CTRL
49918 </A>
49919 </TD>
49920 <TD width=15% BGCOLOR=#FBF5EF>
49921 <B>0XF8000100</B>
49922 </TD>
49923 <TD width=10% BGCOLOR=#FBF5EF>
49924 <B>32</B>
49925 </TD>
49926 <TD width=10% BGCOLOR=#FBF5EF>
49927 <B>RW</B>
49928 </TD>
49929 <TD width=15% BGCOLOR=#FBF5EF>
49930 <B>0x000000</B>
49931 </TD>
49932 <TD width=35% BGCOLOR=#FBF5EF>
49933 <B>ARM PLL Control</B>
49934 </TD>
49935 </TR>
49936 <TR valign="top">
49937 <TD width=15% BGCOLOR=#FBF5EF>
49938 <A href="#ARM_PLL_CTRL">
49939 ARM_PLL_CTRL
49940 </A>
49941 </TD>
49942 <TD width=15% BGCOLOR=#FBF5EF>
49943 <B>0XF8000100</B>
49944 </TD>
49945 <TD width=10% BGCOLOR=#FBF5EF>
49946 <B>32</B>
49947 </TD>
49948 <TD width=10% BGCOLOR=#FBF5EF>
49949 <B>RW</B>
49950 </TD>
49951 <TD width=15% BGCOLOR=#FBF5EF>
49952 <B>0x000000</B>
49953 </TD>
49954 <TD width=35% BGCOLOR=#FBF5EF>
49955 <B>ARM PLL Control</B>
49956 </TD>
49957 </TR>
49958 <TR valign="top">
49959 <TD width=15% BGCOLOR=#FBF5EF>
49960 <A href="#ARM_PLL_CTRL">
49961 ARM_PLL_CTRL
49962 </A>
49963 </TD>
49964 <TD width=15% BGCOLOR=#FBF5EF>
49965 <B>0XF8000100</B>
49966 </TD>
49967 <TD width=10% BGCOLOR=#FBF5EF>
49968 <B>32</B>
49969 </TD>
49970 <TD width=10% BGCOLOR=#FBF5EF>
49971 <B>RW</B>
49972 </TD>
49973 <TD width=15% BGCOLOR=#FBF5EF>
49974 <B>0x000000</B>
49975 </TD>
49976 <TD width=35% BGCOLOR=#FBF5EF>
49977 <B>ARM PLL Control</B>
49978 </TD>
49979 </TR>
49980 <TR valign="top">
49981 <TD width=15% BGCOLOR=#FBF5EF>
49982 <A href="#ARM_CLK_CTRL">
49983 ARM_CLK_CTRL
49984 </A>
49985 </TD>
49986 <TD width=15% BGCOLOR=#FBF5EF>
49987 <B>0XF8000120</B>
49988 </TD>
49989 <TD width=10% BGCOLOR=#FBF5EF>
49990 <B>32</B>
49991 </TD>
49992 <TD width=10% BGCOLOR=#FBF5EF>
49993 <B>RW</B>
49994 </TD>
49995 <TD width=15% BGCOLOR=#FBF5EF>
49996 <B>0x000000</B>
49997 </TD>
49998 <TD width=35% BGCOLOR=#FBF5EF>
49999 <B>CPU Clock Control</B>
50000 </TD>
50001 </TR>
50002 <TR valign="top">
50003 <TD width=15% BGCOLOR=#FBF5EF>
50004 <A href="#DDR_PLL_CFG">
50005 DDR_PLL_CFG
50006 </A>
50007 </TD>
50008 <TD width=15% BGCOLOR=#FBF5EF>
50009 <B>0XF8000114</B>
50010 </TD>
50011 <TD width=10% BGCOLOR=#FBF5EF>
50012 <B>32</B>
50013 </TD>
50014 <TD width=10% BGCOLOR=#FBF5EF>
50015 <B>RW</B>
50016 </TD>
50017 <TD width=15% BGCOLOR=#FBF5EF>
50018 <B>0x000000</B>
50019 </TD>
50020 <TD width=35% BGCOLOR=#FBF5EF>
50021 <B>DDR PLL Configuration</B>
50022 </TD>
50023 </TR>
50024 <TR valign="top">
50025 <TD width=15% BGCOLOR=#FBF5EF>
50026 <A href="#DDR_PLL_CTRL">
50027 DDR_PLL_CTRL
50028 </A>
50029 </TD>
50030 <TD width=15% BGCOLOR=#FBF5EF>
50031 <B>0XF8000104</B>
50032 </TD>
50033 <TD width=10% BGCOLOR=#FBF5EF>
50034 <B>32</B>
50035 </TD>
50036 <TD width=10% BGCOLOR=#FBF5EF>
50037 <B>RW</B>
50038 </TD>
50039 <TD width=15% BGCOLOR=#FBF5EF>
50040 <B>0x000000</B>
50041 </TD>
50042 <TD width=35% BGCOLOR=#FBF5EF>
50043 <B>DDR PLL Control</B>
50044 </TD>
50045 </TR>
50046 <TR valign="top">
50047 <TD width=15% BGCOLOR=#FBF5EF>
50048 <A href="#DDR_PLL_CTRL">
50049 DDR_PLL_CTRL
50050 </A>
50051 </TD>
50052 <TD width=15% BGCOLOR=#FBF5EF>
50053 <B>0XF8000104</B>
50054 </TD>
50055 <TD width=10% BGCOLOR=#FBF5EF>
50056 <B>32</B>
50057 </TD>
50058 <TD width=10% BGCOLOR=#FBF5EF>
50059 <B>RW</B>
50060 </TD>
50061 <TD width=15% BGCOLOR=#FBF5EF>
50062 <B>0x000000</B>
50063 </TD>
50064 <TD width=35% BGCOLOR=#FBF5EF>
50065 <B>DDR PLL Control</B>
50066 </TD>
50067 </TR>
50068 <TR valign="top">
50069 <TD width=15% BGCOLOR=#FBF5EF>
50070 <A href="#DDR_PLL_CTRL">
50071 DDR_PLL_CTRL
50072 </A>
50073 </TD>
50074 <TD width=15% BGCOLOR=#FBF5EF>
50075 <B>0XF8000104</B>
50076 </TD>
50077 <TD width=10% BGCOLOR=#FBF5EF>
50078 <B>32</B>
50079 </TD>
50080 <TD width=10% BGCOLOR=#FBF5EF>
50081 <B>RW</B>
50082 </TD>
50083 <TD width=15% BGCOLOR=#FBF5EF>
50084 <B>0x000000</B>
50085 </TD>
50086 <TD width=35% BGCOLOR=#FBF5EF>
50087 <B>DDR PLL Control</B>
50088 </TD>
50089 </TR>
50090 <TR valign="top">
50091 <TD width=15% BGCOLOR=#FBF5EF>
50092 <A href="#DDR_PLL_CTRL">
50093 DDR_PLL_CTRL
50094 </A>
50095 </TD>
50096 <TD width=15% BGCOLOR=#FBF5EF>
50097 <B>0XF8000104</B>
50098 </TD>
50099 <TD width=10% BGCOLOR=#FBF5EF>
50100 <B>32</B>
50101 </TD>
50102 <TD width=10% BGCOLOR=#FBF5EF>
50103 <B>RW</B>
50104 </TD>
50105 <TD width=15% BGCOLOR=#FBF5EF>
50106 <B>0x000000</B>
50107 </TD>
50108 <TD width=35% BGCOLOR=#FBF5EF>
50109 <B>DDR PLL Control</B>
50110 </TD>
50111 </TR>
50112 <TR valign="top">
50113 <TD width=15% BGCOLOR=#FBF5EF>
50114 <A href="#DDR_PLL_CTRL">
50115 DDR_PLL_CTRL
50116 </A>
50117 </TD>
50118 <TD width=15% BGCOLOR=#FBF5EF>
50119 <B>0XF8000104</B>
50120 </TD>
50121 <TD width=10% BGCOLOR=#FBF5EF>
50122 <B>32</B>
50123 </TD>
50124 <TD width=10% BGCOLOR=#FBF5EF>
50125 <B>RW</B>
50126 </TD>
50127 <TD width=15% BGCOLOR=#FBF5EF>
50128 <B>0x000000</B>
50129 </TD>
50130 <TD width=35% BGCOLOR=#FBF5EF>
50131 <B>DDR PLL Control</B>
50132 </TD>
50133 </TR>
50134 <TR valign="top">
50135 <TD width=15% BGCOLOR=#FBF5EF>
50136 <A href="#DDR_CLK_CTRL">
50137 DDR_CLK_CTRL
50138 </A>
50139 </TD>
50140 <TD width=15% BGCOLOR=#FBF5EF>
50141 <B>0XF8000124</B>
50142 </TD>
50143 <TD width=10% BGCOLOR=#FBF5EF>
50144 <B>32</B>
50145 </TD>
50146 <TD width=10% BGCOLOR=#FBF5EF>
50147 <B>RW</B>
50148 </TD>
50149 <TD width=15% BGCOLOR=#FBF5EF>
50150 <B>0x000000</B>
50151 </TD>
50152 <TD width=35% BGCOLOR=#FBF5EF>
50153 <B>DDR Clock Control</B>
50154 </TD>
50155 </TR>
50156 <TR valign="top">
50157 <TD width=15% BGCOLOR=#FBF5EF>
50158 <A href="#IO_PLL_CFG">
50159 IO_PLL_CFG
50160 </A>
50161 </TD>
50162 <TD width=15% BGCOLOR=#FBF5EF>
50163 <B>0XF8000118</B>
50164 </TD>
50165 <TD width=10% BGCOLOR=#FBF5EF>
50166 <B>32</B>
50167 </TD>
50168 <TD width=10% BGCOLOR=#FBF5EF>
50169 <B>RW</B>
50170 </TD>
50171 <TD width=15% BGCOLOR=#FBF5EF>
50172 <B>0x000000</B>
50173 </TD>
50174 <TD width=35% BGCOLOR=#FBF5EF>
50175 <B>IO PLL Configuration</B>
50176 </TD>
50177 </TR>
50178 <TR valign="top">
50179 <TD width=15% BGCOLOR=#FBF5EF>
50180 <A href="#IO_PLL_CTRL">
50181 IO_PLL_CTRL
50182 </A>
50183 </TD>
50184 <TD width=15% BGCOLOR=#FBF5EF>
50185 <B>0XF8000108</B>
50186 </TD>
50187 <TD width=10% BGCOLOR=#FBF5EF>
50188 <B>32</B>
50189 </TD>
50190 <TD width=10% BGCOLOR=#FBF5EF>
50191 <B>RW</B>
50192 </TD>
50193 <TD width=15% BGCOLOR=#FBF5EF>
50194 <B>0x000000</B>
50195 </TD>
50196 <TD width=35% BGCOLOR=#FBF5EF>
50197 <B>IO PLL Control</B>
50198 </TD>
50199 </TR>
50200 <TR valign="top">
50201 <TD width=15% BGCOLOR=#FBF5EF>
50202 <A href="#IO_PLL_CTRL">
50203 IO_PLL_CTRL
50204 </A>
50205 </TD>
50206 <TD width=15% BGCOLOR=#FBF5EF>
50207 <B>0XF8000108</B>
50208 </TD>
50209 <TD width=10% BGCOLOR=#FBF5EF>
50210 <B>32</B>
50211 </TD>
50212 <TD width=10% BGCOLOR=#FBF5EF>
50213 <B>RW</B>
50214 </TD>
50215 <TD width=15% BGCOLOR=#FBF5EF>
50216 <B>0x000000</B>
50217 </TD>
50218 <TD width=35% BGCOLOR=#FBF5EF>
50219 <B>IO PLL Control</B>
50220 </TD>
50221 </TR>
50222 <TR valign="top">
50223 <TD width=15% BGCOLOR=#FBF5EF>
50224 <A href="#IO_PLL_CTRL">
50225 IO_PLL_CTRL
50226 </A>
50227 </TD>
50228 <TD width=15% BGCOLOR=#FBF5EF>
50229 <B>0XF8000108</B>
50230 </TD>
50231 <TD width=10% BGCOLOR=#FBF5EF>
50232 <B>32</B>
50233 </TD>
50234 <TD width=10% BGCOLOR=#FBF5EF>
50235 <B>RW</B>
50236 </TD>
50237 <TD width=15% BGCOLOR=#FBF5EF>
50238 <B>0x000000</B>
50239 </TD>
50240 <TD width=35% BGCOLOR=#FBF5EF>
50241 <B>IO PLL Control</B>
50242 </TD>
50243 </TR>
50244 <TR valign="top">
50245 <TD width=15% BGCOLOR=#FBF5EF>
50246 <A href="#IO_PLL_CTRL">
50247 IO_PLL_CTRL
50248 </A>
50249 </TD>
50250 <TD width=15% BGCOLOR=#FBF5EF>
50251 <B>0XF8000108</B>
50252 </TD>
50253 <TD width=10% BGCOLOR=#FBF5EF>
50254 <B>32</B>
50255 </TD>
50256 <TD width=10% BGCOLOR=#FBF5EF>
50257 <B>RW</B>
50258 </TD>
50259 <TD width=15% BGCOLOR=#FBF5EF>
50260 <B>0x000000</B>
50261 </TD>
50262 <TD width=35% BGCOLOR=#FBF5EF>
50263 <B>IO PLL Control</B>
50264 </TD>
50265 </TR>
50266 <TR valign="top">
50267 <TD width=15% BGCOLOR=#FBF5EF>
50268 <A href="#IO_PLL_CTRL">
50269 IO_PLL_CTRL
50270 </A>
50271 </TD>
50272 <TD width=15% BGCOLOR=#FBF5EF>
50273 <B>0XF8000108</B>
50274 </TD>
50275 <TD width=10% BGCOLOR=#FBF5EF>
50276 <B>32</B>
50277 </TD>
50278 <TD width=10% BGCOLOR=#FBF5EF>
50279 <B>RW</B>
50280 </TD>
50281 <TD width=15% BGCOLOR=#FBF5EF>
50282 <B>0x000000</B>
50283 </TD>
50284 <TD width=35% BGCOLOR=#FBF5EF>
50285 <B>IO PLL Control</B>
50286 </TD>
50287 </TR>
50288 <TR valign="top">
50289 <TD width=15% BGCOLOR=#FBF5EF>
50290 <A href="#SLCR_LOCK">
50291 SLCR_LOCK
50292 </A>
50293 </TD>
50294 <TD width=15% BGCOLOR=#FBF5EF>
50295 <B>0XF8000004</B>
50296 </TD>
50297 <TD width=10% BGCOLOR=#FBF5EF>
50298 <B>32</B>
50299 </TD>
50300 <TD width=10% BGCOLOR=#FBF5EF>
50301 <B>WO</B>
50302 </TD>
50303 <TD width=15% BGCOLOR=#FBF5EF>
50304 <B>0x000000</B>
50305 </TD>
50306 <TD width=35% BGCOLOR=#FBF5EF>
50307 <B>SLCR Write Protection Lock</B>
50308 </TD>
50309 </TR>
50310 </TABLE>
50311 <P>
50312 <H2><a name="ps7_pll_init_data_2_0">ps7_pll_init_data_2_0</a></H2>
50313 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50314 <TR valign="top">
50315 <TD width=15% BGCOLOR=#FFC0FF>
50316 <B>Register Name</B>
50317 </TD>
50318 <TD width=15% BGCOLOR=#FFC0FF>
50319 <B>Address</B>
50320 </TD>
50321 <TD width=10% BGCOLOR=#FFC0FF>
50322 <B>Width</B>
50323 </TD>
50324 <TD width=10% BGCOLOR=#FFC0FF>
50325 <B>Type</B>
50326 </TD>
50327 <TD width=15% BGCOLOR=#FFC0FF>
50328 <B>Reset Value</B>
50329 </TD>
50330 <TD width=35% BGCOLOR=#FFC0FF>
50331 <B>Description</B>
50332 </TD>
50333 </TR>
50334 <H1>SLCR SETTINGS</H1>
50335 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
50336 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50337 <TR valign="top">
50338 <TD width=15% BGCOLOR=#FFFF00>
50339 <B>Register Name</B>
50340 </TD>
50341 <TD width=15% BGCOLOR=#FFFF00>
50342 <B>Address</B>
50343 </TD>
50344 <TD width=10% BGCOLOR=#FFFF00>
50345 <B>Width</B>
50346 </TD>
50347 <TD width=10% BGCOLOR=#FFFF00>
50348 <B>Type</B>
50349 </TD>
50350 <TD width=15% BGCOLOR=#FFFF00>
50351 <B>Reset Value</B>
50352 </TD>
50353 <TD width=35% BGCOLOR=#FFFF00>
50354 <B>Description</B>
50355 </TD>
50356 </TR>
50357 <TR valign="top">
50358 <TD width=15% BGCOLOR=#FBF5EF>
50359 <B>SLCR_UNLOCK</B>
50360 </TD>
50361 <TD width=15% BGCOLOR=#FBF5EF>
50362 <B>0XF8000008</B>
50363 </TD>
50364 <TD width=10% BGCOLOR=#FBF5EF>
50365 <B>32</B>
50366 </TD>
50367 <TD width=10% BGCOLOR=#FBF5EF>
50368 <B>rw</B>
50369 </TD>
50370 <TD width=15% BGCOLOR=#FBF5EF>
50371 <B>0x00000000</B>
50372 </TD>
50373 <TD width=35% BGCOLOR=#FBF5EF>
50374 <B>--</B>
50375 </TD>
50376 </TR>
50377 </TABLE>
50378 <P>
50379 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50380 <TR valign="top">
50381 <TD width=15% BGCOLOR=#C0FFC0>
50382 <B>Field Name</B>
50383 </TD>
50384 <TD width=15% BGCOLOR=#C0FFC0>
50385 <B>Bits</B>
50386 </TD>
50387 <TD width=10% BGCOLOR=#C0FFC0>
50388 <B>Mask</B>
50389 </TD>
50390 <TD width=10% BGCOLOR=#C0FFC0>
50391 <B>Value</B>
50392 </TD>
50393 <TD width=15% BGCOLOR=#C0FFC0>
50394 <B>Shifted Value</B>
50395 </TD>
50396 <TD width=35% BGCOLOR=#C0FFC0>
50397 <B>Description</B>
50398 </TD>
50399 </TR>
50400 <TR valign="top">
50401 <TD width=15% BGCOLOR=#FBF5EF>
50402 <B>UNLOCK_KEY</B>
50403 </TD>
50404 <TD width=15% BGCOLOR=#FBF5EF>
50405 <B>15:0</B>
50406 </TD>
50407 <TD width=10% BGCOLOR=#FBF5EF>
50408 <B>ffff</B>
50409 </TD>
50410 <TD width=10% BGCOLOR=#FBF5EF>
50411 <B>df0d</B>
50412 </TD>
50413 <TD width=15% BGCOLOR=#FBF5EF>
50414 <B>df0d</B>
50415 </TD>
50416 <TD width=35% BGCOLOR=#FBF5EF>
50417 <B>When write data contains the unlock key value of 0xDF0D, the write protection mode is disabled. All registers defined in SLCR are writeable until locked again through the SLCR_LOCK register. A read of this register returns zero.</B>
50418 </TD>
50419 </TR>
50420 <TR valign="top">
50421 <TD width=15% BGCOLOR=#C0C0C0>
50422 <B>SLCR_UNLOCK@0XF8000008</B>
50423 </TD>
50424 <TD width=15% BGCOLOR=#C0C0C0>
50425 <B>31:0</B>
50426 </TD>
50427 <TD width=10% BGCOLOR=#C0C0C0>
50428 <B>ffff</B>
50429 </TD>
50430 <TD width=10% BGCOLOR=#C0C0C0>
50431 <B></B>
50432 </TD>
50433 <TD width=15% BGCOLOR=#C0C0C0>
50434 <B>df0d</B>
50435 </TD>
50436 <TD width=35% BGCOLOR=#C0C0C0>
50437 <B>SLCR Write Protection Unlock</B>
50438 </TD>
50439 </TR>
50440 </TABLE>
50441 <P>
50442 <H1>PLL SLCR REGISTERS</H1>
50443 <H1>ARM PLL INIT</H1>
50444 <H2><a name="ARM_PLL_CFG">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CFG</a></H2>
50445 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50446 <TR valign="top">
50447 <TD width=15% BGCOLOR=#FFFF00>
50448 <B>Register Name</B>
50449 </TD>
50450 <TD width=15% BGCOLOR=#FFFF00>
50451 <B>Address</B>
50452 </TD>
50453 <TD width=10% BGCOLOR=#FFFF00>
50454 <B>Width</B>
50455 </TD>
50456 <TD width=10% BGCOLOR=#FFFF00>
50457 <B>Type</B>
50458 </TD>
50459 <TD width=15% BGCOLOR=#FFFF00>
50460 <B>Reset Value</B>
50461 </TD>
50462 <TD width=35% BGCOLOR=#FFFF00>
50463 <B>Description</B>
50464 </TD>
50465 </TR>
50466 <TR valign="top">
50467 <TD width=15% BGCOLOR=#FBF5EF>
50468 <B>ARM_PLL_CFG</B>
50469 </TD>
50470 <TD width=15% BGCOLOR=#FBF5EF>
50471 <B>0XF8000110</B>
50472 </TD>
50473 <TD width=10% BGCOLOR=#FBF5EF>
50474 <B>32</B>
50475 </TD>
50476 <TD width=10% BGCOLOR=#FBF5EF>
50477 <B>rw</B>
50478 </TD>
50479 <TD width=15% BGCOLOR=#FBF5EF>
50480 <B>0x00000000</B>
50481 </TD>
50482 <TD width=35% BGCOLOR=#FBF5EF>
50483 <B>--</B>
50484 </TD>
50485 </TR>
50486 </TABLE>
50487 <P>
50488 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50489 <TR valign="top">
50490 <TD width=15% BGCOLOR=#C0FFC0>
50491 <B>Field Name</B>
50492 </TD>
50493 <TD width=15% BGCOLOR=#C0FFC0>
50494 <B>Bits</B>
50495 </TD>
50496 <TD width=10% BGCOLOR=#C0FFC0>
50497 <B>Mask</B>
50498 </TD>
50499 <TD width=10% BGCOLOR=#C0FFC0>
50500 <B>Value</B>
50501 </TD>
50502 <TD width=15% BGCOLOR=#C0FFC0>
50503 <B>Shifted Value</B>
50504 </TD>
50505 <TD width=35% BGCOLOR=#C0FFC0>
50506 <B>Description</B>
50507 </TD>
50508 </TR>
50509 <TR valign="top">
50510 <TD width=15% BGCOLOR=#FBF5EF>
50511 <B>PLL_RES</B>
50512 </TD>
50513 <TD width=15% BGCOLOR=#FBF5EF>
50514 <B>7:4</B>
50515 </TD>
50516 <TD width=10% BGCOLOR=#FBF5EF>
50517 <B>f0</B>
50518 </TD>
50519 <TD width=10% BGCOLOR=#FBF5EF>
50520 <B>2</B>
50521 </TD>
50522 <TD width=15% BGCOLOR=#FBF5EF>
50523 <B>20</B>
50524 </TD>
50525 <TD width=35% BGCOLOR=#FBF5EF>
50526 <B>Drive the PLL_RES[3:0] input of the PLL to set the PLL loop filter resistor control</B>
50527 </TD>
50528 </TR>
50529 <TR valign="top">
50530 <TD width=15% BGCOLOR=#FBF5EF>
50531 <B>PLL_CP</B>
50532 </TD>
50533 <TD width=15% BGCOLOR=#FBF5EF>
50534 <B>11:8</B>
50535 </TD>
50536 <TD width=10% BGCOLOR=#FBF5EF>
50537 <B>f00</B>
50538 </TD>
50539 <TD width=10% BGCOLOR=#FBF5EF>
50540 <B>2</B>
50541 </TD>
50542 <TD width=15% BGCOLOR=#FBF5EF>
50543 <B>200</B>
50544 </TD>
50545 <TD width=35% BGCOLOR=#FBF5EF>
50546 <B>Drive the PLL_CP[3:0] input of the PLL to set the PLL charge pump control</B>
50547 </TD>
50548 </TR>
50549 <TR valign="top">
50550 <TD width=15% BGCOLOR=#FBF5EF>
50551 <B>LOCK_CNT</B>
50552 </TD>
50553 <TD width=15% BGCOLOR=#FBF5EF>
50554 <B>21:12</B>
50555 </TD>
50556 <TD width=10% BGCOLOR=#FBF5EF>
50557 <B>3ff000</B>
50558 </TD>
50559 <TD width=10% BGCOLOR=#FBF5EF>
50560 <B>fa</B>
50561 </TD>
50562 <TD width=15% BGCOLOR=#FBF5EF>
50563 <B>fa000</B>
50564 </TD>
50565 <TD width=35% BGCOLOR=#FBF5EF>
50566 <B>Drive the LOCK_CNT[9:0] input of the PLL to set the number of clock cycles the PLL needs to have clkref and clkfb aligned withth a certain window before syaing locked.</B>
50567 </TD>
50568 </TR>
50569 <TR valign="top">
50570 <TD width=15% BGCOLOR=#C0C0C0>
50571 <B>ARM_PLL_CFG@0XF8000110</B>
50572 </TD>
50573 <TD width=15% BGCOLOR=#C0C0C0>
50574 <B>31:0</B>
50575 </TD>
50576 <TD width=10% BGCOLOR=#C0C0C0>
50577 <B>3ffff0</B>
50578 </TD>
50579 <TD width=10% BGCOLOR=#C0C0C0>
50580 <B></B>
50581 </TD>
50582 <TD width=15% BGCOLOR=#C0C0C0>
50583 <B>fa220</B>
50584 </TD>
50585 <TD width=35% BGCOLOR=#C0C0C0>
50586 <B>ARM PLL Configuration</B>
50587 </TD>
50588 </TR>
50589 </TABLE>
50590 <P>
50591 <H1>UPDATE FB_DIV</H1>
50592 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
50593 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50594 <TR valign="top">
50595 <TD width=15% BGCOLOR=#FFFF00>
50596 <B>Register Name</B>
50597 </TD>
50598 <TD width=15% BGCOLOR=#FFFF00>
50599 <B>Address</B>
50600 </TD>
50601 <TD width=10% BGCOLOR=#FFFF00>
50602 <B>Width</B>
50603 </TD>
50604 <TD width=10% BGCOLOR=#FFFF00>
50605 <B>Type</B>
50606 </TD>
50607 <TD width=15% BGCOLOR=#FFFF00>
50608 <B>Reset Value</B>
50609 </TD>
50610 <TD width=35% BGCOLOR=#FFFF00>
50611 <B>Description</B>
50612 </TD>
50613 </TR>
50614 <TR valign="top">
50615 <TD width=15% BGCOLOR=#FBF5EF>
50616 <B>ARM_PLL_CTRL</B>
50617 </TD>
50618 <TD width=15% BGCOLOR=#FBF5EF>
50619 <B>0XF8000100</B>
50620 </TD>
50621 <TD width=10% BGCOLOR=#FBF5EF>
50622 <B>32</B>
50623 </TD>
50624 <TD width=10% BGCOLOR=#FBF5EF>
50625 <B>rw</B>
50626 </TD>
50627 <TD width=15% BGCOLOR=#FBF5EF>
50628 <B>0x00000000</B>
50629 </TD>
50630 <TD width=35% BGCOLOR=#FBF5EF>
50631 <B>--</B>
50632 </TD>
50633 </TR>
50634 </TABLE>
50635 <P>
50636 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50637 <TR valign="top">
50638 <TD width=15% BGCOLOR=#C0FFC0>
50639 <B>Field Name</B>
50640 </TD>
50641 <TD width=15% BGCOLOR=#C0FFC0>
50642 <B>Bits</B>
50643 </TD>
50644 <TD width=10% BGCOLOR=#C0FFC0>
50645 <B>Mask</B>
50646 </TD>
50647 <TD width=10% BGCOLOR=#C0FFC0>
50648 <B>Value</B>
50649 </TD>
50650 <TD width=15% BGCOLOR=#C0FFC0>
50651 <B>Shifted Value</B>
50652 </TD>
50653 <TD width=35% BGCOLOR=#C0FFC0>
50654 <B>Description</B>
50655 </TD>
50656 </TR>
50657 <TR valign="top">
50658 <TD width=15% BGCOLOR=#FBF5EF>
50659 <B>PLL_FDIV</B>
50660 </TD>
50661 <TD width=15% BGCOLOR=#FBF5EF>
50662 <B>18:12</B>
50663 </TD>
50664 <TD width=10% BGCOLOR=#FBF5EF>
50665 <B>7f000</B>
50666 </TD>
50667 <TD width=10% BGCOLOR=#FBF5EF>
50668 <B>28</B>
50669 </TD>
50670 <TD width=15% BGCOLOR=#FBF5EF>
50671 <B>28000</B>
50672 </TD>
50673 <TD width=35% BGCOLOR=#FBF5EF>
50674 <B>Provide the feedback divisor for the PLL. Note: Before changing this value, the PLL must first be bypassed and then put into powerdown or reset state.</B>
50675 </TD>
50676 </TR>
50677 <TR valign="top">
50678 <TD width=15% BGCOLOR=#C0C0C0>
50679 <B>ARM_PLL_CTRL@0XF8000100</B>
50680 </TD>
50681 <TD width=15% BGCOLOR=#C0C0C0>
50682 <B>31:0</B>
50683 </TD>
50684 <TD width=10% BGCOLOR=#C0C0C0>
50685 <B>7f000</B>
50686 </TD>
50687 <TD width=10% BGCOLOR=#C0C0C0>
50688 <B></B>
50689 </TD>
50690 <TD width=15% BGCOLOR=#C0C0C0>
50691 <B>28000</B>
50692 </TD>
50693 <TD width=35% BGCOLOR=#C0C0C0>
50694 <B>ARM PLL Control</B>
50695 </TD>
50696 </TR>
50697 </TABLE>
50698 <P>
50699 <H1>BY PASS PLL</H1>
50700 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
50701 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50702 <TR valign="top">
50703 <TD width=15% BGCOLOR=#FFFF00>
50704 <B>Register Name</B>
50705 </TD>
50706 <TD width=15% BGCOLOR=#FFFF00>
50707 <B>Address</B>
50708 </TD>
50709 <TD width=10% BGCOLOR=#FFFF00>
50710 <B>Width</B>
50711 </TD>
50712 <TD width=10% BGCOLOR=#FFFF00>
50713 <B>Type</B>
50714 </TD>
50715 <TD width=15% BGCOLOR=#FFFF00>
50716 <B>Reset Value</B>
50717 </TD>
50718 <TD width=35% BGCOLOR=#FFFF00>
50719 <B>Description</B>
50720 </TD>
50721 </TR>
50722 <TR valign="top">
50723 <TD width=15% BGCOLOR=#FBF5EF>
50724 <B>ARM_PLL_CTRL</B>
50725 </TD>
50726 <TD width=15% BGCOLOR=#FBF5EF>
50727 <B>0XF8000100</B>
50728 </TD>
50729 <TD width=10% BGCOLOR=#FBF5EF>
50730 <B>32</B>
50731 </TD>
50732 <TD width=10% BGCOLOR=#FBF5EF>
50733 <B>rw</B>
50734 </TD>
50735 <TD width=15% BGCOLOR=#FBF5EF>
50736 <B>0x00000000</B>
50737 </TD>
50738 <TD width=35% BGCOLOR=#FBF5EF>
50739 <B>--</B>
50740 </TD>
50741 </TR>
50742 </TABLE>
50743 <P>
50744 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50745 <TR valign="top">
50746 <TD width=15% BGCOLOR=#C0FFC0>
50747 <B>Field Name</B>
50748 </TD>
50749 <TD width=15% BGCOLOR=#C0FFC0>
50750 <B>Bits</B>
50751 </TD>
50752 <TD width=10% BGCOLOR=#C0FFC0>
50753 <B>Mask</B>
50754 </TD>
50755 <TD width=10% BGCOLOR=#C0FFC0>
50756 <B>Value</B>
50757 </TD>
50758 <TD width=15% BGCOLOR=#C0FFC0>
50759 <B>Shifted Value</B>
50760 </TD>
50761 <TD width=35% BGCOLOR=#C0FFC0>
50762 <B>Description</B>
50763 </TD>
50764 </TR>
50765 <TR valign="top">
50766 <TD width=15% BGCOLOR=#FBF5EF>
50767 <B>PLL_BYPASS_FORCE</B>
50768 </TD>
50769 <TD width=15% BGCOLOR=#FBF5EF>
50770 <B>4:4</B>
50771 </TD>
50772 <TD width=10% BGCOLOR=#FBF5EF>
50773 <B>10</B>
50774 </TD>
50775 <TD width=10% BGCOLOR=#FBF5EF>
50776 <B>1</B>
50777 </TD>
50778 <TD width=15% BGCOLOR=#FBF5EF>
50779 <B>10</B>
50780 </TD>
50781 <TD width=35% BGCOLOR=#FBF5EF>
50782 <B>ARM PLL Bypass override control: PLL_BYPASS_QUAL = 0: 0: enabled, not bypassed. 1: bypassed. PLL_BYPASS_QUAL =1: 0: 1: bypass mode regardless of the pin strapping.</B>
50783 </TD>
50784 </TR>
50785 <TR valign="top">
50786 <TD width=15% BGCOLOR=#C0C0C0>
50787 <B>ARM_PLL_CTRL@0XF8000100</B>
50788 </TD>
50789 <TD width=15% BGCOLOR=#C0C0C0>
50790 <B>31:0</B>
50791 </TD>
50792 <TD width=10% BGCOLOR=#C0C0C0>
50793 <B>10</B>
50794 </TD>
50795 <TD width=10% BGCOLOR=#C0C0C0>
50796 <B></B>
50797 </TD>
50798 <TD width=15% BGCOLOR=#C0C0C0>
50799 <B>10</B>
50800 </TD>
50801 <TD width=35% BGCOLOR=#C0C0C0>
50802 <B>ARM PLL Control</B>
50803 </TD>
50804 </TR>
50805 </TABLE>
50806 <P>
50807 <H1>ASSERT RESET</H1>
50808 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
50809 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50810 <TR valign="top">
50811 <TD width=15% BGCOLOR=#FFFF00>
50812 <B>Register Name</B>
50813 </TD>
50814 <TD width=15% BGCOLOR=#FFFF00>
50815 <B>Address</B>
50816 </TD>
50817 <TD width=10% BGCOLOR=#FFFF00>
50818 <B>Width</B>
50819 </TD>
50820 <TD width=10% BGCOLOR=#FFFF00>
50821 <B>Type</B>
50822 </TD>
50823 <TD width=15% BGCOLOR=#FFFF00>
50824 <B>Reset Value</B>
50825 </TD>
50826 <TD width=35% BGCOLOR=#FFFF00>
50827 <B>Description</B>
50828 </TD>
50829 </TR>
50830 <TR valign="top">
50831 <TD width=15% BGCOLOR=#FBF5EF>
50832 <B>ARM_PLL_CTRL</B>
50833 </TD>
50834 <TD width=15% BGCOLOR=#FBF5EF>
50835 <B>0XF8000100</B>
50836 </TD>
50837 <TD width=10% BGCOLOR=#FBF5EF>
50838 <B>32</B>
50839 </TD>
50840 <TD width=10% BGCOLOR=#FBF5EF>
50841 <B>rw</B>
50842 </TD>
50843 <TD width=15% BGCOLOR=#FBF5EF>
50844 <B>0x00000000</B>
50845 </TD>
50846 <TD width=35% BGCOLOR=#FBF5EF>
50847 <B>--</B>
50848 </TD>
50849 </TR>
50850 </TABLE>
50851 <P>
50852 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50853 <TR valign="top">
50854 <TD width=15% BGCOLOR=#C0FFC0>
50855 <B>Field Name</B>
50856 </TD>
50857 <TD width=15% BGCOLOR=#C0FFC0>
50858 <B>Bits</B>
50859 </TD>
50860 <TD width=10% BGCOLOR=#C0FFC0>
50861 <B>Mask</B>
50862 </TD>
50863 <TD width=10% BGCOLOR=#C0FFC0>
50864 <B>Value</B>
50865 </TD>
50866 <TD width=15% BGCOLOR=#C0FFC0>
50867 <B>Shifted Value</B>
50868 </TD>
50869 <TD width=35% BGCOLOR=#C0FFC0>
50870 <B>Description</B>
50871 </TD>
50872 </TR>
50873 <TR valign="top">
50874 <TD width=15% BGCOLOR=#FBF5EF>
50875 <B>PLL_RESET</B>
50876 </TD>
50877 <TD width=15% BGCOLOR=#FBF5EF>
50878 <B>0:0</B>
50879 </TD>
50880 <TD width=10% BGCOLOR=#FBF5EF>
50881 <B>1</B>
50882 </TD>
50883 <TD width=10% BGCOLOR=#FBF5EF>
50884 <B>1</B>
50885 </TD>
50886 <TD width=15% BGCOLOR=#FBF5EF>
50887 <B>1</B>
50888 </TD>
50889 <TD width=35% BGCOLOR=#FBF5EF>
50890 <B>Drive the RESET input of the PLL: 0: PLL out of reset 1: PLL held in reset. After reset, program the PLLs and ensure that the serviced bit is asserted before using.</B>
50891 </TD>
50892 </TR>
50893 <TR valign="top">
50894 <TD width=15% BGCOLOR=#C0C0C0>
50895 <B>ARM_PLL_CTRL@0XF8000100</B>
50896 </TD>
50897 <TD width=15% BGCOLOR=#C0C0C0>
50898 <B>31:0</B>
50899 </TD>
50900 <TD width=10% BGCOLOR=#C0C0C0>
50901 <B>1</B>
50902 </TD>
50903 <TD width=10% BGCOLOR=#C0C0C0>
50904 <B></B>
50905 </TD>
50906 <TD width=15% BGCOLOR=#C0C0C0>
50907 <B>1</B>
50908 </TD>
50909 <TD width=35% BGCOLOR=#C0C0C0>
50910 <B>ARM PLL Control</B>
50911 </TD>
50912 </TR>
50913 </TABLE>
50914 <P>
50915 <H1>DEASSERT RESET</H1>
50916 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
50917 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50918 <TR valign="top">
50919 <TD width=15% BGCOLOR=#FFFF00>
50920 <B>Register Name</B>
50921 </TD>
50922 <TD width=15% BGCOLOR=#FFFF00>
50923 <B>Address</B>
50924 </TD>
50925 <TD width=10% BGCOLOR=#FFFF00>
50926 <B>Width</B>
50927 </TD>
50928 <TD width=10% BGCOLOR=#FFFF00>
50929 <B>Type</B>
50930 </TD>
50931 <TD width=15% BGCOLOR=#FFFF00>
50932 <B>Reset Value</B>
50933 </TD>
50934 <TD width=35% BGCOLOR=#FFFF00>
50935 <B>Description</B>
50936 </TD>
50937 </TR>
50938 <TR valign="top">
50939 <TD width=15% BGCOLOR=#FBF5EF>
50940 <B>ARM_PLL_CTRL</B>
50941 </TD>
50942 <TD width=15% BGCOLOR=#FBF5EF>
50943 <B>0XF8000100</B>
50944 </TD>
50945 <TD width=10% BGCOLOR=#FBF5EF>
50946 <B>32</B>
50947 </TD>
50948 <TD width=10% BGCOLOR=#FBF5EF>
50949 <B>rw</B>
50950 </TD>
50951 <TD width=15% BGCOLOR=#FBF5EF>
50952 <B>0x00000000</B>
50953 </TD>
50954 <TD width=35% BGCOLOR=#FBF5EF>
50955 <B>--</B>
50956 </TD>
50957 </TR>
50958 </TABLE>
50959 <P>
50960 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
50961 <TR valign="top">
50962 <TD width=15% BGCOLOR=#C0FFC0>
50963 <B>Field Name</B>
50964 </TD>
50965 <TD width=15% BGCOLOR=#C0FFC0>
50966 <B>Bits</B>
50967 </TD>
50968 <TD width=10% BGCOLOR=#C0FFC0>
50969 <B>Mask</B>
50970 </TD>
50971 <TD width=10% BGCOLOR=#C0FFC0>
50972 <B>Value</B>
50973 </TD>
50974 <TD width=15% BGCOLOR=#C0FFC0>
50975 <B>Shifted Value</B>
50976 </TD>
50977 <TD width=35% BGCOLOR=#C0FFC0>
50978 <B>Description</B>
50979 </TD>
50980 </TR>
50981 <TR valign="top">
50982 <TD width=15% BGCOLOR=#FBF5EF>
50983 <B>PLL_RESET</B>
50984 </TD>
50985 <TD width=15% BGCOLOR=#FBF5EF>
50986 <B>0:0</B>
50987 </TD>
50988 <TD width=10% BGCOLOR=#FBF5EF>
50989 <B>1</B>
50990 </TD>
50991 <TD width=10% BGCOLOR=#FBF5EF>
50992 <B>0</B>
50993 </TD>
50994 <TD width=15% BGCOLOR=#FBF5EF>
50995 <B>0</B>
50996 </TD>
50997 <TD width=35% BGCOLOR=#FBF5EF>
50998 <B>Drive the RESET input of the PLL: 0: PLL out of reset 1: PLL held in reset. After reset, program the PLLs and ensure that the serviced bit is asserted before using.</B>
50999 </TD>
51000 </TR>
51001 <TR valign="top">
51002 <TD width=15% BGCOLOR=#C0C0C0>
51003 <B>ARM_PLL_CTRL@0XF8000100</B>
51004 </TD>
51005 <TD width=15% BGCOLOR=#C0C0C0>
51006 <B>31:0</B>
51007 </TD>
51008 <TD width=10% BGCOLOR=#C0C0C0>
51009 <B>1</B>
51010 </TD>
51011 <TD width=10% BGCOLOR=#C0C0C0>
51012 <B></B>
51013 </TD>
51014 <TD width=15% BGCOLOR=#C0C0C0>
51015 <B>0</B>
51016 </TD>
51017 <TD width=35% BGCOLOR=#C0C0C0>
51018 <B>ARM PLL Control</B>
51019 </TD>
51020 </TR>
51021 </TABLE>
51022 <P>
51023 <H1>CHECK PLL STATUS</H1>
51024 <H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>
51025 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51026 <TR valign="top">
51027 <TD width=15% BGCOLOR=#FFFF00>
51028 <B>Register Name</B>
51029 </TD>
51030 <TD width=15% BGCOLOR=#FFFF00>
51031 <B>Address</B>
51032 </TD>
51033 <TD width=10% BGCOLOR=#FFFF00>
51034 <B>Width</B>
51035 </TD>
51036 <TD width=10% BGCOLOR=#FFFF00>
51037 <B>Type</B>
51038 </TD>
51039 <TD width=15% BGCOLOR=#FFFF00>
51040 <B>Reset Value</B>
51041 </TD>
51042 <TD width=35% BGCOLOR=#FFFF00>
51043 <B>Description</B>
51044 </TD>
51045 </TR>
51046 <TR valign="top">
51047 <TD width=15% BGCOLOR=#FBF5EF>
51048 <B>PLL_STATUS</B>
51049 </TD>
51050 <TD width=15% BGCOLOR=#FBF5EF>
51051 <B>0XF800010C</B>
51052 </TD>
51053 <TD width=10% BGCOLOR=#FBF5EF>
51054 <B>32</B>
51055 </TD>
51056 <TD width=10% BGCOLOR=#FBF5EF>
51057 <B>rw</B>
51058 </TD>
51059 <TD width=15% BGCOLOR=#FBF5EF>
51060 <B>0x00000000</B>
51061 </TD>
51062 <TD width=35% BGCOLOR=#FBF5EF>
51063 <B>--</B>
51064 </TD>
51065 </TR>
51066 </TABLE>
51067 <P>
51068 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51069 <TR valign="top">
51070 <TD width=15% BGCOLOR=#C0FFC0>
51071 <B>Field Name</B>
51072 </TD>
51073 <TD width=15% BGCOLOR=#C0FFC0>
51074 <B>Bits</B>
51075 </TD>
51076 <TD width=10% BGCOLOR=#C0FFC0>
51077 <B>Mask</B>
51078 </TD>
51079 <TD width=10% BGCOLOR=#C0FFC0>
51080 <B>Value</B>
51081 </TD>
51082 <TD width=15% BGCOLOR=#C0FFC0>
51083 <B>Shifted Value</B>
51084 </TD>
51085 <TD width=35% BGCOLOR=#C0FFC0>
51086 <B>Description</B>
51087 </TD>
51088 </TR>
51089 <TR valign="top">
51090 <TD width=15% BGCOLOR=#FBF5EF>
51091 <B>ARM_PLL_LOCK</B>
51092 </TD>
51093 <TD width=15% BGCOLOR=#FBF5EF>
51094 <B>0:0</B>
51095 </TD>
51096 <TD width=10% BGCOLOR=#FBF5EF>
51097 <B>1</B>
51098 </TD>
51099 <TD width=10% BGCOLOR=#FBF5EF>
51100 <B>1</B>
51101 </TD>
51102 <TD width=15% BGCOLOR=#FBF5EF>
51103 <B>1</B>
51104 </TD>
51105 <TD width=35% BGCOLOR=#FBF5EF>
51106 <B>ARM PLL lock status: 0: not locked, 1: locked</B>
51107 </TD>
51108 </TR>
51109 <TR valign="top">
51110 <TD width=15% BGCOLOR=#C0C0C0>
51111 <B>PLL_STATUS@0XF800010C</B>
51112 </TD>
51113 <TD width=15% BGCOLOR=#C0C0C0>
51114 <B>31:0</B>
51115 </TD>
51116 <TD width=10% BGCOLOR=#C0C0C0>
51117 <B>1</B>
51118 </TD>
51119 <TD width=10% BGCOLOR=#C0C0C0>
51120 <B></B>
51121 </TD>
51122 <TD width=15% BGCOLOR=#C0C0C0>
51123 <B>1</B>
51124 </TD>
51125 <TD width=35% BGCOLOR=#C0C0C0>
51126 <B>tobe</B>
51127 </TD>
51128 </TR>
51129 </TABLE>
51130 <P>
51131 <H1>REMOVE PLL BY PASS</H1>
51132 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
51133 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51134 <TR valign="top">
51135 <TD width=15% BGCOLOR=#FFFF00>
51136 <B>Register Name</B>
51137 </TD>
51138 <TD width=15% BGCOLOR=#FFFF00>
51139 <B>Address</B>
51140 </TD>
51141 <TD width=10% BGCOLOR=#FFFF00>
51142 <B>Width</B>
51143 </TD>
51144 <TD width=10% BGCOLOR=#FFFF00>
51145 <B>Type</B>
51146 </TD>
51147 <TD width=15% BGCOLOR=#FFFF00>
51148 <B>Reset Value</B>
51149 </TD>
51150 <TD width=35% BGCOLOR=#FFFF00>
51151 <B>Description</B>
51152 </TD>
51153 </TR>
51154 <TR valign="top">
51155 <TD width=15% BGCOLOR=#FBF5EF>
51156 <B>ARM_PLL_CTRL</B>
51157 </TD>
51158 <TD width=15% BGCOLOR=#FBF5EF>
51159 <B>0XF8000100</B>
51160 </TD>
51161 <TD width=10% BGCOLOR=#FBF5EF>
51162 <B>32</B>
51163 </TD>
51164 <TD width=10% BGCOLOR=#FBF5EF>
51165 <B>rw</B>
51166 </TD>
51167 <TD width=15% BGCOLOR=#FBF5EF>
51168 <B>0x00000000</B>
51169 </TD>
51170 <TD width=35% BGCOLOR=#FBF5EF>
51171 <B>--</B>
51172 </TD>
51173 </TR>
51174 </TABLE>
51175 <P>
51176 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51177 <TR valign="top">
51178 <TD width=15% BGCOLOR=#C0FFC0>
51179 <B>Field Name</B>
51180 </TD>
51181 <TD width=15% BGCOLOR=#C0FFC0>
51182 <B>Bits</B>
51183 </TD>
51184 <TD width=10% BGCOLOR=#C0FFC0>
51185 <B>Mask</B>
51186 </TD>
51187 <TD width=10% BGCOLOR=#C0FFC0>
51188 <B>Value</B>
51189 </TD>
51190 <TD width=15% BGCOLOR=#C0FFC0>
51191 <B>Shifted Value</B>
51192 </TD>
51193 <TD width=35% BGCOLOR=#C0FFC0>
51194 <B>Description</B>
51195 </TD>
51196 </TR>
51197 <TR valign="top">
51198 <TD width=15% BGCOLOR=#FBF5EF>
51199 <B>PLL_BYPASS_FORCE</B>
51200 </TD>
51201 <TD width=15% BGCOLOR=#FBF5EF>
51202 <B>4:4</B>
51203 </TD>
51204 <TD width=10% BGCOLOR=#FBF5EF>
51205 <B>10</B>
51206 </TD>
51207 <TD width=10% BGCOLOR=#FBF5EF>
51208 <B>0</B>
51209 </TD>
51210 <TD width=15% BGCOLOR=#FBF5EF>
51211 <B>0</B>
51212 </TD>
51213 <TD width=35% BGCOLOR=#FBF5EF>
51214 <B>ARM PLL Bypass override control: PLL_BYPASS_QUAL = 0: 0: enabled, not bypassed. 1: bypassed. PLL_BYPASS_QUAL =1: 0: 1: bypass mode regardless of the pin strapping.</B>
51215 </TD>
51216 </TR>
51217 <TR valign="top">
51218 <TD width=15% BGCOLOR=#C0C0C0>
51219 <B>ARM_PLL_CTRL@0XF8000100</B>
51220 </TD>
51221 <TD width=15% BGCOLOR=#C0C0C0>
51222 <B>31:0</B>
51223 </TD>
51224 <TD width=10% BGCOLOR=#C0C0C0>
51225 <B>10</B>
51226 </TD>
51227 <TD width=10% BGCOLOR=#C0C0C0>
51228 <B></B>
51229 </TD>
51230 <TD width=15% BGCOLOR=#C0C0C0>
51231 <B>0</B>
51232 </TD>
51233 <TD width=35% BGCOLOR=#C0C0C0>
51234 <B>ARM PLL Control</B>
51235 </TD>
51236 </TR>
51237 </TABLE>
51238 <P>
51239 <H2><a name="ARM_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_CLK_CTRL</a></H2>
51240 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51241 <TR valign="top">
51242 <TD width=15% BGCOLOR=#FFFF00>
51243 <B>Register Name</B>
51244 </TD>
51245 <TD width=15% BGCOLOR=#FFFF00>
51246 <B>Address</B>
51247 </TD>
51248 <TD width=10% BGCOLOR=#FFFF00>
51249 <B>Width</B>
51250 </TD>
51251 <TD width=10% BGCOLOR=#FFFF00>
51252 <B>Type</B>
51253 </TD>
51254 <TD width=15% BGCOLOR=#FFFF00>
51255 <B>Reset Value</B>
51256 </TD>
51257 <TD width=35% BGCOLOR=#FFFF00>
51258 <B>Description</B>
51259 </TD>
51260 </TR>
51261 <TR valign="top">
51262 <TD width=15% BGCOLOR=#FBF5EF>
51263 <B>ARM_CLK_CTRL</B>
51264 </TD>
51265 <TD width=15% BGCOLOR=#FBF5EF>
51266 <B>0XF8000120</B>
51267 </TD>
51268 <TD width=10% BGCOLOR=#FBF5EF>
51269 <B>32</B>
51270 </TD>
51271 <TD width=10% BGCOLOR=#FBF5EF>
51272 <B>rw</B>
51273 </TD>
51274 <TD width=15% BGCOLOR=#FBF5EF>
51275 <B>0x00000000</B>
51276 </TD>
51277 <TD width=35% BGCOLOR=#FBF5EF>
51278 <B>--</B>
51279 </TD>
51280 </TR>
51281 </TABLE>
51282 <P>
51283 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51284 <TR valign="top">
51285 <TD width=15% BGCOLOR=#C0FFC0>
51286 <B>Field Name</B>
51287 </TD>
51288 <TD width=15% BGCOLOR=#C0FFC0>
51289 <B>Bits</B>
51290 </TD>
51291 <TD width=10% BGCOLOR=#C0FFC0>
51292 <B>Mask</B>
51293 </TD>
51294 <TD width=10% BGCOLOR=#C0FFC0>
51295 <B>Value</B>
51296 </TD>
51297 <TD width=15% BGCOLOR=#C0FFC0>
51298 <B>Shifted Value</B>
51299 </TD>
51300 <TD width=35% BGCOLOR=#C0FFC0>
51301 <B>Description</B>
51302 </TD>
51303 </TR>
51304 <TR valign="top">
51305 <TD width=15% BGCOLOR=#FBF5EF>
51306 <B>SRCSEL</B>
51307 </TD>
51308 <TD width=15% BGCOLOR=#FBF5EF>
51309 <B>5:4</B>
51310 </TD>
51311 <TD width=10% BGCOLOR=#FBF5EF>
51312 <B>30</B>
51313 </TD>
51314 <TD width=10% BGCOLOR=#FBF5EF>
51315 <B>0</B>
51316 </TD>
51317 <TD width=15% BGCOLOR=#FBF5EF>
51318 <B>0</B>
51319 </TD>
51320 <TD width=35% BGCOLOR=#FBF5EF>
51321 <B>Select the source used to generate the CPU clock: 0x: CPU PLL 10: divided DDR PLL 11: IO PLL</B>
51322 </TD>
51323 </TR>
51324 <TR valign="top">
51325 <TD width=15% BGCOLOR=#FBF5EF>
51326 <B>DIVISOR</B>
51327 </TD>
51328 <TD width=15% BGCOLOR=#FBF5EF>
51329 <B>13:8</B>
51330 </TD>
51331 <TD width=10% BGCOLOR=#FBF5EF>
51332 <B>3f00</B>
51333 </TD>
51334 <TD width=10% BGCOLOR=#FBF5EF>
51335 <B>2</B>
51336 </TD>
51337 <TD width=15% BGCOLOR=#FBF5EF>
51338 <B>200</B>
51339 </TD>
51340 <TD width=35% BGCOLOR=#FBF5EF>
51341 <B>Frequency divisor for the CPU clock source.</B>
51342 </TD>
51343 </TR>
51344 <TR valign="top">
51345 <TD width=15% BGCOLOR=#FBF5EF>
51346 <B>CPU_6OR4XCLKACT</B>
51347 </TD>
51348 <TD width=15% BGCOLOR=#FBF5EF>
51349 <B>24:24</B>
51350 </TD>
51351 <TD width=10% BGCOLOR=#FBF5EF>
51352 <B>1000000</B>
51353 </TD>
51354 <TD width=10% BGCOLOR=#FBF5EF>
51355 <B>1</B>
51356 </TD>
51357 <TD width=15% BGCOLOR=#FBF5EF>
51358 <B>1000000</B>
51359 </TD>
51360 <TD width=35% BGCOLOR=#FBF5EF>
51361 <B>CPU_6x4x Clock control: 0: disable, 1: enable</B>
51362 </TD>
51363 </TR>
51364 <TR valign="top">
51365 <TD width=15% BGCOLOR=#FBF5EF>
51366 <B>CPU_3OR2XCLKACT</B>
51367 </TD>
51368 <TD width=15% BGCOLOR=#FBF5EF>
51369 <B>25:25</B>
51370 </TD>
51371 <TD width=10% BGCOLOR=#FBF5EF>
51372 <B>2000000</B>
51373 </TD>
51374 <TD width=10% BGCOLOR=#FBF5EF>
51375 <B>1</B>
51376 </TD>
51377 <TD width=15% BGCOLOR=#FBF5EF>
51378 <B>2000000</B>
51379 </TD>
51380 <TD width=35% BGCOLOR=#FBF5EF>
51381 <B>CPU_3x2x Clock control: 0: disable, 1: enable</B>
51382 </TD>
51383 </TR>
51384 <TR valign="top">
51385 <TD width=15% BGCOLOR=#FBF5EF>
51386 <B>CPU_2XCLKACT</B>
51387 </TD>
51388 <TD width=15% BGCOLOR=#FBF5EF>
51389 <B>26:26</B>
51390 </TD>
51391 <TD width=10% BGCOLOR=#FBF5EF>
51392 <B>4000000</B>
51393 </TD>
51394 <TD width=10% BGCOLOR=#FBF5EF>
51395 <B>1</B>
51396 </TD>
51397 <TD width=15% BGCOLOR=#FBF5EF>
51398 <B>4000000</B>
51399 </TD>
51400 <TD width=35% BGCOLOR=#FBF5EF>
51401 <B>CPU_2x Clock control: 0: disable, 1: enable</B>
51402 </TD>
51403 </TR>
51404 <TR valign="top">
51405 <TD width=15% BGCOLOR=#FBF5EF>
51406 <B>CPU_1XCLKACT</B>
51407 </TD>
51408 <TD width=15% BGCOLOR=#FBF5EF>
51409 <B>27:27</B>
51410 </TD>
51411 <TD width=10% BGCOLOR=#FBF5EF>
51412 <B>8000000</B>
51413 </TD>
51414 <TD width=10% BGCOLOR=#FBF5EF>
51415 <B>1</B>
51416 </TD>
51417 <TD width=15% BGCOLOR=#FBF5EF>
51418 <B>8000000</B>
51419 </TD>
51420 <TD width=35% BGCOLOR=#FBF5EF>
51421 <B>CPU_1x Clock control: 0: disable, 1: enable</B>
51422 </TD>
51423 </TR>
51424 <TR valign="top">
51425 <TD width=15% BGCOLOR=#FBF5EF>
51426 <B>CPU_PERI_CLKACT</B>
51427 </TD>
51428 <TD width=15% BGCOLOR=#FBF5EF>
51429 <B>28:28</B>
51430 </TD>
51431 <TD width=10% BGCOLOR=#FBF5EF>
51432 <B>10000000</B>
51433 </TD>
51434 <TD width=10% BGCOLOR=#FBF5EF>
51435 <B>1</B>
51436 </TD>
51437 <TD width=15% BGCOLOR=#FBF5EF>
51438 <B>10000000</B>
51439 </TD>
51440 <TD width=35% BGCOLOR=#FBF5EF>
51441 <B>Clock active: 0: Clock is disabled 1: Clock is enabled</B>
51442 </TD>
51443 </TR>
51444 <TR valign="top">
51445 <TD width=15% BGCOLOR=#C0C0C0>
51446 <B>ARM_CLK_CTRL@0XF8000120</B>
51447 </TD>
51448 <TD width=15% BGCOLOR=#C0C0C0>
51449 <B>31:0</B>
51450 </TD>
51451 <TD width=10% BGCOLOR=#C0C0C0>
51452 <B>1f003f30</B>
51453 </TD>
51454 <TD width=10% BGCOLOR=#C0C0C0>
51455 <B></B>
51456 </TD>
51457 <TD width=15% BGCOLOR=#C0C0C0>
51458 <B>1f000200</B>
51459 </TD>
51460 <TD width=35% BGCOLOR=#C0C0C0>
51461 <B>CPU Clock Control</B>
51462 </TD>
51463 </TR>
51464 </TABLE>
51465 <P>
51466 <H1>DDR PLL INIT</H1>
51467 <H2><a name="DDR_PLL_CFG">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CFG</a></H2>
51468 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51469 <TR valign="top">
51470 <TD width=15% BGCOLOR=#FFFF00>
51471 <B>Register Name</B>
51472 </TD>
51473 <TD width=15% BGCOLOR=#FFFF00>
51474 <B>Address</B>
51475 </TD>
51476 <TD width=10% BGCOLOR=#FFFF00>
51477 <B>Width</B>
51478 </TD>
51479 <TD width=10% BGCOLOR=#FFFF00>
51480 <B>Type</B>
51481 </TD>
51482 <TD width=15% BGCOLOR=#FFFF00>
51483 <B>Reset Value</B>
51484 </TD>
51485 <TD width=35% BGCOLOR=#FFFF00>
51486 <B>Description</B>
51487 </TD>
51488 </TR>
51489 <TR valign="top">
51490 <TD width=15% BGCOLOR=#FBF5EF>
51491 <B>DDR_PLL_CFG</B>
51492 </TD>
51493 <TD width=15% BGCOLOR=#FBF5EF>
51494 <B>0XF8000114</B>
51495 </TD>
51496 <TD width=10% BGCOLOR=#FBF5EF>
51497 <B>32</B>
51498 </TD>
51499 <TD width=10% BGCOLOR=#FBF5EF>
51500 <B>rw</B>
51501 </TD>
51502 <TD width=15% BGCOLOR=#FBF5EF>
51503 <B>0x00000000</B>
51504 </TD>
51505 <TD width=35% BGCOLOR=#FBF5EF>
51506 <B>--</B>
51507 </TD>
51508 </TR>
51509 </TABLE>
51510 <P>
51511 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51512 <TR valign="top">
51513 <TD width=15% BGCOLOR=#C0FFC0>
51514 <B>Field Name</B>
51515 </TD>
51516 <TD width=15% BGCOLOR=#C0FFC0>
51517 <B>Bits</B>
51518 </TD>
51519 <TD width=10% BGCOLOR=#C0FFC0>
51520 <B>Mask</B>
51521 </TD>
51522 <TD width=10% BGCOLOR=#C0FFC0>
51523 <B>Value</B>
51524 </TD>
51525 <TD width=15% BGCOLOR=#C0FFC0>
51526 <B>Shifted Value</B>
51527 </TD>
51528 <TD width=35% BGCOLOR=#C0FFC0>
51529 <B>Description</B>
51530 </TD>
51531 </TR>
51532 <TR valign="top">
51533 <TD width=15% BGCOLOR=#FBF5EF>
51534 <B>PLL_RES</B>
51535 </TD>
51536 <TD width=15% BGCOLOR=#FBF5EF>
51537 <B>7:4</B>
51538 </TD>
51539 <TD width=10% BGCOLOR=#FBF5EF>
51540 <B>f0</B>
51541 </TD>
51542 <TD width=10% BGCOLOR=#FBF5EF>
51543 <B>2</B>
51544 </TD>
51545 <TD width=15% BGCOLOR=#FBF5EF>
51546 <B>20</B>
51547 </TD>
51548 <TD width=35% BGCOLOR=#FBF5EF>
51549 <B>Drive the PLL_RES[3:0] input of the PLL to set the PLL loop filter resistor control.</B>
51550 </TD>
51551 </TR>
51552 <TR valign="top">
51553 <TD width=15% BGCOLOR=#FBF5EF>
51554 <B>PLL_CP</B>
51555 </TD>
51556 <TD width=15% BGCOLOR=#FBF5EF>
51557 <B>11:8</B>
51558 </TD>
51559 <TD width=10% BGCOLOR=#FBF5EF>
51560 <B>f00</B>
51561 </TD>
51562 <TD width=10% BGCOLOR=#FBF5EF>
51563 <B>2</B>
51564 </TD>
51565 <TD width=15% BGCOLOR=#FBF5EF>
51566 <B>200</B>
51567 </TD>
51568 <TD width=35% BGCOLOR=#FBF5EF>
51569 <B>Drive the PLL_CP[3:0] input of the PLL to set the PLL charge pump control.</B>
51570 </TD>
51571 </TR>
51572 <TR valign="top">
51573 <TD width=15% BGCOLOR=#FBF5EF>
51574 <B>LOCK_CNT</B>
51575 </TD>
51576 <TD width=15% BGCOLOR=#FBF5EF>
51577 <B>21:12</B>
51578 </TD>
51579 <TD width=10% BGCOLOR=#FBF5EF>
51580 <B>3ff000</B>
51581 </TD>
51582 <TD width=10% BGCOLOR=#FBF5EF>
51583 <B>12c</B>
51584 </TD>
51585 <TD width=15% BGCOLOR=#FBF5EF>
51586 <B>12c000</B>
51587 </TD>
51588 <TD width=35% BGCOLOR=#FBF5EF>
51589 <B>Drive the LOCK_CNT[9:0] input of the PLL to set the number of clock cycles the PLL needs to have clkref and clkfb aligned withth a certain window before staying locked.</B>
51590 </TD>
51591 </TR>
51592 <TR valign="top">
51593 <TD width=15% BGCOLOR=#C0C0C0>
51594 <B>DDR_PLL_CFG@0XF8000114</B>
51595 </TD>
51596 <TD width=15% BGCOLOR=#C0C0C0>
51597 <B>31:0</B>
51598 </TD>
51599 <TD width=10% BGCOLOR=#C0C0C0>
51600 <B>3ffff0</B>
51601 </TD>
51602 <TD width=10% BGCOLOR=#C0C0C0>
51603 <B></B>
51604 </TD>
51605 <TD width=15% BGCOLOR=#C0C0C0>
51606 <B>12c220</B>
51607 </TD>
51608 <TD width=35% BGCOLOR=#C0C0C0>
51609 <B>DDR PLL Configuration</B>
51610 </TD>
51611 </TR>
51612 </TABLE>
51613 <P>
51614 <H1>UPDATE FB_DIV</H1>
51615 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
51616 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51617 <TR valign="top">
51618 <TD width=15% BGCOLOR=#FFFF00>
51619 <B>Register Name</B>
51620 </TD>
51621 <TD width=15% BGCOLOR=#FFFF00>
51622 <B>Address</B>
51623 </TD>
51624 <TD width=10% BGCOLOR=#FFFF00>
51625 <B>Width</B>
51626 </TD>
51627 <TD width=10% BGCOLOR=#FFFF00>
51628 <B>Type</B>
51629 </TD>
51630 <TD width=15% BGCOLOR=#FFFF00>
51631 <B>Reset Value</B>
51632 </TD>
51633 <TD width=35% BGCOLOR=#FFFF00>
51634 <B>Description</B>
51635 </TD>
51636 </TR>
51637 <TR valign="top">
51638 <TD width=15% BGCOLOR=#FBF5EF>
51639 <B>DDR_PLL_CTRL</B>
51640 </TD>
51641 <TD width=15% BGCOLOR=#FBF5EF>
51642 <B>0XF8000104</B>
51643 </TD>
51644 <TD width=10% BGCOLOR=#FBF5EF>
51645 <B>32</B>
51646 </TD>
51647 <TD width=10% BGCOLOR=#FBF5EF>
51648 <B>rw</B>
51649 </TD>
51650 <TD width=15% BGCOLOR=#FBF5EF>
51651 <B>0x00000000</B>
51652 </TD>
51653 <TD width=35% BGCOLOR=#FBF5EF>
51654 <B>--</B>
51655 </TD>
51656 </TR>
51657 </TABLE>
51658 <P>
51659 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51660 <TR valign="top">
51661 <TD width=15% BGCOLOR=#C0FFC0>
51662 <B>Field Name</B>
51663 </TD>
51664 <TD width=15% BGCOLOR=#C0FFC0>
51665 <B>Bits</B>
51666 </TD>
51667 <TD width=10% BGCOLOR=#C0FFC0>
51668 <B>Mask</B>
51669 </TD>
51670 <TD width=10% BGCOLOR=#C0FFC0>
51671 <B>Value</B>
51672 </TD>
51673 <TD width=15% BGCOLOR=#C0FFC0>
51674 <B>Shifted Value</B>
51675 </TD>
51676 <TD width=35% BGCOLOR=#C0FFC0>
51677 <B>Description</B>
51678 </TD>
51679 </TR>
51680 <TR valign="top">
51681 <TD width=15% BGCOLOR=#FBF5EF>
51682 <B>PLL_FDIV</B>
51683 </TD>
51684 <TD width=15% BGCOLOR=#FBF5EF>
51685 <B>18:12</B>
51686 </TD>
51687 <TD width=10% BGCOLOR=#FBF5EF>
51688 <B>7f000</B>
51689 </TD>
51690 <TD width=10% BGCOLOR=#FBF5EF>
51691 <B>20</B>
51692 </TD>
51693 <TD width=15% BGCOLOR=#FBF5EF>
51694 <B>20000</B>
51695 </TD>
51696 <TD width=35% BGCOLOR=#FBF5EF>
51697 <B>Provide the feedback divisor for the PLL. Note: Before changing this value, the PLL must first be bypassed and then put into powerdown or reset state.</B>
51698 </TD>
51699 </TR>
51700 <TR valign="top">
51701 <TD width=15% BGCOLOR=#C0C0C0>
51702 <B>DDR_PLL_CTRL@0XF8000104</B>
51703 </TD>
51704 <TD width=15% BGCOLOR=#C0C0C0>
51705 <B>31:0</B>
51706 </TD>
51707 <TD width=10% BGCOLOR=#C0C0C0>
51708 <B>7f000</B>
51709 </TD>
51710 <TD width=10% BGCOLOR=#C0C0C0>
51711 <B></B>
51712 </TD>
51713 <TD width=15% BGCOLOR=#C0C0C0>
51714 <B>20000</B>
51715 </TD>
51716 <TD width=35% BGCOLOR=#C0C0C0>
51717 <B>DDR PLL Control</B>
51718 </TD>
51719 </TR>
51720 </TABLE>
51721 <P>
51722 <H1>BY PASS PLL</H1>
51723 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
51724 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51725 <TR valign="top">
51726 <TD width=15% BGCOLOR=#FFFF00>
51727 <B>Register Name</B>
51728 </TD>
51729 <TD width=15% BGCOLOR=#FFFF00>
51730 <B>Address</B>
51731 </TD>
51732 <TD width=10% BGCOLOR=#FFFF00>
51733 <B>Width</B>
51734 </TD>
51735 <TD width=10% BGCOLOR=#FFFF00>
51736 <B>Type</B>
51737 </TD>
51738 <TD width=15% BGCOLOR=#FFFF00>
51739 <B>Reset Value</B>
51740 </TD>
51741 <TD width=35% BGCOLOR=#FFFF00>
51742 <B>Description</B>
51743 </TD>
51744 </TR>
51745 <TR valign="top">
51746 <TD width=15% BGCOLOR=#FBF5EF>
51747 <B>DDR_PLL_CTRL</B>
51748 </TD>
51749 <TD width=15% BGCOLOR=#FBF5EF>
51750 <B>0XF8000104</B>
51751 </TD>
51752 <TD width=10% BGCOLOR=#FBF5EF>
51753 <B>32</B>
51754 </TD>
51755 <TD width=10% BGCOLOR=#FBF5EF>
51756 <B>rw</B>
51757 </TD>
51758 <TD width=15% BGCOLOR=#FBF5EF>
51759 <B>0x00000000</B>
51760 </TD>
51761 <TD width=35% BGCOLOR=#FBF5EF>
51762 <B>--</B>
51763 </TD>
51764 </TR>
51765 </TABLE>
51766 <P>
51767 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51768 <TR valign="top">
51769 <TD width=15% BGCOLOR=#C0FFC0>
51770 <B>Field Name</B>
51771 </TD>
51772 <TD width=15% BGCOLOR=#C0FFC0>
51773 <B>Bits</B>
51774 </TD>
51775 <TD width=10% BGCOLOR=#C0FFC0>
51776 <B>Mask</B>
51777 </TD>
51778 <TD width=10% BGCOLOR=#C0FFC0>
51779 <B>Value</B>
51780 </TD>
51781 <TD width=15% BGCOLOR=#C0FFC0>
51782 <B>Shifted Value</B>
51783 </TD>
51784 <TD width=35% BGCOLOR=#C0FFC0>
51785 <B>Description</B>
51786 </TD>
51787 </TR>
51788 <TR valign="top">
51789 <TD width=15% BGCOLOR=#FBF5EF>
51790 <B>PLL_BYPASS_FORCE</B>
51791 </TD>
51792 <TD width=15% BGCOLOR=#FBF5EF>
51793 <B>4:4</B>
51794 </TD>
51795 <TD width=10% BGCOLOR=#FBF5EF>
51796 <B>10</B>
51797 </TD>
51798 <TD width=10% BGCOLOR=#FBF5EF>
51799 <B>1</B>
51800 </TD>
51801 <TD width=15% BGCOLOR=#FBF5EF>
51802 <B>10</B>
51803 </TD>
51804 <TD width=35% BGCOLOR=#FBF5EF>
51805 <B>Overide control of the PLL bypass function within the clock controller to force into bypass state: 0: PLL not forced to be bypassed (may still be bypassed through bootstrap pin). 1: PLL forced to be bypassed</B>
51806 </TD>
51807 </TR>
51808 <TR valign="top">
51809 <TD width=15% BGCOLOR=#C0C0C0>
51810 <B>DDR_PLL_CTRL@0XF8000104</B>
51811 </TD>
51812 <TD width=15% BGCOLOR=#C0C0C0>
51813 <B>31:0</B>
51814 </TD>
51815 <TD width=10% BGCOLOR=#C0C0C0>
51816 <B>10</B>
51817 </TD>
51818 <TD width=10% BGCOLOR=#C0C0C0>
51819 <B></B>
51820 </TD>
51821 <TD width=15% BGCOLOR=#C0C0C0>
51822 <B>10</B>
51823 </TD>
51824 <TD width=35% BGCOLOR=#C0C0C0>
51825 <B>DDR PLL Control</B>
51826 </TD>
51827 </TR>
51828 </TABLE>
51829 <P>
51830 <H1>ASSERT RESET</H1>
51831 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
51832 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51833 <TR valign="top">
51834 <TD width=15% BGCOLOR=#FFFF00>
51835 <B>Register Name</B>
51836 </TD>
51837 <TD width=15% BGCOLOR=#FFFF00>
51838 <B>Address</B>
51839 </TD>
51840 <TD width=10% BGCOLOR=#FFFF00>
51841 <B>Width</B>
51842 </TD>
51843 <TD width=10% BGCOLOR=#FFFF00>
51844 <B>Type</B>
51845 </TD>
51846 <TD width=15% BGCOLOR=#FFFF00>
51847 <B>Reset Value</B>
51848 </TD>
51849 <TD width=35% BGCOLOR=#FFFF00>
51850 <B>Description</B>
51851 </TD>
51852 </TR>
51853 <TR valign="top">
51854 <TD width=15% BGCOLOR=#FBF5EF>
51855 <B>DDR_PLL_CTRL</B>
51856 </TD>
51857 <TD width=15% BGCOLOR=#FBF5EF>
51858 <B>0XF8000104</B>
51859 </TD>
51860 <TD width=10% BGCOLOR=#FBF5EF>
51861 <B>32</B>
51862 </TD>
51863 <TD width=10% BGCOLOR=#FBF5EF>
51864 <B>rw</B>
51865 </TD>
51866 <TD width=15% BGCOLOR=#FBF5EF>
51867 <B>0x00000000</B>
51868 </TD>
51869 <TD width=35% BGCOLOR=#FBF5EF>
51870 <B>--</B>
51871 </TD>
51872 </TR>
51873 </TABLE>
51874 <P>
51875 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51876 <TR valign="top">
51877 <TD width=15% BGCOLOR=#C0FFC0>
51878 <B>Field Name</B>
51879 </TD>
51880 <TD width=15% BGCOLOR=#C0FFC0>
51881 <B>Bits</B>
51882 </TD>
51883 <TD width=10% BGCOLOR=#C0FFC0>
51884 <B>Mask</B>
51885 </TD>
51886 <TD width=10% BGCOLOR=#C0FFC0>
51887 <B>Value</B>
51888 </TD>
51889 <TD width=15% BGCOLOR=#C0FFC0>
51890 <B>Shifted Value</B>
51891 </TD>
51892 <TD width=35% BGCOLOR=#C0FFC0>
51893 <B>Description</B>
51894 </TD>
51895 </TR>
51896 <TR valign="top">
51897 <TD width=15% BGCOLOR=#FBF5EF>
51898 <B>PLL_RESET</B>
51899 </TD>
51900 <TD width=15% BGCOLOR=#FBF5EF>
51901 <B>0:0</B>
51902 </TD>
51903 <TD width=10% BGCOLOR=#FBF5EF>
51904 <B>1</B>
51905 </TD>
51906 <TD width=10% BGCOLOR=#FBF5EF>
51907 <B>1</B>
51908 </TD>
51909 <TD width=15% BGCOLOR=#FBF5EF>
51910 <B>1</B>
51911 </TD>
51912 <TD width=35% BGCOLOR=#FBF5EF>
51913 <B>Drive the RESET input of the PLL: 0: PLL out of reset 1: PLL held in reset Remember that after reset, program the PLLs and ensure that the serviced bit below is asserted before using.</B>
51914 </TD>
51915 </TR>
51916 <TR valign="top">
51917 <TD width=15% BGCOLOR=#C0C0C0>
51918 <B>DDR_PLL_CTRL@0XF8000104</B>
51919 </TD>
51920 <TD width=15% BGCOLOR=#C0C0C0>
51921 <B>31:0</B>
51922 </TD>
51923 <TD width=10% BGCOLOR=#C0C0C0>
51924 <B>1</B>
51925 </TD>
51926 <TD width=10% BGCOLOR=#C0C0C0>
51927 <B></B>
51928 </TD>
51929 <TD width=15% BGCOLOR=#C0C0C0>
51930 <B>1</B>
51931 </TD>
51932 <TD width=35% BGCOLOR=#C0C0C0>
51933 <B>DDR PLL Control</B>
51934 </TD>
51935 </TR>
51936 </TABLE>
51937 <P>
51938 <H1>DEASSERT RESET</H1>
51939 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
51940 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51941 <TR valign="top">
51942 <TD width=15% BGCOLOR=#FFFF00>
51943 <B>Register Name</B>
51944 </TD>
51945 <TD width=15% BGCOLOR=#FFFF00>
51946 <B>Address</B>
51947 </TD>
51948 <TD width=10% BGCOLOR=#FFFF00>
51949 <B>Width</B>
51950 </TD>
51951 <TD width=10% BGCOLOR=#FFFF00>
51952 <B>Type</B>
51953 </TD>
51954 <TD width=15% BGCOLOR=#FFFF00>
51955 <B>Reset Value</B>
51956 </TD>
51957 <TD width=35% BGCOLOR=#FFFF00>
51958 <B>Description</B>
51959 </TD>
51960 </TR>
51961 <TR valign="top">
51962 <TD width=15% BGCOLOR=#FBF5EF>
51963 <B>DDR_PLL_CTRL</B>
51964 </TD>
51965 <TD width=15% BGCOLOR=#FBF5EF>
51966 <B>0XF8000104</B>
51967 </TD>
51968 <TD width=10% BGCOLOR=#FBF5EF>
51969 <B>32</B>
51970 </TD>
51971 <TD width=10% BGCOLOR=#FBF5EF>
51972 <B>rw</B>
51973 </TD>
51974 <TD width=15% BGCOLOR=#FBF5EF>
51975 <B>0x00000000</B>
51976 </TD>
51977 <TD width=35% BGCOLOR=#FBF5EF>
51978 <B>--</B>
51979 </TD>
51980 </TR>
51981 </TABLE>
51982 <P>
51983 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
51984 <TR valign="top">
51985 <TD width=15% BGCOLOR=#C0FFC0>
51986 <B>Field Name</B>
51987 </TD>
51988 <TD width=15% BGCOLOR=#C0FFC0>
51989 <B>Bits</B>
51990 </TD>
51991 <TD width=10% BGCOLOR=#C0FFC0>
51992 <B>Mask</B>
51993 </TD>
51994 <TD width=10% BGCOLOR=#C0FFC0>
51995 <B>Value</B>
51996 </TD>
51997 <TD width=15% BGCOLOR=#C0FFC0>
51998 <B>Shifted Value</B>
51999 </TD>
52000 <TD width=35% BGCOLOR=#C0FFC0>
52001 <B>Description</B>
52002 </TD>
52003 </TR>
52004 <TR valign="top">
52005 <TD width=15% BGCOLOR=#FBF5EF>
52006 <B>PLL_RESET</B>
52007 </TD>
52008 <TD width=15% BGCOLOR=#FBF5EF>
52009 <B>0:0</B>
52010 </TD>
52011 <TD width=10% BGCOLOR=#FBF5EF>
52012 <B>1</B>
52013 </TD>
52014 <TD width=10% BGCOLOR=#FBF5EF>
52015 <B>0</B>
52016 </TD>
52017 <TD width=15% BGCOLOR=#FBF5EF>
52018 <B>0</B>
52019 </TD>
52020 <TD width=35% BGCOLOR=#FBF5EF>
52021 <B>Drive the RESET input of the PLL: 0: PLL out of reset 1: PLL held in reset Remember that after reset, program the PLLs and ensure that the serviced bit below is asserted before using.</B>
52022 </TD>
52023 </TR>
52024 <TR valign="top">
52025 <TD width=15% BGCOLOR=#C0C0C0>
52026 <B>DDR_PLL_CTRL@0XF8000104</B>
52027 </TD>
52028 <TD width=15% BGCOLOR=#C0C0C0>
52029 <B>31:0</B>
52030 </TD>
52031 <TD width=10% BGCOLOR=#C0C0C0>
52032 <B>1</B>
52033 </TD>
52034 <TD width=10% BGCOLOR=#C0C0C0>
52035 <B></B>
52036 </TD>
52037 <TD width=15% BGCOLOR=#C0C0C0>
52038 <B>0</B>
52039 </TD>
52040 <TD width=35% BGCOLOR=#C0C0C0>
52041 <B>DDR PLL Control</B>
52042 </TD>
52043 </TR>
52044 </TABLE>
52045 <P>
52046 <H1>CHECK PLL STATUS</H1>
52047 <H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>
52048 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52049 <TR valign="top">
52050 <TD width=15% BGCOLOR=#FFFF00>
52051 <B>Register Name</B>
52052 </TD>
52053 <TD width=15% BGCOLOR=#FFFF00>
52054 <B>Address</B>
52055 </TD>
52056 <TD width=10% BGCOLOR=#FFFF00>
52057 <B>Width</B>
52058 </TD>
52059 <TD width=10% BGCOLOR=#FFFF00>
52060 <B>Type</B>
52061 </TD>
52062 <TD width=15% BGCOLOR=#FFFF00>
52063 <B>Reset Value</B>
52064 </TD>
52065 <TD width=35% BGCOLOR=#FFFF00>
52066 <B>Description</B>
52067 </TD>
52068 </TR>
52069 <TR valign="top">
52070 <TD width=15% BGCOLOR=#FBF5EF>
52071 <B>PLL_STATUS</B>
52072 </TD>
52073 <TD width=15% BGCOLOR=#FBF5EF>
52074 <B>0XF800010C</B>
52075 </TD>
52076 <TD width=10% BGCOLOR=#FBF5EF>
52077 <B>32</B>
52078 </TD>
52079 <TD width=10% BGCOLOR=#FBF5EF>
52080 <B>rw</B>
52081 </TD>
52082 <TD width=15% BGCOLOR=#FBF5EF>
52083 <B>0x00000000</B>
52084 </TD>
52085 <TD width=35% BGCOLOR=#FBF5EF>
52086 <B>--</B>
52087 </TD>
52088 </TR>
52089 </TABLE>
52090 <P>
52091 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52092 <TR valign="top">
52093 <TD width=15% BGCOLOR=#C0FFC0>
52094 <B>Field Name</B>
52095 </TD>
52096 <TD width=15% BGCOLOR=#C0FFC0>
52097 <B>Bits</B>
52098 </TD>
52099 <TD width=10% BGCOLOR=#C0FFC0>
52100 <B>Mask</B>
52101 </TD>
52102 <TD width=10% BGCOLOR=#C0FFC0>
52103 <B>Value</B>
52104 </TD>
52105 <TD width=15% BGCOLOR=#C0FFC0>
52106 <B>Shifted Value</B>
52107 </TD>
52108 <TD width=35% BGCOLOR=#C0FFC0>
52109 <B>Description</B>
52110 </TD>
52111 </TR>
52112 <TR valign="top">
52113 <TD width=15% BGCOLOR=#FBF5EF>
52114 <B>DDR_PLL_LOCK</B>
52115 </TD>
52116 <TD width=15% BGCOLOR=#FBF5EF>
52117 <B>1:1</B>
52118 </TD>
52119 <TD width=10% BGCOLOR=#FBF5EF>
52120 <B>2</B>
52121 </TD>
52122 <TD width=10% BGCOLOR=#FBF5EF>
52123 <B>1</B>
52124 </TD>
52125 <TD width=15% BGCOLOR=#FBF5EF>
52126 <B>2</B>
52127 </TD>
52128 <TD width=35% BGCOLOR=#FBF5EF>
52129 <B>DDR PLL lock status: 0: not locked, 1: locked</B>
52130 </TD>
52131 </TR>
52132 <TR valign="top">
52133 <TD width=15% BGCOLOR=#C0C0C0>
52134 <B>PLL_STATUS@0XF800010C</B>
52135 </TD>
52136 <TD width=15% BGCOLOR=#C0C0C0>
52137 <B>31:0</B>
52138 </TD>
52139 <TD width=10% BGCOLOR=#C0C0C0>
52140 <B>2</B>
52141 </TD>
52142 <TD width=10% BGCOLOR=#C0C0C0>
52143 <B></B>
52144 </TD>
52145 <TD width=15% BGCOLOR=#C0C0C0>
52146 <B>2</B>
52147 </TD>
52148 <TD width=35% BGCOLOR=#C0C0C0>
52149 <B>tobe</B>
52150 </TD>
52151 </TR>
52152 </TABLE>
52153 <P>
52154 <H1>REMOVE PLL BY PASS</H1>
52155 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
52156 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52157 <TR valign="top">
52158 <TD width=15% BGCOLOR=#FFFF00>
52159 <B>Register Name</B>
52160 </TD>
52161 <TD width=15% BGCOLOR=#FFFF00>
52162 <B>Address</B>
52163 </TD>
52164 <TD width=10% BGCOLOR=#FFFF00>
52165 <B>Width</B>
52166 </TD>
52167 <TD width=10% BGCOLOR=#FFFF00>
52168 <B>Type</B>
52169 </TD>
52170 <TD width=15% BGCOLOR=#FFFF00>
52171 <B>Reset Value</B>
52172 </TD>
52173 <TD width=35% BGCOLOR=#FFFF00>
52174 <B>Description</B>
52175 </TD>
52176 </TR>
52177 <TR valign="top">
52178 <TD width=15% BGCOLOR=#FBF5EF>
52179 <B>DDR_PLL_CTRL</B>
52180 </TD>
52181 <TD width=15% BGCOLOR=#FBF5EF>
52182 <B>0XF8000104</B>
52183 </TD>
52184 <TD width=10% BGCOLOR=#FBF5EF>
52185 <B>32</B>
52186 </TD>
52187 <TD width=10% BGCOLOR=#FBF5EF>
52188 <B>rw</B>
52189 </TD>
52190 <TD width=15% BGCOLOR=#FBF5EF>
52191 <B>0x00000000</B>
52192 </TD>
52193 <TD width=35% BGCOLOR=#FBF5EF>
52194 <B>--</B>
52195 </TD>
52196 </TR>
52197 </TABLE>
52198 <P>
52199 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52200 <TR valign="top">
52201 <TD width=15% BGCOLOR=#C0FFC0>
52202 <B>Field Name</B>
52203 </TD>
52204 <TD width=15% BGCOLOR=#C0FFC0>
52205 <B>Bits</B>
52206 </TD>
52207 <TD width=10% BGCOLOR=#C0FFC0>
52208 <B>Mask</B>
52209 </TD>
52210 <TD width=10% BGCOLOR=#C0FFC0>
52211 <B>Value</B>
52212 </TD>
52213 <TD width=15% BGCOLOR=#C0FFC0>
52214 <B>Shifted Value</B>
52215 </TD>
52216 <TD width=35% BGCOLOR=#C0FFC0>
52217 <B>Description</B>
52218 </TD>
52219 </TR>
52220 <TR valign="top">
52221 <TD width=15% BGCOLOR=#FBF5EF>
52222 <B>PLL_BYPASS_FORCE</B>
52223 </TD>
52224 <TD width=15% BGCOLOR=#FBF5EF>
52225 <B>4:4</B>
52226 </TD>
52227 <TD width=10% BGCOLOR=#FBF5EF>
52228 <B>10</B>
52229 </TD>
52230 <TD width=10% BGCOLOR=#FBF5EF>
52231 <B>0</B>
52232 </TD>
52233 <TD width=15% BGCOLOR=#FBF5EF>
52234 <B>0</B>
52235 </TD>
52236 <TD width=35% BGCOLOR=#FBF5EF>
52237 <B>Overide control of the PLL bypass function within the clock controller to force into bypass state: 0: PLL not forced to be bypassed (may still be bypassed through bootstrap pin). 1: PLL forced to be bypassed</B>
52238 </TD>
52239 </TR>
52240 <TR valign="top">
52241 <TD width=15% BGCOLOR=#C0C0C0>
52242 <B>DDR_PLL_CTRL@0XF8000104</B>
52243 </TD>
52244 <TD width=15% BGCOLOR=#C0C0C0>
52245 <B>31:0</B>
52246 </TD>
52247 <TD width=10% BGCOLOR=#C0C0C0>
52248 <B>10</B>
52249 </TD>
52250 <TD width=10% BGCOLOR=#C0C0C0>
52251 <B></B>
52252 </TD>
52253 <TD width=15% BGCOLOR=#C0C0C0>
52254 <B>0</B>
52255 </TD>
52256 <TD width=35% BGCOLOR=#C0C0C0>
52257 <B>DDR PLL Control</B>
52258 </TD>
52259 </TR>
52260 </TABLE>
52261 <P>
52262 <H2><a name="DDR_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_CLK_CTRL</a></H2>
52263 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52264 <TR valign="top">
52265 <TD width=15% BGCOLOR=#FFFF00>
52266 <B>Register Name</B>
52267 </TD>
52268 <TD width=15% BGCOLOR=#FFFF00>
52269 <B>Address</B>
52270 </TD>
52271 <TD width=10% BGCOLOR=#FFFF00>
52272 <B>Width</B>
52273 </TD>
52274 <TD width=10% BGCOLOR=#FFFF00>
52275 <B>Type</B>
52276 </TD>
52277 <TD width=15% BGCOLOR=#FFFF00>
52278 <B>Reset Value</B>
52279 </TD>
52280 <TD width=35% BGCOLOR=#FFFF00>
52281 <B>Description</B>
52282 </TD>
52283 </TR>
52284 <TR valign="top">
52285 <TD width=15% BGCOLOR=#FBF5EF>
52286 <B>DDR_CLK_CTRL</B>
52287 </TD>
52288 <TD width=15% BGCOLOR=#FBF5EF>
52289 <B>0XF8000124</B>
52290 </TD>
52291 <TD width=10% BGCOLOR=#FBF5EF>
52292 <B>32</B>
52293 </TD>
52294 <TD width=10% BGCOLOR=#FBF5EF>
52295 <B>rw</B>
52296 </TD>
52297 <TD width=15% BGCOLOR=#FBF5EF>
52298 <B>0x00000000</B>
52299 </TD>
52300 <TD width=35% BGCOLOR=#FBF5EF>
52301 <B>--</B>
52302 </TD>
52303 </TR>
52304 </TABLE>
52305 <P>
52306 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52307 <TR valign="top">
52308 <TD width=15% BGCOLOR=#C0FFC0>
52309 <B>Field Name</B>
52310 </TD>
52311 <TD width=15% BGCOLOR=#C0FFC0>
52312 <B>Bits</B>
52313 </TD>
52314 <TD width=10% BGCOLOR=#C0FFC0>
52315 <B>Mask</B>
52316 </TD>
52317 <TD width=10% BGCOLOR=#C0FFC0>
52318 <B>Value</B>
52319 </TD>
52320 <TD width=15% BGCOLOR=#C0FFC0>
52321 <B>Shifted Value</B>
52322 </TD>
52323 <TD width=35% BGCOLOR=#C0FFC0>
52324 <B>Description</B>
52325 </TD>
52326 </TR>
52327 <TR valign="top">
52328 <TD width=15% BGCOLOR=#FBF5EF>
52329 <B>DDR_3XCLKACT</B>
52330 </TD>
52331 <TD width=15% BGCOLOR=#FBF5EF>
52332 <B>0:0</B>
52333 </TD>
52334 <TD width=10% BGCOLOR=#FBF5EF>
52335 <B>1</B>
52336 </TD>
52337 <TD width=10% BGCOLOR=#FBF5EF>
52338 <B>1</B>
52339 </TD>
52340 <TD width=15% BGCOLOR=#FBF5EF>
52341 <B>1</B>
52342 </TD>
52343 <TD width=35% BGCOLOR=#FBF5EF>
52344 <B>DDR_3x Clock control: 0: disable, 1: enable</B>
52345 </TD>
52346 </TR>
52347 <TR valign="top">
52348 <TD width=15% BGCOLOR=#FBF5EF>
52349 <B>DDR_2XCLKACT</B>
52350 </TD>
52351 <TD width=15% BGCOLOR=#FBF5EF>
52352 <B>1:1</B>
52353 </TD>
52354 <TD width=10% BGCOLOR=#FBF5EF>
52355 <B>2</B>
52356 </TD>
52357 <TD width=10% BGCOLOR=#FBF5EF>
52358 <B>1</B>
52359 </TD>
52360 <TD width=15% BGCOLOR=#FBF5EF>
52361 <B>2</B>
52362 </TD>
52363 <TD width=35% BGCOLOR=#FBF5EF>
52364 <B>DDR_2x Clock control: 0: disable, 1: enable</B>
52365 </TD>
52366 </TR>
52367 <TR valign="top">
52368 <TD width=15% BGCOLOR=#FBF5EF>
52369 <B>DDR_3XCLK_DIVISOR</B>
52370 </TD>
52371 <TD width=15% BGCOLOR=#FBF5EF>
52372 <B>25:20</B>
52373 </TD>
52374 <TD width=10% BGCOLOR=#FBF5EF>
52375 <B>3f00000</B>
52376 </TD>
52377 <TD width=10% BGCOLOR=#FBF5EF>
52378 <B>2</B>
52379 </TD>
52380 <TD width=15% BGCOLOR=#FBF5EF>
52381 <B>200000</B>
52382 </TD>
52383 <TD width=35% BGCOLOR=#FBF5EF>
52384 <B>Frequency divisor for the ddr_3x clock</B>
52385 </TD>
52386 </TR>
52387 <TR valign="top">
52388 <TD width=15% BGCOLOR=#FBF5EF>
52389 <B>DDR_2XCLK_DIVISOR</B>
52390 </TD>
52391 <TD width=15% BGCOLOR=#FBF5EF>
52392 <B>31:26</B>
52393 </TD>
52394 <TD width=10% BGCOLOR=#FBF5EF>
52395 <B>fc000000</B>
52396 </TD>
52397 <TD width=10% BGCOLOR=#FBF5EF>
52398 <B>3</B>
52399 </TD>
52400 <TD width=15% BGCOLOR=#FBF5EF>
52401 <B>c000000</B>
52402 </TD>
52403 <TD width=35% BGCOLOR=#FBF5EF>
52404 <B>Frequency divisor for the ddr_2x clock</B>
52405 </TD>
52406 </TR>
52407 <TR valign="top">
52408 <TD width=15% BGCOLOR=#C0C0C0>
52409 <B>DDR_CLK_CTRL@0XF8000124</B>
52410 </TD>
52411 <TD width=15% BGCOLOR=#C0C0C0>
52412 <B>31:0</B>
52413 </TD>
52414 <TD width=10% BGCOLOR=#C0C0C0>
52415 <B>fff00003</B>
52416 </TD>
52417 <TD width=10% BGCOLOR=#C0C0C0>
52418 <B></B>
52419 </TD>
52420 <TD width=15% BGCOLOR=#C0C0C0>
52421 <B>c200003</B>
52422 </TD>
52423 <TD width=35% BGCOLOR=#C0C0C0>
52424 <B>DDR Clock Control</B>
52425 </TD>
52426 </TR>
52427 </TABLE>
52428 <P>
52429 <H1>IO PLL INIT</H1>
52430 <H2><a name="IO_PLL_CFG">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CFG</a></H2>
52431 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52432 <TR valign="top">
52433 <TD width=15% BGCOLOR=#FFFF00>
52434 <B>Register Name</B>
52435 </TD>
52436 <TD width=15% BGCOLOR=#FFFF00>
52437 <B>Address</B>
52438 </TD>
52439 <TD width=10% BGCOLOR=#FFFF00>
52440 <B>Width</B>
52441 </TD>
52442 <TD width=10% BGCOLOR=#FFFF00>
52443 <B>Type</B>
52444 </TD>
52445 <TD width=15% BGCOLOR=#FFFF00>
52446 <B>Reset Value</B>
52447 </TD>
52448 <TD width=35% BGCOLOR=#FFFF00>
52449 <B>Description</B>
52450 </TD>
52451 </TR>
52452 <TR valign="top">
52453 <TD width=15% BGCOLOR=#FBF5EF>
52454 <B>IO_PLL_CFG</B>
52455 </TD>
52456 <TD width=15% BGCOLOR=#FBF5EF>
52457 <B>0XF8000118</B>
52458 </TD>
52459 <TD width=10% BGCOLOR=#FBF5EF>
52460 <B>32</B>
52461 </TD>
52462 <TD width=10% BGCOLOR=#FBF5EF>
52463 <B>rw</B>
52464 </TD>
52465 <TD width=15% BGCOLOR=#FBF5EF>
52466 <B>0x00000000</B>
52467 </TD>
52468 <TD width=35% BGCOLOR=#FBF5EF>
52469 <B>--</B>
52470 </TD>
52471 </TR>
52472 </TABLE>
52473 <P>
52474 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52475 <TR valign="top">
52476 <TD width=15% BGCOLOR=#C0FFC0>
52477 <B>Field Name</B>
52478 </TD>
52479 <TD width=15% BGCOLOR=#C0FFC0>
52480 <B>Bits</B>
52481 </TD>
52482 <TD width=10% BGCOLOR=#C0FFC0>
52483 <B>Mask</B>
52484 </TD>
52485 <TD width=10% BGCOLOR=#C0FFC0>
52486 <B>Value</B>
52487 </TD>
52488 <TD width=15% BGCOLOR=#C0FFC0>
52489 <B>Shifted Value</B>
52490 </TD>
52491 <TD width=35% BGCOLOR=#C0FFC0>
52492 <B>Description</B>
52493 </TD>
52494 </TR>
52495 <TR valign="top">
52496 <TD width=15% BGCOLOR=#FBF5EF>
52497 <B>PLL_RES</B>
52498 </TD>
52499 <TD width=15% BGCOLOR=#FBF5EF>
52500 <B>7:4</B>
52501 </TD>
52502 <TD width=10% BGCOLOR=#FBF5EF>
52503 <B>f0</B>
52504 </TD>
52505 <TD width=10% BGCOLOR=#FBF5EF>
52506 <B>c</B>
52507 </TD>
52508 <TD width=15% BGCOLOR=#FBF5EF>
52509 <B>c0</B>
52510 </TD>
52511 <TD width=35% BGCOLOR=#FBF5EF>
52512 <B>Drive the PLL_RES[3:0] input of the PLL to set the PLL loop filter resistor control.</B>
52513 </TD>
52514 </TR>
52515 <TR valign="top">
52516 <TD width=15% BGCOLOR=#FBF5EF>
52517 <B>PLL_CP</B>
52518 </TD>
52519 <TD width=15% BGCOLOR=#FBF5EF>
52520 <B>11:8</B>
52521 </TD>
52522 <TD width=10% BGCOLOR=#FBF5EF>
52523 <B>f00</B>
52524 </TD>
52525 <TD width=10% BGCOLOR=#FBF5EF>
52526 <B>2</B>
52527 </TD>
52528 <TD width=15% BGCOLOR=#FBF5EF>
52529 <B>200</B>
52530 </TD>
52531 <TD width=35% BGCOLOR=#FBF5EF>
52532 <B>Drive the PLL_CP[3:0] input of the PLL to set the PLL charge pump control.</B>
52533 </TD>
52534 </TR>
52535 <TR valign="top">
52536 <TD width=15% BGCOLOR=#FBF5EF>
52537 <B>LOCK_CNT</B>
52538 </TD>
52539 <TD width=15% BGCOLOR=#FBF5EF>
52540 <B>21:12</B>
52541 </TD>
52542 <TD width=10% BGCOLOR=#FBF5EF>
52543 <B>3ff000</B>
52544 </TD>
52545 <TD width=10% BGCOLOR=#FBF5EF>
52546 <B>145</B>
52547 </TD>
52548 <TD width=15% BGCOLOR=#FBF5EF>
52549 <B>145000</B>
52550 </TD>
52551 <TD width=35% BGCOLOR=#FBF5EF>
52552 <B>Drive the LOCK_CNT[9:0] input of the PLL to set the number of clock cycles the PLL needs to have clkref and clkfb aligned withth a certain window before staying locked.</B>
52553 </TD>
52554 </TR>
52555 <TR valign="top">
52556 <TD width=15% BGCOLOR=#C0C0C0>
52557 <B>IO_PLL_CFG@0XF8000118</B>
52558 </TD>
52559 <TD width=15% BGCOLOR=#C0C0C0>
52560 <B>31:0</B>
52561 </TD>
52562 <TD width=10% BGCOLOR=#C0C0C0>
52563 <B>3ffff0</B>
52564 </TD>
52565 <TD width=10% BGCOLOR=#C0C0C0>
52566 <B></B>
52567 </TD>
52568 <TD width=15% BGCOLOR=#C0C0C0>
52569 <B>1452c0</B>
52570 </TD>
52571 <TD width=35% BGCOLOR=#C0C0C0>
52572 <B>IO PLL Configuration</B>
52573 </TD>
52574 </TR>
52575 </TABLE>
52576 <P>
52577 <H1>UPDATE FB_DIV</H1>
52578 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
52579 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52580 <TR valign="top">
52581 <TD width=15% BGCOLOR=#FFFF00>
52582 <B>Register Name</B>
52583 </TD>
52584 <TD width=15% BGCOLOR=#FFFF00>
52585 <B>Address</B>
52586 </TD>
52587 <TD width=10% BGCOLOR=#FFFF00>
52588 <B>Width</B>
52589 </TD>
52590 <TD width=10% BGCOLOR=#FFFF00>
52591 <B>Type</B>
52592 </TD>
52593 <TD width=15% BGCOLOR=#FFFF00>
52594 <B>Reset Value</B>
52595 </TD>
52596 <TD width=35% BGCOLOR=#FFFF00>
52597 <B>Description</B>
52598 </TD>
52599 </TR>
52600 <TR valign="top">
52601 <TD width=15% BGCOLOR=#FBF5EF>
52602 <B>IO_PLL_CTRL</B>
52603 </TD>
52604 <TD width=15% BGCOLOR=#FBF5EF>
52605 <B>0XF8000108</B>
52606 </TD>
52607 <TD width=10% BGCOLOR=#FBF5EF>
52608 <B>32</B>
52609 </TD>
52610 <TD width=10% BGCOLOR=#FBF5EF>
52611 <B>rw</B>
52612 </TD>
52613 <TD width=15% BGCOLOR=#FBF5EF>
52614 <B>0x00000000</B>
52615 </TD>
52616 <TD width=35% BGCOLOR=#FBF5EF>
52617 <B>--</B>
52618 </TD>
52619 </TR>
52620 </TABLE>
52621 <P>
52622 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52623 <TR valign="top">
52624 <TD width=15% BGCOLOR=#C0FFC0>
52625 <B>Field Name</B>
52626 </TD>
52627 <TD width=15% BGCOLOR=#C0FFC0>
52628 <B>Bits</B>
52629 </TD>
52630 <TD width=10% BGCOLOR=#C0FFC0>
52631 <B>Mask</B>
52632 </TD>
52633 <TD width=10% BGCOLOR=#C0FFC0>
52634 <B>Value</B>
52635 </TD>
52636 <TD width=15% BGCOLOR=#C0FFC0>
52637 <B>Shifted Value</B>
52638 </TD>
52639 <TD width=35% BGCOLOR=#C0FFC0>
52640 <B>Description</B>
52641 </TD>
52642 </TR>
52643 <TR valign="top">
52644 <TD width=15% BGCOLOR=#FBF5EF>
52645 <B>PLL_FDIV</B>
52646 </TD>
52647 <TD width=15% BGCOLOR=#FBF5EF>
52648 <B>18:12</B>
52649 </TD>
52650 <TD width=10% BGCOLOR=#FBF5EF>
52651 <B>7f000</B>
52652 </TD>
52653 <TD width=10% BGCOLOR=#FBF5EF>
52654 <B>1e</B>
52655 </TD>
52656 <TD width=15% BGCOLOR=#FBF5EF>
52657 <B>1e000</B>
52658 </TD>
52659 <TD width=35% BGCOLOR=#FBF5EF>
52660 <B>Provide the feedback divisor for the PLL. Note: Before changing this value, the PLL must first be bypassed and then put into powerdown or reset state.</B>
52661 </TD>
52662 </TR>
52663 <TR valign="top">
52664 <TD width=15% BGCOLOR=#C0C0C0>
52665 <B>IO_PLL_CTRL@0XF8000108</B>
52666 </TD>
52667 <TD width=15% BGCOLOR=#C0C0C0>
52668 <B>31:0</B>
52669 </TD>
52670 <TD width=10% BGCOLOR=#C0C0C0>
52671 <B>7f000</B>
52672 </TD>
52673 <TD width=10% BGCOLOR=#C0C0C0>
52674 <B></B>
52675 </TD>
52676 <TD width=15% BGCOLOR=#C0C0C0>
52677 <B>1e000</B>
52678 </TD>
52679 <TD width=35% BGCOLOR=#C0C0C0>
52680 <B>IO PLL Control</B>
52681 </TD>
52682 </TR>
52683 </TABLE>
52684 <P>
52685 <H1>BY PASS PLL</H1>
52686 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
52687 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52688 <TR valign="top">
52689 <TD width=15% BGCOLOR=#FFFF00>
52690 <B>Register Name</B>
52691 </TD>
52692 <TD width=15% BGCOLOR=#FFFF00>
52693 <B>Address</B>
52694 </TD>
52695 <TD width=10% BGCOLOR=#FFFF00>
52696 <B>Width</B>
52697 </TD>
52698 <TD width=10% BGCOLOR=#FFFF00>
52699 <B>Type</B>
52700 </TD>
52701 <TD width=15% BGCOLOR=#FFFF00>
52702 <B>Reset Value</B>
52703 </TD>
52704 <TD width=35% BGCOLOR=#FFFF00>
52705 <B>Description</B>
52706 </TD>
52707 </TR>
52708 <TR valign="top">
52709 <TD width=15% BGCOLOR=#FBF5EF>
52710 <B>IO_PLL_CTRL</B>
52711 </TD>
52712 <TD width=15% BGCOLOR=#FBF5EF>
52713 <B>0XF8000108</B>
52714 </TD>
52715 <TD width=10% BGCOLOR=#FBF5EF>
52716 <B>32</B>
52717 </TD>
52718 <TD width=10% BGCOLOR=#FBF5EF>
52719 <B>rw</B>
52720 </TD>
52721 <TD width=15% BGCOLOR=#FBF5EF>
52722 <B>0x00000000</B>
52723 </TD>
52724 <TD width=35% BGCOLOR=#FBF5EF>
52725 <B>--</B>
52726 </TD>
52727 </TR>
52728 </TABLE>
52729 <P>
52730 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52731 <TR valign="top">
52732 <TD width=15% BGCOLOR=#C0FFC0>
52733 <B>Field Name</B>
52734 </TD>
52735 <TD width=15% BGCOLOR=#C0FFC0>
52736 <B>Bits</B>
52737 </TD>
52738 <TD width=10% BGCOLOR=#C0FFC0>
52739 <B>Mask</B>
52740 </TD>
52741 <TD width=10% BGCOLOR=#C0FFC0>
52742 <B>Value</B>
52743 </TD>
52744 <TD width=15% BGCOLOR=#C0FFC0>
52745 <B>Shifted Value</B>
52746 </TD>
52747 <TD width=35% BGCOLOR=#C0FFC0>
52748 <B>Description</B>
52749 </TD>
52750 </TR>
52751 <TR valign="top">
52752 <TD width=15% BGCOLOR=#FBF5EF>
52753 <B>PLL_BYPASS_FORCE</B>
52754 </TD>
52755 <TD width=15% BGCOLOR=#FBF5EF>
52756 <B>4:4</B>
52757 </TD>
52758 <TD width=10% BGCOLOR=#FBF5EF>
52759 <B>10</B>
52760 </TD>
52761 <TD width=10% BGCOLOR=#FBF5EF>
52762 <B>1</B>
52763 </TD>
52764 <TD width=15% BGCOLOR=#FBF5EF>
52765 <B>10</B>
52766 </TD>
52767 <TD width=35% BGCOLOR=#FBF5EF>
52768 <B>Overide control of the PLL bypass function within the clock controller to force into bypass state: 0: PLL not forced to be bypassed (may still be bypassed through bootstrap pin). 1: PLL forced to be bypassed</B>
52769 </TD>
52770 </TR>
52771 <TR valign="top">
52772 <TD width=15% BGCOLOR=#C0C0C0>
52773 <B>IO_PLL_CTRL@0XF8000108</B>
52774 </TD>
52775 <TD width=15% BGCOLOR=#C0C0C0>
52776 <B>31:0</B>
52777 </TD>
52778 <TD width=10% BGCOLOR=#C0C0C0>
52779 <B>10</B>
52780 </TD>
52781 <TD width=10% BGCOLOR=#C0C0C0>
52782 <B></B>
52783 </TD>
52784 <TD width=15% BGCOLOR=#C0C0C0>
52785 <B>10</B>
52786 </TD>
52787 <TD width=35% BGCOLOR=#C0C0C0>
52788 <B>IO PLL Control</B>
52789 </TD>
52790 </TR>
52791 </TABLE>
52792 <P>
52793 <H1>ASSERT RESET</H1>
52794 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
52795 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52796 <TR valign="top">
52797 <TD width=15% BGCOLOR=#FFFF00>
52798 <B>Register Name</B>
52799 </TD>
52800 <TD width=15% BGCOLOR=#FFFF00>
52801 <B>Address</B>
52802 </TD>
52803 <TD width=10% BGCOLOR=#FFFF00>
52804 <B>Width</B>
52805 </TD>
52806 <TD width=10% BGCOLOR=#FFFF00>
52807 <B>Type</B>
52808 </TD>
52809 <TD width=15% BGCOLOR=#FFFF00>
52810 <B>Reset Value</B>
52811 </TD>
52812 <TD width=35% BGCOLOR=#FFFF00>
52813 <B>Description</B>
52814 </TD>
52815 </TR>
52816 <TR valign="top">
52817 <TD width=15% BGCOLOR=#FBF5EF>
52818 <B>IO_PLL_CTRL</B>
52819 </TD>
52820 <TD width=15% BGCOLOR=#FBF5EF>
52821 <B>0XF8000108</B>
52822 </TD>
52823 <TD width=10% BGCOLOR=#FBF5EF>
52824 <B>32</B>
52825 </TD>
52826 <TD width=10% BGCOLOR=#FBF5EF>
52827 <B>rw</B>
52828 </TD>
52829 <TD width=15% BGCOLOR=#FBF5EF>
52830 <B>0x00000000</B>
52831 </TD>
52832 <TD width=35% BGCOLOR=#FBF5EF>
52833 <B>--</B>
52834 </TD>
52835 </TR>
52836 </TABLE>
52837 <P>
52838 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52839 <TR valign="top">
52840 <TD width=15% BGCOLOR=#C0FFC0>
52841 <B>Field Name</B>
52842 </TD>
52843 <TD width=15% BGCOLOR=#C0FFC0>
52844 <B>Bits</B>
52845 </TD>
52846 <TD width=10% BGCOLOR=#C0FFC0>
52847 <B>Mask</B>
52848 </TD>
52849 <TD width=10% BGCOLOR=#C0FFC0>
52850 <B>Value</B>
52851 </TD>
52852 <TD width=15% BGCOLOR=#C0FFC0>
52853 <B>Shifted Value</B>
52854 </TD>
52855 <TD width=35% BGCOLOR=#C0FFC0>
52856 <B>Description</B>
52857 </TD>
52858 </TR>
52859 <TR valign="top">
52860 <TD width=15% BGCOLOR=#FBF5EF>
52861 <B>PLL_RESET</B>
52862 </TD>
52863 <TD width=15% BGCOLOR=#FBF5EF>
52864 <B>0:0</B>
52865 </TD>
52866 <TD width=10% BGCOLOR=#FBF5EF>
52867 <B>1</B>
52868 </TD>
52869 <TD width=10% BGCOLOR=#FBF5EF>
52870 <B>1</B>
52871 </TD>
52872 <TD width=15% BGCOLOR=#FBF5EF>
52873 <B>1</B>
52874 </TD>
52875 <TD width=35% BGCOLOR=#FBF5EF>
52876 <B>Drive the RESET input of the PLL: 0: PLL out of reset. 1: PLL held in reset. Remember that after a reset, program the PLLs and ensure that the serviced bit below is asserted before using.</B>
52877 </TD>
52878 </TR>
52879 <TR valign="top">
52880 <TD width=15% BGCOLOR=#C0C0C0>
52881 <B>IO_PLL_CTRL@0XF8000108</B>
52882 </TD>
52883 <TD width=15% BGCOLOR=#C0C0C0>
52884 <B>31:0</B>
52885 </TD>
52886 <TD width=10% BGCOLOR=#C0C0C0>
52887 <B>1</B>
52888 </TD>
52889 <TD width=10% BGCOLOR=#C0C0C0>
52890 <B></B>
52891 </TD>
52892 <TD width=15% BGCOLOR=#C0C0C0>
52893 <B>1</B>
52894 </TD>
52895 <TD width=35% BGCOLOR=#C0C0C0>
52896 <B>IO PLL Control</B>
52897 </TD>
52898 </TR>
52899 </TABLE>
52900 <P>
52901 <H1>DEASSERT RESET</H1>
52902 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
52903 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52904 <TR valign="top">
52905 <TD width=15% BGCOLOR=#FFFF00>
52906 <B>Register Name</B>
52907 </TD>
52908 <TD width=15% BGCOLOR=#FFFF00>
52909 <B>Address</B>
52910 </TD>
52911 <TD width=10% BGCOLOR=#FFFF00>
52912 <B>Width</B>
52913 </TD>
52914 <TD width=10% BGCOLOR=#FFFF00>
52915 <B>Type</B>
52916 </TD>
52917 <TD width=15% BGCOLOR=#FFFF00>
52918 <B>Reset Value</B>
52919 </TD>
52920 <TD width=35% BGCOLOR=#FFFF00>
52921 <B>Description</B>
52922 </TD>
52923 </TR>
52924 <TR valign="top">
52925 <TD width=15% BGCOLOR=#FBF5EF>
52926 <B>IO_PLL_CTRL</B>
52927 </TD>
52928 <TD width=15% BGCOLOR=#FBF5EF>
52929 <B>0XF8000108</B>
52930 </TD>
52931 <TD width=10% BGCOLOR=#FBF5EF>
52932 <B>32</B>
52933 </TD>
52934 <TD width=10% BGCOLOR=#FBF5EF>
52935 <B>rw</B>
52936 </TD>
52937 <TD width=15% BGCOLOR=#FBF5EF>
52938 <B>0x00000000</B>
52939 </TD>
52940 <TD width=35% BGCOLOR=#FBF5EF>
52941 <B>--</B>
52942 </TD>
52943 </TR>
52944 </TABLE>
52945 <P>
52946 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
52947 <TR valign="top">
52948 <TD width=15% BGCOLOR=#C0FFC0>
52949 <B>Field Name</B>
52950 </TD>
52951 <TD width=15% BGCOLOR=#C0FFC0>
52952 <B>Bits</B>
52953 </TD>
52954 <TD width=10% BGCOLOR=#C0FFC0>
52955 <B>Mask</B>
52956 </TD>
52957 <TD width=10% BGCOLOR=#C0FFC0>
52958 <B>Value</B>
52959 </TD>
52960 <TD width=15% BGCOLOR=#C0FFC0>
52961 <B>Shifted Value</B>
52962 </TD>
52963 <TD width=35% BGCOLOR=#C0FFC0>
52964 <B>Description</B>
52965 </TD>
52966 </TR>
52967 <TR valign="top">
52968 <TD width=15% BGCOLOR=#FBF5EF>
52969 <B>PLL_RESET</B>
52970 </TD>
52971 <TD width=15% BGCOLOR=#FBF5EF>
52972 <B>0:0</B>
52973 </TD>
52974 <TD width=10% BGCOLOR=#FBF5EF>
52975 <B>1</B>
52976 </TD>
52977 <TD width=10% BGCOLOR=#FBF5EF>
52978 <B>0</B>
52979 </TD>
52980 <TD width=15% BGCOLOR=#FBF5EF>
52981 <B>0</B>
52982 </TD>
52983 <TD width=35% BGCOLOR=#FBF5EF>
52984 <B>Drive the RESET input of the PLL: 0: PLL out of reset. 1: PLL held in reset. Remember that after a reset, program the PLLs and ensure that the serviced bit below is asserted before using.</B>
52985 </TD>
52986 </TR>
52987 <TR valign="top">
52988 <TD width=15% BGCOLOR=#C0C0C0>
52989 <B>IO_PLL_CTRL@0XF8000108</B>
52990 </TD>
52991 <TD width=15% BGCOLOR=#C0C0C0>
52992 <B>31:0</B>
52993 </TD>
52994 <TD width=10% BGCOLOR=#C0C0C0>
52995 <B>1</B>
52996 </TD>
52997 <TD width=10% BGCOLOR=#C0C0C0>
52998 <B></B>
52999 </TD>
53000 <TD width=15% BGCOLOR=#C0C0C0>
53001 <B>0</B>
53002 </TD>
53003 <TD width=35% BGCOLOR=#C0C0C0>
53004 <B>IO PLL Control</B>
53005 </TD>
53006 </TR>
53007 </TABLE>
53008 <P>
53009 <H1>CHECK PLL STATUS</H1>
53010 <H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>
53011 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53012 <TR valign="top">
53013 <TD width=15% BGCOLOR=#FFFF00>
53014 <B>Register Name</B>
53015 </TD>
53016 <TD width=15% BGCOLOR=#FFFF00>
53017 <B>Address</B>
53018 </TD>
53019 <TD width=10% BGCOLOR=#FFFF00>
53020 <B>Width</B>
53021 </TD>
53022 <TD width=10% BGCOLOR=#FFFF00>
53023 <B>Type</B>
53024 </TD>
53025 <TD width=15% BGCOLOR=#FFFF00>
53026 <B>Reset Value</B>
53027 </TD>
53028 <TD width=35% BGCOLOR=#FFFF00>
53029 <B>Description</B>
53030 </TD>
53031 </TR>
53032 <TR valign="top">
53033 <TD width=15% BGCOLOR=#FBF5EF>
53034 <B>PLL_STATUS</B>
53035 </TD>
53036 <TD width=15% BGCOLOR=#FBF5EF>
53037 <B>0XF800010C</B>
53038 </TD>
53039 <TD width=10% BGCOLOR=#FBF5EF>
53040 <B>32</B>
53041 </TD>
53042 <TD width=10% BGCOLOR=#FBF5EF>
53043 <B>rw</B>
53044 </TD>
53045 <TD width=15% BGCOLOR=#FBF5EF>
53046 <B>0x00000000</B>
53047 </TD>
53048 <TD width=35% BGCOLOR=#FBF5EF>
53049 <B>--</B>
53050 </TD>
53051 </TR>
53052 </TABLE>
53053 <P>
53054 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53055 <TR valign="top">
53056 <TD width=15% BGCOLOR=#C0FFC0>
53057 <B>Field Name</B>
53058 </TD>
53059 <TD width=15% BGCOLOR=#C0FFC0>
53060 <B>Bits</B>
53061 </TD>
53062 <TD width=10% BGCOLOR=#C0FFC0>
53063 <B>Mask</B>
53064 </TD>
53065 <TD width=10% BGCOLOR=#C0FFC0>
53066 <B>Value</B>
53067 </TD>
53068 <TD width=15% BGCOLOR=#C0FFC0>
53069 <B>Shifted Value</B>
53070 </TD>
53071 <TD width=35% BGCOLOR=#C0FFC0>
53072 <B>Description</B>
53073 </TD>
53074 </TR>
53075 <TR valign="top">
53076 <TD width=15% BGCOLOR=#FBF5EF>
53077 <B>IO_PLL_LOCK</B>
53078 </TD>
53079 <TD width=15% BGCOLOR=#FBF5EF>
53080 <B>2:2</B>
53081 </TD>
53082 <TD width=10% BGCOLOR=#FBF5EF>
53083 <B>4</B>
53084 </TD>
53085 <TD width=10% BGCOLOR=#FBF5EF>
53086 <B>1</B>
53087 </TD>
53088 <TD width=15% BGCOLOR=#FBF5EF>
53089 <B>4</B>
53090 </TD>
53091 <TD width=35% BGCOLOR=#FBF5EF>
53092 <B>IO PLL lock status: 0: not locked, 1: locked</B>
53093 </TD>
53094 </TR>
53095 <TR valign="top">
53096 <TD width=15% BGCOLOR=#C0C0C0>
53097 <B>PLL_STATUS@0XF800010C</B>
53098 </TD>
53099 <TD width=15% BGCOLOR=#C0C0C0>
53100 <B>31:0</B>
53101 </TD>
53102 <TD width=10% BGCOLOR=#C0C0C0>
53103 <B>4</B>
53104 </TD>
53105 <TD width=10% BGCOLOR=#C0C0C0>
53106 <B></B>
53107 </TD>
53108 <TD width=15% BGCOLOR=#C0C0C0>
53109 <B>4</B>
53110 </TD>
53111 <TD width=35% BGCOLOR=#C0C0C0>
53112 <B>tobe</B>
53113 </TD>
53114 </TR>
53115 </TABLE>
53116 <P>
53117 <H1>REMOVE PLL BY PASS</H1>
53118 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
53119 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53120 <TR valign="top">
53121 <TD width=15% BGCOLOR=#FFFF00>
53122 <B>Register Name</B>
53123 </TD>
53124 <TD width=15% BGCOLOR=#FFFF00>
53125 <B>Address</B>
53126 </TD>
53127 <TD width=10% BGCOLOR=#FFFF00>
53128 <B>Width</B>
53129 </TD>
53130 <TD width=10% BGCOLOR=#FFFF00>
53131 <B>Type</B>
53132 </TD>
53133 <TD width=15% BGCOLOR=#FFFF00>
53134 <B>Reset Value</B>
53135 </TD>
53136 <TD width=35% BGCOLOR=#FFFF00>
53137 <B>Description</B>
53138 </TD>
53139 </TR>
53140 <TR valign="top">
53141 <TD width=15% BGCOLOR=#FBF5EF>
53142 <B>IO_PLL_CTRL</B>
53143 </TD>
53144 <TD width=15% BGCOLOR=#FBF5EF>
53145 <B>0XF8000108</B>
53146 </TD>
53147 <TD width=10% BGCOLOR=#FBF5EF>
53148 <B>32</B>
53149 </TD>
53150 <TD width=10% BGCOLOR=#FBF5EF>
53151 <B>rw</B>
53152 </TD>
53153 <TD width=15% BGCOLOR=#FBF5EF>
53154 <B>0x00000000</B>
53155 </TD>
53156 <TD width=35% BGCOLOR=#FBF5EF>
53157 <B>--</B>
53158 </TD>
53159 </TR>
53160 </TABLE>
53161 <P>
53162 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53163 <TR valign="top">
53164 <TD width=15% BGCOLOR=#C0FFC0>
53165 <B>Field Name</B>
53166 </TD>
53167 <TD width=15% BGCOLOR=#C0FFC0>
53168 <B>Bits</B>
53169 </TD>
53170 <TD width=10% BGCOLOR=#C0FFC0>
53171 <B>Mask</B>
53172 </TD>
53173 <TD width=10% BGCOLOR=#C0FFC0>
53174 <B>Value</B>
53175 </TD>
53176 <TD width=15% BGCOLOR=#C0FFC0>
53177 <B>Shifted Value</B>
53178 </TD>
53179 <TD width=35% BGCOLOR=#C0FFC0>
53180 <B>Description</B>
53181 </TD>
53182 </TR>
53183 <TR valign="top">
53184 <TD width=15% BGCOLOR=#FBF5EF>
53185 <B>PLL_BYPASS_FORCE</B>
53186 </TD>
53187 <TD width=15% BGCOLOR=#FBF5EF>
53188 <B>4:4</B>
53189 </TD>
53190 <TD width=10% BGCOLOR=#FBF5EF>
53191 <B>10</B>
53192 </TD>
53193 <TD width=10% BGCOLOR=#FBF5EF>
53194 <B>0</B>
53195 </TD>
53196 <TD width=15% BGCOLOR=#FBF5EF>
53197 <B>0</B>
53198 </TD>
53199 <TD width=35% BGCOLOR=#FBF5EF>
53200 <B>Overide control of the PLL bypass function within the clock controller to force into bypass state: 0: PLL not forced to be bypassed (may still be bypassed through bootstrap pin). 1: PLL forced to be bypassed</B>
53201 </TD>
53202 </TR>
53203 <TR valign="top">
53204 <TD width=15% BGCOLOR=#C0C0C0>
53205 <B>IO_PLL_CTRL@0XF8000108</B>
53206 </TD>
53207 <TD width=15% BGCOLOR=#C0C0C0>
53208 <B>31:0</B>
53209 </TD>
53210 <TD width=10% BGCOLOR=#C0C0C0>
53211 <B>10</B>
53212 </TD>
53213 <TD width=10% BGCOLOR=#C0C0C0>
53214 <B></B>
53215 </TD>
53216 <TD width=15% BGCOLOR=#C0C0C0>
53217 <B>0</B>
53218 </TD>
53219 <TD width=35% BGCOLOR=#C0C0C0>
53220 <B>IO PLL Control</B>
53221 </TD>
53222 </TR>
53223 </TABLE>
53224 <P>
53225 <H1>LOCK IT BACK</H1>
53226 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
53227 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53228 <TR valign="top">
53229 <TD width=15% BGCOLOR=#FFFF00>
53230 <B>Register Name</B>
53231 </TD>
53232 <TD width=15% BGCOLOR=#FFFF00>
53233 <B>Address</B>
53234 </TD>
53235 <TD width=10% BGCOLOR=#FFFF00>
53236 <B>Width</B>
53237 </TD>
53238 <TD width=10% BGCOLOR=#FFFF00>
53239 <B>Type</B>
53240 </TD>
53241 <TD width=15% BGCOLOR=#FFFF00>
53242 <B>Reset Value</B>
53243 </TD>
53244 <TD width=35% BGCOLOR=#FFFF00>
53245 <B>Description</B>
53246 </TD>
53247 </TR>
53248 <TR valign="top">
53249 <TD width=15% BGCOLOR=#FBF5EF>
53250 <B>SLCR_LOCK</B>
53251 </TD>
53252 <TD width=15% BGCOLOR=#FBF5EF>
53253 <B>0XF8000004</B>
53254 </TD>
53255 <TD width=10% BGCOLOR=#FBF5EF>
53256 <B>32</B>
53257 </TD>
53258 <TD width=10% BGCOLOR=#FBF5EF>
53259 <B>rw</B>
53260 </TD>
53261 <TD width=15% BGCOLOR=#FBF5EF>
53262 <B>0x00000000</B>
53263 </TD>
53264 <TD width=35% BGCOLOR=#FBF5EF>
53265 <B>--</B>
53266 </TD>
53267 </TR>
53268 </TABLE>
53269 <P>
53270 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53271 <TR valign="top">
53272 <TD width=15% BGCOLOR=#C0FFC0>
53273 <B>Field Name</B>
53274 </TD>
53275 <TD width=15% BGCOLOR=#C0FFC0>
53276 <B>Bits</B>
53277 </TD>
53278 <TD width=10% BGCOLOR=#C0FFC0>
53279 <B>Mask</B>
53280 </TD>
53281 <TD width=10% BGCOLOR=#C0FFC0>
53282 <B>Value</B>
53283 </TD>
53284 <TD width=15% BGCOLOR=#C0FFC0>
53285 <B>Shifted Value</B>
53286 </TD>
53287 <TD width=35% BGCOLOR=#C0FFC0>
53288 <B>Description</B>
53289 </TD>
53290 </TR>
53291 <TR valign="top">
53292 <TD width=15% BGCOLOR=#FBF5EF>
53293 <B>LOCK_KEY</B>
53294 </TD>
53295 <TD width=15% BGCOLOR=#FBF5EF>
53296 <B>15:0</B>
53297 </TD>
53298 <TD width=10% BGCOLOR=#FBF5EF>
53299 <B>ffff</B>
53300 </TD>
53301 <TD width=10% BGCOLOR=#FBF5EF>
53302 <B>767b</B>
53303 </TD>
53304 <TD width=15% BGCOLOR=#FBF5EF>
53305 <B>767b</B>
53306 </TD>
53307 <TD width=35% BGCOLOR=#FBF5EF>
53308 <B>When write data contains the lock key value of 0x767B, the write protection mode is enabled. All registers defined in SLCR are write protected until unlocked again through the SLCR_UNLOCK register. A read of this register returns zero.</B>
53309 </TD>
53310 </TR>
53311 <TR valign="top">
53312 <TD width=15% BGCOLOR=#C0C0C0>
53313 <B>SLCR_LOCK@0XF8000004</B>
53314 </TD>
53315 <TD width=15% BGCOLOR=#C0C0C0>
53316 <B>31:0</B>
53317 </TD>
53318 <TD width=10% BGCOLOR=#C0C0C0>
53319 <B>ffff</B>
53320 </TD>
53321 <TD width=10% BGCOLOR=#C0C0C0>
53322 <B></B>
53323 </TD>
53324 <TD width=15% BGCOLOR=#C0C0C0>
53325 <B>767b</B>
53326 </TD>
53327 <TD width=35% BGCOLOR=#C0C0C0>
53328 <B>SLCR Write Protection Lock</B>
53329 </TD>
53330 </TR>
53331 </TABLE>
53332 <P>
53333 </TABLE>
53334 <P>
53335 <H2><a name="ps7_clock_init_data_2_0">ps7_clock_init_data_2_0</a></H2>
53336 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53337 <TR valign="top">
53338 <TD width=15% BGCOLOR=#FFC0FF>
53339 <B>Register Name</B>
53340 </TD>
53341 <TD width=15% BGCOLOR=#FFC0FF>
53342 <B>Address</B>
53343 </TD>
53344 <TD width=10% BGCOLOR=#FFC0FF>
53345 <B>Width</B>
53346 </TD>
53347 <TD width=10% BGCOLOR=#FFC0FF>
53348 <B>Type</B>
53349 </TD>
53350 <TD width=15% BGCOLOR=#FFC0FF>
53351 <B>Reset Value</B>
53352 </TD>
53353 <TD width=35% BGCOLOR=#FFC0FF>
53354 <B>Description</B>
53355 </TD>
53356 </TR>
53357 <TR valign="top">
53358 <TD width=15% BGCOLOR=#FBF5EF>
53359 <A href="#SLCR_UNLOCK">
53360 SLCR_UNLOCK
53361 </A>
53362 </TD>
53363 <TD width=15% BGCOLOR=#FBF5EF>
53364 <B>0XF8000008</B>
53365 </TD>
53366 <TD width=10% BGCOLOR=#FBF5EF>
53367 <B>32</B>
53368 </TD>
53369 <TD width=10% BGCOLOR=#FBF5EF>
53370 <B>WO</B>
53371 </TD>
53372 <TD width=15% BGCOLOR=#FBF5EF>
53373 <B>0x000000</B>
53374 </TD>
53375 <TD width=35% BGCOLOR=#FBF5EF>
53376 <B>SLCR Write Protection Unlock</B>
53377 </TD>
53378 </TR>
53379 <TR valign="top">
53380 <TD width=15% BGCOLOR=#FBF5EF>
53381 <A href="#DCI_CLK_CTRL">
53382 DCI_CLK_CTRL
53383 </A>
53384 </TD>
53385 <TD width=15% BGCOLOR=#FBF5EF>
53386 <B>0XF8000128</B>
53387 </TD>
53388 <TD width=10% BGCOLOR=#FBF5EF>
53389 <B>32</B>
53390 </TD>
53391 <TD width=10% BGCOLOR=#FBF5EF>
53392 <B>RW</B>
53393 </TD>
53394 <TD width=15% BGCOLOR=#FBF5EF>
53395 <B>0x000000</B>
53396 </TD>
53397 <TD width=35% BGCOLOR=#FBF5EF>
53398 <B>DCI clock control</B>
53399 </TD>
53400 </TR>
53401 <TR valign="top">
53402 <TD width=15% BGCOLOR=#FBF5EF>
53403 <A href="#GEM0_RCLK_CTRL">
53404 GEM0_RCLK_CTRL
53405 </A>
53406 </TD>
53407 <TD width=15% BGCOLOR=#FBF5EF>
53408 <B>0XF8000138</B>
53409 </TD>
53410 <TD width=10% BGCOLOR=#FBF5EF>
53411 <B>32</B>
53412 </TD>
53413 <TD width=10% BGCOLOR=#FBF5EF>
53414 <B>RW</B>
53415 </TD>
53416 <TD width=15% BGCOLOR=#FBF5EF>
53417 <B>0x000000</B>
53418 </TD>
53419 <TD width=35% BGCOLOR=#FBF5EF>
53420 <B>GigE 0 Rx Clock Control</B>
53421 </TD>
53422 </TR>
53423 <TR valign="top">
53424 <TD width=15% BGCOLOR=#FBF5EF>
53425 <A href="#GEM0_CLK_CTRL">
53426 GEM0_CLK_CTRL
53427 </A>
53428 </TD>
53429 <TD width=15% BGCOLOR=#FBF5EF>
53430 <B>0XF8000140</B>
53431 </TD>
53432 <TD width=10% BGCOLOR=#FBF5EF>
53433 <B>32</B>
53434 </TD>
53435 <TD width=10% BGCOLOR=#FBF5EF>
53436 <B>RW</B>
53437 </TD>
53438 <TD width=15% BGCOLOR=#FBF5EF>
53439 <B>0x000000</B>
53440 </TD>
53441 <TD width=35% BGCOLOR=#FBF5EF>
53442 <B>GigE 0 Ref Clock Control</B>
53443 </TD>
53444 </TR>
53445 <TR valign="top">
53446 <TD width=15% BGCOLOR=#FBF5EF>
53447 <A href="#LQSPI_CLK_CTRL">
53448 LQSPI_CLK_CTRL
53449 </A>
53450 </TD>
53451 <TD width=15% BGCOLOR=#FBF5EF>
53452 <B>0XF800014C</B>
53453 </TD>
53454 <TD width=10% BGCOLOR=#FBF5EF>
53455 <B>32</B>
53456 </TD>
53457 <TD width=10% BGCOLOR=#FBF5EF>
53458 <B>RW</B>
53459 </TD>
53460 <TD width=15% BGCOLOR=#FBF5EF>
53461 <B>0x000000</B>
53462 </TD>
53463 <TD width=35% BGCOLOR=#FBF5EF>
53464 <B>Quad SPI Ref Clock Control</B>
53465 </TD>
53466 </TR>
53467 <TR valign="top">
53468 <TD width=15% BGCOLOR=#FBF5EF>
53469 <A href="#SDIO_CLK_CTRL">
53470 SDIO_CLK_CTRL
53471 </A>
53472 </TD>
53473 <TD width=15% BGCOLOR=#FBF5EF>
53474 <B>0XF8000150</B>
53475 </TD>
53476 <TD width=10% BGCOLOR=#FBF5EF>
53477 <B>32</B>
53478 </TD>
53479 <TD width=10% BGCOLOR=#FBF5EF>
53480 <B>RW</B>
53481 </TD>
53482 <TD width=15% BGCOLOR=#FBF5EF>
53483 <B>0x000000</B>
53484 </TD>
53485 <TD width=35% BGCOLOR=#FBF5EF>
53486 <B>SDIO Ref Clock Control</B>
53487 </TD>
53488 </TR>
53489 <TR valign="top">
53490 <TD width=15% BGCOLOR=#FBF5EF>
53491 <A href="#UART_CLK_CTRL">
53492 UART_CLK_CTRL
53493 </A>
53494 </TD>
53495 <TD width=15% BGCOLOR=#FBF5EF>
53496 <B>0XF8000154</B>
53497 </TD>
53498 <TD width=10% BGCOLOR=#FBF5EF>
53499 <B>32</B>
53500 </TD>
53501 <TD width=10% BGCOLOR=#FBF5EF>
53502 <B>RW</B>
53503 </TD>
53504 <TD width=15% BGCOLOR=#FBF5EF>
53505 <B>0x000000</B>
53506 </TD>
53507 <TD width=35% BGCOLOR=#FBF5EF>
53508 <B>UART Ref Clock Control</B>
53509 </TD>
53510 </TR>
53511 <TR valign="top">
53512 <TD width=15% BGCOLOR=#FBF5EF>
53513 <A href="#CAN_CLK_CTRL">
53514 CAN_CLK_CTRL
53515 </A>
53516 </TD>
53517 <TD width=15% BGCOLOR=#FBF5EF>
53518 <B>0XF800015C</B>
53519 </TD>
53520 <TD width=10% BGCOLOR=#FBF5EF>
53521 <B>32</B>
53522 </TD>
53523 <TD width=10% BGCOLOR=#FBF5EF>
53524 <B>RW</B>
53525 </TD>
53526 <TD width=15% BGCOLOR=#FBF5EF>
53527 <B>0x000000</B>
53528 </TD>
53529 <TD width=35% BGCOLOR=#FBF5EF>
53530 <B>CAN Ref Clock Control</B>
53531 </TD>
53532 </TR>
53533 <TR valign="top">
53534 <TD width=15% BGCOLOR=#FBF5EF>
53535 <A href="#CAN_MIOCLK_CTRL">
53536 CAN_MIOCLK_CTRL
53537 </A>
53538 </TD>
53539 <TD width=15% BGCOLOR=#FBF5EF>
53540 <B>0XF8000160</B>
53541 </TD>
53542 <TD width=10% BGCOLOR=#FBF5EF>
53543 <B>32</B>
53544 </TD>
53545 <TD width=10% BGCOLOR=#FBF5EF>
53546 <B>RW</B>
53547 </TD>
53548 <TD width=15% BGCOLOR=#FBF5EF>
53549 <B>0x000000</B>
53550 </TD>
53551 <TD width=35% BGCOLOR=#FBF5EF>
53552 <B>CAN MIO Clock Control</B>
53553 </TD>
53554 </TR>
53555 <TR valign="top">
53556 <TD width=15% BGCOLOR=#FBF5EF>
53557 <A href="#PCAP_CLK_CTRL">
53558 PCAP_CLK_CTRL
53559 </A>
53560 </TD>
53561 <TD width=15% BGCOLOR=#FBF5EF>
53562 <B>0XF8000168</B>
53563 </TD>
53564 <TD width=10% BGCOLOR=#FBF5EF>
53565 <B>32</B>
53566 </TD>
53567 <TD width=10% BGCOLOR=#FBF5EF>
53568 <B>RW</B>
53569 </TD>
53570 <TD width=15% BGCOLOR=#FBF5EF>
53571 <B>0x000000</B>
53572 </TD>
53573 <TD width=35% BGCOLOR=#FBF5EF>
53574 <B>PCAP Clock Control</B>
53575 </TD>
53576 </TR>
53577 <TR valign="top">
53578 <TD width=15% BGCOLOR=#FBF5EF>
53579 <A href="#FPGA0_CLK_CTRL">
53580 FPGA0_CLK_CTRL
53581 </A>
53582 </TD>
53583 <TD width=15% BGCOLOR=#FBF5EF>
53584 <B>0XF8000170</B>
53585 </TD>
53586 <TD width=10% BGCOLOR=#FBF5EF>
53587 <B>32</B>
53588 </TD>
53589 <TD width=10% BGCOLOR=#FBF5EF>
53590 <B>RW</B>
53591 </TD>
53592 <TD width=15% BGCOLOR=#FBF5EF>
53593 <B>0x000000</B>
53594 </TD>
53595 <TD width=35% BGCOLOR=#FBF5EF>
53596 <B>PL Clock 0 Output control</B>
53597 </TD>
53598 </TR>
53599 <TR valign="top">
53600 <TD width=15% BGCOLOR=#FBF5EF>
53601 <A href="#FPGA1_CLK_CTRL">
53602 FPGA1_CLK_CTRL
53603 </A>
53604 </TD>
53605 <TD width=15% BGCOLOR=#FBF5EF>
53606 <B>0XF8000180</B>
53607 </TD>
53608 <TD width=10% BGCOLOR=#FBF5EF>
53609 <B>32</B>
53610 </TD>
53611 <TD width=10% BGCOLOR=#FBF5EF>
53612 <B>RW</B>
53613 </TD>
53614 <TD width=15% BGCOLOR=#FBF5EF>
53615 <B>0x000000</B>
53616 </TD>
53617 <TD width=35% BGCOLOR=#FBF5EF>
53618 <B>PL Clock 1 Output control</B>
53619 </TD>
53620 </TR>
53621 <TR valign="top">
53622 <TD width=15% BGCOLOR=#FBF5EF>
53623 <A href="#FPGA2_CLK_CTRL">
53624 FPGA2_CLK_CTRL
53625 </A>
53626 </TD>
53627 <TD width=15% BGCOLOR=#FBF5EF>
53628 <B>0XF8000190</B>
53629 </TD>
53630 <TD width=10% BGCOLOR=#FBF5EF>
53631 <B>32</B>
53632 </TD>
53633 <TD width=10% BGCOLOR=#FBF5EF>
53634 <B>RW</B>
53635 </TD>
53636 <TD width=15% BGCOLOR=#FBF5EF>
53637 <B>0x000000</B>
53638 </TD>
53639 <TD width=35% BGCOLOR=#FBF5EF>
53640 <B>PL Clock 2 output control</B>
53641 </TD>
53642 </TR>
53643 <TR valign="top">
53644 <TD width=15% BGCOLOR=#FBF5EF>
53645 <A href="#FPGA3_CLK_CTRL">
53646 FPGA3_CLK_CTRL
53647 </A>
53648 </TD>
53649 <TD width=15% BGCOLOR=#FBF5EF>
53650 <B>0XF80001A0</B>
53651 </TD>
53652 <TD width=10% BGCOLOR=#FBF5EF>
53653 <B>32</B>
53654 </TD>
53655 <TD width=10% BGCOLOR=#FBF5EF>
53656 <B>RW</B>
53657 </TD>
53658 <TD width=15% BGCOLOR=#FBF5EF>
53659 <B>0x000000</B>
53660 </TD>
53661 <TD width=35% BGCOLOR=#FBF5EF>
53662 <B>PL Clock 3 output control</B>
53663 </TD>
53664 </TR>
53665 <TR valign="top">
53666 <TD width=15% BGCOLOR=#FBF5EF>
53667 <A href="#CLK_621_TRUE">
53668 CLK_621_TRUE
53669 </A>
53670 </TD>
53671 <TD width=15% BGCOLOR=#FBF5EF>
53672 <B>0XF80001C4</B>
53673 </TD>
53674 <TD width=10% BGCOLOR=#FBF5EF>
53675 <B>32</B>
53676 </TD>
53677 <TD width=10% BGCOLOR=#FBF5EF>
53678 <B>RW</B>
53679 </TD>
53680 <TD width=15% BGCOLOR=#FBF5EF>
53681 <B>0x000000</B>
53682 </TD>
53683 <TD width=35% BGCOLOR=#FBF5EF>
53684 <B>CPU Clock Ratio Mode select</B>
53685 </TD>
53686 </TR>
53687 <TR valign="top">
53688 <TD width=15% BGCOLOR=#FBF5EF>
53689 <A href="#APER_CLK_CTRL">
53690 APER_CLK_CTRL
53691 </A>
53692 </TD>
53693 <TD width=15% BGCOLOR=#FBF5EF>
53694 <B>0XF800012C</B>
53695 </TD>
53696 <TD width=10% BGCOLOR=#FBF5EF>
53697 <B>32</B>
53698 </TD>
53699 <TD width=10% BGCOLOR=#FBF5EF>
53700 <B>RW</B>
53701 </TD>
53702 <TD width=15% BGCOLOR=#FBF5EF>
53703 <B>0x000000</B>
53704 </TD>
53705 <TD width=35% BGCOLOR=#FBF5EF>
53706 <B>AMBA Peripheral Clock Control</B>
53707 </TD>
53708 </TR>
53709 <TR valign="top">
53710 <TD width=15% BGCOLOR=#FBF5EF>
53711 <A href="#SLCR_LOCK">
53712 SLCR_LOCK
53713 </A>
53714 </TD>
53715 <TD width=15% BGCOLOR=#FBF5EF>
53716 <B>0XF8000004</B>
53717 </TD>
53718 <TD width=10% BGCOLOR=#FBF5EF>
53719 <B>32</B>
53720 </TD>
53721 <TD width=10% BGCOLOR=#FBF5EF>
53722 <B>WO</B>
53723 </TD>
53724 <TD width=15% BGCOLOR=#FBF5EF>
53725 <B>0x000000</B>
53726 </TD>
53727 <TD width=35% BGCOLOR=#FBF5EF>
53728 <B>SLCR Write Protection Lock</B>
53729 </TD>
53730 </TR>
53731 </TABLE>
53732 <P>
53733 <H2><a name="ps7_clock_init_data_2_0">ps7_clock_init_data_2_0</a></H2>
53734 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53735 <TR valign="top">
53736 <TD width=15% BGCOLOR=#FFC0FF>
53737 <B>Register Name</B>
53738 </TD>
53739 <TD width=15% BGCOLOR=#FFC0FF>
53740 <B>Address</B>
53741 </TD>
53742 <TD width=10% BGCOLOR=#FFC0FF>
53743 <B>Width</B>
53744 </TD>
53745 <TD width=10% BGCOLOR=#FFC0FF>
53746 <B>Type</B>
53747 </TD>
53748 <TD width=15% BGCOLOR=#FFC0FF>
53749 <B>Reset Value</B>
53750 </TD>
53751 <TD width=35% BGCOLOR=#FFC0FF>
53752 <B>Description</B>
53753 </TD>
53754 </TR>
53755 <H1>SLCR SETTINGS</H1>
53756 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
53757 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53758 <TR valign="top">
53759 <TD width=15% BGCOLOR=#FFFF00>
53760 <B>Register Name</B>
53761 </TD>
53762 <TD width=15% BGCOLOR=#FFFF00>
53763 <B>Address</B>
53764 </TD>
53765 <TD width=10% BGCOLOR=#FFFF00>
53766 <B>Width</B>
53767 </TD>
53768 <TD width=10% BGCOLOR=#FFFF00>
53769 <B>Type</B>
53770 </TD>
53771 <TD width=15% BGCOLOR=#FFFF00>
53772 <B>Reset Value</B>
53773 </TD>
53774 <TD width=35% BGCOLOR=#FFFF00>
53775 <B>Description</B>
53776 </TD>
53777 </TR>
53778 <TR valign="top">
53779 <TD width=15% BGCOLOR=#FBF5EF>
53780 <B>SLCR_UNLOCK</B>
53781 </TD>
53782 <TD width=15% BGCOLOR=#FBF5EF>
53783 <B>0XF8000008</B>
53784 </TD>
53785 <TD width=10% BGCOLOR=#FBF5EF>
53786 <B>32</B>
53787 </TD>
53788 <TD width=10% BGCOLOR=#FBF5EF>
53789 <B>rw</B>
53790 </TD>
53791 <TD width=15% BGCOLOR=#FBF5EF>
53792 <B>0x00000000</B>
53793 </TD>
53794 <TD width=35% BGCOLOR=#FBF5EF>
53795 <B>--</B>
53796 </TD>
53797 </TR>
53798 </TABLE>
53799 <P>
53800 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53801 <TR valign="top">
53802 <TD width=15% BGCOLOR=#C0FFC0>
53803 <B>Field Name</B>
53804 </TD>
53805 <TD width=15% BGCOLOR=#C0FFC0>
53806 <B>Bits</B>
53807 </TD>
53808 <TD width=10% BGCOLOR=#C0FFC0>
53809 <B>Mask</B>
53810 </TD>
53811 <TD width=10% BGCOLOR=#C0FFC0>
53812 <B>Value</B>
53813 </TD>
53814 <TD width=15% BGCOLOR=#C0FFC0>
53815 <B>Shifted Value</B>
53816 </TD>
53817 <TD width=35% BGCOLOR=#C0FFC0>
53818 <B>Description</B>
53819 </TD>
53820 </TR>
53821 <TR valign="top">
53822 <TD width=15% BGCOLOR=#FBF5EF>
53823 <B>UNLOCK_KEY</B>
53824 </TD>
53825 <TD width=15% BGCOLOR=#FBF5EF>
53826 <B>15:0</B>
53827 </TD>
53828 <TD width=10% BGCOLOR=#FBF5EF>
53829 <B>ffff</B>
53830 </TD>
53831 <TD width=10% BGCOLOR=#FBF5EF>
53832 <B>df0d</B>
53833 </TD>
53834 <TD width=15% BGCOLOR=#FBF5EF>
53835 <B>df0d</B>
53836 </TD>
53837 <TD width=35% BGCOLOR=#FBF5EF>
53838 <B>When write data contains the unlock key value of 0xDF0D, the write protection mode is disabled. All registers defined in SLCR are writeable until locked again through the SLCR_LOCK register. A read of this register returns zero.</B>
53839 </TD>
53840 </TR>
53841 <TR valign="top">
53842 <TD width=15% BGCOLOR=#C0C0C0>
53843 <B>SLCR_UNLOCK@0XF8000008</B>
53844 </TD>
53845 <TD width=15% BGCOLOR=#C0C0C0>
53846 <B>31:0</B>
53847 </TD>
53848 <TD width=10% BGCOLOR=#C0C0C0>
53849 <B>ffff</B>
53850 </TD>
53851 <TD width=10% BGCOLOR=#C0C0C0>
53852 <B></B>
53853 </TD>
53854 <TD width=15% BGCOLOR=#C0C0C0>
53855 <B>df0d</B>
53856 </TD>
53857 <TD width=35% BGCOLOR=#C0C0C0>
53858 <B>SLCR Write Protection Unlock</B>
53859 </TD>
53860 </TR>
53861 </TABLE>
53862 <P>
53863 <H1>CLOCK CONTROL SLCR REGISTERS</H1>
53864 <H2><a name="DCI_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)DCI_CLK_CTRL</a></H2>
53865 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53866 <TR valign="top">
53867 <TD width=15% BGCOLOR=#FFFF00>
53868 <B>Register Name</B>
53869 </TD>
53870 <TD width=15% BGCOLOR=#FFFF00>
53871 <B>Address</B>
53872 </TD>
53873 <TD width=10% BGCOLOR=#FFFF00>
53874 <B>Width</B>
53875 </TD>
53876 <TD width=10% BGCOLOR=#FFFF00>
53877 <B>Type</B>
53878 </TD>
53879 <TD width=15% BGCOLOR=#FFFF00>
53880 <B>Reset Value</B>
53881 </TD>
53882 <TD width=35% BGCOLOR=#FFFF00>
53883 <B>Description</B>
53884 </TD>
53885 </TR>
53886 <TR valign="top">
53887 <TD width=15% BGCOLOR=#FBF5EF>
53888 <B>DCI_CLK_CTRL</B>
53889 </TD>
53890 <TD width=15% BGCOLOR=#FBF5EF>
53891 <B>0XF8000128</B>
53892 </TD>
53893 <TD width=10% BGCOLOR=#FBF5EF>
53894 <B>32</B>
53895 </TD>
53896 <TD width=10% BGCOLOR=#FBF5EF>
53897 <B>rw</B>
53898 </TD>
53899 <TD width=15% BGCOLOR=#FBF5EF>
53900 <B>0x00000000</B>
53901 </TD>
53902 <TD width=35% BGCOLOR=#FBF5EF>
53903 <B>--</B>
53904 </TD>
53905 </TR>
53906 </TABLE>
53907 <P>
53908 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
53909 <TR valign="top">
53910 <TD width=15% BGCOLOR=#C0FFC0>
53911 <B>Field Name</B>
53912 </TD>
53913 <TD width=15% BGCOLOR=#C0FFC0>
53914 <B>Bits</B>
53915 </TD>
53916 <TD width=10% BGCOLOR=#C0FFC0>
53917 <B>Mask</B>
53918 </TD>
53919 <TD width=10% BGCOLOR=#C0FFC0>
53920 <B>Value</B>
53921 </TD>
53922 <TD width=15% BGCOLOR=#C0FFC0>
53923 <B>Shifted Value</B>
53924 </TD>
53925 <TD width=35% BGCOLOR=#C0FFC0>
53926 <B>Description</B>
53927 </TD>
53928 </TR>
53929 <TR valign="top">
53930 <TD width=15% BGCOLOR=#FBF5EF>
53931 <B>CLKACT</B>
53932 </TD>
53933 <TD width=15% BGCOLOR=#FBF5EF>
53934 <B>0:0</B>
53935 </TD>
53936 <TD width=10% BGCOLOR=#FBF5EF>
53937 <B>1</B>
53938 </TD>
53939 <TD width=10% BGCOLOR=#FBF5EF>
53940 <B>1</B>
53941 </TD>
53942 <TD width=15% BGCOLOR=#FBF5EF>
53943 <B>1</B>
53944 </TD>
53945 <TD width=35% BGCOLOR=#FBF5EF>
53946 <B>DCI clock control - 0: disable, 1: enable</B>
53947 </TD>
53948 </TR>
53949 <TR valign="top">
53950 <TD width=15% BGCOLOR=#FBF5EF>
53951 <B>DIVISOR0</B>
53952 </TD>
53953 <TD width=15% BGCOLOR=#FBF5EF>
53954 <B>13:8</B>
53955 </TD>
53956 <TD width=10% BGCOLOR=#FBF5EF>
53957 <B>3f00</B>
53958 </TD>
53959 <TD width=10% BGCOLOR=#FBF5EF>
53960 <B>23</B>
53961 </TD>
53962 <TD width=15% BGCOLOR=#FBF5EF>
53963 <B>2300</B>
53964 </TD>
53965 <TD width=35% BGCOLOR=#FBF5EF>
53966 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
53967 </TD>
53968 </TR>
53969 <TR valign="top">
53970 <TD width=15% BGCOLOR=#FBF5EF>
53971 <B>DIVISOR1</B>
53972 </TD>
53973 <TD width=15% BGCOLOR=#FBF5EF>
53974 <B>25:20</B>
53975 </TD>
53976 <TD width=10% BGCOLOR=#FBF5EF>
53977 <B>3f00000</B>
53978 </TD>
53979 <TD width=10% BGCOLOR=#FBF5EF>
53980 <B>3</B>
53981 </TD>
53982 <TD width=15% BGCOLOR=#FBF5EF>
53983 <B>300000</B>
53984 </TD>
53985 <TD width=35% BGCOLOR=#FBF5EF>
53986 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider</B>
53987 </TD>
53988 </TR>
53989 <TR valign="top">
53990 <TD width=15% BGCOLOR=#C0C0C0>
53991 <B>DCI_CLK_CTRL@0XF8000128</B>
53992 </TD>
53993 <TD width=15% BGCOLOR=#C0C0C0>
53994 <B>31:0</B>
53995 </TD>
53996 <TD width=10% BGCOLOR=#C0C0C0>
53997 <B>3f03f01</B>
53998 </TD>
53999 <TD width=10% BGCOLOR=#C0C0C0>
54000 <B></B>
54001 </TD>
54002 <TD width=15% BGCOLOR=#C0C0C0>
54003 <B>302301</B>
54004 </TD>
54005 <TD width=35% BGCOLOR=#C0C0C0>
54006 <B>DCI clock control</B>
54007 </TD>
54008 </TR>
54009 </TABLE>
54010 <P>
54011 <H2><a name="GEM0_RCLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)GEM0_RCLK_CTRL</a></H2>
54012 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54013 <TR valign="top">
54014 <TD width=15% BGCOLOR=#FFFF00>
54015 <B>Register Name</B>
54016 </TD>
54017 <TD width=15% BGCOLOR=#FFFF00>
54018 <B>Address</B>
54019 </TD>
54020 <TD width=10% BGCOLOR=#FFFF00>
54021 <B>Width</B>
54022 </TD>
54023 <TD width=10% BGCOLOR=#FFFF00>
54024 <B>Type</B>
54025 </TD>
54026 <TD width=15% BGCOLOR=#FFFF00>
54027 <B>Reset Value</B>
54028 </TD>
54029 <TD width=35% BGCOLOR=#FFFF00>
54030 <B>Description</B>
54031 </TD>
54032 </TR>
54033 <TR valign="top">
54034 <TD width=15% BGCOLOR=#FBF5EF>
54035 <B>GEM0_RCLK_CTRL</B>
54036 </TD>
54037 <TD width=15% BGCOLOR=#FBF5EF>
54038 <B>0XF8000138</B>
54039 </TD>
54040 <TD width=10% BGCOLOR=#FBF5EF>
54041 <B>32</B>
54042 </TD>
54043 <TD width=10% BGCOLOR=#FBF5EF>
54044 <B>rw</B>
54045 </TD>
54046 <TD width=15% BGCOLOR=#FBF5EF>
54047 <B>0x00000000</B>
54048 </TD>
54049 <TD width=35% BGCOLOR=#FBF5EF>
54050 <B>--</B>
54051 </TD>
54052 </TR>
54053 </TABLE>
54054 <P>
54055 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54056 <TR valign="top">
54057 <TD width=15% BGCOLOR=#C0FFC0>
54058 <B>Field Name</B>
54059 </TD>
54060 <TD width=15% BGCOLOR=#C0FFC0>
54061 <B>Bits</B>
54062 </TD>
54063 <TD width=10% BGCOLOR=#C0FFC0>
54064 <B>Mask</B>
54065 </TD>
54066 <TD width=10% BGCOLOR=#C0FFC0>
54067 <B>Value</B>
54068 </TD>
54069 <TD width=15% BGCOLOR=#C0FFC0>
54070 <B>Shifted Value</B>
54071 </TD>
54072 <TD width=35% BGCOLOR=#C0FFC0>
54073 <B>Description</B>
54074 </TD>
54075 </TR>
54076 <TR valign="top">
54077 <TD width=15% BGCOLOR=#FBF5EF>
54078 <B>CLKACT</B>
54079 </TD>
54080 <TD width=15% BGCOLOR=#FBF5EF>
54081 <B>0:0</B>
54082 </TD>
54083 <TD width=10% BGCOLOR=#FBF5EF>
54084 <B>1</B>
54085 </TD>
54086 <TD width=10% BGCOLOR=#FBF5EF>
54087 <B>1</B>
54088 </TD>
54089 <TD width=15% BGCOLOR=#FBF5EF>
54090 <B>1</B>
54091 </TD>
54092 <TD width=35% BGCOLOR=#FBF5EF>
54093 <B>Ethernet Controler 0 Rx Clock control 0: disable, 1: enable</B>
54094 </TD>
54095 </TR>
54096 <TR valign="top">
54097 <TD width=15% BGCOLOR=#FBF5EF>
54098 <B>SRCSEL</B>
54099 </TD>
54100 <TD width=15% BGCOLOR=#FBF5EF>
54101 <B>4:4</B>
54102 </TD>
54103 <TD width=10% BGCOLOR=#FBF5EF>
54104 <B>10</B>
54105 </TD>
54106 <TD width=10% BGCOLOR=#FBF5EF>
54107 <B>0</B>
54108 </TD>
54109 <TD width=15% BGCOLOR=#FBF5EF>
54110 <B>0</B>
54111 </TD>
54112 <TD width=35% BGCOLOR=#FBF5EF>
54113 <B>Select the source to generate the Rx clock: 0: MIO Rx clock, 1: EMIO Rx clock</B>
54114 </TD>
54115 </TR>
54116 <TR valign="top">
54117 <TD width=15% BGCOLOR=#C0C0C0>
54118 <B>GEM0_RCLK_CTRL@0XF8000138</B>
54119 </TD>
54120 <TD width=15% BGCOLOR=#C0C0C0>
54121 <B>31:0</B>
54122 </TD>
54123 <TD width=10% BGCOLOR=#C0C0C0>
54124 <B>11</B>
54125 </TD>
54126 <TD width=10% BGCOLOR=#C0C0C0>
54127 <B></B>
54128 </TD>
54129 <TD width=15% BGCOLOR=#C0C0C0>
54130 <B>1</B>
54131 </TD>
54132 <TD width=35% BGCOLOR=#C0C0C0>
54133 <B>GigE 0 Rx Clock Control</B>
54134 </TD>
54135 </TR>
54136 </TABLE>
54137 <P>
54138 <H2><a name="GEM0_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)GEM0_CLK_CTRL</a></H2>
54139 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54140 <TR valign="top">
54141 <TD width=15% BGCOLOR=#FFFF00>
54142 <B>Register Name</B>
54143 </TD>
54144 <TD width=15% BGCOLOR=#FFFF00>
54145 <B>Address</B>
54146 </TD>
54147 <TD width=10% BGCOLOR=#FFFF00>
54148 <B>Width</B>
54149 </TD>
54150 <TD width=10% BGCOLOR=#FFFF00>
54151 <B>Type</B>
54152 </TD>
54153 <TD width=15% BGCOLOR=#FFFF00>
54154 <B>Reset Value</B>
54155 </TD>
54156 <TD width=35% BGCOLOR=#FFFF00>
54157 <B>Description</B>
54158 </TD>
54159 </TR>
54160 <TR valign="top">
54161 <TD width=15% BGCOLOR=#FBF5EF>
54162 <B>GEM0_CLK_CTRL</B>
54163 </TD>
54164 <TD width=15% BGCOLOR=#FBF5EF>
54165 <B>0XF8000140</B>
54166 </TD>
54167 <TD width=10% BGCOLOR=#FBF5EF>
54168 <B>32</B>
54169 </TD>
54170 <TD width=10% BGCOLOR=#FBF5EF>
54171 <B>rw</B>
54172 </TD>
54173 <TD width=15% BGCOLOR=#FBF5EF>
54174 <B>0x00000000</B>
54175 </TD>
54176 <TD width=35% BGCOLOR=#FBF5EF>
54177 <B>--</B>
54178 </TD>
54179 </TR>
54180 </TABLE>
54181 <P>
54182 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54183 <TR valign="top">
54184 <TD width=15% BGCOLOR=#C0FFC0>
54185 <B>Field Name</B>
54186 </TD>
54187 <TD width=15% BGCOLOR=#C0FFC0>
54188 <B>Bits</B>
54189 </TD>
54190 <TD width=10% BGCOLOR=#C0FFC0>
54191 <B>Mask</B>
54192 </TD>
54193 <TD width=10% BGCOLOR=#C0FFC0>
54194 <B>Value</B>
54195 </TD>
54196 <TD width=15% BGCOLOR=#C0FFC0>
54197 <B>Shifted Value</B>
54198 </TD>
54199 <TD width=35% BGCOLOR=#C0FFC0>
54200 <B>Description</B>
54201 </TD>
54202 </TR>
54203 <TR valign="top">
54204 <TD width=15% BGCOLOR=#FBF5EF>
54205 <B>CLKACT</B>
54206 </TD>
54207 <TD width=15% BGCOLOR=#FBF5EF>
54208 <B>0:0</B>
54209 </TD>
54210 <TD width=10% BGCOLOR=#FBF5EF>
54211 <B>1</B>
54212 </TD>
54213 <TD width=10% BGCOLOR=#FBF5EF>
54214 <B>1</B>
54215 </TD>
54216 <TD width=15% BGCOLOR=#FBF5EF>
54217 <B>1</B>
54218 </TD>
54219 <TD width=35% BGCOLOR=#FBF5EF>
54220 <B>Ethernet Controller 0 Reference Clock control 0: disable, 1: enable</B>
54221 </TD>
54222 </TR>
54223 <TR valign="top">
54224 <TD width=15% BGCOLOR=#FBF5EF>
54225 <B>SRCSEL</B>
54226 </TD>
54227 <TD width=15% BGCOLOR=#FBF5EF>
54228 <B>6:4</B>
54229 </TD>
54230 <TD width=10% BGCOLOR=#FBF5EF>
54231 <B>70</B>
54232 </TD>
54233 <TD width=10% BGCOLOR=#FBF5EF>
54234 <B>0</B>
54235 </TD>
54236 <TD width=15% BGCOLOR=#FBF5EF>
54237 <B>0</B>
54238 </TD>
54239 <TD width=35% BGCOLOR=#FBF5EF>
54240 <B>Selects the source to generate the reference clock 00x: IO PLL. 010: ARM PLL. 011: DDR PLL 1xx: Ethernet controller 0 EMIO clock</B>
54241 </TD>
54242 </TR>
54243 <TR valign="top">
54244 <TD width=15% BGCOLOR=#FBF5EF>
54245 <B>DIVISOR</B>
54246 </TD>
54247 <TD width=15% BGCOLOR=#FBF5EF>
54248 <B>13:8</B>
54249 </TD>
54250 <TD width=10% BGCOLOR=#FBF5EF>
54251 <B>3f00</B>
54252 </TD>
54253 <TD width=10% BGCOLOR=#FBF5EF>
54254 <B>8</B>
54255 </TD>
54256 <TD width=15% BGCOLOR=#FBF5EF>
54257 <B>800</B>
54258 </TD>
54259 <TD width=35% BGCOLOR=#FBF5EF>
54260 <B>First divisor for Ethernet controller 0 source clock.</B>
54261 </TD>
54262 </TR>
54263 <TR valign="top">
54264 <TD width=15% BGCOLOR=#FBF5EF>
54265 <B>DIVISOR1</B>
54266 </TD>
54267 <TD width=15% BGCOLOR=#FBF5EF>
54268 <B>25:20</B>
54269 </TD>
54270 <TD width=10% BGCOLOR=#FBF5EF>
54271 <B>3f00000</B>
54272 </TD>
54273 <TD width=10% BGCOLOR=#FBF5EF>
54274 <B>5</B>
54275 </TD>
54276 <TD width=15% BGCOLOR=#FBF5EF>
54277 <B>500000</B>
54278 </TD>
54279 <TD width=35% BGCOLOR=#FBF5EF>
54280 <B>Second divisor for Ethernet controller 0 source clock.</B>
54281 </TD>
54282 </TR>
54283 <TR valign="top">
54284 <TD width=15% BGCOLOR=#C0C0C0>
54285 <B>GEM0_CLK_CTRL@0XF8000140</B>
54286 </TD>
54287 <TD width=15% BGCOLOR=#C0C0C0>
54288 <B>31:0</B>
54289 </TD>
54290 <TD width=10% BGCOLOR=#C0C0C0>
54291 <B>3f03f71</B>
54292 </TD>
54293 <TD width=10% BGCOLOR=#C0C0C0>
54294 <B></B>
54295 </TD>
54296 <TD width=15% BGCOLOR=#C0C0C0>
54297 <B>500801</B>
54298 </TD>
54299 <TD width=35% BGCOLOR=#C0C0C0>
54300 <B>GigE 0 Ref Clock Control</B>
54301 </TD>
54302 </TR>
54303 </TABLE>
54304 <P>
54305 <H2><a name="LQSPI_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)LQSPI_CLK_CTRL</a></H2>
54306 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54307 <TR valign="top">
54308 <TD width=15% BGCOLOR=#FFFF00>
54309 <B>Register Name</B>
54310 </TD>
54311 <TD width=15% BGCOLOR=#FFFF00>
54312 <B>Address</B>
54313 </TD>
54314 <TD width=10% BGCOLOR=#FFFF00>
54315 <B>Width</B>
54316 </TD>
54317 <TD width=10% BGCOLOR=#FFFF00>
54318 <B>Type</B>
54319 </TD>
54320 <TD width=15% BGCOLOR=#FFFF00>
54321 <B>Reset Value</B>
54322 </TD>
54323 <TD width=35% BGCOLOR=#FFFF00>
54324 <B>Description</B>
54325 </TD>
54326 </TR>
54327 <TR valign="top">
54328 <TD width=15% BGCOLOR=#FBF5EF>
54329 <B>LQSPI_CLK_CTRL</B>
54330 </TD>
54331 <TD width=15% BGCOLOR=#FBF5EF>
54332 <B>0XF800014C</B>
54333 </TD>
54334 <TD width=10% BGCOLOR=#FBF5EF>
54335 <B>32</B>
54336 </TD>
54337 <TD width=10% BGCOLOR=#FBF5EF>
54338 <B>rw</B>
54339 </TD>
54340 <TD width=15% BGCOLOR=#FBF5EF>
54341 <B>0x00000000</B>
54342 </TD>
54343 <TD width=35% BGCOLOR=#FBF5EF>
54344 <B>--</B>
54345 </TD>
54346 </TR>
54347 </TABLE>
54348 <P>
54349 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54350 <TR valign="top">
54351 <TD width=15% BGCOLOR=#C0FFC0>
54352 <B>Field Name</B>
54353 </TD>
54354 <TD width=15% BGCOLOR=#C0FFC0>
54355 <B>Bits</B>
54356 </TD>
54357 <TD width=10% BGCOLOR=#C0FFC0>
54358 <B>Mask</B>
54359 </TD>
54360 <TD width=10% BGCOLOR=#C0FFC0>
54361 <B>Value</B>
54362 </TD>
54363 <TD width=15% BGCOLOR=#C0FFC0>
54364 <B>Shifted Value</B>
54365 </TD>
54366 <TD width=35% BGCOLOR=#C0FFC0>
54367 <B>Description</B>
54368 </TD>
54369 </TR>
54370 <TR valign="top">
54371 <TD width=15% BGCOLOR=#FBF5EF>
54372 <B>CLKACT</B>
54373 </TD>
54374 <TD width=15% BGCOLOR=#FBF5EF>
54375 <B>0:0</B>
54376 </TD>
54377 <TD width=10% BGCOLOR=#FBF5EF>
54378 <B>1</B>
54379 </TD>
54380 <TD width=10% BGCOLOR=#FBF5EF>
54381 <B>1</B>
54382 </TD>
54383 <TD width=15% BGCOLOR=#FBF5EF>
54384 <B>1</B>
54385 </TD>
54386 <TD width=35% BGCOLOR=#FBF5EF>
54387 <B>Quad SPI Controller Reference Clock control 0: disable, 1: enable</B>
54388 </TD>
54389 </TR>
54390 <TR valign="top">
54391 <TD width=15% BGCOLOR=#FBF5EF>
54392 <B>SRCSEL</B>
54393 </TD>
54394 <TD width=15% BGCOLOR=#FBF5EF>
54395 <B>5:4</B>
54396 </TD>
54397 <TD width=10% BGCOLOR=#FBF5EF>
54398 <B>30</B>
54399 </TD>
54400 <TD width=10% BGCOLOR=#FBF5EF>
54401 <B>0</B>
54402 </TD>
54403 <TD width=15% BGCOLOR=#FBF5EF>
54404 <B>0</B>
54405 </TD>
54406 <TD width=35% BGCOLOR=#FBF5EF>
54407 <B>Select clock source generate Quad SPI clock: 0x: IO PLL, 10: ARM PLL, 11: DDR PLL</B>
54408 </TD>
54409 </TR>
54410 <TR valign="top">
54411 <TD width=15% BGCOLOR=#FBF5EF>
54412 <B>DIVISOR</B>
54413 </TD>
54414 <TD width=15% BGCOLOR=#FBF5EF>
54415 <B>13:8</B>
54416 </TD>
54417 <TD width=10% BGCOLOR=#FBF5EF>
54418 <B>3f00</B>
54419 </TD>
54420 <TD width=10% BGCOLOR=#FBF5EF>
54421 <B>5</B>
54422 </TD>
54423 <TD width=15% BGCOLOR=#FBF5EF>
54424 <B>500</B>
54425 </TD>
54426 <TD width=35% BGCOLOR=#FBF5EF>
54427 <B>Divisor for Quad SPI Controller source clock.</B>
54428 </TD>
54429 </TR>
54430 <TR valign="top">
54431 <TD width=15% BGCOLOR=#C0C0C0>
54432 <B>LQSPI_CLK_CTRL@0XF800014C</B>
54433 </TD>
54434 <TD width=15% BGCOLOR=#C0C0C0>
54435 <B>31:0</B>
54436 </TD>
54437 <TD width=10% BGCOLOR=#C0C0C0>
54438 <B>3f31</B>
54439 </TD>
54440 <TD width=10% BGCOLOR=#C0C0C0>
54441 <B></B>
54442 </TD>
54443 <TD width=15% BGCOLOR=#C0C0C0>
54444 <B>501</B>
54445 </TD>
54446 <TD width=35% BGCOLOR=#C0C0C0>
54447 <B>Quad SPI Ref Clock Control</B>
54448 </TD>
54449 </TR>
54450 </TABLE>
54451 <P>
54452 <H2><a name="SDIO_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)SDIO_CLK_CTRL</a></H2>
54453 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54454 <TR valign="top">
54455 <TD width=15% BGCOLOR=#FFFF00>
54456 <B>Register Name</B>
54457 </TD>
54458 <TD width=15% BGCOLOR=#FFFF00>
54459 <B>Address</B>
54460 </TD>
54461 <TD width=10% BGCOLOR=#FFFF00>
54462 <B>Width</B>
54463 </TD>
54464 <TD width=10% BGCOLOR=#FFFF00>
54465 <B>Type</B>
54466 </TD>
54467 <TD width=15% BGCOLOR=#FFFF00>
54468 <B>Reset Value</B>
54469 </TD>
54470 <TD width=35% BGCOLOR=#FFFF00>
54471 <B>Description</B>
54472 </TD>
54473 </TR>
54474 <TR valign="top">
54475 <TD width=15% BGCOLOR=#FBF5EF>
54476 <B>SDIO_CLK_CTRL</B>
54477 </TD>
54478 <TD width=15% BGCOLOR=#FBF5EF>
54479 <B>0XF8000150</B>
54480 </TD>
54481 <TD width=10% BGCOLOR=#FBF5EF>
54482 <B>32</B>
54483 </TD>
54484 <TD width=10% BGCOLOR=#FBF5EF>
54485 <B>rw</B>
54486 </TD>
54487 <TD width=15% BGCOLOR=#FBF5EF>
54488 <B>0x00000000</B>
54489 </TD>
54490 <TD width=35% BGCOLOR=#FBF5EF>
54491 <B>--</B>
54492 </TD>
54493 </TR>
54494 </TABLE>
54495 <P>
54496 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54497 <TR valign="top">
54498 <TD width=15% BGCOLOR=#C0FFC0>
54499 <B>Field Name</B>
54500 </TD>
54501 <TD width=15% BGCOLOR=#C0FFC0>
54502 <B>Bits</B>
54503 </TD>
54504 <TD width=10% BGCOLOR=#C0FFC0>
54505 <B>Mask</B>
54506 </TD>
54507 <TD width=10% BGCOLOR=#C0FFC0>
54508 <B>Value</B>
54509 </TD>
54510 <TD width=15% BGCOLOR=#C0FFC0>
54511 <B>Shifted Value</B>
54512 </TD>
54513 <TD width=35% BGCOLOR=#C0FFC0>
54514 <B>Description</B>
54515 </TD>
54516 </TR>
54517 <TR valign="top">
54518 <TD width=15% BGCOLOR=#FBF5EF>
54519 <B>CLKACT0</B>
54520 </TD>
54521 <TD width=15% BGCOLOR=#FBF5EF>
54522 <B>0:0</B>
54523 </TD>
54524 <TD width=10% BGCOLOR=#FBF5EF>
54525 <B>1</B>
54526 </TD>
54527 <TD width=10% BGCOLOR=#FBF5EF>
54528 <B>1</B>
54529 </TD>
54530 <TD width=15% BGCOLOR=#FBF5EF>
54531 <B>1</B>
54532 </TD>
54533 <TD width=35% BGCOLOR=#FBF5EF>
54534 <B>SDIO Controller 0 Clock control. 0: disable, 1: enable</B>
54535 </TD>
54536 </TR>
54537 <TR valign="top">
54538 <TD width=15% BGCOLOR=#FBF5EF>
54539 <B>CLKACT1</B>
54540 </TD>
54541 <TD width=15% BGCOLOR=#FBF5EF>
54542 <B>1:1</B>
54543 </TD>
54544 <TD width=10% BGCOLOR=#FBF5EF>
54545 <B>2</B>
54546 </TD>
54547 <TD width=10% BGCOLOR=#FBF5EF>
54548 <B>0</B>
54549 </TD>
54550 <TD width=15% BGCOLOR=#FBF5EF>
54551 <B>0</B>
54552 </TD>
54553 <TD width=35% BGCOLOR=#FBF5EF>
54554 <B>SDIO Controller 1 Clock control. 0: disable, 1: enable</B>
54555 </TD>
54556 </TR>
54557 <TR valign="top">
54558 <TD width=15% BGCOLOR=#FBF5EF>
54559 <B>SRCSEL</B>
54560 </TD>
54561 <TD width=15% BGCOLOR=#FBF5EF>
54562 <B>5:4</B>
54563 </TD>
54564 <TD width=10% BGCOLOR=#FBF5EF>
54565 <B>30</B>
54566 </TD>
54567 <TD width=10% BGCOLOR=#FBF5EF>
54568 <B>0</B>
54569 </TD>
54570 <TD width=15% BGCOLOR=#FBF5EF>
54571 <B>0</B>
54572 </TD>
54573 <TD width=35% BGCOLOR=#FBF5EF>
54574 <B>Select the source used to generate the clock. 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
54575 </TD>
54576 </TR>
54577 <TR valign="top">
54578 <TD width=15% BGCOLOR=#FBF5EF>
54579 <B>DIVISOR</B>
54580 </TD>
54581 <TD width=15% BGCOLOR=#FBF5EF>
54582 <B>13:8</B>
54583 </TD>
54584 <TD width=10% BGCOLOR=#FBF5EF>
54585 <B>3f00</B>
54586 </TD>
54587 <TD width=10% BGCOLOR=#FBF5EF>
54588 <B>14</B>
54589 </TD>
54590 <TD width=15% BGCOLOR=#FBF5EF>
54591 <B>1400</B>
54592 </TD>
54593 <TD width=35% BGCOLOR=#FBF5EF>
54594 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
54595 </TD>
54596 </TR>
54597 <TR valign="top">
54598 <TD width=15% BGCOLOR=#C0C0C0>
54599 <B>SDIO_CLK_CTRL@0XF8000150</B>
54600 </TD>
54601 <TD width=15% BGCOLOR=#C0C0C0>
54602 <B>31:0</B>
54603 </TD>
54604 <TD width=10% BGCOLOR=#C0C0C0>
54605 <B>3f33</B>
54606 </TD>
54607 <TD width=10% BGCOLOR=#C0C0C0>
54608 <B></B>
54609 </TD>
54610 <TD width=15% BGCOLOR=#C0C0C0>
54611 <B>1401</B>
54612 </TD>
54613 <TD width=35% BGCOLOR=#C0C0C0>
54614 <B>SDIO Ref Clock Control</B>
54615 </TD>
54616 </TR>
54617 </TABLE>
54618 <P>
54619 <H2><a name="UART_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)UART_CLK_CTRL</a></H2>
54620 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54621 <TR valign="top">
54622 <TD width=15% BGCOLOR=#FFFF00>
54623 <B>Register Name</B>
54624 </TD>
54625 <TD width=15% BGCOLOR=#FFFF00>
54626 <B>Address</B>
54627 </TD>
54628 <TD width=10% BGCOLOR=#FFFF00>
54629 <B>Width</B>
54630 </TD>
54631 <TD width=10% BGCOLOR=#FFFF00>
54632 <B>Type</B>
54633 </TD>
54634 <TD width=15% BGCOLOR=#FFFF00>
54635 <B>Reset Value</B>
54636 </TD>
54637 <TD width=35% BGCOLOR=#FFFF00>
54638 <B>Description</B>
54639 </TD>
54640 </TR>
54641 <TR valign="top">
54642 <TD width=15% BGCOLOR=#FBF5EF>
54643 <B>UART_CLK_CTRL</B>
54644 </TD>
54645 <TD width=15% BGCOLOR=#FBF5EF>
54646 <B>0XF8000154</B>
54647 </TD>
54648 <TD width=10% BGCOLOR=#FBF5EF>
54649 <B>32</B>
54650 </TD>
54651 <TD width=10% BGCOLOR=#FBF5EF>
54652 <B>rw</B>
54653 </TD>
54654 <TD width=15% BGCOLOR=#FBF5EF>
54655 <B>0x00000000</B>
54656 </TD>
54657 <TD width=35% BGCOLOR=#FBF5EF>
54658 <B>--</B>
54659 </TD>
54660 </TR>
54661 </TABLE>
54662 <P>
54663 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54664 <TR valign="top">
54665 <TD width=15% BGCOLOR=#C0FFC0>
54666 <B>Field Name</B>
54667 </TD>
54668 <TD width=15% BGCOLOR=#C0FFC0>
54669 <B>Bits</B>
54670 </TD>
54671 <TD width=10% BGCOLOR=#C0FFC0>
54672 <B>Mask</B>
54673 </TD>
54674 <TD width=10% BGCOLOR=#C0FFC0>
54675 <B>Value</B>
54676 </TD>
54677 <TD width=15% BGCOLOR=#C0FFC0>
54678 <B>Shifted Value</B>
54679 </TD>
54680 <TD width=35% BGCOLOR=#C0FFC0>
54681 <B>Description</B>
54682 </TD>
54683 </TR>
54684 <TR valign="top">
54685 <TD width=15% BGCOLOR=#FBF5EF>
54686 <B>CLKACT0</B>
54687 </TD>
54688 <TD width=15% BGCOLOR=#FBF5EF>
54689 <B>0:0</B>
54690 </TD>
54691 <TD width=10% BGCOLOR=#FBF5EF>
54692 <B>1</B>
54693 </TD>
54694 <TD width=10% BGCOLOR=#FBF5EF>
54695 <B>0</B>
54696 </TD>
54697 <TD width=15% BGCOLOR=#FBF5EF>
54698 <B>0</B>
54699 </TD>
54700 <TD width=35% BGCOLOR=#FBF5EF>
54701 <B>UART 0 Reference clock control. 0: disable, 1: enable</B>
54702 </TD>
54703 </TR>
54704 <TR valign="top">
54705 <TD width=15% BGCOLOR=#FBF5EF>
54706 <B>CLKACT1</B>
54707 </TD>
54708 <TD width=15% BGCOLOR=#FBF5EF>
54709 <B>1:1</B>
54710 </TD>
54711 <TD width=10% BGCOLOR=#FBF5EF>
54712 <B>2</B>
54713 </TD>
54714 <TD width=10% BGCOLOR=#FBF5EF>
54715 <B>1</B>
54716 </TD>
54717 <TD width=15% BGCOLOR=#FBF5EF>
54718 <B>2</B>
54719 </TD>
54720 <TD width=35% BGCOLOR=#FBF5EF>
54721 <B>UART 1 reference clock active: 0: Clock is disabled 1: Clock is enabled</B>
54722 </TD>
54723 </TR>
54724 <TR valign="top">
54725 <TD width=15% BGCOLOR=#FBF5EF>
54726 <B>SRCSEL</B>
54727 </TD>
54728 <TD width=15% BGCOLOR=#FBF5EF>
54729 <B>5:4</B>
54730 </TD>
54731 <TD width=10% BGCOLOR=#FBF5EF>
54732 <B>30</B>
54733 </TD>
54734 <TD width=10% BGCOLOR=#FBF5EF>
54735 <B>0</B>
54736 </TD>
54737 <TD width=15% BGCOLOR=#FBF5EF>
54738 <B>0</B>
54739 </TD>
54740 <TD width=35% BGCOLOR=#FBF5EF>
54741 <B>Selects the PLL source to generate the clock. 0x: IO PLL 10: ARM PLL 11: DDR PLL</B>
54742 </TD>
54743 </TR>
54744 <TR valign="top">
54745 <TD width=15% BGCOLOR=#FBF5EF>
54746 <B>DIVISOR</B>
54747 </TD>
54748 <TD width=15% BGCOLOR=#FBF5EF>
54749 <B>13:8</B>
54750 </TD>
54751 <TD width=10% BGCOLOR=#FBF5EF>
54752 <B>3f00</B>
54753 </TD>
54754 <TD width=10% BGCOLOR=#FBF5EF>
54755 <B>14</B>
54756 </TD>
54757 <TD width=15% BGCOLOR=#FBF5EF>
54758 <B>1400</B>
54759 </TD>
54760 <TD width=35% BGCOLOR=#FBF5EF>
54761 <B>Divisor for UART Controller source clock.</B>
54762 </TD>
54763 </TR>
54764 <TR valign="top">
54765 <TD width=15% BGCOLOR=#C0C0C0>
54766 <B>UART_CLK_CTRL@0XF8000154</B>
54767 </TD>
54768 <TD width=15% BGCOLOR=#C0C0C0>
54769 <B>31:0</B>
54770 </TD>
54771 <TD width=10% BGCOLOR=#C0C0C0>
54772 <B>3f33</B>
54773 </TD>
54774 <TD width=10% BGCOLOR=#C0C0C0>
54775 <B></B>
54776 </TD>
54777 <TD width=15% BGCOLOR=#C0C0C0>
54778 <B>1402</B>
54779 </TD>
54780 <TD width=35% BGCOLOR=#C0C0C0>
54781 <B>UART Ref Clock Control</B>
54782 </TD>
54783 </TR>
54784 </TABLE>
54785 <P>
54786 <H2><a name="CAN_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)CAN_CLK_CTRL</a></H2>
54787 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54788 <TR valign="top">
54789 <TD width=15% BGCOLOR=#FFFF00>
54790 <B>Register Name</B>
54791 </TD>
54792 <TD width=15% BGCOLOR=#FFFF00>
54793 <B>Address</B>
54794 </TD>
54795 <TD width=10% BGCOLOR=#FFFF00>
54796 <B>Width</B>
54797 </TD>
54798 <TD width=10% BGCOLOR=#FFFF00>
54799 <B>Type</B>
54800 </TD>
54801 <TD width=15% BGCOLOR=#FFFF00>
54802 <B>Reset Value</B>
54803 </TD>
54804 <TD width=35% BGCOLOR=#FFFF00>
54805 <B>Description</B>
54806 </TD>
54807 </TR>
54808 <TR valign="top">
54809 <TD width=15% BGCOLOR=#FBF5EF>
54810 <B>CAN_CLK_CTRL</B>
54811 </TD>
54812 <TD width=15% BGCOLOR=#FBF5EF>
54813 <B>0XF800015C</B>
54814 </TD>
54815 <TD width=10% BGCOLOR=#FBF5EF>
54816 <B>32</B>
54817 </TD>
54818 <TD width=10% BGCOLOR=#FBF5EF>
54819 <B>rw</B>
54820 </TD>
54821 <TD width=15% BGCOLOR=#FBF5EF>
54822 <B>0x00000000</B>
54823 </TD>
54824 <TD width=35% BGCOLOR=#FBF5EF>
54825 <B>--</B>
54826 </TD>
54827 </TR>
54828 </TABLE>
54829 <P>
54830 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54831 <TR valign="top">
54832 <TD width=15% BGCOLOR=#C0FFC0>
54833 <B>Field Name</B>
54834 </TD>
54835 <TD width=15% BGCOLOR=#C0FFC0>
54836 <B>Bits</B>
54837 </TD>
54838 <TD width=10% BGCOLOR=#C0FFC0>
54839 <B>Mask</B>
54840 </TD>
54841 <TD width=10% BGCOLOR=#C0FFC0>
54842 <B>Value</B>
54843 </TD>
54844 <TD width=15% BGCOLOR=#C0FFC0>
54845 <B>Shifted Value</B>
54846 </TD>
54847 <TD width=35% BGCOLOR=#C0FFC0>
54848 <B>Description</B>
54849 </TD>
54850 </TR>
54851 <TR valign="top">
54852 <TD width=15% BGCOLOR=#FBF5EF>
54853 <B>CLKACT0</B>
54854 </TD>
54855 <TD width=15% BGCOLOR=#FBF5EF>
54856 <B>0:0</B>
54857 </TD>
54858 <TD width=10% BGCOLOR=#FBF5EF>
54859 <B>1</B>
54860 </TD>
54861 <TD width=10% BGCOLOR=#FBF5EF>
54862 <B>1</B>
54863 </TD>
54864 <TD width=15% BGCOLOR=#FBF5EF>
54865 <B>1</B>
54866 </TD>
54867 <TD width=35% BGCOLOR=#FBF5EF>
54868 <B>CAN 0 Reference Clock active: 0: Clock is disabled 1: Clock is enabled</B>
54869 </TD>
54870 </TR>
54871 <TR valign="top">
54872 <TD width=15% BGCOLOR=#FBF5EF>
54873 <B>CLKACT1</B>
54874 </TD>
54875 <TD width=15% BGCOLOR=#FBF5EF>
54876 <B>1:1</B>
54877 </TD>
54878 <TD width=10% BGCOLOR=#FBF5EF>
54879 <B>2</B>
54880 </TD>
54881 <TD width=10% BGCOLOR=#FBF5EF>
54882 <B>0</B>
54883 </TD>
54884 <TD width=15% BGCOLOR=#FBF5EF>
54885 <B>0</B>
54886 </TD>
54887 <TD width=35% BGCOLOR=#FBF5EF>
54888 <B>CAN 1 Reference Clock active: 0: Clock is disabled 1: Clock is enabled</B>
54889 </TD>
54890 </TR>
54891 <TR valign="top">
54892 <TD width=15% BGCOLOR=#FBF5EF>
54893 <B>SRCSEL</B>
54894 </TD>
54895 <TD width=15% BGCOLOR=#FBF5EF>
54896 <B>5:4</B>
54897 </TD>
54898 <TD width=10% BGCOLOR=#FBF5EF>
54899 <B>30</B>
54900 </TD>
54901 <TD width=10% BGCOLOR=#FBF5EF>
54902 <B>0</B>
54903 </TD>
54904 <TD width=15% BGCOLOR=#FBF5EF>
54905 <B>0</B>
54906 </TD>
54907 <TD width=35% BGCOLOR=#FBF5EF>
54908 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
54909 </TD>
54910 </TR>
54911 <TR valign="top">
54912 <TD width=15% BGCOLOR=#FBF5EF>
54913 <B>DIVISOR0</B>
54914 </TD>
54915 <TD width=15% BGCOLOR=#FBF5EF>
54916 <B>13:8</B>
54917 </TD>
54918 <TD width=10% BGCOLOR=#FBF5EF>
54919 <B>3f00</B>
54920 </TD>
54921 <TD width=10% BGCOLOR=#FBF5EF>
54922 <B>e</B>
54923 </TD>
54924 <TD width=15% BGCOLOR=#FBF5EF>
54925 <B>e00</B>
54926 </TD>
54927 <TD width=35% BGCOLOR=#FBF5EF>
54928 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider</B>
54929 </TD>
54930 </TR>
54931 <TR valign="top">
54932 <TD width=15% BGCOLOR=#FBF5EF>
54933 <B>DIVISOR1</B>
54934 </TD>
54935 <TD width=15% BGCOLOR=#FBF5EF>
54936 <B>25:20</B>
54937 </TD>
54938 <TD width=10% BGCOLOR=#FBF5EF>
54939 <B>3f00000</B>
54940 </TD>
54941 <TD width=10% BGCOLOR=#FBF5EF>
54942 <B>3</B>
54943 </TD>
54944 <TD width=15% BGCOLOR=#FBF5EF>
54945 <B>300000</B>
54946 </TD>
54947 <TD width=35% BGCOLOR=#FBF5EF>
54948 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider.</B>
54949 </TD>
54950 </TR>
54951 <TR valign="top">
54952 <TD width=15% BGCOLOR=#C0C0C0>
54953 <B>CAN_CLK_CTRL@0XF800015C</B>
54954 </TD>
54955 <TD width=15% BGCOLOR=#C0C0C0>
54956 <B>31:0</B>
54957 </TD>
54958 <TD width=10% BGCOLOR=#C0C0C0>
54959 <B>3f03f33</B>
54960 </TD>
54961 <TD width=10% BGCOLOR=#C0C0C0>
54962 <B></B>
54963 </TD>
54964 <TD width=15% BGCOLOR=#C0C0C0>
54965 <B>300e01</B>
54966 </TD>
54967 <TD width=35% BGCOLOR=#C0C0C0>
54968 <B>CAN Ref Clock Control</B>
54969 </TD>
54970 </TR>
54971 </TABLE>
54972 <P>
54973 <H2><a name="CAN_MIOCLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)CAN_MIOCLK_CTRL</a></H2>
54974 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
54975 <TR valign="top">
54976 <TD width=15% BGCOLOR=#FFFF00>
54977 <B>Register Name</B>
54978 </TD>
54979 <TD width=15% BGCOLOR=#FFFF00>
54980 <B>Address</B>
54981 </TD>
54982 <TD width=10% BGCOLOR=#FFFF00>
54983 <B>Width</B>
54984 </TD>
54985 <TD width=10% BGCOLOR=#FFFF00>
54986 <B>Type</B>
54987 </TD>
54988 <TD width=15% BGCOLOR=#FFFF00>
54989 <B>Reset Value</B>
54990 </TD>
54991 <TD width=35% BGCOLOR=#FFFF00>
54992 <B>Description</B>
54993 </TD>
54994 </TR>
54995 <TR valign="top">
54996 <TD width=15% BGCOLOR=#FBF5EF>
54997 <B>CAN_MIOCLK_CTRL</B>
54998 </TD>
54999 <TD width=15% BGCOLOR=#FBF5EF>
55000 <B>0XF8000160</B>
55001 </TD>
55002 <TD width=10% BGCOLOR=#FBF5EF>
55003 <B>32</B>
55004 </TD>
55005 <TD width=10% BGCOLOR=#FBF5EF>
55006 <B>rw</B>
55007 </TD>
55008 <TD width=15% BGCOLOR=#FBF5EF>
55009 <B>0x00000000</B>
55010 </TD>
55011 <TD width=35% BGCOLOR=#FBF5EF>
55012 <B>--</B>
55013 </TD>
55014 </TR>
55015 </TABLE>
55016 <P>
55017 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55018 <TR valign="top">
55019 <TD width=15% BGCOLOR=#C0FFC0>
55020 <B>Field Name</B>
55021 </TD>
55022 <TD width=15% BGCOLOR=#C0FFC0>
55023 <B>Bits</B>
55024 </TD>
55025 <TD width=10% BGCOLOR=#C0FFC0>
55026 <B>Mask</B>
55027 </TD>
55028 <TD width=10% BGCOLOR=#C0FFC0>
55029 <B>Value</B>
55030 </TD>
55031 <TD width=15% BGCOLOR=#C0FFC0>
55032 <B>Shifted Value</B>
55033 </TD>
55034 <TD width=35% BGCOLOR=#C0FFC0>
55035 <B>Description</B>
55036 </TD>
55037 </TR>
55038 <TR valign="top">
55039 <TD width=15% BGCOLOR=#FBF5EF>
55040 <B>CAN0_MUX</B>
55041 </TD>
55042 <TD width=15% BGCOLOR=#FBF5EF>
55043 <B>5:0</B>
55044 </TD>
55045 <TD width=10% BGCOLOR=#FBF5EF>
55046 <B>3f</B>
55047 </TD>
55048 <TD width=10% BGCOLOR=#FBF5EF>
55049 <B>0</B>
55050 </TD>
55051 <TD width=15% BGCOLOR=#FBF5EF>
55052 <B>0</B>
55053 </TD>
55054 <TD width=35% BGCOLOR=#FBF5EF>
55055 <B>CAN 0 mux selection for MIO. Setting this to zero will select MIO[0] as the clock source. Only values 0-53 are valid.</B>
55056 </TD>
55057 </TR>
55058 <TR valign="top">
55059 <TD width=15% BGCOLOR=#FBF5EF>
55060 <B>CAN0_REF_SEL</B>
55061 </TD>
55062 <TD width=15% BGCOLOR=#FBF5EF>
55063 <B>6:6</B>
55064 </TD>
55065 <TD width=10% BGCOLOR=#FBF5EF>
55066 <B>40</B>
55067 </TD>
55068 <TD width=10% BGCOLOR=#FBF5EF>
55069 <B>0</B>
55070 </TD>
55071 <TD width=15% BGCOLOR=#FBF5EF>
55072 <B>0</B>
55073 </TD>
55074 <TD width=35% BGCOLOR=#FBF5EF>
55075 <B>CAN 0 Reference Clock selection: 0: From internal PLL 1: From MIO based on the next field</B>
55076 </TD>
55077 </TR>
55078 <TR valign="top">
55079 <TD width=15% BGCOLOR=#FBF5EF>
55080 <B>CAN1_MUX</B>
55081 </TD>
55082 <TD width=15% BGCOLOR=#FBF5EF>
55083 <B>21:16</B>
55084 </TD>
55085 <TD width=10% BGCOLOR=#FBF5EF>
55086 <B>3f0000</B>
55087 </TD>
55088 <TD width=10% BGCOLOR=#FBF5EF>
55089 <B>0</B>
55090 </TD>
55091 <TD width=15% BGCOLOR=#FBF5EF>
55092 <B>0</B>
55093 </TD>
55094 <TD width=35% BGCOLOR=#FBF5EF>
55095 <B>CAN 1 mux selection for MIO. Setting this to zero will select MIO[0] as the clock source. Only values 0-53 are valid.</B>
55096 </TD>
55097 </TR>
55098 <TR valign="top">
55099 <TD width=15% BGCOLOR=#FBF5EF>
55100 <B>CAN1_REF_SEL</B>
55101 </TD>
55102 <TD width=15% BGCOLOR=#FBF5EF>
55103 <B>22:22</B>
55104 </TD>
55105 <TD width=10% BGCOLOR=#FBF5EF>
55106 <B>400000</B>
55107 </TD>
55108 <TD width=10% BGCOLOR=#FBF5EF>
55109 <B>0</B>
55110 </TD>
55111 <TD width=15% BGCOLOR=#FBF5EF>
55112 <B>0</B>
55113 </TD>
55114 <TD width=35% BGCOLOR=#FBF5EF>
55115 <B>CAN 1 Reference Clock selection: 0: From internal PLL. 1: From MIO based on the next field</B>
55116 </TD>
55117 </TR>
55118 <TR valign="top">
55119 <TD width=15% BGCOLOR=#C0C0C0>
55120 <B>CAN_MIOCLK_CTRL@0XF8000160</B>
55121 </TD>
55122 <TD width=15% BGCOLOR=#C0C0C0>
55123 <B>31:0</B>
55124 </TD>
55125 <TD width=10% BGCOLOR=#C0C0C0>
55126 <B>7f007f</B>
55127 </TD>
55128 <TD width=10% BGCOLOR=#C0C0C0>
55129 <B></B>
55130 </TD>
55131 <TD width=15% BGCOLOR=#C0C0C0>
55132 <B>0</B>
55133 </TD>
55134 <TD width=35% BGCOLOR=#C0C0C0>
55135 <B>CAN MIO Clock Control</B>
55136 </TD>
55137 </TR>
55138 </TABLE>
55139 <P>
55140 <H2><a name="PCAP_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)PCAP_CLK_CTRL</a></H2>
55141 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55142 <TR valign="top">
55143 <TD width=15% BGCOLOR=#FFFF00>
55144 <B>Register Name</B>
55145 </TD>
55146 <TD width=15% BGCOLOR=#FFFF00>
55147 <B>Address</B>
55148 </TD>
55149 <TD width=10% BGCOLOR=#FFFF00>
55150 <B>Width</B>
55151 </TD>
55152 <TD width=10% BGCOLOR=#FFFF00>
55153 <B>Type</B>
55154 </TD>
55155 <TD width=15% BGCOLOR=#FFFF00>
55156 <B>Reset Value</B>
55157 </TD>
55158 <TD width=35% BGCOLOR=#FFFF00>
55159 <B>Description</B>
55160 </TD>
55161 </TR>
55162 <TR valign="top">
55163 <TD width=15% BGCOLOR=#FBF5EF>
55164 <B>PCAP_CLK_CTRL</B>
55165 </TD>
55166 <TD width=15% BGCOLOR=#FBF5EF>
55167 <B>0XF8000168</B>
55168 </TD>
55169 <TD width=10% BGCOLOR=#FBF5EF>
55170 <B>32</B>
55171 </TD>
55172 <TD width=10% BGCOLOR=#FBF5EF>
55173 <B>rw</B>
55174 </TD>
55175 <TD width=15% BGCOLOR=#FBF5EF>
55176 <B>0x00000000</B>
55177 </TD>
55178 <TD width=35% BGCOLOR=#FBF5EF>
55179 <B>--</B>
55180 </TD>
55181 </TR>
55182 </TABLE>
55183 <P>
55184 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55185 <TR valign="top">
55186 <TD width=15% BGCOLOR=#C0FFC0>
55187 <B>Field Name</B>
55188 </TD>
55189 <TD width=15% BGCOLOR=#C0FFC0>
55190 <B>Bits</B>
55191 </TD>
55192 <TD width=10% BGCOLOR=#C0FFC0>
55193 <B>Mask</B>
55194 </TD>
55195 <TD width=10% BGCOLOR=#C0FFC0>
55196 <B>Value</B>
55197 </TD>
55198 <TD width=15% BGCOLOR=#C0FFC0>
55199 <B>Shifted Value</B>
55200 </TD>
55201 <TD width=35% BGCOLOR=#C0FFC0>
55202 <B>Description</B>
55203 </TD>
55204 </TR>
55205 <TR valign="top">
55206 <TD width=15% BGCOLOR=#FBF5EF>
55207 <B>CLKACT</B>
55208 </TD>
55209 <TD width=15% BGCOLOR=#FBF5EF>
55210 <B>0:0</B>
55211 </TD>
55212 <TD width=10% BGCOLOR=#FBF5EF>
55213 <B>1</B>
55214 </TD>
55215 <TD width=10% BGCOLOR=#FBF5EF>
55216 <B>1</B>
55217 </TD>
55218 <TD width=15% BGCOLOR=#FBF5EF>
55219 <B>1</B>
55220 </TD>
55221 <TD width=35% BGCOLOR=#FBF5EF>
55222 <B>Clock active: 0: Clock is disabled 1: Clock is enabled</B>
55223 </TD>
55224 </TR>
55225 <TR valign="top">
55226 <TD width=15% BGCOLOR=#FBF5EF>
55227 <B>SRCSEL</B>
55228 </TD>
55229 <TD width=15% BGCOLOR=#FBF5EF>
55230 <B>5:4</B>
55231 </TD>
55232 <TD width=10% BGCOLOR=#FBF5EF>
55233 <B>30</B>
55234 </TD>
55235 <TD width=10% BGCOLOR=#FBF5EF>
55236 <B>0</B>
55237 </TD>
55238 <TD width=15% BGCOLOR=#FBF5EF>
55239 <B>0</B>
55240 </TD>
55241 <TD width=35% BGCOLOR=#FBF5EF>
55242 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
55243 </TD>
55244 </TR>
55245 <TR valign="top">
55246 <TD width=15% BGCOLOR=#FBF5EF>
55247 <B>DIVISOR</B>
55248 </TD>
55249 <TD width=15% BGCOLOR=#FBF5EF>
55250 <B>13:8</B>
55251 </TD>
55252 <TD width=10% BGCOLOR=#FBF5EF>
55253 <B>3f00</B>
55254 </TD>
55255 <TD width=10% BGCOLOR=#FBF5EF>
55256 <B>5</B>
55257 </TD>
55258 <TD width=15% BGCOLOR=#FBF5EF>
55259 <B>500</B>
55260 </TD>
55261 <TD width=35% BGCOLOR=#FBF5EF>
55262 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
55263 </TD>
55264 </TR>
55265 <TR valign="top">
55266 <TD width=15% BGCOLOR=#C0C0C0>
55267 <B>PCAP_CLK_CTRL@0XF8000168</B>
55268 </TD>
55269 <TD width=15% BGCOLOR=#C0C0C0>
55270 <B>31:0</B>
55271 </TD>
55272 <TD width=10% BGCOLOR=#C0C0C0>
55273 <B>3f31</B>
55274 </TD>
55275 <TD width=10% BGCOLOR=#C0C0C0>
55276 <B></B>
55277 </TD>
55278 <TD width=15% BGCOLOR=#C0C0C0>
55279 <B>501</B>
55280 </TD>
55281 <TD width=35% BGCOLOR=#C0C0C0>
55282 <B>PCAP Clock Control</B>
55283 </TD>
55284 </TR>
55285 </TABLE>
55286 <P>
55287 <H2><a name="FPGA0_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA0_CLK_CTRL</a></H2>
55288 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55289 <TR valign="top">
55290 <TD width=15% BGCOLOR=#FFFF00>
55291 <B>Register Name</B>
55292 </TD>
55293 <TD width=15% BGCOLOR=#FFFF00>
55294 <B>Address</B>
55295 </TD>
55296 <TD width=10% BGCOLOR=#FFFF00>
55297 <B>Width</B>
55298 </TD>
55299 <TD width=10% BGCOLOR=#FFFF00>
55300 <B>Type</B>
55301 </TD>
55302 <TD width=15% BGCOLOR=#FFFF00>
55303 <B>Reset Value</B>
55304 </TD>
55305 <TD width=35% BGCOLOR=#FFFF00>
55306 <B>Description</B>
55307 </TD>
55308 </TR>
55309 <TR valign="top">
55310 <TD width=15% BGCOLOR=#FBF5EF>
55311 <B>FPGA0_CLK_CTRL</B>
55312 </TD>
55313 <TD width=15% BGCOLOR=#FBF5EF>
55314 <B>0XF8000170</B>
55315 </TD>
55316 <TD width=10% BGCOLOR=#FBF5EF>
55317 <B>32</B>
55318 </TD>
55319 <TD width=10% BGCOLOR=#FBF5EF>
55320 <B>rw</B>
55321 </TD>
55322 <TD width=15% BGCOLOR=#FBF5EF>
55323 <B>0x00000000</B>
55324 </TD>
55325 <TD width=35% BGCOLOR=#FBF5EF>
55326 <B>--</B>
55327 </TD>
55328 </TR>
55329 </TABLE>
55330 <P>
55331 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55332 <TR valign="top">
55333 <TD width=15% BGCOLOR=#C0FFC0>
55334 <B>Field Name</B>
55335 </TD>
55336 <TD width=15% BGCOLOR=#C0FFC0>
55337 <B>Bits</B>
55338 </TD>
55339 <TD width=10% BGCOLOR=#C0FFC0>
55340 <B>Mask</B>
55341 </TD>
55342 <TD width=10% BGCOLOR=#C0FFC0>
55343 <B>Value</B>
55344 </TD>
55345 <TD width=15% BGCOLOR=#C0FFC0>
55346 <B>Shifted Value</B>
55347 </TD>
55348 <TD width=35% BGCOLOR=#C0FFC0>
55349 <B>Description</B>
55350 </TD>
55351 </TR>
55352 <TR valign="top">
55353 <TD width=15% BGCOLOR=#FBF5EF>
55354 <B>SRCSEL</B>
55355 </TD>
55356 <TD width=15% BGCOLOR=#FBF5EF>
55357 <B>5:4</B>
55358 </TD>
55359 <TD width=10% BGCOLOR=#FBF5EF>
55360 <B>30</B>
55361 </TD>
55362 <TD width=10% BGCOLOR=#FBF5EF>
55363 <B>0</B>
55364 </TD>
55365 <TD width=15% BGCOLOR=#FBF5EF>
55366 <B>0</B>
55367 </TD>
55368 <TD width=35% BGCOLOR=#FBF5EF>
55369 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
55370 </TD>
55371 </TR>
55372 <TR valign="top">
55373 <TD width=15% BGCOLOR=#FBF5EF>
55374 <B>DIVISOR0</B>
55375 </TD>
55376 <TD width=15% BGCOLOR=#FBF5EF>
55377 <B>13:8</B>
55378 </TD>
55379 <TD width=10% BGCOLOR=#FBF5EF>
55380 <B>3f00</B>
55381 </TD>
55382 <TD width=10% BGCOLOR=#FBF5EF>
55383 <B>14</B>
55384 </TD>
55385 <TD width=15% BGCOLOR=#FBF5EF>
55386 <B>1400</B>
55387 </TD>
55388 <TD width=35% BGCOLOR=#FBF5EF>
55389 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider.</B>
55390 </TD>
55391 </TR>
55392 <TR valign="top">
55393 <TD width=15% BGCOLOR=#FBF5EF>
55394 <B>DIVISOR1</B>
55395 </TD>
55396 <TD width=15% BGCOLOR=#FBF5EF>
55397 <B>25:20</B>
55398 </TD>
55399 <TD width=10% BGCOLOR=#FBF5EF>
55400 <B>3f00000</B>
55401 </TD>
55402 <TD width=10% BGCOLOR=#FBF5EF>
55403 <B>1</B>
55404 </TD>
55405 <TD width=15% BGCOLOR=#FBF5EF>
55406 <B>100000</B>
55407 </TD>
55408 <TD width=35% BGCOLOR=#FBF5EF>
55409 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divide</B>
55410 </TD>
55411 </TR>
55412 <TR valign="top">
55413 <TD width=15% BGCOLOR=#C0C0C0>
55414 <B>FPGA0_CLK_CTRL@0XF8000170</B>
55415 </TD>
55416 <TD width=15% BGCOLOR=#C0C0C0>
55417 <B>31:0</B>
55418 </TD>
55419 <TD width=10% BGCOLOR=#C0C0C0>
55420 <B>3f03f30</B>
55421 </TD>
55422 <TD width=10% BGCOLOR=#C0C0C0>
55423 <B></B>
55424 </TD>
55425 <TD width=15% BGCOLOR=#C0C0C0>
55426 <B>101400</B>
55427 </TD>
55428 <TD width=35% BGCOLOR=#C0C0C0>
55429 <B>PL Clock 0 Output control</B>
55430 </TD>
55431 </TR>
55432 </TABLE>
55433 <P>
55434 <H2><a name="FPGA1_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA1_CLK_CTRL</a></H2>
55435 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55436 <TR valign="top">
55437 <TD width=15% BGCOLOR=#FFFF00>
55438 <B>Register Name</B>
55439 </TD>
55440 <TD width=15% BGCOLOR=#FFFF00>
55441 <B>Address</B>
55442 </TD>
55443 <TD width=10% BGCOLOR=#FFFF00>
55444 <B>Width</B>
55445 </TD>
55446 <TD width=10% BGCOLOR=#FFFF00>
55447 <B>Type</B>
55448 </TD>
55449 <TD width=15% BGCOLOR=#FFFF00>
55450 <B>Reset Value</B>
55451 </TD>
55452 <TD width=35% BGCOLOR=#FFFF00>
55453 <B>Description</B>
55454 </TD>
55455 </TR>
55456 <TR valign="top">
55457 <TD width=15% BGCOLOR=#FBF5EF>
55458 <B>FPGA1_CLK_CTRL</B>
55459 </TD>
55460 <TD width=15% BGCOLOR=#FBF5EF>
55461 <B>0XF8000180</B>
55462 </TD>
55463 <TD width=10% BGCOLOR=#FBF5EF>
55464 <B>32</B>
55465 </TD>
55466 <TD width=10% BGCOLOR=#FBF5EF>
55467 <B>rw</B>
55468 </TD>
55469 <TD width=15% BGCOLOR=#FBF5EF>
55470 <B>0x00000000</B>
55471 </TD>
55472 <TD width=35% BGCOLOR=#FBF5EF>
55473 <B>--</B>
55474 </TD>
55475 </TR>
55476 </TABLE>
55477 <P>
55478 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55479 <TR valign="top">
55480 <TD width=15% BGCOLOR=#C0FFC0>
55481 <B>Field Name</B>
55482 </TD>
55483 <TD width=15% BGCOLOR=#C0FFC0>
55484 <B>Bits</B>
55485 </TD>
55486 <TD width=10% BGCOLOR=#C0FFC0>
55487 <B>Mask</B>
55488 </TD>
55489 <TD width=10% BGCOLOR=#C0FFC0>
55490 <B>Value</B>
55491 </TD>
55492 <TD width=15% BGCOLOR=#C0FFC0>
55493 <B>Shifted Value</B>
55494 </TD>
55495 <TD width=35% BGCOLOR=#C0FFC0>
55496 <B>Description</B>
55497 </TD>
55498 </TR>
55499 <TR valign="top">
55500 <TD width=15% BGCOLOR=#FBF5EF>
55501 <B>SRCSEL</B>
55502 </TD>
55503 <TD width=15% BGCOLOR=#FBF5EF>
55504 <B>5:4</B>
55505 </TD>
55506 <TD width=10% BGCOLOR=#FBF5EF>
55507 <B>30</B>
55508 </TD>
55509 <TD width=10% BGCOLOR=#FBF5EF>
55510 <B>0</B>
55511 </TD>
55512 <TD width=15% BGCOLOR=#FBF5EF>
55513 <B>0</B>
55514 </TD>
55515 <TD width=35% BGCOLOR=#FBF5EF>
55516 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
55517 </TD>
55518 </TR>
55519 <TR valign="top">
55520 <TD width=15% BGCOLOR=#FBF5EF>
55521 <B>DIVISOR0</B>
55522 </TD>
55523 <TD width=15% BGCOLOR=#FBF5EF>
55524 <B>13:8</B>
55525 </TD>
55526 <TD width=10% BGCOLOR=#FBF5EF>
55527 <B>3f00</B>
55528 </TD>
55529 <TD width=10% BGCOLOR=#FBF5EF>
55530 <B>14</B>
55531 </TD>
55532 <TD width=15% BGCOLOR=#FBF5EF>
55533 <B>1400</B>
55534 </TD>
55535 <TD width=35% BGCOLOR=#FBF5EF>
55536 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider.</B>
55537 </TD>
55538 </TR>
55539 <TR valign="top">
55540 <TD width=15% BGCOLOR=#FBF5EF>
55541 <B>DIVISOR1</B>
55542 </TD>
55543 <TD width=15% BGCOLOR=#FBF5EF>
55544 <B>25:20</B>
55545 </TD>
55546 <TD width=10% BGCOLOR=#FBF5EF>
55547 <B>3f00000</B>
55548 </TD>
55549 <TD width=10% BGCOLOR=#FBF5EF>
55550 <B>1</B>
55551 </TD>
55552 <TD width=15% BGCOLOR=#FBF5EF>
55553 <B>100000</B>
55554 </TD>
55555 <TD width=35% BGCOLOR=#FBF5EF>
55556 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divide</B>
55557 </TD>
55558 </TR>
55559 <TR valign="top">
55560 <TD width=15% BGCOLOR=#C0C0C0>
55561 <B>FPGA1_CLK_CTRL@0XF8000180</B>
55562 </TD>
55563 <TD width=15% BGCOLOR=#C0C0C0>
55564 <B>31:0</B>
55565 </TD>
55566 <TD width=10% BGCOLOR=#C0C0C0>
55567 <B>3f03f30</B>
55568 </TD>
55569 <TD width=10% BGCOLOR=#C0C0C0>
55570 <B></B>
55571 </TD>
55572 <TD width=15% BGCOLOR=#C0C0C0>
55573 <B>101400</B>
55574 </TD>
55575 <TD width=35% BGCOLOR=#C0C0C0>
55576 <B>PL Clock 1 Output control</B>
55577 </TD>
55578 </TR>
55579 </TABLE>
55580 <P>
55581 <H2><a name="FPGA2_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA2_CLK_CTRL</a></H2>
55582 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55583 <TR valign="top">
55584 <TD width=15% BGCOLOR=#FFFF00>
55585 <B>Register Name</B>
55586 </TD>
55587 <TD width=15% BGCOLOR=#FFFF00>
55588 <B>Address</B>
55589 </TD>
55590 <TD width=10% BGCOLOR=#FFFF00>
55591 <B>Width</B>
55592 </TD>
55593 <TD width=10% BGCOLOR=#FFFF00>
55594 <B>Type</B>
55595 </TD>
55596 <TD width=15% BGCOLOR=#FFFF00>
55597 <B>Reset Value</B>
55598 </TD>
55599 <TD width=35% BGCOLOR=#FFFF00>
55600 <B>Description</B>
55601 </TD>
55602 </TR>
55603 <TR valign="top">
55604 <TD width=15% BGCOLOR=#FBF5EF>
55605 <B>FPGA2_CLK_CTRL</B>
55606 </TD>
55607 <TD width=15% BGCOLOR=#FBF5EF>
55608 <B>0XF8000190</B>
55609 </TD>
55610 <TD width=10% BGCOLOR=#FBF5EF>
55611 <B>32</B>
55612 </TD>
55613 <TD width=10% BGCOLOR=#FBF5EF>
55614 <B>rw</B>
55615 </TD>
55616 <TD width=15% BGCOLOR=#FBF5EF>
55617 <B>0x00000000</B>
55618 </TD>
55619 <TD width=35% BGCOLOR=#FBF5EF>
55620 <B>--</B>
55621 </TD>
55622 </TR>
55623 </TABLE>
55624 <P>
55625 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55626 <TR valign="top">
55627 <TD width=15% BGCOLOR=#C0FFC0>
55628 <B>Field Name</B>
55629 </TD>
55630 <TD width=15% BGCOLOR=#C0FFC0>
55631 <B>Bits</B>
55632 </TD>
55633 <TD width=10% BGCOLOR=#C0FFC0>
55634 <B>Mask</B>
55635 </TD>
55636 <TD width=10% BGCOLOR=#C0FFC0>
55637 <B>Value</B>
55638 </TD>
55639 <TD width=15% BGCOLOR=#C0FFC0>
55640 <B>Shifted Value</B>
55641 </TD>
55642 <TD width=35% BGCOLOR=#C0FFC0>
55643 <B>Description</B>
55644 </TD>
55645 </TR>
55646 <TR valign="top">
55647 <TD width=15% BGCOLOR=#FBF5EF>
55648 <B>SRCSEL</B>
55649 </TD>
55650 <TD width=15% BGCOLOR=#FBF5EF>
55651 <B>5:4</B>
55652 </TD>
55653 <TD width=10% BGCOLOR=#FBF5EF>
55654 <B>30</B>
55655 </TD>
55656 <TD width=10% BGCOLOR=#FBF5EF>
55657 <B>0</B>
55658 </TD>
55659 <TD width=15% BGCOLOR=#FBF5EF>
55660 <B>0</B>
55661 </TD>
55662 <TD width=35% BGCOLOR=#FBF5EF>
55663 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
55664 </TD>
55665 </TR>
55666 <TR valign="top">
55667 <TD width=15% BGCOLOR=#FBF5EF>
55668 <B>DIVISOR0</B>
55669 </TD>
55670 <TD width=15% BGCOLOR=#FBF5EF>
55671 <B>13:8</B>
55672 </TD>
55673 <TD width=10% BGCOLOR=#FBF5EF>
55674 <B>3f00</B>
55675 </TD>
55676 <TD width=10% BGCOLOR=#FBF5EF>
55677 <B>14</B>
55678 </TD>
55679 <TD width=15% BGCOLOR=#FBF5EF>
55680 <B>1400</B>
55681 </TD>
55682 <TD width=35% BGCOLOR=#FBF5EF>
55683 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider.</B>
55684 </TD>
55685 </TR>
55686 <TR valign="top">
55687 <TD width=15% BGCOLOR=#FBF5EF>
55688 <B>DIVISOR1</B>
55689 </TD>
55690 <TD width=15% BGCOLOR=#FBF5EF>
55691 <B>25:20</B>
55692 </TD>
55693 <TD width=10% BGCOLOR=#FBF5EF>
55694 <B>3f00000</B>
55695 </TD>
55696 <TD width=10% BGCOLOR=#FBF5EF>
55697 <B>1</B>
55698 </TD>
55699 <TD width=15% BGCOLOR=#FBF5EF>
55700 <B>100000</B>
55701 </TD>
55702 <TD width=35% BGCOLOR=#FBF5EF>
55703 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divide</B>
55704 </TD>
55705 </TR>
55706 <TR valign="top">
55707 <TD width=15% BGCOLOR=#C0C0C0>
55708 <B>FPGA2_CLK_CTRL@0XF8000190</B>
55709 </TD>
55710 <TD width=15% BGCOLOR=#C0C0C0>
55711 <B>31:0</B>
55712 </TD>
55713 <TD width=10% BGCOLOR=#C0C0C0>
55714 <B>3f03f30</B>
55715 </TD>
55716 <TD width=10% BGCOLOR=#C0C0C0>
55717 <B></B>
55718 </TD>
55719 <TD width=15% BGCOLOR=#C0C0C0>
55720 <B>101400</B>
55721 </TD>
55722 <TD width=35% BGCOLOR=#C0C0C0>
55723 <B>PL Clock 2 output control</B>
55724 </TD>
55725 </TR>
55726 </TABLE>
55727 <P>
55728 <H2><a name="FPGA3_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA3_CLK_CTRL</a></H2>
55729 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55730 <TR valign="top">
55731 <TD width=15% BGCOLOR=#FFFF00>
55732 <B>Register Name</B>
55733 </TD>
55734 <TD width=15% BGCOLOR=#FFFF00>
55735 <B>Address</B>
55736 </TD>
55737 <TD width=10% BGCOLOR=#FFFF00>
55738 <B>Width</B>
55739 </TD>
55740 <TD width=10% BGCOLOR=#FFFF00>
55741 <B>Type</B>
55742 </TD>
55743 <TD width=15% BGCOLOR=#FFFF00>
55744 <B>Reset Value</B>
55745 </TD>
55746 <TD width=35% BGCOLOR=#FFFF00>
55747 <B>Description</B>
55748 </TD>
55749 </TR>
55750 <TR valign="top">
55751 <TD width=15% BGCOLOR=#FBF5EF>
55752 <B>FPGA3_CLK_CTRL</B>
55753 </TD>
55754 <TD width=15% BGCOLOR=#FBF5EF>
55755 <B>0XF80001A0</B>
55756 </TD>
55757 <TD width=10% BGCOLOR=#FBF5EF>
55758 <B>32</B>
55759 </TD>
55760 <TD width=10% BGCOLOR=#FBF5EF>
55761 <B>rw</B>
55762 </TD>
55763 <TD width=15% BGCOLOR=#FBF5EF>
55764 <B>0x00000000</B>
55765 </TD>
55766 <TD width=35% BGCOLOR=#FBF5EF>
55767 <B>--</B>
55768 </TD>
55769 </TR>
55770 </TABLE>
55771 <P>
55772 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55773 <TR valign="top">
55774 <TD width=15% BGCOLOR=#C0FFC0>
55775 <B>Field Name</B>
55776 </TD>
55777 <TD width=15% BGCOLOR=#C0FFC0>
55778 <B>Bits</B>
55779 </TD>
55780 <TD width=10% BGCOLOR=#C0FFC0>
55781 <B>Mask</B>
55782 </TD>
55783 <TD width=10% BGCOLOR=#C0FFC0>
55784 <B>Value</B>
55785 </TD>
55786 <TD width=15% BGCOLOR=#C0FFC0>
55787 <B>Shifted Value</B>
55788 </TD>
55789 <TD width=35% BGCOLOR=#C0FFC0>
55790 <B>Description</B>
55791 </TD>
55792 </TR>
55793 <TR valign="top">
55794 <TD width=15% BGCOLOR=#FBF5EF>
55795 <B>SRCSEL</B>
55796 </TD>
55797 <TD width=15% BGCOLOR=#FBF5EF>
55798 <B>5:4</B>
55799 </TD>
55800 <TD width=10% BGCOLOR=#FBF5EF>
55801 <B>30</B>
55802 </TD>
55803 <TD width=10% BGCOLOR=#FBF5EF>
55804 <B>0</B>
55805 </TD>
55806 <TD width=15% BGCOLOR=#FBF5EF>
55807 <B>0</B>
55808 </TD>
55809 <TD width=35% BGCOLOR=#FBF5EF>
55810 <B>Select the source used to generate the clock: 0x: Source for generated clock is IO PLL. 10: Source for generated clock is ARM PLL. 11: Source for generated clock is DDR PLL.</B>
55811 </TD>
55812 </TR>
55813 <TR valign="top">
55814 <TD width=15% BGCOLOR=#FBF5EF>
55815 <B>DIVISOR0</B>
55816 </TD>
55817 <TD width=15% BGCOLOR=#FBF5EF>
55818 <B>13:8</B>
55819 </TD>
55820 <TD width=10% BGCOLOR=#FBF5EF>
55821 <B>3f00</B>
55822 </TD>
55823 <TD width=10% BGCOLOR=#FBF5EF>
55824 <B>14</B>
55825 </TD>
55826 <TD width=15% BGCOLOR=#FBF5EF>
55827 <B>1400</B>
55828 </TD>
55829 <TD width=35% BGCOLOR=#FBF5EF>
55830 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider.</B>
55831 </TD>
55832 </TR>
55833 <TR valign="top">
55834 <TD width=15% BGCOLOR=#FBF5EF>
55835 <B>DIVISOR1</B>
55836 </TD>
55837 <TD width=15% BGCOLOR=#FBF5EF>
55838 <B>25:20</B>
55839 </TD>
55840 <TD width=10% BGCOLOR=#FBF5EF>
55841 <B>3f00000</B>
55842 </TD>
55843 <TD width=10% BGCOLOR=#FBF5EF>
55844 <B>1</B>
55845 </TD>
55846 <TD width=15% BGCOLOR=#FBF5EF>
55847 <B>100000</B>
55848 </TD>
55849 <TD width=35% BGCOLOR=#FBF5EF>
55850 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divide</B>
55851 </TD>
55852 </TR>
55853 <TR valign="top">
55854 <TD width=15% BGCOLOR=#C0C0C0>
55855 <B>FPGA3_CLK_CTRL@0XF80001A0</B>
55856 </TD>
55857 <TD width=15% BGCOLOR=#C0C0C0>
55858 <B>31:0</B>
55859 </TD>
55860 <TD width=10% BGCOLOR=#C0C0C0>
55861 <B>3f03f30</B>
55862 </TD>
55863 <TD width=10% BGCOLOR=#C0C0C0>
55864 <B></B>
55865 </TD>
55866 <TD width=15% BGCOLOR=#C0C0C0>
55867 <B>101400</B>
55868 </TD>
55869 <TD width=35% BGCOLOR=#C0C0C0>
55870 <B>PL Clock 3 output control</B>
55871 </TD>
55872 </TR>
55873 </TABLE>
55874 <P>
55875 <H2><a name="CLK_621_TRUE">Register (<A href=#mod___slcr> slcr </A>)CLK_621_TRUE</a></H2>
55876 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55877 <TR valign="top">
55878 <TD width=15% BGCOLOR=#FFFF00>
55879 <B>Register Name</B>
55880 </TD>
55881 <TD width=15% BGCOLOR=#FFFF00>
55882 <B>Address</B>
55883 </TD>
55884 <TD width=10% BGCOLOR=#FFFF00>
55885 <B>Width</B>
55886 </TD>
55887 <TD width=10% BGCOLOR=#FFFF00>
55888 <B>Type</B>
55889 </TD>
55890 <TD width=15% BGCOLOR=#FFFF00>
55891 <B>Reset Value</B>
55892 </TD>
55893 <TD width=35% BGCOLOR=#FFFF00>
55894 <B>Description</B>
55895 </TD>
55896 </TR>
55897 <TR valign="top">
55898 <TD width=15% BGCOLOR=#FBF5EF>
55899 <B>CLK_621_TRUE</B>
55900 </TD>
55901 <TD width=15% BGCOLOR=#FBF5EF>
55902 <B>0XF80001C4</B>
55903 </TD>
55904 <TD width=10% BGCOLOR=#FBF5EF>
55905 <B>32</B>
55906 </TD>
55907 <TD width=10% BGCOLOR=#FBF5EF>
55908 <B>rw</B>
55909 </TD>
55910 <TD width=15% BGCOLOR=#FBF5EF>
55911 <B>0x00000000</B>
55912 </TD>
55913 <TD width=35% BGCOLOR=#FBF5EF>
55914 <B>--</B>
55915 </TD>
55916 </TR>
55917 </TABLE>
55918 <P>
55919 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55920 <TR valign="top">
55921 <TD width=15% BGCOLOR=#C0FFC0>
55922 <B>Field Name</B>
55923 </TD>
55924 <TD width=15% BGCOLOR=#C0FFC0>
55925 <B>Bits</B>
55926 </TD>
55927 <TD width=10% BGCOLOR=#C0FFC0>
55928 <B>Mask</B>
55929 </TD>
55930 <TD width=10% BGCOLOR=#C0FFC0>
55931 <B>Value</B>
55932 </TD>
55933 <TD width=15% BGCOLOR=#C0FFC0>
55934 <B>Shifted Value</B>
55935 </TD>
55936 <TD width=35% BGCOLOR=#C0FFC0>
55937 <B>Description</B>
55938 </TD>
55939 </TR>
55940 <TR valign="top">
55941 <TD width=15% BGCOLOR=#FBF5EF>
55942 <B>CLK_621_TRUE</B>
55943 </TD>
55944 <TD width=15% BGCOLOR=#FBF5EF>
55945 <B>0:0</B>
55946 </TD>
55947 <TD width=10% BGCOLOR=#FBF5EF>
55948 <B>1</B>
55949 </TD>
55950 <TD width=10% BGCOLOR=#FBF5EF>
55951 <B>1</B>
55952 </TD>
55953 <TD width=15% BGCOLOR=#FBF5EF>
55954 <B>1</B>
55955 </TD>
55956 <TD width=35% BGCOLOR=#FBF5EF>
55957 <B>Select the CPU clock ration: 0: 4:2:1 1: 6:2:1</B>
55958 </TD>
55959 </TR>
55960 <TR valign="top">
55961 <TD width=15% BGCOLOR=#C0C0C0>
55962 <B>CLK_621_TRUE@0XF80001C4</B>
55963 </TD>
55964 <TD width=15% BGCOLOR=#C0C0C0>
55965 <B>31:0</B>
55966 </TD>
55967 <TD width=10% BGCOLOR=#C0C0C0>
55968 <B>1</B>
55969 </TD>
55970 <TD width=10% BGCOLOR=#C0C0C0>
55971 <B></B>
55972 </TD>
55973 <TD width=15% BGCOLOR=#C0C0C0>
55974 <B>1</B>
55975 </TD>
55976 <TD width=35% BGCOLOR=#C0C0C0>
55977 <B>CPU Clock Ratio Mode select</B>
55978 </TD>
55979 </TR>
55980 </TABLE>
55981 <P>
55982 <H2><a name="APER_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)APER_CLK_CTRL</a></H2>
55983 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
55984 <TR valign="top">
55985 <TD width=15% BGCOLOR=#FFFF00>
55986 <B>Register Name</B>
55987 </TD>
55988 <TD width=15% BGCOLOR=#FFFF00>
55989 <B>Address</B>
55990 </TD>
55991 <TD width=10% BGCOLOR=#FFFF00>
55992 <B>Width</B>
55993 </TD>
55994 <TD width=10% BGCOLOR=#FFFF00>
55995 <B>Type</B>
55996 </TD>
55997 <TD width=15% BGCOLOR=#FFFF00>
55998 <B>Reset Value</B>
55999 </TD>
56000 <TD width=35% BGCOLOR=#FFFF00>
56001 <B>Description</B>
56002 </TD>
56003 </TR>
56004 <TR valign="top">
56005 <TD width=15% BGCOLOR=#FBF5EF>
56006 <B>APER_CLK_CTRL</B>
56007 </TD>
56008 <TD width=15% BGCOLOR=#FBF5EF>
56009 <B>0XF800012C</B>
56010 </TD>
56011 <TD width=10% BGCOLOR=#FBF5EF>
56012 <B>32</B>
56013 </TD>
56014 <TD width=10% BGCOLOR=#FBF5EF>
56015 <B>rw</B>
56016 </TD>
56017 <TD width=15% BGCOLOR=#FBF5EF>
56018 <B>0x00000000</B>
56019 </TD>
56020 <TD width=35% BGCOLOR=#FBF5EF>
56021 <B>--</B>
56022 </TD>
56023 </TR>
56024 </TABLE>
56025 <P>
56026 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
56027 <TR valign="top">
56028 <TD width=15% BGCOLOR=#C0FFC0>
56029 <B>Field Name</B>
56030 </TD>
56031 <TD width=15% BGCOLOR=#C0FFC0>
56032 <B>Bits</B>
56033 </TD>
56034 <TD width=10% BGCOLOR=#C0FFC0>
56035 <B>Mask</B>
56036 </TD>
56037 <TD width=10% BGCOLOR=#C0FFC0>
56038 <B>Value</B>
56039 </TD>
56040 <TD width=15% BGCOLOR=#C0FFC0>
56041 <B>Shifted Value</B>
56042 </TD>
56043 <TD width=35% BGCOLOR=#C0FFC0>
56044 <B>Description</B>
56045 </TD>
56046 </TR>
56047 <TR valign="top">
56048 <TD width=15% BGCOLOR=#FBF5EF>
56049 <B>DMA_CPU_2XCLKACT</B>
56050 </TD>
56051 <TD width=15% BGCOLOR=#FBF5EF>
56052 <B>0:0</B>
56053 </TD>
56054 <TD width=10% BGCOLOR=#FBF5EF>
56055 <B>1</B>
56056 </TD>
56057 <TD width=10% BGCOLOR=#FBF5EF>
56058 <B>1</B>
56059 </TD>
56060 <TD width=15% BGCOLOR=#FBF5EF>
56061 <B>1</B>
56062 </TD>
56063 <TD width=35% BGCOLOR=#FBF5EF>
56064 <B>DMA controller AMBA Clock control 0: disable, 1: enable</B>
56065 </TD>
56066 </TR>
56067 <TR valign="top">
56068 <TD width=15% BGCOLOR=#FBF5EF>
56069 <B>USB0_CPU_1XCLKACT</B>
56070 </TD>
56071 <TD width=15% BGCOLOR=#FBF5EF>
56072 <B>2:2</B>
56073 </TD>
56074 <TD width=10% BGCOLOR=#FBF5EF>
56075 <B>4</B>
56076 </TD>
56077 <TD width=10% BGCOLOR=#FBF5EF>
56078 <B>1</B>
56079 </TD>
56080 <TD width=15% BGCOLOR=#FBF5EF>
56081 <B>4</B>
56082 </TD>
56083 <TD width=35% BGCOLOR=#FBF5EF>
56084 <B>USB controller 0 AMBA Clock control 0: disable, 1: enable</B>
56085 </TD>
56086 </TR>
56087 <TR valign="top">
56088 <TD width=15% BGCOLOR=#FBF5EF>
56089 <B>USB1_CPU_1XCLKACT</B>
56090 </TD>
56091 <TD width=15% BGCOLOR=#FBF5EF>
56092 <B>3:3</B>
56093 </TD>
56094 <TD width=10% BGCOLOR=#FBF5EF>
56095 <B>8</B>
56096 </TD>
56097 <TD width=10% BGCOLOR=#FBF5EF>
56098 <B>1</B>
56099 </TD>
56100 <TD width=15% BGCOLOR=#FBF5EF>
56101 <B>8</B>
56102 </TD>
56103 <TD width=35% BGCOLOR=#FBF5EF>
56104 <B>USB controller 1 AMBA Clock control 0: disable, 1: enable</B>
56105 </TD>
56106 </TR>
56107 <TR valign="top">
56108 <TD width=15% BGCOLOR=#FBF5EF>
56109 <B>GEM0_CPU_1XCLKACT</B>
56110 </TD>
56111 <TD width=15% BGCOLOR=#FBF5EF>
56112 <B>6:6</B>
56113 </TD>
56114 <TD width=10% BGCOLOR=#FBF5EF>
56115 <B>40</B>
56116 </TD>
56117 <TD width=10% BGCOLOR=#FBF5EF>
56118 <B>1</B>
56119 </TD>
56120 <TD width=15% BGCOLOR=#FBF5EF>
56121 <B>40</B>
56122 </TD>
56123 <TD width=35% BGCOLOR=#FBF5EF>
56124 <B>Gigabit Ethernet 0 AMBA Clock control 0: disable, 1: enable</B>
56125 </TD>
56126 </TR>
56127 <TR valign="top">
56128 <TD width=15% BGCOLOR=#FBF5EF>
56129 <B>GEM1_CPU_1XCLKACT</B>
56130 </TD>
56131 <TD width=15% BGCOLOR=#FBF5EF>
56132 <B>7:7</B>
56133 </TD>
56134 <TD width=10% BGCOLOR=#FBF5EF>
56135 <B>80</B>
56136 </TD>
56137 <TD width=10% BGCOLOR=#FBF5EF>
56138 <B>0</B>
56139 </TD>
56140 <TD width=15% BGCOLOR=#FBF5EF>
56141 <B>0</B>
56142 </TD>
56143 <TD width=35% BGCOLOR=#FBF5EF>
56144 <B>Gigabit Ethernet 1 AMBA Clock control 0: disable, 1: enable</B>
56145 </TD>
56146 </TR>
56147 <TR valign="top">
56148 <TD width=15% BGCOLOR=#FBF5EF>
56149 <B>SDI0_CPU_1XCLKACT</B>
56150 </TD>
56151 <TD width=15% BGCOLOR=#FBF5EF>
56152 <B>10:10</B>
56153 </TD>
56154 <TD width=10% BGCOLOR=#FBF5EF>
56155 <B>400</B>
56156 </TD>
56157 <TD width=10% BGCOLOR=#FBF5EF>
56158 <B>1</B>
56159 </TD>
56160 <TD width=15% BGCOLOR=#FBF5EF>
56161 <B>400</B>
56162 </TD>
56163 <TD width=35% BGCOLOR=#FBF5EF>
56164 <B>SDIO controller 0 AMBA Clock 0: disable, 1: enable</B>
56165 </TD>
56166 </TR>
56167 <TR valign="top">
56168 <TD width=15% BGCOLOR=#FBF5EF>
56169 <B>SDI1_CPU_1XCLKACT</B>
56170 </TD>
56171 <TD width=15% BGCOLOR=#FBF5EF>
56172 <B>11:11</B>
56173 </TD>
56174 <TD width=10% BGCOLOR=#FBF5EF>
56175 <B>800</B>
56176 </TD>
56177 <TD width=10% BGCOLOR=#FBF5EF>
56178 <B>0</B>
56179 </TD>
56180 <TD width=15% BGCOLOR=#FBF5EF>
56181 <B>0</B>
56182 </TD>
56183 <TD width=35% BGCOLOR=#FBF5EF>
56184 <B>SDIO controller 1 AMBA Clock control 0: disable, 1: enable</B>
56185 </TD>
56186 </TR>
56187 <TR valign="top">
56188 <TD width=15% BGCOLOR=#FBF5EF>
56189 <B>SPI0_CPU_1XCLKACT</B>
56190 </TD>
56191 <TD width=15% BGCOLOR=#FBF5EF>
56192 <B>14:14</B>
56193 </TD>
56194 <TD width=10% BGCOLOR=#FBF5EF>
56195 <B>4000</B>
56196 </TD>
56197 <TD width=10% BGCOLOR=#FBF5EF>
56198 <B>0</B>
56199 </TD>
56200 <TD width=15% BGCOLOR=#FBF5EF>
56201 <B>0</B>
56202 </TD>
56203 <TD width=35% BGCOLOR=#FBF5EF>
56204 <B>SPI 0 AMBA Clock control 0: disable, 1: enable</B>
56205 </TD>
56206 </TR>
56207 <TR valign="top">
56208 <TD width=15% BGCOLOR=#FBF5EF>
56209 <B>SPI1_CPU_1XCLKACT</B>
56210 </TD>
56211 <TD width=15% BGCOLOR=#FBF5EF>
56212 <B>15:15</B>
56213 </TD>
56214 <TD width=10% BGCOLOR=#FBF5EF>
56215 <B>8000</B>
56216 </TD>
56217 <TD width=10% BGCOLOR=#FBF5EF>
56218 <B>0</B>
56219 </TD>
56220 <TD width=15% BGCOLOR=#FBF5EF>
56221 <B>0</B>
56222 </TD>
56223 <TD width=35% BGCOLOR=#FBF5EF>
56224 <B>SPI 1 AMBA Clock control 0: disable, 1: enable</B>
56225 </TD>
56226 </TR>
56227 <TR valign="top">
56228 <TD width=15% BGCOLOR=#FBF5EF>
56229 <B>CAN0_CPU_1XCLKACT</B>
56230 </TD>
56231 <TD width=15% BGCOLOR=#FBF5EF>
56232 <B>16:16</B>
56233 </TD>
56234 <TD width=10% BGCOLOR=#FBF5EF>
56235 <B>10000</B>
56236 </TD>
56237 <TD width=10% BGCOLOR=#FBF5EF>
56238 <B>1</B>
56239 </TD>
56240 <TD width=15% BGCOLOR=#FBF5EF>
56241 <B>10000</B>
56242 </TD>
56243 <TD width=35% BGCOLOR=#FBF5EF>
56244 <B>CAN 0 AMBA Clock control 0: disable, 1: enable</B>
56245 </TD>
56246 </TR>
56247 <TR valign="top">
56248 <TD width=15% BGCOLOR=#FBF5EF>
56249 <B>CAN1_CPU_1XCLKACT</B>
56250 </TD>
56251 <TD width=15% BGCOLOR=#FBF5EF>
56252 <B>17:17</B>
56253 </TD>
56254 <TD width=10% BGCOLOR=#FBF5EF>
56255 <B>20000</B>
56256 </TD>
56257 <TD width=10% BGCOLOR=#FBF5EF>
56258 <B>0</B>
56259 </TD>
56260 <TD width=15% BGCOLOR=#FBF5EF>
56261 <B>0</B>
56262 </TD>
56263 <TD width=35% BGCOLOR=#FBF5EF>
56264 <B>CAN 1 AMBA Clock control 0: disable, 1: enable</B>
56265 </TD>
56266 </TR>
56267 <TR valign="top">
56268 <TD width=15% BGCOLOR=#FBF5EF>
56269 <B>I2C0_CPU_1XCLKACT</B>
56270 </TD>
56271 <TD width=15% BGCOLOR=#FBF5EF>
56272 <B>18:18</B>
56273 </TD>
56274 <TD width=10% BGCOLOR=#FBF5EF>
56275 <B>40000</B>
56276 </TD>
56277 <TD width=10% BGCOLOR=#FBF5EF>
56278 <B>1</B>
56279 </TD>
56280 <TD width=15% BGCOLOR=#FBF5EF>
56281 <B>40000</B>
56282 </TD>
56283 <TD width=35% BGCOLOR=#FBF5EF>
56284 <B>I2C 0 AMBA Clock control 0: disable, 1: enable</B>
56285 </TD>
56286 </TR>
56287 <TR valign="top">
56288 <TD width=15% BGCOLOR=#FBF5EF>
56289 <B>I2C1_CPU_1XCLKACT</B>
56290 </TD>
56291 <TD width=15% BGCOLOR=#FBF5EF>
56292 <B>19:19</B>
56293 </TD>
56294 <TD width=10% BGCOLOR=#FBF5EF>
56295 <B>80000</B>
56296 </TD>
56297 <TD width=10% BGCOLOR=#FBF5EF>
56298 <B>1</B>
56299 </TD>
56300 <TD width=15% BGCOLOR=#FBF5EF>
56301 <B>80000</B>
56302 </TD>
56303 <TD width=35% BGCOLOR=#FBF5EF>
56304 <B>I2C 1 AMBA Clock control 0: disable, 1: enable</B>
56305 </TD>
56306 </TR>
56307 <TR valign="top">
56308 <TD width=15% BGCOLOR=#FBF5EF>
56309 <B>UART0_CPU_1XCLKACT</B>
56310 </TD>
56311 <TD width=15% BGCOLOR=#FBF5EF>
56312 <B>20:20</B>
56313 </TD>
56314 <TD width=10% BGCOLOR=#FBF5EF>
56315 <B>100000</B>
56316 </TD>
56317 <TD width=10% BGCOLOR=#FBF5EF>
56318 <B>0</B>
56319 </TD>
56320 <TD width=15% BGCOLOR=#FBF5EF>
56321 <B>0</B>
56322 </TD>
56323 <TD width=35% BGCOLOR=#FBF5EF>
56324 <B>UART 0 AMBA Clock control 0: disable, 1: enable</B>
56325 </TD>
56326 </TR>
56327 <TR valign="top">
56328 <TD width=15% BGCOLOR=#FBF5EF>
56329 <B>UART1_CPU_1XCLKACT</B>
56330 </TD>
56331 <TD width=15% BGCOLOR=#FBF5EF>
56332 <B>21:21</B>
56333 </TD>
56334 <TD width=10% BGCOLOR=#FBF5EF>
56335 <B>200000</B>
56336 </TD>
56337 <TD width=10% BGCOLOR=#FBF5EF>
56338 <B>1</B>
56339 </TD>
56340 <TD width=15% BGCOLOR=#FBF5EF>
56341 <B>200000</B>
56342 </TD>
56343 <TD width=35% BGCOLOR=#FBF5EF>
56344 <B>UART 1 AMBA Clock control 0: disable, 1: enable</B>
56345 </TD>
56346 </TR>
56347 <TR valign="top">
56348 <TD width=15% BGCOLOR=#FBF5EF>
56349 <B>GPIO_CPU_1XCLKACT</B>
56350 </TD>
56351 <TD width=15% BGCOLOR=#FBF5EF>
56352 <B>22:22</B>
56353 </TD>
56354 <TD width=10% BGCOLOR=#FBF5EF>
56355 <B>400000</B>
56356 </TD>
56357 <TD width=10% BGCOLOR=#FBF5EF>
56358 <B>1</B>
56359 </TD>
56360 <TD width=15% BGCOLOR=#FBF5EF>
56361 <B>400000</B>
56362 </TD>
56363 <TD width=35% BGCOLOR=#FBF5EF>
56364 <B>GPIO AMBA Clock control 0: disable, 1: enable</B>
56365 </TD>
56366 </TR>
56367 <TR valign="top">
56368 <TD width=15% BGCOLOR=#FBF5EF>
56369 <B>LQSPI_CPU_1XCLKACT</B>
56370 </TD>
56371 <TD width=15% BGCOLOR=#FBF5EF>
56372 <B>23:23</B>
56373 </TD>
56374 <TD width=10% BGCOLOR=#FBF5EF>
56375 <B>800000</B>
56376 </TD>
56377 <TD width=10% BGCOLOR=#FBF5EF>
56378 <B>1</B>
56379 </TD>
56380 <TD width=15% BGCOLOR=#FBF5EF>
56381 <B>800000</B>
56382 </TD>
56383 <TD width=35% BGCOLOR=#FBF5EF>
56384 <B>Quad SPI AMBA Clock control 0: disable, 1: enable</B>
56385 </TD>
56386 </TR>
56387 <TR valign="top">
56388 <TD width=15% BGCOLOR=#FBF5EF>
56389 <B>SMC_CPU_1XCLKACT</B>
56390 </TD>
56391 <TD width=15% BGCOLOR=#FBF5EF>
56392 <B>24:24</B>
56393 </TD>
56394 <TD width=10% BGCOLOR=#FBF5EF>
56395 <B>1000000</B>
56396 </TD>
56397 <TD width=10% BGCOLOR=#FBF5EF>
56398 <B>1</B>
56399 </TD>
56400 <TD width=15% BGCOLOR=#FBF5EF>
56401 <B>1000000</B>
56402 </TD>
56403 <TD width=35% BGCOLOR=#FBF5EF>
56404 <B>SMC AMBA Clock control 0: disable, 1: enable</B>
56405 </TD>
56406 </TR>
56407 <TR valign="top">
56408 <TD width=15% BGCOLOR=#C0C0C0>
56409 <B>APER_CLK_CTRL@0XF800012C</B>
56410 </TD>
56411 <TD width=15% BGCOLOR=#C0C0C0>
56412 <B>31:0</B>
56413 </TD>
56414 <TD width=10% BGCOLOR=#C0C0C0>
56415 <B>1ffcccd</B>
56416 </TD>
56417 <TD width=10% BGCOLOR=#C0C0C0>
56418 <B></B>
56419 </TD>
56420 <TD width=15% BGCOLOR=#C0C0C0>
56421 <B>1ed044d</B>
56422 </TD>
56423 <TD width=35% BGCOLOR=#C0C0C0>
56424 <B>AMBA Peripheral Clock Control</B>
56425 </TD>
56426 </TR>
56427 </TABLE>
56428 <P>
56429 <H1>THIS SHOULD BE BLANK</H1>
56430 <H1>LOCK IT BACK</H1>
56431 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
56432 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
56433 <TR valign="top">
56434 <TD width=15% BGCOLOR=#FFFF00>
56435 <B>Register Name</B>
56436 </TD>
56437 <TD width=15% BGCOLOR=#FFFF00>
56438 <B>Address</B>
56439 </TD>
56440 <TD width=10% BGCOLOR=#FFFF00>
56441 <B>Width</B>
56442 </TD>
56443 <TD width=10% BGCOLOR=#FFFF00>
56444 <B>Type</B>
56445 </TD>
56446 <TD width=15% BGCOLOR=#FFFF00>
56447 <B>Reset Value</B>
56448 </TD>
56449 <TD width=35% BGCOLOR=#FFFF00>
56450 <B>Description</B>
56451 </TD>
56452 </TR>
56453 <TR valign="top">
56454 <TD width=15% BGCOLOR=#FBF5EF>
56455 <B>SLCR_LOCK</B>
56456 </TD>
56457 <TD width=15% BGCOLOR=#FBF5EF>
56458 <B>0XF8000004</B>
56459 </TD>
56460 <TD width=10% BGCOLOR=#FBF5EF>
56461 <B>32</B>
56462 </TD>
56463 <TD width=10% BGCOLOR=#FBF5EF>
56464 <B>rw</B>
56465 </TD>
56466 <TD width=15% BGCOLOR=#FBF5EF>
56467 <B>0x00000000</B>
56468 </TD>
56469 <TD width=35% BGCOLOR=#FBF5EF>
56470 <B>--</B>
56471 </TD>
56472 </TR>
56473 </TABLE>
56474 <P>
56475 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
56476 <TR valign="top">
56477 <TD width=15% BGCOLOR=#C0FFC0>
56478 <B>Field Name</B>
56479 </TD>
56480 <TD width=15% BGCOLOR=#C0FFC0>
56481 <B>Bits</B>
56482 </TD>
56483 <TD width=10% BGCOLOR=#C0FFC0>
56484 <B>Mask</B>
56485 </TD>
56486 <TD width=10% BGCOLOR=#C0FFC0>
56487 <B>Value</B>
56488 </TD>
56489 <TD width=15% BGCOLOR=#C0FFC0>
56490 <B>Shifted Value</B>
56491 </TD>
56492 <TD width=35% BGCOLOR=#C0FFC0>
56493 <B>Description</B>
56494 </TD>
56495 </TR>
56496 <TR valign="top">
56497 <TD width=15% BGCOLOR=#FBF5EF>
56498 <B>LOCK_KEY</B>
56499 </TD>
56500 <TD width=15% BGCOLOR=#FBF5EF>
56501 <B>15:0</B>
56502 </TD>
56503 <TD width=10% BGCOLOR=#FBF5EF>
56504 <B>ffff</B>
56505 </TD>
56506 <TD width=10% BGCOLOR=#FBF5EF>
56507 <B>767b</B>
56508 </TD>
56509 <TD width=15% BGCOLOR=#FBF5EF>
56510 <B>767b</B>
56511 </TD>
56512 <TD width=35% BGCOLOR=#FBF5EF>
56513 <B>When write data contains the lock key value of 0x767B, the write protection mode is enabled. All registers defined in SLCR are write protected until unlocked again through the SLCR_UNLOCK register. A read of this register returns zero.</B>
56514 </TD>
56515 </TR>
56516 <TR valign="top">
56517 <TD width=15% BGCOLOR=#C0C0C0>
56518 <B>SLCR_LOCK@0XF8000004</B>
56519 </TD>
56520 <TD width=15% BGCOLOR=#C0C0C0>
56521 <B>31:0</B>
56522 </TD>
56523 <TD width=10% BGCOLOR=#C0C0C0>
56524 <B>ffff</B>
56525 </TD>
56526 <TD width=10% BGCOLOR=#C0C0C0>
56527 <B></B>
56528 </TD>
56529 <TD width=15% BGCOLOR=#C0C0C0>
56530 <B>767b</B>
56531 </TD>
56532 <TD width=35% BGCOLOR=#C0C0C0>
56533 <B>SLCR Write Protection Lock</B>
56534 </TD>
56535 </TR>
56536 </TABLE>
56537 <P>
56538 </TABLE>
56539 <P>
56540 <H2><a name="ps7_ddr_init_data_2_0">ps7_ddr_init_data_2_0</a></H2>
56541 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
56542 <TR valign="top">
56543 <TD width=15% BGCOLOR=#FFC0FF>
56544 <B>Register Name</B>
56545 </TD>
56546 <TD width=15% BGCOLOR=#FFC0FF>
56547 <B>Address</B>
56548 </TD>
56549 <TD width=10% BGCOLOR=#FFC0FF>
56550 <B>Width</B>
56551 </TD>
56552 <TD width=10% BGCOLOR=#FFC0FF>
56553 <B>Type</B>
56554 </TD>
56555 <TD width=15% BGCOLOR=#FFC0FF>
56556 <B>Reset Value</B>
56557 </TD>
56558 <TD width=35% BGCOLOR=#FFC0FF>
56559 <B>Description</B>
56560 </TD>
56561 </TR>
56562 <TR valign="top">
56563 <TD width=15% BGCOLOR=#FBF5EF>
56564 <A href="#ddrc_ctrl">
56565 ddrc_ctrl
56566 </A>
56567 </TD>
56568 <TD width=15% BGCOLOR=#FBF5EF>
56569 <B>0XF8006000</B>
56570 </TD>
56571 <TD width=10% BGCOLOR=#FBF5EF>
56572 <B>32</B>
56573 </TD>
56574 <TD width=10% BGCOLOR=#FBF5EF>
56575 <B>RW</B>
56576 </TD>
56577 <TD width=15% BGCOLOR=#FBF5EF>
56578 <B>0x000000</B>
56579 </TD>
56580 <TD width=35% BGCOLOR=#FBF5EF>
56581 <B>DDRC Control</B>
56582 </TD>
56583 </TR>
56584 <TR valign="top">
56585 <TD width=15% BGCOLOR=#FBF5EF>
56586 <A href="#Two_rank_cfg">
56587 Two_rank_cfg
56588 </A>
56589 </TD>
56590 <TD width=15% BGCOLOR=#FBF5EF>
56591 <B>0XF8006004</B>
56592 </TD>
56593 <TD width=10% BGCOLOR=#FBF5EF>
56594 <B>32</B>
56595 </TD>
56596 <TD width=10% BGCOLOR=#FBF5EF>
56597 <B>RW</B>
56598 </TD>
56599 <TD width=15% BGCOLOR=#FBF5EF>
56600 <B>0x000000</B>
56601 </TD>
56602 <TD width=35% BGCOLOR=#FBF5EF>
56603 <B>Two Rank Configuration</B>
56604 </TD>
56605 </TR>
56606 <TR valign="top">
56607 <TD width=15% BGCOLOR=#FBF5EF>
56608 <A href="#HPR_reg">
56609 HPR_reg
56610 </A>
56611 </TD>
56612 <TD width=15% BGCOLOR=#FBF5EF>
56613 <B>0XF8006008</B>
56614 </TD>
56615 <TD width=10% BGCOLOR=#FBF5EF>
56616 <B>32</B>
56617 </TD>
56618 <TD width=10% BGCOLOR=#FBF5EF>
56619 <B>RW</B>
56620 </TD>
56621 <TD width=15% BGCOLOR=#FBF5EF>
56622 <B>0x000000</B>
56623 </TD>
56624 <TD width=35% BGCOLOR=#FBF5EF>
56625 <B>HPR Queue control</B>
56626 </TD>
56627 </TR>
56628 <TR valign="top">
56629 <TD width=15% BGCOLOR=#FBF5EF>
56630 <A href="#LPR_reg">
56631 LPR_reg
56632 </A>
56633 </TD>
56634 <TD width=15% BGCOLOR=#FBF5EF>
56635 <B>0XF800600C</B>
56636 </TD>
56637 <TD width=10% BGCOLOR=#FBF5EF>
56638 <B>32</B>
56639 </TD>
56640 <TD width=10% BGCOLOR=#FBF5EF>
56641 <B>RW</B>
56642 </TD>
56643 <TD width=15% BGCOLOR=#FBF5EF>
56644 <B>0x000000</B>
56645 </TD>
56646 <TD width=35% BGCOLOR=#FBF5EF>
56647 <B>LPR Queue control</B>
56648 </TD>
56649 </TR>
56650 <TR valign="top">
56651 <TD width=15% BGCOLOR=#FBF5EF>
56652 <A href="#WR_reg">
56653 WR_reg
56654 </A>
56655 </TD>
56656 <TD width=15% BGCOLOR=#FBF5EF>
56657 <B>0XF8006010</B>
56658 </TD>
56659 <TD width=10% BGCOLOR=#FBF5EF>
56660 <B>32</B>
56661 </TD>
56662 <TD width=10% BGCOLOR=#FBF5EF>
56663 <B>RW</B>
56664 </TD>
56665 <TD width=15% BGCOLOR=#FBF5EF>
56666 <B>0x000000</B>
56667 </TD>
56668 <TD width=35% BGCOLOR=#FBF5EF>
56669 <B>WR Queue control</B>
56670 </TD>
56671 </TR>
56672 <TR valign="top">
56673 <TD width=15% BGCOLOR=#FBF5EF>
56674 <A href="#DRAM_param_reg0">
56675 DRAM_param_reg0
56676 </A>
56677 </TD>
56678 <TD width=15% BGCOLOR=#FBF5EF>
56679 <B>0XF8006014</B>
56680 </TD>
56681 <TD width=10% BGCOLOR=#FBF5EF>
56682 <B>32</B>
56683 </TD>
56684 <TD width=10% BGCOLOR=#FBF5EF>
56685 <B>RW</B>
56686 </TD>
56687 <TD width=15% BGCOLOR=#FBF5EF>
56688 <B>0x000000</B>
56689 </TD>
56690 <TD width=35% BGCOLOR=#FBF5EF>
56691 <B>DRAM Parameters 0</B>
56692 </TD>
56693 </TR>
56694 <TR valign="top">
56695 <TD width=15% BGCOLOR=#FBF5EF>
56696 <A href="#DRAM_param_reg1">
56697 DRAM_param_reg1
56698 </A>
56699 </TD>
56700 <TD width=15% BGCOLOR=#FBF5EF>
56701 <B>0XF8006018</B>
56702 </TD>
56703 <TD width=10% BGCOLOR=#FBF5EF>
56704 <B>32</B>
56705 </TD>
56706 <TD width=10% BGCOLOR=#FBF5EF>
56707 <B>RW</B>
56708 </TD>
56709 <TD width=15% BGCOLOR=#FBF5EF>
56710 <B>0x000000</B>
56711 </TD>
56712 <TD width=35% BGCOLOR=#FBF5EF>
56713 <B>DRAM Parameters 1</B>
56714 </TD>
56715 </TR>
56716 <TR valign="top">
56717 <TD width=15% BGCOLOR=#FBF5EF>
56718 <A href="#DRAM_param_reg2">
56719 DRAM_param_reg2
56720 </A>
56721 </TD>
56722 <TD width=15% BGCOLOR=#FBF5EF>
56723 <B>0XF800601C</B>
56724 </TD>
56725 <TD width=10% BGCOLOR=#FBF5EF>
56726 <B>32</B>
56727 </TD>
56728 <TD width=10% BGCOLOR=#FBF5EF>
56729 <B>RW</B>
56730 </TD>
56731 <TD width=15% BGCOLOR=#FBF5EF>
56732 <B>0x000000</B>
56733 </TD>
56734 <TD width=35% BGCOLOR=#FBF5EF>
56735 <B>DRAM Parameters 2</B>
56736 </TD>
56737 </TR>
56738 <TR valign="top">
56739 <TD width=15% BGCOLOR=#FBF5EF>
56740 <A href="#DRAM_param_reg3">
56741 DRAM_param_reg3
56742 </A>
56743 </TD>
56744 <TD width=15% BGCOLOR=#FBF5EF>
56745 <B>0XF8006020</B>
56746 </TD>
56747 <TD width=10% BGCOLOR=#FBF5EF>
56748 <B>32</B>
56749 </TD>
56750 <TD width=10% BGCOLOR=#FBF5EF>
56751 <B>RW</B>
56752 </TD>
56753 <TD width=15% BGCOLOR=#FBF5EF>
56754 <B>0x000000</B>
56755 </TD>
56756 <TD width=35% BGCOLOR=#FBF5EF>
56757 <B>DRAM Parameters 3</B>
56758 </TD>
56759 </TR>
56760 <TR valign="top">
56761 <TD width=15% BGCOLOR=#FBF5EF>
56762 <A href="#DRAM_param_reg4">
56763 DRAM_param_reg4
56764 </A>
56765 </TD>
56766 <TD width=15% BGCOLOR=#FBF5EF>
56767 <B>0XF8006024</B>
56768 </TD>
56769 <TD width=10% BGCOLOR=#FBF5EF>
56770 <B>32</B>
56771 </TD>
56772 <TD width=10% BGCOLOR=#FBF5EF>
56773 <B>RW</B>
56774 </TD>
56775 <TD width=15% BGCOLOR=#FBF5EF>
56776 <B>0x000000</B>
56777 </TD>
56778 <TD width=35% BGCOLOR=#FBF5EF>
56779 <B>DRAM Parameters 4</B>
56780 </TD>
56781 </TR>
56782 <TR valign="top">
56783 <TD width=15% BGCOLOR=#FBF5EF>
56784 <A href="#DRAM_init_param">
56785 DRAM_init_param
56786 </A>
56787 </TD>
56788 <TD width=15% BGCOLOR=#FBF5EF>
56789 <B>0XF8006028</B>
56790 </TD>
56791 <TD width=10% BGCOLOR=#FBF5EF>
56792 <B>32</B>
56793 </TD>
56794 <TD width=10% BGCOLOR=#FBF5EF>
56795 <B>RW</B>
56796 </TD>
56797 <TD width=15% BGCOLOR=#FBF5EF>
56798 <B>0x000000</B>
56799 </TD>
56800 <TD width=35% BGCOLOR=#FBF5EF>
56801 <B>DRAM Initialization Parameters</B>
56802 </TD>
56803 </TR>
56804 <TR valign="top">
56805 <TD width=15% BGCOLOR=#FBF5EF>
56806 <A href="#DRAM_EMR_reg">
56807 DRAM_EMR_reg
56808 </A>
56809 </TD>
56810 <TD width=15% BGCOLOR=#FBF5EF>
56811 <B>0XF800602C</B>
56812 </TD>
56813 <TD width=10% BGCOLOR=#FBF5EF>
56814 <B>32</B>
56815 </TD>
56816 <TD width=10% BGCOLOR=#FBF5EF>
56817 <B>RW</B>
56818 </TD>
56819 <TD width=15% BGCOLOR=#FBF5EF>
56820 <B>0x000000</B>
56821 </TD>
56822 <TD width=35% BGCOLOR=#FBF5EF>
56823 <B>DRAM EMR2, EMR3 access</B>
56824 </TD>
56825 </TR>
56826 <TR valign="top">
56827 <TD width=15% BGCOLOR=#FBF5EF>
56828 <A href="#DRAM_EMR_MR_reg">
56829 DRAM_EMR_MR_reg
56830 </A>
56831 </TD>
56832 <TD width=15% BGCOLOR=#FBF5EF>
56833 <B>0XF8006030</B>
56834 </TD>
56835 <TD width=10% BGCOLOR=#FBF5EF>
56836 <B>32</B>
56837 </TD>
56838 <TD width=10% BGCOLOR=#FBF5EF>
56839 <B>RW</B>
56840 </TD>
56841 <TD width=15% BGCOLOR=#FBF5EF>
56842 <B>0x000000</B>
56843 </TD>
56844 <TD width=35% BGCOLOR=#FBF5EF>
56845 <B>DRAM EMR, MR access</B>
56846 </TD>
56847 </TR>
56848 <TR valign="top">
56849 <TD width=15% BGCOLOR=#FBF5EF>
56850 <A href="#DRAM_burst8_rdwr">
56851 DRAM_burst8_rdwr
56852 </A>
56853 </TD>
56854 <TD width=15% BGCOLOR=#FBF5EF>
56855 <B>0XF8006034</B>
56856 </TD>
56857 <TD width=10% BGCOLOR=#FBF5EF>
56858 <B>32</B>
56859 </TD>
56860 <TD width=10% BGCOLOR=#FBF5EF>
56861 <B>RW</B>
56862 </TD>
56863 <TD width=15% BGCOLOR=#FBF5EF>
56864 <B>0x000000</B>
56865 </TD>
56866 <TD width=35% BGCOLOR=#FBF5EF>
56867 <B>DRAM Burst 8 read/write</B>
56868 </TD>
56869 </TR>
56870 <TR valign="top">
56871 <TD width=15% BGCOLOR=#FBF5EF>
56872 <A href="#DRAM_disable_DQ">
56873 DRAM_disable_DQ
56874 </A>
56875 </TD>
56876 <TD width=15% BGCOLOR=#FBF5EF>
56877 <B>0XF8006038</B>
56878 </TD>
56879 <TD width=10% BGCOLOR=#FBF5EF>
56880 <B>32</B>
56881 </TD>
56882 <TD width=10% BGCOLOR=#FBF5EF>
56883 <B>RW</B>
56884 </TD>
56885 <TD width=15% BGCOLOR=#FBF5EF>
56886 <B>0x000000</B>
56887 </TD>
56888 <TD width=35% BGCOLOR=#FBF5EF>
56889 <B>DRAM Disable DQ</B>
56890 </TD>
56891 </TR>
56892 <TR valign="top">
56893 <TD width=15% BGCOLOR=#FBF5EF>
56894 <A href="#DRAM_addr_map_bank">
56895 DRAM_addr_map_bank
56896 </A>
56897 </TD>
56898 <TD width=15% BGCOLOR=#FBF5EF>
56899 <B>0XF800603C</B>
56900 </TD>
56901 <TD width=10% BGCOLOR=#FBF5EF>
56902 <B>32</B>
56903 </TD>
56904 <TD width=10% BGCOLOR=#FBF5EF>
56905 <B>RW</B>
56906 </TD>
56907 <TD width=15% BGCOLOR=#FBF5EF>
56908 <B>0x000000</B>
56909 </TD>
56910 <TD width=35% BGCOLOR=#FBF5EF>
56911 <B>Row/Column address bits</B>
56912 </TD>
56913 </TR>
56914 <TR valign="top">
56915 <TD width=15% BGCOLOR=#FBF5EF>
56916 <A href="#DRAM_addr_map_col">
56917 DRAM_addr_map_col
56918 </A>
56919 </TD>
56920 <TD width=15% BGCOLOR=#FBF5EF>
56921 <B>0XF8006040</B>
56922 </TD>
56923 <TD width=10% BGCOLOR=#FBF5EF>
56924 <B>32</B>
56925 </TD>
56926 <TD width=10% BGCOLOR=#FBF5EF>
56927 <B>RW</B>
56928 </TD>
56929 <TD width=15% BGCOLOR=#FBF5EF>
56930 <B>0x000000</B>
56931 </TD>
56932 <TD width=35% BGCOLOR=#FBF5EF>
56933 <B>Column address bits</B>
56934 </TD>
56935 </TR>
56936 <TR valign="top">
56937 <TD width=15% BGCOLOR=#FBF5EF>
56938 <A href="#DRAM_addr_map_row">
56939 DRAM_addr_map_row
56940 </A>
56941 </TD>
56942 <TD width=15% BGCOLOR=#FBF5EF>
56943 <B>0XF8006044</B>
56944 </TD>
56945 <TD width=10% BGCOLOR=#FBF5EF>
56946 <B>32</B>
56947 </TD>
56948 <TD width=10% BGCOLOR=#FBF5EF>
56949 <B>RW</B>
56950 </TD>
56951 <TD width=15% BGCOLOR=#FBF5EF>
56952 <B>0x000000</B>
56953 </TD>
56954 <TD width=35% BGCOLOR=#FBF5EF>
56955 <B>Select DRAM row address bits</B>
56956 </TD>
56957 </TR>
56958 <TR valign="top">
56959 <TD width=15% BGCOLOR=#FBF5EF>
56960 <A href="#DRAM_ODT_reg">
56961 DRAM_ODT_reg
56962 </A>
56963 </TD>
56964 <TD width=15% BGCOLOR=#FBF5EF>
56965 <B>0XF8006048</B>
56966 </TD>
56967 <TD width=10% BGCOLOR=#FBF5EF>
56968 <B>32</B>
56969 </TD>
56970 <TD width=10% BGCOLOR=#FBF5EF>
56971 <B>RW</B>
56972 </TD>
56973 <TD width=15% BGCOLOR=#FBF5EF>
56974 <B>0x000000</B>
56975 </TD>
56976 <TD width=35% BGCOLOR=#FBF5EF>
56977 <B>DRAM ODT control</B>
56978 </TD>
56979 </TR>
56980 <TR valign="top">
56981 <TD width=15% BGCOLOR=#FBF5EF>
56982 <A href="#phy_cmd_timeout_rddata_cpt">
56983 phy_cmd_timeout_rddata_cpt
56984 </A>
56985 </TD>
56986 <TD width=15% BGCOLOR=#FBF5EF>
56987 <B>0XF8006050</B>
56988 </TD>
56989 <TD width=10% BGCOLOR=#FBF5EF>
56990 <B>32</B>
56991 </TD>
56992 <TD width=10% BGCOLOR=#FBF5EF>
56993 <B>RW</B>
56994 </TD>
56995 <TD width=15% BGCOLOR=#FBF5EF>
56996 <B>0x000000</B>
56997 </TD>
56998 <TD width=35% BGCOLOR=#FBF5EF>
56999 <B>PHY command time out and read data capture FIFO</B>
57000 </TD>
57001 </TR>
57002 <TR valign="top">
57003 <TD width=15% BGCOLOR=#FBF5EF>
57004 <A href="#DLL_calib">
57005 DLL_calib
57006 </A>
57007 </TD>
57008 <TD width=15% BGCOLOR=#FBF5EF>
57009 <B>0XF8006058</B>
57010 </TD>
57011 <TD width=10% BGCOLOR=#FBF5EF>
57012 <B>32</B>
57013 </TD>
57014 <TD width=10% BGCOLOR=#FBF5EF>
57015 <B>RW</B>
57016 </TD>
57017 <TD width=15% BGCOLOR=#FBF5EF>
57018 <B>0x000000</B>
57019 </TD>
57020 <TD width=35% BGCOLOR=#FBF5EF>
57021 <B>DLL calibration</B>
57022 </TD>
57023 </TR>
57024 <TR valign="top">
57025 <TD width=15% BGCOLOR=#FBF5EF>
57026 <A href="#ODT_delay_hold">
57027 ODT_delay_hold
57028 </A>
57029 </TD>
57030 <TD width=15% BGCOLOR=#FBF5EF>
57031 <B>0XF800605C</B>
57032 </TD>
57033 <TD width=10% BGCOLOR=#FBF5EF>
57034 <B>32</B>
57035 </TD>
57036 <TD width=10% BGCOLOR=#FBF5EF>
57037 <B>RW</B>
57038 </TD>
57039 <TD width=15% BGCOLOR=#FBF5EF>
57040 <B>0x000000</B>
57041 </TD>
57042 <TD width=35% BGCOLOR=#FBF5EF>
57043 <B>ODT delay and ODT hold</B>
57044 </TD>
57045 </TR>
57046 <TR valign="top">
57047 <TD width=15% BGCOLOR=#FBF5EF>
57048 <A href="#ctrl_reg1">
57049 ctrl_reg1
57050 </A>
57051 </TD>
57052 <TD width=15% BGCOLOR=#FBF5EF>
57053 <B>0XF8006060</B>
57054 </TD>
57055 <TD width=10% BGCOLOR=#FBF5EF>
57056 <B>32</B>
57057 </TD>
57058 <TD width=10% BGCOLOR=#FBF5EF>
57059 <B>RW</B>
57060 </TD>
57061 <TD width=15% BGCOLOR=#FBF5EF>
57062 <B>0x000000</B>
57063 </TD>
57064 <TD width=35% BGCOLOR=#FBF5EF>
57065 <B>Controller 1</B>
57066 </TD>
57067 </TR>
57068 <TR valign="top">
57069 <TD width=15% BGCOLOR=#FBF5EF>
57070 <A href="#ctrl_reg2">
57071 ctrl_reg2
57072 </A>
57073 </TD>
57074 <TD width=15% BGCOLOR=#FBF5EF>
57075 <B>0XF8006064</B>
57076 </TD>
57077 <TD width=10% BGCOLOR=#FBF5EF>
57078 <B>32</B>
57079 </TD>
57080 <TD width=10% BGCOLOR=#FBF5EF>
57081 <B>RW</B>
57082 </TD>
57083 <TD width=15% BGCOLOR=#FBF5EF>
57084 <B>0x000000</B>
57085 </TD>
57086 <TD width=35% BGCOLOR=#FBF5EF>
57087 <B>Controller 2</B>
57088 </TD>
57089 </TR>
57090 <TR valign="top">
57091 <TD width=15% BGCOLOR=#FBF5EF>
57092 <A href="#ctrl_reg3">
57093 ctrl_reg3
57094 </A>
57095 </TD>
57096 <TD width=15% BGCOLOR=#FBF5EF>
57097 <B>0XF8006068</B>
57098 </TD>
57099 <TD width=10% BGCOLOR=#FBF5EF>
57100 <B>32</B>
57101 </TD>
57102 <TD width=10% BGCOLOR=#FBF5EF>
57103 <B>RW</B>
57104 </TD>
57105 <TD width=15% BGCOLOR=#FBF5EF>
57106 <B>0x000000</B>
57107 </TD>
57108 <TD width=35% BGCOLOR=#FBF5EF>
57109 <B>Controller 3</B>
57110 </TD>
57111 </TR>
57112 <TR valign="top">
57113 <TD width=15% BGCOLOR=#FBF5EF>
57114 <A href="#ctrl_reg4">
57115 ctrl_reg4
57116 </A>
57117 </TD>
57118 <TD width=15% BGCOLOR=#FBF5EF>
57119 <B>0XF800606C</B>
57120 </TD>
57121 <TD width=10% BGCOLOR=#FBF5EF>
57122 <B>32</B>
57123 </TD>
57124 <TD width=10% BGCOLOR=#FBF5EF>
57125 <B>RW</B>
57126 </TD>
57127 <TD width=15% BGCOLOR=#FBF5EF>
57128 <B>0x000000</B>
57129 </TD>
57130 <TD width=35% BGCOLOR=#FBF5EF>
57131 <B>Controller 4</B>
57132 </TD>
57133 </TR>
57134 <TR valign="top">
57135 <TD width=15% BGCOLOR=#FBF5EF>
57136 <A href="#ctrl_reg5">
57137 ctrl_reg5
57138 </A>
57139 </TD>
57140 <TD width=15% BGCOLOR=#FBF5EF>
57141 <B>0XF8006078</B>
57142 </TD>
57143 <TD width=10% BGCOLOR=#FBF5EF>
57144 <B>32</B>
57145 </TD>
57146 <TD width=10% BGCOLOR=#FBF5EF>
57147 <B>RW</B>
57148 </TD>
57149 <TD width=15% BGCOLOR=#FBF5EF>
57150 <B>0x000000</B>
57151 </TD>
57152 <TD width=35% BGCOLOR=#FBF5EF>
57153 <B>Controller register 5</B>
57154 </TD>
57155 </TR>
57156 <TR valign="top">
57157 <TD width=15% BGCOLOR=#FBF5EF>
57158 <A href="#ctrl_reg6">
57159 ctrl_reg6
57160 </A>
57161 </TD>
57162 <TD width=15% BGCOLOR=#FBF5EF>
57163 <B>0XF800607C</B>
57164 </TD>
57165 <TD width=10% BGCOLOR=#FBF5EF>
57166 <B>32</B>
57167 </TD>
57168 <TD width=10% BGCOLOR=#FBF5EF>
57169 <B>RW</B>
57170 </TD>
57171 <TD width=15% BGCOLOR=#FBF5EF>
57172 <B>0x000000</B>
57173 </TD>
57174 <TD width=35% BGCOLOR=#FBF5EF>
57175 <B>Controller register 6</B>
57176 </TD>
57177 </TR>
57178 <TR valign="top">
57179 <TD width=15% BGCOLOR=#FBF5EF>
57180 <A href="#CHE_REFRESH_TIMER01">
57181 CHE_REFRESH_TIMER01
57182 </A>
57183 </TD>
57184 <TD width=15% BGCOLOR=#FBF5EF>
57185 <B>0XF80060A0</B>
57186 </TD>
57187 <TD width=10% BGCOLOR=#FBF5EF>
57188 <B>32</B>
57189 </TD>
57190 <TD width=10% BGCOLOR=#FBF5EF>
57191 <B>RW</B>
57192 </TD>
57193 <TD width=15% BGCOLOR=#FBF5EF>
57194 <B>0x000000</B>
57195 </TD>
57196 <TD width=35% BGCOLOR=#FBF5EF>
57197 <B>CHE_REFRESH_TIMER01</B>
57198 </TD>
57199 </TR>
57200 <TR valign="top">
57201 <TD width=15% BGCOLOR=#FBF5EF>
57202 <A href="#CHE_T_ZQ">
57203 CHE_T_ZQ
57204 </A>
57205 </TD>
57206 <TD width=15% BGCOLOR=#FBF5EF>
57207 <B>0XF80060A4</B>
57208 </TD>
57209 <TD width=10% BGCOLOR=#FBF5EF>
57210 <B>32</B>
57211 </TD>
57212 <TD width=10% BGCOLOR=#FBF5EF>
57213 <B>RW</B>
57214 </TD>
57215 <TD width=15% BGCOLOR=#FBF5EF>
57216 <B>0x000000</B>
57217 </TD>
57218 <TD width=35% BGCOLOR=#FBF5EF>
57219 <B>ZQ parameters</B>
57220 </TD>
57221 </TR>
57222 <TR valign="top">
57223 <TD width=15% BGCOLOR=#FBF5EF>
57224 <A href="#CHE_T_ZQ_Short_Interval_Reg">
57225 CHE_T_ZQ_Short_Interval_Reg
57226 </A>
57227 </TD>
57228 <TD width=15% BGCOLOR=#FBF5EF>
57229 <B>0XF80060A8</B>
57230 </TD>
57231 <TD width=10% BGCOLOR=#FBF5EF>
57232 <B>32</B>
57233 </TD>
57234 <TD width=10% BGCOLOR=#FBF5EF>
57235 <B>RW</B>
57236 </TD>
57237 <TD width=15% BGCOLOR=#FBF5EF>
57238 <B>0x000000</B>
57239 </TD>
57240 <TD width=35% BGCOLOR=#FBF5EF>
57241 <B>Misc parameters</B>
57242 </TD>
57243 </TR>
57244 <TR valign="top">
57245 <TD width=15% BGCOLOR=#FBF5EF>
57246 <A href="#deep_pwrdwn_reg">
57247 deep_pwrdwn_reg
57248 </A>
57249 </TD>
57250 <TD width=15% BGCOLOR=#FBF5EF>
57251 <B>0XF80060AC</B>
57252 </TD>
57253 <TD width=10% BGCOLOR=#FBF5EF>
57254 <B>32</B>
57255 </TD>
57256 <TD width=10% BGCOLOR=#FBF5EF>
57257 <B>RW</B>
57258 </TD>
57259 <TD width=15% BGCOLOR=#FBF5EF>
57260 <B>0x000000</B>
57261 </TD>
57262 <TD width=35% BGCOLOR=#FBF5EF>
57263 <B>Deep powerdown (LPDDR2)</B>
57264 </TD>
57265 </TR>
57266 <TR valign="top">
57267 <TD width=15% BGCOLOR=#FBF5EF>
57268 <A href="#reg_2c">
57269 reg_2c
57270 </A>
57271 </TD>
57272 <TD width=15% BGCOLOR=#FBF5EF>
57273 <B>0XF80060B0</B>
57274 </TD>
57275 <TD width=10% BGCOLOR=#FBF5EF>
57276 <B>32</B>
57277 </TD>
57278 <TD width=10% BGCOLOR=#FBF5EF>
57279 <B>RW</B>
57280 </TD>
57281 <TD width=15% BGCOLOR=#FBF5EF>
57282 <B>0x000000</B>
57283 </TD>
57284 <TD width=35% BGCOLOR=#FBF5EF>
57285 <B>Training control</B>
57286 </TD>
57287 </TR>
57288 <TR valign="top">
57289 <TD width=15% BGCOLOR=#FBF5EF>
57290 <A href="#reg_2d">
57291 reg_2d
57292 </A>
57293 </TD>
57294 <TD width=15% BGCOLOR=#FBF5EF>
57295 <B>0XF80060B4</B>
57296 </TD>
57297 <TD width=10% BGCOLOR=#FBF5EF>
57298 <B>32</B>
57299 </TD>
57300 <TD width=10% BGCOLOR=#FBF5EF>
57301 <B>RW</B>
57302 </TD>
57303 <TD width=15% BGCOLOR=#FBF5EF>
57304 <B>0x000000</B>
57305 </TD>
57306 <TD width=35% BGCOLOR=#FBF5EF>
57307 <B>Misc Debug</B>
57308 </TD>
57309 </TR>
57310 <TR valign="top">
57311 <TD width=15% BGCOLOR=#FBF5EF>
57312 <A href="#dfi_timing">
57313 dfi_timing
57314 </A>
57315 </TD>
57316 <TD width=15% BGCOLOR=#FBF5EF>
57317 <B>0XF80060B8</B>
57318 </TD>
57319 <TD width=10% BGCOLOR=#FBF5EF>
57320 <B>32</B>
57321 </TD>
57322 <TD width=10% BGCOLOR=#FBF5EF>
57323 <B>RW</B>
57324 </TD>
57325 <TD width=15% BGCOLOR=#FBF5EF>
57326 <B>0x000000</B>
57327 </TD>
57328 <TD width=35% BGCOLOR=#FBF5EF>
57329 <B>DFI timing</B>
57330 </TD>
57331 </TR>
57332 <TR valign="top">
57333 <TD width=15% BGCOLOR=#FBF5EF>
57334 <A href="#CHE_ECC_CONTROL_REG_OFFSET">
57335 CHE_ECC_CONTROL_REG_OFFSET
57336 </A>
57337 </TD>
57338 <TD width=15% BGCOLOR=#FBF5EF>
57339 <B>0XF80060C4</B>
57340 </TD>
57341 <TD width=10% BGCOLOR=#FBF5EF>
57342 <B>32</B>
57343 </TD>
57344 <TD width=10% BGCOLOR=#FBF5EF>
57345 <B>RW</B>
57346 </TD>
57347 <TD width=15% BGCOLOR=#FBF5EF>
57348 <B>0x000000</B>
57349 </TD>
57350 <TD width=35% BGCOLOR=#FBF5EF>
57351 <B>ECC error clear</B>
57352 </TD>
57353 </TR>
57354 <TR valign="top">
57355 <TD width=15% BGCOLOR=#FBF5EF>
57356 <A href="#CHE_ECC_CONTROL_REG_OFFSET">
57357 CHE_ECC_CONTROL_REG_OFFSET
57358 </A>
57359 </TD>
57360 <TD width=15% BGCOLOR=#FBF5EF>
57361 <B>0XF80060C4</B>
57362 </TD>
57363 <TD width=10% BGCOLOR=#FBF5EF>
57364 <B>32</B>
57365 </TD>
57366 <TD width=10% BGCOLOR=#FBF5EF>
57367 <B>RW</B>
57368 </TD>
57369 <TD width=15% BGCOLOR=#FBF5EF>
57370 <B>0x000000</B>
57371 </TD>
57372 <TD width=35% BGCOLOR=#FBF5EF>
57373 <B>ECC error clear</B>
57374 </TD>
57375 </TR>
57376 <TR valign="top">
57377 <TD width=15% BGCOLOR=#FBF5EF>
57378 <A href="#CHE_CORR_ECC_LOG_REG_OFFSET">
57379 CHE_CORR_ECC_LOG_REG_OFFSET
57380 </A>
57381 </TD>
57382 <TD width=15% BGCOLOR=#FBF5EF>
57383 <B>0XF80060C8</B>
57384 </TD>
57385 <TD width=10% BGCOLOR=#FBF5EF>
57386 <B>32</B>
57387 </TD>
57388 <TD width=10% BGCOLOR=#FBF5EF>
57389 <B>RW</B>
57390 </TD>
57391 <TD width=15% BGCOLOR=#FBF5EF>
57392 <B>0x000000</B>
57393 </TD>
57394 <TD width=35% BGCOLOR=#FBF5EF>
57395 <B>ECC error correction</B>
57396 </TD>
57397 </TR>
57398 <TR valign="top">
57399 <TD width=15% BGCOLOR=#FBF5EF>
57400 <A href="#CHE_UNCORR_ECC_LOG_REG_OFFSET">
57401 CHE_UNCORR_ECC_LOG_REG_OFFSET
57402 </A>
57403 </TD>
57404 <TD width=15% BGCOLOR=#FBF5EF>
57405 <B>0XF80060DC</B>
57406 </TD>
57407 <TD width=10% BGCOLOR=#FBF5EF>
57408 <B>32</B>
57409 </TD>
57410 <TD width=10% BGCOLOR=#FBF5EF>
57411 <B>RW</B>
57412 </TD>
57413 <TD width=15% BGCOLOR=#FBF5EF>
57414 <B>0x000000</B>
57415 </TD>
57416 <TD width=35% BGCOLOR=#FBF5EF>
57417 <B>ECC unrecoverable error status</B>
57418 </TD>
57419 </TR>
57420 <TR valign="top">
57421 <TD width=15% BGCOLOR=#FBF5EF>
57422 <A href="#CHE_ECC_STATS_REG_OFFSET">
57423 CHE_ECC_STATS_REG_OFFSET
57424 </A>
57425 </TD>
57426 <TD width=15% BGCOLOR=#FBF5EF>
57427 <B>0XF80060F0</B>
57428 </TD>
57429 <TD width=10% BGCOLOR=#FBF5EF>
57430 <B>32</B>
57431 </TD>
57432 <TD width=10% BGCOLOR=#FBF5EF>
57433 <B>RW</B>
57434 </TD>
57435 <TD width=15% BGCOLOR=#FBF5EF>
57436 <B>0x000000</B>
57437 </TD>
57438 <TD width=35% BGCOLOR=#FBF5EF>
57439 <B>ECC error count</B>
57440 </TD>
57441 </TR>
57442 <TR valign="top">
57443 <TD width=15% BGCOLOR=#FBF5EF>
57444 <A href="#ECC_scrub">
57445 ECC_scrub
57446 </A>
57447 </TD>
57448 <TD width=15% BGCOLOR=#FBF5EF>
57449 <B>0XF80060F4</B>
57450 </TD>
57451 <TD width=10% BGCOLOR=#FBF5EF>
57452 <B>32</B>
57453 </TD>
57454 <TD width=10% BGCOLOR=#FBF5EF>
57455 <B>RW</B>
57456 </TD>
57457 <TD width=15% BGCOLOR=#FBF5EF>
57458 <B>0x000000</B>
57459 </TD>
57460 <TD width=35% BGCOLOR=#FBF5EF>
57461 <B>ECC mode/scrub</B>
57462 </TD>
57463 </TR>
57464 <TR valign="top">
57465 <TD width=15% BGCOLOR=#FBF5EF>
57466 <A href="#phy_rcvr_enable">
57467 phy_rcvr_enable
57468 </A>
57469 </TD>
57470 <TD width=15% BGCOLOR=#FBF5EF>
57471 <B>0XF8006114</B>
57472 </TD>
57473 <TD width=10% BGCOLOR=#FBF5EF>
57474 <B>32</B>
57475 </TD>
57476 <TD width=10% BGCOLOR=#FBF5EF>
57477 <B>RW</B>
57478 </TD>
57479 <TD width=15% BGCOLOR=#FBF5EF>
57480 <B>0x000000</B>
57481 </TD>
57482 <TD width=35% BGCOLOR=#FBF5EF>
57483 <B>Phy receiver enable register</B>
57484 </TD>
57485 </TR>
57486 <TR valign="top">
57487 <TD width=15% BGCOLOR=#FBF5EF>
57488 <A href="#PHY_Config0">
57489 PHY_Config0
57490 </A>
57491 </TD>
57492 <TD width=15% BGCOLOR=#FBF5EF>
57493 <B>0XF8006118</B>
57494 </TD>
57495 <TD width=10% BGCOLOR=#FBF5EF>
57496 <B>32</B>
57497 </TD>
57498 <TD width=10% BGCOLOR=#FBF5EF>
57499 <B>RW</B>
57500 </TD>
57501 <TD width=15% BGCOLOR=#FBF5EF>
57502 <B>0x000000</B>
57503 </TD>
57504 <TD width=35% BGCOLOR=#FBF5EF>
57505 <B>PHY configuration register for data slice 0.</B>
57506 </TD>
57507 </TR>
57508 <TR valign="top">
57509 <TD width=15% BGCOLOR=#FBF5EF>
57510 <A href="#PHY_Config1">
57511 PHY_Config1
57512 </A>
57513 </TD>
57514 <TD width=15% BGCOLOR=#FBF5EF>
57515 <B>0XF800611C</B>
57516 </TD>
57517 <TD width=10% BGCOLOR=#FBF5EF>
57518 <B>32</B>
57519 </TD>
57520 <TD width=10% BGCOLOR=#FBF5EF>
57521 <B>RW</B>
57522 </TD>
57523 <TD width=15% BGCOLOR=#FBF5EF>
57524 <B>0x000000</B>
57525 </TD>
57526 <TD width=35% BGCOLOR=#FBF5EF>
57527 <B>PHY configuration register for data slice 1.</B>
57528 </TD>
57529 </TR>
57530 <TR valign="top">
57531 <TD width=15% BGCOLOR=#FBF5EF>
57532 <A href="#PHY_Config2">
57533 PHY_Config2
57534 </A>
57535 </TD>
57536 <TD width=15% BGCOLOR=#FBF5EF>
57537 <B>0XF8006120</B>
57538 </TD>
57539 <TD width=10% BGCOLOR=#FBF5EF>
57540 <B>32</B>
57541 </TD>
57542 <TD width=10% BGCOLOR=#FBF5EF>
57543 <B>RW</B>
57544 </TD>
57545 <TD width=15% BGCOLOR=#FBF5EF>
57546 <B>0x000000</B>
57547 </TD>
57548 <TD width=35% BGCOLOR=#FBF5EF>
57549 <B>PHY configuration register for data slice 2.</B>
57550 </TD>
57551 </TR>
57552 <TR valign="top">
57553 <TD width=15% BGCOLOR=#FBF5EF>
57554 <A href="#PHY_Config3">
57555 PHY_Config3
57556 </A>
57557 </TD>
57558 <TD width=15% BGCOLOR=#FBF5EF>
57559 <B>0XF8006124</B>
57560 </TD>
57561 <TD width=10% BGCOLOR=#FBF5EF>
57562 <B>32</B>
57563 </TD>
57564 <TD width=10% BGCOLOR=#FBF5EF>
57565 <B>RW</B>
57566 </TD>
57567 <TD width=15% BGCOLOR=#FBF5EF>
57568 <B>0x000000</B>
57569 </TD>
57570 <TD width=35% BGCOLOR=#FBF5EF>
57571 <B>PHY configuration register for data slice 3.</B>
57572 </TD>
57573 </TR>
57574 <TR valign="top">
57575 <TD width=15% BGCOLOR=#FBF5EF>
57576 <A href="#phy_init_ratio0">
57577 phy_init_ratio0
57578 </A>
57579 </TD>
57580 <TD width=15% BGCOLOR=#FBF5EF>
57581 <B>0XF800612C</B>
57582 </TD>
57583 <TD width=10% BGCOLOR=#FBF5EF>
57584 <B>32</B>
57585 </TD>
57586 <TD width=10% BGCOLOR=#FBF5EF>
57587 <B>RW</B>
57588 </TD>
57589 <TD width=15% BGCOLOR=#FBF5EF>
57590 <B>0x000000</B>
57591 </TD>
57592 <TD width=35% BGCOLOR=#FBF5EF>
57593 <B>PHY init ratio register for data slice 0.</B>
57594 </TD>
57595 </TR>
57596 <TR valign="top">
57597 <TD width=15% BGCOLOR=#FBF5EF>
57598 <A href="#phy_init_ratio1">
57599 phy_init_ratio1
57600 </A>
57601 </TD>
57602 <TD width=15% BGCOLOR=#FBF5EF>
57603 <B>0XF8006130</B>
57604 </TD>
57605 <TD width=10% BGCOLOR=#FBF5EF>
57606 <B>32</B>
57607 </TD>
57608 <TD width=10% BGCOLOR=#FBF5EF>
57609 <B>RW</B>
57610 </TD>
57611 <TD width=15% BGCOLOR=#FBF5EF>
57612 <B>0x000000</B>
57613 </TD>
57614 <TD width=35% BGCOLOR=#FBF5EF>
57615 <B>PHY init ratio register for data slice 1.</B>
57616 </TD>
57617 </TR>
57618 <TR valign="top">
57619 <TD width=15% BGCOLOR=#FBF5EF>
57620 <A href="#phy_init_ratio2">
57621 phy_init_ratio2
57622 </A>
57623 </TD>
57624 <TD width=15% BGCOLOR=#FBF5EF>
57625 <B>0XF8006134</B>
57626 </TD>
57627 <TD width=10% BGCOLOR=#FBF5EF>
57628 <B>32</B>
57629 </TD>
57630 <TD width=10% BGCOLOR=#FBF5EF>
57631 <B>RW</B>
57632 </TD>
57633 <TD width=15% BGCOLOR=#FBF5EF>
57634 <B>0x000000</B>
57635 </TD>
57636 <TD width=35% BGCOLOR=#FBF5EF>
57637 <B>PHY init ratio register for data slice 2.</B>
57638 </TD>
57639 </TR>
57640 <TR valign="top">
57641 <TD width=15% BGCOLOR=#FBF5EF>
57642 <A href="#phy_init_ratio3">
57643 phy_init_ratio3
57644 </A>
57645 </TD>
57646 <TD width=15% BGCOLOR=#FBF5EF>
57647 <B>0XF8006138</B>
57648 </TD>
57649 <TD width=10% BGCOLOR=#FBF5EF>
57650 <B>32</B>
57651 </TD>
57652 <TD width=10% BGCOLOR=#FBF5EF>
57653 <B>RW</B>
57654 </TD>
57655 <TD width=15% BGCOLOR=#FBF5EF>
57656 <B>0x000000</B>
57657 </TD>
57658 <TD width=35% BGCOLOR=#FBF5EF>
57659 <B>PHY init ratio register for data slice 3.</B>
57660 </TD>
57661 </TR>
57662 <TR valign="top">
57663 <TD width=15% BGCOLOR=#FBF5EF>
57664 <A href="#phy_rd_dqs_cfg0">
57665 phy_rd_dqs_cfg0
57666 </A>
57667 </TD>
57668 <TD width=15% BGCOLOR=#FBF5EF>
57669 <B>0XF8006140</B>
57670 </TD>
57671 <TD width=10% BGCOLOR=#FBF5EF>
57672 <B>32</B>
57673 </TD>
57674 <TD width=10% BGCOLOR=#FBF5EF>
57675 <B>RW</B>
57676 </TD>
57677 <TD width=15% BGCOLOR=#FBF5EF>
57678 <B>0x000000</B>
57679 </TD>
57680 <TD width=35% BGCOLOR=#FBF5EF>
57681 <B>PHY read DQS configuration register for data slice 0.</B>
57682 </TD>
57683 </TR>
57684 <TR valign="top">
57685 <TD width=15% BGCOLOR=#FBF5EF>
57686 <A href="#phy_rd_dqs_cfg1">
57687 phy_rd_dqs_cfg1
57688 </A>
57689 </TD>
57690 <TD width=15% BGCOLOR=#FBF5EF>
57691 <B>0XF8006144</B>
57692 </TD>
57693 <TD width=10% BGCOLOR=#FBF5EF>
57694 <B>32</B>
57695 </TD>
57696 <TD width=10% BGCOLOR=#FBF5EF>
57697 <B>RW</B>
57698 </TD>
57699 <TD width=15% BGCOLOR=#FBF5EF>
57700 <B>0x000000</B>
57701 </TD>
57702 <TD width=35% BGCOLOR=#FBF5EF>
57703 <B>PHY read DQS configuration register for data slice 1.</B>
57704 </TD>
57705 </TR>
57706 <TR valign="top">
57707 <TD width=15% BGCOLOR=#FBF5EF>
57708 <A href="#phy_rd_dqs_cfg2">
57709 phy_rd_dqs_cfg2
57710 </A>
57711 </TD>
57712 <TD width=15% BGCOLOR=#FBF5EF>
57713 <B>0XF8006148</B>
57714 </TD>
57715 <TD width=10% BGCOLOR=#FBF5EF>
57716 <B>32</B>
57717 </TD>
57718 <TD width=10% BGCOLOR=#FBF5EF>
57719 <B>RW</B>
57720 </TD>
57721 <TD width=15% BGCOLOR=#FBF5EF>
57722 <B>0x000000</B>
57723 </TD>
57724 <TD width=35% BGCOLOR=#FBF5EF>
57725 <B>PHY read DQS configuration register for data slice 2.</B>
57726 </TD>
57727 </TR>
57728 <TR valign="top">
57729 <TD width=15% BGCOLOR=#FBF5EF>
57730 <A href="#phy_rd_dqs_cfg3">
57731 phy_rd_dqs_cfg3
57732 </A>
57733 </TD>
57734 <TD width=15% BGCOLOR=#FBF5EF>
57735 <B>0XF800614C</B>
57736 </TD>
57737 <TD width=10% BGCOLOR=#FBF5EF>
57738 <B>32</B>
57739 </TD>
57740 <TD width=10% BGCOLOR=#FBF5EF>
57741 <B>RW</B>
57742 </TD>
57743 <TD width=15% BGCOLOR=#FBF5EF>
57744 <B>0x000000</B>
57745 </TD>
57746 <TD width=35% BGCOLOR=#FBF5EF>
57747 <B>PHY read DQS configuration register for data slice 3.</B>
57748 </TD>
57749 </TR>
57750 <TR valign="top">
57751 <TD width=15% BGCOLOR=#FBF5EF>
57752 <A href="#phy_wr_dqs_cfg0">
57753 phy_wr_dqs_cfg0
57754 </A>
57755 </TD>
57756 <TD width=15% BGCOLOR=#FBF5EF>
57757 <B>0XF8006154</B>
57758 </TD>
57759 <TD width=10% BGCOLOR=#FBF5EF>
57760 <B>32</B>
57761 </TD>
57762 <TD width=10% BGCOLOR=#FBF5EF>
57763 <B>RW</B>
57764 </TD>
57765 <TD width=15% BGCOLOR=#FBF5EF>
57766 <B>0x000000</B>
57767 </TD>
57768 <TD width=35% BGCOLOR=#FBF5EF>
57769 <B>PHY write DQS configuration register for data slice 0.</B>
57770 </TD>
57771 </TR>
57772 <TR valign="top">
57773 <TD width=15% BGCOLOR=#FBF5EF>
57774 <A href="#phy_wr_dqs_cfg1">
57775 phy_wr_dqs_cfg1
57776 </A>
57777 </TD>
57778 <TD width=15% BGCOLOR=#FBF5EF>
57779 <B>0XF8006158</B>
57780 </TD>
57781 <TD width=10% BGCOLOR=#FBF5EF>
57782 <B>32</B>
57783 </TD>
57784 <TD width=10% BGCOLOR=#FBF5EF>
57785 <B>RW</B>
57786 </TD>
57787 <TD width=15% BGCOLOR=#FBF5EF>
57788 <B>0x000000</B>
57789 </TD>
57790 <TD width=35% BGCOLOR=#FBF5EF>
57791 <B>PHY write DQS configuration register for data slice 1.</B>
57792 </TD>
57793 </TR>
57794 <TR valign="top">
57795 <TD width=15% BGCOLOR=#FBF5EF>
57796 <A href="#phy_wr_dqs_cfg2">
57797 phy_wr_dqs_cfg2
57798 </A>
57799 </TD>
57800 <TD width=15% BGCOLOR=#FBF5EF>
57801 <B>0XF800615C</B>
57802 </TD>
57803 <TD width=10% BGCOLOR=#FBF5EF>
57804 <B>32</B>
57805 </TD>
57806 <TD width=10% BGCOLOR=#FBF5EF>
57807 <B>RW</B>
57808 </TD>
57809 <TD width=15% BGCOLOR=#FBF5EF>
57810 <B>0x000000</B>
57811 </TD>
57812 <TD width=35% BGCOLOR=#FBF5EF>
57813 <B>PHY write DQS configuration register for data slice 2.</B>
57814 </TD>
57815 </TR>
57816 <TR valign="top">
57817 <TD width=15% BGCOLOR=#FBF5EF>
57818 <A href="#phy_wr_dqs_cfg3">
57819 phy_wr_dqs_cfg3
57820 </A>
57821 </TD>
57822 <TD width=15% BGCOLOR=#FBF5EF>
57823 <B>0XF8006160</B>
57824 </TD>
57825 <TD width=10% BGCOLOR=#FBF5EF>
57826 <B>32</B>
57827 </TD>
57828 <TD width=10% BGCOLOR=#FBF5EF>
57829 <B>RW</B>
57830 </TD>
57831 <TD width=15% BGCOLOR=#FBF5EF>
57832 <B>0x000000</B>
57833 </TD>
57834 <TD width=35% BGCOLOR=#FBF5EF>
57835 <B>PHY write DQS configuration register for data slice 3.</B>
57836 </TD>
57837 </TR>
57838 <TR valign="top">
57839 <TD width=15% BGCOLOR=#FBF5EF>
57840 <A href="#phy_we_cfg0">
57841 phy_we_cfg0
57842 </A>
57843 </TD>
57844 <TD width=15% BGCOLOR=#FBF5EF>
57845 <B>0XF8006168</B>
57846 </TD>
57847 <TD width=10% BGCOLOR=#FBF5EF>
57848 <B>32</B>
57849 </TD>
57850 <TD width=10% BGCOLOR=#FBF5EF>
57851 <B>RW</B>
57852 </TD>
57853 <TD width=15% BGCOLOR=#FBF5EF>
57854 <B>0x000000</B>
57855 </TD>
57856 <TD width=35% BGCOLOR=#FBF5EF>
57857 <B>PHY FIFO write enable configuration for data slice 0.</B>
57858 </TD>
57859 </TR>
57860 <TR valign="top">
57861 <TD width=15% BGCOLOR=#FBF5EF>
57862 <A href="#phy_we_cfg1">
57863 phy_we_cfg1
57864 </A>
57865 </TD>
57866 <TD width=15% BGCOLOR=#FBF5EF>
57867 <B>0XF800616C</B>
57868 </TD>
57869 <TD width=10% BGCOLOR=#FBF5EF>
57870 <B>32</B>
57871 </TD>
57872 <TD width=10% BGCOLOR=#FBF5EF>
57873 <B>RW</B>
57874 </TD>
57875 <TD width=15% BGCOLOR=#FBF5EF>
57876 <B>0x000000</B>
57877 </TD>
57878 <TD width=35% BGCOLOR=#FBF5EF>
57879 <B>PHY FIFO write enable configuration for data slice 1.</B>
57880 </TD>
57881 </TR>
57882 <TR valign="top">
57883 <TD width=15% BGCOLOR=#FBF5EF>
57884 <A href="#phy_we_cfg2">
57885 phy_we_cfg2
57886 </A>
57887 </TD>
57888 <TD width=15% BGCOLOR=#FBF5EF>
57889 <B>0XF8006170</B>
57890 </TD>
57891 <TD width=10% BGCOLOR=#FBF5EF>
57892 <B>32</B>
57893 </TD>
57894 <TD width=10% BGCOLOR=#FBF5EF>
57895 <B>RW</B>
57896 </TD>
57897 <TD width=15% BGCOLOR=#FBF5EF>
57898 <B>0x000000</B>
57899 </TD>
57900 <TD width=35% BGCOLOR=#FBF5EF>
57901 <B>PHY FIFO write enable configuration for data slice 2.</B>
57902 </TD>
57903 </TR>
57904 <TR valign="top">
57905 <TD width=15% BGCOLOR=#FBF5EF>
57906 <A href="#phy_we_cfg3">
57907 phy_we_cfg3
57908 </A>
57909 </TD>
57910 <TD width=15% BGCOLOR=#FBF5EF>
57911 <B>0XF8006174</B>
57912 </TD>
57913 <TD width=10% BGCOLOR=#FBF5EF>
57914 <B>32</B>
57915 </TD>
57916 <TD width=10% BGCOLOR=#FBF5EF>
57917 <B>RW</B>
57918 </TD>
57919 <TD width=15% BGCOLOR=#FBF5EF>
57920 <B>0x000000</B>
57921 </TD>
57922 <TD width=35% BGCOLOR=#FBF5EF>
57923 <B>PHY FIFO write enable configuration for data slice 3.</B>
57924 </TD>
57925 </TR>
57926 <TR valign="top">
57927 <TD width=15% BGCOLOR=#FBF5EF>
57928 <A href="#wr_data_slv0">
57929 wr_data_slv0
57930 </A>
57931 </TD>
57932 <TD width=15% BGCOLOR=#FBF5EF>
57933 <B>0XF800617C</B>
57934 </TD>
57935 <TD width=10% BGCOLOR=#FBF5EF>
57936 <B>32</B>
57937 </TD>
57938 <TD width=10% BGCOLOR=#FBF5EF>
57939 <B>RW</B>
57940 </TD>
57941 <TD width=15% BGCOLOR=#FBF5EF>
57942 <B>0x000000</B>
57943 </TD>
57944 <TD width=35% BGCOLOR=#FBF5EF>
57945 <B>PHY write data slave ratio config for data slice 0.</B>
57946 </TD>
57947 </TR>
57948 <TR valign="top">
57949 <TD width=15% BGCOLOR=#FBF5EF>
57950 <A href="#wr_data_slv1">
57951 wr_data_slv1
57952 </A>
57953 </TD>
57954 <TD width=15% BGCOLOR=#FBF5EF>
57955 <B>0XF8006180</B>
57956 </TD>
57957 <TD width=10% BGCOLOR=#FBF5EF>
57958 <B>32</B>
57959 </TD>
57960 <TD width=10% BGCOLOR=#FBF5EF>
57961 <B>RW</B>
57962 </TD>
57963 <TD width=15% BGCOLOR=#FBF5EF>
57964 <B>0x000000</B>
57965 </TD>
57966 <TD width=35% BGCOLOR=#FBF5EF>
57967 <B>PHY write data slave ratio config for data slice 1.</B>
57968 </TD>
57969 </TR>
57970 <TR valign="top">
57971 <TD width=15% BGCOLOR=#FBF5EF>
57972 <A href="#wr_data_slv2">
57973 wr_data_slv2
57974 </A>
57975 </TD>
57976 <TD width=15% BGCOLOR=#FBF5EF>
57977 <B>0XF8006184</B>
57978 </TD>
57979 <TD width=10% BGCOLOR=#FBF5EF>
57980 <B>32</B>
57981 </TD>
57982 <TD width=10% BGCOLOR=#FBF5EF>
57983 <B>RW</B>
57984 </TD>
57985 <TD width=15% BGCOLOR=#FBF5EF>
57986 <B>0x000000</B>
57987 </TD>
57988 <TD width=35% BGCOLOR=#FBF5EF>
57989 <B>PHY write data slave ratio config for data slice 2.</B>
57990 </TD>
57991 </TR>
57992 <TR valign="top">
57993 <TD width=15% BGCOLOR=#FBF5EF>
57994 <A href="#wr_data_slv3">
57995 wr_data_slv3
57996 </A>
57997 </TD>
57998 <TD width=15% BGCOLOR=#FBF5EF>
57999 <B>0XF8006188</B>
58000 </TD>
58001 <TD width=10% BGCOLOR=#FBF5EF>
58002 <B>32</B>
58003 </TD>
58004 <TD width=10% BGCOLOR=#FBF5EF>
58005 <B>RW</B>
58006 </TD>
58007 <TD width=15% BGCOLOR=#FBF5EF>
58008 <B>0x000000</B>
58009 </TD>
58010 <TD width=35% BGCOLOR=#FBF5EF>
58011 <B>PHY write data slave ratio config for data slice 3.</B>
58012 </TD>
58013 </TR>
58014 <TR valign="top">
58015 <TD width=15% BGCOLOR=#FBF5EF>
58016 <A href="#reg_64">
58017 reg_64
58018 </A>
58019 </TD>
58020 <TD width=15% BGCOLOR=#FBF5EF>
58021 <B>0XF8006190</B>
58022 </TD>
58023 <TD width=10% BGCOLOR=#FBF5EF>
58024 <B>32</B>
58025 </TD>
58026 <TD width=10% BGCOLOR=#FBF5EF>
58027 <B>RW</B>
58028 </TD>
58029 <TD width=15% BGCOLOR=#FBF5EF>
58030 <B>0x000000</B>
58031 </TD>
58032 <TD width=35% BGCOLOR=#FBF5EF>
58033 <B>Training control 2</B>
58034 </TD>
58035 </TR>
58036 <TR valign="top">
58037 <TD width=15% BGCOLOR=#FBF5EF>
58038 <A href="#reg_65">
58039 reg_65
58040 </A>
58041 </TD>
58042 <TD width=15% BGCOLOR=#FBF5EF>
58043 <B>0XF8006194</B>
58044 </TD>
58045 <TD width=10% BGCOLOR=#FBF5EF>
58046 <B>32</B>
58047 </TD>
58048 <TD width=10% BGCOLOR=#FBF5EF>
58049 <B>RW</B>
58050 </TD>
58051 <TD width=15% BGCOLOR=#FBF5EF>
58052 <B>0x000000</B>
58053 </TD>
58054 <TD width=35% BGCOLOR=#FBF5EF>
58055 <B>Training control 3</B>
58056 </TD>
58057 </TR>
58058 <TR valign="top">
58059 <TD width=15% BGCOLOR=#FBF5EF>
58060 <A href="#page_mask">
58061 page_mask
58062 </A>
58063 </TD>
58064 <TD width=15% BGCOLOR=#FBF5EF>
58065 <B>0XF8006204</B>
58066 </TD>
58067 <TD width=10% BGCOLOR=#FBF5EF>
58068 <B>32</B>
58069 </TD>
58070 <TD width=10% BGCOLOR=#FBF5EF>
58071 <B>RW</B>
58072 </TD>
58073 <TD width=15% BGCOLOR=#FBF5EF>
58074 <B>0x000000</B>
58075 </TD>
58076 <TD width=35% BGCOLOR=#FBF5EF>
58077 <B>Page mask</B>
58078 </TD>
58079 </TR>
58080 <TR valign="top">
58081 <TD width=15% BGCOLOR=#FBF5EF>
58082 <A href="#axi_priority_wr_port0">
58083 axi_priority_wr_port0
58084 </A>
58085 </TD>
58086 <TD width=15% BGCOLOR=#FBF5EF>
58087 <B>0XF8006208</B>
58088 </TD>
58089 <TD width=10% BGCOLOR=#FBF5EF>
58090 <B>32</B>
58091 </TD>
58092 <TD width=10% BGCOLOR=#FBF5EF>
58093 <B>RW</B>
58094 </TD>
58095 <TD width=15% BGCOLOR=#FBF5EF>
58096 <B>0x000000</B>
58097 </TD>
58098 <TD width=35% BGCOLOR=#FBF5EF>
58099 <B>AXI Priority control for write port 0.</B>
58100 </TD>
58101 </TR>
58102 <TR valign="top">
58103 <TD width=15% BGCOLOR=#FBF5EF>
58104 <A href="#axi_priority_wr_port1">
58105 axi_priority_wr_port1
58106 </A>
58107 </TD>
58108 <TD width=15% BGCOLOR=#FBF5EF>
58109 <B>0XF800620C</B>
58110 </TD>
58111 <TD width=10% BGCOLOR=#FBF5EF>
58112 <B>32</B>
58113 </TD>
58114 <TD width=10% BGCOLOR=#FBF5EF>
58115 <B>RW</B>
58116 </TD>
58117 <TD width=15% BGCOLOR=#FBF5EF>
58118 <B>0x000000</B>
58119 </TD>
58120 <TD width=35% BGCOLOR=#FBF5EF>
58121 <B>AXI Priority control for write port 1.</B>
58122 </TD>
58123 </TR>
58124 <TR valign="top">
58125 <TD width=15% BGCOLOR=#FBF5EF>
58126 <A href="#axi_priority_wr_port2">
58127 axi_priority_wr_port2
58128 </A>
58129 </TD>
58130 <TD width=15% BGCOLOR=#FBF5EF>
58131 <B>0XF8006210</B>
58132 </TD>
58133 <TD width=10% BGCOLOR=#FBF5EF>
58134 <B>32</B>
58135 </TD>
58136 <TD width=10% BGCOLOR=#FBF5EF>
58137 <B>RW</B>
58138 </TD>
58139 <TD width=15% BGCOLOR=#FBF5EF>
58140 <B>0x000000</B>
58141 </TD>
58142 <TD width=35% BGCOLOR=#FBF5EF>
58143 <B>AXI Priority control for write port 2.</B>
58144 </TD>
58145 </TR>
58146 <TR valign="top">
58147 <TD width=15% BGCOLOR=#FBF5EF>
58148 <A href="#axi_priority_wr_port3">
58149 axi_priority_wr_port3
58150 </A>
58151 </TD>
58152 <TD width=15% BGCOLOR=#FBF5EF>
58153 <B>0XF8006214</B>
58154 </TD>
58155 <TD width=10% BGCOLOR=#FBF5EF>
58156 <B>32</B>
58157 </TD>
58158 <TD width=10% BGCOLOR=#FBF5EF>
58159 <B>RW</B>
58160 </TD>
58161 <TD width=15% BGCOLOR=#FBF5EF>
58162 <B>0x000000</B>
58163 </TD>
58164 <TD width=35% BGCOLOR=#FBF5EF>
58165 <B>AXI Priority control for write port 3.</B>
58166 </TD>
58167 </TR>
58168 <TR valign="top">
58169 <TD width=15% BGCOLOR=#FBF5EF>
58170 <A href="#axi_priority_rd_port0">
58171 axi_priority_rd_port0
58172 </A>
58173 </TD>
58174 <TD width=15% BGCOLOR=#FBF5EF>
58175 <B>0XF8006218</B>
58176 </TD>
58177 <TD width=10% BGCOLOR=#FBF5EF>
58178 <B>32</B>
58179 </TD>
58180 <TD width=10% BGCOLOR=#FBF5EF>
58181 <B>RW</B>
58182 </TD>
58183 <TD width=15% BGCOLOR=#FBF5EF>
58184 <B>0x000000</B>
58185 </TD>
58186 <TD width=35% BGCOLOR=#FBF5EF>
58187 <B>AXI Priority control for read port 0.</B>
58188 </TD>
58189 </TR>
58190 <TR valign="top">
58191 <TD width=15% BGCOLOR=#FBF5EF>
58192 <A href="#axi_priority_rd_port1">
58193 axi_priority_rd_port1
58194 </A>
58195 </TD>
58196 <TD width=15% BGCOLOR=#FBF5EF>
58197 <B>0XF800621C</B>
58198 </TD>
58199 <TD width=10% BGCOLOR=#FBF5EF>
58200 <B>32</B>
58201 </TD>
58202 <TD width=10% BGCOLOR=#FBF5EF>
58203 <B>RW</B>
58204 </TD>
58205 <TD width=15% BGCOLOR=#FBF5EF>
58206 <B>0x000000</B>
58207 </TD>
58208 <TD width=35% BGCOLOR=#FBF5EF>
58209 <B>AXI Priority control for read port 1.</B>
58210 </TD>
58211 </TR>
58212 <TR valign="top">
58213 <TD width=15% BGCOLOR=#FBF5EF>
58214 <A href="#axi_priority_rd_port2">
58215 axi_priority_rd_port2
58216 </A>
58217 </TD>
58218 <TD width=15% BGCOLOR=#FBF5EF>
58219 <B>0XF8006220</B>
58220 </TD>
58221 <TD width=10% BGCOLOR=#FBF5EF>
58222 <B>32</B>
58223 </TD>
58224 <TD width=10% BGCOLOR=#FBF5EF>
58225 <B>RW</B>
58226 </TD>
58227 <TD width=15% BGCOLOR=#FBF5EF>
58228 <B>0x000000</B>
58229 </TD>
58230 <TD width=35% BGCOLOR=#FBF5EF>
58231 <B>AXI Priority control for read port 2.</B>
58232 </TD>
58233 </TR>
58234 <TR valign="top">
58235 <TD width=15% BGCOLOR=#FBF5EF>
58236 <A href="#axi_priority_rd_port3">
58237 axi_priority_rd_port3
58238 </A>
58239 </TD>
58240 <TD width=15% BGCOLOR=#FBF5EF>
58241 <B>0XF8006224</B>
58242 </TD>
58243 <TD width=10% BGCOLOR=#FBF5EF>
58244 <B>32</B>
58245 </TD>
58246 <TD width=10% BGCOLOR=#FBF5EF>
58247 <B>RW</B>
58248 </TD>
58249 <TD width=15% BGCOLOR=#FBF5EF>
58250 <B>0x000000</B>
58251 </TD>
58252 <TD width=35% BGCOLOR=#FBF5EF>
58253 <B>AXI Priority control for read port 3.</B>
58254 </TD>
58255 </TR>
58256 <TR valign="top">
58257 <TD width=15% BGCOLOR=#FBF5EF>
58258 <A href="#lpddr_ctrl0">
58259 lpddr_ctrl0
58260 </A>
58261 </TD>
58262 <TD width=15% BGCOLOR=#FBF5EF>
58263 <B>0XF80062A8</B>
58264 </TD>
58265 <TD width=10% BGCOLOR=#FBF5EF>
58266 <B>32</B>
58267 </TD>
58268 <TD width=10% BGCOLOR=#FBF5EF>
58269 <B>RW</B>
58270 </TD>
58271 <TD width=15% BGCOLOR=#FBF5EF>
58272 <B>0x000000</B>
58273 </TD>
58274 <TD width=35% BGCOLOR=#FBF5EF>
58275 <B>LPDDR2 Control 0</B>
58276 </TD>
58277 </TR>
58278 <TR valign="top">
58279 <TD width=15% BGCOLOR=#FBF5EF>
58280 <A href="#lpddr_ctrl1">
58281 lpddr_ctrl1
58282 </A>
58283 </TD>
58284 <TD width=15% BGCOLOR=#FBF5EF>
58285 <B>0XF80062AC</B>
58286 </TD>
58287 <TD width=10% BGCOLOR=#FBF5EF>
58288 <B>32</B>
58289 </TD>
58290 <TD width=10% BGCOLOR=#FBF5EF>
58291 <B>RW</B>
58292 </TD>
58293 <TD width=15% BGCOLOR=#FBF5EF>
58294 <B>0x000000</B>
58295 </TD>
58296 <TD width=35% BGCOLOR=#FBF5EF>
58297 <B>LPDDR2 Control 1</B>
58298 </TD>
58299 </TR>
58300 <TR valign="top">
58301 <TD width=15% BGCOLOR=#FBF5EF>
58302 <A href="#lpddr_ctrl2">
58303 lpddr_ctrl2
58304 </A>
58305 </TD>
58306 <TD width=15% BGCOLOR=#FBF5EF>
58307 <B>0XF80062B0</B>
58308 </TD>
58309 <TD width=10% BGCOLOR=#FBF5EF>
58310 <B>32</B>
58311 </TD>
58312 <TD width=10% BGCOLOR=#FBF5EF>
58313 <B>RW</B>
58314 </TD>
58315 <TD width=15% BGCOLOR=#FBF5EF>
58316 <B>0x000000</B>
58317 </TD>
58318 <TD width=35% BGCOLOR=#FBF5EF>
58319 <B>LPDDR2 Control 2</B>
58320 </TD>
58321 </TR>
58322 <TR valign="top">
58323 <TD width=15% BGCOLOR=#FBF5EF>
58324 <A href="#lpddr_ctrl3">
58325 lpddr_ctrl3
58326 </A>
58327 </TD>
58328 <TD width=15% BGCOLOR=#FBF5EF>
58329 <B>0XF80062B4</B>
58330 </TD>
58331 <TD width=10% BGCOLOR=#FBF5EF>
58332 <B>32</B>
58333 </TD>
58334 <TD width=10% BGCOLOR=#FBF5EF>
58335 <B>RW</B>
58336 </TD>
58337 <TD width=15% BGCOLOR=#FBF5EF>
58338 <B>0x000000</B>
58339 </TD>
58340 <TD width=35% BGCOLOR=#FBF5EF>
58341 <B>LPDDR2 Control 3</B>
58342 </TD>
58343 </TR>
58344 <TR valign="top">
58345 <TD width=15% BGCOLOR=#FBF5EF>
58346 <A href="#ddrc_ctrl">
58347 ddrc_ctrl
58348 </A>
58349 </TD>
58350 <TD width=15% BGCOLOR=#FBF5EF>
58351 <B>0XF8006000</B>
58352 </TD>
58353 <TD width=10% BGCOLOR=#FBF5EF>
58354 <B>32</B>
58355 </TD>
58356 <TD width=10% BGCOLOR=#FBF5EF>
58357 <B>RW</B>
58358 </TD>
58359 <TD width=15% BGCOLOR=#FBF5EF>
58360 <B>0x000000</B>
58361 </TD>
58362 <TD width=35% BGCOLOR=#FBF5EF>
58363 <B>DDRC Control</B>
58364 </TD>
58365 </TR>
58366 </TABLE>
58367 <P>
58368 <H2><a name="ps7_ddr_init_data_2_0">ps7_ddr_init_data_2_0</a></H2>
58369 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
58370 <TR valign="top">
58371 <TD width=15% BGCOLOR=#FFC0FF>
58372 <B>Register Name</B>
58373 </TD>
58374 <TD width=15% BGCOLOR=#FFC0FF>
58375 <B>Address</B>
58376 </TD>
58377 <TD width=10% BGCOLOR=#FFC0FF>
58378 <B>Width</B>
58379 </TD>
58380 <TD width=10% BGCOLOR=#FFC0FF>
58381 <B>Type</B>
58382 </TD>
58383 <TD width=15% BGCOLOR=#FFC0FF>
58384 <B>Reset Value</B>
58385 </TD>
58386 <TD width=35% BGCOLOR=#FFC0FF>
58387 <B>Description</B>
58388 </TD>
58389 </TR>
58390 <H1>DDR INITIALIZATION</H1>
58391 <H1>LOCK DDR</H1>
58392 <H2><a name="ddrc_ctrl">Register (<A href=#mod___slcr> slcr </A>)ddrc_ctrl</a></H2>
58393 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
58394 <TR valign="top">
58395 <TD width=15% BGCOLOR=#FFFF00>
58396 <B>Register Name</B>
58397 </TD>
58398 <TD width=15% BGCOLOR=#FFFF00>
58399 <B>Address</B>
58400 </TD>
58401 <TD width=10% BGCOLOR=#FFFF00>
58402 <B>Width</B>
58403 </TD>
58404 <TD width=10% BGCOLOR=#FFFF00>
58405 <B>Type</B>
58406 </TD>
58407 <TD width=15% BGCOLOR=#FFFF00>
58408 <B>Reset Value</B>
58409 </TD>
58410 <TD width=35% BGCOLOR=#FFFF00>
58411 <B>Description</B>
58412 </TD>
58413 </TR>
58414 <TR valign="top">
58415 <TD width=15% BGCOLOR=#FBF5EF>
58416 <B>ddrc_ctrl</B>
58417 </TD>
58418 <TD width=15% BGCOLOR=#FBF5EF>
58419 <B>0XF8006000</B>
58420 </TD>
58421 <TD width=10% BGCOLOR=#FBF5EF>
58422 <B>32</B>
58423 </TD>
58424 <TD width=10% BGCOLOR=#FBF5EF>
58425 <B>rw</B>
58426 </TD>
58427 <TD width=15% BGCOLOR=#FBF5EF>
58428 <B>0x00000000</B>
58429 </TD>
58430 <TD width=35% BGCOLOR=#FBF5EF>
58431 <B>--</B>
58432 </TD>
58433 </TR>
58434 </TABLE>
58435 <P>
58436 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
58437 <TR valign="top">
58438 <TD width=15% BGCOLOR=#C0FFC0>
58439 <B>Field Name</B>
58440 </TD>
58441 <TD width=15% BGCOLOR=#C0FFC0>
58442 <B>Bits</B>
58443 </TD>
58444 <TD width=10% BGCOLOR=#C0FFC0>
58445 <B>Mask</B>
58446 </TD>
58447 <TD width=10% BGCOLOR=#C0FFC0>
58448 <B>Value</B>
58449 </TD>
58450 <TD width=15% BGCOLOR=#C0FFC0>
58451 <B>Shifted Value</B>
58452 </TD>
58453 <TD width=35% BGCOLOR=#C0FFC0>
58454 <B>Description</B>
58455 </TD>
58456 </TR>
58457 <TR valign="top">
58458 <TD width=15% BGCOLOR=#FBF5EF>
58459 <B>reg_ddrc_soft_rstb</B>
58460 </TD>
58461 <TD width=15% BGCOLOR=#FBF5EF>
58462 <B>0:0</B>
58463 </TD>
58464 <TD width=10% BGCOLOR=#FBF5EF>
58465 <B>1</B>
58466 </TD>
58467 <TD width=10% BGCOLOR=#FBF5EF>
58468 <B>0</B>
58469 </TD>
58470 <TD width=15% BGCOLOR=#FBF5EF>
58471 <B>0</B>
58472 </TD>
58473 <TD width=35% BGCOLOR=#FBF5EF>
58474 <B>Active low soft reset. Update during normal operation. 0: Resets the controller 1: Takes the controller out of reset. Dynamic Bit Field. Note: Software changes DRAM controller register values only when the controller is in the reset state, except for bit fields that can be dymanically updated.</B>
58475 </TD>
58476 </TR>
58477 <TR valign="top">
58478 <TD width=15% BGCOLOR=#FBF5EF>
58479 <B>reg_ddrc_powerdown_en</B>
58480 </TD>
58481 <TD width=15% BGCOLOR=#FBF5EF>
58482 <B>1:1</B>
58483 </TD>
58484 <TD width=10% BGCOLOR=#FBF5EF>
58485 <B>2</B>
58486 </TD>
58487 <TD width=10% BGCOLOR=#FBF5EF>
58488 <B>0</B>
58489 </TD>
58490 <TD width=15% BGCOLOR=#FBF5EF>
58491 <B>0</B>
58492 </TD>
58493 <TD width=35% BGCOLOR=#FBF5EF>
58494 <B>Controller power down control. Update during normal operation. Enable the controller to powerdown after it becomes idle. Dynamic Bit Field. 0: disable 1: enable</B>
58495 </TD>
58496 </TR>
58497 <TR valign="top">
58498 <TD width=15% BGCOLOR=#FBF5EF>
58499 <B>reg_ddrc_data_bus_width</B>
58500 </TD>
58501 <TD width=15% BGCOLOR=#FBF5EF>
58502 <B>3:2</B>
58503 </TD>
58504 <TD width=10% BGCOLOR=#FBF5EF>
58505 <B>c</B>
58506 </TD>
58507 <TD width=10% BGCOLOR=#FBF5EF>
58508 <B>0</B>
58509 </TD>
58510 <TD width=15% BGCOLOR=#FBF5EF>
58511 <B>0</B>
58512 </TD>
58513 <TD width=35% BGCOLOR=#FBF5EF>
58514 <B>DDR bus width control 00: 32-bit 01: 16-bit 1x: reserved</B>
58515 </TD>
58516 </TR>
58517 <TR valign="top">
58518 <TD width=15% BGCOLOR=#FBF5EF>
58519 <B>reg_ddrc_burst8_refresh</B>
58520 </TD>
58521 <TD width=15% BGCOLOR=#FBF5EF>
58522 <B>6:4</B>
58523 </TD>
58524 <TD width=10% BGCOLOR=#FBF5EF>
58525 <B>70</B>
58526 </TD>
58527 <TD width=10% BGCOLOR=#FBF5EF>
58528 <B>0</B>
58529 </TD>
58530 <TD width=15% BGCOLOR=#FBF5EF>
58531 <B>0</B>
58532 </TD>
58533 <TD width=35% BGCOLOR=#FBF5EF>
58534 <B>Refresh timeout. Programmed value plus one will be the number of refresh timeouts that will be allowed to accumulate before traffic is blocked and the refreshes are forced to execute. Closing pages to perform a refresh is a one-time penalty that must be paid for each group of refreshes; therefore, performing refreshes in a burst reduces the per-refresh penalty of these page closings. Higher numbers for burst_of_N_refresh slightly increases utilization; lower numbers decreases the worst-case latency associated with refreshes. 0: single refresh 1: burst-of-2 ... 7: burst-of-8 refresh</B>
58535 </TD>
58536 </TR>
58537 <TR valign="top">
58538 <TD width=15% BGCOLOR=#FBF5EF>
58539 <B>reg_ddrc_rdwr_idle_gap</B>
58540 </TD>
58541 <TD width=15% BGCOLOR=#FBF5EF>
58542 <B>13:7</B>
58543 </TD>
58544 <TD width=10% BGCOLOR=#FBF5EF>
58545 <B>3f80</B>
58546 </TD>
58547 <TD width=10% BGCOLOR=#FBF5EF>
58548 <B>1</B>
58549 </TD>
58550 <TD width=15% BGCOLOR=#FBF5EF>
58551 <B>80</B>
58552 </TD>
58553 <TD width=35% BGCOLOR=#FBF5EF>
58554 <B>When the preferred transaction store is empty for this many clock cycles, switch to the alternate transaction store if it is non-empty. The read transaction store (both high and low priority) is the default preferred transaction store and the write transaction store is the alternate store. When 'Prefer write over read' is set this is reversed.</B>
58555 </TD>
58556 </TR>
58557 <TR valign="top">
58558 <TD width=15% BGCOLOR=#FBF5EF>
58559 <B>reg_ddrc_dis_rd_bypass</B>
58560 </TD>
58561 <TD width=15% BGCOLOR=#FBF5EF>
58562 <B>14:14</B>
58563 </TD>
58564 <TD width=10% BGCOLOR=#FBF5EF>
58565 <B>4000</B>
58566 </TD>
58567 <TD width=10% BGCOLOR=#FBF5EF>
58568 <B>0</B>
58569 </TD>
58570 <TD width=15% BGCOLOR=#FBF5EF>
58571 <B>0</B>
58572 </TD>
58573 <TD width=35% BGCOLOR=#FBF5EF>
58574 <B>Only present in designs supporting read bypass. For Debug only. 0: Do not disable bypass path for high priority read page hits. 1: disable bypass path for high priority read page hits.</B>
58575 </TD>
58576 </TR>
58577 <TR valign="top">
58578 <TD width=15% BGCOLOR=#FBF5EF>
58579 <B>reg_ddrc_dis_act_bypass</B>
58580 </TD>
58581 <TD width=15% BGCOLOR=#FBF5EF>
58582 <B>15:15</B>
58583 </TD>
58584 <TD width=10% BGCOLOR=#FBF5EF>
58585 <B>8000</B>
58586 </TD>
58587 <TD width=10% BGCOLOR=#FBF5EF>
58588 <B>0</B>
58589 </TD>
58590 <TD width=15% BGCOLOR=#FBF5EF>
58591 <B>0</B>
58592 </TD>
58593 <TD width=35% BGCOLOR=#FBF5EF>
58594 <B>Only present in designs supporting activate bypass. For Debug only. 0: Do not disable bypass path for high priority read activates. 1: disable bypass path for high priority read activates.</B>
58595 </TD>
58596 </TR>
58597 <TR valign="top">
58598 <TD width=15% BGCOLOR=#FBF5EF>
58599 <B>reg_ddrc_dis_auto_refresh</B>
58600 </TD>
58601 <TD width=15% BGCOLOR=#FBF5EF>
58602 <B>16:16</B>
58603 </TD>
58604 <TD width=10% BGCOLOR=#FBF5EF>
58605 <B>10000</B>
58606 </TD>
58607 <TD width=10% BGCOLOR=#FBF5EF>
58608 <B>0</B>
58609 </TD>
58610 <TD width=15% BGCOLOR=#FBF5EF>
58611 <B>0</B>
58612 </TD>
58613 <TD width=35% BGCOLOR=#FBF5EF>
58614 <B>Disable auto-refresh. 0: do not disable auto-refresh. 1: disable auto-refresh. Dynamic Bit Field. Note: When this transitions from 0 to 1, any pending refreshes will be immediately scheduled by the controller.</B>
58615 </TD>
58616 </TR>
58617 <TR valign="top">
58618 <TD width=15% BGCOLOR=#C0C0C0>
58619 <B>ddrc_ctrl@0XF8006000</B>
58620 </TD>
58621 <TD width=15% BGCOLOR=#C0C0C0>
58622 <B>31:0</B>
58623 </TD>
58624 <TD width=10% BGCOLOR=#C0C0C0>
58625 <B>1ffff</B>
58626 </TD>
58627 <TD width=10% BGCOLOR=#C0C0C0>
58628 <B></B>
58629 </TD>
58630 <TD width=15% BGCOLOR=#C0C0C0>
58631 <B>80</B>
58632 </TD>
58633 <TD width=35% BGCOLOR=#C0C0C0>
58634 <B>DDRC Control</B>
58635 </TD>
58636 </TR>
58637 </TABLE>
58638 <P>
58639 <H2><a name="Two_rank_cfg">Register (<A href=#mod___slcr> slcr </A>)Two_rank_cfg</a></H2>
58640 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
58641 <TR valign="top">
58642 <TD width=15% BGCOLOR=#FFFF00>
58643 <B>Register Name</B>
58644 </TD>
58645 <TD width=15% BGCOLOR=#FFFF00>
58646 <B>Address</B>
58647 </TD>
58648 <TD width=10% BGCOLOR=#FFFF00>
58649 <B>Width</B>
58650 </TD>
58651 <TD width=10% BGCOLOR=#FFFF00>
58652 <B>Type</B>
58653 </TD>
58654 <TD width=15% BGCOLOR=#FFFF00>
58655 <B>Reset Value</B>
58656 </TD>
58657 <TD width=35% BGCOLOR=#FFFF00>
58658 <B>Description</B>
58659 </TD>
58660 </TR>
58661 <TR valign="top">
58662 <TD width=15% BGCOLOR=#FBF5EF>
58663 <B>Two_rank_cfg</B>
58664 </TD>
58665 <TD width=15% BGCOLOR=#FBF5EF>
58666 <B>0XF8006004</B>
58667 </TD>
58668 <TD width=10% BGCOLOR=#FBF5EF>
58669 <B>32</B>
58670 </TD>
58671 <TD width=10% BGCOLOR=#FBF5EF>
58672 <B>rw</B>
58673 </TD>
58674 <TD width=15% BGCOLOR=#FBF5EF>
58675 <B>0x00000000</B>
58676 </TD>
58677 <TD width=35% BGCOLOR=#FBF5EF>
58678 <B>--</B>
58679 </TD>
58680 </TR>
58681 </TABLE>
58682 <P>
58683 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
58684 <TR valign="top">
58685 <TD width=15% BGCOLOR=#C0FFC0>
58686 <B>Field Name</B>
58687 </TD>
58688 <TD width=15% BGCOLOR=#C0FFC0>
58689 <B>Bits</B>
58690 </TD>
58691 <TD width=10% BGCOLOR=#C0FFC0>
58692 <B>Mask</B>
58693 </TD>
58694 <TD width=10% BGCOLOR=#C0FFC0>
58695 <B>Value</B>
58696 </TD>
58697 <TD width=15% BGCOLOR=#C0FFC0>
58698 <B>Shifted Value</B>
58699 </TD>
58700 <TD width=35% BGCOLOR=#C0FFC0>
58701 <B>Description</B>
58702 </TD>
58703 </TR>
58704 <TR valign="top">
58705 <TD width=15% BGCOLOR=#FBF5EF>
58706 <B>reg_ddrc_t_rfc_nom_x32</B>
58707 </TD>
58708 <TD width=15% BGCOLOR=#FBF5EF>
58709 <B>11:0</B>
58710 </TD>
58711 <TD width=10% BGCOLOR=#FBF5EF>
58712 <B>fff</B>
58713 </TD>
58714 <TD width=10% BGCOLOR=#FBF5EF>
58715 <B>81</B>
58716 </TD>
58717 <TD width=15% BGCOLOR=#FBF5EF>
58718 <B>81</B>
58719 </TD>
58720 <TD width=35% BGCOLOR=#FBF5EF>
58721 <B>tREFI - Average time between refreshes. Unit: in multiples of 32 clocks. DRAM related. Default value is set for DDR3. Dynamic Bit Field.</B>
58722 </TD>
58723 </TR>
58724 <TR valign="top">
58725 <TD width=15% BGCOLOR=#FBF5EF>
58726 <B>reg_ddrc_active_ranks</B>
58727 </TD>
58728 <TD width=15% BGCOLOR=#FBF5EF>
58729 <B>13:12</B>
58730 </TD>
58731 <TD width=10% BGCOLOR=#FBF5EF>
58732 <B>3000</B>
58733 </TD>
58734 <TD width=10% BGCOLOR=#FBF5EF>
58735 <B>1</B>
58736 </TD>
58737 <TD width=15% BGCOLOR=#FBF5EF>
58738 <B>1000</B>
58739 </TD>
58740 <TD width=35% BGCOLOR=#FBF5EF>
58741 <B>Rank configuration: 01: One Rank of DDR 11: Two Ranks of DDR Others: reserved</B>
58742 </TD>
58743 </TR>
58744 <TR valign="top">
58745 <TD width=15% BGCOLOR=#FBF5EF>
58746 <B>reg_ddrc_addrmap_cs_bit0</B>
58747 </TD>
58748 <TD width=15% BGCOLOR=#FBF5EF>
58749 <B>18:14</B>
58750 </TD>
58751 <TD width=10% BGCOLOR=#FBF5EF>
58752 <B>7c000</B>
58753 </TD>
58754 <TD width=10% BGCOLOR=#FBF5EF>
58755 <B>0</B>
58756 </TD>
58757 <TD width=15% BGCOLOR=#FBF5EF>
58758 <B>0</B>
58759 </TD>
58760 <TD width=35% BGCOLOR=#FBF5EF>
58761 <B>Only present for multi-rank configurations. Selects the address bit used as rank address bit 0. Valid Range: 0 to 25, and 31 Internal Base: 9. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 31, rank address bit 0 is set to 0.</B>
58762 </TD>
58763 </TR>
58764 <TR valign="top">
58765 <TD width=15% BGCOLOR=#FBF5EF>
58766 <B>reg_ddrc_wr_odt_block</B>
58767 </TD>
58768 <TD width=15% BGCOLOR=#FBF5EF>
58769 <B>20:19</B>
58770 </TD>
58771 <TD width=10% BGCOLOR=#FBF5EF>
58772 <B>180000</B>
58773 </TD>
58774 <TD width=10% BGCOLOR=#FBF5EF>
58775 <B>1</B>
58776 </TD>
58777 <TD width=15% BGCOLOR=#FBF5EF>
58778 <B>80000</B>
58779 </TD>
58780 <TD width=35% BGCOLOR=#FBF5EF>
58781 <B>Block read/write scheduling cycle count when Write requires changing ODT settings 00: 1 cycle 01: 2 cycles 10: 3 cycles others: reserved</B>
58782 </TD>
58783 </TR>
58784 <TR valign="top">
58785 <TD width=15% BGCOLOR=#FBF5EF>
58786 <B>reg_ddrc_diff_rank_rd_2cycle_gap</B>
58787 </TD>
58788 <TD width=15% BGCOLOR=#FBF5EF>
58789 <B>21:21</B>
58790 </TD>
58791 <TD width=10% BGCOLOR=#FBF5EF>
58792 <B>200000</B>
58793 </TD>
58794 <TD width=10% BGCOLOR=#FBF5EF>
58795 <B>0</B>
58796 </TD>
58797 <TD width=15% BGCOLOR=#FBF5EF>
58798 <B>0</B>
58799 </TD>
58800 <TD width=35% BGCOLOR=#FBF5EF>
58801 <B>Only present for multi-rank configurations. The two cycle gap is required for mDDR only, due to the large variance in tDQSCK in mDDR. 0: schedule a 1-cycle gap in data responses when performing consecutive reads to different ranks 1: schedule 2 cycle gap for the same</B>
58802 </TD>
58803 </TR>
58804 <TR valign="top">
58805 <TD width=15% BGCOLOR=#FBF5EF>
58806 <B>reg_ddrc_addrmap_cs_bit1</B>
58807 </TD>
58808 <TD width=15% BGCOLOR=#FBF5EF>
58809 <B>26:22</B>
58810 </TD>
58811 <TD width=10% BGCOLOR=#FBF5EF>
58812 <B>7c00000</B>
58813 </TD>
58814 <TD width=10% BGCOLOR=#FBF5EF>
58815 <B>0</B>
58816 </TD>
58817 <TD width=15% BGCOLOR=#FBF5EF>
58818 <B>0</B>
58819 </TD>
58820 <TD width=35% BGCOLOR=#FBF5EF>
58821 <B>Only present for multi-rank configurations. Selects the address bit used as rank address bit 1. Valid Range: 0 to 25, and 31 Internal Base: 10 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 31, rank address bit 1 is set to 0.</B>
58822 </TD>
58823 </TR>
58824 <TR valign="top">
58825 <TD width=15% BGCOLOR=#FBF5EF>
58826 <B>reg_ddrc_addrmap_open_bank</B>
58827 </TD>
58828 <TD width=15% BGCOLOR=#FBF5EF>
58829 <B>27:27</B>
58830 </TD>
58831 <TD width=10% BGCOLOR=#FBF5EF>
58832 <B>8000000</B>
58833 </TD>
58834 <TD width=10% BGCOLOR=#FBF5EF>
58835 <B>0</B>
58836 </TD>
58837 <TD width=15% BGCOLOR=#FBF5EF>
58838 <B>0</B>
58839 </TD>
58840 <TD width=35% BGCOLOR=#FBF5EF>
58841 <B>Only present if MEMC_SIMPLE_ADDR_MAP is defined. Since MEMC_SIMPLE_ADDR_MAP is not defined, Reserved 1: Set the address map to Open Bank mode</B>
58842 </TD>
58843 </TR>
58844 <TR valign="top">
58845 <TD width=15% BGCOLOR=#FBF5EF>
58846 <B>reg_ddrc_addrmap_4bank_ram</B>
58847 </TD>
58848 <TD width=15% BGCOLOR=#FBF5EF>
58849 <B>28:28</B>
58850 </TD>
58851 <TD width=10% BGCOLOR=#FBF5EF>
58852 <B>10000000</B>
58853 </TD>
58854 <TD width=10% BGCOLOR=#FBF5EF>
58855 <B>0</B>
58856 </TD>
58857 <TD width=15% BGCOLOR=#FBF5EF>
58858 <B>0</B>
58859 </TD>
58860 <TD width=35% BGCOLOR=#FBF5EF>
58861 <B>Only present if MEMC_SIMPLE_ADDR_MAP is defined. Since MEMC_SIMPLE_ADDR_MAP is not defined, Reserved 1: Set the address map for 4 Bank RAMs</B>
58862 </TD>
58863 </TR>
58864 <TR valign="top">
58865 <TD width=15% BGCOLOR=#C0C0C0>
58866 <B>Two_rank_cfg@0XF8006004</B>
58867 </TD>
58868 <TD width=15% BGCOLOR=#C0C0C0>
58869 <B>31:0</B>
58870 </TD>
58871 <TD width=10% BGCOLOR=#C0C0C0>
58872 <B>1fffffff</B>
58873 </TD>
58874 <TD width=10% BGCOLOR=#C0C0C0>
58875 <B></B>
58876 </TD>
58877 <TD width=15% BGCOLOR=#C0C0C0>
58878 <B>81081</B>
58879 </TD>
58880 <TD width=35% BGCOLOR=#C0C0C0>
58881 <B>Two Rank Configuration</B>
58882 </TD>
58883 </TR>
58884 </TABLE>
58885 <P>
58886 <H2><a name="HPR_reg">Register (<A href=#mod___slcr> slcr </A>)HPR_reg</a></H2>
58887 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
58888 <TR valign="top">
58889 <TD width=15% BGCOLOR=#FFFF00>
58890 <B>Register Name</B>
58891 </TD>
58892 <TD width=15% BGCOLOR=#FFFF00>
58893 <B>Address</B>
58894 </TD>
58895 <TD width=10% BGCOLOR=#FFFF00>
58896 <B>Width</B>
58897 </TD>
58898 <TD width=10% BGCOLOR=#FFFF00>
58899 <B>Type</B>
58900 </TD>
58901 <TD width=15% BGCOLOR=#FFFF00>
58902 <B>Reset Value</B>
58903 </TD>
58904 <TD width=35% BGCOLOR=#FFFF00>
58905 <B>Description</B>
58906 </TD>
58907 </TR>
58908 <TR valign="top">
58909 <TD width=15% BGCOLOR=#FBF5EF>
58910 <B>HPR_reg</B>
58911 </TD>
58912 <TD width=15% BGCOLOR=#FBF5EF>
58913 <B>0XF8006008</B>
58914 </TD>
58915 <TD width=10% BGCOLOR=#FBF5EF>
58916 <B>32</B>
58917 </TD>
58918 <TD width=10% BGCOLOR=#FBF5EF>
58919 <B>rw</B>
58920 </TD>
58921 <TD width=15% BGCOLOR=#FBF5EF>
58922 <B>0x00000000</B>
58923 </TD>
58924 <TD width=35% BGCOLOR=#FBF5EF>
58925 <B>--</B>
58926 </TD>
58927 </TR>
58928 </TABLE>
58929 <P>
58930 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
58931 <TR valign="top">
58932 <TD width=15% BGCOLOR=#C0FFC0>
58933 <B>Field Name</B>
58934 </TD>
58935 <TD width=15% BGCOLOR=#C0FFC0>
58936 <B>Bits</B>
58937 </TD>
58938 <TD width=10% BGCOLOR=#C0FFC0>
58939 <B>Mask</B>
58940 </TD>
58941 <TD width=10% BGCOLOR=#C0FFC0>
58942 <B>Value</B>
58943 </TD>
58944 <TD width=15% BGCOLOR=#C0FFC0>
58945 <B>Shifted Value</B>
58946 </TD>
58947 <TD width=35% BGCOLOR=#C0FFC0>
58948 <B>Description</B>
58949 </TD>
58950 </TR>
58951 <TR valign="top">
58952 <TD width=15% BGCOLOR=#FBF5EF>
58953 <B>reg_ddrc_hpr_min_non_critical_x32</B>
58954 </TD>
58955 <TD width=15% BGCOLOR=#FBF5EF>
58956 <B>10:0</B>
58957 </TD>
58958 <TD width=10% BGCOLOR=#FBF5EF>
58959 <B>7ff</B>
58960 </TD>
58961 <TD width=10% BGCOLOR=#FBF5EF>
58962 <B>f</B>
58963 </TD>
58964 <TD width=15% BGCOLOR=#FBF5EF>
58965 <B>f</B>
58966 </TD>
58967 <TD width=35% BGCOLOR=#FBF5EF>
58968 <B>Number of counts that the HPR queue is guaranteed to be non-critical (1 count = 32 DDR clocks).</B>
58969 </TD>
58970 </TR>
58971 <TR valign="top">
58972 <TD width=15% BGCOLOR=#FBF5EF>
58973 <B>reg_ddrc_hpr_max_starve_x32</B>
58974 </TD>
58975 <TD width=15% BGCOLOR=#FBF5EF>
58976 <B>21:11</B>
58977 </TD>
58978 <TD width=10% BGCOLOR=#FBF5EF>
58979 <B>3ff800</B>
58980 </TD>
58981 <TD width=10% BGCOLOR=#FBF5EF>
58982 <B>f</B>
58983 </TD>
58984 <TD width=15% BGCOLOR=#FBF5EF>
58985 <B>7800</B>
58986 </TD>
58987 <TD width=35% BGCOLOR=#FBF5EF>
58988 <B>Number of clocks that the HPR queue can be starved before it goes critical. Unit: 32 clocks</B>
58989 </TD>
58990 </TR>
58991 <TR valign="top">
58992 <TD width=15% BGCOLOR=#FBF5EF>
58993 <B>reg_ddrc_hpr_xact_run_length</B>
58994 </TD>
58995 <TD width=15% BGCOLOR=#FBF5EF>
58996 <B>25:22</B>
58997 </TD>
58998 <TD width=10% BGCOLOR=#FBF5EF>
58999 <B>3c00000</B>
59000 </TD>
59001 <TD width=10% BGCOLOR=#FBF5EF>
59002 <B>f</B>
59003 </TD>
59004 <TD width=15% BGCOLOR=#FBF5EF>
59005 <B>3c00000</B>
59006 </TD>
59007 <TD width=35% BGCOLOR=#FBF5EF>
59008 <B>Number of transactions that will be serviced once the HPR queue goes critical is the smaller of this number and the number of transactions available.</B>
59009 </TD>
59010 </TR>
59011 <TR valign="top">
59012 <TD width=15% BGCOLOR=#C0C0C0>
59013 <B>HPR_reg@0XF8006008</B>
59014 </TD>
59015 <TD width=15% BGCOLOR=#C0C0C0>
59016 <B>31:0</B>
59017 </TD>
59018 <TD width=10% BGCOLOR=#C0C0C0>
59019 <B>3ffffff</B>
59020 </TD>
59021 <TD width=10% BGCOLOR=#C0C0C0>
59022 <B></B>
59023 </TD>
59024 <TD width=15% BGCOLOR=#C0C0C0>
59025 <B>3c0780f</B>
59026 </TD>
59027 <TD width=35% BGCOLOR=#C0C0C0>
59028 <B>HPR Queue control</B>
59029 </TD>
59030 </TR>
59031 </TABLE>
59032 <P>
59033 <H2><a name="LPR_reg">Register (<A href=#mod___slcr> slcr </A>)LPR_reg</a></H2>
59034 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59035 <TR valign="top">
59036 <TD width=15% BGCOLOR=#FFFF00>
59037 <B>Register Name</B>
59038 </TD>
59039 <TD width=15% BGCOLOR=#FFFF00>
59040 <B>Address</B>
59041 </TD>
59042 <TD width=10% BGCOLOR=#FFFF00>
59043 <B>Width</B>
59044 </TD>
59045 <TD width=10% BGCOLOR=#FFFF00>
59046 <B>Type</B>
59047 </TD>
59048 <TD width=15% BGCOLOR=#FFFF00>
59049 <B>Reset Value</B>
59050 </TD>
59051 <TD width=35% BGCOLOR=#FFFF00>
59052 <B>Description</B>
59053 </TD>
59054 </TR>
59055 <TR valign="top">
59056 <TD width=15% BGCOLOR=#FBF5EF>
59057 <B>LPR_reg</B>
59058 </TD>
59059 <TD width=15% BGCOLOR=#FBF5EF>
59060 <B>0XF800600C</B>
59061 </TD>
59062 <TD width=10% BGCOLOR=#FBF5EF>
59063 <B>32</B>
59064 </TD>
59065 <TD width=10% BGCOLOR=#FBF5EF>
59066 <B>rw</B>
59067 </TD>
59068 <TD width=15% BGCOLOR=#FBF5EF>
59069 <B>0x00000000</B>
59070 </TD>
59071 <TD width=35% BGCOLOR=#FBF5EF>
59072 <B>--</B>
59073 </TD>
59074 </TR>
59075 </TABLE>
59076 <P>
59077 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59078 <TR valign="top">
59079 <TD width=15% BGCOLOR=#C0FFC0>
59080 <B>Field Name</B>
59081 </TD>
59082 <TD width=15% BGCOLOR=#C0FFC0>
59083 <B>Bits</B>
59084 </TD>
59085 <TD width=10% BGCOLOR=#C0FFC0>
59086 <B>Mask</B>
59087 </TD>
59088 <TD width=10% BGCOLOR=#C0FFC0>
59089 <B>Value</B>
59090 </TD>
59091 <TD width=15% BGCOLOR=#C0FFC0>
59092 <B>Shifted Value</B>
59093 </TD>
59094 <TD width=35% BGCOLOR=#C0FFC0>
59095 <B>Description</B>
59096 </TD>
59097 </TR>
59098 <TR valign="top">
59099 <TD width=15% BGCOLOR=#FBF5EF>
59100 <B>reg_ddrc_lpr_min_non_critical_x32</B>
59101 </TD>
59102 <TD width=15% BGCOLOR=#FBF5EF>
59103 <B>10:0</B>
59104 </TD>
59105 <TD width=10% BGCOLOR=#FBF5EF>
59106 <B>7ff</B>
59107 </TD>
59108 <TD width=10% BGCOLOR=#FBF5EF>
59109 <B>1</B>
59110 </TD>
59111 <TD width=15% BGCOLOR=#FBF5EF>
59112 <B>1</B>
59113 </TD>
59114 <TD width=35% BGCOLOR=#FBF5EF>
59115 <B>Number of clocks that the LPR queue is guaranteed to be non-critical. Unit: 32 clocks</B>
59116 </TD>
59117 </TR>
59118 <TR valign="top">
59119 <TD width=15% BGCOLOR=#FBF5EF>
59120 <B>reg_ddrc_lpr_max_starve_x32</B>
59121 </TD>
59122 <TD width=15% BGCOLOR=#FBF5EF>
59123 <B>21:11</B>
59124 </TD>
59125 <TD width=10% BGCOLOR=#FBF5EF>
59126 <B>3ff800</B>
59127 </TD>
59128 <TD width=10% BGCOLOR=#FBF5EF>
59129 <B>2</B>
59130 </TD>
59131 <TD width=15% BGCOLOR=#FBF5EF>
59132 <B>1000</B>
59133 </TD>
59134 <TD width=35% BGCOLOR=#FBF5EF>
59135 <B>Number of clocks that the LPR queue can be starved before it goes critical. Unit: 32 clocks</B>
59136 </TD>
59137 </TR>
59138 <TR valign="top">
59139 <TD width=15% BGCOLOR=#FBF5EF>
59140 <B>reg_ddrc_lpr_xact_run_length</B>
59141 </TD>
59142 <TD width=15% BGCOLOR=#FBF5EF>
59143 <B>25:22</B>
59144 </TD>
59145 <TD width=10% BGCOLOR=#FBF5EF>
59146 <B>3c00000</B>
59147 </TD>
59148 <TD width=10% BGCOLOR=#FBF5EF>
59149 <B>8</B>
59150 </TD>
59151 <TD width=15% BGCOLOR=#FBF5EF>
59152 <B>2000000</B>
59153 </TD>
59154 <TD width=35% BGCOLOR=#FBF5EF>
59155 <B>Number of transactions that will be serviced once the LPR queue goes critical is the smaller of this number and the number of transactions available</B>
59156 </TD>
59157 </TR>
59158 <TR valign="top">
59159 <TD width=15% BGCOLOR=#C0C0C0>
59160 <B>LPR_reg@0XF800600C</B>
59161 </TD>
59162 <TD width=15% BGCOLOR=#C0C0C0>
59163 <B>31:0</B>
59164 </TD>
59165 <TD width=10% BGCOLOR=#C0C0C0>
59166 <B>3ffffff</B>
59167 </TD>
59168 <TD width=10% BGCOLOR=#C0C0C0>
59169 <B></B>
59170 </TD>
59171 <TD width=15% BGCOLOR=#C0C0C0>
59172 <B>2001001</B>
59173 </TD>
59174 <TD width=35% BGCOLOR=#C0C0C0>
59175 <B>LPR Queue control</B>
59176 </TD>
59177 </TR>
59178 </TABLE>
59179 <P>
59180 <H2><a name="WR_reg">Register (<A href=#mod___slcr> slcr </A>)WR_reg</a></H2>
59181 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59182 <TR valign="top">
59183 <TD width=15% BGCOLOR=#FFFF00>
59184 <B>Register Name</B>
59185 </TD>
59186 <TD width=15% BGCOLOR=#FFFF00>
59187 <B>Address</B>
59188 </TD>
59189 <TD width=10% BGCOLOR=#FFFF00>
59190 <B>Width</B>
59191 </TD>
59192 <TD width=10% BGCOLOR=#FFFF00>
59193 <B>Type</B>
59194 </TD>
59195 <TD width=15% BGCOLOR=#FFFF00>
59196 <B>Reset Value</B>
59197 </TD>
59198 <TD width=35% BGCOLOR=#FFFF00>
59199 <B>Description</B>
59200 </TD>
59201 </TR>
59202 <TR valign="top">
59203 <TD width=15% BGCOLOR=#FBF5EF>
59204 <B>WR_reg</B>
59205 </TD>
59206 <TD width=15% BGCOLOR=#FBF5EF>
59207 <B>0XF8006010</B>
59208 </TD>
59209 <TD width=10% BGCOLOR=#FBF5EF>
59210 <B>32</B>
59211 </TD>
59212 <TD width=10% BGCOLOR=#FBF5EF>
59213 <B>rw</B>
59214 </TD>
59215 <TD width=15% BGCOLOR=#FBF5EF>
59216 <B>0x00000000</B>
59217 </TD>
59218 <TD width=35% BGCOLOR=#FBF5EF>
59219 <B>--</B>
59220 </TD>
59221 </TR>
59222 </TABLE>
59223 <P>
59224 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59225 <TR valign="top">
59226 <TD width=15% BGCOLOR=#C0FFC0>
59227 <B>Field Name</B>
59228 </TD>
59229 <TD width=15% BGCOLOR=#C0FFC0>
59230 <B>Bits</B>
59231 </TD>
59232 <TD width=10% BGCOLOR=#C0FFC0>
59233 <B>Mask</B>
59234 </TD>
59235 <TD width=10% BGCOLOR=#C0FFC0>
59236 <B>Value</B>
59237 </TD>
59238 <TD width=15% BGCOLOR=#C0FFC0>
59239 <B>Shifted Value</B>
59240 </TD>
59241 <TD width=35% BGCOLOR=#C0FFC0>
59242 <B>Description</B>
59243 </TD>
59244 </TR>
59245 <TR valign="top">
59246 <TD width=15% BGCOLOR=#FBF5EF>
59247 <B>reg_ddrc_w_min_non_critical_x32</B>
59248 </TD>
59249 <TD width=15% BGCOLOR=#FBF5EF>
59250 <B>10:0</B>
59251 </TD>
59252 <TD width=10% BGCOLOR=#FBF5EF>
59253 <B>7ff</B>
59254 </TD>
59255 <TD width=10% BGCOLOR=#FBF5EF>
59256 <B>1</B>
59257 </TD>
59258 <TD width=15% BGCOLOR=#FBF5EF>
59259 <B>1</B>
59260 </TD>
59261 <TD width=35% BGCOLOR=#FBF5EF>
59262 <B>Number of clock cycles that the WR queue is guaranteed to be non-critical.</B>
59263 </TD>
59264 </TR>
59265 <TR valign="top">
59266 <TD width=15% BGCOLOR=#FBF5EF>
59267 <B>reg_ddrc_w_xact_run_length</B>
59268 </TD>
59269 <TD width=15% BGCOLOR=#FBF5EF>
59270 <B>14:11</B>
59271 </TD>
59272 <TD width=10% BGCOLOR=#FBF5EF>
59273 <B>7800</B>
59274 </TD>
59275 <TD width=10% BGCOLOR=#FBF5EF>
59276 <B>8</B>
59277 </TD>
59278 <TD width=15% BGCOLOR=#FBF5EF>
59279 <B>4000</B>
59280 </TD>
59281 <TD width=35% BGCOLOR=#FBF5EF>
59282 <B>Number of transactions that will be serviced once the WR queue goes critical is the smaller of this number and the number of transactions available</B>
59283 </TD>
59284 </TR>
59285 <TR valign="top">
59286 <TD width=15% BGCOLOR=#FBF5EF>
59287 <B>reg_ddrc_w_max_starve_x32</B>
59288 </TD>
59289 <TD width=15% BGCOLOR=#FBF5EF>
59290 <B>25:15</B>
59291 </TD>
59292 <TD width=10% BGCOLOR=#FBF5EF>
59293 <B>3ff8000</B>
59294 </TD>
59295 <TD width=10% BGCOLOR=#FBF5EF>
59296 <B>2</B>
59297 </TD>
59298 <TD width=15% BGCOLOR=#FBF5EF>
59299 <B>10000</B>
59300 </TD>
59301 <TD width=35% BGCOLOR=#FBF5EF>
59302 <B>Number of clocks that the Write queue can be starved before it goes critical. Unit: 32 clocks. FOR PERFORMANCE ONLY.</B>
59303 </TD>
59304 </TR>
59305 <TR valign="top">
59306 <TD width=15% BGCOLOR=#C0C0C0>
59307 <B>WR_reg@0XF8006010</B>
59308 </TD>
59309 <TD width=15% BGCOLOR=#C0C0C0>
59310 <B>31:0</B>
59311 </TD>
59312 <TD width=10% BGCOLOR=#C0C0C0>
59313 <B>3ffffff</B>
59314 </TD>
59315 <TD width=10% BGCOLOR=#C0C0C0>
59316 <B></B>
59317 </TD>
59318 <TD width=15% BGCOLOR=#C0C0C0>
59319 <B>14001</B>
59320 </TD>
59321 <TD width=35% BGCOLOR=#C0C0C0>
59322 <B>WR Queue control</B>
59323 </TD>
59324 </TR>
59325 </TABLE>
59326 <P>
59327 <H2><a name="DRAM_param_reg0">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg0</a></H2>
59328 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59329 <TR valign="top">
59330 <TD width=15% BGCOLOR=#FFFF00>
59331 <B>Register Name</B>
59332 </TD>
59333 <TD width=15% BGCOLOR=#FFFF00>
59334 <B>Address</B>
59335 </TD>
59336 <TD width=10% BGCOLOR=#FFFF00>
59337 <B>Width</B>
59338 </TD>
59339 <TD width=10% BGCOLOR=#FFFF00>
59340 <B>Type</B>
59341 </TD>
59342 <TD width=15% BGCOLOR=#FFFF00>
59343 <B>Reset Value</B>
59344 </TD>
59345 <TD width=35% BGCOLOR=#FFFF00>
59346 <B>Description</B>
59347 </TD>
59348 </TR>
59349 <TR valign="top">
59350 <TD width=15% BGCOLOR=#FBF5EF>
59351 <B>DRAM_param_reg0</B>
59352 </TD>
59353 <TD width=15% BGCOLOR=#FBF5EF>
59354 <B>0XF8006014</B>
59355 </TD>
59356 <TD width=10% BGCOLOR=#FBF5EF>
59357 <B>32</B>
59358 </TD>
59359 <TD width=10% BGCOLOR=#FBF5EF>
59360 <B>rw</B>
59361 </TD>
59362 <TD width=15% BGCOLOR=#FBF5EF>
59363 <B>0x00000000</B>
59364 </TD>
59365 <TD width=35% BGCOLOR=#FBF5EF>
59366 <B>--</B>
59367 </TD>
59368 </TR>
59369 </TABLE>
59370 <P>
59371 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59372 <TR valign="top">
59373 <TD width=15% BGCOLOR=#C0FFC0>
59374 <B>Field Name</B>
59375 </TD>
59376 <TD width=15% BGCOLOR=#C0FFC0>
59377 <B>Bits</B>
59378 </TD>
59379 <TD width=10% BGCOLOR=#C0FFC0>
59380 <B>Mask</B>
59381 </TD>
59382 <TD width=10% BGCOLOR=#C0FFC0>
59383 <B>Value</B>
59384 </TD>
59385 <TD width=15% BGCOLOR=#C0FFC0>
59386 <B>Shifted Value</B>
59387 </TD>
59388 <TD width=35% BGCOLOR=#C0FFC0>
59389 <B>Description</B>
59390 </TD>
59391 </TR>
59392 <TR valign="top">
59393 <TD width=15% BGCOLOR=#FBF5EF>
59394 <B>reg_ddrc_t_rc</B>
59395 </TD>
59396 <TD width=15% BGCOLOR=#FBF5EF>
59397 <B>5:0</B>
59398 </TD>
59399 <TD width=10% BGCOLOR=#FBF5EF>
59400 <B>3f</B>
59401 </TD>
59402 <TD width=10% BGCOLOR=#FBF5EF>
59403 <B>1b</B>
59404 </TD>
59405 <TD width=15% BGCOLOR=#FBF5EF>
59406 <B>1b</B>
59407 </TD>
59408 <TD width=35% BGCOLOR=#FBF5EF>
59409 <B>tRC - Min time between activates to same bank (spec: 65 ns for DDR2-400 and smaller for faster parts). DRAM Related. Default value is set for DDR3.</B>
59410 </TD>
59411 </TR>
59412 <TR valign="top">
59413 <TD width=15% BGCOLOR=#FBF5EF>
59414 <B>reg_ddrc_t_rfc_min</B>
59415 </TD>
59416 <TD width=15% BGCOLOR=#FBF5EF>
59417 <B>13:6</B>
59418 </TD>
59419 <TD width=10% BGCOLOR=#FBF5EF>
59420 <B>3fc0</B>
59421 </TD>
59422 <TD width=10% BGCOLOR=#FBF5EF>
59423 <B>56</B>
59424 </TD>
59425 <TD width=15% BGCOLOR=#FBF5EF>
59426 <B>1580</B>
59427 </TD>
59428 <TD width=35% BGCOLOR=#FBF5EF>
59429 <B>tRFC(min) - Minimum time from refresh to refresh or activate (spec: 75nS to 195nS). DRAM Related. Default value is set for DDR3. Dynamic Bit Field.</B>
59430 </TD>
59431 </TR>
59432 <TR valign="top">
59433 <TD width=15% BGCOLOR=#FBF5EF>
59434 <B>reg_ddrc_post_selfref_gap_x32</B>
59435 </TD>
59436 <TD width=15% BGCOLOR=#FBF5EF>
59437 <B>20:14</B>
59438 </TD>
59439 <TD width=10% BGCOLOR=#FBF5EF>
59440 <B>1fc000</B>
59441 </TD>
59442 <TD width=10% BGCOLOR=#FBF5EF>
59443 <B>10</B>
59444 </TD>
59445 <TD width=15% BGCOLOR=#FBF5EF>
59446 <B>40000</B>
59447 </TD>
59448 <TD width=35% BGCOLOR=#FBF5EF>
59449 <B>Minimum time to wait after coming out of self refresh before doing anything. This must be bigger than all the constraints that exist. (spec: Maximum of tXSNR and tXSRD and tXSDLL which is 512 clocks). Unit: in multiples of 32 clocks. DRAM Related</B>
59450 </TD>
59451 </TR>
59452 <TR valign="top">
59453 <TD width=15% BGCOLOR=#C0C0C0>
59454 <B>DRAM_param_reg0@0XF8006014</B>
59455 </TD>
59456 <TD width=15% BGCOLOR=#C0C0C0>
59457 <B>31:0</B>
59458 </TD>
59459 <TD width=10% BGCOLOR=#C0C0C0>
59460 <B>1fffff</B>
59461 </TD>
59462 <TD width=10% BGCOLOR=#C0C0C0>
59463 <B></B>
59464 </TD>
59465 <TD width=15% BGCOLOR=#C0C0C0>
59466 <B>4159b</B>
59467 </TD>
59468 <TD width=35% BGCOLOR=#C0C0C0>
59469 <B>DRAM Parameters 0</B>
59470 </TD>
59471 </TR>
59472 </TABLE>
59473 <P>
59474 <H2><a name="DRAM_param_reg1">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg1</a></H2>
59475 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59476 <TR valign="top">
59477 <TD width=15% BGCOLOR=#FFFF00>
59478 <B>Register Name</B>
59479 </TD>
59480 <TD width=15% BGCOLOR=#FFFF00>
59481 <B>Address</B>
59482 </TD>
59483 <TD width=10% BGCOLOR=#FFFF00>
59484 <B>Width</B>
59485 </TD>
59486 <TD width=10% BGCOLOR=#FFFF00>
59487 <B>Type</B>
59488 </TD>
59489 <TD width=15% BGCOLOR=#FFFF00>
59490 <B>Reset Value</B>
59491 </TD>
59492 <TD width=35% BGCOLOR=#FFFF00>
59493 <B>Description</B>
59494 </TD>
59495 </TR>
59496 <TR valign="top">
59497 <TD width=15% BGCOLOR=#FBF5EF>
59498 <B>DRAM_param_reg1</B>
59499 </TD>
59500 <TD width=15% BGCOLOR=#FBF5EF>
59501 <B>0XF8006018</B>
59502 </TD>
59503 <TD width=10% BGCOLOR=#FBF5EF>
59504 <B>32</B>
59505 </TD>
59506 <TD width=10% BGCOLOR=#FBF5EF>
59507 <B>rw</B>
59508 </TD>
59509 <TD width=15% BGCOLOR=#FBF5EF>
59510 <B>0x00000000</B>
59511 </TD>
59512 <TD width=35% BGCOLOR=#FBF5EF>
59513 <B>--</B>
59514 </TD>
59515 </TR>
59516 </TABLE>
59517 <P>
59518 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59519 <TR valign="top">
59520 <TD width=15% BGCOLOR=#C0FFC0>
59521 <B>Field Name</B>
59522 </TD>
59523 <TD width=15% BGCOLOR=#C0FFC0>
59524 <B>Bits</B>
59525 </TD>
59526 <TD width=10% BGCOLOR=#C0FFC0>
59527 <B>Mask</B>
59528 </TD>
59529 <TD width=10% BGCOLOR=#C0FFC0>
59530 <B>Value</B>
59531 </TD>
59532 <TD width=15% BGCOLOR=#C0FFC0>
59533 <B>Shifted Value</B>
59534 </TD>
59535 <TD width=35% BGCOLOR=#C0FFC0>
59536 <B>Description</B>
59537 </TD>
59538 </TR>
59539 <TR valign="top">
59540 <TD width=15% BGCOLOR=#FBF5EF>
59541 <B>reg_ddrc_wr2pre</B>
59542 </TD>
59543 <TD width=15% BGCOLOR=#FBF5EF>
59544 <B>4:0</B>
59545 </TD>
59546 <TD width=10% BGCOLOR=#FBF5EF>
59547 <B>1f</B>
59548 </TD>
59549 <TD width=10% BGCOLOR=#FBF5EF>
59550 <B>12</B>
59551 </TD>
59552 <TD width=15% BGCOLOR=#FBF5EF>
59553 <B>12</B>
59554 </TD>
59555 <TD width=35% BGCOLOR=#FBF5EF>
59556 <B>Minimum time between write and precharge to same bank DDR and DDR3: WL + BL/2 + tWR LPDDR2: WL + BL/2 + tWR + 1 Unit: Clocks where, WL: write latency. BL: burst length. This must match the value programmed in the BL bit of the mode register to the DRAM. BST is not supported at present. tWR: write recovery time. This comes directly from the DRAM specs.</B>
59557 </TD>
59558 </TR>
59559 <TR valign="top">
59560 <TD width=15% BGCOLOR=#FBF5EF>
59561 <B>reg_ddrc_powerdown_to_x32</B>
59562 </TD>
59563 <TD width=15% BGCOLOR=#FBF5EF>
59564 <B>9:5</B>
59565 </TD>
59566 <TD width=10% BGCOLOR=#FBF5EF>
59567 <B>3e0</B>
59568 </TD>
59569 <TD width=10% BGCOLOR=#FBF5EF>
59570 <B>6</B>
59571 </TD>
59572 <TD width=15% BGCOLOR=#FBF5EF>
59573 <B>c0</B>
59574 </TD>
59575 <TD width=35% BGCOLOR=#FBF5EF>
59576 <B>After this many clocks of NOP or DESELECT the controller will put the DRAM into power down. This must be enabled in the Master Control Register. Unit: Multiples of 32 clocks.</B>
59577 </TD>
59578 </TR>
59579 <TR valign="top">
59580 <TD width=15% BGCOLOR=#FBF5EF>
59581 <B>reg_ddrc_t_faw</B>
59582 </TD>
59583 <TD width=15% BGCOLOR=#FBF5EF>
59584 <B>15:10</B>
59585 </TD>
59586 <TD width=10% BGCOLOR=#FBF5EF>
59587 <B>fc00</B>
59588 </TD>
59589 <TD width=10% BGCOLOR=#FBF5EF>
59590 <B>10</B>
59591 </TD>
59592 <TD width=15% BGCOLOR=#FBF5EF>
59593 <B>4000</B>
59594 </TD>
59595 <TD width=35% BGCOLOR=#FBF5EF>
59596 <B>tFAW - At most 4 banks must be activated in a rolling window of tFAW cycles. Unit: clocks. DRAM Related.</B>
59597 </TD>
59598 </TR>
59599 <TR valign="top">
59600 <TD width=15% BGCOLOR=#FBF5EF>
59601 <B>reg_ddrc_t_ras_max</B>
59602 </TD>
59603 <TD width=15% BGCOLOR=#FBF5EF>
59604 <B>21:16</B>
59605 </TD>
59606 <TD width=10% BGCOLOR=#FBF5EF>
59607 <B>3f0000</B>
59608 </TD>
59609 <TD width=10% BGCOLOR=#FBF5EF>
59610 <B>24</B>
59611 </TD>
59612 <TD width=15% BGCOLOR=#FBF5EF>
59613 <B>240000</B>
59614 </TD>
59615 <TD width=35% BGCOLOR=#FBF5EF>
59616 <B>tRAS(max) - Maximum time between activate and precharge to same bank. Maximum time that a page can be kept open (spec is 70 us). If this is zero. The page is closed after each transaction. Unit: Multiples of 1024 clocks DRAM related.</B>
59617 </TD>
59618 </TR>
59619 <TR valign="top">
59620 <TD width=15% BGCOLOR=#FBF5EF>
59621 <B>reg_ddrc_t_ras_min</B>
59622 </TD>
59623 <TD width=15% BGCOLOR=#FBF5EF>
59624 <B>26:22</B>
59625 </TD>
59626 <TD width=10% BGCOLOR=#FBF5EF>
59627 <B>7c00000</B>
59628 </TD>
59629 <TD width=10% BGCOLOR=#FBF5EF>
59630 <B>14</B>
59631 </TD>
59632 <TD width=15% BGCOLOR=#FBF5EF>
59633 <B>5000000</B>
59634 </TD>
59635 <TD width=35% BGCOLOR=#FBF5EF>
59636 <B>tRAS(min) - Minimum time between activate and precharge to the same bank (spec is 45 ns). Unit: clocks DRAM related. Default value is set for DDR3.</B>
59637 </TD>
59638 </TR>
59639 <TR valign="top">
59640 <TD width=15% BGCOLOR=#FBF5EF>
59641 <B>reg_ddrc_t_cke</B>
59642 </TD>
59643 <TD width=15% BGCOLOR=#FBF5EF>
59644 <B>31:28</B>
59645 </TD>
59646 <TD width=10% BGCOLOR=#FBF5EF>
59647 <B>f0000000</B>
59648 </TD>
59649 <TD width=10% BGCOLOR=#FBF5EF>
59650 <B>4</B>
59651 </TD>
59652 <TD width=15% BGCOLOR=#FBF5EF>
59653 <B>40000000</B>
59654 </TD>
59655 <TD width=35% BGCOLOR=#FBF5EF>
59656 <B>Minimum number of cycles of CKE HIGH/LOW during power down and self refresh. DDR2 and DDR3: Set this to tCKE value. LPDDR2: Set this to the larger of tCKE or tCKESR. Unit: clocks.</B>
59657 </TD>
59658 </TR>
59659 <TR valign="top">
59660 <TD width=15% BGCOLOR=#C0C0C0>
59661 <B>DRAM_param_reg1@0XF8006018</B>
59662 </TD>
59663 <TD width=15% BGCOLOR=#C0C0C0>
59664 <B>31:0</B>
59665 </TD>
59666 <TD width=10% BGCOLOR=#C0C0C0>
59667 <B>f7ffffff</B>
59668 </TD>
59669 <TD width=10% BGCOLOR=#C0C0C0>
59670 <B></B>
59671 </TD>
59672 <TD width=15% BGCOLOR=#C0C0C0>
59673 <B>452440d2</B>
59674 </TD>
59675 <TD width=35% BGCOLOR=#C0C0C0>
59676 <B>DRAM Parameters 1</B>
59677 </TD>
59678 </TR>
59679 </TABLE>
59680 <P>
59681 <H2><a name="DRAM_param_reg2">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg2</a></H2>
59682 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59683 <TR valign="top">
59684 <TD width=15% BGCOLOR=#FFFF00>
59685 <B>Register Name</B>
59686 </TD>
59687 <TD width=15% BGCOLOR=#FFFF00>
59688 <B>Address</B>
59689 </TD>
59690 <TD width=10% BGCOLOR=#FFFF00>
59691 <B>Width</B>
59692 </TD>
59693 <TD width=10% BGCOLOR=#FFFF00>
59694 <B>Type</B>
59695 </TD>
59696 <TD width=15% BGCOLOR=#FFFF00>
59697 <B>Reset Value</B>
59698 </TD>
59699 <TD width=35% BGCOLOR=#FFFF00>
59700 <B>Description</B>
59701 </TD>
59702 </TR>
59703 <TR valign="top">
59704 <TD width=15% BGCOLOR=#FBF5EF>
59705 <B>DRAM_param_reg2</B>
59706 </TD>
59707 <TD width=15% BGCOLOR=#FBF5EF>
59708 <B>0XF800601C</B>
59709 </TD>
59710 <TD width=10% BGCOLOR=#FBF5EF>
59711 <B>32</B>
59712 </TD>
59713 <TD width=10% BGCOLOR=#FBF5EF>
59714 <B>rw</B>
59715 </TD>
59716 <TD width=15% BGCOLOR=#FBF5EF>
59717 <B>0x00000000</B>
59718 </TD>
59719 <TD width=35% BGCOLOR=#FBF5EF>
59720 <B>--</B>
59721 </TD>
59722 </TR>
59723 </TABLE>
59724 <P>
59725 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59726 <TR valign="top">
59727 <TD width=15% BGCOLOR=#C0FFC0>
59728 <B>Field Name</B>
59729 </TD>
59730 <TD width=15% BGCOLOR=#C0FFC0>
59731 <B>Bits</B>
59732 </TD>
59733 <TD width=10% BGCOLOR=#C0FFC0>
59734 <B>Mask</B>
59735 </TD>
59736 <TD width=10% BGCOLOR=#C0FFC0>
59737 <B>Value</B>
59738 </TD>
59739 <TD width=15% BGCOLOR=#C0FFC0>
59740 <B>Shifted Value</B>
59741 </TD>
59742 <TD width=35% BGCOLOR=#C0FFC0>
59743 <B>Description</B>
59744 </TD>
59745 </TR>
59746 <TR valign="top">
59747 <TD width=15% BGCOLOR=#FBF5EF>
59748 <B>reg_ddrc_write_latency</B>
59749 </TD>
59750 <TD width=15% BGCOLOR=#FBF5EF>
59751 <B>4:0</B>
59752 </TD>
59753 <TD width=10% BGCOLOR=#FBF5EF>
59754 <B>1f</B>
59755 </TD>
59756 <TD width=10% BGCOLOR=#FBF5EF>
59757 <B>5</B>
59758 </TD>
59759 <TD width=15% BGCOLOR=#FBF5EF>
59760 <B>5</B>
59761 </TD>
59762 <TD width=35% BGCOLOR=#FBF5EF>
59763 <B>Time from write command to write data on DDRC to PHY Interface. (PHY adds an extra flop delay on the write data path; hence this value is one less than the write latency of the DRAM device itself). DDR2 and DDR3: WL -1 LPDDR2: WL Where WL: Write Latency of DRAM DRAM related.</B>
59764 </TD>
59765 </TR>
59766 <TR valign="top">
59767 <TD width=15% BGCOLOR=#FBF5EF>
59768 <B>reg_ddrc_rd2wr</B>
59769 </TD>
59770 <TD width=15% BGCOLOR=#FBF5EF>
59771 <B>9:5</B>
59772 </TD>
59773 <TD width=10% BGCOLOR=#FBF5EF>
59774 <B>3e0</B>
59775 </TD>
59776 <TD width=10% BGCOLOR=#FBF5EF>
59777 <B>7</B>
59778 </TD>
59779 <TD width=15% BGCOLOR=#FBF5EF>
59780 <B>e0</B>
59781 </TD>
59782 <TD width=35% BGCOLOR=#FBF5EF>
59783 <B>Minimum time from read command to write command. Include time for bus turnaround and all per-bank, per-rank, and global constraints. DDR2 and DDR3: RL + BL/2 + 2 - WL LPDDR2: RL + BL/2 + RU (tDQSCKmax / tCK) + 1 - WL Write Pre-amble and DQ/DQS jitter timer is included in the above equation. DRAM RELATED.</B>
59784 </TD>
59785 </TR>
59786 <TR valign="top">
59787 <TD width=15% BGCOLOR=#FBF5EF>
59788 <B>reg_ddrc_wr2rd</B>
59789 </TD>
59790 <TD width=15% BGCOLOR=#FBF5EF>
59791 <B>14:10</B>
59792 </TD>
59793 <TD width=10% BGCOLOR=#FBF5EF>
59794 <B>7c00</B>
59795 </TD>
59796 <TD width=10% BGCOLOR=#FBF5EF>
59797 <B>e</B>
59798 </TD>
59799 <TD width=15% BGCOLOR=#FBF5EF>
59800 <B>3800</B>
59801 </TD>
59802 <TD width=35% BGCOLOR=#FBF5EF>
59803 <B>Minimum time from write command to read command. Includes time for bus turnaround and recovery times and all per-bank, per-rank, and global constraints. DDR2 and DDR3: WL + tWTR + BL/2 LPDDR2: WL + tWTR + BL/2 + 1 Unit: clocks. Where, WL: Write latency, BL: burst length. This should match the value. Programmed in the BL bit of the mode register to the DRAM. tWTR: internal WRITE to READ command delay. This comes directly from the DRAM specs.</B>
59804 </TD>
59805 </TR>
59806 <TR valign="top">
59807 <TD width=15% BGCOLOR=#FBF5EF>
59808 <B>reg_ddrc_t_xp</B>
59809 </TD>
59810 <TD width=15% BGCOLOR=#FBF5EF>
59811 <B>19:15</B>
59812 </TD>
59813 <TD width=10% BGCOLOR=#FBF5EF>
59814 <B>f8000</B>
59815 </TD>
59816 <TD width=10% BGCOLOR=#FBF5EF>
59817 <B>4</B>
59818 </TD>
59819 <TD width=15% BGCOLOR=#FBF5EF>
59820 <B>20000</B>
59821 </TD>
59822 <TD width=35% BGCOLOR=#FBF5EF>
59823 <B>tXP: Minimum time after power down exit to any operation. DRAM related.</B>
59824 </TD>
59825 </TR>
59826 <TR valign="top">
59827 <TD width=15% BGCOLOR=#FBF5EF>
59828 <B>reg_ddrc_pad_pd</B>
59829 </TD>
59830 <TD width=15% BGCOLOR=#FBF5EF>
59831 <B>22:20</B>
59832 </TD>
59833 <TD width=10% BGCOLOR=#FBF5EF>
59834 <B>700000</B>
59835 </TD>
59836 <TD width=10% BGCOLOR=#FBF5EF>
59837 <B>0</B>
59838 </TD>
59839 <TD width=15% BGCOLOR=#FBF5EF>
59840 <B>0</B>
59841 </TD>
59842 <TD width=35% BGCOLOR=#FBF5EF>
59843 <B>If pads have a power-saving mode, this is the greater of the time for the pads to enter power down or the time for the pads to exit power down. Used only in non-DFI designs. Unit: clocks.</B>
59844 </TD>
59845 </TR>
59846 <TR valign="top">
59847 <TD width=15% BGCOLOR=#FBF5EF>
59848 <B>reg_ddrc_rd2pre</B>
59849 </TD>
59850 <TD width=15% BGCOLOR=#FBF5EF>
59851 <B>27:23</B>
59852 </TD>
59853 <TD width=10% BGCOLOR=#FBF5EF>
59854 <B>f800000</B>
59855 </TD>
59856 <TD width=10% BGCOLOR=#FBF5EF>
59857 <B>4</B>
59858 </TD>
59859 <TD width=15% BGCOLOR=#FBF5EF>
59860 <B>2000000</B>
59861 </TD>
59862 <TD width=35% BGCOLOR=#FBF5EF>
59863 <B>Minimum time from read to precharge of same bank DDR2: AL + BL/2 + max(tRTP, 2) - 2 DDR3: AL + max (tRTP, 4) LPDDR2: BL/2 + tRTP - 1 AL: Additive Latency; BL: DRAM Burst Length; tRTP: value from spec. DRAM related.</B>
59864 </TD>
59865 </TR>
59866 <TR valign="top">
59867 <TD width=15% BGCOLOR=#FBF5EF>
59868 <B>reg_ddrc_t_rcd</B>
59869 </TD>
59870 <TD width=15% BGCOLOR=#FBF5EF>
59871 <B>31:28</B>
59872 </TD>
59873 <TD width=10% BGCOLOR=#FBF5EF>
59874 <B>f0000000</B>
59875 </TD>
59876 <TD width=10% BGCOLOR=#FBF5EF>
59877 <B>7</B>
59878 </TD>
59879 <TD width=15% BGCOLOR=#FBF5EF>
59880 <B>70000000</B>
59881 </TD>
59882 <TD width=35% BGCOLOR=#FBF5EF>
59883 <B>tRCD - AL Minimum time from activate to read or write command to same bank Min value for this is 1. AL = Additive Latency. DRAM Related.</B>
59884 </TD>
59885 </TR>
59886 <TR valign="top">
59887 <TD width=15% BGCOLOR=#C0C0C0>
59888 <B>DRAM_param_reg2@0XF800601C</B>
59889 </TD>
59890 <TD width=15% BGCOLOR=#C0C0C0>
59891 <B>31:0</B>
59892 </TD>
59893 <TD width=10% BGCOLOR=#C0C0C0>
59894 <B>ffffffff</B>
59895 </TD>
59896 <TD width=10% BGCOLOR=#C0C0C0>
59897 <B></B>
59898 </TD>
59899 <TD width=15% BGCOLOR=#C0C0C0>
59900 <B>720238e5</B>
59901 </TD>
59902 <TD width=35% BGCOLOR=#C0C0C0>
59903 <B>DRAM Parameters 2</B>
59904 </TD>
59905 </TR>
59906 </TABLE>
59907 <P>
59908 <H2><a name="DRAM_param_reg3">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg3</a></H2>
59909 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59910 <TR valign="top">
59911 <TD width=15% BGCOLOR=#FFFF00>
59912 <B>Register Name</B>
59913 </TD>
59914 <TD width=15% BGCOLOR=#FFFF00>
59915 <B>Address</B>
59916 </TD>
59917 <TD width=10% BGCOLOR=#FFFF00>
59918 <B>Width</B>
59919 </TD>
59920 <TD width=10% BGCOLOR=#FFFF00>
59921 <B>Type</B>
59922 </TD>
59923 <TD width=15% BGCOLOR=#FFFF00>
59924 <B>Reset Value</B>
59925 </TD>
59926 <TD width=35% BGCOLOR=#FFFF00>
59927 <B>Description</B>
59928 </TD>
59929 </TR>
59930 <TR valign="top">
59931 <TD width=15% BGCOLOR=#FBF5EF>
59932 <B>DRAM_param_reg3</B>
59933 </TD>
59934 <TD width=15% BGCOLOR=#FBF5EF>
59935 <B>0XF8006020</B>
59936 </TD>
59937 <TD width=10% BGCOLOR=#FBF5EF>
59938 <B>32</B>
59939 </TD>
59940 <TD width=10% BGCOLOR=#FBF5EF>
59941 <B>rw</B>
59942 </TD>
59943 <TD width=15% BGCOLOR=#FBF5EF>
59944 <B>0x00000000</B>
59945 </TD>
59946 <TD width=35% BGCOLOR=#FBF5EF>
59947 <B>--</B>
59948 </TD>
59949 </TR>
59950 </TABLE>
59951 <P>
59952 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
59953 <TR valign="top">
59954 <TD width=15% BGCOLOR=#C0FFC0>
59955 <B>Field Name</B>
59956 </TD>
59957 <TD width=15% BGCOLOR=#C0FFC0>
59958 <B>Bits</B>
59959 </TD>
59960 <TD width=10% BGCOLOR=#C0FFC0>
59961 <B>Mask</B>
59962 </TD>
59963 <TD width=10% BGCOLOR=#C0FFC0>
59964 <B>Value</B>
59965 </TD>
59966 <TD width=15% BGCOLOR=#C0FFC0>
59967 <B>Shifted Value</B>
59968 </TD>
59969 <TD width=35% BGCOLOR=#C0FFC0>
59970 <B>Description</B>
59971 </TD>
59972 </TR>
59973 <TR valign="top">
59974 <TD width=15% BGCOLOR=#FBF5EF>
59975 <B>reg_ddrc_t_ccd</B>
59976 </TD>
59977 <TD width=15% BGCOLOR=#FBF5EF>
59978 <B>4:2</B>
59979 </TD>
59980 <TD width=10% BGCOLOR=#FBF5EF>
59981 <B>1c</B>
59982 </TD>
59983 <TD width=10% BGCOLOR=#FBF5EF>
59984 <B>4</B>
59985 </TD>
59986 <TD width=15% BGCOLOR=#FBF5EF>
59987 <B>10</B>
59988 </TD>
59989 <TD width=35% BGCOLOR=#FBF5EF>
59990 <B>tCCD - Minimum time between two reads or two writes (from bank a to bank b) is this value + 1. DRAM related.</B>
59991 </TD>
59992 </TR>
59993 <TR valign="top">
59994 <TD width=15% BGCOLOR=#FBF5EF>
59995 <B>reg_ddrc_t_rrd</B>
59996 </TD>
59997 <TD width=15% BGCOLOR=#FBF5EF>
59998 <B>7:5</B>
59999 </TD>
60000 <TD width=10% BGCOLOR=#FBF5EF>
60001 <B>e0</B>
60002 </TD>
60003 <TD width=10% BGCOLOR=#FBF5EF>
60004 <B>4</B>
60005 </TD>
60006 <TD width=15% BGCOLOR=#FBF5EF>
60007 <B>80</B>
60008 </TD>
60009 <TD width=35% BGCOLOR=#FBF5EF>
60010 <B>tRRD - Minimum time between activates from bank A to bank B. (spec: 10ns or less) DRAM RELATED</B>
60011 </TD>
60012 </TR>
60013 <TR valign="top">
60014 <TD width=15% BGCOLOR=#FBF5EF>
60015 <B>reg_ddrc_refresh_margin</B>
60016 </TD>
60017 <TD width=15% BGCOLOR=#FBF5EF>
60018 <B>11:8</B>
60019 </TD>
60020 <TD width=10% BGCOLOR=#FBF5EF>
60021 <B>f00</B>
60022 </TD>
60023 <TD width=10% BGCOLOR=#FBF5EF>
60024 <B>2</B>
60025 </TD>
60026 <TD width=15% BGCOLOR=#FBF5EF>
60027 <B>200</B>
60028 </TD>
60029 <TD width=35% BGCOLOR=#FBF5EF>
60030 <B>Issue critical refresh or page close this many cycles before the critical refresh or page timer expires. It is recommended that this not be changed from the default value.</B>
60031 </TD>
60032 </TR>
60033 <TR valign="top">
60034 <TD width=15% BGCOLOR=#FBF5EF>
60035 <B>reg_ddrc_t_rp</B>
60036 </TD>
60037 <TD width=15% BGCOLOR=#FBF5EF>
60038 <B>15:12</B>
60039 </TD>
60040 <TD width=10% BGCOLOR=#FBF5EF>
60041 <B>f000</B>
60042 </TD>
60043 <TD width=10% BGCOLOR=#FBF5EF>
60044 <B>7</B>
60045 </TD>
60046 <TD width=15% BGCOLOR=#FBF5EF>
60047 <B>7000</B>
60048 </TD>
60049 <TD width=35% BGCOLOR=#FBF5EF>
60050 <B>tRP - Minimum time from precharge to activate of same bank. DRAM RELATED</B>
60051 </TD>
60052 </TR>
60053 <TR valign="top">
60054 <TD width=15% BGCOLOR=#FBF5EF>
60055 <B>reg_ddrc_refresh_to_x32</B>
60056 </TD>
60057 <TD width=15% BGCOLOR=#FBF5EF>
60058 <B>20:16</B>
60059 </TD>
60060 <TD width=10% BGCOLOR=#FBF5EF>
60061 <B>1f0000</B>
60062 </TD>
60063 <TD width=10% BGCOLOR=#FBF5EF>
60064 <B>8</B>
60065 </TD>
60066 <TD width=15% BGCOLOR=#FBF5EF>
60067 <B>80000</B>
60068 </TD>
60069 <TD width=35% BGCOLOR=#FBF5EF>
60070 <B>If the refresh timer (tRFC_nom, as known as tREFI) has expired at least once, but it has not expired burst_of_N_refresh times yet, then a 'speculative refresh' may be performed. A speculative refresh is a refresh performed at a time when refresh would be useful, but before it is absolutely required. When the DRAM bus is idle for a period of time determined by this refresh idle timeout and the refresh timer has expired at least once since the last refresh, then a 'speculative refresh' will be performed. Speculative refreshes will continue successively until there are no refreshes pending or until new reads or writes are issued to the controller. Dynamic Bit Field.</B>
60071 </TD>
60072 </TR>
60073 <TR valign="top">
60074 <TD width=15% BGCOLOR=#FBF5EF>
60075 <B>reg_ddrc_sdram</B>
60076 </TD>
60077 <TD width=15% BGCOLOR=#FBF5EF>
60078 <B>21:21</B>
60079 </TD>
60080 <TD width=10% BGCOLOR=#FBF5EF>
60081 <B>200000</B>
60082 </TD>
60083 <TD width=10% BGCOLOR=#FBF5EF>
60084 <B>1</B>
60085 </TD>
60086 <TD width=15% BGCOLOR=#FBF5EF>
60087 <B>200000</B>
60088 </TD>
60089 <TD width=35% BGCOLOR=#FBF5EF>
60090 <B>1: sdram device 0: non-sdram device</B>
60091 </TD>
60092 </TR>
60093 <TR valign="top">
60094 <TD width=15% BGCOLOR=#FBF5EF>
60095 <B>reg_ddrc_mobile</B>
60096 </TD>
60097 <TD width=15% BGCOLOR=#FBF5EF>
60098 <B>22:22</B>
60099 </TD>
60100 <TD width=10% BGCOLOR=#FBF5EF>
60101 <B>400000</B>
60102 </TD>
60103 <TD width=10% BGCOLOR=#FBF5EF>
60104 <B>0</B>
60105 </TD>
60106 <TD width=15% BGCOLOR=#FBF5EF>
60107 <B>0</B>
60108 </TD>
60109 <TD width=35% BGCOLOR=#FBF5EF>
60110 <B>0: DDR2 or DDR3 device. 1: LPDDR2 device.</B>
60111 </TD>
60112 </TR>
60113 <TR valign="top">
60114 <TD width=15% BGCOLOR=#FBF5EF>
60115 <B>reg_ddrc_clock_stop_en</B>
60116 </TD>
60117 <TD width=15% BGCOLOR=#FBF5EF>
60118 <B>23:23</B>
60119 </TD>
60120 <TD width=10% BGCOLOR=#FBF5EF>
60121 <B>800000</B>
60122 </TD>
60123 <TD width=10% BGCOLOR=#FBF5EF>
60124 <B>0</B>
60125 </TD>
60126 <TD width=15% BGCOLOR=#FBF5EF>
60127 <B>0</B>
60128 </TD>
60129 <TD width=35% BGCOLOR=#FBF5EF>
60130 <B>DDR2 and DDR3: not used. LPDDR2: 0: stop_clk will never be asserted. 1: enable the assertion of stop_clk to the PHY whenever a clock is not required</B>
60131 </TD>
60132 </TR>
60133 <TR valign="top">
60134 <TD width=15% BGCOLOR=#FBF5EF>
60135 <B>reg_ddrc_read_latency</B>
60136 </TD>
60137 <TD width=15% BGCOLOR=#FBF5EF>
60138 <B>28:24</B>
60139 </TD>
60140 <TD width=10% BGCOLOR=#FBF5EF>
60141 <B>1f000000</B>
60142 </TD>
60143 <TD width=10% BGCOLOR=#FBF5EF>
60144 <B>7</B>
60145 </TD>
60146 <TD width=15% BGCOLOR=#FBF5EF>
60147 <B>7000000</B>
60148 </TD>
60149 <TD width=35% BGCOLOR=#FBF5EF>
60150 <B>Non-LPDDR2: not used. DDR2 and DDR3: Set to Read Latency, RL. Time from Read command to Read data on DRAM interface. It is used to calculate when DRAM clock may be stopped. Unit: DDR clock.</B>
60151 </TD>
60152 </TR>
60153 <TR valign="top">
60154 <TD width=15% BGCOLOR=#FBF5EF>
60155 <B>reg_phy_mode_ddr1_ddr2</B>
60156 </TD>
60157 <TD width=15% BGCOLOR=#FBF5EF>
60158 <B>29:29</B>
60159 </TD>
60160 <TD width=10% BGCOLOR=#FBF5EF>
60161 <B>20000000</B>
60162 </TD>
60163 <TD width=10% BGCOLOR=#FBF5EF>
60164 <B>1</B>
60165 </TD>
60166 <TD width=15% BGCOLOR=#FBF5EF>
60167 <B>20000000</B>
60168 </TD>
60169 <TD width=35% BGCOLOR=#FBF5EF>
60170 <B>unused</B>
60171 </TD>
60172 </TR>
60173 <TR valign="top">
60174 <TD width=15% BGCOLOR=#FBF5EF>
60175 <B>reg_ddrc_dis_pad_pd</B>
60176 </TD>
60177 <TD width=15% BGCOLOR=#FBF5EF>
60178 <B>30:30</B>
60179 </TD>
60180 <TD width=10% BGCOLOR=#FBF5EF>
60181 <B>40000000</B>
60182 </TD>
60183 <TD width=10% BGCOLOR=#FBF5EF>
60184 <B>0</B>
60185 </TD>
60186 <TD width=15% BGCOLOR=#FBF5EF>
60187 <B>0</B>
60188 </TD>
60189 <TD width=35% BGCOLOR=#FBF5EF>
60190 <B>1: disable the pad power down feature 0: Enable the pad power down feature.</B>
60191 </TD>
60192 </TR>
60193 <TR valign="top">
60194 <TD width=15% BGCOLOR=#FBF5EF>
60195 <B>reg_ddrc_loopback</B>
60196 </TD>
60197 <TD width=15% BGCOLOR=#FBF5EF>
60198 <B>31:31</B>
60199 </TD>
60200 <TD width=10% BGCOLOR=#FBF5EF>
60201 <B>80000000</B>
60202 </TD>
60203 <TD width=10% BGCOLOR=#FBF5EF>
60204 <B>0</B>
60205 </TD>
60206 <TD width=15% BGCOLOR=#FBF5EF>
60207 <B>0</B>
60208 </TD>
60209 <TD width=35% BGCOLOR=#FBF5EF>
60210 <B>unused</B>
60211 </TD>
60212 </TR>
60213 <TR valign="top">
60214 <TD width=15% BGCOLOR=#C0C0C0>
60215 <B>DRAM_param_reg3@0XF8006020</B>
60216 </TD>
60217 <TD width=15% BGCOLOR=#C0C0C0>
60218 <B>31:0</B>
60219 </TD>
60220 <TD width=10% BGCOLOR=#C0C0C0>
60221 <B>fffffffc</B>
60222 </TD>
60223 <TD width=10% BGCOLOR=#C0C0C0>
60224 <B></B>
60225 </TD>
60226 <TD width=15% BGCOLOR=#C0C0C0>
60227 <B>27287290</B>
60228 </TD>
60229 <TD width=35% BGCOLOR=#C0C0C0>
60230 <B>DRAM Parameters 3</B>
60231 </TD>
60232 </TR>
60233 </TABLE>
60234 <P>
60235 <H2><a name="DRAM_param_reg4">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg4</a></H2>
60236 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
60237 <TR valign="top">
60238 <TD width=15% BGCOLOR=#FFFF00>
60239 <B>Register Name</B>
60240 </TD>
60241 <TD width=15% BGCOLOR=#FFFF00>
60242 <B>Address</B>
60243 </TD>
60244 <TD width=10% BGCOLOR=#FFFF00>
60245 <B>Width</B>
60246 </TD>
60247 <TD width=10% BGCOLOR=#FFFF00>
60248 <B>Type</B>
60249 </TD>
60250 <TD width=15% BGCOLOR=#FFFF00>
60251 <B>Reset Value</B>
60252 </TD>
60253 <TD width=35% BGCOLOR=#FFFF00>
60254 <B>Description</B>
60255 </TD>
60256 </TR>
60257 <TR valign="top">
60258 <TD width=15% BGCOLOR=#FBF5EF>
60259 <B>DRAM_param_reg4</B>
60260 </TD>
60261 <TD width=15% BGCOLOR=#FBF5EF>
60262 <B>0XF8006024</B>
60263 </TD>
60264 <TD width=10% BGCOLOR=#FBF5EF>
60265 <B>32</B>
60266 </TD>
60267 <TD width=10% BGCOLOR=#FBF5EF>
60268 <B>rw</B>
60269 </TD>
60270 <TD width=15% BGCOLOR=#FBF5EF>
60271 <B>0x00000000</B>
60272 </TD>
60273 <TD width=35% BGCOLOR=#FBF5EF>
60274 <B>--</B>
60275 </TD>
60276 </TR>
60277 </TABLE>
60278 <P>
60279 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
60280 <TR valign="top">
60281 <TD width=15% BGCOLOR=#C0FFC0>
60282 <B>Field Name</B>
60283 </TD>
60284 <TD width=15% BGCOLOR=#C0FFC0>
60285 <B>Bits</B>
60286 </TD>
60287 <TD width=10% BGCOLOR=#C0FFC0>
60288 <B>Mask</B>
60289 </TD>
60290 <TD width=10% BGCOLOR=#C0FFC0>
60291 <B>Value</B>
60292 </TD>
60293 <TD width=15% BGCOLOR=#C0FFC0>
60294 <B>Shifted Value</B>
60295 </TD>
60296 <TD width=35% BGCOLOR=#C0FFC0>
60297 <B>Description</B>
60298 </TD>
60299 </TR>
60300 <TR valign="top">
60301 <TD width=15% BGCOLOR=#FBF5EF>
60302 <B>reg_ddrc_en_2t_timing_mode</B>
60303 </TD>
60304 <TD width=15% BGCOLOR=#FBF5EF>
60305 <B>0:0</B>
60306 </TD>
60307 <TD width=10% BGCOLOR=#FBF5EF>
60308 <B>1</B>
60309 </TD>
60310 <TD width=10% BGCOLOR=#FBF5EF>
60311 <B>0</B>
60312 </TD>
60313 <TD width=15% BGCOLOR=#FBF5EF>
60314 <B>0</B>
60315 </TD>
60316 <TD width=35% BGCOLOR=#FBF5EF>
60317 <B>1: DDRC will use 2T timing 0: DDRC will use 1T timing</B>
60318 </TD>
60319 </TR>
60320 <TR valign="top">
60321 <TD width=15% BGCOLOR=#FBF5EF>
60322 <B>reg_ddrc_prefer_write</B>
60323 </TD>
60324 <TD width=15% BGCOLOR=#FBF5EF>
60325 <B>1:1</B>
60326 </TD>
60327 <TD width=10% BGCOLOR=#FBF5EF>
60328 <B>2</B>
60329 </TD>
60330 <TD width=10% BGCOLOR=#FBF5EF>
60331 <B>0</B>
60332 </TD>
60333 <TD width=15% BGCOLOR=#FBF5EF>
60334 <B>0</B>
60335 </TD>
60336 <TD width=35% BGCOLOR=#FBF5EF>
60337 <B>1: Bank selector prefers writes over reads</B>
60338 </TD>
60339 </TR>
60340 <TR valign="top">
60341 <TD width=15% BGCOLOR=#FBF5EF>
60342 <B>reg_ddrc_max_rank_rd</B>
60343 </TD>
60344 <TD width=15% BGCOLOR=#FBF5EF>
60345 <B>5:2</B>
60346 </TD>
60347 <TD width=10% BGCOLOR=#FBF5EF>
60348 <B>3c</B>
60349 </TD>
60350 <TD width=10% BGCOLOR=#FBF5EF>
60351 <B>f</B>
60352 </TD>
60353 <TD width=15% BGCOLOR=#FBF5EF>
60354 <B>3c</B>
60355 </TD>
60356 <TD width=35% BGCOLOR=#FBF5EF>
60357 <B>Only present for multi-rank configurations Background: Reads to the same rank can be performed back-to-back. Reads from different ranks require additional 1-cycle latency in between (to avoid possible data bus contention). The controller arbitrates for bus access on a cycle-by-cycle basis; therefore after a read is scheduled, there is a clock cycle in which only reads from the same bank are eligible to be scheduled. This prevents reads from other ranks from having fair access to the data bus. This parameter represents the maximum number of 64-byte reads (or 32B reads in some short read cases) that can be scheduled consecutively to the same rank. After this number is reached, a 1-cycle delay is inserted by the scheduler to allow all ranks a fair opportunity to be scheduled. Higher numbers increase bandwidth utilization, lower numbers increase fairness (and hence worst-case latency). FOR PERFORMANCE ONLY.</B>
60358 </TD>
60359 </TR>
60360 <TR valign="top">
60361 <TD width=15% BGCOLOR=#FBF5EF>
60362 <B>reg_ddrc_mr_wr</B>
60363 </TD>
60364 <TD width=15% BGCOLOR=#FBF5EF>
60365 <B>6:6</B>
60366 </TD>
60367 <TD width=10% BGCOLOR=#FBF5EF>
60368 <B>40</B>
60369 </TD>
60370 <TD width=10% BGCOLOR=#FBF5EF>
60371 <B>0</B>
60372 </TD>
60373 <TD width=15% BGCOLOR=#FBF5EF>
60374 <B>0</B>
60375 </TD>
60376 <TD width=35% BGCOLOR=#FBF5EF>
60377 <B>A low to high signal on this signal will do a mode register write or read. Controller will accept this command, if this signal is detected high and "ddrc_reg_mr_wr_busy" is detected low.</B>
60378 </TD>
60379 </TR>
60380 <TR valign="top">
60381 <TD width=15% BGCOLOR=#FBF5EF>
60382 <B>reg_ddrc_mr_addr</B>
60383 </TD>
60384 <TD width=15% BGCOLOR=#FBF5EF>
60385 <B>8:7</B>
60386 </TD>
60387 <TD width=10% BGCOLOR=#FBF5EF>
60388 <B>180</B>
60389 </TD>
60390 <TD width=10% BGCOLOR=#FBF5EF>
60391 <B>0</B>
60392 </TD>
60393 <TD width=15% BGCOLOR=#FBF5EF>
60394 <B>0</B>
60395 </TD>
60396 <TD width=35% BGCOLOR=#FBF5EF>
60397 <B>DDR2 and DDR3: Mode register address. LPDDR2: not used. 00: MR0 01: MR1 10: MR2 11: MR3</B>
60398 </TD>
60399 </TR>
60400 <TR valign="top">
60401 <TD width=15% BGCOLOR=#FBF5EF>
60402 <B>reg_ddrc_mr_data</B>
60403 </TD>
60404 <TD width=15% BGCOLOR=#FBF5EF>
60405 <B>24:9</B>
60406 </TD>
60407 <TD width=10% BGCOLOR=#FBF5EF>
60408 <B>1fffe00</B>
60409 </TD>
60410 <TD width=10% BGCOLOR=#FBF5EF>
60411 <B>0</B>
60412 </TD>
60413 <TD width=15% BGCOLOR=#FBF5EF>
60414 <B>0</B>
60415 </TD>
60416 <TD width=35% BGCOLOR=#FBF5EF>
60417 <B>DDR2 and DDR3: Mode register write data. LPDDR2: The 16 bits are interpreted for reads and writes: Reads: MR Addr[7:0], Don't Care[7:0]. Writes: MR Addf[7:0], MR Data[7:0].</B>
60418 </TD>
60419 </TR>
60420 <TR valign="top">
60421 <TD width=15% BGCOLOR=#FBF5EF>
60422 <B>ddrc_reg_mr_wr_busy</B>
60423 </TD>
60424 <TD width=15% BGCOLOR=#FBF5EF>
60425 <B>25:25</B>
60426 </TD>
60427 <TD width=10% BGCOLOR=#FBF5EF>
60428 <B>2000000</B>
60429 </TD>
60430 <TD width=10% BGCOLOR=#FBF5EF>
60431 <B>0</B>
60432 </TD>
60433 <TD width=15% BGCOLOR=#FBF5EF>
60434 <B>0</B>
60435 </TD>
60436 <TD width=35% BGCOLOR=#FBF5EF>
60437 <B>Core must initiate a MR write / read operation only if this signal is low. This signal goes high in the clock after the controller accepts the write / read request. It goes low when (i) MR write command has been issued to the DRAM (ii) MR Read data has been returned to Controller. Any MR write / read command that is received when 'ddrc_reg_mr_wr_busy' is high is not accepted. 0: Indicates that the core can initiate a mode register write / read operation. 1: Indicates that mode register write / read operation is in progress.</B>
60438 </TD>
60439 </TR>
60440 <TR valign="top">
60441 <TD width=15% BGCOLOR=#FBF5EF>
60442 <B>reg_ddrc_mr_type</B>
60443 </TD>
60444 <TD width=15% BGCOLOR=#FBF5EF>
60445 <B>26:26</B>
60446 </TD>
60447 <TD width=10% BGCOLOR=#FBF5EF>
60448 <B>4000000</B>
60449 </TD>
60450 <TD width=10% BGCOLOR=#FBF5EF>
60451 <B>0</B>
60452 </TD>
60453 <TD width=15% BGCOLOR=#FBF5EF>
60454 <B>0</B>
60455 </TD>
60456 <TD width=35% BGCOLOR=#FBF5EF>
60457 <B>Indicates whether the Mode register operation is read or write 0: write 1: read</B>
60458 </TD>
60459 </TR>
60460 <TR valign="top">
60461 <TD width=15% BGCOLOR=#FBF5EF>
60462 <B>reg_ddrc_mr_rdata_valid</B>
60463 </TD>
60464 <TD width=15% BGCOLOR=#FBF5EF>
60465 <B>27:27</B>
60466 </TD>
60467 <TD width=10% BGCOLOR=#FBF5EF>
60468 <B>8000000</B>
60469 </TD>
60470 <TD width=10% BGCOLOR=#FBF5EF>
60471 <B>0</B>
60472 </TD>
60473 <TD width=15% BGCOLOR=#FBF5EF>
60474 <B>0</B>
60475 </TD>
60476 <TD width=35% BGCOLOR=#FBF5EF>
60477 <B>This bit indicates whether the Mode Register Read Data present at address 0xA9 is valid or not. This bit is 0 by default. This bit will be cleared (0), whenever a Mode Register Read command is issued. This bit will be set to 1, when the Mode Register Read Data is written to register 0xA9.</B>
60478 </TD>
60479 </TR>
60480 <TR valign="top">
60481 <TD width=15% BGCOLOR=#C0C0C0>
60482 <B>DRAM_param_reg4@0XF8006024</B>
60483 </TD>
60484 <TD width=15% BGCOLOR=#C0C0C0>
60485 <B>31:0</B>
60486 </TD>
60487 <TD width=10% BGCOLOR=#C0C0C0>
60488 <B>fffffff</B>
60489 </TD>
60490 <TD width=10% BGCOLOR=#C0C0C0>
60491 <B></B>
60492 </TD>
60493 <TD width=15% BGCOLOR=#C0C0C0>
60494 <B>3c</B>
60495 </TD>
60496 <TD width=35% BGCOLOR=#C0C0C0>
60497 <B>DRAM Parameters 4</B>
60498 </TD>
60499 </TR>
60500 </TABLE>
60501 <P>
60502 <H2><a name="DRAM_init_param">Register (<A href=#mod___slcr> slcr </A>)DRAM_init_param</a></H2>
60503 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
60504 <TR valign="top">
60505 <TD width=15% BGCOLOR=#FFFF00>
60506 <B>Register Name</B>
60507 </TD>
60508 <TD width=15% BGCOLOR=#FFFF00>
60509 <B>Address</B>
60510 </TD>
60511 <TD width=10% BGCOLOR=#FFFF00>
60512 <B>Width</B>
60513 </TD>
60514 <TD width=10% BGCOLOR=#FFFF00>
60515 <B>Type</B>
60516 </TD>
60517 <TD width=15% BGCOLOR=#FFFF00>
60518 <B>Reset Value</B>
60519 </TD>
60520 <TD width=35% BGCOLOR=#FFFF00>
60521 <B>Description</B>
60522 </TD>
60523 </TR>
60524 <TR valign="top">
60525 <TD width=15% BGCOLOR=#FBF5EF>
60526 <B>DRAM_init_param</B>
60527 </TD>
60528 <TD width=15% BGCOLOR=#FBF5EF>
60529 <B>0XF8006028</B>
60530 </TD>
60531 <TD width=10% BGCOLOR=#FBF5EF>
60532 <B>32</B>
60533 </TD>
60534 <TD width=10% BGCOLOR=#FBF5EF>
60535 <B>rw</B>
60536 </TD>
60537 <TD width=15% BGCOLOR=#FBF5EF>
60538 <B>0x00000000</B>
60539 </TD>
60540 <TD width=35% BGCOLOR=#FBF5EF>
60541 <B>--</B>
60542 </TD>
60543 </TR>
60544 </TABLE>
60545 <P>
60546 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
60547 <TR valign="top">
60548 <TD width=15% BGCOLOR=#C0FFC0>
60549 <B>Field Name</B>
60550 </TD>
60551 <TD width=15% BGCOLOR=#C0FFC0>
60552 <B>Bits</B>
60553 </TD>
60554 <TD width=10% BGCOLOR=#C0FFC0>
60555 <B>Mask</B>
60556 </TD>
60557 <TD width=10% BGCOLOR=#C0FFC0>
60558 <B>Value</B>
60559 </TD>
60560 <TD width=15% BGCOLOR=#C0FFC0>
60561 <B>Shifted Value</B>
60562 </TD>
60563 <TD width=35% BGCOLOR=#C0FFC0>
60564 <B>Description</B>
60565 </TD>
60566 </TR>
60567 <TR valign="top">
60568 <TD width=15% BGCOLOR=#FBF5EF>
60569 <B>reg_ddrc_final_wait_x32</B>
60570 </TD>
60571 <TD width=15% BGCOLOR=#FBF5EF>
60572 <B>6:0</B>
60573 </TD>
60574 <TD width=10% BGCOLOR=#FBF5EF>
60575 <B>7f</B>
60576 </TD>
60577 <TD width=10% BGCOLOR=#FBF5EF>
60578 <B>7</B>
60579 </TD>
60580 <TD width=15% BGCOLOR=#FBF5EF>
60581 <B>7</B>
60582 </TD>
60583 <TD width=35% BGCOLOR=#FBF5EF>
60584 <B>Cycles to wait after completing the DRAM init sequence before starting the dynamic scheduler. Units are in counts of a global timer that pulses every 32 clock cycles. Default value is set for DDR3.</B>
60585 </TD>
60586 </TR>
60587 <TR valign="top">
60588 <TD width=15% BGCOLOR=#FBF5EF>
60589 <B>reg_ddrc_pre_ocd_x32</B>
60590 </TD>
60591 <TD width=15% BGCOLOR=#FBF5EF>
60592 <B>10:7</B>
60593 </TD>
60594 <TD width=10% BGCOLOR=#FBF5EF>
60595 <B>780</B>
60596 </TD>
60597 <TD width=10% BGCOLOR=#FBF5EF>
60598 <B>0</B>
60599 </TD>
60600 <TD width=15% BGCOLOR=#FBF5EF>
60601 <B>0</B>
60602 </TD>
60603 <TD width=35% BGCOLOR=#FBF5EF>
60604 <B>Wait period before driving the 'OCD Complete' command to DRAM. Units are in counts of a global timer that pulses every 32 clock cycles. There is no known spec requirement for this. It may be set to zero.</B>
60605 </TD>
60606 </TR>
60607 <TR valign="top">
60608 <TD width=15% BGCOLOR=#FBF5EF>
60609 <B>reg_ddrc_t_mrd</B>
60610 </TD>
60611 <TD width=15% BGCOLOR=#FBF5EF>
60612 <B>13:11</B>
60613 </TD>
60614 <TD width=10% BGCOLOR=#FBF5EF>
60615 <B>3800</B>
60616 </TD>
60617 <TD width=10% BGCOLOR=#FBF5EF>
60618 <B>4</B>
60619 </TD>
60620 <TD width=15% BGCOLOR=#FBF5EF>
60621 <B>2000</B>
60622 </TD>
60623 <TD width=35% BGCOLOR=#FBF5EF>
60624 <B>tMRD - Cycles between Load Mode commands. DRAM related. Default value is set for DDR3.</B>
60625 </TD>
60626 </TR>
60627 <TR valign="top">
60628 <TD width=15% BGCOLOR=#C0C0C0>
60629 <B>DRAM_init_param@0XF8006028</B>
60630 </TD>
60631 <TD width=15% BGCOLOR=#C0C0C0>
60632 <B>31:0</B>
60633 </TD>
60634 <TD width=10% BGCOLOR=#C0C0C0>
60635 <B>3fff</B>
60636 </TD>
60637 <TD width=10% BGCOLOR=#C0C0C0>
60638 <B></B>
60639 </TD>
60640 <TD width=15% BGCOLOR=#C0C0C0>
60641 <B>2007</B>
60642 </TD>
60643 <TD width=35% BGCOLOR=#C0C0C0>
60644 <B>DRAM Initialization Parameters</B>
60645 </TD>
60646 </TR>
60647 </TABLE>
60648 <P>
60649 <H2><a name="DRAM_EMR_reg">Register (<A href=#mod___slcr> slcr </A>)DRAM_EMR_reg</a></H2>
60650 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
60651 <TR valign="top">
60652 <TD width=15% BGCOLOR=#FFFF00>
60653 <B>Register Name</B>
60654 </TD>
60655 <TD width=15% BGCOLOR=#FFFF00>
60656 <B>Address</B>
60657 </TD>
60658 <TD width=10% BGCOLOR=#FFFF00>
60659 <B>Width</B>
60660 </TD>
60661 <TD width=10% BGCOLOR=#FFFF00>
60662 <B>Type</B>
60663 </TD>
60664 <TD width=15% BGCOLOR=#FFFF00>
60665 <B>Reset Value</B>
60666 </TD>
60667 <TD width=35% BGCOLOR=#FFFF00>
60668 <B>Description</B>
60669 </TD>
60670 </TR>
60671 <TR valign="top">
60672 <TD width=15% BGCOLOR=#FBF5EF>
60673 <B>DRAM_EMR_reg</B>
60674 </TD>
60675 <TD width=15% BGCOLOR=#FBF5EF>
60676 <B>0XF800602C</B>
60677 </TD>
60678 <TD width=10% BGCOLOR=#FBF5EF>
60679 <B>32</B>
60680 </TD>
60681 <TD width=10% BGCOLOR=#FBF5EF>
60682 <B>rw</B>
60683 </TD>
60684 <TD width=15% BGCOLOR=#FBF5EF>
60685 <B>0x00000000</B>
60686 </TD>
60687 <TD width=35% BGCOLOR=#FBF5EF>
60688 <B>--</B>
60689 </TD>
60690 </TR>
60691 </TABLE>
60692 <P>
60693 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
60694 <TR valign="top">
60695 <TD width=15% BGCOLOR=#C0FFC0>
60696 <B>Field Name</B>
60697 </TD>
60698 <TD width=15% BGCOLOR=#C0FFC0>
60699 <B>Bits</B>
60700 </TD>
60701 <TD width=10% BGCOLOR=#C0FFC0>
60702 <B>Mask</B>
60703 </TD>
60704 <TD width=10% BGCOLOR=#C0FFC0>
60705 <B>Value</B>
60706 </TD>
60707 <TD width=15% BGCOLOR=#C0FFC0>
60708 <B>Shifted Value</B>
60709 </TD>
60710 <TD width=35% BGCOLOR=#C0FFC0>
60711 <B>Description</B>
60712 </TD>
60713 </TR>
60714 <TR valign="top">
60715 <TD width=15% BGCOLOR=#FBF5EF>
60716 <B>reg_ddrc_emr2</B>
60717 </TD>
60718 <TD width=15% BGCOLOR=#FBF5EF>
60719 <B>15:0</B>
60720 </TD>
60721 <TD width=10% BGCOLOR=#FBF5EF>
60722 <B>ffff</B>
60723 </TD>
60724 <TD width=10% BGCOLOR=#FBF5EF>
60725 <B>8</B>
60726 </TD>
60727 <TD width=15% BGCOLOR=#FBF5EF>
60728 <B>8</B>
60729 </TD>
60730 <TD width=35% BGCOLOR=#FBF5EF>
60731 <B>DDR2 and DDR3: Value written into the DRAM EMR2 register. LPDDR2: Value written into the DRAM MR3 register.</B>
60732 </TD>
60733 </TR>
60734 <TR valign="top">
60735 <TD width=15% BGCOLOR=#FBF5EF>
60736 <B>reg_ddrc_emr3</B>
60737 </TD>
60738 <TD width=15% BGCOLOR=#FBF5EF>
60739 <B>31:16</B>
60740 </TD>
60741 <TD width=10% BGCOLOR=#FBF5EF>
60742 <B>ffff0000</B>
60743 </TD>
60744 <TD width=10% BGCOLOR=#FBF5EF>
60745 <B>0</B>
60746 </TD>
60747 <TD width=15% BGCOLOR=#FBF5EF>
60748 <B>0</B>
60749 </TD>
60750 <TD width=35% BGCOLOR=#FBF5EF>
60751 <B>DDR2 and DDR3: Value written into the DRAM EMR3 register. LPDDR2: not used.</B>
60752 </TD>
60753 </TR>
60754 <TR valign="top">
60755 <TD width=15% BGCOLOR=#C0C0C0>
60756 <B>DRAM_EMR_reg@0XF800602C</B>
60757 </TD>
60758 <TD width=15% BGCOLOR=#C0C0C0>
60759 <B>31:0</B>
60760 </TD>
60761 <TD width=10% BGCOLOR=#C0C0C0>
60762 <B>ffffffff</B>
60763 </TD>
60764 <TD width=10% BGCOLOR=#C0C0C0>
60765 <B></B>
60766 </TD>
60767 <TD width=15% BGCOLOR=#C0C0C0>
60768 <B>8</B>
60769 </TD>
60770 <TD width=35% BGCOLOR=#C0C0C0>
60771 <B>DRAM EMR2, EMR3 access</B>
60772 </TD>
60773 </TR>
60774 </TABLE>
60775 <P>
60776 <H2><a name="DRAM_EMR_MR_reg">Register (<A href=#mod___slcr> slcr </A>)DRAM_EMR_MR_reg</a></H2>
60777 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
60778 <TR valign="top">
60779 <TD width=15% BGCOLOR=#FFFF00>
60780 <B>Register Name</B>
60781 </TD>
60782 <TD width=15% BGCOLOR=#FFFF00>
60783 <B>Address</B>
60784 </TD>
60785 <TD width=10% BGCOLOR=#FFFF00>
60786 <B>Width</B>
60787 </TD>
60788 <TD width=10% BGCOLOR=#FFFF00>
60789 <B>Type</B>
60790 </TD>
60791 <TD width=15% BGCOLOR=#FFFF00>
60792 <B>Reset Value</B>
60793 </TD>
60794 <TD width=35% BGCOLOR=#FFFF00>
60795 <B>Description</B>
60796 </TD>
60797 </TR>
60798 <TR valign="top">
60799 <TD width=15% BGCOLOR=#FBF5EF>
60800 <B>DRAM_EMR_MR_reg</B>
60801 </TD>
60802 <TD width=15% BGCOLOR=#FBF5EF>
60803 <B>0XF8006030</B>
60804 </TD>
60805 <TD width=10% BGCOLOR=#FBF5EF>
60806 <B>32</B>
60807 </TD>
60808 <TD width=10% BGCOLOR=#FBF5EF>
60809 <B>rw</B>
60810 </TD>
60811 <TD width=15% BGCOLOR=#FBF5EF>
60812 <B>0x00000000</B>
60813 </TD>
60814 <TD width=35% BGCOLOR=#FBF5EF>
60815 <B>--</B>
60816 </TD>
60817 </TR>
60818 </TABLE>
60819 <P>
60820 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
60821 <TR valign="top">
60822 <TD width=15% BGCOLOR=#C0FFC0>
60823 <B>Field Name</B>
60824 </TD>
60825 <TD width=15% BGCOLOR=#C0FFC0>
60826 <B>Bits</B>
60827 </TD>
60828 <TD width=10% BGCOLOR=#C0FFC0>
60829 <B>Mask</B>
60830 </TD>
60831 <TD width=10% BGCOLOR=#C0FFC0>
60832 <B>Value</B>
60833 </TD>
60834 <TD width=15% BGCOLOR=#C0FFC0>
60835 <B>Shifted Value</B>
60836 </TD>
60837 <TD width=35% BGCOLOR=#C0FFC0>
60838 <B>Description</B>
60839 </TD>
60840 </TR>
60841 <TR valign="top">
60842 <TD width=15% BGCOLOR=#FBF5EF>
60843 <B>reg_ddrc_mr</B>
60844 </TD>
60845 <TD width=15% BGCOLOR=#FBF5EF>
60846 <B>15:0</B>
60847 </TD>
60848 <TD width=10% BGCOLOR=#FBF5EF>
60849 <B>ffff</B>
60850 </TD>
60851 <TD width=10% BGCOLOR=#FBF5EF>
60852 <B>930</B>
60853 </TD>
60854 <TD width=15% BGCOLOR=#FBF5EF>
60855 <B>930</B>
60856 </TD>
60857 <TD width=35% BGCOLOR=#FBF5EF>
60858 <B>DDR2 and DDR3: Value written into the DRAM Mode register. Bit 8 is for DLL and the setting here is ignored. The controller sets appropriately. LPDDR2: Value written into the DRAM MR1 register</B>
60859 </TD>
60860 </TR>
60861 <TR valign="top">
60862 <TD width=15% BGCOLOR=#FBF5EF>
60863 <B>reg_ddrc_emr</B>
60864 </TD>
60865 <TD width=15% BGCOLOR=#FBF5EF>
60866 <B>31:16</B>
60867 </TD>
60868 <TD width=10% BGCOLOR=#FBF5EF>
60869 <B>ffff0000</B>
60870 </TD>
60871 <TD width=10% BGCOLOR=#FBF5EF>
60872 <B>4</B>
60873 </TD>
60874 <TD width=15% BGCOLOR=#FBF5EF>
60875 <B>40000</B>
60876 </TD>
60877 <TD width=35% BGCOLOR=#FBF5EF>
60878 <B>DDR2 and DDR3: Value written into the DRAM EMR registers. Bits [9:7] are for OCD and the setting in this register is ignored. The controller sets those bits appropriately. LPDDR2: Value written into the DRAM MR2 register.</B>
60879 </TD>
60880 </TR>
60881 <TR valign="top">
60882 <TD width=15% BGCOLOR=#C0C0C0>
60883 <B>DRAM_EMR_MR_reg@0XF8006030</B>
60884 </TD>
60885 <TD width=15% BGCOLOR=#C0C0C0>
60886 <B>31:0</B>
60887 </TD>
60888 <TD width=10% BGCOLOR=#C0C0C0>
60889 <B>ffffffff</B>
60890 </TD>
60891 <TD width=10% BGCOLOR=#C0C0C0>
60892 <B></B>
60893 </TD>
60894 <TD width=15% BGCOLOR=#C0C0C0>
60895 <B>40930</B>
60896 </TD>
60897 <TD width=35% BGCOLOR=#C0C0C0>
60898 <B>DRAM EMR, MR access</B>
60899 </TD>
60900 </TR>
60901 </TABLE>
60902 <P>
60903 <H2><a name="DRAM_burst8_rdwr">Register (<A href=#mod___slcr> slcr </A>)DRAM_burst8_rdwr</a></H2>
60904 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
60905 <TR valign="top">
60906 <TD width=15% BGCOLOR=#FFFF00>
60907 <B>Register Name</B>
60908 </TD>
60909 <TD width=15% BGCOLOR=#FFFF00>
60910 <B>Address</B>
60911 </TD>
60912 <TD width=10% BGCOLOR=#FFFF00>
60913 <B>Width</B>
60914 </TD>
60915 <TD width=10% BGCOLOR=#FFFF00>
60916 <B>Type</B>
60917 </TD>
60918 <TD width=15% BGCOLOR=#FFFF00>
60919 <B>Reset Value</B>
60920 </TD>
60921 <TD width=35% BGCOLOR=#FFFF00>
60922 <B>Description</B>
60923 </TD>
60924 </TR>
60925 <TR valign="top">
60926 <TD width=15% BGCOLOR=#FBF5EF>
60927 <B>DRAM_burst8_rdwr</B>
60928 </TD>
60929 <TD width=15% BGCOLOR=#FBF5EF>
60930 <B>0XF8006034</B>
60931 </TD>
60932 <TD width=10% BGCOLOR=#FBF5EF>
60933 <B>32</B>
60934 </TD>
60935 <TD width=10% BGCOLOR=#FBF5EF>
60936 <B>rw</B>
60937 </TD>
60938 <TD width=15% BGCOLOR=#FBF5EF>
60939 <B>0x00000000</B>
60940 </TD>
60941 <TD width=35% BGCOLOR=#FBF5EF>
60942 <B>--</B>
60943 </TD>
60944 </TR>
60945 </TABLE>
60946 <P>
60947 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
60948 <TR valign="top">
60949 <TD width=15% BGCOLOR=#C0FFC0>
60950 <B>Field Name</B>
60951 </TD>
60952 <TD width=15% BGCOLOR=#C0FFC0>
60953 <B>Bits</B>
60954 </TD>
60955 <TD width=10% BGCOLOR=#C0FFC0>
60956 <B>Mask</B>
60957 </TD>
60958 <TD width=10% BGCOLOR=#C0FFC0>
60959 <B>Value</B>
60960 </TD>
60961 <TD width=15% BGCOLOR=#C0FFC0>
60962 <B>Shifted Value</B>
60963 </TD>
60964 <TD width=35% BGCOLOR=#C0FFC0>
60965 <B>Description</B>
60966 </TD>
60967 </TR>
60968 <TR valign="top">
60969 <TD width=15% BGCOLOR=#FBF5EF>
60970 <B>reg_ddrc_burst_rdwr</B>
60971 </TD>
60972 <TD width=15% BGCOLOR=#FBF5EF>
60973 <B>3:0</B>
60974 </TD>
60975 <TD width=10% BGCOLOR=#FBF5EF>
60976 <B>f</B>
60977 </TD>
60978 <TD width=10% BGCOLOR=#FBF5EF>
60979 <B>4</B>
60980 </TD>
60981 <TD width=15% BGCOLOR=#FBF5EF>
60982 <B>4</B>
60983 </TD>
60984 <TD width=35% BGCOLOR=#FBF5EF>
60985 <B>Controls the burst size used to access the DRAM. This must match the BL mode register setting in the DRAM. 0010: Burst length of 4 0100: Burst length of 8 1000: Burst length of 16 (LPDDR2 with ___-bit data) All other values are reserved</B>
60986 </TD>
60987 </TR>
60988 <TR valign="top">
60989 <TD width=15% BGCOLOR=#FBF5EF>
60990 <B>reg_ddrc_pre_cke_x1024</B>
60991 </TD>
60992 <TD width=15% BGCOLOR=#FBF5EF>
60993 <B>13:4</B>
60994 </TD>
60995 <TD width=10% BGCOLOR=#FBF5EF>
60996 <B>3ff0</B>
60997 </TD>
60998 <TD width=10% BGCOLOR=#FBF5EF>
60999 <B>105</B>
61000 </TD>
61001 <TD width=15% BGCOLOR=#FBF5EF>
61002 <B>1050</B>
61003 </TD>
61004 <TD width=35% BGCOLOR=#FBF5EF>
61005 <B>Clock cycles to wait after a DDR software reset before driving CKE high to start the DRAM initialization sequence. Units: 1024 clock cycles. DDR2 Specifications typically require this to be programmed for a delay of >= 200 uS. LPDDR2 - tINIT0 of 20 mS (max) + tINIT1 of 100 nS (min)</B>
61006 </TD>
61007 </TR>
61008 <TR valign="top">
61009 <TD width=15% BGCOLOR=#FBF5EF>
61010 <B>reg_ddrc_post_cke_x1024</B>
61011 </TD>
61012 <TD width=15% BGCOLOR=#FBF5EF>
61013 <B>25:16</B>
61014 </TD>
61015 <TD width=10% BGCOLOR=#FBF5EF>
61016 <B>3ff0000</B>
61017 </TD>
61018 <TD width=10% BGCOLOR=#FBF5EF>
61019 <B>1</B>
61020 </TD>
61021 <TD width=15% BGCOLOR=#FBF5EF>
61022 <B>10000</B>
61023 </TD>
61024 <TD width=35% BGCOLOR=#FBF5EF>
61025 <B>Clock cycles to wait after driving CKE high to start the DRAM initialization sequence. Units: 1024 clocks. DDR2 typically require a 400 ns delay, requiring this value to be programmed to 2 at all clock speeds. LPDDR2 - Typically require this to be programmed for a delay of 200 us.</B>
61026 </TD>
61027 </TR>
61028 <TR valign="top">
61029 <TD width=15% BGCOLOR=#FBF5EF>
61030 <B>reg_ddrc_burstchop</B>
61031 </TD>
61032 <TD width=15% BGCOLOR=#FBF5EF>
61033 <B>28:28</B>
61034 </TD>
61035 <TD width=10% BGCOLOR=#FBF5EF>
61036 <B>10000000</B>
61037 </TD>
61038 <TD width=10% BGCOLOR=#FBF5EF>
61039 <B>0</B>
61040 </TD>
61041 <TD width=15% BGCOLOR=#FBF5EF>
61042 <B>0</B>
61043 </TD>
61044 <TD width=35% BGCOLOR=#FBF5EF>
61045 <B>Feature not supported. When 1, Controller is out in burstchop mode.</B>
61046 </TD>
61047 </TR>
61048 <TR valign="top">
61049 <TD width=15% BGCOLOR=#C0C0C0>
61050 <B>DRAM_burst8_rdwr@0XF8006034</B>
61051 </TD>
61052 <TD width=15% BGCOLOR=#C0C0C0>
61053 <B>31:0</B>
61054 </TD>
61055 <TD width=10% BGCOLOR=#C0C0C0>
61056 <B>13ff3fff</B>
61057 </TD>
61058 <TD width=10% BGCOLOR=#C0C0C0>
61059 <B></B>
61060 </TD>
61061 <TD width=15% BGCOLOR=#C0C0C0>
61062 <B>11054</B>
61063 </TD>
61064 <TD width=35% BGCOLOR=#C0C0C0>
61065 <B>DRAM Burst 8 read/write</B>
61066 </TD>
61067 </TR>
61068 </TABLE>
61069 <P>
61070 <H2><a name="DRAM_disable_DQ">Register (<A href=#mod___slcr> slcr </A>)DRAM_disable_DQ</a></H2>
61071 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
61072 <TR valign="top">
61073 <TD width=15% BGCOLOR=#FFFF00>
61074 <B>Register Name</B>
61075 </TD>
61076 <TD width=15% BGCOLOR=#FFFF00>
61077 <B>Address</B>
61078 </TD>
61079 <TD width=10% BGCOLOR=#FFFF00>
61080 <B>Width</B>
61081 </TD>
61082 <TD width=10% BGCOLOR=#FFFF00>
61083 <B>Type</B>
61084 </TD>
61085 <TD width=15% BGCOLOR=#FFFF00>
61086 <B>Reset Value</B>
61087 </TD>
61088 <TD width=35% BGCOLOR=#FFFF00>
61089 <B>Description</B>
61090 </TD>
61091 </TR>
61092 <TR valign="top">
61093 <TD width=15% BGCOLOR=#FBF5EF>
61094 <B>DRAM_disable_DQ</B>
61095 </TD>
61096 <TD width=15% BGCOLOR=#FBF5EF>
61097 <B>0XF8006038</B>
61098 </TD>
61099 <TD width=10% BGCOLOR=#FBF5EF>
61100 <B>32</B>
61101 </TD>
61102 <TD width=10% BGCOLOR=#FBF5EF>
61103 <B>rw</B>
61104 </TD>
61105 <TD width=15% BGCOLOR=#FBF5EF>
61106 <B>0x00000000</B>
61107 </TD>
61108 <TD width=35% BGCOLOR=#FBF5EF>
61109 <B>--</B>
61110 </TD>
61111 </TR>
61112 </TABLE>
61113 <P>
61114 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
61115 <TR valign="top">
61116 <TD width=15% BGCOLOR=#C0FFC0>
61117 <B>Field Name</B>
61118 </TD>
61119 <TD width=15% BGCOLOR=#C0FFC0>
61120 <B>Bits</B>
61121 </TD>
61122 <TD width=10% BGCOLOR=#C0FFC0>
61123 <B>Mask</B>
61124 </TD>
61125 <TD width=10% BGCOLOR=#C0FFC0>
61126 <B>Value</B>
61127 </TD>
61128 <TD width=15% BGCOLOR=#C0FFC0>
61129 <B>Shifted Value</B>
61130 </TD>
61131 <TD width=35% BGCOLOR=#C0FFC0>
61132 <B>Description</B>
61133 </TD>
61134 </TR>
61135 <TR valign="top">
61136 <TD width=15% BGCOLOR=#FBF5EF>
61137 <B>reg_ddrc_force_low_pri_n</B>
61138 </TD>
61139 <TD width=15% BGCOLOR=#FBF5EF>
61140 <B>0:0</B>
61141 </TD>
61142 <TD width=10% BGCOLOR=#FBF5EF>
61143 <B>1</B>
61144 </TD>
61145 <TD width=10% BGCOLOR=#FBF5EF>
61146 <B>0</B>
61147 </TD>
61148 <TD width=15% BGCOLOR=#FBF5EF>
61149 <B>0</B>
61150 </TD>
61151 <TD width=35% BGCOLOR=#FBF5EF>
61152 <B>Read Transaction Priority disable. 0: read transactions forced to low priority (turns off Bypass). 1: HPR reads allowed if enabled in the AXI priority read registers.</B>
61153 </TD>
61154 </TR>
61155 <TR valign="top">
61156 <TD width=15% BGCOLOR=#FBF5EF>
61157 <B>reg_ddrc_dis_dq</B>
61158 </TD>
61159 <TD width=15% BGCOLOR=#FBF5EF>
61160 <B>1:1</B>
61161 </TD>
61162 <TD width=10% BGCOLOR=#FBF5EF>
61163 <B>2</B>
61164 </TD>
61165 <TD width=10% BGCOLOR=#FBF5EF>
61166 <B>0</B>
61167 </TD>
61168 <TD width=15% BGCOLOR=#FBF5EF>
61169 <B>0</B>
61170 </TD>
61171 <TD width=35% BGCOLOR=#FBF5EF>
61172 <B>When 1, DDRC will not de-queue any transactions from the CAM. Bypass will also be disabled. All transactions will be queued in the CAM. This is for debug only; no reads or writes are issued to DRAM as long as this is asserted. Dynamic Bit Field.</B>
61173 </TD>
61174 </TR>
61175 <TR valign="top">
61176 <TD width=15% BGCOLOR=#FBF5EF>
61177 <B>reg_phy_debug_mode</B>
61178 </TD>
61179 <TD width=15% BGCOLOR=#FBF5EF>
61180 <B>6:6</B>
61181 </TD>
61182 <TD width=10% BGCOLOR=#FBF5EF>
61183 <B>40</B>
61184 </TD>
61185 <TD width=10% BGCOLOR=#FBF5EF>
61186 <B>0</B>
61187 </TD>
61188 <TD width=15% BGCOLOR=#FBF5EF>
61189 <B>0</B>
61190 </TD>
61191 <TD width=35% BGCOLOR=#FBF5EF>
61192 <B>Not Applicable in this PHY.</B>
61193 </TD>
61194 </TR>
61195 <TR valign="top">
61196 <TD width=15% BGCOLOR=#FBF5EF>
61197 <B>reg_phy_wr_level_start</B>
61198 </TD>
61199 <TD width=15% BGCOLOR=#FBF5EF>
61200 <B>7:7</B>
61201 </TD>
61202 <TD width=10% BGCOLOR=#FBF5EF>
61203 <B>80</B>
61204 </TD>
61205 <TD width=10% BGCOLOR=#FBF5EF>
61206 <B>0</B>
61207 </TD>
61208 <TD width=15% BGCOLOR=#FBF5EF>
61209 <B>0</B>
61210 </TD>
61211 <TD width=35% BGCOLOR=#FBF5EF>
61212 <B>Not Applicable in this PHY.</B>
61213 </TD>
61214 </TR>
61215 <TR valign="top">
61216 <TD width=15% BGCOLOR=#FBF5EF>
61217 <B>reg_phy_rd_level_start</B>
61218 </TD>
61219 <TD width=15% BGCOLOR=#FBF5EF>
61220 <B>8:8</B>
61221 </TD>
61222 <TD width=10% BGCOLOR=#FBF5EF>
61223 <B>100</B>
61224 </TD>
61225 <TD width=10% BGCOLOR=#FBF5EF>
61226 <B>0</B>
61227 </TD>
61228 <TD width=15% BGCOLOR=#FBF5EF>
61229 <B>0</B>
61230 </TD>
61231 <TD width=35% BGCOLOR=#FBF5EF>
61232 <B>Not Applicable in this PHY.</B>
61233 </TD>
61234 </TR>
61235 <TR valign="top">
61236 <TD width=15% BGCOLOR=#FBF5EF>
61237 <B>reg_phy_dq0_wait_t</B>
61238 </TD>
61239 <TD width=15% BGCOLOR=#FBF5EF>
61240 <B>12:9</B>
61241 </TD>
61242 <TD width=10% BGCOLOR=#FBF5EF>
61243 <B>1e00</B>
61244 </TD>
61245 <TD width=10% BGCOLOR=#FBF5EF>
61246 <B>0</B>
61247 </TD>
61248 <TD width=15% BGCOLOR=#FBF5EF>
61249 <B>0</B>
61250 </TD>
61251 <TD width=35% BGCOLOR=#FBF5EF>
61252 <B>Not Applicable in this PHY.</B>
61253 </TD>
61254 </TR>
61255 <TR valign="top">
61256 <TD width=15% BGCOLOR=#C0C0C0>
61257 <B>DRAM_disable_DQ@0XF8006038</B>
61258 </TD>
61259 <TD width=15% BGCOLOR=#C0C0C0>
61260 <B>31:0</B>
61261 </TD>
61262 <TD width=10% BGCOLOR=#C0C0C0>
61263 <B>1fc3</B>
61264 </TD>
61265 <TD width=10% BGCOLOR=#C0C0C0>
61266 <B></B>
61267 </TD>
61268 <TD width=15% BGCOLOR=#C0C0C0>
61269 <B>0</B>
61270 </TD>
61271 <TD width=35% BGCOLOR=#C0C0C0>
61272 <B>DRAM Disable DQ</B>
61273 </TD>
61274 </TR>
61275 </TABLE>
61276 <P>
61277 <H2><a name="DRAM_addr_map_bank">Register (<A href=#mod___slcr> slcr </A>)DRAM_addr_map_bank</a></H2>
61278 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
61279 <TR valign="top">
61280 <TD width=15% BGCOLOR=#FFFF00>
61281 <B>Register Name</B>
61282 </TD>
61283 <TD width=15% BGCOLOR=#FFFF00>
61284 <B>Address</B>
61285 </TD>
61286 <TD width=10% BGCOLOR=#FFFF00>
61287 <B>Width</B>
61288 </TD>
61289 <TD width=10% BGCOLOR=#FFFF00>
61290 <B>Type</B>
61291 </TD>
61292 <TD width=15% BGCOLOR=#FFFF00>
61293 <B>Reset Value</B>
61294 </TD>
61295 <TD width=35% BGCOLOR=#FFFF00>
61296 <B>Description</B>
61297 </TD>
61298 </TR>
61299 <TR valign="top">
61300 <TD width=15% BGCOLOR=#FBF5EF>
61301 <B>DRAM_addr_map_bank</B>
61302 </TD>
61303 <TD width=15% BGCOLOR=#FBF5EF>
61304 <B>0XF800603C</B>
61305 </TD>
61306 <TD width=10% BGCOLOR=#FBF5EF>
61307 <B>32</B>
61308 </TD>
61309 <TD width=10% BGCOLOR=#FBF5EF>
61310 <B>rw</B>
61311 </TD>
61312 <TD width=15% BGCOLOR=#FBF5EF>
61313 <B>0x00000000</B>
61314 </TD>
61315 <TD width=35% BGCOLOR=#FBF5EF>
61316 <B>--</B>
61317 </TD>
61318 </TR>
61319 </TABLE>
61320 <P>
61321 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
61322 <TR valign="top">
61323 <TD width=15% BGCOLOR=#C0FFC0>
61324 <B>Field Name</B>
61325 </TD>
61326 <TD width=15% BGCOLOR=#C0FFC0>
61327 <B>Bits</B>
61328 </TD>
61329 <TD width=10% BGCOLOR=#C0FFC0>
61330 <B>Mask</B>
61331 </TD>
61332 <TD width=10% BGCOLOR=#C0FFC0>
61333 <B>Value</B>
61334 </TD>
61335 <TD width=15% BGCOLOR=#C0FFC0>
61336 <B>Shifted Value</B>
61337 </TD>
61338 <TD width=35% BGCOLOR=#C0FFC0>
61339 <B>Description</B>
61340 </TD>
61341 </TR>
61342 <TR valign="top">
61343 <TD width=15% BGCOLOR=#FBF5EF>
61344 <B>reg_ddrc_addrmap_bank_b0</B>
61345 </TD>
61346 <TD width=15% BGCOLOR=#FBF5EF>
61347 <B>3:0</B>
61348 </TD>
61349 <TD width=10% BGCOLOR=#FBF5EF>
61350 <B>f</B>
61351 </TD>
61352 <TD width=10% BGCOLOR=#FBF5EF>
61353 <B>7</B>
61354 </TD>
61355 <TD width=15% BGCOLOR=#FBF5EF>
61356 <B>7</B>
61357 </TD>
61358 <TD width=35% BGCOLOR=#FBF5EF>
61359 <B>Selects the address bits used as bank address bit 0. Valid Range: 0 to 14. Internal Base: 5. The selected address bit for each of the bank address bits is determined by adding the Internal Base to the value of this field.</B>
61360 </TD>
61361 </TR>
61362 <TR valign="top">
61363 <TD width=15% BGCOLOR=#FBF5EF>
61364 <B>reg_ddrc_addrmap_bank_b1</B>
61365 </TD>
61366 <TD width=15% BGCOLOR=#FBF5EF>
61367 <B>7:4</B>
61368 </TD>
61369 <TD width=10% BGCOLOR=#FBF5EF>
61370 <B>f0</B>
61371 </TD>
61372 <TD width=10% BGCOLOR=#FBF5EF>
61373 <B>7</B>
61374 </TD>
61375 <TD width=15% BGCOLOR=#FBF5EF>
61376 <B>70</B>
61377 </TD>
61378 <TD width=35% BGCOLOR=#FBF5EF>
61379 <B>Selects the address bits used as bank address bit 1. Valid Range: 0 to 14; Internal Base: 6. The selected address bit for each of the bank address bits is determined by adding the Internal Base to the value of this field.</B>
61380 </TD>
61381 </TR>
61382 <TR valign="top">
61383 <TD width=15% BGCOLOR=#FBF5EF>
61384 <B>reg_ddrc_addrmap_bank_b2</B>
61385 </TD>
61386 <TD width=15% BGCOLOR=#FBF5EF>
61387 <B>11:8</B>
61388 </TD>
61389 <TD width=10% BGCOLOR=#FBF5EF>
61390 <B>f00</B>
61391 </TD>
61392 <TD width=10% BGCOLOR=#FBF5EF>
61393 <B>7</B>
61394 </TD>
61395 <TD width=15% BGCOLOR=#FBF5EF>
61396 <B>700</B>
61397 </TD>
61398 <TD width=35% BGCOLOR=#FBF5EF>
61399 <B>Selects the AXI address bit used as bank address bit 2. Valid range 0 to 14, and 15. Internal Base: 7. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, bank address bit 2 is set to 0.</B>
61400 </TD>
61401 </TR>
61402 <TR valign="top">
61403 <TD width=15% BGCOLOR=#FBF5EF>
61404 <B>reg_ddrc_addrmap_col_b5</B>
61405 </TD>
61406 <TD width=15% BGCOLOR=#FBF5EF>
61407 <B>15:12</B>
61408 </TD>
61409 <TD width=10% BGCOLOR=#FBF5EF>
61410 <B>f000</B>
61411 </TD>
61412 <TD width=10% BGCOLOR=#FBF5EF>
61413 <B>0</B>
61414 </TD>
61415 <TD width=15% BGCOLOR=#FBF5EF>
61416 <B>0</B>
61417 </TD>
61418 <TD width=35% BGCOLOR=#FBF5EF>
61419 <B>Full bus width mode: Selects the address bits used as column address bits 6. Half bus width mode: Selects the address bits used as column address bits 7. Valid range is 0-7. Internal Base 8. The selected address bit for each of the column address bits is determined by adding the Internal Base to the value of this field. Internal base: 9</B>
61420 </TD>
61421 </TR>
61422 <TR valign="top">
61423 <TD width=15% BGCOLOR=#FBF5EF>
61424 <B>reg_ddrc_addrmap_col_b6</B>
61425 </TD>
61426 <TD width=15% BGCOLOR=#FBF5EF>
61427 <B>19:16</B>
61428 </TD>
61429 <TD width=10% BGCOLOR=#FBF5EF>
61430 <B>f0000</B>
61431 </TD>
61432 <TD width=10% BGCOLOR=#FBF5EF>
61433 <B>0</B>
61434 </TD>
61435 <TD width=15% BGCOLOR=#FBF5EF>
61436 <B>0</B>
61437 </TD>
61438 <TD width=35% BGCOLOR=#FBF5EF>
61439 <B>Full bus width mode: Selects the address bits used as column address bits 7. Half bus width mode: Selects the address bits used as column address bits 8. Valid range is 0-7. Internal Base 9. The selected address bit for each of the column address bits is determined by adding the Internal Base to the value of this field. Internal base: 9</B>
61440 </TD>
61441 </TR>
61442 <TR valign="top">
61443 <TD width=15% BGCOLOR=#C0C0C0>
61444 <B>DRAM_addr_map_bank@0XF800603C</B>
61445 </TD>
61446 <TD width=15% BGCOLOR=#C0C0C0>
61447 <B>31:0</B>
61448 </TD>
61449 <TD width=10% BGCOLOR=#C0C0C0>
61450 <B>fffff</B>
61451 </TD>
61452 <TD width=10% BGCOLOR=#C0C0C0>
61453 <B></B>
61454 </TD>
61455 <TD width=15% BGCOLOR=#C0C0C0>
61456 <B>777</B>
61457 </TD>
61458 <TD width=35% BGCOLOR=#C0C0C0>
61459 <B>Row/Column address bits</B>
61460 </TD>
61461 </TR>
61462 </TABLE>
61463 <P>
61464 <H2><a name="DRAM_addr_map_col">Register (<A href=#mod___slcr> slcr </A>)DRAM_addr_map_col</a></H2>
61465 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
61466 <TR valign="top">
61467 <TD width=15% BGCOLOR=#FFFF00>
61468 <B>Register Name</B>
61469 </TD>
61470 <TD width=15% BGCOLOR=#FFFF00>
61471 <B>Address</B>
61472 </TD>
61473 <TD width=10% BGCOLOR=#FFFF00>
61474 <B>Width</B>
61475 </TD>
61476 <TD width=10% BGCOLOR=#FFFF00>
61477 <B>Type</B>
61478 </TD>
61479 <TD width=15% BGCOLOR=#FFFF00>
61480 <B>Reset Value</B>
61481 </TD>
61482 <TD width=35% BGCOLOR=#FFFF00>
61483 <B>Description</B>
61484 </TD>
61485 </TR>
61486 <TR valign="top">
61487 <TD width=15% BGCOLOR=#FBF5EF>
61488 <B>DRAM_addr_map_col</B>
61489 </TD>
61490 <TD width=15% BGCOLOR=#FBF5EF>
61491 <B>0XF8006040</B>
61492 </TD>
61493 <TD width=10% BGCOLOR=#FBF5EF>
61494 <B>32</B>
61495 </TD>
61496 <TD width=10% BGCOLOR=#FBF5EF>
61497 <B>rw</B>
61498 </TD>
61499 <TD width=15% BGCOLOR=#FBF5EF>
61500 <B>0x00000000</B>
61501 </TD>
61502 <TD width=35% BGCOLOR=#FBF5EF>
61503 <B>--</B>
61504 </TD>
61505 </TR>
61506 </TABLE>
61507 <P>
61508 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
61509 <TR valign="top">
61510 <TD width=15% BGCOLOR=#C0FFC0>
61511 <B>Field Name</B>
61512 </TD>
61513 <TD width=15% BGCOLOR=#C0FFC0>
61514 <B>Bits</B>
61515 </TD>
61516 <TD width=10% BGCOLOR=#C0FFC0>
61517 <B>Mask</B>
61518 </TD>
61519 <TD width=10% BGCOLOR=#C0FFC0>
61520 <B>Value</B>
61521 </TD>
61522 <TD width=15% BGCOLOR=#C0FFC0>
61523 <B>Shifted Value</B>
61524 </TD>
61525 <TD width=35% BGCOLOR=#C0FFC0>
61526 <B>Description</B>
61527 </TD>
61528 </TR>
61529 <TR valign="top">
61530 <TD width=15% BGCOLOR=#FBF5EF>
61531 <B>reg_ddrc_addrmap_col_b2</B>
61532 </TD>
61533 <TD width=15% BGCOLOR=#FBF5EF>
61534 <B>3:0</B>
61535 </TD>
61536 <TD width=10% BGCOLOR=#FBF5EF>
61537 <B>f</B>
61538 </TD>
61539 <TD width=10% BGCOLOR=#FBF5EF>
61540 <B>0</B>
61541 </TD>
61542 <TD width=15% BGCOLOR=#FBF5EF>
61543 <B>0</B>
61544 </TD>
61545 <TD width=35% BGCOLOR=#FBF5EF>
61546 <B>Full bus width mode: Selects the address bit used as column address bit 3. Half bus width mode: Selects the address bit used as column address bit 4. Valid Range: 0 to 7. Internal Base: 5 The selected address bit is determined by adding the Internal Base to the value of this field.</B>
61547 </TD>
61548 </TR>
61549 <TR valign="top">
61550 <TD width=15% BGCOLOR=#FBF5EF>
61551 <B>reg_ddrc_addrmap_col_b3</B>
61552 </TD>
61553 <TD width=15% BGCOLOR=#FBF5EF>
61554 <B>7:4</B>
61555 </TD>
61556 <TD width=10% BGCOLOR=#FBF5EF>
61557 <B>f0</B>
61558 </TD>
61559 <TD width=10% BGCOLOR=#FBF5EF>
61560 <B>0</B>
61561 </TD>
61562 <TD width=15% BGCOLOR=#FBF5EF>
61563 <B>0</B>
61564 </TD>
61565 <TD width=35% BGCOLOR=#FBF5EF>
61566 <B>Full bus width mode: Selects the address bit used as column address bit 4. Half bus width mode: Selects the address bit used as column address bit 5. Valid Range: 0 to 7 Internal Base: 6 The selected address bit is determined by adding the Internal Base to the value of this field.</B>
61567 </TD>
61568 </TR>
61569 <TR valign="top">
61570 <TD width=15% BGCOLOR=#FBF5EF>
61571 <B>reg_ddrc_addrmap_col_b4</B>
61572 </TD>
61573 <TD width=15% BGCOLOR=#FBF5EF>
61574 <B>11:8</B>
61575 </TD>
61576 <TD width=10% BGCOLOR=#FBF5EF>
61577 <B>f00</B>
61578 </TD>
61579 <TD width=10% BGCOLOR=#FBF5EF>
61580 <B>0</B>
61581 </TD>
61582 <TD width=15% BGCOLOR=#FBF5EF>
61583 <B>0</B>
61584 </TD>
61585 <TD width=35% BGCOLOR=#FBF5EF>
61586 <B>Full bus width mode: Selects the address bit used as column address bit 5. Half bus width mode: Selects the address bit used as column address bits 6. Valid Range: 0 to 7. Internal Base: 7. The selected address bit for each of the column address bits is determined by adding the Internal Base to the value of this field.</B>
61587 </TD>
61588 </TR>
61589 <TR valign="top">
61590 <TD width=15% BGCOLOR=#FBF5EF>
61591 <B>reg_ddrc_addrmap_col_b7</B>
61592 </TD>
61593 <TD width=15% BGCOLOR=#FBF5EF>
61594 <B>15:12</B>
61595 </TD>
61596 <TD width=10% BGCOLOR=#FBF5EF>
61597 <B>f000</B>
61598 </TD>
61599 <TD width=10% BGCOLOR=#FBF5EF>
61600 <B>0</B>
61601 </TD>
61602 <TD width=15% BGCOLOR=#FBF5EF>
61603 <B>0</B>
61604 </TD>
61605 <TD width=35% BGCOLOR=#FBF5EF>
61606 <B>Full bus width mode: Selects the address bit used as column address bit 8. Half bus width mode: Selects the address bit used as column address bit 9. Valid Range: 0 to 7, and 15. Internal Base: 10. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10.In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
61607 </TD>
61608 </TR>
61609 <TR valign="top">
61610 <TD width=15% BGCOLOR=#FBF5EF>
61611 <B>reg_ddrc_addrmap_col_b8</B>
61612 </TD>
61613 <TD width=15% BGCOLOR=#FBF5EF>
61614 <B>19:16</B>
61615 </TD>
61616 <TD width=10% BGCOLOR=#FBF5EF>
61617 <B>f0000</B>
61618 </TD>
61619 <TD width=10% BGCOLOR=#FBF5EF>
61620 <B>0</B>
61621 </TD>
61622 <TD width=15% BGCOLOR=#FBF5EF>
61623 <B>0</B>
61624 </TD>
61625 <TD width=35% BGCOLOR=#FBF5EF>
61626 <B>Full bus width mode: Selects the address bit used as column address bit 9. Half bus width mode: Selects the address bit used as column address bit 11. (Column address bit 10 in LPDDR2 mode) Valid Range: 0 to 7, and 15 Internal Base: 11 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
61627 </TD>
61628 </TR>
61629 <TR valign="top">
61630 <TD width=15% BGCOLOR=#FBF5EF>
61631 <B>reg_ddrc_addrmap_col_b9</B>
61632 </TD>
61633 <TD width=15% BGCOLOR=#FBF5EF>
61634 <B>23:20</B>
61635 </TD>
61636 <TD width=10% BGCOLOR=#FBF5EF>
61637 <B>f00000</B>
61638 </TD>
61639 <TD width=10% BGCOLOR=#FBF5EF>
61640 <B>f</B>
61641 </TD>
61642 <TD width=15% BGCOLOR=#FBF5EF>
61643 <B>f00000</B>
61644 </TD>
61645 <TD width=35% BGCOLOR=#FBF5EF>
61646 <B>Full bus width mode: Selects the address bit used as column address bit 11. (Column address bit 10 in LPDDR2 mode) Half bus width mode: Selects the address bit used as column address bit 12. (Column address bit 11 in LPDDR2 mode) Valid Range: 0 to 7, and 15 Internal Base: 12 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC DDR2 spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
61647 </TD>
61648 </TR>
61649 <TR valign="top">
61650 <TD width=15% BGCOLOR=#FBF5EF>
61651 <B>reg_ddrc_addrmap_col_b10</B>
61652 </TD>
61653 <TD width=15% BGCOLOR=#FBF5EF>
61654 <B>27:24</B>
61655 </TD>
61656 <TD width=10% BGCOLOR=#FBF5EF>
61657 <B>f000000</B>
61658 </TD>
61659 <TD width=10% BGCOLOR=#FBF5EF>
61660 <B>f</B>
61661 </TD>
61662 <TD width=15% BGCOLOR=#FBF5EF>
61663 <B>f000000</B>
61664 </TD>
61665 <TD width=35% BGCOLOR=#FBF5EF>
61666 <B>Full bus width mode: Selects the address bit used as column address bit 12. (Column address bit 11 in LPDDR2 mode) Half bus width mode: Selects the address bit used as column address bit 13. (Column address bit 12 in LPDDR2 mode) Valid Range: 0 to 7, and 15. Internal Base: 13 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC DDR2 spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
61667 </TD>
61668 </TR>
61669 <TR valign="top">
61670 <TD width=15% BGCOLOR=#FBF5EF>
61671 <B>reg_ddrc_addrmap_col_b11</B>
61672 </TD>
61673 <TD width=15% BGCOLOR=#FBF5EF>
61674 <B>31:28</B>
61675 </TD>
61676 <TD width=10% BGCOLOR=#FBF5EF>
61677 <B>f0000000</B>
61678 </TD>
61679 <TD width=10% BGCOLOR=#FBF5EF>
61680 <B>f</B>
61681 </TD>
61682 <TD width=15% BGCOLOR=#FBF5EF>
61683 <B>f0000000</B>
61684 </TD>
61685 <TD width=35% BGCOLOR=#FBF5EF>
61686 <B>Full bus width mode: Selects the address bit used as column address bit 13. (Column address bit 12 in LPDDR2 mode) Half bus width mode: Unused. To make it unused, this should be set to 15. (Column address bit 13 in LPDDR2 mode) Valid Range: 0 to 7, and 15. Internal Base: 14. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC DDR2 spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
61687 </TD>
61688 </TR>
61689 <TR valign="top">
61690 <TD width=15% BGCOLOR=#C0C0C0>
61691 <B>DRAM_addr_map_col@0XF8006040</B>
61692 </TD>
61693 <TD width=15% BGCOLOR=#C0C0C0>
61694 <B>31:0</B>
61695 </TD>
61696 <TD width=10% BGCOLOR=#C0C0C0>
61697 <B>ffffffff</B>
61698 </TD>
61699 <TD width=10% BGCOLOR=#C0C0C0>
61700 <B></B>
61701 </TD>
61702 <TD width=15% BGCOLOR=#C0C0C0>
61703 <B>fff00000</B>
61704 </TD>
61705 <TD width=35% BGCOLOR=#C0C0C0>
61706 <B>Column address bits</B>
61707 </TD>
61708 </TR>
61709 </TABLE>
61710 <P>
61711 <H2><a name="DRAM_addr_map_row">Register (<A href=#mod___slcr> slcr </A>)DRAM_addr_map_row</a></H2>
61712 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
61713 <TR valign="top">
61714 <TD width=15% BGCOLOR=#FFFF00>
61715 <B>Register Name</B>
61716 </TD>
61717 <TD width=15% BGCOLOR=#FFFF00>
61718 <B>Address</B>
61719 </TD>
61720 <TD width=10% BGCOLOR=#FFFF00>
61721 <B>Width</B>
61722 </TD>
61723 <TD width=10% BGCOLOR=#FFFF00>
61724 <B>Type</B>
61725 </TD>
61726 <TD width=15% BGCOLOR=#FFFF00>
61727 <B>Reset Value</B>
61728 </TD>
61729 <TD width=35% BGCOLOR=#FFFF00>
61730 <B>Description</B>
61731 </TD>
61732 </TR>
61733 <TR valign="top">
61734 <TD width=15% BGCOLOR=#FBF5EF>
61735 <B>DRAM_addr_map_row</B>
61736 </TD>
61737 <TD width=15% BGCOLOR=#FBF5EF>
61738 <B>0XF8006044</B>
61739 </TD>
61740 <TD width=10% BGCOLOR=#FBF5EF>
61741 <B>32</B>
61742 </TD>
61743 <TD width=10% BGCOLOR=#FBF5EF>
61744 <B>rw</B>
61745 </TD>
61746 <TD width=15% BGCOLOR=#FBF5EF>
61747 <B>0x00000000</B>
61748 </TD>
61749 <TD width=35% BGCOLOR=#FBF5EF>
61750 <B>--</B>
61751 </TD>
61752 </TR>
61753 </TABLE>
61754 <P>
61755 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
61756 <TR valign="top">
61757 <TD width=15% BGCOLOR=#C0FFC0>
61758 <B>Field Name</B>
61759 </TD>
61760 <TD width=15% BGCOLOR=#C0FFC0>
61761 <B>Bits</B>
61762 </TD>
61763 <TD width=10% BGCOLOR=#C0FFC0>
61764 <B>Mask</B>
61765 </TD>
61766 <TD width=10% BGCOLOR=#C0FFC0>
61767 <B>Value</B>
61768 </TD>
61769 <TD width=15% BGCOLOR=#C0FFC0>
61770 <B>Shifted Value</B>
61771 </TD>
61772 <TD width=35% BGCOLOR=#C0FFC0>
61773 <B>Description</B>
61774 </TD>
61775 </TR>
61776 <TR valign="top">
61777 <TD width=15% BGCOLOR=#FBF5EF>
61778 <B>reg_ddrc_addrmap_row_b0</B>
61779 </TD>
61780 <TD width=15% BGCOLOR=#FBF5EF>
61781 <B>3:0</B>
61782 </TD>
61783 <TD width=10% BGCOLOR=#FBF5EF>
61784 <B>f</B>
61785 </TD>
61786 <TD width=10% BGCOLOR=#FBF5EF>
61787 <B>6</B>
61788 </TD>
61789 <TD width=15% BGCOLOR=#FBF5EF>
61790 <B>6</B>
61791 </TD>
61792 <TD width=35% BGCOLOR=#FBF5EF>
61793 <B>Selects the AXI address bits used as row address bit 0. Valid Range: 0 to 11. Internal Base: 9 The selected address bit for each of the row address bits is determined by adding the Internal Base to the value of this field</B>
61794 </TD>
61795 </TR>
61796 <TR valign="top">
61797 <TD width=15% BGCOLOR=#FBF5EF>
61798 <B>reg_ddrc_addrmap_row_b1</B>
61799 </TD>
61800 <TD width=15% BGCOLOR=#FBF5EF>
61801 <B>7:4</B>
61802 </TD>
61803 <TD width=10% BGCOLOR=#FBF5EF>
61804 <B>f0</B>
61805 </TD>
61806 <TD width=10% BGCOLOR=#FBF5EF>
61807 <B>6</B>
61808 </TD>
61809 <TD width=15% BGCOLOR=#FBF5EF>
61810 <B>60</B>
61811 </TD>
61812 <TD width=35% BGCOLOR=#FBF5EF>
61813 <B>Selects the AXI address bits used as row address bit 1. Valid Range: 0 to 11. Internal Base: 10 The selected address bit for each of the row address bits is determined by adding the Internal Base to the value of this field.</B>
61814 </TD>
61815 </TR>
61816 <TR valign="top">
61817 <TD width=15% BGCOLOR=#FBF5EF>
61818 <B>reg_ddrc_addrmap_row_b2_11</B>
61819 </TD>
61820 <TD width=15% BGCOLOR=#FBF5EF>
61821 <B>11:8</B>
61822 </TD>
61823 <TD width=10% BGCOLOR=#FBF5EF>
61824 <B>f00</B>
61825 </TD>
61826 <TD width=10% BGCOLOR=#FBF5EF>
61827 <B>6</B>
61828 </TD>
61829 <TD width=15% BGCOLOR=#FBF5EF>
61830 <B>600</B>
61831 </TD>
61832 <TD width=35% BGCOLOR=#FBF5EF>
61833 <B>Selects the AXI address bits used as row address bits 2 to 11. Valid Range: 0 to 11. Internal Base: 11 (for row address bit 2) to 20 (for row address bit 11) The selected address bit for each of the row address bits is determined by adding the Internal Base to the value of this field.</B>
61834 </TD>
61835 </TR>
61836 <TR valign="top">
61837 <TD width=15% BGCOLOR=#FBF5EF>
61838 <B>reg_ddrc_addrmap_row_b12</B>
61839 </TD>
61840 <TD width=15% BGCOLOR=#FBF5EF>
61841 <B>15:12</B>
61842 </TD>
61843 <TD width=10% BGCOLOR=#FBF5EF>
61844 <B>f000</B>
61845 </TD>
61846 <TD width=10% BGCOLOR=#FBF5EF>
61847 <B>6</B>
61848 </TD>
61849 <TD width=15% BGCOLOR=#FBF5EF>
61850 <B>6000</B>
61851 </TD>
61852 <TD width=35% BGCOLOR=#FBF5EF>
61853 <B>Selects the AXI address bit used as row address bit 12. Valid Range: 0 to 11, and 15 Internal Base: 21 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 12 is set to 0.</B>
61854 </TD>
61855 </TR>
61856 <TR valign="top">
61857 <TD width=15% BGCOLOR=#FBF5EF>
61858 <B>reg_ddrc_addrmap_row_b13</B>
61859 </TD>
61860 <TD width=15% BGCOLOR=#FBF5EF>
61861 <B>19:16</B>
61862 </TD>
61863 <TD width=10% BGCOLOR=#FBF5EF>
61864 <B>f0000</B>
61865 </TD>
61866 <TD width=10% BGCOLOR=#FBF5EF>
61867 <B>6</B>
61868 </TD>
61869 <TD width=15% BGCOLOR=#FBF5EF>
61870 <B>60000</B>
61871 </TD>
61872 <TD width=35% BGCOLOR=#FBF5EF>
61873 <B>Selects the AXI address bit used as row address bit 13. Valid Range: 0 to 11, and 15 Internal Base: 22 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 13 is set to 0.</B>
61874 </TD>
61875 </TR>
61876 <TR valign="top">
61877 <TD width=15% BGCOLOR=#FBF5EF>
61878 <B>reg_ddrc_addrmap_row_b14</B>
61879 </TD>
61880 <TD width=15% BGCOLOR=#FBF5EF>
61881 <B>23:20</B>
61882 </TD>
61883 <TD width=10% BGCOLOR=#FBF5EF>
61884 <B>f00000</B>
61885 </TD>
61886 <TD width=10% BGCOLOR=#FBF5EF>
61887 <B>6</B>
61888 </TD>
61889 <TD width=15% BGCOLOR=#FBF5EF>
61890 <B>600000</B>
61891 </TD>
61892 <TD width=35% BGCOLOR=#FBF5EF>
61893 <B>Selects theAXI address bit used as row address bit 14. Valid Range: 0 to 11, and 15 Internal Base: 23 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 14 is set to 0.</B>
61894 </TD>
61895 </TR>
61896 <TR valign="top">
61897 <TD width=15% BGCOLOR=#FBF5EF>
61898 <B>reg_ddrc_addrmap_row_b15</B>
61899 </TD>
61900 <TD width=15% BGCOLOR=#FBF5EF>
61901 <B>27:24</B>
61902 </TD>
61903 <TD width=10% BGCOLOR=#FBF5EF>
61904 <B>f000000</B>
61905 </TD>
61906 <TD width=10% BGCOLOR=#FBF5EF>
61907 <B>f</B>
61908 </TD>
61909 <TD width=15% BGCOLOR=#FBF5EF>
61910 <B>f000000</B>
61911 </TD>
61912 <TD width=35% BGCOLOR=#FBF5EF>
61913 <B>Selects the AXI address bit used as row address bit 15. Valid Range: 0 to 11, and 15 Internal Base: 24 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 15 is set to 0.</B>
61914 </TD>
61915 </TR>
61916 <TR valign="top">
61917 <TD width=15% BGCOLOR=#C0C0C0>
61918 <B>DRAM_addr_map_row@0XF8006044</B>
61919 </TD>
61920 <TD width=15% BGCOLOR=#C0C0C0>
61921 <B>31:0</B>
61922 </TD>
61923 <TD width=10% BGCOLOR=#C0C0C0>
61924 <B>fffffff</B>
61925 </TD>
61926 <TD width=10% BGCOLOR=#C0C0C0>
61927 <B></B>
61928 </TD>
61929 <TD width=15% BGCOLOR=#C0C0C0>
61930 <B>f666666</B>
61931 </TD>
61932 <TD width=35% BGCOLOR=#C0C0C0>
61933 <B>Select DRAM row address bits</B>
61934 </TD>
61935 </TR>
61936 </TABLE>
61937 <P>
61938 <H2><a name="DRAM_ODT_reg">Register (<A href=#mod___slcr> slcr </A>)DRAM_ODT_reg</a></H2>
61939 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
61940 <TR valign="top">
61941 <TD width=15% BGCOLOR=#FFFF00>
61942 <B>Register Name</B>
61943 </TD>
61944 <TD width=15% BGCOLOR=#FFFF00>
61945 <B>Address</B>
61946 </TD>
61947 <TD width=10% BGCOLOR=#FFFF00>
61948 <B>Width</B>
61949 </TD>
61950 <TD width=10% BGCOLOR=#FFFF00>
61951 <B>Type</B>
61952 </TD>
61953 <TD width=15% BGCOLOR=#FFFF00>
61954 <B>Reset Value</B>
61955 </TD>
61956 <TD width=35% BGCOLOR=#FFFF00>
61957 <B>Description</B>
61958 </TD>
61959 </TR>
61960 <TR valign="top">
61961 <TD width=15% BGCOLOR=#FBF5EF>
61962 <B>DRAM_ODT_reg</B>
61963 </TD>
61964 <TD width=15% BGCOLOR=#FBF5EF>
61965 <B>0XF8006048</B>
61966 </TD>
61967 <TD width=10% BGCOLOR=#FBF5EF>
61968 <B>32</B>
61969 </TD>
61970 <TD width=10% BGCOLOR=#FBF5EF>
61971 <B>rw</B>
61972 </TD>
61973 <TD width=15% BGCOLOR=#FBF5EF>
61974 <B>0x00000000</B>
61975 </TD>
61976 <TD width=35% BGCOLOR=#FBF5EF>
61977 <B>--</B>
61978 </TD>
61979 </TR>
61980 </TABLE>
61981 <P>
61982 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
61983 <TR valign="top">
61984 <TD width=15% BGCOLOR=#C0FFC0>
61985 <B>Field Name</B>
61986 </TD>
61987 <TD width=15% BGCOLOR=#C0FFC0>
61988 <B>Bits</B>
61989 </TD>
61990 <TD width=10% BGCOLOR=#C0FFC0>
61991 <B>Mask</B>
61992 </TD>
61993 <TD width=10% BGCOLOR=#C0FFC0>
61994 <B>Value</B>
61995 </TD>
61996 <TD width=15% BGCOLOR=#C0FFC0>
61997 <B>Shifted Value</B>
61998 </TD>
61999 <TD width=35% BGCOLOR=#C0FFC0>
62000 <B>Description</B>
62001 </TD>
62002 </TR>
62003 <TR valign="top">
62004 <TD width=15% BGCOLOR=#FBF5EF>
62005 <B>reg_ddrc_rank0_rd_odt</B>
62006 </TD>
62007 <TD width=15% BGCOLOR=#FBF5EF>
62008 <B>2:0</B>
62009 </TD>
62010 <TD width=10% BGCOLOR=#FBF5EF>
62011 <B>7</B>
62012 </TD>
62013 <TD width=10% BGCOLOR=#FBF5EF>
62014 <B>0</B>
62015 </TD>
62016 <TD width=15% BGCOLOR=#FBF5EF>
62017 <B>0</B>
62018 </TD>
62019 <TD width=35% BGCOLOR=#FBF5EF>
62020 <B>Unused. [1:0] - Indicates which remote ODTs must be turned ON during a read to rank 0. Each of the 2 ranks has a remote ODT (in the DRAM) which can be turned on by setting the appropriate bit here. Rank 0 is controlled by the LSB; Rank 1 is controlled by bit next to the LSB. For each rank, set its bit to 1 to enable its ODT. [2]: If 1 then local ODT is enabled during reads to rank 0.</B>
62021 </TD>
62022 </TR>
62023 <TR valign="top">
62024 <TD width=15% BGCOLOR=#FBF5EF>
62025 <B>reg_ddrc_rank0_wr_odt</B>
62026 </TD>
62027 <TD width=15% BGCOLOR=#FBF5EF>
62028 <B>5:3</B>
62029 </TD>
62030 <TD width=10% BGCOLOR=#FBF5EF>
62031 <B>38</B>
62032 </TD>
62033 <TD width=10% BGCOLOR=#FBF5EF>
62034 <B>1</B>
62035 </TD>
62036 <TD width=15% BGCOLOR=#FBF5EF>
62037 <B>8</B>
62038 </TD>
62039 <TD width=35% BGCOLOR=#FBF5EF>
62040 <B>[1:0] - Indicates which remote ODT's must be turned on during a write to rank 0. Each of the 2 ranks has a remote ODT (in the DRAM) which can be turned on by setting the appropriate bit here. Rank 0 is controlled by the LSB; Rank 1 is controlled by bit next to the LSB. For each rank, set its bit to 1 to enable its ODT. [2]: If 1 then local ODT is enabled during writes to rank 0.</B>
62041 </TD>
62042 </TR>
62043 <TR valign="top">
62044 <TD width=15% BGCOLOR=#FBF5EF>
62045 <B>reg_ddrc_rank1_rd_odt</B>
62046 </TD>
62047 <TD width=15% BGCOLOR=#FBF5EF>
62048 <B>8:6</B>
62049 </TD>
62050 <TD width=10% BGCOLOR=#FBF5EF>
62051 <B>1c0</B>
62052 </TD>
62053 <TD width=10% BGCOLOR=#FBF5EF>
62054 <B>1</B>
62055 </TD>
62056 <TD width=15% BGCOLOR=#FBF5EF>
62057 <B>40</B>
62058 </TD>
62059 <TD width=35% BGCOLOR=#FBF5EF>
62060 <B>Unused</B>
62061 </TD>
62062 </TR>
62063 <TR valign="top">
62064 <TD width=15% BGCOLOR=#FBF5EF>
62065 <B>reg_ddrc_rank1_wr_odt</B>
62066 </TD>
62067 <TD width=15% BGCOLOR=#FBF5EF>
62068 <B>11:9</B>
62069 </TD>
62070 <TD width=10% BGCOLOR=#FBF5EF>
62071 <B>e00</B>
62072 </TD>
62073 <TD width=10% BGCOLOR=#FBF5EF>
62074 <B>1</B>
62075 </TD>
62076 <TD width=15% BGCOLOR=#FBF5EF>
62077 <B>200</B>
62078 </TD>
62079 <TD width=35% BGCOLOR=#FBF5EF>
62080 <B>Unused</B>
62081 </TD>
62082 </TR>
62083 <TR valign="top">
62084 <TD width=15% BGCOLOR=#FBF5EF>
62085 <B>reg_phy_rd_local_odt</B>
62086 </TD>
62087 <TD width=15% BGCOLOR=#FBF5EF>
62088 <B>13:12</B>
62089 </TD>
62090 <TD width=10% BGCOLOR=#FBF5EF>
62091 <B>3000</B>
62092 </TD>
62093 <TD width=10% BGCOLOR=#FBF5EF>
62094 <B>0</B>
62095 </TD>
62096 <TD width=15% BGCOLOR=#FBF5EF>
62097 <B>0</B>
62098 </TD>
62099 <TD width=35% BGCOLOR=#FBF5EF>
62100 <B>Value to drive on the 2-bit local_odt PHY outputs when output enable is not asserted and a read is in progress (where 'in progress' is defined as after a read command is issued and until all read data has been returned all the way to the controller.) Typically this is set to the value required to enable termination at the desired strength for read usage.</B>
62101 </TD>
62102 </TR>
62103 <TR valign="top">
62104 <TD width=15% BGCOLOR=#FBF5EF>
62105 <B>reg_phy_wr_local_odt</B>
62106 </TD>
62107 <TD width=15% BGCOLOR=#FBF5EF>
62108 <B>15:14</B>
62109 </TD>
62110 <TD width=10% BGCOLOR=#FBF5EF>
62111 <B>c000</B>
62112 </TD>
62113 <TD width=10% BGCOLOR=#FBF5EF>
62114 <B>3</B>
62115 </TD>
62116 <TD width=15% BGCOLOR=#FBF5EF>
62117 <B>c000</B>
62118 </TD>
62119 <TD width=35% BGCOLOR=#FBF5EF>
62120 <B>Value to drive on the 2-bit local_odt PHY outputs when write levelling is enabled for DQS.</B>
62121 </TD>
62122 </TR>
62123 <TR valign="top">
62124 <TD width=15% BGCOLOR=#FBF5EF>
62125 <B>reg_phy_idle_local_odt</B>
62126 </TD>
62127 <TD width=15% BGCOLOR=#FBF5EF>
62128 <B>17:16</B>
62129 </TD>
62130 <TD width=10% BGCOLOR=#FBF5EF>
62131 <B>30000</B>
62132 </TD>
62133 <TD width=10% BGCOLOR=#FBF5EF>
62134 <B>3</B>
62135 </TD>
62136 <TD width=15% BGCOLOR=#FBF5EF>
62137 <B>30000</B>
62138 </TD>
62139 <TD width=35% BGCOLOR=#FBF5EF>
62140 <B>Value to drive on the 2-bit local_odt PHY outputs when output enable is not asserted and a read is not in progress. Typically this is the value required to disable termination to save power when idle.</B>
62141 </TD>
62142 </TR>
62143 <TR valign="top">
62144 <TD width=15% BGCOLOR=#FBF5EF>
62145 <B>reg_ddrc_rank2_rd_odt</B>
62146 </TD>
62147 <TD width=15% BGCOLOR=#FBF5EF>
62148 <B>20:18</B>
62149 </TD>
62150 <TD width=10% BGCOLOR=#FBF5EF>
62151 <B>1c0000</B>
62152 </TD>
62153 <TD width=10% BGCOLOR=#FBF5EF>
62154 <B>0</B>
62155 </TD>
62156 <TD width=15% BGCOLOR=#FBF5EF>
62157 <B>0</B>
62158 </TD>
62159 <TD width=35% BGCOLOR=#FBF5EF>
62160 <B>Unused</B>
62161 </TD>
62162 </TR>
62163 <TR valign="top">
62164 <TD width=15% BGCOLOR=#FBF5EF>
62165 <B>reg_ddrc_rank2_wr_odt</B>
62166 </TD>
62167 <TD width=15% BGCOLOR=#FBF5EF>
62168 <B>23:21</B>
62169 </TD>
62170 <TD width=10% BGCOLOR=#FBF5EF>
62171 <B>e00000</B>
62172 </TD>
62173 <TD width=10% BGCOLOR=#FBF5EF>
62174 <B>0</B>
62175 </TD>
62176 <TD width=15% BGCOLOR=#FBF5EF>
62177 <B>0</B>
62178 </TD>
62179 <TD width=35% BGCOLOR=#FBF5EF>
62180 <B>Unused</B>
62181 </TD>
62182 </TR>
62183 <TR valign="top">
62184 <TD width=15% BGCOLOR=#FBF5EF>
62185 <B>reg_ddrc_rank3_rd_odt</B>
62186 </TD>
62187 <TD width=15% BGCOLOR=#FBF5EF>
62188 <B>26:24</B>
62189 </TD>
62190 <TD width=10% BGCOLOR=#FBF5EF>
62191 <B>7000000</B>
62192 </TD>
62193 <TD width=10% BGCOLOR=#FBF5EF>
62194 <B>0</B>
62195 </TD>
62196 <TD width=15% BGCOLOR=#FBF5EF>
62197 <B>0</B>
62198 </TD>
62199 <TD width=35% BGCOLOR=#FBF5EF>
62200 <B>Unused</B>
62201 </TD>
62202 </TR>
62203 <TR valign="top">
62204 <TD width=15% BGCOLOR=#FBF5EF>
62205 <B>reg_ddrc_rank3_wr_odt</B>
62206 </TD>
62207 <TD width=15% BGCOLOR=#FBF5EF>
62208 <B>29:27</B>
62209 </TD>
62210 <TD width=10% BGCOLOR=#FBF5EF>
62211 <B>38000000</B>
62212 </TD>
62213 <TD width=10% BGCOLOR=#FBF5EF>
62214 <B>0</B>
62215 </TD>
62216 <TD width=15% BGCOLOR=#FBF5EF>
62217 <B>0</B>
62218 </TD>
62219 <TD width=35% BGCOLOR=#FBF5EF>
62220 <B>Unused</B>
62221 </TD>
62222 </TR>
62223 <TR valign="top">
62224 <TD width=15% BGCOLOR=#C0C0C0>
62225 <B>DRAM_ODT_reg@0XF8006048</B>
62226 </TD>
62227 <TD width=15% BGCOLOR=#C0C0C0>
62228 <B>31:0</B>
62229 </TD>
62230 <TD width=10% BGCOLOR=#C0C0C0>
62231 <B>3fffffff</B>
62232 </TD>
62233 <TD width=10% BGCOLOR=#C0C0C0>
62234 <B></B>
62235 </TD>
62236 <TD width=15% BGCOLOR=#C0C0C0>
62237 <B>3c248</B>
62238 </TD>
62239 <TD width=35% BGCOLOR=#C0C0C0>
62240 <B>DRAM ODT control</B>
62241 </TD>
62242 </TR>
62243 </TABLE>
62244 <P>
62245 <H2><a name="phy_cmd_timeout_rddata_cpt">Register (<A href=#mod___slcr> slcr </A>)phy_cmd_timeout_rddata_cpt</a></H2>
62246 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
62247 <TR valign="top">
62248 <TD width=15% BGCOLOR=#FFFF00>
62249 <B>Register Name</B>
62250 </TD>
62251 <TD width=15% BGCOLOR=#FFFF00>
62252 <B>Address</B>
62253 </TD>
62254 <TD width=10% BGCOLOR=#FFFF00>
62255 <B>Width</B>
62256 </TD>
62257 <TD width=10% BGCOLOR=#FFFF00>
62258 <B>Type</B>
62259 </TD>
62260 <TD width=15% BGCOLOR=#FFFF00>
62261 <B>Reset Value</B>
62262 </TD>
62263 <TD width=35% BGCOLOR=#FFFF00>
62264 <B>Description</B>
62265 </TD>
62266 </TR>
62267 <TR valign="top">
62268 <TD width=15% BGCOLOR=#FBF5EF>
62269 <B>phy_cmd_timeout_rddata_cpt</B>
62270 </TD>
62271 <TD width=15% BGCOLOR=#FBF5EF>
62272 <B>0XF8006050</B>
62273 </TD>
62274 <TD width=10% BGCOLOR=#FBF5EF>
62275 <B>32</B>
62276 </TD>
62277 <TD width=10% BGCOLOR=#FBF5EF>
62278 <B>rw</B>
62279 </TD>
62280 <TD width=15% BGCOLOR=#FBF5EF>
62281 <B>0x00000000</B>
62282 </TD>
62283 <TD width=35% BGCOLOR=#FBF5EF>
62284 <B>--</B>
62285 </TD>
62286 </TR>
62287 </TABLE>
62288 <P>
62289 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
62290 <TR valign="top">
62291 <TD width=15% BGCOLOR=#C0FFC0>
62292 <B>Field Name</B>
62293 </TD>
62294 <TD width=15% BGCOLOR=#C0FFC0>
62295 <B>Bits</B>
62296 </TD>
62297 <TD width=10% BGCOLOR=#C0FFC0>
62298 <B>Mask</B>
62299 </TD>
62300 <TD width=10% BGCOLOR=#C0FFC0>
62301 <B>Value</B>
62302 </TD>
62303 <TD width=15% BGCOLOR=#C0FFC0>
62304 <B>Shifted Value</B>
62305 </TD>
62306 <TD width=35% BGCOLOR=#C0FFC0>
62307 <B>Description</B>
62308 </TD>
62309 </TR>
62310 <TR valign="top">
62311 <TD width=15% BGCOLOR=#FBF5EF>
62312 <B>reg_phy_rd_cmd_to_data</B>
62313 </TD>
62314 <TD width=15% BGCOLOR=#FBF5EF>
62315 <B>3:0</B>
62316 </TD>
62317 <TD width=10% BGCOLOR=#FBF5EF>
62318 <B>f</B>
62319 </TD>
62320 <TD width=10% BGCOLOR=#FBF5EF>
62321 <B>0</B>
62322 </TD>
62323 <TD width=15% BGCOLOR=#FBF5EF>
62324 <B>0</B>
62325 </TD>
62326 <TD width=35% BGCOLOR=#FBF5EF>
62327 <B>Not used in DFI PHY.</B>
62328 </TD>
62329 </TR>
62330 <TR valign="top">
62331 <TD width=15% BGCOLOR=#FBF5EF>
62332 <B>reg_phy_wr_cmd_to_data</B>
62333 </TD>
62334 <TD width=15% BGCOLOR=#FBF5EF>
62335 <B>7:4</B>
62336 </TD>
62337 <TD width=10% BGCOLOR=#FBF5EF>
62338 <B>f0</B>
62339 </TD>
62340 <TD width=10% BGCOLOR=#FBF5EF>
62341 <B>0</B>
62342 </TD>
62343 <TD width=15% BGCOLOR=#FBF5EF>
62344 <B>0</B>
62345 </TD>
62346 <TD width=35% BGCOLOR=#FBF5EF>
62347 <B>Not used in DFI PHY.</B>
62348 </TD>
62349 </TR>
62350 <TR valign="top">
62351 <TD width=15% BGCOLOR=#FBF5EF>
62352 <B>reg_phy_rdc_we_to_re_delay</B>
62353 </TD>
62354 <TD width=15% BGCOLOR=#FBF5EF>
62355 <B>11:8</B>
62356 </TD>
62357 <TD width=10% BGCOLOR=#FBF5EF>
62358 <B>f00</B>
62359 </TD>
62360 <TD width=10% BGCOLOR=#FBF5EF>
62361 <B>8</B>
62362 </TD>
62363 <TD width=15% BGCOLOR=#FBF5EF>
62364 <B>800</B>
62365 </TD>
62366 <TD width=35% BGCOLOR=#FBF5EF>
62367 <B>This register value + 1 give the number of clock cycles between writing into the Read Capture FIFO and the read operation. The setting of this register determines the read data timing and depends upon total delay in the system for read operation which include fly-by delays, trace delay, clkout_invert etc. This is used only if reg_phy_use_fixed_re=1.</B>
62368 </TD>
62369 </TR>
62370 <TR valign="top">
62371 <TD width=15% BGCOLOR=#FBF5EF>
62372 <B>reg_phy_rdc_fifo_rst_disable</B>
62373 </TD>
62374 <TD width=15% BGCOLOR=#FBF5EF>
62375 <B>15:15</B>
62376 </TD>
62377 <TD width=10% BGCOLOR=#FBF5EF>
62378 <B>8000</B>
62379 </TD>
62380 <TD width=10% BGCOLOR=#FBF5EF>
62381 <B>0</B>
62382 </TD>
62383 <TD width=15% BGCOLOR=#FBF5EF>
62384 <B>0</B>
62385 </TD>
62386 <TD width=35% BGCOLOR=#FBF5EF>
62387 <B>When 1, disable counting the number of times the Read Data Capture FIFO has been reset when the FIFO was not empty.</B>
62388 </TD>
62389 </TR>
62390 <TR valign="top">
62391 <TD width=15% BGCOLOR=#FBF5EF>
62392 <B>reg_phy_use_fixed_re</B>
62393 </TD>
62394 <TD width=15% BGCOLOR=#FBF5EF>
62395 <B>16:16</B>
62396 </TD>
62397 <TD width=10% BGCOLOR=#FBF5EF>
62398 <B>10000</B>
62399 </TD>
62400 <TD width=10% BGCOLOR=#FBF5EF>
62401 <B>1</B>
62402 </TD>
62403 <TD width=15% BGCOLOR=#FBF5EF>
62404 <B>10000</B>
62405 </TD>
62406 <TD width=35% BGCOLOR=#FBF5EF>
62407 <B>When 1: PHY generates FIFO read enable after fixed number of clock cycles as defined by reg_phy_rdc_we_to_re_delay[3:0]. When 0: PHY uses the not_empty method to do the read enable generation. Note: This port must be set HIGH during training/leveling process i.e. when ddrc_dfi_wrlvl_en/ ddrc_dfi_rdlvl_en/ ddrc_dfi_rdlvl_gate_en port is set HIGH.</B>
62408 </TD>
62409 </TR>
62410 <TR valign="top">
62411 <TD width=15% BGCOLOR=#FBF5EF>
62412 <B>reg_phy_rdc_fifo_rst_err_cnt_clr</B>
62413 </TD>
62414 <TD width=15% BGCOLOR=#FBF5EF>
62415 <B>17:17</B>
62416 </TD>
62417 <TD width=10% BGCOLOR=#FBF5EF>
62418 <B>20000</B>
62419 </TD>
62420 <TD width=10% BGCOLOR=#FBF5EF>
62421 <B>0</B>
62422 </TD>
62423 <TD width=15% BGCOLOR=#FBF5EF>
62424 <B>0</B>
62425 </TD>
62426 <TD width=35% BGCOLOR=#FBF5EF>
62427 <B>Clear/reset for counter rdc_fifo_rst_err_cnt[3:0]. 0: no clear, 1: clear. Note: This is a synchronous dynamic signal that must have timing closed.</B>
62428 </TD>
62429 </TR>
62430 <TR valign="top">
62431 <TD width=15% BGCOLOR=#FBF5EF>
62432 <B>reg_phy_dis_phy_ctrl_rstn</B>
62433 </TD>
62434 <TD width=15% BGCOLOR=#FBF5EF>
62435 <B>18:18</B>
62436 </TD>
62437 <TD width=10% BGCOLOR=#FBF5EF>
62438 <B>40000</B>
62439 </TD>
62440 <TD width=10% BGCOLOR=#FBF5EF>
62441 <B>0</B>
62442 </TD>
62443 <TD width=15% BGCOLOR=#FBF5EF>
62444 <B>0</B>
62445 </TD>
62446 <TD width=35% BGCOLOR=#FBF5EF>
62447 <B>Disable the reset from Phy Ctrl macro. 1: PHY Ctrl macro reset port is always HIGH 0: PHY Ctrl macro gets power on reset.</B>
62448 </TD>
62449 </TR>
62450 <TR valign="top">
62451 <TD width=15% BGCOLOR=#FBF5EF>
62452 <B>reg_phy_clk_stall_level</B>
62453 </TD>
62454 <TD width=15% BGCOLOR=#FBF5EF>
62455 <B>19:19</B>
62456 </TD>
62457 <TD width=10% BGCOLOR=#FBF5EF>
62458 <B>80000</B>
62459 </TD>
62460 <TD width=10% BGCOLOR=#FBF5EF>
62461 <B>0</B>
62462 </TD>
62463 <TD width=15% BGCOLOR=#FBF5EF>
62464 <B>0</B>
62465 </TD>
62466 <TD width=35% BGCOLOR=#FBF5EF>
62467 <B>1: stall clock, for DLL aging control</B>
62468 </TD>
62469 </TR>
62470 <TR valign="top">
62471 <TD width=15% BGCOLOR=#FBF5EF>
62472 <B>reg_phy_gatelvl_num_of_dq0</B>
62473 </TD>
62474 <TD width=15% BGCOLOR=#FBF5EF>
62475 <B>27:24</B>
62476 </TD>
62477 <TD width=10% BGCOLOR=#FBF5EF>
62478 <B>f000000</B>
62479 </TD>
62480 <TD width=10% BGCOLOR=#FBF5EF>
62481 <B>7</B>
62482 </TD>
62483 <TD width=15% BGCOLOR=#FBF5EF>
62484 <B>7000000</B>
62485 </TD>
62486 <TD width=35% BGCOLOR=#FBF5EF>
62487 <B>This register value determines register determines the number of samples used for each ratio increment during Gate Training. Num_of_iteration = reg_phy_gatelvl_num_of_dq0 + 1 The recommended value for this register is 8. Accuracy is better with higher value, but this will cause leveling to run longer.</B>
62488 </TD>
62489 </TR>
62490 <TR valign="top">
62491 <TD width=15% BGCOLOR=#FBF5EF>
62492 <B>reg_phy_wrlvl_num_of_dq0</B>
62493 </TD>
62494 <TD width=15% BGCOLOR=#FBF5EF>
62495 <B>31:28</B>
62496 </TD>
62497 <TD width=10% BGCOLOR=#FBF5EF>
62498 <B>f0000000</B>
62499 </TD>
62500 <TD width=10% BGCOLOR=#FBF5EF>
62501 <B>7</B>
62502 </TD>
62503 <TD width=15% BGCOLOR=#FBF5EF>
62504 <B>70000000</B>
62505 </TD>
62506 <TD width=35% BGCOLOR=#FBF5EF>
62507 <B>This register value determines register determines the number of samples used for each ratio increment during Write Leveling. Num_of_iteration = reg_phy_wrlvl_num_of_dq0 + 1 The recommended value for this register is 8. Accuracy is better with higher value, but this will cause leveling to run longer.</B>
62508 </TD>
62509 </TR>
62510 <TR valign="top">
62511 <TD width=15% BGCOLOR=#C0C0C0>
62512 <B>phy_cmd_timeout_rddata_cpt@0XF8006050</B>
62513 </TD>
62514 <TD width=15% BGCOLOR=#C0C0C0>
62515 <B>31:0</B>
62516 </TD>
62517 <TD width=10% BGCOLOR=#C0C0C0>
62518 <B>ff0f8fff</B>
62519 </TD>
62520 <TD width=10% BGCOLOR=#C0C0C0>
62521 <B></B>
62522 </TD>
62523 <TD width=15% BGCOLOR=#C0C0C0>
62524 <B>77010800</B>
62525 </TD>
62526 <TD width=35% BGCOLOR=#C0C0C0>
62527 <B>PHY command time out and read data capture FIFO</B>
62528 </TD>
62529 </TR>
62530 </TABLE>
62531 <P>
62532 <H2><a name="DLL_calib">Register (<A href=#mod___slcr> slcr </A>)DLL_calib</a></H2>
62533 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
62534 <TR valign="top">
62535 <TD width=15% BGCOLOR=#FFFF00>
62536 <B>Register Name</B>
62537 </TD>
62538 <TD width=15% BGCOLOR=#FFFF00>
62539 <B>Address</B>
62540 </TD>
62541 <TD width=10% BGCOLOR=#FFFF00>
62542 <B>Width</B>
62543 </TD>
62544 <TD width=10% BGCOLOR=#FFFF00>
62545 <B>Type</B>
62546 </TD>
62547 <TD width=15% BGCOLOR=#FFFF00>
62548 <B>Reset Value</B>
62549 </TD>
62550 <TD width=35% BGCOLOR=#FFFF00>
62551 <B>Description</B>
62552 </TD>
62553 </TR>
62554 <TR valign="top">
62555 <TD width=15% BGCOLOR=#FBF5EF>
62556 <B>DLL_calib</B>
62557 </TD>
62558 <TD width=15% BGCOLOR=#FBF5EF>
62559 <B>0XF8006058</B>
62560 </TD>
62561 <TD width=10% BGCOLOR=#FBF5EF>
62562 <B>32</B>
62563 </TD>
62564 <TD width=10% BGCOLOR=#FBF5EF>
62565 <B>rw</B>
62566 </TD>
62567 <TD width=15% BGCOLOR=#FBF5EF>
62568 <B>0x00000000</B>
62569 </TD>
62570 <TD width=35% BGCOLOR=#FBF5EF>
62571 <B>--</B>
62572 </TD>
62573 </TR>
62574 </TABLE>
62575 <P>
62576 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
62577 <TR valign="top">
62578 <TD width=15% BGCOLOR=#C0FFC0>
62579 <B>Field Name</B>
62580 </TD>
62581 <TD width=15% BGCOLOR=#C0FFC0>
62582 <B>Bits</B>
62583 </TD>
62584 <TD width=10% BGCOLOR=#C0FFC0>
62585 <B>Mask</B>
62586 </TD>
62587 <TD width=10% BGCOLOR=#C0FFC0>
62588 <B>Value</B>
62589 </TD>
62590 <TD width=15% BGCOLOR=#C0FFC0>
62591 <B>Shifted Value</B>
62592 </TD>
62593 <TD width=35% BGCOLOR=#C0FFC0>
62594 <B>Description</B>
62595 </TD>
62596 </TR>
62597 <TR valign="top">
62598 <TD width=15% BGCOLOR=#FBF5EF>
62599 <B>reg_ddrc_dll_calib_to_min_x1024</B>
62600 </TD>
62601 <TD width=15% BGCOLOR=#FBF5EF>
62602 <B>7:0</B>
62603 </TD>
62604 <TD width=10% BGCOLOR=#FBF5EF>
62605 <B>ff</B>
62606 </TD>
62607 <TD width=10% BGCOLOR=#FBF5EF>
62608 <B>1</B>
62609 </TD>
62610 <TD width=15% BGCOLOR=#FBF5EF>
62611 <B>1</B>
62612 </TD>
62613 <TD width=35% BGCOLOR=#FBF5EF>
62614 <B>Unused in DFI Controller.</B>
62615 </TD>
62616 </TR>
62617 <TR valign="top">
62618 <TD width=15% BGCOLOR=#FBF5EF>
62619 <B>reg_ddrc_dll_calib_to_max_x1024</B>
62620 </TD>
62621 <TD width=15% BGCOLOR=#FBF5EF>
62622 <B>15:8</B>
62623 </TD>
62624 <TD width=10% BGCOLOR=#FBF5EF>
62625 <B>ff00</B>
62626 </TD>
62627 <TD width=10% BGCOLOR=#FBF5EF>
62628 <B>1</B>
62629 </TD>
62630 <TD width=15% BGCOLOR=#FBF5EF>
62631 <B>100</B>
62632 </TD>
62633 <TD width=35% BGCOLOR=#FBF5EF>
62634 <B>Unused in DFI Controller.</B>
62635 </TD>
62636 </TR>
62637 <TR valign="top">
62638 <TD width=15% BGCOLOR=#FBF5EF>
62639 <B>reg_ddrc_dis_dll_calib</B>
62640 </TD>
62641 <TD width=15% BGCOLOR=#FBF5EF>
62642 <B>16:16</B>
62643 </TD>
62644 <TD width=10% BGCOLOR=#FBF5EF>
62645 <B>10000</B>
62646 </TD>
62647 <TD width=10% BGCOLOR=#FBF5EF>
62648 <B>0</B>
62649 </TD>
62650 <TD width=15% BGCOLOR=#FBF5EF>
62651 <B>0</B>
62652 </TD>
62653 <TD width=35% BGCOLOR=#FBF5EF>
62654 <B>When 1, disable dll_calib generated by the controller. The core should issue the dll_calib signal using co_gs_dll_calib input. This input is changeable on the fly. When 0, controller will issue dll_calib periodically</B>
62655 </TD>
62656 </TR>
62657 <TR valign="top">
62658 <TD width=15% BGCOLOR=#C0C0C0>
62659 <B>DLL_calib@0XF8006058</B>
62660 </TD>
62661 <TD width=15% BGCOLOR=#C0C0C0>
62662 <B>31:0</B>
62663 </TD>
62664 <TD width=10% BGCOLOR=#C0C0C0>
62665 <B>1ffff</B>
62666 </TD>
62667 <TD width=10% BGCOLOR=#C0C0C0>
62668 <B></B>
62669 </TD>
62670 <TD width=15% BGCOLOR=#C0C0C0>
62671 <B>101</B>
62672 </TD>
62673 <TD width=35% BGCOLOR=#C0C0C0>
62674 <B>DLL calibration</B>
62675 </TD>
62676 </TR>
62677 </TABLE>
62678 <P>
62679 <H2><a name="ODT_delay_hold">Register (<A href=#mod___slcr> slcr </A>)ODT_delay_hold</a></H2>
62680 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
62681 <TR valign="top">
62682 <TD width=15% BGCOLOR=#FFFF00>
62683 <B>Register Name</B>
62684 </TD>
62685 <TD width=15% BGCOLOR=#FFFF00>
62686 <B>Address</B>
62687 </TD>
62688 <TD width=10% BGCOLOR=#FFFF00>
62689 <B>Width</B>
62690 </TD>
62691 <TD width=10% BGCOLOR=#FFFF00>
62692 <B>Type</B>
62693 </TD>
62694 <TD width=15% BGCOLOR=#FFFF00>
62695 <B>Reset Value</B>
62696 </TD>
62697 <TD width=35% BGCOLOR=#FFFF00>
62698 <B>Description</B>
62699 </TD>
62700 </TR>
62701 <TR valign="top">
62702 <TD width=15% BGCOLOR=#FBF5EF>
62703 <B>ODT_delay_hold</B>
62704 </TD>
62705 <TD width=15% BGCOLOR=#FBF5EF>
62706 <B>0XF800605C</B>
62707 </TD>
62708 <TD width=10% BGCOLOR=#FBF5EF>
62709 <B>32</B>
62710 </TD>
62711 <TD width=10% BGCOLOR=#FBF5EF>
62712 <B>rw</B>
62713 </TD>
62714 <TD width=15% BGCOLOR=#FBF5EF>
62715 <B>0x00000000</B>
62716 </TD>
62717 <TD width=35% BGCOLOR=#FBF5EF>
62718 <B>--</B>
62719 </TD>
62720 </TR>
62721 </TABLE>
62722 <P>
62723 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
62724 <TR valign="top">
62725 <TD width=15% BGCOLOR=#C0FFC0>
62726 <B>Field Name</B>
62727 </TD>
62728 <TD width=15% BGCOLOR=#C0FFC0>
62729 <B>Bits</B>
62730 </TD>
62731 <TD width=10% BGCOLOR=#C0FFC0>
62732 <B>Mask</B>
62733 </TD>
62734 <TD width=10% BGCOLOR=#C0FFC0>
62735 <B>Value</B>
62736 </TD>
62737 <TD width=15% BGCOLOR=#C0FFC0>
62738 <B>Shifted Value</B>
62739 </TD>
62740 <TD width=35% BGCOLOR=#C0FFC0>
62741 <B>Description</B>
62742 </TD>
62743 </TR>
62744 <TR valign="top">
62745 <TD width=15% BGCOLOR=#FBF5EF>
62746 <B>reg_ddrc_rd_odt_delay</B>
62747 </TD>
62748 <TD width=15% BGCOLOR=#FBF5EF>
62749 <B>3:0</B>
62750 </TD>
62751 <TD width=10% BGCOLOR=#FBF5EF>
62752 <B>f</B>
62753 </TD>
62754 <TD width=10% BGCOLOR=#FBF5EF>
62755 <B>3</B>
62756 </TD>
62757 <TD width=15% BGCOLOR=#FBF5EF>
62758 <B>3</B>
62759 </TD>
62760 <TD width=35% BGCOLOR=#FBF5EF>
62761 <B>UNUSED</B>
62762 </TD>
62763 </TR>
62764 <TR valign="top">
62765 <TD width=15% BGCOLOR=#FBF5EF>
62766 <B>reg_ddrc_wr_odt_delay</B>
62767 </TD>
62768 <TD width=15% BGCOLOR=#FBF5EF>
62769 <B>7:4</B>
62770 </TD>
62771 <TD width=10% BGCOLOR=#FBF5EF>
62772 <B>f0</B>
62773 </TD>
62774 <TD width=10% BGCOLOR=#FBF5EF>
62775 <B>0</B>
62776 </TD>
62777 <TD width=15% BGCOLOR=#FBF5EF>
62778 <B>0</B>
62779 </TD>
62780 <TD width=35% BGCOLOR=#FBF5EF>
62781 <B>The delay, in clock cycles, from issuing a write command to setting ODT values associated with that command. ODT setting should remain constant for the entire time that DQS is driven by the controller. The suggested value for DDR2 is WL - 5 and for DDR3 is 0. WL is Write latency. DDR2 ODT has a 2-cycle on-time delay and a 2.5-cycle off-time delay. ODT is not applicable to LPDDR2.</B>
62782 </TD>
62783 </TR>
62784 <TR valign="top">
62785 <TD width=15% BGCOLOR=#FBF5EF>
62786 <B>reg_ddrc_rd_odt_hold</B>
62787 </TD>
62788 <TD width=15% BGCOLOR=#FBF5EF>
62789 <B>11:8</B>
62790 </TD>
62791 <TD width=10% BGCOLOR=#FBF5EF>
62792 <B>f00</B>
62793 </TD>
62794 <TD width=10% BGCOLOR=#FBF5EF>
62795 <B>0</B>
62796 </TD>
62797 <TD width=15% BGCOLOR=#FBF5EF>
62798 <B>0</B>
62799 </TD>
62800 <TD width=35% BGCOLOR=#FBF5EF>
62801 <B>Unused</B>
62802 </TD>
62803 </TR>
62804 <TR valign="top">
62805 <TD width=15% BGCOLOR=#FBF5EF>
62806 <B>reg_ddrc_wr_odt_hold</B>
62807 </TD>
62808 <TD width=15% BGCOLOR=#FBF5EF>
62809 <B>15:12</B>
62810 </TD>
62811 <TD width=10% BGCOLOR=#FBF5EF>
62812 <B>f000</B>
62813 </TD>
62814 <TD width=10% BGCOLOR=#FBF5EF>
62815 <B>5</B>
62816 </TD>
62817 <TD width=15% BGCOLOR=#FBF5EF>
62818 <B>5000</B>
62819 </TD>
62820 <TD width=35% BGCOLOR=#FBF5EF>
62821 <B>Cycles to hold ODT for a Write Command. When 0x0, ODT signal is ON for 1 cycle. When 0x1, it is ON for 2 cycles, etc. The values to program in different modes are : DRAM Burst of 4 -2, DRAM Burst of 8 -4</B>
62822 </TD>
62823 </TR>
62824 <TR valign="top">
62825 <TD width=15% BGCOLOR=#C0C0C0>
62826 <B>ODT_delay_hold@0XF800605C</B>
62827 </TD>
62828 <TD width=15% BGCOLOR=#C0C0C0>
62829 <B>31:0</B>
62830 </TD>
62831 <TD width=10% BGCOLOR=#C0C0C0>
62832 <B>ffff</B>
62833 </TD>
62834 <TD width=10% BGCOLOR=#C0C0C0>
62835 <B></B>
62836 </TD>
62837 <TD width=15% BGCOLOR=#C0C0C0>
62838 <B>5003</B>
62839 </TD>
62840 <TD width=35% BGCOLOR=#C0C0C0>
62841 <B>ODT delay and ODT hold</B>
62842 </TD>
62843 </TR>
62844 </TABLE>
62845 <P>
62846 <H2><a name="ctrl_reg1">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg1</a></H2>
62847 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
62848 <TR valign="top">
62849 <TD width=15% BGCOLOR=#FFFF00>
62850 <B>Register Name</B>
62851 </TD>
62852 <TD width=15% BGCOLOR=#FFFF00>
62853 <B>Address</B>
62854 </TD>
62855 <TD width=10% BGCOLOR=#FFFF00>
62856 <B>Width</B>
62857 </TD>
62858 <TD width=10% BGCOLOR=#FFFF00>
62859 <B>Type</B>
62860 </TD>
62861 <TD width=15% BGCOLOR=#FFFF00>
62862 <B>Reset Value</B>
62863 </TD>
62864 <TD width=35% BGCOLOR=#FFFF00>
62865 <B>Description</B>
62866 </TD>
62867 </TR>
62868 <TR valign="top">
62869 <TD width=15% BGCOLOR=#FBF5EF>
62870 <B>ctrl_reg1</B>
62871 </TD>
62872 <TD width=15% BGCOLOR=#FBF5EF>
62873 <B>0XF8006060</B>
62874 </TD>
62875 <TD width=10% BGCOLOR=#FBF5EF>
62876 <B>32</B>
62877 </TD>
62878 <TD width=10% BGCOLOR=#FBF5EF>
62879 <B>rw</B>
62880 </TD>
62881 <TD width=15% BGCOLOR=#FBF5EF>
62882 <B>0x00000000</B>
62883 </TD>
62884 <TD width=35% BGCOLOR=#FBF5EF>
62885 <B>--</B>
62886 </TD>
62887 </TR>
62888 </TABLE>
62889 <P>
62890 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
62891 <TR valign="top">
62892 <TD width=15% BGCOLOR=#C0FFC0>
62893 <B>Field Name</B>
62894 </TD>
62895 <TD width=15% BGCOLOR=#C0FFC0>
62896 <B>Bits</B>
62897 </TD>
62898 <TD width=10% BGCOLOR=#C0FFC0>
62899 <B>Mask</B>
62900 </TD>
62901 <TD width=10% BGCOLOR=#C0FFC0>
62902 <B>Value</B>
62903 </TD>
62904 <TD width=15% BGCOLOR=#C0FFC0>
62905 <B>Shifted Value</B>
62906 </TD>
62907 <TD width=35% BGCOLOR=#C0FFC0>
62908 <B>Description</B>
62909 </TD>
62910 </TR>
62911 <TR valign="top">
62912 <TD width=15% BGCOLOR=#FBF5EF>
62913 <B>reg_ddrc_pageclose</B>
62914 </TD>
62915 <TD width=15% BGCOLOR=#FBF5EF>
62916 <B>0:0</B>
62917 </TD>
62918 <TD width=10% BGCOLOR=#FBF5EF>
62919 <B>1</B>
62920 </TD>
62921 <TD width=10% BGCOLOR=#FBF5EF>
62922 <B>0</B>
62923 </TD>
62924 <TD width=15% BGCOLOR=#FBF5EF>
62925 <B>0</B>
62926 </TD>
62927 <TD width=35% BGCOLOR=#FBF5EF>
62928 <B>If true, bank will be closed and kept closed if no transactions are available for it. If false, bank will remain open until there is a need to close it (to open a different page, or for page timeout or refresh timeout.) This does not apply when auto-refresh is used.</B>
62929 </TD>
62930 </TR>
62931 <TR valign="top">
62932 <TD width=15% BGCOLOR=#FBF5EF>
62933 <B>reg_ddrc_lpr_num_entries</B>
62934 </TD>
62935 <TD width=15% BGCOLOR=#FBF5EF>
62936 <B>6:1</B>
62937 </TD>
62938 <TD width=10% BGCOLOR=#FBF5EF>
62939 <B>7e</B>
62940 </TD>
62941 <TD width=10% BGCOLOR=#FBF5EF>
62942 <B>1f</B>
62943 </TD>
62944 <TD width=15% BGCOLOR=#FBF5EF>
62945 <B>3e</B>
62946 </TD>
62947 <TD width=35% BGCOLOR=#FBF5EF>
62948 <B>Number of entries in the low priority transaction store is this value plus 1. In this design, by default all read ports are treated as low priority and hence the value of 0x1F. The hpr_num_entries is 32 minus this value. Bit [6] is ignored.</B>
62949 </TD>
62950 </TR>
62951 <TR valign="top">
62952 <TD width=15% BGCOLOR=#FBF5EF>
62953 <B>reg_ddrc_auto_pre_en</B>
62954 </TD>
62955 <TD width=15% BGCOLOR=#FBF5EF>
62956 <B>7:7</B>
62957 </TD>
62958 <TD width=10% BGCOLOR=#FBF5EF>
62959 <B>80</B>
62960 </TD>
62961 <TD width=10% BGCOLOR=#FBF5EF>
62962 <B>0</B>
62963 </TD>
62964 <TD width=15% BGCOLOR=#FBF5EF>
62965 <B>0</B>
62966 </TD>
62967 <TD width=35% BGCOLOR=#FBF5EF>
62968 <B>When set, most reads and writes will be issued with auto-precharge. (Exceptions can be made for collision cases.)</B>
62969 </TD>
62970 </TR>
62971 <TR valign="top">
62972 <TD width=15% BGCOLOR=#FBF5EF>
62973 <B>reg_ddrc_refresh_update_level</B>
62974 </TD>
62975 <TD width=15% BGCOLOR=#FBF5EF>
62976 <B>8:8</B>
62977 </TD>
62978 <TD width=10% BGCOLOR=#FBF5EF>
62979 <B>100</B>
62980 </TD>
62981 <TD width=10% BGCOLOR=#FBF5EF>
62982 <B>0</B>
62983 </TD>
62984 <TD width=15% BGCOLOR=#FBF5EF>
62985 <B>0</B>
62986 </TD>
62987 <TD width=35% BGCOLOR=#FBF5EF>
62988 <B>Toggle this signal to indicate that refresh register(s) have been updated. The value will be automatically updated when exiting soft reset. So it does not need to be toggled initially. Dynamic Bit Field.</B>
62989 </TD>
62990 </TR>
62991 <TR valign="top">
62992 <TD width=15% BGCOLOR=#FBF5EF>
62993 <B>reg_ddrc_dis_wc</B>
62994 </TD>
62995 <TD width=15% BGCOLOR=#FBF5EF>
62996 <B>9:9</B>
62997 </TD>
62998 <TD width=10% BGCOLOR=#FBF5EF>
62999 <B>200</B>
63000 </TD>
63001 <TD width=10% BGCOLOR=#FBF5EF>
63002 <B>0</B>
63003 </TD>
63004 <TD width=15% BGCOLOR=#FBF5EF>
63005 <B>0</B>
63006 </TD>
63007 <TD width=35% BGCOLOR=#FBF5EF>
63008 <B>Disable Write Combine: 0: enable 1: disable</B>
63009 </TD>
63010 </TR>
63011 <TR valign="top">
63012 <TD width=15% BGCOLOR=#FBF5EF>
63013 <B>reg_ddrc_dis_collision_page_opt</B>
63014 </TD>
63015 <TD width=15% BGCOLOR=#FBF5EF>
63016 <B>10:10</B>
63017 </TD>
63018 <TD width=10% BGCOLOR=#FBF5EF>
63019 <B>400</B>
63020 </TD>
63021 <TD width=10% BGCOLOR=#FBF5EF>
63022 <B>0</B>
63023 </TD>
63024 <TD width=15% BGCOLOR=#FBF5EF>
63025 <B>0</B>
63026 </TD>
63027 <TD width=35% BGCOLOR=#FBF5EF>
63028 <B>When this is set to 0, auto-precharge will be disabled for the flushed command in a collision case. Collision cases are write followed by read to same address, read followed by write to same address, or write followed by write to same address with DIS_WC bit = 1 (where 'same address' comparisons exclude the two address bits representing critical word).</B>
63029 </TD>
63030 </TR>
63031 <TR valign="top">
63032 <TD width=15% BGCOLOR=#FBF5EF>
63033 <B>reg_ddrc_selfref_en</B>
63034 </TD>
63035 <TD width=15% BGCOLOR=#FBF5EF>
63036 <B>12:12</B>
63037 </TD>
63038 <TD width=10% BGCOLOR=#FBF5EF>
63039 <B>1000</B>
63040 </TD>
63041 <TD width=10% BGCOLOR=#FBF5EF>
63042 <B>0</B>
63043 </TD>
63044 <TD width=15% BGCOLOR=#FBF5EF>
63045 <B>0</B>
63046 </TD>
63047 <TD width=35% BGCOLOR=#FBF5EF>
63048 <B>If 1, then the controller will put the DRAM into self refresh when the transaction store is empty. Dynamic Bit Field.</B>
63049 </TD>
63050 </TR>
63051 <TR valign="top">
63052 <TD width=15% BGCOLOR=#C0C0C0>
63053 <B>ctrl_reg1@0XF8006060</B>
63054 </TD>
63055 <TD width=15% BGCOLOR=#C0C0C0>
63056 <B>31:0</B>
63057 </TD>
63058 <TD width=10% BGCOLOR=#C0C0C0>
63059 <B>17ff</B>
63060 </TD>
63061 <TD width=10% BGCOLOR=#C0C0C0>
63062 <B></B>
63063 </TD>
63064 <TD width=15% BGCOLOR=#C0C0C0>
63065 <B>3e</B>
63066 </TD>
63067 <TD width=35% BGCOLOR=#C0C0C0>
63068 <B>Controller 1</B>
63069 </TD>
63070 </TR>
63071 </TABLE>
63072 <P>
63073 <H2><a name="ctrl_reg2">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg2</a></H2>
63074 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63075 <TR valign="top">
63076 <TD width=15% BGCOLOR=#FFFF00>
63077 <B>Register Name</B>
63078 </TD>
63079 <TD width=15% BGCOLOR=#FFFF00>
63080 <B>Address</B>
63081 </TD>
63082 <TD width=10% BGCOLOR=#FFFF00>
63083 <B>Width</B>
63084 </TD>
63085 <TD width=10% BGCOLOR=#FFFF00>
63086 <B>Type</B>
63087 </TD>
63088 <TD width=15% BGCOLOR=#FFFF00>
63089 <B>Reset Value</B>
63090 </TD>
63091 <TD width=35% BGCOLOR=#FFFF00>
63092 <B>Description</B>
63093 </TD>
63094 </TR>
63095 <TR valign="top">
63096 <TD width=15% BGCOLOR=#FBF5EF>
63097 <B>ctrl_reg2</B>
63098 </TD>
63099 <TD width=15% BGCOLOR=#FBF5EF>
63100 <B>0XF8006064</B>
63101 </TD>
63102 <TD width=10% BGCOLOR=#FBF5EF>
63103 <B>32</B>
63104 </TD>
63105 <TD width=10% BGCOLOR=#FBF5EF>
63106 <B>rw</B>
63107 </TD>
63108 <TD width=15% BGCOLOR=#FBF5EF>
63109 <B>0x00000000</B>
63110 </TD>
63111 <TD width=35% BGCOLOR=#FBF5EF>
63112 <B>--</B>
63113 </TD>
63114 </TR>
63115 </TABLE>
63116 <P>
63117 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63118 <TR valign="top">
63119 <TD width=15% BGCOLOR=#C0FFC0>
63120 <B>Field Name</B>
63121 </TD>
63122 <TD width=15% BGCOLOR=#C0FFC0>
63123 <B>Bits</B>
63124 </TD>
63125 <TD width=10% BGCOLOR=#C0FFC0>
63126 <B>Mask</B>
63127 </TD>
63128 <TD width=10% BGCOLOR=#C0FFC0>
63129 <B>Value</B>
63130 </TD>
63131 <TD width=15% BGCOLOR=#C0FFC0>
63132 <B>Shifted Value</B>
63133 </TD>
63134 <TD width=35% BGCOLOR=#C0FFC0>
63135 <B>Description</B>
63136 </TD>
63137 </TR>
63138 <TR valign="top">
63139 <TD width=15% BGCOLOR=#FBF5EF>
63140 <B>reg_ddrc_go2critical_hysteresis</B>
63141 </TD>
63142 <TD width=15% BGCOLOR=#FBF5EF>
63143 <B>12:5</B>
63144 </TD>
63145 <TD width=10% BGCOLOR=#FBF5EF>
63146 <B>1fe0</B>
63147 </TD>
63148 <TD width=10% BGCOLOR=#FBF5EF>
63149 <B>0</B>
63150 </TD>
63151 <TD width=15% BGCOLOR=#FBF5EF>
63152 <B>0</B>
63153 </TD>
63154 <TD width=35% BGCOLOR=#FBF5EF>
63155 <B>Describes the number of cycles that co_gs_go2critical_rd or co_gs_go2critical_wr must be asserted before the corresponding queue moves to the 'critical' state in the DDRC. The arbiter controls the co_gs_go2critical_* signals; it is designed for use with this hysteresis field set to 0.</B>
63156 </TD>
63157 </TR>
63158 <TR valign="top">
63159 <TD width=15% BGCOLOR=#FBF5EF>
63160 <B>reg_arb_go2critical_en</B>
63161 </TD>
63162 <TD width=15% BGCOLOR=#FBF5EF>
63163 <B>17:17</B>
63164 </TD>
63165 <TD width=10% BGCOLOR=#FBF5EF>
63166 <B>20000</B>
63167 </TD>
63168 <TD width=10% BGCOLOR=#FBF5EF>
63169 <B>1</B>
63170 </TD>
63171 <TD width=15% BGCOLOR=#FBF5EF>
63172 <B>20000</B>
63173 </TD>
63174 <TD width=35% BGCOLOR=#FBF5EF>
63175 <B>0: Keep reg_ddrc_go2critical_wr and reg_ddrc_go2critical_rd signals going to DDRC at 0. 1: Set reg_ddrc_go2critical_wr and reg_ddrc_go2critical_rd signals going to DDRC based on Urgent input coming from AXI master.</B>
63176 </TD>
63177 </TR>
63178 <TR valign="top">
63179 <TD width=15% BGCOLOR=#C0C0C0>
63180 <B>ctrl_reg2@0XF8006064</B>
63181 </TD>
63182 <TD width=15% BGCOLOR=#C0C0C0>
63183 <B>31:0</B>
63184 </TD>
63185 <TD width=10% BGCOLOR=#C0C0C0>
63186 <B>21fe0</B>
63187 </TD>
63188 <TD width=10% BGCOLOR=#C0C0C0>
63189 <B></B>
63190 </TD>
63191 <TD width=15% BGCOLOR=#C0C0C0>
63192 <B>20000</B>
63193 </TD>
63194 <TD width=35% BGCOLOR=#C0C0C0>
63195 <B>Controller 2</B>
63196 </TD>
63197 </TR>
63198 </TABLE>
63199 <P>
63200 <H2><a name="ctrl_reg3">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg3</a></H2>
63201 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63202 <TR valign="top">
63203 <TD width=15% BGCOLOR=#FFFF00>
63204 <B>Register Name</B>
63205 </TD>
63206 <TD width=15% BGCOLOR=#FFFF00>
63207 <B>Address</B>
63208 </TD>
63209 <TD width=10% BGCOLOR=#FFFF00>
63210 <B>Width</B>
63211 </TD>
63212 <TD width=10% BGCOLOR=#FFFF00>
63213 <B>Type</B>
63214 </TD>
63215 <TD width=15% BGCOLOR=#FFFF00>
63216 <B>Reset Value</B>
63217 </TD>
63218 <TD width=35% BGCOLOR=#FFFF00>
63219 <B>Description</B>
63220 </TD>
63221 </TR>
63222 <TR valign="top">
63223 <TD width=15% BGCOLOR=#FBF5EF>
63224 <B>ctrl_reg3</B>
63225 </TD>
63226 <TD width=15% BGCOLOR=#FBF5EF>
63227 <B>0XF8006068</B>
63228 </TD>
63229 <TD width=10% BGCOLOR=#FBF5EF>
63230 <B>32</B>
63231 </TD>
63232 <TD width=10% BGCOLOR=#FBF5EF>
63233 <B>rw</B>
63234 </TD>
63235 <TD width=15% BGCOLOR=#FBF5EF>
63236 <B>0x00000000</B>
63237 </TD>
63238 <TD width=35% BGCOLOR=#FBF5EF>
63239 <B>--</B>
63240 </TD>
63241 </TR>
63242 </TABLE>
63243 <P>
63244 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63245 <TR valign="top">
63246 <TD width=15% BGCOLOR=#C0FFC0>
63247 <B>Field Name</B>
63248 </TD>
63249 <TD width=15% BGCOLOR=#C0FFC0>
63250 <B>Bits</B>
63251 </TD>
63252 <TD width=10% BGCOLOR=#C0FFC0>
63253 <B>Mask</B>
63254 </TD>
63255 <TD width=10% BGCOLOR=#C0FFC0>
63256 <B>Value</B>
63257 </TD>
63258 <TD width=15% BGCOLOR=#C0FFC0>
63259 <B>Shifted Value</B>
63260 </TD>
63261 <TD width=35% BGCOLOR=#C0FFC0>
63262 <B>Description</B>
63263 </TD>
63264 </TR>
63265 <TR valign="top">
63266 <TD width=15% BGCOLOR=#FBF5EF>
63267 <B>reg_ddrc_wrlvl_ww</B>
63268 </TD>
63269 <TD width=15% BGCOLOR=#FBF5EF>
63270 <B>7:0</B>
63271 </TD>
63272 <TD width=10% BGCOLOR=#FBF5EF>
63273 <B>ff</B>
63274 </TD>
63275 <TD width=10% BGCOLOR=#FBF5EF>
63276 <B>41</B>
63277 </TD>
63278 <TD width=15% BGCOLOR=#FBF5EF>
63279 <B>41</B>
63280 </TD>
63281 <TD width=35% BGCOLOR=#FBF5EF>
63282 <B>DDR2: not applicable. LPDDR2 and DDR3: Write leveling write-to-write delay. Specifies the minimum number of clock cycles from the assertion of a ddrc_dfi_wrlvl_strobe signal to the next ddrc_dfi_wrlvl_strobe signal. Only applicable when connecting to PHYs operating in PHY RdLvl Evaluation mode. Recommended value is: (RL + reg_phy_rdc_we_to_re_delay + 50)</B>
63283 </TD>
63284 </TR>
63285 <TR valign="top">
63286 <TD width=15% BGCOLOR=#FBF5EF>
63287 <B>reg_ddrc_rdlvl_rr</B>
63288 </TD>
63289 <TD width=15% BGCOLOR=#FBF5EF>
63290 <B>15:8</B>
63291 </TD>
63292 <TD width=10% BGCOLOR=#FBF5EF>
63293 <B>ff00</B>
63294 </TD>
63295 <TD width=10% BGCOLOR=#FBF5EF>
63296 <B>41</B>
63297 </TD>
63298 <TD width=15% BGCOLOR=#FBF5EF>
63299 <B>4100</B>
63300 </TD>
63301 <TD width=35% BGCOLOR=#FBF5EF>
63302 <B>DDR2 and LPDDR2: not applicable. DDR3: Read leveling read-to-read delay. Specifies the minimum number of clock cycles from the assertion of a read command to the next read command. Only applicable when connecting to PHYs operating in PHY RdLvl Evaluation mode.</B>
63303 </TD>
63304 </TR>
63305 <TR valign="top">
63306 <TD width=15% BGCOLOR=#FBF5EF>
63307 <B>reg_ddrc_dfi_t_wlmrd</B>
63308 </TD>
63309 <TD width=15% BGCOLOR=#FBF5EF>
63310 <B>25:16</B>
63311 </TD>
63312 <TD width=10% BGCOLOR=#FBF5EF>
63313 <B>3ff0000</B>
63314 </TD>
63315 <TD width=10% BGCOLOR=#FBF5EF>
63316 <B>28</B>
63317 </TD>
63318 <TD width=15% BGCOLOR=#FBF5EF>
63319 <B>280000</B>
63320 </TD>
63321 <TD width=35% BGCOLOR=#FBF5EF>
63322 <B>DDR2 and LPDDR2: not applicable. DDR3: First DQS/DQS# rising edge after write leveling mode is programmed. This is same as the tMLRD value from the DRAM spec.</B>
63323 </TD>
63324 </TR>
63325 <TR valign="top">
63326 <TD width=15% BGCOLOR=#C0C0C0>
63327 <B>ctrl_reg3@0XF8006068</B>
63328 </TD>
63329 <TD width=15% BGCOLOR=#C0C0C0>
63330 <B>31:0</B>
63331 </TD>
63332 <TD width=10% BGCOLOR=#C0C0C0>
63333 <B>3ffffff</B>
63334 </TD>
63335 <TD width=10% BGCOLOR=#C0C0C0>
63336 <B></B>
63337 </TD>
63338 <TD width=15% BGCOLOR=#C0C0C0>
63339 <B>284141</B>
63340 </TD>
63341 <TD width=35% BGCOLOR=#C0C0C0>
63342 <B>Controller 3</B>
63343 </TD>
63344 </TR>
63345 </TABLE>
63346 <P>
63347 <H2><a name="ctrl_reg4">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg4</a></H2>
63348 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63349 <TR valign="top">
63350 <TD width=15% BGCOLOR=#FFFF00>
63351 <B>Register Name</B>
63352 </TD>
63353 <TD width=15% BGCOLOR=#FFFF00>
63354 <B>Address</B>
63355 </TD>
63356 <TD width=10% BGCOLOR=#FFFF00>
63357 <B>Width</B>
63358 </TD>
63359 <TD width=10% BGCOLOR=#FFFF00>
63360 <B>Type</B>
63361 </TD>
63362 <TD width=15% BGCOLOR=#FFFF00>
63363 <B>Reset Value</B>
63364 </TD>
63365 <TD width=35% BGCOLOR=#FFFF00>
63366 <B>Description</B>
63367 </TD>
63368 </TR>
63369 <TR valign="top">
63370 <TD width=15% BGCOLOR=#FBF5EF>
63371 <B>ctrl_reg4</B>
63372 </TD>
63373 <TD width=15% BGCOLOR=#FBF5EF>
63374 <B>0XF800606C</B>
63375 </TD>
63376 <TD width=10% BGCOLOR=#FBF5EF>
63377 <B>32</B>
63378 </TD>
63379 <TD width=10% BGCOLOR=#FBF5EF>
63380 <B>rw</B>
63381 </TD>
63382 <TD width=15% BGCOLOR=#FBF5EF>
63383 <B>0x00000000</B>
63384 </TD>
63385 <TD width=35% BGCOLOR=#FBF5EF>
63386 <B>--</B>
63387 </TD>
63388 </TR>
63389 </TABLE>
63390 <P>
63391 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63392 <TR valign="top">
63393 <TD width=15% BGCOLOR=#C0FFC0>
63394 <B>Field Name</B>
63395 </TD>
63396 <TD width=15% BGCOLOR=#C0FFC0>
63397 <B>Bits</B>
63398 </TD>
63399 <TD width=10% BGCOLOR=#C0FFC0>
63400 <B>Mask</B>
63401 </TD>
63402 <TD width=10% BGCOLOR=#C0FFC0>
63403 <B>Value</B>
63404 </TD>
63405 <TD width=15% BGCOLOR=#C0FFC0>
63406 <B>Shifted Value</B>
63407 </TD>
63408 <TD width=35% BGCOLOR=#C0FFC0>
63409 <B>Description</B>
63410 </TD>
63411 </TR>
63412 <TR valign="top">
63413 <TD width=15% BGCOLOR=#FBF5EF>
63414 <B>dfi_t_ctrlupd_interval_min_x1024</B>
63415 </TD>
63416 <TD width=15% BGCOLOR=#FBF5EF>
63417 <B>7:0</B>
63418 </TD>
63419 <TD width=10% BGCOLOR=#FBF5EF>
63420 <B>ff</B>
63421 </TD>
63422 <TD width=10% BGCOLOR=#FBF5EF>
63423 <B>10</B>
63424 </TD>
63425 <TD width=15% BGCOLOR=#FBF5EF>
63426 <B>10</B>
63427 </TD>
63428 <TD width=35% BGCOLOR=#FBF5EF>
63429 <B>This is the minimum amount of time between Controller initiated DFI update requests (which will be executed whenever the controller is idle). Set this number higher to reduce the frequency of update requests, which can have a small impact on the latency of the first read request when the controller is idle. Units: 1024 clocks</B>
63430 </TD>
63431 </TR>
63432 <TR valign="top">
63433 <TD width=15% BGCOLOR=#FBF5EF>
63434 <B>dfi_t_ctrlupd_interval_max_x1024</B>
63435 </TD>
63436 <TD width=15% BGCOLOR=#FBF5EF>
63437 <B>15:8</B>
63438 </TD>
63439 <TD width=10% BGCOLOR=#FBF5EF>
63440 <B>ff00</B>
63441 </TD>
63442 <TD width=10% BGCOLOR=#FBF5EF>
63443 <B>16</B>
63444 </TD>
63445 <TD width=15% BGCOLOR=#FBF5EF>
63446 <B>1600</B>
63447 </TD>
63448 <TD width=35% BGCOLOR=#FBF5EF>
63449 <B>This is the maximum amount of time between Controller initiated DFI update requests. This timer resets with each update request; when the timer expires, traffic is blocked for a few cycles. PHY can use this idle time to recalibrate the delay lines to the DLLs. The DLL calibration is also used to reset PHY FIFO pointers in case of data capture errors. Updates are required to maintain calibration over PVT, but frequent updates may impact performance. Units: 1024 clocks</B>
63450 </TD>
63451 </TR>
63452 <TR valign="top">
63453 <TD width=15% BGCOLOR=#C0C0C0>
63454 <B>ctrl_reg4@0XF800606C</B>
63455 </TD>
63456 <TD width=15% BGCOLOR=#C0C0C0>
63457 <B>31:0</B>
63458 </TD>
63459 <TD width=10% BGCOLOR=#C0C0C0>
63460 <B>ffff</B>
63461 </TD>
63462 <TD width=10% BGCOLOR=#C0C0C0>
63463 <B></B>
63464 </TD>
63465 <TD width=15% BGCOLOR=#C0C0C0>
63466 <B>1610</B>
63467 </TD>
63468 <TD width=35% BGCOLOR=#C0C0C0>
63469 <B>Controller 4</B>
63470 </TD>
63471 </TR>
63472 </TABLE>
63473 <P>
63474 <H2><a name="ctrl_reg5">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg5</a></H2>
63475 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63476 <TR valign="top">
63477 <TD width=15% BGCOLOR=#FFFF00>
63478 <B>Register Name</B>
63479 </TD>
63480 <TD width=15% BGCOLOR=#FFFF00>
63481 <B>Address</B>
63482 </TD>
63483 <TD width=10% BGCOLOR=#FFFF00>
63484 <B>Width</B>
63485 </TD>
63486 <TD width=10% BGCOLOR=#FFFF00>
63487 <B>Type</B>
63488 </TD>
63489 <TD width=15% BGCOLOR=#FFFF00>
63490 <B>Reset Value</B>
63491 </TD>
63492 <TD width=35% BGCOLOR=#FFFF00>
63493 <B>Description</B>
63494 </TD>
63495 </TR>
63496 <TR valign="top">
63497 <TD width=15% BGCOLOR=#FBF5EF>
63498 <B>ctrl_reg5</B>
63499 </TD>
63500 <TD width=15% BGCOLOR=#FBF5EF>
63501 <B>0XF8006078</B>
63502 </TD>
63503 <TD width=10% BGCOLOR=#FBF5EF>
63504 <B>32</B>
63505 </TD>
63506 <TD width=10% BGCOLOR=#FBF5EF>
63507 <B>rw</B>
63508 </TD>
63509 <TD width=15% BGCOLOR=#FBF5EF>
63510 <B>0x00000000</B>
63511 </TD>
63512 <TD width=35% BGCOLOR=#FBF5EF>
63513 <B>--</B>
63514 </TD>
63515 </TR>
63516 </TABLE>
63517 <P>
63518 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63519 <TR valign="top">
63520 <TD width=15% BGCOLOR=#C0FFC0>
63521 <B>Field Name</B>
63522 </TD>
63523 <TD width=15% BGCOLOR=#C0FFC0>
63524 <B>Bits</B>
63525 </TD>
63526 <TD width=10% BGCOLOR=#C0FFC0>
63527 <B>Mask</B>
63528 </TD>
63529 <TD width=10% BGCOLOR=#C0FFC0>
63530 <B>Value</B>
63531 </TD>
63532 <TD width=15% BGCOLOR=#C0FFC0>
63533 <B>Shifted Value</B>
63534 </TD>
63535 <TD width=35% BGCOLOR=#C0FFC0>
63536 <B>Description</B>
63537 </TD>
63538 </TR>
63539 <TR valign="top">
63540 <TD width=15% BGCOLOR=#FBF5EF>
63541 <B>reg_ddrc_dfi_t_ctrl_delay</B>
63542 </TD>
63543 <TD width=15% BGCOLOR=#FBF5EF>
63544 <B>3:0</B>
63545 </TD>
63546 <TD width=10% BGCOLOR=#FBF5EF>
63547 <B>f</B>
63548 </TD>
63549 <TD width=10% BGCOLOR=#FBF5EF>
63550 <B>1</B>
63551 </TD>
63552 <TD width=15% BGCOLOR=#FBF5EF>
63553 <B>1</B>
63554 </TD>
63555 <TD width=35% BGCOLOR=#FBF5EF>
63556 <B>Specifies the number of DFI clock cycles after an assertion or deassertion of the DFI control signals that the control signals at the PHY-DRAM interface reflect the assertion or de-assertion. If the DFI clock and the memory clock are not phase-aligned, this timing parameter should be rounded up to the next integer value.</B>
63557 </TD>
63558 </TR>
63559 <TR valign="top">
63560 <TD width=15% BGCOLOR=#FBF5EF>
63561 <B>reg_ddrc_dfi_t_dram_clk_disable</B>
63562 </TD>
63563 <TD width=15% BGCOLOR=#FBF5EF>
63564 <B>7:4</B>
63565 </TD>
63566 <TD width=10% BGCOLOR=#FBF5EF>
63567 <B>f0</B>
63568 </TD>
63569 <TD width=10% BGCOLOR=#FBF5EF>
63570 <B>1</B>
63571 </TD>
63572 <TD width=15% BGCOLOR=#FBF5EF>
63573 <B>10</B>
63574 </TD>
63575 <TD width=35% BGCOLOR=#FBF5EF>
63576 <B>Specifies the number of DFI clock cycles from the assertion of the ddrc_dfi_dram_clk_disable signal on the DFI until the clock to the DRAM memory devices, at the PHY-DRAM boundary, maintains a low value. If the DFI clock and the memory clock are not phase aligned, this timing parameter should be rounded up to the next integer value.</B>
63577 </TD>
63578 </TR>
63579 <TR valign="top">
63580 <TD width=15% BGCOLOR=#FBF5EF>
63581 <B>reg_ddrc_dfi_t_dram_clk_enable</B>
63582 </TD>
63583 <TD width=15% BGCOLOR=#FBF5EF>
63584 <B>11:8</B>
63585 </TD>
63586 <TD width=10% BGCOLOR=#FBF5EF>
63587 <B>f00</B>
63588 </TD>
63589 <TD width=10% BGCOLOR=#FBF5EF>
63590 <B>1</B>
63591 </TD>
63592 <TD width=15% BGCOLOR=#FBF5EF>
63593 <B>100</B>
63594 </TD>
63595 <TD width=35% BGCOLOR=#FBF5EF>
63596 <B>Specifies the number of DFI clock cycles from the de-assertion of the ddrc_dfi_dram_clk_disable signal on the DFI until the first valid rising edge of the clock to the DRAM memory devices at the PHY-DRAM boundary. If the DFI clock and the memory clock are not phase aligned, this timing parameter should be rounded up to the next integer value.</B>
63597 </TD>
63598 </TR>
63599 <TR valign="top">
63600 <TD width=15% BGCOLOR=#FBF5EF>
63601 <B>reg_ddrc_t_cksre</B>
63602 </TD>
63603 <TD width=15% BGCOLOR=#FBF5EF>
63604 <B>15:12</B>
63605 </TD>
63606 <TD width=10% BGCOLOR=#FBF5EF>
63607 <B>f000</B>
63608 </TD>
63609 <TD width=10% BGCOLOR=#FBF5EF>
63610 <B>6</B>
63611 </TD>
63612 <TD width=15% BGCOLOR=#FBF5EF>
63613 <B>6000</B>
63614 </TD>
63615 <TD width=35% BGCOLOR=#FBF5EF>
63616 <B>This is the time after Self Refresh Entry that CK is maintained as a valid clock. Specifies the clock disable delay after SRE. Recommended settings: LPDDR2: 2 DDR2: 1 DDR3: tCKSRE</B>
63617 </TD>
63618 </TR>
63619 <TR valign="top">
63620 <TD width=15% BGCOLOR=#FBF5EF>
63621 <B>reg_ddrc_t_cksrx</B>
63622 </TD>
63623 <TD width=15% BGCOLOR=#FBF5EF>
63624 <B>19:16</B>
63625 </TD>
63626 <TD width=10% BGCOLOR=#FBF5EF>
63627 <B>f0000</B>
63628 </TD>
63629 <TD width=10% BGCOLOR=#FBF5EF>
63630 <B>6</B>
63631 </TD>
63632 <TD width=15% BGCOLOR=#FBF5EF>
63633 <B>60000</B>
63634 </TD>
63635 <TD width=35% BGCOLOR=#FBF5EF>
63636 <B>This is the time before Self Refresh Exit that CK is maintained as a valid clock before issuing SRX. Specifies the clock stable time before SRX. Recommended settings: LPDDR2: 2 DDR2: 1 DDR3: tCKSRX</B>
63637 </TD>
63638 </TR>
63639 <TR valign="top">
63640 <TD width=15% BGCOLOR=#FBF5EF>
63641 <B>reg_ddrc_t_ckesr</B>
63642 </TD>
63643 <TD width=15% BGCOLOR=#FBF5EF>
63644 <B>25:20</B>
63645 </TD>
63646 <TD width=10% BGCOLOR=#FBF5EF>
63647 <B>3f00000</B>
63648 </TD>
63649 <TD width=10% BGCOLOR=#FBF5EF>
63650 <B>4</B>
63651 </TD>
63652 <TD width=15% BGCOLOR=#FBF5EF>
63653 <B>400000</B>
63654 </TD>
63655 <TD width=35% BGCOLOR=#FBF5EF>
63656 <B>Minimum CKE low width for Self Refresh entry to exit Timing in memory clock cycles. Recommended settings: LPDDR2: tCKESR DDR2: tCKE DDR3: tCKE+1</B>
63657 </TD>
63658 </TR>
63659 <TR valign="top">
63660 <TD width=15% BGCOLOR=#C0C0C0>
63661 <B>ctrl_reg5@0XF8006078</B>
63662 </TD>
63663 <TD width=15% BGCOLOR=#C0C0C0>
63664 <B>31:0</B>
63665 </TD>
63666 <TD width=10% BGCOLOR=#C0C0C0>
63667 <B>3ffffff</B>
63668 </TD>
63669 <TD width=10% BGCOLOR=#C0C0C0>
63670 <B></B>
63671 </TD>
63672 <TD width=15% BGCOLOR=#C0C0C0>
63673 <B>466111</B>
63674 </TD>
63675 <TD width=35% BGCOLOR=#C0C0C0>
63676 <B>Controller register 5</B>
63677 </TD>
63678 </TR>
63679 </TABLE>
63680 <P>
63681 <H2><a name="ctrl_reg6">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg6</a></H2>
63682 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63683 <TR valign="top">
63684 <TD width=15% BGCOLOR=#FFFF00>
63685 <B>Register Name</B>
63686 </TD>
63687 <TD width=15% BGCOLOR=#FFFF00>
63688 <B>Address</B>
63689 </TD>
63690 <TD width=10% BGCOLOR=#FFFF00>
63691 <B>Width</B>
63692 </TD>
63693 <TD width=10% BGCOLOR=#FFFF00>
63694 <B>Type</B>
63695 </TD>
63696 <TD width=15% BGCOLOR=#FFFF00>
63697 <B>Reset Value</B>
63698 </TD>
63699 <TD width=35% BGCOLOR=#FFFF00>
63700 <B>Description</B>
63701 </TD>
63702 </TR>
63703 <TR valign="top">
63704 <TD width=15% BGCOLOR=#FBF5EF>
63705 <B>ctrl_reg6</B>
63706 </TD>
63707 <TD width=15% BGCOLOR=#FBF5EF>
63708 <B>0XF800607C</B>
63709 </TD>
63710 <TD width=10% BGCOLOR=#FBF5EF>
63711 <B>32</B>
63712 </TD>
63713 <TD width=10% BGCOLOR=#FBF5EF>
63714 <B>rw</B>
63715 </TD>
63716 <TD width=15% BGCOLOR=#FBF5EF>
63717 <B>0x00000000</B>
63718 </TD>
63719 <TD width=35% BGCOLOR=#FBF5EF>
63720 <B>--</B>
63721 </TD>
63722 </TR>
63723 </TABLE>
63724 <P>
63725 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63726 <TR valign="top">
63727 <TD width=15% BGCOLOR=#C0FFC0>
63728 <B>Field Name</B>
63729 </TD>
63730 <TD width=15% BGCOLOR=#C0FFC0>
63731 <B>Bits</B>
63732 </TD>
63733 <TD width=10% BGCOLOR=#C0FFC0>
63734 <B>Mask</B>
63735 </TD>
63736 <TD width=10% BGCOLOR=#C0FFC0>
63737 <B>Value</B>
63738 </TD>
63739 <TD width=15% BGCOLOR=#C0FFC0>
63740 <B>Shifted Value</B>
63741 </TD>
63742 <TD width=35% BGCOLOR=#C0FFC0>
63743 <B>Description</B>
63744 </TD>
63745 </TR>
63746 <TR valign="top">
63747 <TD width=15% BGCOLOR=#FBF5EF>
63748 <B>reg_ddrc_t_ckpde</B>
63749 </TD>
63750 <TD width=15% BGCOLOR=#FBF5EF>
63751 <B>3:0</B>
63752 </TD>
63753 <TD width=10% BGCOLOR=#FBF5EF>
63754 <B>f</B>
63755 </TD>
63756 <TD width=10% BGCOLOR=#FBF5EF>
63757 <B>2</B>
63758 </TD>
63759 <TD width=15% BGCOLOR=#FBF5EF>
63760 <B>2</B>
63761 </TD>
63762 <TD width=35% BGCOLOR=#FBF5EF>
63763 <B>This is the time after Power Down Entry that CK is maintained as a valid clock. Specifies the clock disable delay after PDE. Recommended setting for LPDDR2: 2.</B>
63764 </TD>
63765 </TR>
63766 <TR valign="top">
63767 <TD width=15% BGCOLOR=#FBF5EF>
63768 <B>reg_ddrc_t_ckpdx</B>
63769 </TD>
63770 <TD width=15% BGCOLOR=#FBF5EF>
63771 <B>7:4</B>
63772 </TD>
63773 <TD width=10% BGCOLOR=#FBF5EF>
63774 <B>f0</B>
63775 </TD>
63776 <TD width=10% BGCOLOR=#FBF5EF>
63777 <B>2</B>
63778 </TD>
63779 <TD width=15% BGCOLOR=#FBF5EF>
63780 <B>20</B>
63781 </TD>
63782 <TD width=35% BGCOLOR=#FBF5EF>
63783 <B>This is the time before Power Down Exit that CK is maintained as a valid clock before issuing PDX. Specifies the clock stable time before PDX. Recommended setting for LPDDR2: 2.</B>
63784 </TD>
63785 </TR>
63786 <TR valign="top">
63787 <TD width=15% BGCOLOR=#FBF5EF>
63788 <B>reg_ddrc_t_ckdpde</B>
63789 </TD>
63790 <TD width=15% BGCOLOR=#FBF5EF>
63791 <B>11:8</B>
63792 </TD>
63793 <TD width=10% BGCOLOR=#FBF5EF>
63794 <B>f00</B>
63795 </TD>
63796 <TD width=10% BGCOLOR=#FBF5EF>
63797 <B>2</B>
63798 </TD>
63799 <TD width=15% BGCOLOR=#FBF5EF>
63800 <B>200</B>
63801 </TD>
63802 <TD width=35% BGCOLOR=#FBF5EF>
63803 <B>This is the time after Deep Power Down Entry that CK is maintained as a valid clock. Specifies the clock disable delay after DPDE. Recommended setting for LPDDR2: 2.</B>
63804 </TD>
63805 </TR>
63806 <TR valign="top">
63807 <TD width=15% BGCOLOR=#FBF5EF>
63808 <B>reg_ddrc_t_ckdpdx</B>
63809 </TD>
63810 <TD width=15% BGCOLOR=#FBF5EF>
63811 <B>15:12</B>
63812 </TD>
63813 <TD width=10% BGCOLOR=#FBF5EF>
63814 <B>f000</B>
63815 </TD>
63816 <TD width=10% BGCOLOR=#FBF5EF>
63817 <B>2</B>
63818 </TD>
63819 <TD width=15% BGCOLOR=#FBF5EF>
63820 <B>2000</B>
63821 </TD>
63822 <TD width=35% BGCOLOR=#FBF5EF>
63823 <B>This is the time before Deep Power Down Exit that CK is maintained as a valid clock before issuing DPDX. Specifies the clock stable time before DPDX. Recommended setting for LPDDR2: 2.</B>
63824 </TD>
63825 </TR>
63826 <TR valign="top">
63827 <TD width=15% BGCOLOR=#FBF5EF>
63828 <B>reg_ddrc_t_ckcsx</B>
63829 </TD>
63830 <TD width=15% BGCOLOR=#FBF5EF>
63831 <B>19:16</B>
63832 </TD>
63833 <TD width=10% BGCOLOR=#FBF5EF>
63834 <B>f0000</B>
63835 </TD>
63836 <TD width=10% BGCOLOR=#FBF5EF>
63837 <B>3</B>
63838 </TD>
63839 <TD width=15% BGCOLOR=#FBF5EF>
63840 <B>30000</B>
63841 </TD>
63842 <TD width=35% BGCOLOR=#FBF5EF>
63843 <B>This is the time before Clock Stop Exit that CK is maintained as a valid clock before issuing DPDX. Specifies the clock stable time before next command after Clock Stop Exit. Recommended setting for LPDDR2: tXP + 2.</B>
63844 </TD>
63845 </TR>
63846 <TR valign="top">
63847 <TD width=15% BGCOLOR=#C0C0C0>
63848 <B>ctrl_reg6@0XF800607C</B>
63849 </TD>
63850 <TD width=15% BGCOLOR=#C0C0C0>
63851 <B>31:0</B>
63852 </TD>
63853 <TD width=10% BGCOLOR=#C0C0C0>
63854 <B>fffff</B>
63855 </TD>
63856 <TD width=10% BGCOLOR=#C0C0C0>
63857 <B></B>
63858 </TD>
63859 <TD width=15% BGCOLOR=#C0C0C0>
63860 <B>32222</B>
63861 </TD>
63862 <TD width=35% BGCOLOR=#C0C0C0>
63863 <B>Controller register 6</B>
63864 </TD>
63865 </TR>
63866 </TABLE>
63867 <P>
63868 <H2><a name="CHE_REFRESH_TIMER01">Register (<A href=#mod___slcr> slcr </A>)CHE_REFRESH_TIMER01</a></H2>
63869 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63870 <TR valign="top">
63871 <TD width=15% BGCOLOR=#FFFF00>
63872 <B>Register Name</B>
63873 </TD>
63874 <TD width=15% BGCOLOR=#FFFF00>
63875 <B>Address</B>
63876 </TD>
63877 <TD width=10% BGCOLOR=#FFFF00>
63878 <B>Width</B>
63879 </TD>
63880 <TD width=10% BGCOLOR=#FFFF00>
63881 <B>Type</B>
63882 </TD>
63883 <TD width=15% BGCOLOR=#FFFF00>
63884 <B>Reset Value</B>
63885 </TD>
63886 <TD width=35% BGCOLOR=#FFFF00>
63887 <B>Description</B>
63888 </TD>
63889 </TR>
63890 <TR valign="top">
63891 <TD width=15% BGCOLOR=#FBF5EF>
63892 <B>CHE_REFRESH_TIMER01</B>
63893 </TD>
63894 <TD width=15% BGCOLOR=#FBF5EF>
63895 <B>0XF80060A0</B>
63896 </TD>
63897 <TD width=10% BGCOLOR=#FBF5EF>
63898 <B>32</B>
63899 </TD>
63900 <TD width=10% BGCOLOR=#FBF5EF>
63901 <B>rw</B>
63902 </TD>
63903 <TD width=15% BGCOLOR=#FBF5EF>
63904 <B>0x00000000</B>
63905 </TD>
63906 <TD width=35% BGCOLOR=#FBF5EF>
63907 <B>--</B>
63908 </TD>
63909 </TR>
63910 </TABLE>
63911 <P>
63912 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63913 <TR valign="top">
63914 <TD width=15% BGCOLOR=#C0FFC0>
63915 <B>Field Name</B>
63916 </TD>
63917 <TD width=15% BGCOLOR=#C0FFC0>
63918 <B>Bits</B>
63919 </TD>
63920 <TD width=10% BGCOLOR=#C0FFC0>
63921 <B>Mask</B>
63922 </TD>
63923 <TD width=10% BGCOLOR=#C0FFC0>
63924 <B>Value</B>
63925 </TD>
63926 <TD width=15% BGCOLOR=#C0FFC0>
63927 <B>Shifted Value</B>
63928 </TD>
63929 <TD width=35% BGCOLOR=#C0FFC0>
63930 <B>Description</B>
63931 </TD>
63932 </TR>
63933 <TR valign="top">
63934 <TD width=15% BGCOLOR=#FBF5EF>
63935 <B>refresh_timer0_start_value_x32</B>
63936 </TD>
63937 <TD width=15% BGCOLOR=#FBF5EF>
63938 <B>11:0</B>
63939 </TD>
63940 <TD width=10% BGCOLOR=#FBF5EF>
63941 <B>fff</B>
63942 </TD>
63943 <TD width=10% BGCOLOR=#FBF5EF>
63944 <B>0</B>
63945 </TD>
63946 <TD width=15% BGCOLOR=#FBF5EF>
63947 <B>0</B>
63948 </TD>
63949 <TD width=35% BGCOLOR=#FBF5EF>
63950 <B>Refresh Timer for Rank 1. Unit: in multiples of 32 clocks. (Only present in multi-rank configurations). FOR PERFORMANCE ONLY.</B>
63951 </TD>
63952 </TR>
63953 <TR valign="top">
63954 <TD width=15% BGCOLOR=#FBF5EF>
63955 <B>refresh_timer1_start_value_x32</B>
63956 </TD>
63957 <TD width=15% BGCOLOR=#FBF5EF>
63958 <B>23:12</B>
63959 </TD>
63960 <TD width=10% BGCOLOR=#FBF5EF>
63961 <B>fff000</B>
63962 </TD>
63963 <TD width=10% BGCOLOR=#FBF5EF>
63964 <B>8</B>
63965 </TD>
63966 <TD width=15% BGCOLOR=#FBF5EF>
63967 <B>8000</B>
63968 </TD>
63969 <TD width=35% BGCOLOR=#FBF5EF>
63970 <B>Refresh Timer for Rank 0. (Only present in multi-rank configurations). Unit: in multiples of 32 clocks. FOR PERFORMANCE ONLY.</B>
63971 </TD>
63972 </TR>
63973 <TR valign="top">
63974 <TD width=15% BGCOLOR=#C0C0C0>
63975 <B>CHE_REFRESH_TIMER01@0XF80060A0</B>
63976 </TD>
63977 <TD width=15% BGCOLOR=#C0C0C0>
63978 <B>31:0</B>
63979 </TD>
63980 <TD width=10% BGCOLOR=#C0C0C0>
63981 <B>ffffff</B>
63982 </TD>
63983 <TD width=10% BGCOLOR=#C0C0C0>
63984 <B></B>
63985 </TD>
63986 <TD width=15% BGCOLOR=#C0C0C0>
63987 <B>8000</B>
63988 </TD>
63989 <TD width=35% BGCOLOR=#C0C0C0>
63990 <B>CHE_REFRESH_TIMER01</B>
63991 </TD>
63992 </TR>
63993 </TABLE>
63994 <P>
63995 <H2><a name="CHE_T_ZQ">Register (<A href=#mod___slcr> slcr </A>)CHE_T_ZQ</a></H2>
63996 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
63997 <TR valign="top">
63998 <TD width=15% BGCOLOR=#FFFF00>
63999 <B>Register Name</B>
64000 </TD>
64001 <TD width=15% BGCOLOR=#FFFF00>
64002 <B>Address</B>
64003 </TD>
64004 <TD width=10% BGCOLOR=#FFFF00>
64005 <B>Width</B>
64006 </TD>
64007 <TD width=10% BGCOLOR=#FFFF00>
64008 <B>Type</B>
64009 </TD>
64010 <TD width=15% BGCOLOR=#FFFF00>
64011 <B>Reset Value</B>
64012 </TD>
64013 <TD width=35% BGCOLOR=#FFFF00>
64014 <B>Description</B>
64015 </TD>
64016 </TR>
64017 <TR valign="top">
64018 <TD width=15% BGCOLOR=#FBF5EF>
64019 <B>CHE_T_ZQ</B>
64020 </TD>
64021 <TD width=15% BGCOLOR=#FBF5EF>
64022 <B>0XF80060A4</B>
64023 </TD>
64024 <TD width=10% BGCOLOR=#FBF5EF>
64025 <B>32</B>
64026 </TD>
64027 <TD width=10% BGCOLOR=#FBF5EF>
64028 <B>rw</B>
64029 </TD>
64030 <TD width=15% BGCOLOR=#FBF5EF>
64031 <B>0x00000000</B>
64032 </TD>
64033 <TD width=35% BGCOLOR=#FBF5EF>
64034 <B>--</B>
64035 </TD>
64036 </TR>
64037 </TABLE>
64038 <P>
64039 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64040 <TR valign="top">
64041 <TD width=15% BGCOLOR=#C0FFC0>
64042 <B>Field Name</B>
64043 </TD>
64044 <TD width=15% BGCOLOR=#C0FFC0>
64045 <B>Bits</B>
64046 </TD>
64047 <TD width=10% BGCOLOR=#C0FFC0>
64048 <B>Mask</B>
64049 </TD>
64050 <TD width=10% BGCOLOR=#C0FFC0>
64051 <B>Value</B>
64052 </TD>
64053 <TD width=15% BGCOLOR=#C0FFC0>
64054 <B>Shifted Value</B>
64055 </TD>
64056 <TD width=35% BGCOLOR=#C0FFC0>
64057 <B>Description</B>
64058 </TD>
64059 </TR>
64060 <TR valign="top">
64061 <TD width=15% BGCOLOR=#FBF5EF>
64062 <B>reg_ddrc_dis_auto_zq</B>
64063 </TD>
64064 <TD width=15% BGCOLOR=#FBF5EF>
64065 <B>0:0</B>
64066 </TD>
64067 <TD width=10% BGCOLOR=#FBF5EF>
64068 <B>1</B>
64069 </TD>
64070 <TD width=10% BGCOLOR=#FBF5EF>
64071 <B>0</B>
64072 </TD>
64073 <TD width=15% BGCOLOR=#FBF5EF>
64074 <B>0</B>
64075 </TD>
64076 <TD width=35% BGCOLOR=#FBF5EF>
64077 <B>1=disable controller generation of ZQCS command. Co_gs_zq_calib_short can be used instead to control ZQ calibration commands. 0=internally generate ZQCS commands based on reg_ddrc_t_zq_short_interval_x1024 This is only present for implementations supporting DDR3 and LPDDR2 devices.</B>
64078 </TD>
64079 </TR>
64080 <TR valign="top">
64081 <TD width=15% BGCOLOR=#FBF5EF>
64082 <B>reg_ddrc_ddr3</B>
64083 </TD>
64084 <TD width=15% BGCOLOR=#FBF5EF>
64085 <B>1:1</B>
64086 </TD>
64087 <TD width=10% BGCOLOR=#FBF5EF>
64088 <B>2</B>
64089 </TD>
64090 <TD width=10% BGCOLOR=#FBF5EF>
64091 <B>1</B>
64092 </TD>
64093 <TD width=15% BGCOLOR=#FBF5EF>
64094 <B>2</B>
64095 </TD>
64096 <TD width=35% BGCOLOR=#FBF5EF>
64097 <B>Indicates operating in DDR2/DDR3 mode. Default value is set for DDR3.</B>
64098 </TD>
64099 </TR>
64100 <TR valign="top">
64101 <TD width=15% BGCOLOR=#FBF5EF>
64102 <B>reg_ddrc_t_mod</B>
64103 </TD>
64104 <TD width=15% BGCOLOR=#FBF5EF>
64105 <B>11:2</B>
64106 </TD>
64107 <TD width=10% BGCOLOR=#FBF5EF>
64108 <B>ffc</B>
64109 </TD>
64110 <TD width=10% BGCOLOR=#FBF5EF>
64111 <B>200</B>
64112 </TD>
64113 <TD width=15% BGCOLOR=#FBF5EF>
64114 <B>800</B>
64115 </TD>
64116 <TD width=35% BGCOLOR=#FBF5EF>
64117 <B>Mode register set command update delay (minimum the larger of 12 clock cycles or 15ns)</B>
64118 </TD>
64119 </TR>
64120 <TR valign="top">
64121 <TD width=15% BGCOLOR=#FBF5EF>
64122 <B>reg_ddrc_t_zq_long_nop</B>
64123 </TD>
64124 <TD width=15% BGCOLOR=#FBF5EF>
64125 <B>21:12</B>
64126 </TD>
64127 <TD width=10% BGCOLOR=#FBF5EF>
64128 <B>3ff000</B>
64129 </TD>
64130 <TD width=10% BGCOLOR=#FBF5EF>
64131 <B>200</B>
64132 </TD>
64133 <TD width=15% BGCOLOR=#FBF5EF>
64134 <B>200000</B>
64135 </TD>
64136 <TD width=35% BGCOLOR=#FBF5EF>
64137 <B>DDR2: not applicable. LPDDR2 and DDR3: Number of cycles of NOP required after a ZQCL (ZQ calibration long) command is issued to DRAM. Units: Clock cycles.</B>
64138 </TD>
64139 </TR>
64140 <TR valign="top">
64141 <TD width=15% BGCOLOR=#FBF5EF>
64142 <B>reg_ddrc_t_zq_short_nop</B>
64143 </TD>
64144 <TD width=15% BGCOLOR=#FBF5EF>
64145 <B>31:22</B>
64146 </TD>
64147 <TD width=10% BGCOLOR=#FBF5EF>
64148 <B>ffc00000</B>
64149 </TD>
64150 <TD width=10% BGCOLOR=#FBF5EF>
64151 <B>40</B>
64152 </TD>
64153 <TD width=15% BGCOLOR=#FBF5EF>
64154 <B>10000000</B>
64155 </TD>
64156 <TD width=35% BGCOLOR=#FBF5EF>
64157 <B>DDR2: not applicable. LPDDR2 and DDR3: Number of cycles of NOP required after a ZQCS (ZQ calibration short) command is issued to DRAM. Units: Clock cycles.</B>
64158 </TD>
64159 </TR>
64160 <TR valign="top">
64161 <TD width=15% BGCOLOR=#C0C0C0>
64162 <B>CHE_T_ZQ@0XF80060A4</B>
64163 </TD>
64164 <TD width=15% BGCOLOR=#C0C0C0>
64165 <B>31:0</B>
64166 </TD>
64167 <TD width=10% BGCOLOR=#C0C0C0>
64168 <B>ffffffff</B>
64169 </TD>
64170 <TD width=10% BGCOLOR=#C0C0C0>
64171 <B></B>
64172 </TD>
64173 <TD width=15% BGCOLOR=#C0C0C0>
64174 <B>10200802</B>
64175 </TD>
64176 <TD width=35% BGCOLOR=#C0C0C0>
64177 <B>ZQ parameters</B>
64178 </TD>
64179 </TR>
64180 </TABLE>
64181 <P>
64182 <H2><a name="CHE_T_ZQ_Short_Interval_Reg">Register (<A href=#mod___slcr> slcr </A>)CHE_T_ZQ_Short_Interval_Reg</a></H2>
64183 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64184 <TR valign="top">
64185 <TD width=15% BGCOLOR=#FFFF00>
64186 <B>Register Name</B>
64187 </TD>
64188 <TD width=15% BGCOLOR=#FFFF00>
64189 <B>Address</B>
64190 </TD>
64191 <TD width=10% BGCOLOR=#FFFF00>
64192 <B>Width</B>
64193 </TD>
64194 <TD width=10% BGCOLOR=#FFFF00>
64195 <B>Type</B>
64196 </TD>
64197 <TD width=15% BGCOLOR=#FFFF00>
64198 <B>Reset Value</B>
64199 </TD>
64200 <TD width=35% BGCOLOR=#FFFF00>
64201 <B>Description</B>
64202 </TD>
64203 </TR>
64204 <TR valign="top">
64205 <TD width=15% BGCOLOR=#FBF5EF>
64206 <B>CHE_T_ZQ_Short_Interval_Reg</B>
64207 </TD>
64208 <TD width=15% BGCOLOR=#FBF5EF>
64209 <B>0XF80060A8</B>
64210 </TD>
64211 <TD width=10% BGCOLOR=#FBF5EF>
64212 <B>32</B>
64213 </TD>
64214 <TD width=10% BGCOLOR=#FBF5EF>
64215 <B>rw</B>
64216 </TD>
64217 <TD width=15% BGCOLOR=#FBF5EF>
64218 <B>0x00000000</B>
64219 </TD>
64220 <TD width=35% BGCOLOR=#FBF5EF>
64221 <B>--</B>
64222 </TD>
64223 </TR>
64224 </TABLE>
64225 <P>
64226 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64227 <TR valign="top">
64228 <TD width=15% BGCOLOR=#C0FFC0>
64229 <B>Field Name</B>
64230 </TD>
64231 <TD width=15% BGCOLOR=#C0FFC0>
64232 <B>Bits</B>
64233 </TD>
64234 <TD width=10% BGCOLOR=#C0FFC0>
64235 <B>Mask</B>
64236 </TD>
64237 <TD width=10% BGCOLOR=#C0FFC0>
64238 <B>Value</B>
64239 </TD>
64240 <TD width=15% BGCOLOR=#C0FFC0>
64241 <B>Shifted Value</B>
64242 </TD>
64243 <TD width=35% BGCOLOR=#C0FFC0>
64244 <B>Description</B>
64245 </TD>
64246 </TR>
64247 <TR valign="top">
64248 <TD width=15% BGCOLOR=#FBF5EF>
64249 <B>t_zq_short_interval_x1024</B>
64250 </TD>
64251 <TD width=15% BGCOLOR=#FBF5EF>
64252 <B>19:0</B>
64253 </TD>
64254 <TD width=10% BGCOLOR=#FBF5EF>
64255 <B>fffff</B>
64256 </TD>
64257 <TD width=10% BGCOLOR=#FBF5EF>
64258 <B>cb73</B>
64259 </TD>
64260 <TD width=15% BGCOLOR=#FBF5EF>
64261 <B>cb73</B>
64262 </TD>
64263 <TD width=35% BGCOLOR=#FBF5EF>
64264 <B>DDR2: not used. LPDDR2 and DDR3: Average interval to wait between automatically issuing ZQCS (ZQ calibration short) commands to DDR3 devices. Meaningless if reg_ddrc_dis_auto_zq=1. Units: 1024 Clock cycles.</B>
64265 </TD>
64266 </TR>
64267 <TR valign="top">
64268 <TD width=15% BGCOLOR=#FBF5EF>
64269 <B>dram_rstn_x1024</B>
64270 </TD>
64271 <TD width=15% BGCOLOR=#FBF5EF>
64272 <B>27:20</B>
64273 </TD>
64274 <TD width=10% BGCOLOR=#FBF5EF>
64275 <B>ff00000</B>
64276 </TD>
64277 <TD width=10% BGCOLOR=#FBF5EF>
64278 <B>69</B>
64279 </TD>
64280 <TD width=15% BGCOLOR=#FBF5EF>
64281 <B>6900000</B>
64282 </TD>
64283 <TD width=35% BGCOLOR=#FBF5EF>
64284 <B>Number of cycles to assert DRAM reset signal during init sequence. Units: 1024 Clock cycles. Applicable for DDR3 only.</B>
64285 </TD>
64286 </TR>
64287 <TR valign="top">
64288 <TD width=15% BGCOLOR=#C0C0C0>
64289 <B>CHE_T_ZQ_Short_Interval_Reg@0XF80060A8</B>
64290 </TD>
64291 <TD width=15% BGCOLOR=#C0C0C0>
64292 <B>31:0</B>
64293 </TD>
64294 <TD width=10% BGCOLOR=#C0C0C0>
64295 <B>fffffff</B>
64296 </TD>
64297 <TD width=10% BGCOLOR=#C0C0C0>
64298 <B></B>
64299 </TD>
64300 <TD width=15% BGCOLOR=#C0C0C0>
64301 <B>690cb73</B>
64302 </TD>
64303 <TD width=35% BGCOLOR=#C0C0C0>
64304 <B>Misc parameters</B>
64305 </TD>
64306 </TR>
64307 </TABLE>
64308 <P>
64309 <H2><a name="deep_pwrdwn_reg">Register (<A href=#mod___slcr> slcr </A>)deep_pwrdwn_reg</a></H2>
64310 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64311 <TR valign="top">
64312 <TD width=15% BGCOLOR=#FFFF00>
64313 <B>Register Name</B>
64314 </TD>
64315 <TD width=15% BGCOLOR=#FFFF00>
64316 <B>Address</B>
64317 </TD>
64318 <TD width=10% BGCOLOR=#FFFF00>
64319 <B>Width</B>
64320 </TD>
64321 <TD width=10% BGCOLOR=#FFFF00>
64322 <B>Type</B>
64323 </TD>
64324 <TD width=15% BGCOLOR=#FFFF00>
64325 <B>Reset Value</B>
64326 </TD>
64327 <TD width=35% BGCOLOR=#FFFF00>
64328 <B>Description</B>
64329 </TD>
64330 </TR>
64331 <TR valign="top">
64332 <TD width=15% BGCOLOR=#FBF5EF>
64333 <B>deep_pwrdwn_reg</B>
64334 </TD>
64335 <TD width=15% BGCOLOR=#FBF5EF>
64336 <B>0XF80060AC</B>
64337 </TD>
64338 <TD width=10% BGCOLOR=#FBF5EF>
64339 <B>32</B>
64340 </TD>
64341 <TD width=10% BGCOLOR=#FBF5EF>
64342 <B>rw</B>
64343 </TD>
64344 <TD width=15% BGCOLOR=#FBF5EF>
64345 <B>0x00000000</B>
64346 </TD>
64347 <TD width=35% BGCOLOR=#FBF5EF>
64348 <B>--</B>
64349 </TD>
64350 </TR>
64351 </TABLE>
64352 <P>
64353 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64354 <TR valign="top">
64355 <TD width=15% BGCOLOR=#C0FFC0>
64356 <B>Field Name</B>
64357 </TD>
64358 <TD width=15% BGCOLOR=#C0FFC0>
64359 <B>Bits</B>
64360 </TD>
64361 <TD width=10% BGCOLOR=#C0FFC0>
64362 <B>Mask</B>
64363 </TD>
64364 <TD width=10% BGCOLOR=#C0FFC0>
64365 <B>Value</B>
64366 </TD>
64367 <TD width=15% BGCOLOR=#C0FFC0>
64368 <B>Shifted Value</B>
64369 </TD>
64370 <TD width=35% BGCOLOR=#C0FFC0>
64371 <B>Description</B>
64372 </TD>
64373 </TR>
64374 <TR valign="top">
64375 <TD width=15% BGCOLOR=#FBF5EF>
64376 <B>deeppowerdown_en</B>
64377 </TD>
64378 <TD width=15% BGCOLOR=#FBF5EF>
64379 <B>0:0</B>
64380 </TD>
64381 <TD width=10% BGCOLOR=#FBF5EF>
64382 <B>1</B>
64383 </TD>
64384 <TD width=10% BGCOLOR=#FBF5EF>
64385 <B>0</B>
64386 </TD>
64387 <TD width=15% BGCOLOR=#FBF5EF>
64388 <B>0</B>
64389 </TD>
64390 <TD width=35% BGCOLOR=#FBF5EF>
64391 <B>DDR2 and DDR3: not used. LPDDR2: 0: Brings Controller out of Deep Powerdown mode. 1: Puts DRAM into Deep Powerdown mode when the transaction store is empty. For performance only. Dynamic Bit Field.</B>
64392 </TD>
64393 </TR>
64394 <TR valign="top">
64395 <TD width=15% BGCOLOR=#FBF5EF>
64396 <B>deeppowerdown_to_x1024</B>
64397 </TD>
64398 <TD width=15% BGCOLOR=#FBF5EF>
64399 <B>8:1</B>
64400 </TD>
64401 <TD width=10% BGCOLOR=#FBF5EF>
64402 <B>1fe</B>
64403 </TD>
64404 <TD width=10% BGCOLOR=#FBF5EF>
64405 <B>ff</B>
64406 </TD>
64407 <TD width=15% BGCOLOR=#FBF5EF>
64408 <B>1fe</B>
64409 </TD>
64410 <TD width=35% BGCOLOR=#FBF5EF>
64411 <B>DDR2 and DDR3: not sued. LPDDR2: Minimum deep power down time. DDR exits from deep power down mode immediately after reg_ddrc_deeppowerdown_en is deasserted. Value from the spec is 500us. Units are in 1024 clock cycles. For performance only.</B>
64412 </TD>
64413 </TR>
64414 <TR valign="top">
64415 <TD width=15% BGCOLOR=#C0C0C0>
64416 <B>deep_pwrdwn_reg@0XF80060AC</B>
64417 </TD>
64418 <TD width=15% BGCOLOR=#C0C0C0>
64419 <B>31:0</B>
64420 </TD>
64421 <TD width=10% BGCOLOR=#C0C0C0>
64422 <B>1ff</B>
64423 </TD>
64424 <TD width=10% BGCOLOR=#C0C0C0>
64425 <B></B>
64426 </TD>
64427 <TD width=15% BGCOLOR=#C0C0C0>
64428 <B>1fe</B>
64429 </TD>
64430 <TD width=35% BGCOLOR=#C0C0C0>
64431 <B>Deep powerdown (LPDDR2)</B>
64432 </TD>
64433 </TR>
64434 </TABLE>
64435 <P>
64436 <H2><a name="reg_2c">Register (<A href=#mod___slcr> slcr </A>)reg_2c</a></H2>
64437 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64438 <TR valign="top">
64439 <TD width=15% BGCOLOR=#FFFF00>
64440 <B>Register Name</B>
64441 </TD>
64442 <TD width=15% BGCOLOR=#FFFF00>
64443 <B>Address</B>
64444 </TD>
64445 <TD width=10% BGCOLOR=#FFFF00>
64446 <B>Width</B>
64447 </TD>
64448 <TD width=10% BGCOLOR=#FFFF00>
64449 <B>Type</B>
64450 </TD>
64451 <TD width=15% BGCOLOR=#FFFF00>
64452 <B>Reset Value</B>
64453 </TD>
64454 <TD width=35% BGCOLOR=#FFFF00>
64455 <B>Description</B>
64456 </TD>
64457 </TR>
64458 <TR valign="top">
64459 <TD width=15% BGCOLOR=#FBF5EF>
64460 <B>reg_2c</B>
64461 </TD>
64462 <TD width=15% BGCOLOR=#FBF5EF>
64463 <B>0XF80060B0</B>
64464 </TD>
64465 <TD width=10% BGCOLOR=#FBF5EF>
64466 <B>32</B>
64467 </TD>
64468 <TD width=10% BGCOLOR=#FBF5EF>
64469 <B>rw</B>
64470 </TD>
64471 <TD width=15% BGCOLOR=#FBF5EF>
64472 <B>0x00000000</B>
64473 </TD>
64474 <TD width=35% BGCOLOR=#FBF5EF>
64475 <B>--</B>
64476 </TD>
64477 </TR>
64478 </TABLE>
64479 <P>
64480 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64481 <TR valign="top">
64482 <TD width=15% BGCOLOR=#C0FFC0>
64483 <B>Field Name</B>
64484 </TD>
64485 <TD width=15% BGCOLOR=#C0FFC0>
64486 <B>Bits</B>
64487 </TD>
64488 <TD width=10% BGCOLOR=#C0FFC0>
64489 <B>Mask</B>
64490 </TD>
64491 <TD width=10% BGCOLOR=#C0FFC0>
64492 <B>Value</B>
64493 </TD>
64494 <TD width=15% BGCOLOR=#C0FFC0>
64495 <B>Shifted Value</B>
64496 </TD>
64497 <TD width=35% BGCOLOR=#C0FFC0>
64498 <B>Description</B>
64499 </TD>
64500 </TR>
64501 <TR valign="top">
64502 <TD width=15% BGCOLOR=#FBF5EF>
64503 <B>dfi_wrlvl_max_x1024</B>
64504 </TD>
64505 <TD width=15% BGCOLOR=#FBF5EF>
64506 <B>11:0</B>
64507 </TD>
64508 <TD width=10% BGCOLOR=#FBF5EF>
64509 <B>fff</B>
64510 </TD>
64511 <TD width=10% BGCOLOR=#FBF5EF>
64512 <B>fff</B>
64513 </TD>
64514 <TD width=15% BGCOLOR=#FBF5EF>
64515 <B>fff</B>
64516 </TD>
64517 <TD width=35% BGCOLOR=#FBF5EF>
64518 <B>Write leveling maximum time. Specifies the maximum number of clock cycles that the controller will wait for a response (phy_dfi_wrlvl_resp) to a write leveling enable signal (ddrc_dfi_wrlvl_en). Only applicable when connecting to PHY's operating in 'PHY WrLvl Evaluation' mode. Typical value 0xFFF Units 1024 clocks</B>
64519 </TD>
64520 </TR>
64521 <TR valign="top">
64522 <TD width=15% BGCOLOR=#FBF5EF>
64523 <B>dfi_rdlvl_max_x1024</B>
64524 </TD>
64525 <TD width=15% BGCOLOR=#FBF5EF>
64526 <B>23:12</B>
64527 </TD>
64528 <TD width=10% BGCOLOR=#FBF5EF>
64529 <B>fff000</B>
64530 </TD>
64531 <TD width=10% BGCOLOR=#FBF5EF>
64532 <B>fff</B>
64533 </TD>
64534 <TD width=15% BGCOLOR=#FBF5EF>
64535 <B>fff000</B>
64536 </TD>
64537 <TD width=35% BGCOLOR=#FBF5EF>
64538 <B>Read leveling maximum time. Specifies the maximum number of clock cycles that the controller will wait for a response (phy_dfi_rdlvl_resp) to a read leveling enable signal (ddrc_dfi_rdlvl_en or ddrc_dfi_rdlvl_gate_en). Only applicable when connecting to PHY's operating in 'PHY RdLvl Evaluation' mode. Typical value 0xFFF Units 1024 clocks</B>
64539 </TD>
64540 </TR>
64541 <TR valign="top">
64542 <TD width=15% BGCOLOR=#FBF5EF>
64543 <B>ddrc_reg_twrlvl_max_error</B>
64544 </TD>
64545 <TD width=15% BGCOLOR=#FBF5EF>
64546 <B>24:24</B>
64547 </TD>
64548 <TD width=10% BGCOLOR=#FBF5EF>
64549 <B>1000000</B>
64550 </TD>
64551 <TD width=10% BGCOLOR=#FBF5EF>
64552 <B>0</B>
64553 </TD>
64554 <TD width=15% BGCOLOR=#FBF5EF>
64555 <B>0</B>
64556 </TD>
64557 <TD width=35% BGCOLOR=#FBF5EF>
64558 <B>When '1' indicates that the reg_ddrc_dfi_wrlvl_max_x1024 timer has timed out. This is a Clear-on-Write register. If write leveling timed out, an error is indicated by the DDRC and this bit gets set. The value is held until it is cleared. Clearing is done by writing a '0' to this register. Only present in designs that support DDR3.</B>
64559 </TD>
64560 </TR>
64561 <TR valign="top">
64562 <TD width=15% BGCOLOR=#FBF5EF>
64563 <B>ddrc_reg_trdlvl_max_error</B>
64564 </TD>
64565 <TD width=15% BGCOLOR=#FBF5EF>
64566 <B>25:25</B>
64567 </TD>
64568 <TD width=10% BGCOLOR=#FBF5EF>
64569 <B>2000000</B>
64570 </TD>
64571 <TD width=10% BGCOLOR=#FBF5EF>
64572 <B>0</B>
64573 </TD>
64574 <TD width=15% BGCOLOR=#FBF5EF>
64575 <B>0</B>
64576 </TD>
64577 <TD width=35% BGCOLOR=#FBF5EF>
64578 <B>DDR2: not applicable. LPDDR2 and DDR3: When '1' indicates that the reg_ddrc_dfi_rdrlvl_max_x1024 timer has timed out. This is a Clear-on-Write register. If read leveling or gate training timed out, an error is indicated by the DDRC and this bit gets set. The value is held at that value until it is cleared. Clearing is done by writing a '0' to this register.</B>
64579 </TD>
64580 </TR>
64581 <TR valign="top">
64582 <TD width=15% BGCOLOR=#FBF5EF>
64583 <B>reg_ddrc_dfi_wr_level_en</B>
64584 </TD>
64585 <TD width=15% BGCOLOR=#FBF5EF>
64586 <B>26:26</B>
64587 </TD>
64588 <TD width=10% BGCOLOR=#FBF5EF>
64589 <B>4000000</B>
64590 </TD>
64591 <TD width=10% BGCOLOR=#FBF5EF>
64592 <B>1</B>
64593 </TD>
64594 <TD width=15% BGCOLOR=#FBF5EF>
64595 <B>4000000</B>
64596 </TD>
64597 <TD width=35% BGCOLOR=#FBF5EF>
64598 <B>0: Write leveling disabled. 1: Write leveling mode has been enabled as part of init sequence; Valid only for DDR3 DFI designs</B>
64599 </TD>
64600 </TR>
64601 <TR valign="top">
64602 <TD width=15% BGCOLOR=#FBF5EF>
64603 <B>reg_ddrc_dfi_rd_dqs_gate_level</B>
64604 </TD>
64605 <TD width=15% BGCOLOR=#FBF5EF>
64606 <B>27:27</B>
64607 </TD>
64608 <TD width=10% BGCOLOR=#FBF5EF>
64609 <B>8000000</B>
64610 </TD>
64611 <TD width=10% BGCOLOR=#FBF5EF>
64612 <B>1</B>
64613 </TD>
64614 <TD width=15% BGCOLOR=#FBF5EF>
64615 <B>8000000</B>
64616 </TD>
64617 <TD width=35% BGCOLOR=#FBF5EF>
64618 <B>0: Read DQS gate leveling is disabled. 1: Read DQS Gate Leveling mode has been enabled as part of init sequence; Valid only for DDR3 DFI designs</B>
64619 </TD>
64620 </TR>
64621 <TR valign="top">
64622 <TD width=15% BGCOLOR=#FBF5EF>
64623 <B>reg_ddrc_dfi_rd_data_eye_train</B>
64624 </TD>
64625 <TD width=15% BGCOLOR=#FBF5EF>
64626 <B>28:28</B>
64627 </TD>
64628 <TD width=10% BGCOLOR=#FBF5EF>
64629 <B>10000000</B>
64630 </TD>
64631 <TD width=10% BGCOLOR=#FBF5EF>
64632 <B>1</B>
64633 </TD>
64634 <TD width=15% BGCOLOR=#FBF5EF>
64635 <B>10000000</B>
64636 </TD>
64637 <TD width=35% BGCOLOR=#FBF5EF>
64638 <B>DDR2: not applicable. LPDDR2 and DDR3: 0: 1: Read Data Eye training mode has been enabled as part of init sequence.</B>
64639 </TD>
64640 </TR>
64641 <TR valign="top">
64642 <TD width=15% BGCOLOR=#C0C0C0>
64643 <B>reg_2c@0XF80060B0</B>
64644 </TD>
64645 <TD width=15% BGCOLOR=#C0C0C0>
64646 <B>31:0</B>
64647 </TD>
64648 <TD width=10% BGCOLOR=#C0C0C0>
64649 <B>1fffffff</B>
64650 </TD>
64651 <TD width=10% BGCOLOR=#C0C0C0>
64652 <B></B>
64653 </TD>
64654 <TD width=15% BGCOLOR=#C0C0C0>
64655 <B>1cffffff</B>
64656 </TD>
64657 <TD width=35% BGCOLOR=#C0C0C0>
64658 <B>Training control</B>
64659 </TD>
64660 </TR>
64661 </TABLE>
64662 <P>
64663 <H2><a name="reg_2d">Register (<A href=#mod___slcr> slcr </A>)reg_2d</a></H2>
64664 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64665 <TR valign="top">
64666 <TD width=15% BGCOLOR=#FFFF00>
64667 <B>Register Name</B>
64668 </TD>
64669 <TD width=15% BGCOLOR=#FFFF00>
64670 <B>Address</B>
64671 </TD>
64672 <TD width=10% BGCOLOR=#FFFF00>
64673 <B>Width</B>
64674 </TD>
64675 <TD width=10% BGCOLOR=#FFFF00>
64676 <B>Type</B>
64677 </TD>
64678 <TD width=15% BGCOLOR=#FFFF00>
64679 <B>Reset Value</B>
64680 </TD>
64681 <TD width=35% BGCOLOR=#FFFF00>
64682 <B>Description</B>
64683 </TD>
64684 </TR>
64685 <TR valign="top">
64686 <TD width=15% BGCOLOR=#FBF5EF>
64687 <B>reg_2d</B>
64688 </TD>
64689 <TD width=15% BGCOLOR=#FBF5EF>
64690 <B>0XF80060B4</B>
64691 </TD>
64692 <TD width=10% BGCOLOR=#FBF5EF>
64693 <B>32</B>
64694 </TD>
64695 <TD width=10% BGCOLOR=#FBF5EF>
64696 <B>rw</B>
64697 </TD>
64698 <TD width=15% BGCOLOR=#FBF5EF>
64699 <B>0x00000000</B>
64700 </TD>
64701 <TD width=35% BGCOLOR=#FBF5EF>
64702 <B>--</B>
64703 </TD>
64704 </TR>
64705 </TABLE>
64706 <P>
64707 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64708 <TR valign="top">
64709 <TD width=15% BGCOLOR=#C0FFC0>
64710 <B>Field Name</B>
64711 </TD>
64712 <TD width=15% BGCOLOR=#C0FFC0>
64713 <B>Bits</B>
64714 </TD>
64715 <TD width=10% BGCOLOR=#C0FFC0>
64716 <B>Mask</B>
64717 </TD>
64718 <TD width=10% BGCOLOR=#C0FFC0>
64719 <B>Value</B>
64720 </TD>
64721 <TD width=15% BGCOLOR=#C0FFC0>
64722 <B>Shifted Value</B>
64723 </TD>
64724 <TD width=35% BGCOLOR=#C0FFC0>
64725 <B>Description</B>
64726 </TD>
64727 </TR>
64728 <TR valign="top">
64729 <TD width=15% BGCOLOR=#FBF5EF>
64730 <B>reg_ddrc_2t_delay</B>
64731 </TD>
64732 <TD width=15% BGCOLOR=#FBF5EF>
64733 <B>8:0</B>
64734 </TD>
64735 <TD width=10% BGCOLOR=#FBF5EF>
64736 <B>1ff</B>
64737 </TD>
64738 <TD width=10% BGCOLOR=#FBF5EF>
64739 <B>0</B>
64740 </TD>
64741 <TD width=15% BGCOLOR=#FBF5EF>
64742 <B>0</B>
64743 </TD>
64744 <TD width=35% BGCOLOR=#FBF5EF>
64745 <B>Selects the clock edge in which chip select (CSN) and CKE is asserted. Unsupported feature.</B>
64746 </TD>
64747 </TR>
64748 <TR valign="top">
64749 <TD width=15% BGCOLOR=#FBF5EF>
64750 <B>reg_ddrc_skip_ocd</B>
64751 </TD>
64752 <TD width=15% BGCOLOR=#FBF5EF>
64753 <B>9:9</B>
64754 </TD>
64755 <TD width=10% BGCOLOR=#FBF5EF>
64756 <B>200</B>
64757 </TD>
64758 <TD width=10% BGCOLOR=#FBF5EF>
64759 <B>1</B>
64760 </TD>
64761 <TD width=15% BGCOLOR=#FBF5EF>
64762 <B>200</B>
64763 </TD>
64764 <TD width=35% BGCOLOR=#FBF5EF>
64765 <B>This register must be kept at 1'b1. 1'b0 is NOT supported. 1: Indicates the controller to skip OCD adjustment step during DDR2 initialization. OCD_Default and OCD_Exit are performed instead. 0: Not supported.</B>
64766 </TD>
64767 </TR>
64768 <TR valign="top">
64769 <TD width=15% BGCOLOR=#FBF5EF>
64770 <B>reg_ddrc_dis_pre_bypass</B>
64771 </TD>
64772 <TD width=15% BGCOLOR=#FBF5EF>
64773 <B>10:10</B>
64774 </TD>
64775 <TD width=10% BGCOLOR=#FBF5EF>
64776 <B>400</B>
64777 </TD>
64778 <TD width=10% BGCOLOR=#FBF5EF>
64779 <B>0</B>
64780 </TD>
64781 <TD width=15% BGCOLOR=#FBF5EF>
64782 <B>0</B>
64783 </TD>
64784 <TD width=35% BGCOLOR=#FBF5EF>
64785 <B>Only present in designs supporting precharge bypass. When 1, disable bypass path for high priority precharges FOR DEBUG ONLY.</B>
64786 </TD>
64787 </TR>
64788 <TR valign="top">
64789 <TD width=15% BGCOLOR=#C0C0C0>
64790 <B>reg_2d@0XF80060B4</B>
64791 </TD>
64792 <TD width=15% BGCOLOR=#C0C0C0>
64793 <B>31:0</B>
64794 </TD>
64795 <TD width=10% BGCOLOR=#C0C0C0>
64796 <B>7ff</B>
64797 </TD>
64798 <TD width=10% BGCOLOR=#C0C0C0>
64799 <B></B>
64800 </TD>
64801 <TD width=15% BGCOLOR=#C0C0C0>
64802 <B>200</B>
64803 </TD>
64804 <TD width=35% BGCOLOR=#C0C0C0>
64805 <B>Misc Debug</B>
64806 </TD>
64807 </TR>
64808 </TABLE>
64809 <P>
64810 <H2><a name="dfi_timing">Register (<A href=#mod___slcr> slcr </A>)dfi_timing</a></H2>
64811 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64812 <TR valign="top">
64813 <TD width=15% BGCOLOR=#FFFF00>
64814 <B>Register Name</B>
64815 </TD>
64816 <TD width=15% BGCOLOR=#FFFF00>
64817 <B>Address</B>
64818 </TD>
64819 <TD width=10% BGCOLOR=#FFFF00>
64820 <B>Width</B>
64821 </TD>
64822 <TD width=10% BGCOLOR=#FFFF00>
64823 <B>Type</B>
64824 </TD>
64825 <TD width=15% BGCOLOR=#FFFF00>
64826 <B>Reset Value</B>
64827 </TD>
64828 <TD width=35% BGCOLOR=#FFFF00>
64829 <B>Description</B>
64830 </TD>
64831 </TR>
64832 <TR valign="top">
64833 <TD width=15% BGCOLOR=#FBF5EF>
64834 <B>dfi_timing</B>
64835 </TD>
64836 <TD width=15% BGCOLOR=#FBF5EF>
64837 <B>0XF80060B8</B>
64838 </TD>
64839 <TD width=10% BGCOLOR=#FBF5EF>
64840 <B>32</B>
64841 </TD>
64842 <TD width=10% BGCOLOR=#FBF5EF>
64843 <B>rw</B>
64844 </TD>
64845 <TD width=15% BGCOLOR=#FBF5EF>
64846 <B>0x00000000</B>
64847 </TD>
64848 <TD width=35% BGCOLOR=#FBF5EF>
64849 <B>--</B>
64850 </TD>
64851 </TR>
64852 </TABLE>
64853 <P>
64854 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64855 <TR valign="top">
64856 <TD width=15% BGCOLOR=#C0FFC0>
64857 <B>Field Name</B>
64858 </TD>
64859 <TD width=15% BGCOLOR=#C0FFC0>
64860 <B>Bits</B>
64861 </TD>
64862 <TD width=10% BGCOLOR=#C0FFC0>
64863 <B>Mask</B>
64864 </TD>
64865 <TD width=10% BGCOLOR=#C0FFC0>
64866 <B>Value</B>
64867 </TD>
64868 <TD width=15% BGCOLOR=#C0FFC0>
64869 <B>Shifted Value</B>
64870 </TD>
64871 <TD width=35% BGCOLOR=#C0FFC0>
64872 <B>Description</B>
64873 </TD>
64874 </TR>
64875 <TR valign="top">
64876 <TD width=15% BGCOLOR=#FBF5EF>
64877 <B>reg_ddrc_dfi_t_rddata_en</B>
64878 </TD>
64879 <TD width=15% BGCOLOR=#FBF5EF>
64880 <B>4:0</B>
64881 </TD>
64882 <TD width=10% BGCOLOR=#FBF5EF>
64883 <B>1f</B>
64884 </TD>
64885 <TD width=10% BGCOLOR=#FBF5EF>
64886 <B>6</B>
64887 </TD>
64888 <TD width=15% BGCOLOR=#FBF5EF>
64889 <B>6</B>
64890 </TD>
64891 <TD width=35% BGCOLOR=#FBF5EF>
64892 <B>Time from the assertion of a READ command on the DFI interface to the assertion of the phy_dfi_rddata_en signal. DDR2 and DDR3: RL - 1 LPDDR: RL Where RL is read latency of DRAM.</B>
64893 </TD>
64894 </TR>
64895 <TR valign="top">
64896 <TD width=15% BGCOLOR=#FBF5EF>
64897 <B>reg_ddrc_dfi_t_ctrlup_min</B>
64898 </TD>
64899 <TD width=15% BGCOLOR=#FBF5EF>
64900 <B>14:5</B>
64901 </TD>
64902 <TD width=10% BGCOLOR=#FBF5EF>
64903 <B>7fe0</B>
64904 </TD>
64905 <TD width=10% BGCOLOR=#FBF5EF>
64906 <B>3</B>
64907 </TD>
64908 <TD width=15% BGCOLOR=#FBF5EF>
64909 <B>60</B>
64910 </TD>
64911 <TD width=35% BGCOLOR=#FBF5EF>
64912 <B>Specifies the minimum number of clock cycles that the ddrc_dfi_ctrlupd_req signal must be asserted.</B>
64913 </TD>
64914 </TR>
64915 <TR valign="top">
64916 <TD width=15% BGCOLOR=#FBF5EF>
64917 <B>reg_ddrc_dfi_t_ctrlup_max</B>
64918 </TD>
64919 <TD width=15% BGCOLOR=#FBF5EF>
64920 <B>24:15</B>
64921 </TD>
64922 <TD width=10% BGCOLOR=#FBF5EF>
64923 <B>1ff8000</B>
64924 </TD>
64925 <TD width=10% BGCOLOR=#FBF5EF>
64926 <B>40</B>
64927 </TD>
64928 <TD width=15% BGCOLOR=#FBF5EF>
64929 <B>200000</B>
64930 </TD>
64931 <TD width=35% BGCOLOR=#FBF5EF>
64932 <B>Specifies the maximum number of clock cycles that the ddrc_dfi_ctrlupd_req signal can assert.</B>
64933 </TD>
64934 </TR>
64935 <TR valign="top">
64936 <TD width=15% BGCOLOR=#C0C0C0>
64937 <B>dfi_timing@0XF80060B8</B>
64938 </TD>
64939 <TD width=15% BGCOLOR=#C0C0C0>
64940 <B>31:0</B>
64941 </TD>
64942 <TD width=10% BGCOLOR=#C0C0C0>
64943 <B>1ffffff</B>
64944 </TD>
64945 <TD width=10% BGCOLOR=#C0C0C0>
64946 <B></B>
64947 </TD>
64948 <TD width=15% BGCOLOR=#C0C0C0>
64949 <B>200066</B>
64950 </TD>
64951 <TD width=35% BGCOLOR=#C0C0C0>
64952 <B>DFI timing</B>
64953 </TD>
64954 </TR>
64955 </TABLE>
64956 <P>
64957 <H1>RESET ECC ERROR</H1>
64958 <H2><a name="CHE_ECC_CONTROL_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_ECC_CONTROL_REG_OFFSET</a></H2>
64959 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
64960 <TR valign="top">
64961 <TD width=15% BGCOLOR=#FFFF00>
64962 <B>Register Name</B>
64963 </TD>
64964 <TD width=15% BGCOLOR=#FFFF00>
64965 <B>Address</B>
64966 </TD>
64967 <TD width=10% BGCOLOR=#FFFF00>
64968 <B>Width</B>
64969 </TD>
64970 <TD width=10% BGCOLOR=#FFFF00>
64971 <B>Type</B>
64972 </TD>
64973 <TD width=15% BGCOLOR=#FFFF00>
64974 <B>Reset Value</B>
64975 </TD>
64976 <TD width=35% BGCOLOR=#FFFF00>
64977 <B>Description</B>
64978 </TD>
64979 </TR>
64980 <TR valign="top">
64981 <TD width=15% BGCOLOR=#FBF5EF>
64982 <B>CHE_ECC_CONTROL_REG_OFFSET</B>
64983 </TD>
64984 <TD width=15% BGCOLOR=#FBF5EF>
64985 <B>0XF80060C4</B>
64986 </TD>
64987 <TD width=10% BGCOLOR=#FBF5EF>
64988 <B>32</B>
64989 </TD>
64990 <TD width=10% BGCOLOR=#FBF5EF>
64991 <B>rw</B>
64992 </TD>
64993 <TD width=15% BGCOLOR=#FBF5EF>
64994 <B>0x00000000</B>
64995 </TD>
64996 <TD width=35% BGCOLOR=#FBF5EF>
64997 <B>--</B>
64998 </TD>
64999 </TR>
65000 </TABLE>
65001 <P>
65002 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65003 <TR valign="top">
65004 <TD width=15% BGCOLOR=#C0FFC0>
65005 <B>Field Name</B>
65006 </TD>
65007 <TD width=15% BGCOLOR=#C0FFC0>
65008 <B>Bits</B>
65009 </TD>
65010 <TD width=10% BGCOLOR=#C0FFC0>
65011 <B>Mask</B>
65012 </TD>
65013 <TD width=10% BGCOLOR=#C0FFC0>
65014 <B>Value</B>
65015 </TD>
65016 <TD width=15% BGCOLOR=#C0FFC0>
65017 <B>Shifted Value</B>
65018 </TD>
65019 <TD width=35% BGCOLOR=#C0FFC0>
65020 <B>Description</B>
65021 </TD>
65022 </TR>
65023 <TR valign="top">
65024 <TD width=15% BGCOLOR=#FBF5EF>
65025 <B>Clear_Uncorrectable_DRAM_ECC_error</B>
65026 </TD>
65027 <TD width=15% BGCOLOR=#FBF5EF>
65028 <B>0:0</B>
65029 </TD>
65030 <TD width=10% BGCOLOR=#FBF5EF>
65031 <B>1</B>
65032 </TD>
65033 <TD width=10% BGCOLOR=#FBF5EF>
65034 <B>1</B>
65035 </TD>
65036 <TD width=15% BGCOLOR=#FBF5EF>
65037 <B>1</B>
65038 </TD>
65039 <TD width=35% BGCOLOR=#FBF5EF>
65040 <B>Writing 1 to this bit will clear the uncorrectable log valid bit and the uncorrectable error counters.</B>
65041 </TD>
65042 </TR>
65043 <TR valign="top">
65044 <TD width=15% BGCOLOR=#FBF5EF>
65045 <B>Clear_Correctable_DRAM_ECC_error</B>
65046 </TD>
65047 <TD width=15% BGCOLOR=#FBF5EF>
65048 <B>1:1</B>
65049 </TD>
65050 <TD width=10% BGCOLOR=#FBF5EF>
65051 <B>2</B>
65052 </TD>
65053 <TD width=10% BGCOLOR=#FBF5EF>
65054 <B>1</B>
65055 </TD>
65056 <TD width=15% BGCOLOR=#FBF5EF>
65057 <B>2</B>
65058 </TD>
65059 <TD width=35% BGCOLOR=#FBF5EF>
65060 <B>Writing 1 to this bit will clear the correctable log valid bit and the correctable error counters.</B>
65061 </TD>
65062 </TR>
65063 <TR valign="top">
65064 <TD width=15% BGCOLOR=#C0C0C0>
65065 <B>CHE_ECC_CONTROL_REG_OFFSET@0XF80060C4</B>
65066 </TD>
65067 <TD width=15% BGCOLOR=#C0C0C0>
65068 <B>31:0</B>
65069 </TD>
65070 <TD width=10% BGCOLOR=#C0C0C0>
65071 <B>3</B>
65072 </TD>
65073 <TD width=10% BGCOLOR=#C0C0C0>
65074 <B></B>
65075 </TD>
65076 <TD width=15% BGCOLOR=#C0C0C0>
65077 <B>3</B>
65078 </TD>
65079 <TD width=35% BGCOLOR=#C0C0C0>
65080 <B>ECC error clear</B>
65081 </TD>
65082 </TR>
65083 </TABLE>
65084 <P>
65085 <H2><a name="CHE_ECC_CONTROL_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_ECC_CONTROL_REG_OFFSET</a></H2>
65086 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65087 <TR valign="top">
65088 <TD width=15% BGCOLOR=#FFFF00>
65089 <B>Register Name</B>
65090 </TD>
65091 <TD width=15% BGCOLOR=#FFFF00>
65092 <B>Address</B>
65093 </TD>
65094 <TD width=10% BGCOLOR=#FFFF00>
65095 <B>Width</B>
65096 </TD>
65097 <TD width=10% BGCOLOR=#FFFF00>
65098 <B>Type</B>
65099 </TD>
65100 <TD width=15% BGCOLOR=#FFFF00>
65101 <B>Reset Value</B>
65102 </TD>
65103 <TD width=35% BGCOLOR=#FFFF00>
65104 <B>Description</B>
65105 </TD>
65106 </TR>
65107 <TR valign="top">
65108 <TD width=15% BGCOLOR=#FBF5EF>
65109 <B>CHE_ECC_CONTROL_REG_OFFSET</B>
65110 </TD>
65111 <TD width=15% BGCOLOR=#FBF5EF>
65112 <B>0XF80060C4</B>
65113 </TD>
65114 <TD width=10% BGCOLOR=#FBF5EF>
65115 <B>32</B>
65116 </TD>
65117 <TD width=10% BGCOLOR=#FBF5EF>
65118 <B>rw</B>
65119 </TD>
65120 <TD width=15% BGCOLOR=#FBF5EF>
65121 <B>0x00000000</B>
65122 </TD>
65123 <TD width=35% BGCOLOR=#FBF5EF>
65124 <B>--</B>
65125 </TD>
65126 </TR>
65127 </TABLE>
65128 <P>
65129 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65130 <TR valign="top">
65131 <TD width=15% BGCOLOR=#C0FFC0>
65132 <B>Field Name</B>
65133 </TD>
65134 <TD width=15% BGCOLOR=#C0FFC0>
65135 <B>Bits</B>
65136 </TD>
65137 <TD width=10% BGCOLOR=#C0FFC0>
65138 <B>Mask</B>
65139 </TD>
65140 <TD width=10% BGCOLOR=#C0FFC0>
65141 <B>Value</B>
65142 </TD>
65143 <TD width=15% BGCOLOR=#C0FFC0>
65144 <B>Shifted Value</B>
65145 </TD>
65146 <TD width=35% BGCOLOR=#C0FFC0>
65147 <B>Description</B>
65148 </TD>
65149 </TR>
65150 <TR valign="top">
65151 <TD width=15% BGCOLOR=#FBF5EF>
65152 <B>Clear_Uncorrectable_DRAM_ECC_error</B>
65153 </TD>
65154 <TD width=15% BGCOLOR=#FBF5EF>
65155 <B>0:0</B>
65156 </TD>
65157 <TD width=10% BGCOLOR=#FBF5EF>
65158 <B>1</B>
65159 </TD>
65160 <TD width=10% BGCOLOR=#FBF5EF>
65161 <B>0</B>
65162 </TD>
65163 <TD width=15% BGCOLOR=#FBF5EF>
65164 <B>0</B>
65165 </TD>
65166 <TD width=35% BGCOLOR=#FBF5EF>
65167 <B>Writing 1 to this bit will clear the uncorrectable log valid bit and the uncorrectable error counters.</B>
65168 </TD>
65169 </TR>
65170 <TR valign="top">
65171 <TD width=15% BGCOLOR=#FBF5EF>
65172 <B>Clear_Correctable_DRAM_ECC_error</B>
65173 </TD>
65174 <TD width=15% BGCOLOR=#FBF5EF>
65175 <B>1:1</B>
65176 </TD>
65177 <TD width=10% BGCOLOR=#FBF5EF>
65178 <B>2</B>
65179 </TD>
65180 <TD width=10% BGCOLOR=#FBF5EF>
65181 <B>0</B>
65182 </TD>
65183 <TD width=15% BGCOLOR=#FBF5EF>
65184 <B>0</B>
65185 </TD>
65186 <TD width=35% BGCOLOR=#FBF5EF>
65187 <B>Writing 1 to this bit will clear the correctable log valid bit and the correctable error counters.</B>
65188 </TD>
65189 </TR>
65190 <TR valign="top">
65191 <TD width=15% BGCOLOR=#C0C0C0>
65192 <B>CHE_ECC_CONTROL_REG_OFFSET@0XF80060C4</B>
65193 </TD>
65194 <TD width=15% BGCOLOR=#C0C0C0>
65195 <B>31:0</B>
65196 </TD>
65197 <TD width=10% BGCOLOR=#C0C0C0>
65198 <B>3</B>
65199 </TD>
65200 <TD width=10% BGCOLOR=#C0C0C0>
65201 <B></B>
65202 </TD>
65203 <TD width=15% BGCOLOR=#C0C0C0>
65204 <B>0</B>
65205 </TD>
65206 <TD width=35% BGCOLOR=#C0C0C0>
65207 <B>ECC error clear</B>
65208 </TD>
65209 </TR>
65210 </TABLE>
65211 <P>
65212 <H2><a name="CHE_CORR_ECC_LOG_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_CORR_ECC_LOG_REG_OFFSET</a></H2>
65213 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65214 <TR valign="top">
65215 <TD width=15% BGCOLOR=#FFFF00>
65216 <B>Register Name</B>
65217 </TD>
65218 <TD width=15% BGCOLOR=#FFFF00>
65219 <B>Address</B>
65220 </TD>
65221 <TD width=10% BGCOLOR=#FFFF00>
65222 <B>Width</B>
65223 </TD>
65224 <TD width=10% BGCOLOR=#FFFF00>
65225 <B>Type</B>
65226 </TD>
65227 <TD width=15% BGCOLOR=#FFFF00>
65228 <B>Reset Value</B>
65229 </TD>
65230 <TD width=35% BGCOLOR=#FFFF00>
65231 <B>Description</B>
65232 </TD>
65233 </TR>
65234 <TR valign="top">
65235 <TD width=15% BGCOLOR=#FBF5EF>
65236 <B>CHE_CORR_ECC_LOG_REG_OFFSET</B>
65237 </TD>
65238 <TD width=15% BGCOLOR=#FBF5EF>
65239 <B>0XF80060C8</B>
65240 </TD>
65241 <TD width=10% BGCOLOR=#FBF5EF>
65242 <B>32</B>
65243 </TD>
65244 <TD width=10% BGCOLOR=#FBF5EF>
65245 <B>rw</B>
65246 </TD>
65247 <TD width=15% BGCOLOR=#FBF5EF>
65248 <B>0x00000000</B>
65249 </TD>
65250 <TD width=35% BGCOLOR=#FBF5EF>
65251 <B>--</B>
65252 </TD>
65253 </TR>
65254 </TABLE>
65255 <P>
65256 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65257 <TR valign="top">
65258 <TD width=15% BGCOLOR=#C0FFC0>
65259 <B>Field Name</B>
65260 </TD>
65261 <TD width=15% BGCOLOR=#C0FFC0>
65262 <B>Bits</B>
65263 </TD>
65264 <TD width=10% BGCOLOR=#C0FFC0>
65265 <B>Mask</B>
65266 </TD>
65267 <TD width=10% BGCOLOR=#C0FFC0>
65268 <B>Value</B>
65269 </TD>
65270 <TD width=15% BGCOLOR=#C0FFC0>
65271 <B>Shifted Value</B>
65272 </TD>
65273 <TD width=35% BGCOLOR=#C0FFC0>
65274 <B>Description</B>
65275 </TD>
65276 </TR>
65277 <TR valign="top">
65278 <TD width=15% BGCOLOR=#FBF5EF>
65279 <B>CORR_ECC_LOG_VALID</B>
65280 </TD>
65281 <TD width=15% BGCOLOR=#FBF5EF>
65282 <B>0:0</B>
65283 </TD>
65284 <TD width=10% BGCOLOR=#FBF5EF>
65285 <B>1</B>
65286 </TD>
65287 <TD width=10% BGCOLOR=#FBF5EF>
65288 <B>0</B>
65289 </TD>
65290 <TD width=15% BGCOLOR=#FBF5EF>
65291 <B>0</B>
65292 </TD>
65293 <TD width=35% BGCOLOR=#FBF5EF>
65294 <B>Set to 1 when a correctable ECC error is captured. As long as this is 1 no further ECC errors will be captured. This is cleared when a 1 is written to register bit[1] of ECC CONTROL REGISTER (0x31)</B>
65295 </TD>
65296 </TR>
65297 <TR valign="top">
65298 <TD width=15% BGCOLOR=#FBF5EF>
65299 <B>ECC_CORRECTED_BIT_NUM</B>
65300 </TD>
65301 <TD width=15% BGCOLOR=#FBF5EF>
65302 <B>7:1</B>
65303 </TD>
65304 <TD width=10% BGCOLOR=#FBF5EF>
65305 <B>fe</B>
65306 </TD>
65307 <TD width=10% BGCOLOR=#FBF5EF>
65308 <B>0</B>
65309 </TD>
65310 <TD width=15% BGCOLOR=#FBF5EF>
65311 <B>0</B>
65312 </TD>
65313 <TD width=35% BGCOLOR=#FBF5EF>
65314 <B>Indicator of the bit number syndrome in error for single-bit errors. The field is 7-bit wide to handle 72-bits of data. This is an encoded value with ECC bits placed in between data. The encoding is given in section 5.4 Correctable bit number from the lowest error lane is reported here. There are only 13-valid bits going to an ECC lane (8-data + 5-ECC). Only 4-bits are needed to encode a max value of d'13. Bit[7] of this register is used to indicate the exact byte lane. When a error happens, if CORR_ECC_LOG_COL[0] from register 0x33 is 1'b0, then the error happened in Lane 0 or 1. If CORR_ECC_LOG_COL[0] is 1'b1, then the error happened in Lane 2 or 3. Bit[7] of this register indicates whether the error is from upper or lower byte lane. If it is 0, then it is lower byte lane and if it is 1, then it is upper byte lane. Together with CORR_ECC_LOG_COL[0] and bit[7] of this register, the exact byte lane with correctable error can be determined.</B>
65315 </TD>
65316 </TR>
65317 <TR valign="top">
65318 <TD width=15% BGCOLOR=#C0C0C0>
65319 <B>CHE_CORR_ECC_LOG_REG_OFFSET@0XF80060C8</B>
65320 </TD>
65321 <TD width=15% BGCOLOR=#C0C0C0>
65322 <B>31:0</B>
65323 </TD>
65324 <TD width=10% BGCOLOR=#C0C0C0>
65325 <B>ff</B>
65326 </TD>
65327 <TD width=10% BGCOLOR=#C0C0C0>
65328 <B></B>
65329 </TD>
65330 <TD width=15% BGCOLOR=#C0C0C0>
65331 <B>0</B>
65332 </TD>
65333 <TD width=35% BGCOLOR=#C0C0C0>
65334 <B>ECC error correction</B>
65335 </TD>
65336 </TR>
65337 </TABLE>
65338 <P>
65339 <H2><a name="CHE_UNCORR_ECC_LOG_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_UNCORR_ECC_LOG_REG_OFFSET</a></H2>
65340 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65341 <TR valign="top">
65342 <TD width=15% BGCOLOR=#FFFF00>
65343 <B>Register Name</B>
65344 </TD>
65345 <TD width=15% BGCOLOR=#FFFF00>
65346 <B>Address</B>
65347 </TD>
65348 <TD width=10% BGCOLOR=#FFFF00>
65349 <B>Width</B>
65350 </TD>
65351 <TD width=10% BGCOLOR=#FFFF00>
65352 <B>Type</B>
65353 </TD>
65354 <TD width=15% BGCOLOR=#FFFF00>
65355 <B>Reset Value</B>
65356 </TD>
65357 <TD width=35% BGCOLOR=#FFFF00>
65358 <B>Description</B>
65359 </TD>
65360 </TR>
65361 <TR valign="top">
65362 <TD width=15% BGCOLOR=#FBF5EF>
65363 <B>CHE_UNCORR_ECC_LOG_REG_OFFSET</B>
65364 </TD>
65365 <TD width=15% BGCOLOR=#FBF5EF>
65366 <B>0XF80060DC</B>
65367 </TD>
65368 <TD width=10% BGCOLOR=#FBF5EF>
65369 <B>32</B>
65370 </TD>
65371 <TD width=10% BGCOLOR=#FBF5EF>
65372 <B>rw</B>
65373 </TD>
65374 <TD width=15% BGCOLOR=#FBF5EF>
65375 <B>0x00000000</B>
65376 </TD>
65377 <TD width=35% BGCOLOR=#FBF5EF>
65378 <B>--</B>
65379 </TD>
65380 </TR>
65381 </TABLE>
65382 <P>
65383 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65384 <TR valign="top">
65385 <TD width=15% BGCOLOR=#C0FFC0>
65386 <B>Field Name</B>
65387 </TD>
65388 <TD width=15% BGCOLOR=#C0FFC0>
65389 <B>Bits</B>
65390 </TD>
65391 <TD width=10% BGCOLOR=#C0FFC0>
65392 <B>Mask</B>
65393 </TD>
65394 <TD width=10% BGCOLOR=#C0FFC0>
65395 <B>Value</B>
65396 </TD>
65397 <TD width=15% BGCOLOR=#C0FFC0>
65398 <B>Shifted Value</B>
65399 </TD>
65400 <TD width=35% BGCOLOR=#C0FFC0>
65401 <B>Description</B>
65402 </TD>
65403 </TR>
65404 <TR valign="top">
65405 <TD width=15% BGCOLOR=#FBF5EF>
65406 <B>UNCORR_ECC_LOG_VALID</B>
65407 </TD>
65408 <TD width=15% BGCOLOR=#FBF5EF>
65409 <B>0:0</B>
65410 </TD>
65411 <TD width=10% BGCOLOR=#FBF5EF>
65412 <B>1</B>
65413 </TD>
65414 <TD width=10% BGCOLOR=#FBF5EF>
65415 <B>0</B>
65416 </TD>
65417 <TD width=15% BGCOLOR=#FBF5EF>
65418 <B>0</B>
65419 </TD>
65420 <TD width=35% BGCOLOR=#FBF5EF>
65421 <B>Set to 1 when an uncorrectable ECC error is captured. As long as this is a 1, no further ECC errors will be captured. This is cleared when a 1 is written to register bit[0] of ECC CONTROL REGISTER (0x31).</B>
65422 </TD>
65423 </TR>
65424 <TR valign="top">
65425 <TD width=15% BGCOLOR=#C0C0C0>
65426 <B>CHE_UNCORR_ECC_LOG_REG_OFFSET@0XF80060DC</B>
65427 </TD>
65428 <TD width=15% BGCOLOR=#C0C0C0>
65429 <B>31:0</B>
65430 </TD>
65431 <TD width=10% BGCOLOR=#C0C0C0>
65432 <B>1</B>
65433 </TD>
65434 <TD width=10% BGCOLOR=#C0C0C0>
65435 <B></B>
65436 </TD>
65437 <TD width=15% BGCOLOR=#C0C0C0>
65438 <B>0</B>
65439 </TD>
65440 <TD width=35% BGCOLOR=#C0C0C0>
65441 <B>ECC unrecoverable error status</B>
65442 </TD>
65443 </TR>
65444 </TABLE>
65445 <P>
65446 <H2><a name="CHE_ECC_STATS_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_ECC_STATS_REG_OFFSET</a></H2>
65447 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65448 <TR valign="top">
65449 <TD width=15% BGCOLOR=#FFFF00>
65450 <B>Register Name</B>
65451 </TD>
65452 <TD width=15% BGCOLOR=#FFFF00>
65453 <B>Address</B>
65454 </TD>
65455 <TD width=10% BGCOLOR=#FFFF00>
65456 <B>Width</B>
65457 </TD>
65458 <TD width=10% BGCOLOR=#FFFF00>
65459 <B>Type</B>
65460 </TD>
65461 <TD width=15% BGCOLOR=#FFFF00>
65462 <B>Reset Value</B>
65463 </TD>
65464 <TD width=35% BGCOLOR=#FFFF00>
65465 <B>Description</B>
65466 </TD>
65467 </TR>
65468 <TR valign="top">
65469 <TD width=15% BGCOLOR=#FBF5EF>
65470 <B>CHE_ECC_STATS_REG_OFFSET</B>
65471 </TD>
65472 <TD width=15% BGCOLOR=#FBF5EF>
65473 <B>0XF80060F0</B>
65474 </TD>
65475 <TD width=10% BGCOLOR=#FBF5EF>
65476 <B>32</B>
65477 </TD>
65478 <TD width=10% BGCOLOR=#FBF5EF>
65479 <B>rw</B>
65480 </TD>
65481 <TD width=15% BGCOLOR=#FBF5EF>
65482 <B>0x00000000</B>
65483 </TD>
65484 <TD width=35% BGCOLOR=#FBF5EF>
65485 <B>--</B>
65486 </TD>
65487 </TR>
65488 </TABLE>
65489 <P>
65490 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65491 <TR valign="top">
65492 <TD width=15% BGCOLOR=#C0FFC0>
65493 <B>Field Name</B>
65494 </TD>
65495 <TD width=15% BGCOLOR=#C0FFC0>
65496 <B>Bits</B>
65497 </TD>
65498 <TD width=10% BGCOLOR=#C0FFC0>
65499 <B>Mask</B>
65500 </TD>
65501 <TD width=10% BGCOLOR=#C0FFC0>
65502 <B>Value</B>
65503 </TD>
65504 <TD width=15% BGCOLOR=#C0FFC0>
65505 <B>Shifted Value</B>
65506 </TD>
65507 <TD width=35% BGCOLOR=#C0FFC0>
65508 <B>Description</B>
65509 </TD>
65510 </TR>
65511 <TR valign="top">
65512 <TD width=15% BGCOLOR=#FBF5EF>
65513 <B>STAT_NUM_CORR_ERR</B>
65514 </TD>
65515 <TD width=15% BGCOLOR=#FBF5EF>
65516 <B>15:8</B>
65517 </TD>
65518 <TD width=10% BGCOLOR=#FBF5EF>
65519 <B>ff00</B>
65520 </TD>
65521 <TD width=10% BGCOLOR=#FBF5EF>
65522 <B>0</B>
65523 </TD>
65524 <TD width=15% BGCOLOR=#FBF5EF>
65525 <B>0</B>
65526 </TD>
65527 <TD width=35% BGCOLOR=#FBF5EF>
65528 <B>Returns the number of correctable ECC errors seen since the last read. Counter saturates at max value. This is cleared when a 1 is written to register bit[1] of ECC CONTROL REGISTER (0x58).</B>
65529 </TD>
65530 </TR>
65531 <TR valign="top">
65532 <TD width=15% BGCOLOR=#FBF5EF>
65533 <B>STAT_NUM_UNCORR_ERR</B>
65534 </TD>
65535 <TD width=15% BGCOLOR=#FBF5EF>
65536 <B>7:0</B>
65537 </TD>
65538 <TD width=10% BGCOLOR=#FBF5EF>
65539 <B>ff</B>
65540 </TD>
65541 <TD width=10% BGCOLOR=#FBF5EF>
65542 <B>0</B>
65543 </TD>
65544 <TD width=15% BGCOLOR=#FBF5EF>
65545 <B>0</B>
65546 </TD>
65547 <TD width=35% BGCOLOR=#FBF5EF>
65548 <B>Returns the number of un-correctable errors since the last read. Counter saturates at max value. This is cleared when a 1 is written to register bit[0] of ECC CONTROL REGISTER (0x58).</B>
65549 </TD>
65550 </TR>
65551 <TR valign="top">
65552 <TD width=15% BGCOLOR=#C0C0C0>
65553 <B>CHE_ECC_STATS_REG_OFFSET@0XF80060F0</B>
65554 </TD>
65555 <TD width=15% BGCOLOR=#C0C0C0>
65556 <B>31:0</B>
65557 </TD>
65558 <TD width=10% BGCOLOR=#C0C0C0>
65559 <B>ffff</B>
65560 </TD>
65561 <TD width=10% BGCOLOR=#C0C0C0>
65562 <B></B>
65563 </TD>
65564 <TD width=15% BGCOLOR=#C0C0C0>
65565 <B>0</B>
65566 </TD>
65567 <TD width=35% BGCOLOR=#C0C0C0>
65568 <B>ECC error count</B>
65569 </TD>
65570 </TR>
65571 </TABLE>
65572 <P>
65573 <H2><a name="ECC_scrub">Register (<A href=#mod___slcr> slcr </A>)ECC_scrub</a></H2>
65574 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65575 <TR valign="top">
65576 <TD width=15% BGCOLOR=#FFFF00>
65577 <B>Register Name</B>
65578 </TD>
65579 <TD width=15% BGCOLOR=#FFFF00>
65580 <B>Address</B>
65581 </TD>
65582 <TD width=10% BGCOLOR=#FFFF00>
65583 <B>Width</B>
65584 </TD>
65585 <TD width=10% BGCOLOR=#FFFF00>
65586 <B>Type</B>
65587 </TD>
65588 <TD width=15% BGCOLOR=#FFFF00>
65589 <B>Reset Value</B>
65590 </TD>
65591 <TD width=35% BGCOLOR=#FFFF00>
65592 <B>Description</B>
65593 </TD>
65594 </TR>
65595 <TR valign="top">
65596 <TD width=15% BGCOLOR=#FBF5EF>
65597 <B>ECC_scrub</B>
65598 </TD>
65599 <TD width=15% BGCOLOR=#FBF5EF>
65600 <B>0XF80060F4</B>
65601 </TD>
65602 <TD width=10% BGCOLOR=#FBF5EF>
65603 <B>32</B>
65604 </TD>
65605 <TD width=10% BGCOLOR=#FBF5EF>
65606 <B>rw</B>
65607 </TD>
65608 <TD width=15% BGCOLOR=#FBF5EF>
65609 <B>0x00000000</B>
65610 </TD>
65611 <TD width=35% BGCOLOR=#FBF5EF>
65612 <B>--</B>
65613 </TD>
65614 </TR>
65615 </TABLE>
65616 <P>
65617 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65618 <TR valign="top">
65619 <TD width=15% BGCOLOR=#C0FFC0>
65620 <B>Field Name</B>
65621 </TD>
65622 <TD width=15% BGCOLOR=#C0FFC0>
65623 <B>Bits</B>
65624 </TD>
65625 <TD width=10% BGCOLOR=#C0FFC0>
65626 <B>Mask</B>
65627 </TD>
65628 <TD width=10% BGCOLOR=#C0FFC0>
65629 <B>Value</B>
65630 </TD>
65631 <TD width=15% BGCOLOR=#C0FFC0>
65632 <B>Shifted Value</B>
65633 </TD>
65634 <TD width=35% BGCOLOR=#C0FFC0>
65635 <B>Description</B>
65636 </TD>
65637 </TR>
65638 <TR valign="top">
65639 <TD width=15% BGCOLOR=#FBF5EF>
65640 <B>reg_ddrc_ecc_mode</B>
65641 </TD>
65642 <TD width=15% BGCOLOR=#FBF5EF>
65643 <B>2:0</B>
65644 </TD>
65645 <TD width=10% BGCOLOR=#FBF5EF>
65646 <B>7</B>
65647 </TD>
65648 <TD width=10% BGCOLOR=#FBF5EF>
65649 <B>0</B>
65650 </TD>
65651 <TD width=15% BGCOLOR=#FBF5EF>
65652 <B>0</B>
65653 </TD>
65654 <TD width=35% BGCOLOR=#FBF5EF>
65655 <B>DRAM ECC Mode. The only valid values that works for this project are 000 (No ECC) and 100 (SEC/DED over 1-beat). To run the design in ECC mode, set reg_ddrc_data_bus_width to 2'b01 (Half bus width) and reg_ddrc_ecc_mode to 100. In this mode, there will be 16-data bits + 6-bit ECC on the DRAM bus. Controller must NOT be put in full bus width mode, when ECC is turned ON. 000 : No ECC, 001: Reserved 010: Parity 011: Reserved 100: SEC/DED over 1-beat 101: SEC/DED over multiple beats 110: Device Correction 111: Reserved</B>
65656 </TD>
65657 </TR>
65658 <TR valign="top">
65659 <TD width=15% BGCOLOR=#FBF5EF>
65660 <B>reg_ddrc_dis_scrub</B>
65661 </TD>
65662 <TD width=15% BGCOLOR=#FBF5EF>
65663 <B>3:3</B>
65664 </TD>
65665 <TD width=10% BGCOLOR=#FBF5EF>
65666 <B>8</B>
65667 </TD>
65668 <TD width=10% BGCOLOR=#FBF5EF>
65669 <B>1</B>
65670 </TD>
65671 <TD width=15% BGCOLOR=#FBF5EF>
65672 <B>8</B>
65673 </TD>
65674 <TD width=35% BGCOLOR=#FBF5EF>
65675 <B>0: Enable ECC scrubs (valid only when reg_ddrc_ecc_mode = 100). 1: Disable ECC scrubs</B>
65676 </TD>
65677 </TR>
65678 <TR valign="top">
65679 <TD width=15% BGCOLOR=#C0C0C0>
65680 <B>ECC_scrub@0XF80060F4</B>
65681 </TD>
65682 <TD width=15% BGCOLOR=#C0C0C0>
65683 <B>31:0</B>
65684 </TD>
65685 <TD width=10% BGCOLOR=#C0C0C0>
65686 <B>f</B>
65687 </TD>
65688 <TD width=10% BGCOLOR=#C0C0C0>
65689 <B></B>
65690 </TD>
65691 <TD width=15% BGCOLOR=#C0C0C0>
65692 <B>8</B>
65693 </TD>
65694 <TD width=35% BGCOLOR=#C0C0C0>
65695 <B>ECC mode/scrub</B>
65696 </TD>
65697 </TR>
65698 </TABLE>
65699 <P>
65700 <H2><a name="phy_rcvr_enable">Register (<A href=#mod___slcr> slcr </A>)phy_rcvr_enable</a></H2>
65701 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65702 <TR valign="top">
65703 <TD width=15% BGCOLOR=#FFFF00>
65704 <B>Register Name</B>
65705 </TD>
65706 <TD width=15% BGCOLOR=#FFFF00>
65707 <B>Address</B>
65708 </TD>
65709 <TD width=10% BGCOLOR=#FFFF00>
65710 <B>Width</B>
65711 </TD>
65712 <TD width=10% BGCOLOR=#FFFF00>
65713 <B>Type</B>
65714 </TD>
65715 <TD width=15% BGCOLOR=#FFFF00>
65716 <B>Reset Value</B>
65717 </TD>
65718 <TD width=35% BGCOLOR=#FFFF00>
65719 <B>Description</B>
65720 </TD>
65721 </TR>
65722 <TR valign="top">
65723 <TD width=15% BGCOLOR=#FBF5EF>
65724 <B>phy_rcvr_enable</B>
65725 </TD>
65726 <TD width=15% BGCOLOR=#FBF5EF>
65727 <B>0XF8006114</B>
65728 </TD>
65729 <TD width=10% BGCOLOR=#FBF5EF>
65730 <B>32</B>
65731 </TD>
65732 <TD width=10% BGCOLOR=#FBF5EF>
65733 <B>rw</B>
65734 </TD>
65735 <TD width=15% BGCOLOR=#FBF5EF>
65736 <B>0x00000000</B>
65737 </TD>
65738 <TD width=35% BGCOLOR=#FBF5EF>
65739 <B>--</B>
65740 </TD>
65741 </TR>
65742 </TABLE>
65743 <P>
65744 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65745 <TR valign="top">
65746 <TD width=15% BGCOLOR=#C0FFC0>
65747 <B>Field Name</B>
65748 </TD>
65749 <TD width=15% BGCOLOR=#C0FFC0>
65750 <B>Bits</B>
65751 </TD>
65752 <TD width=10% BGCOLOR=#C0FFC0>
65753 <B>Mask</B>
65754 </TD>
65755 <TD width=10% BGCOLOR=#C0FFC0>
65756 <B>Value</B>
65757 </TD>
65758 <TD width=15% BGCOLOR=#C0FFC0>
65759 <B>Shifted Value</B>
65760 </TD>
65761 <TD width=35% BGCOLOR=#C0FFC0>
65762 <B>Description</B>
65763 </TD>
65764 </TR>
65765 <TR valign="top">
65766 <TD width=15% BGCOLOR=#FBF5EF>
65767 <B>reg_phy_dif_on</B>
65768 </TD>
65769 <TD width=15% BGCOLOR=#FBF5EF>
65770 <B>3:0</B>
65771 </TD>
65772 <TD width=10% BGCOLOR=#FBF5EF>
65773 <B>f</B>
65774 </TD>
65775 <TD width=10% BGCOLOR=#FBF5EF>
65776 <B>0</B>
65777 </TD>
65778 <TD width=15% BGCOLOR=#FBF5EF>
65779 <B>0</B>
65780 </TD>
65781 <TD width=35% BGCOLOR=#FBF5EF>
65782 <B>Value to drive to IO receiver enable pins when turning it ON. When NOT in powerdown or self-refresh (when CKE=1) this value will be sent to the IOs to control receiver on/off. IOD is the size specified by the IO_DIFEN_SIZE parameter.</B>
65783 </TD>
65784 </TR>
65785 <TR valign="top">
65786 <TD width=15% BGCOLOR=#FBF5EF>
65787 <B>reg_phy_dif_off</B>
65788 </TD>
65789 <TD width=15% BGCOLOR=#FBF5EF>
65790 <B>7:4</B>
65791 </TD>
65792 <TD width=10% BGCOLOR=#FBF5EF>
65793 <B>f0</B>
65794 </TD>
65795 <TD width=10% BGCOLOR=#FBF5EF>
65796 <B>0</B>
65797 </TD>
65798 <TD width=15% BGCOLOR=#FBF5EF>
65799 <B>0</B>
65800 </TD>
65801 <TD width=35% BGCOLOR=#FBF5EF>
65802 <B>Value to drive to IO receiver enable pins when turning it OFF. When in powerdown or self-refresh (CKE=0) this value will be sent to the IOs to control receiver on/off. IOD is the size specified by the IO_DIFEN_SIZE parameter. Depending on the IO, one of these signals dif_on or dif_off can be used.</B>
65803 </TD>
65804 </TR>
65805 <TR valign="top">
65806 <TD width=15% BGCOLOR=#C0C0C0>
65807 <B>phy_rcvr_enable@0XF8006114</B>
65808 </TD>
65809 <TD width=15% BGCOLOR=#C0C0C0>
65810 <B>31:0</B>
65811 </TD>
65812 <TD width=10% BGCOLOR=#C0C0C0>
65813 <B>ff</B>
65814 </TD>
65815 <TD width=10% BGCOLOR=#C0C0C0>
65816 <B></B>
65817 </TD>
65818 <TD width=15% BGCOLOR=#C0C0C0>
65819 <B>0</B>
65820 </TD>
65821 <TD width=35% BGCOLOR=#C0C0C0>
65822 <B>Phy receiver enable register</B>
65823 </TD>
65824 </TR>
65825 </TABLE>
65826 <P>
65827 <H2><a name="PHY_Config0">Register (<A href=#mod___slcr> slcr </A>)PHY_Config0</a></H2>
65828 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65829 <TR valign="top">
65830 <TD width=15% BGCOLOR=#FFFF00>
65831 <B>Register Name</B>
65832 </TD>
65833 <TD width=15% BGCOLOR=#FFFF00>
65834 <B>Address</B>
65835 </TD>
65836 <TD width=10% BGCOLOR=#FFFF00>
65837 <B>Width</B>
65838 </TD>
65839 <TD width=10% BGCOLOR=#FFFF00>
65840 <B>Type</B>
65841 </TD>
65842 <TD width=15% BGCOLOR=#FFFF00>
65843 <B>Reset Value</B>
65844 </TD>
65845 <TD width=35% BGCOLOR=#FFFF00>
65846 <B>Description</B>
65847 </TD>
65848 </TR>
65849 <TR valign="top">
65850 <TD width=15% BGCOLOR=#FBF5EF>
65851 <B>PHY_Config0</B>
65852 </TD>
65853 <TD width=15% BGCOLOR=#FBF5EF>
65854 <B>0XF8006118</B>
65855 </TD>
65856 <TD width=10% BGCOLOR=#FBF5EF>
65857 <B>32</B>
65858 </TD>
65859 <TD width=10% BGCOLOR=#FBF5EF>
65860 <B>rw</B>
65861 </TD>
65862 <TD width=15% BGCOLOR=#FBF5EF>
65863 <B>0x00000000</B>
65864 </TD>
65865 <TD width=35% BGCOLOR=#FBF5EF>
65866 <B>--</B>
65867 </TD>
65868 </TR>
65869 </TABLE>
65870 <P>
65871 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
65872 <TR valign="top">
65873 <TD width=15% BGCOLOR=#C0FFC0>
65874 <B>Field Name</B>
65875 </TD>
65876 <TD width=15% BGCOLOR=#C0FFC0>
65877 <B>Bits</B>
65878 </TD>
65879 <TD width=10% BGCOLOR=#C0FFC0>
65880 <B>Mask</B>
65881 </TD>
65882 <TD width=10% BGCOLOR=#C0FFC0>
65883 <B>Value</B>
65884 </TD>
65885 <TD width=15% BGCOLOR=#C0FFC0>
65886 <B>Shifted Value</B>
65887 </TD>
65888 <TD width=35% BGCOLOR=#C0FFC0>
65889 <B>Description</B>
65890 </TD>
65891 </TR>
65892 <TR valign="top">
65893 <TD width=15% BGCOLOR=#FBF5EF>
65894 <B>reg_phy_data_slice_in_use</B>
65895 </TD>
65896 <TD width=15% BGCOLOR=#FBF5EF>
65897 <B>0:0</B>
65898 </TD>
65899 <TD width=10% BGCOLOR=#FBF5EF>
65900 <B>1</B>
65901 </TD>
65902 <TD width=10% BGCOLOR=#FBF5EF>
65903 <B>1</B>
65904 </TD>
65905 <TD width=15% BGCOLOR=#FBF5EF>
65906 <B>1</B>
65907 </TD>
65908 <TD width=35% BGCOLOR=#FBF5EF>
65909 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 0: read data responses are ignored. 1: data slice is valid. Note: The Phy Data Slice 0 must always be enabled.</B>
65910 </TD>
65911 </TR>
65912 <TR valign="top">
65913 <TD width=15% BGCOLOR=#FBF5EF>
65914 <B>reg_phy_rdlvl_inc_mode</B>
65915 </TD>
65916 <TD width=15% BGCOLOR=#FBF5EF>
65917 <B>1:1</B>
65918 </TD>
65919 <TD width=10% BGCOLOR=#FBF5EF>
65920 <B>2</B>
65921 </TD>
65922 <TD width=10% BGCOLOR=#FBF5EF>
65923 <B>0</B>
65924 </TD>
65925 <TD width=15% BGCOLOR=#FBF5EF>
65926 <B>0</B>
65927 </TD>
65928 <TD width=35% BGCOLOR=#FBF5EF>
65929 <B>reserved</B>
65930 </TD>
65931 </TR>
65932 <TR valign="top">
65933 <TD width=15% BGCOLOR=#FBF5EF>
65934 <B>reg_phy_gatelvl_inc_mode</B>
65935 </TD>
65936 <TD width=15% BGCOLOR=#FBF5EF>
65937 <B>2:2</B>
65938 </TD>
65939 <TD width=10% BGCOLOR=#FBF5EF>
65940 <B>4</B>
65941 </TD>
65942 <TD width=10% BGCOLOR=#FBF5EF>
65943 <B>0</B>
65944 </TD>
65945 <TD width=15% BGCOLOR=#FBF5EF>
65946 <B>0</B>
65947 </TD>
65948 <TD width=35% BGCOLOR=#FBF5EF>
65949 <B>reserved</B>
65950 </TD>
65951 </TR>
65952 <TR valign="top">
65953 <TD width=15% BGCOLOR=#FBF5EF>
65954 <B>reg_phy_wrlvl_inc_mode</B>
65955 </TD>
65956 <TD width=15% BGCOLOR=#FBF5EF>
65957 <B>3:3</B>
65958 </TD>
65959 <TD width=10% BGCOLOR=#FBF5EF>
65960 <B>8</B>
65961 </TD>
65962 <TD width=10% BGCOLOR=#FBF5EF>
65963 <B>0</B>
65964 </TD>
65965 <TD width=15% BGCOLOR=#FBF5EF>
65966 <B>0</B>
65967 </TD>
65968 <TD width=35% BGCOLOR=#FBF5EF>
65969 <B>reserved</B>
65970 </TD>
65971 </TR>
65972 <TR valign="top">
65973 <TD width=15% BGCOLOR=#FBF5EF>
65974 <B>reg_phy_board_lpbk_tx</B>
65975 </TD>
65976 <TD width=15% BGCOLOR=#FBF5EF>
65977 <B>4:4</B>
65978 </TD>
65979 <TD width=10% BGCOLOR=#FBF5EF>
65980 <B>10</B>
65981 </TD>
65982 <TD width=10% BGCOLOR=#FBF5EF>
65983 <B>0</B>
65984 </TD>
65985 <TD width=15% BGCOLOR=#FBF5EF>
65986 <B>0</B>
65987 </TD>
65988 <TD width=35% BGCOLOR=#FBF5EF>
65989 <B>External Board Loopback testing. 0: disable 1: This Slice behaves as Transmitter for board loopback. This port must be set '0' always except when in external board level loopback test mode.</B>
65990 </TD>
65991 </TR>
65992 <TR valign="top">
65993 <TD width=15% BGCOLOR=#FBF5EF>
65994 <B>reg_phy_board_lpbk_rx</B>
65995 </TD>
65996 <TD width=15% BGCOLOR=#FBF5EF>
65997 <B>5:5</B>
65998 </TD>
65999 <TD width=10% BGCOLOR=#FBF5EF>
66000 <B>20</B>
66001 </TD>
66002 <TD width=10% BGCOLOR=#FBF5EF>
66003 <B>0</B>
66004 </TD>
66005 <TD width=15% BGCOLOR=#FBF5EF>
66006 <B>0</B>
66007 </TD>
66008 <TD width=35% BGCOLOR=#FBF5EF>
66009 <B>External Board Loopback testing. 0: disable 1: This Slice behaves as Receiver for board loopback. This port must be set '0' always except when in external board level loopback test mode.</B>
66010 </TD>
66011 </TR>
66012 <TR valign="top">
66013 <TD width=15% BGCOLOR=#FBF5EF>
66014 <B>reg_phy_bist_shift_dq</B>
66015 </TD>
66016 <TD width=15% BGCOLOR=#FBF5EF>
66017 <B>14:6</B>
66018 </TD>
66019 <TD width=10% BGCOLOR=#FBF5EF>
66020 <B>7fc0</B>
66021 </TD>
66022 <TD width=10% BGCOLOR=#FBF5EF>
66023 <B>0</B>
66024 </TD>
66025 <TD width=15% BGCOLOR=#FBF5EF>
66026 <B>0</B>
66027 </TD>
66028 <TD width=35% BGCOLOR=#FBF5EF>
66029 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 10. 0: PRBS pattern without any shift. 1: PRBS pattern shifted early by 1 bit.</B>
66030 </TD>
66031 </TR>
66032 <TR valign="top">
66033 <TD width=15% BGCOLOR=#FBF5EF>
66034 <B>reg_phy_bist_err_clr</B>
66035 </TD>
66036 <TD width=15% BGCOLOR=#FBF5EF>
66037 <B>23:15</B>
66038 </TD>
66039 <TD width=10% BGCOLOR=#FBF5EF>
66040 <B>ff8000</B>
66041 </TD>
66042 <TD width=10% BGCOLOR=#FBF5EF>
66043 <B>0</B>
66044 </TD>
66045 <TD width=15% BGCOLOR=#FBF5EF>
66046 <B>0</B>
66047 </TD>
66048 <TD width=35% BGCOLOR=#FBF5EF>
66049 <B>Clear the mismatch error flag from the BIST Checker. 0: No effect 1: sticky error flag is cleared</B>
66050 </TD>
66051 </TR>
66052 <TR valign="top">
66053 <TD width=15% BGCOLOR=#FBF5EF>
66054 <B>reg_phy_dq_offset</B>
66055 </TD>
66056 <TD width=15% BGCOLOR=#FBF5EF>
66057 <B>30:24</B>
66058 </TD>
66059 <TD width=10% BGCOLOR=#FBF5EF>
66060 <B>7f000000</B>
66061 </TD>
66062 <TD width=10% BGCOLOR=#FBF5EF>
66063 <B>40</B>
66064 </TD>
66065 <TD width=15% BGCOLOR=#FBF5EF>
66066 <B>40000000</B>
66067 </TD>
66068 <TD width=35% BGCOLOR=#FBF5EF>
66069 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
66070 </TD>
66071 </TR>
66072 <TR valign="top">
66073 <TD width=15% BGCOLOR=#C0C0C0>
66074 <B>PHY_Config0@0XF8006118</B>
66075 </TD>
66076 <TD width=15% BGCOLOR=#C0C0C0>
66077 <B>31:0</B>
66078 </TD>
66079 <TD width=10% BGCOLOR=#C0C0C0>
66080 <B>7fffffff</B>
66081 </TD>
66082 <TD width=10% BGCOLOR=#C0C0C0>
66083 <B></B>
66084 </TD>
66085 <TD width=15% BGCOLOR=#C0C0C0>
66086 <B>40000001</B>
66087 </TD>
66088 <TD width=35% BGCOLOR=#C0C0C0>
66089 <B>PHY configuration register for data slice 0.</B>
66090 </TD>
66091 </TR>
66092 </TABLE>
66093 <P>
66094 <H2><a name="PHY_Config1">Register (<A href=#mod___slcr> slcr </A>)PHY_Config1</a></H2>
66095 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
66096 <TR valign="top">
66097 <TD width=15% BGCOLOR=#FFFF00>
66098 <B>Register Name</B>
66099 </TD>
66100 <TD width=15% BGCOLOR=#FFFF00>
66101 <B>Address</B>
66102 </TD>
66103 <TD width=10% BGCOLOR=#FFFF00>
66104 <B>Width</B>
66105 </TD>
66106 <TD width=10% BGCOLOR=#FFFF00>
66107 <B>Type</B>
66108 </TD>
66109 <TD width=15% BGCOLOR=#FFFF00>
66110 <B>Reset Value</B>
66111 </TD>
66112 <TD width=35% BGCOLOR=#FFFF00>
66113 <B>Description</B>
66114 </TD>
66115 </TR>
66116 <TR valign="top">
66117 <TD width=15% BGCOLOR=#FBF5EF>
66118 <B>PHY_Config1</B>
66119 </TD>
66120 <TD width=15% BGCOLOR=#FBF5EF>
66121 <B>0XF800611C</B>
66122 </TD>
66123 <TD width=10% BGCOLOR=#FBF5EF>
66124 <B>32</B>
66125 </TD>
66126 <TD width=10% BGCOLOR=#FBF5EF>
66127 <B>rw</B>
66128 </TD>
66129 <TD width=15% BGCOLOR=#FBF5EF>
66130 <B>0x00000000</B>
66131 </TD>
66132 <TD width=35% BGCOLOR=#FBF5EF>
66133 <B>--</B>
66134 </TD>
66135 </TR>
66136 </TABLE>
66137 <P>
66138 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
66139 <TR valign="top">
66140 <TD width=15% BGCOLOR=#C0FFC0>
66141 <B>Field Name</B>
66142 </TD>
66143 <TD width=15% BGCOLOR=#C0FFC0>
66144 <B>Bits</B>
66145 </TD>
66146 <TD width=10% BGCOLOR=#C0FFC0>
66147 <B>Mask</B>
66148 </TD>
66149 <TD width=10% BGCOLOR=#C0FFC0>
66150 <B>Value</B>
66151 </TD>
66152 <TD width=15% BGCOLOR=#C0FFC0>
66153 <B>Shifted Value</B>
66154 </TD>
66155 <TD width=35% BGCOLOR=#C0FFC0>
66156 <B>Description</B>
66157 </TD>
66158 </TR>
66159 <TR valign="top">
66160 <TD width=15% BGCOLOR=#FBF5EF>
66161 <B>reg_phy_data_slice_in_use</B>
66162 </TD>
66163 <TD width=15% BGCOLOR=#FBF5EF>
66164 <B>0:0</B>
66165 </TD>
66166 <TD width=10% BGCOLOR=#FBF5EF>
66167 <B>1</B>
66168 </TD>
66169 <TD width=10% BGCOLOR=#FBF5EF>
66170 <B>1</B>
66171 </TD>
66172 <TD width=15% BGCOLOR=#FBF5EF>
66173 <B>1</B>
66174 </TD>
66175 <TD width=35% BGCOLOR=#FBF5EF>
66176 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 0: read data responses are ignored. 1: data slice is valid. Note: The Phy Data Slice 0 must always be enabled.</B>
66177 </TD>
66178 </TR>
66179 <TR valign="top">
66180 <TD width=15% BGCOLOR=#FBF5EF>
66181 <B>reg_phy_rdlvl_inc_mode</B>
66182 </TD>
66183 <TD width=15% BGCOLOR=#FBF5EF>
66184 <B>1:1</B>
66185 </TD>
66186 <TD width=10% BGCOLOR=#FBF5EF>
66187 <B>2</B>
66188 </TD>
66189 <TD width=10% BGCOLOR=#FBF5EF>
66190 <B>0</B>
66191 </TD>
66192 <TD width=15% BGCOLOR=#FBF5EF>
66193 <B>0</B>
66194 </TD>
66195 <TD width=35% BGCOLOR=#FBF5EF>
66196 <B>reserved</B>
66197 </TD>
66198 </TR>
66199 <TR valign="top">
66200 <TD width=15% BGCOLOR=#FBF5EF>
66201 <B>reg_phy_gatelvl_inc_mode</B>
66202 </TD>
66203 <TD width=15% BGCOLOR=#FBF5EF>
66204 <B>2:2</B>
66205 </TD>
66206 <TD width=10% BGCOLOR=#FBF5EF>
66207 <B>4</B>
66208 </TD>
66209 <TD width=10% BGCOLOR=#FBF5EF>
66210 <B>0</B>
66211 </TD>
66212 <TD width=15% BGCOLOR=#FBF5EF>
66213 <B>0</B>
66214 </TD>
66215 <TD width=35% BGCOLOR=#FBF5EF>
66216 <B>reserved</B>
66217 </TD>
66218 </TR>
66219 <TR valign="top">
66220 <TD width=15% BGCOLOR=#FBF5EF>
66221 <B>reg_phy_wrlvl_inc_mode</B>
66222 </TD>
66223 <TD width=15% BGCOLOR=#FBF5EF>
66224 <B>3:3</B>
66225 </TD>
66226 <TD width=10% BGCOLOR=#FBF5EF>
66227 <B>8</B>
66228 </TD>
66229 <TD width=10% BGCOLOR=#FBF5EF>
66230 <B>0</B>
66231 </TD>
66232 <TD width=15% BGCOLOR=#FBF5EF>
66233 <B>0</B>
66234 </TD>
66235 <TD width=35% BGCOLOR=#FBF5EF>
66236 <B>reserved</B>
66237 </TD>
66238 </TR>
66239 <TR valign="top">
66240 <TD width=15% BGCOLOR=#FBF5EF>
66241 <B>reg_phy_board_lpbk_tx</B>
66242 </TD>
66243 <TD width=15% BGCOLOR=#FBF5EF>
66244 <B>4:4</B>
66245 </TD>
66246 <TD width=10% BGCOLOR=#FBF5EF>
66247 <B>10</B>
66248 </TD>
66249 <TD width=10% BGCOLOR=#FBF5EF>
66250 <B>0</B>
66251 </TD>
66252 <TD width=15% BGCOLOR=#FBF5EF>
66253 <B>0</B>
66254 </TD>
66255 <TD width=35% BGCOLOR=#FBF5EF>
66256 <B>External Board Loopback testing. 0: disable 1: This Slice behaves as Transmitter for board loopback. This port must be set '0' always except when in external board level loopback test mode.</B>
66257 </TD>
66258 </TR>
66259 <TR valign="top">
66260 <TD width=15% BGCOLOR=#FBF5EF>
66261 <B>reg_phy_board_lpbk_rx</B>
66262 </TD>
66263 <TD width=15% BGCOLOR=#FBF5EF>
66264 <B>5:5</B>
66265 </TD>
66266 <TD width=10% BGCOLOR=#FBF5EF>
66267 <B>20</B>
66268 </TD>
66269 <TD width=10% BGCOLOR=#FBF5EF>
66270 <B>0</B>
66271 </TD>
66272 <TD width=15% BGCOLOR=#FBF5EF>
66273 <B>0</B>
66274 </TD>
66275 <TD width=35% BGCOLOR=#FBF5EF>
66276 <B>External Board Loopback testing. 0: disable 1: This Slice behaves as Receiver for board loopback. This port must be set '0' always except when in external board level loopback test mode.</B>
66277 </TD>
66278 </TR>
66279 <TR valign="top">
66280 <TD width=15% BGCOLOR=#FBF5EF>
66281 <B>reg_phy_bist_shift_dq</B>
66282 </TD>
66283 <TD width=15% BGCOLOR=#FBF5EF>
66284 <B>14:6</B>
66285 </TD>
66286 <TD width=10% BGCOLOR=#FBF5EF>
66287 <B>7fc0</B>
66288 </TD>
66289 <TD width=10% BGCOLOR=#FBF5EF>
66290 <B>0</B>
66291 </TD>
66292 <TD width=15% BGCOLOR=#FBF5EF>
66293 <B>0</B>
66294 </TD>
66295 <TD width=35% BGCOLOR=#FBF5EF>
66296 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 10. 0: PRBS pattern without any shift. 1: PRBS pattern shifted early by 1 bit.</B>
66297 </TD>
66298 </TR>
66299 <TR valign="top">
66300 <TD width=15% BGCOLOR=#FBF5EF>
66301 <B>reg_phy_bist_err_clr</B>
66302 </TD>
66303 <TD width=15% BGCOLOR=#FBF5EF>
66304 <B>23:15</B>
66305 </TD>
66306 <TD width=10% BGCOLOR=#FBF5EF>
66307 <B>ff8000</B>
66308 </TD>
66309 <TD width=10% BGCOLOR=#FBF5EF>
66310 <B>0</B>
66311 </TD>
66312 <TD width=15% BGCOLOR=#FBF5EF>
66313 <B>0</B>
66314 </TD>
66315 <TD width=35% BGCOLOR=#FBF5EF>
66316 <B>Clear the mismatch error flag from the BIST Checker. 0: No effect 1: sticky error flag is cleared</B>
66317 </TD>
66318 </TR>
66319 <TR valign="top">
66320 <TD width=15% BGCOLOR=#FBF5EF>
66321 <B>reg_phy_dq_offset</B>
66322 </TD>
66323 <TD width=15% BGCOLOR=#FBF5EF>
66324 <B>30:24</B>
66325 </TD>
66326 <TD width=10% BGCOLOR=#FBF5EF>
66327 <B>7f000000</B>
66328 </TD>
66329 <TD width=10% BGCOLOR=#FBF5EF>
66330 <B>40</B>
66331 </TD>
66332 <TD width=15% BGCOLOR=#FBF5EF>
66333 <B>40000000</B>
66334 </TD>
66335 <TD width=35% BGCOLOR=#FBF5EF>
66336 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
66337 </TD>
66338 </TR>
66339 <TR valign="top">
66340 <TD width=15% BGCOLOR=#C0C0C0>
66341 <B>PHY_Config1@0XF800611C</B>
66342 </TD>
66343 <TD width=15% BGCOLOR=#C0C0C0>
66344 <B>31:0</B>
66345 </TD>
66346 <TD width=10% BGCOLOR=#C0C0C0>
66347 <B>7fffffff</B>
66348 </TD>
66349 <TD width=10% BGCOLOR=#C0C0C0>
66350 <B></B>
66351 </TD>
66352 <TD width=15% BGCOLOR=#C0C0C0>
66353 <B>40000001</B>
66354 </TD>
66355 <TD width=35% BGCOLOR=#C0C0C0>
66356 <B>PHY configuration register for data slice 1.</B>
66357 </TD>
66358 </TR>
66359 </TABLE>
66360 <P>
66361 <H2><a name="PHY_Config2">Register (<A href=#mod___slcr> slcr </A>)PHY_Config2</a></H2>
66362 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
66363 <TR valign="top">
66364 <TD width=15% BGCOLOR=#FFFF00>
66365 <B>Register Name</B>
66366 </TD>
66367 <TD width=15% BGCOLOR=#FFFF00>
66368 <B>Address</B>
66369 </TD>
66370 <TD width=10% BGCOLOR=#FFFF00>
66371 <B>Width</B>
66372 </TD>
66373 <TD width=10% BGCOLOR=#FFFF00>
66374 <B>Type</B>
66375 </TD>
66376 <TD width=15% BGCOLOR=#FFFF00>
66377 <B>Reset Value</B>
66378 </TD>
66379 <TD width=35% BGCOLOR=#FFFF00>
66380 <B>Description</B>
66381 </TD>
66382 </TR>
66383 <TR valign="top">
66384 <TD width=15% BGCOLOR=#FBF5EF>
66385 <B>PHY_Config2</B>
66386 </TD>
66387 <TD width=15% BGCOLOR=#FBF5EF>
66388 <B>0XF8006120</B>
66389 </TD>
66390 <TD width=10% BGCOLOR=#FBF5EF>
66391 <B>32</B>
66392 </TD>
66393 <TD width=10% BGCOLOR=#FBF5EF>
66394 <B>rw</B>
66395 </TD>
66396 <TD width=15% BGCOLOR=#FBF5EF>
66397 <B>0x00000000</B>
66398 </TD>
66399 <TD width=35% BGCOLOR=#FBF5EF>
66400 <B>--</B>
66401 </TD>
66402 </TR>
66403 </TABLE>
66404 <P>
66405 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
66406 <TR valign="top">
66407 <TD width=15% BGCOLOR=#C0FFC0>
66408 <B>Field Name</B>
66409 </TD>
66410 <TD width=15% BGCOLOR=#C0FFC0>
66411 <B>Bits</B>
66412 </TD>
66413 <TD width=10% BGCOLOR=#C0FFC0>
66414 <B>Mask</B>
66415 </TD>
66416 <TD width=10% BGCOLOR=#C0FFC0>
66417 <B>Value</B>
66418 </TD>
66419 <TD width=15% BGCOLOR=#C0FFC0>
66420 <B>Shifted Value</B>
66421 </TD>
66422 <TD width=35% BGCOLOR=#C0FFC0>
66423 <B>Description</B>
66424 </TD>
66425 </TR>
66426 <TR valign="top">
66427 <TD width=15% BGCOLOR=#FBF5EF>
66428 <B>reg_phy_data_slice_in_use</B>
66429 </TD>
66430 <TD width=15% BGCOLOR=#FBF5EF>
66431 <B>0:0</B>
66432 </TD>
66433 <TD width=10% BGCOLOR=#FBF5EF>
66434 <B>1</B>
66435 </TD>
66436 <TD width=10% BGCOLOR=#FBF5EF>
66437 <B>1</B>
66438 </TD>
66439 <TD width=15% BGCOLOR=#FBF5EF>
66440 <B>1</B>
66441 </TD>
66442 <TD width=35% BGCOLOR=#FBF5EF>
66443 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 0: read data responses are ignored. 1: data slice is valid. Note: The Phy Data Slice 0 must always be enabled.</B>
66444 </TD>
66445 </TR>
66446 <TR valign="top">
66447 <TD width=15% BGCOLOR=#FBF5EF>
66448 <B>reg_phy_rdlvl_inc_mode</B>
66449 </TD>
66450 <TD width=15% BGCOLOR=#FBF5EF>
66451 <B>1:1</B>
66452 </TD>
66453 <TD width=10% BGCOLOR=#FBF5EF>
66454 <B>2</B>
66455 </TD>
66456 <TD width=10% BGCOLOR=#FBF5EF>
66457 <B>0</B>
66458 </TD>
66459 <TD width=15% BGCOLOR=#FBF5EF>
66460 <B>0</B>
66461 </TD>
66462 <TD width=35% BGCOLOR=#FBF5EF>
66463 <B>reserved</B>
66464 </TD>
66465 </TR>
66466 <TR valign="top">
66467 <TD width=15% BGCOLOR=#FBF5EF>
66468 <B>reg_phy_gatelvl_inc_mode</B>
66469 </TD>
66470 <TD width=15% BGCOLOR=#FBF5EF>
66471 <B>2:2</B>
66472 </TD>
66473 <TD width=10% BGCOLOR=#FBF5EF>
66474 <B>4</B>
66475 </TD>
66476 <TD width=10% BGCOLOR=#FBF5EF>
66477 <B>0</B>
66478 </TD>
66479 <TD width=15% BGCOLOR=#FBF5EF>
66480 <B>0</B>
66481 </TD>
66482 <TD width=35% BGCOLOR=#FBF5EF>
66483 <B>reserved</B>
66484 </TD>
66485 </TR>
66486 <TR valign="top">
66487 <TD width=15% BGCOLOR=#FBF5EF>
66488 <B>reg_phy_wrlvl_inc_mode</B>
66489 </TD>
66490 <TD width=15% BGCOLOR=#FBF5EF>
66491 <B>3:3</B>
66492 </TD>
66493 <TD width=10% BGCOLOR=#FBF5EF>
66494 <B>8</B>
66495 </TD>
66496 <TD width=10% BGCOLOR=#FBF5EF>
66497 <B>0</B>
66498 </TD>
66499 <TD width=15% BGCOLOR=#FBF5EF>
66500 <B>0</B>
66501 </TD>
66502 <TD width=35% BGCOLOR=#FBF5EF>
66503 <B>reserved</B>
66504 </TD>
66505 </TR>
66506 <TR valign="top">
66507 <TD width=15% BGCOLOR=#FBF5EF>
66508 <B>reg_phy_board_lpbk_tx</B>
66509 </TD>
66510 <TD width=15% BGCOLOR=#FBF5EF>
66511 <B>4:4</B>
66512 </TD>
66513 <TD width=10% BGCOLOR=#FBF5EF>
66514 <B>10</B>
66515 </TD>
66516 <TD width=10% BGCOLOR=#FBF5EF>
66517 <B>0</B>
66518 </TD>
66519 <TD width=15% BGCOLOR=#FBF5EF>
66520 <B>0</B>
66521 </TD>
66522 <TD width=35% BGCOLOR=#FBF5EF>
66523 <B>External Board Loopback testing. 0: disable 1: This Slice behaves as Transmitter for board loopback. This port must be set '0' always except when in external board level loopback test mode.</B>
66524 </TD>
66525 </TR>
66526 <TR valign="top">
66527 <TD width=15% BGCOLOR=#FBF5EF>
66528 <B>reg_phy_board_lpbk_rx</B>
66529 </TD>
66530 <TD width=15% BGCOLOR=#FBF5EF>
66531 <B>5:5</B>
66532 </TD>
66533 <TD width=10% BGCOLOR=#FBF5EF>
66534 <B>20</B>
66535 </TD>
66536 <TD width=10% BGCOLOR=#FBF5EF>
66537 <B>0</B>
66538 </TD>
66539 <TD width=15% BGCOLOR=#FBF5EF>
66540 <B>0</B>
66541 </TD>
66542 <TD width=35% BGCOLOR=#FBF5EF>
66543 <B>External Board Loopback testing. 0: disable 1: This Slice behaves as Receiver for board loopback. This port must be set '0' always except when in external board level loopback test mode.</B>
66544 </TD>
66545 </TR>
66546 <TR valign="top">
66547 <TD width=15% BGCOLOR=#FBF5EF>
66548 <B>reg_phy_bist_shift_dq</B>
66549 </TD>
66550 <TD width=15% BGCOLOR=#FBF5EF>
66551 <B>14:6</B>
66552 </TD>
66553 <TD width=10% BGCOLOR=#FBF5EF>
66554 <B>7fc0</B>
66555 </TD>
66556 <TD width=10% BGCOLOR=#FBF5EF>
66557 <B>0</B>
66558 </TD>
66559 <TD width=15% BGCOLOR=#FBF5EF>
66560 <B>0</B>
66561 </TD>
66562 <TD width=35% BGCOLOR=#FBF5EF>
66563 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 10. 0: PRBS pattern without any shift. 1: PRBS pattern shifted early by 1 bit.</B>
66564 </TD>
66565 </TR>
66566 <TR valign="top">
66567 <TD width=15% BGCOLOR=#FBF5EF>
66568 <B>reg_phy_bist_err_clr</B>
66569 </TD>
66570 <TD width=15% BGCOLOR=#FBF5EF>
66571 <B>23:15</B>
66572 </TD>
66573 <TD width=10% BGCOLOR=#FBF5EF>
66574 <B>ff8000</B>
66575 </TD>
66576 <TD width=10% BGCOLOR=#FBF5EF>
66577 <B>0</B>
66578 </TD>
66579 <TD width=15% BGCOLOR=#FBF5EF>
66580 <B>0</B>
66581 </TD>
66582 <TD width=35% BGCOLOR=#FBF5EF>
66583 <B>Clear the mismatch error flag from the BIST Checker. 0: No effect 1: sticky error flag is cleared</B>
66584 </TD>
66585 </TR>
66586 <TR valign="top">
66587 <TD width=15% BGCOLOR=#FBF5EF>
66588 <B>reg_phy_dq_offset</B>
66589 </TD>
66590 <TD width=15% BGCOLOR=#FBF5EF>
66591 <B>30:24</B>
66592 </TD>
66593 <TD width=10% BGCOLOR=#FBF5EF>
66594 <B>7f000000</B>
66595 </TD>
66596 <TD width=10% BGCOLOR=#FBF5EF>
66597 <B>40</B>
66598 </TD>
66599 <TD width=15% BGCOLOR=#FBF5EF>
66600 <B>40000000</B>
66601 </TD>
66602 <TD width=35% BGCOLOR=#FBF5EF>
66603 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
66604 </TD>
66605 </TR>
66606 <TR valign="top">
66607 <TD width=15% BGCOLOR=#FBF5EF>
66608 <B>reg_phy_data_slice_in_use</B>
66609 </TD>
66610 <TD width=15% BGCOLOR=#FBF5EF>
66611 <B>0:0</B>
66612 </TD>
66613 <TD width=10% BGCOLOR=#FBF5EF>
66614 <B>1</B>
66615 </TD>
66616 <TD width=10% BGCOLOR=#FBF5EF>
66617 <B>1</B>
66618 </TD>
66619 <TD width=15% BGCOLOR=#FBF5EF>
66620 <B>1</B>
66621 </TD>
66622 <TD width=35% BGCOLOR=#FBF5EF>
66623 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 0: read data responses are ignored. 1: data slice is valid. Note: The Phy Data Slice 0 must always be enabled.</B>
66624 </TD>
66625 </TR>
66626 <TR valign="top">
66627 <TD width=15% BGCOLOR=#FBF5EF>
66628 <B>reg_phy_rdlvl_inc_mode</B>
66629 </TD>
66630 <TD width=15% BGCOLOR=#FBF5EF>
66631 <B>1:1</B>
66632 </TD>
66633 <TD width=10% BGCOLOR=#FBF5EF>
66634 <B>2</B>
66635 </TD>
66636 <TD width=10% BGCOLOR=#FBF5EF>
66637 <B>0</B>
66638 </TD>
66639 <TD width=15% BGCOLOR=#FBF5EF>
66640 <B>0</B>
66641 </TD>
66642 <TD width=35% BGCOLOR=#FBF5EF>
66643 <B>reserved</B>
66644 </TD>
66645 </TR>
66646 <TR valign="top">
66647 <TD width=15% BGCOLOR=#FBF5EF>
66648 <B>reg_phy_gatelvl_inc_mode</B>
66649 </TD>
66650 <TD width=15% BGCOLOR=#FBF5EF>
66651 <B>2:2</B>
66652 </TD>
66653 <TD width=10% BGCOLOR=#FBF5EF>
66654 <B>4</B>
66655 </TD>
66656 <TD width=10% BGCOLOR=#FBF5EF>
66657 <B>0</B>
66658 </TD>
66659 <TD width=15% BGCOLOR=#FBF5EF>
66660 <B>0</B>
66661 </TD>
66662 <TD width=35% BGCOLOR=#FBF5EF>
66663 <B>reserved</B>
66664 </TD>
66665 </TR>
66666 <TR valign="top">
66667 <TD width=15% BGCOLOR=#FBF5EF>
66668 <B>reg_phy_wrlvl_inc_mode</B>
66669 </TD>
66670 <TD width=15% BGCOLOR=#FBF5EF>
66671 <B>3:3</B>
66672 </TD>
66673 <TD width=10% BGCOLOR=#FBF5EF>
66674 <B>8</B>
66675 </TD>
66676 <TD width=10% BGCOLOR=#FBF5EF>
66677 <B>0</B>
66678 </TD>
66679 <TD width=15% BGCOLOR=#FBF5EF>
66680 <B>0</B>
66681 </TD>
66682 <TD width=35% BGCOLOR=#FBF5EF>
66683 <B>reserved</B>
66684 </TD>
66685 </TR>
66686 <TR valign="top">
66687 <TD width=15% BGCOLOR=#FBF5EF>
66688 <B>reg_phy_board_lpbk_tx</B>
66689 </TD>
66690 <TD width=15% BGCOLOR=#FBF5EF>
66691 <B>4:4</B>
66692 </TD>
66693 <TD width=10% BGCOLOR=#FBF5EF>
66694 <B>10</B>
66695 </TD>
66696 <TD width=10% BGCOLOR=#FBF5EF>
66697 <B>0</B>
66698 </TD>
66699 <TD width=15% BGCOLOR=#FBF5EF>
66700 <B>0</B>
66701 </TD>
66702 <TD width=35% BGCOLOR=#FBF5EF>
66703 <B>External Board Loopback testing. 0: disable 1: This Slice behaves as Transmitter for board loopback. This port must be set '0' always except when in external board level loopback test mode.</B>
66704 </TD>
66705 </TR>
66706 <TR valign="top">
66707 <TD width=15% BGCOLOR=#FBF5EF>
66708 <B>reg_phy_board_lpbk_rx</B>
66709 </TD>
66710 <TD width=15% BGCOLOR=#FBF5EF>
66711 <B>5:5</B>
66712 </TD>
66713 <TD width=10% BGCOLOR=#FBF5EF>
66714 <B>20</B>
66715 </TD>
66716 <TD width=10% BGCOLOR=#FBF5EF>
66717 <B>0</B>
66718 </TD>
66719 <TD width=15% BGCOLOR=#FBF5EF>
66720 <B>0</B>
66721 </TD>
66722 <TD width=35% BGCOLOR=#FBF5EF>
66723 <B>External Board Loopback testing. 0: disable 1: This Slice behaves as Receiver for board loopback. This port must be set '0' always except when in external board level loopback test mode.</B>
66724 </TD>
66725 </TR>
66726 <TR valign="top">
66727 <TD width=15% BGCOLOR=#FBF5EF>
66728 <B>reg_phy_bist_shift_dq</B>
66729 </TD>
66730 <TD width=15% BGCOLOR=#FBF5EF>
66731 <B>14:6</B>
66732 </TD>
66733 <TD width=10% BGCOLOR=#FBF5EF>
66734 <B>7fc0</B>
66735 </TD>
66736 <TD width=10% BGCOLOR=#FBF5EF>
66737 <B>0</B>
66738 </TD>
66739 <TD width=15% BGCOLOR=#FBF5EF>
66740 <B>0</B>
66741 </TD>
66742 <TD width=35% BGCOLOR=#FBF5EF>
66743 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 10. 0: PRBS pattern without any shift. 1: PRBS pattern shifted early by 1 bit.</B>
66744 </TD>
66745 </TR>
66746 <TR valign="top">
66747 <TD width=15% BGCOLOR=#FBF5EF>
66748 <B>reg_phy_bist_err_clr</B>
66749 </TD>
66750 <TD width=15% BGCOLOR=#FBF5EF>
66751 <B>23:15</B>
66752 </TD>
66753 <TD width=10% BGCOLOR=#FBF5EF>
66754 <B>ff8000</B>
66755 </TD>
66756 <TD width=10% BGCOLOR=#FBF5EF>
66757 <B>0</B>
66758 </TD>
66759 <TD width=15% BGCOLOR=#FBF5EF>
66760 <B>0</B>
66761 </TD>
66762 <TD width=35% BGCOLOR=#FBF5EF>
66763 <B>Clear the mismatch error flag from the BIST Checker. 0: No effect 1: sticky error flag is cleared</B>
66764 </TD>
66765 </TR>
66766 <TR valign="top">
66767 <TD width=15% BGCOLOR=#FBF5EF>
66768 <B>reg_phy_dq_offset</B>
66769 </TD>
66770 <TD width=15% BGCOLOR=#FBF5EF>
66771 <B>30:24</B>
66772 </TD>
66773 <TD width=10% BGCOLOR=#FBF5EF>
66774 <B>7f000000</B>
66775 </TD>
66776 <TD width=10% BGCOLOR=#FBF5EF>
66777 <B>40</B>
66778 </TD>
66779 <TD width=15% BGCOLOR=#FBF5EF>
66780 <B>40000000</B>
66781 </TD>
66782 <TD width=35% BGCOLOR=#FBF5EF>
66783 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
66784 </TD>
66785 </TR>
66786 <TR valign="top">
66787 <TD width=15% BGCOLOR=#C0C0C0>
66788 <B>PHY_Config2@0XF8006120</B>
66789 </TD>
66790 <TD width=15% BGCOLOR=#C0C0C0>
66791 <B>31:0</B>
66792 </TD>
66793 <TD width=10% BGCOLOR=#C0C0C0>
66794 <B>7fffffff</B>
66795 </TD>
66796 <TD width=10% BGCOLOR=#C0C0C0>
66797 <B></B>
66798 </TD>
66799 <TD width=15% BGCOLOR=#C0C0C0>
66800 <B>40000001</B>
66801 </TD>
66802 <TD width=35% BGCOLOR=#C0C0C0>
66803 <B>PHY configuration register for data slice 2.</B>
66804 </TD>
66805 </TR>
66806 </TABLE>
66807 <P>
66808 <H2><a name="PHY_Config3">Register (<A href=#mod___slcr> slcr </A>)PHY_Config3</a></H2>
66809 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
66810 <TR valign="top">
66811 <TD width=15% BGCOLOR=#FFFF00>
66812 <B>Register Name</B>
66813 </TD>
66814 <TD width=15% BGCOLOR=#FFFF00>
66815 <B>Address</B>
66816 </TD>
66817 <TD width=10% BGCOLOR=#FFFF00>
66818 <B>Width</B>
66819 </TD>
66820 <TD width=10% BGCOLOR=#FFFF00>
66821 <B>Type</B>
66822 </TD>
66823 <TD width=15% BGCOLOR=#FFFF00>
66824 <B>Reset Value</B>
66825 </TD>
66826 <TD width=35% BGCOLOR=#FFFF00>
66827 <B>Description</B>
66828 </TD>
66829 </TR>
66830 <TR valign="top">
66831 <TD width=15% BGCOLOR=#FBF5EF>
66832 <B>PHY_Config3</B>
66833 </TD>
66834 <TD width=15% BGCOLOR=#FBF5EF>
66835 <B>0XF8006124</B>
66836 </TD>
66837 <TD width=10% BGCOLOR=#FBF5EF>
66838 <B>32</B>
66839 </TD>
66840 <TD width=10% BGCOLOR=#FBF5EF>
66841 <B>rw</B>
66842 </TD>
66843 <TD width=15% BGCOLOR=#FBF5EF>
66844 <B>0x00000000</B>
66845 </TD>
66846 <TD width=35% BGCOLOR=#FBF5EF>
66847 <B>--</B>
66848 </TD>
66849 </TR>
66850 </TABLE>
66851 <P>
66852 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
66853 <TR valign="top">
66854 <TD width=15% BGCOLOR=#C0FFC0>
66855 <B>Field Name</B>
66856 </TD>
66857 <TD width=15% BGCOLOR=#C0FFC0>
66858 <B>Bits</B>
66859 </TD>
66860 <TD width=10% BGCOLOR=#C0FFC0>
66861 <B>Mask</B>
66862 </TD>
66863 <TD width=10% BGCOLOR=#C0FFC0>
66864 <B>Value</B>
66865 </TD>
66866 <TD width=15% BGCOLOR=#C0FFC0>
66867 <B>Shifted Value</B>
66868 </TD>
66869 <TD width=35% BGCOLOR=#C0FFC0>
66870 <B>Description</B>
66871 </TD>
66872 </TR>
66873 <TR valign="top">
66874 <TD width=15% BGCOLOR=#FBF5EF>
66875 <B>reg_phy_data_slice_in_use</B>
66876 </TD>
66877 <TD width=15% BGCOLOR=#FBF5EF>
66878 <B>0:0</B>
66879 </TD>
66880 <TD width=10% BGCOLOR=#FBF5EF>
66881 <B>1</B>
66882 </TD>
66883 <TD width=10% BGCOLOR=#FBF5EF>
66884 <B>1</B>
66885 </TD>
66886 <TD width=15% BGCOLOR=#FBF5EF>
66887 <B>1</B>
66888 </TD>
66889 <TD width=35% BGCOLOR=#FBF5EF>
66890 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 0: read data responses are ignored. 1: data slice is valid. Note: The Phy Data Slice 0 must always be enabled.</B>
66891 </TD>
66892 </TR>
66893 <TR valign="top">
66894 <TD width=15% BGCOLOR=#FBF5EF>
66895 <B>reg_phy_rdlvl_inc_mode</B>
66896 </TD>
66897 <TD width=15% BGCOLOR=#FBF5EF>
66898 <B>1:1</B>
66899 </TD>
66900 <TD width=10% BGCOLOR=#FBF5EF>
66901 <B>2</B>
66902 </TD>
66903 <TD width=10% BGCOLOR=#FBF5EF>
66904 <B>0</B>
66905 </TD>
66906 <TD width=15% BGCOLOR=#FBF5EF>
66907 <B>0</B>
66908 </TD>
66909 <TD width=35% BGCOLOR=#FBF5EF>
66910 <B>reserved</B>
66911 </TD>
66912 </TR>
66913 <TR valign="top">
66914 <TD width=15% BGCOLOR=#FBF5EF>
66915 <B>reg_phy_gatelvl_inc_mode</B>
66916 </TD>
66917 <TD width=15% BGCOLOR=#FBF5EF>
66918 <B>2:2</B>
66919 </TD>
66920 <TD width=10% BGCOLOR=#FBF5EF>
66921 <B>4</B>
66922 </TD>
66923 <TD width=10% BGCOLOR=#FBF5EF>
66924 <B>0</B>
66925 </TD>
66926 <TD width=15% BGCOLOR=#FBF5EF>
66927 <B>0</B>
66928 </TD>
66929 <TD width=35% BGCOLOR=#FBF5EF>
66930 <B>reserved</B>
66931 </TD>
66932 </TR>
66933 <TR valign="top">
66934 <TD width=15% BGCOLOR=#FBF5EF>
66935 <B>reg_phy_wrlvl_inc_mode</B>
66936 </TD>
66937 <TD width=15% BGCOLOR=#FBF5EF>
66938 <B>3:3</B>
66939 </TD>
66940 <TD width=10% BGCOLOR=#FBF5EF>
66941 <B>8</B>
66942 </TD>
66943 <TD width=10% BGCOLOR=#FBF5EF>
66944 <B>0</B>
66945 </TD>
66946 <TD width=15% BGCOLOR=#FBF5EF>
66947 <B>0</B>
66948 </TD>
66949 <TD width=35% BGCOLOR=#FBF5EF>
66950 <B>reserved</B>
66951 </TD>
66952 </TR>
66953 <TR valign="top">
66954 <TD width=15% BGCOLOR=#FBF5EF>
66955 <B>reg_phy_board_lpbk_tx</B>
66956 </TD>
66957 <TD width=15% BGCOLOR=#FBF5EF>
66958 <B>4:4</B>
66959 </TD>
66960 <TD width=10% BGCOLOR=#FBF5EF>
66961 <B>10</B>
66962 </TD>
66963 <TD width=10% BGCOLOR=#FBF5EF>
66964 <B>0</B>
66965 </TD>
66966 <TD width=15% BGCOLOR=#FBF5EF>
66967 <B>0</B>
66968 </TD>
66969 <TD width=35% BGCOLOR=#FBF5EF>
66970 <B>External Board Loopback testing. 0: disable 1: This Slice behaves as Transmitter for board loopback. This port must be set '0' always except when in external board level loopback test mode.</B>
66971 </TD>
66972 </TR>
66973 <TR valign="top">
66974 <TD width=15% BGCOLOR=#FBF5EF>
66975 <B>reg_phy_board_lpbk_rx</B>
66976 </TD>
66977 <TD width=15% BGCOLOR=#FBF5EF>
66978 <B>5:5</B>
66979 </TD>
66980 <TD width=10% BGCOLOR=#FBF5EF>
66981 <B>20</B>
66982 </TD>
66983 <TD width=10% BGCOLOR=#FBF5EF>
66984 <B>0</B>
66985 </TD>
66986 <TD width=15% BGCOLOR=#FBF5EF>
66987 <B>0</B>
66988 </TD>
66989 <TD width=35% BGCOLOR=#FBF5EF>
66990 <B>External Board Loopback testing. 0: disable 1: This Slice behaves as Receiver for board loopback. This port must be set '0' always except when in external board level loopback test mode.</B>
66991 </TD>
66992 </TR>
66993 <TR valign="top">
66994 <TD width=15% BGCOLOR=#FBF5EF>
66995 <B>reg_phy_bist_shift_dq</B>
66996 </TD>
66997 <TD width=15% BGCOLOR=#FBF5EF>
66998 <B>14:6</B>
66999 </TD>
67000 <TD width=10% BGCOLOR=#FBF5EF>
67001 <B>7fc0</B>
67002 </TD>
67003 <TD width=10% BGCOLOR=#FBF5EF>
67004 <B>0</B>
67005 </TD>
67006 <TD width=15% BGCOLOR=#FBF5EF>
67007 <B>0</B>
67008 </TD>
67009 <TD width=35% BGCOLOR=#FBF5EF>
67010 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 10. 0: PRBS pattern without any shift. 1: PRBS pattern shifted early by 1 bit.</B>
67011 </TD>
67012 </TR>
67013 <TR valign="top">
67014 <TD width=15% BGCOLOR=#FBF5EF>
67015 <B>reg_phy_bist_err_clr</B>
67016 </TD>
67017 <TD width=15% BGCOLOR=#FBF5EF>
67018 <B>23:15</B>
67019 </TD>
67020 <TD width=10% BGCOLOR=#FBF5EF>
67021 <B>ff8000</B>
67022 </TD>
67023 <TD width=10% BGCOLOR=#FBF5EF>
67024 <B>0</B>
67025 </TD>
67026 <TD width=15% BGCOLOR=#FBF5EF>
67027 <B>0</B>
67028 </TD>
67029 <TD width=35% BGCOLOR=#FBF5EF>
67030 <B>Clear the mismatch error flag from the BIST Checker. 0: No effect 1: sticky error flag is cleared</B>
67031 </TD>
67032 </TR>
67033 <TR valign="top">
67034 <TD width=15% BGCOLOR=#FBF5EF>
67035 <B>reg_phy_dq_offset</B>
67036 </TD>
67037 <TD width=15% BGCOLOR=#FBF5EF>
67038 <B>30:24</B>
67039 </TD>
67040 <TD width=10% BGCOLOR=#FBF5EF>
67041 <B>7f000000</B>
67042 </TD>
67043 <TD width=10% BGCOLOR=#FBF5EF>
67044 <B>40</B>
67045 </TD>
67046 <TD width=15% BGCOLOR=#FBF5EF>
67047 <B>40000000</B>
67048 </TD>
67049 <TD width=35% BGCOLOR=#FBF5EF>
67050 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
67051 </TD>
67052 </TR>
67053 <TR valign="top">
67054 <TD width=15% BGCOLOR=#C0C0C0>
67055 <B>PHY_Config3@0XF8006124</B>
67056 </TD>
67057 <TD width=15% BGCOLOR=#C0C0C0>
67058 <B>31:0</B>
67059 </TD>
67060 <TD width=10% BGCOLOR=#C0C0C0>
67061 <B>7fffffff</B>
67062 </TD>
67063 <TD width=10% BGCOLOR=#C0C0C0>
67064 <B></B>
67065 </TD>
67066 <TD width=15% BGCOLOR=#C0C0C0>
67067 <B>40000001</B>
67068 </TD>
67069 <TD width=35% BGCOLOR=#C0C0C0>
67070 <B>PHY configuration register for data slice 3.</B>
67071 </TD>
67072 </TR>
67073 </TABLE>
67074 <P>
67075 <H2><a name="phy_init_ratio0">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio0</a></H2>
67076 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67077 <TR valign="top">
67078 <TD width=15% BGCOLOR=#FFFF00>
67079 <B>Register Name</B>
67080 </TD>
67081 <TD width=15% BGCOLOR=#FFFF00>
67082 <B>Address</B>
67083 </TD>
67084 <TD width=10% BGCOLOR=#FFFF00>
67085 <B>Width</B>
67086 </TD>
67087 <TD width=10% BGCOLOR=#FFFF00>
67088 <B>Type</B>
67089 </TD>
67090 <TD width=15% BGCOLOR=#FFFF00>
67091 <B>Reset Value</B>
67092 </TD>
67093 <TD width=35% BGCOLOR=#FFFF00>
67094 <B>Description</B>
67095 </TD>
67096 </TR>
67097 <TR valign="top">
67098 <TD width=15% BGCOLOR=#FBF5EF>
67099 <B>phy_init_ratio0</B>
67100 </TD>
67101 <TD width=15% BGCOLOR=#FBF5EF>
67102 <B>0XF800612C</B>
67103 </TD>
67104 <TD width=10% BGCOLOR=#FBF5EF>
67105 <B>32</B>
67106 </TD>
67107 <TD width=10% BGCOLOR=#FBF5EF>
67108 <B>rw</B>
67109 </TD>
67110 <TD width=15% BGCOLOR=#FBF5EF>
67111 <B>0x00000000</B>
67112 </TD>
67113 <TD width=35% BGCOLOR=#FBF5EF>
67114 <B>--</B>
67115 </TD>
67116 </TR>
67117 </TABLE>
67118 <P>
67119 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67120 <TR valign="top">
67121 <TD width=15% BGCOLOR=#C0FFC0>
67122 <B>Field Name</B>
67123 </TD>
67124 <TD width=15% BGCOLOR=#C0FFC0>
67125 <B>Bits</B>
67126 </TD>
67127 <TD width=10% BGCOLOR=#C0FFC0>
67128 <B>Mask</B>
67129 </TD>
67130 <TD width=10% BGCOLOR=#C0FFC0>
67131 <B>Value</B>
67132 </TD>
67133 <TD width=15% BGCOLOR=#C0FFC0>
67134 <B>Shifted Value</B>
67135 </TD>
67136 <TD width=35% BGCOLOR=#C0FFC0>
67137 <B>Description</B>
67138 </TD>
67139 </TR>
67140 <TR valign="top">
67141 <TD width=15% BGCOLOR=#FBF5EF>
67142 <B>reg_phy_wrlvl_init_ratio</B>
67143 </TD>
67144 <TD width=15% BGCOLOR=#FBF5EF>
67145 <B>9:0</B>
67146 </TD>
67147 <TD width=10% BGCOLOR=#FBF5EF>
67148 <B>3ff</B>
67149 </TD>
67150 <TD width=10% BGCOLOR=#FBF5EF>
67151 <B>1d</B>
67152 </TD>
67153 <TD width=15% BGCOLOR=#FBF5EF>
67154 <B>1d</B>
67155 </TD>
67156 <TD width=35% BGCOLOR=#FBF5EF>
67157 <B>The user programmable init ratio used by Write Leveling FSM</B>
67158 </TD>
67159 </TR>
67160 <TR valign="top">
67161 <TD width=15% BGCOLOR=#FBF5EF>
67162 <B>reg_phy_gatelvl_init_ratio</B>
67163 </TD>
67164 <TD width=15% BGCOLOR=#FBF5EF>
67165 <B>19:10</B>
67166 </TD>
67167 <TD width=10% BGCOLOR=#FBF5EF>
67168 <B>ffc00</B>
67169 </TD>
67170 <TD width=10% BGCOLOR=#FBF5EF>
67171 <B>f2</B>
67172 </TD>
67173 <TD width=15% BGCOLOR=#FBF5EF>
67174 <B>3c800</B>
67175 </TD>
67176 <TD width=35% BGCOLOR=#FBF5EF>
67177 <B>The user programmable init ratio used Gate Leveling FSM</B>
67178 </TD>
67179 </TR>
67180 <TR valign="top">
67181 <TD width=15% BGCOLOR=#C0C0C0>
67182 <B>phy_init_ratio0@0XF800612C</B>
67183 </TD>
67184 <TD width=15% BGCOLOR=#C0C0C0>
67185 <B>31:0</B>
67186 </TD>
67187 <TD width=10% BGCOLOR=#C0C0C0>
67188 <B>fffff</B>
67189 </TD>
67190 <TD width=10% BGCOLOR=#C0C0C0>
67191 <B></B>
67192 </TD>
67193 <TD width=15% BGCOLOR=#C0C0C0>
67194 <B>3c81d</B>
67195 </TD>
67196 <TD width=35% BGCOLOR=#C0C0C0>
67197 <B>PHY init ratio register for data slice 0.</B>
67198 </TD>
67199 </TR>
67200 </TABLE>
67201 <P>
67202 <H2><a name="phy_init_ratio1">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio1</a></H2>
67203 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67204 <TR valign="top">
67205 <TD width=15% BGCOLOR=#FFFF00>
67206 <B>Register Name</B>
67207 </TD>
67208 <TD width=15% BGCOLOR=#FFFF00>
67209 <B>Address</B>
67210 </TD>
67211 <TD width=10% BGCOLOR=#FFFF00>
67212 <B>Width</B>
67213 </TD>
67214 <TD width=10% BGCOLOR=#FFFF00>
67215 <B>Type</B>
67216 </TD>
67217 <TD width=15% BGCOLOR=#FFFF00>
67218 <B>Reset Value</B>
67219 </TD>
67220 <TD width=35% BGCOLOR=#FFFF00>
67221 <B>Description</B>
67222 </TD>
67223 </TR>
67224 <TR valign="top">
67225 <TD width=15% BGCOLOR=#FBF5EF>
67226 <B>phy_init_ratio1</B>
67227 </TD>
67228 <TD width=15% BGCOLOR=#FBF5EF>
67229 <B>0XF8006130</B>
67230 </TD>
67231 <TD width=10% BGCOLOR=#FBF5EF>
67232 <B>32</B>
67233 </TD>
67234 <TD width=10% BGCOLOR=#FBF5EF>
67235 <B>rw</B>
67236 </TD>
67237 <TD width=15% BGCOLOR=#FBF5EF>
67238 <B>0x00000000</B>
67239 </TD>
67240 <TD width=35% BGCOLOR=#FBF5EF>
67241 <B>--</B>
67242 </TD>
67243 </TR>
67244 </TABLE>
67245 <P>
67246 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67247 <TR valign="top">
67248 <TD width=15% BGCOLOR=#C0FFC0>
67249 <B>Field Name</B>
67250 </TD>
67251 <TD width=15% BGCOLOR=#C0FFC0>
67252 <B>Bits</B>
67253 </TD>
67254 <TD width=10% BGCOLOR=#C0FFC0>
67255 <B>Mask</B>
67256 </TD>
67257 <TD width=10% BGCOLOR=#C0FFC0>
67258 <B>Value</B>
67259 </TD>
67260 <TD width=15% BGCOLOR=#C0FFC0>
67261 <B>Shifted Value</B>
67262 </TD>
67263 <TD width=35% BGCOLOR=#C0FFC0>
67264 <B>Description</B>
67265 </TD>
67266 </TR>
67267 <TR valign="top">
67268 <TD width=15% BGCOLOR=#FBF5EF>
67269 <B>reg_phy_wrlvl_init_ratio</B>
67270 </TD>
67271 <TD width=15% BGCOLOR=#FBF5EF>
67272 <B>9:0</B>
67273 </TD>
67274 <TD width=10% BGCOLOR=#FBF5EF>
67275 <B>3ff</B>
67276 </TD>
67277 <TD width=10% BGCOLOR=#FBF5EF>
67278 <B>12</B>
67279 </TD>
67280 <TD width=15% BGCOLOR=#FBF5EF>
67281 <B>12</B>
67282 </TD>
67283 <TD width=35% BGCOLOR=#FBF5EF>
67284 <B>The user programmable init ratio used by Write Leveling FSM</B>
67285 </TD>
67286 </TR>
67287 <TR valign="top">
67288 <TD width=15% BGCOLOR=#FBF5EF>
67289 <B>reg_phy_gatelvl_init_ratio</B>
67290 </TD>
67291 <TD width=15% BGCOLOR=#FBF5EF>
67292 <B>19:10</B>
67293 </TD>
67294 <TD width=10% BGCOLOR=#FBF5EF>
67295 <B>ffc00</B>
67296 </TD>
67297 <TD width=10% BGCOLOR=#FBF5EF>
67298 <B>d8</B>
67299 </TD>
67300 <TD width=15% BGCOLOR=#FBF5EF>
67301 <B>36000</B>
67302 </TD>
67303 <TD width=35% BGCOLOR=#FBF5EF>
67304 <B>The user programmable init ratio used Gate Leveling FSM</B>
67305 </TD>
67306 </TR>
67307 <TR valign="top">
67308 <TD width=15% BGCOLOR=#C0C0C0>
67309 <B>phy_init_ratio1@0XF8006130</B>
67310 </TD>
67311 <TD width=15% BGCOLOR=#C0C0C0>
67312 <B>31:0</B>
67313 </TD>
67314 <TD width=10% BGCOLOR=#C0C0C0>
67315 <B>fffff</B>
67316 </TD>
67317 <TD width=10% BGCOLOR=#C0C0C0>
67318 <B></B>
67319 </TD>
67320 <TD width=15% BGCOLOR=#C0C0C0>
67321 <B>36012</B>
67322 </TD>
67323 <TD width=35% BGCOLOR=#C0C0C0>
67324 <B>PHY init ratio register for data slice 1.</B>
67325 </TD>
67326 </TR>
67327 </TABLE>
67328 <P>
67329 <H2><a name="phy_init_ratio2">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio2</a></H2>
67330 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67331 <TR valign="top">
67332 <TD width=15% BGCOLOR=#FFFF00>
67333 <B>Register Name</B>
67334 </TD>
67335 <TD width=15% BGCOLOR=#FFFF00>
67336 <B>Address</B>
67337 </TD>
67338 <TD width=10% BGCOLOR=#FFFF00>
67339 <B>Width</B>
67340 </TD>
67341 <TD width=10% BGCOLOR=#FFFF00>
67342 <B>Type</B>
67343 </TD>
67344 <TD width=15% BGCOLOR=#FFFF00>
67345 <B>Reset Value</B>
67346 </TD>
67347 <TD width=35% BGCOLOR=#FFFF00>
67348 <B>Description</B>
67349 </TD>
67350 </TR>
67351 <TR valign="top">
67352 <TD width=15% BGCOLOR=#FBF5EF>
67353 <B>phy_init_ratio2</B>
67354 </TD>
67355 <TD width=15% BGCOLOR=#FBF5EF>
67356 <B>0XF8006134</B>
67357 </TD>
67358 <TD width=10% BGCOLOR=#FBF5EF>
67359 <B>32</B>
67360 </TD>
67361 <TD width=10% BGCOLOR=#FBF5EF>
67362 <B>rw</B>
67363 </TD>
67364 <TD width=15% BGCOLOR=#FBF5EF>
67365 <B>0x00000000</B>
67366 </TD>
67367 <TD width=35% BGCOLOR=#FBF5EF>
67368 <B>--</B>
67369 </TD>
67370 </TR>
67371 </TABLE>
67372 <P>
67373 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67374 <TR valign="top">
67375 <TD width=15% BGCOLOR=#C0FFC0>
67376 <B>Field Name</B>
67377 </TD>
67378 <TD width=15% BGCOLOR=#C0FFC0>
67379 <B>Bits</B>
67380 </TD>
67381 <TD width=10% BGCOLOR=#C0FFC0>
67382 <B>Mask</B>
67383 </TD>
67384 <TD width=10% BGCOLOR=#C0FFC0>
67385 <B>Value</B>
67386 </TD>
67387 <TD width=15% BGCOLOR=#C0FFC0>
67388 <B>Shifted Value</B>
67389 </TD>
67390 <TD width=35% BGCOLOR=#C0FFC0>
67391 <B>Description</B>
67392 </TD>
67393 </TR>
67394 <TR valign="top">
67395 <TD width=15% BGCOLOR=#FBF5EF>
67396 <B>reg_phy_wrlvl_init_ratio</B>
67397 </TD>
67398 <TD width=15% BGCOLOR=#FBF5EF>
67399 <B>9:0</B>
67400 </TD>
67401 <TD width=10% BGCOLOR=#FBF5EF>
67402 <B>3ff</B>
67403 </TD>
67404 <TD width=10% BGCOLOR=#FBF5EF>
67405 <B>c</B>
67406 </TD>
67407 <TD width=15% BGCOLOR=#FBF5EF>
67408 <B>c</B>
67409 </TD>
67410 <TD width=35% BGCOLOR=#FBF5EF>
67411 <B>The user programmable init ratio used by Write Leveling FSM</B>
67412 </TD>
67413 </TR>
67414 <TR valign="top">
67415 <TD width=15% BGCOLOR=#FBF5EF>
67416 <B>reg_phy_gatelvl_init_ratio</B>
67417 </TD>
67418 <TD width=15% BGCOLOR=#FBF5EF>
67419 <B>19:10</B>
67420 </TD>
67421 <TD width=10% BGCOLOR=#FBF5EF>
67422 <B>ffc00</B>
67423 </TD>
67424 <TD width=10% BGCOLOR=#FBF5EF>
67425 <B>de</B>
67426 </TD>
67427 <TD width=15% BGCOLOR=#FBF5EF>
67428 <B>37800</B>
67429 </TD>
67430 <TD width=35% BGCOLOR=#FBF5EF>
67431 <B>The user programmable init ratio used Gate Leveling FSM</B>
67432 </TD>
67433 </TR>
67434 <TR valign="top">
67435 <TD width=15% BGCOLOR=#C0C0C0>
67436 <B>phy_init_ratio2@0XF8006134</B>
67437 </TD>
67438 <TD width=15% BGCOLOR=#C0C0C0>
67439 <B>31:0</B>
67440 </TD>
67441 <TD width=10% BGCOLOR=#C0C0C0>
67442 <B>fffff</B>
67443 </TD>
67444 <TD width=10% BGCOLOR=#C0C0C0>
67445 <B></B>
67446 </TD>
67447 <TD width=15% BGCOLOR=#C0C0C0>
67448 <B>3780c</B>
67449 </TD>
67450 <TD width=35% BGCOLOR=#C0C0C0>
67451 <B>PHY init ratio register for data slice 2.</B>
67452 </TD>
67453 </TR>
67454 </TABLE>
67455 <P>
67456 <H2><a name="phy_init_ratio3">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio3</a></H2>
67457 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67458 <TR valign="top">
67459 <TD width=15% BGCOLOR=#FFFF00>
67460 <B>Register Name</B>
67461 </TD>
67462 <TD width=15% BGCOLOR=#FFFF00>
67463 <B>Address</B>
67464 </TD>
67465 <TD width=10% BGCOLOR=#FFFF00>
67466 <B>Width</B>
67467 </TD>
67468 <TD width=10% BGCOLOR=#FFFF00>
67469 <B>Type</B>
67470 </TD>
67471 <TD width=15% BGCOLOR=#FFFF00>
67472 <B>Reset Value</B>
67473 </TD>
67474 <TD width=35% BGCOLOR=#FFFF00>
67475 <B>Description</B>
67476 </TD>
67477 </TR>
67478 <TR valign="top">
67479 <TD width=15% BGCOLOR=#FBF5EF>
67480 <B>phy_init_ratio3</B>
67481 </TD>
67482 <TD width=15% BGCOLOR=#FBF5EF>
67483 <B>0XF8006138</B>
67484 </TD>
67485 <TD width=10% BGCOLOR=#FBF5EF>
67486 <B>32</B>
67487 </TD>
67488 <TD width=10% BGCOLOR=#FBF5EF>
67489 <B>rw</B>
67490 </TD>
67491 <TD width=15% BGCOLOR=#FBF5EF>
67492 <B>0x00000000</B>
67493 </TD>
67494 <TD width=35% BGCOLOR=#FBF5EF>
67495 <B>--</B>
67496 </TD>
67497 </TR>
67498 </TABLE>
67499 <P>
67500 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67501 <TR valign="top">
67502 <TD width=15% BGCOLOR=#C0FFC0>
67503 <B>Field Name</B>
67504 </TD>
67505 <TD width=15% BGCOLOR=#C0FFC0>
67506 <B>Bits</B>
67507 </TD>
67508 <TD width=10% BGCOLOR=#C0FFC0>
67509 <B>Mask</B>
67510 </TD>
67511 <TD width=10% BGCOLOR=#C0FFC0>
67512 <B>Value</B>
67513 </TD>
67514 <TD width=15% BGCOLOR=#C0FFC0>
67515 <B>Shifted Value</B>
67516 </TD>
67517 <TD width=35% BGCOLOR=#C0FFC0>
67518 <B>Description</B>
67519 </TD>
67520 </TR>
67521 <TR valign="top">
67522 <TD width=15% BGCOLOR=#FBF5EF>
67523 <B>reg_phy_wrlvl_init_ratio</B>
67524 </TD>
67525 <TD width=15% BGCOLOR=#FBF5EF>
67526 <B>9:0</B>
67527 </TD>
67528 <TD width=10% BGCOLOR=#FBF5EF>
67529 <B>3ff</B>
67530 </TD>
67531 <TD width=10% BGCOLOR=#FBF5EF>
67532 <B>21</B>
67533 </TD>
67534 <TD width=15% BGCOLOR=#FBF5EF>
67535 <B>21</B>
67536 </TD>
67537 <TD width=35% BGCOLOR=#FBF5EF>
67538 <B>The user programmable init ratio used by Write Leveling FSM</B>
67539 </TD>
67540 </TR>
67541 <TR valign="top">
67542 <TD width=15% BGCOLOR=#FBF5EF>
67543 <B>reg_phy_gatelvl_init_ratio</B>
67544 </TD>
67545 <TD width=15% BGCOLOR=#FBF5EF>
67546 <B>19:10</B>
67547 </TD>
67548 <TD width=10% BGCOLOR=#FBF5EF>
67549 <B>ffc00</B>
67550 </TD>
67551 <TD width=10% BGCOLOR=#FBF5EF>
67552 <B>ee</B>
67553 </TD>
67554 <TD width=15% BGCOLOR=#FBF5EF>
67555 <B>3b800</B>
67556 </TD>
67557 <TD width=35% BGCOLOR=#FBF5EF>
67558 <B>The user programmable init ratio used Gate Leveling FSM</B>
67559 </TD>
67560 </TR>
67561 <TR valign="top">
67562 <TD width=15% BGCOLOR=#C0C0C0>
67563 <B>phy_init_ratio3@0XF8006138</B>
67564 </TD>
67565 <TD width=15% BGCOLOR=#C0C0C0>
67566 <B>31:0</B>
67567 </TD>
67568 <TD width=10% BGCOLOR=#C0C0C0>
67569 <B>fffff</B>
67570 </TD>
67571 <TD width=10% BGCOLOR=#C0C0C0>
67572 <B></B>
67573 </TD>
67574 <TD width=15% BGCOLOR=#C0C0C0>
67575 <B>3b821</B>
67576 </TD>
67577 <TD width=35% BGCOLOR=#C0C0C0>
67578 <B>PHY init ratio register for data slice 3.</B>
67579 </TD>
67580 </TR>
67581 </TABLE>
67582 <P>
67583 <H2><a name="phy_rd_dqs_cfg0">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg0</a></H2>
67584 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67585 <TR valign="top">
67586 <TD width=15% BGCOLOR=#FFFF00>
67587 <B>Register Name</B>
67588 </TD>
67589 <TD width=15% BGCOLOR=#FFFF00>
67590 <B>Address</B>
67591 </TD>
67592 <TD width=10% BGCOLOR=#FFFF00>
67593 <B>Width</B>
67594 </TD>
67595 <TD width=10% BGCOLOR=#FFFF00>
67596 <B>Type</B>
67597 </TD>
67598 <TD width=15% BGCOLOR=#FFFF00>
67599 <B>Reset Value</B>
67600 </TD>
67601 <TD width=35% BGCOLOR=#FFFF00>
67602 <B>Description</B>
67603 </TD>
67604 </TR>
67605 <TR valign="top">
67606 <TD width=15% BGCOLOR=#FBF5EF>
67607 <B>phy_rd_dqs_cfg0</B>
67608 </TD>
67609 <TD width=15% BGCOLOR=#FBF5EF>
67610 <B>0XF8006140</B>
67611 </TD>
67612 <TD width=10% BGCOLOR=#FBF5EF>
67613 <B>32</B>
67614 </TD>
67615 <TD width=10% BGCOLOR=#FBF5EF>
67616 <B>rw</B>
67617 </TD>
67618 <TD width=15% BGCOLOR=#FBF5EF>
67619 <B>0x00000000</B>
67620 </TD>
67621 <TD width=35% BGCOLOR=#FBF5EF>
67622 <B>--</B>
67623 </TD>
67624 </TR>
67625 </TABLE>
67626 <P>
67627 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67628 <TR valign="top">
67629 <TD width=15% BGCOLOR=#C0FFC0>
67630 <B>Field Name</B>
67631 </TD>
67632 <TD width=15% BGCOLOR=#C0FFC0>
67633 <B>Bits</B>
67634 </TD>
67635 <TD width=10% BGCOLOR=#C0FFC0>
67636 <B>Mask</B>
67637 </TD>
67638 <TD width=10% BGCOLOR=#C0FFC0>
67639 <B>Value</B>
67640 </TD>
67641 <TD width=15% BGCOLOR=#C0FFC0>
67642 <B>Shifted Value</B>
67643 </TD>
67644 <TD width=35% BGCOLOR=#C0FFC0>
67645 <B>Description</B>
67646 </TD>
67647 </TR>
67648 <TR valign="top">
67649 <TD width=15% BGCOLOR=#FBF5EF>
67650 <B>reg_phy_rd_dqs_slave_ratio</B>
67651 </TD>
67652 <TD width=15% BGCOLOR=#FBF5EF>
67653 <B>9:0</B>
67654 </TD>
67655 <TD width=10% BGCOLOR=#FBF5EF>
67656 <B>3ff</B>
67657 </TD>
67658 <TD width=10% BGCOLOR=#FBF5EF>
67659 <B>35</B>
67660 </TD>
67661 <TD width=15% BGCOLOR=#FBF5EF>
67662 <B>35</B>
67663 </TD>
67664 <TD width=35% BGCOLOR=#FBF5EF>
67665 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
67666 </TD>
67667 </TR>
67668 <TR valign="top">
67669 <TD width=15% BGCOLOR=#FBF5EF>
67670 <B>reg_phy_rd_dqs_slave_force</B>
67671 </TD>
67672 <TD width=15% BGCOLOR=#FBF5EF>
67673 <B>10:10</B>
67674 </TD>
67675 <TD width=10% BGCOLOR=#FBF5EF>
67676 <B>400</B>
67677 </TD>
67678 <TD width=10% BGCOLOR=#FBF5EF>
67679 <B>0</B>
67680 </TD>
67681 <TD width=15% BGCOLOR=#FBF5EF>
67682 <B>0</B>
67683 </TD>
67684 <TD width=35% BGCOLOR=#FBF5EF>
67685 <B>0: 1: overwrite the delay/tap value for read DQS slave DLL with the value of the debug_rd_dqs_slave_delay bus.</B>
67686 </TD>
67687 </TR>
67688 <TR valign="top">
67689 <TD width=15% BGCOLOR=#FBF5EF>
67690 <B>reg_phy_rd_dqs_slave_delay</B>
67691 </TD>
67692 <TD width=15% BGCOLOR=#FBF5EF>
67693 <B>19:11</B>
67694 </TD>
67695 <TD width=10% BGCOLOR=#FBF5EF>
67696 <B>ff800</B>
67697 </TD>
67698 <TD width=10% BGCOLOR=#FBF5EF>
67699 <B>0</B>
67700 </TD>
67701 <TD width=15% BGCOLOR=#FBF5EF>
67702 <B>0</B>
67703 </TD>
67704 <TD width=35% BGCOLOR=#FBF5EF>
67705 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
67706 </TD>
67707 </TR>
67708 <TR valign="top">
67709 <TD width=15% BGCOLOR=#C0C0C0>
67710 <B>phy_rd_dqs_cfg0@0XF8006140</B>
67711 </TD>
67712 <TD width=15% BGCOLOR=#C0C0C0>
67713 <B>31:0</B>
67714 </TD>
67715 <TD width=10% BGCOLOR=#C0C0C0>
67716 <B>fffff</B>
67717 </TD>
67718 <TD width=10% BGCOLOR=#C0C0C0>
67719 <B></B>
67720 </TD>
67721 <TD width=15% BGCOLOR=#C0C0C0>
67722 <B>35</B>
67723 </TD>
67724 <TD width=35% BGCOLOR=#C0C0C0>
67725 <B>PHY read DQS configuration register for data slice 0.</B>
67726 </TD>
67727 </TR>
67728 </TABLE>
67729 <P>
67730 <H2><a name="phy_rd_dqs_cfg1">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg1</a></H2>
67731 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67732 <TR valign="top">
67733 <TD width=15% BGCOLOR=#FFFF00>
67734 <B>Register Name</B>
67735 </TD>
67736 <TD width=15% BGCOLOR=#FFFF00>
67737 <B>Address</B>
67738 </TD>
67739 <TD width=10% BGCOLOR=#FFFF00>
67740 <B>Width</B>
67741 </TD>
67742 <TD width=10% BGCOLOR=#FFFF00>
67743 <B>Type</B>
67744 </TD>
67745 <TD width=15% BGCOLOR=#FFFF00>
67746 <B>Reset Value</B>
67747 </TD>
67748 <TD width=35% BGCOLOR=#FFFF00>
67749 <B>Description</B>
67750 </TD>
67751 </TR>
67752 <TR valign="top">
67753 <TD width=15% BGCOLOR=#FBF5EF>
67754 <B>phy_rd_dqs_cfg1</B>
67755 </TD>
67756 <TD width=15% BGCOLOR=#FBF5EF>
67757 <B>0XF8006144</B>
67758 </TD>
67759 <TD width=10% BGCOLOR=#FBF5EF>
67760 <B>32</B>
67761 </TD>
67762 <TD width=10% BGCOLOR=#FBF5EF>
67763 <B>rw</B>
67764 </TD>
67765 <TD width=15% BGCOLOR=#FBF5EF>
67766 <B>0x00000000</B>
67767 </TD>
67768 <TD width=35% BGCOLOR=#FBF5EF>
67769 <B>--</B>
67770 </TD>
67771 </TR>
67772 </TABLE>
67773 <P>
67774 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67775 <TR valign="top">
67776 <TD width=15% BGCOLOR=#C0FFC0>
67777 <B>Field Name</B>
67778 </TD>
67779 <TD width=15% BGCOLOR=#C0FFC0>
67780 <B>Bits</B>
67781 </TD>
67782 <TD width=10% BGCOLOR=#C0FFC0>
67783 <B>Mask</B>
67784 </TD>
67785 <TD width=10% BGCOLOR=#C0FFC0>
67786 <B>Value</B>
67787 </TD>
67788 <TD width=15% BGCOLOR=#C0FFC0>
67789 <B>Shifted Value</B>
67790 </TD>
67791 <TD width=35% BGCOLOR=#C0FFC0>
67792 <B>Description</B>
67793 </TD>
67794 </TR>
67795 <TR valign="top">
67796 <TD width=15% BGCOLOR=#FBF5EF>
67797 <B>reg_phy_rd_dqs_slave_ratio</B>
67798 </TD>
67799 <TD width=15% BGCOLOR=#FBF5EF>
67800 <B>9:0</B>
67801 </TD>
67802 <TD width=10% BGCOLOR=#FBF5EF>
67803 <B>3ff</B>
67804 </TD>
67805 <TD width=10% BGCOLOR=#FBF5EF>
67806 <B>35</B>
67807 </TD>
67808 <TD width=15% BGCOLOR=#FBF5EF>
67809 <B>35</B>
67810 </TD>
67811 <TD width=35% BGCOLOR=#FBF5EF>
67812 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
67813 </TD>
67814 </TR>
67815 <TR valign="top">
67816 <TD width=15% BGCOLOR=#FBF5EF>
67817 <B>reg_phy_rd_dqs_slave_force</B>
67818 </TD>
67819 <TD width=15% BGCOLOR=#FBF5EF>
67820 <B>10:10</B>
67821 </TD>
67822 <TD width=10% BGCOLOR=#FBF5EF>
67823 <B>400</B>
67824 </TD>
67825 <TD width=10% BGCOLOR=#FBF5EF>
67826 <B>0</B>
67827 </TD>
67828 <TD width=15% BGCOLOR=#FBF5EF>
67829 <B>0</B>
67830 </TD>
67831 <TD width=35% BGCOLOR=#FBF5EF>
67832 <B>0: 1: overwrite the delay/tap value for read DQS slave DLL with the value of the debug_rd_dqs_slave_delay bus.</B>
67833 </TD>
67834 </TR>
67835 <TR valign="top">
67836 <TD width=15% BGCOLOR=#FBF5EF>
67837 <B>reg_phy_rd_dqs_slave_delay</B>
67838 </TD>
67839 <TD width=15% BGCOLOR=#FBF5EF>
67840 <B>19:11</B>
67841 </TD>
67842 <TD width=10% BGCOLOR=#FBF5EF>
67843 <B>ff800</B>
67844 </TD>
67845 <TD width=10% BGCOLOR=#FBF5EF>
67846 <B>0</B>
67847 </TD>
67848 <TD width=15% BGCOLOR=#FBF5EF>
67849 <B>0</B>
67850 </TD>
67851 <TD width=35% BGCOLOR=#FBF5EF>
67852 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
67853 </TD>
67854 </TR>
67855 <TR valign="top">
67856 <TD width=15% BGCOLOR=#C0C0C0>
67857 <B>phy_rd_dqs_cfg1@0XF8006144</B>
67858 </TD>
67859 <TD width=15% BGCOLOR=#C0C0C0>
67860 <B>31:0</B>
67861 </TD>
67862 <TD width=10% BGCOLOR=#C0C0C0>
67863 <B>fffff</B>
67864 </TD>
67865 <TD width=10% BGCOLOR=#C0C0C0>
67866 <B></B>
67867 </TD>
67868 <TD width=15% BGCOLOR=#C0C0C0>
67869 <B>35</B>
67870 </TD>
67871 <TD width=35% BGCOLOR=#C0C0C0>
67872 <B>PHY read DQS configuration register for data slice 1.</B>
67873 </TD>
67874 </TR>
67875 </TABLE>
67876 <P>
67877 <H2><a name="phy_rd_dqs_cfg2">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg2</a></H2>
67878 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67879 <TR valign="top">
67880 <TD width=15% BGCOLOR=#FFFF00>
67881 <B>Register Name</B>
67882 </TD>
67883 <TD width=15% BGCOLOR=#FFFF00>
67884 <B>Address</B>
67885 </TD>
67886 <TD width=10% BGCOLOR=#FFFF00>
67887 <B>Width</B>
67888 </TD>
67889 <TD width=10% BGCOLOR=#FFFF00>
67890 <B>Type</B>
67891 </TD>
67892 <TD width=15% BGCOLOR=#FFFF00>
67893 <B>Reset Value</B>
67894 </TD>
67895 <TD width=35% BGCOLOR=#FFFF00>
67896 <B>Description</B>
67897 </TD>
67898 </TR>
67899 <TR valign="top">
67900 <TD width=15% BGCOLOR=#FBF5EF>
67901 <B>phy_rd_dqs_cfg2</B>
67902 </TD>
67903 <TD width=15% BGCOLOR=#FBF5EF>
67904 <B>0XF8006148</B>
67905 </TD>
67906 <TD width=10% BGCOLOR=#FBF5EF>
67907 <B>32</B>
67908 </TD>
67909 <TD width=10% BGCOLOR=#FBF5EF>
67910 <B>rw</B>
67911 </TD>
67912 <TD width=15% BGCOLOR=#FBF5EF>
67913 <B>0x00000000</B>
67914 </TD>
67915 <TD width=35% BGCOLOR=#FBF5EF>
67916 <B>--</B>
67917 </TD>
67918 </TR>
67919 </TABLE>
67920 <P>
67921 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
67922 <TR valign="top">
67923 <TD width=15% BGCOLOR=#C0FFC0>
67924 <B>Field Name</B>
67925 </TD>
67926 <TD width=15% BGCOLOR=#C0FFC0>
67927 <B>Bits</B>
67928 </TD>
67929 <TD width=10% BGCOLOR=#C0FFC0>
67930 <B>Mask</B>
67931 </TD>
67932 <TD width=10% BGCOLOR=#C0FFC0>
67933 <B>Value</B>
67934 </TD>
67935 <TD width=15% BGCOLOR=#C0FFC0>
67936 <B>Shifted Value</B>
67937 </TD>
67938 <TD width=35% BGCOLOR=#C0FFC0>
67939 <B>Description</B>
67940 </TD>
67941 </TR>
67942 <TR valign="top">
67943 <TD width=15% BGCOLOR=#FBF5EF>
67944 <B>reg_phy_rd_dqs_slave_ratio</B>
67945 </TD>
67946 <TD width=15% BGCOLOR=#FBF5EF>
67947 <B>9:0</B>
67948 </TD>
67949 <TD width=10% BGCOLOR=#FBF5EF>
67950 <B>3ff</B>
67951 </TD>
67952 <TD width=10% BGCOLOR=#FBF5EF>
67953 <B>35</B>
67954 </TD>
67955 <TD width=15% BGCOLOR=#FBF5EF>
67956 <B>35</B>
67957 </TD>
67958 <TD width=35% BGCOLOR=#FBF5EF>
67959 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
67960 </TD>
67961 </TR>
67962 <TR valign="top">
67963 <TD width=15% BGCOLOR=#FBF5EF>
67964 <B>reg_phy_rd_dqs_slave_force</B>
67965 </TD>
67966 <TD width=15% BGCOLOR=#FBF5EF>
67967 <B>10:10</B>
67968 </TD>
67969 <TD width=10% BGCOLOR=#FBF5EF>
67970 <B>400</B>
67971 </TD>
67972 <TD width=10% BGCOLOR=#FBF5EF>
67973 <B>0</B>
67974 </TD>
67975 <TD width=15% BGCOLOR=#FBF5EF>
67976 <B>0</B>
67977 </TD>
67978 <TD width=35% BGCOLOR=#FBF5EF>
67979 <B>0: 1: overwrite the delay/tap value for read DQS slave DLL with the value of the debug_rd_dqs_slave_delay bus.</B>
67980 </TD>
67981 </TR>
67982 <TR valign="top">
67983 <TD width=15% BGCOLOR=#FBF5EF>
67984 <B>reg_phy_rd_dqs_slave_delay</B>
67985 </TD>
67986 <TD width=15% BGCOLOR=#FBF5EF>
67987 <B>19:11</B>
67988 </TD>
67989 <TD width=10% BGCOLOR=#FBF5EF>
67990 <B>ff800</B>
67991 </TD>
67992 <TD width=10% BGCOLOR=#FBF5EF>
67993 <B>0</B>
67994 </TD>
67995 <TD width=15% BGCOLOR=#FBF5EF>
67996 <B>0</B>
67997 </TD>
67998 <TD width=35% BGCOLOR=#FBF5EF>
67999 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
68000 </TD>
68001 </TR>
68002 <TR valign="top">
68003 <TD width=15% BGCOLOR=#C0C0C0>
68004 <B>phy_rd_dqs_cfg2@0XF8006148</B>
68005 </TD>
68006 <TD width=15% BGCOLOR=#C0C0C0>
68007 <B>31:0</B>
68008 </TD>
68009 <TD width=10% BGCOLOR=#C0C0C0>
68010 <B>fffff</B>
68011 </TD>
68012 <TD width=10% BGCOLOR=#C0C0C0>
68013 <B></B>
68014 </TD>
68015 <TD width=15% BGCOLOR=#C0C0C0>
68016 <B>35</B>
68017 </TD>
68018 <TD width=35% BGCOLOR=#C0C0C0>
68019 <B>PHY read DQS configuration register for data slice 2.</B>
68020 </TD>
68021 </TR>
68022 </TABLE>
68023 <P>
68024 <H2><a name="phy_rd_dqs_cfg3">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg3</a></H2>
68025 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68026 <TR valign="top">
68027 <TD width=15% BGCOLOR=#FFFF00>
68028 <B>Register Name</B>
68029 </TD>
68030 <TD width=15% BGCOLOR=#FFFF00>
68031 <B>Address</B>
68032 </TD>
68033 <TD width=10% BGCOLOR=#FFFF00>
68034 <B>Width</B>
68035 </TD>
68036 <TD width=10% BGCOLOR=#FFFF00>
68037 <B>Type</B>
68038 </TD>
68039 <TD width=15% BGCOLOR=#FFFF00>
68040 <B>Reset Value</B>
68041 </TD>
68042 <TD width=35% BGCOLOR=#FFFF00>
68043 <B>Description</B>
68044 </TD>
68045 </TR>
68046 <TR valign="top">
68047 <TD width=15% BGCOLOR=#FBF5EF>
68048 <B>phy_rd_dqs_cfg3</B>
68049 </TD>
68050 <TD width=15% BGCOLOR=#FBF5EF>
68051 <B>0XF800614C</B>
68052 </TD>
68053 <TD width=10% BGCOLOR=#FBF5EF>
68054 <B>32</B>
68055 </TD>
68056 <TD width=10% BGCOLOR=#FBF5EF>
68057 <B>rw</B>
68058 </TD>
68059 <TD width=15% BGCOLOR=#FBF5EF>
68060 <B>0x00000000</B>
68061 </TD>
68062 <TD width=35% BGCOLOR=#FBF5EF>
68063 <B>--</B>
68064 </TD>
68065 </TR>
68066 </TABLE>
68067 <P>
68068 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68069 <TR valign="top">
68070 <TD width=15% BGCOLOR=#C0FFC0>
68071 <B>Field Name</B>
68072 </TD>
68073 <TD width=15% BGCOLOR=#C0FFC0>
68074 <B>Bits</B>
68075 </TD>
68076 <TD width=10% BGCOLOR=#C0FFC0>
68077 <B>Mask</B>
68078 </TD>
68079 <TD width=10% BGCOLOR=#C0FFC0>
68080 <B>Value</B>
68081 </TD>
68082 <TD width=15% BGCOLOR=#C0FFC0>
68083 <B>Shifted Value</B>
68084 </TD>
68085 <TD width=35% BGCOLOR=#C0FFC0>
68086 <B>Description</B>
68087 </TD>
68088 </TR>
68089 <TR valign="top">
68090 <TD width=15% BGCOLOR=#FBF5EF>
68091 <B>reg_phy_rd_dqs_slave_ratio</B>
68092 </TD>
68093 <TD width=15% BGCOLOR=#FBF5EF>
68094 <B>9:0</B>
68095 </TD>
68096 <TD width=10% BGCOLOR=#FBF5EF>
68097 <B>3ff</B>
68098 </TD>
68099 <TD width=10% BGCOLOR=#FBF5EF>
68100 <B>35</B>
68101 </TD>
68102 <TD width=15% BGCOLOR=#FBF5EF>
68103 <B>35</B>
68104 </TD>
68105 <TD width=35% BGCOLOR=#FBF5EF>
68106 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
68107 </TD>
68108 </TR>
68109 <TR valign="top">
68110 <TD width=15% BGCOLOR=#FBF5EF>
68111 <B>reg_phy_rd_dqs_slave_force</B>
68112 </TD>
68113 <TD width=15% BGCOLOR=#FBF5EF>
68114 <B>10:10</B>
68115 </TD>
68116 <TD width=10% BGCOLOR=#FBF5EF>
68117 <B>400</B>
68118 </TD>
68119 <TD width=10% BGCOLOR=#FBF5EF>
68120 <B>0</B>
68121 </TD>
68122 <TD width=15% BGCOLOR=#FBF5EF>
68123 <B>0</B>
68124 </TD>
68125 <TD width=35% BGCOLOR=#FBF5EF>
68126 <B>0: 1: overwrite the delay/tap value for read DQS slave DLL with the value of the debug_rd_dqs_slave_delay bus.</B>
68127 </TD>
68128 </TR>
68129 <TR valign="top">
68130 <TD width=15% BGCOLOR=#FBF5EF>
68131 <B>reg_phy_rd_dqs_slave_delay</B>
68132 </TD>
68133 <TD width=15% BGCOLOR=#FBF5EF>
68134 <B>19:11</B>
68135 </TD>
68136 <TD width=10% BGCOLOR=#FBF5EF>
68137 <B>ff800</B>
68138 </TD>
68139 <TD width=10% BGCOLOR=#FBF5EF>
68140 <B>0</B>
68141 </TD>
68142 <TD width=15% BGCOLOR=#FBF5EF>
68143 <B>0</B>
68144 </TD>
68145 <TD width=35% BGCOLOR=#FBF5EF>
68146 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
68147 </TD>
68148 </TR>
68149 <TR valign="top">
68150 <TD width=15% BGCOLOR=#C0C0C0>
68151 <B>phy_rd_dqs_cfg3@0XF800614C</B>
68152 </TD>
68153 <TD width=15% BGCOLOR=#C0C0C0>
68154 <B>31:0</B>
68155 </TD>
68156 <TD width=10% BGCOLOR=#C0C0C0>
68157 <B>fffff</B>
68158 </TD>
68159 <TD width=10% BGCOLOR=#C0C0C0>
68160 <B></B>
68161 </TD>
68162 <TD width=15% BGCOLOR=#C0C0C0>
68163 <B>35</B>
68164 </TD>
68165 <TD width=35% BGCOLOR=#C0C0C0>
68166 <B>PHY read DQS configuration register for data slice 3.</B>
68167 </TD>
68168 </TR>
68169 </TABLE>
68170 <P>
68171 <H2><a name="phy_wr_dqs_cfg0">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg0</a></H2>
68172 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68173 <TR valign="top">
68174 <TD width=15% BGCOLOR=#FFFF00>
68175 <B>Register Name</B>
68176 </TD>
68177 <TD width=15% BGCOLOR=#FFFF00>
68178 <B>Address</B>
68179 </TD>
68180 <TD width=10% BGCOLOR=#FFFF00>
68181 <B>Width</B>
68182 </TD>
68183 <TD width=10% BGCOLOR=#FFFF00>
68184 <B>Type</B>
68185 </TD>
68186 <TD width=15% BGCOLOR=#FFFF00>
68187 <B>Reset Value</B>
68188 </TD>
68189 <TD width=35% BGCOLOR=#FFFF00>
68190 <B>Description</B>
68191 </TD>
68192 </TR>
68193 <TR valign="top">
68194 <TD width=15% BGCOLOR=#FBF5EF>
68195 <B>phy_wr_dqs_cfg0</B>
68196 </TD>
68197 <TD width=15% BGCOLOR=#FBF5EF>
68198 <B>0XF8006154</B>
68199 </TD>
68200 <TD width=10% BGCOLOR=#FBF5EF>
68201 <B>32</B>
68202 </TD>
68203 <TD width=10% BGCOLOR=#FBF5EF>
68204 <B>rw</B>
68205 </TD>
68206 <TD width=15% BGCOLOR=#FBF5EF>
68207 <B>0x00000000</B>
68208 </TD>
68209 <TD width=35% BGCOLOR=#FBF5EF>
68210 <B>--</B>
68211 </TD>
68212 </TR>
68213 </TABLE>
68214 <P>
68215 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68216 <TR valign="top">
68217 <TD width=15% BGCOLOR=#C0FFC0>
68218 <B>Field Name</B>
68219 </TD>
68220 <TD width=15% BGCOLOR=#C0FFC0>
68221 <B>Bits</B>
68222 </TD>
68223 <TD width=10% BGCOLOR=#C0FFC0>
68224 <B>Mask</B>
68225 </TD>
68226 <TD width=10% BGCOLOR=#C0FFC0>
68227 <B>Value</B>
68228 </TD>
68229 <TD width=15% BGCOLOR=#C0FFC0>
68230 <B>Shifted Value</B>
68231 </TD>
68232 <TD width=35% BGCOLOR=#C0FFC0>
68233 <B>Description</B>
68234 </TD>
68235 </TR>
68236 <TR valign="top">
68237 <TD width=15% BGCOLOR=#FBF5EF>
68238 <B>reg_phy_wr_dqs_slave_ratio</B>
68239 </TD>
68240 <TD width=15% BGCOLOR=#FBF5EF>
68241 <B>9:0</B>
68242 </TD>
68243 <TD width=10% BGCOLOR=#FBF5EF>
68244 <B>3ff</B>
68245 </TD>
68246 <TD width=10% BGCOLOR=#FBF5EF>
68247 <B>9d</B>
68248 </TD>
68249 <TD width=15% BGCOLOR=#FBF5EF>
68250 <B>9d</B>
68251 </TD>
68252 <TD width=35% BGCOLOR=#FBF5EF>
68253 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
68254 </TD>
68255 </TR>
68256 <TR valign="top">
68257 <TD width=15% BGCOLOR=#FBF5EF>
68258 <B>reg_phy_wr_dqs_slave_force</B>
68259 </TD>
68260 <TD width=15% BGCOLOR=#FBF5EF>
68261 <B>10:10</B>
68262 </TD>
68263 <TD width=10% BGCOLOR=#FBF5EF>
68264 <B>400</B>
68265 </TD>
68266 <TD width=10% BGCOLOR=#FBF5EF>
68267 <B>0</B>
68268 </TD>
68269 <TD width=15% BGCOLOR=#FBF5EF>
68270 <B>0</B>
68271 </TD>
68272 <TD width=35% BGCOLOR=#FBF5EF>
68273 <B>0: 1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
68274 </TD>
68275 </TR>
68276 <TR valign="top">
68277 <TD width=15% BGCOLOR=#FBF5EF>
68278 <B>reg_phy_wr_dqs_slave_delay</B>
68279 </TD>
68280 <TD width=15% BGCOLOR=#FBF5EF>
68281 <B>19:11</B>
68282 </TD>
68283 <TD width=10% BGCOLOR=#FBF5EF>
68284 <B>ff800</B>
68285 </TD>
68286 <TD width=10% BGCOLOR=#FBF5EF>
68287 <B>0</B>
68288 </TD>
68289 <TD width=15% BGCOLOR=#FBF5EF>
68290 <B>0</B>
68291 </TD>
68292 <TD width=35% BGCOLOR=#FBF5EF>
68293 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
68294 </TD>
68295 </TR>
68296 <TR valign="top">
68297 <TD width=15% BGCOLOR=#C0C0C0>
68298 <B>phy_wr_dqs_cfg0@0XF8006154</B>
68299 </TD>
68300 <TD width=15% BGCOLOR=#C0C0C0>
68301 <B>31:0</B>
68302 </TD>
68303 <TD width=10% BGCOLOR=#C0C0C0>
68304 <B>fffff</B>
68305 </TD>
68306 <TD width=10% BGCOLOR=#C0C0C0>
68307 <B></B>
68308 </TD>
68309 <TD width=15% BGCOLOR=#C0C0C0>
68310 <B>9d</B>
68311 </TD>
68312 <TD width=35% BGCOLOR=#C0C0C0>
68313 <B>PHY write DQS configuration register for data slice 0.</B>
68314 </TD>
68315 </TR>
68316 </TABLE>
68317 <P>
68318 <H2><a name="phy_wr_dqs_cfg1">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg1</a></H2>
68319 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68320 <TR valign="top">
68321 <TD width=15% BGCOLOR=#FFFF00>
68322 <B>Register Name</B>
68323 </TD>
68324 <TD width=15% BGCOLOR=#FFFF00>
68325 <B>Address</B>
68326 </TD>
68327 <TD width=10% BGCOLOR=#FFFF00>
68328 <B>Width</B>
68329 </TD>
68330 <TD width=10% BGCOLOR=#FFFF00>
68331 <B>Type</B>
68332 </TD>
68333 <TD width=15% BGCOLOR=#FFFF00>
68334 <B>Reset Value</B>
68335 </TD>
68336 <TD width=35% BGCOLOR=#FFFF00>
68337 <B>Description</B>
68338 </TD>
68339 </TR>
68340 <TR valign="top">
68341 <TD width=15% BGCOLOR=#FBF5EF>
68342 <B>phy_wr_dqs_cfg1</B>
68343 </TD>
68344 <TD width=15% BGCOLOR=#FBF5EF>
68345 <B>0XF8006158</B>
68346 </TD>
68347 <TD width=10% BGCOLOR=#FBF5EF>
68348 <B>32</B>
68349 </TD>
68350 <TD width=10% BGCOLOR=#FBF5EF>
68351 <B>rw</B>
68352 </TD>
68353 <TD width=15% BGCOLOR=#FBF5EF>
68354 <B>0x00000000</B>
68355 </TD>
68356 <TD width=35% BGCOLOR=#FBF5EF>
68357 <B>--</B>
68358 </TD>
68359 </TR>
68360 </TABLE>
68361 <P>
68362 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68363 <TR valign="top">
68364 <TD width=15% BGCOLOR=#C0FFC0>
68365 <B>Field Name</B>
68366 </TD>
68367 <TD width=15% BGCOLOR=#C0FFC0>
68368 <B>Bits</B>
68369 </TD>
68370 <TD width=10% BGCOLOR=#C0FFC0>
68371 <B>Mask</B>
68372 </TD>
68373 <TD width=10% BGCOLOR=#C0FFC0>
68374 <B>Value</B>
68375 </TD>
68376 <TD width=15% BGCOLOR=#C0FFC0>
68377 <B>Shifted Value</B>
68378 </TD>
68379 <TD width=35% BGCOLOR=#C0FFC0>
68380 <B>Description</B>
68381 </TD>
68382 </TR>
68383 <TR valign="top">
68384 <TD width=15% BGCOLOR=#FBF5EF>
68385 <B>reg_phy_wr_dqs_slave_ratio</B>
68386 </TD>
68387 <TD width=15% BGCOLOR=#FBF5EF>
68388 <B>9:0</B>
68389 </TD>
68390 <TD width=10% BGCOLOR=#FBF5EF>
68391 <B>3ff</B>
68392 </TD>
68393 <TD width=10% BGCOLOR=#FBF5EF>
68394 <B>92</B>
68395 </TD>
68396 <TD width=15% BGCOLOR=#FBF5EF>
68397 <B>92</B>
68398 </TD>
68399 <TD width=35% BGCOLOR=#FBF5EF>
68400 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
68401 </TD>
68402 </TR>
68403 <TR valign="top">
68404 <TD width=15% BGCOLOR=#FBF5EF>
68405 <B>reg_phy_wr_dqs_slave_force</B>
68406 </TD>
68407 <TD width=15% BGCOLOR=#FBF5EF>
68408 <B>10:10</B>
68409 </TD>
68410 <TD width=10% BGCOLOR=#FBF5EF>
68411 <B>400</B>
68412 </TD>
68413 <TD width=10% BGCOLOR=#FBF5EF>
68414 <B>0</B>
68415 </TD>
68416 <TD width=15% BGCOLOR=#FBF5EF>
68417 <B>0</B>
68418 </TD>
68419 <TD width=35% BGCOLOR=#FBF5EF>
68420 <B>0: 1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
68421 </TD>
68422 </TR>
68423 <TR valign="top">
68424 <TD width=15% BGCOLOR=#FBF5EF>
68425 <B>reg_phy_wr_dqs_slave_delay</B>
68426 </TD>
68427 <TD width=15% BGCOLOR=#FBF5EF>
68428 <B>19:11</B>
68429 </TD>
68430 <TD width=10% BGCOLOR=#FBF5EF>
68431 <B>ff800</B>
68432 </TD>
68433 <TD width=10% BGCOLOR=#FBF5EF>
68434 <B>0</B>
68435 </TD>
68436 <TD width=15% BGCOLOR=#FBF5EF>
68437 <B>0</B>
68438 </TD>
68439 <TD width=35% BGCOLOR=#FBF5EF>
68440 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
68441 </TD>
68442 </TR>
68443 <TR valign="top">
68444 <TD width=15% BGCOLOR=#C0C0C0>
68445 <B>phy_wr_dqs_cfg1@0XF8006158</B>
68446 </TD>
68447 <TD width=15% BGCOLOR=#C0C0C0>
68448 <B>31:0</B>
68449 </TD>
68450 <TD width=10% BGCOLOR=#C0C0C0>
68451 <B>fffff</B>
68452 </TD>
68453 <TD width=10% BGCOLOR=#C0C0C0>
68454 <B></B>
68455 </TD>
68456 <TD width=15% BGCOLOR=#C0C0C0>
68457 <B>92</B>
68458 </TD>
68459 <TD width=35% BGCOLOR=#C0C0C0>
68460 <B>PHY write DQS configuration register for data slice 1.</B>
68461 </TD>
68462 </TR>
68463 </TABLE>
68464 <P>
68465 <H2><a name="phy_wr_dqs_cfg2">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg2</a></H2>
68466 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68467 <TR valign="top">
68468 <TD width=15% BGCOLOR=#FFFF00>
68469 <B>Register Name</B>
68470 </TD>
68471 <TD width=15% BGCOLOR=#FFFF00>
68472 <B>Address</B>
68473 </TD>
68474 <TD width=10% BGCOLOR=#FFFF00>
68475 <B>Width</B>
68476 </TD>
68477 <TD width=10% BGCOLOR=#FFFF00>
68478 <B>Type</B>
68479 </TD>
68480 <TD width=15% BGCOLOR=#FFFF00>
68481 <B>Reset Value</B>
68482 </TD>
68483 <TD width=35% BGCOLOR=#FFFF00>
68484 <B>Description</B>
68485 </TD>
68486 </TR>
68487 <TR valign="top">
68488 <TD width=15% BGCOLOR=#FBF5EF>
68489 <B>phy_wr_dqs_cfg2</B>
68490 </TD>
68491 <TD width=15% BGCOLOR=#FBF5EF>
68492 <B>0XF800615C</B>
68493 </TD>
68494 <TD width=10% BGCOLOR=#FBF5EF>
68495 <B>32</B>
68496 </TD>
68497 <TD width=10% BGCOLOR=#FBF5EF>
68498 <B>rw</B>
68499 </TD>
68500 <TD width=15% BGCOLOR=#FBF5EF>
68501 <B>0x00000000</B>
68502 </TD>
68503 <TD width=35% BGCOLOR=#FBF5EF>
68504 <B>--</B>
68505 </TD>
68506 </TR>
68507 </TABLE>
68508 <P>
68509 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68510 <TR valign="top">
68511 <TD width=15% BGCOLOR=#C0FFC0>
68512 <B>Field Name</B>
68513 </TD>
68514 <TD width=15% BGCOLOR=#C0FFC0>
68515 <B>Bits</B>
68516 </TD>
68517 <TD width=10% BGCOLOR=#C0FFC0>
68518 <B>Mask</B>
68519 </TD>
68520 <TD width=10% BGCOLOR=#C0FFC0>
68521 <B>Value</B>
68522 </TD>
68523 <TD width=15% BGCOLOR=#C0FFC0>
68524 <B>Shifted Value</B>
68525 </TD>
68526 <TD width=35% BGCOLOR=#C0FFC0>
68527 <B>Description</B>
68528 </TD>
68529 </TR>
68530 <TR valign="top">
68531 <TD width=15% BGCOLOR=#FBF5EF>
68532 <B>reg_phy_wr_dqs_slave_ratio</B>
68533 </TD>
68534 <TD width=15% BGCOLOR=#FBF5EF>
68535 <B>9:0</B>
68536 </TD>
68537 <TD width=10% BGCOLOR=#FBF5EF>
68538 <B>3ff</B>
68539 </TD>
68540 <TD width=10% BGCOLOR=#FBF5EF>
68541 <B>8c</B>
68542 </TD>
68543 <TD width=15% BGCOLOR=#FBF5EF>
68544 <B>8c</B>
68545 </TD>
68546 <TD width=35% BGCOLOR=#FBF5EF>
68547 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
68548 </TD>
68549 </TR>
68550 <TR valign="top">
68551 <TD width=15% BGCOLOR=#FBF5EF>
68552 <B>reg_phy_wr_dqs_slave_force</B>
68553 </TD>
68554 <TD width=15% BGCOLOR=#FBF5EF>
68555 <B>10:10</B>
68556 </TD>
68557 <TD width=10% BGCOLOR=#FBF5EF>
68558 <B>400</B>
68559 </TD>
68560 <TD width=10% BGCOLOR=#FBF5EF>
68561 <B>0</B>
68562 </TD>
68563 <TD width=15% BGCOLOR=#FBF5EF>
68564 <B>0</B>
68565 </TD>
68566 <TD width=35% BGCOLOR=#FBF5EF>
68567 <B>0: 1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
68568 </TD>
68569 </TR>
68570 <TR valign="top">
68571 <TD width=15% BGCOLOR=#FBF5EF>
68572 <B>reg_phy_wr_dqs_slave_delay</B>
68573 </TD>
68574 <TD width=15% BGCOLOR=#FBF5EF>
68575 <B>19:11</B>
68576 </TD>
68577 <TD width=10% BGCOLOR=#FBF5EF>
68578 <B>ff800</B>
68579 </TD>
68580 <TD width=10% BGCOLOR=#FBF5EF>
68581 <B>0</B>
68582 </TD>
68583 <TD width=15% BGCOLOR=#FBF5EF>
68584 <B>0</B>
68585 </TD>
68586 <TD width=35% BGCOLOR=#FBF5EF>
68587 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
68588 </TD>
68589 </TR>
68590 <TR valign="top">
68591 <TD width=15% BGCOLOR=#C0C0C0>
68592 <B>phy_wr_dqs_cfg2@0XF800615C</B>
68593 </TD>
68594 <TD width=15% BGCOLOR=#C0C0C0>
68595 <B>31:0</B>
68596 </TD>
68597 <TD width=10% BGCOLOR=#C0C0C0>
68598 <B>fffff</B>
68599 </TD>
68600 <TD width=10% BGCOLOR=#C0C0C0>
68601 <B></B>
68602 </TD>
68603 <TD width=15% BGCOLOR=#C0C0C0>
68604 <B>8c</B>
68605 </TD>
68606 <TD width=35% BGCOLOR=#C0C0C0>
68607 <B>PHY write DQS configuration register for data slice 2.</B>
68608 </TD>
68609 </TR>
68610 </TABLE>
68611 <P>
68612 <H2><a name="phy_wr_dqs_cfg3">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg3</a></H2>
68613 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68614 <TR valign="top">
68615 <TD width=15% BGCOLOR=#FFFF00>
68616 <B>Register Name</B>
68617 </TD>
68618 <TD width=15% BGCOLOR=#FFFF00>
68619 <B>Address</B>
68620 </TD>
68621 <TD width=10% BGCOLOR=#FFFF00>
68622 <B>Width</B>
68623 </TD>
68624 <TD width=10% BGCOLOR=#FFFF00>
68625 <B>Type</B>
68626 </TD>
68627 <TD width=15% BGCOLOR=#FFFF00>
68628 <B>Reset Value</B>
68629 </TD>
68630 <TD width=35% BGCOLOR=#FFFF00>
68631 <B>Description</B>
68632 </TD>
68633 </TR>
68634 <TR valign="top">
68635 <TD width=15% BGCOLOR=#FBF5EF>
68636 <B>phy_wr_dqs_cfg3</B>
68637 </TD>
68638 <TD width=15% BGCOLOR=#FBF5EF>
68639 <B>0XF8006160</B>
68640 </TD>
68641 <TD width=10% BGCOLOR=#FBF5EF>
68642 <B>32</B>
68643 </TD>
68644 <TD width=10% BGCOLOR=#FBF5EF>
68645 <B>rw</B>
68646 </TD>
68647 <TD width=15% BGCOLOR=#FBF5EF>
68648 <B>0x00000000</B>
68649 </TD>
68650 <TD width=35% BGCOLOR=#FBF5EF>
68651 <B>--</B>
68652 </TD>
68653 </TR>
68654 </TABLE>
68655 <P>
68656 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68657 <TR valign="top">
68658 <TD width=15% BGCOLOR=#C0FFC0>
68659 <B>Field Name</B>
68660 </TD>
68661 <TD width=15% BGCOLOR=#C0FFC0>
68662 <B>Bits</B>
68663 </TD>
68664 <TD width=10% BGCOLOR=#C0FFC0>
68665 <B>Mask</B>
68666 </TD>
68667 <TD width=10% BGCOLOR=#C0FFC0>
68668 <B>Value</B>
68669 </TD>
68670 <TD width=15% BGCOLOR=#C0FFC0>
68671 <B>Shifted Value</B>
68672 </TD>
68673 <TD width=35% BGCOLOR=#C0FFC0>
68674 <B>Description</B>
68675 </TD>
68676 </TR>
68677 <TR valign="top">
68678 <TD width=15% BGCOLOR=#FBF5EF>
68679 <B>reg_phy_wr_dqs_slave_ratio</B>
68680 </TD>
68681 <TD width=15% BGCOLOR=#FBF5EF>
68682 <B>9:0</B>
68683 </TD>
68684 <TD width=10% BGCOLOR=#FBF5EF>
68685 <B>3ff</B>
68686 </TD>
68687 <TD width=10% BGCOLOR=#FBF5EF>
68688 <B>a1</B>
68689 </TD>
68690 <TD width=15% BGCOLOR=#FBF5EF>
68691 <B>a1</B>
68692 </TD>
68693 <TD width=35% BGCOLOR=#FBF5EF>
68694 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
68695 </TD>
68696 </TR>
68697 <TR valign="top">
68698 <TD width=15% BGCOLOR=#FBF5EF>
68699 <B>reg_phy_wr_dqs_slave_force</B>
68700 </TD>
68701 <TD width=15% BGCOLOR=#FBF5EF>
68702 <B>10:10</B>
68703 </TD>
68704 <TD width=10% BGCOLOR=#FBF5EF>
68705 <B>400</B>
68706 </TD>
68707 <TD width=10% BGCOLOR=#FBF5EF>
68708 <B>0</B>
68709 </TD>
68710 <TD width=15% BGCOLOR=#FBF5EF>
68711 <B>0</B>
68712 </TD>
68713 <TD width=35% BGCOLOR=#FBF5EF>
68714 <B>0: 1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
68715 </TD>
68716 </TR>
68717 <TR valign="top">
68718 <TD width=15% BGCOLOR=#FBF5EF>
68719 <B>reg_phy_wr_dqs_slave_delay</B>
68720 </TD>
68721 <TD width=15% BGCOLOR=#FBF5EF>
68722 <B>19:11</B>
68723 </TD>
68724 <TD width=10% BGCOLOR=#FBF5EF>
68725 <B>ff800</B>
68726 </TD>
68727 <TD width=10% BGCOLOR=#FBF5EF>
68728 <B>0</B>
68729 </TD>
68730 <TD width=15% BGCOLOR=#FBF5EF>
68731 <B>0</B>
68732 </TD>
68733 <TD width=35% BGCOLOR=#FBF5EF>
68734 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
68735 </TD>
68736 </TR>
68737 <TR valign="top">
68738 <TD width=15% BGCOLOR=#C0C0C0>
68739 <B>phy_wr_dqs_cfg3@0XF8006160</B>
68740 </TD>
68741 <TD width=15% BGCOLOR=#C0C0C0>
68742 <B>31:0</B>
68743 </TD>
68744 <TD width=10% BGCOLOR=#C0C0C0>
68745 <B>fffff</B>
68746 </TD>
68747 <TD width=10% BGCOLOR=#C0C0C0>
68748 <B></B>
68749 </TD>
68750 <TD width=15% BGCOLOR=#C0C0C0>
68751 <B>a1</B>
68752 </TD>
68753 <TD width=35% BGCOLOR=#C0C0C0>
68754 <B>PHY write DQS configuration register for data slice 3.</B>
68755 </TD>
68756 </TR>
68757 </TABLE>
68758 <P>
68759 <H2><a name="phy_we_cfg0">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg0</a></H2>
68760 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68761 <TR valign="top">
68762 <TD width=15% BGCOLOR=#FFFF00>
68763 <B>Register Name</B>
68764 </TD>
68765 <TD width=15% BGCOLOR=#FFFF00>
68766 <B>Address</B>
68767 </TD>
68768 <TD width=10% BGCOLOR=#FFFF00>
68769 <B>Width</B>
68770 </TD>
68771 <TD width=10% BGCOLOR=#FFFF00>
68772 <B>Type</B>
68773 </TD>
68774 <TD width=15% BGCOLOR=#FFFF00>
68775 <B>Reset Value</B>
68776 </TD>
68777 <TD width=35% BGCOLOR=#FFFF00>
68778 <B>Description</B>
68779 </TD>
68780 </TR>
68781 <TR valign="top">
68782 <TD width=15% BGCOLOR=#FBF5EF>
68783 <B>phy_we_cfg0</B>
68784 </TD>
68785 <TD width=15% BGCOLOR=#FBF5EF>
68786 <B>0XF8006168</B>
68787 </TD>
68788 <TD width=10% BGCOLOR=#FBF5EF>
68789 <B>32</B>
68790 </TD>
68791 <TD width=10% BGCOLOR=#FBF5EF>
68792 <B>rw</B>
68793 </TD>
68794 <TD width=15% BGCOLOR=#FBF5EF>
68795 <B>0x00000000</B>
68796 </TD>
68797 <TD width=35% BGCOLOR=#FBF5EF>
68798 <B>--</B>
68799 </TD>
68800 </TR>
68801 </TABLE>
68802 <P>
68803 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68804 <TR valign="top">
68805 <TD width=15% BGCOLOR=#C0FFC0>
68806 <B>Field Name</B>
68807 </TD>
68808 <TD width=15% BGCOLOR=#C0FFC0>
68809 <B>Bits</B>
68810 </TD>
68811 <TD width=10% BGCOLOR=#C0FFC0>
68812 <B>Mask</B>
68813 </TD>
68814 <TD width=10% BGCOLOR=#C0FFC0>
68815 <B>Value</B>
68816 </TD>
68817 <TD width=15% BGCOLOR=#C0FFC0>
68818 <B>Shifted Value</B>
68819 </TD>
68820 <TD width=35% BGCOLOR=#C0FFC0>
68821 <B>Description</B>
68822 </TD>
68823 </TR>
68824 <TR valign="top">
68825 <TD width=15% BGCOLOR=#FBF5EF>
68826 <B>reg_phy_fifo_we_slave_ratio</B>
68827 </TD>
68828 <TD width=15% BGCOLOR=#FBF5EF>
68829 <B>10:0</B>
68830 </TD>
68831 <TD width=10% BGCOLOR=#FBF5EF>
68832 <B>7ff</B>
68833 </TD>
68834 <TD width=10% BGCOLOR=#FBF5EF>
68835 <B>147</B>
68836 </TD>
68837 <TD width=15% BGCOLOR=#FBF5EF>
68838 <B>147</B>
68839 </TD>
68840 <TD width=35% BGCOLOR=#FBF5EF>
68841 <B>Ratio value to be used when fifo_we_X_force_mode is set to 0.</B>
68842 </TD>
68843 </TR>
68844 <TR valign="top">
68845 <TD width=15% BGCOLOR=#FBF5EF>
68846 <B>reg_phy_fifo_we_in_force</B>
68847 </TD>
68848 <TD width=15% BGCOLOR=#FBF5EF>
68849 <B>11:11</B>
68850 </TD>
68851 <TD width=10% BGCOLOR=#FBF5EF>
68852 <B>800</B>
68853 </TD>
68854 <TD width=10% BGCOLOR=#FBF5EF>
68855 <B>0</B>
68856 </TD>
68857 <TD width=15% BGCOLOR=#FBF5EF>
68858 <B>0</B>
68859 </TD>
68860 <TD width=35% BGCOLOR=#FBF5EF>
68861 <B>1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the debug_fifo_we_in_delayX bus.</B>
68862 </TD>
68863 </TR>
68864 <TR valign="top">
68865 <TD width=15% BGCOLOR=#FBF5EF>
68866 <B>reg_phy_fifo_we_in_delay</B>
68867 </TD>
68868 <TD width=15% BGCOLOR=#FBF5EF>
68869 <B>20:12</B>
68870 </TD>
68871 <TD width=10% BGCOLOR=#FBF5EF>
68872 <B>1ff000</B>
68873 </TD>
68874 <TD width=10% BGCOLOR=#FBF5EF>
68875 <B>0</B>
68876 </TD>
68877 <TD width=15% BGCOLOR=#FBF5EF>
68878 <B>0</B>
68879 </TD>
68880 <TD width=35% BGCOLOR=#FBF5EF>
68881 <B>Delay value to be used when debug_fifo_we_in_forceX is set to 1. R is the number of Ranks supported.</B>
68882 </TD>
68883 </TR>
68884 <TR valign="top">
68885 <TD width=15% BGCOLOR=#C0C0C0>
68886 <B>phy_we_cfg0@0XF8006168</B>
68887 </TD>
68888 <TD width=15% BGCOLOR=#C0C0C0>
68889 <B>31:0</B>
68890 </TD>
68891 <TD width=10% BGCOLOR=#C0C0C0>
68892 <B>1fffff</B>
68893 </TD>
68894 <TD width=10% BGCOLOR=#C0C0C0>
68895 <B></B>
68896 </TD>
68897 <TD width=15% BGCOLOR=#C0C0C0>
68898 <B>147</B>
68899 </TD>
68900 <TD width=35% BGCOLOR=#C0C0C0>
68901 <B>PHY FIFO write enable configuration for data slice 0.</B>
68902 </TD>
68903 </TR>
68904 </TABLE>
68905 <P>
68906 <H2><a name="phy_we_cfg1">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg1</a></H2>
68907 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68908 <TR valign="top">
68909 <TD width=15% BGCOLOR=#FFFF00>
68910 <B>Register Name</B>
68911 </TD>
68912 <TD width=15% BGCOLOR=#FFFF00>
68913 <B>Address</B>
68914 </TD>
68915 <TD width=10% BGCOLOR=#FFFF00>
68916 <B>Width</B>
68917 </TD>
68918 <TD width=10% BGCOLOR=#FFFF00>
68919 <B>Type</B>
68920 </TD>
68921 <TD width=15% BGCOLOR=#FFFF00>
68922 <B>Reset Value</B>
68923 </TD>
68924 <TD width=35% BGCOLOR=#FFFF00>
68925 <B>Description</B>
68926 </TD>
68927 </TR>
68928 <TR valign="top">
68929 <TD width=15% BGCOLOR=#FBF5EF>
68930 <B>phy_we_cfg1</B>
68931 </TD>
68932 <TD width=15% BGCOLOR=#FBF5EF>
68933 <B>0XF800616C</B>
68934 </TD>
68935 <TD width=10% BGCOLOR=#FBF5EF>
68936 <B>32</B>
68937 </TD>
68938 <TD width=10% BGCOLOR=#FBF5EF>
68939 <B>rw</B>
68940 </TD>
68941 <TD width=15% BGCOLOR=#FBF5EF>
68942 <B>0x00000000</B>
68943 </TD>
68944 <TD width=35% BGCOLOR=#FBF5EF>
68945 <B>--</B>
68946 </TD>
68947 </TR>
68948 </TABLE>
68949 <P>
68950 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
68951 <TR valign="top">
68952 <TD width=15% BGCOLOR=#C0FFC0>
68953 <B>Field Name</B>
68954 </TD>
68955 <TD width=15% BGCOLOR=#C0FFC0>
68956 <B>Bits</B>
68957 </TD>
68958 <TD width=10% BGCOLOR=#C0FFC0>
68959 <B>Mask</B>
68960 </TD>
68961 <TD width=10% BGCOLOR=#C0FFC0>
68962 <B>Value</B>
68963 </TD>
68964 <TD width=15% BGCOLOR=#C0FFC0>
68965 <B>Shifted Value</B>
68966 </TD>
68967 <TD width=35% BGCOLOR=#C0FFC0>
68968 <B>Description</B>
68969 </TD>
68970 </TR>
68971 <TR valign="top">
68972 <TD width=15% BGCOLOR=#FBF5EF>
68973 <B>reg_phy_fifo_we_slave_ratio</B>
68974 </TD>
68975 <TD width=15% BGCOLOR=#FBF5EF>
68976 <B>10:0</B>
68977 </TD>
68978 <TD width=10% BGCOLOR=#FBF5EF>
68979 <B>7ff</B>
68980 </TD>
68981 <TD width=10% BGCOLOR=#FBF5EF>
68982 <B>12d</B>
68983 </TD>
68984 <TD width=15% BGCOLOR=#FBF5EF>
68985 <B>12d</B>
68986 </TD>
68987 <TD width=35% BGCOLOR=#FBF5EF>
68988 <B>Ratio value to be used when fifo_we_X_force_mode is set to 0.</B>
68989 </TD>
68990 </TR>
68991 <TR valign="top">
68992 <TD width=15% BGCOLOR=#FBF5EF>
68993 <B>reg_phy_fifo_we_in_force</B>
68994 </TD>
68995 <TD width=15% BGCOLOR=#FBF5EF>
68996 <B>11:11</B>
68997 </TD>
68998 <TD width=10% BGCOLOR=#FBF5EF>
68999 <B>800</B>
69000 </TD>
69001 <TD width=10% BGCOLOR=#FBF5EF>
69002 <B>0</B>
69003 </TD>
69004 <TD width=15% BGCOLOR=#FBF5EF>
69005 <B>0</B>
69006 </TD>
69007 <TD width=35% BGCOLOR=#FBF5EF>
69008 <B>1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the debug_fifo_we_in_delayX bus.</B>
69009 </TD>
69010 </TR>
69011 <TR valign="top">
69012 <TD width=15% BGCOLOR=#FBF5EF>
69013 <B>reg_phy_fifo_we_in_delay</B>
69014 </TD>
69015 <TD width=15% BGCOLOR=#FBF5EF>
69016 <B>20:12</B>
69017 </TD>
69018 <TD width=10% BGCOLOR=#FBF5EF>
69019 <B>1ff000</B>
69020 </TD>
69021 <TD width=10% BGCOLOR=#FBF5EF>
69022 <B>0</B>
69023 </TD>
69024 <TD width=15% BGCOLOR=#FBF5EF>
69025 <B>0</B>
69026 </TD>
69027 <TD width=35% BGCOLOR=#FBF5EF>
69028 <B>Delay value to be used when debug_fifo_we_in_forceX is set to 1. R is the number of Ranks supported.</B>
69029 </TD>
69030 </TR>
69031 <TR valign="top">
69032 <TD width=15% BGCOLOR=#C0C0C0>
69033 <B>phy_we_cfg1@0XF800616C</B>
69034 </TD>
69035 <TD width=15% BGCOLOR=#C0C0C0>
69036 <B>31:0</B>
69037 </TD>
69038 <TD width=10% BGCOLOR=#C0C0C0>
69039 <B>1fffff</B>
69040 </TD>
69041 <TD width=10% BGCOLOR=#C0C0C0>
69042 <B></B>
69043 </TD>
69044 <TD width=15% BGCOLOR=#C0C0C0>
69045 <B>12d</B>
69046 </TD>
69047 <TD width=35% BGCOLOR=#C0C0C0>
69048 <B>PHY FIFO write enable configuration for data slice 1.</B>
69049 </TD>
69050 </TR>
69051 </TABLE>
69052 <P>
69053 <H2><a name="phy_we_cfg2">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg2</a></H2>
69054 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69055 <TR valign="top">
69056 <TD width=15% BGCOLOR=#FFFF00>
69057 <B>Register Name</B>
69058 </TD>
69059 <TD width=15% BGCOLOR=#FFFF00>
69060 <B>Address</B>
69061 </TD>
69062 <TD width=10% BGCOLOR=#FFFF00>
69063 <B>Width</B>
69064 </TD>
69065 <TD width=10% BGCOLOR=#FFFF00>
69066 <B>Type</B>
69067 </TD>
69068 <TD width=15% BGCOLOR=#FFFF00>
69069 <B>Reset Value</B>
69070 </TD>
69071 <TD width=35% BGCOLOR=#FFFF00>
69072 <B>Description</B>
69073 </TD>
69074 </TR>
69075 <TR valign="top">
69076 <TD width=15% BGCOLOR=#FBF5EF>
69077 <B>phy_we_cfg2</B>
69078 </TD>
69079 <TD width=15% BGCOLOR=#FBF5EF>
69080 <B>0XF8006170</B>
69081 </TD>
69082 <TD width=10% BGCOLOR=#FBF5EF>
69083 <B>32</B>
69084 </TD>
69085 <TD width=10% BGCOLOR=#FBF5EF>
69086 <B>rw</B>
69087 </TD>
69088 <TD width=15% BGCOLOR=#FBF5EF>
69089 <B>0x00000000</B>
69090 </TD>
69091 <TD width=35% BGCOLOR=#FBF5EF>
69092 <B>--</B>
69093 </TD>
69094 </TR>
69095 </TABLE>
69096 <P>
69097 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69098 <TR valign="top">
69099 <TD width=15% BGCOLOR=#C0FFC0>
69100 <B>Field Name</B>
69101 </TD>
69102 <TD width=15% BGCOLOR=#C0FFC0>
69103 <B>Bits</B>
69104 </TD>
69105 <TD width=10% BGCOLOR=#C0FFC0>
69106 <B>Mask</B>
69107 </TD>
69108 <TD width=10% BGCOLOR=#C0FFC0>
69109 <B>Value</B>
69110 </TD>
69111 <TD width=15% BGCOLOR=#C0FFC0>
69112 <B>Shifted Value</B>
69113 </TD>
69114 <TD width=35% BGCOLOR=#C0FFC0>
69115 <B>Description</B>
69116 </TD>
69117 </TR>
69118 <TR valign="top">
69119 <TD width=15% BGCOLOR=#FBF5EF>
69120 <B>reg_phy_fifo_we_slave_ratio</B>
69121 </TD>
69122 <TD width=15% BGCOLOR=#FBF5EF>
69123 <B>10:0</B>
69124 </TD>
69125 <TD width=10% BGCOLOR=#FBF5EF>
69126 <B>7ff</B>
69127 </TD>
69128 <TD width=10% BGCOLOR=#FBF5EF>
69129 <B>133</B>
69130 </TD>
69131 <TD width=15% BGCOLOR=#FBF5EF>
69132 <B>133</B>
69133 </TD>
69134 <TD width=35% BGCOLOR=#FBF5EF>
69135 <B>Ratio value to be used when fifo_we_X_force_mode is set to 0.</B>
69136 </TD>
69137 </TR>
69138 <TR valign="top">
69139 <TD width=15% BGCOLOR=#FBF5EF>
69140 <B>reg_phy_fifo_we_in_force</B>
69141 </TD>
69142 <TD width=15% BGCOLOR=#FBF5EF>
69143 <B>11:11</B>
69144 </TD>
69145 <TD width=10% BGCOLOR=#FBF5EF>
69146 <B>800</B>
69147 </TD>
69148 <TD width=10% BGCOLOR=#FBF5EF>
69149 <B>0</B>
69150 </TD>
69151 <TD width=15% BGCOLOR=#FBF5EF>
69152 <B>0</B>
69153 </TD>
69154 <TD width=35% BGCOLOR=#FBF5EF>
69155 <B>1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the debug_fifo_we_in_delayX bus.</B>
69156 </TD>
69157 </TR>
69158 <TR valign="top">
69159 <TD width=15% BGCOLOR=#FBF5EF>
69160 <B>reg_phy_fifo_we_in_delay</B>
69161 </TD>
69162 <TD width=15% BGCOLOR=#FBF5EF>
69163 <B>20:12</B>
69164 </TD>
69165 <TD width=10% BGCOLOR=#FBF5EF>
69166 <B>1ff000</B>
69167 </TD>
69168 <TD width=10% BGCOLOR=#FBF5EF>
69169 <B>0</B>
69170 </TD>
69171 <TD width=15% BGCOLOR=#FBF5EF>
69172 <B>0</B>
69173 </TD>
69174 <TD width=35% BGCOLOR=#FBF5EF>
69175 <B>Delay value to be used when debug_fifo_we_in_forceX is set to 1. R is the number of Ranks supported.</B>
69176 </TD>
69177 </TR>
69178 <TR valign="top">
69179 <TD width=15% BGCOLOR=#C0C0C0>
69180 <B>phy_we_cfg2@0XF8006170</B>
69181 </TD>
69182 <TD width=15% BGCOLOR=#C0C0C0>
69183 <B>31:0</B>
69184 </TD>
69185 <TD width=10% BGCOLOR=#C0C0C0>
69186 <B>1fffff</B>
69187 </TD>
69188 <TD width=10% BGCOLOR=#C0C0C0>
69189 <B></B>
69190 </TD>
69191 <TD width=15% BGCOLOR=#C0C0C0>
69192 <B>133</B>
69193 </TD>
69194 <TD width=35% BGCOLOR=#C0C0C0>
69195 <B>PHY FIFO write enable configuration for data slice 2.</B>
69196 </TD>
69197 </TR>
69198 </TABLE>
69199 <P>
69200 <H2><a name="phy_we_cfg3">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg3</a></H2>
69201 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69202 <TR valign="top">
69203 <TD width=15% BGCOLOR=#FFFF00>
69204 <B>Register Name</B>
69205 </TD>
69206 <TD width=15% BGCOLOR=#FFFF00>
69207 <B>Address</B>
69208 </TD>
69209 <TD width=10% BGCOLOR=#FFFF00>
69210 <B>Width</B>
69211 </TD>
69212 <TD width=10% BGCOLOR=#FFFF00>
69213 <B>Type</B>
69214 </TD>
69215 <TD width=15% BGCOLOR=#FFFF00>
69216 <B>Reset Value</B>
69217 </TD>
69218 <TD width=35% BGCOLOR=#FFFF00>
69219 <B>Description</B>
69220 </TD>
69221 </TR>
69222 <TR valign="top">
69223 <TD width=15% BGCOLOR=#FBF5EF>
69224 <B>phy_we_cfg3</B>
69225 </TD>
69226 <TD width=15% BGCOLOR=#FBF5EF>
69227 <B>0XF8006174</B>
69228 </TD>
69229 <TD width=10% BGCOLOR=#FBF5EF>
69230 <B>32</B>
69231 </TD>
69232 <TD width=10% BGCOLOR=#FBF5EF>
69233 <B>rw</B>
69234 </TD>
69235 <TD width=15% BGCOLOR=#FBF5EF>
69236 <B>0x00000000</B>
69237 </TD>
69238 <TD width=35% BGCOLOR=#FBF5EF>
69239 <B>--</B>
69240 </TD>
69241 </TR>
69242 </TABLE>
69243 <P>
69244 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69245 <TR valign="top">
69246 <TD width=15% BGCOLOR=#C0FFC0>
69247 <B>Field Name</B>
69248 </TD>
69249 <TD width=15% BGCOLOR=#C0FFC0>
69250 <B>Bits</B>
69251 </TD>
69252 <TD width=10% BGCOLOR=#C0FFC0>
69253 <B>Mask</B>
69254 </TD>
69255 <TD width=10% BGCOLOR=#C0FFC0>
69256 <B>Value</B>
69257 </TD>
69258 <TD width=15% BGCOLOR=#C0FFC0>
69259 <B>Shifted Value</B>
69260 </TD>
69261 <TD width=35% BGCOLOR=#C0FFC0>
69262 <B>Description</B>
69263 </TD>
69264 </TR>
69265 <TR valign="top">
69266 <TD width=15% BGCOLOR=#FBF5EF>
69267 <B>reg_phy_fifo_we_slave_ratio</B>
69268 </TD>
69269 <TD width=15% BGCOLOR=#FBF5EF>
69270 <B>10:0</B>
69271 </TD>
69272 <TD width=10% BGCOLOR=#FBF5EF>
69273 <B>7ff</B>
69274 </TD>
69275 <TD width=10% BGCOLOR=#FBF5EF>
69276 <B>143</B>
69277 </TD>
69278 <TD width=15% BGCOLOR=#FBF5EF>
69279 <B>143</B>
69280 </TD>
69281 <TD width=35% BGCOLOR=#FBF5EF>
69282 <B>Ratio value to be used when fifo_we_X_force_mode is set to 0.</B>
69283 </TD>
69284 </TR>
69285 <TR valign="top">
69286 <TD width=15% BGCOLOR=#FBF5EF>
69287 <B>reg_phy_fifo_we_in_force</B>
69288 </TD>
69289 <TD width=15% BGCOLOR=#FBF5EF>
69290 <B>11:11</B>
69291 </TD>
69292 <TD width=10% BGCOLOR=#FBF5EF>
69293 <B>800</B>
69294 </TD>
69295 <TD width=10% BGCOLOR=#FBF5EF>
69296 <B>0</B>
69297 </TD>
69298 <TD width=15% BGCOLOR=#FBF5EF>
69299 <B>0</B>
69300 </TD>
69301 <TD width=35% BGCOLOR=#FBF5EF>
69302 <B>1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the debug_fifo_we_in_delayX bus.</B>
69303 </TD>
69304 </TR>
69305 <TR valign="top">
69306 <TD width=15% BGCOLOR=#FBF5EF>
69307 <B>reg_phy_fifo_we_in_delay</B>
69308 </TD>
69309 <TD width=15% BGCOLOR=#FBF5EF>
69310 <B>20:12</B>
69311 </TD>
69312 <TD width=10% BGCOLOR=#FBF5EF>
69313 <B>1ff000</B>
69314 </TD>
69315 <TD width=10% BGCOLOR=#FBF5EF>
69316 <B>0</B>
69317 </TD>
69318 <TD width=15% BGCOLOR=#FBF5EF>
69319 <B>0</B>
69320 </TD>
69321 <TD width=35% BGCOLOR=#FBF5EF>
69322 <B>Delay value to be used when debug_fifo_we_in_forceX is set to 1. R is the number of Ranks supported.</B>
69323 </TD>
69324 </TR>
69325 <TR valign="top">
69326 <TD width=15% BGCOLOR=#C0C0C0>
69327 <B>phy_we_cfg3@0XF8006174</B>
69328 </TD>
69329 <TD width=15% BGCOLOR=#C0C0C0>
69330 <B>31:0</B>
69331 </TD>
69332 <TD width=10% BGCOLOR=#C0C0C0>
69333 <B>1fffff</B>
69334 </TD>
69335 <TD width=10% BGCOLOR=#C0C0C0>
69336 <B></B>
69337 </TD>
69338 <TD width=15% BGCOLOR=#C0C0C0>
69339 <B>143</B>
69340 </TD>
69341 <TD width=35% BGCOLOR=#C0C0C0>
69342 <B>PHY FIFO write enable configuration for data slice 3.</B>
69343 </TD>
69344 </TR>
69345 </TABLE>
69346 <P>
69347 <H2><a name="wr_data_slv0">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv0</a></H2>
69348 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69349 <TR valign="top">
69350 <TD width=15% BGCOLOR=#FFFF00>
69351 <B>Register Name</B>
69352 </TD>
69353 <TD width=15% BGCOLOR=#FFFF00>
69354 <B>Address</B>
69355 </TD>
69356 <TD width=10% BGCOLOR=#FFFF00>
69357 <B>Width</B>
69358 </TD>
69359 <TD width=10% BGCOLOR=#FFFF00>
69360 <B>Type</B>
69361 </TD>
69362 <TD width=15% BGCOLOR=#FFFF00>
69363 <B>Reset Value</B>
69364 </TD>
69365 <TD width=35% BGCOLOR=#FFFF00>
69366 <B>Description</B>
69367 </TD>
69368 </TR>
69369 <TR valign="top">
69370 <TD width=15% BGCOLOR=#FBF5EF>
69371 <B>wr_data_slv0</B>
69372 </TD>
69373 <TD width=15% BGCOLOR=#FBF5EF>
69374 <B>0XF800617C</B>
69375 </TD>
69376 <TD width=10% BGCOLOR=#FBF5EF>
69377 <B>32</B>
69378 </TD>
69379 <TD width=10% BGCOLOR=#FBF5EF>
69380 <B>rw</B>
69381 </TD>
69382 <TD width=15% BGCOLOR=#FBF5EF>
69383 <B>0x00000000</B>
69384 </TD>
69385 <TD width=35% BGCOLOR=#FBF5EF>
69386 <B>--</B>
69387 </TD>
69388 </TR>
69389 </TABLE>
69390 <P>
69391 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69392 <TR valign="top">
69393 <TD width=15% BGCOLOR=#C0FFC0>
69394 <B>Field Name</B>
69395 </TD>
69396 <TD width=15% BGCOLOR=#C0FFC0>
69397 <B>Bits</B>
69398 </TD>
69399 <TD width=10% BGCOLOR=#C0FFC0>
69400 <B>Mask</B>
69401 </TD>
69402 <TD width=10% BGCOLOR=#C0FFC0>
69403 <B>Value</B>
69404 </TD>
69405 <TD width=15% BGCOLOR=#C0FFC0>
69406 <B>Shifted Value</B>
69407 </TD>
69408 <TD width=35% BGCOLOR=#C0FFC0>
69409 <B>Description</B>
69410 </TD>
69411 </TR>
69412 <TR valign="top">
69413 <TD width=15% BGCOLOR=#FBF5EF>
69414 <B>reg_phy_wr_data_slave_ratio</B>
69415 </TD>
69416 <TD width=15% BGCOLOR=#FBF5EF>
69417 <B>9:0</B>
69418 </TD>
69419 <TD width=10% BGCOLOR=#FBF5EF>
69420 <B>3ff</B>
69421 </TD>
69422 <TD width=10% BGCOLOR=#FBF5EF>
69423 <B>dd</B>
69424 </TD>
69425 <TD width=15% BGCOLOR=#FBF5EF>
69426 <B>dd</B>
69427 </TD>
69428 <TD width=35% BGCOLOR=#FBF5EF>
69429 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
69430 </TD>
69431 </TR>
69432 <TR valign="top">
69433 <TD width=15% BGCOLOR=#FBF5EF>
69434 <B>reg_phy_wr_data_slave_force</B>
69435 </TD>
69436 <TD width=15% BGCOLOR=#FBF5EF>
69437 <B>10:10</B>
69438 </TD>
69439 <TD width=10% BGCOLOR=#FBF5EF>
69440 <B>400</B>
69441 </TD>
69442 <TD width=10% BGCOLOR=#FBF5EF>
69443 <B>0</B>
69444 </TD>
69445 <TD width=15% BGCOLOR=#FBF5EF>
69446 <B>0</B>
69447 </TD>
69448 <TD width=35% BGCOLOR=#FBF5EF>
69449 <B>0: 1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
69450 </TD>
69451 </TR>
69452 <TR valign="top">
69453 <TD width=15% BGCOLOR=#FBF5EF>
69454 <B>reg_phy_wr_data_slave_delay</B>
69455 </TD>
69456 <TD width=15% BGCOLOR=#FBF5EF>
69457 <B>19:11</B>
69458 </TD>
69459 <TD width=10% BGCOLOR=#FBF5EF>
69460 <B>ff800</B>
69461 </TD>
69462 <TD width=10% BGCOLOR=#FBF5EF>
69463 <B>0</B>
69464 </TD>
69465 <TD width=15% BGCOLOR=#FBF5EF>
69466 <B>0</B>
69467 </TD>
69468 <TD width=35% BGCOLOR=#FBF5EF>
69469 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
69470 </TD>
69471 </TR>
69472 <TR valign="top">
69473 <TD width=15% BGCOLOR=#C0C0C0>
69474 <B>wr_data_slv0@0XF800617C</B>
69475 </TD>
69476 <TD width=15% BGCOLOR=#C0C0C0>
69477 <B>31:0</B>
69478 </TD>
69479 <TD width=10% BGCOLOR=#C0C0C0>
69480 <B>fffff</B>
69481 </TD>
69482 <TD width=10% BGCOLOR=#C0C0C0>
69483 <B></B>
69484 </TD>
69485 <TD width=15% BGCOLOR=#C0C0C0>
69486 <B>dd</B>
69487 </TD>
69488 <TD width=35% BGCOLOR=#C0C0C0>
69489 <B>PHY write data slave ratio config for data slice 0.</B>
69490 </TD>
69491 </TR>
69492 </TABLE>
69493 <P>
69494 <H2><a name="wr_data_slv1">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv1</a></H2>
69495 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69496 <TR valign="top">
69497 <TD width=15% BGCOLOR=#FFFF00>
69498 <B>Register Name</B>
69499 </TD>
69500 <TD width=15% BGCOLOR=#FFFF00>
69501 <B>Address</B>
69502 </TD>
69503 <TD width=10% BGCOLOR=#FFFF00>
69504 <B>Width</B>
69505 </TD>
69506 <TD width=10% BGCOLOR=#FFFF00>
69507 <B>Type</B>
69508 </TD>
69509 <TD width=15% BGCOLOR=#FFFF00>
69510 <B>Reset Value</B>
69511 </TD>
69512 <TD width=35% BGCOLOR=#FFFF00>
69513 <B>Description</B>
69514 </TD>
69515 </TR>
69516 <TR valign="top">
69517 <TD width=15% BGCOLOR=#FBF5EF>
69518 <B>wr_data_slv1</B>
69519 </TD>
69520 <TD width=15% BGCOLOR=#FBF5EF>
69521 <B>0XF8006180</B>
69522 </TD>
69523 <TD width=10% BGCOLOR=#FBF5EF>
69524 <B>32</B>
69525 </TD>
69526 <TD width=10% BGCOLOR=#FBF5EF>
69527 <B>rw</B>
69528 </TD>
69529 <TD width=15% BGCOLOR=#FBF5EF>
69530 <B>0x00000000</B>
69531 </TD>
69532 <TD width=35% BGCOLOR=#FBF5EF>
69533 <B>--</B>
69534 </TD>
69535 </TR>
69536 </TABLE>
69537 <P>
69538 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69539 <TR valign="top">
69540 <TD width=15% BGCOLOR=#C0FFC0>
69541 <B>Field Name</B>
69542 </TD>
69543 <TD width=15% BGCOLOR=#C0FFC0>
69544 <B>Bits</B>
69545 </TD>
69546 <TD width=10% BGCOLOR=#C0FFC0>
69547 <B>Mask</B>
69548 </TD>
69549 <TD width=10% BGCOLOR=#C0FFC0>
69550 <B>Value</B>
69551 </TD>
69552 <TD width=15% BGCOLOR=#C0FFC0>
69553 <B>Shifted Value</B>
69554 </TD>
69555 <TD width=35% BGCOLOR=#C0FFC0>
69556 <B>Description</B>
69557 </TD>
69558 </TR>
69559 <TR valign="top">
69560 <TD width=15% BGCOLOR=#FBF5EF>
69561 <B>reg_phy_wr_data_slave_ratio</B>
69562 </TD>
69563 <TD width=15% BGCOLOR=#FBF5EF>
69564 <B>9:0</B>
69565 </TD>
69566 <TD width=10% BGCOLOR=#FBF5EF>
69567 <B>3ff</B>
69568 </TD>
69569 <TD width=10% BGCOLOR=#FBF5EF>
69570 <B>d2</B>
69571 </TD>
69572 <TD width=15% BGCOLOR=#FBF5EF>
69573 <B>d2</B>
69574 </TD>
69575 <TD width=35% BGCOLOR=#FBF5EF>
69576 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
69577 </TD>
69578 </TR>
69579 <TR valign="top">
69580 <TD width=15% BGCOLOR=#FBF5EF>
69581 <B>reg_phy_wr_data_slave_force</B>
69582 </TD>
69583 <TD width=15% BGCOLOR=#FBF5EF>
69584 <B>10:10</B>
69585 </TD>
69586 <TD width=10% BGCOLOR=#FBF5EF>
69587 <B>400</B>
69588 </TD>
69589 <TD width=10% BGCOLOR=#FBF5EF>
69590 <B>0</B>
69591 </TD>
69592 <TD width=15% BGCOLOR=#FBF5EF>
69593 <B>0</B>
69594 </TD>
69595 <TD width=35% BGCOLOR=#FBF5EF>
69596 <B>0: 1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
69597 </TD>
69598 </TR>
69599 <TR valign="top">
69600 <TD width=15% BGCOLOR=#FBF5EF>
69601 <B>reg_phy_wr_data_slave_delay</B>
69602 </TD>
69603 <TD width=15% BGCOLOR=#FBF5EF>
69604 <B>19:11</B>
69605 </TD>
69606 <TD width=10% BGCOLOR=#FBF5EF>
69607 <B>ff800</B>
69608 </TD>
69609 <TD width=10% BGCOLOR=#FBF5EF>
69610 <B>0</B>
69611 </TD>
69612 <TD width=15% BGCOLOR=#FBF5EF>
69613 <B>0</B>
69614 </TD>
69615 <TD width=35% BGCOLOR=#FBF5EF>
69616 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
69617 </TD>
69618 </TR>
69619 <TR valign="top">
69620 <TD width=15% BGCOLOR=#C0C0C0>
69621 <B>wr_data_slv1@0XF8006180</B>
69622 </TD>
69623 <TD width=15% BGCOLOR=#C0C0C0>
69624 <B>31:0</B>
69625 </TD>
69626 <TD width=10% BGCOLOR=#C0C0C0>
69627 <B>fffff</B>
69628 </TD>
69629 <TD width=10% BGCOLOR=#C0C0C0>
69630 <B></B>
69631 </TD>
69632 <TD width=15% BGCOLOR=#C0C0C0>
69633 <B>d2</B>
69634 </TD>
69635 <TD width=35% BGCOLOR=#C0C0C0>
69636 <B>PHY write data slave ratio config for data slice 1.</B>
69637 </TD>
69638 </TR>
69639 </TABLE>
69640 <P>
69641 <H2><a name="wr_data_slv2">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv2</a></H2>
69642 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69643 <TR valign="top">
69644 <TD width=15% BGCOLOR=#FFFF00>
69645 <B>Register Name</B>
69646 </TD>
69647 <TD width=15% BGCOLOR=#FFFF00>
69648 <B>Address</B>
69649 </TD>
69650 <TD width=10% BGCOLOR=#FFFF00>
69651 <B>Width</B>
69652 </TD>
69653 <TD width=10% BGCOLOR=#FFFF00>
69654 <B>Type</B>
69655 </TD>
69656 <TD width=15% BGCOLOR=#FFFF00>
69657 <B>Reset Value</B>
69658 </TD>
69659 <TD width=35% BGCOLOR=#FFFF00>
69660 <B>Description</B>
69661 </TD>
69662 </TR>
69663 <TR valign="top">
69664 <TD width=15% BGCOLOR=#FBF5EF>
69665 <B>wr_data_slv2</B>
69666 </TD>
69667 <TD width=15% BGCOLOR=#FBF5EF>
69668 <B>0XF8006184</B>
69669 </TD>
69670 <TD width=10% BGCOLOR=#FBF5EF>
69671 <B>32</B>
69672 </TD>
69673 <TD width=10% BGCOLOR=#FBF5EF>
69674 <B>rw</B>
69675 </TD>
69676 <TD width=15% BGCOLOR=#FBF5EF>
69677 <B>0x00000000</B>
69678 </TD>
69679 <TD width=35% BGCOLOR=#FBF5EF>
69680 <B>--</B>
69681 </TD>
69682 </TR>
69683 </TABLE>
69684 <P>
69685 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69686 <TR valign="top">
69687 <TD width=15% BGCOLOR=#C0FFC0>
69688 <B>Field Name</B>
69689 </TD>
69690 <TD width=15% BGCOLOR=#C0FFC0>
69691 <B>Bits</B>
69692 </TD>
69693 <TD width=10% BGCOLOR=#C0FFC0>
69694 <B>Mask</B>
69695 </TD>
69696 <TD width=10% BGCOLOR=#C0FFC0>
69697 <B>Value</B>
69698 </TD>
69699 <TD width=15% BGCOLOR=#C0FFC0>
69700 <B>Shifted Value</B>
69701 </TD>
69702 <TD width=35% BGCOLOR=#C0FFC0>
69703 <B>Description</B>
69704 </TD>
69705 </TR>
69706 <TR valign="top">
69707 <TD width=15% BGCOLOR=#FBF5EF>
69708 <B>reg_phy_wr_data_slave_ratio</B>
69709 </TD>
69710 <TD width=15% BGCOLOR=#FBF5EF>
69711 <B>9:0</B>
69712 </TD>
69713 <TD width=10% BGCOLOR=#FBF5EF>
69714 <B>3ff</B>
69715 </TD>
69716 <TD width=10% BGCOLOR=#FBF5EF>
69717 <B>cc</B>
69718 </TD>
69719 <TD width=15% BGCOLOR=#FBF5EF>
69720 <B>cc</B>
69721 </TD>
69722 <TD width=35% BGCOLOR=#FBF5EF>
69723 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
69724 </TD>
69725 </TR>
69726 <TR valign="top">
69727 <TD width=15% BGCOLOR=#FBF5EF>
69728 <B>reg_phy_wr_data_slave_force</B>
69729 </TD>
69730 <TD width=15% BGCOLOR=#FBF5EF>
69731 <B>10:10</B>
69732 </TD>
69733 <TD width=10% BGCOLOR=#FBF5EF>
69734 <B>400</B>
69735 </TD>
69736 <TD width=10% BGCOLOR=#FBF5EF>
69737 <B>0</B>
69738 </TD>
69739 <TD width=15% BGCOLOR=#FBF5EF>
69740 <B>0</B>
69741 </TD>
69742 <TD width=35% BGCOLOR=#FBF5EF>
69743 <B>0: 1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
69744 </TD>
69745 </TR>
69746 <TR valign="top">
69747 <TD width=15% BGCOLOR=#FBF5EF>
69748 <B>reg_phy_wr_data_slave_delay</B>
69749 </TD>
69750 <TD width=15% BGCOLOR=#FBF5EF>
69751 <B>19:11</B>
69752 </TD>
69753 <TD width=10% BGCOLOR=#FBF5EF>
69754 <B>ff800</B>
69755 </TD>
69756 <TD width=10% BGCOLOR=#FBF5EF>
69757 <B>0</B>
69758 </TD>
69759 <TD width=15% BGCOLOR=#FBF5EF>
69760 <B>0</B>
69761 </TD>
69762 <TD width=35% BGCOLOR=#FBF5EF>
69763 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
69764 </TD>
69765 </TR>
69766 <TR valign="top">
69767 <TD width=15% BGCOLOR=#C0C0C0>
69768 <B>wr_data_slv2@0XF8006184</B>
69769 </TD>
69770 <TD width=15% BGCOLOR=#C0C0C0>
69771 <B>31:0</B>
69772 </TD>
69773 <TD width=10% BGCOLOR=#C0C0C0>
69774 <B>fffff</B>
69775 </TD>
69776 <TD width=10% BGCOLOR=#C0C0C0>
69777 <B></B>
69778 </TD>
69779 <TD width=15% BGCOLOR=#C0C0C0>
69780 <B>cc</B>
69781 </TD>
69782 <TD width=35% BGCOLOR=#C0C0C0>
69783 <B>PHY write data slave ratio config for data slice 2.</B>
69784 </TD>
69785 </TR>
69786 </TABLE>
69787 <P>
69788 <H2><a name="wr_data_slv3">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv3</a></H2>
69789 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69790 <TR valign="top">
69791 <TD width=15% BGCOLOR=#FFFF00>
69792 <B>Register Name</B>
69793 </TD>
69794 <TD width=15% BGCOLOR=#FFFF00>
69795 <B>Address</B>
69796 </TD>
69797 <TD width=10% BGCOLOR=#FFFF00>
69798 <B>Width</B>
69799 </TD>
69800 <TD width=10% BGCOLOR=#FFFF00>
69801 <B>Type</B>
69802 </TD>
69803 <TD width=15% BGCOLOR=#FFFF00>
69804 <B>Reset Value</B>
69805 </TD>
69806 <TD width=35% BGCOLOR=#FFFF00>
69807 <B>Description</B>
69808 </TD>
69809 </TR>
69810 <TR valign="top">
69811 <TD width=15% BGCOLOR=#FBF5EF>
69812 <B>wr_data_slv3</B>
69813 </TD>
69814 <TD width=15% BGCOLOR=#FBF5EF>
69815 <B>0XF8006188</B>
69816 </TD>
69817 <TD width=10% BGCOLOR=#FBF5EF>
69818 <B>32</B>
69819 </TD>
69820 <TD width=10% BGCOLOR=#FBF5EF>
69821 <B>rw</B>
69822 </TD>
69823 <TD width=15% BGCOLOR=#FBF5EF>
69824 <B>0x00000000</B>
69825 </TD>
69826 <TD width=35% BGCOLOR=#FBF5EF>
69827 <B>--</B>
69828 </TD>
69829 </TR>
69830 </TABLE>
69831 <P>
69832 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69833 <TR valign="top">
69834 <TD width=15% BGCOLOR=#C0FFC0>
69835 <B>Field Name</B>
69836 </TD>
69837 <TD width=15% BGCOLOR=#C0FFC0>
69838 <B>Bits</B>
69839 </TD>
69840 <TD width=10% BGCOLOR=#C0FFC0>
69841 <B>Mask</B>
69842 </TD>
69843 <TD width=10% BGCOLOR=#C0FFC0>
69844 <B>Value</B>
69845 </TD>
69846 <TD width=15% BGCOLOR=#C0FFC0>
69847 <B>Shifted Value</B>
69848 </TD>
69849 <TD width=35% BGCOLOR=#C0FFC0>
69850 <B>Description</B>
69851 </TD>
69852 </TR>
69853 <TR valign="top">
69854 <TD width=15% BGCOLOR=#FBF5EF>
69855 <B>reg_phy_wr_data_slave_ratio</B>
69856 </TD>
69857 <TD width=15% BGCOLOR=#FBF5EF>
69858 <B>9:0</B>
69859 </TD>
69860 <TD width=10% BGCOLOR=#FBF5EF>
69861 <B>3ff</B>
69862 </TD>
69863 <TD width=10% BGCOLOR=#FBF5EF>
69864 <B>e1</B>
69865 </TD>
69866 <TD width=15% BGCOLOR=#FBF5EF>
69867 <B>e1</B>
69868 </TD>
69869 <TD width=35% BGCOLOR=#FBF5EF>
69870 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
69871 </TD>
69872 </TR>
69873 <TR valign="top">
69874 <TD width=15% BGCOLOR=#FBF5EF>
69875 <B>reg_phy_wr_data_slave_force</B>
69876 </TD>
69877 <TD width=15% BGCOLOR=#FBF5EF>
69878 <B>10:10</B>
69879 </TD>
69880 <TD width=10% BGCOLOR=#FBF5EF>
69881 <B>400</B>
69882 </TD>
69883 <TD width=10% BGCOLOR=#FBF5EF>
69884 <B>0</B>
69885 </TD>
69886 <TD width=15% BGCOLOR=#FBF5EF>
69887 <B>0</B>
69888 </TD>
69889 <TD width=35% BGCOLOR=#FBF5EF>
69890 <B>0: 1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
69891 </TD>
69892 </TR>
69893 <TR valign="top">
69894 <TD width=15% BGCOLOR=#FBF5EF>
69895 <B>reg_phy_wr_data_slave_delay</B>
69896 </TD>
69897 <TD width=15% BGCOLOR=#FBF5EF>
69898 <B>19:11</B>
69899 </TD>
69900 <TD width=10% BGCOLOR=#FBF5EF>
69901 <B>ff800</B>
69902 </TD>
69903 <TD width=10% BGCOLOR=#FBF5EF>
69904 <B>0</B>
69905 </TD>
69906 <TD width=15% BGCOLOR=#FBF5EF>
69907 <B>0</B>
69908 </TD>
69909 <TD width=35% BGCOLOR=#FBF5EF>
69910 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
69911 </TD>
69912 </TR>
69913 <TR valign="top">
69914 <TD width=15% BGCOLOR=#C0C0C0>
69915 <B>wr_data_slv3@0XF8006188</B>
69916 </TD>
69917 <TD width=15% BGCOLOR=#C0C0C0>
69918 <B>31:0</B>
69919 </TD>
69920 <TD width=10% BGCOLOR=#C0C0C0>
69921 <B>fffff</B>
69922 </TD>
69923 <TD width=10% BGCOLOR=#C0C0C0>
69924 <B></B>
69925 </TD>
69926 <TD width=15% BGCOLOR=#C0C0C0>
69927 <B>e1</B>
69928 </TD>
69929 <TD width=35% BGCOLOR=#C0C0C0>
69930 <B>PHY write data slave ratio config for data slice 3.</B>
69931 </TD>
69932 </TR>
69933 </TABLE>
69934 <P>
69935 <H2><a name="reg_64">Register (<A href=#mod___slcr> slcr </A>)reg_64</a></H2>
69936 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69937 <TR valign="top">
69938 <TD width=15% BGCOLOR=#FFFF00>
69939 <B>Register Name</B>
69940 </TD>
69941 <TD width=15% BGCOLOR=#FFFF00>
69942 <B>Address</B>
69943 </TD>
69944 <TD width=10% BGCOLOR=#FFFF00>
69945 <B>Width</B>
69946 </TD>
69947 <TD width=10% BGCOLOR=#FFFF00>
69948 <B>Type</B>
69949 </TD>
69950 <TD width=15% BGCOLOR=#FFFF00>
69951 <B>Reset Value</B>
69952 </TD>
69953 <TD width=35% BGCOLOR=#FFFF00>
69954 <B>Description</B>
69955 </TD>
69956 </TR>
69957 <TR valign="top">
69958 <TD width=15% BGCOLOR=#FBF5EF>
69959 <B>reg_64</B>
69960 </TD>
69961 <TD width=15% BGCOLOR=#FBF5EF>
69962 <B>0XF8006190</B>
69963 </TD>
69964 <TD width=10% BGCOLOR=#FBF5EF>
69965 <B>32</B>
69966 </TD>
69967 <TD width=10% BGCOLOR=#FBF5EF>
69968 <B>rw</B>
69969 </TD>
69970 <TD width=15% BGCOLOR=#FBF5EF>
69971 <B>0x00000000</B>
69972 </TD>
69973 <TD width=35% BGCOLOR=#FBF5EF>
69974 <B>--</B>
69975 </TD>
69976 </TR>
69977 </TABLE>
69978 <P>
69979 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
69980 <TR valign="top">
69981 <TD width=15% BGCOLOR=#C0FFC0>
69982 <B>Field Name</B>
69983 </TD>
69984 <TD width=15% BGCOLOR=#C0FFC0>
69985 <B>Bits</B>
69986 </TD>
69987 <TD width=10% BGCOLOR=#C0FFC0>
69988 <B>Mask</B>
69989 </TD>
69990 <TD width=10% BGCOLOR=#C0FFC0>
69991 <B>Value</B>
69992 </TD>
69993 <TD width=15% BGCOLOR=#C0FFC0>
69994 <B>Shifted Value</B>
69995 </TD>
69996 <TD width=35% BGCOLOR=#C0FFC0>
69997 <B>Description</B>
69998 </TD>
69999 </TR>
70000 <TR valign="top">
70001 <TD width=15% BGCOLOR=#FBF5EF>
70002 <B>reg_phy_loopback</B>
70003 </TD>
70004 <TD width=15% BGCOLOR=#FBF5EF>
70005 <B>0:0</B>
70006 </TD>
70007 <TD width=10% BGCOLOR=#FBF5EF>
70008 <B>1</B>
70009 </TD>
70010 <TD width=10% BGCOLOR=#FBF5EF>
70011 <B>0</B>
70012 </TD>
70013 <TD width=15% BGCOLOR=#FBF5EF>
70014 <B>0</B>
70015 </TD>
70016 <TD width=35% BGCOLOR=#FBF5EF>
70017 <B>Loopback testing. 1: enable, 0: disable</B>
70018 </TD>
70019 </TR>
70020 <TR valign="top">
70021 <TD width=15% BGCOLOR=#FBF5EF>
70022 <B>reg_phy_bl2</B>
70023 </TD>
70024 <TD width=15% BGCOLOR=#FBF5EF>
70025 <B>1:1</B>
70026 </TD>
70027 <TD width=10% BGCOLOR=#FBF5EF>
70028 <B>2</B>
70029 </TD>
70030 <TD width=10% BGCOLOR=#FBF5EF>
70031 <B>0</B>
70032 </TD>
70033 <TD width=15% BGCOLOR=#FBF5EF>
70034 <B>0</B>
70035 </TD>
70036 <TD width=35% BGCOLOR=#FBF5EF>
70037 <B>Reserved for future Use.</B>
70038 </TD>
70039 </TR>
70040 <TR valign="top">
70041 <TD width=15% BGCOLOR=#FBF5EF>
70042 <B>reg_phy_at_spd_atpg</B>
70043 </TD>
70044 <TD width=15% BGCOLOR=#FBF5EF>
70045 <B>2:2</B>
70046 </TD>
70047 <TD width=10% BGCOLOR=#FBF5EF>
70048 <B>4</B>
70049 </TD>
70050 <TD width=10% BGCOLOR=#FBF5EF>
70051 <B>0</B>
70052 </TD>
70053 <TD width=15% BGCOLOR=#FBF5EF>
70054 <B>0</B>
70055 </TD>
70056 <TD width=35% BGCOLOR=#FBF5EF>
70057 <B>0: run scan test at slow clock speed but with high coverage 1: run scan test at full clock speed but with less coverage During normal function mode, this port must be set 0.</B>
70058 </TD>
70059 </TR>
70060 <TR valign="top">
70061 <TD width=15% BGCOLOR=#FBF5EF>
70062 <B>reg_phy_bist_enable</B>
70063 </TD>
70064 <TD width=15% BGCOLOR=#FBF5EF>
70065 <B>3:3</B>
70066 </TD>
70067 <TD width=10% BGCOLOR=#FBF5EF>
70068 <B>8</B>
70069 </TD>
70070 <TD width=10% BGCOLOR=#FBF5EF>
70071 <B>0</B>
70072 </TD>
70073 <TD width=15% BGCOLOR=#FBF5EF>
70074 <B>0</B>
70075 </TD>
70076 <TD width=35% BGCOLOR=#FBF5EF>
70077 <B>Enable the internal BIST generation and checker logic when this port is set HIGH. Setting this port as 0 will stop the BIST generator/checker. In order to run BIST tests, this port must be set along with reg_phy_loopback.</B>
70078 </TD>
70079 </TR>
70080 <TR valign="top">
70081 <TD width=15% BGCOLOR=#FBF5EF>
70082 <B>reg_phy_bist_force_err</B>
70083 </TD>
70084 <TD width=15% BGCOLOR=#FBF5EF>
70085 <B>4:4</B>
70086 </TD>
70087 <TD width=10% BGCOLOR=#FBF5EF>
70088 <B>10</B>
70089 </TD>
70090 <TD width=10% BGCOLOR=#FBF5EF>
70091 <B>0</B>
70092 </TD>
70093 <TD width=15% BGCOLOR=#FBF5EF>
70094 <B>0</B>
70095 </TD>
70096 <TD width=35% BGCOLOR=#FBF5EF>
70097 <B>This register bit is used to check that BIST checker is not giving false pass. When this port is set 1, data bit gets inverted before sending out to the external memory and BIST checker must return a mismatch error.</B>
70098 </TD>
70099 </TR>
70100 <TR valign="top">
70101 <TD width=15% BGCOLOR=#FBF5EF>
70102 <B>reg_phy_bist_mode</B>
70103 </TD>
70104 <TD width=15% BGCOLOR=#FBF5EF>
70105 <B>6:5</B>
70106 </TD>
70107 <TD width=10% BGCOLOR=#FBF5EF>
70108 <B>60</B>
70109 </TD>
70110 <TD width=10% BGCOLOR=#FBF5EF>
70111 <B>0</B>
70112 </TD>
70113 <TD width=15% BGCOLOR=#FBF5EF>
70114 <B>0</B>
70115 </TD>
70116 <TD width=35% BGCOLOR=#FBF5EF>
70117 <B>The mode bits select the pattern type generated by the BIST generator. All the patterns are transmitted continuously once enabled. 00: constant pattern (0 repeated on each DQ bit) 01: low freq pattern (00001111 repeated on each DQ bit) 10: PRBS pattern (2^7-1 PRBS pattern repeated on each DQ bit) Each DQ bit always has same data value except when early shifting in PRBS mode is requested 11: reserved</B>
70118 </TD>
70119 </TR>
70120 <TR valign="top">
70121 <TD width=15% BGCOLOR=#FBF5EF>
70122 <B>reg_phy_invert_clkout</B>
70123 </TD>
70124 <TD width=15% BGCOLOR=#FBF5EF>
70125 <B>7:7</B>
70126 </TD>
70127 <TD width=10% BGCOLOR=#FBF5EF>
70128 <B>80</B>
70129 </TD>
70130 <TD width=10% BGCOLOR=#FBF5EF>
70131 <B>1</B>
70132 </TD>
70133 <TD width=15% BGCOLOR=#FBF5EF>
70134 <B>80</B>
70135 </TD>
70136 <TD width=35% BGCOLOR=#FBF5EF>
70137 <B>Inverts the polarity of DRAM clock. 0: core clock is passed on to DRAM 1: inverted core clock is passed on to DRAM. Use this when CLK can arrive at a DRAM device ahead of DQS or coincidence with DQS based on boad topology. This effectively delays the CLK to the DRAM device by half -cycle, providing a CLK edge that DQS can align to during leveling.</B>
70138 </TD>
70139 </TR>
70140 <TR valign="top">
70141 <TD width=15% BGCOLOR=#FBF5EF>
70142 <B>reg_phy_all_dq_mpr_rd_resp</B>
70143 </TD>
70144 <TD width=15% BGCOLOR=#FBF5EF>
70145 <B>8:8</B>
70146 </TD>
70147 <TD width=10% BGCOLOR=#FBF5EF>
70148 <B>100</B>
70149 </TD>
70150 <TD width=10% BGCOLOR=#FBF5EF>
70151 <B>0</B>
70152 </TD>
70153 <TD width=15% BGCOLOR=#FBF5EF>
70154 <B>0</B>
70155 </TD>
70156 <TD width=35% BGCOLOR=#FBF5EF>
70157 <B>0: (default) best for DRAM read responses on only 1 DQ bit; works with reduced accuracy if DRAM provides read response on all bits. (In this mode dq_in[7:0] are OR'd together and dq_in[15:8] are OR'd together.) 1: assume DRAM provides read response on all DQ bits. (In this mode, dq_in[7:0] are OR'd together and dq_in[15:8] are AND'd together.)</B>
70158 </TD>
70159 </TR>
70160 <TR valign="top">
70161 <TD width=15% BGCOLOR=#FBF5EF>
70162 <B>reg_phy_sel_logic</B>
70163 </TD>
70164 <TD width=15% BGCOLOR=#FBF5EF>
70165 <B>9:9</B>
70166 </TD>
70167 <TD width=10% BGCOLOR=#FBF5EF>
70168 <B>200</B>
70169 </TD>
70170 <TD width=10% BGCOLOR=#FBF5EF>
70171 <B>0</B>
70172 </TD>
70173 <TD width=15% BGCOLOR=#FBF5EF>
70174 <B>0</B>
70175 </TD>
70176 <TD width=35% BGCOLOR=#FBF5EF>
70177 <B>Selects one of the two read leveling algorithms.'b0: Select algorithm # 1'b1: Select algorithm # 2 Please refer to Read Data Eye Training section in PHY User Guide for details about the Read Leveling algorithms</B>
70178 </TD>
70179 </TR>
70180 <TR valign="top">
70181 <TD width=15% BGCOLOR=#FBF5EF>
70182 <B>reg_phy_ctrl_slave_ratio</B>
70183 </TD>
70184 <TD width=15% BGCOLOR=#FBF5EF>
70185 <B>19:10</B>
70186 </TD>
70187 <TD width=10% BGCOLOR=#FBF5EF>
70188 <B>ffc00</B>
70189 </TD>
70190 <TD width=10% BGCOLOR=#FBF5EF>
70191 <B>100</B>
70192 </TD>
70193 <TD width=15% BGCOLOR=#FBF5EF>
70194 <B>40000</B>
70195 </TD>
70196 <TD width=35% BGCOLOR=#FBF5EF>
70197 <B>Ratio value for address/command launch timing in phy_ctrl macro. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
70198 </TD>
70199 </TR>
70200 <TR valign="top">
70201 <TD width=15% BGCOLOR=#FBF5EF>
70202 <B>reg_phy_ctrl_slave_force</B>
70203 </TD>
70204 <TD width=15% BGCOLOR=#FBF5EF>
70205 <B>20:20</B>
70206 </TD>
70207 <TD width=10% BGCOLOR=#FBF5EF>
70208 <B>100000</B>
70209 </TD>
70210 <TD width=10% BGCOLOR=#FBF5EF>
70211 <B>0</B>
70212 </TD>
70213 <TD width=15% BGCOLOR=#FBF5EF>
70214 <B>0</B>
70215 </TD>
70216 <TD width=35% BGCOLOR=#FBF5EF>
70217 <B>1: overwrite the delay/tap value for address/command timing slave DLL with the value of the reg_phy_rd_dqs_slave_delay bus.</B>
70218 </TD>
70219 </TR>
70220 <TR valign="top">
70221 <TD width=15% BGCOLOR=#FBF5EF>
70222 <B>reg_phy_ctrl_slave_delay</B>
70223 </TD>
70224 <TD width=15% BGCOLOR=#FBF5EF>
70225 <B>27:21</B>
70226 </TD>
70227 <TD width=10% BGCOLOR=#FBF5EF>
70228 <B>fe00000</B>
70229 </TD>
70230 <TD width=10% BGCOLOR=#FBF5EF>
70231 <B>0</B>
70232 </TD>
70233 <TD width=15% BGCOLOR=#FBF5EF>
70234 <B>0</B>
70235 </TD>
70236 <TD width=35% BGCOLOR=#FBF5EF>
70237 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for address/command timing slave DLL with this value. This is a bit value, the remaining 2 bits are in register 0x65 bits[19:18].</B>
70238 </TD>
70239 </TR>
70240 <TR valign="top">
70241 <TD width=15% BGCOLOR=#FBF5EF>
70242 <B>reg_phy_use_rank0_delays</B>
70243 </TD>
70244 <TD width=15% BGCOLOR=#FBF5EF>
70245 <B>28:28</B>
70246 </TD>
70247 <TD width=10% BGCOLOR=#FBF5EF>
70248 <B>10000000</B>
70249 </TD>
70250 <TD width=10% BGCOLOR=#FBF5EF>
70251 <B>1</B>
70252 </TD>
70253 <TD width=15% BGCOLOR=#FBF5EF>
70254 <B>10000000</B>
70255 </TD>
70256 <TD width=35% BGCOLOR=#FBF5EF>
70257 <B>Delay selection 0: Each Rank uses its own delay 1: Rank 0 delays are used for all ranks</B>
70258 </TD>
70259 </TR>
70260 <TR valign="top">
70261 <TD width=15% BGCOLOR=#FBF5EF>
70262 <B>reg_phy_lpddr</B>
70263 </TD>
70264 <TD width=15% BGCOLOR=#FBF5EF>
70265 <B>29:29</B>
70266 </TD>
70267 <TD width=10% BGCOLOR=#FBF5EF>
70268 <B>20000000</B>
70269 </TD>
70270 <TD width=10% BGCOLOR=#FBF5EF>
70271 <B>0</B>
70272 </TD>
70273 <TD width=15% BGCOLOR=#FBF5EF>
70274 <B>0</B>
70275 </TD>
70276 <TD width=35% BGCOLOR=#FBF5EF>
70277 <B>0: DDR2 or DDR3. 1: LPDDR2.</B>
70278 </TD>
70279 </TR>
70280 <TR valign="top">
70281 <TD width=15% BGCOLOR=#FBF5EF>
70282 <B>reg_phy_cmd_latency</B>
70283 </TD>
70284 <TD width=15% BGCOLOR=#FBF5EF>
70285 <B>30:30</B>
70286 </TD>
70287 <TD width=10% BGCOLOR=#FBF5EF>
70288 <B>40000000</B>
70289 </TD>
70290 <TD width=10% BGCOLOR=#FBF5EF>
70291 <B>0</B>
70292 </TD>
70293 <TD width=15% BGCOLOR=#FBF5EF>
70294 <B>0</B>
70295 </TD>
70296 <TD width=35% BGCOLOR=#FBF5EF>
70297 <B>If set to 1, command comes to phy_ctrl through a flop.</B>
70298 </TD>
70299 </TR>
70300 <TR valign="top">
70301 <TD width=15% BGCOLOR=#FBF5EF>
70302 <B>reg_phy_int_lpbk</B>
70303 </TD>
70304 <TD width=15% BGCOLOR=#FBF5EF>
70305 <B>31:31</B>
70306 </TD>
70307 <TD width=10% BGCOLOR=#FBF5EF>
70308 <B>80000000</B>
70309 </TD>
70310 <TD width=10% BGCOLOR=#FBF5EF>
70311 <B>0</B>
70312 </TD>
70313 <TD width=15% BGCOLOR=#FBF5EF>
70314 <B>0</B>
70315 </TD>
70316 <TD width=35% BGCOLOR=#FBF5EF>
70317 <B>1: enables the PHY internal loopback for DQ,DQS,DM before Ios. By default must be 0.</B>
70318 </TD>
70319 </TR>
70320 <TR valign="top">
70321 <TD width=15% BGCOLOR=#C0C0C0>
70322 <B>reg_64@0XF8006190</B>
70323 </TD>
70324 <TD width=15% BGCOLOR=#C0C0C0>
70325 <B>31:0</B>
70326 </TD>
70327 <TD width=10% BGCOLOR=#C0C0C0>
70328 <B>ffffffff</B>
70329 </TD>
70330 <TD width=10% BGCOLOR=#C0C0C0>
70331 <B></B>
70332 </TD>
70333 <TD width=15% BGCOLOR=#C0C0C0>
70334 <B>10040080</B>
70335 </TD>
70336 <TD width=35% BGCOLOR=#C0C0C0>
70337 <B>Training control 2</B>
70338 </TD>
70339 </TR>
70340 </TABLE>
70341 <P>
70342 <H2><a name="reg_65">Register (<A href=#mod___slcr> slcr </A>)reg_65</a></H2>
70343 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
70344 <TR valign="top">
70345 <TD width=15% BGCOLOR=#FFFF00>
70346 <B>Register Name</B>
70347 </TD>
70348 <TD width=15% BGCOLOR=#FFFF00>
70349 <B>Address</B>
70350 </TD>
70351 <TD width=10% BGCOLOR=#FFFF00>
70352 <B>Width</B>
70353 </TD>
70354 <TD width=10% BGCOLOR=#FFFF00>
70355 <B>Type</B>
70356 </TD>
70357 <TD width=15% BGCOLOR=#FFFF00>
70358 <B>Reset Value</B>
70359 </TD>
70360 <TD width=35% BGCOLOR=#FFFF00>
70361 <B>Description</B>
70362 </TD>
70363 </TR>
70364 <TR valign="top">
70365 <TD width=15% BGCOLOR=#FBF5EF>
70366 <B>reg_65</B>
70367 </TD>
70368 <TD width=15% BGCOLOR=#FBF5EF>
70369 <B>0XF8006194</B>
70370 </TD>
70371 <TD width=10% BGCOLOR=#FBF5EF>
70372 <B>32</B>
70373 </TD>
70374 <TD width=10% BGCOLOR=#FBF5EF>
70375 <B>rw</B>
70376 </TD>
70377 <TD width=15% BGCOLOR=#FBF5EF>
70378 <B>0x00000000</B>
70379 </TD>
70380 <TD width=35% BGCOLOR=#FBF5EF>
70381 <B>--</B>
70382 </TD>
70383 </TR>
70384 </TABLE>
70385 <P>
70386 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
70387 <TR valign="top">
70388 <TD width=15% BGCOLOR=#C0FFC0>
70389 <B>Field Name</B>
70390 </TD>
70391 <TD width=15% BGCOLOR=#C0FFC0>
70392 <B>Bits</B>
70393 </TD>
70394 <TD width=10% BGCOLOR=#C0FFC0>
70395 <B>Mask</B>
70396 </TD>
70397 <TD width=10% BGCOLOR=#C0FFC0>
70398 <B>Value</B>
70399 </TD>
70400 <TD width=15% BGCOLOR=#C0FFC0>
70401 <B>Shifted Value</B>
70402 </TD>
70403 <TD width=35% BGCOLOR=#C0FFC0>
70404 <B>Description</B>
70405 </TD>
70406 </TR>
70407 <TR valign="top">
70408 <TD width=15% BGCOLOR=#FBF5EF>
70409 <B>reg_phy_wr_rl_delay</B>
70410 </TD>
70411 <TD width=15% BGCOLOR=#FBF5EF>
70412 <B>4:0</B>
70413 </TD>
70414 <TD width=10% BGCOLOR=#FBF5EF>
70415 <B>1f</B>
70416 </TD>
70417 <TD width=10% BGCOLOR=#FBF5EF>
70418 <B>2</B>
70419 </TD>
70420 <TD width=15% BGCOLOR=#FBF5EF>
70421 <B>2</B>
70422 </TD>
70423 <TD width=35% BGCOLOR=#FBF5EF>
70424 <B>This delay determines when to select the active rank's ratio logic delay for Write Data and Write DQS slave delay lines after PHY receives a write command at Control Interface. The programmed value must be (Write Latency - 4) with a minimum value of 1.</B>
70425 </TD>
70426 </TR>
70427 <TR valign="top">
70428 <TD width=15% BGCOLOR=#FBF5EF>
70429 <B>reg_phy_rd_rl_delay</B>
70430 </TD>
70431 <TD width=15% BGCOLOR=#FBF5EF>
70432 <B>9:5</B>
70433 </TD>
70434 <TD width=10% BGCOLOR=#FBF5EF>
70435 <B>3e0</B>
70436 </TD>
70437 <TD width=10% BGCOLOR=#FBF5EF>
70438 <B>4</B>
70439 </TD>
70440 <TD width=15% BGCOLOR=#FBF5EF>
70441 <B>80</B>
70442 </TD>
70443 <TD width=35% BGCOLOR=#FBF5EF>
70444 <B>This delay determines when to select the active rank's ratio logic delay for Read Data and Read DQS slave delay lines after PHY receives a read command at Control Interface. The programmed value must be (Read Latency - 3) with a minimum value of 1.</B>
70445 </TD>
70446 </TR>
70447 <TR valign="top">
70448 <TD width=15% BGCOLOR=#FBF5EF>
70449 <B>reg_phy_dll_lock_diff</B>
70450 </TD>
70451 <TD width=15% BGCOLOR=#FBF5EF>
70452 <B>13:10</B>
70453 </TD>
70454 <TD width=10% BGCOLOR=#FBF5EF>
70455 <B>3c00</B>
70456 </TD>
70457 <TD width=10% BGCOLOR=#FBF5EF>
70458 <B>f</B>
70459 </TD>
70460 <TD width=15% BGCOLOR=#FBF5EF>
70461 <B>3c00</B>
70462 </TD>
70463 <TD width=35% BGCOLOR=#FBF5EF>
70464 <B>The Maximum number of delay line taps variation allowed while maintaining the master DLL lock. When the PHY is in locked state and the variation on the clock exceeds the variation indicated by the register, the lock signal is deasserted</B>
70465 </TD>
70466 </TR>
70467 <TR valign="top">
70468 <TD width=15% BGCOLOR=#FBF5EF>
70469 <B>reg_phy_use_wr_level</B>
70470 </TD>
70471 <TD width=15% BGCOLOR=#FBF5EF>
70472 <B>14:14</B>
70473 </TD>
70474 <TD width=10% BGCOLOR=#FBF5EF>
70475 <B>4000</B>
70476 </TD>
70477 <TD width=10% BGCOLOR=#FBF5EF>
70478 <B>1</B>
70479 </TD>
70480 <TD width=15% BGCOLOR=#FBF5EF>
70481 <B>4000</B>
70482 </TD>
70483 <TD width=35% BGCOLOR=#FBF5EF>
70484 <B>Write Leveling training control. 0: Use register programmed ratio values 1: Use ratio for delay line calculated by write leveling Note: This is a Synchronous dynamic signal that requires timing closure.</B>
70485 </TD>
70486 </TR>
70487 <TR valign="top">
70488 <TD width=15% BGCOLOR=#FBF5EF>
70489 <B>reg_phy_use_rd_dqs_gate_level</B>
70490 </TD>
70491 <TD width=15% BGCOLOR=#FBF5EF>
70492 <B>15:15</B>
70493 </TD>
70494 <TD width=10% BGCOLOR=#FBF5EF>
70495 <B>8000</B>
70496 </TD>
70497 <TD width=10% BGCOLOR=#FBF5EF>
70498 <B>1</B>
70499 </TD>
70500 <TD width=15% BGCOLOR=#FBF5EF>
70501 <B>8000</B>
70502 </TD>
70503 <TD width=35% BGCOLOR=#FBF5EF>
70504 <B>Read DQS Gate training control. 0: Use register programmed ratio values 1: Use ratio for delay line calculated by DQS gate leveling Note: This is a Synchronous dynamic signal that requires timing closure.</B>
70505 </TD>
70506 </TR>
70507 <TR valign="top">
70508 <TD width=15% BGCOLOR=#FBF5EF>
70509 <B>reg_phy_use_rd_data_eye_level</B>
70510 </TD>
70511 <TD width=15% BGCOLOR=#FBF5EF>
70512 <B>16:16</B>
70513 </TD>
70514 <TD width=10% BGCOLOR=#FBF5EF>
70515 <B>10000</B>
70516 </TD>
70517 <TD width=10% BGCOLOR=#FBF5EF>
70518 <B>1</B>
70519 </TD>
70520 <TD width=15% BGCOLOR=#FBF5EF>
70521 <B>10000</B>
70522 </TD>
70523 <TD width=35% BGCOLOR=#FBF5EF>
70524 <B>Read Data Eye training control. 0: Use register programmed ratio values 1: Use ratio for delay line calculated by data eye leveling Note: This is a Synchronous dynamic signal that requires timing closure</B>
70525 </TD>
70526 </TR>
70527 <TR valign="top">
70528 <TD width=15% BGCOLOR=#FBF5EF>
70529 <B>reg_phy_dis_calib_rst</B>
70530 </TD>
70531 <TD width=15% BGCOLOR=#FBF5EF>
70532 <B>17:17</B>
70533 </TD>
70534 <TD width=10% BGCOLOR=#FBF5EF>
70535 <B>20000</B>
70536 </TD>
70537 <TD width=10% BGCOLOR=#FBF5EF>
70538 <B>0</B>
70539 </TD>
70540 <TD width=15% BGCOLOR=#FBF5EF>
70541 <B>0</B>
70542 </TD>
70543 <TD width=35% BGCOLOR=#FBF5EF>
70544 <B>Disable the dll_calib (internally generated) signal from resetting the Read Capture FIFO pointers and portions of phy_data. Note: dll_calib is (i) generated by dfi_ctrl_upd_req or (ii) by the PHY when it detects that the clock frequency variation has exceeded the bounds set by reg_phy_dll_lock_diff or (iii) periodically throughout the leveling process. dll_calib will update the slave DL with PVT-compensated values according to master DLL outputs</B>
70545 </TD>
70546 </TR>
70547 <TR valign="top">
70548 <TD width=15% BGCOLOR=#FBF5EF>
70549 <B>reg_phy_ctrl_slave_delay</B>
70550 </TD>
70551 <TD width=15% BGCOLOR=#FBF5EF>
70552 <B>19:18</B>
70553 </TD>
70554 <TD width=10% BGCOLOR=#FBF5EF>
70555 <B>c0000</B>
70556 </TD>
70557 <TD width=10% BGCOLOR=#FBF5EF>
70558 <B>0</B>
70559 </TD>
70560 <TD width=15% BGCOLOR=#FBF5EF>
70561 <B>0</B>
70562 </TD>
70563 <TD width=35% BGCOLOR=#FBF5EF>
70564 <B>If reg-phy_rd_dqs_slave_force is 1, replace delay/tap value for address/command timing slave DLL with this value</B>
70565 </TD>
70566 </TR>
70567 <TR valign="top">
70568 <TD width=15% BGCOLOR=#C0C0C0>
70569 <B>reg_65@0XF8006194</B>
70570 </TD>
70571 <TD width=15% BGCOLOR=#C0C0C0>
70572 <B>31:0</B>
70573 </TD>
70574 <TD width=10% BGCOLOR=#C0C0C0>
70575 <B>fffff</B>
70576 </TD>
70577 <TD width=10% BGCOLOR=#C0C0C0>
70578 <B></B>
70579 </TD>
70580 <TD width=15% BGCOLOR=#C0C0C0>
70581 <B>1fc82</B>
70582 </TD>
70583 <TD width=35% BGCOLOR=#C0C0C0>
70584 <B>Training control 3</B>
70585 </TD>
70586 </TR>
70587 </TABLE>
70588 <P>
70589 <H2><a name="page_mask">Register (<A href=#mod___slcr> slcr </A>)page_mask</a></H2>
70590 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
70591 <TR valign="top">
70592 <TD width=15% BGCOLOR=#FFFF00>
70593 <B>Register Name</B>
70594 </TD>
70595 <TD width=15% BGCOLOR=#FFFF00>
70596 <B>Address</B>
70597 </TD>
70598 <TD width=10% BGCOLOR=#FFFF00>
70599 <B>Width</B>
70600 </TD>
70601 <TD width=10% BGCOLOR=#FFFF00>
70602 <B>Type</B>
70603 </TD>
70604 <TD width=15% BGCOLOR=#FFFF00>
70605 <B>Reset Value</B>
70606 </TD>
70607 <TD width=35% BGCOLOR=#FFFF00>
70608 <B>Description</B>
70609 </TD>
70610 </TR>
70611 <TR valign="top">
70612 <TD width=15% BGCOLOR=#FBF5EF>
70613 <B>page_mask</B>
70614 </TD>
70615 <TD width=15% BGCOLOR=#FBF5EF>
70616 <B>0XF8006204</B>
70617 </TD>
70618 <TD width=10% BGCOLOR=#FBF5EF>
70619 <B>32</B>
70620 </TD>
70621 <TD width=10% BGCOLOR=#FBF5EF>
70622 <B>rw</B>
70623 </TD>
70624 <TD width=15% BGCOLOR=#FBF5EF>
70625 <B>0x00000000</B>
70626 </TD>
70627 <TD width=35% BGCOLOR=#FBF5EF>
70628 <B>--</B>
70629 </TD>
70630 </TR>
70631 </TABLE>
70632 <P>
70633 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
70634 <TR valign="top">
70635 <TD width=15% BGCOLOR=#C0FFC0>
70636 <B>Field Name</B>
70637 </TD>
70638 <TD width=15% BGCOLOR=#C0FFC0>
70639 <B>Bits</B>
70640 </TD>
70641 <TD width=10% BGCOLOR=#C0FFC0>
70642 <B>Mask</B>
70643 </TD>
70644 <TD width=10% BGCOLOR=#C0FFC0>
70645 <B>Value</B>
70646 </TD>
70647 <TD width=15% BGCOLOR=#C0FFC0>
70648 <B>Shifted Value</B>
70649 </TD>
70650 <TD width=35% BGCOLOR=#C0FFC0>
70651 <B>Description</B>
70652 </TD>
70653 </TR>
70654 <TR valign="top">
70655 <TD width=15% BGCOLOR=#FBF5EF>
70656 <B>reg_arb_page_addr_mask</B>
70657 </TD>
70658 <TD width=15% BGCOLOR=#FBF5EF>
70659 <B>31:0</B>
70660 </TD>
70661 <TD width=10% BGCOLOR=#FBF5EF>
70662 <B>ffffffff</B>
70663 </TD>
70664 <TD width=10% BGCOLOR=#FBF5EF>
70665 <B>0</B>
70666 </TD>
70667 <TD width=15% BGCOLOR=#FBF5EF>
70668 <B>0</B>
70669 </TD>
70670 <TD width=35% BGCOLOR=#FBF5EF>
70671 <B>Set this register based on the value programmed on the reg_ddrc_addrmap_* registers. Set the Column address bits to 0. Set the Page and Bank address bits to 1. This is used for calculating page_match inside the slave modules in Arbiter. The page_match is considered during the arbitration process. This mask applies to 64-bit address and not byte address. Setting this value to 0 disables transaction prioritization based on page/bank match.</B>
70672 </TD>
70673 </TR>
70674 <TR valign="top">
70675 <TD width=15% BGCOLOR=#C0C0C0>
70676 <B>page_mask@0XF8006204</B>
70677 </TD>
70678 <TD width=15% BGCOLOR=#C0C0C0>
70679 <B>31:0</B>
70680 </TD>
70681 <TD width=10% BGCOLOR=#C0C0C0>
70682 <B>ffffffff</B>
70683 </TD>
70684 <TD width=10% BGCOLOR=#C0C0C0>
70685 <B></B>
70686 </TD>
70687 <TD width=15% BGCOLOR=#C0C0C0>
70688 <B>0</B>
70689 </TD>
70690 <TD width=35% BGCOLOR=#C0C0C0>
70691 <B>Page mask</B>
70692 </TD>
70693 </TR>
70694 </TABLE>
70695 <P>
70696 <H2><a name="axi_priority_wr_port0">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port0</a></H2>
70697 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
70698 <TR valign="top">
70699 <TD width=15% BGCOLOR=#FFFF00>
70700 <B>Register Name</B>
70701 </TD>
70702 <TD width=15% BGCOLOR=#FFFF00>
70703 <B>Address</B>
70704 </TD>
70705 <TD width=10% BGCOLOR=#FFFF00>
70706 <B>Width</B>
70707 </TD>
70708 <TD width=10% BGCOLOR=#FFFF00>
70709 <B>Type</B>
70710 </TD>
70711 <TD width=15% BGCOLOR=#FFFF00>
70712 <B>Reset Value</B>
70713 </TD>
70714 <TD width=35% BGCOLOR=#FFFF00>
70715 <B>Description</B>
70716 </TD>
70717 </TR>
70718 <TR valign="top">
70719 <TD width=15% BGCOLOR=#FBF5EF>
70720 <B>axi_priority_wr_port0</B>
70721 </TD>
70722 <TD width=15% BGCOLOR=#FBF5EF>
70723 <B>0XF8006208</B>
70724 </TD>
70725 <TD width=10% BGCOLOR=#FBF5EF>
70726 <B>32</B>
70727 </TD>
70728 <TD width=10% BGCOLOR=#FBF5EF>
70729 <B>rw</B>
70730 </TD>
70731 <TD width=15% BGCOLOR=#FBF5EF>
70732 <B>0x00000000</B>
70733 </TD>
70734 <TD width=35% BGCOLOR=#FBF5EF>
70735 <B>--</B>
70736 </TD>
70737 </TR>
70738 </TABLE>
70739 <P>
70740 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
70741 <TR valign="top">
70742 <TD width=15% BGCOLOR=#C0FFC0>
70743 <B>Field Name</B>
70744 </TD>
70745 <TD width=15% BGCOLOR=#C0FFC0>
70746 <B>Bits</B>
70747 </TD>
70748 <TD width=10% BGCOLOR=#C0FFC0>
70749 <B>Mask</B>
70750 </TD>
70751 <TD width=10% BGCOLOR=#C0FFC0>
70752 <B>Value</B>
70753 </TD>
70754 <TD width=15% BGCOLOR=#C0FFC0>
70755 <B>Shifted Value</B>
70756 </TD>
70757 <TD width=35% BGCOLOR=#C0FFC0>
70758 <B>Description</B>
70759 </TD>
70760 </TR>
70761 <TR valign="top">
70762 <TD width=15% BGCOLOR=#FBF5EF>
70763 <B>reg_arb_pri_wr_portn</B>
70764 </TD>
70765 <TD width=15% BGCOLOR=#FBF5EF>
70766 <B>9:0</B>
70767 </TD>
70768 <TD width=10% BGCOLOR=#FBF5EF>
70769 <B>3ff</B>
70770 </TD>
70771 <TD width=10% BGCOLOR=#FBF5EF>
70772 <B>3ff</B>
70773 </TD>
70774 <TD width=15% BGCOLOR=#FBF5EF>
70775 <B>3ff</B>
70776 </TD>
70777 <TD width=35% BGCOLOR=#FBF5EF>
70778 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
70779 </TD>
70780 </TR>
70781 <TR valign="top">
70782 <TD width=15% BGCOLOR=#FBF5EF>
70783 <B>reg_arb_disable_aging_wr_portn</B>
70784 </TD>
70785 <TD width=15% BGCOLOR=#FBF5EF>
70786 <B>16:16</B>
70787 </TD>
70788 <TD width=10% BGCOLOR=#FBF5EF>
70789 <B>10000</B>
70790 </TD>
70791 <TD width=10% BGCOLOR=#FBF5EF>
70792 <B>0</B>
70793 </TD>
70794 <TD width=15% BGCOLOR=#FBF5EF>
70795 <B>0</B>
70796 </TD>
70797 <TD width=35% BGCOLOR=#FBF5EF>
70798 <B>Disable aging for this Write Port.</B>
70799 </TD>
70800 </TR>
70801 <TR valign="top">
70802 <TD width=15% BGCOLOR=#FBF5EF>
70803 <B>reg_arb_disable_urgent_wr_portn</B>
70804 </TD>
70805 <TD width=15% BGCOLOR=#FBF5EF>
70806 <B>17:17</B>
70807 </TD>
70808 <TD width=10% BGCOLOR=#FBF5EF>
70809 <B>20000</B>
70810 </TD>
70811 <TD width=10% BGCOLOR=#FBF5EF>
70812 <B>0</B>
70813 </TD>
70814 <TD width=15% BGCOLOR=#FBF5EF>
70815 <B>0</B>
70816 </TD>
70817 <TD width=35% BGCOLOR=#FBF5EF>
70818 <B>Disable urgent for this Write Port.</B>
70819 </TD>
70820 </TR>
70821 <TR valign="top">
70822 <TD width=15% BGCOLOR=#FBF5EF>
70823 <B>reg_arb_dis_page_match_wr_portn</B>
70824 </TD>
70825 <TD width=15% BGCOLOR=#FBF5EF>
70826 <B>18:18</B>
70827 </TD>
70828 <TD width=10% BGCOLOR=#FBF5EF>
70829 <B>40000</B>
70830 </TD>
70831 <TD width=10% BGCOLOR=#FBF5EF>
70832 <B>0</B>
70833 </TD>
70834 <TD width=15% BGCOLOR=#FBF5EF>
70835 <B>0</B>
70836 </TD>
70837 <TD width=35% BGCOLOR=#FBF5EF>
70838 <B>Disable the page match feature.</B>
70839 </TD>
70840 </TR>
70841 <TR valign="top">
70842 <TD width=15% BGCOLOR=#FBF5EF>
70843 <B>reg_arb_dis_rmw_portn</B>
70844 </TD>
70845 <TD width=15% BGCOLOR=#FBF5EF>
70846 <B>19:19</B>
70847 </TD>
70848 <TD width=10% BGCOLOR=#FBF5EF>
70849 <B>80000</B>
70850 </TD>
70851 <TD width=10% BGCOLOR=#FBF5EF>
70852 <B>1</B>
70853 </TD>
70854 <TD width=15% BGCOLOR=#FBF5EF>
70855 <B>80000</B>
70856 </TD>
70857 <TD width=35% BGCOLOR=#FBF5EF>
70858 <B>FEATURE NOT SUPPORTED. Only 16-bit data aligned transfers allowed when ECC is used. All commands issued as Writes. No RMW support. Disable RMW command generated for this Port 1 - Disable RMW feature 0 - Enable RMW feature When Enabled and ECC mode is set all Write command generated by this port will be RMW.</B>
70859 </TD>
70860 </TR>
70861 <TR valign="top">
70862 <TD width=15% BGCOLOR=#C0C0C0>
70863 <B>axi_priority_wr_port0@0XF8006208</B>
70864 </TD>
70865 <TD width=15% BGCOLOR=#C0C0C0>
70866 <B>31:0</B>
70867 </TD>
70868 <TD width=10% BGCOLOR=#C0C0C0>
70869 <B>f03ff</B>
70870 </TD>
70871 <TD width=10% BGCOLOR=#C0C0C0>
70872 <B></B>
70873 </TD>
70874 <TD width=15% BGCOLOR=#C0C0C0>
70875 <B>803ff</B>
70876 </TD>
70877 <TD width=35% BGCOLOR=#C0C0C0>
70878 <B>AXI Priority control for write port 0.</B>
70879 </TD>
70880 </TR>
70881 </TABLE>
70882 <P>
70883 <H2><a name="axi_priority_wr_port1">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port1</a></H2>
70884 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
70885 <TR valign="top">
70886 <TD width=15% BGCOLOR=#FFFF00>
70887 <B>Register Name</B>
70888 </TD>
70889 <TD width=15% BGCOLOR=#FFFF00>
70890 <B>Address</B>
70891 </TD>
70892 <TD width=10% BGCOLOR=#FFFF00>
70893 <B>Width</B>
70894 </TD>
70895 <TD width=10% BGCOLOR=#FFFF00>
70896 <B>Type</B>
70897 </TD>
70898 <TD width=15% BGCOLOR=#FFFF00>
70899 <B>Reset Value</B>
70900 </TD>
70901 <TD width=35% BGCOLOR=#FFFF00>
70902 <B>Description</B>
70903 </TD>
70904 </TR>
70905 <TR valign="top">
70906 <TD width=15% BGCOLOR=#FBF5EF>
70907 <B>axi_priority_wr_port1</B>
70908 </TD>
70909 <TD width=15% BGCOLOR=#FBF5EF>
70910 <B>0XF800620C</B>
70911 </TD>
70912 <TD width=10% BGCOLOR=#FBF5EF>
70913 <B>32</B>
70914 </TD>
70915 <TD width=10% BGCOLOR=#FBF5EF>
70916 <B>rw</B>
70917 </TD>
70918 <TD width=15% BGCOLOR=#FBF5EF>
70919 <B>0x00000000</B>
70920 </TD>
70921 <TD width=35% BGCOLOR=#FBF5EF>
70922 <B>--</B>
70923 </TD>
70924 </TR>
70925 </TABLE>
70926 <P>
70927 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
70928 <TR valign="top">
70929 <TD width=15% BGCOLOR=#C0FFC0>
70930 <B>Field Name</B>
70931 </TD>
70932 <TD width=15% BGCOLOR=#C0FFC0>
70933 <B>Bits</B>
70934 </TD>
70935 <TD width=10% BGCOLOR=#C0FFC0>
70936 <B>Mask</B>
70937 </TD>
70938 <TD width=10% BGCOLOR=#C0FFC0>
70939 <B>Value</B>
70940 </TD>
70941 <TD width=15% BGCOLOR=#C0FFC0>
70942 <B>Shifted Value</B>
70943 </TD>
70944 <TD width=35% BGCOLOR=#C0FFC0>
70945 <B>Description</B>
70946 </TD>
70947 </TR>
70948 <TR valign="top">
70949 <TD width=15% BGCOLOR=#FBF5EF>
70950 <B>reg_arb_pri_wr_portn</B>
70951 </TD>
70952 <TD width=15% BGCOLOR=#FBF5EF>
70953 <B>9:0</B>
70954 </TD>
70955 <TD width=10% BGCOLOR=#FBF5EF>
70956 <B>3ff</B>
70957 </TD>
70958 <TD width=10% BGCOLOR=#FBF5EF>
70959 <B>3ff</B>
70960 </TD>
70961 <TD width=15% BGCOLOR=#FBF5EF>
70962 <B>3ff</B>
70963 </TD>
70964 <TD width=35% BGCOLOR=#FBF5EF>
70965 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
70966 </TD>
70967 </TR>
70968 <TR valign="top">
70969 <TD width=15% BGCOLOR=#FBF5EF>
70970 <B>reg_arb_disable_aging_wr_portn</B>
70971 </TD>
70972 <TD width=15% BGCOLOR=#FBF5EF>
70973 <B>16:16</B>
70974 </TD>
70975 <TD width=10% BGCOLOR=#FBF5EF>
70976 <B>10000</B>
70977 </TD>
70978 <TD width=10% BGCOLOR=#FBF5EF>
70979 <B>0</B>
70980 </TD>
70981 <TD width=15% BGCOLOR=#FBF5EF>
70982 <B>0</B>
70983 </TD>
70984 <TD width=35% BGCOLOR=#FBF5EF>
70985 <B>Disable aging for this Write Port.</B>
70986 </TD>
70987 </TR>
70988 <TR valign="top">
70989 <TD width=15% BGCOLOR=#FBF5EF>
70990 <B>reg_arb_disable_urgent_wr_portn</B>
70991 </TD>
70992 <TD width=15% BGCOLOR=#FBF5EF>
70993 <B>17:17</B>
70994 </TD>
70995 <TD width=10% BGCOLOR=#FBF5EF>
70996 <B>20000</B>
70997 </TD>
70998 <TD width=10% BGCOLOR=#FBF5EF>
70999 <B>0</B>
71000 </TD>
71001 <TD width=15% BGCOLOR=#FBF5EF>
71002 <B>0</B>
71003 </TD>
71004 <TD width=35% BGCOLOR=#FBF5EF>
71005 <B>Disable urgent for this Write Port.</B>
71006 </TD>
71007 </TR>
71008 <TR valign="top">
71009 <TD width=15% BGCOLOR=#FBF5EF>
71010 <B>reg_arb_dis_page_match_wr_portn</B>
71011 </TD>
71012 <TD width=15% BGCOLOR=#FBF5EF>
71013 <B>18:18</B>
71014 </TD>
71015 <TD width=10% BGCOLOR=#FBF5EF>
71016 <B>40000</B>
71017 </TD>
71018 <TD width=10% BGCOLOR=#FBF5EF>
71019 <B>0</B>
71020 </TD>
71021 <TD width=15% BGCOLOR=#FBF5EF>
71022 <B>0</B>
71023 </TD>
71024 <TD width=35% BGCOLOR=#FBF5EF>
71025 <B>Disable the page match feature.</B>
71026 </TD>
71027 </TR>
71028 <TR valign="top">
71029 <TD width=15% BGCOLOR=#FBF5EF>
71030 <B>reg_arb_dis_rmw_portn</B>
71031 </TD>
71032 <TD width=15% BGCOLOR=#FBF5EF>
71033 <B>19:19</B>
71034 </TD>
71035 <TD width=10% BGCOLOR=#FBF5EF>
71036 <B>80000</B>
71037 </TD>
71038 <TD width=10% BGCOLOR=#FBF5EF>
71039 <B>1</B>
71040 </TD>
71041 <TD width=15% BGCOLOR=#FBF5EF>
71042 <B>80000</B>
71043 </TD>
71044 <TD width=35% BGCOLOR=#FBF5EF>
71045 <B>FEATURE NOT SUPPORTED. Only 16-bit data aligned transfers allowed when ECC is used. All commands issued as Writes. No RMW support. Disable RMW command generated for this Port 1 - Disable RMW feature 0 - Enable RMW feature When Enabled and ECC mode is set all Write command generated by this port will be RMW.</B>
71046 </TD>
71047 </TR>
71048 <TR valign="top">
71049 <TD width=15% BGCOLOR=#C0C0C0>
71050 <B>axi_priority_wr_port1@0XF800620C</B>
71051 </TD>
71052 <TD width=15% BGCOLOR=#C0C0C0>
71053 <B>31:0</B>
71054 </TD>
71055 <TD width=10% BGCOLOR=#C0C0C0>
71056 <B>f03ff</B>
71057 </TD>
71058 <TD width=10% BGCOLOR=#C0C0C0>
71059 <B></B>
71060 </TD>
71061 <TD width=15% BGCOLOR=#C0C0C0>
71062 <B>803ff</B>
71063 </TD>
71064 <TD width=35% BGCOLOR=#C0C0C0>
71065 <B>AXI Priority control for write port 1.</B>
71066 </TD>
71067 </TR>
71068 </TABLE>
71069 <P>
71070 <H2><a name="axi_priority_wr_port2">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port2</a></H2>
71071 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
71072 <TR valign="top">
71073 <TD width=15% BGCOLOR=#FFFF00>
71074 <B>Register Name</B>
71075 </TD>
71076 <TD width=15% BGCOLOR=#FFFF00>
71077 <B>Address</B>
71078 </TD>
71079 <TD width=10% BGCOLOR=#FFFF00>
71080 <B>Width</B>
71081 </TD>
71082 <TD width=10% BGCOLOR=#FFFF00>
71083 <B>Type</B>
71084 </TD>
71085 <TD width=15% BGCOLOR=#FFFF00>
71086 <B>Reset Value</B>
71087 </TD>
71088 <TD width=35% BGCOLOR=#FFFF00>
71089 <B>Description</B>
71090 </TD>
71091 </TR>
71092 <TR valign="top">
71093 <TD width=15% BGCOLOR=#FBF5EF>
71094 <B>axi_priority_wr_port2</B>
71095 </TD>
71096 <TD width=15% BGCOLOR=#FBF5EF>
71097 <B>0XF8006210</B>
71098 </TD>
71099 <TD width=10% BGCOLOR=#FBF5EF>
71100 <B>32</B>
71101 </TD>
71102 <TD width=10% BGCOLOR=#FBF5EF>
71103 <B>rw</B>
71104 </TD>
71105 <TD width=15% BGCOLOR=#FBF5EF>
71106 <B>0x00000000</B>
71107 </TD>
71108 <TD width=35% BGCOLOR=#FBF5EF>
71109 <B>--</B>
71110 </TD>
71111 </TR>
71112 </TABLE>
71113 <P>
71114 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
71115 <TR valign="top">
71116 <TD width=15% BGCOLOR=#C0FFC0>
71117 <B>Field Name</B>
71118 </TD>
71119 <TD width=15% BGCOLOR=#C0FFC0>
71120 <B>Bits</B>
71121 </TD>
71122 <TD width=10% BGCOLOR=#C0FFC0>
71123 <B>Mask</B>
71124 </TD>
71125 <TD width=10% BGCOLOR=#C0FFC0>
71126 <B>Value</B>
71127 </TD>
71128 <TD width=15% BGCOLOR=#C0FFC0>
71129 <B>Shifted Value</B>
71130 </TD>
71131 <TD width=35% BGCOLOR=#C0FFC0>
71132 <B>Description</B>
71133 </TD>
71134 </TR>
71135 <TR valign="top">
71136 <TD width=15% BGCOLOR=#FBF5EF>
71137 <B>reg_arb_pri_wr_portn</B>
71138 </TD>
71139 <TD width=15% BGCOLOR=#FBF5EF>
71140 <B>9:0</B>
71141 </TD>
71142 <TD width=10% BGCOLOR=#FBF5EF>
71143 <B>3ff</B>
71144 </TD>
71145 <TD width=10% BGCOLOR=#FBF5EF>
71146 <B>3ff</B>
71147 </TD>
71148 <TD width=15% BGCOLOR=#FBF5EF>
71149 <B>3ff</B>
71150 </TD>
71151 <TD width=35% BGCOLOR=#FBF5EF>
71152 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
71153 </TD>
71154 </TR>
71155 <TR valign="top">
71156 <TD width=15% BGCOLOR=#FBF5EF>
71157 <B>reg_arb_disable_aging_wr_portn</B>
71158 </TD>
71159 <TD width=15% BGCOLOR=#FBF5EF>
71160 <B>16:16</B>
71161 </TD>
71162 <TD width=10% BGCOLOR=#FBF5EF>
71163 <B>10000</B>
71164 </TD>
71165 <TD width=10% BGCOLOR=#FBF5EF>
71166 <B>0</B>
71167 </TD>
71168 <TD width=15% BGCOLOR=#FBF5EF>
71169 <B>0</B>
71170 </TD>
71171 <TD width=35% BGCOLOR=#FBF5EF>
71172 <B>Disable aging for this Write Port.</B>
71173 </TD>
71174 </TR>
71175 <TR valign="top">
71176 <TD width=15% BGCOLOR=#FBF5EF>
71177 <B>reg_arb_disable_urgent_wr_portn</B>
71178 </TD>
71179 <TD width=15% BGCOLOR=#FBF5EF>
71180 <B>17:17</B>
71181 </TD>
71182 <TD width=10% BGCOLOR=#FBF5EF>
71183 <B>20000</B>
71184 </TD>
71185 <TD width=10% BGCOLOR=#FBF5EF>
71186 <B>0</B>
71187 </TD>
71188 <TD width=15% BGCOLOR=#FBF5EF>
71189 <B>0</B>
71190 </TD>
71191 <TD width=35% BGCOLOR=#FBF5EF>
71192 <B>Disable urgent for this Write Port.</B>
71193 </TD>
71194 </TR>
71195 <TR valign="top">
71196 <TD width=15% BGCOLOR=#FBF5EF>
71197 <B>reg_arb_dis_page_match_wr_portn</B>
71198 </TD>
71199 <TD width=15% BGCOLOR=#FBF5EF>
71200 <B>18:18</B>
71201 </TD>
71202 <TD width=10% BGCOLOR=#FBF5EF>
71203 <B>40000</B>
71204 </TD>
71205 <TD width=10% BGCOLOR=#FBF5EF>
71206 <B>0</B>
71207 </TD>
71208 <TD width=15% BGCOLOR=#FBF5EF>
71209 <B>0</B>
71210 </TD>
71211 <TD width=35% BGCOLOR=#FBF5EF>
71212 <B>Disable the page match feature.</B>
71213 </TD>
71214 </TR>
71215 <TR valign="top">
71216 <TD width=15% BGCOLOR=#FBF5EF>
71217 <B>reg_arb_dis_rmw_portn</B>
71218 </TD>
71219 <TD width=15% BGCOLOR=#FBF5EF>
71220 <B>19:19</B>
71221 </TD>
71222 <TD width=10% BGCOLOR=#FBF5EF>
71223 <B>80000</B>
71224 </TD>
71225 <TD width=10% BGCOLOR=#FBF5EF>
71226 <B>1</B>
71227 </TD>
71228 <TD width=15% BGCOLOR=#FBF5EF>
71229 <B>80000</B>
71230 </TD>
71231 <TD width=35% BGCOLOR=#FBF5EF>
71232 <B>FEATURE NOT SUPPORTED. Only 16-bit data aligned transfers allowed when ECC is used. All commands issued as Writes. No RMW support. Disable RMW command generated for this Port 1 - Disable RMW feature 0 - Enable RMW feature When Enabled and ECC mode is set all Write command generated by this port will be RMW.</B>
71233 </TD>
71234 </TR>
71235 <TR valign="top">
71236 <TD width=15% BGCOLOR=#C0C0C0>
71237 <B>axi_priority_wr_port2@0XF8006210</B>
71238 </TD>
71239 <TD width=15% BGCOLOR=#C0C0C0>
71240 <B>31:0</B>
71241 </TD>
71242 <TD width=10% BGCOLOR=#C0C0C0>
71243 <B>f03ff</B>
71244 </TD>
71245 <TD width=10% BGCOLOR=#C0C0C0>
71246 <B></B>
71247 </TD>
71248 <TD width=15% BGCOLOR=#C0C0C0>
71249 <B>803ff</B>
71250 </TD>
71251 <TD width=35% BGCOLOR=#C0C0C0>
71252 <B>AXI Priority control for write port 2.</B>
71253 </TD>
71254 </TR>
71255 </TABLE>
71256 <P>
71257 <H2><a name="axi_priority_wr_port3">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port3</a></H2>
71258 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
71259 <TR valign="top">
71260 <TD width=15% BGCOLOR=#FFFF00>
71261 <B>Register Name</B>
71262 </TD>
71263 <TD width=15% BGCOLOR=#FFFF00>
71264 <B>Address</B>
71265 </TD>
71266 <TD width=10% BGCOLOR=#FFFF00>
71267 <B>Width</B>
71268 </TD>
71269 <TD width=10% BGCOLOR=#FFFF00>
71270 <B>Type</B>
71271 </TD>
71272 <TD width=15% BGCOLOR=#FFFF00>
71273 <B>Reset Value</B>
71274 </TD>
71275 <TD width=35% BGCOLOR=#FFFF00>
71276 <B>Description</B>
71277 </TD>
71278 </TR>
71279 <TR valign="top">
71280 <TD width=15% BGCOLOR=#FBF5EF>
71281 <B>axi_priority_wr_port3</B>
71282 </TD>
71283 <TD width=15% BGCOLOR=#FBF5EF>
71284 <B>0XF8006214</B>
71285 </TD>
71286 <TD width=10% BGCOLOR=#FBF5EF>
71287 <B>32</B>
71288 </TD>
71289 <TD width=10% BGCOLOR=#FBF5EF>
71290 <B>rw</B>
71291 </TD>
71292 <TD width=15% BGCOLOR=#FBF5EF>
71293 <B>0x00000000</B>
71294 </TD>
71295 <TD width=35% BGCOLOR=#FBF5EF>
71296 <B>--</B>
71297 </TD>
71298 </TR>
71299 </TABLE>
71300 <P>
71301 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
71302 <TR valign="top">
71303 <TD width=15% BGCOLOR=#C0FFC0>
71304 <B>Field Name</B>
71305 </TD>
71306 <TD width=15% BGCOLOR=#C0FFC0>
71307 <B>Bits</B>
71308 </TD>
71309 <TD width=10% BGCOLOR=#C0FFC0>
71310 <B>Mask</B>
71311 </TD>
71312 <TD width=10% BGCOLOR=#C0FFC0>
71313 <B>Value</B>
71314 </TD>
71315 <TD width=15% BGCOLOR=#C0FFC0>
71316 <B>Shifted Value</B>
71317 </TD>
71318 <TD width=35% BGCOLOR=#C0FFC0>
71319 <B>Description</B>
71320 </TD>
71321 </TR>
71322 <TR valign="top">
71323 <TD width=15% BGCOLOR=#FBF5EF>
71324 <B>reg_arb_pri_wr_portn</B>
71325 </TD>
71326 <TD width=15% BGCOLOR=#FBF5EF>
71327 <B>9:0</B>
71328 </TD>
71329 <TD width=10% BGCOLOR=#FBF5EF>
71330 <B>3ff</B>
71331 </TD>
71332 <TD width=10% BGCOLOR=#FBF5EF>
71333 <B>3ff</B>
71334 </TD>
71335 <TD width=15% BGCOLOR=#FBF5EF>
71336 <B>3ff</B>
71337 </TD>
71338 <TD width=35% BGCOLOR=#FBF5EF>
71339 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
71340 </TD>
71341 </TR>
71342 <TR valign="top">
71343 <TD width=15% BGCOLOR=#FBF5EF>
71344 <B>reg_arb_disable_aging_wr_portn</B>
71345 </TD>
71346 <TD width=15% BGCOLOR=#FBF5EF>
71347 <B>16:16</B>
71348 </TD>
71349 <TD width=10% BGCOLOR=#FBF5EF>
71350 <B>10000</B>
71351 </TD>
71352 <TD width=10% BGCOLOR=#FBF5EF>
71353 <B>0</B>
71354 </TD>
71355 <TD width=15% BGCOLOR=#FBF5EF>
71356 <B>0</B>
71357 </TD>
71358 <TD width=35% BGCOLOR=#FBF5EF>
71359 <B>Disable aging for this Write Port.</B>
71360 </TD>
71361 </TR>
71362 <TR valign="top">
71363 <TD width=15% BGCOLOR=#FBF5EF>
71364 <B>reg_arb_disable_urgent_wr_portn</B>
71365 </TD>
71366 <TD width=15% BGCOLOR=#FBF5EF>
71367 <B>17:17</B>
71368 </TD>
71369 <TD width=10% BGCOLOR=#FBF5EF>
71370 <B>20000</B>
71371 </TD>
71372 <TD width=10% BGCOLOR=#FBF5EF>
71373 <B>0</B>
71374 </TD>
71375 <TD width=15% BGCOLOR=#FBF5EF>
71376 <B>0</B>
71377 </TD>
71378 <TD width=35% BGCOLOR=#FBF5EF>
71379 <B>Disable urgent for this Write Port.</B>
71380 </TD>
71381 </TR>
71382 <TR valign="top">
71383 <TD width=15% BGCOLOR=#FBF5EF>
71384 <B>reg_arb_dis_page_match_wr_portn</B>
71385 </TD>
71386 <TD width=15% BGCOLOR=#FBF5EF>
71387 <B>18:18</B>
71388 </TD>
71389 <TD width=10% BGCOLOR=#FBF5EF>
71390 <B>40000</B>
71391 </TD>
71392 <TD width=10% BGCOLOR=#FBF5EF>
71393 <B>0</B>
71394 </TD>
71395 <TD width=15% BGCOLOR=#FBF5EF>
71396 <B>0</B>
71397 </TD>
71398 <TD width=35% BGCOLOR=#FBF5EF>
71399 <B>Disable the page match feature.</B>
71400 </TD>
71401 </TR>
71402 <TR valign="top">
71403 <TD width=15% BGCOLOR=#FBF5EF>
71404 <B>reg_arb_dis_rmw_portn</B>
71405 </TD>
71406 <TD width=15% BGCOLOR=#FBF5EF>
71407 <B>19:19</B>
71408 </TD>
71409 <TD width=10% BGCOLOR=#FBF5EF>
71410 <B>80000</B>
71411 </TD>
71412 <TD width=10% BGCOLOR=#FBF5EF>
71413 <B>1</B>
71414 </TD>
71415 <TD width=15% BGCOLOR=#FBF5EF>
71416 <B>80000</B>
71417 </TD>
71418 <TD width=35% BGCOLOR=#FBF5EF>
71419 <B>FEATURE NOT SUPPORTED. Only 16-bit data aligned transfers allowed when ECC is used. All commands issued as Writes. No RMW support. Disable RMW command generated for this Port 1 - Disable RMW feature 0 - Enable RMW feature When Enabled and ECC mode is set all Write command generated by this port will be RMW.</B>
71420 </TD>
71421 </TR>
71422 <TR valign="top">
71423 <TD width=15% BGCOLOR=#C0C0C0>
71424 <B>axi_priority_wr_port3@0XF8006214</B>
71425 </TD>
71426 <TD width=15% BGCOLOR=#C0C0C0>
71427 <B>31:0</B>
71428 </TD>
71429 <TD width=10% BGCOLOR=#C0C0C0>
71430 <B>f03ff</B>
71431 </TD>
71432 <TD width=10% BGCOLOR=#C0C0C0>
71433 <B></B>
71434 </TD>
71435 <TD width=15% BGCOLOR=#C0C0C0>
71436 <B>803ff</B>
71437 </TD>
71438 <TD width=35% BGCOLOR=#C0C0C0>
71439 <B>AXI Priority control for write port 3.</B>
71440 </TD>
71441 </TR>
71442 </TABLE>
71443 <P>
71444 <H2><a name="axi_priority_rd_port0">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port0</a></H2>
71445 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
71446 <TR valign="top">
71447 <TD width=15% BGCOLOR=#FFFF00>
71448 <B>Register Name</B>
71449 </TD>
71450 <TD width=15% BGCOLOR=#FFFF00>
71451 <B>Address</B>
71452 </TD>
71453 <TD width=10% BGCOLOR=#FFFF00>
71454 <B>Width</B>
71455 </TD>
71456 <TD width=10% BGCOLOR=#FFFF00>
71457 <B>Type</B>
71458 </TD>
71459 <TD width=15% BGCOLOR=#FFFF00>
71460 <B>Reset Value</B>
71461 </TD>
71462 <TD width=35% BGCOLOR=#FFFF00>
71463 <B>Description</B>
71464 </TD>
71465 </TR>
71466 <TR valign="top">
71467 <TD width=15% BGCOLOR=#FBF5EF>
71468 <B>axi_priority_rd_port0</B>
71469 </TD>
71470 <TD width=15% BGCOLOR=#FBF5EF>
71471 <B>0XF8006218</B>
71472 </TD>
71473 <TD width=10% BGCOLOR=#FBF5EF>
71474 <B>32</B>
71475 </TD>
71476 <TD width=10% BGCOLOR=#FBF5EF>
71477 <B>rw</B>
71478 </TD>
71479 <TD width=15% BGCOLOR=#FBF5EF>
71480 <B>0x00000000</B>
71481 </TD>
71482 <TD width=35% BGCOLOR=#FBF5EF>
71483 <B>--</B>
71484 </TD>
71485 </TR>
71486 </TABLE>
71487 <P>
71488 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
71489 <TR valign="top">
71490 <TD width=15% BGCOLOR=#C0FFC0>
71491 <B>Field Name</B>
71492 </TD>
71493 <TD width=15% BGCOLOR=#C0FFC0>
71494 <B>Bits</B>
71495 </TD>
71496 <TD width=10% BGCOLOR=#C0FFC0>
71497 <B>Mask</B>
71498 </TD>
71499 <TD width=10% BGCOLOR=#C0FFC0>
71500 <B>Value</B>
71501 </TD>
71502 <TD width=15% BGCOLOR=#C0FFC0>
71503 <B>Shifted Value</B>
71504 </TD>
71505 <TD width=35% BGCOLOR=#C0FFC0>
71506 <B>Description</B>
71507 </TD>
71508 </TR>
71509 <TR valign="top">
71510 <TD width=15% BGCOLOR=#FBF5EF>
71511 <B>reg_arb_pri_rd_portn</B>
71512 </TD>
71513 <TD width=15% BGCOLOR=#FBF5EF>
71514 <B>9:0</B>
71515 </TD>
71516 <TD width=10% BGCOLOR=#FBF5EF>
71517 <B>3ff</B>
71518 </TD>
71519 <TD width=10% BGCOLOR=#FBF5EF>
71520 <B>3ff</B>
71521 </TD>
71522 <TD width=15% BGCOLOR=#FBF5EF>
71523 <B>3ff</B>
71524 </TD>
71525 <TD width=35% BGCOLOR=#FBF5EF>
71526 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
71527 </TD>
71528 </TR>
71529 <TR valign="top">
71530 <TD width=15% BGCOLOR=#FBF5EF>
71531 <B>reg_arb_disable_aging_rd_portn</B>
71532 </TD>
71533 <TD width=15% BGCOLOR=#FBF5EF>
71534 <B>16:16</B>
71535 </TD>
71536 <TD width=10% BGCOLOR=#FBF5EF>
71537 <B>10000</B>
71538 </TD>
71539 <TD width=10% BGCOLOR=#FBF5EF>
71540 <B>0</B>
71541 </TD>
71542 <TD width=15% BGCOLOR=#FBF5EF>
71543 <B>0</B>
71544 </TD>
71545 <TD width=35% BGCOLOR=#FBF5EF>
71546 <B>Disable aging for this Read Port.</B>
71547 </TD>
71548 </TR>
71549 <TR valign="top">
71550 <TD width=15% BGCOLOR=#FBF5EF>
71551 <B>reg_arb_disable_urgent_rd_portn</B>
71552 </TD>
71553 <TD width=15% BGCOLOR=#FBF5EF>
71554 <B>17:17</B>
71555 </TD>
71556 <TD width=10% BGCOLOR=#FBF5EF>
71557 <B>20000</B>
71558 </TD>
71559 <TD width=10% BGCOLOR=#FBF5EF>
71560 <B>0</B>
71561 </TD>
71562 <TD width=15% BGCOLOR=#FBF5EF>
71563 <B>0</B>
71564 </TD>
71565 <TD width=35% BGCOLOR=#FBF5EF>
71566 <B>Disable urgent for this Read Port.</B>
71567 </TD>
71568 </TR>
71569 <TR valign="top">
71570 <TD width=15% BGCOLOR=#FBF5EF>
71571 <B>reg_arb_dis_page_match_rd_portn</B>
71572 </TD>
71573 <TD width=15% BGCOLOR=#FBF5EF>
71574 <B>18:18</B>
71575 </TD>
71576 <TD width=10% BGCOLOR=#FBF5EF>
71577 <B>40000</B>
71578 </TD>
71579 <TD width=10% BGCOLOR=#FBF5EF>
71580 <B>0</B>
71581 </TD>
71582 <TD width=15% BGCOLOR=#FBF5EF>
71583 <B>0</B>
71584 </TD>
71585 <TD width=35% BGCOLOR=#FBF5EF>
71586 <B>Disable the page match feature.</B>
71587 </TD>
71588 </TR>
71589 <TR valign="top">
71590 <TD width=15% BGCOLOR=#FBF5EF>
71591 <B>reg_arb_set_hpr_rd_portn</B>
71592 </TD>
71593 <TD width=15% BGCOLOR=#FBF5EF>
71594 <B>19:19</B>
71595 </TD>
71596 <TD width=10% BGCOLOR=#FBF5EF>
71597 <B>80000</B>
71598 </TD>
71599 <TD width=10% BGCOLOR=#FBF5EF>
71600 <B>0</B>
71601 </TD>
71602 <TD width=15% BGCOLOR=#FBF5EF>
71603 <B>0</B>
71604 </TD>
71605 <TD width=35% BGCOLOR=#FBF5EF>
71606 <B>Enable reads to be generated as HPR for this Read Port.</B>
71607 </TD>
71608 </TR>
71609 <TR valign="top">
71610 <TD width=15% BGCOLOR=#C0C0C0>
71611 <B>axi_priority_rd_port0@0XF8006218</B>
71612 </TD>
71613 <TD width=15% BGCOLOR=#C0C0C0>
71614 <B>31:0</B>
71615 </TD>
71616 <TD width=10% BGCOLOR=#C0C0C0>
71617 <B>f03ff</B>
71618 </TD>
71619 <TD width=10% BGCOLOR=#C0C0C0>
71620 <B></B>
71621 </TD>
71622 <TD width=15% BGCOLOR=#C0C0C0>
71623 <B>3ff</B>
71624 </TD>
71625 <TD width=35% BGCOLOR=#C0C0C0>
71626 <B>AXI Priority control for read port 0.</B>
71627 </TD>
71628 </TR>
71629 </TABLE>
71630 <P>
71631 <H2><a name="axi_priority_rd_port1">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port1</a></H2>
71632 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
71633 <TR valign="top">
71634 <TD width=15% BGCOLOR=#FFFF00>
71635 <B>Register Name</B>
71636 </TD>
71637 <TD width=15% BGCOLOR=#FFFF00>
71638 <B>Address</B>
71639 </TD>
71640 <TD width=10% BGCOLOR=#FFFF00>
71641 <B>Width</B>
71642 </TD>
71643 <TD width=10% BGCOLOR=#FFFF00>
71644 <B>Type</B>
71645 </TD>
71646 <TD width=15% BGCOLOR=#FFFF00>
71647 <B>Reset Value</B>
71648 </TD>
71649 <TD width=35% BGCOLOR=#FFFF00>
71650 <B>Description</B>
71651 </TD>
71652 </TR>
71653 <TR valign="top">
71654 <TD width=15% BGCOLOR=#FBF5EF>
71655 <B>axi_priority_rd_port1</B>
71656 </TD>
71657 <TD width=15% BGCOLOR=#FBF5EF>
71658 <B>0XF800621C</B>
71659 </TD>
71660 <TD width=10% BGCOLOR=#FBF5EF>
71661 <B>32</B>
71662 </TD>
71663 <TD width=10% BGCOLOR=#FBF5EF>
71664 <B>rw</B>
71665 </TD>
71666 <TD width=15% BGCOLOR=#FBF5EF>
71667 <B>0x00000000</B>
71668 </TD>
71669 <TD width=35% BGCOLOR=#FBF5EF>
71670 <B>--</B>
71671 </TD>
71672 </TR>
71673 </TABLE>
71674 <P>
71675 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
71676 <TR valign="top">
71677 <TD width=15% BGCOLOR=#C0FFC0>
71678 <B>Field Name</B>
71679 </TD>
71680 <TD width=15% BGCOLOR=#C0FFC0>
71681 <B>Bits</B>
71682 </TD>
71683 <TD width=10% BGCOLOR=#C0FFC0>
71684 <B>Mask</B>
71685 </TD>
71686 <TD width=10% BGCOLOR=#C0FFC0>
71687 <B>Value</B>
71688 </TD>
71689 <TD width=15% BGCOLOR=#C0FFC0>
71690 <B>Shifted Value</B>
71691 </TD>
71692 <TD width=35% BGCOLOR=#C0FFC0>
71693 <B>Description</B>
71694 </TD>
71695 </TR>
71696 <TR valign="top">
71697 <TD width=15% BGCOLOR=#FBF5EF>
71698 <B>reg_arb_pri_rd_portn</B>
71699 </TD>
71700 <TD width=15% BGCOLOR=#FBF5EF>
71701 <B>9:0</B>
71702 </TD>
71703 <TD width=10% BGCOLOR=#FBF5EF>
71704 <B>3ff</B>
71705 </TD>
71706 <TD width=10% BGCOLOR=#FBF5EF>
71707 <B>3ff</B>
71708 </TD>
71709 <TD width=15% BGCOLOR=#FBF5EF>
71710 <B>3ff</B>
71711 </TD>
71712 <TD width=35% BGCOLOR=#FBF5EF>
71713 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
71714 </TD>
71715 </TR>
71716 <TR valign="top">
71717 <TD width=15% BGCOLOR=#FBF5EF>
71718 <B>reg_arb_disable_aging_rd_portn</B>
71719 </TD>
71720 <TD width=15% BGCOLOR=#FBF5EF>
71721 <B>16:16</B>
71722 </TD>
71723 <TD width=10% BGCOLOR=#FBF5EF>
71724 <B>10000</B>
71725 </TD>
71726 <TD width=10% BGCOLOR=#FBF5EF>
71727 <B>0</B>
71728 </TD>
71729 <TD width=15% BGCOLOR=#FBF5EF>
71730 <B>0</B>
71731 </TD>
71732 <TD width=35% BGCOLOR=#FBF5EF>
71733 <B>Disable aging for this Read Port.</B>
71734 </TD>
71735 </TR>
71736 <TR valign="top">
71737 <TD width=15% BGCOLOR=#FBF5EF>
71738 <B>reg_arb_disable_urgent_rd_portn</B>
71739 </TD>
71740 <TD width=15% BGCOLOR=#FBF5EF>
71741 <B>17:17</B>
71742 </TD>
71743 <TD width=10% BGCOLOR=#FBF5EF>
71744 <B>20000</B>
71745 </TD>
71746 <TD width=10% BGCOLOR=#FBF5EF>
71747 <B>0</B>
71748 </TD>
71749 <TD width=15% BGCOLOR=#FBF5EF>
71750 <B>0</B>
71751 </TD>
71752 <TD width=35% BGCOLOR=#FBF5EF>
71753 <B>Disable urgent for this Read Port.</B>
71754 </TD>
71755 </TR>
71756 <TR valign="top">
71757 <TD width=15% BGCOLOR=#FBF5EF>
71758 <B>reg_arb_dis_page_match_rd_portn</B>
71759 </TD>
71760 <TD width=15% BGCOLOR=#FBF5EF>
71761 <B>18:18</B>
71762 </TD>
71763 <TD width=10% BGCOLOR=#FBF5EF>
71764 <B>40000</B>
71765 </TD>
71766 <TD width=10% BGCOLOR=#FBF5EF>
71767 <B>0</B>
71768 </TD>
71769 <TD width=15% BGCOLOR=#FBF5EF>
71770 <B>0</B>
71771 </TD>
71772 <TD width=35% BGCOLOR=#FBF5EF>
71773 <B>Disable the page match feature.</B>
71774 </TD>
71775 </TR>
71776 <TR valign="top">
71777 <TD width=15% BGCOLOR=#FBF5EF>
71778 <B>reg_arb_set_hpr_rd_portn</B>
71779 </TD>
71780 <TD width=15% BGCOLOR=#FBF5EF>
71781 <B>19:19</B>
71782 </TD>
71783 <TD width=10% BGCOLOR=#FBF5EF>
71784 <B>80000</B>
71785 </TD>
71786 <TD width=10% BGCOLOR=#FBF5EF>
71787 <B>0</B>
71788 </TD>
71789 <TD width=15% BGCOLOR=#FBF5EF>
71790 <B>0</B>
71791 </TD>
71792 <TD width=35% BGCOLOR=#FBF5EF>
71793 <B>Enable reads to be generated as HPR for this Read Port.</B>
71794 </TD>
71795 </TR>
71796 <TR valign="top">
71797 <TD width=15% BGCOLOR=#C0C0C0>
71798 <B>axi_priority_rd_port1@0XF800621C</B>
71799 </TD>
71800 <TD width=15% BGCOLOR=#C0C0C0>
71801 <B>31:0</B>
71802 </TD>
71803 <TD width=10% BGCOLOR=#C0C0C0>
71804 <B>f03ff</B>
71805 </TD>
71806 <TD width=10% BGCOLOR=#C0C0C0>
71807 <B></B>
71808 </TD>
71809 <TD width=15% BGCOLOR=#C0C0C0>
71810 <B>3ff</B>
71811 </TD>
71812 <TD width=35% BGCOLOR=#C0C0C0>
71813 <B>AXI Priority control for read port 1.</B>
71814 </TD>
71815 </TR>
71816 </TABLE>
71817 <P>
71818 <H2><a name="axi_priority_rd_port2">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port2</a></H2>
71819 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
71820 <TR valign="top">
71821 <TD width=15% BGCOLOR=#FFFF00>
71822 <B>Register Name</B>
71823 </TD>
71824 <TD width=15% BGCOLOR=#FFFF00>
71825 <B>Address</B>
71826 </TD>
71827 <TD width=10% BGCOLOR=#FFFF00>
71828 <B>Width</B>
71829 </TD>
71830 <TD width=10% BGCOLOR=#FFFF00>
71831 <B>Type</B>
71832 </TD>
71833 <TD width=15% BGCOLOR=#FFFF00>
71834 <B>Reset Value</B>
71835 </TD>
71836 <TD width=35% BGCOLOR=#FFFF00>
71837 <B>Description</B>
71838 </TD>
71839 </TR>
71840 <TR valign="top">
71841 <TD width=15% BGCOLOR=#FBF5EF>
71842 <B>axi_priority_rd_port2</B>
71843 </TD>
71844 <TD width=15% BGCOLOR=#FBF5EF>
71845 <B>0XF8006220</B>
71846 </TD>
71847 <TD width=10% BGCOLOR=#FBF5EF>
71848 <B>32</B>
71849 </TD>
71850 <TD width=10% BGCOLOR=#FBF5EF>
71851 <B>rw</B>
71852 </TD>
71853 <TD width=15% BGCOLOR=#FBF5EF>
71854 <B>0x00000000</B>
71855 </TD>
71856 <TD width=35% BGCOLOR=#FBF5EF>
71857 <B>--</B>
71858 </TD>
71859 </TR>
71860 </TABLE>
71861 <P>
71862 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
71863 <TR valign="top">
71864 <TD width=15% BGCOLOR=#C0FFC0>
71865 <B>Field Name</B>
71866 </TD>
71867 <TD width=15% BGCOLOR=#C0FFC0>
71868 <B>Bits</B>
71869 </TD>
71870 <TD width=10% BGCOLOR=#C0FFC0>
71871 <B>Mask</B>
71872 </TD>
71873 <TD width=10% BGCOLOR=#C0FFC0>
71874 <B>Value</B>
71875 </TD>
71876 <TD width=15% BGCOLOR=#C0FFC0>
71877 <B>Shifted Value</B>
71878 </TD>
71879 <TD width=35% BGCOLOR=#C0FFC0>
71880 <B>Description</B>
71881 </TD>
71882 </TR>
71883 <TR valign="top">
71884 <TD width=15% BGCOLOR=#FBF5EF>
71885 <B>reg_arb_pri_rd_portn</B>
71886 </TD>
71887 <TD width=15% BGCOLOR=#FBF5EF>
71888 <B>9:0</B>
71889 </TD>
71890 <TD width=10% BGCOLOR=#FBF5EF>
71891 <B>3ff</B>
71892 </TD>
71893 <TD width=10% BGCOLOR=#FBF5EF>
71894 <B>3ff</B>
71895 </TD>
71896 <TD width=15% BGCOLOR=#FBF5EF>
71897 <B>3ff</B>
71898 </TD>
71899 <TD width=35% BGCOLOR=#FBF5EF>
71900 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
71901 </TD>
71902 </TR>
71903 <TR valign="top">
71904 <TD width=15% BGCOLOR=#FBF5EF>
71905 <B>reg_arb_disable_aging_rd_portn</B>
71906 </TD>
71907 <TD width=15% BGCOLOR=#FBF5EF>
71908 <B>16:16</B>
71909 </TD>
71910 <TD width=10% BGCOLOR=#FBF5EF>
71911 <B>10000</B>
71912 </TD>
71913 <TD width=10% BGCOLOR=#FBF5EF>
71914 <B>0</B>
71915 </TD>
71916 <TD width=15% BGCOLOR=#FBF5EF>
71917 <B>0</B>
71918 </TD>
71919 <TD width=35% BGCOLOR=#FBF5EF>
71920 <B>Disable aging for this Read Port.</B>
71921 </TD>
71922 </TR>
71923 <TR valign="top">
71924 <TD width=15% BGCOLOR=#FBF5EF>
71925 <B>reg_arb_disable_urgent_rd_portn</B>
71926 </TD>
71927 <TD width=15% BGCOLOR=#FBF5EF>
71928 <B>17:17</B>
71929 </TD>
71930 <TD width=10% BGCOLOR=#FBF5EF>
71931 <B>20000</B>
71932 </TD>
71933 <TD width=10% BGCOLOR=#FBF5EF>
71934 <B>0</B>
71935 </TD>
71936 <TD width=15% BGCOLOR=#FBF5EF>
71937 <B>0</B>
71938 </TD>
71939 <TD width=35% BGCOLOR=#FBF5EF>
71940 <B>Disable urgent for this Read Port.</B>
71941 </TD>
71942 </TR>
71943 <TR valign="top">
71944 <TD width=15% BGCOLOR=#FBF5EF>
71945 <B>reg_arb_dis_page_match_rd_portn</B>
71946 </TD>
71947 <TD width=15% BGCOLOR=#FBF5EF>
71948 <B>18:18</B>
71949 </TD>
71950 <TD width=10% BGCOLOR=#FBF5EF>
71951 <B>40000</B>
71952 </TD>
71953 <TD width=10% BGCOLOR=#FBF5EF>
71954 <B>0</B>
71955 </TD>
71956 <TD width=15% BGCOLOR=#FBF5EF>
71957 <B>0</B>
71958 </TD>
71959 <TD width=35% BGCOLOR=#FBF5EF>
71960 <B>Disable the page match feature.</B>
71961 </TD>
71962 </TR>
71963 <TR valign="top">
71964 <TD width=15% BGCOLOR=#FBF5EF>
71965 <B>reg_arb_set_hpr_rd_portn</B>
71966 </TD>
71967 <TD width=15% BGCOLOR=#FBF5EF>
71968 <B>19:19</B>
71969 </TD>
71970 <TD width=10% BGCOLOR=#FBF5EF>
71971 <B>80000</B>
71972 </TD>
71973 <TD width=10% BGCOLOR=#FBF5EF>
71974 <B>0</B>
71975 </TD>
71976 <TD width=15% BGCOLOR=#FBF5EF>
71977 <B>0</B>
71978 </TD>
71979 <TD width=35% BGCOLOR=#FBF5EF>
71980 <B>Enable reads to be generated as HPR for this Read Port.</B>
71981 </TD>
71982 </TR>
71983 <TR valign="top">
71984 <TD width=15% BGCOLOR=#C0C0C0>
71985 <B>axi_priority_rd_port2@0XF8006220</B>
71986 </TD>
71987 <TD width=15% BGCOLOR=#C0C0C0>
71988 <B>31:0</B>
71989 </TD>
71990 <TD width=10% BGCOLOR=#C0C0C0>
71991 <B>f03ff</B>
71992 </TD>
71993 <TD width=10% BGCOLOR=#C0C0C0>
71994 <B></B>
71995 </TD>
71996 <TD width=15% BGCOLOR=#C0C0C0>
71997 <B>3ff</B>
71998 </TD>
71999 <TD width=35% BGCOLOR=#C0C0C0>
72000 <B>AXI Priority control for read port 2.</B>
72001 </TD>
72002 </TR>
72003 </TABLE>
72004 <P>
72005 <H2><a name="axi_priority_rd_port3">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port3</a></H2>
72006 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72007 <TR valign="top">
72008 <TD width=15% BGCOLOR=#FFFF00>
72009 <B>Register Name</B>
72010 </TD>
72011 <TD width=15% BGCOLOR=#FFFF00>
72012 <B>Address</B>
72013 </TD>
72014 <TD width=10% BGCOLOR=#FFFF00>
72015 <B>Width</B>
72016 </TD>
72017 <TD width=10% BGCOLOR=#FFFF00>
72018 <B>Type</B>
72019 </TD>
72020 <TD width=15% BGCOLOR=#FFFF00>
72021 <B>Reset Value</B>
72022 </TD>
72023 <TD width=35% BGCOLOR=#FFFF00>
72024 <B>Description</B>
72025 </TD>
72026 </TR>
72027 <TR valign="top">
72028 <TD width=15% BGCOLOR=#FBF5EF>
72029 <B>axi_priority_rd_port3</B>
72030 </TD>
72031 <TD width=15% BGCOLOR=#FBF5EF>
72032 <B>0XF8006224</B>
72033 </TD>
72034 <TD width=10% BGCOLOR=#FBF5EF>
72035 <B>32</B>
72036 </TD>
72037 <TD width=10% BGCOLOR=#FBF5EF>
72038 <B>rw</B>
72039 </TD>
72040 <TD width=15% BGCOLOR=#FBF5EF>
72041 <B>0x00000000</B>
72042 </TD>
72043 <TD width=35% BGCOLOR=#FBF5EF>
72044 <B>--</B>
72045 </TD>
72046 </TR>
72047 </TABLE>
72048 <P>
72049 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72050 <TR valign="top">
72051 <TD width=15% BGCOLOR=#C0FFC0>
72052 <B>Field Name</B>
72053 </TD>
72054 <TD width=15% BGCOLOR=#C0FFC0>
72055 <B>Bits</B>
72056 </TD>
72057 <TD width=10% BGCOLOR=#C0FFC0>
72058 <B>Mask</B>
72059 </TD>
72060 <TD width=10% BGCOLOR=#C0FFC0>
72061 <B>Value</B>
72062 </TD>
72063 <TD width=15% BGCOLOR=#C0FFC0>
72064 <B>Shifted Value</B>
72065 </TD>
72066 <TD width=35% BGCOLOR=#C0FFC0>
72067 <B>Description</B>
72068 </TD>
72069 </TR>
72070 <TR valign="top">
72071 <TD width=15% BGCOLOR=#FBF5EF>
72072 <B>reg_arb_pri_rd_portn</B>
72073 </TD>
72074 <TD width=15% BGCOLOR=#FBF5EF>
72075 <B>9:0</B>
72076 </TD>
72077 <TD width=10% BGCOLOR=#FBF5EF>
72078 <B>3ff</B>
72079 </TD>
72080 <TD width=10% BGCOLOR=#FBF5EF>
72081 <B>3ff</B>
72082 </TD>
72083 <TD width=15% BGCOLOR=#FBF5EF>
72084 <B>3ff</B>
72085 </TD>
72086 <TD width=35% BGCOLOR=#FBF5EF>
72087 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
72088 </TD>
72089 </TR>
72090 <TR valign="top">
72091 <TD width=15% BGCOLOR=#FBF5EF>
72092 <B>reg_arb_disable_aging_rd_portn</B>
72093 </TD>
72094 <TD width=15% BGCOLOR=#FBF5EF>
72095 <B>16:16</B>
72096 </TD>
72097 <TD width=10% BGCOLOR=#FBF5EF>
72098 <B>10000</B>
72099 </TD>
72100 <TD width=10% BGCOLOR=#FBF5EF>
72101 <B>0</B>
72102 </TD>
72103 <TD width=15% BGCOLOR=#FBF5EF>
72104 <B>0</B>
72105 </TD>
72106 <TD width=35% BGCOLOR=#FBF5EF>
72107 <B>Disable aging for this Read Port.</B>
72108 </TD>
72109 </TR>
72110 <TR valign="top">
72111 <TD width=15% BGCOLOR=#FBF5EF>
72112 <B>reg_arb_disable_urgent_rd_portn</B>
72113 </TD>
72114 <TD width=15% BGCOLOR=#FBF5EF>
72115 <B>17:17</B>
72116 </TD>
72117 <TD width=10% BGCOLOR=#FBF5EF>
72118 <B>20000</B>
72119 </TD>
72120 <TD width=10% BGCOLOR=#FBF5EF>
72121 <B>0</B>
72122 </TD>
72123 <TD width=15% BGCOLOR=#FBF5EF>
72124 <B>0</B>
72125 </TD>
72126 <TD width=35% BGCOLOR=#FBF5EF>
72127 <B>Disable urgent for this Read Port.</B>
72128 </TD>
72129 </TR>
72130 <TR valign="top">
72131 <TD width=15% BGCOLOR=#FBF5EF>
72132 <B>reg_arb_dis_page_match_rd_portn</B>
72133 </TD>
72134 <TD width=15% BGCOLOR=#FBF5EF>
72135 <B>18:18</B>
72136 </TD>
72137 <TD width=10% BGCOLOR=#FBF5EF>
72138 <B>40000</B>
72139 </TD>
72140 <TD width=10% BGCOLOR=#FBF5EF>
72141 <B>0</B>
72142 </TD>
72143 <TD width=15% BGCOLOR=#FBF5EF>
72144 <B>0</B>
72145 </TD>
72146 <TD width=35% BGCOLOR=#FBF5EF>
72147 <B>Disable the page match feature.</B>
72148 </TD>
72149 </TR>
72150 <TR valign="top">
72151 <TD width=15% BGCOLOR=#FBF5EF>
72152 <B>reg_arb_set_hpr_rd_portn</B>
72153 </TD>
72154 <TD width=15% BGCOLOR=#FBF5EF>
72155 <B>19:19</B>
72156 </TD>
72157 <TD width=10% BGCOLOR=#FBF5EF>
72158 <B>80000</B>
72159 </TD>
72160 <TD width=10% BGCOLOR=#FBF5EF>
72161 <B>0</B>
72162 </TD>
72163 <TD width=15% BGCOLOR=#FBF5EF>
72164 <B>0</B>
72165 </TD>
72166 <TD width=35% BGCOLOR=#FBF5EF>
72167 <B>Enable reads to be generated as HPR for this Read Port.</B>
72168 </TD>
72169 </TR>
72170 <TR valign="top">
72171 <TD width=15% BGCOLOR=#C0C0C0>
72172 <B>axi_priority_rd_port3@0XF8006224</B>
72173 </TD>
72174 <TD width=15% BGCOLOR=#C0C0C0>
72175 <B>31:0</B>
72176 </TD>
72177 <TD width=10% BGCOLOR=#C0C0C0>
72178 <B>f03ff</B>
72179 </TD>
72180 <TD width=10% BGCOLOR=#C0C0C0>
72181 <B></B>
72182 </TD>
72183 <TD width=15% BGCOLOR=#C0C0C0>
72184 <B>3ff</B>
72185 </TD>
72186 <TD width=35% BGCOLOR=#C0C0C0>
72187 <B>AXI Priority control for read port 3.</B>
72188 </TD>
72189 </TR>
72190 </TABLE>
72191 <P>
72192 <H2><a name="lpddr_ctrl0">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl0</a></H2>
72193 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72194 <TR valign="top">
72195 <TD width=15% BGCOLOR=#FFFF00>
72196 <B>Register Name</B>
72197 </TD>
72198 <TD width=15% BGCOLOR=#FFFF00>
72199 <B>Address</B>
72200 </TD>
72201 <TD width=10% BGCOLOR=#FFFF00>
72202 <B>Width</B>
72203 </TD>
72204 <TD width=10% BGCOLOR=#FFFF00>
72205 <B>Type</B>
72206 </TD>
72207 <TD width=15% BGCOLOR=#FFFF00>
72208 <B>Reset Value</B>
72209 </TD>
72210 <TD width=35% BGCOLOR=#FFFF00>
72211 <B>Description</B>
72212 </TD>
72213 </TR>
72214 <TR valign="top">
72215 <TD width=15% BGCOLOR=#FBF5EF>
72216 <B>lpddr_ctrl0</B>
72217 </TD>
72218 <TD width=15% BGCOLOR=#FBF5EF>
72219 <B>0XF80062A8</B>
72220 </TD>
72221 <TD width=10% BGCOLOR=#FBF5EF>
72222 <B>32</B>
72223 </TD>
72224 <TD width=10% BGCOLOR=#FBF5EF>
72225 <B>rw</B>
72226 </TD>
72227 <TD width=15% BGCOLOR=#FBF5EF>
72228 <B>0x00000000</B>
72229 </TD>
72230 <TD width=35% BGCOLOR=#FBF5EF>
72231 <B>--</B>
72232 </TD>
72233 </TR>
72234 </TABLE>
72235 <P>
72236 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72237 <TR valign="top">
72238 <TD width=15% BGCOLOR=#C0FFC0>
72239 <B>Field Name</B>
72240 </TD>
72241 <TD width=15% BGCOLOR=#C0FFC0>
72242 <B>Bits</B>
72243 </TD>
72244 <TD width=10% BGCOLOR=#C0FFC0>
72245 <B>Mask</B>
72246 </TD>
72247 <TD width=10% BGCOLOR=#C0FFC0>
72248 <B>Value</B>
72249 </TD>
72250 <TD width=15% BGCOLOR=#C0FFC0>
72251 <B>Shifted Value</B>
72252 </TD>
72253 <TD width=35% BGCOLOR=#C0FFC0>
72254 <B>Description</B>
72255 </TD>
72256 </TR>
72257 <TR valign="top">
72258 <TD width=15% BGCOLOR=#FBF5EF>
72259 <B>reg_ddrc_lpddr2</B>
72260 </TD>
72261 <TD width=15% BGCOLOR=#FBF5EF>
72262 <B>0:0</B>
72263 </TD>
72264 <TD width=10% BGCOLOR=#FBF5EF>
72265 <B>1</B>
72266 </TD>
72267 <TD width=10% BGCOLOR=#FBF5EF>
72268 <B>0</B>
72269 </TD>
72270 <TD width=15% BGCOLOR=#FBF5EF>
72271 <B>0</B>
72272 </TD>
72273 <TD width=35% BGCOLOR=#FBF5EF>
72274 <B>0: DDR2 or DDR3 in use. 1: LPDDR2 in Use.</B>
72275 </TD>
72276 </TR>
72277 <TR valign="top">
72278 <TD width=15% BGCOLOR=#FBF5EF>
72279 <B>reg_ddrc_per_bank_refresh</B>
72280 </TD>
72281 <TD width=15% BGCOLOR=#FBF5EF>
72282 <B>1:1</B>
72283 </TD>
72284 <TD width=10% BGCOLOR=#FBF5EF>
72285 <B>2</B>
72286 </TD>
72287 <TD width=10% BGCOLOR=#FBF5EF>
72288 <B>0</B>
72289 </TD>
72290 <TD width=15% BGCOLOR=#FBF5EF>
72291 <B>0</B>
72292 </TD>
72293 <TD width=35% BGCOLOR=#FBF5EF>
72294 <B>0:All bank refresh Per bank refresh allows traffic to flow to other banks. 1:Per bank refresh Per bank refresh is not supported on all LPDDR2 devices.</B>
72295 </TD>
72296 </TR>
72297 <TR valign="top">
72298 <TD width=15% BGCOLOR=#FBF5EF>
72299 <B>reg_ddrc_derate_enable</B>
72300 </TD>
72301 <TD width=15% BGCOLOR=#FBF5EF>
72302 <B>2:2</B>
72303 </TD>
72304 <TD width=10% BGCOLOR=#FBF5EF>
72305 <B>4</B>
72306 </TD>
72307 <TD width=10% BGCOLOR=#FBF5EF>
72308 <B>0</B>
72309 </TD>
72310 <TD width=15% BGCOLOR=#FBF5EF>
72311 <B>0</B>
72312 </TD>
72313 <TD width=35% BGCOLOR=#FBF5EF>
72314 <B>0: Timing parameter derating is disabled. 1: Timing parameter derating is enabled using MR4 read value.</B>
72315 </TD>
72316 </TR>
72317 <TR valign="top">
72318 <TD width=15% BGCOLOR=#FBF5EF>
72319 <B>reg_ddrc_mr4_margin</B>
72320 </TD>
72321 <TD width=15% BGCOLOR=#FBF5EF>
72322 <B>11:4</B>
72323 </TD>
72324 <TD width=10% BGCOLOR=#FBF5EF>
72325 <B>ff0</B>
72326 </TD>
72327 <TD width=10% BGCOLOR=#FBF5EF>
72328 <B>0</B>
72329 </TD>
72330 <TD width=15% BGCOLOR=#FBF5EF>
72331 <B>0</B>
72332 </TD>
72333 <TD width=35% BGCOLOR=#FBF5EF>
72334 <B>UNUSED</B>
72335 </TD>
72336 </TR>
72337 <TR valign="top">
72338 <TD width=15% BGCOLOR=#C0C0C0>
72339 <B>lpddr_ctrl0@0XF80062A8</B>
72340 </TD>
72341 <TD width=15% BGCOLOR=#C0C0C0>
72342 <B>31:0</B>
72343 </TD>
72344 <TD width=10% BGCOLOR=#C0C0C0>
72345 <B>ff7</B>
72346 </TD>
72347 <TD width=10% BGCOLOR=#C0C0C0>
72348 <B></B>
72349 </TD>
72350 <TD width=15% BGCOLOR=#C0C0C0>
72351 <B>0</B>
72352 </TD>
72353 <TD width=35% BGCOLOR=#C0C0C0>
72354 <B>LPDDR2 Control 0</B>
72355 </TD>
72356 </TR>
72357 </TABLE>
72358 <P>
72359 <H2><a name="lpddr_ctrl1">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl1</a></H2>
72360 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72361 <TR valign="top">
72362 <TD width=15% BGCOLOR=#FFFF00>
72363 <B>Register Name</B>
72364 </TD>
72365 <TD width=15% BGCOLOR=#FFFF00>
72366 <B>Address</B>
72367 </TD>
72368 <TD width=10% BGCOLOR=#FFFF00>
72369 <B>Width</B>
72370 </TD>
72371 <TD width=10% BGCOLOR=#FFFF00>
72372 <B>Type</B>
72373 </TD>
72374 <TD width=15% BGCOLOR=#FFFF00>
72375 <B>Reset Value</B>
72376 </TD>
72377 <TD width=35% BGCOLOR=#FFFF00>
72378 <B>Description</B>
72379 </TD>
72380 </TR>
72381 <TR valign="top">
72382 <TD width=15% BGCOLOR=#FBF5EF>
72383 <B>lpddr_ctrl1</B>
72384 </TD>
72385 <TD width=15% BGCOLOR=#FBF5EF>
72386 <B>0XF80062AC</B>
72387 </TD>
72388 <TD width=10% BGCOLOR=#FBF5EF>
72389 <B>32</B>
72390 </TD>
72391 <TD width=10% BGCOLOR=#FBF5EF>
72392 <B>rw</B>
72393 </TD>
72394 <TD width=15% BGCOLOR=#FBF5EF>
72395 <B>0x00000000</B>
72396 </TD>
72397 <TD width=35% BGCOLOR=#FBF5EF>
72398 <B>--</B>
72399 </TD>
72400 </TR>
72401 </TABLE>
72402 <P>
72403 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72404 <TR valign="top">
72405 <TD width=15% BGCOLOR=#C0FFC0>
72406 <B>Field Name</B>
72407 </TD>
72408 <TD width=15% BGCOLOR=#C0FFC0>
72409 <B>Bits</B>
72410 </TD>
72411 <TD width=10% BGCOLOR=#C0FFC0>
72412 <B>Mask</B>
72413 </TD>
72414 <TD width=10% BGCOLOR=#C0FFC0>
72415 <B>Value</B>
72416 </TD>
72417 <TD width=15% BGCOLOR=#C0FFC0>
72418 <B>Shifted Value</B>
72419 </TD>
72420 <TD width=35% BGCOLOR=#C0FFC0>
72421 <B>Description</B>
72422 </TD>
72423 </TR>
72424 <TR valign="top">
72425 <TD width=15% BGCOLOR=#FBF5EF>
72426 <B>reg_ddrc_mr4_read_interval</B>
72427 </TD>
72428 <TD width=15% BGCOLOR=#FBF5EF>
72429 <B>31:0</B>
72430 </TD>
72431 <TD width=10% BGCOLOR=#FBF5EF>
72432 <B>ffffffff</B>
72433 </TD>
72434 <TD width=10% BGCOLOR=#FBF5EF>
72435 <B>0</B>
72436 </TD>
72437 <TD width=15% BGCOLOR=#FBF5EF>
72438 <B>0</B>
72439 </TD>
72440 <TD width=35% BGCOLOR=#FBF5EF>
72441 <B>Interval between two MR4 reads, USED to derate the timing parameters.</B>
72442 </TD>
72443 </TR>
72444 <TR valign="top">
72445 <TD width=15% BGCOLOR=#C0C0C0>
72446 <B>lpddr_ctrl1@0XF80062AC</B>
72447 </TD>
72448 <TD width=15% BGCOLOR=#C0C0C0>
72449 <B>31:0</B>
72450 </TD>
72451 <TD width=10% BGCOLOR=#C0C0C0>
72452 <B>ffffffff</B>
72453 </TD>
72454 <TD width=10% BGCOLOR=#C0C0C0>
72455 <B></B>
72456 </TD>
72457 <TD width=15% BGCOLOR=#C0C0C0>
72458 <B>0</B>
72459 </TD>
72460 <TD width=35% BGCOLOR=#C0C0C0>
72461 <B>LPDDR2 Control 1</B>
72462 </TD>
72463 </TR>
72464 </TABLE>
72465 <P>
72466 <H2><a name="lpddr_ctrl2">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl2</a></H2>
72467 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72468 <TR valign="top">
72469 <TD width=15% BGCOLOR=#FFFF00>
72470 <B>Register Name</B>
72471 </TD>
72472 <TD width=15% BGCOLOR=#FFFF00>
72473 <B>Address</B>
72474 </TD>
72475 <TD width=10% BGCOLOR=#FFFF00>
72476 <B>Width</B>
72477 </TD>
72478 <TD width=10% BGCOLOR=#FFFF00>
72479 <B>Type</B>
72480 </TD>
72481 <TD width=15% BGCOLOR=#FFFF00>
72482 <B>Reset Value</B>
72483 </TD>
72484 <TD width=35% BGCOLOR=#FFFF00>
72485 <B>Description</B>
72486 </TD>
72487 </TR>
72488 <TR valign="top">
72489 <TD width=15% BGCOLOR=#FBF5EF>
72490 <B>lpddr_ctrl2</B>
72491 </TD>
72492 <TD width=15% BGCOLOR=#FBF5EF>
72493 <B>0XF80062B0</B>
72494 </TD>
72495 <TD width=10% BGCOLOR=#FBF5EF>
72496 <B>32</B>
72497 </TD>
72498 <TD width=10% BGCOLOR=#FBF5EF>
72499 <B>rw</B>
72500 </TD>
72501 <TD width=15% BGCOLOR=#FBF5EF>
72502 <B>0x00000000</B>
72503 </TD>
72504 <TD width=35% BGCOLOR=#FBF5EF>
72505 <B>--</B>
72506 </TD>
72507 </TR>
72508 </TABLE>
72509 <P>
72510 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72511 <TR valign="top">
72512 <TD width=15% BGCOLOR=#C0FFC0>
72513 <B>Field Name</B>
72514 </TD>
72515 <TD width=15% BGCOLOR=#C0FFC0>
72516 <B>Bits</B>
72517 </TD>
72518 <TD width=10% BGCOLOR=#C0FFC0>
72519 <B>Mask</B>
72520 </TD>
72521 <TD width=10% BGCOLOR=#C0FFC0>
72522 <B>Value</B>
72523 </TD>
72524 <TD width=15% BGCOLOR=#C0FFC0>
72525 <B>Shifted Value</B>
72526 </TD>
72527 <TD width=35% BGCOLOR=#C0FFC0>
72528 <B>Description</B>
72529 </TD>
72530 </TR>
72531 <TR valign="top">
72532 <TD width=15% BGCOLOR=#FBF5EF>
72533 <B>reg_ddrc_min_stable_clock_x1</B>
72534 </TD>
72535 <TD width=15% BGCOLOR=#FBF5EF>
72536 <B>3:0</B>
72537 </TD>
72538 <TD width=10% BGCOLOR=#FBF5EF>
72539 <B>f</B>
72540 </TD>
72541 <TD width=10% BGCOLOR=#FBF5EF>
72542 <B>5</B>
72543 </TD>
72544 <TD width=15% BGCOLOR=#FBF5EF>
72545 <B>5</B>
72546 </TD>
72547 <TD width=35% BGCOLOR=#FBF5EF>
72548 <B>Time to wait after the first CKE high, tINIT2. Units: 1 clock cycle. LPDDR2 typically requires 5 x tCK delay.</B>
72549 </TD>
72550 </TR>
72551 <TR valign="top">
72552 <TD width=15% BGCOLOR=#FBF5EF>
72553 <B>reg_ddrc_idle_after_reset_x32</B>
72554 </TD>
72555 <TD width=15% BGCOLOR=#FBF5EF>
72556 <B>11:4</B>
72557 </TD>
72558 <TD width=10% BGCOLOR=#FBF5EF>
72559 <B>ff0</B>
72560 </TD>
72561 <TD width=10% BGCOLOR=#FBF5EF>
72562 <B>12</B>
72563 </TD>
72564 <TD width=15% BGCOLOR=#FBF5EF>
72565 <B>120</B>
72566 </TD>
72567 <TD width=35% BGCOLOR=#FBF5EF>
72568 <B>Idle time after the reset command, tINIT4. Units: 32 clock cycles.</B>
72569 </TD>
72570 </TR>
72571 <TR valign="top">
72572 <TD width=15% BGCOLOR=#FBF5EF>
72573 <B>reg_ddrc_t_mrw</B>
72574 </TD>
72575 <TD width=15% BGCOLOR=#FBF5EF>
72576 <B>21:12</B>
72577 </TD>
72578 <TD width=10% BGCOLOR=#FBF5EF>
72579 <B>3ff000</B>
72580 </TD>
72581 <TD width=10% BGCOLOR=#FBF5EF>
72582 <B>5</B>
72583 </TD>
72584 <TD width=15% BGCOLOR=#FBF5EF>
72585 <B>5000</B>
72586 </TD>
72587 <TD width=35% BGCOLOR=#FBF5EF>
72588 <B>Time to wait during load mode register writes. Present only in designs configured to support LPDDR2. LPDDR2 typically requires value of 5.</B>
72589 </TD>
72590 </TR>
72591 <TR valign="top">
72592 <TD width=15% BGCOLOR=#C0C0C0>
72593 <B>lpddr_ctrl2@0XF80062B0</B>
72594 </TD>
72595 <TD width=15% BGCOLOR=#C0C0C0>
72596 <B>31:0</B>
72597 </TD>
72598 <TD width=10% BGCOLOR=#C0C0C0>
72599 <B>3fffff</B>
72600 </TD>
72601 <TD width=10% BGCOLOR=#C0C0C0>
72602 <B></B>
72603 </TD>
72604 <TD width=15% BGCOLOR=#C0C0C0>
72605 <B>5125</B>
72606 </TD>
72607 <TD width=35% BGCOLOR=#C0C0C0>
72608 <B>LPDDR2 Control 2</B>
72609 </TD>
72610 </TR>
72611 </TABLE>
72612 <P>
72613 <H2><a name="lpddr_ctrl3">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl3</a></H2>
72614 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72615 <TR valign="top">
72616 <TD width=15% BGCOLOR=#FFFF00>
72617 <B>Register Name</B>
72618 </TD>
72619 <TD width=15% BGCOLOR=#FFFF00>
72620 <B>Address</B>
72621 </TD>
72622 <TD width=10% BGCOLOR=#FFFF00>
72623 <B>Width</B>
72624 </TD>
72625 <TD width=10% BGCOLOR=#FFFF00>
72626 <B>Type</B>
72627 </TD>
72628 <TD width=15% BGCOLOR=#FFFF00>
72629 <B>Reset Value</B>
72630 </TD>
72631 <TD width=35% BGCOLOR=#FFFF00>
72632 <B>Description</B>
72633 </TD>
72634 </TR>
72635 <TR valign="top">
72636 <TD width=15% BGCOLOR=#FBF5EF>
72637 <B>lpddr_ctrl3</B>
72638 </TD>
72639 <TD width=15% BGCOLOR=#FBF5EF>
72640 <B>0XF80062B4</B>
72641 </TD>
72642 <TD width=10% BGCOLOR=#FBF5EF>
72643 <B>32</B>
72644 </TD>
72645 <TD width=10% BGCOLOR=#FBF5EF>
72646 <B>rw</B>
72647 </TD>
72648 <TD width=15% BGCOLOR=#FBF5EF>
72649 <B>0x00000000</B>
72650 </TD>
72651 <TD width=35% BGCOLOR=#FBF5EF>
72652 <B>--</B>
72653 </TD>
72654 </TR>
72655 </TABLE>
72656 <P>
72657 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72658 <TR valign="top">
72659 <TD width=15% BGCOLOR=#C0FFC0>
72660 <B>Field Name</B>
72661 </TD>
72662 <TD width=15% BGCOLOR=#C0FFC0>
72663 <B>Bits</B>
72664 </TD>
72665 <TD width=10% BGCOLOR=#C0FFC0>
72666 <B>Mask</B>
72667 </TD>
72668 <TD width=10% BGCOLOR=#C0FFC0>
72669 <B>Value</B>
72670 </TD>
72671 <TD width=15% BGCOLOR=#C0FFC0>
72672 <B>Shifted Value</B>
72673 </TD>
72674 <TD width=35% BGCOLOR=#C0FFC0>
72675 <B>Description</B>
72676 </TD>
72677 </TR>
72678 <TR valign="top">
72679 <TD width=15% BGCOLOR=#FBF5EF>
72680 <B>reg_ddrc_max_auto_init_x1024</B>
72681 </TD>
72682 <TD width=15% BGCOLOR=#FBF5EF>
72683 <B>7:0</B>
72684 </TD>
72685 <TD width=10% BGCOLOR=#FBF5EF>
72686 <B>ff</B>
72687 </TD>
72688 <TD width=10% BGCOLOR=#FBF5EF>
72689 <B>a8</B>
72690 </TD>
72691 <TD width=15% BGCOLOR=#FBF5EF>
72692 <B>a8</B>
72693 </TD>
72694 <TD width=35% BGCOLOR=#FBF5EF>
72695 <B>Maximum duration of the auto initialization, tINIT5. Units: 1024 clock cycles. LPDDR2 typically requires 10 us.</B>
72696 </TD>
72697 </TR>
72698 <TR valign="top">
72699 <TD width=15% BGCOLOR=#FBF5EF>
72700 <B>reg_ddrc_dev_zqinit_x32</B>
72701 </TD>
72702 <TD width=15% BGCOLOR=#FBF5EF>
72703 <B>17:8</B>
72704 </TD>
72705 <TD width=10% BGCOLOR=#FBF5EF>
72706 <B>3ff00</B>
72707 </TD>
72708 <TD width=10% BGCOLOR=#FBF5EF>
72709 <B>12</B>
72710 </TD>
72711 <TD width=15% BGCOLOR=#FBF5EF>
72712 <B>1200</B>
72713 </TD>
72714 <TD width=35% BGCOLOR=#FBF5EF>
72715 <B>ZQ initial calibration, tZQINIT. Units: 32 clock cycles. LPDDR2 typically requires 1 us.</B>
72716 </TD>
72717 </TR>
72718 <TR valign="top">
72719 <TD width=15% BGCOLOR=#C0C0C0>
72720 <B>lpddr_ctrl3@0XF80062B4</B>
72721 </TD>
72722 <TD width=15% BGCOLOR=#C0C0C0>
72723 <B>31:0</B>
72724 </TD>
72725 <TD width=10% BGCOLOR=#C0C0C0>
72726 <B>3ffff</B>
72727 </TD>
72728 <TD width=10% BGCOLOR=#C0C0C0>
72729 <B></B>
72730 </TD>
72731 <TD width=15% BGCOLOR=#C0C0C0>
72732 <B>12a8</B>
72733 </TD>
72734 <TD width=35% BGCOLOR=#C0C0C0>
72735 <B>LPDDR2 Control 3</B>
72736 </TD>
72737 </TR>
72738 </TABLE>
72739 <P>
72740 <H1>POLL ON DCI STATUS</H1>
72741 <H2><a name="DDRIOB_DCI_STATUS">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_STATUS</a></H2>
72742 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72743 <TR valign="top">
72744 <TD width=15% BGCOLOR=#FFFF00>
72745 <B>Register Name</B>
72746 </TD>
72747 <TD width=15% BGCOLOR=#FFFF00>
72748 <B>Address</B>
72749 </TD>
72750 <TD width=10% BGCOLOR=#FFFF00>
72751 <B>Width</B>
72752 </TD>
72753 <TD width=10% BGCOLOR=#FFFF00>
72754 <B>Type</B>
72755 </TD>
72756 <TD width=15% BGCOLOR=#FFFF00>
72757 <B>Reset Value</B>
72758 </TD>
72759 <TD width=35% BGCOLOR=#FFFF00>
72760 <B>Description</B>
72761 </TD>
72762 </TR>
72763 <TR valign="top">
72764 <TD width=15% BGCOLOR=#FBF5EF>
72765 <B>DDRIOB_DCI_STATUS</B>
72766 </TD>
72767 <TD width=15% BGCOLOR=#FBF5EF>
72768 <B>0XF8000B74</B>
72769 </TD>
72770 <TD width=10% BGCOLOR=#FBF5EF>
72771 <B>32</B>
72772 </TD>
72773 <TD width=10% BGCOLOR=#FBF5EF>
72774 <B>rw</B>
72775 </TD>
72776 <TD width=15% BGCOLOR=#FBF5EF>
72777 <B>0x00000000</B>
72778 </TD>
72779 <TD width=35% BGCOLOR=#FBF5EF>
72780 <B>--</B>
72781 </TD>
72782 </TR>
72783 </TABLE>
72784 <P>
72785 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72786 <TR valign="top">
72787 <TD width=15% BGCOLOR=#C0FFC0>
72788 <B>Field Name</B>
72789 </TD>
72790 <TD width=15% BGCOLOR=#C0FFC0>
72791 <B>Bits</B>
72792 </TD>
72793 <TD width=10% BGCOLOR=#C0FFC0>
72794 <B>Mask</B>
72795 </TD>
72796 <TD width=10% BGCOLOR=#C0FFC0>
72797 <B>Value</B>
72798 </TD>
72799 <TD width=15% BGCOLOR=#C0FFC0>
72800 <B>Shifted Value</B>
72801 </TD>
72802 <TD width=35% BGCOLOR=#C0FFC0>
72803 <B>Description</B>
72804 </TD>
72805 </TR>
72806 <TR valign="top">
72807 <TD width=15% BGCOLOR=#FBF5EF>
72808 <B>DONE</B>
72809 </TD>
72810 <TD width=15% BGCOLOR=#FBF5EF>
72811 <B>13:13</B>
72812 </TD>
72813 <TD width=10% BGCOLOR=#FBF5EF>
72814 <B>2000</B>
72815 </TD>
72816 <TD width=10% BGCOLOR=#FBF5EF>
72817 <B>1</B>
72818 </TD>
72819 <TD width=15% BGCOLOR=#FBF5EF>
72820 <B>2000</B>
72821 </TD>
72822 <TD width=35% BGCOLOR=#FBF5EF>
72823 <B>DCI done signal</B>
72824 </TD>
72825 </TR>
72826 <TR valign="top">
72827 <TD width=15% BGCOLOR=#C0C0C0>
72828 <B>DDRIOB_DCI_STATUS@0XF8000B74</B>
72829 </TD>
72830 <TD width=15% BGCOLOR=#C0C0C0>
72831 <B>31:0</B>
72832 </TD>
72833 <TD width=10% BGCOLOR=#C0C0C0>
72834 <B>2000</B>
72835 </TD>
72836 <TD width=10% BGCOLOR=#C0C0C0>
72837 <B></B>
72838 </TD>
72839 <TD width=15% BGCOLOR=#C0C0C0>
72840 <B>2000</B>
72841 </TD>
72842 <TD width=35% BGCOLOR=#C0C0C0>
72843 <B>tobe</B>
72844 </TD>
72845 </TR>
72846 </TABLE>
72847 <P>
72848 <H1>UNLOCK DDR</H1>
72849 <H2><a name="ddrc_ctrl">Register (<A href=#mod___slcr> slcr </A>)ddrc_ctrl</a></H2>
72850 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72851 <TR valign="top">
72852 <TD width=15% BGCOLOR=#FFFF00>
72853 <B>Register Name</B>
72854 </TD>
72855 <TD width=15% BGCOLOR=#FFFF00>
72856 <B>Address</B>
72857 </TD>
72858 <TD width=10% BGCOLOR=#FFFF00>
72859 <B>Width</B>
72860 </TD>
72861 <TD width=10% BGCOLOR=#FFFF00>
72862 <B>Type</B>
72863 </TD>
72864 <TD width=15% BGCOLOR=#FFFF00>
72865 <B>Reset Value</B>
72866 </TD>
72867 <TD width=35% BGCOLOR=#FFFF00>
72868 <B>Description</B>
72869 </TD>
72870 </TR>
72871 <TR valign="top">
72872 <TD width=15% BGCOLOR=#FBF5EF>
72873 <B>ddrc_ctrl</B>
72874 </TD>
72875 <TD width=15% BGCOLOR=#FBF5EF>
72876 <B>0XF8006000</B>
72877 </TD>
72878 <TD width=10% BGCOLOR=#FBF5EF>
72879 <B>32</B>
72880 </TD>
72881 <TD width=10% BGCOLOR=#FBF5EF>
72882 <B>rw</B>
72883 </TD>
72884 <TD width=15% BGCOLOR=#FBF5EF>
72885 <B>0x00000000</B>
72886 </TD>
72887 <TD width=35% BGCOLOR=#FBF5EF>
72888 <B>--</B>
72889 </TD>
72890 </TR>
72891 </TABLE>
72892 <P>
72893 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
72894 <TR valign="top">
72895 <TD width=15% BGCOLOR=#C0FFC0>
72896 <B>Field Name</B>
72897 </TD>
72898 <TD width=15% BGCOLOR=#C0FFC0>
72899 <B>Bits</B>
72900 </TD>
72901 <TD width=10% BGCOLOR=#C0FFC0>
72902 <B>Mask</B>
72903 </TD>
72904 <TD width=10% BGCOLOR=#C0FFC0>
72905 <B>Value</B>
72906 </TD>
72907 <TD width=15% BGCOLOR=#C0FFC0>
72908 <B>Shifted Value</B>
72909 </TD>
72910 <TD width=35% BGCOLOR=#C0FFC0>
72911 <B>Description</B>
72912 </TD>
72913 </TR>
72914 <TR valign="top">
72915 <TD width=15% BGCOLOR=#FBF5EF>
72916 <B>reg_ddrc_soft_rstb</B>
72917 </TD>
72918 <TD width=15% BGCOLOR=#FBF5EF>
72919 <B>0:0</B>
72920 </TD>
72921 <TD width=10% BGCOLOR=#FBF5EF>
72922 <B>1</B>
72923 </TD>
72924 <TD width=10% BGCOLOR=#FBF5EF>
72925 <B>1</B>
72926 </TD>
72927 <TD width=15% BGCOLOR=#FBF5EF>
72928 <B>1</B>
72929 </TD>
72930 <TD width=35% BGCOLOR=#FBF5EF>
72931 <B>Active low soft reset. Update during normal operation. 0: Resets the controller 1: Takes the controller out of reset. Dynamic Bit Field. Note: Software changes DRAM controller register values only when the controller is in the reset state, except for bit fields that can be dymanically updated.</B>
72932 </TD>
72933 </TR>
72934 <TR valign="top">
72935 <TD width=15% BGCOLOR=#FBF5EF>
72936 <B>reg_ddrc_powerdown_en</B>
72937 </TD>
72938 <TD width=15% BGCOLOR=#FBF5EF>
72939 <B>1:1</B>
72940 </TD>
72941 <TD width=10% BGCOLOR=#FBF5EF>
72942 <B>2</B>
72943 </TD>
72944 <TD width=10% BGCOLOR=#FBF5EF>
72945 <B>0</B>
72946 </TD>
72947 <TD width=15% BGCOLOR=#FBF5EF>
72948 <B>0</B>
72949 </TD>
72950 <TD width=35% BGCOLOR=#FBF5EF>
72951 <B>Controller power down control. Update during normal operation. Enable the controller to powerdown after it becomes idle. Dynamic Bit Field. 0: disable 1: enable</B>
72952 </TD>
72953 </TR>
72954 <TR valign="top">
72955 <TD width=15% BGCOLOR=#FBF5EF>
72956 <B>reg_ddrc_data_bus_width</B>
72957 </TD>
72958 <TD width=15% BGCOLOR=#FBF5EF>
72959 <B>3:2</B>
72960 </TD>
72961 <TD width=10% BGCOLOR=#FBF5EF>
72962 <B>c</B>
72963 </TD>
72964 <TD width=10% BGCOLOR=#FBF5EF>
72965 <B>0</B>
72966 </TD>
72967 <TD width=15% BGCOLOR=#FBF5EF>
72968 <B>0</B>
72969 </TD>
72970 <TD width=35% BGCOLOR=#FBF5EF>
72971 <B>DDR bus width control 00: 32-bit 01: 16-bit 1x: reserved</B>
72972 </TD>
72973 </TR>
72974 <TR valign="top">
72975 <TD width=15% BGCOLOR=#FBF5EF>
72976 <B>reg_ddrc_burst8_refresh</B>
72977 </TD>
72978 <TD width=15% BGCOLOR=#FBF5EF>
72979 <B>6:4</B>
72980 </TD>
72981 <TD width=10% BGCOLOR=#FBF5EF>
72982 <B>70</B>
72983 </TD>
72984 <TD width=10% BGCOLOR=#FBF5EF>
72985 <B>0</B>
72986 </TD>
72987 <TD width=15% BGCOLOR=#FBF5EF>
72988 <B>0</B>
72989 </TD>
72990 <TD width=35% BGCOLOR=#FBF5EF>
72991 <B>Refresh timeout. Programmed value plus one will be the number of refresh timeouts that will be allowed to accumulate before traffic is blocked and the refreshes are forced to execute. Closing pages to perform a refresh is a one-time penalty that must be paid for each group of refreshes; therefore, performing refreshes in a burst reduces the per-refresh penalty of these page closings. Higher numbers for burst_of_N_refresh slightly increases utilization; lower numbers decreases the worst-case latency associated with refreshes. 0: single refresh 1: burst-of-2 ... 7: burst-of-8 refresh</B>
72992 </TD>
72993 </TR>
72994 <TR valign="top">
72995 <TD width=15% BGCOLOR=#FBF5EF>
72996 <B>reg_ddrc_rdwr_idle_gap</B>
72997 </TD>
72998 <TD width=15% BGCOLOR=#FBF5EF>
72999 <B>13:7</B>
73000 </TD>
73001 <TD width=10% BGCOLOR=#FBF5EF>
73002 <B>3f80</B>
73003 </TD>
73004 <TD width=10% BGCOLOR=#FBF5EF>
73005 <B>1</B>
73006 </TD>
73007 <TD width=15% BGCOLOR=#FBF5EF>
73008 <B>80</B>
73009 </TD>
73010 <TD width=35% BGCOLOR=#FBF5EF>
73011 <B>When the preferred transaction store is empty for this many clock cycles, switch to the alternate transaction store if it is non-empty. The read transaction store (both high and low priority) is the default preferred transaction store and the write transaction store is the alternate store. When 'Prefer write over read' is set this is reversed.</B>
73012 </TD>
73013 </TR>
73014 <TR valign="top">
73015 <TD width=15% BGCOLOR=#FBF5EF>
73016 <B>reg_ddrc_dis_rd_bypass</B>
73017 </TD>
73018 <TD width=15% BGCOLOR=#FBF5EF>
73019 <B>14:14</B>
73020 </TD>
73021 <TD width=10% BGCOLOR=#FBF5EF>
73022 <B>4000</B>
73023 </TD>
73024 <TD width=10% BGCOLOR=#FBF5EF>
73025 <B>0</B>
73026 </TD>
73027 <TD width=15% BGCOLOR=#FBF5EF>
73028 <B>0</B>
73029 </TD>
73030 <TD width=35% BGCOLOR=#FBF5EF>
73031 <B>Only present in designs supporting read bypass. For Debug only. 0: Do not disable bypass path for high priority read page hits. 1: disable bypass path for high priority read page hits.</B>
73032 </TD>
73033 </TR>
73034 <TR valign="top">
73035 <TD width=15% BGCOLOR=#FBF5EF>
73036 <B>reg_ddrc_dis_act_bypass</B>
73037 </TD>
73038 <TD width=15% BGCOLOR=#FBF5EF>
73039 <B>15:15</B>
73040 </TD>
73041 <TD width=10% BGCOLOR=#FBF5EF>
73042 <B>8000</B>
73043 </TD>
73044 <TD width=10% BGCOLOR=#FBF5EF>
73045 <B>0</B>
73046 </TD>
73047 <TD width=15% BGCOLOR=#FBF5EF>
73048 <B>0</B>
73049 </TD>
73050 <TD width=35% BGCOLOR=#FBF5EF>
73051 <B>Only present in designs supporting activate bypass. For Debug only. 0: Do not disable bypass path for high priority read activates. 1: disable bypass path for high priority read activates.</B>
73052 </TD>
73053 </TR>
73054 <TR valign="top">
73055 <TD width=15% BGCOLOR=#FBF5EF>
73056 <B>reg_ddrc_dis_auto_refresh</B>
73057 </TD>
73058 <TD width=15% BGCOLOR=#FBF5EF>
73059 <B>16:16</B>
73060 </TD>
73061 <TD width=10% BGCOLOR=#FBF5EF>
73062 <B>10000</B>
73063 </TD>
73064 <TD width=10% BGCOLOR=#FBF5EF>
73065 <B>0</B>
73066 </TD>
73067 <TD width=15% BGCOLOR=#FBF5EF>
73068 <B>0</B>
73069 </TD>
73070 <TD width=35% BGCOLOR=#FBF5EF>
73071 <B>Disable auto-refresh. 0: do not disable auto-refresh. 1: disable auto-refresh. Dynamic Bit Field. Note: When this transitions from 0 to 1, any pending refreshes will be immediately scheduled by the controller.</B>
73072 </TD>
73073 </TR>
73074 <TR valign="top">
73075 <TD width=15% BGCOLOR=#C0C0C0>
73076 <B>ddrc_ctrl@0XF8006000</B>
73077 </TD>
73078 <TD width=15% BGCOLOR=#C0C0C0>
73079 <B>31:0</B>
73080 </TD>
73081 <TD width=10% BGCOLOR=#C0C0C0>
73082 <B>1ffff</B>
73083 </TD>
73084 <TD width=10% BGCOLOR=#C0C0C0>
73085 <B></B>
73086 </TD>
73087 <TD width=15% BGCOLOR=#C0C0C0>
73088 <B>81</B>
73089 </TD>
73090 <TD width=35% BGCOLOR=#C0C0C0>
73091 <B>DDRC Control</B>
73092 </TD>
73093 </TR>
73094 </TABLE>
73095 <P>
73096 <H1>CHECK DDR STATUS</H1>
73097 <H2><a name="mode_sts_reg">Register (<A href=#mod___slcr> slcr </A>)mode_sts_reg</a></H2>
73098 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
73099 <TR valign="top">
73100 <TD width=15% BGCOLOR=#FFFF00>
73101 <B>Register Name</B>
73102 </TD>
73103 <TD width=15% BGCOLOR=#FFFF00>
73104 <B>Address</B>
73105 </TD>
73106 <TD width=10% BGCOLOR=#FFFF00>
73107 <B>Width</B>
73108 </TD>
73109 <TD width=10% BGCOLOR=#FFFF00>
73110 <B>Type</B>
73111 </TD>
73112 <TD width=15% BGCOLOR=#FFFF00>
73113 <B>Reset Value</B>
73114 </TD>
73115 <TD width=35% BGCOLOR=#FFFF00>
73116 <B>Description</B>
73117 </TD>
73118 </TR>
73119 <TR valign="top">
73120 <TD width=15% BGCOLOR=#FBF5EF>
73121 <B>mode_sts_reg</B>
73122 </TD>
73123 <TD width=15% BGCOLOR=#FBF5EF>
73124 <B>0XF8006054</B>
73125 </TD>
73126 <TD width=10% BGCOLOR=#FBF5EF>
73127 <B>32</B>
73128 </TD>
73129 <TD width=10% BGCOLOR=#FBF5EF>
73130 <B>rw</B>
73131 </TD>
73132 <TD width=15% BGCOLOR=#FBF5EF>
73133 <B>0x00000000</B>
73134 </TD>
73135 <TD width=35% BGCOLOR=#FBF5EF>
73136 <B>--</B>
73137 </TD>
73138 </TR>
73139 </TABLE>
73140 <P>
73141 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
73142 <TR valign="top">
73143 <TD width=15% BGCOLOR=#C0FFC0>
73144 <B>Field Name</B>
73145 </TD>
73146 <TD width=15% BGCOLOR=#C0FFC0>
73147 <B>Bits</B>
73148 </TD>
73149 <TD width=10% BGCOLOR=#C0FFC0>
73150 <B>Mask</B>
73151 </TD>
73152 <TD width=10% BGCOLOR=#C0FFC0>
73153 <B>Value</B>
73154 </TD>
73155 <TD width=15% BGCOLOR=#C0FFC0>
73156 <B>Shifted Value</B>
73157 </TD>
73158 <TD width=35% BGCOLOR=#C0FFC0>
73159 <B>Description</B>
73160 </TD>
73161 </TR>
73162 <TR valign="top">
73163 <TD width=15% BGCOLOR=#FBF5EF>
73164 <B>ddrc_reg_operating_mode</B>
73165 </TD>
73166 <TD width=15% BGCOLOR=#FBF5EF>
73167 <B>2:0</B>
73168 </TD>
73169 <TD width=10% BGCOLOR=#FBF5EF>
73170 <B>7</B>
73171 </TD>
73172 <TD width=10% BGCOLOR=#FBF5EF>
73173 <B>1</B>
73174 </TD>
73175 <TD width=15% BGCOLOR=#FBF5EF>
73176 <B>1</B>
73177 </TD>
73178 <TD width=35% BGCOLOR=#FBF5EF>
73179 <B>Gives the status of the controller. 0: DDRC Init 1: Normal operation 2: Power-down mode 3: Self-refresh mode 4 and above: deep power down mode (LPDDR2 only)</B>
73180 </TD>
73181 </TR>
73182 <TR valign="top">
73183 <TD width=15% BGCOLOR=#C0C0C0>
73184 <B>mode_sts_reg@0XF8006054</B>
73185 </TD>
73186 <TD width=15% BGCOLOR=#C0C0C0>
73187 <B>31:0</B>
73188 </TD>
73189 <TD width=10% BGCOLOR=#C0C0C0>
73190 <B>7</B>
73191 </TD>
73192 <TD width=10% BGCOLOR=#C0C0C0>
73193 <B></B>
73194 </TD>
73195 <TD width=15% BGCOLOR=#C0C0C0>
73196 <B>1</B>
73197 </TD>
73198 <TD width=35% BGCOLOR=#C0C0C0>
73199 <B>tobe</B>
73200 </TD>
73201 </TR>
73202 </TABLE>
73203 <P>
73204 </TABLE>
73205 <P>
73206 <H2><a name="ps7_mio_init_data_2_0">ps7_mio_init_data_2_0</a></H2>
73207 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
73208 <TR valign="top">
73209 <TD width=15% BGCOLOR=#FFC0FF>
73210 <B>Register Name</B>
73211 </TD>
73212 <TD width=15% BGCOLOR=#FFC0FF>
73213 <B>Address</B>
73214 </TD>
73215 <TD width=10% BGCOLOR=#FFC0FF>
73216 <B>Width</B>
73217 </TD>
73218 <TD width=10% BGCOLOR=#FFC0FF>
73219 <B>Type</B>
73220 </TD>
73221 <TD width=15% BGCOLOR=#FFC0FF>
73222 <B>Reset Value</B>
73223 </TD>
73224 <TD width=35% BGCOLOR=#FFC0FF>
73225 <B>Description</B>
73226 </TD>
73227 </TR>
73228 <TR valign="top">
73229 <TD width=15% BGCOLOR=#FBF5EF>
73230 <A href="#SLCR_UNLOCK">
73231 SLCR_UNLOCK
73232 </A>
73233 </TD>
73234 <TD width=15% BGCOLOR=#FBF5EF>
73235 <B>0XF8000008</B>
73236 </TD>
73237 <TD width=10% BGCOLOR=#FBF5EF>
73238 <B>32</B>
73239 </TD>
73240 <TD width=10% BGCOLOR=#FBF5EF>
73241 <B>WO</B>
73242 </TD>
73243 <TD width=15% BGCOLOR=#FBF5EF>
73244 <B>0x000000</B>
73245 </TD>
73246 <TD width=35% BGCOLOR=#FBF5EF>
73247 <B>SLCR Write Protection Unlock</B>
73248 </TD>
73249 </TR>
73250 <TR valign="top">
73251 <TD width=15% BGCOLOR=#FBF5EF>
73252 <A href="#GPIOB_CTRL">
73253 GPIOB_CTRL
73254 </A>
73255 </TD>
73256 <TD width=15% BGCOLOR=#FBF5EF>
73257 <B>0XF8000B00</B>
73258 </TD>
73259 <TD width=10% BGCOLOR=#FBF5EF>
73260 <B>32</B>
73261 </TD>
73262 <TD width=10% BGCOLOR=#FBF5EF>
73263 <B>RW</B>
73264 </TD>
73265 <TD width=15% BGCOLOR=#FBF5EF>
73266 <B>0x000000</B>
73267 </TD>
73268 <TD width=35% BGCOLOR=#FBF5EF>
73269 <B>PS IO Buffer Control</B>
73270 </TD>
73271 </TR>
73272 <TR valign="top">
73273 <TD width=15% BGCOLOR=#FBF5EF>
73274 <A href="#DDRIOB_ADDR0">
73275 DDRIOB_ADDR0
73276 </A>
73277 </TD>
73278 <TD width=15% BGCOLOR=#FBF5EF>
73279 <B>0XF8000B40</B>
73280 </TD>
73281 <TD width=10% BGCOLOR=#FBF5EF>
73282 <B>32</B>
73283 </TD>
73284 <TD width=10% BGCOLOR=#FBF5EF>
73285 <B>RW</B>
73286 </TD>
73287 <TD width=15% BGCOLOR=#FBF5EF>
73288 <B>0x000000</B>
73289 </TD>
73290 <TD width=35% BGCOLOR=#FBF5EF>
73291 <B>DDR IOB Config for Address 0</B>
73292 </TD>
73293 </TR>
73294 <TR valign="top">
73295 <TD width=15% BGCOLOR=#FBF5EF>
73296 <A href="#DDRIOB_ADDR1">
73297 DDRIOB_ADDR1
73298 </A>
73299 </TD>
73300 <TD width=15% BGCOLOR=#FBF5EF>
73301 <B>0XF8000B44</B>
73302 </TD>
73303 <TD width=10% BGCOLOR=#FBF5EF>
73304 <B>32</B>
73305 </TD>
73306 <TD width=10% BGCOLOR=#FBF5EF>
73307 <B>RW</B>
73308 </TD>
73309 <TD width=15% BGCOLOR=#FBF5EF>
73310 <B>0x000000</B>
73311 </TD>
73312 <TD width=35% BGCOLOR=#FBF5EF>
73313 <B>DDR IOB Config for Address 1</B>
73314 </TD>
73315 </TR>
73316 <TR valign="top">
73317 <TD width=15% BGCOLOR=#FBF5EF>
73318 <A href="#DDRIOB_DATA0">
73319 DDRIOB_DATA0
73320 </A>
73321 </TD>
73322 <TD width=15% BGCOLOR=#FBF5EF>
73323 <B>0XF8000B48</B>
73324 </TD>
73325 <TD width=10% BGCOLOR=#FBF5EF>
73326 <B>32</B>
73327 </TD>
73328 <TD width=10% BGCOLOR=#FBF5EF>
73329 <B>RW</B>
73330 </TD>
73331 <TD width=15% BGCOLOR=#FBF5EF>
73332 <B>0x000000</B>
73333 </TD>
73334 <TD width=35% BGCOLOR=#FBF5EF>
73335 <B>DDR IOB Config for Data 15:0</B>
73336 </TD>
73337 </TR>
73338 <TR valign="top">
73339 <TD width=15% BGCOLOR=#FBF5EF>
73340 <A href="#DDRIOB_DATA1">
73341 DDRIOB_DATA1
73342 </A>
73343 </TD>
73344 <TD width=15% BGCOLOR=#FBF5EF>
73345 <B>0XF8000B4C</B>
73346 </TD>
73347 <TD width=10% BGCOLOR=#FBF5EF>
73348 <B>32</B>
73349 </TD>
73350 <TD width=10% BGCOLOR=#FBF5EF>
73351 <B>RW</B>
73352 </TD>
73353 <TD width=15% BGCOLOR=#FBF5EF>
73354 <B>0x000000</B>
73355 </TD>
73356 <TD width=35% BGCOLOR=#FBF5EF>
73357 <B>DDR IOB Config for Data 31:16</B>
73358 </TD>
73359 </TR>
73360 <TR valign="top">
73361 <TD width=15% BGCOLOR=#FBF5EF>
73362 <A href="#DDRIOB_DIFF0">
73363 DDRIOB_DIFF0
73364 </A>
73365 </TD>
73366 <TD width=15% BGCOLOR=#FBF5EF>
73367 <B>0XF8000B50</B>
73368 </TD>
73369 <TD width=10% BGCOLOR=#FBF5EF>
73370 <B>32</B>
73371 </TD>
73372 <TD width=10% BGCOLOR=#FBF5EF>
73373 <B>RW</B>
73374 </TD>
73375 <TD width=15% BGCOLOR=#FBF5EF>
73376 <B>0x000000</B>
73377 </TD>
73378 <TD width=35% BGCOLOR=#FBF5EF>
73379 <B>DDR IOB Config for DQS 1:0</B>
73380 </TD>
73381 </TR>
73382 <TR valign="top">
73383 <TD width=15% BGCOLOR=#FBF5EF>
73384 <A href="#DDRIOB_DIFF1">
73385 DDRIOB_DIFF1
73386 </A>
73387 </TD>
73388 <TD width=15% BGCOLOR=#FBF5EF>
73389 <B>0XF8000B54</B>
73390 </TD>
73391 <TD width=10% BGCOLOR=#FBF5EF>
73392 <B>32</B>
73393 </TD>
73394 <TD width=10% BGCOLOR=#FBF5EF>
73395 <B>RW</B>
73396 </TD>
73397 <TD width=15% BGCOLOR=#FBF5EF>
73398 <B>0x000000</B>
73399 </TD>
73400 <TD width=35% BGCOLOR=#FBF5EF>
73401 <B>DDR IOB Config for DQS 3:2</B>
73402 </TD>
73403 </TR>
73404 <TR valign="top">
73405 <TD width=15% BGCOLOR=#FBF5EF>
73406 <A href="#DDRIOB_CLOCK">
73407 DDRIOB_CLOCK
73408 </A>
73409 </TD>
73410 <TD width=15% BGCOLOR=#FBF5EF>
73411 <B>0XF8000B58</B>
73412 </TD>
73413 <TD width=10% BGCOLOR=#FBF5EF>
73414 <B>32</B>
73415 </TD>
73416 <TD width=10% BGCOLOR=#FBF5EF>
73417 <B>RW</B>
73418 </TD>
73419 <TD width=15% BGCOLOR=#FBF5EF>
73420 <B>0x000000</B>
73421 </TD>
73422 <TD width=35% BGCOLOR=#FBF5EF>
73423 <B>DDR IOB Config for Clock Output</B>
73424 </TD>
73425 </TR>
73426 <TR valign="top">
73427 <TD width=15% BGCOLOR=#FBF5EF>
73428 <A href="#DDRIOB_DRIVE_SLEW_ADDR">
73429 DDRIOB_DRIVE_SLEW_ADDR
73430 </A>
73431 </TD>
73432 <TD width=15% BGCOLOR=#FBF5EF>
73433 <B>0XF8000B5C</B>
73434 </TD>
73435 <TD width=10% BGCOLOR=#FBF5EF>
73436 <B>32</B>
73437 </TD>
73438 <TD width=10% BGCOLOR=#FBF5EF>
73439 <B>RW</B>
73440 </TD>
73441 <TD width=15% BGCOLOR=#FBF5EF>
73442 <B>0x000000</B>
73443 </TD>
73444 <TD width=35% BGCOLOR=#FBF5EF>
73445 <B>DDR IOB Slew for Address</B>
73446 </TD>
73447 </TR>
73448 <TR valign="top">
73449 <TD width=15% BGCOLOR=#FBF5EF>
73450 <A href="#DDRIOB_DRIVE_SLEW_DATA">
73451 DDRIOB_DRIVE_SLEW_DATA
73452 </A>
73453 </TD>
73454 <TD width=15% BGCOLOR=#FBF5EF>
73455 <B>0XF8000B60</B>
73456 </TD>
73457 <TD width=10% BGCOLOR=#FBF5EF>
73458 <B>32</B>
73459 </TD>
73460 <TD width=10% BGCOLOR=#FBF5EF>
73461 <B>RW</B>
73462 </TD>
73463 <TD width=15% BGCOLOR=#FBF5EF>
73464 <B>0x000000</B>
73465 </TD>
73466 <TD width=35% BGCOLOR=#FBF5EF>
73467 <B>DDR IOB Slew for Data</B>
73468 </TD>
73469 </TR>
73470 <TR valign="top">
73471 <TD width=15% BGCOLOR=#FBF5EF>
73472 <A href="#DDRIOB_DRIVE_SLEW_DIFF">
73473 DDRIOB_DRIVE_SLEW_DIFF
73474 </A>
73475 </TD>
73476 <TD width=15% BGCOLOR=#FBF5EF>
73477 <B>0XF8000B64</B>
73478 </TD>
73479 <TD width=10% BGCOLOR=#FBF5EF>
73480 <B>32</B>
73481 </TD>
73482 <TD width=10% BGCOLOR=#FBF5EF>
73483 <B>RW</B>
73484 </TD>
73485 <TD width=15% BGCOLOR=#FBF5EF>
73486 <B>0x000000</B>
73487 </TD>
73488 <TD width=35% BGCOLOR=#FBF5EF>
73489 <B>DDR IOB Slew for Diff</B>
73490 </TD>
73491 </TR>
73492 <TR valign="top">
73493 <TD width=15% BGCOLOR=#FBF5EF>
73494 <A href="#DDRIOB_DRIVE_SLEW_CLOCK">
73495 DDRIOB_DRIVE_SLEW_CLOCK
73496 </A>
73497 </TD>
73498 <TD width=15% BGCOLOR=#FBF5EF>
73499 <B>0XF8000B68</B>
73500 </TD>
73501 <TD width=10% BGCOLOR=#FBF5EF>
73502 <B>32</B>
73503 </TD>
73504 <TD width=10% BGCOLOR=#FBF5EF>
73505 <B>RW</B>
73506 </TD>
73507 <TD width=15% BGCOLOR=#FBF5EF>
73508 <B>0x000000</B>
73509 </TD>
73510 <TD width=35% BGCOLOR=#FBF5EF>
73511 <B>DDR IOB Slew for Clock</B>
73512 </TD>
73513 </TR>
73514 <TR valign="top">
73515 <TD width=15% BGCOLOR=#FBF5EF>
73516 <A href="#DDRIOB_DDR_CTRL">
73517 DDRIOB_DDR_CTRL
73518 </A>
73519 </TD>
73520 <TD width=15% BGCOLOR=#FBF5EF>
73521 <B>0XF8000B6C</B>
73522 </TD>
73523 <TD width=10% BGCOLOR=#FBF5EF>
73524 <B>32</B>
73525 </TD>
73526 <TD width=10% BGCOLOR=#FBF5EF>
73527 <B>RW</B>
73528 </TD>
73529 <TD width=15% BGCOLOR=#FBF5EF>
73530 <B>0x000000</B>
73531 </TD>
73532 <TD width=35% BGCOLOR=#FBF5EF>
73533 <B>DDR IOB Buffer Control</B>
73534 </TD>
73535 </TR>
73536 <TR valign="top">
73537 <TD width=15% BGCOLOR=#FBF5EF>
73538 <A href="#DDRIOB_DCI_CTRL">
73539 DDRIOB_DCI_CTRL
73540 </A>
73541 </TD>
73542 <TD width=15% BGCOLOR=#FBF5EF>
73543 <B>0XF8000B70</B>
73544 </TD>
73545 <TD width=10% BGCOLOR=#FBF5EF>
73546 <B>32</B>
73547 </TD>
73548 <TD width=10% BGCOLOR=#FBF5EF>
73549 <B>RW</B>
73550 </TD>
73551 <TD width=15% BGCOLOR=#FBF5EF>
73552 <B>0x000000</B>
73553 </TD>
73554 <TD width=35% BGCOLOR=#FBF5EF>
73555 <B>DDRIOB DCI configuration</B>
73556 </TD>
73557 </TR>
73558 <TR valign="top">
73559 <TD width=15% BGCOLOR=#FBF5EF>
73560 <A href="#DDRIOB_DCI_CTRL">
73561 DDRIOB_DCI_CTRL
73562 </A>
73563 </TD>
73564 <TD width=15% BGCOLOR=#FBF5EF>
73565 <B>0XF8000B70</B>
73566 </TD>
73567 <TD width=10% BGCOLOR=#FBF5EF>
73568 <B>32</B>
73569 </TD>
73570 <TD width=10% BGCOLOR=#FBF5EF>
73571 <B>RW</B>
73572 </TD>
73573 <TD width=15% BGCOLOR=#FBF5EF>
73574 <B>0x000000</B>
73575 </TD>
73576 <TD width=35% BGCOLOR=#FBF5EF>
73577 <B>DDRIOB DCI configuration</B>
73578 </TD>
73579 </TR>
73580 <TR valign="top">
73581 <TD width=15% BGCOLOR=#FBF5EF>
73582 <A href="#DDRIOB_DCI_CTRL">
73583 DDRIOB_DCI_CTRL
73584 </A>
73585 </TD>
73586 <TD width=15% BGCOLOR=#FBF5EF>
73587 <B>0XF8000B70</B>
73588 </TD>
73589 <TD width=10% BGCOLOR=#FBF5EF>
73590 <B>32</B>
73591 </TD>
73592 <TD width=10% BGCOLOR=#FBF5EF>
73593 <B>RW</B>
73594 </TD>
73595 <TD width=15% BGCOLOR=#FBF5EF>
73596 <B>0x000000</B>
73597 </TD>
73598 <TD width=35% BGCOLOR=#FBF5EF>
73599 <B>DDRIOB DCI configuration</B>
73600 </TD>
73601 </TR>
73602 <TR valign="top">
73603 <TD width=15% BGCOLOR=#FBF5EF>
73604 <A href="#MIO_PIN_00">
73605 MIO_PIN_00
73606 </A>
73607 </TD>
73608 <TD width=15% BGCOLOR=#FBF5EF>
73609 <B>0XF8000700</B>
73610 </TD>
73611 <TD width=10% BGCOLOR=#FBF5EF>
73612 <B>32</B>
73613 </TD>
73614 <TD width=10% BGCOLOR=#FBF5EF>
73615 <B>RW</B>
73616 </TD>
73617 <TD width=15% BGCOLOR=#FBF5EF>
73618 <B>0x000000</B>
73619 </TD>
73620 <TD width=35% BGCOLOR=#FBF5EF>
73621 <B>MIO Pin 0 Control</B>
73622 </TD>
73623 </TR>
73624 <TR valign="top">
73625 <TD width=15% BGCOLOR=#FBF5EF>
73626 <A href="#MIO_PIN_01">
73627 MIO_PIN_01
73628 </A>
73629 </TD>
73630 <TD width=15% BGCOLOR=#FBF5EF>
73631 <B>0XF8000704</B>
73632 </TD>
73633 <TD width=10% BGCOLOR=#FBF5EF>
73634 <B>32</B>
73635 </TD>
73636 <TD width=10% BGCOLOR=#FBF5EF>
73637 <B>RW</B>
73638 </TD>
73639 <TD width=15% BGCOLOR=#FBF5EF>
73640 <B>0x000000</B>
73641 </TD>
73642 <TD width=35% BGCOLOR=#FBF5EF>
73643 <B>MIO Pin 1 Control</B>
73644 </TD>
73645 </TR>
73646 <TR valign="top">
73647 <TD width=15% BGCOLOR=#FBF5EF>
73648 <A href="#MIO_PIN_02">
73649 MIO_PIN_02
73650 </A>
73651 </TD>
73652 <TD width=15% BGCOLOR=#FBF5EF>
73653 <B>0XF8000708</B>
73654 </TD>
73655 <TD width=10% BGCOLOR=#FBF5EF>
73656 <B>32</B>
73657 </TD>
73658 <TD width=10% BGCOLOR=#FBF5EF>
73659 <B>RW</B>
73660 </TD>
73661 <TD width=15% BGCOLOR=#FBF5EF>
73662 <B>0x000000</B>
73663 </TD>
73664 <TD width=35% BGCOLOR=#FBF5EF>
73665 <B>MIO Pin 2 Control</B>
73666 </TD>
73667 </TR>
73668 <TR valign="top">
73669 <TD width=15% BGCOLOR=#FBF5EF>
73670 <A href="#MIO_PIN_03">
73671 MIO_PIN_03
73672 </A>
73673 </TD>
73674 <TD width=15% BGCOLOR=#FBF5EF>
73675 <B>0XF800070C</B>
73676 </TD>
73677 <TD width=10% BGCOLOR=#FBF5EF>
73678 <B>32</B>
73679 </TD>
73680 <TD width=10% BGCOLOR=#FBF5EF>
73681 <B>RW</B>
73682 </TD>
73683 <TD width=15% BGCOLOR=#FBF5EF>
73684 <B>0x000000</B>
73685 </TD>
73686 <TD width=35% BGCOLOR=#FBF5EF>
73687 <B>MIO Pin 3 Control</B>
73688 </TD>
73689 </TR>
73690 <TR valign="top">
73691 <TD width=15% BGCOLOR=#FBF5EF>
73692 <A href="#MIO_PIN_04">
73693 MIO_PIN_04
73694 </A>
73695 </TD>
73696 <TD width=15% BGCOLOR=#FBF5EF>
73697 <B>0XF8000710</B>
73698 </TD>
73699 <TD width=10% BGCOLOR=#FBF5EF>
73700 <B>32</B>
73701 </TD>
73702 <TD width=10% BGCOLOR=#FBF5EF>
73703 <B>RW</B>
73704 </TD>
73705 <TD width=15% BGCOLOR=#FBF5EF>
73706 <B>0x000000</B>
73707 </TD>
73708 <TD width=35% BGCOLOR=#FBF5EF>
73709 <B>MIO Pin 4 Control</B>
73710 </TD>
73711 </TR>
73712 <TR valign="top">
73713 <TD width=15% BGCOLOR=#FBF5EF>
73714 <A href="#MIO_PIN_05">
73715 MIO_PIN_05
73716 </A>
73717 </TD>
73718 <TD width=15% BGCOLOR=#FBF5EF>
73719 <B>0XF8000714</B>
73720 </TD>
73721 <TD width=10% BGCOLOR=#FBF5EF>
73722 <B>32</B>
73723 </TD>
73724 <TD width=10% BGCOLOR=#FBF5EF>
73725 <B>RW</B>
73726 </TD>
73727 <TD width=15% BGCOLOR=#FBF5EF>
73728 <B>0x000000</B>
73729 </TD>
73730 <TD width=35% BGCOLOR=#FBF5EF>
73731 <B>MIO Pin 5 Control</B>
73732 </TD>
73733 </TR>
73734 <TR valign="top">
73735 <TD width=15% BGCOLOR=#FBF5EF>
73736 <A href="#MIO_PIN_06">
73737 MIO_PIN_06
73738 </A>
73739 </TD>
73740 <TD width=15% BGCOLOR=#FBF5EF>
73741 <B>0XF8000718</B>
73742 </TD>
73743 <TD width=10% BGCOLOR=#FBF5EF>
73744 <B>32</B>
73745 </TD>
73746 <TD width=10% BGCOLOR=#FBF5EF>
73747 <B>RW</B>
73748 </TD>
73749 <TD width=15% BGCOLOR=#FBF5EF>
73750 <B>0x000000</B>
73751 </TD>
73752 <TD width=35% BGCOLOR=#FBF5EF>
73753 <B>MIO Pin 6 Control</B>
73754 </TD>
73755 </TR>
73756 <TR valign="top">
73757 <TD width=15% BGCOLOR=#FBF5EF>
73758 <A href="#MIO_PIN_07">
73759 MIO_PIN_07
73760 </A>
73761 </TD>
73762 <TD width=15% BGCOLOR=#FBF5EF>
73763 <B>0XF800071C</B>
73764 </TD>
73765 <TD width=10% BGCOLOR=#FBF5EF>
73766 <B>32</B>
73767 </TD>
73768 <TD width=10% BGCOLOR=#FBF5EF>
73769 <B>RW</B>
73770 </TD>
73771 <TD width=15% BGCOLOR=#FBF5EF>
73772 <B>0x000000</B>
73773 </TD>
73774 <TD width=35% BGCOLOR=#FBF5EF>
73775 <B>MIO Pin 7 Control</B>
73776 </TD>
73777 </TR>
73778 <TR valign="top">
73779 <TD width=15% BGCOLOR=#FBF5EF>
73780 <A href="#MIO_PIN_08">
73781 MIO_PIN_08
73782 </A>
73783 </TD>
73784 <TD width=15% BGCOLOR=#FBF5EF>
73785 <B>0XF8000720</B>
73786 </TD>
73787 <TD width=10% BGCOLOR=#FBF5EF>
73788 <B>32</B>
73789 </TD>
73790 <TD width=10% BGCOLOR=#FBF5EF>
73791 <B>RW</B>
73792 </TD>
73793 <TD width=15% BGCOLOR=#FBF5EF>
73794 <B>0x000000</B>
73795 </TD>
73796 <TD width=35% BGCOLOR=#FBF5EF>
73797 <B>MIO Pin 8 Control</B>
73798 </TD>
73799 </TR>
73800 <TR valign="top">
73801 <TD width=15% BGCOLOR=#FBF5EF>
73802 <A href="#MIO_PIN_09">
73803 MIO_PIN_09
73804 </A>
73805 </TD>
73806 <TD width=15% BGCOLOR=#FBF5EF>
73807 <B>0XF8000724</B>
73808 </TD>
73809 <TD width=10% BGCOLOR=#FBF5EF>
73810 <B>32</B>
73811 </TD>
73812 <TD width=10% BGCOLOR=#FBF5EF>
73813 <B>RW</B>
73814 </TD>
73815 <TD width=15% BGCOLOR=#FBF5EF>
73816 <B>0x000000</B>
73817 </TD>
73818 <TD width=35% BGCOLOR=#FBF5EF>
73819 <B>MIO Pin 9 Control</B>
73820 </TD>
73821 </TR>
73822 <TR valign="top">
73823 <TD width=15% BGCOLOR=#FBF5EF>
73824 <A href="#MIO_PIN_10">
73825 MIO_PIN_10
73826 </A>
73827 </TD>
73828 <TD width=15% BGCOLOR=#FBF5EF>
73829 <B>0XF8000728</B>
73830 </TD>
73831 <TD width=10% BGCOLOR=#FBF5EF>
73832 <B>32</B>
73833 </TD>
73834 <TD width=10% BGCOLOR=#FBF5EF>
73835 <B>RW</B>
73836 </TD>
73837 <TD width=15% BGCOLOR=#FBF5EF>
73838 <B>0x000000</B>
73839 </TD>
73840 <TD width=35% BGCOLOR=#FBF5EF>
73841 <B>MIO Pin 10 Control</B>
73842 </TD>
73843 </TR>
73844 <TR valign="top">
73845 <TD width=15% BGCOLOR=#FBF5EF>
73846 <A href="#MIO_PIN_11">
73847 MIO_PIN_11
73848 </A>
73849 </TD>
73850 <TD width=15% BGCOLOR=#FBF5EF>
73851 <B>0XF800072C</B>
73852 </TD>
73853 <TD width=10% BGCOLOR=#FBF5EF>
73854 <B>32</B>
73855 </TD>
73856 <TD width=10% BGCOLOR=#FBF5EF>
73857 <B>RW</B>
73858 </TD>
73859 <TD width=15% BGCOLOR=#FBF5EF>
73860 <B>0x000000</B>
73861 </TD>
73862 <TD width=35% BGCOLOR=#FBF5EF>
73863 <B>MIO Pin 11 Control</B>
73864 </TD>
73865 </TR>
73866 <TR valign="top">
73867 <TD width=15% BGCOLOR=#FBF5EF>
73868 <A href="#MIO_PIN_12">
73869 MIO_PIN_12
73870 </A>
73871 </TD>
73872 <TD width=15% BGCOLOR=#FBF5EF>
73873 <B>0XF8000730</B>
73874 </TD>
73875 <TD width=10% BGCOLOR=#FBF5EF>
73876 <B>32</B>
73877 </TD>
73878 <TD width=10% BGCOLOR=#FBF5EF>
73879 <B>RW</B>
73880 </TD>
73881 <TD width=15% BGCOLOR=#FBF5EF>
73882 <B>0x000000</B>
73883 </TD>
73884 <TD width=35% BGCOLOR=#FBF5EF>
73885 <B>MIO Pin 12 Control</B>
73886 </TD>
73887 </TR>
73888 <TR valign="top">
73889 <TD width=15% BGCOLOR=#FBF5EF>
73890 <A href="#MIO_PIN_13">
73891 MIO_PIN_13
73892 </A>
73893 </TD>
73894 <TD width=15% BGCOLOR=#FBF5EF>
73895 <B>0XF8000734</B>
73896 </TD>
73897 <TD width=10% BGCOLOR=#FBF5EF>
73898 <B>32</B>
73899 </TD>
73900 <TD width=10% BGCOLOR=#FBF5EF>
73901 <B>RW</B>
73902 </TD>
73903 <TD width=15% BGCOLOR=#FBF5EF>
73904 <B>0x000000</B>
73905 </TD>
73906 <TD width=35% BGCOLOR=#FBF5EF>
73907 <B>MIO Pin 13 Control</B>
73908 </TD>
73909 </TR>
73910 <TR valign="top">
73911 <TD width=15% BGCOLOR=#FBF5EF>
73912 <A href="#MIO_PIN_14">
73913 MIO_PIN_14
73914 </A>
73915 </TD>
73916 <TD width=15% BGCOLOR=#FBF5EF>
73917 <B>0XF8000738</B>
73918 </TD>
73919 <TD width=10% BGCOLOR=#FBF5EF>
73920 <B>32</B>
73921 </TD>
73922 <TD width=10% BGCOLOR=#FBF5EF>
73923 <B>RW</B>
73924 </TD>
73925 <TD width=15% BGCOLOR=#FBF5EF>
73926 <B>0x000000</B>
73927 </TD>
73928 <TD width=35% BGCOLOR=#FBF5EF>
73929 <B>MIO Pin 14 Control</B>
73930 </TD>
73931 </TR>
73932 <TR valign="top">
73933 <TD width=15% BGCOLOR=#FBF5EF>
73934 <A href="#MIO_PIN_15">
73935 MIO_PIN_15
73936 </A>
73937 </TD>
73938 <TD width=15% BGCOLOR=#FBF5EF>
73939 <B>0XF800073C</B>
73940 </TD>
73941 <TD width=10% BGCOLOR=#FBF5EF>
73942 <B>32</B>
73943 </TD>
73944 <TD width=10% BGCOLOR=#FBF5EF>
73945 <B>RW</B>
73946 </TD>
73947 <TD width=15% BGCOLOR=#FBF5EF>
73948 <B>0x000000</B>
73949 </TD>
73950 <TD width=35% BGCOLOR=#FBF5EF>
73951 <B>MIO Pin 15 Control</B>
73952 </TD>
73953 </TR>
73954 <TR valign="top">
73955 <TD width=15% BGCOLOR=#FBF5EF>
73956 <A href="#MIO_PIN_16">
73957 MIO_PIN_16
73958 </A>
73959 </TD>
73960 <TD width=15% BGCOLOR=#FBF5EF>
73961 <B>0XF8000740</B>
73962 </TD>
73963 <TD width=10% BGCOLOR=#FBF5EF>
73964 <B>32</B>
73965 </TD>
73966 <TD width=10% BGCOLOR=#FBF5EF>
73967 <B>RW</B>
73968 </TD>
73969 <TD width=15% BGCOLOR=#FBF5EF>
73970 <B>0x000000</B>
73971 </TD>
73972 <TD width=35% BGCOLOR=#FBF5EF>
73973 <B>MIO Pin 16 Control</B>
73974 </TD>
73975 </TR>
73976 <TR valign="top">
73977 <TD width=15% BGCOLOR=#FBF5EF>
73978 <A href="#MIO_PIN_17">
73979 MIO_PIN_17
73980 </A>
73981 </TD>
73982 <TD width=15% BGCOLOR=#FBF5EF>
73983 <B>0XF8000744</B>
73984 </TD>
73985 <TD width=10% BGCOLOR=#FBF5EF>
73986 <B>32</B>
73987 </TD>
73988 <TD width=10% BGCOLOR=#FBF5EF>
73989 <B>RW</B>
73990 </TD>
73991 <TD width=15% BGCOLOR=#FBF5EF>
73992 <B>0x000000</B>
73993 </TD>
73994 <TD width=35% BGCOLOR=#FBF5EF>
73995 <B>MIO Pin 17 Control</B>
73996 </TD>
73997 </TR>
73998 <TR valign="top">
73999 <TD width=15% BGCOLOR=#FBF5EF>
74000 <A href="#MIO_PIN_18">
74001 MIO_PIN_18
74002 </A>
74003 </TD>
74004 <TD width=15% BGCOLOR=#FBF5EF>
74005 <B>0XF8000748</B>
74006 </TD>
74007 <TD width=10% BGCOLOR=#FBF5EF>
74008 <B>32</B>
74009 </TD>
74010 <TD width=10% BGCOLOR=#FBF5EF>
74011 <B>RW</B>
74012 </TD>
74013 <TD width=15% BGCOLOR=#FBF5EF>
74014 <B>0x000000</B>
74015 </TD>
74016 <TD width=35% BGCOLOR=#FBF5EF>
74017 <B>MIO Pin 18 Control</B>
74018 </TD>
74019 </TR>
74020 <TR valign="top">
74021 <TD width=15% BGCOLOR=#FBF5EF>
74022 <A href="#MIO_PIN_19">
74023 MIO_PIN_19
74024 </A>
74025 </TD>
74026 <TD width=15% BGCOLOR=#FBF5EF>
74027 <B>0XF800074C</B>
74028 </TD>
74029 <TD width=10% BGCOLOR=#FBF5EF>
74030 <B>32</B>
74031 </TD>
74032 <TD width=10% BGCOLOR=#FBF5EF>
74033 <B>RW</B>
74034 </TD>
74035 <TD width=15% BGCOLOR=#FBF5EF>
74036 <B>0x000000</B>
74037 </TD>
74038 <TD width=35% BGCOLOR=#FBF5EF>
74039 <B>MIO Pin 19 Control</B>
74040 </TD>
74041 </TR>
74042 <TR valign="top">
74043 <TD width=15% BGCOLOR=#FBF5EF>
74044 <A href="#MIO_PIN_20">
74045 MIO_PIN_20
74046 </A>
74047 </TD>
74048 <TD width=15% BGCOLOR=#FBF5EF>
74049 <B>0XF8000750</B>
74050 </TD>
74051 <TD width=10% BGCOLOR=#FBF5EF>
74052 <B>32</B>
74053 </TD>
74054 <TD width=10% BGCOLOR=#FBF5EF>
74055 <B>RW</B>
74056 </TD>
74057 <TD width=15% BGCOLOR=#FBF5EF>
74058 <B>0x000000</B>
74059 </TD>
74060 <TD width=35% BGCOLOR=#FBF5EF>
74061 <B>MIO Pin 20 Control</B>
74062 </TD>
74063 </TR>
74064 <TR valign="top">
74065 <TD width=15% BGCOLOR=#FBF5EF>
74066 <A href="#MIO_PIN_21">
74067 MIO_PIN_21
74068 </A>
74069 </TD>
74070 <TD width=15% BGCOLOR=#FBF5EF>
74071 <B>0XF8000754</B>
74072 </TD>
74073 <TD width=10% BGCOLOR=#FBF5EF>
74074 <B>32</B>
74075 </TD>
74076 <TD width=10% BGCOLOR=#FBF5EF>
74077 <B>RW</B>
74078 </TD>
74079 <TD width=15% BGCOLOR=#FBF5EF>
74080 <B>0x000000</B>
74081 </TD>
74082 <TD width=35% BGCOLOR=#FBF5EF>
74083 <B>MIO Pin 21 Control</B>
74084 </TD>
74085 </TR>
74086 <TR valign="top">
74087 <TD width=15% BGCOLOR=#FBF5EF>
74088 <A href="#MIO_PIN_22">
74089 MIO_PIN_22
74090 </A>
74091 </TD>
74092 <TD width=15% BGCOLOR=#FBF5EF>
74093 <B>0XF8000758</B>
74094 </TD>
74095 <TD width=10% BGCOLOR=#FBF5EF>
74096 <B>32</B>
74097 </TD>
74098 <TD width=10% BGCOLOR=#FBF5EF>
74099 <B>RW</B>
74100 </TD>
74101 <TD width=15% BGCOLOR=#FBF5EF>
74102 <B>0x000000</B>
74103 </TD>
74104 <TD width=35% BGCOLOR=#FBF5EF>
74105 <B>MIO Pin 22 Control</B>
74106 </TD>
74107 </TR>
74108 <TR valign="top">
74109 <TD width=15% BGCOLOR=#FBF5EF>
74110 <A href="#MIO_PIN_23">
74111 MIO_PIN_23
74112 </A>
74113 </TD>
74114 <TD width=15% BGCOLOR=#FBF5EF>
74115 <B>0XF800075C</B>
74116 </TD>
74117 <TD width=10% BGCOLOR=#FBF5EF>
74118 <B>32</B>
74119 </TD>
74120 <TD width=10% BGCOLOR=#FBF5EF>
74121 <B>RW</B>
74122 </TD>
74123 <TD width=15% BGCOLOR=#FBF5EF>
74124 <B>0x000000</B>
74125 </TD>
74126 <TD width=35% BGCOLOR=#FBF5EF>
74127 <B>MIO Pin 23 Control</B>
74128 </TD>
74129 </TR>
74130 <TR valign="top">
74131 <TD width=15% BGCOLOR=#FBF5EF>
74132 <A href="#MIO_PIN_24">
74133 MIO_PIN_24
74134 </A>
74135 </TD>
74136 <TD width=15% BGCOLOR=#FBF5EF>
74137 <B>0XF8000760</B>
74138 </TD>
74139 <TD width=10% BGCOLOR=#FBF5EF>
74140 <B>32</B>
74141 </TD>
74142 <TD width=10% BGCOLOR=#FBF5EF>
74143 <B>RW</B>
74144 </TD>
74145 <TD width=15% BGCOLOR=#FBF5EF>
74146 <B>0x000000</B>
74147 </TD>
74148 <TD width=35% BGCOLOR=#FBF5EF>
74149 <B>MIO Pin 24 Control</B>
74150 </TD>
74151 </TR>
74152 <TR valign="top">
74153 <TD width=15% BGCOLOR=#FBF5EF>
74154 <A href="#MIO_PIN_25">
74155 MIO_PIN_25
74156 </A>
74157 </TD>
74158 <TD width=15% BGCOLOR=#FBF5EF>
74159 <B>0XF8000764</B>
74160 </TD>
74161 <TD width=10% BGCOLOR=#FBF5EF>
74162 <B>32</B>
74163 </TD>
74164 <TD width=10% BGCOLOR=#FBF5EF>
74165 <B>RW</B>
74166 </TD>
74167 <TD width=15% BGCOLOR=#FBF5EF>
74168 <B>0x000000</B>
74169 </TD>
74170 <TD width=35% BGCOLOR=#FBF5EF>
74171 <B>MIO Pin 25 Control</B>
74172 </TD>
74173 </TR>
74174 <TR valign="top">
74175 <TD width=15% BGCOLOR=#FBF5EF>
74176 <A href="#MIO_PIN_26">
74177 MIO_PIN_26
74178 </A>
74179 </TD>
74180 <TD width=15% BGCOLOR=#FBF5EF>
74181 <B>0XF8000768</B>
74182 </TD>
74183 <TD width=10% BGCOLOR=#FBF5EF>
74184 <B>32</B>
74185 </TD>
74186 <TD width=10% BGCOLOR=#FBF5EF>
74187 <B>RW</B>
74188 </TD>
74189 <TD width=15% BGCOLOR=#FBF5EF>
74190 <B>0x000000</B>
74191 </TD>
74192 <TD width=35% BGCOLOR=#FBF5EF>
74193 <B>MIO Pin 26 Control</B>
74194 </TD>
74195 </TR>
74196 <TR valign="top">
74197 <TD width=15% BGCOLOR=#FBF5EF>
74198 <A href="#MIO_PIN_27">
74199 MIO_PIN_27
74200 </A>
74201 </TD>
74202 <TD width=15% BGCOLOR=#FBF5EF>
74203 <B>0XF800076C</B>
74204 </TD>
74205 <TD width=10% BGCOLOR=#FBF5EF>
74206 <B>32</B>
74207 </TD>
74208 <TD width=10% BGCOLOR=#FBF5EF>
74209 <B>RW</B>
74210 </TD>
74211 <TD width=15% BGCOLOR=#FBF5EF>
74212 <B>0x000000</B>
74213 </TD>
74214 <TD width=35% BGCOLOR=#FBF5EF>
74215 <B>MIO Pin 27 Control</B>
74216 </TD>
74217 </TR>
74218 <TR valign="top">
74219 <TD width=15% BGCOLOR=#FBF5EF>
74220 <A href="#MIO_PIN_28">
74221 MIO_PIN_28
74222 </A>
74223 </TD>
74224 <TD width=15% BGCOLOR=#FBF5EF>
74225 <B>0XF8000770</B>
74226 </TD>
74227 <TD width=10% BGCOLOR=#FBF5EF>
74228 <B>32</B>
74229 </TD>
74230 <TD width=10% BGCOLOR=#FBF5EF>
74231 <B>RW</B>
74232 </TD>
74233 <TD width=15% BGCOLOR=#FBF5EF>
74234 <B>0x000000</B>
74235 </TD>
74236 <TD width=35% BGCOLOR=#FBF5EF>
74237 <B>MIO Pin 28 Control</B>
74238 </TD>
74239 </TR>
74240 <TR valign="top">
74241 <TD width=15% BGCOLOR=#FBF5EF>
74242 <A href="#MIO_PIN_29">
74243 MIO_PIN_29
74244 </A>
74245 </TD>
74246 <TD width=15% BGCOLOR=#FBF5EF>
74247 <B>0XF8000774</B>
74248 </TD>
74249 <TD width=10% BGCOLOR=#FBF5EF>
74250 <B>32</B>
74251 </TD>
74252 <TD width=10% BGCOLOR=#FBF5EF>
74253 <B>RW</B>
74254 </TD>
74255 <TD width=15% BGCOLOR=#FBF5EF>
74256 <B>0x000000</B>
74257 </TD>
74258 <TD width=35% BGCOLOR=#FBF5EF>
74259 <B>MIO Pin 29 Control</B>
74260 </TD>
74261 </TR>
74262 <TR valign="top">
74263 <TD width=15% BGCOLOR=#FBF5EF>
74264 <A href="#MIO_PIN_30">
74265 MIO_PIN_30
74266 </A>
74267 </TD>
74268 <TD width=15% BGCOLOR=#FBF5EF>
74269 <B>0XF8000778</B>
74270 </TD>
74271 <TD width=10% BGCOLOR=#FBF5EF>
74272 <B>32</B>
74273 </TD>
74274 <TD width=10% BGCOLOR=#FBF5EF>
74275 <B>RW</B>
74276 </TD>
74277 <TD width=15% BGCOLOR=#FBF5EF>
74278 <B>0x000000</B>
74279 </TD>
74280 <TD width=35% BGCOLOR=#FBF5EF>
74281 <B>MIO Pin 30 Control</B>
74282 </TD>
74283 </TR>
74284 <TR valign="top">
74285 <TD width=15% BGCOLOR=#FBF5EF>
74286 <A href="#MIO_PIN_31">
74287 MIO_PIN_31
74288 </A>
74289 </TD>
74290 <TD width=15% BGCOLOR=#FBF5EF>
74291 <B>0XF800077C</B>
74292 </TD>
74293 <TD width=10% BGCOLOR=#FBF5EF>
74294 <B>32</B>
74295 </TD>
74296 <TD width=10% BGCOLOR=#FBF5EF>
74297 <B>RW</B>
74298 </TD>
74299 <TD width=15% BGCOLOR=#FBF5EF>
74300 <B>0x000000</B>
74301 </TD>
74302 <TD width=35% BGCOLOR=#FBF5EF>
74303 <B>MIO Pin 31 Control</B>
74304 </TD>
74305 </TR>
74306 <TR valign="top">
74307 <TD width=15% BGCOLOR=#FBF5EF>
74308 <A href="#MIO_PIN_32">
74309 MIO_PIN_32
74310 </A>
74311 </TD>
74312 <TD width=15% BGCOLOR=#FBF5EF>
74313 <B>0XF8000780</B>
74314 </TD>
74315 <TD width=10% BGCOLOR=#FBF5EF>
74316 <B>32</B>
74317 </TD>
74318 <TD width=10% BGCOLOR=#FBF5EF>
74319 <B>RW</B>
74320 </TD>
74321 <TD width=15% BGCOLOR=#FBF5EF>
74322 <B>0x000000</B>
74323 </TD>
74324 <TD width=35% BGCOLOR=#FBF5EF>
74325 <B>MIO Pin 32 Control</B>
74326 </TD>
74327 </TR>
74328 <TR valign="top">
74329 <TD width=15% BGCOLOR=#FBF5EF>
74330 <A href="#MIO_PIN_33">
74331 MIO_PIN_33
74332 </A>
74333 </TD>
74334 <TD width=15% BGCOLOR=#FBF5EF>
74335 <B>0XF8000784</B>
74336 </TD>
74337 <TD width=10% BGCOLOR=#FBF5EF>
74338 <B>32</B>
74339 </TD>
74340 <TD width=10% BGCOLOR=#FBF5EF>
74341 <B>RW</B>
74342 </TD>
74343 <TD width=15% BGCOLOR=#FBF5EF>
74344 <B>0x000000</B>
74345 </TD>
74346 <TD width=35% BGCOLOR=#FBF5EF>
74347 <B>MIO Pin 33 Control</B>
74348 </TD>
74349 </TR>
74350 <TR valign="top">
74351 <TD width=15% BGCOLOR=#FBF5EF>
74352 <A href="#MIO_PIN_34">
74353 MIO_PIN_34
74354 </A>
74355 </TD>
74356 <TD width=15% BGCOLOR=#FBF5EF>
74357 <B>0XF8000788</B>
74358 </TD>
74359 <TD width=10% BGCOLOR=#FBF5EF>
74360 <B>32</B>
74361 </TD>
74362 <TD width=10% BGCOLOR=#FBF5EF>
74363 <B>RW</B>
74364 </TD>
74365 <TD width=15% BGCOLOR=#FBF5EF>
74366 <B>0x000000</B>
74367 </TD>
74368 <TD width=35% BGCOLOR=#FBF5EF>
74369 <B>MIO Pin 34 Control</B>
74370 </TD>
74371 </TR>
74372 <TR valign="top">
74373 <TD width=15% BGCOLOR=#FBF5EF>
74374 <A href="#MIO_PIN_35">
74375 MIO_PIN_35
74376 </A>
74377 </TD>
74378 <TD width=15% BGCOLOR=#FBF5EF>
74379 <B>0XF800078C</B>
74380 </TD>
74381 <TD width=10% BGCOLOR=#FBF5EF>
74382 <B>32</B>
74383 </TD>
74384 <TD width=10% BGCOLOR=#FBF5EF>
74385 <B>RW</B>
74386 </TD>
74387 <TD width=15% BGCOLOR=#FBF5EF>
74388 <B>0x000000</B>
74389 </TD>
74390 <TD width=35% BGCOLOR=#FBF5EF>
74391 <B>MIO Pin 35 Control</B>
74392 </TD>
74393 </TR>
74394 <TR valign="top">
74395 <TD width=15% BGCOLOR=#FBF5EF>
74396 <A href="#MIO_PIN_36">
74397 MIO_PIN_36
74398 </A>
74399 </TD>
74400 <TD width=15% BGCOLOR=#FBF5EF>
74401 <B>0XF8000790</B>
74402 </TD>
74403 <TD width=10% BGCOLOR=#FBF5EF>
74404 <B>32</B>
74405 </TD>
74406 <TD width=10% BGCOLOR=#FBF5EF>
74407 <B>RW</B>
74408 </TD>
74409 <TD width=15% BGCOLOR=#FBF5EF>
74410 <B>0x000000</B>
74411 </TD>
74412 <TD width=35% BGCOLOR=#FBF5EF>
74413 <B>MIO Pin 36 Control</B>
74414 </TD>
74415 </TR>
74416 <TR valign="top">
74417 <TD width=15% BGCOLOR=#FBF5EF>
74418 <A href="#MIO_PIN_37">
74419 MIO_PIN_37
74420 </A>
74421 </TD>
74422 <TD width=15% BGCOLOR=#FBF5EF>
74423 <B>0XF8000794</B>
74424 </TD>
74425 <TD width=10% BGCOLOR=#FBF5EF>
74426 <B>32</B>
74427 </TD>
74428 <TD width=10% BGCOLOR=#FBF5EF>
74429 <B>RW</B>
74430 </TD>
74431 <TD width=15% BGCOLOR=#FBF5EF>
74432 <B>0x000000</B>
74433 </TD>
74434 <TD width=35% BGCOLOR=#FBF5EF>
74435 <B>MIO Pin 37 Control</B>
74436 </TD>
74437 </TR>
74438 <TR valign="top">
74439 <TD width=15% BGCOLOR=#FBF5EF>
74440 <A href="#MIO_PIN_38">
74441 MIO_PIN_38
74442 </A>
74443 </TD>
74444 <TD width=15% BGCOLOR=#FBF5EF>
74445 <B>0XF8000798</B>
74446 </TD>
74447 <TD width=10% BGCOLOR=#FBF5EF>
74448 <B>32</B>
74449 </TD>
74450 <TD width=10% BGCOLOR=#FBF5EF>
74451 <B>RW</B>
74452 </TD>
74453 <TD width=15% BGCOLOR=#FBF5EF>
74454 <B>0x000000</B>
74455 </TD>
74456 <TD width=35% BGCOLOR=#FBF5EF>
74457 <B>MIO Pin 38 Control</B>
74458 </TD>
74459 </TR>
74460 <TR valign="top">
74461 <TD width=15% BGCOLOR=#FBF5EF>
74462 <A href="#MIO_PIN_39">
74463 MIO_PIN_39
74464 </A>
74465 </TD>
74466 <TD width=15% BGCOLOR=#FBF5EF>
74467 <B>0XF800079C</B>
74468 </TD>
74469 <TD width=10% BGCOLOR=#FBF5EF>
74470 <B>32</B>
74471 </TD>
74472 <TD width=10% BGCOLOR=#FBF5EF>
74473 <B>RW</B>
74474 </TD>
74475 <TD width=15% BGCOLOR=#FBF5EF>
74476 <B>0x000000</B>
74477 </TD>
74478 <TD width=35% BGCOLOR=#FBF5EF>
74479 <B>MIO Pin 39 Control</B>
74480 </TD>
74481 </TR>
74482 <TR valign="top">
74483 <TD width=15% BGCOLOR=#FBF5EF>
74484 <A href="#MIO_PIN_40">
74485 MIO_PIN_40
74486 </A>
74487 </TD>
74488 <TD width=15% BGCOLOR=#FBF5EF>
74489 <B>0XF80007A0</B>
74490 </TD>
74491 <TD width=10% BGCOLOR=#FBF5EF>
74492 <B>32</B>
74493 </TD>
74494 <TD width=10% BGCOLOR=#FBF5EF>
74495 <B>RW</B>
74496 </TD>
74497 <TD width=15% BGCOLOR=#FBF5EF>
74498 <B>0x000000</B>
74499 </TD>
74500 <TD width=35% BGCOLOR=#FBF5EF>
74501 <B>MIO Pin 40 Control</B>
74502 </TD>
74503 </TR>
74504 <TR valign="top">
74505 <TD width=15% BGCOLOR=#FBF5EF>
74506 <A href="#MIO_PIN_41">
74507 MIO_PIN_41
74508 </A>
74509 </TD>
74510 <TD width=15% BGCOLOR=#FBF5EF>
74511 <B>0XF80007A4</B>
74512 </TD>
74513 <TD width=10% BGCOLOR=#FBF5EF>
74514 <B>32</B>
74515 </TD>
74516 <TD width=10% BGCOLOR=#FBF5EF>
74517 <B>RW</B>
74518 </TD>
74519 <TD width=15% BGCOLOR=#FBF5EF>
74520 <B>0x000000</B>
74521 </TD>
74522 <TD width=35% BGCOLOR=#FBF5EF>
74523 <B>MIO Pin 41 Control</B>
74524 </TD>
74525 </TR>
74526 <TR valign="top">
74527 <TD width=15% BGCOLOR=#FBF5EF>
74528 <A href="#MIO_PIN_42">
74529 MIO_PIN_42
74530 </A>
74531 </TD>
74532 <TD width=15% BGCOLOR=#FBF5EF>
74533 <B>0XF80007A8</B>
74534 </TD>
74535 <TD width=10% BGCOLOR=#FBF5EF>
74536 <B>32</B>
74537 </TD>
74538 <TD width=10% BGCOLOR=#FBF5EF>
74539 <B>RW</B>
74540 </TD>
74541 <TD width=15% BGCOLOR=#FBF5EF>
74542 <B>0x000000</B>
74543 </TD>
74544 <TD width=35% BGCOLOR=#FBF5EF>
74545 <B>MIO Pin 42 Control</B>
74546 </TD>
74547 </TR>
74548 <TR valign="top">
74549 <TD width=15% BGCOLOR=#FBF5EF>
74550 <A href="#MIO_PIN_43">
74551 MIO_PIN_43
74552 </A>
74553 </TD>
74554 <TD width=15% BGCOLOR=#FBF5EF>
74555 <B>0XF80007AC</B>
74556 </TD>
74557 <TD width=10% BGCOLOR=#FBF5EF>
74558 <B>32</B>
74559 </TD>
74560 <TD width=10% BGCOLOR=#FBF5EF>
74561 <B>RW</B>
74562 </TD>
74563 <TD width=15% BGCOLOR=#FBF5EF>
74564 <B>0x000000</B>
74565 </TD>
74566 <TD width=35% BGCOLOR=#FBF5EF>
74567 <B>MIO Pin 43 Control</B>
74568 </TD>
74569 </TR>
74570 <TR valign="top">
74571 <TD width=15% BGCOLOR=#FBF5EF>
74572 <A href="#MIO_PIN_44">
74573 MIO_PIN_44
74574 </A>
74575 </TD>
74576 <TD width=15% BGCOLOR=#FBF5EF>
74577 <B>0XF80007B0</B>
74578 </TD>
74579 <TD width=10% BGCOLOR=#FBF5EF>
74580 <B>32</B>
74581 </TD>
74582 <TD width=10% BGCOLOR=#FBF5EF>
74583 <B>RW</B>
74584 </TD>
74585 <TD width=15% BGCOLOR=#FBF5EF>
74586 <B>0x000000</B>
74587 </TD>
74588 <TD width=35% BGCOLOR=#FBF5EF>
74589 <B>MIO Pin 44 Control</B>
74590 </TD>
74591 </TR>
74592 <TR valign="top">
74593 <TD width=15% BGCOLOR=#FBF5EF>
74594 <A href="#MIO_PIN_45">
74595 MIO_PIN_45
74596 </A>
74597 </TD>
74598 <TD width=15% BGCOLOR=#FBF5EF>
74599 <B>0XF80007B4</B>
74600 </TD>
74601 <TD width=10% BGCOLOR=#FBF5EF>
74602 <B>32</B>
74603 </TD>
74604 <TD width=10% BGCOLOR=#FBF5EF>
74605 <B>RW</B>
74606 </TD>
74607 <TD width=15% BGCOLOR=#FBF5EF>
74608 <B>0x000000</B>
74609 </TD>
74610 <TD width=35% BGCOLOR=#FBF5EF>
74611 <B>MIO Pin 45 Control</B>
74612 </TD>
74613 </TR>
74614 <TR valign="top">
74615 <TD width=15% BGCOLOR=#FBF5EF>
74616 <A href="#MIO_PIN_46">
74617 MIO_PIN_46
74618 </A>
74619 </TD>
74620 <TD width=15% BGCOLOR=#FBF5EF>
74621 <B>0XF80007B8</B>
74622 </TD>
74623 <TD width=10% BGCOLOR=#FBF5EF>
74624 <B>32</B>
74625 </TD>
74626 <TD width=10% BGCOLOR=#FBF5EF>
74627 <B>RW</B>
74628 </TD>
74629 <TD width=15% BGCOLOR=#FBF5EF>
74630 <B>0x000000</B>
74631 </TD>
74632 <TD width=35% BGCOLOR=#FBF5EF>
74633 <B>MIO Pin 46 Control</B>
74634 </TD>
74635 </TR>
74636 <TR valign="top">
74637 <TD width=15% BGCOLOR=#FBF5EF>
74638 <A href="#MIO_PIN_47">
74639 MIO_PIN_47
74640 </A>
74641 </TD>
74642 <TD width=15% BGCOLOR=#FBF5EF>
74643 <B>0XF80007BC</B>
74644 </TD>
74645 <TD width=10% BGCOLOR=#FBF5EF>
74646 <B>32</B>
74647 </TD>
74648 <TD width=10% BGCOLOR=#FBF5EF>
74649 <B>RW</B>
74650 </TD>
74651 <TD width=15% BGCOLOR=#FBF5EF>
74652 <B>0x000000</B>
74653 </TD>
74654 <TD width=35% BGCOLOR=#FBF5EF>
74655 <B>MIO Pin 47 Control</B>
74656 </TD>
74657 </TR>
74658 <TR valign="top">
74659 <TD width=15% BGCOLOR=#FBF5EF>
74660 <A href="#MIO_PIN_48">
74661 MIO_PIN_48
74662 </A>
74663 </TD>
74664 <TD width=15% BGCOLOR=#FBF5EF>
74665 <B>0XF80007C0</B>
74666 </TD>
74667 <TD width=10% BGCOLOR=#FBF5EF>
74668 <B>32</B>
74669 </TD>
74670 <TD width=10% BGCOLOR=#FBF5EF>
74671 <B>RW</B>
74672 </TD>
74673 <TD width=15% BGCOLOR=#FBF5EF>
74674 <B>0x000000</B>
74675 </TD>
74676 <TD width=35% BGCOLOR=#FBF5EF>
74677 <B>MIO Pin 48 Control</B>
74678 </TD>
74679 </TR>
74680 <TR valign="top">
74681 <TD width=15% BGCOLOR=#FBF5EF>
74682 <A href="#MIO_PIN_49">
74683 MIO_PIN_49
74684 </A>
74685 </TD>
74686 <TD width=15% BGCOLOR=#FBF5EF>
74687 <B>0XF80007C4</B>
74688 </TD>
74689 <TD width=10% BGCOLOR=#FBF5EF>
74690 <B>32</B>
74691 </TD>
74692 <TD width=10% BGCOLOR=#FBF5EF>
74693 <B>RW</B>
74694 </TD>
74695 <TD width=15% BGCOLOR=#FBF5EF>
74696 <B>0x000000</B>
74697 </TD>
74698 <TD width=35% BGCOLOR=#FBF5EF>
74699 <B>MIO Pin 49 Control</B>
74700 </TD>
74701 </TR>
74702 <TR valign="top">
74703 <TD width=15% BGCOLOR=#FBF5EF>
74704 <A href="#MIO_PIN_50">
74705 MIO_PIN_50
74706 </A>
74707 </TD>
74708 <TD width=15% BGCOLOR=#FBF5EF>
74709 <B>0XF80007C8</B>
74710 </TD>
74711 <TD width=10% BGCOLOR=#FBF5EF>
74712 <B>32</B>
74713 </TD>
74714 <TD width=10% BGCOLOR=#FBF5EF>
74715 <B>RW</B>
74716 </TD>
74717 <TD width=15% BGCOLOR=#FBF5EF>
74718 <B>0x000000</B>
74719 </TD>
74720 <TD width=35% BGCOLOR=#FBF5EF>
74721 <B>MIO Pin 50 Control</B>
74722 </TD>
74723 </TR>
74724 <TR valign="top">
74725 <TD width=15% BGCOLOR=#FBF5EF>
74726 <A href="#MIO_PIN_51">
74727 MIO_PIN_51
74728 </A>
74729 </TD>
74730 <TD width=15% BGCOLOR=#FBF5EF>
74731 <B>0XF80007CC</B>
74732 </TD>
74733 <TD width=10% BGCOLOR=#FBF5EF>
74734 <B>32</B>
74735 </TD>
74736 <TD width=10% BGCOLOR=#FBF5EF>
74737 <B>RW</B>
74738 </TD>
74739 <TD width=15% BGCOLOR=#FBF5EF>
74740 <B>0x000000</B>
74741 </TD>
74742 <TD width=35% BGCOLOR=#FBF5EF>
74743 <B>MIO Pin 51 Control</B>
74744 </TD>
74745 </TR>
74746 <TR valign="top">
74747 <TD width=15% BGCOLOR=#FBF5EF>
74748 <A href="#MIO_PIN_52">
74749 MIO_PIN_52
74750 </A>
74751 </TD>
74752 <TD width=15% BGCOLOR=#FBF5EF>
74753 <B>0XF80007D0</B>
74754 </TD>
74755 <TD width=10% BGCOLOR=#FBF5EF>
74756 <B>32</B>
74757 </TD>
74758 <TD width=10% BGCOLOR=#FBF5EF>
74759 <B>RW</B>
74760 </TD>
74761 <TD width=15% BGCOLOR=#FBF5EF>
74762 <B>0x000000</B>
74763 </TD>
74764 <TD width=35% BGCOLOR=#FBF5EF>
74765 <B>MIO Pin 52 Control</B>
74766 </TD>
74767 </TR>
74768 <TR valign="top">
74769 <TD width=15% BGCOLOR=#FBF5EF>
74770 <A href="#MIO_PIN_53">
74771 MIO_PIN_53
74772 </A>
74773 </TD>
74774 <TD width=15% BGCOLOR=#FBF5EF>
74775 <B>0XF80007D4</B>
74776 </TD>
74777 <TD width=10% BGCOLOR=#FBF5EF>
74778 <B>32</B>
74779 </TD>
74780 <TD width=10% BGCOLOR=#FBF5EF>
74781 <B>RW</B>
74782 </TD>
74783 <TD width=15% BGCOLOR=#FBF5EF>
74784 <B>0x000000</B>
74785 </TD>
74786 <TD width=35% BGCOLOR=#FBF5EF>
74787 <B>MIO Pin 53 Control</B>
74788 </TD>
74789 </TR>
74790 <TR valign="top">
74791 <TD width=15% BGCOLOR=#FBF5EF>
74792 <A href="#SD0_WP_CD_SEL">
74793 SD0_WP_CD_SEL
74794 </A>
74795 </TD>
74796 <TD width=15% BGCOLOR=#FBF5EF>
74797 <B>0XF8000830</B>
74798 </TD>
74799 <TD width=10% BGCOLOR=#FBF5EF>
74800 <B>32</B>
74801 </TD>
74802 <TD width=10% BGCOLOR=#FBF5EF>
74803 <B>RW</B>
74804 </TD>
74805 <TD width=15% BGCOLOR=#FBF5EF>
74806 <B>0x000000</B>
74807 </TD>
74808 <TD width=35% BGCOLOR=#FBF5EF>
74809 <B>SDIO 0 WP CD select</B>
74810 </TD>
74811 </TR>
74812 <TR valign="top">
74813 <TD width=15% BGCOLOR=#FBF5EF>
74814 <A href="#SLCR_LOCK">
74815 SLCR_LOCK
74816 </A>
74817 </TD>
74818 <TD width=15% BGCOLOR=#FBF5EF>
74819 <B>0XF8000004</B>
74820 </TD>
74821 <TD width=10% BGCOLOR=#FBF5EF>
74822 <B>32</B>
74823 </TD>
74824 <TD width=10% BGCOLOR=#FBF5EF>
74825 <B>WO</B>
74826 </TD>
74827 <TD width=15% BGCOLOR=#FBF5EF>
74828 <B>0x000000</B>
74829 </TD>
74830 <TD width=35% BGCOLOR=#FBF5EF>
74831 <B>SLCR Write Protection Lock</B>
74832 </TD>
74833 </TR>
74834 </TABLE>
74835 <P>
74836 <H2><a name="ps7_mio_init_data_2_0">ps7_mio_init_data_2_0</a></H2>
74837 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
74838 <TR valign="top">
74839 <TD width=15% BGCOLOR=#FFC0FF>
74840 <B>Register Name</B>
74841 </TD>
74842 <TD width=15% BGCOLOR=#FFC0FF>
74843 <B>Address</B>
74844 </TD>
74845 <TD width=10% BGCOLOR=#FFC0FF>
74846 <B>Width</B>
74847 </TD>
74848 <TD width=10% BGCOLOR=#FFC0FF>
74849 <B>Type</B>
74850 </TD>
74851 <TD width=15% BGCOLOR=#FFC0FF>
74852 <B>Reset Value</B>
74853 </TD>
74854 <TD width=35% BGCOLOR=#FFC0FF>
74855 <B>Description</B>
74856 </TD>
74857 </TR>
74858 <H1>SLCR SETTINGS</H1>
74859 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
74860 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
74861 <TR valign="top">
74862 <TD width=15% BGCOLOR=#FFFF00>
74863 <B>Register Name</B>
74864 </TD>
74865 <TD width=15% BGCOLOR=#FFFF00>
74866 <B>Address</B>
74867 </TD>
74868 <TD width=10% BGCOLOR=#FFFF00>
74869 <B>Width</B>
74870 </TD>
74871 <TD width=10% BGCOLOR=#FFFF00>
74872 <B>Type</B>
74873 </TD>
74874 <TD width=15% BGCOLOR=#FFFF00>
74875 <B>Reset Value</B>
74876 </TD>
74877 <TD width=35% BGCOLOR=#FFFF00>
74878 <B>Description</B>
74879 </TD>
74880 </TR>
74881 <TR valign="top">
74882 <TD width=15% BGCOLOR=#FBF5EF>
74883 <B>SLCR_UNLOCK</B>
74884 </TD>
74885 <TD width=15% BGCOLOR=#FBF5EF>
74886 <B>0XF8000008</B>
74887 </TD>
74888 <TD width=10% BGCOLOR=#FBF5EF>
74889 <B>32</B>
74890 </TD>
74891 <TD width=10% BGCOLOR=#FBF5EF>
74892 <B>rw</B>
74893 </TD>
74894 <TD width=15% BGCOLOR=#FBF5EF>
74895 <B>0x00000000</B>
74896 </TD>
74897 <TD width=35% BGCOLOR=#FBF5EF>
74898 <B>--</B>
74899 </TD>
74900 </TR>
74901 </TABLE>
74902 <P>
74903 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
74904 <TR valign="top">
74905 <TD width=15% BGCOLOR=#C0FFC0>
74906 <B>Field Name</B>
74907 </TD>
74908 <TD width=15% BGCOLOR=#C0FFC0>
74909 <B>Bits</B>
74910 </TD>
74911 <TD width=10% BGCOLOR=#C0FFC0>
74912 <B>Mask</B>
74913 </TD>
74914 <TD width=10% BGCOLOR=#C0FFC0>
74915 <B>Value</B>
74916 </TD>
74917 <TD width=15% BGCOLOR=#C0FFC0>
74918 <B>Shifted Value</B>
74919 </TD>
74920 <TD width=35% BGCOLOR=#C0FFC0>
74921 <B>Description</B>
74922 </TD>
74923 </TR>
74924 <TR valign="top">
74925 <TD width=15% BGCOLOR=#FBF5EF>
74926 <B>UNLOCK_KEY</B>
74927 </TD>
74928 <TD width=15% BGCOLOR=#FBF5EF>
74929 <B>15:0</B>
74930 </TD>
74931 <TD width=10% BGCOLOR=#FBF5EF>
74932 <B>ffff</B>
74933 </TD>
74934 <TD width=10% BGCOLOR=#FBF5EF>
74935 <B>df0d</B>
74936 </TD>
74937 <TD width=15% BGCOLOR=#FBF5EF>
74938 <B>df0d</B>
74939 </TD>
74940 <TD width=35% BGCOLOR=#FBF5EF>
74941 <B>When write data contains the unlock key value of 0xDF0D, the write protection mode is disabled. All registers defined in SLCR are writeable until locked again through the SLCR_LOCK register. A read of this register returns zero.</B>
74942 </TD>
74943 </TR>
74944 <TR valign="top">
74945 <TD width=15% BGCOLOR=#C0C0C0>
74946 <B>SLCR_UNLOCK@0XF8000008</B>
74947 </TD>
74948 <TD width=15% BGCOLOR=#C0C0C0>
74949 <B>31:0</B>
74950 </TD>
74951 <TD width=10% BGCOLOR=#C0C0C0>
74952 <B>ffff</B>
74953 </TD>
74954 <TD width=10% BGCOLOR=#C0C0C0>
74955 <B></B>
74956 </TD>
74957 <TD width=15% BGCOLOR=#C0C0C0>
74958 <B>df0d</B>
74959 </TD>
74960 <TD width=35% BGCOLOR=#C0C0C0>
74961 <B>SLCR Write Protection Unlock</B>
74962 </TD>
74963 </TR>
74964 </TABLE>
74965 <P>
74966 <H1>OCM REMAPPING</H1>
74967 <H2><a name="GPIOB_CTRL">Register (<A href=#mod___slcr> slcr </A>)GPIOB_CTRL</a></H2>
74968 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
74969 <TR valign="top">
74970 <TD width=15% BGCOLOR=#FFFF00>
74971 <B>Register Name</B>
74972 </TD>
74973 <TD width=15% BGCOLOR=#FFFF00>
74974 <B>Address</B>
74975 </TD>
74976 <TD width=10% BGCOLOR=#FFFF00>
74977 <B>Width</B>
74978 </TD>
74979 <TD width=10% BGCOLOR=#FFFF00>
74980 <B>Type</B>
74981 </TD>
74982 <TD width=15% BGCOLOR=#FFFF00>
74983 <B>Reset Value</B>
74984 </TD>
74985 <TD width=35% BGCOLOR=#FFFF00>
74986 <B>Description</B>
74987 </TD>
74988 </TR>
74989 <TR valign="top">
74990 <TD width=15% BGCOLOR=#FBF5EF>
74991 <B>GPIOB_CTRL</B>
74992 </TD>
74993 <TD width=15% BGCOLOR=#FBF5EF>
74994 <B>0XF8000B00</B>
74995 </TD>
74996 <TD width=10% BGCOLOR=#FBF5EF>
74997 <B>32</B>
74998 </TD>
74999 <TD width=10% BGCOLOR=#FBF5EF>
75000 <B>rw</B>
75001 </TD>
75002 <TD width=15% BGCOLOR=#FBF5EF>
75003 <B>0x00000000</B>
75004 </TD>
75005 <TD width=35% BGCOLOR=#FBF5EF>
75006 <B>--</B>
75007 </TD>
75008 </TR>
75009 </TABLE>
75010 <P>
75011 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
75012 <TR valign="top">
75013 <TD width=15% BGCOLOR=#C0FFC0>
75014 <B>Field Name</B>
75015 </TD>
75016 <TD width=15% BGCOLOR=#C0FFC0>
75017 <B>Bits</B>
75018 </TD>
75019 <TD width=10% BGCOLOR=#C0FFC0>
75020 <B>Mask</B>
75021 </TD>
75022 <TD width=10% BGCOLOR=#C0FFC0>
75023 <B>Value</B>
75024 </TD>
75025 <TD width=15% BGCOLOR=#C0FFC0>
75026 <B>Shifted Value</B>
75027 </TD>
75028 <TD width=35% BGCOLOR=#C0FFC0>
75029 <B>Description</B>
75030 </TD>
75031 </TR>
75032 <TR valign="top">
75033 <TD width=15% BGCOLOR=#FBF5EF>
75034 <B>VREF_EN</B>
75035 </TD>
75036 <TD width=15% BGCOLOR=#FBF5EF>
75037 <B>0:0</B>
75038 </TD>
75039 <TD width=10% BGCOLOR=#FBF5EF>
75040 <B>1</B>
75041 </TD>
75042 <TD width=10% BGCOLOR=#FBF5EF>
75043 <B>1</B>
75044 </TD>
75045 <TD width=15% BGCOLOR=#FBF5EF>
75046 <B>1</B>
75047 </TD>
75048 <TD width=35% BGCOLOR=#FBF5EF>
75049 <B>Enables VREF internal generator</B>
75050 </TD>
75051 </TR>
75052 <TR valign="top">
75053 <TD width=15% BGCOLOR=#FBF5EF>
75054 <B>VREF_PULLUP_EN</B>
75055 </TD>
75056 <TD width=15% BGCOLOR=#FBF5EF>
75057 <B>1:1</B>
75058 </TD>
75059 <TD width=10% BGCOLOR=#FBF5EF>
75060 <B>2</B>
75061 </TD>
75062 <TD width=10% BGCOLOR=#FBF5EF>
75063 <B>0</B>
75064 </TD>
75065 <TD width=15% BGCOLOR=#FBF5EF>
75066 <B>0</B>
75067 </TD>
75068 <TD width=35% BGCOLOR=#FBF5EF>
75069 <B>Enables internal pullup. 0 - no pullup. 1 - pullup.</B>
75070 </TD>
75071 </TR>
75072 <TR valign="top">
75073 <TD width=15% BGCOLOR=#FBF5EF>
75074 <B>CLK_PULLUP_EN</B>
75075 </TD>
75076 <TD width=15% BGCOLOR=#FBF5EF>
75077 <B>8:8</B>
75078 </TD>
75079 <TD width=10% BGCOLOR=#FBF5EF>
75080 <B>100</B>
75081 </TD>
75082 <TD width=10% BGCOLOR=#FBF5EF>
75083 <B>0</B>
75084 </TD>
75085 <TD width=15% BGCOLOR=#FBF5EF>
75086 <B>0</B>
75087 </TD>
75088 <TD width=35% BGCOLOR=#FBF5EF>
75089 <B>Enables internal pullup. 0: no pullup. 1: pullup.</B>
75090 </TD>
75091 </TR>
75092 <TR valign="top">
75093 <TD width=15% BGCOLOR=#FBF5EF>
75094 <B>SRSTN_PULLUP_EN</B>
75095 </TD>
75096 <TD width=15% BGCOLOR=#FBF5EF>
75097 <B>9:9</B>
75098 </TD>
75099 <TD width=10% BGCOLOR=#FBF5EF>
75100 <B>200</B>
75101 </TD>
75102 <TD width=10% BGCOLOR=#FBF5EF>
75103 <B>0</B>
75104 </TD>
75105 <TD width=15% BGCOLOR=#FBF5EF>
75106 <B>0</B>
75107 </TD>
75108 <TD width=35% BGCOLOR=#FBF5EF>
75109 <B>Enables internal pullup. 0: no pullup. 1: pullup.</B>
75110 </TD>
75111 </TR>
75112 <TR valign="top">
75113 <TD width=15% BGCOLOR=#C0C0C0>
75114 <B>GPIOB_CTRL@0XF8000B00</B>
75115 </TD>
75116 <TD width=15% BGCOLOR=#C0C0C0>
75117 <B>31:0</B>
75118 </TD>
75119 <TD width=10% BGCOLOR=#C0C0C0>
75120 <B>303</B>
75121 </TD>
75122 <TD width=10% BGCOLOR=#C0C0C0>
75123 <B></B>
75124 </TD>
75125 <TD width=15% BGCOLOR=#C0C0C0>
75126 <B>1</B>
75127 </TD>
75128 <TD width=35% BGCOLOR=#C0C0C0>
75129 <B>PS IO Buffer Control</B>
75130 </TD>
75131 </TR>
75132 </TABLE>
75133 <P>
75134 <H1>DDRIOB SETTINGS</H1>
75135 <H2><a name="DDRIOB_ADDR0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_ADDR0</a></H2>
75136 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
75137 <TR valign="top">
75138 <TD width=15% BGCOLOR=#FFFF00>
75139 <B>Register Name</B>
75140 </TD>
75141 <TD width=15% BGCOLOR=#FFFF00>
75142 <B>Address</B>
75143 </TD>
75144 <TD width=10% BGCOLOR=#FFFF00>
75145 <B>Width</B>
75146 </TD>
75147 <TD width=10% BGCOLOR=#FFFF00>
75148 <B>Type</B>
75149 </TD>
75150 <TD width=15% BGCOLOR=#FFFF00>
75151 <B>Reset Value</B>
75152 </TD>
75153 <TD width=35% BGCOLOR=#FFFF00>
75154 <B>Description</B>
75155 </TD>
75156 </TR>
75157 <TR valign="top">
75158 <TD width=15% BGCOLOR=#FBF5EF>
75159 <B>DDRIOB_ADDR0</B>
75160 </TD>
75161 <TD width=15% BGCOLOR=#FBF5EF>
75162 <B>0XF8000B40</B>
75163 </TD>
75164 <TD width=10% BGCOLOR=#FBF5EF>
75165 <B>32</B>
75166 </TD>
75167 <TD width=10% BGCOLOR=#FBF5EF>
75168 <B>rw</B>
75169 </TD>
75170 <TD width=15% BGCOLOR=#FBF5EF>
75171 <B>0x00000000</B>
75172 </TD>
75173 <TD width=35% BGCOLOR=#FBF5EF>
75174 <B>--</B>
75175 </TD>
75176 </TR>
75177 </TABLE>
75178 <P>
75179 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
75180 <TR valign="top">
75181 <TD width=15% BGCOLOR=#C0FFC0>
75182 <B>Field Name</B>
75183 </TD>
75184 <TD width=15% BGCOLOR=#C0FFC0>
75185 <B>Bits</B>
75186 </TD>
75187 <TD width=10% BGCOLOR=#C0FFC0>
75188 <B>Mask</B>
75189 </TD>
75190 <TD width=10% BGCOLOR=#C0FFC0>
75191 <B>Value</B>
75192 </TD>
75193 <TD width=15% BGCOLOR=#C0FFC0>
75194 <B>Shifted Value</B>
75195 </TD>
75196 <TD width=35% BGCOLOR=#C0FFC0>
75197 <B>Description</B>
75198 </TD>
75199 </TR>
75200 <TR valign="top">
75201 <TD width=15% BGCOLOR=#FBF5EF>
75202 <B>INP_POWER</B>
75203 </TD>
75204 <TD width=15% BGCOLOR=#FBF5EF>
75205 <B>0:0</B>
75206 </TD>
75207 <TD width=10% BGCOLOR=#FBF5EF>
75208 <B>1</B>
75209 </TD>
75210 <TD width=10% BGCOLOR=#FBF5EF>
75211 <B>0</B>
75212 </TD>
75213 <TD width=15% BGCOLOR=#FBF5EF>
75214 <B>0</B>
75215 </TD>
75216 <TD width=35% BGCOLOR=#FBF5EF>
75217 <B>Specifies DDR IOB input amp power mode. 0: low power mode. 1: high performance mode.</B>
75218 </TD>
75219 </TR>
75220 <TR valign="top">
75221 <TD width=15% BGCOLOR=#FBF5EF>
75222 <B>INP_TYPE</B>
75223 </TD>
75224 <TD width=15% BGCOLOR=#FBF5EF>
75225 <B>2:1</B>
75226 </TD>
75227 <TD width=10% BGCOLOR=#FBF5EF>
75228 <B>6</B>
75229 </TD>
75230 <TD width=10% BGCOLOR=#FBF5EF>
75231 <B>0</B>
75232 </TD>
75233 <TD width=15% BGCOLOR=#FBF5EF>
75234 <B>0</B>
75235 </TD>
75236 <TD width=35% BGCOLOR=#FBF5EF>
75237 <B>Input buffer controls. 00: Input off, reads 0. 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
75238 </TD>
75239 </TR>
75240 <TR valign="top">
75241 <TD width=15% BGCOLOR=#FBF5EF>
75242 <B>DCI_UPDATE</B>
75243 </TD>
75244 <TD width=15% BGCOLOR=#FBF5EF>
75245 <B>3:3</B>
75246 </TD>
75247 <TD width=10% BGCOLOR=#FBF5EF>
75248 <B>8</B>
75249 </TD>
75250 <TD width=10% BGCOLOR=#FBF5EF>
75251 <B>0</B>
75252 </TD>
75253 <TD width=15% BGCOLOR=#FBF5EF>
75254 <B>0</B>
75255 </TD>
75256 <TD width=35% BGCOLOR=#FBF5EF>
75257 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
75258 </TD>
75259 </TR>
75260 <TR valign="top">
75261 <TD width=15% BGCOLOR=#FBF5EF>
75262 <B>TERM_EN</B>
75263 </TD>
75264 <TD width=15% BGCOLOR=#FBF5EF>
75265 <B>4:4</B>
75266 </TD>
75267 <TD width=10% BGCOLOR=#FBF5EF>
75268 <B>10</B>
75269 </TD>
75270 <TD width=10% BGCOLOR=#FBF5EF>
75271 <B>0</B>
75272 </TD>
75273 <TD width=15% BGCOLOR=#FBF5EF>
75274 <B>0</B>
75275 </TD>
75276 <TD width=35% BGCOLOR=#FBF5EF>
75277 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
75278 </TD>
75279 </TR>
75280 <TR valign="top">
75281 <TD width=15% BGCOLOR=#FBF5EF>
75282 <B>DCR_TYPE</B>
75283 </TD>
75284 <TD width=15% BGCOLOR=#FBF5EF>
75285 <B>6:5</B>
75286 </TD>
75287 <TD width=10% BGCOLOR=#FBF5EF>
75288 <B>60</B>
75289 </TD>
75290 <TD width=10% BGCOLOR=#FBF5EF>
75291 <B>0</B>
75292 </TD>
75293 <TD width=15% BGCOLOR=#FBF5EF>
75294 <B>0</B>
75295 </TD>
75296 <TD width=35% BGCOLOR=#FBF5EF>
75297 <B>DCI Update 00: DCI Disabled 01: DCI Drive (HSTL12_DCI) 10: reserved 11: DCI Termination (SSTL15_T_DCI)</B>
75298 </TD>
75299 </TR>
75300 <TR valign="top">
75301 <TD width=15% BGCOLOR=#FBF5EF>
75302 <B>IBUF_DISABLE_MODE</B>
75303 </TD>
75304 <TD width=15% BGCOLOR=#FBF5EF>
75305 <B>7:7</B>
75306 </TD>
75307 <TD width=10% BGCOLOR=#FBF5EF>
75308 <B>80</B>
75309 </TD>
75310 <TD width=10% BGCOLOR=#FBF5EF>
75311 <B>0</B>
75312 </TD>
75313 <TD width=15% BGCOLOR=#FBF5EF>
75314 <B>0</B>
75315 </TD>
75316 <TD width=35% BGCOLOR=#FBF5EF>
75317 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
75318 </TD>
75319 </TR>
75320 <TR valign="top">
75321 <TD width=15% BGCOLOR=#FBF5EF>
75322 <B>TERM_DISABLE_MODE</B>
75323 </TD>
75324 <TD width=15% BGCOLOR=#FBF5EF>
75325 <B>8:8</B>
75326 </TD>
75327 <TD width=10% BGCOLOR=#FBF5EF>
75328 <B>100</B>
75329 </TD>
75330 <TD width=10% BGCOLOR=#FBF5EF>
75331 <B>0</B>
75332 </TD>
75333 <TD width=15% BGCOLOR=#FBF5EF>
75334 <B>0</B>
75335 </TD>
75336 <TD width=35% BGCOLOR=#FBF5EF>
75337 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
75338 </TD>
75339 </TR>
75340 <TR valign="top">
75341 <TD width=15% BGCOLOR=#FBF5EF>
75342 <B>OUTPUT_EN</B>
75343 </TD>
75344 <TD width=15% BGCOLOR=#FBF5EF>
75345 <B>10:9</B>
75346 </TD>
75347 <TD width=10% BGCOLOR=#FBF5EF>
75348 <B>600</B>
75349 </TD>
75350 <TD width=10% BGCOLOR=#FBF5EF>
75351 <B>3</B>
75352 </TD>
75353 <TD width=15% BGCOLOR=#FBF5EF>
75354 <B>600</B>
75355 </TD>
75356 <TD width=35% BGCOLOR=#FBF5EF>
75357 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
75358 </TD>
75359 </TR>
75360 <TR valign="top">
75361 <TD width=15% BGCOLOR=#FBF5EF>
75362 <B>PULLUP_EN</B>
75363 </TD>
75364 <TD width=15% BGCOLOR=#FBF5EF>
75365 <B>11:11</B>
75366 </TD>
75367 <TD width=10% BGCOLOR=#FBF5EF>
75368 <B>800</B>
75369 </TD>
75370 <TD width=10% BGCOLOR=#FBF5EF>
75371 <B>0</B>
75372 </TD>
75373 <TD width=15% BGCOLOR=#FBF5EF>
75374 <B>0</B>
75375 </TD>
75376 <TD width=35% BGCOLOR=#FBF5EF>
75377 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
75378 </TD>
75379 </TR>
75380 <TR valign="top">
75381 <TD width=15% BGCOLOR=#C0C0C0>
75382 <B>DDRIOB_ADDR0@0XF8000B40</B>
75383 </TD>
75384 <TD width=15% BGCOLOR=#C0C0C0>
75385 <B>31:0</B>
75386 </TD>
75387 <TD width=10% BGCOLOR=#C0C0C0>
75388 <B>fff</B>
75389 </TD>
75390 <TD width=10% BGCOLOR=#C0C0C0>
75391 <B></B>
75392 </TD>
75393 <TD width=15% BGCOLOR=#C0C0C0>
75394 <B>600</B>
75395 </TD>
75396 <TD width=35% BGCOLOR=#C0C0C0>
75397 <B>DDR IOB Config for Address 0</B>
75398 </TD>
75399 </TR>
75400 </TABLE>
75401 <P>
75402 <H2><a name="DDRIOB_ADDR1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_ADDR1</a></H2>
75403 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
75404 <TR valign="top">
75405 <TD width=15% BGCOLOR=#FFFF00>
75406 <B>Register Name</B>
75407 </TD>
75408 <TD width=15% BGCOLOR=#FFFF00>
75409 <B>Address</B>
75410 </TD>
75411 <TD width=10% BGCOLOR=#FFFF00>
75412 <B>Width</B>
75413 </TD>
75414 <TD width=10% BGCOLOR=#FFFF00>
75415 <B>Type</B>
75416 </TD>
75417 <TD width=15% BGCOLOR=#FFFF00>
75418 <B>Reset Value</B>
75419 </TD>
75420 <TD width=35% BGCOLOR=#FFFF00>
75421 <B>Description</B>
75422 </TD>
75423 </TR>
75424 <TR valign="top">
75425 <TD width=15% BGCOLOR=#FBF5EF>
75426 <B>DDRIOB_ADDR1</B>
75427 </TD>
75428 <TD width=15% BGCOLOR=#FBF5EF>
75429 <B>0XF8000B44</B>
75430 </TD>
75431 <TD width=10% BGCOLOR=#FBF5EF>
75432 <B>32</B>
75433 </TD>
75434 <TD width=10% BGCOLOR=#FBF5EF>
75435 <B>rw</B>
75436 </TD>
75437 <TD width=15% BGCOLOR=#FBF5EF>
75438 <B>0x00000000</B>
75439 </TD>
75440 <TD width=35% BGCOLOR=#FBF5EF>
75441 <B>--</B>
75442 </TD>
75443 </TR>
75444 </TABLE>
75445 <P>
75446 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
75447 <TR valign="top">
75448 <TD width=15% BGCOLOR=#C0FFC0>
75449 <B>Field Name</B>
75450 </TD>
75451 <TD width=15% BGCOLOR=#C0FFC0>
75452 <B>Bits</B>
75453 </TD>
75454 <TD width=10% BGCOLOR=#C0FFC0>
75455 <B>Mask</B>
75456 </TD>
75457 <TD width=10% BGCOLOR=#C0FFC0>
75458 <B>Value</B>
75459 </TD>
75460 <TD width=15% BGCOLOR=#C0FFC0>
75461 <B>Shifted Value</B>
75462 </TD>
75463 <TD width=35% BGCOLOR=#C0FFC0>
75464 <B>Description</B>
75465 </TD>
75466 </TR>
75467 <TR valign="top">
75468 <TD width=15% BGCOLOR=#FBF5EF>
75469 <B>INP_POWER</B>
75470 </TD>
75471 <TD width=15% BGCOLOR=#FBF5EF>
75472 <B>0:0</B>
75473 </TD>
75474 <TD width=10% BGCOLOR=#FBF5EF>
75475 <B>1</B>
75476 </TD>
75477 <TD width=10% BGCOLOR=#FBF5EF>
75478 <B>0</B>
75479 </TD>
75480 <TD width=15% BGCOLOR=#FBF5EF>
75481 <B>0</B>
75482 </TD>
75483 <TD width=35% BGCOLOR=#FBF5EF>
75484 <B>Specifies DDR IOB input amp power mode. 0: low power mode. 1: high performance mode.</B>
75485 </TD>
75486 </TR>
75487 <TR valign="top">
75488 <TD width=15% BGCOLOR=#FBF5EF>
75489 <B>INP_TYPE</B>
75490 </TD>
75491 <TD width=15% BGCOLOR=#FBF5EF>
75492 <B>2:1</B>
75493 </TD>
75494 <TD width=10% BGCOLOR=#FBF5EF>
75495 <B>6</B>
75496 </TD>
75497 <TD width=10% BGCOLOR=#FBF5EF>
75498 <B>0</B>
75499 </TD>
75500 <TD width=15% BGCOLOR=#FBF5EF>
75501 <B>0</B>
75502 </TD>
75503 <TD width=35% BGCOLOR=#FBF5EF>
75504 <B>Input buffer controls. 00: Input off, reads 0. 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
75505 </TD>
75506 </TR>
75507 <TR valign="top">
75508 <TD width=15% BGCOLOR=#FBF5EF>
75509 <B>DCI_UPDATE</B>
75510 </TD>
75511 <TD width=15% BGCOLOR=#FBF5EF>
75512 <B>3:3</B>
75513 </TD>
75514 <TD width=10% BGCOLOR=#FBF5EF>
75515 <B>8</B>
75516 </TD>
75517 <TD width=10% BGCOLOR=#FBF5EF>
75518 <B>0</B>
75519 </TD>
75520 <TD width=15% BGCOLOR=#FBF5EF>
75521 <B>0</B>
75522 </TD>
75523 <TD width=35% BGCOLOR=#FBF5EF>
75524 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
75525 </TD>
75526 </TR>
75527 <TR valign="top">
75528 <TD width=15% BGCOLOR=#FBF5EF>
75529 <B>TERM_EN</B>
75530 </TD>
75531 <TD width=15% BGCOLOR=#FBF5EF>
75532 <B>4:4</B>
75533 </TD>
75534 <TD width=10% BGCOLOR=#FBF5EF>
75535 <B>10</B>
75536 </TD>
75537 <TD width=10% BGCOLOR=#FBF5EF>
75538 <B>0</B>
75539 </TD>
75540 <TD width=15% BGCOLOR=#FBF5EF>
75541 <B>0</B>
75542 </TD>
75543 <TD width=35% BGCOLOR=#FBF5EF>
75544 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
75545 </TD>
75546 </TR>
75547 <TR valign="top">
75548 <TD width=15% BGCOLOR=#FBF5EF>
75549 <B>DCR_TYPE</B>
75550 </TD>
75551 <TD width=15% BGCOLOR=#FBF5EF>
75552 <B>6:5</B>
75553 </TD>
75554 <TD width=10% BGCOLOR=#FBF5EF>
75555 <B>60</B>
75556 </TD>
75557 <TD width=10% BGCOLOR=#FBF5EF>
75558 <B>0</B>
75559 </TD>
75560 <TD width=15% BGCOLOR=#FBF5EF>
75561 <B>0</B>
75562 </TD>
75563 <TD width=35% BGCOLOR=#FBF5EF>
75564 <B>DCI Update 00: DCI Disabled 01: DCI Drive (HSTL12_DCI) 10: reserved 11: DCI Termination (SSTL15_T_DCI)</B>
75565 </TD>
75566 </TR>
75567 <TR valign="top">
75568 <TD width=15% BGCOLOR=#FBF5EF>
75569 <B>IBUF_DISABLE_MODE</B>
75570 </TD>
75571 <TD width=15% BGCOLOR=#FBF5EF>
75572 <B>7:7</B>
75573 </TD>
75574 <TD width=10% BGCOLOR=#FBF5EF>
75575 <B>80</B>
75576 </TD>
75577 <TD width=10% BGCOLOR=#FBF5EF>
75578 <B>0</B>
75579 </TD>
75580 <TD width=15% BGCOLOR=#FBF5EF>
75581 <B>0</B>
75582 </TD>
75583 <TD width=35% BGCOLOR=#FBF5EF>
75584 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
75585 </TD>
75586 </TR>
75587 <TR valign="top">
75588 <TD width=15% BGCOLOR=#FBF5EF>
75589 <B>TERM_DISABLE_MODE</B>
75590 </TD>
75591 <TD width=15% BGCOLOR=#FBF5EF>
75592 <B>8:8</B>
75593 </TD>
75594 <TD width=10% BGCOLOR=#FBF5EF>
75595 <B>100</B>
75596 </TD>
75597 <TD width=10% BGCOLOR=#FBF5EF>
75598 <B>0</B>
75599 </TD>
75600 <TD width=15% BGCOLOR=#FBF5EF>
75601 <B>0</B>
75602 </TD>
75603 <TD width=35% BGCOLOR=#FBF5EF>
75604 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
75605 </TD>
75606 </TR>
75607 <TR valign="top">
75608 <TD width=15% BGCOLOR=#FBF5EF>
75609 <B>OUTPUT_EN</B>
75610 </TD>
75611 <TD width=15% BGCOLOR=#FBF5EF>
75612 <B>10:9</B>
75613 </TD>
75614 <TD width=10% BGCOLOR=#FBF5EF>
75615 <B>600</B>
75616 </TD>
75617 <TD width=10% BGCOLOR=#FBF5EF>
75618 <B>3</B>
75619 </TD>
75620 <TD width=15% BGCOLOR=#FBF5EF>
75621 <B>600</B>
75622 </TD>
75623 <TD width=35% BGCOLOR=#FBF5EF>
75624 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
75625 </TD>
75626 </TR>
75627 <TR valign="top">
75628 <TD width=15% BGCOLOR=#FBF5EF>
75629 <B>PULLUP_EN</B>
75630 </TD>
75631 <TD width=15% BGCOLOR=#FBF5EF>
75632 <B>11:11</B>
75633 </TD>
75634 <TD width=10% BGCOLOR=#FBF5EF>
75635 <B>800</B>
75636 </TD>
75637 <TD width=10% BGCOLOR=#FBF5EF>
75638 <B>0</B>
75639 </TD>
75640 <TD width=15% BGCOLOR=#FBF5EF>
75641 <B>0</B>
75642 </TD>
75643 <TD width=35% BGCOLOR=#FBF5EF>
75644 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
75645 </TD>
75646 </TR>
75647 <TR valign="top">
75648 <TD width=15% BGCOLOR=#C0C0C0>
75649 <B>DDRIOB_ADDR1@0XF8000B44</B>
75650 </TD>
75651 <TD width=15% BGCOLOR=#C0C0C0>
75652 <B>31:0</B>
75653 </TD>
75654 <TD width=10% BGCOLOR=#C0C0C0>
75655 <B>fff</B>
75656 </TD>
75657 <TD width=10% BGCOLOR=#C0C0C0>
75658 <B></B>
75659 </TD>
75660 <TD width=15% BGCOLOR=#C0C0C0>
75661 <B>600</B>
75662 </TD>
75663 <TD width=35% BGCOLOR=#C0C0C0>
75664 <B>DDR IOB Config for Address 1</B>
75665 </TD>
75666 </TR>
75667 </TABLE>
75668 <P>
75669 <H2><a name="DDRIOB_DATA0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA0</a></H2>
75670 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
75671 <TR valign="top">
75672 <TD width=15% BGCOLOR=#FFFF00>
75673 <B>Register Name</B>
75674 </TD>
75675 <TD width=15% BGCOLOR=#FFFF00>
75676 <B>Address</B>
75677 </TD>
75678 <TD width=10% BGCOLOR=#FFFF00>
75679 <B>Width</B>
75680 </TD>
75681 <TD width=10% BGCOLOR=#FFFF00>
75682 <B>Type</B>
75683 </TD>
75684 <TD width=15% BGCOLOR=#FFFF00>
75685 <B>Reset Value</B>
75686 </TD>
75687 <TD width=35% BGCOLOR=#FFFF00>
75688 <B>Description</B>
75689 </TD>
75690 </TR>
75691 <TR valign="top">
75692 <TD width=15% BGCOLOR=#FBF5EF>
75693 <B>DDRIOB_DATA0</B>
75694 </TD>
75695 <TD width=15% BGCOLOR=#FBF5EF>
75696 <B>0XF8000B48</B>
75697 </TD>
75698 <TD width=10% BGCOLOR=#FBF5EF>
75699 <B>32</B>
75700 </TD>
75701 <TD width=10% BGCOLOR=#FBF5EF>
75702 <B>rw</B>
75703 </TD>
75704 <TD width=15% BGCOLOR=#FBF5EF>
75705 <B>0x00000000</B>
75706 </TD>
75707 <TD width=35% BGCOLOR=#FBF5EF>
75708 <B>--</B>
75709 </TD>
75710 </TR>
75711 </TABLE>
75712 <P>
75713 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
75714 <TR valign="top">
75715 <TD width=15% BGCOLOR=#C0FFC0>
75716 <B>Field Name</B>
75717 </TD>
75718 <TD width=15% BGCOLOR=#C0FFC0>
75719 <B>Bits</B>
75720 </TD>
75721 <TD width=10% BGCOLOR=#C0FFC0>
75722 <B>Mask</B>
75723 </TD>
75724 <TD width=10% BGCOLOR=#C0FFC0>
75725 <B>Value</B>
75726 </TD>
75727 <TD width=15% BGCOLOR=#C0FFC0>
75728 <B>Shifted Value</B>
75729 </TD>
75730 <TD width=35% BGCOLOR=#C0FFC0>
75731 <B>Description</B>
75732 </TD>
75733 </TR>
75734 <TR valign="top">
75735 <TD width=15% BGCOLOR=#FBF5EF>
75736 <B>INP_POWER</B>
75737 </TD>
75738 <TD width=15% BGCOLOR=#FBF5EF>
75739 <B>0:0</B>
75740 </TD>
75741 <TD width=10% BGCOLOR=#FBF5EF>
75742 <B>1</B>
75743 </TD>
75744 <TD width=10% BGCOLOR=#FBF5EF>
75745 <B>0</B>
75746 </TD>
75747 <TD width=15% BGCOLOR=#FBF5EF>
75748 <B>0</B>
75749 </TD>
75750 <TD width=35% BGCOLOR=#FBF5EF>
75751 <B>Specifies DDR IOB input amp power mode. 0: low power mode. 1: high performance mode.</B>
75752 </TD>
75753 </TR>
75754 <TR valign="top">
75755 <TD width=15% BGCOLOR=#FBF5EF>
75756 <B>INP_TYPE</B>
75757 </TD>
75758 <TD width=15% BGCOLOR=#FBF5EF>
75759 <B>2:1</B>
75760 </TD>
75761 <TD width=10% BGCOLOR=#FBF5EF>
75762 <B>6</B>
75763 </TD>
75764 <TD width=10% BGCOLOR=#FBF5EF>
75765 <B>1</B>
75766 </TD>
75767 <TD width=15% BGCOLOR=#FBF5EF>
75768 <B>2</B>
75769 </TD>
75770 <TD width=35% BGCOLOR=#FBF5EF>
75771 <B>Input buffer controls. 00: Input off, reads 0. 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
75772 </TD>
75773 </TR>
75774 <TR valign="top">
75775 <TD width=15% BGCOLOR=#FBF5EF>
75776 <B>DCI_UPDATE</B>
75777 </TD>
75778 <TD width=15% BGCOLOR=#FBF5EF>
75779 <B>3:3</B>
75780 </TD>
75781 <TD width=10% BGCOLOR=#FBF5EF>
75782 <B>8</B>
75783 </TD>
75784 <TD width=10% BGCOLOR=#FBF5EF>
75785 <B>0</B>
75786 </TD>
75787 <TD width=15% BGCOLOR=#FBF5EF>
75788 <B>0</B>
75789 </TD>
75790 <TD width=35% BGCOLOR=#FBF5EF>
75791 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
75792 </TD>
75793 </TR>
75794 <TR valign="top">
75795 <TD width=15% BGCOLOR=#FBF5EF>
75796 <B>TERM_EN</B>
75797 </TD>
75798 <TD width=15% BGCOLOR=#FBF5EF>
75799 <B>4:4</B>
75800 </TD>
75801 <TD width=10% BGCOLOR=#FBF5EF>
75802 <B>10</B>
75803 </TD>
75804 <TD width=10% BGCOLOR=#FBF5EF>
75805 <B>1</B>
75806 </TD>
75807 <TD width=15% BGCOLOR=#FBF5EF>
75808 <B>10</B>
75809 </TD>
75810 <TD width=35% BGCOLOR=#FBF5EF>
75811 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
75812 </TD>
75813 </TR>
75814 <TR valign="top">
75815 <TD width=15% BGCOLOR=#FBF5EF>
75816 <B>DCR_TYPE</B>
75817 </TD>
75818 <TD width=15% BGCOLOR=#FBF5EF>
75819 <B>6:5</B>
75820 </TD>
75821 <TD width=10% BGCOLOR=#FBF5EF>
75822 <B>60</B>
75823 </TD>
75824 <TD width=10% BGCOLOR=#FBF5EF>
75825 <B>3</B>
75826 </TD>
75827 <TD width=15% BGCOLOR=#FBF5EF>
75828 <B>60</B>
75829 </TD>
75830 <TD width=35% BGCOLOR=#FBF5EF>
75831 <B>DCI Update 00: DCI Disabled 01: DCI Drive (HSTL12_DCI) 10: reserved 11: DCI Termination (SSTL15_T_DCI)</B>
75832 </TD>
75833 </TR>
75834 <TR valign="top">
75835 <TD width=15% BGCOLOR=#FBF5EF>
75836 <B>IBUF_DISABLE_MODE</B>
75837 </TD>
75838 <TD width=15% BGCOLOR=#FBF5EF>
75839 <B>7:7</B>
75840 </TD>
75841 <TD width=10% BGCOLOR=#FBF5EF>
75842 <B>80</B>
75843 </TD>
75844 <TD width=10% BGCOLOR=#FBF5EF>
75845 <B>0</B>
75846 </TD>
75847 <TD width=15% BGCOLOR=#FBF5EF>
75848 <B>0</B>
75849 </TD>
75850 <TD width=35% BGCOLOR=#FBF5EF>
75851 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
75852 </TD>
75853 </TR>
75854 <TR valign="top">
75855 <TD width=15% BGCOLOR=#FBF5EF>
75856 <B>TERM_DISABLE_MODE</B>
75857 </TD>
75858 <TD width=15% BGCOLOR=#FBF5EF>
75859 <B>8:8</B>
75860 </TD>
75861 <TD width=10% BGCOLOR=#FBF5EF>
75862 <B>100</B>
75863 </TD>
75864 <TD width=10% BGCOLOR=#FBF5EF>
75865 <B>0</B>
75866 </TD>
75867 <TD width=15% BGCOLOR=#FBF5EF>
75868 <B>0</B>
75869 </TD>
75870 <TD width=35% BGCOLOR=#FBF5EF>
75871 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
75872 </TD>
75873 </TR>
75874 <TR valign="top">
75875 <TD width=15% BGCOLOR=#FBF5EF>
75876 <B>OUTPUT_EN</B>
75877 </TD>
75878 <TD width=15% BGCOLOR=#FBF5EF>
75879 <B>10:9</B>
75880 </TD>
75881 <TD width=10% BGCOLOR=#FBF5EF>
75882 <B>600</B>
75883 </TD>
75884 <TD width=10% BGCOLOR=#FBF5EF>
75885 <B>3</B>
75886 </TD>
75887 <TD width=15% BGCOLOR=#FBF5EF>
75888 <B>600</B>
75889 </TD>
75890 <TD width=35% BGCOLOR=#FBF5EF>
75891 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
75892 </TD>
75893 </TR>
75894 <TR valign="top">
75895 <TD width=15% BGCOLOR=#FBF5EF>
75896 <B>PULLUP_EN</B>
75897 </TD>
75898 <TD width=15% BGCOLOR=#FBF5EF>
75899 <B>11:11</B>
75900 </TD>
75901 <TD width=10% BGCOLOR=#FBF5EF>
75902 <B>800</B>
75903 </TD>
75904 <TD width=10% BGCOLOR=#FBF5EF>
75905 <B>0</B>
75906 </TD>
75907 <TD width=15% BGCOLOR=#FBF5EF>
75908 <B>0</B>
75909 </TD>
75910 <TD width=35% BGCOLOR=#FBF5EF>
75911 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
75912 </TD>
75913 </TR>
75914 <TR valign="top">
75915 <TD width=15% BGCOLOR=#C0C0C0>
75916 <B>DDRIOB_DATA0@0XF8000B48</B>
75917 </TD>
75918 <TD width=15% BGCOLOR=#C0C0C0>
75919 <B>31:0</B>
75920 </TD>
75921 <TD width=10% BGCOLOR=#C0C0C0>
75922 <B>fff</B>
75923 </TD>
75924 <TD width=10% BGCOLOR=#C0C0C0>
75925 <B></B>
75926 </TD>
75927 <TD width=15% BGCOLOR=#C0C0C0>
75928 <B>672</B>
75929 </TD>
75930 <TD width=35% BGCOLOR=#C0C0C0>
75931 <B>DDR IOB Config for Data 15:0</B>
75932 </TD>
75933 </TR>
75934 </TABLE>
75935 <P>
75936 <H2><a name="DDRIOB_DATA1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA1</a></H2>
75937 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
75938 <TR valign="top">
75939 <TD width=15% BGCOLOR=#FFFF00>
75940 <B>Register Name</B>
75941 </TD>
75942 <TD width=15% BGCOLOR=#FFFF00>
75943 <B>Address</B>
75944 </TD>
75945 <TD width=10% BGCOLOR=#FFFF00>
75946 <B>Width</B>
75947 </TD>
75948 <TD width=10% BGCOLOR=#FFFF00>
75949 <B>Type</B>
75950 </TD>
75951 <TD width=15% BGCOLOR=#FFFF00>
75952 <B>Reset Value</B>
75953 </TD>
75954 <TD width=35% BGCOLOR=#FFFF00>
75955 <B>Description</B>
75956 </TD>
75957 </TR>
75958 <TR valign="top">
75959 <TD width=15% BGCOLOR=#FBF5EF>
75960 <B>DDRIOB_DATA1</B>
75961 </TD>
75962 <TD width=15% BGCOLOR=#FBF5EF>
75963 <B>0XF8000B4C</B>
75964 </TD>
75965 <TD width=10% BGCOLOR=#FBF5EF>
75966 <B>32</B>
75967 </TD>
75968 <TD width=10% BGCOLOR=#FBF5EF>
75969 <B>rw</B>
75970 </TD>
75971 <TD width=15% BGCOLOR=#FBF5EF>
75972 <B>0x00000000</B>
75973 </TD>
75974 <TD width=35% BGCOLOR=#FBF5EF>
75975 <B>--</B>
75976 </TD>
75977 </TR>
75978 </TABLE>
75979 <P>
75980 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
75981 <TR valign="top">
75982 <TD width=15% BGCOLOR=#C0FFC0>
75983 <B>Field Name</B>
75984 </TD>
75985 <TD width=15% BGCOLOR=#C0FFC0>
75986 <B>Bits</B>
75987 </TD>
75988 <TD width=10% BGCOLOR=#C0FFC0>
75989 <B>Mask</B>
75990 </TD>
75991 <TD width=10% BGCOLOR=#C0FFC0>
75992 <B>Value</B>
75993 </TD>
75994 <TD width=15% BGCOLOR=#C0FFC0>
75995 <B>Shifted Value</B>
75996 </TD>
75997 <TD width=35% BGCOLOR=#C0FFC0>
75998 <B>Description</B>
75999 </TD>
76000 </TR>
76001 <TR valign="top">
76002 <TD width=15% BGCOLOR=#FBF5EF>
76003 <B>INP_POWER</B>
76004 </TD>
76005 <TD width=15% BGCOLOR=#FBF5EF>
76006 <B>0:0</B>
76007 </TD>
76008 <TD width=10% BGCOLOR=#FBF5EF>
76009 <B>1</B>
76010 </TD>
76011 <TD width=10% BGCOLOR=#FBF5EF>
76012 <B>0</B>
76013 </TD>
76014 <TD width=15% BGCOLOR=#FBF5EF>
76015 <B>0</B>
76016 </TD>
76017 <TD width=35% BGCOLOR=#FBF5EF>
76018 <B>Specifies DDR IOB input amp power mode. 0: low power mode. 1: high performance mode.</B>
76019 </TD>
76020 </TR>
76021 <TR valign="top">
76022 <TD width=15% BGCOLOR=#FBF5EF>
76023 <B>INP_TYPE</B>
76024 </TD>
76025 <TD width=15% BGCOLOR=#FBF5EF>
76026 <B>2:1</B>
76027 </TD>
76028 <TD width=10% BGCOLOR=#FBF5EF>
76029 <B>6</B>
76030 </TD>
76031 <TD width=10% BGCOLOR=#FBF5EF>
76032 <B>1</B>
76033 </TD>
76034 <TD width=15% BGCOLOR=#FBF5EF>
76035 <B>2</B>
76036 </TD>
76037 <TD width=35% BGCOLOR=#FBF5EF>
76038 <B>Input buffer controls. 00: Input off, reads 0. 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
76039 </TD>
76040 </TR>
76041 <TR valign="top">
76042 <TD width=15% BGCOLOR=#FBF5EF>
76043 <B>DCI_UPDATE</B>
76044 </TD>
76045 <TD width=15% BGCOLOR=#FBF5EF>
76046 <B>3:3</B>
76047 </TD>
76048 <TD width=10% BGCOLOR=#FBF5EF>
76049 <B>8</B>
76050 </TD>
76051 <TD width=10% BGCOLOR=#FBF5EF>
76052 <B>0</B>
76053 </TD>
76054 <TD width=15% BGCOLOR=#FBF5EF>
76055 <B>0</B>
76056 </TD>
76057 <TD width=35% BGCOLOR=#FBF5EF>
76058 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
76059 </TD>
76060 </TR>
76061 <TR valign="top">
76062 <TD width=15% BGCOLOR=#FBF5EF>
76063 <B>TERM_EN</B>
76064 </TD>
76065 <TD width=15% BGCOLOR=#FBF5EF>
76066 <B>4:4</B>
76067 </TD>
76068 <TD width=10% BGCOLOR=#FBF5EF>
76069 <B>10</B>
76070 </TD>
76071 <TD width=10% BGCOLOR=#FBF5EF>
76072 <B>1</B>
76073 </TD>
76074 <TD width=15% BGCOLOR=#FBF5EF>
76075 <B>10</B>
76076 </TD>
76077 <TD width=35% BGCOLOR=#FBF5EF>
76078 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
76079 </TD>
76080 </TR>
76081 <TR valign="top">
76082 <TD width=15% BGCOLOR=#FBF5EF>
76083 <B>DCR_TYPE</B>
76084 </TD>
76085 <TD width=15% BGCOLOR=#FBF5EF>
76086 <B>6:5</B>
76087 </TD>
76088 <TD width=10% BGCOLOR=#FBF5EF>
76089 <B>60</B>
76090 </TD>
76091 <TD width=10% BGCOLOR=#FBF5EF>
76092 <B>3</B>
76093 </TD>
76094 <TD width=15% BGCOLOR=#FBF5EF>
76095 <B>60</B>
76096 </TD>
76097 <TD width=35% BGCOLOR=#FBF5EF>
76098 <B>DCI Update 00: DCI Disabled 01: DCI Drive (HSTL12_DCI) 10: reserved 11: DCI Termination (SSTL15_T_DCI)</B>
76099 </TD>
76100 </TR>
76101 <TR valign="top">
76102 <TD width=15% BGCOLOR=#FBF5EF>
76103 <B>IBUF_DISABLE_MODE</B>
76104 </TD>
76105 <TD width=15% BGCOLOR=#FBF5EF>
76106 <B>7:7</B>
76107 </TD>
76108 <TD width=10% BGCOLOR=#FBF5EF>
76109 <B>80</B>
76110 </TD>
76111 <TD width=10% BGCOLOR=#FBF5EF>
76112 <B>0</B>
76113 </TD>
76114 <TD width=15% BGCOLOR=#FBF5EF>
76115 <B>0</B>
76116 </TD>
76117 <TD width=35% BGCOLOR=#FBF5EF>
76118 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
76119 </TD>
76120 </TR>
76121 <TR valign="top">
76122 <TD width=15% BGCOLOR=#FBF5EF>
76123 <B>TERM_DISABLE_MODE</B>
76124 </TD>
76125 <TD width=15% BGCOLOR=#FBF5EF>
76126 <B>8:8</B>
76127 </TD>
76128 <TD width=10% BGCOLOR=#FBF5EF>
76129 <B>100</B>
76130 </TD>
76131 <TD width=10% BGCOLOR=#FBF5EF>
76132 <B>0</B>
76133 </TD>
76134 <TD width=15% BGCOLOR=#FBF5EF>
76135 <B>0</B>
76136 </TD>
76137 <TD width=35% BGCOLOR=#FBF5EF>
76138 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
76139 </TD>
76140 </TR>
76141 <TR valign="top">
76142 <TD width=15% BGCOLOR=#FBF5EF>
76143 <B>OUTPUT_EN</B>
76144 </TD>
76145 <TD width=15% BGCOLOR=#FBF5EF>
76146 <B>10:9</B>
76147 </TD>
76148 <TD width=10% BGCOLOR=#FBF5EF>
76149 <B>600</B>
76150 </TD>
76151 <TD width=10% BGCOLOR=#FBF5EF>
76152 <B>3</B>
76153 </TD>
76154 <TD width=15% BGCOLOR=#FBF5EF>
76155 <B>600</B>
76156 </TD>
76157 <TD width=35% BGCOLOR=#FBF5EF>
76158 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
76159 </TD>
76160 </TR>
76161 <TR valign="top">
76162 <TD width=15% BGCOLOR=#FBF5EF>
76163 <B>PULLUP_EN</B>
76164 </TD>
76165 <TD width=15% BGCOLOR=#FBF5EF>
76166 <B>11:11</B>
76167 </TD>
76168 <TD width=10% BGCOLOR=#FBF5EF>
76169 <B>800</B>
76170 </TD>
76171 <TD width=10% BGCOLOR=#FBF5EF>
76172 <B>0</B>
76173 </TD>
76174 <TD width=15% BGCOLOR=#FBF5EF>
76175 <B>0</B>
76176 </TD>
76177 <TD width=35% BGCOLOR=#FBF5EF>
76178 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
76179 </TD>
76180 </TR>
76181 <TR valign="top">
76182 <TD width=15% BGCOLOR=#C0C0C0>
76183 <B>DDRIOB_DATA1@0XF8000B4C</B>
76184 </TD>
76185 <TD width=15% BGCOLOR=#C0C0C0>
76186 <B>31:0</B>
76187 </TD>
76188 <TD width=10% BGCOLOR=#C0C0C0>
76189 <B>fff</B>
76190 </TD>
76191 <TD width=10% BGCOLOR=#C0C0C0>
76192 <B></B>
76193 </TD>
76194 <TD width=15% BGCOLOR=#C0C0C0>
76195 <B>672</B>
76196 </TD>
76197 <TD width=35% BGCOLOR=#C0C0C0>
76198 <B>DDR IOB Config for Data 31:16</B>
76199 </TD>
76200 </TR>
76201 </TABLE>
76202 <P>
76203 <H2><a name="DDRIOB_DIFF0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF0</a></H2>
76204 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
76205 <TR valign="top">
76206 <TD width=15% BGCOLOR=#FFFF00>
76207 <B>Register Name</B>
76208 </TD>
76209 <TD width=15% BGCOLOR=#FFFF00>
76210 <B>Address</B>
76211 </TD>
76212 <TD width=10% BGCOLOR=#FFFF00>
76213 <B>Width</B>
76214 </TD>
76215 <TD width=10% BGCOLOR=#FFFF00>
76216 <B>Type</B>
76217 </TD>
76218 <TD width=15% BGCOLOR=#FFFF00>
76219 <B>Reset Value</B>
76220 </TD>
76221 <TD width=35% BGCOLOR=#FFFF00>
76222 <B>Description</B>
76223 </TD>
76224 </TR>
76225 <TR valign="top">
76226 <TD width=15% BGCOLOR=#FBF5EF>
76227 <B>DDRIOB_DIFF0</B>
76228 </TD>
76229 <TD width=15% BGCOLOR=#FBF5EF>
76230 <B>0XF8000B50</B>
76231 </TD>
76232 <TD width=10% BGCOLOR=#FBF5EF>
76233 <B>32</B>
76234 </TD>
76235 <TD width=10% BGCOLOR=#FBF5EF>
76236 <B>rw</B>
76237 </TD>
76238 <TD width=15% BGCOLOR=#FBF5EF>
76239 <B>0x00000000</B>
76240 </TD>
76241 <TD width=35% BGCOLOR=#FBF5EF>
76242 <B>--</B>
76243 </TD>
76244 </TR>
76245 </TABLE>
76246 <P>
76247 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
76248 <TR valign="top">
76249 <TD width=15% BGCOLOR=#C0FFC0>
76250 <B>Field Name</B>
76251 </TD>
76252 <TD width=15% BGCOLOR=#C0FFC0>
76253 <B>Bits</B>
76254 </TD>
76255 <TD width=10% BGCOLOR=#C0FFC0>
76256 <B>Mask</B>
76257 </TD>
76258 <TD width=10% BGCOLOR=#C0FFC0>
76259 <B>Value</B>
76260 </TD>
76261 <TD width=15% BGCOLOR=#C0FFC0>
76262 <B>Shifted Value</B>
76263 </TD>
76264 <TD width=35% BGCOLOR=#C0FFC0>
76265 <B>Description</B>
76266 </TD>
76267 </TR>
76268 <TR valign="top">
76269 <TD width=15% BGCOLOR=#FBF5EF>
76270 <B>INP_POWER</B>
76271 </TD>
76272 <TD width=15% BGCOLOR=#FBF5EF>
76273 <B>0:0</B>
76274 </TD>
76275 <TD width=10% BGCOLOR=#FBF5EF>
76276 <B>1</B>
76277 </TD>
76278 <TD width=10% BGCOLOR=#FBF5EF>
76279 <B>0</B>
76280 </TD>
76281 <TD width=15% BGCOLOR=#FBF5EF>
76282 <B>0</B>
76283 </TD>
76284 <TD width=35% BGCOLOR=#FBF5EF>
76285 <B>Specifies DDR IOB input amp power mode. 0: low power mode. 1: high performance mode.</B>
76286 </TD>
76287 </TR>
76288 <TR valign="top">
76289 <TD width=15% BGCOLOR=#FBF5EF>
76290 <B>INP_TYPE</B>
76291 </TD>
76292 <TD width=15% BGCOLOR=#FBF5EF>
76293 <B>2:1</B>
76294 </TD>
76295 <TD width=10% BGCOLOR=#FBF5EF>
76296 <B>6</B>
76297 </TD>
76298 <TD width=10% BGCOLOR=#FBF5EF>
76299 <B>2</B>
76300 </TD>
76301 <TD width=15% BGCOLOR=#FBF5EF>
76302 <B>4</B>
76303 </TD>
76304 <TD width=35% BGCOLOR=#FBF5EF>
76305 <B>Input buffer controls. 00: Input off, reads 0. 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
76306 </TD>
76307 </TR>
76308 <TR valign="top">
76309 <TD width=15% BGCOLOR=#FBF5EF>
76310 <B>DCI_UPDATE</B>
76311 </TD>
76312 <TD width=15% BGCOLOR=#FBF5EF>
76313 <B>3:3</B>
76314 </TD>
76315 <TD width=10% BGCOLOR=#FBF5EF>
76316 <B>8</B>
76317 </TD>
76318 <TD width=10% BGCOLOR=#FBF5EF>
76319 <B>0</B>
76320 </TD>
76321 <TD width=15% BGCOLOR=#FBF5EF>
76322 <B>0</B>
76323 </TD>
76324 <TD width=35% BGCOLOR=#FBF5EF>
76325 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
76326 </TD>
76327 </TR>
76328 <TR valign="top">
76329 <TD width=15% BGCOLOR=#FBF5EF>
76330 <B>TERM_EN</B>
76331 </TD>
76332 <TD width=15% BGCOLOR=#FBF5EF>
76333 <B>4:4</B>
76334 </TD>
76335 <TD width=10% BGCOLOR=#FBF5EF>
76336 <B>10</B>
76337 </TD>
76338 <TD width=10% BGCOLOR=#FBF5EF>
76339 <B>1</B>
76340 </TD>
76341 <TD width=15% BGCOLOR=#FBF5EF>
76342 <B>10</B>
76343 </TD>
76344 <TD width=35% BGCOLOR=#FBF5EF>
76345 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
76346 </TD>
76347 </TR>
76348 <TR valign="top">
76349 <TD width=15% BGCOLOR=#FBF5EF>
76350 <B>DCR_TYPE</B>
76351 </TD>
76352 <TD width=15% BGCOLOR=#FBF5EF>
76353 <B>6:5</B>
76354 </TD>
76355 <TD width=10% BGCOLOR=#FBF5EF>
76356 <B>60</B>
76357 </TD>
76358 <TD width=10% BGCOLOR=#FBF5EF>
76359 <B>3</B>
76360 </TD>
76361 <TD width=15% BGCOLOR=#FBF5EF>
76362 <B>60</B>
76363 </TD>
76364 <TD width=35% BGCOLOR=#FBF5EF>
76365 <B>DCI Update 00: DCI Disabled 01: DCI Drive (HSTL12_DCI) 10: reserved 11: DCI Termination (SSTL15_T_DCI)</B>
76366 </TD>
76367 </TR>
76368 <TR valign="top">
76369 <TD width=15% BGCOLOR=#FBF5EF>
76370 <B>IBUF_DISABLE_MODE</B>
76371 </TD>
76372 <TD width=15% BGCOLOR=#FBF5EF>
76373 <B>7:7</B>
76374 </TD>
76375 <TD width=10% BGCOLOR=#FBF5EF>
76376 <B>80</B>
76377 </TD>
76378 <TD width=10% BGCOLOR=#FBF5EF>
76379 <B>0</B>
76380 </TD>
76381 <TD width=15% BGCOLOR=#FBF5EF>
76382 <B>0</B>
76383 </TD>
76384 <TD width=35% BGCOLOR=#FBF5EF>
76385 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
76386 </TD>
76387 </TR>
76388 <TR valign="top">
76389 <TD width=15% BGCOLOR=#FBF5EF>
76390 <B>TERM_DISABLE_MODE</B>
76391 </TD>
76392 <TD width=15% BGCOLOR=#FBF5EF>
76393 <B>8:8</B>
76394 </TD>
76395 <TD width=10% BGCOLOR=#FBF5EF>
76396 <B>100</B>
76397 </TD>
76398 <TD width=10% BGCOLOR=#FBF5EF>
76399 <B>0</B>
76400 </TD>
76401 <TD width=15% BGCOLOR=#FBF5EF>
76402 <B>0</B>
76403 </TD>
76404 <TD width=35% BGCOLOR=#FBF5EF>
76405 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
76406 </TD>
76407 </TR>
76408 <TR valign="top">
76409 <TD width=15% BGCOLOR=#FBF5EF>
76410 <B>OUTPUT_EN</B>
76411 </TD>
76412 <TD width=15% BGCOLOR=#FBF5EF>
76413 <B>10:9</B>
76414 </TD>
76415 <TD width=10% BGCOLOR=#FBF5EF>
76416 <B>600</B>
76417 </TD>
76418 <TD width=10% BGCOLOR=#FBF5EF>
76419 <B>3</B>
76420 </TD>
76421 <TD width=15% BGCOLOR=#FBF5EF>
76422 <B>600</B>
76423 </TD>
76424 <TD width=35% BGCOLOR=#FBF5EF>
76425 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
76426 </TD>
76427 </TR>
76428 <TR valign="top">
76429 <TD width=15% BGCOLOR=#FBF5EF>
76430 <B>PULLUP_EN</B>
76431 </TD>
76432 <TD width=15% BGCOLOR=#FBF5EF>
76433 <B>11:11</B>
76434 </TD>
76435 <TD width=10% BGCOLOR=#FBF5EF>
76436 <B>800</B>
76437 </TD>
76438 <TD width=10% BGCOLOR=#FBF5EF>
76439 <B>0</B>
76440 </TD>
76441 <TD width=15% BGCOLOR=#FBF5EF>
76442 <B>0</B>
76443 </TD>
76444 <TD width=35% BGCOLOR=#FBF5EF>
76445 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
76446 </TD>
76447 </TR>
76448 <TR valign="top">
76449 <TD width=15% BGCOLOR=#C0C0C0>
76450 <B>DDRIOB_DIFF0@0XF8000B50</B>
76451 </TD>
76452 <TD width=15% BGCOLOR=#C0C0C0>
76453 <B>31:0</B>
76454 </TD>
76455 <TD width=10% BGCOLOR=#C0C0C0>
76456 <B>fff</B>
76457 </TD>
76458 <TD width=10% BGCOLOR=#C0C0C0>
76459 <B></B>
76460 </TD>
76461 <TD width=15% BGCOLOR=#C0C0C0>
76462 <B>674</B>
76463 </TD>
76464 <TD width=35% BGCOLOR=#C0C0C0>
76465 <B>DDR IOB Config for DQS 1:0</B>
76466 </TD>
76467 </TR>
76468 </TABLE>
76469 <P>
76470 <H2><a name="DDRIOB_DIFF1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF1</a></H2>
76471 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
76472 <TR valign="top">
76473 <TD width=15% BGCOLOR=#FFFF00>
76474 <B>Register Name</B>
76475 </TD>
76476 <TD width=15% BGCOLOR=#FFFF00>
76477 <B>Address</B>
76478 </TD>
76479 <TD width=10% BGCOLOR=#FFFF00>
76480 <B>Width</B>
76481 </TD>
76482 <TD width=10% BGCOLOR=#FFFF00>
76483 <B>Type</B>
76484 </TD>
76485 <TD width=15% BGCOLOR=#FFFF00>
76486 <B>Reset Value</B>
76487 </TD>
76488 <TD width=35% BGCOLOR=#FFFF00>
76489 <B>Description</B>
76490 </TD>
76491 </TR>
76492 <TR valign="top">
76493 <TD width=15% BGCOLOR=#FBF5EF>
76494 <B>DDRIOB_DIFF1</B>
76495 </TD>
76496 <TD width=15% BGCOLOR=#FBF5EF>
76497 <B>0XF8000B54</B>
76498 </TD>
76499 <TD width=10% BGCOLOR=#FBF5EF>
76500 <B>32</B>
76501 </TD>
76502 <TD width=10% BGCOLOR=#FBF5EF>
76503 <B>rw</B>
76504 </TD>
76505 <TD width=15% BGCOLOR=#FBF5EF>
76506 <B>0x00000000</B>
76507 </TD>
76508 <TD width=35% BGCOLOR=#FBF5EF>
76509 <B>--</B>
76510 </TD>
76511 </TR>
76512 </TABLE>
76513 <P>
76514 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
76515 <TR valign="top">
76516 <TD width=15% BGCOLOR=#C0FFC0>
76517 <B>Field Name</B>
76518 </TD>
76519 <TD width=15% BGCOLOR=#C0FFC0>
76520 <B>Bits</B>
76521 </TD>
76522 <TD width=10% BGCOLOR=#C0FFC0>
76523 <B>Mask</B>
76524 </TD>
76525 <TD width=10% BGCOLOR=#C0FFC0>
76526 <B>Value</B>
76527 </TD>
76528 <TD width=15% BGCOLOR=#C0FFC0>
76529 <B>Shifted Value</B>
76530 </TD>
76531 <TD width=35% BGCOLOR=#C0FFC0>
76532 <B>Description</B>
76533 </TD>
76534 </TR>
76535 <TR valign="top">
76536 <TD width=15% BGCOLOR=#FBF5EF>
76537 <B>INP_POWER</B>
76538 </TD>
76539 <TD width=15% BGCOLOR=#FBF5EF>
76540 <B>0:0</B>
76541 </TD>
76542 <TD width=10% BGCOLOR=#FBF5EF>
76543 <B>1</B>
76544 </TD>
76545 <TD width=10% BGCOLOR=#FBF5EF>
76546 <B>0</B>
76547 </TD>
76548 <TD width=15% BGCOLOR=#FBF5EF>
76549 <B>0</B>
76550 </TD>
76551 <TD width=35% BGCOLOR=#FBF5EF>
76552 <B>Specifies DDR IOB input amp power mode. 0: low power mode. 1: high performance mode.</B>
76553 </TD>
76554 </TR>
76555 <TR valign="top">
76556 <TD width=15% BGCOLOR=#FBF5EF>
76557 <B>INP_TYPE</B>
76558 </TD>
76559 <TD width=15% BGCOLOR=#FBF5EF>
76560 <B>2:1</B>
76561 </TD>
76562 <TD width=10% BGCOLOR=#FBF5EF>
76563 <B>6</B>
76564 </TD>
76565 <TD width=10% BGCOLOR=#FBF5EF>
76566 <B>2</B>
76567 </TD>
76568 <TD width=15% BGCOLOR=#FBF5EF>
76569 <B>4</B>
76570 </TD>
76571 <TD width=35% BGCOLOR=#FBF5EF>
76572 <B>Input buffer controls. 00: Input off, reads 0. 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
76573 </TD>
76574 </TR>
76575 <TR valign="top">
76576 <TD width=15% BGCOLOR=#FBF5EF>
76577 <B>DCI_UPDATE</B>
76578 </TD>
76579 <TD width=15% BGCOLOR=#FBF5EF>
76580 <B>3:3</B>
76581 </TD>
76582 <TD width=10% BGCOLOR=#FBF5EF>
76583 <B>8</B>
76584 </TD>
76585 <TD width=10% BGCOLOR=#FBF5EF>
76586 <B>0</B>
76587 </TD>
76588 <TD width=15% BGCOLOR=#FBF5EF>
76589 <B>0</B>
76590 </TD>
76591 <TD width=35% BGCOLOR=#FBF5EF>
76592 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
76593 </TD>
76594 </TR>
76595 <TR valign="top">
76596 <TD width=15% BGCOLOR=#FBF5EF>
76597 <B>TERM_EN</B>
76598 </TD>
76599 <TD width=15% BGCOLOR=#FBF5EF>
76600 <B>4:4</B>
76601 </TD>
76602 <TD width=10% BGCOLOR=#FBF5EF>
76603 <B>10</B>
76604 </TD>
76605 <TD width=10% BGCOLOR=#FBF5EF>
76606 <B>1</B>
76607 </TD>
76608 <TD width=15% BGCOLOR=#FBF5EF>
76609 <B>10</B>
76610 </TD>
76611 <TD width=35% BGCOLOR=#FBF5EF>
76612 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
76613 </TD>
76614 </TR>
76615 <TR valign="top">
76616 <TD width=15% BGCOLOR=#FBF5EF>
76617 <B>DCR_TYPE</B>
76618 </TD>
76619 <TD width=15% BGCOLOR=#FBF5EF>
76620 <B>6:5</B>
76621 </TD>
76622 <TD width=10% BGCOLOR=#FBF5EF>
76623 <B>60</B>
76624 </TD>
76625 <TD width=10% BGCOLOR=#FBF5EF>
76626 <B>3</B>
76627 </TD>
76628 <TD width=15% BGCOLOR=#FBF5EF>
76629 <B>60</B>
76630 </TD>
76631 <TD width=35% BGCOLOR=#FBF5EF>
76632 <B>DCI Update 00: DCI Disabled 01: DCI Drive (HSTL12_DCI) 10: reserved 11: DCI Termination (SSTL15_T_DCI)</B>
76633 </TD>
76634 </TR>
76635 <TR valign="top">
76636 <TD width=15% BGCOLOR=#FBF5EF>
76637 <B>IBUF_DISABLE_MODE</B>
76638 </TD>
76639 <TD width=15% BGCOLOR=#FBF5EF>
76640 <B>7:7</B>
76641 </TD>
76642 <TD width=10% BGCOLOR=#FBF5EF>
76643 <B>80</B>
76644 </TD>
76645 <TD width=10% BGCOLOR=#FBF5EF>
76646 <B>0</B>
76647 </TD>
76648 <TD width=15% BGCOLOR=#FBF5EF>
76649 <B>0</B>
76650 </TD>
76651 <TD width=35% BGCOLOR=#FBF5EF>
76652 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
76653 </TD>
76654 </TR>
76655 <TR valign="top">
76656 <TD width=15% BGCOLOR=#FBF5EF>
76657 <B>TERM_DISABLE_MODE</B>
76658 </TD>
76659 <TD width=15% BGCOLOR=#FBF5EF>
76660 <B>8:8</B>
76661 </TD>
76662 <TD width=10% BGCOLOR=#FBF5EF>
76663 <B>100</B>
76664 </TD>
76665 <TD width=10% BGCOLOR=#FBF5EF>
76666 <B>0</B>
76667 </TD>
76668 <TD width=15% BGCOLOR=#FBF5EF>
76669 <B>0</B>
76670 </TD>
76671 <TD width=35% BGCOLOR=#FBF5EF>
76672 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
76673 </TD>
76674 </TR>
76675 <TR valign="top">
76676 <TD width=15% BGCOLOR=#FBF5EF>
76677 <B>OUTPUT_EN</B>
76678 </TD>
76679 <TD width=15% BGCOLOR=#FBF5EF>
76680 <B>10:9</B>
76681 </TD>
76682 <TD width=10% BGCOLOR=#FBF5EF>
76683 <B>600</B>
76684 </TD>
76685 <TD width=10% BGCOLOR=#FBF5EF>
76686 <B>3</B>
76687 </TD>
76688 <TD width=15% BGCOLOR=#FBF5EF>
76689 <B>600</B>
76690 </TD>
76691 <TD width=35% BGCOLOR=#FBF5EF>
76692 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
76693 </TD>
76694 </TR>
76695 <TR valign="top">
76696 <TD width=15% BGCOLOR=#FBF5EF>
76697 <B>PULLUP_EN</B>
76698 </TD>
76699 <TD width=15% BGCOLOR=#FBF5EF>
76700 <B>11:11</B>
76701 </TD>
76702 <TD width=10% BGCOLOR=#FBF5EF>
76703 <B>800</B>
76704 </TD>
76705 <TD width=10% BGCOLOR=#FBF5EF>
76706 <B>0</B>
76707 </TD>
76708 <TD width=15% BGCOLOR=#FBF5EF>
76709 <B>0</B>
76710 </TD>
76711 <TD width=35% BGCOLOR=#FBF5EF>
76712 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
76713 </TD>
76714 </TR>
76715 <TR valign="top">
76716 <TD width=15% BGCOLOR=#C0C0C0>
76717 <B>DDRIOB_DIFF1@0XF8000B54</B>
76718 </TD>
76719 <TD width=15% BGCOLOR=#C0C0C0>
76720 <B>31:0</B>
76721 </TD>
76722 <TD width=10% BGCOLOR=#C0C0C0>
76723 <B>fff</B>
76724 </TD>
76725 <TD width=10% BGCOLOR=#C0C0C0>
76726 <B></B>
76727 </TD>
76728 <TD width=15% BGCOLOR=#C0C0C0>
76729 <B>674</B>
76730 </TD>
76731 <TD width=35% BGCOLOR=#C0C0C0>
76732 <B>DDR IOB Config for DQS 3:2</B>
76733 </TD>
76734 </TR>
76735 </TABLE>
76736 <P>
76737 <H2><a name="DDRIOB_CLOCK">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_CLOCK</a></H2>
76738 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
76739 <TR valign="top">
76740 <TD width=15% BGCOLOR=#FFFF00>
76741 <B>Register Name</B>
76742 </TD>
76743 <TD width=15% BGCOLOR=#FFFF00>
76744 <B>Address</B>
76745 </TD>
76746 <TD width=10% BGCOLOR=#FFFF00>
76747 <B>Width</B>
76748 </TD>
76749 <TD width=10% BGCOLOR=#FFFF00>
76750 <B>Type</B>
76751 </TD>
76752 <TD width=15% BGCOLOR=#FFFF00>
76753 <B>Reset Value</B>
76754 </TD>
76755 <TD width=35% BGCOLOR=#FFFF00>
76756 <B>Description</B>
76757 </TD>
76758 </TR>
76759 <TR valign="top">
76760 <TD width=15% BGCOLOR=#FBF5EF>
76761 <B>DDRIOB_CLOCK</B>
76762 </TD>
76763 <TD width=15% BGCOLOR=#FBF5EF>
76764 <B>0XF8000B58</B>
76765 </TD>
76766 <TD width=10% BGCOLOR=#FBF5EF>
76767 <B>32</B>
76768 </TD>
76769 <TD width=10% BGCOLOR=#FBF5EF>
76770 <B>rw</B>
76771 </TD>
76772 <TD width=15% BGCOLOR=#FBF5EF>
76773 <B>0x00000000</B>
76774 </TD>
76775 <TD width=35% BGCOLOR=#FBF5EF>
76776 <B>--</B>
76777 </TD>
76778 </TR>
76779 </TABLE>
76780 <P>
76781 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
76782 <TR valign="top">
76783 <TD width=15% BGCOLOR=#C0FFC0>
76784 <B>Field Name</B>
76785 </TD>
76786 <TD width=15% BGCOLOR=#C0FFC0>
76787 <B>Bits</B>
76788 </TD>
76789 <TD width=10% BGCOLOR=#C0FFC0>
76790 <B>Mask</B>
76791 </TD>
76792 <TD width=10% BGCOLOR=#C0FFC0>
76793 <B>Value</B>
76794 </TD>
76795 <TD width=15% BGCOLOR=#C0FFC0>
76796 <B>Shifted Value</B>
76797 </TD>
76798 <TD width=35% BGCOLOR=#C0FFC0>
76799 <B>Description</B>
76800 </TD>
76801 </TR>
76802 <TR valign="top">
76803 <TD width=15% BGCOLOR=#FBF5EF>
76804 <B>INP_POWER</B>
76805 </TD>
76806 <TD width=15% BGCOLOR=#FBF5EF>
76807 <B>0:0</B>
76808 </TD>
76809 <TD width=10% BGCOLOR=#FBF5EF>
76810 <B>1</B>
76811 </TD>
76812 <TD width=10% BGCOLOR=#FBF5EF>
76813 <B>0</B>
76814 </TD>
76815 <TD width=15% BGCOLOR=#FBF5EF>
76816 <B>0</B>
76817 </TD>
76818 <TD width=35% BGCOLOR=#FBF5EF>
76819 <B>Specifies DDR IOB input amp power mode. 0: low power mode. 1: high performance mode.</B>
76820 </TD>
76821 </TR>
76822 <TR valign="top">
76823 <TD width=15% BGCOLOR=#FBF5EF>
76824 <B>INP_TYPE</B>
76825 </TD>
76826 <TD width=15% BGCOLOR=#FBF5EF>
76827 <B>2:1</B>
76828 </TD>
76829 <TD width=10% BGCOLOR=#FBF5EF>
76830 <B>6</B>
76831 </TD>
76832 <TD width=10% BGCOLOR=#FBF5EF>
76833 <B>0</B>
76834 </TD>
76835 <TD width=15% BGCOLOR=#FBF5EF>
76836 <B>0</B>
76837 </TD>
76838 <TD width=35% BGCOLOR=#FBF5EF>
76839 <B>Input buffer controls. 00: Input off, reads 0. 01: Vref based differential receiver for SSTL, HSTL. 10: Differential input receiver. 11: LVCMOS receiver.</B>
76840 </TD>
76841 </TR>
76842 <TR valign="top">
76843 <TD width=15% BGCOLOR=#FBF5EF>
76844 <B>DCI_UPDATE</B>
76845 </TD>
76846 <TD width=15% BGCOLOR=#FBF5EF>
76847 <B>3:3</B>
76848 </TD>
76849 <TD width=10% BGCOLOR=#FBF5EF>
76850 <B>8</B>
76851 </TD>
76852 <TD width=10% BGCOLOR=#FBF5EF>
76853 <B>0</B>
76854 </TD>
76855 <TD width=15% BGCOLOR=#FBF5EF>
76856 <B>0</B>
76857 </TD>
76858 <TD width=35% BGCOLOR=#FBF5EF>
76859 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
76860 </TD>
76861 </TR>
76862 <TR valign="top">
76863 <TD width=15% BGCOLOR=#FBF5EF>
76864 <B>TERM_EN</B>
76865 </TD>
76866 <TD width=15% BGCOLOR=#FBF5EF>
76867 <B>4:4</B>
76868 </TD>
76869 <TD width=10% BGCOLOR=#FBF5EF>
76870 <B>10</B>
76871 </TD>
76872 <TD width=10% BGCOLOR=#FBF5EF>
76873 <B>0</B>
76874 </TD>
76875 <TD width=15% BGCOLOR=#FBF5EF>
76876 <B>0</B>
76877 </TD>
76878 <TD width=35% BGCOLOR=#FBF5EF>
76879 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
76880 </TD>
76881 </TR>
76882 <TR valign="top">
76883 <TD width=15% BGCOLOR=#FBF5EF>
76884 <B>DCR_TYPE</B>
76885 </TD>
76886 <TD width=15% BGCOLOR=#FBF5EF>
76887 <B>6:5</B>
76888 </TD>
76889 <TD width=10% BGCOLOR=#FBF5EF>
76890 <B>60</B>
76891 </TD>
76892 <TD width=10% BGCOLOR=#FBF5EF>
76893 <B>0</B>
76894 </TD>
76895 <TD width=15% BGCOLOR=#FBF5EF>
76896 <B>0</B>
76897 </TD>
76898 <TD width=35% BGCOLOR=#FBF5EF>
76899 <B>DCI Update 00: DCI Disabled 01: DCI Drive (HSTL12_DCI) 10: reserved 11: DCI Termination (SSTL15_T_DCI)</B>
76900 </TD>
76901 </TR>
76902 <TR valign="top">
76903 <TD width=15% BGCOLOR=#FBF5EF>
76904 <B>IBUF_DISABLE_MODE</B>
76905 </TD>
76906 <TD width=15% BGCOLOR=#FBF5EF>
76907 <B>7:7</B>
76908 </TD>
76909 <TD width=10% BGCOLOR=#FBF5EF>
76910 <B>80</B>
76911 </TD>
76912 <TD width=10% BGCOLOR=#FBF5EF>
76913 <B>0</B>
76914 </TD>
76915 <TD width=15% BGCOLOR=#FBF5EF>
76916 <B>0</B>
76917 </TD>
76918 <TD width=35% BGCOLOR=#FBF5EF>
76919 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
76920 </TD>
76921 </TR>
76922 <TR valign="top">
76923 <TD width=15% BGCOLOR=#FBF5EF>
76924 <B>TERM_DISABLE_MODE</B>
76925 </TD>
76926 <TD width=15% BGCOLOR=#FBF5EF>
76927 <B>8:8</B>
76928 </TD>
76929 <TD width=10% BGCOLOR=#FBF5EF>
76930 <B>100</B>
76931 </TD>
76932 <TD width=10% BGCOLOR=#FBF5EF>
76933 <B>0</B>
76934 </TD>
76935 <TD width=15% BGCOLOR=#FBF5EF>
76936 <B>0</B>
76937 </TD>
76938 <TD width=35% BGCOLOR=#FBF5EF>
76939 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
76940 </TD>
76941 </TR>
76942 <TR valign="top">
76943 <TD width=15% BGCOLOR=#FBF5EF>
76944 <B>OUTPUT_EN</B>
76945 </TD>
76946 <TD width=15% BGCOLOR=#FBF5EF>
76947 <B>10:9</B>
76948 </TD>
76949 <TD width=10% BGCOLOR=#FBF5EF>
76950 <B>600</B>
76951 </TD>
76952 <TD width=10% BGCOLOR=#FBF5EF>
76953 <B>3</B>
76954 </TD>
76955 <TD width=15% BGCOLOR=#FBF5EF>
76956 <B>600</B>
76957 </TD>
76958 <TD width=35% BGCOLOR=#FBF5EF>
76959 <B>Enables output mode to enable output ties to 00: ibuf 01 and 10: reserved 11: obuf</B>
76960 </TD>
76961 </TR>
76962 <TR valign="top">
76963 <TD width=15% BGCOLOR=#FBF5EF>
76964 <B>PULLUP_EN</B>
76965 </TD>
76966 <TD width=15% BGCOLOR=#FBF5EF>
76967 <B>11:11</B>
76968 </TD>
76969 <TD width=10% BGCOLOR=#FBF5EF>
76970 <B>800</B>
76971 </TD>
76972 <TD width=10% BGCOLOR=#FBF5EF>
76973 <B>0</B>
76974 </TD>
76975 <TD width=15% BGCOLOR=#FBF5EF>
76976 <B>0</B>
76977 </TD>
76978 <TD width=35% BGCOLOR=#FBF5EF>
76979 <B>enables pullup on output 0: no pullup 1: pullup enabled</B>
76980 </TD>
76981 </TR>
76982 <TR valign="top">
76983 <TD width=15% BGCOLOR=#C0C0C0>
76984 <B>DDRIOB_CLOCK@0XF8000B58</B>
76985 </TD>
76986 <TD width=15% BGCOLOR=#C0C0C0>
76987 <B>31:0</B>
76988 </TD>
76989 <TD width=10% BGCOLOR=#C0C0C0>
76990 <B>fff</B>
76991 </TD>
76992 <TD width=10% BGCOLOR=#C0C0C0>
76993 <B></B>
76994 </TD>
76995 <TD width=15% BGCOLOR=#C0C0C0>
76996 <B>600</B>
76997 </TD>
76998 <TD width=35% BGCOLOR=#C0C0C0>
76999 <B>DDR IOB Config for Clock Output</B>
77000 </TD>
77001 </TR>
77002 </TABLE>
77003 <P>
77004 <H2><a name="DDRIOB_DRIVE_SLEW_ADDR">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_ADDR</a></H2>
77005 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
77006 <TR valign="top">
77007 <TD width=15% BGCOLOR=#FFFF00>
77008 <B>Register Name</B>
77009 </TD>
77010 <TD width=15% BGCOLOR=#FFFF00>
77011 <B>Address</B>
77012 </TD>
77013 <TD width=10% BGCOLOR=#FFFF00>
77014 <B>Width</B>
77015 </TD>
77016 <TD width=10% BGCOLOR=#FFFF00>
77017 <B>Type</B>
77018 </TD>
77019 <TD width=15% BGCOLOR=#FFFF00>
77020 <B>Reset Value</B>
77021 </TD>
77022 <TD width=35% BGCOLOR=#FFFF00>
77023 <B>Description</B>
77024 </TD>
77025 </TR>
77026 <TR valign="top">
77027 <TD width=15% BGCOLOR=#FBF5EF>
77028 <B>DDRIOB_DRIVE_SLEW_ADDR</B>
77029 </TD>
77030 <TD width=15% BGCOLOR=#FBF5EF>
77031 <B>0XF8000B5C</B>
77032 </TD>
77033 <TD width=10% BGCOLOR=#FBF5EF>
77034 <B>32</B>
77035 </TD>
77036 <TD width=10% BGCOLOR=#FBF5EF>
77037 <B>rw</B>
77038 </TD>
77039 <TD width=15% BGCOLOR=#FBF5EF>
77040 <B>0x00000000</B>
77041 </TD>
77042 <TD width=35% BGCOLOR=#FBF5EF>
77043 <B>--</B>
77044 </TD>
77045 </TR>
77046 </TABLE>
77047 <P>
77048 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
77049 <TR valign="top">
77050 <TD width=15% BGCOLOR=#C0FFC0>
77051 <B>Field Name</B>
77052 </TD>
77053 <TD width=15% BGCOLOR=#C0FFC0>
77054 <B>Bits</B>
77055 </TD>
77056 <TD width=10% BGCOLOR=#C0FFC0>
77057 <B>Mask</B>
77058 </TD>
77059 <TD width=10% BGCOLOR=#C0FFC0>
77060 <B>Value</B>
77061 </TD>
77062 <TD width=15% BGCOLOR=#C0FFC0>
77063 <B>Shifted Value</B>
77064 </TD>
77065 <TD width=35% BGCOLOR=#C0FFC0>
77066 <B>Description</B>
77067 </TD>
77068 </TR>
77069 <TR valign="top">
77070 <TD width=15% BGCOLOR=#FBF5EF>
77071 <B>DRIVE_P</B>
77072 </TD>
77073 <TD width=15% BGCOLOR=#FBF5EF>
77074 <B>6:0</B>
77075 </TD>
77076 <TD width=10% BGCOLOR=#FBF5EF>
77077 <B>7f</B>
77078 </TD>
77079 <TD width=10% BGCOLOR=#FBF5EF>
77080 <B>1c</B>
77081 </TD>
77082 <TD width=15% BGCOLOR=#FBF5EF>
77083 <B>1c</B>
77084 </TD>
77085 <TD width=35% BGCOLOR=#FBF5EF>
77086 <B>DDRIO drive strength for the P devices</B>
77087 </TD>
77088 </TR>
77089 <TR valign="top">
77090 <TD width=15% BGCOLOR=#FBF5EF>
77091 <B>DRIVE_N</B>
77092 </TD>
77093 <TD width=15% BGCOLOR=#FBF5EF>
77094 <B>13:7</B>
77095 </TD>
77096 <TD width=10% BGCOLOR=#FBF5EF>
77097 <B>3f80</B>
77098 </TD>
77099 <TD width=10% BGCOLOR=#FBF5EF>
77100 <B>c</B>
77101 </TD>
77102 <TD width=15% BGCOLOR=#FBF5EF>
77103 <B>600</B>
77104 </TD>
77105 <TD width=35% BGCOLOR=#FBF5EF>
77106 <B>DDRIO drive strength for the N devices</B>
77107 </TD>
77108 </TR>
77109 <TR valign="top">
77110 <TD width=15% BGCOLOR=#FBF5EF>
77111 <B>SLEW_P</B>
77112 </TD>
77113 <TD width=15% BGCOLOR=#FBF5EF>
77114 <B>18:14</B>
77115 </TD>
77116 <TD width=10% BGCOLOR=#FBF5EF>
77117 <B>7c000</B>
77118 </TD>
77119 <TD width=10% BGCOLOR=#FBF5EF>
77120 <B>3</B>
77121 </TD>
77122 <TD width=15% BGCOLOR=#FBF5EF>
77123 <B>c000</B>
77124 </TD>
77125 <TD width=35% BGCOLOR=#FBF5EF>
77126 <B>DDRIO slew rate for the P devices</B>
77127 </TD>
77128 </TR>
77129 <TR valign="top">
77130 <TD width=15% BGCOLOR=#FBF5EF>
77131 <B>SLEW_N</B>
77132 </TD>
77133 <TD width=15% BGCOLOR=#FBF5EF>
77134 <B>23:19</B>
77135 </TD>
77136 <TD width=10% BGCOLOR=#FBF5EF>
77137 <B>f80000</B>
77138 </TD>
77139 <TD width=10% BGCOLOR=#FBF5EF>
77140 <B>3</B>
77141 </TD>
77142 <TD width=15% BGCOLOR=#FBF5EF>
77143 <B>180000</B>
77144 </TD>
77145 <TD width=35% BGCOLOR=#FBF5EF>
77146 <B>DDRIO slew rate for the N devices</B>
77147 </TD>
77148 </TR>
77149 <TR valign="top">
77150 <TD width=15% BGCOLOR=#FBF5EF>
77151 <B>GTL</B>
77152 </TD>
77153 <TD width=15% BGCOLOR=#FBF5EF>
77154 <B>26:24</B>
77155 </TD>
77156 <TD width=10% BGCOLOR=#FBF5EF>
77157 <B>7000000</B>
77158 </TD>
77159 <TD width=10% BGCOLOR=#FBF5EF>
77160 <B>0</B>
77161 </TD>
77162 <TD width=15% BGCOLOR=#FBF5EF>
77163 <B>0</B>
77164 </TD>
77165 <TD width=35% BGCOLOR=#FBF5EF>
77166 <B>Test Control 000: Normal Operation 001 to 111: Test Mode</B>
77167 </TD>
77168 </TR>
77169 <TR valign="top">
77170 <TD width=15% BGCOLOR=#FBF5EF>
77171 <B>RTERM</B>
77172 </TD>
77173 <TD width=15% BGCOLOR=#FBF5EF>
77174 <B>31:27</B>
77175 </TD>
77176 <TD width=10% BGCOLOR=#FBF5EF>
77177 <B>f8000000</B>
77178 </TD>
77179 <TD width=10% BGCOLOR=#FBF5EF>
77180 <B>0</B>
77181 </TD>
77182 <TD width=15% BGCOLOR=#FBF5EF>
77183 <B>0</B>
77184 </TD>
77185 <TD width=35% BGCOLOR=#FBF5EF>
77186 <B>Program the rterm</B>
77187 </TD>
77188 </TR>
77189 <TR valign="top">
77190 <TD width=15% BGCOLOR=#C0C0C0>
77191 <B>DDRIOB_DRIVE_SLEW_ADDR@0XF8000B5C</B>
77192 </TD>
77193 <TD width=15% BGCOLOR=#C0C0C0>
77194 <B>31:0</B>
77195 </TD>
77196 <TD width=10% BGCOLOR=#C0C0C0>
77197 <B>ffffffff</B>
77198 </TD>
77199 <TD width=10% BGCOLOR=#C0C0C0>
77200 <B></B>
77201 </TD>
77202 <TD width=15% BGCOLOR=#C0C0C0>
77203 <B>18c61c</B>
77204 </TD>
77205 <TD width=35% BGCOLOR=#C0C0C0>
77206 <B>DDR IOB Slew for Address</B>
77207 </TD>
77208 </TR>
77209 </TABLE>
77210 <P>
77211 <H2><a name="DDRIOB_DRIVE_SLEW_DATA">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_DATA</a></H2>
77212 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
77213 <TR valign="top">
77214 <TD width=15% BGCOLOR=#FFFF00>
77215 <B>Register Name</B>
77216 </TD>
77217 <TD width=15% BGCOLOR=#FFFF00>
77218 <B>Address</B>
77219 </TD>
77220 <TD width=10% BGCOLOR=#FFFF00>
77221 <B>Width</B>
77222 </TD>
77223 <TD width=10% BGCOLOR=#FFFF00>
77224 <B>Type</B>
77225 </TD>
77226 <TD width=15% BGCOLOR=#FFFF00>
77227 <B>Reset Value</B>
77228 </TD>
77229 <TD width=35% BGCOLOR=#FFFF00>
77230 <B>Description</B>
77231 </TD>
77232 </TR>
77233 <TR valign="top">
77234 <TD width=15% BGCOLOR=#FBF5EF>
77235 <B>DDRIOB_DRIVE_SLEW_DATA</B>
77236 </TD>
77237 <TD width=15% BGCOLOR=#FBF5EF>
77238 <B>0XF8000B60</B>
77239 </TD>
77240 <TD width=10% BGCOLOR=#FBF5EF>
77241 <B>32</B>
77242 </TD>
77243 <TD width=10% BGCOLOR=#FBF5EF>
77244 <B>rw</B>
77245 </TD>
77246 <TD width=15% BGCOLOR=#FBF5EF>
77247 <B>0x00000000</B>
77248 </TD>
77249 <TD width=35% BGCOLOR=#FBF5EF>
77250 <B>--</B>
77251 </TD>
77252 </TR>
77253 </TABLE>
77254 <P>
77255 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
77256 <TR valign="top">
77257 <TD width=15% BGCOLOR=#C0FFC0>
77258 <B>Field Name</B>
77259 </TD>
77260 <TD width=15% BGCOLOR=#C0FFC0>
77261 <B>Bits</B>
77262 </TD>
77263 <TD width=10% BGCOLOR=#C0FFC0>
77264 <B>Mask</B>
77265 </TD>
77266 <TD width=10% BGCOLOR=#C0FFC0>
77267 <B>Value</B>
77268 </TD>
77269 <TD width=15% BGCOLOR=#C0FFC0>
77270 <B>Shifted Value</B>
77271 </TD>
77272 <TD width=35% BGCOLOR=#C0FFC0>
77273 <B>Description</B>
77274 </TD>
77275 </TR>
77276 <TR valign="top">
77277 <TD width=15% BGCOLOR=#FBF5EF>
77278 <B>DRIVE_P</B>
77279 </TD>
77280 <TD width=15% BGCOLOR=#FBF5EF>
77281 <B>6:0</B>
77282 </TD>
77283 <TD width=10% BGCOLOR=#FBF5EF>
77284 <B>7f</B>
77285 </TD>
77286 <TD width=10% BGCOLOR=#FBF5EF>
77287 <B>1c</B>
77288 </TD>
77289 <TD width=15% BGCOLOR=#FBF5EF>
77290 <B>1c</B>
77291 </TD>
77292 <TD width=35% BGCOLOR=#FBF5EF>
77293 <B>DDRIO drive strength for the P devices</B>
77294 </TD>
77295 </TR>
77296 <TR valign="top">
77297 <TD width=15% BGCOLOR=#FBF5EF>
77298 <B>DRIVE_N</B>
77299 </TD>
77300 <TD width=15% BGCOLOR=#FBF5EF>
77301 <B>13:7</B>
77302 </TD>
77303 <TD width=10% BGCOLOR=#FBF5EF>
77304 <B>3f80</B>
77305 </TD>
77306 <TD width=10% BGCOLOR=#FBF5EF>
77307 <B>c</B>
77308 </TD>
77309 <TD width=15% BGCOLOR=#FBF5EF>
77310 <B>600</B>
77311 </TD>
77312 <TD width=35% BGCOLOR=#FBF5EF>
77313 <B>DDRIO drive strength for the N devices</B>
77314 </TD>
77315 </TR>
77316 <TR valign="top">
77317 <TD width=15% BGCOLOR=#FBF5EF>
77318 <B>SLEW_P</B>
77319 </TD>
77320 <TD width=15% BGCOLOR=#FBF5EF>
77321 <B>18:14</B>
77322 </TD>
77323 <TD width=10% BGCOLOR=#FBF5EF>
77324 <B>7c000</B>
77325 </TD>
77326 <TD width=10% BGCOLOR=#FBF5EF>
77327 <B>6</B>
77328 </TD>
77329 <TD width=15% BGCOLOR=#FBF5EF>
77330 <B>18000</B>
77331 </TD>
77332 <TD width=35% BGCOLOR=#FBF5EF>
77333 <B>DDRIO slew rate for the P devices</B>
77334 </TD>
77335 </TR>
77336 <TR valign="top">
77337 <TD width=15% BGCOLOR=#FBF5EF>
77338 <B>SLEW_N</B>
77339 </TD>
77340 <TD width=15% BGCOLOR=#FBF5EF>
77341 <B>23:19</B>
77342 </TD>
77343 <TD width=10% BGCOLOR=#FBF5EF>
77344 <B>f80000</B>
77345 </TD>
77346 <TD width=10% BGCOLOR=#FBF5EF>
77347 <B>1f</B>
77348 </TD>
77349 <TD width=15% BGCOLOR=#FBF5EF>
77350 <B>f80000</B>
77351 </TD>
77352 <TD width=35% BGCOLOR=#FBF5EF>
77353 <B>DDRIO slew rate for the N devices</B>
77354 </TD>
77355 </TR>
77356 <TR valign="top">
77357 <TD width=15% BGCOLOR=#FBF5EF>
77358 <B>GTL</B>
77359 </TD>
77360 <TD width=15% BGCOLOR=#FBF5EF>
77361 <B>26:24</B>
77362 </TD>
77363 <TD width=10% BGCOLOR=#FBF5EF>
77364 <B>7000000</B>
77365 </TD>
77366 <TD width=10% BGCOLOR=#FBF5EF>
77367 <B>0</B>
77368 </TD>
77369 <TD width=15% BGCOLOR=#FBF5EF>
77370 <B>0</B>
77371 </TD>
77372 <TD width=35% BGCOLOR=#FBF5EF>
77373 <B>Test Control 000: Normal Operation 001 to 111: Test Mode</B>
77374 </TD>
77375 </TR>
77376 <TR valign="top">
77377 <TD width=15% BGCOLOR=#FBF5EF>
77378 <B>RTERM</B>
77379 </TD>
77380 <TD width=15% BGCOLOR=#FBF5EF>
77381 <B>31:27</B>
77382 </TD>
77383 <TD width=10% BGCOLOR=#FBF5EF>
77384 <B>f8000000</B>
77385 </TD>
77386 <TD width=10% BGCOLOR=#FBF5EF>
77387 <B>0</B>
77388 </TD>
77389 <TD width=15% BGCOLOR=#FBF5EF>
77390 <B>0</B>
77391 </TD>
77392 <TD width=35% BGCOLOR=#FBF5EF>
77393 <B>Program the rterm</B>
77394 </TD>
77395 </TR>
77396 <TR valign="top">
77397 <TD width=15% BGCOLOR=#C0C0C0>
77398 <B>DDRIOB_DRIVE_SLEW_DATA@0XF8000B60</B>
77399 </TD>
77400 <TD width=15% BGCOLOR=#C0C0C0>
77401 <B>31:0</B>
77402 </TD>
77403 <TD width=10% BGCOLOR=#C0C0C0>
77404 <B>ffffffff</B>
77405 </TD>
77406 <TD width=10% BGCOLOR=#C0C0C0>
77407 <B></B>
77408 </TD>
77409 <TD width=15% BGCOLOR=#C0C0C0>
77410 <B>f9861c</B>
77411 </TD>
77412 <TD width=35% BGCOLOR=#C0C0C0>
77413 <B>DDR IOB Slew for Data</B>
77414 </TD>
77415 </TR>
77416 </TABLE>
77417 <P>
77418 <H2><a name="DDRIOB_DRIVE_SLEW_DIFF">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_DIFF</a></H2>
77419 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
77420 <TR valign="top">
77421 <TD width=15% BGCOLOR=#FFFF00>
77422 <B>Register Name</B>
77423 </TD>
77424 <TD width=15% BGCOLOR=#FFFF00>
77425 <B>Address</B>
77426 </TD>
77427 <TD width=10% BGCOLOR=#FFFF00>
77428 <B>Width</B>
77429 </TD>
77430 <TD width=10% BGCOLOR=#FFFF00>
77431 <B>Type</B>
77432 </TD>
77433 <TD width=15% BGCOLOR=#FFFF00>
77434 <B>Reset Value</B>
77435 </TD>
77436 <TD width=35% BGCOLOR=#FFFF00>
77437 <B>Description</B>
77438 </TD>
77439 </TR>
77440 <TR valign="top">
77441 <TD width=15% BGCOLOR=#FBF5EF>
77442 <B>DDRIOB_DRIVE_SLEW_DIFF</B>
77443 </TD>
77444 <TD width=15% BGCOLOR=#FBF5EF>
77445 <B>0XF8000B64</B>
77446 </TD>
77447 <TD width=10% BGCOLOR=#FBF5EF>
77448 <B>32</B>
77449 </TD>
77450 <TD width=10% BGCOLOR=#FBF5EF>
77451 <B>rw</B>
77452 </TD>
77453 <TD width=15% BGCOLOR=#FBF5EF>
77454 <B>0x00000000</B>
77455 </TD>
77456 <TD width=35% BGCOLOR=#FBF5EF>
77457 <B>--</B>
77458 </TD>
77459 </TR>
77460 </TABLE>
77461 <P>
77462 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
77463 <TR valign="top">
77464 <TD width=15% BGCOLOR=#C0FFC0>
77465 <B>Field Name</B>
77466 </TD>
77467 <TD width=15% BGCOLOR=#C0FFC0>
77468 <B>Bits</B>
77469 </TD>
77470 <TD width=10% BGCOLOR=#C0FFC0>
77471 <B>Mask</B>
77472 </TD>
77473 <TD width=10% BGCOLOR=#C0FFC0>
77474 <B>Value</B>
77475 </TD>
77476 <TD width=15% BGCOLOR=#C0FFC0>
77477 <B>Shifted Value</B>
77478 </TD>
77479 <TD width=35% BGCOLOR=#C0FFC0>
77480 <B>Description</B>
77481 </TD>
77482 </TR>
77483 <TR valign="top">
77484 <TD width=15% BGCOLOR=#FBF5EF>
77485 <B>DRIVE_P</B>
77486 </TD>
77487 <TD width=15% BGCOLOR=#FBF5EF>
77488 <B>6:0</B>
77489 </TD>
77490 <TD width=10% BGCOLOR=#FBF5EF>
77491 <B>7f</B>
77492 </TD>
77493 <TD width=10% BGCOLOR=#FBF5EF>
77494 <B>1c</B>
77495 </TD>
77496 <TD width=15% BGCOLOR=#FBF5EF>
77497 <B>1c</B>
77498 </TD>
77499 <TD width=35% BGCOLOR=#FBF5EF>
77500 <B>DDRIO drive strength for the P devices</B>
77501 </TD>
77502 </TR>
77503 <TR valign="top">
77504 <TD width=15% BGCOLOR=#FBF5EF>
77505 <B>DRIVE_N</B>
77506 </TD>
77507 <TD width=15% BGCOLOR=#FBF5EF>
77508 <B>13:7</B>
77509 </TD>
77510 <TD width=10% BGCOLOR=#FBF5EF>
77511 <B>3f80</B>
77512 </TD>
77513 <TD width=10% BGCOLOR=#FBF5EF>
77514 <B>c</B>
77515 </TD>
77516 <TD width=15% BGCOLOR=#FBF5EF>
77517 <B>600</B>
77518 </TD>
77519 <TD width=35% BGCOLOR=#FBF5EF>
77520 <B>DDRIO drive strength for the N devices</B>
77521 </TD>
77522 </TR>
77523 <TR valign="top">
77524 <TD width=15% BGCOLOR=#FBF5EF>
77525 <B>SLEW_P</B>
77526 </TD>
77527 <TD width=15% BGCOLOR=#FBF5EF>
77528 <B>18:14</B>
77529 </TD>
77530 <TD width=10% BGCOLOR=#FBF5EF>
77531 <B>7c000</B>
77532 </TD>
77533 <TD width=10% BGCOLOR=#FBF5EF>
77534 <B>6</B>
77535 </TD>
77536 <TD width=15% BGCOLOR=#FBF5EF>
77537 <B>18000</B>
77538 </TD>
77539 <TD width=35% BGCOLOR=#FBF5EF>
77540 <B>DDRIO slew rate for the P devices</B>
77541 </TD>
77542 </TR>
77543 <TR valign="top">
77544 <TD width=15% BGCOLOR=#FBF5EF>
77545 <B>SLEW_N</B>
77546 </TD>
77547 <TD width=15% BGCOLOR=#FBF5EF>
77548 <B>23:19</B>
77549 </TD>
77550 <TD width=10% BGCOLOR=#FBF5EF>
77551 <B>f80000</B>
77552 </TD>
77553 <TD width=10% BGCOLOR=#FBF5EF>
77554 <B>1f</B>
77555 </TD>
77556 <TD width=15% BGCOLOR=#FBF5EF>
77557 <B>f80000</B>
77558 </TD>
77559 <TD width=35% BGCOLOR=#FBF5EF>
77560 <B>DDRIO slew rate for the N devices</B>
77561 </TD>
77562 </TR>
77563 <TR valign="top">
77564 <TD width=15% BGCOLOR=#FBF5EF>
77565 <B>GTL</B>
77566 </TD>
77567 <TD width=15% BGCOLOR=#FBF5EF>
77568 <B>26:24</B>
77569 </TD>
77570 <TD width=10% BGCOLOR=#FBF5EF>
77571 <B>7000000</B>
77572 </TD>
77573 <TD width=10% BGCOLOR=#FBF5EF>
77574 <B>0</B>
77575 </TD>
77576 <TD width=15% BGCOLOR=#FBF5EF>
77577 <B>0</B>
77578 </TD>
77579 <TD width=35% BGCOLOR=#FBF5EF>
77580 <B>Test Control 000: Normal Operation 001 to 111: Test Mode</B>
77581 </TD>
77582 </TR>
77583 <TR valign="top">
77584 <TD width=15% BGCOLOR=#FBF5EF>
77585 <B>RTERM</B>
77586 </TD>
77587 <TD width=15% BGCOLOR=#FBF5EF>
77588 <B>31:27</B>
77589 </TD>
77590 <TD width=10% BGCOLOR=#FBF5EF>
77591 <B>f8000000</B>
77592 </TD>
77593 <TD width=10% BGCOLOR=#FBF5EF>
77594 <B>0</B>
77595 </TD>
77596 <TD width=15% BGCOLOR=#FBF5EF>
77597 <B>0</B>
77598 </TD>
77599 <TD width=35% BGCOLOR=#FBF5EF>
77600 <B>Program the rterm</B>
77601 </TD>
77602 </TR>
77603 <TR valign="top">
77604 <TD width=15% BGCOLOR=#C0C0C0>
77605 <B>DDRIOB_DRIVE_SLEW_DIFF@0XF8000B64</B>
77606 </TD>
77607 <TD width=15% BGCOLOR=#C0C0C0>
77608 <B>31:0</B>
77609 </TD>
77610 <TD width=10% BGCOLOR=#C0C0C0>
77611 <B>ffffffff</B>
77612 </TD>
77613 <TD width=10% BGCOLOR=#C0C0C0>
77614 <B></B>
77615 </TD>
77616 <TD width=15% BGCOLOR=#C0C0C0>
77617 <B>f9861c</B>
77618 </TD>
77619 <TD width=35% BGCOLOR=#C0C0C0>
77620 <B>DDR IOB Slew for Diff</B>
77621 </TD>
77622 </TR>
77623 </TABLE>
77624 <P>
77625 <H2><a name="DDRIOB_DRIVE_SLEW_CLOCK">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_CLOCK</a></H2>
77626 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
77627 <TR valign="top">
77628 <TD width=15% BGCOLOR=#FFFF00>
77629 <B>Register Name</B>
77630 </TD>
77631 <TD width=15% BGCOLOR=#FFFF00>
77632 <B>Address</B>
77633 </TD>
77634 <TD width=10% BGCOLOR=#FFFF00>
77635 <B>Width</B>
77636 </TD>
77637 <TD width=10% BGCOLOR=#FFFF00>
77638 <B>Type</B>
77639 </TD>
77640 <TD width=15% BGCOLOR=#FFFF00>
77641 <B>Reset Value</B>
77642 </TD>
77643 <TD width=35% BGCOLOR=#FFFF00>
77644 <B>Description</B>
77645 </TD>
77646 </TR>
77647 <TR valign="top">
77648 <TD width=15% BGCOLOR=#FBF5EF>
77649 <B>DDRIOB_DRIVE_SLEW_CLOCK</B>
77650 </TD>
77651 <TD width=15% BGCOLOR=#FBF5EF>
77652 <B>0XF8000B68</B>
77653 </TD>
77654 <TD width=10% BGCOLOR=#FBF5EF>
77655 <B>32</B>
77656 </TD>
77657 <TD width=10% BGCOLOR=#FBF5EF>
77658 <B>rw</B>
77659 </TD>
77660 <TD width=15% BGCOLOR=#FBF5EF>
77661 <B>0x00000000</B>
77662 </TD>
77663 <TD width=35% BGCOLOR=#FBF5EF>
77664 <B>--</B>
77665 </TD>
77666 </TR>
77667 </TABLE>
77668 <P>
77669 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
77670 <TR valign="top">
77671 <TD width=15% BGCOLOR=#C0FFC0>
77672 <B>Field Name</B>
77673 </TD>
77674 <TD width=15% BGCOLOR=#C0FFC0>
77675 <B>Bits</B>
77676 </TD>
77677 <TD width=10% BGCOLOR=#C0FFC0>
77678 <B>Mask</B>
77679 </TD>
77680 <TD width=10% BGCOLOR=#C0FFC0>
77681 <B>Value</B>
77682 </TD>
77683 <TD width=15% BGCOLOR=#C0FFC0>
77684 <B>Shifted Value</B>
77685 </TD>
77686 <TD width=35% BGCOLOR=#C0FFC0>
77687 <B>Description</B>
77688 </TD>
77689 </TR>
77690 <TR valign="top">
77691 <TD width=15% BGCOLOR=#FBF5EF>
77692 <B>DRIVE_P</B>
77693 </TD>
77694 <TD width=15% BGCOLOR=#FBF5EF>
77695 <B>6:0</B>
77696 </TD>
77697 <TD width=10% BGCOLOR=#FBF5EF>
77698 <B>7f</B>
77699 </TD>
77700 <TD width=10% BGCOLOR=#FBF5EF>
77701 <B>1c</B>
77702 </TD>
77703 <TD width=15% BGCOLOR=#FBF5EF>
77704 <B>1c</B>
77705 </TD>
77706 <TD width=35% BGCOLOR=#FBF5EF>
77707 <B>DDRIO drive strength for the P devices</B>
77708 </TD>
77709 </TR>
77710 <TR valign="top">
77711 <TD width=15% BGCOLOR=#FBF5EF>
77712 <B>DRIVE_N</B>
77713 </TD>
77714 <TD width=15% BGCOLOR=#FBF5EF>
77715 <B>13:7</B>
77716 </TD>
77717 <TD width=10% BGCOLOR=#FBF5EF>
77718 <B>3f80</B>
77719 </TD>
77720 <TD width=10% BGCOLOR=#FBF5EF>
77721 <B>c</B>
77722 </TD>
77723 <TD width=15% BGCOLOR=#FBF5EF>
77724 <B>600</B>
77725 </TD>
77726 <TD width=35% BGCOLOR=#FBF5EF>
77727 <B>DDRIO drive strength for the N devices</B>
77728 </TD>
77729 </TR>
77730 <TR valign="top">
77731 <TD width=15% BGCOLOR=#FBF5EF>
77732 <B>SLEW_P</B>
77733 </TD>
77734 <TD width=15% BGCOLOR=#FBF5EF>
77735 <B>18:14</B>
77736 </TD>
77737 <TD width=10% BGCOLOR=#FBF5EF>
77738 <B>7c000</B>
77739 </TD>
77740 <TD width=10% BGCOLOR=#FBF5EF>
77741 <B>6</B>
77742 </TD>
77743 <TD width=15% BGCOLOR=#FBF5EF>
77744 <B>18000</B>
77745 </TD>
77746 <TD width=35% BGCOLOR=#FBF5EF>
77747 <B>DDRIO slew rate for the P devices</B>
77748 </TD>
77749 </TR>
77750 <TR valign="top">
77751 <TD width=15% BGCOLOR=#FBF5EF>
77752 <B>SLEW_N</B>
77753 </TD>
77754 <TD width=15% BGCOLOR=#FBF5EF>
77755 <B>23:19</B>
77756 </TD>
77757 <TD width=10% BGCOLOR=#FBF5EF>
77758 <B>f80000</B>
77759 </TD>
77760 <TD width=10% BGCOLOR=#FBF5EF>
77761 <B>1f</B>
77762 </TD>
77763 <TD width=15% BGCOLOR=#FBF5EF>
77764 <B>f80000</B>
77765 </TD>
77766 <TD width=35% BGCOLOR=#FBF5EF>
77767 <B>DDRIO slew rate for the N devices</B>
77768 </TD>
77769 </TR>
77770 <TR valign="top">
77771 <TD width=15% BGCOLOR=#FBF5EF>
77772 <B>GTL</B>
77773 </TD>
77774 <TD width=15% BGCOLOR=#FBF5EF>
77775 <B>26:24</B>
77776 </TD>
77777 <TD width=10% BGCOLOR=#FBF5EF>
77778 <B>7000000</B>
77779 </TD>
77780 <TD width=10% BGCOLOR=#FBF5EF>
77781 <B>0</B>
77782 </TD>
77783 <TD width=15% BGCOLOR=#FBF5EF>
77784 <B>0</B>
77785 </TD>
77786 <TD width=35% BGCOLOR=#FBF5EF>
77787 <B>Test Control 000: Normal Operation 001 to 111: Test Mode</B>
77788 </TD>
77789 </TR>
77790 <TR valign="top">
77791 <TD width=15% BGCOLOR=#FBF5EF>
77792 <B>RTERM</B>
77793 </TD>
77794 <TD width=15% BGCOLOR=#FBF5EF>
77795 <B>31:27</B>
77796 </TD>
77797 <TD width=10% BGCOLOR=#FBF5EF>
77798 <B>f8000000</B>
77799 </TD>
77800 <TD width=10% BGCOLOR=#FBF5EF>
77801 <B>0</B>
77802 </TD>
77803 <TD width=15% BGCOLOR=#FBF5EF>
77804 <B>0</B>
77805 </TD>
77806 <TD width=35% BGCOLOR=#FBF5EF>
77807 <B>Program the rterm</B>
77808 </TD>
77809 </TR>
77810 <TR valign="top">
77811 <TD width=15% BGCOLOR=#C0C0C0>
77812 <B>DDRIOB_DRIVE_SLEW_CLOCK@0XF8000B68</B>
77813 </TD>
77814 <TD width=15% BGCOLOR=#C0C0C0>
77815 <B>31:0</B>
77816 </TD>
77817 <TD width=10% BGCOLOR=#C0C0C0>
77818 <B>ffffffff</B>
77819 </TD>
77820 <TD width=10% BGCOLOR=#C0C0C0>
77821 <B></B>
77822 </TD>
77823 <TD width=15% BGCOLOR=#C0C0C0>
77824 <B>f9861c</B>
77825 </TD>
77826 <TD width=35% BGCOLOR=#C0C0C0>
77827 <B>DDR IOB Slew for Clock</B>
77828 </TD>
77829 </TR>
77830 </TABLE>
77831 <P>
77832 <H2><a name="DDRIOB_DDR_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DDR_CTRL</a></H2>
77833 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
77834 <TR valign="top">
77835 <TD width=15% BGCOLOR=#FFFF00>
77836 <B>Register Name</B>
77837 </TD>
77838 <TD width=15% BGCOLOR=#FFFF00>
77839 <B>Address</B>
77840 </TD>
77841 <TD width=10% BGCOLOR=#FFFF00>
77842 <B>Width</B>
77843 </TD>
77844 <TD width=10% BGCOLOR=#FFFF00>
77845 <B>Type</B>
77846 </TD>
77847 <TD width=15% BGCOLOR=#FFFF00>
77848 <B>Reset Value</B>
77849 </TD>
77850 <TD width=35% BGCOLOR=#FFFF00>
77851 <B>Description</B>
77852 </TD>
77853 </TR>
77854 <TR valign="top">
77855 <TD width=15% BGCOLOR=#FBF5EF>
77856 <B>DDRIOB_DDR_CTRL</B>
77857 </TD>
77858 <TD width=15% BGCOLOR=#FBF5EF>
77859 <B>0XF8000B6C</B>
77860 </TD>
77861 <TD width=10% BGCOLOR=#FBF5EF>
77862 <B>32</B>
77863 </TD>
77864 <TD width=10% BGCOLOR=#FBF5EF>
77865 <B>rw</B>
77866 </TD>
77867 <TD width=15% BGCOLOR=#FBF5EF>
77868 <B>0x00000000</B>
77869 </TD>
77870 <TD width=35% BGCOLOR=#FBF5EF>
77871 <B>--</B>
77872 </TD>
77873 </TR>
77874 </TABLE>
77875 <P>
77876 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
77877 <TR valign="top">
77878 <TD width=15% BGCOLOR=#C0FFC0>
77879 <B>Field Name</B>
77880 </TD>
77881 <TD width=15% BGCOLOR=#C0FFC0>
77882 <B>Bits</B>
77883 </TD>
77884 <TD width=10% BGCOLOR=#C0FFC0>
77885 <B>Mask</B>
77886 </TD>
77887 <TD width=10% BGCOLOR=#C0FFC0>
77888 <B>Value</B>
77889 </TD>
77890 <TD width=15% BGCOLOR=#C0FFC0>
77891 <B>Shifted Value</B>
77892 </TD>
77893 <TD width=35% BGCOLOR=#C0FFC0>
77894 <B>Description</B>
77895 </TD>
77896 </TR>
77897 <TR valign="top">
77898 <TD width=15% BGCOLOR=#FBF5EF>
77899 <B>VREF_INT_EN</B>
77900 </TD>
77901 <TD width=15% BGCOLOR=#FBF5EF>
77902 <B>0:0</B>
77903 </TD>
77904 <TD width=10% BGCOLOR=#FBF5EF>
77905 <B>1</B>
77906 </TD>
77907 <TD width=10% BGCOLOR=#FBF5EF>
77908 <B>1</B>
77909 </TD>
77910 <TD width=15% BGCOLOR=#FBF5EF>
77911 <B>1</B>
77912 </TD>
77913 <TD width=35% BGCOLOR=#FBF5EF>
77914 <B>Enables VREF internal generator</B>
77915 </TD>
77916 </TR>
77917 <TR valign="top">
77918 <TD width=15% BGCOLOR=#FBF5EF>
77919 <B>VREF_SEL</B>
77920 </TD>
77921 <TD width=15% BGCOLOR=#FBF5EF>
77922 <B>4:1</B>
77923 </TD>
77924 <TD width=10% BGCOLOR=#FBF5EF>
77925 <B>1e</B>
77926 </TD>
77927 <TD width=10% BGCOLOR=#FBF5EF>
77928 <B>4</B>
77929 </TD>
77930 <TD width=15% BGCOLOR=#FBF5EF>
77931 <B>8</B>
77932 </TD>
77933 <TD width=35% BGCOLOR=#FBF5EF>
77934 <B>Specifies DDR IOB Vref generator output: 0001: VREF = 0.6V for LPDDR2 with 1.2V IO 0100: VREF = 0.75V for DDR3 with 1.5V IO 1000: VREF = 0.90V for DDR2 with 1.8V IO</B>
77935 </TD>
77936 </TR>
77937 <TR valign="top">
77938 <TD width=15% BGCOLOR=#FBF5EF>
77939 <B>VREF_EXT_EN</B>
77940 </TD>
77941 <TD width=15% BGCOLOR=#FBF5EF>
77942 <B>6:5</B>
77943 </TD>
77944 <TD width=10% BGCOLOR=#FBF5EF>
77945 <B>60</B>
77946 </TD>
77947 <TD width=10% BGCOLOR=#FBF5EF>
77948 <B>0</B>
77949 </TD>
77950 <TD width=15% BGCOLOR=#FBF5EF>
77951 <B>0</B>
77952 </TD>
77953 <TD width=35% BGCOLOR=#FBF5EF>
77954 <B>Enables External VREF input x0: Disable External VREF for lower 16 bits x1: Enable External VREF for lower 16 bits 0x: Disable External VREF for upper 16 bits 1X: Enable External VREF for upper 16 bits</B>
77955 </TD>
77956 </TR>
77957 <TR valign="top">
77958 <TD width=15% BGCOLOR=#FBF5EF>
77959 <B>VREF_PULLUP_EN</B>
77960 </TD>
77961 <TD width=15% BGCOLOR=#FBF5EF>
77962 <B>8:7</B>
77963 </TD>
77964 <TD width=10% BGCOLOR=#FBF5EF>
77965 <B>180</B>
77966 </TD>
77967 <TD width=10% BGCOLOR=#FBF5EF>
77968 <B>0</B>
77969 </TD>
77970 <TD width=15% BGCOLOR=#FBF5EF>
77971 <B>0</B>
77972 </TD>
77973 <TD width=35% BGCOLOR=#FBF5EF>
77974 <B>Enables VREF pull-up resistors x0: Disable VREF pull-up for lower 16 bits x1: Enable VREF pull-up for lower 16 bits 0x: Disable VREF pull-up for upper 16 bits 1x: Enable VREF pull-up for upper 16 bits</B>
77975 </TD>
77976 </TR>
77977 <TR valign="top">
77978 <TD width=15% BGCOLOR=#FBF5EF>
77979 <B>REFIO_EN</B>
77980 </TD>
77981 <TD width=15% BGCOLOR=#FBF5EF>
77982 <B>9:9</B>
77983 </TD>
77984 <TD width=10% BGCOLOR=#FBF5EF>
77985 <B>200</B>
77986 </TD>
77987 <TD width=10% BGCOLOR=#FBF5EF>
77988 <B>1</B>
77989 </TD>
77990 <TD width=15% BGCOLOR=#FBF5EF>
77991 <B>200</B>
77992 </TD>
77993 <TD width=35% BGCOLOR=#FBF5EF>
77994 <B>Enables VRP,VRN 0: VRP/VRN not used 1: VRP/VRN used as refio</B>
77995 </TD>
77996 </TR>
77997 <TR valign="top">
77998 <TD width=15% BGCOLOR=#FBF5EF>
77999 <B>REFIO_TEST</B>
78000 </TD>
78001 <TD width=15% BGCOLOR=#FBF5EF>
78002 <B>11:10</B>
78003 </TD>
78004 <TD width=10% BGCOLOR=#FBF5EF>
78005 <B>c00</B>
78006 </TD>
78007 <TD width=10% BGCOLOR=#FBF5EF>
78008 <B>3</B>
78009 </TD>
78010 <TD width=15% BGCOLOR=#FBF5EF>
78011 <B>c00</B>
78012 </TD>
78013 <TD width=35% BGCOLOR=#FBF5EF>
78014 <B>Enable test mode for VRP and VRN: 00: VRP/VRN test mode not used 11: VRP/VRN test mode enabled using vref based receiver. VRP/VRN control is set using the VRN_OUT, VRP_OUT, VRN_TRI, VRP_TRI fields in the DDRIOB_DCI_CTRL register</B>
78015 </TD>
78016 </TR>
78017 <TR valign="top">
78018 <TD width=15% BGCOLOR=#FBF5EF>
78019 <B>REFIO_PULLUP_EN</B>
78020 </TD>
78021 <TD width=15% BGCOLOR=#FBF5EF>
78022 <B>12:12</B>
78023 </TD>
78024 <TD width=10% BGCOLOR=#FBF5EF>
78025 <B>1000</B>
78026 </TD>
78027 <TD width=10% BGCOLOR=#FBF5EF>
78028 <B>0</B>
78029 </TD>
78030 <TD width=15% BGCOLOR=#FBF5EF>
78031 <B>0</B>
78032 </TD>
78033 <TD width=35% BGCOLOR=#FBF5EF>
78034 <B>Enables VRP,VRN pull-up resistors 0: no pull-up 1: enable pull-up</B>
78035 </TD>
78036 </TR>
78037 <TR valign="top">
78038 <TD width=15% BGCOLOR=#FBF5EF>
78039 <B>DRST_B_PULLUP_EN</B>
78040 </TD>
78041 <TD width=15% BGCOLOR=#FBF5EF>
78042 <B>13:13</B>
78043 </TD>
78044 <TD width=10% BGCOLOR=#FBF5EF>
78045 <B>2000</B>
78046 </TD>
78047 <TD width=10% BGCOLOR=#FBF5EF>
78048 <B>0</B>
78049 </TD>
78050 <TD width=15% BGCOLOR=#FBF5EF>
78051 <B>0</B>
78052 </TD>
78053 <TD width=35% BGCOLOR=#FBF5EF>
78054 <B>Enables pull-up resistors 0: no pull-up 1: enable pull-up</B>
78055 </TD>
78056 </TR>
78057 <TR valign="top">
78058 <TD width=15% BGCOLOR=#FBF5EF>
78059 <B>CKE_PULLUP_EN</B>
78060 </TD>
78061 <TD width=15% BGCOLOR=#FBF5EF>
78062 <B>14:14</B>
78063 </TD>
78064 <TD width=10% BGCOLOR=#FBF5EF>
78065 <B>4000</B>
78066 </TD>
78067 <TD width=10% BGCOLOR=#FBF5EF>
78068 <B>0</B>
78069 </TD>
78070 <TD width=15% BGCOLOR=#FBF5EF>
78071 <B>0</B>
78072 </TD>
78073 <TD width=35% BGCOLOR=#FBF5EF>
78074 <B>Enables pull-up resistors 0: no pull-up 1: enable pull-up</B>
78075 </TD>
78076 </TR>
78077 <TR valign="top">
78078 <TD width=15% BGCOLOR=#C0C0C0>
78079 <B>DDRIOB_DDR_CTRL@0XF8000B6C</B>
78080 </TD>
78081 <TD width=15% BGCOLOR=#C0C0C0>
78082 <B>31:0</B>
78083 </TD>
78084 <TD width=10% BGCOLOR=#C0C0C0>
78085 <B>7fff</B>
78086 </TD>
78087 <TD width=10% BGCOLOR=#C0C0C0>
78088 <B></B>
78089 </TD>
78090 <TD width=15% BGCOLOR=#C0C0C0>
78091 <B>e09</B>
78092 </TD>
78093 <TD width=35% BGCOLOR=#C0C0C0>
78094 <B>DDR IOB Buffer Control</B>
78095 </TD>
78096 </TR>
78097 </TABLE>
78098 <P>
78099 <H1>ASSERT RESET</H1>
78100 <H2><a name="DDRIOB_DCI_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_CTRL</a></H2>
78101 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
78102 <TR valign="top">
78103 <TD width=15% BGCOLOR=#FFFF00>
78104 <B>Register Name</B>
78105 </TD>
78106 <TD width=15% BGCOLOR=#FFFF00>
78107 <B>Address</B>
78108 </TD>
78109 <TD width=10% BGCOLOR=#FFFF00>
78110 <B>Width</B>
78111 </TD>
78112 <TD width=10% BGCOLOR=#FFFF00>
78113 <B>Type</B>
78114 </TD>
78115 <TD width=15% BGCOLOR=#FFFF00>
78116 <B>Reset Value</B>
78117 </TD>
78118 <TD width=35% BGCOLOR=#FFFF00>
78119 <B>Description</B>
78120 </TD>
78121 </TR>
78122 <TR valign="top">
78123 <TD width=15% BGCOLOR=#FBF5EF>
78124 <B>DDRIOB_DCI_CTRL</B>
78125 </TD>
78126 <TD width=15% BGCOLOR=#FBF5EF>
78127 <B>0XF8000B70</B>
78128 </TD>
78129 <TD width=10% BGCOLOR=#FBF5EF>
78130 <B>32</B>
78131 </TD>
78132 <TD width=10% BGCOLOR=#FBF5EF>
78133 <B>rw</B>
78134 </TD>
78135 <TD width=15% BGCOLOR=#FBF5EF>
78136 <B>0x00000000</B>
78137 </TD>
78138 <TD width=35% BGCOLOR=#FBF5EF>
78139 <B>--</B>
78140 </TD>
78141 </TR>
78142 </TABLE>
78143 <P>
78144 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
78145 <TR valign="top">
78146 <TD width=15% BGCOLOR=#C0FFC0>
78147 <B>Field Name</B>
78148 </TD>
78149 <TD width=15% BGCOLOR=#C0FFC0>
78150 <B>Bits</B>
78151 </TD>
78152 <TD width=10% BGCOLOR=#C0FFC0>
78153 <B>Mask</B>
78154 </TD>
78155 <TD width=10% BGCOLOR=#C0FFC0>
78156 <B>Value</B>
78157 </TD>
78158 <TD width=15% BGCOLOR=#C0FFC0>
78159 <B>Shifted Value</B>
78160 </TD>
78161 <TD width=35% BGCOLOR=#C0FFC0>
78162 <B>Description</B>
78163 </TD>
78164 </TR>
78165 <TR valign="top">
78166 <TD width=15% BGCOLOR=#FBF5EF>
78167 <B>RESET</B>
78168 </TD>
78169 <TD width=15% BGCOLOR=#FBF5EF>
78170 <B>0:0</B>
78171 </TD>
78172 <TD width=10% BGCOLOR=#FBF5EF>
78173 <B>1</B>
78174 </TD>
78175 <TD width=10% BGCOLOR=#FBF5EF>
78176 <B>1</B>
78177 </TD>
78178 <TD width=15% BGCOLOR=#FBF5EF>
78179 <B>1</B>
78180 </TD>
78181 <TD width=35% BGCOLOR=#FBF5EF>
78182 <B>At least toggle once to initialise flops in DCI system</B>
78183 </TD>
78184 </TR>
78185 <TR valign="top">
78186 <TD width=15% BGCOLOR=#FBF5EF>
78187 <B>VRN_OUT</B>
78188 </TD>
78189 <TD width=15% BGCOLOR=#FBF5EF>
78190 <B>5:5</B>
78191 </TD>
78192 <TD width=10% BGCOLOR=#FBF5EF>
78193 <B>20</B>
78194 </TD>
78195 <TD width=10% BGCOLOR=#FBF5EF>
78196 <B>1</B>
78197 </TD>
78198 <TD width=15% BGCOLOR=#FBF5EF>
78199 <B>20</B>
78200 </TD>
78201 <TD width=35% BGCOLOR=#FBF5EF>
78202 <B>VRN output value</B>
78203 </TD>
78204 </TR>
78205 <TR valign="top">
78206 <TD width=15% BGCOLOR=#C0C0C0>
78207 <B>DDRIOB_DCI_CTRL@0XF8000B70</B>
78208 </TD>
78209 <TD width=15% BGCOLOR=#C0C0C0>
78210 <B>31:0</B>
78211 </TD>
78212 <TD width=10% BGCOLOR=#C0C0C0>
78213 <B>21</B>
78214 </TD>
78215 <TD width=10% BGCOLOR=#C0C0C0>
78216 <B></B>
78217 </TD>
78218 <TD width=15% BGCOLOR=#C0C0C0>
78219 <B>21</B>
78220 </TD>
78221 <TD width=35% BGCOLOR=#C0C0C0>
78222 <B>DDRIOB DCI configuration</B>
78223 </TD>
78224 </TR>
78225 </TABLE>
78226 <P>
78227 <H1>DEASSERT RESET</H1>
78228 <H2><a name="DDRIOB_DCI_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_CTRL</a></H2>
78229 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
78230 <TR valign="top">
78231 <TD width=15% BGCOLOR=#FFFF00>
78232 <B>Register Name</B>
78233 </TD>
78234 <TD width=15% BGCOLOR=#FFFF00>
78235 <B>Address</B>
78236 </TD>
78237 <TD width=10% BGCOLOR=#FFFF00>
78238 <B>Width</B>
78239 </TD>
78240 <TD width=10% BGCOLOR=#FFFF00>
78241 <B>Type</B>
78242 </TD>
78243 <TD width=15% BGCOLOR=#FFFF00>
78244 <B>Reset Value</B>
78245 </TD>
78246 <TD width=35% BGCOLOR=#FFFF00>
78247 <B>Description</B>
78248 </TD>
78249 </TR>
78250 <TR valign="top">
78251 <TD width=15% BGCOLOR=#FBF5EF>
78252 <B>DDRIOB_DCI_CTRL</B>
78253 </TD>
78254 <TD width=15% BGCOLOR=#FBF5EF>
78255 <B>0XF8000B70</B>
78256 </TD>
78257 <TD width=10% BGCOLOR=#FBF5EF>
78258 <B>32</B>
78259 </TD>
78260 <TD width=10% BGCOLOR=#FBF5EF>
78261 <B>rw</B>
78262 </TD>
78263 <TD width=15% BGCOLOR=#FBF5EF>
78264 <B>0x00000000</B>
78265 </TD>
78266 <TD width=35% BGCOLOR=#FBF5EF>
78267 <B>--</B>
78268 </TD>
78269 </TR>
78270 </TABLE>
78271 <P>
78272 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
78273 <TR valign="top">
78274 <TD width=15% BGCOLOR=#C0FFC0>
78275 <B>Field Name</B>
78276 </TD>
78277 <TD width=15% BGCOLOR=#C0FFC0>
78278 <B>Bits</B>
78279 </TD>
78280 <TD width=10% BGCOLOR=#C0FFC0>
78281 <B>Mask</B>
78282 </TD>
78283 <TD width=10% BGCOLOR=#C0FFC0>
78284 <B>Value</B>
78285 </TD>
78286 <TD width=15% BGCOLOR=#C0FFC0>
78287 <B>Shifted Value</B>
78288 </TD>
78289 <TD width=35% BGCOLOR=#C0FFC0>
78290 <B>Description</B>
78291 </TD>
78292 </TR>
78293 <TR valign="top">
78294 <TD width=15% BGCOLOR=#FBF5EF>
78295 <B>RESET</B>
78296 </TD>
78297 <TD width=15% BGCOLOR=#FBF5EF>
78298 <B>0:0</B>
78299 </TD>
78300 <TD width=10% BGCOLOR=#FBF5EF>
78301 <B>1</B>
78302 </TD>
78303 <TD width=10% BGCOLOR=#FBF5EF>
78304 <B>0</B>
78305 </TD>
78306 <TD width=15% BGCOLOR=#FBF5EF>
78307 <B>0</B>
78308 </TD>
78309 <TD width=35% BGCOLOR=#FBF5EF>
78310 <B>At least toggle once to initialise flops in DCI system</B>
78311 </TD>
78312 </TR>
78313 <TR valign="top">
78314 <TD width=15% BGCOLOR=#FBF5EF>
78315 <B>VRN_OUT</B>
78316 </TD>
78317 <TD width=15% BGCOLOR=#FBF5EF>
78318 <B>5:5</B>
78319 </TD>
78320 <TD width=10% BGCOLOR=#FBF5EF>
78321 <B>20</B>
78322 </TD>
78323 <TD width=10% BGCOLOR=#FBF5EF>
78324 <B>1</B>
78325 </TD>
78326 <TD width=15% BGCOLOR=#FBF5EF>
78327 <B>20</B>
78328 </TD>
78329 <TD width=35% BGCOLOR=#FBF5EF>
78330 <B>VRN output value</B>
78331 </TD>
78332 </TR>
78333 <TR valign="top">
78334 <TD width=15% BGCOLOR=#C0C0C0>
78335 <B>DDRIOB_DCI_CTRL@0XF8000B70</B>
78336 </TD>
78337 <TD width=15% BGCOLOR=#C0C0C0>
78338 <B>31:0</B>
78339 </TD>
78340 <TD width=10% BGCOLOR=#C0C0C0>
78341 <B>21</B>
78342 </TD>
78343 <TD width=10% BGCOLOR=#C0C0C0>
78344 <B></B>
78345 </TD>
78346 <TD width=15% BGCOLOR=#C0C0C0>
78347 <B>20</B>
78348 </TD>
78349 <TD width=35% BGCOLOR=#C0C0C0>
78350 <B>DDRIOB DCI configuration</B>
78351 </TD>
78352 </TR>
78353 </TABLE>
78354 <P>
78355 <H2><a name="DDRIOB_DCI_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_CTRL</a></H2>
78356 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
78357 <TR valign="top">
78358 <TD width=15% BGCOLOR=#FFFF00>
78359 <B>Register Name</B>
78360 </TD>
78361 <TD width=15% BGCOLOR=#FFFF00>
78362 <B>Address</B>
78363 </TD>
78364 <TD width=10% BGCOLOR=#FFFF00>
78365 <B>Width</B>
78366 </TD>
78367 <TD width=10% BGCOLOR=#FFFF00>
78368 <B>Type</B>
78369 </TD>
78370 <TD width=15% BGCOLOR=#FFFF00>
78371 <B>Reset Value</B>
78372 </TD>
78373 <TD width=35% BGCOLOR=#FFFF00>
78374 <B>Description</B>
78375 </TD>
78376 </TR>
78377 <TR valign="top">
78378 <TD width=15% BGCOLOR=#FBF5EF>
78379 <B>DDRIOB_DCI_CTRL</B>
78380 </TD>
78381 <TD width=15% BGCOLOR=#FBF5EF>
78382 <B>0XF8000B70</B>
78383 </TD>
78384 <TD width=10% BGCOLOR=#FBF5EF>
78385 <B>32</B>
78386 </TD>
78387 <TD width=10% BGCOLOR=#FBF5EF>
78388 <B>rw</B>
78389 </TD>
78390 <TD width=15% BGCOLOR=#FBF5EF>
78391 <B>0x00000000</B>
78392 </TD>
78393 <TD width=35% BGCOLOR=#FBF5EF>
78394 <B>--</B>
78395 </TD>
78396 </TR>
78397 </TABLE>
78398 <P>
78399 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
78400 <TR valign="top">
78401 <TD width=15% BGCOLOR=#C0FFC0>
78402 <B>Field Name</B>
78403 </TD>
78404 <TD width=15% BGCOLOR=#C0FFC0>
78405 <B>Bits</B>
78406 </TD>
78407 <TD width=10% BGCOLOR=#C0FFC0>
78408 <B>Mask</B>
78409 </TD>
78410 <TD width=10% BGCOLOR=#C0FFC0>
78411 <B>Value</B>
78412 </TD>
78413 <TD width=15% BGCOLOR=#C0FFC0>
78414 <B>Shifted Value</B>
78415 </TD>
78416 <TD width=35% BGCOLOR=#C0FFC0>
78417 <B>Description</B>
78418 </TD>
78419 </TR>
78420 <TR valign="top">
78421 <TD width=15% BGCOLOR=#FBF5EF>
78422 <B>RESET</B>
78423 </TD>
78424 <TD width=15% BGCOLOR=#FBF5EF>
78425 <B>0:0</B>
78426 </TD>
78427 <TD width=10% BGCOLOR=#FBF5EF>
78428 <B>1</B>
78429 </TD>
78430 <TD width=10% BGCOLOR=#FBF5EF>
78431 <B>1</B>
78432 </TD>
78433 <TD width=15% BGCOLOR=#FBF5EF>
78434 <B>1</B>
78435 </TD>
78436 <TD width=35% BGCOLOR=#FBF5EF>
78437 <B>At least toggle once to initialise flops in DCI system</B>
78438 </TD>
78439 </TR>
78440 <TR valign="top">
78441 <TD width=15% BGCOLOR=#FBF5EF>
78442 <B>ENABLE</B>
78443 </TD>
78444 <TD width=15% BGCOLOR=#FBF5EF>
78445 <B>1:1</B>
78446 </TD>
78447 <TD width=10% BGCOLOR=#FBF5EF>
78448 <B>2</B>
78449 </TD>
78450 <TD width=10% BGCOLOR=#FBF5EF>
78451 <B>1</B>
78452 </TD>
78453 <TD width=15% BGCOLOR=#FBF5EF>
78454 <B>2</B>
78455 </TD>
78456 <TD width=35% BGCOLOR=#FBF5EF>
78457 <B>1 if any iob's use a terminate type, or if dci test block used</B>
78458 </TD>
78459 </TR>
78460 <TR valign="top">
78461 <TD width=15% BGCOLOR=#FBF5EF>
78462 <B>VRP_TRI</B>
78463 </TD>
78464 <TD width=15% BGCOLOR=#FBF5EF>
78465 <B>2:2</B>
78466 </TD>
78467 <TD width=10% BGCOLOR=#FBF5EF>
78468 <B>4</B>
78469 </TD>
78470 <TD width=10% BGCOLOR=#FBF5EF>
78471 <B>0</B>
78472 </TD>
78473 <TD width=15% BGCOLOR=#FBF5EF>
78474 <B>0</B>
78475 </TD>
78476 <TD width=35% BGCOLOR=#FBF5EF>
78477 <B>VRP tristate value</B>
78478 </TD>
78479 </TR>
78480 <TR valign="top">
78481 <TD width=15% BGCOLOR=#FBF5EF>
78482 <B>VRN_TRI</B>
78483 </TD>
78484 <TD width=15% BGCOLOR=#FBF5EF>
78485 <B>3:3</B>
78486 </TD>
78487 <TD width=10% BGCOLOR=#FBF5EF>
78488 <B>8</B>
78489 </TD>
78490 <TD width=10% BGCOLOR=#FBF5EF>
78491 <B>0</B>
78492 </TD>
78493 <TD width=15% BGCOLOR=#FBF5EF>
78494 <B>0</B>
78495 </TD>
78496 <TD width=35% BGCOLOR=#FBF5EF>
78497 <B>VRN tristate value</B>
78498 </TD>
78499 </TR>
78500 <TR valign="top">
78501 <TD width=15% BGCOLOR=#FBF5EF>
78502 <B>VRP_OUT</B>
78503 </TD>
78504 <TD width=15% BGCOLOR=#FBF5EF>
78505 <B>4:4</B>
78506 </TD>
78507 <TD width=10% BGCOLOR=#FBF5EF>
78508 <B>10</B>
78509 </TD>
78510 <TD width=10% BGCOLOR=#FBF5EF>
78511 <B>0</B>
78512 </TD>
78513 <TD width=15% BGCOLOR=#FBF5EF>
78514 <B>0</B>
78515 </TD>
78516 <TD width=35% BGCOLOR=#FBF5EF>
78517 <B>VRP output value</B>
78518 </TD>
78519 </TR>
78520 <TR valign="top">
78521 <TD width=15% BGCOLOR=#FBF5EF>
78522 <B>VRN_OUT</B>
78523 </TD>
78524 <TD width=15% BGCOLOR=#FBF5EF>
78525 <B>5:5</B>
78526 </TD>
78527 <TD width=10% BGCOLOR=#FBF5EF>
78528 <B>20</B>
78529 </TD>
78530 <TD width=10% BGCOLOR=#FBF5EF>
78531 <B>1</B>
78532 </TD>
78533 <TD width=15% BGCOLOR=#FBF5EF>
78534 <B>20</B>
78535 </TD>
78536 <TD width=35% BGCOLOR=#FBF5EF>
78537 <B>VRN output value</B>
78538 </TD>
78539 </TR>
78540 <TR valign="top">
78541 <TD width=15% BGCOLOR=#FBF5EF>
78542 <B>NREF_OPT1</B>
78543 </TD>
78544 <TD width=15% BGCOLOR=#FBF5EF>
78545 <B>7:6</B>
78546 </TD>
78547 <TD width=10% BGCOLOR=#FBF5EF>
78548 <B>c0</B>
78549 </TD>
78550 <TD width=10% BGCOLOR=#FBF5EF>
78551 <B>0</B>
78552 </TD>
78553 <TD width=15% BGCOLOR=#FBF5EF>
78554 <B>0</B>
78555 </TD>
78556 <TD width=35% BGCOLOR=#FBF5EF>
78557 <B>Reserved</B>
78558 </TD>
78559 </TR>
78560 <TR valign="top">
78561 <TD width=15% BGCOLOR=#FBF5EF>
78562 <B>NREF_OPT2</B>
78563 </TD>
78564 <TD width=15% BGCOLOR=#FBF5EF>
78565 <B>10:8</B>
78566 </TD>
78567 <TD width=10% BGCOLOR=#FBF5EF>
78568 <B>700</B>
78569 </TD>
78570 <TD width=10% BGCOLOR=#FBF5EF>
78571 <B>0</B>
78572 </TD>
78573 <TD width=15% BGCOLOR=#FBF5EF>
78574 <B>0</B>
78575 </TD>
78576 <TD width=35% BGCOLOR=#FBF5EF>
78577 <B>Reserved</B>
78578 </TD>
78579 </TR>
78580 <TR valign="top">
78581 <TD width=15% BGCOLOR=#FBF5EF>
78582 <B>NREF_OPT4</B>
78583 </TD>
78584 <TD width=15% BGCOLOR=#FBF5EF>
78585 <B>13:11</B>
78586 </TD>
78587 <TD width=10% BGCOLOR=#FBF5EF>
78588 <B>3800</B>
78589 </TD>
78590 <TD width=10% BGCOLOR=#FBF5EF>
78591 <B>1</B>
78592 </TD>
78593 <TD width=15% BGCOLOR=#FBF5EF>
78594 <B>800</B>
78595 </TD>
78596 <TD width=35% BGCOLOR=#FBF5EF>
78597 <B>Reserved</B>
78598 </TD>
78599 </TR>
78600 <TR valign="top">
78601 <TD width=15% BGCOLOR=#FBF5EF>
78602 <B>PREF_OPT1</B>
78603 </TD>
78604 <TD width=15% BGCOLOR=#FBF5EF>
78605 <B>16:14</B>
78606 </TD>
78607 <TD width=10% BGCOLOR=#FBF5EF>
78608 <B>1c000</B>
78609 </TD>
78610 <TD width=10% BGCOLOR=#FBF5EF>
78611 <B>0</B>
78612 </TD>
78613 <TD width=15% BGCOLOR=#FBF5EF>
78614 <B>0</B>
78615 </TD>
78616 <TD width=35% BGCOLOR=#FBF5EF>
78617 <B>Reserved</B>
78618 </TD>
78619 </TR>
78620 <TR valign="top">
78621 <TD width=15% BGCOLOR=#FBF5EF>
78622 <B>PREF_OPT2</B>
78623 </TD>
78624 <TD width=15% BGCOLOR=#FBF5EF>
78625 <B>19:17</B>
78626 </TD>
78627 <TD width=10% BGCOLOR=#FBF5EF>
78628 <B>e0000</B>
78629 </TD>
78630 <TD width=10% BGCOLOR=#FBF5EF>
78631 <B>0</B>
78632 </TD>
78633 <TD width=15% BGCOLOR=#FBF5EF>
78634 <B>0</B>
78635 </TD>
78636 <TD width=35% BGCOLOR=#FBF5EF>
78637 <B>Reserved</B>
78638 </TD>
78639 </TR>
78640 <TR valign="top">
78641 <TD width=15% BGCOLOR=#FBF5EF>
78642 <B>UPDATE_CONTROL</B>
78643 </TD>
78644 <TD width=15% BGCOLOR=#FBF5EF>
78645 <B>20:20</B>
78646 </TD>
78647 <TD width=10% BGCOLOR=#FBF5EF>
78648 <B>100000</B>
78649 </TD>
78650 <TD width=10% BGCOLOR=#FBF5EF>
78651 <B>0</B>
78652 </TD>
78653 <TD width=15% BGCOLOR=#FBF5EF>
78654 <B>0</B>
78655 </TD>
78656 <TD width=35% BGCOLOR=#FBF5EF>
78657 <B>DCI Update</B>
78658 </TD>
78659 </TR>
78660 <TR valign="top">
78661 <TD width=15% BGCOLOR=#FBF5EF>
78662 <B>INIT_COMPLETE</B>
78663 </TD>
78664 <TD width=15% BGCOLOR=#FBF5EF>
78665 <B>21:21</B>
78666 </TD>
78667 <TD width=10% BGCOLOR=#FBF5EF>
78668 <B>200000</B>
78669 </TD>
78670 <TD width=10% BGCOLOR=#FBF5EF>
78671 <B>0</B>
78672 </TD>
78673 <TD width=15% BGCOLOR=#FBF5EF>
78674 <B>0</B>
78675 </TD>
78676 <TD width=35% BGCOLOR=#FBF5EF>
78677 <B>test Internal to IO bank</B>
78678 </TD>
78679 </TR>
78680 <TR valign="top">
78681 <TD width=15% BGCOLOR=#FBF5EF>
78682 <B>TST_CLK</B>
78683 </TD>
78684 <TD width=15% BGCOLOR=#FBF5EF>
78685 <B>22:22</B>
78686 </TD>
78687 <TD width=10% BGCOLOR=#FBF5EF>
78688 <B>400000</B>
78689 </TD>
78690 <TD width=10% BGCOLOR=#FBF5EF>
78691 <B>0</B>
78692 </TD>
78693 <TD width=15% BGCOLOR=#FBF5EF>
78694 <B>0</B>
78695 </TD>
78696 <TD width=35% BGCOLOR=#FBF5EF>
78697 <B>Emulate DCI clock</B>
78698 </TD>
78699 </TR>
78700 <TR valign="top">
78701 <TD width=15% BGCOLOR=#FBF5EF>
78702 <B>TST_HLN</B>
78703 </TD>
78704 <TD width=15% BGCOLOR=#FBF5EF>
78705 <B>23:23</B>
78706 </TD>
78707 <TD width=10% BGCOLOR=#FBF5EF>
78708 <B>800000</B>
78709 </TD>
78710 <TD width=10% BGCOLOR=#FBF5EF>
78711 <B>0</B>
78712 </TD>
78713 <TD width=15% BGCOLOR=#FBF5EF>
78714 <B>0</B>
78715 </TD>
78716 <TD width=35% BGCOLOR=#FBF5EF>
78717 <B>Emulate comparator output (VRN)</B>
78718 </TD>
78719 </TR>
78720 <TR valign="top">
78721 <TD width=15% BGCOLOR=#FBF5EF>
78722 <B>TST_HLP</B>
78723 </TD>
78724 <TD width=15% BGCOLOR=#FBF5EF>
78725 <B>24:24</B>
78726 </TD>
78727 <TD width=10% BGCOLOR=#FBF5EF>
78728 <B>1000000</B>
78729 </TD>
78730 <TD width=10% BGCOLOR=#FBF5EF>
78731 <B>0</B>
78732 </TD>
78733 <TD width=15% BGCOLOR=#FBF5EF>
78734 <B>0</B>
78735 </TD>
78736 <TD width=35% BGCOLOR=#FBF5EF>
78737 <B>Emulate comparator output (VRP)</B>
78738 </TD>
78739 </TR>
78740 <TR valign="top">
78741 <TD width=15% BGCOLOR=#FBF5EF>
78742 <B>TST_RST</B>
78743 </TD>
78744 <TD width=15% BGCOLOR=#FBF5EF>
78745 <B>25:25</B>
78746 </TD>
78747 <TD width=10% BGCOLOR=#FBF5EF>
78748 <B>2000000</B>
78749 </TD>
78750 <TD width=10% BGCOLOR=#FBF5EF>
78751 <B>0</B>
78752 </TD>
78753 <TD width=15% BGCOLOR=#FBF5EF>
78754 <B>0</B>
78755 </TD>
78756 <TD width=35% BGCOLOR=#FBF5EF>
78757 <B>Emulate Reset</B>
78758 </TD>
78759 </TR>
78760 <TR valign="top">
78761 <TD width=15% BGCOLOR=#FBF5EF>
78762 <B>INT_DCI_EN</B>
78763 </TD>
78764 <TD width=15% BGCOLOR=#FBF5EF>
78765 <B>26:26</B>
78766 </TD>
78767 <TD width=10% BGCOLOR=#FBF5EF>
78768 <B>4000000</B>
78769 </TD>
78770 <TD width=10% BGCOLOR=#FBF5EF>
78771 <B>0</B>
78772 </TD>
78773 <TD width=15% BGCOLOR=#FBF5EF>
78774 <B>0</B>
78775 </TD>
78776 <TD width=35% BGCOLOR=#FBF5EF>
78777 <B>Need explanation here</B>
78778 </TD>
78779 </TR>
78780 <TR valign="top">
78781 <TD width=15% BGCOLOR=#C0C0C0>
78782 <B>DDRIOB_DCI_CTRL@0XF8000B70</B>
78783 </TD>
78784 <TD width=15% BGCOLOR=#C0C0C0>
78785 <B>31:0</B>
78786 </TD>
78787 <TD width=10% BGCOLOR=#C0C0C0>
78788 <B>7ffffff</B>
78789 </TD>
78790 <TD width=10% BGCOLOR=#C0C0C0>
78791 <B></B>
78792 </TD>
78793 <TD width=15% BGCOLOR=#C0C0C0>
78794 <B>823</B>
78795 </TD>
78796 <TD width=35% BGCOLOR=#C0C0C0>
78797 <B>DDRIOB DCI configuration</B>
78798 </TD>
78799 </TR>
78800 </TABLE>
78801 <P>
78802 <H1>MIO PROGRAMMING</H1>
78803 <H2><a name="MIO_PIN_00">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_00</a></H2>
78804 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
78805 <TR valign="top">
78806 <TD width=15% BGCOLOR=#FFFF00>
78807 <B>Register Name</B>
78808 </TD>
78809 <TD width=15% BGCOLOR=#FFFF00>
78810 <B>Address</B>
78811 </TD>
78812 <TD width=10% BGCOLOR=#FFFF00>
78813 <B>Width</B>
78814 </TD>
78815 <TD width=10% BGCOLOR=#FFFF00>
78816 <B>Type</B>
78817 </TD>
78818 <TD width=15% BGCOLOR=#FFFF00>
78819 <B>Reset Value</B>
78820 </TD>
78821 <TD width=35% BGCOLOR=#FFFF00>
78822 <B>Description</B>
78823 </TD>
78824 </TR>
78825 <TR valign="top">
78826 <TD width=15% BGCOLOR=#FBF5EF>
78827 <B>MIO_PIN_00</B>
78828 </TD>
78829 <TD width=15% BGCOLOR=#FBF5EF>
78830 <B>0XF8000700</B>
78831 </TD>
78832 <TD width=10% BGCOLOR=#FBF5EF>
78833 <B>32</B>
78834 </TD>
78835 <TD width=10% BGCOLOR=#FBF5EF>
78836 <B>rw</B>
78837 </TD>
78838 <TD width=15% BGCOLOR=#FBF5EF>
78839 <B>0x00000000</B>
78840 </TD>
78841 <TD width=35% BGCOLOR=#FBF5EF>
78842 <B>--</B>
78843 </TD>
78844 </TR>
78845 </TABLE>
78846 <P>
78847 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
78848 <TR valign="top">
78849 <TD width=15% BGCOLOR=#C0FFC0>
78850 <B>Field Name</B>
78851 </TD>
78852 <TD width=15% BGCOLOR=#C0FFC0>
78853 <B>Bits</B>
78854 </TD>
78855 <TD width=10% BGCOLOR=#C0FFC0>
78856 <B>Mask</B>
78857 </TD>
78858 <TD width=10% BGCOLOR=#C0FFC0>
78859 <B>Value</B>
78860 </TD>
78861 <TD width=15% BGCOLOR=#C0FFC0>
78862 <B>Shifted Value</B>
78863 </TD>
78864 <TD width=35% BGCOLOR=#C0FFC0>
78865 <B>Description</B>
78866 </TD>
78867 </TR>
78868 <TR valign="top">
78869 <TD width=15% BGCOLOR=#FBF5EF>
78870 <B>TRI_ENABLE</B>
78871 </TD>
78872 <TD width=15% BGCOLOR=#FBF5EF>
78873 <B>0:0</B>
78874 </TD>
78875 <TD width=10% BGCOLOR=#FBF5EF>
78876 <B>1</B>
78877 </TD>
78878 <TD width=10% BGCOLOR=#FBF5EF>
78879 <B>1</B>
78880 </TD>
78881 <TD width=15% BGCOLOR=#FBF5EF>
78882 <B>1</B>
78883 </TD>
78884 <TD width=35% BGCOLOR=#FBF5EF>
78885 <B>Tri-state enable, active high. 0: disable 1: enable</B>
78886 </TD>
78887 </TR>
78888 <TR valign="top">
78889 <TD width=15% BGCOLOR=#FBF5EF>
78890 <B>Speed</B>
78891 </TD>
78892 <TD width=15% BGCOLOR=#FBF5EF>
78893 <B>8:8</B>
78894 </TD>
78895 <TD width=10% BGCOLOR=#FBF5EF>
78896 <B>100</B>
78897 </TD>
78898 <TD width=10% BGCOLOR=#FBF5EF>
78899 <B>0</B>
78900 </TD>
78901 <TD width=15% BGCOLOR=#FBF5EF>
78902 <B>0</B>
78903 </TD>
78904 <TD width=35% BGCOLOR=#FBF5EF>
78905 <B>Select IO Buffer Edge Rate, applicable when IO_Type= LVCMOS18, LVCMOS25 or LVCMOS33. 0: Slow CMOS edge 1: Fast CMOS edge</B>
78906 </TD>
78907 </TR>
78908 <TR valign="top">
78909 <TD width=15% BGCOLOR=#FBF5EF>
78910 <B>IO_Type</B>
78911 </TD>
78912 <TD width=15% BGCOLOR=#FBF5EF>
78913 <B>11:9</B>
78914 </TD>
78915 <TD width=10% BGCOLOR=#FBF5EF>
78916 <B>e00</B>
78917 </TD>
78918 <TD width=10% BGCOLOR=#FBF5EF>
78919 <B>1</B>
78920 </TD>
78921 <TD width=15% BGCOLOR=#FBF5EF>
78922 <B>200</B>
78923 </TD>
78924 <TD width=35% BGCOLOR=#FBF5EF>
78925 <B>Select the IO Buffer Type. 000: LVTTL 001: LVCMOS18 010: LVCMOS25 011, 101, 110, 111: LVCMOS33 100: HSTL</B>
78926 </TD>
78927 </TR>
78928 <TR valign="top">
78929 <TD width=15% BGCOLOR=#FBF5EF>
78930 <B>PULLUP</B>
78931 </TD>
78932 <TD width=15% BGCOLOR=#FBF5EF>
78933 <B>12:12</B>
78934 </TD>
78935 <TD width=10% BGCOLOR=#FBF5EF>
78936 <B>1000</B>
78937 </TD>
78938 <TD width=10% BGCOLOR=#FBF5EF>
78939 <B>1</B>
78940 </TD>
78941 <TD width=15% BGCOLOR=#FBF5EF>
78942 <B>1000</B>
78943 </TD>
78944 <TD width=35% BGCOLOR=#FBF5EF>
78945 <B>Enables pull-up on IO Buffer pin 0: disable 1: enable</B>
78946 </TD>
78947 </TR>
78948 <TR valign="top">
78949 <TD width=15% BGCOLOR=#FBF5EF>
78950 <B>DisableRcvr</B>
78951 </TD>
78952 <TD width=15% BGCOLOR=#FBF5EF>
78953 <B>13:13</B>
78954 </TD>
78955 <TD width=10% BGCOLOR=#FBF5EF>
78956 <B>2000</B>
78957 </TD>
78958 <TD width=10% BGCOLOR=#FBF5EF>
78959 <B>0</B>
78960 </TD>
78961 <TD width=15% BGCOLOR=#FBF5EF>
78962 <B>0</B>
78963 </TD>
78964 <TD width=35% BGCOLOR=#FBF5EF>
78965 <B>Disable HSTL Input Buffer to save power when it is an output-only (IO_Type must be HSTL). 0: enable 1: disable</B>
78966 </TD>
78967 </TR>
78968 <TR valign="top">
78969 <TD width=15% BGCOLOR=#C0C0C0>
78970 <B>MIO_PIN_00@0XF8000700</B>
78971 </TD>
78972 <TD width=15% BGCOLOR=#C0C0C0>
78973 <B>31:0</B>
78974 </TD>
78975 <TD width=10% BGCOLOR=#C0C0C0>
78976 <B>3f01</B>
78977 </TD>
78978 <TD width=10% BGCOLOR=#C0C0C0>
78979 <B></B>
78980 </TD>
78981 <TD width=15% BGCOLOR=#C0C0C0>
78982 <B>1201</B>
78983 </TD>
78984 <TD width=35% BGCOLOR=#C0C0C0>
78985 <B>MIO Pin 0 Control</B>
78986 </TD>
78987 </TR>
78988 </TABLE>
78989 <P>
78990 <H2><a name="MIO_PIN_01">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_01</a></H2>
78991 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
78992 <TR valign="top">
78993 <TD width=15% BGCOLOR=#FFFF00>
78994 <B>Register Name</B>
78995 </TD>
78996 <TD width=15% BGCOLOR=#FFFF00>
78997 <B>Address</B>
78998 </TD>
78999 <TD width=10% BGCOLOR=#FFFF00>
79000 <B>Width</B>
79001 </TD>
79002 <TD width=10% BGCOLOR=#FFFF00>
79003 <B>Type</B>
79004 </TD>
79005 <TD width=15% BGCOLOR=#FFFF00>
79006 <B>Reset Value</B>
79007 </TD>
79008 <TD width=35% BGCOLOR=#FFFF00>
79009 <B>Description</B>
79010 </TD>
79011 </TR>
79012 <TR valign="top">
79013 <TD width=15% BGCOLOR=#FBF5EF>
79014 <B>MIO_PIN_01</B>
79015 </TD>
79016 <TD width=15% BGCOLOR=#FBF5EF>
79017 <B>0XF8000704</B>
79018 </TD>
79019 <TD width=10% BGCOLOR=#FBF5EF>
79020 <B>32</B>
79021 </TD>
79022 <TD width=10% BGCOLOR=#FBF5EF>
79023 <B>rw</B>
79024 </TD>
79025 <TD width=15% BGCOLOR=#FBF5EF>
79026 <B>0x00000000</B>
79027 </TD>
79028 <TD width=35% BGCOLOR=#FBF5EF>
79029 <B>--</B>
79030 </TD>
79031 </TR>
79032 </TABLE>
79033 <P>
79034 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
79035 <TR valign="top">
79036 <TD width=15% BGCOLOR=#C0FFC0>
79037 <B>Field Name</B>
79038 </TD>
79039 <TD width=15% BGCOLOR=#C0FFC0>
79040 <B>Bits</B>
79041 </TD>
79042 <TD width=10% BGCOLOR=#C0FFC0>
79043 <B>Mask</B>
79044 </TD>
79045 <TD width=10% BGCOLOR=#C0FFC0>
79046 <B>Value</B>
79047 </TD>
79048 <TD width=15% BGCOLOR=#C0FFC0>
79049 <B>Shifted Value</B>
79050 </TD>
79051 <TD width=35% BGCOLOR=#C0FFC0>
79052 <B>Description</B>
79053 </TD>
79054 </TR>
79055 <TR valign="top">
79056 <TD width=15% BGCOLOR=#FBF5EF>
79057 <B>TRI_ENABLE</B>
79058 </TD>
79059 <TD width=15% BGCOLOR=#FBF5EF>
79060 <B>0:0</B>
79061 </TD>
79062 <TD width=10% BGCOLOR=#FBF5EF>
79063 <B>1</B>
79064 </TD>
79065 <TD width=10% BGCOLOR=#FBF5EF>
79066 <B>0</B>
79067 </TD>
79068 <TD width=15% BGCOLOR=#FBF5EF>
79069 <B>0</B>
79070 </TD>
79071 <TD width=35% BGCOLOR=#FBF5EF>
79072 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
79073 </TD>
79074 </TR>
79075 <TR valign="top">
79076 <TD width=15% BGCOLOR=#FBF5EF>
79077 <B>L0_SEL</B>
79078 </TD>
79079 <TD width=15% BGCOLOR=#FBF5EF>
79080 <B>1:1</B>
79081 </TD>
79082 <TD width=10% BGCOLOR=#FBF5EF>
79083 <B>2</B>
79084 </TD>
79085 <TD width=10% BGCOLOR=#FBF5EF>
79086 <B>1</B>
79087 </TD>
79088 <TD width=15% BGCOLOR=#FBF5EF>
79089 <B>2</B>
79090 </TD>
79091 <TD width=35% BGCOLOR=#FBF5EF>
79092 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 Chip Select</B>
79093 </TD>
79094 </TR>
79095 <TR valign="top">
79096 <TD width=15% BGCOLOR=#FBF5EF>
79097 <B>L1_SEL</B>
79098 </TD>
79099 <TD width=15% BGCOLOR=#FBF5EF>
79100 <B>2:2</B>
79101 </TD>
79102 <TD width=10% BGCOLOR=#FBF5EF>
79103 <B>4</B>
79104 </TD>
79105 <TD width=10% BGCOLOR=#FBF5EF>
79106 <B>0</B>
79107 </TD>
79108 <TD width=15% BGCOLOR=#FBF5EF>
79109 <B>0</B>
79110 </TD>
79111 <TD width=35% BGCOLOR=#FBF5EF>
79112 <B>Level 1 Mux Select 0: Level 2 Mux 1: reserved</B>
79113 </TD>
79114 </TR>
79115 <TR valign="top">
79116 <TD width=15% BGCOLOR=#FBF5EF>
79117 <B>L2_SEL</B>
79118 </TD>
79119 <TD width=15% BGCOLOR=#FBF5EF>
79120 <B>4:3</B>
79121 </TD>
79122 <TD width=10% BGCOLOR=#FBF5EF>
79123 <B>18</B>
79124 </TD>
79125 <TD width=10% BGCOLOR=#FBF5EF>
79126 <B>0</B>
79127 </TD>
79128 <TD width=15% BGCOLOR=#FBF5EF>
79129 <B>0</B>
79130 </TD>
79131 <TD width=35% BGCOLOR=#FBF5EF>
79132 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM Address Bit 25 10: SRAM/NOR Chip Select 1 11: SDIO 1 Power Control output</B>
79133 </TD>
79134 </TR>
79135 <TR valign="top">
79136 <TD width=15% BGCOLOR=#FBF5EF>
79137 <B>L3_SEL</B>
79138 </TD>
79139 <TD width=15% BGCOLOR=#FBF5EF>
79140 <B>7:5</B>
79141 </TD>
79142 <TD width=10% BGCOLOR=#FBF5EF>
79143 <B>e0</B>
79144 </TD>
79145 <TD width=10% BGCOLOR=#FBF5EF>
79146 <B>0</B>
79147 </TD>
79148 <TD width=15% BGCOLOR=#FBF5EF>
79149 <B>0</B>
79150 </TD>
79151 <TD width=35% BGCOLOR=#FBF5EF>
79152 <B>Level 3 Mux Select 000: GPIO 1 (bank 0) others: reserved</B>
79153 </TD>
79154 </TR>
79155 <TR valign="top">
79156 <TD width=15% BGCOLOR=#FBF5EF>
79157 <B>Speed</B>
79158 </TD>
79159 <TD width=15% BGCOLOR=#FBF5EF>
79160 <B>8:8</B>
79161 </TD>
79162 <TD width=10% BGCOLOR=#FBF5EF>
79163 <B>100</B>
79164 </TD>
79165 <TD width=10% BGCOLOR=#FBF5EF>
79166 <B>0</B>
79167 </TD>
79168 <TD width=15% BGCOLOR=#FBF5EF>
79169 <B>0</B>
79170 </TD>
79171 <TD width=35% BGCOLOR=#FBF5EF>
79172 <B>Operates the same as MIO_PIN_00[Speed]</B>
79173 </TD>
79174 </TR>
79175 <TR valign="top">
79176 <TD width=15% BGCOLOR=#FBF5EF>
79177 <B>IO_Type</B>
79178 </TD>
79179 <TD width=15% BGCOLOR=#FBF5EF>
79180 <B>11:9</B>
79181 </TD>
79182 <TD width=10% BGCOLOR=#FBF5EF>
79183 <B>e00</B>
79184 </TD>
79185 <TD width=10% BGCOLOR=#FBF5EF>
79186 <B>1</B>
79187 </TD>
79188 <TD width=15% BGCOLOR=#FBF5EF>
79189 <B>200</B>
79190 </TD>
79191 <TD width=35% BGCOLOR=#FBF5EF>
79192 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
79193 </TD>
79194 </TR>
79195 <TR valign="top">
79196 <TD width=15% BGCOLOR=#FBF5EF>
79197 <B>PULLUP</B>
79198 </TD>
79199 <TD width=15% BGCOLOR=#FBF5EF>
79200 <B>12:12</B>
79201 </TD>
79202 <TD width=10% BGCOLOR=#FBF5EF>
79203 <B>1000</B>
79204 </TD>
79205 <TD width=10% BGCOLOR=#FBF5EF>
79206 <B>1</B>
79207 </TD>
79208 <TD width=15% BGCOLOR=#FBF5EF>
79209 <B>1000</B>
79210 </TD>
79211 <TD width=35% BGCOLOR=#FBF5EF>
79212 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
79213 </TD>
79214 </TR>
79215 <TR valign="top">
79216 <TD width=15% BGCOLOR=#FBF5EF>
79217 <B>DisableRcvr</B>
79218 </TD>
79219 <TD width=15% BGCOLOR=#FBF5EF>
79220 <B>13:13</B>
79221 </TD>
79222 <TD width=10% BGCOLOR=#FBF5EF>
79223 <B>2000</B>
79224 </TD>
79225 <TD width=10% BGCOLOR=#FBF5EF>
79226 <B>0</B>
79227 </TD>
79228 <TD width=15% BGCOLOR=#FBF5EF>
79229 <B>0</B>
79230 </TD>
79231 <TD width=35% BGCOLOR=#FBF5EF>
79232 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
79233 </TD>
79234 </TR>
79235 <TR valign="top">
79236 <TD width=15% BGCOLOR=#C0C0C0>
79237 <B>MIO_PIN_01@0XF8000704</B>
79238 </TD>
79239 <TD width=15% BGCOLOR=#C0C0C0>
79240 <B>31:0</B>
79241 </TD>
79242 <TD width=10% BGCOLOR=#C0C0C0>
79243 <B>3fff</B>
79244 </TD>
79245 <TD width=10% BGCOLOR=#C0C0C0>
79246 <B></B>
79247 </TD>
79248 <TD width=15% BGCOLOR=#C0C0C0>
79249 <B>1202</B>
79250 </TD>
79251 <TD width=35% BGCOLOR=#C0C0C0>
79252 <B>MIO Pin 1 Control</B>
79253 </TD>
79254 </TR>
79255 </TABLE>
79256 <P>
79257 <H2><a name="MIO_PIN_02">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_02</a></H2>
79258 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
79259 <TR valign="top">
79260 <TD width=15% BGCOLOR=#FFFF00>
79261 <B>Register Name</B>
79262 </TD>
79263 <TD width=15% BGCOLOR=#FFFF00>
79264 <B>Address</B>
79265 </TD>
79266 <TD width=10% BGCOLOR=#FFFF00>
79267 <B>Width</B>
79268 </TD>
79269 <TD width=10% BGCOLOR=#FFFF00>
79270 <B>Type</B>
79271 </TD>
79272 <TD width=15% BGCOLOR=#FFFF00>
79273 <B>Reset Value</B>
79274 </TD>
79275 <TD width=35% BGCOLOR=#FFFF00>
79276 <B>Description</B>
79277 </TD>
79278 </TR>
79279 <TR valign="top">
79280 <TD width=15% BGCOLOR=#FBF5EF>
79281 <B>MIO_PIN_02</B>
79282 </TD>
79283 <TD width=15% BGCOLOR=#FBF5EF>
79284 <B>0XF8000708</B>
79285 </TD>
79286 <TD width=10% BGCOLOR=#FBF5EF>
79287 <B>32</B>
79288 </TD>
79289 <TD width=10% BGCOLOR=#FBF5EF>
79290 <B>rw</B>
79291 </TD>
79292 <TD width=15% BGCOLOR=#FBF5EF>
79293 <B>0x00000000</B>
79294 </TD>
79295 <TD width=35% BGCOLOR=#FBF5EF>
79296 <B>--</B>
79297 </TD>
79298 </TR>
79299 </TABLE>
79300 <P>
79301 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
79302 <TR valign="top">
79303 <TD width=15% BGCOLOR=#C0FFC0>
79304 <B>Field Name</B>
79305 </TD>
79306 <TD width=15% BGCOLOR=#C0FFC0>
79307 <B>Bits</B>
79308 </TD>
79309 <TD width=10% BGCOLOR=#C0FFC0>
79310 <B>Mask</B>
79311 </TD>
79312 <TD width=10% BGCOLOR=#C0FFC0>
79313 <B>Value</B>
79314 </TD>
79315 <TD width=15% BGCOLOR=#C0FFC0>
79316 <B>Shifted Value</B>
79317 </TD>
79318 <TD width=35% BGCOLOR=#C0FFC0>
79319 <B>Description</B>
79320 </TD>
79321 </TR>
79322 <TR valign="top">
79323 <TD width=15% BGCOLOR=#FBF5EF>
79324 <B>TRI_ENABLE</B>
79325 </TD>
79326 <TD width=15% BGCOLOR=#FBF5EF>
79327 <B>0:0</B>
79328 </TD>
79329 <TD width=10% BGCOLOR=#FBF5EF>
79330 <B>1</B>
79331 </TD>
79332 <TD width=10% BGCOLOR=#FBF5EF>
79333 <B>0</B>
79334 </TD>
79335 <TD width=15% BGCOLOR=#FBF5EF>
79336 <B>0</B>
79337 </TD>
79338 <TD width=35% BGCOLOR=#FBF5EF>
79339 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
79340 </TD>
79341 </TR>
79342 <TR valign="top">
79343 <TD width=15% BGCOLOR=#FBF5EF>
79344 <B>L0_SEL</B>
79345 </TD>
79346 <TD width=15% BGCOLOR=#FBF5EF>
79347 <B>1:1</B>
79348 </TD>
79349 <TD width=10% BGCOLOR=#FBF5EF>
79350 <B>2</B>
79351 </TD>
79352 <TD width=10% BGCOLOR=#FBF5EF>
79353 <B>1</B>
79354 </TD>
79355 <TD width=15% BGCOLOR=#FBF5EF>
79356 <B>2</B>
79357 </TD>
79358 <TD width=35% BGCOLOR=#FBF5EF>
79359 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 IO Bit 0</B>
79360 </TD>
79361 </TR>
79362 <TR valign="top">
79363 <TD width=15% BGCOLOR=#FBF5EF>
79364 <B>L1_SEL</B>
79365 </TD>
79366 <TD width=15% BGCOLOR=#FBF5EF>
79367 <B>2:2</B>
79368 </TD>
79369 <TD width=10% BGCOLOR=#FBF5EF>
79370 <B>4</B>
79371 </TD>
79372 <TD width=10% BGCOLOR=#FBF5EF>
79373 <B>0</B>
79374 </TD>
79375 <TD width=15% BGCOLOR=#FBF5EF>
79376 <B>0</B>
79377 </TD>
79378 <TD width=35% BGCOLOR=#FBF5EF>
79379 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 8</B>
79380 </TD>
79381 </TR>
79382 <TR valign="top">
79383 <TD width=15% BGCOLOR=#FBF5EF>
79384 <B>L2_SEL</B>
79385 </TD>
79386 <TD width=15% BGCOLOR=#FBF5EF>
79387 <B>4:3</B>
79388 </TD>
79389 <TD width=10% BGCOLOR=#FBF5EF>
79390 <B>18</B>
79391 </TD>
79392 <TD width=10% BGCOLOR=#FBF5EF>
79393 <B>0</B>
79394 </TD>
79395 <TD width=15% BGCOLOR=#FBF5EF>
79396 <B>0</B>
79397 </TD>
79398 <TD width=35% BGCOLOR=#FBF5EF>
79399 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: NAND Flash ALEn 11: SDIO 0 Power Control output</B>
79400 </TD>
79401 </TR>
79402 <TR valign="top">
79403 <TD width=15% BGCOLOR=#FBF5EF>
79404 <B>L3_SEL</B>
79405 </TD>
79406 <TD width=15% BGCOLOR=#FBF5EF>
79407 <B>7:5</B>
79408 </TD>
79409 <TD width=10% BGCOLOR=#FBF5EF>
79410 <B>e0</B>
79411 </TD>
79412 <TD width=10% BGCOLOR=#FBF5EF>
79413 <B>0</B>
79414 </TD>
79415 <TD width=15% BGCOLOR=#FBF5EF>
79416 <B>0</B>
79417 </TD>
79418 <TD width=35% BGCOLOR=#FBF5EF>
79419 <B>Level 3 Mux Select 000: GPIO 2 (bank 0) others: reserved</B>
79420 </TD>
79421 </TR>
79422 <TR valign="top">
79423 <TD width=15% BGCOLOR=#FBF5EF>
79424 <B>Speed</B>
79425 </TD>
79426 <TD width=15% BGCOLOR=#FBF5EF>
79427 <B>8:8</B>
79428 </TD>
79429 <TD width=10% BGCOLOR=#FBF5EF>
79430 <B>100</B>
79431 </TD>
79432 <TD width=10% BGCOLOR=#FBF5EF>
79433 <B>0</B>
79434 </TD>
79435 <TD width=15% BGCOLOR=#FBF5EF>
79436 <B>0</B>
79437 </TD>
79438 <TD width=35% BGCOLOR=#FBF5EF>
79439 <B>Operates the same as MIO_PIN_00[Speed]</B>
79440 </TD>
79441 </TR>
79442 <TR valign="top">
79443 <TD width=15% BGCOLOR=#FBF5EF>
79444 <B>IO_Type</B>
79445 </TD>
79446 <TD width=15% BGCOLOR=#FBF5EF>
79447 <B>11:9</B>
79448 </TD>
79449 <TD width=10% BGCOLOR=#FBF5EF>
79450 <B>e00</B>
79451 </TD>
79452 <TD width=10% BGCOLOR=#FBF5EF>
79453 <B>1</B>
79454 </TD>
79455 <TD width=15% BGCOLOR=#FBF5EF>
79456 <B>200</B>
79457 </TD>
79458 <TD width=35% BGCOLOR=#FBF5EF>
79459 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
79460 </TD>
79461 </TR>
79462 <TR valign="top">
79463 <TD width=15% BGCOLOR=#FBF5EF>
79464 <B>PULLUP</B>
79465 </TD>
79466 <TD width=15% BGCOLOR=#FBF5EF>
79467 <B>12:12</B>
79468 </TD>
79469 <TD width=10% BGCOLOR=#FBF5EF>
79470 <B>1000</B>
79471 </TD>
79472 <TD width=10% BGCOLOR=#FBF5EF>
79473 <B>0</B>
79474 </TD>
79475 <TD width=15% BGCOLOR=#FBF5EF>
79476 <B>0</B>
79477 </TD>
79478 <TD width=35% BGCOLOR=#FBF5EF>
79479 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
79480 </TD>
79481 </TR>
79482 <TR valign="top">
79483 <TD width=15% BGCOLOR=#FBF5EF>
79484 <B>DisableRcvr</B>
79485 </TD>
79486 <TD width=15% BGCOLOR=#FBF5EF>
79487 <B>13:13</B>
79488 </TD>
79489 <TD width=10% BGCOLOR=#FBF5EF>
79490 <B>2000</B>
79491 </TD>
79492 <TD width=10% BGCOLOR=#FBF5EF>
79493 <B>0</B>
79494 </TD>
79495 <TD width=15% BGCOLOR=#FBF5EF>
79496 <B>0</B>
79497 </TD>
79498 <TD width=35% BGCOLOR=#FBF5EF>
79499 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
79500 </TD>
79501 </TR>
79502 <TR valign="top">
79503 <TD width=15% BGCOLOR=#C0C0C0>
79504 <B>MIO_PIN_02@0XF8000708</B>
79505 </TD>
79506 <TD width=15% BGCOLOR=#C0C0C0>
79507 <B>31:0</B>
79508 </TD>
79509 <TD width=10% BGCOLOR=#C0C0C0>
79510 <B>3fff</B>
79511 </TD>
79512 <TD width=10% BGCOLOR=#C0C0C0>
79513 <B></B>
79514 </TD>
79515 <TD width=15% BGCOLOR=#C0C0C0>
79516 <B>202</B>
79517 </TD>
79518 <TD width=35% BGCOLOR=#C0C0C0>
79519 <B>MIO Pin 2 Control</B>
79520 </TD>
79521 </TR>
79522 </TABLE>
79523 <P>
79524 <H2><a name="MIO_PIN_03">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_03</a></H2>
79525 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
79526 <TR valign="top">
79527 <TD width=15% BGCOLOR=#FFFF00>
79528 <B>Register Name</B>
79529 </TD>
79530 <TD width=15% BGCOLOR=#FFFF00>
79531 <B>Address</B>
79532 </TD>
79533 <TD width=10% BGCOLOR=#FFFF00>
79534 <B>Width</B>
79535 </TD>
79536 <TD width=10% BGCOLOR=#FFFF00>
79537 <B>Type</B>
79538 </TD>
79539 <TD width=15% BGCOLOR=#FFFF00>
79540 <B>Reset Value</B>
79541 </TD>
79542 <TD width=35% BGCOLOR=#FFFF00>
79543 <B>Description</B>
79544 </TD>
79545 </TR>
79546 <TR valign="top">
79547 <TD width=15% BGCOLOR=#FBF5EF>
79548 <B>MIO_PIN_03</B>
79549 </TD>
79550 <TD width=15% BGCOLOR=#FBF5EF>
79551 <B>0XF800070C</B>
79552 </TD>
79553 <TD width=10% BGCOLOR=#FBF5EF>
79554 <B>32</B>
79555 </TD>
79556 <TD width=10% BGCOLOR=#FBF5EF>
79557 <B>rw</B>
79558 </TD>
79559 <TD width=15% BGCOLOR=#FBF5EF>
79560 <B>0x00000000</B>
79561 </TD>
79562 <TD width=35% BGCOLOR=#FBF5EF>
79563 <B>--</B>
79564 </TD>
79565 </TR>
79566 </TABLE>
79567 <P>
79568 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
79569 <TR valign="top">
79570 <TD width=15% BGCOLOR=#C0FFC0>
79571 <B>Field Name</B>
79572 </TD>
79573 <TD width=15% BGCOLOR=#C0FFC0>
79574 <B>Bits</B>
79575 </TD>
79576 <TD width=10% BGCOLOR=#C0FFC0>
79577 <B>Mask</B>
79578 </TD>
79579 <TD width=10% BGCOLOR=#C0FFC0>
79580 <B>Value</B>
79581 </TD>
79582 <TD width=15% BGCOLOR=#C0FFC0>
79583 <B>Shifted Value</B>
79584 </TD>
79585 <TD width=35% BGCOLOR=#C0FFC0>
79586 <B>Description</B>
79587 </TD>
79588 </TR>
79589 <TR valign="top">
79590 <TD width=15% BGCOLOR=#FBF5EF>
79591 <B>TRI_ENABLE</B>
79592 </TD>
79593 <TD width=15% BGCOLOR=#FBF5EF>
79594 <B>0:0</B>
79595 </TD>
79596 <TD width=10% BGCOLOR=#FBF5EF>
79597 <B>1</B>
79598 </TD>
79599 <TD width=10% BGCOLOR=#FBF5EF>
79600 <B>0</B>
79601 </TD>
79602 <TD width=15% BGCOLOR=#FBF5EF>
79603 <B>0</B>
79604 </TD>
79605 <TD width=35% BGCOLOR=#FBF5EF>
79606 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
79607 </TD>
79608 </TR>
79609 <TR valign="top">
79610 <TD width=15% BGCOLOR=#FBF5EF>
79611 <B>L0_SEL</B>
79612 </TD>
79613 <TD width=15% BGCOLOR=#FBF5EF>
79614 <B>1:1</B>
79615 </TD>
79616 <TD width=10% BGCOLOR=#FBF5EF>
79617 <B>2</B>
79618 </TD>
79619 <TD width=10% BGCOLOR=#FBF5EF>
79620 <B>1</B>
79621 </TD>
79622 <TD width=15% BGCOLOR=#FBF5EF>
79623 <B>2</B>
79624 </TD>
79625 <TD width=35% BGCOLOR=#FBF5EF>
79626 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 IO Bit 1</B>
79627 </TD>
79628 </TR>
79629 <TR valign="top">
79630 <TD width=15% BGCOLOR=#FBF5EF>
79631 <B>L1_SEL</B>
79632 </TD>
79633 <TD width=15% BGCOLOR=#FBF5EF>
79634 <B>2:2</B>
79635 </TD>
79636 <TD width=10% BGCOLOR=#FBF5EF>
79637 <B>4</B>
79638 </TD>
79639 <TD width=10% BGCOLOR=#FBF5EF>
79640 <B>0</B>
79641 </TD>
79642 <TD width=15% BGCOLOR=#FBF5EF>
79643 <B>0</B>
79644 </TD>
79645 <TD width=35% BGCOLOR=#FBF5EF>
79646 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 9</B>
79647 </TD>
79648 </TR>
79649 <TR valign="top">
79650 <TD width=15% BGCOLOR=#FBF5EF>
79651 <B>L2_SEL</B>
79652 </TD>
79653 <TD width=15% BGCOLOR=#FBF5EF>
79654 <B>4:3</B>
79655 </TD>
79656 <TD width=10% BGCOLOR=#FBF5EF>
79657 <B>18</B>
79658 </TD>
79659 <TD width=10% BGCOLOR=#FBF5EF>
79660 <B>0</B>
79661 </TD>
79662 <TD width=15% BGCOLOR=#FBF5EF>
79663 <B>0</B>
79664 </TD>
79665 <TD width=35% BGCOLOR=#FBF5EF>
79666 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data bit 0 10: NAND WE_B output 11: SDIO 1 Card Power output</B>
79667 </TD>
79668 </TR>
79669 <TR valign="top">
79670 <TD width=15% BGCOLOR=#FBF5EF>
79671 <B>L3_SEL</B>
79672 </TD>
79673 <TD width=15% BGCOLOR=#FBF5EF>
79674 <B>7:5</B>
79675 </TD>
79676 <TD width=10% BGCOLOR=#FBF5EF>
79677 <B>e0</B>
79678 </TD>
79679 <TD width=10% BGCOLOR=#FBF5EF>
79680 <B>0</B>
79681 </TD>
79682 <TD width=15% BGCOLOR=#FBF5EF>
79683 <B>0</B>
79684 </TD>
79685 <TD width=35% BGCOLOR=#FBF5EF>
79686 <B>Level 3 Mux Select 000: GPIO 3 (bank 0) others: reserved</B>
79687 </TD>
79688 </TR>
79689 <TR valign="top">
79690 <TD width=15% BGCOLOR=#FBF5EF>
79691 <B>Speed</B>
79692 </TD>
79693 <TD width=15% BGCOLOR=#FBF5EF>
79694 <B>8:8</B>
79695 </TD>
79696 <TD width=10% BGCOLOR=#FBF5EF>
79697 <B>100</B>
79698 </TD>
79699 <TD width=10% BGCOLOR=#FBF5EF>
79700 <B>0</B>
79701 </TD>
79702 <TD width=15% BGCOLOR=#FBF5EF>
79703 <B>0</B>
79704 </TD>
79705 <TD width=35% BGCOLOR=#FBF5EF>
79706 <B>Operates the same as MIO_PIN_00[Speed]</B>
79707 </TD>
79708 </TR>
79709 <TR valign="top">
79710 <TD width=15% BGCOLOR=#FBF5EF>
79711 <B>IO_Type</B>
79712 </TD>
79713 <TD width=15% BGCOLOR=#FBF5EF>
79714 <B>11:9</B>
79715 </TD>
79716 <TD width=10% BGCOLOR=#FBF5EF>
79717 <B>e00</B>
79718 </TD>
79719 <TD width=10% BGCOLOR=#FBF5EF>
79720 <B>1</B>
79721 </TD>
79722 <TD width=15% BGCOLOR=#FBF5EF>
79723 <B>200</B>
79724 </TD>
79725 <TD width=35% BGCOLOR=#FBF5EF>
79726 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
79727 </TD>
79728 </TR>
79729 <TR valign="top">
79730 <TD width=15% BGCOLOR=#FBF5EF>
79731 <B>PULLUP</B>
79732 </TD>
79733 <TD width=15% BGCOLOR=#FBF5EF>
79734 <B>12:12</B>
79735 </TD>
79736 <TD width=10% BGCOLOR=#FBF5EF>
79737 <B>1000</B>
79738 </TD>
79739 <TD width=10% BGCOLOR=#FBF5EF>
79740 <B>0</B>
79741 </TD>
79742 <TD width=15% BGCOLOR=#FBF5EF>
79743 <B>0</B>
79744 </TD>
79745 <TD width=35% BGCOLOR=#FBF5EF>
79746 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
79747 </TD>
79748 </TR>
79749 <TR valign="top">
79750 <TD width=15% BGCOLOR=#FBF5EF>
79751 <B>DisableRcvr</B>
79752 </TD>
79753 <TD width=15% BGCOLOR=#FBF5EF>
79754 <B>13:13</B>
79755 </TD>
79756 <TD width=10% BGCOLOR=#FBF5EF>
79757 <B>2000</B>
79758 </TD>
79759 <TD width=10% BGCOLOR=#FBF5EF>
79760 <B>0</B>
79761 </TD>
79762 <TD width=15% BGCOLOR=#FBF5EF>
79763 <B>0</B>
79764 </TD>
79765 <TD width=35% BGCOLOR=#FBF5EF>
79766 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
79767 </TD>
79768 </TR>
79769 <TR valign="top">
79770 <TD width=15% BGCOLOR=#C0C0C0>
79771 <B>MIO_PIN_03@0XF800070C</B>
79772 </TD>
79773 <TD width=15% BGCOLOR=#C0C0C0>
79774 <B>31:0</B>
79775 </TD>
79776 <TD width=10% BGCOLOR=#C0C0C0>
79777 <B>3fff</B>
79778 </TD>
79779 <TD width=10% BGCOLOR=#C0C0C0>
79780 <B></B>
79781 </TD>
79782 <TD width=15% BGCOLOR=#C0C0C0>
79783 <B>202</B>
79784 </TD>
79785 <TD width=35% BGCOLOR=#C0C0C0>
79786 <B>MIO Pin 3 Control</B>
79787 </TD>
79788 </TR>
79789 </TABLE>
79790 <P>
79791 <H2><a name="MIO_PIN_04">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_04</a></H2>
79792 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
79793 <TR valign="top">
79794 <TD width=15% BGCOLOR=#FFFF00>
79795 <B>Register Name</B>
79796 </TD>
79797 <TD width=15% BGCOLOR=#FFFF00>
79798 <B>Address</B>
79799 </TD>
79800 <TD width=10% BGCOLOR=#FFFF00>
79801 <B>Width</B>
79802 </TD>
79803 <TD width=10% BGCOLOR=#FFFF00>
79804 <B>Type</B>
79805 </TD>
79806 <TD width=15% BGCOLOR=#FFFF00>
79807 <B>Reset Value</B>
79808 </TD>
79809 <TD width=35% BGCOLOR=#FFFF00>
79810 <B>Description</B>
79811 </TD>
79812 </TR>
79813 <TR valign="top">
79814 <TD width=15% BGCOLOR=#FBF5EF>
79815 <B>MIO_PIN_04</B>
79816 </TD>
79817 <TD width=15% BGCOLOR=#FBF5EF>
79818 <B>0XF8000710</B>
79819 </TD>
79820 <TD width=10% BGCOLOR=#FBF5EF>
79821 <B>32</B>
79822 </TD>
79823 <TD width=10% BGCOLOR=#FBF5EF>
79824 <B>rw</B>
79825 </TD>
79826 <TD width=15% BGCOLOR=#FBF5EF>
79827 <B>0x00000000</B>
79828 </TD>
79829 <TD width=35% BGCOLOR=#FBF5EF>
79830 <B>--</B>
79831 </TD>
79832 </TR>
79833 </TABLE>
79834 <P>
79835 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
79836 <TR valign="top">
79837 <TD width=15% BGCOLOR=#C0FFC0>
79838 <B>Field Name</B>
79839 </TD>
79840 <TD width=15% BGCOLOR=#C0FFC0>
79841 <B>Bits</B>
79842 </TD>
79843 <TD width=10% BGCOLOR=#C0FFC0>
79844 <B>Mask</B>
79845 </TD>
79846 <TD width=10% BGCOLOR=#C0FFC0>
79847 <B>Value</B>
79848 </TD>
79849 <TD width=15% BGCOLOR=#C0FFC0>
79850 <B>Shifted Value</B>
79851 </TD>
79852 <TD width=35% BGCOLOR=#C0FFC0>
79853 <B>Description</B>
79854 </TD>
79855 </TR>
79856 <TR valign="top">
79857 <TD width=15% BGCOLOR=#FBF5EF>
79858 <B>TRI_ENABLE</B>
79859 </TD>
79860 <TD width=15% BGCOLOR=#FBF5EF>
79861 <B>0:0</B>
79862 </TD>
79863 <TD width=10% BGCOLOR=#FBF5EF>
79864 <B>1</B>
79865 </TD>
79866 <TD width=10% BGCOLOR=#FBF5EF>
79867 <B>0</B>
79868 </TD>
79869 <TD width=15% BGCOLOR=#FBF5EF>
79870 <B>0</B>
79871 </TD>
79872 <TD width=35% BGCOLOR=#FBF5EF>
79873 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
79874 </TD>
79875 </TR>
79876 <TR valign="top">
79877 <TD width=15% BGCOLOR=#FBF5EF>
79878 <B>L0_SEL</B>
79879 </TD>
79880 <TD width=15% BGCOLOR=#FBF5EF>
79881 <B>1:1</B>
79882 </TD>
79883 <TD width=10% BGCOLOR=#FBF5EF>
79884 <B>2</B>
79885 </TD>
79886 <TD width=10% BGCOLOR=#FBF5EF>
79887 <B>1</B>
79888 </TD>
79889 <TD width=15% BGCOLOR=#FBF5EF>
79890 <B>2</B>
79891 </TD>
79892 <TD width=35% BGCOLOR=#FBF5EF>
79893 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 IO Bit 2</B>
79894 </TD>
79895 </TR>
79896 <TR valign="top">
79897 <TD width=15% BGCOLOR=#FBF5EF>
79898 <B>L1_SEL</B>
79899 </TD>
79900 <TD width=15% BGCOLOR=#FBF5EF>
79901 <B>2:2</B>
79902 </TD>
79903 <TD width=10% BGCOLOR=#FBF5EF>
79904 <B>4</B>
79905 </TD>
79906 <TD width=10% BGCOLOR=#FBF5EF>
79907 <B>0</B>
79908 </TD>
79909 <TD width=15% BGCOLOR=#FBF5EF>
79910 <B>0</B>
79911 </TD>
79912 <TD width=35% BGCOLOR=#FBF5EF>
79913 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 10</B>
79914 </TD>
79915 </TR>
79916 <TR valign="top">
79917 <TD width=15% BGCOLOR=#FBF5EF>
79918 <B>L2_SEL</B>
79919 </TD>
79920 <TD width=15% BGCOLOR=#FBF5EF>
79921 <B>4:3</B>
79922 </TD>
79923 <TD width=10% BGCOLOR=#FBF5EF>
79924 <B>18</B>
79925 </TD>
79926 <TD width=10% BGCOLOR=#FBF5EF>
79927 <B>0</B>
79928 </TD>
79929 <TD width=15% BGCOLOR=#FBF5EF>
79930 <B>0</B>
79931 </TD>
79932 <TD width=35% BGCOLOR=#FBF5EF>
79933 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 1 10: NAND Flash IO Bit 2 11: SDIO 0 Power Control output</B>
79934 </TD>
79935 </TR>
79936 <TR valign="top">
79937 <TD width=15% BGCOLOR=#FBF5EF>
79938 <B>L3_SEL</B>
79939 </TD>
79940 <TD width=15% BGCOLOR=#FBF5EF>
79941 <B>7:5</B>
79942 </TD>
79943 <TD width=10% BGCOLOR=#FBF5EF>
79944 <B>e0</B>
79945 </TD>
79946 <TD width=10% BGCOLOR=#FBF5EF>
79947 <B>0</B>
79948 </TD>
79949 <TD width=15% BGCOLOR=#FBF5EF>
79950 <B>0</B>
79951 </TD>
79952 <TD width=35% BGCOLOR=#FBF5EF>
79953 <B>Level 3 Mux Select 000: GPIO 4 (bank 0) others: reserved</B>
79954 </TD>
79955 </TR>
79956 <TR valign="top">
79957 <TD width=15% BGCOLOR=#FBF5EF>
79958 <B>Speed</B>
79959 </TD>
79960 <TD width=15% BGCOLOR=#FBF5EF>
79961 <B>8:8</B>
79962 </TD>
79963 <TD width=10% BGCOLOR=#FBF5EF>
79964 <B>100</B>
79965 </TD>
79966 <TD width=10% BGCOLOR=#FBF5EF>
79967 <B>0</B>
79968 </TD>
79969 <TD width=15% BGCOLOR=#FBF5EF>
79970 <B>0</B>
79971 </TD>
79972 <TD width=35% BGCOLOR=#FBF5EF>
79973 <B>Operates the same as MIO_PIN_00[Speed]</B>
79974 </TD>
79975 </TR>
79976 <TR valign="top">
79977 <TD width=15% BGCOLOR=#FBF5EF>
79978 <B>IO_Type</B>
79979 </TD>
79980 <TD width=15% BGCOLOR=#FBF5EF>
79981 <B>11:9</B>
79982 </TD>
79983 <TD width=10% BGCOLOR=#FBF5EF>
79984 <B>e00</B>
79985 </TD>
79986 <TD width=10% BGCOLOR=#FBF5EF>
79987 <B>1</B>
79988 </TD>
79989 <TD width=15% BGCOLOR=#FBF5EF>
79990 <B>200</B>
79991 </TD>
79992 <TD width=35% BGCOLOR=#FBF5EF>
79993 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
79994 </TD>
79995 </TR>
79996 <TR valign="top">
79997 <TD width=15% BGCOLOR=#FBF5EF>
79998 <B>PULLUP</B>
79999 </TD>
80000 <TD width=15% BGCOLOR=#FBF5EF>
80001 <B>12:12</B>
80002 </TD>
80003 <TD width=10% BGCOLOR=#FBF5EF>
80004 <B>1000</B>
80005 </TD>
80006 <TD width=10% BGCOLOR=#FBF5EF>
80007 <B>0</B>
80008 </TD>
80009 <TD width=15% BGCOLOR=#FBF5EF>
80010 <B>0</B>
80011 </TD>
80012 <TD width=35% BGCOLOR=#FBF5EF>
80013 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
80014 </TD>
80015 </TR>
80016 <TR valign="top">
80017 <TD width=15% BGCOLOR=#FBF5EF>
80018 <B>DisableRcvr</B>
80019 </TD>
80020 <TD width=15% BGCOLOR=#FBF5EF>
80021 <B>13:13</B>
80022 </TD>
80023 <TD width=10% BGCOLOR=#FBF5EF>
80024 <B>2000</B>
80025 </TD>
80026 <TD width=10% BGCOLOR=#FBF5EF>
80027 <B>0</B>
80028 </TD>
80029 <TD width=15% BGCOLOR=#FBF5EF>
80030 <B>0</B>
80031 </TD>
80032 <TD width=35% BGCOLOR=#FBF5EF>
80033 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
80034 </TD>
80035 </TR>
80036 <TR valign="top">
80037 <TD width=15% BGCOLOR=#C0C0C0>
80038 <B>MIO_PIN_04@0XF8000710</B>
80039 </TD>
80040 <TD width=15% BGCOLOR=#C0C0C0>
80041 <B>31:0</B>
80042 </TD>
80043 <TD width=10% BGCOLOR=#C0C0C0>
80044 <B>3fff</B>
80045 </TD>
80046 <TD width=10% BGCOLOR=#C0C0C0>
80047 <B></B>
80048 </TD>
80049 <TD width=15% BGCOLOR=#C0C0C0>
80050 <B>202</B>
80051 </TD>
80052 <TD width=35% BGCOLOR=#C0C0C0>
80053 <B>MIO Pin 4 Control</B>
80054 </TD>
80055 </TR>
80056 </TABLE>
80057 <P>
80058 <H2><a name="MIO_PIN_05">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_05</a></H2>
80059 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
80060 <TR valign="top">
80061 <TD width=15% BGCOLOR=#FFFF00>
80062 <B>Register Name</B>
80063 </TD>
80064 <TD width=15% BGCOLOR=#FFFF00>
80065 <B>Address</B>
80066 </TD>
80067 <TD width=10% BGCOLOR=#FFFF00>
80068 <B>Width</B>
80069 </TD>
80070 <TD width=10% BGCOLOR=#FFFF00>
80071 <B>Type</B>
80072 </TD>
80073 <TD width=15% BGCOLOR=#FFFF00>
80074 <B>Reset Value</B>
80075 </TD>
80076 <TD width=35% BGCOLOR=#FFFF00>
80077 <B>Description</B>
80078 </TD>
80079 </TR>
80080 <TR valign="top">
80081 <TD width=15% BGCOLOR=#FBF5EF>
80082 <B>MIO_PIN_05</B>
80083 </TD>
80084 <TD width=15% BGCOLOR=#FBF5EF>
80085 <B>0XF8000714</B>
80086 </TD>
80087 <TD width=10% BGCOLOR=#FBF5EF>
80088 <B>32</B>
80089 </TD>
80090 <TD width=10% BGCOLOR=#FBF5EF>
80091 <B>rw</B>
80092 </TD>
80093 <TD width=15% BGCOLOR=#FBF5EF>
80094 <B>0x00000000</B>
80095 </TD>
80096 <TD width=35% BGCOLOR=#FBF5EF>
80097 <B>--</B>
80098 </TD>
80099 </TR>
80100 </TABLE>
80101 <P>
80102 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
80103 <TR valign="top">
80104 <TD width=15% BGCOLOR=#C0FFC0>
80105 <B>Field Name</B>
80106 </TD>
80107 <TD width=15% BGCOLOR=#C0FFC0>
80108 <B>Bits</B>
80109 </TD>
80110 <TD width=10% BGCOLOR=#C0FFC0>
80111 <B>Mask</B>
80112 </TD>
80113 <TD width=10% BGCOLOR=#C0FFC0>
80114 <B>Value</B>
80115 </TD>
80116 <TD width=15% BGCOLOR=#C0FFC0>
80117 <B>Shifted Value</B>
80118 </TD>
80119 <TD width=35% BGCOLOR=#C0FFC0>
80120 <B>Description</B>
80121 </TD>
80122 </TR>
80123 <TR valign="top">
80124 <TD width=15% BGCOLOR=#FBF5EF>
80125 <B>TRI_ENABLE</B>
80126 </TD>
80127 <TD width=15% BGCOLOR=#FBF5EF>
80128 <B>0:0</B>
80129 </TD>
80130 <TD width=10% BGCOLOR=#FBF5EF>
80131 <B>1</B>
80132 </TD>
80133 <TD width=10% BGCOLOR=#FBF5EF>
80134 <B>0</B>
80135 </TD>
80136 <TD width=15% BGCOLOR=#FBF5EF>
80137 <B>0</B>
80138 </TD>
80139 <TD width=35% BGCOLOR=#FBF5EF>
80140 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
80141 </TD>
80142 </TR>
80143 <TR valign="top">
80144 <TD width=15% BGCOLOR=#FBF5EF>
80145 <B>L0_SEL</B>
80146 </TD>
80147 <TD width=15% BGCOLOR=#FBF5EF>
80148 <B>1:1</B>
80149 </TD>
80150 <TD width=10% BGCOLOR=#FBF5EF>
80151 <B>2</B>
80152 </TD>
80153 <TD width=10% BGCOLOR=#FBF5EF>
80154 <B>1</B>
80155 </TD>
80156 <TD width=15% BGCOLOR=#FBF5EF>
80157 <B>2</B>
80158 </TD>
80159 <TD width=35% BGCOLOR=#FBF5EF>
80160 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 IO Bit 3</B>
80161 </TD>
80162 </TR>
80163 <TR valign="top">
80164 <TD width=15% BGCOLOR=#FBF5EF>
80165 <B>L1_SEL</B>
80166 </TD>
80167 <TD width=15% BGCOLOR=#FBF5EF>
80168 <B>2:2</B>
80169 </TD>
80170 <TD width=10% BGCOLOR=#FBF5EF>
80171 <B>4</B>
80172 </TD>
80173 <TD width=10% BGCOLOR=#FBF5EF>
80174 <B>0</B>
80175 </TD>
80176 <TD width=15% BGCOLOR=#FBF5EF>
80177 <B>0</B>
80178 </TD>
80179 <TD width=35% BGCOLOR=#FBF5EF>
80180 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 11</B>
80181 </TD>
80182 </TR>
80183 <TR valign="top">
80184 <TD width=15% BGCOLOR=#FBF5EF>
80185 <B>L2_SEL</B>
80186 </TD>
80187 <TD width=15% BGCOLOR=#FBF5EF>
80188 <B>4:3</B>
80189 </TD>
80190 <TD width=10% BGCOLOR=#FBF5EF>
80191 <B>18</B>
80192 </TD>
80193 <TD width=10% BGCOLOR=#FBF5EF>
80194 <B>0</B>
80195 </TD>
80196 <TD width=15% BGCOLOR=#FBF5EF>
80197 <B>0</B>
80198 </TD>
80199 <TD width=35% BGCOLOR=#FBF5EF>
80200 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 2 10: NAND Flash IO Bit 0 11: SDIO 1 Power Control output</B>
80201 </TD>
80202 </TR>
80203 <TR valign="top">
80204 <TD width=15% BGCOLOR=#FBF5EF>
80205 <B>L3_SEL</B>
80206 </TD>
80207 <TD width=15% BGCOLOR=#FBF5EF>
80208 <B>7:5</B>
80209 </TD>
80210 <TD width=10% BGCOLOR=#FBF5EF>
80211 <B>e0</B>
80212 </TD>
80213 <TD width=10% BGCOLOR=#FBF5EF>
80214 <B>0</B>
80215 </TD>
80216 <TD width=15% BGCOLOR=#FBF5EF>
80217 <B>0</B>
80218 </TD>
80219 <TD width=35% BGCOLOR=#FBF5EF>
80220 <B>Level 3 Mux Select 000: GPIO 5 (bank 0) others: reserved</B>
80221 </TD>
80222 </TR>
80223 <TR valign="top">
80224 <TD width=15% BGCOLOR=#FBF5EF>
80225 <B>Speed</B>
80226 </TD>
80227 <TD width=15% BGCOLOR=#FBF5EF>
80228 <B>8:8</B>
80229 </TD>
80230 <TD width=10% BGCOLOR=#FBF5EF>
80231 <B>100</B>
80232 </TD>
80233 <TD width=10% BGCOLOR=#FBF5EF>
80234 <B>0</B>
80235 </TD>
80236 <TD width=15% BGCOLOR=#FBF5EF>
80237 <B>0</B>
80238 </TD>
80239 <TD width=35% BGCOLOR=#FBF5EF>
80240 <B>Operates the same as MIO_PIN_00[Speed]</B>
80241 </TD>
80242 </TR>
80243 <TR valign="top">
80244 <TD width=15% BGCOLOR=#FBF5EF>
80245 <B>IO_Type</B>
80246 </TD>
80247 <TD width=15% BGCOLOR=#FBF5EF>
80248 <B>11:9</B>
80249 </TD>
80250 <TD width=10% BGCOLOR=#FBF5EF>
80251 <B>e00</B>
80252 </TD>
80253 <TD width=10% BGCOLOR=#FBF5EF>
80254 <B>1</B>
80255 </TD>
80256 <TD width=15% BGCOLOR=#FBF5EF>
80257 <B>200</B>
80258 </TD>
80259 <TD width=35% BGCOLOR=#FBF5EF>
80260 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
80261 </TD>
80262 </TR>
80263 <TR valign="top">
80264 <TD width=15% BGCOLOR=#FBF5EF>
80265 <B>PULLUP</B>
80266 </TD>
80267 <TD width=15% BGCOLOR=#FBF5EF>
80268 <B>12:12</B>
80269 </TD>
80270 <TD width=10% BGCOLOR=#FBF5EF>
80271 <B>1000</B>
80272 </TD>
80273 <TD width=10% BGCOLOR=#FBF5EF>
80274 <B>0</B>
80275 </TD>
80276 <TD width=15% BGCOLOR=#FBF5EF>
80277 <B>0</B>
80278 </TD>
80279 <TD width=35% BGCOLOR=#FBF5EF>
80280 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
80281 </TD>
80282 </TR>
80283 <TR valign="top">
80284 <TD width=15% BGCOLOR=#FBF5EF>
80285 <B>DisableRcvr</B>
80286 </TD>
80287 <TD width=15% BGCOLOR=#FBF5EF>
80288 <B>13:13</B>
80289 </TD>
80290 <TD width=10% BGCOLOR=#FBF5EF>
80291 <B>2000</B>
80292 </TD>
80293 <TD width=10% BGCOLOR=#FBF5EF>
80294 <B>0</B>
80295 </TD>
80296 <TD width=15% BGCOLOR=#FBF5EF>
80297 <B>0</B>
80298 </TD>
80299 <TD width=35% BGCOLOR=#FBF5EF>
80300 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
80301 </TD>
80302 </TR>
80303 <TR valign="top">
80304 <TD width=15% BGCOLOR=#C0C0C0>
80305 <B>MIO_PIN_05@0XF8000714</B>
80306 </TD>
80307 <TD width=15% BGCOLOR=#C0C0C0>
80308 <B>31:0</B>
80309 </TD>
80310 <TD width=10% BGCOLOR=#C0C0C0>
80311 <B>3fff</B>
80312 </TD>
80313 <TD width=10% BGCOLOR=#C0C0C0>
80314 <B></B>
80315 </TD>
80316 <TD width=15% BGCOLOR=#C0C0C0>
80317 <B>202</B>
80318 </TD>
80319 <TD width=35% BGCOLOR=#C0C0C0>
80320 <B>MIO Pin 5 Control</B>
80321 </TD>
80322 </TR>
80323 </TABLE>
80324 <P>
80325 <H2><a name="MIO_PIN_06">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_06</a></H2>
80326 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
80327 <TR valign="top">
80328 <TD width=15% BGCOLOR=#FFFF00>
80329 <B>Register Name</B>
80330 </TD>
80331 <TD width=15% BGCOLOR=#FFFF00>
80332 <B>Address</B>
80333 </TD>
80334 <TD width=10% BGCOLOR=#FFFF00>
80335 <B>Width</B>
80336 </TD>
80337 <TD width=10% BGCOLOR=#FFFF00>
80338 <B>Type</B>
80339 </TD>
80340 <TD width=15% BGCOLOR=#FFFF00>
80341 <B>Reset Value</B>
80342 </TD>
80343 <TD width=35% BGCOLOR=#FFFF00>
80344 <B>Description</B>
80345 </TD>
80346 </TR>
80347 <TR valign="top">
80348 <TD width=15% BGCOLOR=#FBF5EF>
80349 <B>MIO_PIN_06</B>
80350 </TD>
80351 <TD width=15% BGCOLOR=#FBF5EF>
80352 <B>0XF8000718</B>
80353 </TD>
80354 <TD width=10% BGCOLOR=#FBF5EF>
80355 <B>32</B>
80356 </TD>
80357 <TD width=10% BGCOLOR=#FBF5EF>
80358 <B>rw</B>
80359 </TD>
80360 <TD width=15% BGCOLOR=#FBF5EF>
80361 <B>0x00000000</B>
80362 </TD>
80363 <TD width=35% BGCOLOR=#FBF5EF>
80364 <B>--</B>
80365 </TD>
80366 </TR>
80367 </TABLE>
80368 <P>
80369 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
80370 <TR valign="top">
80371 <TD width=15% BGCOLOR=#C0FFC0>
80372 <B>Field Name</B>
80373 </TD>
80374 <TD width=15% BGCOLOR=#C0FFC0>
80375 <B>Bits</B>
80376 </TD>
80377 <TD width=10% BGCOLOR=#C0FFC0>
80378 <B>Mask</B>
80379 </TD>
80380 <TD width=10% BGCOLOR=#C0FFC0>
80381 <B>Value</B>
80382 </TD>
80383 <TD width=15% BGCOLOR=#C0FFC0>
80384 <B>Shifted Value</B>
80385 </TD>
80386 <TD width=35% BGCOLOR=#C0FFC0>
80387 <B>Description</B>
80388 </TD>
80389 </TR>
80390 <TR valign="top">
80391 <TD width=15% BGCOLOR=#FBF5EF>
80392 <B>TRI_ENABLE</B>
80393 </TD>
80394 <TD width=15% BGCOLOR=#FBF5EF>
80395 <B>0:0</B>
80396 </TD>
80397 <TD width=10% BGCOLOR=#FBF5EF>
80398 <B>1</B>
80399 </TD>
80400 <TD width=10% BGCOLOR=#FBF5EF>
80401 <B>0</B>
80402 </TD>
80403 <TD width=15% BGCOLOR=#FBF5EF>
80404 <B>0</B>
80405 </TD>
80406 <TD width=35% BGCOLOR=#FBF5EF>
80407 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
80408 </TD>
80409 </TR>
80410 <TR valign="top">
80411 <TD width=15% BGCOLOR=#FBF5EF>
80412 <B>L0_SEL</B>
80413 </TD>
80414 <TD width=15% BGCOLOR=#FBF5EF>
80415 <B>1:1</B>
80416 </TD>
80417 <TD width=10% BGCOLOR=#FBF5EF>
80418 <B>2</B>
80419 </TD>
80420 <TD width=10% BGCOLOR=#FBF5EF>
80421 <B>1</B>
80422 </TD>
80423 <TD width=15% BGCOLOR=#FBF5EF>
80424 <B>2</B>
80425 </TD>
80426 <TD width=35% BGCOLOR=#FBF5EF>
80427 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 0 Clock Output</B>
80428 </TD>
80429 </TR>
80430 <TR valign="top">
80431 <TD width=15% BGCOLOR=#FBF5EF>
80432 <B>L1_SEL</B>
80433 </TD>
80434 <TD width=15% BGCOLOR=#FBF5EF>
80435 <B>2:2</B>
80436 </TD>
80437 <TD width=10% BGCOLOR=#FBF5EF>
80438 <B>4</B>
80439 </TD>
80440 <TD width=10% BGCOLOR=#FBF5EF>
80441 <B>0</B>
80442 </TD>
80443 <TD width=15% BGCOLOR=#FBF5EF>
80444 <B>0</B>
80445 </TD>
80446 <TD width=35% BGCOLOR=#FBF5EF>
80447 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 12</B>
80448 </TD>
80449 </TR>
80450 <TR valign="top">
80451 <TD width=15% BGCOLOR=#FBF5EF>
80452 <B>L2_SEL</B>
80453 </TD>
80454 <TD width=15% BGCOLOR=#FBF5EF>
80455 <B>4:3</B>
80456 </TD>
80457 <TD width=10% BGCOLOR=#FBF5EF>
80458 <B>18</B>
80459 </TD>
80460 <TD width=10% BGCOLOR=#FBF5EF>
80461 <B>0</B>
80462 </TD>
80463 <TD width=15% BGCOLOR=#FBF5EF>
80464 <B>0</B>
80465 </TD>
80466 <TD width=35% BGCOLOR=#FBF5EF>
80467 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 3 10: NAND Flash IO Bit 1 11: SDIO 0 Power Control output</B>
80468 </TD>
80469 </TR>
80470 <TR valign="top">
80471 <TD width=15% BGCOLOR=#FBF5EF>
80472 <B>L3_SEL</B>
80473 </TD>
80474 <TD width=15% BGCOLOR=#FBF5EF>
80475 <B>7:5</B>
80476 </TD>
80477 <TD width=10% BGCOLOR=#FBF5EF>
80478 <B>e0</B>
80479 </TD>
80480 <TD width=10% BGCOLOR=#FBF5EF>
80481 <B>0</B>
80482 </TD>
80483 <TD width=15% BGCOLOR=#FBF5EF>
80484 <B>0</B>
80485 </TD>
80486 <TD width=35% BGCOLOR=#FBF5EF>
80487 <B>Level 3 Mux Select 000: GPIO 6 (bank 0) others: reserved</B>
80488 </TD>
80489 </TR>
80490 <TR valign="top">
80491 <TD width=15% BGCOLOR=#FBF5EF>
80492 <B>Speed</B>
80493 </TD>
80494 <TD width=15% BGCOLOR=#FBF5EF>
80495 <B>8:8</B>
80496 </TD>
80497 <TD width=10% BGCOLOR=#FBF5EF>
80498 <B>100</B>
80499 </TD>
80500 <TD width=10% BGCOLOR=#FBF5EF>
80501 <B>0</B>
80502 </TD>
80503 <TD width=15% BGCOLOR=#FBF5EF>
80504 <B>0</B>
80505 </TD>
80506 <TD width=35% BGCOLOR=#FBF5EF>
80507 <B>Operates the same as MIO_PIN_00[Speed]</B>
80508 </TD>
80509 </TR>
80510 <TR valign="top">
80511 <TD width=15% BGCOLOR=#FBF5EF>
80512 <B>IO_Type</B>
80513 </TD>
80514 <TD width=15% BGCOLOR=#FBF5EF>
80515 <B>11:9</B>
80516 </TD>
80517 <TD width=10% BGCOLOR=#FBF5EF>
80518 <B>e00</B>
80519 </TD>
80520 <TD width=10% BGCOLOR=#FBF5EF>
80521 <B>1</B>
80522 </TD>
80523 <TD width=15% BGCOLOR=#FBF5EF>
80524 <B>200</B>
80525 </TD>
80526 <TD width=35% BGCOLOR=#FBF5EF>
80527 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
80528 </TD>
80529 </TR>
80530 <TR valign="top">
80531 <TD width=15% BGCOLOR=#FBF5EF>
80532 <B>PULLUP</B>
80533 </TD>
80534 <TD width=15% BGCOLOR=#FBF5EF>
80535 <B>12:12</B>
80536 </TD>
80537 <TD width=10% BGCOLOR=#FBF5EF>
80538 <B>1000</B>
80539 </TD>
80540 <TD width=10% BGCOLOR=#FBF5EF>
80541 <B>0</B>
80542 </TD>
80543 <TD width=15% BGCOLOR=#FBF5EF>
80544 <B>0</B>
80545 </TD>
80546 <TD width=35% BGCOLOR=#FBF5EF>
80547 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
80548 </TD>
80549 </TR>
80550 <TR valign="top">
80551 <TD width=15% BGCOLOR=#FBF5EF>
80552 <B>DisableRcvr</B>
80553 </TD>
80554 <TD width=15% BGCOLOR=#FBF5EF>
80555 <B>13:13</B>
80556 </TD>
80557 <TD width=10% BGCOLOR=#FBF5EF>
80558 <B>2000</B>
80559 </TD>
80560 <TD width=10% BGCOLOR=#FBF5EF>
80561 <B>0</B>
80562 </TD>
80563 <TD width=15% BGCOLOR=#FBF5EF>
80564 <B>0</B>
80565 </TD>
80566 <TD width=35% BGCOLOR=#FBF5EF>
80567 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
80568 </TD>
80569 </TR>
80570 <TR valign="top">
80571 <TD width=15% BGCOLOR=#C0C0C0>
80572 <B>MIO_PIN_06@0XF8000718</B>
80573 </TD>
80574 <TD width=15% BGCOLOR=#C0C0C0>
80575 <B>31:0</B>
80576 </TD>
80577 <TD width=10% BGCOLOR=#C0C0C0>
80578 <B>3fff</B>
80579 </TD>
80580 <TD width=10% BGCOLOR=#C0C0C0>
80581 <B></B>
80582 </TD>
80583 <TD width=15% BGCOLOR=#C0C0C0>
80584 <B>202</B>
80585 </TD>
80586 <TD width=35% BGCOLOR=#C0C0C0>
80587 <B>MIO Pin 6 Control</B>
80588 </TD>
80589 </TR>
80590 </TABLE>
80591 <P>
80592 <H2><a name="MIO_PIN_07">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_07</a></H2>
80593 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
80594 <TR valign="top">
80595 <TD width=15% BGCOLOR=#FFFF00>
80596 <B>Register Name</B>
80597 </TD>
80598 <TD width=15% BGCOLOR=#FFFF00>
80599 <B>Address</B>
80600 </TD>
80601 <TD width=10% BGCOLOR=#FFFF00>
80602 <B>Width</B>
80603 </TD>
80604 <TD width=10% BGCOLOR=#FFFF00>
80605 <B>Type</B>
80606 </TD>
80607 <TD width=15% BGCOLOR=#FFFF00>
80608 <B>Reset Value</B>
80609 </TD>
80610 <TD width=35% BGCOLOR=#FFFF00>
80611 <B>Description</B>
80612 </TD>
80613 </TR>
80614 <TR valign="top">
80615 <TD width=15% BGCOLOR=#FBF5EF>
80616 <B>MIO_PIN_07</B>
80617 </TD>
80618 <TD width=15% BGCOLOR=#FBF5EF>
80619 <B>0XF800071C</B>
80620 </TD>
80621 <TD width=10% BGCOLOR=#FBF5EF>
80622 <B>32</B>
80623 </TD>
80624 <TD width=10% BGCOLOR=#FBF5EF>
80625 <B>rw</B>
80626 </TD>
80627 <TD width=15% BGCOLOR=#FBF5EF>
80628 <B>0x00000000</B>
80629 </TD>
80630 <TD width=35% BGCOLOR=#FBF5EF>
80631 <B>--</B>
80632 </TD>
80633 </TR>
80634 </TABLE>
80635 <P>
80636 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
80637 <TR valign="top">
80638 <TD width=15% BGCOLOR=#C0FFC0>
80639 <B>Field Name</B>
80640 </TD>
80641 <TD width=15% BGCOLOR=#C0FFC0>
80642 <B>Bits</B>
80643 </TD>
80644 <TD width=10% BGCOLOR=#C0FFC0>
80645 <B>Mask</B>
80646 </TD>
80647 <TD width=10% BGCOLOR=#C0FFC0>
80648 <B>Value</B>
80649 </TD>
80650 <TD width=15% BGCOLOR=#C0FFC0>
80651 <B>Shifted Value</B>
80652 </TD>
80653 <TD width=35% BGCOLOR=#C0FFC0>
80654 <B>Description</B>
80655 </TD>
80656 </TR>
80657 <TR valign="top">
80658 <TD width=15% BGCOLOR=#FBF5EF>
80659 <B>TRI_ENABLE</B>
80660 </TD>
80661 <TD width=15% BGCOLOR=#FBF5EF>
80662 <B>0:0</B>
80663 </TD>
80664 <TD width=10% BGCOLOR=#FBF5EF>
80665 <B>1</B>
80666 </TD>
80667 <TD width=10% BGCOLOR=#FBF5EF>
80668 <B>0</B>
80669 </TD>
80670 <TD width=15% BGCOLOR=#FBF5EF>
80671 <B>0</B>
80672 </TD>
80673 <TD width=35% BGCOLOR=#FBF5EF>
80674 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
80675 </TD>
80676 </TR>
80677 <TR valign="top">
80678 <TD width=15% BGCOLOR=#FBF5EF>
80679 <B>L0_SEL</B>
80680 </TD>
80681 <TD width=15% BGCOLOR=#FBF5EF>
80682 <B>1:1</B>
80683 </TD>
80684 <TD width=10% BGCOLOR=#FBF5EF>
80685 <B>2</B>
80686 </TD>
80687 <TD width=10% BGCOLOR=#FBF5EF>
80688 <B>0</B>
80689 </TD>
80690 <TD width=15% BGCOLOR=#FBF5EF>
80691 <B>0</B>
80692 </TD>
80693 <TD width=35% BGCOLOR=#FBF5EF>
80694 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
80695 </TD>
80696 </TR>
80697 <TR valign="top">
80698 <TD width=15% BGCOLOR=#FBF5EF>
80699 <B>L1_SEL</B>
80700 </TD>
80701 <TD width=15% BGCOLOR=#FBF5EF>
80702 <B>2:2</B>
80703 </TD>
80704 <TD width=10% BGCOLOR=#FBF5EF>
80705 <B>4</B>
80706 </TD>
80707 <TD width=10% BGCOLOR=#FBF5EF>
80708 <B>0</B>
80709 </TD>
80710 <TD width=15% BGCOLOR=#FBF5EF>
80711 <B>0</B>
80712 </TD>
80713 <TD width=35% BGCOLOR=#FBF5EF>
80714 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 13</B>
80715 </TD>
80716 </TR>
80717 <TR valign="top">
80718 <TD width=15% BGCOLOR=#FBF5EF>
80719 <B>L2_SEL</B>
80720 </TD>
80721 <TD width=15% BGCOLOR=#FBF5EF>
80722 <B>4:3</B>
80723 </TD>
80724 <TD width=10% BGCOLOR=#FBF5EF>
80725 <B>18</B>
80726 </TD>
80727 <TD width=10% BGCOLOR=#FBF5EF>
80728 <B>0</B>
80729 </TD>
80730 <TD width=15% BGCOLOR=#FBF5EF>
80731 <B>0</B>
80732 </TD>
80733 <TD width=35% BGCOLOR=#FBF5EF>
80734 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR OE_B 10: NAND Flash CLE_B 11: SDIO 1 Power Control output</B>
80735 </TD>
80736 </TR>
80737 <TR valign="top">
80738 <TD width=15% BGCOLOR=#FBF5EF>
80739 <B>L3_SEL</B>
80740 </TD>
80741 <TD width=15% BGCOLOR=#FBF5EF>
80742 <B>7:5</B>
80743 </TD>
80744 <TD width=10% BGCOLOR=#FBF5EF>
80745 <B>e0</B>
80746 </TD>
80747 <TD width=10% BGCOLOR=#FBF5EF>
80748 <B>0</B>
80749 </TD>
80750 <TD width=15% BGCOLOR=#FBF5EF>
80751 <B>0</B>
80752 </TD>
80753 <TD width=35% BGCOLOR=#FBF5EF>
80754 <B>Level 3 Mux Select 000: GPIO 7 Output-only (bank 0) others: reserved</B>
80755 </TD>
80756 </TR>
80757 <TR valign="top">
80758 <TD width=15% BGCOLOR=#FBF5EF>
80759 <B>Speed</B>
80760 </TD>
80761 <TD width=15% BGCOLOR=#FBF5EF>
80762 <B>8:8</B>
80763 </TD>
80764 <TD width=10% BGCOLOR=#FBF5EF>
80765 <B>100</B>
80766 </TD>
80767 <TD width=10% BGCOLOR=#FBF5EF>
80768 <B>0</B>
80769 </TD>
80770 <TD width=15% BGCOLOR=#FBF5EF>
80771 <B>0</B>
80772 </TD>
80773 <TD width=35% BGCOLOR=#FBF5EF>
80774 <B>Operates the same as MIO_PIN_00[Speed]</B>
80775 </TD>
80776 </TR>
80777 <TR valign="top">
80778 <TD width=15% BGCOLOR=#FBF5EF>
80779 <B>IO_Type</B>
80780 </TD>
80781 <TD width=15% BGCOLOR=#FBF5EF>
80782 <B>11:9</B>
80783 </TD>
80784 <TD width=10% BGCOLOR=#FBF5EF>
80785 <B>e00</B>
80786 </TD>
80787 <TD width=10% BGCOLOR=#FBF5EF>
80788 <B>1</B>
80789 </TD>
80790 <TD width=15% BGCOLOR=#FBF5EF>
80791 <B>200</B>
80792 </TD>
80793 <TD width=35% BGCOLOR=#FBF5EF>
80794 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
80795 </TD>
80796 </TR>
80797 <TR valign="top">
80798 <TD width=15% BGCOLOR=#FBF5EF>
80799 <B>PULLUP</B>
80800 </TD>
80801 <TD width=15% BGCOLOR=#FBF5EF>
80802 <B>12:12</B>
80803 </TD>
80804 <TD width=10% BGCOLOR=#FBF5EF>
80805 <B>1000</B>
80806 </TD>
80807 <TD width=10% BGCOLOR=#FBF5EF>
80808 <B>0</B>
80809 </TD>
80810 <TD width=15% BGCOLOR=#FBF5EF>
80811 <B>0</B>
80812 </TD>
80813 <TD width=35% BGCOLOR=#FBF5EF>
80814 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
80815 </TD>
80816 </TR>
80817 <TR valign="top">
80818 <TD width=15% BGCOLOR=#FBF5EF>
80819 <B>DisableRcvr</B>
80820 </TD>
80821 <TD width=15% BGCOLOR=#FBF5EF>
80822 <B>13:13</B>
80823 </TD>
80824 <TD width=10% BGCOLOR=#FBF5EF>
80825 <B>2000</B>
80826 </TD>
80827 <TD width=10% BGCOLOR=#FBF5EF>
80828 <B>0</B>
80829 </TD>
80830 <TD width=15% BGCOLOR=#FBF5EF>
80831 <B>0</B>
80832 </TD>
80833 <TD width=35% BGCOLOR=#FBF5EF>
80834 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
80835 </TD>
80836 </TR>
80837 <TR valign="top">
80838 <TD width=15% BGCOLOR=#C0C0C0>
80839 <B>MIO_PIN_07@0XF800071C</B>
80840 </TD>
80841 <TD width=15% BGCOLOR=#C0C0C0>
80842 <B>31:0</B>
80843 </TD>
80844 <TD width=10% BGCOLOR=#C0C0C0>
80845 <B>3fff</B>
80846 </TD>
80847 <TD width=10% BGCOLOR=#C0C0C0>
80848 <B></B>
80849 </TD>
80850 <TD width=15% BGCOLOR=#C0C0C0>
80851 <B>200</B>
80852 </TD>
80853 <TD width=35% BGCOLOR=#C0C0C0>
80854 <B>MIO Pin 7 Control</B>
80855 </TD>
80856 </TR>
80857 </TABLE>
80858 <P>
80859 <H2><a name="MIO_PIN_08">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_08</a></H2>
80860 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
80861 <TR valign="top">
80862 <TD width=15% BGCOLOR=#FFFF00>
80863 <B>Register Name</B>
80864 </TD>
80865 <TD width=15% BGCOLOR=#FFFF00>
80866 <B>Address</B>
80867 </TD>
80868 <TD width=10% BGCOLOR=#FFFF00>
80869 <B>Width</B>
80870 </TD>
80871 <TD width=10% BGCOLOR=#FFFF00>
80872 <B>Type</B>
80873 </TD>
80874 <TD width=15% BGCOLOR=#FFFF00>
80875 <B>Reset Value</B>
80876 </TD>
80877 <TD width=35% BGCOLOR=#FFFF00>
80878 <B>Description</B>
80879 </TD>
80880 </TR>
80881 <TR valign="top">
80882 <TD width=15% BGCOLOR=#FBF5EF>
80883 <B>MIO_PIN_08</B>
80884 </TD>
80885 <TD width=15% BGCOLOR=#FBF5EF>
80886 <B>0XF8000720</B>
80887 </TD>
80888 <TD width=10% BGCOLOR=#FBF5EF>
80889 <B>32</B>
80890 </TD>
80891 <TD width=10% BGCOLOR=#FBF5EF>
80892 <B>rw</B>
80893 </TD>
80894 <TD width=15% BGCOLOR=#FBF5EF>
80895 <B>0x00000000</B>
80896 </TD>
80897 <TD width=35% BGCOLOR=#FBF5EF>
80898 <B>--</B>
80899 </TD>
80900 </TR>
80901 </TABLE>
80902 <P>
80903 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
80904 <TR valign="top">
80905 <TD width=15% BGCOLOR=#C0FFC0>
80906 <B>Field Name</B>
80907 </TD>
80908 <TD width=15% BGCOLOR=#C0FFC0>
80909 <B>Bits</B>
80910 </TD>
80911 <TD width=10% BGCOLOR=#C0FFC0>
80912 <B>Mask</B>
80913 </TD>
80914 <TD width=10% BGCOLOR=#C0FFC0>
80915 <B>Value</B>
80916 </TD>
80917 <TD width=15% BGCOLOR=#C0FFC0>
80918 <B>Shifted Value</B>
80919 </TD>
80920 <TD width=35% BGCOLOR=#C0FFC0>
80921 <B>Description</B>
80922 </TD>
80923 </TR>
80924 <TR valign="top">
80925 <TD width=15% BGCOLOR=#FBF5EF>
80926 <B>TRI_ENABLE</B>
80927 </TD>
80928 <TD width=15% BGCOLOR=#FBF5EF>
80929 <B>0:0</B>
80930 </TD>
80931 <TD width=10% BGCOLOR=#FBF5EF>
80932 <B>1</B>
80933 </TD>
80934 <TD width=10% BGCOLOR=#FBF5EF>
80935 <B>0</B>
80936 </TD>
80937 <TD width=15% BGCOLOR=#FBF5EF>
80938 <B>0</B>
80939 </TD>
80940 <TD width=35% BGCOLOR=#FBF5EF>
80941 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
80942 </TD>
80943 </TR>
80944 <TR valign="top">
80945 <TD width=15% BGCOLOR=#FBF5EF>
80946 <B>L0_SEL</B>
80947 </TD>
80948 <TD width=15% BGCOLOR=#FBF5EF>
80949 <B>1:1</B>
80950 </TD>
80951 <TD width=10% BGCOLOR=#FBF5EF>
80952 <B>2</B>
80953 </TD>
80954 <TD width=10% BGCOLOR=#FBF5EF>
80955 <B>1</B>
80956 </TD>
80957 <TD width=15% BGCOLOR=#FBF5EF>
80958 <B>2</B>
80959 </TD>
80960 <TD width=35% BGCOLOR=#FBF5EF>
80961 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI Feedback Output Clock</B>
80962 </TD>
80963 </TR>
80964 <TR valign="top">
80965 <TD width=15% BGCOLOR=#FBF5EF>
80966 <B>L1_SEL</B>
80967 </TD>
80968 <TD width=15% BGCOLOR=#FBF5EF>
80969 <B>2:2</B>
80970 </TD>
80971 <TD width=10% BGCOLOR=#FBF5EF>
80972 <B>4</B>
80973 </TD>
80974 <TD width=10% BGCOLOR=#FBF5EF>
80975 <B>0</B>
80976 </TD>
80977 <TD width=15% BGCOLOR=#FBF5EF>
80978 <B>0</B>
80979 </TD>
80980 <TD width=35% BGCOLOR=#FBF5EF>
80981 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 14</B>
80982 </TD>
80983 </TR>
80984 <TR valign="top">
80985 <TD width=15% BGCOLOR=#FBF5EF>
80986 <B>L2_SEL</B>
80987 </TD>
80988 <TD width=15% BGCOLOR=#FBF5EF>
80989 <B>4:3</B>
80990 </TD>
80991 <TD width=10% BGCOLOR=#FBF5EF>
80992 <B>18</B>
80993 </TD>
80994 <TD width=10% BGCOLOR=#FBF5EF>
80995 <B>0</B>
80996 </TD>
80997 <TD width=15% BGCOLOR=#FBF5EF>
80998 <B>0</B>
80999 </TD>
81000 <TD width=35% BGCOLOR=#FBF5EF>
81001 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR WE_B 10: NAND Flash RD_B 11: SDIO 0 Power Control output</B>
81002 </TD>
81003 </TR>
81004 <TR valign="top">
81005 <TD width=15% BGCOLOR=#FBF5EF>
81006 <B>L3_SEL</B>
81007 </TD>
81008 <TD width=15% BGCOLOR=#FBF5EF>
81009 <B>7:5</B>
81010 </TD>
81011 <TD width=10% BGCOLOR=#FBF5EF>
81012 <B>e0</B>
81013 </TD>
81014 <TD width=10% BGCOLOR=#FBF5EF>
81015 <B>0</B>
81016 </TD>
81017 <TD width=15% BGCOLOR=#FBF5EF>
81018 <B>0</B>
81019 </TD>
81020 <TD width=35% BGCOLOR=#FBF5EF>
81021 <B>Level 3 Mux Select 000: GPIO 8 Output-only (bank 0) 001: CAN 1 Tx 010: sram, Output, smc_sram_bls_b 011 to 110: reserved 111: UART 1 TxD</B>
81022 </TD>
81023 </TR>
81024 <TR valign="top">
81025 <TD width=15% BGCOLOR=#FBF5EF>
81026 <B>Speed</B>
81027 </TD>
81028 <TD width=15% BGCOLOR=#FBF5EF>
81029 <B>8:8</B>
81030 </TD>
81031 <TD width=10% BGCOLOR=#FBF5EF>
81032 <B>100</B>
81033 </TD>
81034 <TD width=10% BGCOLOR=#FBF5EF>
81035 <B>0</B>
81036 </TD>
81037 <TD width=15% BGCOLOR=#FBF5EF>
81038 <B>0</B>
81039 </TD>
81040 <TD width=35% BGCOLOR=#FBF5EF>
81041 <B>Operates the same as MIO_PIN_00[Speed]</B>
81042 </TD>
81043 </TR>
81044 <TR valign="top">
81045 <TD width=15% BGCOLOR=#FBF5EF>
81046 <B>IO_Type</B>
81047 </TD>
81048 <TD width=15% BGCOLOR=#FBF5EF>
81049 <B>11:9</B>
81050 </TD>
81051 <TD width=10% BGCOLOR=#FBF5EF>
81052 <B>e00</B>
81053 </TD>
81054 <TD width=10% BGCOLOR=#FBF5EF>
81055 <B>1</B>
81056 </TD>
81057 <TD width=15% BGCOLOR=#FBF5EF>
81058 <B>200</B>
81059 </TD>
81060 <TD width=35% BGCOLOR=#FBF5EF>
81061 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
81062 </TD>
81063 </TR>
81064 <TR valign="top">
81065 <TD width=15% BGCOLOR=#FBF5EF>
81066 <B>PULLUP</B>
81067 </TD>
81068 <TD width=15% BGCOLOR=#FBF5EF>
81069 <B>12:12</B>
81070 </TD>
81071 <TD width=10% BGCOLOR=#FBF5EF>
81072 <B>1000</B>
81073 </TD>
81074 <TD width=10% BGCOLOR=#FBF5EF>
81075 <B>0</B>
81076 </TD>
81077 <TD width=15% BGCOLOR=#FBF5EF>
81078 <B>0</B>
81079 </TD>
81080 <TD width=35% BGCOLOR=#FBF5EF>
81081 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
81082 </TD>
81083 </TR>
81084 <TR valign="top">
81085 <TD width=15% BGCOLOR=#FBF5EF>
81086 <B>DisableRcvr</B>
81087 </TD>
81088 <TD width=15% BGCOLOR=#FBF5EF>
81089 <B>13:13</B>
81090 </TD>
81091 <TD width=10% BGCOLOR=#FBF5EF>
81092 <B>2000</B>
81093 </TD>
81094 <TD width=10% BGCOLOR=#FBF5EF>
81095 <B>0</B>
81096 </TD>
81097 <TD width=15% BGCOLOR=#FBF5EF>
81098 <B>0</B>
81099 </TD>
81100 <TD width=35% BGCOLOR=#FBF5EF>
81101 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
81102 </TD>
81103 </TR>
81104 <TR valign="top">
81105 <TD width=15% BGCOLOR=#C0C0C0>
81106 <B>MIO_PIN_08@0XF8000720</B>
81107 </TD>
81108 <TD width=15% BGCOLOR=#C0C0C0>
81109 <B>31:0</B>
81110 </TD>
81111 <TD width=10% BGCOLOR=#C0C0C0>
81112 <B>3fff</B>
81113 </TD>
81114 <TD width=10% BGCOLOR=#C0C0C0>
81115 <B></B>
81116 </TD>
81117 <TD width=15% BGCOLOR=#C0C0C0>
81118 <B>202</B>
81119 </TD>
81120 <TD width=35% BGCOLOR=#C0C0C0>
81121 <B>MIO Pin 8 Control</B>
81122 </TD>
81123 </TR>
81124 </TABLE>
81125 <P>
81126 <H2><a name="MIO_PIN_09">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_09</a></H2>
81127 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
81128 <TR valign="top">
81129 <TD width=15% BGCOLOR=#FFFF00>
81130 <B>Register Name</B>
81131 </TD>
81132 <TD width=15% BGCOLOR=#FFFF00>
81133 <B>Address</B>
81134 </TD>
81135 <TD width=10% BGCOLOR=#FFFF00>
81136 <B>Width</B>
81137 </TD>
81138 <TD width=10% BGCOLOR=#FFFF00>
81139 <B>Type</B>
81140 </TD>
81141 <TD width=15% BGCOLOR=#FFFF00>
81142 <B>Reset Value</B>
81143 </TD>
81144 <TD width=35% BGCOLOR=#FFFF00>
81145 <B>Description</B>
81146 </TD>
81147 </TR>
81148 <TR valign="top">
81149 <TD width=15% BGCOLOR=#FBF5EF>
81150 <B>MIO_PIN_09</B>
81151 </TD>
81152 <TD width=15% BGCOLOR=#FBF5EF>
81153 <B>0XF8000724</B>
81154 </TD>
81155 <TD width=10% BGCOLOR=#FBF5EF>
81156 <B>32</B>
81157 </TD>
81158 <TD width=10% BGCOLOR=#FBF5EF>
81159 <B>rw</B>
81160 </TD>
81161 <TD width=15% BGCOLOR=#FBF5EF>
81162 <B>0x00000000</B>
81163 </TD>
81164 <TD width=35% BGCOLOR=#FBF5EF>
81165 <B>--</B>
81166 </TD>
81167 </TR>
81168 </TABLE>
81169 <P>
81170 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
81171 <TR valign="top">
81172 <TD width=15% BGCOLOR=#C0FFC0>
81173 <B>Field Name</B>
81174 </TD>
81175 <TD width=15% BGCOLOR=#C0FFC0>
81176 <B>Bits</B>
81177 </TD>
81178 <TD width=10% BGCOLOR=#C0FFC0>
81179 <B>Mask</B>
81180 </TD>
81181 <TD width=10% BGCOLOR=#C0FFC0>
81182 <B>Value</B>
81183 </TD>
81184 <TD width=15% BGCOLOR=#C0FFC0>
81185 <B>Shifted Value</B>
81186 </TD>
81187 <TD width=35% BGCOLOR=#C0FFC0>
81188 <B>Description</B>
81189 </TD>
81190 </TR>
81191 <TR valign="top">
81192 <TD width=15% BGCOLOR=#FBF5EF>
81193 <B>TRI_ENABLE</B>
81194 </TD>
81195 <TD width=15% BGCOLOR=#FBF5EF>
81196 <B>0:0</B>
81197 </TD>
81198 <TD width=10% BGCOLOR=#FBF5EF>
81199 <B>1</B>
81200 </TD>
81201 <TD width=10% BGCOLOR=#FBF5EF>
81202 <B>0</B>
81203 </TD>
81204 <TD width=15% BGCOLOR=#FBF5EF>
81205 <B>0</B>
81206 </TD>
81207 <TD width=35% BGCOLOR=#FBF5EF>
81208 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
81209 </TD>
81210 </TR>
81211 <TR valign="top">
81212 <TD width=15% BGCOLOR=#FBF5EF>
81213 <B>L0_SEL</B>
81214 </TD>
81215 <TD width=15% BGCOLOR=#FBF5EF>
81216 <B>1:1</B>
81217 </TD>
81218 <TD width=10% BGCOLOR=#FBF5EF>
81219 <B>2</B>
81220 </TD>
81221 <TD width=10% BGCOLOR=#FBF5EF>
81222 <B>0</B>
81223 </TD>
81224 <TD width=15% BGCOLOR=#FBF5EF>
81225 <B>0</B>
81226 </TD>
81227 <TD width=35% BGCOLOR=#FBF5EF>
81228 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 1 Flash Memory Clock Output</B>
81229 </TD>
81230 </TR>
81231 <TR valign="top">
81232 <TD width=15% BGCOLOR=#FBF5EF>
81233 <B>L1_SEL</B>
81234 </TD>
81235 <TD width=15% BGCOLOR=#FBF5EF>
81236 <B>2:2</B>
81237 </TD>
81238 <TD width=10% BGCOLOR=#FBF5EF>
81239 <B>4</B>
81240 </TD>
81241 <TD width=10% BGCOLOR=#FBF5EF>
81242 <B>0</B>
81243 </TD>
81244 <TD width=15% BGCOLOR=#FBF5EF>
81245 <B>0</B>
81246 </TD>
81247 <TD width=35% BGCOLOR=#FBF5EF>
81248 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 15</B>
81249 </TD>
81250 </TR>
81251 <TR valign="top">
81252 <TD width=15% BGCOLOR=#FBF5EF>
81253 <B>L2_SEL</B>
81254 </TD>
81255 <TD width=15% BGCOLOR=#FBF5EF>
81256 <B>4:3</B>
81257 </TD>
81258 <TD width=10% BGCOLOR=#FBF5EF>
81259 <B>18</B>
81260 </TD>
81261 <TD width=10% BGCOLOR=#FBF5EF>
81262 <B>0</B>
81263 </TD>
81264 <TD width=15% BGCOLOR=#FBF5EF>
81265 <B>0</B>
81266 </TD>
81267 <TD width=35% BGCOLOR=#FBF5EF>
81268 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 6 10: NAND Flash IO Bit 4 11: SDIO 1 Power Control output</B>
81269 </TD>
81270 </TR>
81271 <TR valign="top">
81272 <TD width=15% BGCOLOR=#FBF5EF>
81273 <B>L3_SEL</B>
81274 </TD>
81275 <TD width=15% BGCOLOR=#FBF5EF>
81276 <B>7:5</B>
81277 </TD>
81278 <TD width=10% BGCOLOR=#FBF5EF>
81279 <B>e0</B>
81280 </TD>
81281 <TD width=10% BGCOLOR=#FBF5EF>
81282 <B>0</B>
81283 </TD>
81284 <TD width=15% BGCOLOR=#FBF5EF>
81285 <B>0</B>
81286 </TD>
81287 <TD width=35% BGCOLOR=#FBF5EF>
81288 <B>Level 3 Mux Select 000: GPIO 9 (bank 0) 001: CAN 1 Rx 010 to 110: reserved 111: UART 1 RxD</B>
81289 </TD>
81290 </TR>
81291 <TR valign="top">
81292 <TD width=15% BGCOLOR=#FBF5EF>
81293 <B>Speed</B>
81294 </TD>
81295 <TD width=15% BGCOLOR=#FBF5EF>
81296 <B>8:8</B>
81297 </TD>
81298 <TD width=10% BGCOLOR=#FBF5EF>
81299 <B>100</B>
81300 </TD>
81301 <TD width=10% BGCOLOR=#FBF5EF>
81302 <B>0</B>
81303 </TD>
81304 <TD width=15% BGCOLOR=#FBF5EF>
81305 <B>0</B>
81306 </TD>
81307 <TD width=35% BGCOLOR=#FBF5EF>
81308 <B>Operates the same as MIO_PIN_00[Speed]</B>
81309 </TD>
81310 </TR>
81311 <TR valign="top">
81312 <TD width=15% BGCOLOR=#FBF5EF>
81313 <B>IO_Type</B>
81314 </TD>
81315 <TD width=15% BGCOLOR=#FBF5EF>
81316 <B>11:9</B>
81317 </TD>
81318 <TD width=10% BGCOLOR=#FBF5EF>
81319 <B>e00</B>
81320 </TD>
81321 <TD width=10% BGCOLOR=#FBF5EF>
81322 <B>1</B>
81323 </TD>
81324 <TD width=15% BGCOLOR=#FBF5EF>
81325 <B>200</B>
81326 </TD>
81327 <TD width=35% BGCOLOR=#FBF5EF>
81328 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
81329 </TD>
81330 </TR>
81331 <TR valign="top">
81332 <TD width=15% BGCOLOR=#FBF5EF>
81333 <B>PULLUP</B>
81334 </TD>
81335 <TD width=15% BGCOLOR=#FBF5EF>
81336 <B>12:12</B>
81337 </TD>
81338 <TD width=10% BGCOLOR=#FBF5EF>
81339 <B>1000</B>
81340 </TD>
81341 <TD width=10% BGCOLOR=#FBF5EF>
81342 <B>1</B>
81343 </TD>
81344 <TD width=15% BGCOLOR=#FBF5EF>
81345 <B>1000</B>
81346 </TD>
81347 <TD width=35% BGCOLOR=#FBF5EF>
81348 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
81349 </TD>
81350 </TR>
81351 <TR valign="top">
81352 <TD width=15% BGCOLOR=#FBF5EF>
81353 <B>DisableRcvr</B>
81354 </TD>
81355 <TD width=15% BGCOLOR=#FBF5EF>
81356 <B>13:13</B>
81357 </TD>
81358 <TD width=10% BGCOLOR=#FBF5EF>
81359 <B>2000</B>
81360 </TD>
81361 <TD width=10% BGCOLOR=#FBF5EF>
81362 <B>0</B>
81363 </TD>
81364 <TD width=15% BGCOLOR=#FBF5EF>
81365 <B>0</B>
81366 </TD>
81367 <TD width=35% BGCOLOR=#FBF5EF>
81368 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
81369 </TD>
81370 </TR>
81371 <TR valign="top">
81372 <TD width=15% BGCOLOR=#C0C0C0>
81373 <B>MIO_PIN_09@0XF8000724</B>
81374 </TD>
81375 <TD width=15% BGCOLOR=#C0C0C0>
81376 <B>31:0</B>
81377 </TD>
81378 <TD width=10% BGCOLOR=#C0C0C0>
81379 <B>3fff</B>
81380 </TD>
81381 <TD width=10% BGCOLOR=#C0C0C0>
81382 <B></B>
81383 </TD>
81384 <TD width=15% BGCOLOR=#C0C0C0>
81385 <B>1200</B>
81386 </TD>
81387 <TD width=35% BGCOLOR=#C0C0C0>
81388 <B>MIO Pin 9 Control</B>
81389 </TD>
81390 </TR>
81391 </TABLE>
81392 <P>
81393 <H2><a name="MIO_PIN_10">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_10</a></H2>
81394 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
81395 <TR valign="top">
81396 <TD width=15% BGCOLOR=#FFFF00>
81397 <B>Register Name</B>
81398 </TD>
81399 <TD width=15% BGCOLOR=#FFFF00>
81400 <B>Address</B>
81401 </TD>
81402 <TD width=10% BGCOLOR=#FFFF00>
81403 <B>Width</B>
81404 </TD>
81405 <TD width=10% BGCOLOR=#FFFF00>
81406 <B>Type</B>
81407 </TD>
81408 <TD width=15% BGCOLOR=#FFFF00>
81409 <B>Reset Value</B>
81410 </TD>
81411 <TD width=35% BGCOLOR=#FFFF00>
81412 <B>Description</B>
81413 </TD>
81414 </TR>
81415 <TR valign="top">
81416 <TD width=15% BGCOLOR=#FBF5EF>
81417 <B>MIO_PIN_10</B>
81418 </TD>
81419 <TD width=15% BGCOLOR=#FBF5EF>
81420 <B>0XF8000728</B>
81421 </TD>
81422 <TD width=10% BGCOLOR=#FBF5EF>
81423 <B>32</B>
81424 </TD>
81425 <TD width=10% BGCOLOR=#FBF5EF>
81426 <B>rw</B>
81427 </TD>
81428 <TD width=15% BGCOLOR=#FBF5EF>
81429 <B>0x00000000</B>
81430 </TD>
81431 <TD width=35% BGCOLOR=#FBF5EF>
81432 <B>--</B>
81433 </TD>
81434 </TR>
81435 </TABLE>
81436 <P>
81437 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
81438 <TR valign="top">
81439 <TD width=15% BGCOLOR=#C0FFC0>
81440 <B>Field Name</B>
81441 </TD>
81442 <TD width=15% BGCOLOR=#C0FFC0>
81443 <B>Bits</B>
81444 </TD>
81445 <TD width=10% BGCOLOR=#C0FFC0>
81446 <B>Mask</B>
81447 </TD>
81448 <TD width=10% BGCOLOR=#C0FFC0>
81449 <B>Value</B>
81450 </TD>
81451 <TD width=15% BGCOLOR=#C0FFC0>
81452 <B>Shifted Value</B>
81453 </TD>
81454 <TD width=35% BGCOLOR=#C0FFC0>
81455 <B>Description</B>
81456 </TD>
81457 </TR>
81458 <TR valign="top">
81459 <TD width=15% BGCOLOR=#FBF5EF>
81460 <B>TRI_ENABLE</B>
81461 </TD>
81462 <TD width=15% BGCOLOR=#FBF5EF>
81463 <B>0:0</B>
81464 </TD>
81465 <TD width=10% BGCOLOR=#FBF5EF>
81466 <B>1</B>
81467 </TD>
81468 <TD width=10% BGCOLOR=#FBF5EF>
81469 <B>0</B>
81470 </TD>
81471 <TD width=15% BGCOLOR=#FBF5EF>
81472 <B>0</B>
81473 </TD>
81474 <TD width=35% BGCOLOR=#FBF5EF>
81475 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
81476 </TD>
81477 </TR>
81478 <TR valign="top">
81479 <TD width=15% BGCOLOR=#FBF5EF>
81480 <B>L0_SEL</B>
81481 </TD>
81482 <TD width=15% BGCOLOR=#FBF5EF>
81483 <B>1:1</B>
81484 </TD>
81485 <TD width=10% BGCOLOR=#FBF5EF>
81486 <B>2</B>
81487 </TD>
81488 <TD width=10% BGCOLOR=#FBF5EF>
81489 <B>0</B>
81490 </TD>
81491 <TD width=15% BGCOLOR=#FBF5EF>
81492 <B>0</B>
81493 </TD>
81494 <TD width=35% BGCOLOR=#FBF5EF>
81495 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 1 IO Bit 0</B>
81496 </TD>
81497 </TR>
81498 <TR valign="top">
81499 <TD width=15% BGCOLOR=#FBF5EF>
81500 <B>L1_SEL</B>
81501 </TD>
81502 <TD width=15% BGCOLOR=#FBF5EF>
81503 <B>2:2</B>
81504 </TD>
81505 <TD width=10% BGCOLOR=#FBF5EF>
81506 <B>4</B>
81507 </TD>
81508 <TD width=10% BGCOLOR=#FBF5EF>
81509 <B>0</B>
81510 </TD>
81511 <TD width=15% BGCOLOR=#FBF5EF>
81512 <B>0</B>
81513 </TD>
81514 <TD width=35% BGCOLOR=#FBF5EF>
81515 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 2</B>
81516 </TD>
81517 </TR>
81518 <TR valign="top">
81519 <TD width=15% BGCOLOR=#FBF5EF>
81520 <B>L2_SEL</B>
81521 </TD>
81522 <TD width=15% BGCOLOR=#FBF5EF>
81523 <B>4:3</B>
81524 </TD>
81525 <TD width=10% BGCOLOR=#FBF5EF>
81526 <B>18</B>
81527 </TD>
81528 <TD width=10% BGCOLOR=#FBF5EF>
81529 <B>0</B>
81530 </TD>
81531 <TD width=15% BGCOLOR=#FBF5EF>
81532 <B>0</B>
81533 </TD>
81534 <TD width=35% BGCOLOR=#FBF5EF>
81535 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 7 10: NAND Flash IO Bit 5 11: SDIO 0 Power Control output</B>
81536 </TD>
81537 </TR>
81538 <TR valign="top">
81539 <TD width=15% BGCOLOR=#FBF5EF>
81540 <B>L3_SEL</B>
81541 </TD>
81542 <TD width=15% BGCOLOR=#FBF5EF>
81543 <B>7:5</B>
81544 </TD>
81545 <TD width=10% BGCOLOR=#FBF5EF>
81546 <B>e0</B>
81547 </TD>
81548 <TD width=10% BGCOLOR=#FBF5EF>
81549 <B>0</B>
81550 </TD>
81551 <TD width=15% BGCOLOR=#FBF5EF>
81552 <B>0</B>
81553 </TD>
81554 <TD width=35% BGCOLOR=#FBF5EF>
81555 <B>Level 3 Mux Select 000: GPIO 10 (bank 0) 001: CAN 0 Rx 010: I2C 0 Serial Clock 011: PJTAG TDI 100: SDIO 1 IO Bit 0 101: SPI 1 MOSI 110: reserved 111: UART 0 RxD</B>
81556 </TD>
81557 </TR>
81558 <TR valign="top">
81559 <TD width=15% BGCOLOR=#FBF5EF>
81560 <B>Speed</B>
81561 </TD>
81562 <TD width=15% BGCOLOR=#FBF5EF>
81563 <B>8:8</B>
81564 </TD>
81565 <TD width=10% BGCOLOR=#FBF5EF>
81566 <B>100</B>
81567 </TD>
81568 <TD width=10% BGCOLOR=#FBF5EF>
81569 <B>0</B>
81570 </TD>
81571 <TD width=15% BGCOLOR=#FBF5EF>
81572 <B>0</B>
81573 </TD>
81574 <TD width=35% BGCOLOR=#FBF5EF>
81575 <B>Operates the same as MIO_PIN_00[Speed]</B>
81576 </TD>
81577 </TR>
81578 <TR valign="top">
81579 <TD width=15% BGCOLOR=#FBF5EF>
81580 <B>IO_Type</B>
81581 </TD>
81582 <TD width=15% BGCOLOR=#FBF5EF>
81583 <B>11:9</B>
81584 </TD>
81585 <TD width=10% BGCOLOR=#FBF5EF>
81586 <B>e00</B>
81587 </TD>
81588 <TD width=10% BGCOLOR=#FBF5EF>
81589 <B>1</B>
81590 </TD>
81591 <TD width=15% BGCOLOR=#FBF5EF>
81592 <B>200</B>
81593 </TD>
81594 <TD width=35% BGCOLOR=#FBF5EF>
81595 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
81596 </TD>
81597 </TR>
81598 <TR valign="top">
81599 <TD width=15% BGCOLOR=#FBF5EF>
81600 <B>PULLUP</B>
81601 </TD>
81602 <TD width=15% BGCOLOR=#FBF5EF>
81603 <B>12:12</B>
81604 </TD>
81605 <TD width=10% BGCOLOR=#FBF5EF>
81606 <B>1000</B>
81607 </TD>
81608 <TD width=10% BGCOLOR=#FBF5EF>
81609 <B>1</B>
81610 </TD>
81611 <TD width=15% BGCOLOR=#FBF5EF>
81612 <B>1000</B>
81613 </TD>
81614 <TD width=35% BGCOLOR=#FBF5EF>
81615 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
81616 </TD>
81617 </TR>
81618 <TR valign="top">
81619 <TD width=15% BGCOLOR=#FBF5EF>
81620 <B>DisableRcvr</B>
81621 </TD>
81622 <TD width=15% BGCOLOR=#FBF5EF>
81623 <B>13:13</B>
81624 </TD>
81625 <TD width=10% BGCOLOR=#FBF5EF>
81626 <B>2000</B>
81627 </TD>
81628 <TD width=10% BGCOLOR=#FBF5EF>
81629 <B>0</B>
81630 </TD>
81631 <TD width=15% BGCOLOR=#FBF5EF>
81632 <B>0</B>
81633 </TD>
81634 <TD width=35% BGCOLOR=#FBF5EF>
81635 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
81636 </TD>
81637 </TR>
81638 <TR valign="top">
81639 <TD width=15% BGCOLOR=#C0C0C0>
81640 <B>MIO_PIN_10@0XF8000728</B>
81641 </TD>
81642 <TD width=15% BGCOLOR=#C0C0C0>
81643 <B>31:0</B>
81644 </TD>
81645 <TD width=10% BGCOLOR=#C0C0C0>
81646 <B>3fff</B>
81647 </TD>
81648 <TD width=10% BGCOLOR=#C0C0C0>
81649 <B></B>
81650 </TD>
81651 <TD width=15% BGCOLOR=#C0C0C0>
81652 <B>1200</B>
81653 </TD>
81654 <TD width=35% BGCOLOR=#C0C0C0>
81655 <B>MIO Pin 10 Control</B>
81656 </TD>
81657 </TR>
81658 </TABLE>
81659 <P>
81660 <H2><a name="MIO_PIN_11">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_11</a></H2>
81661 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
81662 <TR valign="top">
81663 <TD width=15% BGCOLOR=#FFFF00>
81664 <B>Register Name</B>
81665 </TD>
81666 <TD width=15% BGCOLOR=#FFFF00>
81667 <B>Address</B>
81668 </TD>
81669 <TD width=10% BGCOLOR=#FFFF00>
81670 <B>Width</B>
81671 </TD>
81672 <TD width=10% BGCOLOR=#FFFF00>
81673 <B>Type</B>
81674 </TD>
81675 <TD width=15% BGCOLOR=#FFFF00>
81676 <B>Reset Value</B>
81677 </TD>
81678 <TD width=35% BGCOLOR=#FFFF00>
81679 <B>Description</B>
81680 </TD>
81681 </TR>
81682 <TR valign="top">
81683 <TD width=15% BGCOLOR=#FBF5EF>
81684 <B>MIO_PIN_11</B>
81685 </TD>
81686 <TD width=15% BGCOLOR=#FBF5EF>
81687 <B>0XF800072C</B>
81688 </TD>
81689 <TD width=10% BGCOLOR=#FBF5EF>
81690 <B>32</B>
81691 </TD>
81692 <TD width=10% BGCOLOR=#FBF5EF>
81693 <B>rw</B>
81694 </TD>
81695 <TD width=15% BGCOLOR=#FBF5EF>
81696 <B>0x00000000</B>
81697 </TD>
81698 <TD width=35% BGCOLOR=#FBF5EF>
81699 <B>--</B>
81700 </TD>
81701 </TR>
81702 </TABLE>
81703 <P>
81704 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
81705 <TR valign="top">
81706 <TD width=15% BGCOLOR=#C0FFC0>
81707 <B>Field Name</B>
81708 </TD>
81709 <TD width=15% BGCOLOR=#C0FFC0>
81710 <B>Bits</B>
81711 </TD>
81712 <TD width=10% BGCOLOR=#C0FFC0>
81713 <B>Mask</B>
81714 </TD>
81715 <TD width=10% BGCOLOR=#C0FFC0>
81716 <B>Value</B>
81717 </TD>
81718 <TD width=15% BGCOLOR=#C0FFC0>
81719 <B>Shifted Value</B>
81720 </TD>
81721 <TD width=35% BGCOLOR=#C0FFC0>
81722 <B>Description</B>
81723 </TD>
81724 </TR>
81725 <TR valign="top">
81726 <TD width=15% BGCOLOR=#FBF5EF>
81727 <B>TRI_ENABLE</B>
81728 </TD>
81729 <TD width=15% BGCOLOR=#FBF5EF>
81730 <B>0:0</B>
81731 </TD>
81732 <TD width=10% BGCOLOR=#FBF5EF>
81733 <B>1</B>
81734 </TD>
81735 <TD width=10% BGCOLOR=#FBF5EF>
81736 <B>0</B>
81737 </TD>
81738 <TD width=15% BGCOLOR=#FBF5EF>
81739 <B>0</B>
81740 </TD>
81741 <TD width=35% BGCOLOR=#FBF5EF>
81742 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
81743 </TD>
81744 </TR>
81745 <TR valign="top">
81746 <TD width=15% BGCOLOR=#FBF5EF>
81747 <B>L0_SEL</B>
81748 </TD>
81749 <TD width=15% BGCOLOR=#FBF5EF>
81750 <B>1:1</B>
81751 </TD>
81752 <TD width=10% BGCOLOR=#FBF5EF>
81753 <B>2</B>
81754 </TD>
81755 <TD width=10% BGCOLOR=#FBF5EF>
81756 <B>0</B>
81757 </TD>
81758 <TD width=15% BGCOLOR=#FBF5EF>
81759 <B>0</B>
81760 </TD>
81761 <TD width=35% BGCOLOR=#FBF5EF>
81762 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 1 IO Bit 1</B>
81763 </TD>
81764 </TR>
81765 <TR valign="top">
81766 <TD width=15% BGCOLOR=#FBF5EF>
81767 <B>L1_SEL</B>
81768 </TD>
81769 <TD width=15% BGCOLOR=#FBF5EF>
81770 <B>2:2</B>
81771 </TD>
81772 <TD width=10% BGCOLOR=#FBF5EF>
81773 <B>4</B>
81774 </TD>
81775 <TD width=10% BGCOLOR=#FBF5EF>
81776 <B>0</B>
81777 </TD>
81778 <TD width=15% BGCOLOR=#FBF5EF>
81779 <B>0</B>
81780 </TD>
81781 <TD width=35% BGCOLOR=#FBF5EF>
81782 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 3</B>
81783 </TD>
81784 </TR>
81785 <TR valign="top">
81786 <TD width=15% BGCOLOR=#FBF5EF>
81787 <B>L2_SEL</B>
81788 </TD>
81789 <TD width=15% BGCOLOR=#FBF5EF>
81790 <B>4:3</B>
81791 </TD>
81792 <TD width=10% BGCOLOR=#FBF5EF>
81793 <B>18</B>
81794 </TD>
81795 <TD width=10% BGCOLOR=#FBF5EF>
81796 <B>0</B>
81797 </TD>
81798 <TD width=15% BGCOLOR=#FBF5EF>
81799 <B>0</B>
81800 </TD>
81801 <TD width=35% BGCOLOR=#FBF5EF>
81802 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 4 10: NAND Flash IO Bit 6 11: SDIO 1 Power Control output</B>
81803 </TD>
81804 </TR>
81805 <TR valign="top">
81806 <TD width=15% BGCOLOR=#FBF5EF>
81807 <B>L3_SEL</B>
81808 </TD>
81809 <TD width=15% BGCOLOR=#FBF5EF>
81810 <B>7:5</B>
81811 </TD>
81812 <TD width=10% BGCOLOR=#FBF5EF>
81813 <B>e0</B>
81814 </TD>
81815 <TD width=10% BGCOLOR=#FBF5EF>
81816 <B>0</B>
81817 </TD>
81818 <TD width=15% BGCOLOR=#FBF5EF>
81819 <B>0</B>
81820 </TD>
81821 <TD width=35% BGCOLOR=#FBF5EF>
81822 <B>Level 3 Mux Select 000: GPIO 11 (bank 0) 001: CAN 0 Tx 010: I2C Serial Data 011: PJTAG TDO 100: SDIO 1 Command 101: SPI 1 MISO 110: reserved 111: UART 0 TxD</B>
81823 </TD>
81824 </TR>
81825 <TR valign="top">
81826 <TD width=15% BGCOLOR=#FBF5EF>
81827 <B>Speed</B>
81828 </TD>
81829 <TD width=15% BGCOLOR=#FBF5EF>
81830 <B>8:8</B>
81831 </TD>
81832 <TD width=10% BGCOLOR=#FBF5EF>
81833 <B>100</B>
81834 </TD>
81835 <TD width=10% BGCOLOR=#FBF5EF>
81836 <B>0</B>
81837 </TD>
81838 <TD width=15% BGCOLOR=#FBF5EF>
81839 <B>0</B>
81840 </TD>
81841 <TD width=35% BGCOLOR=#FBF5EF>
81842 <B>Operates the same as MIO_PIN_00[Speed]</B>
81843 </TD>
81844 </TR>
81845 <TR valign="top">
81846 <TD width=15% BGCOLOR=#FBF5EF>
81847 <B>IO_Type</B>
81848 </TD>
81849 <TD width=15% BGCOLOR=#FBF5EF>
81850 <B>11:9</B>
81851 </TD>
81852 <TD width=10% BGCOLOR=#FBF5EF>
81853 <B>e00</B>
81854 </TD>
81855 <TD width=10% BGCOLOR=#FBF5EF>
81856 <B>1</B>
81857 </TD>
81858 <TD width=15% BGCOLOR=#FBF5EF>
81859 <B>200</B>
81860 </TD>
81861 <TD width=35% BGCOLOR=#FBF5EF>
81862 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
81863 </TD>
81864 </TR>
81865 <TR valign="top">
81866 <TD width=15% BGCOLOR=#FBF5EF>
81867 <B>PULLUP</B>
81868 </TD>
81869 <TD width=15% BGCOLOR=#FBF5EF>
81870 <B>12:12</B>
81871 </TD>
81872 <TD width=10% BGCOLOR=#FBF5EF>
81873 <B>1000</B>
81874 </TD>
81875 <TD width=10% BGCOLOR=#FBF5EF>
81876 <B>1</B>
81877 </TD>
81878 <TD width=15% BGCOLOR=#FBF5EF>
81879 <B>1000</B>
81880 </TD>
81881 <TD width=35% BGCOLOR=#FBF5EF>
81882 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
81883 </TD>
81884 </TR>
81885 <TR valign="top">
81886 <TD width=15% BGCOLOR=#FBF5EF>
81887 <B>DisableRcvr</B>
81888 </TD>
81889 <TD width=15% BGCOLOR=#FBF5EF>
81890 <B>13:13</B>
81891 </TD>
81892 <TD width=10% BGCOLOR=#FBF5EF>
81893 <B>2000</B>
81894 </TD>
81895 <TD width=10% BGCOLOR=#FBF5EF>
81896 <B>0</B>
81897 </TD>
81898 <TD width=15% BGCOLOR=#FBF5EF>
81899 <B>0</B>
81900 </TD>
81901 <TD width=35% BGCOLOR=#FBF5EF>
81902 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
81903 </TD>
81904 </TR>
81905 <TR valign="top">
81906 <TD width=15% BGCOLOR=#C0C0C0>
81907 <B>MIO_PIN_11@0XF800072C</B>
81908 </TD>
81909 <TD width=15% BGCOLOR=#C0C0C0>
81910 <B>31:0</B>
81911 </TD>
81912 <TD width=10% BGCOLOR=#C0C0C0>
81913 <B>3fff</B>
81914 </TD>
81915 <TD width=10% BGCOLOR=#C0C0C0>
81916 <B></B>
81917 </TD>
81918 <TD width=15% BGCOLOR=#C0C0C0>
81919 <B>1200</B>
81920 </TD>
81921 <TD width=35% BGCOLOR=#C0C0C0>
81922 <B>MIO Pin 11 Control</B>
81923 </TD>
81924 </TR>
81925 </TABLE>
81926 <P>
81927 <H2><a name="MIO_PIN_12">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_12</a></H2>
81928 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
81929 <TR valign="top">
81930 <TD width=15% BGCOLOR=#FFFF00>
81931 <B>Register Name</B>
81932 </TD>
81933 <TD width=15% BGCOLOR=#FFFF00>
81934 <B>Address</B>
81935 </TD>
81936 <TD width=10% BGCOLOR=#FFFF00>
81937 <B>Width</B>
81938 </TD>
81939 <TD width=10% BGCOLOR=#FFFF00>
81940 <B>Type</B>
81941 </TD>
81942 <TD width=15% BGCOLOR=#FFFF00>
81943 <B>Reset Value</B>
81944 </TD>
81945 <TD width=35% BGCOLOR=#FFFF00>
81946 <B>Description</B>
81947 </TD>
81948 </TR>
81949 <TR valign="top">
81950 <TD width=15% BGCOLOR=#FBF5EF>
81951 <B>MIO_PIN_12</B>
81952 </TD>
81953 <TD width=15% BGCOLOR=#FBF5EF>
81954 <B>0XF8000730</B>
81955 </TD>
81956 <TD width=10% BGCOLOR=#FBF5EF>
81957 <B>32</B>
81958 </TD>
81959 <TD width=10% BGCOLOR=#FBF5EF>
81960 <B>rw</B>
81961 </TD>
81962 <TD width=15% BGCOLOR=#FBF5EF>
81963 <B>0x00000000</B>
81964 </TD>
81965 <TD width=35% BGCOLOR=#FBF5EF>
81966 <B>--</B>
81967 </TD>
81968 </TR>
81969 </TABLE>
81970 <P>
81971 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
81972 <TR valign="top">
81973 <TD width=15% BGCOLOR=#C0FFC0>
81974 <B>Field Name</B>
81975 </TD>
81976 <TD width=15% BGCOLOR=#C0FFC0>
81977 <B>Bits</B>
81978 </TD>
81979 <TD width=10% BGCOLOR=#C0FFC0>
81980 <B>Mask</B>
81981 </TD>
81982 <TD width=10% BGCOLOR=#C0FFC0>
81983 <B>Value</B>
81984 </TD>
81985 <TD width=15% BGCOLOR=#C0FFC0>
81986 <B>Shifted Value</B>
81987 </TD>
81988 <TD width=35% BGCOLOR=#C0FFC0>
81989 <B>Description</B>
81990 </TD>
81991 </TR>
81992 <TR valign="top">
81993 <TD width=15% BGCOLOR=#FBF5EF>
81994 <B>TRI_ENABLE</B>
81995 </TD>
81996 <TD width=15% BGCOLOR=#FBF5EF>
81997 <B>0:0</B>
81998 </TD>
81999 <TD width=10% BGCOLOR=#FBF5EF>
82000 <B>1</B>
82001 </TD>
82002 <TD width=10% BGCOLOR=#FBF5EF>
82003 <B>0</B>
82004 </TD>
82005 <TD width=15% BGCOLOR=#FBF5EF>
82006 <B>0</B>
82007 </TD>
82008 <TD width=35% BGCOLOR=#FBF5EF>
82009 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
82010 </TD>
82011 </TR>
82012 <TR valign="top">
82013 <TD width=15% BGCOLOR=#FBF5EF>
82014 <B>L0_SEL</B>
82015 </TD>
82016 <TD width=15% BGCOLOR=#FBF5EF>
82017 <B>1:1</B>
82018 </TD>
82019 <TD width=10% BGCOLOR=#FBF5EF>
82020 <B>2</B>
82021 </TD>
82022 <TD width=10% BGCOLOR=#FBF5EF>
82023 <B>0</B>
82024 </TD>
82025 <TD width=15% BGCOLOR=#FBF5EF>
82026 <B>0</B>
82027 </TD>
82028 <TD width=35% BGCOLOR=#FBF5EF>
82029 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 1 IO Bit 2</B>
82030 </TD>
82031 </TR>
82032 <TR valign="top">
82033 <TD width=15% BGCOLOR=#FBF5EF>
82034 <B>L1_SEL</B>
82035 </TD>
82036 <TD width=15% BGCOLOR=#FBF5EF>
82037 <B>2:2</B>
82038 </TD>
82039 <TD width=10% BGCOLOR=#FBF5EF>
82040 <B>4</B>
82041 </TD>
82042 <TD width=10% BGCOLOR=#FBF5EF>
82043 <B>0</B>
82044 </TD>
82045 <TD width=15% BGCOLOR=#FBF5EF>
82046 <B>0</B>
82047 </TD>
82048 <TD width=35% BGCOLOR=#FBF5EF>
82049 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Clock output</B>
82050 </TD>
82051 </TR>
82052 <TR valign="top">
82053 <TD width=15% BGCOLOR=#FBF5EF>
82054 <B>L2_SEL</B>
82055 </TD>
82056 <TD width=15% BGCOLOR=#FBF5EF>
82057 <B>4:3</B>
82058 </TD>
82059 <TD width=10% BGCOLOR=#FBF5EF>
82060 <B>18</B>
82061 </TD>
82062 <TD width=10% BGCOLOR=#FBF5EF>
82063 <B>0</B>
82064 </TD>
82065 <TD width=15% BGCOLOR=#FBF5EF>
82066 <B>0</B>
82067 </TD>
82068 <TD width=35% BGCOLOR=#FBF5EF>
82069 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Wait 10: NAND Flash IO Bit 7 11: SDIO 0 Power Control output</B>
82070 </TD>
82071 </TR>
82072 <TR valign="top">
82073 <TD width=15% BGCOLOR=#FBF5EF>
82074 <B>L3_SEL</B>
82075 </TD>
82076 <TD width=15% BGCOLOR=#FBF5EF>
82077 <B>7:5</B>
82078 </TD>
82079 <TD width=10% BGCOLOR=#FBF5EF>
82080 <B>e0</B>
82081 </TD>
82082 <TD width=10% BGCOLOR=#FBF5EF>
82083 <B>0</B>
82084 </TD>
82085 <TD width=15% BGCOLOR=#FBF5EF>
82086 <B>0</B>
82087 </TD>
82088 <TD width=35% BGCOLOR=#FBF5EF>
82089 <B>Level 3 Mux Select 000: GPIO 12 (bank 0) 001: CAN 1 Tx 010: I2C 1 Serial Clock 011: PJTAG TCK 100: SDIO 1 Clock 101: SPI 1 Serial Clock 110: reserved 111: UART 1 TxD</B>
82090 </TD>
82091 </TR>
82092 <TR valign="top">
82093 <TD width=15% BGCOLOR=#FBF5EF>
82094 <B>Speed</B>
82095 </TD>
82096 <TD width=15% BGCOLOR=#FBF5EF>
82097 <B>8:8</B>
82098 </TD>
82099 <TD width=10% BGCOLOR=#FBF5EF>
82100 <B>100</B>
82101 </TD>
82102 <TD width=10% BGCOLOR=#FBF5EF>
82103 <B>0</B>
82104 </TD>
82105 <TD width=15% BGCOLOR=#FBF5EF>
82106 <B>0</B>
82107 </TD>
82108 <TD width=35% BGCOLOR=#FBF5EF>
82109 <B>Operates the same as MIO_PIN_00[Speed]</B>
82110 </TD>
82111 </TR>
82112 <TR valign="top">
82113 <TD width=15% BGCOLOR=#FBF5EF>
82114 <B>IO_Type</B>
82115 </TD>
82116 <TD width=15% BGCOLOR=#FBF5EF>
82117 <B>11:9</B>
82118 </TD>
82119 <TD width=10% BGCOLOR=#FBF5EF>
82120 <B>e00</B>
82121 </TD>
82122 <TD width=10% BGCOLOR=#FBF5EF>
82123 <B>1</B>
82124 </TD>
82125 <TD width=15% BGCOLOR=#FBF5EF>
82126 <B>200</B>
82127 </TD>
82128 <TD width=35% BGCOLOR=#FBF5EF>
82129 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
82130 </TD>
82131 </TR>
82132 <TR valign="top">
82133 <TD width=15% BGCOLOR=#FBF5EF>
82134 <B>PULLUP</B>
82135 </TD>
82136 <TD width=15% BGCOLOR=#FBF5EF>
82137 <B>12:12</B>
82138 </TD>
82139 <TD width=10% BGCOLOR=#FBF5EF>
82140 <B>1000</B>
82141 </TD>
82142 <TD width=10% BGCOLOR=#FBF5EF>
82143 <B>1</B>
82144 </TD>
82145 <TD width=15% BGCOLOR=#FBF5EF>
82146 <B>1000</B>
82147 </TD>
82148 <TD width=35% BGCOLOR=#FBF5EF>
82149 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
82150 </TD>
82151 </TR>
82152 <TR valign="top">
82153 <TD width=15% BGCOLOR=#FBF5EF>
82154 <B>DisableRcvr</B>
82155 </TD>
82156 <TD width=15% BGCOLOR=#FBF5EF>
82157 <B>13:13</B>
82158 </TD>
82159 <TD width=10% BGCOLOR=#FBF5EF>
82160 <B>2000</B>
82161 </TD>
82162 <TD width=10% BGCOLOR=#FBF5EF>
82163 <B>0</B>
82164 </TD>
82165 <TD width=15% BGCOLOR=#FBF5EF>
82166 <B>0</B>
82167 </TD>
82168 <TD width=35% BGCOLOR=#FBF5EF>
82169 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
82170 </TD>
82171 </TR>
82172 <TR valign="top">
82173 <TD width=15% BGCOLOR=#C0C0C0>
82174 <B>MIO_PIN_12@0XF8000730</B>
82175 </TD>
82176 <TD width=15% BGCOLOR=#C0C0C0>
82177 <B>31:0</B>
82178 </TD>
82179 <TD width=10% BGCOLOR=#C0C0C0>
82180 <B>3fff</B>
82181 </TD>
82182 <TD width=10% BGCOLOR=#C0C0C0>
82183 <B></B>
82184 </TD>
82185 <TD width=15% BGCOLOR=#C0C0C0>
82186 <B>1200</B>
82187 </TD>
82188 <TD width=35% BGCOLOR=#C0C0C0>
82189 <B>MIO Pin 12 Control</B>
82190 </TD>
82191 </TR>
82192 </TABLE>
82193 <P>
82194 <H2><a name="MIO_PIN_13">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_13</a></H2>
82195 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
82196 <TR valign="top">
82197 <TD width=15% BGCOLOR=#FFFF00>
82198 <B>Register Name</B>
82199 </TD>
82200 <TD width=15% BGCOLOR=#FFFF00>
82201 <B>Address</B>
82202 </TD>
82203 <TD width=10% BGCOLOR=#FFFF00>
82204 <B>Width</B>
82205 </TD>
82206 <TD width=10% BGCOLOR=#FFFF00>
82207 <B>Type</B>
82208 </TD>
82209 <TD width=15% BGCOLOR=#FFFF00>
82210 <B>Reset Value</B>
82211 </TD>
82212 <TD width=35% BGCOLOR=#FFFF00>
82213 <B>Description</B>
82214 </TD>
82215 </TR>
82216 <TR valign="top">
82217 <TD width=15% BGCOLOR=#FBF5EF>
82218 <B>MIO_PIN_13</B>
82219 </TD>
82220 <TD width=15% BGCOLOR=#FBF5EF>
82221 <B>0XF8000734</B>
82222 </TD>
82223 <TD width=10% BGCOLOR=#FBF5EF>
82224 <B>32</B>
82225 </TD>
82226 <TD width=10% BGCOLOR=#FBF5EF>
82227 <B>rw</B>
82228 </TD>
82229 <TD width=15% BGCOLOR=#FBF5EF>
82230 <B>0x00000000</B>
82231 </TD>
82232 <TD width=35% BGCOLOR=#FBF5EF>
82233 <B>--</B>
82234 </TD>
82235 </TR>
82236 </TABLE>
82237 <P>
82238 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
82239 <TR valign="top">
82240 <TD width=15% BGCOLOR=#C0FFC0>
82241 <B>Field Name</B>
82242 </TD>
82243 <TD width=15% BGCOLOR=#C0FFC0>
82244 <B>Bits</B>
82245 </TD>
82246 <TD width=10% BGCOLOR=#C0FFC0>
82247 <B>Mask</B>
82248 </TD>
82249 <TD width=10% BGCOLOR=#C0FFC0>
82250 <B>Value</B>
82251 </TD>
82252 <TD width=15% BGCOLOR=#C0FFC0>
82253 <B>Shifted Value</B>
82254 </TD>
82255 <TD width=35% BGCOLOR=#C0FFC0>
82256 <B>Description</B>
82257 </TD>
82258 </TR>
82259 <TR valign="top">
82260 <TD width=15% BGCOLOR=#FBF5EF>
82261 <B>TRI_ENABLE</B>
82262 </TD>
82263 <TD width=15% BGCOLOR=#FBF5EF>
82264 <B>0:0</B>
82265 </TD>
82266 <TD width=10% BGCOLOR=#FBF5EF>
82267 <B>1</B>
82268 </TD>
82269 <TD width=10% BGCOLOR=#FBF5EF>
82270 <B>0</B>
82271 </TD>
82272 <TD width=15% BGCOLOR=#FBF5EF>
82273 <B>0</B>
82274 </TD>
82275 <TD width=35% BGCOLOR=#FBF5EF>
82276 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
82277 </TD>
82278 </TR>
82279 <TR valign="top">
82280 <TD width=15% BGCOLOR=#FBF5EF>
82281 <B>L0_SEL</B>
82282 </TD>
82283 <TD width=15% BGCOLOR=#FBF5EF>
82284 <B>1:1</B>
82285 </TD>
82286 <TD width=10% BGCOLOR=#FBF5EF>
82287 <B>2</B>
82288 </TD>
82289 <TD width=10% BGCOLOR=#FBF5EF>
82290 <B>0</B>
82291 </TD>
82292 <TD width=15% BGCOLOR=#FBF5EF>
82293 <B>0</B>
82294 </TD>
82295 <TD width=35% BGCOLOR=#FBF5EF>
82296 <B>Level 0 Mux Select 0: Level 1 Mux 1: Quad SPI 1 IO Bit 3</B>
82297 </TD>
82298 </TR>
82299 <TR valign="top">
82300 <TD width=15% BGCOLOR=#FBF5EF>
82301 <B>L1_SEL</B>
82302 </TD>
82303 <TD width=15% BGCOLOR=#FBF5EF>
82304 <B>2:2</B>
82305 </TD>
82306 <TD width=10% BGCOLOR=#FBF5EF>
82307 <B>4</B>
82308 </TD>
82309 <TD width=10% BGCOLOR=#FBF5EF>
82310 <B>0</B>
82311 </TD>
82312 <TD width=15% BGCOLOR=#FBF5EF>
82313 <B>0</B>
82314 </TD>
82315 <TD width=35% BGCOLOR=#FBF5EF>
82316 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Control Signal output</B>
82317 </TD>
82318 </TR>
82319 <TR valign="top">
82320 <TD width=15% BGCOLOR=#FBF5EF>
82321 <B>L2_SEL</B>
82322 </TD>
82323 <TD width=15% BGCOLOR=#FBF5EF>
82324 <B>4:3</B>
82325 </TD>
82326 <TD width=10% BGCOLOR=#FBF5EF>
82327 <B>18</B>
82328 </TD>
82329 <TD width=10% BGCOLOR=#FBF5EF>
82330 <B>0</B>
82331 </TD>
82332 <TD width=15% BGCOLOR=#FBF5EF>
82333 <B>0</B>
82334 </TD>
82335 <TD width=35% BGCOLOR=#FBF5EF>
82336 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Data Bit 5 10: NAND Flash IO Bit 3 11: SDIO 1 Power Control output</B>
82337 </TD>
82338 </TR>
82339 <TR valign="top">
82340 <TD width=15% BGCOLOR=#FBF5EF>
82341 <B>L3_SEL</B>
82342 </TD>
82343 <TD width=15% BGCOLOR=#FBF5EF>
82344 <B>7:5</B>
82345 </TD>
82346 <TD width=10% BGCOLOR=#FBF5EF>
82347 <B>e0</B>
82348 </TD>
82349 <TD width=10% BGCOLOR=#FBF5EF>
82350 <B>0</B>
82351 </TD>
82352 <TD width=15% BGCOLOR=#FBF5EF>
82353 <B>0</B>
82354 </TD>
82355 <TD width=35% BGCOLOR=#FBF5EF>
82356 <B>Level 3 Mux Select 000: GPIO 13 (bank 0) 001: CAN 1 Rx 010: I2C 1 Serial Data 011: PJTAG TMS 100: SDIO 1 IO Bit 1 101: SPI 1 Slave Select 0 110: reserved 111: UART 1 RxD</B>
82357 </TD>
82358 </TR>
82359 <TR valign="top">
82360 <TD width=15% BGCOLOR=#FBF5EF>
82361 <B>Speed</B>
82362 </TD>
82363 <TD width=15% BGCOLOR=#FBF5EF>
82364 <B>8:8</B>
82365 </TD>
82366 <TD width=10% BGCOLOR=#FBF5EF>
82367 <B>100</B>
82368 </TD>
82369 <TD width=10% BGCOLOR=#FBF5EF>
82370 <B>0</B>
82371 </TD>
82372 <TD width=15% BGCOLOR=#FBF5EF>
82373 <B>0</B>
82374 </TD>
82375 <TD width=35% BGCOLOR=#FBF5EF>
82376 <B>Operates the same as MIO_PIN_00[Speed]</B>
82377 </TD>
82378 </TR>
82379 <TR valign="top">
82380 <TD width=15% BGCOLOR=#FBF5EF>
82381 <B>IO_Type</B>
82382 </TD>
82383 <TD width=15% BGCOLOR=#FBF5EF>
82384 <B>11:9</B>
82385 </TD>
82386 <TD width=10% BGCOLOR=#FBF5EF>
82387 <B>e00</B>
82388 </TD>
82389 <TD width=10% BGCOLOR=#FBF5EF>
82390 <B>1</B>
82391 </TD>
82392 <TD width=15% BGCOLOR=#FBF5EF>
82393 <B>200</B>
82394 </TD>
82395 <TD width=35% BGCOLOR=#FBF5EF>
82396 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
82397 </TD>
82398 </TR>
82399 <TR valign="top">
82400 <TD width=15% BGCOLOR=#FBF5EF>
82401 <B>PULLUP</B>
82402 </TD>
82403 <TD width=15% BGCOLOR=#FBF5EF>
82404 <B>12:12</B>
82405 </TD>
82406 <TD width=10% BGCOLOR=#FBF5EF>
82407 <B>1000</B>
82408 </TD>
82409 <TD width=10% BGCOLOR=#FBF5EF>
82410 <B>1</B>
82411 </TD>
82412 <TD width=15% BGCOLOR=#FBF5EF>
82413 <B>1000</B>
82414 </TD>
82415 <TD width=35% BGCOLOR=#FBF5EF>
82416 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
82417 </TD>
82418 </TR>
82419 <TR valign="top">
82420 <TD width=15% BGCOLOR=#FBF5EF>
82421 <B>DisableRcvr</B>
82422 </TD>
82423 <TD width=15% BGCOLOR=#FBF5EF>
82424 <B>13:13</B>
82425 </TD>
82426 <TD width=10% BGCOLOR=#FBF5EF>
82427 <B>2000</B>
82428 </TD>
82429 <TD width=10% BGCOLOR=#FBF5EF>
82430 <B>0</B>
82431 </TD>
82432 <TD width=15% BGCOLOR=#FBF5EF>
82433 <B>0</B>
82434 </TD>
82435 <TD width=35% BGCOLOR=#FBF5EF>
82436 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
82437 </TD>
82438 </TR>
82439 <TR valign="top">
82440 <TD width=15% BGCOLOR=#C0C0C0>
82441 <B>MIO_PIN_13@0XF8000734</B>
82442 </TD>
82443 <TD width=15% BGCOLOR=#C0C0C0>
82444 <B>31:0</B>
82445 </TD>
82446 <TD width=10% BGCOLOR=#C0C0C0>
82447 <B>3fff</B>
82448 </TD>
82449 <TD width=10% BGCOLOR=#C0C0C0>
82450 <B></B>
82451 </TD>
82452 <TD width=15% BGCOLOR=#C0C0C0>
82453 <B>1200</B>
82454 </TD>
82455 <TD width=35% BGCOLOR=#C0C0C0>
82456 <B>MIO Pin 13 Control</B>
82457 </TD>
82458 </TR>
82459 </TABLE>
82460 <P>
82461 <H2><a name="MIO_PIN_14">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_14</a></H2>
82462 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
82463 <TR valign="top">
82464 <TD width=15% BGCOLOR=#FFFF00>
82465 <B>Register Name</B>
82466 </TD>
82467 <TD width=15% BGCOLOR=#FFFF00>
82468 <B>Address</B>
82469 </TD>
82470 <TD width=10% BGCOLOR=#FFFF00>
82471 <B>Width</B>
82472 </TD>
82473 <TD width=10% BGCOLOR=#FFFF00>
82474 <B>Type</B>
82475 </TD>
82476 <TD width=15% BGCOLOR=#FFFF00>
82477 <B>Reset Value</B>
82478 </TD>
82479 <TD width=35% BGCOLOR=#FFFF00>
82480 <B>Description</B>
82481 </TD>
82482 </TR>
82483 <TR valign="top">
82484 <TD width=15% BGCOLOR=#FBF5EF>
82485 <B>MIO_PIN_14</B>
82486 </TD>
82487 <TD width=15% BGCOLOR=#FBF5EF>
82488 <B>0XF8000738</B>
82489 </TD>
82490 <TD width=10% BGCOLOR=#FBF5EF>
82491 <B>32</B>
82492 </TD>
82493 <TD width=10% BGCOLOR=#FBF5EF>
82494 <B>rw</B>
82495 </TD>
82496 <TD width=15% BGCOLOR=#FBF5EF>
82497 <B>0x00000000</B>
82498 </TD>
82499 <TD width=35% BGCOLOR=#FBF5EF>
82500 <B>--</B>
82501 </TD>
82502 </TR>
82503 </TABLE>
82504 <P>
82505 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
82506 <TR valign="top">
82507 <TD width=15% BGCOLOR=#C0FFC0>
82508 <B>Field Name</B>
82509 </TD>
82510 <TD width=15% BGCOLOR=#C0FFC0>
82511 <B>Bits</B>
82512 </TD>
82513 <TD width=10% BGCOLOR=#C0FFC0>
82514 <B>Mask</B>
82515 </TD>
82516 <TD width=10% BGCOLOR=#C0FFC0>
82517 <B>Value</B>
82518 </TD>
82519 <TD width=15% BGCOLOR=#C0FFC0>
82520 <B>Shifted Value</B>
82521 </TD>
82522 <TD width=35% BGCOLOR=#C0FFC0>
82523 <B>Description</B>
82524 </TD>
82525 </TR>
82526 <TR valign="top">
82527 <TD width=15% BGCOLOR=#FBF5EF>
82528 <B>TRI_ENABLE</B>
82529 </TD>
82530 <TD width=15% BGCOLOR=#FBF5EF>
82531 <B>0:0</B>
82532 </TD>
82533 <TD width=10% BGCOLOR=#FBF5EF>
82534 <B>1</B>
82535 </TD>
82536 <TD width=10% BGCOLOR=#FBF5EF>
82537 <B>0</B>
82538 </TD>
82539 <TD width=15% BGCOLOR=#FBF5EF>
82540 <B>0</B>
82541 </TD>
82542 <TD width=35% BGCOLOR=#FBF5EF>
82543 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
82544 </TD>
82545 </TR>
82546 <TR valign="top">
82547 <TD width=15% BGCOLOR=#FBF5EF>
82548 <B>L0_SEL</B>
82549 </TD>
82550 <TD width=15% BGCOLOR=#FBF5EF>
82551 <B>1:1</B>
82552 </TD>
82553 <TD width=10% BGCOLOR=#FBF5EF>
82554 <B>2</B>
82555 </TD>
82556 <TD width=10% BGCOLOR=#FBF5EF>
82557 <B>0</B>
82558 </TD>
82559 <TD width=15% BGCOLOR=#FBF5EF>
82560 <B>0</B>
82561 </TD>
82562 <TD width=35% BGCOLOR=#FBF5EF>
82563 <B>Level 0 Mux Select 0: Level 1 Mux 1= Not Used</B>
82564 </TD>
82565 </TR>
82566 <TR valign="top">
82567 <TD width=15% BGCOLOR=#FBF5EF>
82568 <B>L1_SEL</B>
82569 </TD>
82570 <TD width=15% BGCOLOR=#FBF5EF>
82571 <B>2:2</B>
82572 </TD>
82573 <TD width=10% BGCOLOR=#FBF5EF>
82574 <B>4</B>
82575 </TD>
82576 <TD width=10% BGCOLOR=#FBF5EF>
82577 <B>0</B>
82578 </TD>
82579 <TD width=15% BGCOLOR=#FBF5EF>
82580 <B>0</B>
82581 </TD>
82582 <TD width=35% BGCOLOR=#FBF5EF>
82583 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 0</B>
82584 </TD>
82585 </TR>
82586 <TR valign="top">
82587 <TD width=15% BGCOLOR=#FBF5EF>
82588 <B>L2_SEL</B>
82589 </TD>
82590 <TD width=15% BGCOLOR=#FBF5EF>
82591 <B>4:3</B>
82592 </TD>
82593 <TD width=10% BGCOLOR=#FBF5EF>
82594 <B>18</B>
82595 </TD>
82596 <TD width=10% BGCOLOR=#FBF5EF>
82597 <B>0</B>
82598 </TD>
82599 <TD width=15% BGCOLOR=#FBF5EF>
82600 <B>0</B>
82601 </TD>
82602 <TD width=35% BGCOLOR=#FBF5EF>
82603 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: NAND Flash Busy 11: SDIO 0 Power Control output</B>
82604 </TD>
82605 </TR>
82606 <TR valign="top">
82607 <TD width=15% BGCOLOR=#FBF5EF>
82608 <B>L3_SEL</B>
82609 </TD>
82610 <TD width=15% BGCOLOR=#FBF5EF>
82611 <B>7:5</B>
82612 </TD>
82613 <TD width=10% BGCOLOR=#FBF5EF>
82614 <B>e0</B>
82615 </TD>
82616 <TD width=10% BGCOLOR=#FBF5EF>
82617 <B>0</B>
82618 </TD>
82619 <TD width=15% BGCOLOR=#FBF5EF>
82620 <B>0</B>
82621 </TD>
82622 <TD width=35% BGCOLOR=#FBF5EF>
82623 <B>Level 3 Mux Select 000: GPIO 14 (bank 0) 001: CAN 0 Rx 010: I2C 0 Serial Clock 011: SWDT Clock Input 100: SDIO 1 IO Bit 2 101: SPI 1 slave select 1 110: reserved 111: UART 0 RxD</B>
82624 </TD>
82625 </TR>
82626 <TR valign="top">
82627 <TD width=15% BGCOLOR=#FBF5EF>
82628 <B>Speed</B>
82629 </TD>
82630 <TD width=15% BGCOLOR=#FBF5EF>
82631 <B>8:8</B>
82632 </TD>
82633 <TD width=10% BGCOLOR=#FBF5EF>
82634 <B>100</B>
82635 </TD>
82636 <TD width=10% BGCOLOR=#FBF5EF>
82637 <B>0</B>
82638 </TD>
82639 <TD width=15% BGCOLOR=#FBF5EF>
82640 <B>0</B>
82641 </TD>
82642 <TD width=35% BGCOLOR=#FBF5EF>
82643 <B>Operates the same as MIO_PIN_00[Speed]</B>
82644 </TD>
82645 </TR>
82646 <TR valign="top">
82647 <TD width=15% BGCOLOR=#FBF5EF>
82648 <B>IO_Type</B>
82649 </TD>
82650 <TD width=15% BGCOLOR=#FBF5EF>
82651 <B>11:9</B>
82652 </TD>
82653 <TD width=10% BGCOLOR=#FBF5EF>
82654 <B>e00</B>
82655 </TD>
82656 <TD width=10% BGCOLOR=#FBF5EF>
82657 <B>1</B>
82658 </TD>
82659 <TD width=15% BGCOLOR=#FBF5EF>
82660 <B>200</B>
82661 </TD>
82662 <TD width=35% BGCOLOR=#FBF5EF>
82663 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
82664 </TD>
82665 </TR>
82666 <TR valign="top">
82667 <TD width=15% BGCOLOR=#FBF5EF>
82668 <B>PULLUP</B>
82669 </TD>
82670 <TD width=15% BGCOLOR=#FBF5EF>
82671 <B>12:12</B>
82672 </TD>
82673 <TD width=10% BGCOLOR=#FBF5EF>
82674 <B>1000</B>
82675 </TD>
82676 <TD width=10% BGCOLOR=#FBF5EF>
82677 <B>1</B>
82678 </TD>
82679 <TD width=15% BGCOLOR=#FBF5EF>
82680 <B>1000</B>
82681 </TD>
82682 <TD width=35% BGCOLOR=#FBF5EF>
82683 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
82684 </TD>
82685 </TR>
82686 <TR valign="top">
82687 <TD width=15% BGCOLOR=#FBF5EF>
82688 <B>DisableRcvr</B>
82689 </TD>
82690 <TD width=15% BGCOLOR=#FBF5EF>
82691 <B>13:13</B>
82692 </TD>
82693 <TD width=10% BGCOLOR=#FBF5EF>
82694 <B>2000</B>
82695 </TD>
82696 <TD width=10% BGCOLOR=#FBF5EF>
82697 <B>0</B>
82698 </TD>
82699 <TD width=15% BGCOLOR=#FBF5EF>
82700 <B>0</B>
82701 </TD>
82702 <TD width=35% BGCOLOR=#FBF5EF>
82703 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
82704 </TD>
82705 </TR>
82706 <TR valign="top">
82707 <TD width=15% BGCOLOR=#C0C0C0>
82708 <B>MIO_PIN_14@0XF8000738</B>
82709 </TD>
82710 <TD width=15% BGCOLOR=#C0C0C0>
82711 <B>31:0</B>
82712 </TD>
82713 <TD width=10% BGCOLOR=#C0C0C0>
82714 <B>3fff</B>
82715 </TD>
82716 <TD width=10% BGCOLOR=#C0C0C0>
82717 <B></B>
82718 </TD>
82719 <TD width=15% BGCOLOR=#C0C0C0>
82720 <B>1200</B>
82721 </TD>
82722 <TD width=35% BGCOLOR=#C0C0C0>
82723 <B>MIO Pin 14 Control</B>
82724 </TD>
82725 </TR>
82726 </TABLE>
82727 <P>
82728 <H2><a name="MIO_PIN_15">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_15</a></H2>
82729 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
82730 <TR valign="top">
82731 <TD width=15% BGCOLOR=#FFFF00>
82732 <B>Register Name</B>
82733 </TD>
82734 <TD width=15% BGCOLOR=#FFFF00>
82735 <B>Address</B>
82736 </TD>
82737 <TD width=10% BGCOLOR=#FFFF00>
82738 <B>Width</B>
82739 </TD>
82740 <TD width=10% BGCOLOR=#FFFF00>
82741 <B>Type</B>
82742 </TD>
82743 <TD width=15% BGCOLOR=#FFFF00>
82744 <B>Reset Value</B>
82745 </TD>
82746 <TD width=35% BGCOLOR=#FFFF00>
82747 <B>Description</B>
82748 </TD>
82749 </TR>
82750 <TR valign="top">
82751 <TD width=15% BGCOLOR=#FBF5EF>
82752 <B>MIO_PIN_15</B>
82753 </TD>
82754 <TD width=15% BGCOLOR=#FBF5EF>
82755 <B>0XF800073C</B>
82756 </TD>
82757 <TD width=10% BGCOLOR=#FBF5EF>
82758 <B>32</B>
82759 </TD>
82760 <TD width=10% BGCOLOR=#FBF5EF>
82761 <B>rw</B>
82762 </TD>
82763 <TD width=15% BGCOLOR=#FBF5EF>
82764 <B>0x00000000</B>
82765 </TD>
82766 <TD width=35% BGCOLOR=#FBF5EF>
82767 <B>--</B>
82768 </TD>
82769 </TR>
82770 </TABLE>
82771 <P>
82772 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
82773 <TR valign="top">
82774 <TD width=15% BGCOLOR=#C0FFC0>
82775 <B>Field Name</B>
82776 </TD>
82777 <TD width=15% BGCOLOR=#C0FFC0>
82778 <B>Bits</B>
82779 </TD>
82780 <TD width=10% BGCOLOR=#C0FFC0>
82781 <B>Mask</B>
82782 </TD>
82783 <TD width=10% BGCOLOR=#C0FFC0>
82784 <B>Value</B>
82785 </TD>
82786 <TD width=15% BGCOLOR=#C0FFC0>
82787 <B>Shifted Value</B>
82788 </TD>
82789 <TD width=35% BGCOLOR=#C0FFC0>
82790 <B>Description</B>
82791 </TD>
82792 </TR>
82793 <TR valign="top">
82794 <TD width=15% BGCOLOR=#FBF5EF>
82795 <B>TRI_ENABLE</B>
82796 </TD>
82797 <TD width=15% BGCOLOR=#FBF5EF>
82798 <B>0:0</B>
82799 </TD>
82800 <TD width=10% BGCOLOR=#FBF5EF>
82801 <B>1</B>
82802 </TD>
82803 <TD width=10% BGCOLOR=#FBF5EF>
82804 <B>1</B>
82805 </TD>
82806 <TD width=15% BGCOLOR=#FBF5EF>
82807 <B>1</B>
82808 </TD>
82809 <TD width=35% BGCOLOR=#FBF5EF>
82810 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
82811 </TD>
82812 </TR>
82813 <TR valign="top">
82814 <TD width=15% BGCOLOR=#FBF5EF>
82815 <B>Speed</B>
82816 </TD>
82817 <TD width=15% BGCOLOR=#FBF5EF>
82818 <B>8:8</B>
82819 </TD>
82820 <TD width=10% BGCOLOR=#FBF5EF>
82821 <B>100</B>
82822 </TD>
82823 <TD width=10% BGCOLOR=#FBF5EF>
82824 <B>0</B>
82825 </TD>
82826 <TD width=15% BGCOLOR=#FBF5EF>
82827 <B>0</B>
82828 </TD>
82829 <TD width=35% BGCOLOR=#FBF5EF>
82830 <B>Operates the same as MIO_PIN_00[Speed]</B>
82831 </TD>
82832 </TR>
82833 <TR valign="top">
82834 <TD width=15% BGCOLOR=#FBF5EF>
82835 <B>IO_Type</B>
82836 </TD>
82837 <TD width=15% BGCOLOR=#FBF5EF>
82838 <B>11:9</B>
82839 </TD>
82840 <TD width=10% BGCOLOR=#FBF5EF>
82841 <B>e00</B>
82842 </TD>
82843 <TD width=10% BGCOLOR=#FBF5EF>
82844 <B>1</B>
82845 </TD>
82846 <TD width=15% BGCOLOR=#FBF5EF>
82847 <B>200</B>
82848 </TD>
82849 <TD width=35% BGCOLOR=#FBF5EF>
82850 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
82851 </TD>
82852 </TR>
82853 <TR valign="top">
82854 <TD width=15% BGCOLOR=#FBF5EF>
82855 <B>PULLUP</B>
82856 </TD>
82857 <TD width=15% BGCOLOR=#FBF5EF>
82858 <B>12:12</B>
82859 </TD>
82860 <TD width=10% BGCOLOR=#FBF5EF>
82861 <B>1000</B>
82862 </TD>
82863 <TD width=10% BGCOLOR=#FBF5EF>
82864 <B>1</B>
82865 </TD>
82866 <TD width=15% BGCOLOR=#FBF5EF>
82867 <B>1000</B>
82868 </TD>
82869 <TD width=35% BGCOLOR=#FBF5EF>
82870 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
82871 </TD>
82872 </TR>
82873 <TR valign="top">
82874 <TD width=15% BGCOLOR=#FBF5EF>
82875 <B>DisableRcvr</B>
82876 </TD>
82877 <TD width=15% BGCOLOR=#FBF5EF>
82878 <B>13:13</B>
82879 </TD>
82880 <TD width=10% BGCOLOR=#FBF5EF>
82881 <B>2000</B>
82882 </TD>
82883 <TD width=10% BGCOLOR=#FBF5EF>
82884 <B>0</B>
82885 </TD>
82886 <TD width=15% BGCOLOR=#FBF5EF>
82887 <B>0</B>
82888 </TD>
82889 <TD width=35% BGCOLOR=#FBF5EF>
82890 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
82891 </TD>
82892 </TR>
82893 <TR valign="top">
82894 <TD width=15% BGCOLOR=#C0C0C0>
82895 <B>MIO_PIN_15@0XF800073C</B>
82896 </TD>
82897 <TD width=15% BGCOLOR=#C0C0C0>
82898 <B>31:0</B>
82899 </TD>
82900 <TD width=10% BGCOLOR=#C0C0C0>
82901 <B>3f01</B>
82902 </TD>
82903 <TD width=10% BGCOLOR=#C0C0C0>
82904 <B></B>
82905 </TD>
82906 <TD width=15% BGCOLOR=#C0C0C0>
82907 <B>1201</B>
82908 </TD>
82909 <TD width=35% BGCOLOR=#C0C0C0>
82910 <B>MIO Pin 15 Control</B>
82911 </TD>
82912 </TR>
82913 </TABLE>
82914 <P>
82915 <H2><a name="MIO_PIN_16">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_16</a></H2>
82916 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
82917 <TR valign="top">
82918 <TD width=15% BGCOLOR=#FFFF00>
82919 <B>Register Name</B>
82920 </TD>
82921 <TD width=15% BGCOLOR=#FFFF00>
82922 <B>Address</B>
82923 </TD>
82924 <TD width=10% BGCOLOR=#FFFF00>
82925 <B>Width</B>
82926 </TD>
82927 <TD width=10% BGCOLOR=#FFFF00>
82928 <B>Type</B>
82929 </TD>
82930 <TD width=15% BGCOLOR=#FFFF00>
82931 <B>Reset Value</B>
82932 </TD>
82933 <TD width=35% BGCOLOR=#FFFF00>
82934 <B>Description</B>
82935 </TD>
82936 </TR>
82937 <TR valign="top">
82938 <TD width=15% BGCOLOR=#FBF5EF>
82939 <B>MIO_PIN_16</B>
82940 </TD>
82941 <TD width=15% BGCOLOR=#FBF5EF>
82942 <B>0XF8000740</B>
82943 </TD>
82944 <TD width=10% BGCOLOR=#FBF5EF>
82945 <B>32</B>
82946 </TD>
82947 <TD width=10% BGCOLOR=#FBF5EF>
82948 <B>rw</B>
82949 </TD>
82950 <TD width=15% BGCOLOR=#FBF5EF>
82951 <B>0x00000000</B>
82952 </TD>
82953 <TD width=35% BGCOLOR=#FBF5EF>
82954 <B>--</B>
82955 </TD>
82956 </TR>
82957 </TABLE>
82958 <P>
82959 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
82960 <TR valign="top">
82961 <TD width=15% BGCOLOR=#C0FFC0>
82962 <B>Field Name</B>
82963 </TD>
82964 <TD width=15% BGCOLOR=#C0FFC0>
82965 <B>Bits</B>
82966 </TD>
82967 <TD width=10% BGCOLOR=#C0FFC0>
82968 <B>Mask</B>
82969 </TD>
82970 <TD width=10% BGCOLOR=#C0FFC0>
82971 <B>Value</B>
82972 </TD>
82973 <TD width=15% BGCOLOR=#C0FFC0>
82974 <B>Shifted Value</B>
82975 </TD>
82976 <TD width=35% BGCOLOR=#C0FFC0>
82977 <B>Description</B>
82978 </TD>
82979 </TR>
82980 <TR valign="top">
82981 <TD width=15% BGCOLOR=#FBF5EF>
82982 <B>TRI_ENABLE</B>
82983 </TD>
82984 <TD width=15% BGCOLOR=#FBF5EF>
82985 <B>0:0</B>
82986 </TD>
82987 <TD width=10% BGCOLOR=#FBF5EF>
82988 <B>1</B>
82989 </TD>
82990 <TD width=10% BGCOLOR=#FBF5EF>
82991 <B>0</B>
82992 </TD>
82993 <TD width=15% BGCOLOR=#FBF5EF>
82994 <B>0</B>
82995 </TD>
82996 <TD width=35% BGCOLOR=#FBF5EF>
82997 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
82998 </TD>
82999 </TR>
83000 <TR valign="top">
83001 <TD width=15% BGCOLOR=#FBF5EF>
83002 <B>L0_SEL</B>
83003 </TD>
83004 <TD width=15% BGCOLOR=#FBF5EF>
83005 <B>1:1</B>
83006 </TD>
83007 <TD width=10% BGCOLOR=#FBF5EF>
83008 <B>2</B>
83009 </TD>
83010 <TD width=10% BGCOLOR=#FBF5EF>
83011 <B>1</B>
83012 </TD>
83013 <TD width=15% BGCOLOR=#FBF5EF>
83014 <B>2</B>
83015 </TD>
83016 <TD width=35% BGCOLOR=#FBF5EF>
83017 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII Tx Clock</B>
83018 </TD>
83019 </TR>
83020 <TR valign="top">
83021 <TD width=15% BGCOLOR=#FBF5EF>
83022 <B>L1_SEL</B>
83023 </TD>
83024 <TD width=15% BGCOLOR=#FBF5EF>
83025 <B>2:2</B>
83026 </TD>
83027 <TD width=10% BGCOLOR=#FBF5EF>
83028 <B>4</B>
83029 </TD>
83030 <TD width=10% BGCOLOR=#FBF5EF>
83031 <B>0</B>
83032 </TD>
83033 <TD width=15% BGCOLOR=#FBF5EF>
83034 <B>0</B>
83035 </TD>
83036 <TD width=35% BGCOLOR=#FBF5EF>
83037 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 4</B>
83038 </TD>
83039 </TR>
83040 <TR valign="top">
83041 <TD width=15% BGCOLOR=#FBF5EF>
83042 <B>L2_SEL</B>
83043 </TD>
83044 <TD width=15% BGCOLOR=#FBF5EF>
83045 <B>4:3</B>
83046 </TD>
83047 <TD width=10% BGCOLOR=#FBF5EF>
83048 <B>18</B>
83049 </TD>
83050 <TD width=10% BGCOLOR=#FBF5EF>
83051 <B>0</B>
83052 </TD>
83053 <TD width=15% BGCOLOR=#FBF5EF>
83054 <B>0</B>
83055 </TD>
83056 <TD width=35% BGCOLOR=#FBF5EF>
83057 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 1 10: NAND Flash IO Bit 8 11: SDIO 0 Power Control output</B>
83058 </TD>
83059 </TR>
83060 <TR valign="top">
83061 <TD width=15% BGCOLOR=#FBF5EF>
83062 <B>L3_SEL</B>
83063 </TD>
83064 <TD width=15% BGCOLOR=#FBF5EF>
83065 <B>7:5</B>
83066 </TD>
83067 <TD width=10% BGCOLOR=#FBF5EF>
83068 <B>e0</B>
83069 </TD>
83070 <TD width=10% BGCOLOR=#FBF5EF>
83071 <B>0</B>
83072 </TD>
83073 <TD width=15% BGCOLOR=#FBF5EF>
83074 <B>0</B>
83075 </TD>
83076 <TD width=35% BGCOLOR=#FBF5EF>
83077 <B>Level 3 Mux Select 000: GPIO 16 (bank 0) 001: CAN 1 Tx 010: I2C 1 Serial Clock 011: reserved 100: SDIO 0 Clock 101: SPI 0 Serial Clock 110: TTC 1 Wave Output 111: UART 1 TxD</B>
83078 </TD>
83079 </TR>
83080 <TR valign="top">
83081 <TD width=15% BGCOLOR=#FBF5EF>
83082 <B>Speed</B>
83083 </TD>
83084 <TD width=15% BGCOLOR=#FBF5EF>
83085 <B>8:8</B>
83086 </TD>
83087 <TD width=10% BGCOLOR=#FBF5EF>
83088 <B>100</B>
83089 </TD>
83090 <TD width=10% BGCOLOR=#FBF5EF>
83091 <B>0</B>
83092 </TD>
83093 <TD width=15% BGCOLOR=#FBF5EF>
83094 <B>0</B>
83095 </TD>
83096 <TD width=35% BGCOLOR=#FBF5EF>
83097 <B>Operates the same as MIO_PIN_00[Speed]</B>
83098 </TD>
83099 </TR>
83100 <TR valign="top">
83101 <TD width=15% BGCOLOR=#FBF5EF>
83102 <B>IO_Type</B>
83103 </TD>
83104 <TD width=15% BGCOLOR=#FBF5EF>
83105 <B>11:9</B>
83106 </TD>
83107 <TD width=10% BGCOLOR=#FBF5EF>
83108 <B>e00</B>
83109 </TD>
83110 <TD width=10% BGCOLOR=#FBF5EF>
83111 <B>4</B>
83112 </TD>
83113 <TD width=15% BGCOLOR=#FBF5EF>
83114 <B>800</B>
83115 </TD>
83116 <TD width=35% BGCOLOR=#FBF5EF>
83117 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
83118 </TD>
83119 </TR>
83120 <TR valign="top">
83121 <TD width=15% BGCOLOR=#FBF5EF>
83122 <B>PULLUP</B>
83123 </TD>
83124 <TD width=15% BGCOLOR=#FBF5EF>
83125 <B>12:12</B>
83126 </TD>
83127 <TD width=10% BGCOLOR=#FBF5EF>
83128 <B>1000</B>
83129 </TD>
83130 <TD width=10% BGCOLOR=#FBF5EF>
83131 <B>0</B>
83132 </TD>
83133 <TD width=15% BGCOLOR=#FBF5EF>
83134 <B>0</B>
83135 </TD>
83136 <TD width=35% BGCOLOR=#FBF5EF>
83137 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
83138 </TD>
83139 </TR>
83140 <TR valign="top">
83141 <TD width=15% BGCOLOR=#FBF5EF>
83142 <B>DisableRcvr</B>
83143 </TD>
83144 <TD width=15% BGCOLOR=#FBF5EF>
83145 <B>13:13</B>
83146 </TD>
83147 <TD width=10% BGCOLOR=#FBF5EF>
83148 <B>2000</B>
83149 </TD>
83150 <TD width=10% BGCOLOR=#FBF5EF>
83151 <B>1</B>
83152 </TD>
83153 <TD width=15% BGCOLOR=#FBF5EF>
83154 <B>2000</B>
83155 </TD>
83156 <TD width=35% BGCOLOR=#FBF5EF>
83157 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
83158 </TD>
83159 </TR>
83160 <TR valign="top">
83161 <TD width=15% BGCOLOR=#C0C0C0>
83162 <B>MIO_PIN_16@0XF8000740</B>
83163 </TD>
83164 <TD width=15% BGCOLOR=#C0C0C0>
83165 <B>31:0</B>
83166 </TD>
83167 <TD width=10% BGCOLOR=#C0C0C0>
83168 <B>3fff</B>
83169 </TD>
83170 <TD width=10% BGCOLOR=#C0C0C0>
83171 <B></B>
83172 </TD>
83173 <TD width=15% BGCOLOR=#C0C0C0>
83174 <B>2802</B>
83175 </TD>
83176 <TD width=35% BGCOLOR=#C0C0C0>
83177 <B>MIO Pin 16 Control</B>
83178 </TD>
83179 </TR>
83180 </TABLE>
83181 <P>
83182 <H2><a name="MIO_PIN_17">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_17</a></H2>
83183 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
83184 <TR valign="top">
83185 <TD width=15% BGCOLOR=#FFFF00>
83186 <B>Register Name</B>
83187 </TD>
83188 <TD width=15% BGCOLOR=#FFFF00>
83189 <B>Address</B>
83190 </TD>
83191 <TD width=10% BGCOLOR=#FFFF00>
83192 <B>Width</B>
83193 </TD>
83194 <TD width=10% BGCOLOR=#FFFF00>
83195 <B>Type</B>
83196 </TD>
83197 <TD width=15% BGCOLOR=#FFFF00>
83198 <B>Reset Value</B>
83199 </TD>
83200 <TD width=35% BGCOLOR=#FFFF00>
83201 <B>Description</B>
83202 </TD>
83203 </TR>
83204 <TR valign="top">
83205 <TD width=15% BGCOLOR=#FBF5EF>
83206 <B>MIO_PIN_17</B>
83207 </TD>
83208 <TD width=15% BGCOLOR=#FBF5EF>
83209 <B>0XF8000744</B>
83210 </TD>
83211 <TD width=10% BGCOLOR=#FBF5EF>
83212 <B>32</B>
83213 </TD>
83214 <TD width=10% BGCOLOR=#FBF5EF>
83215 <B>rw</B>
83216 </TD>
83217 <TD width=15% BGCOLOR=#FBF5EF>
83218 <B>0x00000000</B>
83219 </TD>
83220 <TD width=35% BGCOLOR=#FBF5EF>
83221 <B>--</B>
83222 </TD>
83223 </TR>
83224 </TABLE>
83225 <P>
83226 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
83227 <TR valign="top">
83228 <TD width=15% BGCOLOR=#C0FFC0>
83229 <B>Field Name</B>
83230 </TD>
83231 <TD width=15% BGCOLOR=#C0FFC0>
83232 <B>Bits</B>
83233 </TD>
83234 <TD width=10% BGCOLOR=#C0FFC0>
83235 <B>Mask</B>
83236 </TD>
83237 <TD width=10% BGCOLOR=#C0FFC0>
83238 <B>Value</B>
83239 </TD>
83240 <TD width=15% BGCOLOR=#C0FFC0>
83241 <B>Shifted Value</B>
83242 </TD>
83243 <TD width=35% BGCOLOR=#C0FFC0>
83244 <B>Description</B>
83245 </TD>
83246 </TR>
83247 <TR valign="top">
83248 <TD width=15% BGCOLOR=#FBF5EF>
83249 <B>TRI_ENABLE</B>
83250 </TD>
83251 <TD width=15% BGCOLOR=#FBF5EF>
83252 <B>0:0</B>
83253 </TD>
83254 <TD width=10% BGCOLOR=#FBF5EF>
83255 <B>1</B>
83256 </TD>
83257 <TD width=10% BGCOLOR=#FBF5EF>
83258 <B>0</B>
83259 </TD>
83260 <TD width=15% BGCOLOR=#FBF5EF>
83261 <B>0</B>
83262 </TD>
83263 <TD width=35% BGCOLOR=#FBF5EF>
83264 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
83265 </TD>
83266 </TR>
83267 <TR valign="top">
83268 <TD width=15% BGCOLOR=#FBF5EF>
83269 <B>L0_SEL</B>
83270 </TD>
83271 <TD width=15% BGCOLOR=#FBF5EF>
83272 <B>1:1</B>
83273 </TD>
83274 <TD width=10% BGCOLOR=#FBF5EF>
83275 <B>2</B>
83276 </TD>
83277 <TD width=10% BGCOLOR=#FBF5EF>
83278 <B>1</B>
83279 </TD>
83280 <TD width=15% BGCOLOR=#FBF5EF>
83281 <B>2</B>
83282 </TD>
83283 <TD width=35% BGCOLOR=#FBF5EF>
83284 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII TxD Bit 0</B>
83285 </TD>
83286 </TR>
83287 <TR valign="top">
83288 <TD width=15% BGCOLOR=#FBF5EF>
83289 <B>L1_SEL</B>
83290 </TD>
83291 <TD width=15% BGCOLOR=#FBF5EF>
83292 <B>2:2</B>
83293 </TD>
83294 <TD width=10% BGCOLOR=#FBF5EF>
83295 <B>4</B>
83296 </TD>
83297 <TD width=10% BGCOLOR=#FBF5EF>
83298 <B>0</B>
83299 </TD>
83300 <TD width=15% BGCOLOR=#FBF5EF>
83301 <B>0</B>
83302 </TD>
83303 <TD width=35% BGCOLOR=#FBF5EF>
83304 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 5</B>
83305 </TD>
83306 </TR>
83307 <TR valign="top">
83308 <TD width=15% BGCOLOR=#FBF5EF>
83309 <B>L2_SEL</B>
83310 </TD>
83311 <TD width=15% BGCOLOR=#FBF5EF>
83312 <B>4:3</B>
83313 </TD>
83314 <TD width=10% BGCOLOR=#FBF5EF>
83315 <B>18</B>
83316 </TD>
83317 <TD width=10% BGCOLOR=#FBF5EF>
83318 <B>0</B>
83319 </TD>
83320 <TD width=15% BGCOLOR=#FBF5EF>
83321 <B>0</B>
83322 </TD>
83323 <TD width=35% BGCOLOR=#FBF5EF>
83324 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 2 10: NAND Flash IO Bit 9 11: SDIO 1 Power Control output</B>
83325 </TD>
83326 </TR>
83327 <TR valign="top">
83328 <TD width=15% BGCOLOR=#FBF5EF>
83329 <B>L3_SEL</B>
83330 </TD>
83331 <TD width=15% BGCOLOR=#FBF5EF>
83332 <B>7:5</B>
83333 </TD>
83334 <TD width=10% BGCOLOR=#FBF5EF>
83335 <B>e0</B>
83336 </TD>
83337 <TD width=10% BGCOLOR=#FBF5EF>
83338 <B>0</B>
83339 </TD>
83340 <TD width=15% BGCOLOR=#FBF5EF>
83341 <B>0</B>
83342 </TD>
83343 <TD width=35% BGCOLOR=#FBF5EF>
83344 <B>Level 3 Mux Select 000: GPIO 17 (bank 0) 001: CAN 1 Rx 010: I2C 1 Serial Data 011: reserved 100: SDIO 0 Command 101: SPI 0 MISO 110 TTC 1 Clock Input 111: UART 1 RxD</B>
83345 </TD>
83346 </TR>
83347 <TR valign="top">
83348 <TD width=15% BGCOLOR=#FBF5EF>
83349 <B>Speed</B>
83350 </TD>
83351 <TD width=15% BGCOLOR=#FBF5EF>
83352 <B>8:8</B>
83353 </TD>
83354 <TD width=10% BGCOLOR=#FBF5EF>
83355 <B>100</B>
83356 </TD>
83357 <TD width=10% BGCOLOR=#FBF5EF>
83358 <B>0</B>
83359 </TD>
83360 <TD width=15% BGCOLOR=#FBF5EF>
83361 <B>0</B>
83362 </TD>
83363 <TD width=35% BGCOLOR=#FBF5EF>
83364 <B>Operates the same as MIO_PIN_00[Speed]</B>
83365 </TD>
83366 </TR>
83367 <TR valign="top">
83368 <TD width=15% BGCOLOR=#FBF5EF>
83369 <B>IO_Type</B>
83370 </TD>
83371 <TD width=15% BGCOLOR=#FBF5EF>
83372 <B>11:9</B>
83373 </TD>
83374 <TD width=10% BGCOLOR=#FBF5EF>
83375 <B>e00</B>
83376 </TD>
83377 <TD width=10% BGCOLOR=#FBF5EF>
83378 <B>4</B>
83379 </TD>
83380 <TD width=15% BGCOLOR=#FBF5EF>
83381 <B>800</B>
83382 </TD>
83383 <TD width=35% BGCOLOR=#FBF5EF>
83384 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
83385 </TD>
83386 </TR>
83387 <TR valign="top">
83388 <TD width=15% BGCOLOR=#FBF5EF>
83389 <B>PULLUP</B>
83390 </TD>
83391 <TD width=15% BGCOLOR=#FBF5EF>
83392 <B>12:12</B>
83393 </TD>
83394 <TD width=10% BGCOLOR=#FBF5EF>
83395 <B>1000</B>
83396 </TD>
83397 <TD width=10% BGCOLOR=#FBF5EF>
83398 <B>0</B>
83399 </TD>
83400 <TD width=15% BGCOLOR=#FBF5EF>
83401 <B>0</B>
83402 </TD>
83403 <TD width=35% BGCOLOR=#FBF5EF>
83404 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
83405 </TD>
83406 </TR>
83407 <TR valign="top">
83408 <TD width=15% BGCOLOR=#FBF5EF>
83409 <B>DisableRcvr</B>
83410 </TD>
83411 <TD width=15% BGCOLOR=#FBF5EF>
83412 <B>13:13</B>
83413 </TD>
83414 <TD width=10% BGCOLOR=#FBF5EF>
83415 <B>2000</B>
83416 </TD>
83417 <TD width=10% BGCOLOR=#FBF5EF>
83418 <B>1</B>
83419 </TD>
83420 <TD width=15% BGCOLOR=#FBF5EF>
83421 <B>2000</B>
83422 </TD>
83423 <TD width=35% BGCOLOR=#FBF5EF>
83424 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
83425 </TD>
83426 </TR>
83427 <TR valign="top">
83428 <TD width=15% BGCOLOR=#C0C0C0>
83429 <B>MIO_PIN_17@0XF8000744</B>
83430 </TD>
83431 <TD width=15% BGCOLOR=#C0C0C0>
83432 <B>31:0</B>
83433 </TD>
83434 <TD width=10% BGCOLOR=#C0C0C0>
83435 <B>3fff</B>
83436 </TD>
83437 <TD width=10% BGCOLOR=#C0C0C0>
83438 <B></B>
83439 </TD>
83440 <TD width=15% BGCOLOR=#C0C0C0>
83441 <B>2802</B>
83442 </TD>
83443 <TD width=35% BGCOLOR=#C0C0C0>
83444 <B>MIO Pin 17 Control</B>
83445 </TD>
83446 </TR>
83447 </TABLE>
83448 <P>
83449 <H2><a name="MIO_PIN_18">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_18</a></H2>
83450 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
83451 <TR valign="top">
83452 <TD width=15% BGCOLOR=#FFFF00>
83453 <B>Register Name</B>
83454 </TD>
83455 <TD width=15% BGCOLOR=#FFFF00>
83456 <B>Address</B>
83457 </TD>
83458 <TD width=10% BGCOLOR=#FFFF00>
83459 <B>Width</B>
83460 </TD>
83461 <TD width=10% BGCOLOR=#FFFF00>
83462 <B>Type</B>
83463 </TD>
83464 <TD width=15% BGCOLOR=#FFFF00>
83465 <B>Reset Value</B>
83466 </TD>
83467 <TD width=35% BGCOLOR=#FFFF00>
83468 <B>Description</B>
83469 </TD>
83470 </TR>
83471 <TR valign="top">
83472 <TD width=15% BGCOLOR=#FBF5EF>
83473 <B>MIO_PIN_18</B>
83474 </TD>
83475 <TD width=15% BGCOLOR=#FBF5EF>
83476 <B>0XF8000748</B>
83477 </TD>
83478 <TD width=10% BGCOLOR=#FBF5EF>
83479 <B>32</B>
83480 </TD>
83481 <TD width=10% BGCOLOR=#FBF5EF>
83482 <B>rw</B>
83483 </TD>
83484 <TD width=15% BGCOLOR=#FBF5EF>
83485 <B>0x00000000</B>
83486 </TD>
83487 <TD width=35% BGCOLOR=#FBF5EF>
83488 <B>--</B>
83489 </TD>
83490 </TR>
83491 </TABLE>
83492 <P>
83493 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
83494 <TR valign="top">
83495 <TD width=15% BGCOLOR=#C0FFC0>
83496 <B>Field Name</B>
83497 </TD>
83498 <TD width=15% BGCOLOR=#C0FFC0>
83499 <B>Bits</B>
83500 </TD>
83501 <TD width=10% BGCOLOR=#C0FFC0>
83502 <B>Mask</B>
83503 </TD>
83504 <TD width=10% BGCOLOR=#C0FFC0>
83505 <B>Value</B>
83506 </TD>
83507 <TD width=15% BGCOLOR=#C0FFC0>
83508 <B>Shifted Value</B>
83509 </TD>
83510 <TD width=35% BGCOLOR=#C0FFC0>
83511 <B>Description</B>
83512 </TD>
83513 </TR>
83514 <TR valign="top">
83515 <TD width=15% BGCOLOR=#FBF5EF>
83516 <B>TRI_ENABLE</B>
83517 </TD>
83518 <TD width=15% BGCOLOR=#FBF5EF>
83519 <B>0:0</B>
83520 </TD>
83521 <TD width=10% BGCOLOR=#FBF5EF>
83522 <B>1</B>
83523 </TD>
83524 <TD width=10% BGCOLOR=#FBF5EF>
83525 <B>0</B>
83526 </TD>
83527 <TD width=15% BGCOLOR=#FBF5EF>
83528 <B>0</B>
83529 </TD>
83530 <TD width=35% BGCOLOR=#FBF5EF>
83531 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
83532 </TD>
83533 </TR>
83534 <TR valign="top">
83535 <TD width=15% BGCOLOR=#FBF5EF>
83536 <B>L0_SEL</B>
83537 </TD>
83538 <TD width=15% BGCOLOR=#FBF5EF>
83539 <B>1:1</B>
83540 </TD>
83541 <TD width=10% BGCOLOR=#FBF5EF>
83542 <B>2</B>
83543 </TD>
83544 <TD width=10% BGCOLOR=#FBF5EF>
83545 <B>1</B>
83546 </TD>
83547 <TD width=15% BGCOLOR=#FBF5EF>
83548 <B>2</B>
83549 </TD>
83550 <TD width=35% BGCOLOR=#FBF5EF>
83551 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII TxD Bit 1</B>
83552 </TD>
83553 </TR>
83554 <TR valign="top">
83555 <TD width=15% BGCOLOR=#FBF5EF>
83556 <B>L1_SEL</B>
83557 </TD>
83558 <TD width=15% BGCOLOR=#FBF5EF>
83559 <B>2:2</B>
83560 </TD>
83561 <TD width=10% BGCOLOR=#FBF5EF>
83562 <B>4</B>
83563 </TD>
83564 <TD width=10% BGCOLOR=#FBF5EF>
83565 <B>0</B>
83566 </TD>
83567 <TD width=15% BGCOLOR=#FBF5EF>
83568 <B>0</B>
83569 </TD>
83570 <TD width=35% BGCOLOR=#FBF5EF>
83571 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 6</B>
83572 </TD>
83573 </TR>
83574 <TR valign="top">
83575 <TD width=15% BGCOLOR=#FBF5EF>
83576 <B>L2_SEL</B>
83577 </TD>
83578 <TD width=15% BGCOLOR=#FBF5EF>
83579 <B>4:3</B>
83580 </TD>
83581 <TD width=10% BGCOLOR=#FBF5EF>
83582 <B>18</B>
83583 </TD>
83584 <TD width=10% BGCOLOR=#FBF5EF>
83585 <B>0</B>
83586 </TD>
83587 <TD width=15% BGCOLOR=#FBF5EF>
83588 <B>0</B>
83589 </TD>
83590 <TD width=35% BGCOLOR=#FBF5EF>
83591 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 3 10: NAND Flash IO Bit 10 11: SDIO 0 Power Control output</B>
83592 </TD>
83593 </TR>
83594 <TR valign="top">
83595 <TD width=15% BGCOLOR=#FBF5EF>
83596 <B>L3_SEL</B>
83597 </TD>
83598 <TD width=15% BGCOLOR=#FBF5EF>
83599 <B>7:5</B>
83600 </TD>
83601 <TD width=10% BGCOLOR=#FBF5EF>
83602 <B>e0</B>
83603 </TD>
83604 <TD width=10% BGCOLOR=#FBF5EF>
83605 <B>0</B>
83606 </TD>
83607 <TD width=15% BGCOLOR=#FBF5EF>
83608 <B>0</B>
83609 </TD>
83610 <TD width=35% BGCOLOR=#FBF5EF>
83611 <B>Level 3 Mux Select 000: GPIO 18 (bank 0) 001: CAN 0 Rx 010: I2C 0 Serial Clock 011: reserved 100: SDIO 0 IO Bit 0 101: SPI 0 Slave Select 0 110: TTC 0 Wave Out 111: UART 0 RxD</B>
83612 </TD>
83613 </TR>
83614 <TR valign="top">
83615 <TD width=15% BGCOLOR=#FBF5EF>
83616 <B>Speed</B>
83617 </TD>
83618 <TD width=15% BGCOLOR=#FBF5EF>
83619 <B>8:8</B>
83620 </TD>
83621 <TD width=10% BGCOLOR=#FBF5EF>
83622 <B>100</B>
83623 </TD>
83624 <TD width=10% BGCOLOR=#FBF5EF>
83625 <B>0</B>
83626 </TD>
83627 <TD width=15% BGCOLOR=#FBF5EF>
83628 <B>0</B>
83629 </TD>
83630 <TD width=35% BGCOLOR=#FBF5EF>
83631 <B>Operates the same as MIO_PIN_00[Speed]</B>
83632 </TD>
83633 </TR>
83634 <TR valign="top">
83635 <TD width=15% BGCOLOR=#FBF5EF>
83636 <B>IO_Type</B>
83637 </TD>
83638 <TD width=15% BGCOLOR=#FBF5EF>
83639 <B>11:9</B>
83640 </TD>
83641 <TD width=10% BGCOLOR=#FBF5EF>
83642 <B>e00</B>
83643 </TD>
83644 <TD width=10% BGCOLOR=#FBF5EF>
83645 <B>4</B>
83646 </TD>
83647 <TD width=15% BGCOLOR=#FBF5EF>
83648 <B>800</B>
83649 </TD>
83650 <TD width=35% BGCOLOR=#FBF5EF>
83651 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
83652 </TD>
83653 </TR>
83654 <TR valign="top">
83655 <TD width=15% BGCOLOR=#FBF5EF>
83656 <B>PULLUP</B>
83657 </TD>
83658 <TD width=15% BGCOLOR=#FBF5EF>
83659 <B>12:12</B>
83660 </TD>
83661 <TD width=10% BGCOLOR=#FBF5EF>
83662 <B>1000</B>
83663 </TD>
83664 <TD width=10% BGCOLOR=#FBF5EF>
83665 <B>0</B>
83666 </TD>
83667 <TD width=15% BGCOLOR=#FBF5EF>
83668 <B>0</B>
83669 </TD>
83670 <TD width=35% BGCOLOR=#FBF5EF>
83671 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
83672 </TD>
83673 </TR>
83674 <TR valign="top">
83675 <TD width=15% BGCOLOR=#FBF5EF>
83676 <B>DisableRcvr</B>
83677 </TD>
83678 <TD width=15% BGCOLOR=#FBF5EF>
83679 <B>13:13</B>
83680 </TD>
83681 <TD width=10% BGCOLOR=#FBF5EF>
83682 <B>2000</B>
83683 </TD>
83684 <TD width=10% BGCOLOR=#FBF5EF>
83685 <B>1</B>
83686 </TD>
83687 <TD width=15% BGCOLOR=#FBF5EF>
83688 <B>2000</B>
83689 </TD>
83690 <TD width=35% BGCOLOR=#FBF5EF>
83691 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
83692 </TD>
83693 </TR>
83694 <TR valign="top">
83695 <TD width=15% BGCOLOR=#C0C0C0>
83696 <B>MIO_PIN_18@0XF8000748</B>
83697 </TD>
83698 <TD width=15% BGCOLOR=#C0C0C0>
83699 <B>31:0</B>
83700 </TD>
83701 <TD width=10% BGCOLOR=#C0C0C0>
83702 <B>3fff</B>
83703 </TD>
83704 <TD width=10% BGCOLOR=#C0C0C0>
83705 <B></B>
83706 </TD>
83707 <TD width=15% BGCOLOR=#C0C0C0>
83708 <B>2802</B>
83709 </TD>
83710 <TD width=35% BGCOLOR=#C0C0C0>
83711 <B>MIO Pin 18 Control</B>
83712 </TD>
83713 </TR>
83714 </TABLE>
83715 <P>
83716 <H2><a name="MIO_PIN_19">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_19</a></H2>
83717 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
83718 <TR valign="top">
83719 <TD width=15% BGCOLOR=#FFFF00>
83720 <B>Register Name</B>
83721 </TD>
83722 <TD width=15% BGCOLOR=#FFFF00>
83723 <B>Address</B>
83724 </TD>
83725 <TD width=10% BGCOLOR=#FFFF00>
83726 <B>Width</B>
83727 </TD>
83728 <TD width=10% BGCOLOR=#FFFF00>
83729 <B>Type</B>
83730 </TD>
83731 <TD width=15% BGCOLOR=#FFFF00>
83732 <B>Reset Value</B>
83733 </TD>
83734 <TD width=35% BGCOLOR=#FFFF00>
83735 <B>Description</B>
83736 </TD>
83737 </TR>
83738 <TR valign="top">
83739 <TD width=15% BGCOLOR=#FBF5EF>
83740 <B>MIO_PIN_19</B>
83741 </TD>
83742 <TD width=15% BGCOLOR=#FBF5EF>
83743 <B>0XF800074C</B>
83744 </TD>
83745 <TD width=10% BGCOLOR=#FBF5EF>
83746 <B>32</B>
83747 </TD>
83748 <TD width=10% BGCOLOR=#FBF5EF>
83749 <B>rw</B>
83750 </TD>
83751 <TD width=15% BGCOLOR=#FBF5EF>
83752 <B>0x00000000</B>
83753 </TD>
83754 <TD width=35% BGCOLOR=#FBF5EF>
83755 <B>--</B>
83756 </TD>
83757 </TR>
83758 </TABLE>
83759 <P>
83760 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
83761 <TR valign="top">
83762 <TD width=15% BGCOLOR=#C0FFC0>
83763 <B>Field Name</B>
83764 </TD>
83765 <TD width=15% BGCOLOR=#C0FFC0>
83766 <B>Bits</B>
83767 </TD>
83768 <TD width=10% BGCOLOR=#C0FFC0>
83769 <B>Mask</B>
83770 </TD>
83771 <TD width=10% BGCOLOR=#C0FFC0>
83772 <B>Value</B>
83773 </TD>
83774 <TD width=15% BGCOLOR=#C0FFC0>
83775 <B>Shifted Value</B>
83776 </TD>
83777 <TD width=35% BGCOLOR=#C0FFC0>
83778 <B>Description</B>
83779 </TD>
83780 </TR>
83781 <TR valign="top">
83782 <TD width=15% BGCOLOR=#FBF5EF>
83783 <B>TRI_ENABLE</B>
83784 </TD>
83785 <TD width=15% BGCOLOR=#FBF5EF>
83786 <B>0:0</B>
83787 </TD>
83788 <TD width=10% BGCOLOR=#FBF5EF>
83789 <B>1</B>
83790 </TD>
83791 <TD width=10% BGCOLOR=#FBF5EF>
83792 <B>0</B>
83793 </TD>
83794 <TD width=15% BGCOLOR=#FBF5EF>
83795 <B>0</B>
83796 </TD>
83797 <TD width=35% BGCOLOR=#FBF5EF>
83798 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
83799 </TD>
83800 </TR>
83801 <TR valign="top">
83802 <TD width=15% BGCOLOR=#FBF5EF>
83803 <B>L0_SEL</B>
83804 </TD>
83805 <TD width=15% BGCOLOR=#FBF5EF>
83806 <B>1:1</B>
83807 </TD>
83808 <TD width=10% BGCOLOR=#FBF5EF>
83809 <B>2</B>
83810 </TD>
83811 <TD width=10% BGCOLOR=#FBF5EF>
83812 <B>1</B>
83813 </TD>
83814 <TD width=15% BGCOLOR=#FBF5EF>
83815 <B>2</B>
83816 </TD>
83817 <TD width=35% BGCOLOR=#FBF5EF>
83818 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII TxD Bit 2</B>
83819 </TD>
83820 </TR>
83821 <TR valign="top">
83822 <TD width=15% BGCOLOR=#FBF5EF>
83823 <B>L1_SEL</B>
83824 </TD>
83825 <TD width=15% BGCOLOR=#FBF5EF>
83826 <B>2:2</B>
83827 </TD>
83828 <TD width=10% BGCOLOR=#FBF5EF>
83829 <B>4</B>
83830 </TD>
83831 <TD width=10% BGCOLOR=#FBF5EF>
83832 <B>0</B>
83833 </TD>
83834 <TD width=15% BGCOLOR=#FBF5EF>
83835 <B>0</B>
83836 </TD>
83837 <TD width=35% BGCOLOR=#FBF5EF>
83838 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 7</B>
83839 </TD>
83840 </TR>
83841 <TR valign="top">
83842 <TD width=15% BGCOLOR=#FBF5EF>
83843 <B>L2_SEL</B>
83844 </TD>
83845 <TD width=15% BGCOLOR=#FBF5EF>
83846 <B>4:3</B>
83847 </TD>
83848 <TD width=10% BGCOLOR=#FBF5EF>
83849 <B>18</B>
83850 </TD>
83851 <TD width=10% BGCOLOR=#FBF5EF>
83852 <B>0</B>
83853 </TD>
83854 <TD width=15% BGCOLOR=#FBF5EF>
83855 <B>0</B>
83856 </TD>
83857 <TD width=35% BGCOLOR=#FBF5EF>
83858 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 4 10: NAND Flash IO Bit 11 111: SDIO 1 Power Control Output</B>
83859 </TD>
83860 </TR>
83861 <TR valign="top">
83862 <TD width=15% BGCOLOR=#FBF5EF>
83863 <B>L3_SEL</B>
83864 </TD>
83865 <TD width=15% BGCOLOR=#FBF5EF>
83866 <B>7:5</B>
83867 </TD>
83868 <TD width=10% BGCOLOR=#FBF5EF>
83869 <B>e0</B>
83870 </TD>
83871 <TD width=10% BGCOLOR=#FBF5EF>
83872 <B>0</B>
83873 </TD>
83874 <TD width=15% BGCOLOR=#FBF5EF>
83875 <B>0</B>
83876 </TD>
83877 <TD width=35% BGCOLOR=#FBF5EF>
83878 <B>Level 3 Mux Select 000: GPIO 19 (bank 0) 001: CAN 0 Tx 010: I2C 0 Serial Data 011: reserved 100: SDIO 0 IO Bit 1 101: SPI 0 Slave Select 1 Output 110: TTC 0 Clock Input 111: UART 0 TxD</B>
83879 </TD>
83880 </TR>
83881 <TR valign="top">
83882 <TD width=15% BGCOLOR=#FBF5EF>
83883 <B>Speed</B>
83884 </TD>
83885 <TD width=15% BGCOLOR=#FBF5EF>
83886 <B>8:8</B>
83887 </TD>
83888 <TD width=10% BGCOLOR=#FBF5EF>
83889 <B>100</B>
83890 </TD>
83891 <TD width=10% BGCOLOR=#FBF5EF>
83892 <B>0</B>
83893 </TD>
83894 <TD width=15% BGCOLOR=#FBF5EF>
83895 <B>0</B>
83896 </TD>
83897 <TD width=35% BGCOLOR=#FBF5EF>
83898 <B>Operates the same as MIO_PIN_00[Speed]</B>
83899 </TD>
83900 </TR>
83901 <TR valign="top">
83902 <TD width=15% BGCOLOR=#FBF5EF>
83903 <B>IO_Type</B>
83904 </TD>
83905 <TD width=15% BGCOLOR=#FBF5EF>
83906 <B>11:9</B>
83907 </TD>
83908 <TD width=10% BGCOLOR=#FBF5EF>
83909 <B>e00</B>
83910 </TD>
83911 <TD width=10% BGCOLOR=#FBF5EF>
83912 <B>4</B>
83913 </TD>
83914 <TD width=15% BGCOLOR=#FBF5EF>
83915 <B>800</B>
83916 </TD>
83917 <TD width=35% BGCOLOR=#FBF5EF>
83918 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
83919 </TD>
83920 </TR>
83921 <TR valign="top">
83922 <TD width=15% BGCOLOR=#FBF5EF>
83923 <B>PULLUP</B>
83924 </TD>
83925 <TD width=15% BGCOLOR=#FBF5EF>
83926 <B>12:12</B>
83927 </TD>
83928 <TD width=10% BGCOLOR=#FBF5EF>
83929 <B>1000</B>
83930 </TD>
83931 <TD width=10% BGCOLOR=#FBF5EF>
83932 <B>0</B>
83933 </TD>
83934 <TD width=15% BGCOLOR=#FBF5EF>
83935 <B>0</B>
83936 </TD>
83937 <TD width=35% BGCOLOR=#FBF5EF>
83938 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
83939 </TD>
83940 </TR>
83941 <TR valign="top">
83942 <TD width=15% BGCOLOR=#FBF5EF>
83943 <B>DisableRcvr</B>
83944 </TD>
83945 <TD width=15% BGCOLOR=#FBF5EF>
83946 <B>13:13</B>
83947 </TD>
83948 <TD width=10% BGCOLOR=#FBF5EF>
83949 <B>2000</B>
83950 </TD>
83951 <TD width=10% BGCOLOR=#FBF5EF>
83952 <B>1</B>
83953 </TD>
83954 <TD width=15% BGCOLOR=#FBF5EF>
83955 <B>2000</B>
83956 </TD>
83957 <TD width=35% BGCOLOR=#FBF5EF>
83958 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
83959 </TD>
83960 </TR>
83961 <TR valign="top">
83962 <TD width=15% BGCOLOR=#C0C0C0>
83963 <B>MIO_PIN_19@0XF800074C</B>
83964 </TD>
83965 <TD width=15% BGCOLOR=#C0C0C0>
83966 <B>31:0</B>
83967 </TD>
83968 <TD width=10% BGCOLOR=#C0C0C0>
83969 <B>3fff</B>
83970 </TD>
83971 <TD width=10% BGCOLOR=#C0C0C0>
83972 <B></B>
83973 </TD>
83974 <TD width=15% BGCOLOR=#C0C0C0>
83975 <B>2802</B>
83976 </TD>
83977 <TD width=35% BGCOLOR=#C0C0C0>
83978 <B>MIO Pin 19 Control</B>
83979 </TD>
83980 </TR>
83981 </TABLE>
83982 <P>
83983 <H2><a name="MIO_PIN_20">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_20</a></H2>
83984 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
83985 <TR valign="top">
83986 <TD width=15% BGCOLOR=#FFFF00>
83987 <B>Register Name</B>
83988 </TD>
83989 <TD width=15% BGCOLOR=#FFFF00>
83990 <B>Address</B>
83991 </TD>
83992 <TD width=10% BGCOLOR=#FFFF00>
83993 <B>Width</B>
83994 </TD>
83995 <TD width=10% BGCOLOR=#FFFF00>
83996 <B>Type</B>
83997 </TD>
83998 <TD width=15% BGCOLOR=#FFFF00>
83999 <B>Reset Value</B>
84000 </TD>
84001 <TD width=35% BGCOLOR=#FFFF00>
84002 <B>Description</B>
84003 </TD>
84004 </TR>
84005 <TR valign="top">
84006 <TD width=15% BGCOLOR=#FBF5EF>
84007 <B>MIO_PIN_20</B>
84008 </TD>
84009 <TD width=15% BGCOLOR=#FBF5EF>
84010 <B>0XF8000750</B>
84011 </TD>
84012 <TD width=10% BGCOLOR=#FBF5EF>
84013 <B>32</B>
84014 </TD>
84015 <TD width=10% BGCOLOR=#FBF5EF>
84016 <B>rw</B>
84017 </TD>
84018 <TD width=15% BGCOLOR=#FBF5EF>
84019 <B>0x00000000</B>
84020 </TD>
84021 <TD width=35% BGCOLOR=#FBF5EF>
84022 <B>--</B>
84023 </TD>
84024 </TR>
84025 </TABLE>
84026 <P>
84027 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
84028 <TR valign="top">
84029 <TD width=15% BGCOLOR=#C0FFC0>
84030 <B>Field Name</B>
84031 </TD>
84032 <TD width=15% BGCOLOR=#C0FFC0>
84033 <B>Bits</B>
84034 </TD>
84035 <TD width=10% BGCOLOR=#C0FFC0>
84036 <B>Mask</B>
84037 </TD>
84038 <TD width=10% BGCOLOR=#C0FFC0>
84039 <B>Value</B>
84040 </TD>
84041 <TD width=15% BGCOLOR=#C0FFC0>
84042 <B>Shifted Value</B>
84043 </TD>
84044 <TD width=35% BGCOLOR=#C0FFC0>
84045 <B>Description</B>
84046 </TD>
84047 </TR>
84048 <TR valign="top">
84049 <TD width=15% BGCOLOR=#FBF5EF>
84050 <B>TRI_ENABLE</B>
84051 </TD>
84052 <TD width=15% BGCOLOR=#FBF5EF>
84053 <B>0:0</B>
84054 </TD>
84055 <TD width=10% BGCOLOR=#FBF5EF>
84056 <B>1</B>
84057 </TD>
84058 <TD width=10% BGCOLOR=#FBF5EF>
84059 <B>0</B>
84060 </TD>
84061 <TD width=15% BGCOLOR=#FBF5EF>
84062 <B>0</B>
84063 </TD>
84064 <TD width=35% BGCOLOR=#FBF5EF>
84065 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
84066 </TD>
84067 </TR>
84068 <TR valign="top">
84069 <TD width=15% BGCOLOR=#FBF5EF>
84070 <B>L0_SEL</B>
84071 </TD>
84072 <TD width=15% BGCOLOR=#FBF5EF>
84073 <B>1:1</B>
84074 </TD>
84075 <TD width=10% BGCOLOR=#FBF5EF>
84076 <B>2</B>
84077 </TD>
84078 <TD width=10% BGCOLOR=#FBF5EF>
84079 <B>1</B>
84080 </TD>
84081 <TD width=15% BGCOLOR=#FBF5EF>
84082 <B>2</B>
84083 </TD>
84084 <TD width=35% BGCOLOR=#FBF5EF>
84085 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII TxD Bit 3</B>
84086 </TD>
84087 </TR>
84088 <TR valign="top">
84089 <TD width=15% BGCOLOR=#FBF5EF>
84090 <B>L1_SEL</B>
84091 </TD>
84092 <TD width=15% BGCOLOR=#FBF5EF>
84093 <B>2:2</B>
84094 </TD>
84095 <TD width=10% BGCOLOR=#FBF5EF>
84096 <B>4</B>
84097 </TD>
84098 <TD width=10% BGCOLOR=#FBF5EF>
84099 <B>0</B>
84100 </TD>
84101 <TD width=15% BGCOLOR=#FBF5EF>
84102 <B>0</B>
84103 </TD>
84104 <TD width=35% BGCOLOR=#FBF5EF>
84105 <B>Level 1 Mux Select 0: Level 2 Mux 1: reserved</B>
84106 </TD>
84107 </TR>
84108 <TR valign="top">
84109 <TD width=15% BGCOLOR=#FBF5EF>
84110 <B>L2_SEL</B>
84111 </TD>
84112 <TD width=15% BGCOLOR=#FBF5EF>
84113 <B>4:3</B>
84114 </TD>
84115 <TD width=10% BGCOLOR=#FBF5EF>
84116 <B>18</B>
84117 </TD>
84118 <TD width=10% BGCOLOR=#FBF5EF>
84119 <B>0</B>
84120 </TD>
84121 <TD width=15% BGCOLOR=#FBF5EF>
84122 <B>0</B>
84123 </TD>
84124 <TD width=35% BGCOLOR=#FBF5EF>
84125 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 5 10: NAND Flash IO Bit 12 11: SDIO 0 Power Control output</B>
84126 </TD>
84127 </TR>
84128 <TR valign="top">
84129 <TD width=15% BGCOLOR=#FBF5EF>
84130 <B>L3_SEL</B>
84131 </TD>
84132 <TD width=15% BGCOLOR=#FBF5EF>
84133 <B>7:5</B>
84134 </TD>
84135 <TD width=10% BGCOLOR=#FBF5EF>
84136 <B>e0</B>
84137 </TD>
84138 <TD width=10% BGCOLOR=#FBF5EF>
84139 <B>0</B>
84140 </TD>
84141 <TD width=15% BGCOLOR=#FBF5EF>
84142 <B>0</B>
84143 </TD>
84144 <TD width=35% BGCOLOR=#FBF5EF>
84145 <B>Level 3 Mux Select 000: GPIO 20 (bank 0) 001: CAN 1 Tx 010: I2C 1 Serial Clock 011: reserved 100: SDIO 0 IO Bit 2 101: SPI 0 Slave Select 2 110: reserved 111: UART 1 TxD</B>
84146 </TD>
84147 </TR>
84148 <TR valign="top">
84149 <TD width=15% BGCOLOR=#FBF5EF>
84150 <B>Speed</B>
84151 </TD>
84152 <TD width=15% BGCOLOR=#FBF5EF>
84153 <B>8:8</B>
84154 </TD>
84155 <TD width=10% BGCOLOR=#FBF5EF>
84156 <B>100</B>
84157 </TD>
84158 <TD width=10% BGCOLOR=#FBF5EF>
84159 <B>0</B>
84160 </TD>
84161 <TD width=15% BGCOLOR=#FBF5EF>
84162 <B>0</B>
84163 </TD>
84164 <TD width=35% BGCOLOR=#FBF5EF>
84165 <B>Operates the same as MIO_PIN_00[Speed]</B>
84166 </TD>
84167 </TR>
84168 <TR valign="top">
84169 <TD width=15% BGCOLOR=#FBF5EF>
84170 <B>IO_Type</B>
84171 </TD>
84172 <TD width=15% BGCOLOR=#FBF5EF>
84173 <B>11:9</B>
84174 </TD>
84175 <TD width=10% BGCOLOR=#FBF5EF>
84176 <B>e00</B>
84177 </TD>
84178 <TD width=10% BGCOLOR=#FBF5EF>
84179 <B>4</B>
84180 </TD>
84181 <TD width=15% BGCOLOR=#FBF5EF>
84182 <B>800</B>
84183 </TD>
84184 <TD width=35% BGCOLOR=#FBF5EF>
84185 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
84186 </TD>
84187 </TR>
84188 <TR valign="top">
84189 <TD width=15% BGCOLOR=#FBF5EF>
84190 <B>PULLUP</B>
84191 </TD>
84192 <TD width=15% BGCOLOR=#FBF5EF>
84193 <B>12:12</B>
84194 </TD>
84195 <TD width=10% BGCOLOR=#FBF5EF>
84196 <B>1000</B>
84197 </TD>
84198 <TD width=10% BGCOLOR=#FBF5EF>
84199 <B>0</B>
84200 </TD>
84201 <TD width=15% BGCOLOR=#FBF5EF>
84202 <B>0</B>
84203 </TD>
84204 <TD width=35% BGCOLOR=#FBF5EF>
84205 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
84206 </TD>
84207 </TR>
84208 <TR valign="top">
84209 <TD width=15% BGCOLOR=#FBF5EF>
84210 <B>DisableRcvr</B>
84211 </TD>
84212 <TD width=15% BGCOLOR=#FBF5EF>
84213 <B>13:13</B>
84214 </TD>
84215 <TD width=10% BGCOLOR=#FBF5EF>
84216 <B>2000</B>
84217 </TD>
84218 <TD width=10% BGCOLOR=#FBF5EF>
84219 <B>1</B>
84220 </TD>
84221 <TD width=15% BGCOLOR=#FBF5EF>
84222 <B>2000</B>
84223 </TD>
84224 <TD width=35% BGCOLOR=#FBF5EF>
84225 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
84226 </TD>
84227 </TR>
84228 <TR valign="top">
84229 <TD width=15% BGCOLOR=#C0C0C0>
84230 <B>MIO_PIN_20@0XF8000750</B>
84231 </TD>
84232 <TD width=15% BGCOLOR=#C0C0C0>
84233 <B>31:0</B>
84234 </TD>
84235 <TD width=10% BGCOLOR=#C0C0C0>
84236 <B>3fff</B>
84237 </TD>
84238 <TD width=10% BGCOLOR=#C0C0C0>
84239 <B></B>
84240 </TD>
84241 <TD width=15% BGCOLOR=#C0C0C0>
84242 <B>2802</B>
84243 </TD>
84244 <TD width=35% BGCOLOR=#C0C0C0>
84245 <B>MIO Pin 20 Control</B>
84246 </TD>
84247 </TR>
84248 </TABLE>
84249 <P>
84250 <H2><a name="MIO_PIN_21">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_21</a></H2>
84251 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
84252 <TR valign="top">
84253 <TD width=15% BGCOLOR=#FFFF00>
84254 <B>Register Name</B>
84255 </TD>
84256 <TD width=15% BGCOLOR=#FFFF00>
84257 <B>Address</B>
84258 </TD>
84259 <TD width=10% BGCOLOR=#FFFF00>
84260 <B>Width</B>
84261 </TD>
84262 <TD width=10% BGCOLOR=#FFFF00>
84263 <B>Type</B>
84264 </TD>
84265 <TD width=15% BGCOLOR=#FFFF00>
84266 <B>Reset Value</B>
84267 </TD>
84268 <TD width=35% BGCOLOR=#FFFF00>
84269 <B>Description</B>
84270 </TD>
84271 </TR>
84272 <TR valign="top">
84273 <TD width=15% BGCOLOR=#FBF5EF>
84274 <B>MIO_PIN_21</B>
84275 </TD>
84276 <TD width=15% BGCOLOR=#FBF5EF>
84277 <B>0XF8000754</B>
84278 </TD>
84279 <TD width=10% BGCOLOR=#FBF5EF>
84280 <B>32</B>
84281 </TD>
84282 <TD width=10% BGCOLOR=#FBF5EF>
84283 <B>rw</B>
84284 </TD>
84285 <TD width=15% BGCOLOR=#FBF5EF>
84286 <B>0x00000000</B>
84287 </TD>
84288 <TD width=35% BGCOLOR=#FBF5EF>
84289 <B>--</B>
84290 </TD>
84291 </TR>
84292 </TABLE>
84293 <P>
84294 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
84295 <TR valign="top">
84296 <TD width=15% BGCOLOR=#C0FFC0>
84297 <B>Field Name</B>
84298 </TD>
84299 <TD width=15% BGCOLOR=#C0FFC0>
84300 <B>Bits</B>
84301 </TD>
84302 <TD width=10% BGCOLOR=#C0FFC0>
84303 <B>Mask</B>
84304 </TD>
84305 <TD width=10% BGCOLOR=#C0FFC0>
84306 <B>Value</B>
84307 </TD>
84308 <TD width=15% BGCOLOR=#C0FFC0>
84309 <B>Shifted Value</B>
84310 </TD>
84311 <TD width=35% BGCOLOR=#C0FFC0>
84312 <B>Description</B>
84313 </TD>
84314 </TR>
84315 <TR valign="top">
84316 <TD width=15% BGCOLOR=#FBF5EF>
84317 <B>TRI_ENABLE</B>
84318 </TD>
84319 <TD width=15% BGCOLOR=#FBF5EF>
84320 <B>0:0</B>
84321 </TD>
84322 <TD width=10% BGCOLOR=#FBF5EF>
84323 <B>1</B>
84324 </TD>
84325 <TD width=10% BGCOLOR=#FBF5EF>
84326 <B>0</B>
84327 </TD>
84328 <TD width=15% BGCOLOR=#FBF5EF>
84329 <B>0</B>
84330 </TD>
84331 <TD width=35% BGCOLOR=#FBF5EF>
84332 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
84333 </TD>
84334 </TR>
84335 <TR valign="top">
84336 <TD width=15% BGCOLOR=#FBF5EF>
84337 <B>L0_SEL</B>
84338 </TD>
84339 <TD width=15% BGCOLOR=#FBF5EF>
84340 <B>1:1</B>
84341 </TD>
84342 <TD width=10% BGCOLOR=#FBF5EF>
84343 <B>2</B>
84344 </TD>
84345 <TD width=10% BGCOLOR=#FBF5EF>
84346 <B>1</B>
84347 </TD>
84348 <TD width=15% BGCOLOR=#FBF5EF>
84349 <B>2</B>
84350 </TD>
84351 <TD width=35% BGCOLOR=#FBF5EF>
84352 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII Tx Control</B>
84353 </TD>
84354 </TR>
84355 <TR valign="top">
84356 <TD width=15% BGCOLOR=#FBF5EF>
84357 <B>L1_SEL</B>
84358 </TD>
84359 <TD width=15% BGCOLOR=#FBF5EF>
84360 <B>2:2</B>
84361 </TD>
84362 <TD width=10% BGCOLOR=#FBF5EF>
84363 <B>4</B>
84364 </TD>
84365 <TD width=10% BGCOLOR=#FBF5EF>
84366 <B>0</B>
84367 </TD>
84368 <TD width=15% BGCOLOR=#FBF5EF>
84369 <B>0</B>
84370 </TD>
84371 <TD width=35% BGCOLOR=#FBF5EF>
84372 <B>Level 1 Mux Select 0: Level 2 Mux 1: reserved</B>
84373 </TD>
84374 </TR>
84375 <TR valign="top">
84376 <TD width=15% BGCOLOR=#FBF5EF>
84377 <B>L2_SEL</B>
84378 </TD>
84379 <TD width=15% BGCOLOR=#FBF5EF>
84380 <B>4:3</B>
84381 </TD>
84382 <TD width=10% BGCOLOR=#FBF5EF>
84383 <B>18</B>
84384 </TD>
84385 <TD width=10% BGCOLOR=#FBF5EF>
84386 <B>0</B>
84387 </TD>
84388 <TD width=15% BGCOLOR=#FBF5EF>
84389 <B>0</B>
84390 </TD>
84391 <TD width=35% BGCOLOR=#FBF5EF>
84392 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 6 10: NAND Flash IO Bit 13 11: SDIO 1 Power Control output</B>
84393 </TD>
84394 </TR>
84395 <TR valign="top">
84396 <TD width=15% BGCOLOR=#FBF5EF>
84397 <B>L3_SEL</B>
84398 </TD>
84399 <TD width=15% BGCOLOR=#FBF5EF>
84400 <B>7:5</B>
84401 </TD>
84402 <TD width=10% BGCOLOR=#FBF5EF>
84403 <B>e0</B>
84404 </TD>
84405 <TD width=10% BGCOLOR=#FBF5EF>
84406 <B>0</B>
84407 </TD>
84408 <TD width=15% BGCOLOR=#FBF5EF>
84409 <B>0</B>
84410 </TD>
84411 <TD width=35% BGCOLOR=#FBF5EF>
84412 <B>Level 3 Mux Select 000: GPIO 21 (bank 0) 001: CAN 1 Rx 010: I2C 1 Serial Data 011: reserved 100: SDIO 0 IO Bit 3 101: SPI 0 MOSI 110: reserved 111: UART 1 RxD</B>
84413 </TD>
84414 </TR>
84415 <TR valign="top">
84416 <TD width=15% BGCOLOR=#FBF5EF>
84417 <B>Speed</B>
84418 </TD>
84419 <TD width=15% BGCOLOR=#FBF5EF>
84420 <B>8:8</B>
84421 </TD>
84422 <TD width=10% BGCOLOR=#FBF5EF>
84423 <B>100</B>
84424 </TD>
84425 <TD width=10% BGCOLOR=#FBF5EF>
84426 <B>0</B>
84427 </TD>
84428 <TD width=15% BGCOLOR=#FBF5EF>
84429 <B>0</B>
84430 </TD>
84431 <TD width=35% BGCOLOR=#FBF5EF>
84432 <B>Operates the same as MIO_PIN_00[Speed]</B>
84433 </TD>
84434 </TR>
84435 <TR valign="top">
84436 <TD width=15% BGCOLOR=#FBF5EF>
84437 <B>IO_Type</B>
84438 </TD>
84439 <TD width=15% BGCOLOR=#FBF5EF>
84440 <B>11:9</B>
84441 </TD>
84442 <TD width=10% BGCOLOR=#FBF5EF>
84443 <B>e00</B>
84444 </TD>
84445 <TD width=10% BGCOLOR=#FBF5EF>
84446 <B>4</B>
84447 </TD>
84448 <TD width=15% BGCOLOR=#FBF5EF>
84449 <B>800</B>
84450 </TD>
84451 <TD width=35% BGCOLOR=#FBF5EF>
84452 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
84453 </TD>
84454 </TR>
84455 <TR valign="top">
84456 <TD width=15% BGCOLOR=#FBF5EF>
84457 <B>PULLUP</B>
84458 </TD>
84459 <TD width=15% BGCOLOR=#FBF5EF>
84460 <B>12:12</B>
84461 </TD>
84462 <TD width=10% BGCOLOR=#FBF5EF>
84463 <B>1000</B>
84464 </TD>
84465 <TD width=10% BGCOLOR=#FBF5EF>
84466 <B>0</B>
84467 </TD>
84468 <TD width=15% BGCOLOR=#FBF5EF>
84469 <B>0</B>
84470 </TD>
84471 <TD width=35% BGCOLOR=#FBF5EF>
84472 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
84473 </TD>
84474 </TR>
84475 <TR valign="top">
84476 <TD width=15% BGCOLOR=#FBF5EF>
84477 <B>DisableRcvr</B>
84478 </TD>
84479 <TD width=15% BGCOLOR=#FBF5EF>
84480 <B>13:13</B>
84481 </TD>
84482 <TD width=10% BGCOLOR=#FBF5EF>
84483 <B>2000</B>
84484 </TD>
84485 <TD width=10% BGCOLOR=#FBF5EF>
84486 <B>1</B>
84487 </TD>
84488 <TD width=15% BGCOLOR=#FBF5EF>
84489 <B>2000</B>
84490 </TD>
84491 <TD width=35% BGCOLOR=#FBF5EF>
84492 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
84493 </TD>
84494 </TR>
84495 <TR valign="top">
84496 <TD width=15% BGCOLOR=#C0C0C0>
84497 <B>MIO_PIN_21@0XF8000754</B>
84498 </TD>
84499 <TD width=15% BGCOLOR=#C0C0C0>
84500 <B>31:0</B>
84501 </TD>
84502 <TD width=10% BGCOLOR=#C0C0C0>
84503 <B>3fff</B>
84504 </TD>
84505 <TD width=10% BGCOLOR=#C0C0C0>
84506 <B></B>
84507 </TD>
84508 <TD width=15% BGCOLOR=#C0C0C0>
84509 <B>2802</B>
84510 </TD>
84511 <TD width=35% BGCOLOR=#C0C0C0>
84512 <B>MIO Pin 21 Control</B>
84513 </TD>
84514 </TR>
84515 </TABLE>
84516 <P>
84517 <H2><a name="MIO_PIN_22">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_22</a></H2>
84518 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
84519 <TR valign="top">
84520 <TD width=15% BGCOLOR=#FFFF00>
84521 <B>Register Name</B>
84522 </TD>
84523 <TD width=15% BGCOLOR=#FFFF00>
84524 <B>Address</B>
84525 </TD>
84526 <TD width=10% BGCOLOR=#FFFF00>
84527 <B>Width</B>
84528 </TD>
84529 <TD width=10% BGCOLOR=#FFFF00>
84530 <B>Type</B>
84531 </TD>
84532 <TD width=15% BGCOLOR=#FFFF00>
84533 <B>Reset Value</B>
84534 </TD>
84535 <TD width=35% BGCOLOR=#FFFF00>
84536 <B>Description</B>
84537 </TD>
84538 </TR>
84539 <TR valign="top">
84540 <TD width=15% BGCOLOR=#FBF5EF>
84541 <B>MIO_PIN_22</B>
84542 </TD>
84543 <TD width=15% BGCOLOR=#FBF5EF>
84544 <B>0XF8000758</B>
84545 </TD>
84546 <TD width=10% BGCOLOR=#FBF5EF>
84547 <B>32</B>
84548 </TD>
84549 <TD width=10% BGCOLOR=#FBF5EF>
84550 <B>rw</B>
84551 </TD>
84552 <TD width=15% BGCOLOR=#FBF5EF>
84553 <B>0x00000000</B>
84554 </TD>
84555 <TD width=35% BGCOLOR=#FBF5EF>
84556 <B>--</B>
84557 </TD>
84558 </TR>
84559 </TABLE>
84560 <P>
84561 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
84562 <TR valign="top">
84563 <TD width=15% BGCOLOR=#C0FFC0>
84564 <B>Field Name</B>
84565 </TD>
84566 <TD width=15% BGCOLOR=#C0FFC0>
84567 <B>Bits</B>
84568 </TD>
84569 <TD width=10% BGCOLOR=#C0FFC0>
84570 <B>Mask</B>
84571 </TD>
84572 <TD width=10% BGCOLOR=#C0FFC0>
84573 <B>Value</B>
84574 </TD>
84575 <TD width=15% BGCOLOR=#C0FFC0>
84576 <B>Shifted Value</B>
84577 </TD>
84578 <TD width=35% BGCOLOR=#C0FFC0>
84579 <B>Description</B>
84580 </TD>
84581 </TR>
84582 <TR valign="top">
84583 <TD width=15% BGCOLOR=#FBF5EF>
84584 <B>TRI_ENABLE</B>
84585 </TD>
84586 <TD width=15% BGCOLOR=#FBF5EF>
84587 <B>0:0</B>
84588 </TD>
84589 <TD width=10% BGCOLOR=#FBF5EF>
84590 <B>1</B>
84591 </TD>
84592 <TD width=10% BGCOLOR=#FBF5EF>
84593 <B>1</B>
84594 </TD>
84595 <TD width=15% BGCOLOR=#FBF5EF>
84596 <B>1</B>
84597 </TD>
84598 <TD width=35% BGCOLOR=#FBF5EF>
84599 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
84600 </TD>
84601 </TR>
84602 <TR valign="top">
84603 <TD width=15% BGCOLOR=#FBF5EF>
84604 <B>L0_SEL</B>
84605 </TD>
84606 <TD width=15% BGCOLOR=#FBF5EF>
84607 <B>1:1</B>
84608 </TD>
84609 <TD width=10% BGCOLOR=#FBF5EF>
84610 <B>2</B>
84611 </TD>
84612 <TD width=10% BGCOLOR=#FBF5EF>
84613 <B>1</B>
84614 </TD>
84615 <TD width=15% BGCOLOR=#FBF5EF>
84616 <B>2</B>
84617 </TD>
84618 <TD width=35% BGCOLOR=#FBF5EF>
84619 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII Rx Clock</B>
84620 </TD>
84621 </TR>
84622 <TR valign="top">
84623 <TD width=15% BGCOLOR=#FBF5EF>
84624 <B>L1_SEL</B>
84625 </TD>
84626 <TD width=15% BGCOLOR=#FBF5EF>
84627 <B>2:2</B>
84628 </TD>
84629 <TD width=10% BGCOLOR=#FBF5EF>
84630 <B>4</B>
84631 </TD>
84632 <TD width=10% BGCOLOR=#FBF5EF>
84633 <B>0</B>
84634 </TD>
84635 <TD width=15% BGCOLOR=#FBF5EF>
84636 <B>0</B>
84637 </TD>
84638 <TD width=35% BGCOLOR=#FBF5EF>
84639 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 2</B>
84640 </TD>
84641 </TR>
84642 <TR valign="top">
84643 <TD width=15% BGCOLOR=#FBF5EF>
84644 <B>L2_SEL</B>
84645 </TD>
84646 <TD width=15% BGCOLOR=#FBF5EF>
84647 <B>4:3</B>
84648 </TD>
84649 <TD width=10% BGCOLOR=#FBF5EF>
84650 <B>18</B>
84651 </TD>
84652 <TD width=10% BGCOLOR=#FBF5EF>
84653 <B>0</B>
84654 </TD>
84655 <TD width=15% BGCOLOR=#FBF5EF>
84656 <B>0</B>
84657 </TD>
84658 <TD width=35% BGCOLOR=#FBF5EF>
84659 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 7 10: NAND Flash IO Bit 14 11: SDIO 0 Power Control output</B>
84660 </TD>
84661 </TR>
84662 <TR valign="top">
84663 <TD width=15% BGCOLOR=#FBF5EF>
84664 <B>L3_SEL</B>
84665 </TD>
84666 <TD width=15% BGCOLOR=#FBF5EF>
84667 <B>7:5</B>
84668 </TD>
84669 <TD width=10% BGCOLOR=#FBF5EF>
84670 <B>e0</B>
84671 </TD>
84672 <TD width=10% BGCOLOR=#FBF5EF>
84673 <B>0</B>
84674 </TD>
84675 <TD width=15% BGCOLOR=#FBF5EF>
84676 <B>0</B>
84677 </TD>
84678 <TD width=35% BGCOLOR=#FBF5EF>
84679 <B>Level 3 Mux Select 000: GPIO 22 (bank 0) 001: CAN 0 Rx 010: I2C 0 Serial Clock 011: PJTAG TDI 100: SDIO 1 IO Bit 0 101: SPI 1 MOSI 110: reserved 111: UART 0 RxD</B>
84680 </TD>
84681 </TR>
84682 <TR valign="top">
84683 <TD width=15% BGCOLOR=#FBF5EF>
84684 <B>Speed</B>
84685 </TD>
84686 <TD width=15% BGCOLOR=#FBF5EF>
84687 <B>8:8</B>
84688 </TD>
84689 <TD width=10% BGCOLOR=#FBF5EF>
84690 <B>100</B>
84691 </TD>
84692 <TD width=10% BGCOLOR=#FBF5EF>
84693 <B>0</B>
84694 </TD>
84695 <TD width=15% BGCOLOR=#FBF5EF>
84696 <B>0</B>
84697 </TD>
84698 <TD width=35% BGCOLOR=#FBF5EF>
84699 <B>Operates the same as MIO_PIN_00[Speed]</B>
84700 </TD>
84701 </TR>
84702 <TR valign="top">
84703 <TD width=15% BGCOLOR=#FBF5EF>
84704 <B>IO_Type</B>
84705 </TD>
84706 <TD width=15% BGCOLOR=#FBF5EF>
84707 <B>11:9</B>
84708 </TD>
84709 <TD width=10% BGCOLOR=#FBF5EF>
84710 <B>e00</B>
84711 </TD>
84712 <TD width=10% BGCOLOR=#FBF5EF>
84713 <B>4</B>
84714 </TD>
84715 <TD width=15% BGCOLOR=#FBF5EF>
84716 <B>800</B>
84717 </TD>
84718 <TD width=35% BGCOLOR=#FBF5EF>
84719 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
84720 </TD>
84721 </TR>
84722 <TR valign="top">
84723 <TD width=15% BGCOLOR=#FBF5EF>
84724 <B>PULLUP</B>
84725 </TD>
84726 <TD width=15% BGCOLOR=#FBF5EF>
84727 <B>12:12</B>
84728 </TD>
84729 <TD width=10% BGCOLOR=#FBF5EF>
84730 <B>1000</B>
84731 </TD>
84732 <TD width=10% BGCOLOR=#FBF5EF>
84733 <B>0</B>
84734 </TD>
84735 <TD width=15% BGCOLOR=#FBF5EF>
84736 <B>0</B>
84737 </TD>
84738 <TD width=35% BGCOLOR=#FBF5EF>
84739 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
84740 </TD>
84741 </TR>
84742 <TR valign="top">
84743 <TD width=15% BGCOLOR=#FBF5EF>
84744 <B>DisableRcvr</B>
84745 </TD>
84746 <TD width=15% BGCOLOR=#FBF5EF>
84747 <B>13:13</B>
84748 </TD>
84749 <TD width=10% BGCOLOR=#FBF5EF>
84750 <B>2000</B>
84751 </TD>
84752 <TD width=10% BGCOLOR=#FBF5EF>
84753 <B>0</B>
84754 </TD>
84755 <TD width=15% BGCOLOR=#FBF5EF>
84756 <B>0</B>
84757 </TD>
84758 <TD width=35% BGCOLOR=#FBF5EF>
84759 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
84760 </TD>
84761 </TR>
84762 <TR valign="top">
84763 <TD width=15% BGCOLOR=#C0C0C0>
84764 <B>MIO_PIN_22@0XF8000758</B>
84765 </TD>
84766 <TD width=15% BGCOLOR=#C0C0C0>
84767 <B>31:0</B>
84768 </TD>
84769 <TD width=10% BGCOLOR=#C0C0C0>
84770 <B>3fff</B>
84771 </TD>
84772 <TD width=10% BGCOLOR=#C0C0C0>
84773 <B></B>
84774 </TD>
84775 <TD width=15% BGCOLOR=#C0C0C0>
84776 <B>803</B>
84777 </TD>
84778 <TD width=35% BGCOLOR=#C0C0C0>
84779 <B>MIO Pin 22 Control</B>
84780 </TD>
84781 </TR>
84782 </TABLE>
84783 <P>
84784 <H2><a name="MIO_PIN_23">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_23</a></H2>
84785 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
84786 <TR valign="top">
84787 <TD width=15% BGCOLOR=#FFFF00>
84788 <B>Register Name</B>
84789 </TD>
84790 <TD width=15% BGCOLOR=#FFFF00>
84791 <B>Address</B>
84792 </TD>
84793 <TD width=10% BGCOLOR=#FFFF00>
84794 <B>Width</B>
84795 </TD>
84796 <TD width=10% BGCOLOR=#FFFF00>
84797 <B>Type</B>
84798 </TD>
84799 <TD width=15% BGCOLOR=#FFFF00>
84800 <B>Reset Value</B>
84801 </TD>
84802 <TD width=35% BGCOLOR=#FFFF00>
84803 <B>Description</B>
84804 </TD>
84805 </TR>
84806 <TR valign="top">
84807 <TD width=15% BGCOLOR=#FBF5EF>
84808 <B>MIO_PIN_23</B>
84809 </TD>
84810 <TD width=15% BGCOLOR=#FBF5EF>
84811 <B>0XF800075C</B>
84812 </TD>
84813 <TD width=10% BGCOLOR=#FBF5EF>
84814 <B>32</B>
84815 </TD>
84816 <TD width=10% BGCOLOR=#FBF5EF>
84817 <B>rw</B>
84818 </TD>
84819 <TD width=15% BGCOLOR=#FBF5EF>
84820 <B>0x00000000</B>
84821 </TD>
84822 <TD width=35% BGCOLOR=#FBF5EF>
84823 <B>--</B>
84824 </TD>
84825 </TR>
84826 </TABLE>
84827 <P>
84828 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
84829 <TR valign="top">
84830 <TD width=15% BGCOLOR=#C0FFC0>
84831 <B>Field Name</B>
84832 </TD>
84833 <TD width=15% BGCOLOR=#C0FFC0>
84834 <B>Bits</B>
84835 </TD>
84836 <TD width=10% BGCOLOR=#C0FFC0>
84837 <B>Mask</B>
84838 </TD>
84839 <TD width=10% BGCOLOR=#C0FFC0>
84840 <B>Value</B>
84841 </TD>
84842 <TD width=15% BGCOLOR=#C0FFC0>
84843 <B>Shifted Value</B>
84844 </TD>
84845 <TD width=35% BGCOLOR=#C0FFC0>
84846 <B>Description</B>
84847 </TD>
84848 </TR>
84849 <TR valign="top">
84850 <TD width=15% BGCOLOR=#FBF5EF>
84851 <B>TRI_ENABLE</B>
84852 </TD>
84853 <TD width=15% BGCOLOR=#FBF5EF>
84854 <B>0:0</B>
84855 </TD>
84856 <TD width=10% BGCOLOR=#FBF5EF>
84857 <B>1</B>
84858 </TD>
84859 <TD width=10% BGCOLOR=#FBF5EF>
84860 <B>1</B>
84861 </TD>
84862 <TD width=15% BGCOLOR=#FBF5EF>
84863 <B>1</B>
84864 </TD>
84865 <TD width=35% BGCOLOR=#FBF5EF>
84866 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
84867 </TD>
84868 </TR>
84869 <TR valign="top">
84870 <TD width=15% BGCOLOR=#FBF5EF>
84871 <B>L0_SEL</B>
84872 </TD>
84873 <TD width=15% BGCOLOR=#FBF5EF>
84874 <B>1:1</B>
84875 </TD>
84876 <TD width=10% BGCOLOR=#FBF5EF>
84877 <B>2</B>
84878 </TD>
84879 <TD width=10% BGCOLOR=#FBF5EF>
84880 <B>1</B>
84881 </TD>
84882 <TD width=15% BGCOLOR=#FBF5EF>
84883 <B>2</B>
84884 </TD>
84885 <TD width=35% BGCOLOR=#FBF5EF>
84886 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII RxD 0</B>
84887 </TD>
84888 </TR>
84889 <TR valign="top">
84890 <TD width=15% BGCOLOR=#FBF5EF>
84891 <B>L1_SEL</B>
84892 </TD>
84893 <TD width=15% BGCOLOR=#FBF5EF>
84894 <B>2:2</B>
84895 </TD>
84896 <TD width=10% BGCOLOR=#FBF5EF>
84897 <B>4</B>
84898 </TD>
84899 <TD width=10% BGCOLOR=#FBF5EF>
84900 <B>0</B>
84901 </TD>
84902 <TD width=15% BGCOLOR=#FBF5EF>
84903 <B>0</B>
84904 </TD>
84905 <TD width=35% BGCOLOR=#FBF5EF>
84906 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 3</B>
84907 </TD>
84908 </TR>
84909 <TR valign="top">
84910 <TD width=15% BGCOLOR=#FBF5EF>
84911 <B>L2_SEL</B>
84912 </TD>
84913 <TD width=15% BGCOLOR=#FBF5EF>
84914 <B>4:3</B>
84915 </TD>
84916 <TD width=10% BGCOLOR=#FBF5EF>
84917 <B>18</B>
84918 </TD>
84919 <TD width=10% BGCOLOR=#FBF5EF>
84920 <B>0</B>
84921 </TD>
84922 <TD width=15% BGCOLOR=#FBF5EF>
84923 <B>0</B>
84924 </TD>
84925 <TD width=35% BGCOLOR=#FBF5EF>
84926 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 8 10: NAND Flash IO Bit 15 11: SDIO 1 Power Control output</B>
84927 </TD>
84928 </TR>
84929 <TR valign="top">
84930 <TD width=15% BGCOLOR=#FBF5EF>
84931 <B>L3_SEL</B>
84932 </TD>
84933 <TD width=15% BGCOLOR=#FBF5EF>
84934 <B>7:5</B>
84935 </TD>
84936 <TD width=10% BGCOLOR=#FBF5EF>
84937 <B>e0</B>
84938 </TD>
84939 <TD width=10% BGCOLOR=#FBF5EF>
84940 <B>0</B>
84941 </TD>
84942 <TD width=15% BGCOLOR=#FBF5EF>
84943 <B>0</B>
84944 </TD>
84945 <TD width=35% BGCOLOR=#FBF5EF>
84946 <B>Level 3 Mux Select 000: GPIO 23 (bank 0) 001: CAN 0 Tx 010: I2C 0 Serial Data 011: PJTAG TDO 100: SDIO 1 Command 101: SPI 1 MISO 110: reserved 111: UART 0 TxD</B>
84947 </TD>
84948 </TR>
84949 <TR valign="top">
84950 <TD width=15% BGCOLOR=#FBF5EF>
84951 <B>Speed</B>
84952 </TD>
84953 <TD width=15% BGCOLOR=#FBF5EF>
84954 <B>8:8</B>
84955 </TD>
84956 <TD width=10% BGCOLOR=#FBF5EF>
84957 <B>100</B>
84958 </TD>
84959 <TD width=10% BGCOLOR=#FBF5EF>
84960 <B>0</B>
84961 </TD>
84962 <TD width=15% BGCOLOR=#FBF5EF>
84963 <B>0</B>
84964 </TD>
84965 <TD width=35% BGCOLOR=#FBF5EF>
84966 <B>Operates the same as MIO_PIN_00[Speed]</B>
84967 </TD>
84968 </TR>
84969 <TR valign="top">
84970 <TD width=15% BGCOLOR=#FBF5EF>
84971 <B>IO_Type</B>
84972 </TD>
84973 <TD width=15% BGCOLOR=#FBF5EF>
84974 <B>11:9</B>
84975 </TD>
84976 <TD width=10% BGCOLOR=#FBF5EF>
84977 <B>e00</B>
84978 </TD>
84979 <TD width=10% BGCOLOR=#FBF5EF>
84980 <B>4</B>
84981 </TD>
84982 <TD width=15% BGCOLOR=#FBF5EF>
84983 <B>800</B>
84984 </TD>
84985 <TD width=35% BGCOLOR=#FBF5EF>
84986 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
84987 </TD>
84988 </TR>
84989 <TR valign="top">
84990 <TD width=15% BGCOLOR=#FBF5EF>
84991 <B>PULLUP</B>
84992 </TD>
84993 <TD width=15% BGCOLOR=#FBF5EF>
84994 <B>12:12</B>
84995 </TD>
84996 <TD width=10% BGCOLOR=#FBF5EF>
84997 <B>1000</B>
84998 </TD>
84999 <TD width=10% BGCOLOR=#FBF5EF>
85000 <B>0</B>
85001 </TD>
85002 <TD width=15% BGCOLOR=#FBF5EF>
85003 <B>0</B>
85004 </TD>
85005 <TD width=35% BGCOLOR=#FBF5EF>
85006 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
85007 </TD>
85008 </TR>
85009 <TR valign="top">
85010 <TD width=15% BGCOLOR=#FBF5EF>
85011 <B>DisableRcvr</B>
85012 </TD>
85013 <TD width=15% BGCOLOR=#FBF5EF>
85014 <B>13:13</B>
85015 </TD>
85016 <TD width=10% BGCOLOR=#FBF5EF>
85017 <B>2000</B>
85018 </TD>
85019 <TD width=10% BGCOLOR=#FBF5EF>
85020 <B>0</B>
85021 </TD>
85022 <TD width=15% BGCOLOR=#FBF5EF>
85023 <B>0</B>
85024 </TD>
85025 <TD width=35% BGCOLOR=#FBF5EF>
85026 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
85027 </TD>
85028 </TR>
85029 <TR valign="top">
85030 <TD width=15% BGCOLOR=#C0C0C0>
85031 <B>MIO_PIN_23@0XF800075C</B>
85032 </TD>
85033 <TD width=15% BGCOLOR=#C0C0C0>
85034 <B>31:0</B>
85035 </TD>
85036 <TD width=10% BGCOLOR=#C0C0C0>
85037 <B>3fff</B>
85038 </TD>
85039 <TD width=10% BGCOLOR=#C0C0C0>
85040 <B></B>
85041 </TD>
85042 <TD width=15% BGCOLOR=#C0C0C0>
85043 <B>803</B>
85044 </TD>
85045 <TD width=35% BGCOLOR=#C0C0C0>
85046 <B>MIO Pin 23 Control</B>
85047 </TD>
85048 </TR>
85049 </TABLE>
85050 <P>
85051 <H2><a name="MIO_PIN_24">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_24</a></H2>
85052 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
85053 <TR valign="top">
85054 <TD width=15% BGCOLOR=#FFFF00>
85055 <B>Register Name</B>
85056 </TD>
85057 <TD width=15% BGCOLOR=#FFFF00>
85058 <B>Address</B>
85059 </TD>
85060 <TD width=10% BGCOLOR=#FFFF00>
85061 <B>Width</B>
85062 </TD>
85063 <TD width=10% BGCOLOR=#FFFF00>
85064 <B>Type</B>
85065 </TD>
85066 <TD width=15% BGCOLOR=#FFFF00>
85067 <B>Reset Value</B>
85068 </TD>
85069 <TD width=35% BGCOLOR=#FFFF00>
85070 <B>Description</B>
85071 </TD>
85072 </TR>
85073 <TR valign="top">
85074 <TD width=15% BGCOLOR=#FBF5EF>
85075 <B>MIO_PIN_24</B>
85076 </TD>
85077 <TD width=15% BGCOLOR=#FBF5EF>
85078 <B>0XF8000760</B>
85079 </TD>
85080 <TD width=10% BGCOLOR=#FBF5EF>
85081 <B>32</B>
85082 </TD>
85083 <TD width=10% BGCOLOR=#FBF5EF>
85084 <B>rw</B>
85085 </TD>
85086 <TD width=15% BGCOLOR=#FBF5EF>
85087 <B>0x00000000</B>
85088 </TD>
85089 <TD width=35% BGCOLOR=#FBF5EF>
85090 <B>--</B>
85091 </TD>
85092 </TR>
85093 </TABLE>
85094 <P>
85095 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
85096 <TR valign="top">
85097 <TD width=15% BGCOLOR=#C0FFC0>
85098 <B>Field Name</B>
85099 </TD>
85100 <TD width=15% BGCOLOR=#C0FFC0>
85101 <B>Bits</B>
85102 </TD>
85103 <TD width=10% BGCOLOR=#C0FFC0>
85104 <B>Mask</B>
85105 </TD>
85106 <TD width=10% BGCOLOR=#C0FFC0>
85107 <B>Value</B>
85108 </TD>
85109 <TD width=15% BGCOLOR=#C0FFC0>
85110 <B>Shifted Value</B>
85111 </TD>
85112 <TD width=35% BGCOLOR=#C0FFC0>
85113 <B>Description</B>
85114 </TD>
85115 </TR>
85116 <TR valign="top">
85117 <TD width=15% BGCOLOR=#FBF5EF>
85118 <B>TRI_ENABLE</B>
85119 </TD>
85120 <TD width=15% BGCOLOR=#FBF5EF>
85121 <B>0:0</B>
85122 </TD>
85123 <TD width=10% BGCOLOR=#FBF5EF>
85124 <B>1</B>
85125 </TD>
85126 <TD width=10% BGCOLOR=#FBF5EF>
85127 <B>1</B>
85128 </TD>
85129 <TD width=15% BGCOLOR=#FBF5EF>
85130 <B>1</B>
85131 </TD>
85132 <TD width=35% BGCOLOR=#FBF5EF>
85133 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
85134 </TD>
85135 </TR>
85136 <TR valign="top">
85137 <TD width=15% BGCOLOR=#FBF5EF>
85138 <B>L0_SEL</B>
85139 </TD>
85140 <TD width=15% BGCOLOR=#FBF5EF>
85141 <B>1:1</B>
85142 </TD>
85143 <TD width=10% BGCOLOR=#FBF5EF>
85144 <B>2</B>
85145 </TD>
85146 <TD width=10% BGCOLOR=#FBF5EF>
85147 <B>1</B>
85148 </TD>
85149 <TD width=15% BGCOLOR=#FBF5EF>
85150 <B>2</B>
85151 </TD>
85152 <TD width=35% BGCOLOR=#FBF5EF>
85153 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII RxD Bit 1</B>
85154 </TD>
85155 </TR>
85156 <TR valign="top">
85157 <TD width=15% BGCOLOR=#FBF5EF>
85158 <B>L1_SEL</B>
85159 </TD>
85160 <TD width=15% BGCOLOR=#FBF5EF>
85161 <B>2:2</B>
85162 </TD>
85163 <TD width=10% BGCOLOR=#FBF5EF>
85164 <B>4</B>
85165 </TD>
85166 <TD width=10% BGCOLOR=#FBF5EF>
85167 <B>0</B>
85168 </TD>
85169 <TD width=15% BGCOLOR=#FBF5EF>
85170 <B>0</B>
85171 </TD>
85172 <TD width=35% BGCOLOR=#FBF5EF>
85173 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Clock output</B>
85174 </TD>
85175 </TR>
85176 <TR valign="top">
85177 <TD width=15% BGCOLOR=#FBF5EF>
85178 <B>L2_SEL</B>
85179 </TD>
85180 <TD width=15% BGCOLOR=#FBF5EF>
85181 <B>4:3</B>
85182 </TD>
85183 <TD width=10% BGCOLOR=#FBF5EF>
85184 <B>18</B>
85185 </TD>
85186 <TD width=10% BGCOLOR=#FBF5EF>
85187 <B>0</B>
85188 </TD>
85189 <TD width=15% BGCOLOR=#FBF5EF>
85190 <B>0</B>
85191 </TD>
85192 <TD width=35% BGCOLOR=#FBF5EF>
85193 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 9 10: reserved 11: SDIO 0 Power Control output</B>
85194 </TD>
85195 </TR>
85196 <TR valign="top">
85197 <TD width=15% BGCOLOR=#FBF5EF>
85198 <B>L3_SEL</B>
85199 </TD>
85200 <TD width=15% BGCOLOR=#FBF5EF>
85201 <B>7:5</B>
85202 </TD>
85203 <TD width=10% BGCOLOR=#FBF5EF>
85204 <B>e0</B>
85205 </TD>
85206 <TD width=10% BGCOLOR=#FBF5EF>
85207 <B>0</B>
85208 </TD>
85209 <TD width=15% BGCOLOR=#FBF5EF>
85210 <B>0</B>
85211 </TD>
85212 <TD width=35% BGCOLOR=#FBF5EF>
85213 <B>Level 3 Mux Select 000: GPIO 24 (bank 0) 001: CAN 1 Tx 010: I2C 1 Serial Clock 011: PJTAG TCK 100: SDIO 1 Clock 101: SPI 1 serial clock 110: reserved 111: UART 1 TxD</B>
85214 </TD>
85215 </TR>
85216 <TR valign="top">
85217 <TD width=15% BGCOLOR=#FBF5EF>
85218 <B>Speed</B>
85219 </TD>
85220 <TD width=15% BGCOLOR=#FBF5EF>
85221 <B>8:8</B>
85222 </TD>
85223 <TD width=10% BGCOLOR=#FBF5EF>
85224 <B>100</B>
85225 </TD>
85226 <TD width=10% BGCOLOR=#FBF5EF>
85227 <B>0</B>
85228 </TD>
85229 <TD width=15% BGCOLOR=#FBF5EF>
85230 <B>0</B>
85231 </TD>
85232 <TD width=35% BGCOLOR=#FBF5EF>
85233 <B>Operates the same as MIO_PIN_00[Speed]</B>
85234 </TD>
85235 </TR>
85236 <TR valign="top">
85237 <TD width=15% BGCOLOR=#FBF5EF>
85238 <B>IO_Type</B>
85239 </TD>
85240 <TD width=15% BGCOLOR=#FBF5EF>
85241 <B>11:9</B>
85242 </TD>
85243 <TD width=10% BGCOLOR=#FBF5EF>
85244 <B>e00</B>
85245 </TD>
85246 <TD width=10% BGCOLOR=#FBF5EF>
85247 <B>4</B>
85248 </TD>
85249 <TD width=15% BGCOLOR=#FBF5EF>
85250 <B>800</B>
85251 </TD>
85252 <TD width=35% BGCOLOR=#FBF5EF>
85253 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
85254 </TD>
85255 </TR>
85256 <TR valign="top">
85257 <TD width=15% BGCOLOR=#FBF5EF>
85258 <B>PULLUP</B>
85259 </TD>
85260 <TD width=15% BGCOLOR=#FBF5EF>
85261 <B>12:12</B>
85262 </TD>
85263 <TD width=10% BGCOLOR=#FBF5EF>
85264 <B>1000</B>
85265 </TD>
85266 <TD width=10% BGCOLOR=#FBF5EF>
85267 <B>0</B>
85268 </TD>
85269 <TD width=15% BGCOLOR=#FBF5EF>
85270 <B>0</B>
85271 </TD>
85272 <TD width=35% BGCOLOR=#FBF5EF>
85273 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
85274 </TD>
85275 </TR>
85276 <TR valign="top">
85277 <TD width=15% BGCOLOR=#FBF5EF>
85278 <B>DisableRcvr</B>
85279 </TD>
85280 <TD width=15% BGCOLOR=#FBF5EF>
85281 <B>13:13</B>
85282 </TD>
85283 <TD width=10% BGCOLOR=#FBF5EF>
85284 <B>2000</B>
85285 </TD>
85286 <TD width=10% BGCOLOR=#FBF5EF>
85287 <B>0</B>
85288 </TD>
85289 <TD width=15% BGCOLOR=#FBF5EF>
85290 <B>0</B>
85291 </TD>
85292 <TD width=35% BGCOLOR=#FBF5EF>
85293 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
85294 </TD>
85295 </TR>
85296 <TR valign="top">
85297 <TD width=15% BGCOLOR=#C0C0C0>
85298 <B>MIO_PIN_24@0XF8000760</B>
85299 </TD>
85300 <TD width=15% BGCOLOR=#C0C0C0>
85301 <B>31:0</B>
85302 </TD>
85303 <TD width=10% BGCOLOR=#C0C0C0>
85304 <B>3fff</B>
85305 </TD>
85306 <TD width=10% BGCOLOR=#C0C0C0>
85307 <B></B>
85308 </TD>
85309 <TD width=15% BGCOLOR=#C0C0C0>
85310 <B>803</B>
85311 </TD>
85312 <TD width=35% BGCOLOR=#C0C0C0>
85313 <B>MIO Pin 24 Control</B>
85314 </TD>
85315 </TR>
85316 </TABLE>
85317 <P>
85318 <H2><a name="MIO_PIN_25">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_25</a></H2>
85319 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
85320 <TR valign="top">
85321 <TD width=15% BGCOLOR=#FFFF00>
85322 <B>Register Name</B>
85323 </TD>
85324 <TD width=15% BGCOLOR=#FFFF00>
85325 <B>Address</B>
85326 </TD>
85327 <TD width=10% BGCOLOR=#FFFF00>
85328 <B>Width</B>
85329 </TD>
85330 <TD width=10% BGCOLOR=#FFFF00>
85331 <B>Type</B>
85332 </TD>
85333 <TD width=15% BGCOLOR=#FFFF00>
85334 <B>Reset Value</B>
85335 </TD>
85336 <TD width=35% BGCOLOR=#FFFF00>
85337 <B>Description</B>
85338 </TD>
85339 </TR>
85340 <TR valign="top">
85341 <TD width=15% BGCOLOR=#FBF5EF>
85342 <B>MIO_PIN_25</B>
85343 </TD>
85344 <TD width=15% BGCOLOR=#FBF5EF>
85345 <B>0XF8000764</B>
85346 </TD>
85347 <TD width=10% BGCOLOR=#FBF5EF>
85348 <B>32</B>
85349 </TD>
85350 <TD width=10% BGCOLOR=#FBF5EF>
85351 <B>rw</B>
85352 </TD>
85353 <TD width=15% BGCOLOR=#FBF5EF>
85354 <B>0x00000000</B>
85355 </TD>
85356 <TD width=35% BGCOLOR=#FBF5EF>
85357 <B>--</B>
85358 </TD>
85359 </TR>
85360 </TABLE>
85361 <P>
85362 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
85363 <TR valign="top">
85364 <TD width=15% BGCOLOR=#C0FFC0>
85365 <B>Field Name</B>
85366 </TD>
85367 <TD width=15% BGCOLOR=#C0FFC0>
85368 <B>Bits</B>
85369 </TD>
85370 <TD width=10% BGCOLOR=#C0FFC0>
85371 <B>Mask</B>
85372 </TD>
85373 <TD width=10% BGCOLOR=#C0FFC0>
85374 <B>Value</B>
85375 </TD>
85376 <TD width=15% BGCOLOR=#C0FFC0>
85377 <B>Shifted Value</B>
85378 </TD>
85379 <TD width=35% BGCOLOR=#C0FFC0>
85380 <B>Description</B>
85381 </TD>
85382 </TR>
85383 <TR valign="top">
85384 <TD width=15% BGCOLOR=#FBF5EF>
85385 <B>TRI_ENABLE</B>
85386 </TD>
85387 <TD width=15% BGCOLOR=#FBF5EF>
85388 <B>0:0</B>
85389 </TD>
85390 <TD width=10% BGCOLOR=#FBF5EF>
85391 <B>1</B>
85392 </TD>
85393 <TD width=10% BGCOLOR=#FBF5EF>
85394 <B>1</B>
85395 </TD>
85396 <TD width=15% BGCOLOR=#FBF5EF>
85397 <B>1</B>
85398 </TD>
85399 <TD width=35% BGCOLOR=#FBF5EF>
85400 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
85401 </TD>
85402 </TR>
85403 <TR valign="top">
85404 <TD width=15% BGCOLOR=#FBF5EF>
85405 <B>L0_SEL</B>
85406 </TD>
85407 <TD width=15% BGCOLOR=#FBF5EF>
85408 <B>1:1</B>
85409 </TD>
85410 <TD width=10% BGCOLOR=#FBF5EF>
85411 <B>2</B>
85412 </TD>
85413 <TD width=10% BGCOLOR=#FBF5EF>
85414 <B>1</B>
85415 </TD>
85416 <TD width=15% BGCOLOR=#FBF5EF>
85417 <B>2</B>
85418 </TD>
85419 <TD width=35% BGCOLOR=#FBF5EF>
85420 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII RxD Bit2</B>
85421 </TD>
85422 </TR>
85423 <TR valign="top">
85424 <TD width=15% BGCOLOR=#FBF5EF>
85425 <B>L1_SEL</B>
85426 </TD>
85427 <TD width=15% BGCOLOR=#FBF5EF>
85428 <B>2:2</B>
85429 </TD>
85430 <TD width=10% BGCOLOR=#FBF5EF>
85431 <B>4</B>
85432 </TD>
85433 <TD width=10% BGCOLOR=#FBF5EF>
85434 <B>0</B>
85435 </TD>
85436 <TD width=15% BGCOLOR=#FBF5EF>
85437 <B>0</B>
85438 </TD>
85439 <TD width=35% BGCOLOR=#FBF5EF>
85440 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Control Signal output</B>
85441 </TD>
85442 </TR>
85443 <TR valign="top">
85444 <TD width=15% BGCOLOR=#FBF5EF>
85445 <B>L2_SEL</B>
85446 </TD>
85447 <TD width=15% BGCOLOR=#FBF5EF>
85448 <B>4:3</B>
85449 </TD>
85450 <TD width=10% BGCOLOR=#FBF5EF>
85451 <B>18</B>
85452 </TD>
85453 <TD width=10% BGCOLOR=#FBF5EF>
85454 <B>0</B>
85455 </TD>
85456 <TD width=15% BGCOLOR=#FBF5EF>
85457 <B>0</B>
85458 </TD>
85459 <TD width=35% BGCOLOR=#FBF5EF>
85460 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 10 10: reserved 11: SDIO 1 Power Control output</B>
85461 </TD>
85462 </TR>
85463 <TR valign="top">
85464 <TD width=15% BGCOLOR=#FBF5EF>
85465 <B>L3_SEL</B>
85466 </TD>
85467 <TD width=15% BGCOLOR=#FBF5EF>
85468 <B>7:5</B>
85469 </TD>
85470 <TD width=10% BGCOLOR=#FBF5EF>
85471 <B>e0</B>
85472 </TD>
85473 <TD width=10% BGCOLOR=#FBF5EF>
85474 <B>0</B>
85475 </TD>
85476 <TD width=15% BGCOLOR=#FBF5EF>
85477 <B>0</B>
85478 </TD>
85479 <TD width=35% BGCOLOR=#FBF5EF>
85480 <B>Level 3 Mux Select 000: GPIO 25 (bank 0) 001: CAN 1 Rx 010: I2C 1 Serial Data 011: PJTAG TMS 100: SDIO 1 IO Bit 1 101: SPI 1 Slave Select 0 110: reserved 111: UART 1 RxD</B>
85481 </TD>
85482 </TR>
85483 <TR valign="top">
85484 <TD width=15% BGCOLOR=#FBF5EF>
85485 <B>Speed</B>
85486 </TD>
85487 <TD width=15% BGCOLOR=#FBF5EF>
85488 <B>8:8</B>
85489 </TD>
85490 <TD width=10% BGCOLOR=#FBF5EF>
85491 <B>100</B>
85492 </TD>
85493 <TD width=10% BGCOLOR=#FBF5EF>
85494 <B>0</B>
85495 </TD>
85496 <TD width=15% BGCOLOR=#FBF5EF>
85497 <B>0</B>
85498 </TD>
85499 <TD width=35% BGCOLOR=#FBF5EF>
85500 <B>Operates the same as MIO_PIN_00[Speed]</B>
85501 </TD>
85502 </TR>
85503 <TR valign="top">
85504 <TD width=15% BGCOLOR=#FBF5EF>
85505 <B>IO_Type</B>
85506 </TD>
85507 <TD width=15% BGCOLOR=#FBF5EF>
85508 <B>11:9</B>
85509 </TD>
85510 <TD width=10% BGCOLOR=#FBF5EF>
85511 <B>e00</B>
85512 </TD>
85513 <TD width=10% BGCOLOR=#FBF5EF>
85514 <B>4</B>
85515 </TD>
85516 <TD width=15% BGCOLOR=#FBF5EF>
85517 <B>800</B>
85518 </TD>
85519 <TD width=35% BGCOLOR=#FBF5EF>
85520 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
85521 </TD>
85522 </TR>
85523 <TR valign="top">
85524 <TD width=15% BGCOLOR=#FBF5EF>
85525 <B>PULLUP</B>
85526 </TD>
85527 <TD width=15% BGCOLOR=#FBF5EF>
85528 <B>12:12</B>
85529 </TD>
85530 <TD width=10% BGCOLOR=#FBF5EF>
85531 <B>1000</B>
85532 </TD>
85533 <TD width=10% BGCOLOR=#FBF5EF>
85534 <B>0</B>
85535 </TD>
85536 <TD width=15% BGCOLOR=#FBF5EF>
85537 <B>0</B>
85538 </TD>
85539 <TD width=35% BGCOLOR=#FBF5EF>
85540 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
85541 </TD>
85542 </TR>
85543 <TR valign="top">
85544 <TD width=15% BGCOLOR=#FBF5EF>
85545 <B>DisableRcvr</B>
85546 </TD>
85547 <TD width=15% BGCOLOR=#FBF5EF>
85548 <B>13:13</B>
85549 </TD>
85550 <TD width=10% BGCOLOR=#FBF5EF>
85551 <B>2000</B>
85552 </TD>
85553 <TD width=10% BGCOLOR=#FBF5EF>
85554 <B>0</B>
85555 </TD>
85556 <TD width=15% BGCOLOR=#FBF5EF>
85557 <B>0</B>
85558 </TD>
85559 <TD width=35% BGCOLOR=#FBF5EF>
85560 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
85561 </TD>
85562 </TR>
85563 <TR valign="top">
85564 <TD width=15% BGCOLOR=#C0C0C0>
85565 <B>MIO_PIN_25@0XF8000764</B>
85566 </TD>
85567 <TD width=15% BGCOLOR=#C0C0C0>
85568 <B>31:0</B>
85569 </TD>
85570 <TD width=10% BGCOLOR=#C0C0C0>
85571 <B>3fff</B>
85572 </TD>
85573 <TD width=10% BGCOLOR=#C0C0C0>
85574 <B></B>
85575 </TD>
85576 <TD width=15% BGCOLOR=#C0C0C0>
85577 <B>803</B>
85578 </TD>
85579 <TD width=35% BGCOLOR=#C0C0C0>
85580 <B>MIO Pin 25 Control</B>
85581 </TD>
85582 </TR>
85583 </TABLE>
85584 <P>
85585 <H2><a name="MIO_PIN_26">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_26</a></H2>
85586 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
85587 <TR valign="top">
85588 <TD width=15% BGCOLOR=#FFFF00>
85589 <B>Register Name</B>
85590 </TD>
85591 <TD width=15% BGCOLOR=#FFFF00>
85592 <B>Address</B>
85593 </TD>
85594 <TD width=10% BGCOLOR=#FFFF00>
85595 <B>Width</B>
85596 </TD>
85597 <TD width=10% BGCOLOR=#FFFF00>
85598 <B>Type</B>
85599 </TD>
85600 <TD width=15% BGCOLOR=#FFFF00>
85601 <B>Reset Value</B>
85602 </TD>
85603 <TD width=35% BGCOLOR=#FFFF00>
85604 <B>Description</B>
85605 </TD>
85606 </TR>
85607 <TR valign="top">
85608 <TD width=15% BGCOLOR=#FBF5EF>
85609 <B>MIO_PIN_26</B>
85610 </TD>
85611 <TD width=15% BGCOLOR=#FBF5EF>
85612 <B>0XF8000768</B>
85613 </TD>
85614 <TD width=10% BGCOLOR=#FBF5EF>
85615 <B>32</B>
85616 </TD>
85617 <TD width=10% BGCOLOR=#FBF5EF>
85618 <B>rw</B>
85619 </TD>
85620 <TD width=15% BGCOLOR=#FBF5EF>
85621 <B>0x00000000</B>
85622 </TD>
85623 <TD width=35% BGCOLOR=#FBF5EF>
85624 <B>--</B>
85625 </TD>
85626 </TR>
85627 </TABLE>
85628 <P>
85629 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
85630 <TR valign="top">
85631 <TD width=15% BGCOLOR=#C0FFC0>
85632 <B>Field Name</B>
85633 </TD>
85634 <TD width=15% BGCOLOR=#C0FFC0>
85635 <B>Bits</B>
85636 </TD>
85637 <TD width=10% BGCOLOR=#C0FFC0>
85638 <B>Mask</B>
85639 </TD>
85640 <TD width=10% BGCOLOR=#C0FFC0>
85641 <B>Value</B>
85642 </TD>
85643 <TD width=15% BGCOLOR=#C0FFC0>
85644 <B>Shifted Value</B>
85645 </TD>
85646 <TD width=35% BGCOLOR=#C0FFC0>
85647 <B>Description</B>
85648 </TD>
85649 </TR>
85650 <TR valign="top">
85651 <TD width=15% BGCOLOR=#FBF5EF>
85652 <B>TRI_ENABLE</B>
85653 </TD>
85654 <TD width=15% BGCOLOR=#FBF5EF>
85655 <B>0:0</B>
85656 </TD>
85657 <TD width=10% BGCOLOR=#FBF5EF>
85658 <B>1</B>
85659 </TD>
85660 <TD width=10% BGCOLOR=#FBF5EF>
85661 <B>1</B>
85662 </TD>
85663 <TD width=15% BGCOLOR=#FBF5EF>
85664 <B>1</B>
85665 </TD>
85666 <TD width=35% BGCOLOR=#FBF5EF>
85667 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
85668 </TD>
85669 </TR>
85670 <TR valign="top">
85671 <TD width=15% BGCOLOR=#FBF5EF>
85672 <B>L0_SEL</B>
85673 </TD>
85674 <TD width=15% BGCOLOR=#FBF5EF>
85675 <B>1:1</B>
85676 </TD>
85677 <TD width=10% BGCOLOR=#FBF5EF>
85678 <B>2</B>
85679 </TD>
85680 <TD width=10% BGCOLOR=#FBF5EF>
85681 <B>1</B>
85682 </TD>
85683 <TD width=15% BGCOLOR=#FBF5EF>
85684 <B>2</B>
85685 </TD>
85686 <TD width=35% BGCOLOR=#FBF5EF>
85687 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII RxD Bit 3</B>
85688 </TD>
85689 </TR>
85690 <TR valign="top">
85691 <TD width=15% BGCOLOR=#FBF5EF>
85692 <B>L1_SEL</B>
85693 </TD>
85694 <TD width=15% BGCOLOR=#FBF5EF>
85695 <B>2:2</B>
85696 </TD>
85697 <TD width=10% BGCOLOR=#FBF5EF>
85698 <B>4</B>
85699 </TD>
85700 <TD width=10% BGCOLOR=#FBF5EF>
85701 <B>0</B>
85702 </TD>
85703 <TD width=15% BGCOLOR=#FBF5EF>
85704 <B>0</B>
85705 </TD>
85706 <TD width=35% BGCOLOR=#FBF5EF>
85707 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 0</B>
85708 </TD>
85709 </TR>
85710 <TR valign="top">
85711 <TD width=15% BGCOLOR=#FBF5EF>
85712 <B>L2_SEL</B>
85713 </TD>
85714 <TD width=15% BGCOLOR=#FBF5EF>
85715 <B>4:3</B>
85716 </TD>
85717 <TD width=10% BGCOLOR=#FBF5EF>
85718 <B>18</B>
85719 </TD>
85720 <TD width=10% BGCOLOR=#FBF5EF>
85721 <B>0</B>
85722 </TD>
85723 <TD width=15% BGCOLOR=#FBF5EF>
85724 <B>0</B>
85725 </TD>
85726 <TD width=35% BGCOLOR=#FBF5EF>
85727 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 11 10: reserved 11: SDIO 0 Power Control output</B>
85728 </TD>
85729 </TR>
85730 <TR valign="top">
85731 <TD width=15% BGCOLOR=#FBF5EF>
85732 <B>L3_SEL</B>
85733 </TD>
85734 <TD width=15% BGCOLOR=#FBF5EF>
85735 <B>7:5</B>
85736 </TD>
85737 <TD width=10% BGCOLOR=#FBF5EF>
85738 <B>e0</B>
85739 </TD>
85740 <TD width=10% BGCOLOR=#FBF5EF>
85741 <B>0</B>
85742 </TD>
85743 <TD width=15% BGCOLOR=#FBF5EF>
85744 <B>0</B>
85745 </TD>
85746 <TD width=35% BGCOLOR=#FBF5EF>
85747 <B>Level 3 Mux Select 000: GPIO 26 (bank 0) 001: CAN 0 Rx 010: I2C 0 Serial Clock 011: SWDT Clock Input 100: SDIO 1 IO Bit 2 101: SPI 1 Slave Select 1 110: reserved 111: UART 0 RxD</B>
85748 </TD>
85749 </TR>
85750 <TR valign="top">
85751 <TD width=15% BGCOLOR=#FBF5EF>
85752 <B>Speed</B>
85753 </TD>
85754 <TD width=15% BGCOLOR=#FBF5EF>
85755 <B>8:8</B>
85756 </TD>
85757 <TD width=10% BGCOLOR=#FBF5EF>
85758 <B>100</B>
85759 </TD>
85760 <TD width=10% BGCOLOR=#FBF5EF>
85761 <B>0</B>
85762 </TD>
85763 <TD width=15% BGCOLOR=#FBF5EF>
85764 <B>0</B>
85765 </TD>
85766 <TD width=35% BGCOLOR=#FBF5EF>
85767 <B>Operates the same as MIO_PIN_00[Speed]</B>
85768 </TD>
85769 </TR>
85770 <TR valign="top">
85771 <TD width=15% BGCOLOR=#FBF5EF>
85772 <B>IO_Type</B>
85773 </TD>
85774 <TD width=15% BGCOLOR=#FBF5EF>
85775 <B>11:9</B>
85776 </TD>
85777 <TD width=10% BGCOLOR=#FBF5EF>
85778 <B>e00</B>
85779 </TD>
85780 <TD width=10% BGCOLOR=#FBF5EF>
85781 <B>4</B>
85782 </TD>
85783 <TD width=15% BGCOLOR=#FBF5EF>
85784 <B>800</B>
85785 </TD>
85786 <TD width=35% BGCOLOR=#FBF5EF>
85787 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
85788 </TD>
85789 </TR>
85790 <TR valign="top">
85791 <TD width=15% BGCOLOR=#FBF5EF>
85792 <B>PULLUP</B>
85793 </TD>
85794 <TD width=15% BGCOLOR=#FBF5EF>
85795 <B>12:12</B>
85796 </TD>
85797 <TD width=10% BGCOLOR=#FBF5EF>
85798 <B>1000</B>
85799 </TD>
85800 <TD width=10% BGCOLOR=#FBF5EF>
85801 <B>0</B>
85802 </TD>
85803 <TD width=15% BGCOLOR=#FBF5EF>
85804 <B>0</B>
85805 </TD>
85806 <TD width=35% BGCOLOR=#FBF5EF>
85807 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
85808 </TD>
85809 </TR>
85810 <TR valign="top">
85811 <TD width=15% BGCOLOR=#FBF5EF>
85812 <B>DisableRcvr</B>
85813 </TD>
85814 <TD width=15% BGCOLOR=#FBF5EF>
85815 <B>13:13</B>
85816 </TD>
85817 <TD width=10% BGCOLOR=#FBF5EF>
85818 <B>2000</B>
85819 </TD>
85820 <TD width=10% BGCOLOR=#FBF5EF>
85821 <B>0</B>
85822 </TD>
85823 <TD width=15% BGCOLOR=#FBF5EF>
85824 <B>0</B>
85825 </TD>
85826 <TD width=35% BGCOLOR=#FBF5EF>
85827 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
85828 </TD>
85829 </TR>
85830 <TR valign="top">
85831 <TD width=15% BGCOLOR=#C0C0C0>
85832 <B>MIO_PIN_26@0XF8000768</B>
85833 </TD>
85834 <TD width=15% BGCOLOR=#C0C0C0>
85835 <B>31:0</B>
85836 </TD>
85837 <TD width=10% BGCOLOR=#C0C0C0>
85838 <B>3fff</B>
85839 </TD>
85840 <TD width=10% BGCOLOR=#C0C0C0>
85841 <B></B>
85842 </TD>
85843 <TD width=15% BGCOLOR=#C0C0C0>
85844 <B>803</B>
85845 </TD>
85846 <TD width=35% BGCOLOR=#C0C0C0>
85847 <B>MIO Pin 26 Control</B>
85848 </TD>
85849 </TR>
85850 </TABLE>
85851 <P>
85852 <H2><a name="MIO_PIN_27">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_27</a></H2>
85853 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
85854 <TR valign="top">
85855 <TD width=15% BGCOLOR=#FFFF00>
85856 <B>Register Name</B>
85857 </TD>
85858 <TD width=15% BGCOLOR=#FFFF00>
85859 <B>Address</B>
85860 </TD>
85861 <TD width=10% BGCOLOR=#FFFF00>
85862 <B>Width</B>
85863 </TD>
85864 <TD width=10% BGCOLOR=#FFFF00>
85865 <B>Type</B>
85866 </TD>
85867 <TD width=15% BGCOLOR=#FFFF00>
85868 <B>Reset Value</B>
85869 </TD>
85870 <TD width=35% BGCOLOR=#FFFF00>
85871 <B>Description</B>
85872 </TD>
85873 </TR>
85874 <TR valign="top">
85875 <TD width=15% BGCOLOR=#FBF5EF>
85876 <B>MIO_PIN_27</B>
85877 </TD>
85878 <TD width=15% BGCOLOR=#FBF5EF>
85879 <B>0XF800076C</B>
85880 </TD>
85881 <TD width=10% BGCOLOR=#FBF5EF>
85882 <B>32</B>
85883 </TD>
85884 <TD width=10% BGCOLOR=#FBF5EF>
85885 <B>rw</B>
85886 </TD>
85887 <TD width=15% BGCOLOR=#FBF5EF>
85888 <B>0x00000000</B>
85889 </TD>
85890 <TD width=35% BGCOLOR=#FBF5EF>
85891 <B>--</B>
85892 </TD>
85893 </TR>
85894 </TABLE>
85895 <P>
85896 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
85897 <TR valign="top">
85898 <TD width=15% BGCOLOR=#C0FFC0>
85899 <B>Field Name</B>
85900 </TD>
85901 <TD width=15% BGCOLOR=#C0FFC0>
85902 <B>Bits</B>
85903 </TD>
85904 <TD width=10% BGCOLOR=#C0FFC0>
85905 <B>Mask</B>
85906 </TD>
85907 <TD width=10% BGCOLOR=#C0FFC0>
85908 <B>Value</B>
85909 </TD>
85910 <TD width=15% BGCOLOR=#C0FFC0>
85911 <B>Shifted Value</B>
85912 </TD>
85913 <TD width=35% BGCOLOR=#C0FFC0>
85914 <B>Description</B>
85915 </TD>
85916 </TR>
85917 <TR valign="top">
85918 <TD width=15% BGCOLOR=#FBF5EF>
85919 <B>TRI_ENABLE</B>
85920 </TD>
85921 <TD width=15% BGCOLOR=#FBF5EF>
85922 <B>0:0</B>
85923 </TD>
85924 <TD width=10% BGCOLOR=#FBF5EF>
85925 <B>1</B>
85926 </TD>
85927 <TD width=10% BGCOLOR=#FBF5EF>
85928 <B>1</B>
85929 </TD>
85930 <TD width=15% BGCOLOR=#FBF5EF>
85931 <B>1</B>
85932 </TD>
85933 <TD width=35% BGCOLOR=#FBF5EF>
85934 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
85935 </TD>
85936 </TR>
85937 <TR valign="top">
85938 <TD width=15% BGCOLOR=#FBF5EF>
85939 <B>L0_SEL</B>
85940 </TD>
85941 <TD width=15% BGCOLOR=#FBF5EF>
85942 <B>1:1</B>
85943 </TD>
85944 <TD width=10% BGCOLOR=#FBF5EF>
85945 <B>2</B>
85946 </TD>
85947 <TD width=10% BGCOLOR=#FBF5EF>
85948 <B>1</B>
85949 </TD>
85950 <TD width=15% BGCOLOR=#FBF5EF>
85951 <B>2</B>
85952 </TD>
85953 <TD width=35% BGCOLOR=#FBF5EF>
85954 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 0 RGMII Rx Control</B>
85955 </TD>
85956 </TR>
85957 <TR valign="top">
85958 <TD width=15% BGCOLOR=#FBF5EF>
85959 <B>L1_SEL</B>
85960 </TD>
85961 <TD width=15% BGCOLOR=#FBF5EF>
85962 <B>2:2</B>
85963 </TD>
85964 <TD width=10% BGCOLOR=#FBF5EF>
85965 <B>4</B>
85966 </TD>
85967 <TD width=10% BGCOLOR=#FBF5EF>
85968 <B>0</B>
85969 </TD>
85970 <TD width=15% BGCOLOR=#FBF5EF>
85971 <B>0</B>
85972 </TD>
85973 <TD width=35% BGCOLOR=#FBF5EF>
85974 <B>Level 1 Mux Select 0: Level 2 Mux 1: Trace Port Data Bit 1</B>
85975 </TD>
85976 </TR>
85977 <TR valign="top">
85978 <TD width=15% BGCOLOR=#FBF5EF>
85979 <B>L2_SEL</B>
85980 </TD>
85981 <TD width=15% BGCOLOR=#FBF5EF>
85982 <B>4:3</B>
85983 </TD>
85984 <TD width=10% BGCOLOR=#FBF5EF>
85985 <B>18</B>
85986 </TD>
85987 <TD width=10% BGCOLOR=#FBF5EF>
85988 <B>0</B>
85989 </TD>
85990 <TD width=15% BGCOLOR=#FBF5EF>
85991 <B>0</B>
85992 </TD>
85993 <TD width=35% BGCOLOR=#FBF5EF>
85994 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 12 10: reserved 11: SDIO 1 Power Control output</B>
85995 </TD>
85996 </TR>
85997 <TR valign="top">
85998 <TD width=15% BGCOLOR=#FBF5EF>
85999 <B>L3_SEL</B>
86000 </TD>
86001 <TD width=15% BGCOLOR=#FBF5EF>
86002 <B>7:5</B>
86003 </TD>
86004 <TD width=10% BGCOLOR=#FBF5EF>
86005 <B>e0</B>
86006 </TD>
86007 <TD width=10% BGCOLOR=#FBF5EF>
86008 <B>0</B>
86009 </TD>
86010 <TD width=15% BGCOLOR=#FBF5EF>
86011 <B>0</B>
86012 </TD>
86013 <TD width=35% BGCOLOR=#FBF5EF>
86014 <B>Level 3 Mux Select 000: GPIO 27 (bank 0) 001: CAN 0 Tx 010: I2C 0 Serial Data 011: SWDT Reset Out 100: SDIO 1 IO Bit 3 101: SPI 1 Slave Select 2 110: reserved 111: UART 0 TxD</B>
86015 </TD>
86016 </TR>
86017 <TR valign="top">
86018 <TD width=15% BGCOLOR=#FBF5EF>
86019 <B>Speed</B>
86020 </TD>
86021 <TD width=15% BGCOLOR=#FBF5EF>
86022 <B>8:8</B>
86023 </TD>
86024 <TD width=10% BGCOLOR=#FBF5EF>
86025 <B>100</B>
86026 </TD>
86027 <TD width=10% BGCOLOR=#FBF5EF>
86028 <B>0</B>
86029 </TD>
86030 <TD width=15% BGCOLOR=#FBF5EF>
86031 <B>0</B>
86032 </TD>
86033 <TD width=35% BGCOLOR=#FBF5EF>
86034 <B>Operates the same as MIO_PIN_00[Speed]</B>
86035 </TD>
86036 </TR>
86037 <TR valign="top">
86038 <TD width=15% BGCOLOR=#FBF5EF>
86039 <B>IO_Type</B>
86040 </TD>
86041 <TD width=15% BGCOLOR=#FBF5EF>
86042 <B>11:9</B>
86043 </TD>
86044 <TD width=10% BGCOLOR=#FBF5EF>
86045 <B>e00</B>
86046 </TD>
86047 <TD width=10% BGCOLOR=#FBF5EF>
86048 <B>4</B>
86049 </TD>
86050 <TD width=15% BGCOLOR=#FBF5EF>
86051 <B>800</B>
86052 </TD>
86053 <TD width=35% BGCOLOR=#FBF5EF>
86054 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
86055 </TD>
86056 </TR>
86057 <TR valign="top">
86058 <TD width=15% BGCOLOR=#FBF5EF>
86059 <B>PULLUP</B>
86060 </TD>
86061 <TD width=15% BGCOLOR=#FBF5EF>
86062 <B>12:12</B>
86063 </TD>
86064 <TD width=10% BGCOLOR=#FBF5EF>
86065 <B>1000</B>
86066 </TD>
86067 <TD width=10% BGCOLOR=#FBF5EF>
86068 <B>0</B>
86069 </TD>
86070 <TD width=15% BGCOLOR=#FBF5EF>
86071 <B>0</B>
86072 </TD>
86073 <TD width=35% BGCOLOR=#FBF5EF>
86074 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
86075 </TD>
86076 </TR>
86077 <TR valign="top">
86078 <TD width=15% BGCOLOR=#FBF5EF>
86079 <B>DisableRcvr</B>
86080 </TD>
86081 <TD width=15% BGCOLOR=#FBF5EF>
86082 <B>13:13</B>
86083 </TD>
86084 <TD width=10% BGCOLOR=#FBF5EF>
86085 <B>2000</B>
86086 </TD>
86087 <TD width=10% BGCOLOR=#FBF5EF>
86088 <B>0</B>
86089 </TD>
86090 <TD width=15% BGCOLOR=#FBF5EF>
86091 <B>0</B>
86092 </TD>
86093 <TD width=35% BGCOLOR=#FBF5EF>
86094 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
86095 </TD>
86096 </TR>
86097 <TR valign="top">
86098 <TD width=15% BGCOLOR=#C0C0C0>
86099 <B>MIO_PIN_27@0XF800076C</B>
86100 </TD>
86101 <TD width=15% BGCOLOR=#C0C0C0>
86102 <B>31:0</B>
86103 </TD>
86104 <TD width=10% BGCOLOR=#C0C0C0>
86105 <B>3fff</B>
86106 </TD>
86107 <TD width=10% BGCOLOR=#C0C0C0>
86108 <B></B>
86109 </TD>
86110 <TD width=15% BGCOLOR=#C0C0C0>
86111 <B>803</B>
86112 </TD>
86113 <TD width=35% BGCOLOR=#C0C0C0>
86114 <B>MIO Pin 27 Control</B>
86115 </TD>
86116 </TR>
86117 </TABLE>
86118 <P>
86119 <H2><a name="MIO_PIN_28">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_28</a></H2>
86120 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
86121 <TR valign="top">
86122 <TD width=15% BGCOLOR=#FFFF00>
86123 <B>Register Name</B>
86124 </TD>
86125 <TD width=15% BGCOLOR=#FFFF00>
86126 <B>Address</B>
86127 </TD>
86128 <TD width=10% BGCOLOR=#FFFF00>
86129 <B>Width</B>
86130 </TD>
86131 <TD width=10% BGCOLOR=#FFFF00>
86132 <B>Type</B>
86133 </TD>
86134 <TD width=15% BGCOLOR=#FFFF00>
86135 <B>Reset Value</B>
86136 </TD>
86137 <TD width=35% BGCOLOR=#FFFF00>
86138 <B>Description</B>
86139 </TD>
86140 </TR>
86141 <TR valign="top">
86142 <TD width=15% BGCOLOR=#FBF5EF>
86143 <B>MIO_PIN_28</B>
86144 </TD>
86145 <TD width=15% BGCOLOR=#FBF5EF>
86146 <B>0XF8000770</B>
86147 </TD>
86148 <TD width=10% BGCOLOR=#FBF5EF>
86149 <B>32</B>
86150 </TD>
86151 <TD width=10% BGCOLOR=#FBF5EF>
86152 <B>rw</B>
86153 </TD>
86154 <TD width=15% BGCOLOR=#FBF5EF>
86155 <B>0x00000000</B>
86156 </TD>
86157 <TD width=35% BGCOLOR=#FBF5EF>
86158 <B>--</B>
86159 </TD>
86160 </TR>
86161 </TABLE>
86162 <P>
86163 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
86164 <TR valign="top">
86165 <TD width=15% BGCOLOR=#C0FFC0>
86166 <B>Field Name</B>
86167 </TD>
86168 <TD width=15% BGCOLOR=#C0FFC0>
86169 <B>Bits</B>
86170 </TD>
86171 <TD width=10% BGCOLOR=#C0FFC0>
86172 <B>Mask</B>
86173 </TD>
86174 <TD width=10% BGCOLOR=#C0FFC0>
86175 <B>Value</B>
86176 </TD>
86177 <TD width=15% BGCOLOR=#C0FFC0>
86178 <B>Shifted Value</B>
86179 </TD>
86180 <TD width=35% BGCOLOR=#C0FFC0>
86181 <B>Description</B>
86182 </TD>
86183 </TR>
86184 <TR valign="top">
86185 <TD width=15% BGCOLOR=#FBF5EF>
86186 <B>TRI_ENABLE</B>
86187 </TD>
86188 <TD width=15% BGCOLOR=#FBF5EF>
86189 <B>0:0</B>
86190 </TD>
86191 <TD width=10% BGCOLOR=#FBF5EF>
86192 <B>1</B>
86193 </TD>
86194 <TD width=10% BGCOLOR=#FBF5EF>
86195 <B>0</B>
86196 </TD>
86197 <TD width=15% BGCOLOR=#FBF5EF>
86198 <B>0</B>
86199 </TD>
86200 <TD width=35% BGCOLOR=#FBF5EF>
86201 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
86202 </TD>
86203 </TR>
86204 <TR valign="top">
86205 <TD width=15% BGCOLOR=#FBF5EF>
86206 <B>L0_SEL</B>
86207 </TD>
86208 <TD width=15% BGCOLOR=#FBF5EF>
86209 <B>1:1</B>
86210 </TD>
86211 <TD width=10% BGCOLOR=#FBF5EF>
86212 <B>2</B>
86213 </TD>
86214 <TD width=10% BGCOLOR=#FBF5EF>
86215 <B>0</B>
86216 </TD>
86217 <TD width=15% BGCOLOR=#FBF5EF>
86218 <B>0</B>
86219 </TD>
86220 <TD width=35% BGCOLOR=#FBF5EF>
86221 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII Tx Clock</B>
86222 </TD>
86223 </TR>
86224 <TR valign="top">
86225 <TD width=15% BGCOLOR=#FBF5EF>
86226 <B>L1_SEL</B>
86227 </TD>
86228 <TD width=15% BGCOLOR=#FBF5EF>
86229 <B>2:2</B>
86230 </TD>
86231 <TD width=10% BGCOLOR=#FBF5EF>
86232 <B>4</B>
86233 </TD>
86234 <TD width=10% BGCOLOR=#FBF5EF>
86235 <B>1</B>
86236 </TD>
86237 <TD width=15% BGCOLOR=#FBF5EF>
86238 <B>4</B>
86239 </TD>
86240 <TD width=35% BGCOLOR=#FBF5EF>
86241 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 4</B>
86242 </TD>
86243 </TR>
86244 <TR valign="top">
86245 <TD width=15% BGCOLOR=#FBF5EF>
86246 <B>L2_SEL</B>
86247 </TD>
86248 <TD width=15% BGCOLOR=#FBF5EF>
86249 <B>4:3</B>
86250 </TD>
86251 <TD width=10% BGCOLOR=#FBF5EF>
86252 <B>18</B>
86253 </TD>
86254 <TD width=10% BGCOLOR=#FBF5EF>
86255 <B>0</B>
86256 </TD>
86257 <TD width=15% BGCOLOR=#FBF5EF>
86258 <B>0</B>
86259 </TD>
86260 <TD width=35% BGCOLOR=#FBF5EF>
86261 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 13 10: reserved 11: SDIO 0 Power Control output</B>
86262 </TD>
86263 </TR>
86264 <TR valign="top">
86265 <TD width=15% BGCOLOR=#FBF5EF>
86266 <B>L3_SEL</B>
86267 </TD>
86268 <TD width=15% BGCOLOR=#FBF5EF>
86269 <B>7:5</B>
86270 </TD>
86271 <TD width=10% BGCOLOR=#FBF5EF>
86272 <B>e0</B>
86273 </TD>
86274 <TD width=10% BGCOLOR=#FBF5EF>
86275 <B>0</B>
86276 </TD>
86277 <TD width=15% BGCOLOR=#FBF5EF>
86278 <B>0</B>
86279 </TD>
86280 <TD width=35% BGCOLOR=#FBF5EF>
86281 <B>Level 3 Mux Select 000: GPIO 28 (bank 0) 001: CAN 1 Tx 010: I2C 1 Serial Clock 011: reserved 100: SDIO 0 Clock 101: SPI 0 Serial Clock 110: TTC 1 Wave Out 111: UART 1 TxD</B>
86282 </TD>
86283 </TR>
86284 <TR valign="top">
86285 <TD width=15% BGCOLOR=#FBF5EF>
86286 <B>Speed</B>
86287 </TD>
86288 <TD width=15% BGCOLOR=#FBF5EF>
86289 <B>8:8</B>
86290 </TD>
86291 <TD width=10% BGCOLOR=#FBF5EF>
86292 <B>100</B>
86293 </TD>
86294 <TD width=10% BGCOLOR=#FBF5EF>
86295 <B>0</B>
86296 </TD>
86297 <TD width=15% BGCOLOR=#FBF5EF>
86298 <B>0</B>
86299 </TD>
86300 <TD width=35% BGCOLOR=#FBF5EF>
86301 <B>Operates the same as MIO_PIN_00[Speed]</B>
86302 </TD>
86303 </TR>
86304 <TR valign="top">
86305 <TD width=15% BGCOLOR=#FBF5EF>
86306 <B>IO_Type</B>
86307 </TD>
86308 <TD width=15% BGCOLOR=#FBF5EF>
86309 <B>11:9</B>
86310 </TD>
86311 <TD width=10% BGCOLOR=#FBF5EF>
86312 <B>e00</B>
86313 </TD>
86314 <TD width=10% BGCOLOR=#FBF5EF>
86315 <B>1</B>
86316 </TD>
86317 <TD width=15% BGCOLOR=#FBF5EF>
86318 <B>200</B>
86319 </TD>
86320 <TD width=35% BGCOLOR=#FBF5EF>
86321 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
86322 </TD>
86323 </TR>
86324 <TR valign="top">
86325 <TD width=15% BGCOLOR=#FBF5EF>
86326 <B>PULLUP</B>
86327 </TD>
86328 <TD width=15% BGCOLOR=#FBF5EF>
86329 <B>12:12</B>
86330 </TD>
86331 <TD width=10% BGCOLOR=#FBF5EF>
86332 <B>1000</B>
86333 </TD>
86334 <TD width=10% BGCOLOR=#FBF5EF>
86335 <B>0</B>
86336 </TD>
86337 <TD width=15% BGCOLOR=#FBF5EF>
86338 <B>0</B>
86339 </TD>
86340 <TD width=35% BGCOLOR=#FBF5EF>
86341 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
86342 </TD>
86343 </TR>
86344 <TR valign="top">
86345 <TD width=15% BGCOLOR=#FBF5EF>
86346 <B>DisableRcvr</B>
86347 </TD>
86348 <TD width=15% BGCOLOR=#FBF5EF>
86349 <B>13:13</B>
86350 </TD>
86351 <TD width=10% BGCOLOR=#FBF5EF>
86352 <B>2000</B>
86353 </TD>
86354 <TD width=10% BGCOLOR=#FBF5EF>
86355 <B>0</B>
86356 </TD>
86357 <TD width=15% BGCOLOR=#FBF5EF>
86358 <B>0</B>
86359 </TD>
86360 <TD width=35% BGCOLOR=#FBF5EF>
86361 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
86362 </TD>
86363 </TR>
86364 <TR valign="top">
86365 <TD width=15% BGCOLOR=#C0C0C0>
86366 <B>MIO_PIN_28@0XF8000770</B>
86367 </TD>
86368 <TD width=15% BGCOLOR=#C0C0C0>
86369 <B>31:0</B>
86370 </TD>
86371 <TD width=10% BGCOLOR=#C0C0C0>
86372 <B>3fff</B>
86373 </TD>
86374 <TD width=10% BGCOLOR=#C0C0C0>
86375 <B></B>
86376 </TD>
86377 <TD width=15% BGCOLOR=#C0C0C0>
86378 <B>204</B>
86379 </TD>
86380 <TD width=35% BGCOLOR=#C0C0C0>
86381 <B>MIO Pin 28 Control</B>
86382 </TD>
86383 </TR>
86384 </TABLE>
86385 <P>
86386 <H2><a name="MIO_PIN_29">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_29</a></H2>
86387 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
86388 <TR valign="top">
86389 <TD width=15% BGCOLOR=#FFFF00>
86390 <B>Register Name</B>
86391 </TD>
86392 <TD width=15% BGCOLOR=#FFFF00>
86393 <B>Address</B>
86394 </TD>
86395 <TD width=10% BGCOLOR=#FFFF00>
86396 <B>Width</B>
86397 </TD>
86398 <TD width=10% BGCOLOR=#FFFF00>
86399 <B>Type</B>
86400 </TD>
86401 <TD width=15% BGCOLOR=#FFFF00>
86402 <B>Reset Value</B>
86403 </TD>
86404 <TD width=35% BGCOLOR=#FFFF00>
86405 <B>Description</B>
86406 </TD>
86407 </TR>
86408 <TR valign="top">
86409 <TD width=15% BGCOLOR=#FBF5EF>
86410 <B>MIO_PIN_29</B>
86411 </TD>
86412 <TD width=15% BGCOLOR=#FBF5EF>
86413 <B>0XF8000774</B>
86414 </TD>
86415 <TD width=10% BGCOLOR=#FBF5EF>
86416 <B>32</B>
86417 </TD>
86418 <TD width=10% BGCOLOR=#FBF5EF>
86419 <B>rw</B>
86420 </TD>
86421 <TD width=15% BGCOLOR=#FBF5EF>
86422 <B>0x00000000</B>
86423 </TD>
86424 <TD width=35% BGCOLOR=#FBF5EF>
86425 <B>--</B>
86426 </TD>
86427 </TR>
86428 </TABLE>
86429 <P>
86430 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
86431 <TR valign="top">
86432 <TD width=15% BGCOLOR=#C0FFC0>
86433 <B>Field Name</B>
86434 </TD>
86435 <TD width=15% BGCOLOR=#C0FFC0>
86436 <B>Bits</B>
86437 </TD>
86438 <TD width=10% BGCOLOR=#C0FFC0>
86439 <B>Mask</B>
86440 </TD>
86441 <TD width=10% BGCOLOR=#C0FFC0>
86442 <B>Value</B>
86443 </TD>
86444 <TD width=15% BGCOLOR=#C0FFC0>
86445 <B>Shifted Value</B>
86446 </TD>
86447 <TD width=35% BGCOLOR=#C0FFC0>
86448 <B>Description</B>
86449 </TD>
86450 </TR>
86451 <TR valign="top">
86452 <TD width=15% BGCOLOR=#FBF5EF>
86453 <B>TRI_ENABLE</B>
86454 </TD>
86455 <TD width=15% BGCOLOR=#FBF5EF>
86456 <B>0:0</B>
86457 </TD>
86458 <TD width=10% BGCOLOR=#FBF5EF>
86459 <B>1</B>
86460 </TD>
86461 <TD width=10% BGCOLOR=#FBF5EF>
86462 <B>1</B>
86463 </TD>
86464 <TD width=15% BGCOLOR=#FBF5EF>
86465 <B>1</B>
86466 </TD>
86467 <TD width=35% BGCOLOR=#FBF5EF>
86468 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
86469 </TD>
86470 </TR>
86471 <TR valign="top">
86472 <TD width=15% BGCOLOR=#FBF5EF>
86473 <B>L0_SEL</B>
86474 </TD>
86475 <TD width=15% BGCOLOR=#FBF5EF>
86476 <B>1:1</B>
86477 </TD>
86478 <TD width=10% BGCOLOR=#FBF5EF>
86479 <B>2</B>
86480 </TD>
86481 <TD width=10% BGCOLOR=#FBF5EF>
86482 <B>0</B>
86483 </TD>
86484 <TD width=15% BGCOLOR=#FBF5EF>
86485 <B>0</B>
86486 </TD>
86487 <TD width=35% BGCOLOR=#FBF5EF>
86488 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII TxD Bit 0</B>
86489 </TD>
86490 </TR>
86491 <TR valign="top">
86492 <TD width=15% BGCOLOR=#FBF5EF>
86493 <B>L1_SEL</B>
86494 </TD>
86495 <TD width=15% BGCOLOR=#FBF5EF>
86496 <B>2:2</B>
86497 </TD>
86498 <TD width=10% BGCOLOR=#FBF5EF>
86499 <B>4</B>
86500 </TD>
86501 <TD width=10% BGCOLOR=#FBF5EF>
86502 <B>1</B>
86503 </TD>
86504 <TD width=15% BGCOLOR=#FBF5EF>
86505 <B>4</B>
86506 </TD>
86507 <TD width=35% BGCOLOR=#FBF5EF>
86508 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Direction</B>
86509 </TD>
86510 </TR>
86511 <TR valign="top">
86512 <TD width=15% BGCOLOR=#FBF5EF>
86513 <B>L2_SEL</B>
86514 </TD>
86515 <TD width=15% BGCOLOR=#FBF5EF>
86516 <B>4:3</B>
86517 </TD>
86518 <TD width=10% BGCOLOR=#FBF5EF>
86519 <B>18</B>
86520 </TD>
86521 <TD width=10% BGCOLOR=#FBF5EF>
86522 <B>0</B>
86523 </TD>
86524 <TD width=15% BGCOLOR=#FBF5EF>
86525 <B>0</B>
86526 </TD>
86527 <TD width=35% BGCOLOR=#FBF5EF>
86528 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 14 10: reserved 11: SDIO 1 Power Control output</B>
86529 </TD>
86530 </TR>
86531 <TR valign="top">
86532 <TD width=15% BGCOLOR=#FBF5EF>
86533 <B>L3_SEL</B>
86534 </TD>
86535 <TD width=15% BGCOLOR=#FBF5EF>
86536 <B>7:5</B>
86537 </TD>
86538 <TD width=10% BGCOLOR=#FBF5EF>
86539 <B>e0</B>
86540 </TD>
86541 <TD width=10% BGCOLOR=#FBF5EF>
86542 <B>0</B>
86543 </TD>
86544 <TD width=15% BGCOLOR=#FBF5EF>
86545 <B>0</B>
86546 </TD>
86547 <TD width=35% BGCOLOR=#FBF5EF>
86548 <B>Level 3 Mux Select 000: GPIO 29 (bank 0) 001: CAN 1 Rx 010: I2C 1 Serial Data 011: reserved 100: SDIO 0 Command 101: SPI 0 MISO 110: TTC 1 Clock Input 111: UART 1 RxD</B>
86549 </TD>
86550 </TR>
86551 <TR valign="top">
86552 <TD width=15% BGCOLOR=#FBF5EF>
86553 <B>Speed</B>
86554 </TD>
86555 <TD width=15% BGCOLOR=#FBF5EF>
86556 <B>8:8</B>
86557 </TD>
86558 <TD width=10% BGCOLOR=#FBF5EF>
86559 <B>100</B>
86560 </TD>
86561 <TD width=10% BGCOLOR=#FBF5EF>
86562 <B>0</B>
86563 </TD>
86564 <TD width=15% BGCOLOR=#FBF5EF>
86565 <B>0</B>
86566 </TD>
86567 <TD width=35% BGCOLOR=#FBF5EF>
86568 <B>Operates the same as MIO_PIN_00[Speed]</B>
86569 </TD>
86570 </TR>
86571 <TR valign="top">
86572 <TD width=15% BGCOLOR=#FBF5EF>
86573 <B>IO_Type</B>
86574 </TD>
86575 <TD width=15% BGCOLOR=#FBF5EF>
86576 <B>11:9</B>
86577 </TD>
86578 <TD width=10% BGCOLOR=#FBF5EF>
86579 <B>e00</B>
86580 </TD>
86581 <TD width=10% BGCOLOR=#FBF5EF>
86582 <B>1</B>
86583 </TD>
86584 <TD width=15% BGCOLOR=#FBF5EF>
86585 <B>200</B>
86586 </TD>
86587 <TD width=35% BGCOLOR=#FBF5EF>
86588 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
86589 </TD>
86590 </TR>
86591 <TR valign="top">
86592 <TD width=15% BGCOLOR=#FBF5EF>
86593 <B>PULLUP</B>
86594 </TD>
86595 <TD width=15% BGCOLOR=#FBF5EF>
86596 <B>12:12</B>
86597 </TD>
86598 <TD width=10% BGCOLOR=#FBF5EF>
86599 <B>1000</B>
86600 </TD>
86601 <TD width=10% BGCOLOR=#FBF5EF>
86602 <B>0</B>
86603 </TD>
86604 <TD width=15% BGCOLOR=#FBF5EF>
86605 <B>0</B>
86606 </TD>
86607 <TD width=35% BGCOLOR=#FBF5EF>
86608 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
86609 </TD>
86610 </TR>
86611 <TR valign="top">
86612 <TD width=15% BGCOLOR=#FBF5EF>
86613 <B>DisableRcvr</B>
86614 </TD>
86615 <TD width=15% BGCOLOR=#FBF5EF>
86616 <B>13:13</B>
86617 </TD>
86618 <TD width=10% BGCOLOR=#FBF5EF>
86619 <B>2000</B>
86620 </TD>
86621 <TD width=10% BGCOLOR=#FBF5EF>
86622 <B>0</B>
86623 </TD>
86624 <TD width=15% BGCOLOR=#FBF5EF>
86625 <B>0</B>
86626 </TD>
86627 <TD width=35% BGCOLOR=#FBF5EF>
86628 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
86629 </TD>
86630 </TR>
86631 <TR valign="top">
86632 <TD width=15% BGCOLOR=#C0C0C0>
86633 <B>MIO_PIN_29@0XF8000774</B>
86634 </TD>
86635 <TD width=15% BGCOLOR=#C0C0C0>
86636 <B>31:0</B>
86637 </TD>
86638 <TD width=10% BGCOLOR=#C0C0C0>
86639 <B>3fff</B>
86640 </TD>
86641 <TD width=10% BGCOLOR=#C0C0C0>
86642 <B></B>
86643 </TD>
86644 <TD width=15% BGCOLOR=#C0C0C0>
86645 <B>205</B>
86646 </TD>
86647 <TD width=35% BGCOLOR=#C0C0C0>
86648 <B>MIO Pin 29 Control</B>
86649 </TD>
86650 </TR>
86651 </TABLE>
86652 <P>
86653 <H2><a name="MIO_PIN_30">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_30</a></H2>
86654 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
86655 <TR valign="top">
86656 <TD width=15% BGCOLOR=#FFFF00>
86657 <B>Register Name</B>
86658 </TD>
86659 <TD width=15% BGCOLOR=#FFFF00>
86660 <B>Address</B>
86661 </TD>
86662 <TD width=10% BGCOLOR=#FFFF00>
86663 <B>Width</B>
86664 </TD>
86665 <TD width=10% BGCOLOR=#FFFF00>
86666 <B>Type</B>
86667 </TD>
86668 <TD width=15% BGCOLOR=#FFFF00>
86669 <B>Reset Value</B>
86670 </TD>
86671 <TD width=35% BGCOLOR=#FFFF00>
86672 <B>Description</B>
86673 </TD>
86674 </TR>
86675 <TR valign="top">
86676 <TD width=15% BGCOLOR=#FBF5EF>
86677 <B>MIO_PIN_30</B>
86678 </TD>
86679 <TD width=15% BGCOLOR=#FBF5EF>
86680 <B>0XF8000778</B>
86681 </TD>
86682 <TD width=10% BGCOLOR=#FBF5EF>
86683 <B>32</B>
86684 </TD>
86685 <TD width=10% BGCOLOR=#FBF5EF>
86686 <B>rw</B>
86687 </TD>
86688 <TD width=15% BGCOLOR=#FBF5EF>
86689 <B>0x00000000</B>
86690 </TD>
86691 <TD width=35% BGCOLOR=#FBF5EF>
86692 <B>--</B>
86693 </TD>
86694 </TR>
86695 </TABLE>
86696 <P>
86697 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
86698 <TR valign="top">
86699 <TD width=15% BGCOLOR=#C0FFC0>
86700 <B>Field Name</B>
86701 </TD>
86702 <TD width=15% BGCOLOR=#C0FFC0>
86703 <B>Bits</B>
86704 </TD>
86705 <TD width=10% BGCOLOR=#C0FFC0>
86706 <B>Mask</B>
86707 </TD>
86708 <TD width=10% BGCOLOR=#C0FFC0>
86709 <B>Value</B>
86710 </TD>
86711 <TD width=15% BGCOLOR=#C0FFC0>
86712 <B>Shifted Value</B>
86713 </TD>
86714 <TD width=35% BGCOLOR=#C0FFC0>
86715 <B>Description</B>
86716 </TD>
86717 </TR>
86718 <TR valign="top">
86719 <TD width=15% BGCOLOR=#FBF5EF>
86720 <B>TRI_ENABLE</B>
86721 </TD>
86722 <TD width=15% BGCOLOR=#FBF5EF>
86723 <B>0:0</B>
86724 </TD>
86725 <TD width=10% BGCOLOR=#FBF5EF>
86726 <B>1</B>
86727 </TD>
86728 <TD width=10% BGCOLOR=#FBF5EF>
86729 <B>0</B>
86730 </TD>
86731 <TD width=15% BGCOLOR=#FBF5EF>
86732 <B>0</B>
86733 </TD>
86734 <TD width=35% BGCOLOR=#FBF5EF>
86735 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
86736 </TD>
86737 </TR>
86738 <TR valign="top">
86739 <TD width=15% BGCOLOR=#FBF5EF>
86740 <B>L0_SEL</B>
86741 </TD>
86742 <TD width=15% BGCOLOR=#FBF5EF>
86743 <B>1:1</B>
86744 </TD>
86745 <TD width=10% BGCOLOR=#FBF5EF>
86746 <B>2</B>
86747 </TD>
86748 <TD width=10% BGCOLOR=#FBF5EF>
86749 <B>0</B>
86750 </TD>
86751 <TD width=15% BGCOLOR=#FBF5EF>
86752 <B>0</B>
86753 </TD>
86754 <TD width=35% BGCOLOR=#FBF5EF>
86755 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII TxD Bit 1</B>
86756 </TD>
86757 </TR>
86758 <TR valign="top">
86759 <TD width=15% BGCOLOR=#FBF5EF>
86760 <B>L1_SEL</B>
86761 </TD>
86762 <TD width=15% BGCOLOR=#FBF5EF>
86763 <B>2:2</B>
86764 </TD>
86765 <TD width=10% BGCOLOR=#FBF5EF>
86766 <B>4</B>
86767 </TD>
86768 <TD width=10% BGCOLOR=#FBF5EF>
86769 <B>1</B>
86770 </TD>
86771 <TD width=15% BGCOLOR=#FBF5EF>
86772 <B>4</B>
86773 </TD>
86774 <TD width=35% BGCOLOR=#FBF5EF>
86775 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Stop</B>
86776 </TD>
86777 </TR>
86778 <TR valign="top">
86779 <TD width=15% BGCOLOR=#FBF5EF>
86780 <B>L2_SEL</B>
86781 </TD>
86782 <TD width=15% BGCOLOR=#FBF5EF>
86783 <B>4:3</B>
86784 </TD>
86785 <TD width=10% BGCOLOR=#FBF5EF>
86786 <B>18</B>
86787 </TD>
86788 <TD width=10% BGCOLOR=#FBF5EF>
86789 <B>0</B>
86790 </TD>
86791 <TD width=15% BGCOLOR=#FBF5EF>
86792 <B>0</B>
86793 </TD>
86794 <TD width=35% BGCOLOR=#FBF5EF>
86795 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 15 10: reserved 11: SDIO 0 Power Control output</B>
86796 </TD>
86797 </TR>
86798 <TR valign="top">
86799 <TD width=15% BGCOLOR=#FBF5EF>
86800 <B>L3_SEL</B>
86801 </TD>
86802 <TD width=15% BGCOLOR=#FBF5EF>
86803 <B>7:5</B>
86804 </TD>
86805 <TD width=10% BGCOLOR=#FBF5EF>
86806 <B>e0</B>
86807 </TD>
86808 <TD width=10% BGCOLOR=#FBF5EF>
86809 <B>0</B>
86810 </TD>
86811 <TD width=15% BGCOLOR=#FBF5EF>
86812 <B>0</B>
86813 </TD>
86814 <TD width=35% BGCOLOR=#FBF5EF>
86815 <B>Level 3 Mux Select 000: GPIO 30 (bank 0) 001: CAN 0 Rx 010: I2C 0 Serial Clock 011: reserved 100: SDIO 0 IO Bit 0 101: SPI 0 Slave Select 0 110: TTC 0 Wave Out 111: UART 0 RxD</B>
86816 </TD>
86817 </TR>
86818 <TR valign="top">
86819 <TD width=15% BGCOLOR=#FBF5EF>
86820 <B>Speed</B>
86821 </TD>
86822 <TD width=15% BGCOLOR=#FBF5EF>
86823 <B>8:8</B>
86824 </TD>
86825 <TD width=10% BGCOLOR=#FBF5EF>
86826 <B>100</B>
86827 </TD>
86828 <TD width=10% BGCOLOR=#FBF5EF>
86829 <B>0</B>
86830 </TD>
86831 <TD width=15% BGCOLOR=#FBF5EF>
86832 <B>0</B>
86833 </TD>
86834 <TD width=35% BGCOLOR=#FBF5EF>
86835 <B>Operates the same as MIO_PIN_00[Speed]</B>
86836 </TD>
86837 </TR>
86838 <TR valign="top">
86839 <TD width=15% BGCOLOR=#FBF5EF>
86840 <B>IO_Type</B>
86841 </TD>
86842 <TD width=15% BGCOLOR=#FBF5EF>
86843 <B>11:9</B>
86844 </TD>
86845 <TD width=10% BGCOLOR=#FBF5EF>
86846 <B>e00</B>
86847 </TD>
86848 <TD width=10% BGCOLOR=#FBF5EF>
86849 <B>1</B>
86850 </TD>
86851 <TD width=15% BGCOLOR=#FBF5EF>
86852 <B>200</B>
86853 </TD>
86854 <TD width=35% BGCOLOR=#FBF5EF>
86855 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
86856 </TD>
86857 </TR>
86858 <TR valign="top">
86859 <TD width=15% BGCOLOR=#FBF5EF>
86860 <B>PULLUP</B>
86861 </TD>
86862 <TD width=15% BGCOLOR=#FBF5EF>
86863 <B>12:12</B>
86864 </TD>
86865 <TD width=10% BGCOLOR=#FBF5EF>
86866 <B>1000</B>
86867 </TD>
86868 <TD width=10% BGCOLOR=#FBF5EF>
86869 <B>0</B>
86870 </TD>
86871 <TD width=15% BGCOLOR=#FBF5EF>
86872 <B>0</B>
86873 </TD>
86874 <TD width=35% BGCOLOR=#FBF5EF>
86875 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
86876 </TD>
86877 </TR>
86878 <TR valign="top">
86879 <TD width=15% BGCOLOR=#FBF5EF>
86880 <B>DisableRcvr</B>
86881 </TD>
86882 <TD width=15% BGCOLOR=#FBF5EF>
86883 <B>13:13</B>
86884 </TD>
86885 <TD width=10% BGCOLOR=#FBF5EF>
86886 <B>2000</B>
86887 </TD>
86888 <TD width=10% BGCOLOR=#FBF5EF>
86889 <B>0</B>
86890 </TD>
86891 <TD width=15% BGCOLOR=#FBF5EF>
86892 <B>0</B>
86893 </TD>
86894 <TD width=35% BGCOLOR=#FBF5EF>
86895 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
86896 </TD>
86897 </TR>
86898 <TR valign="top">
86899 <TD width=15% BGCOLOR=#C0C0C0>
86900 <B>MIO_PIN_30@0XF8000778</B>
86901 </TD>
86902 <TD width=15% BGCOLOR=#C0C0C0>
86903 <B>31:0</B>
86904 </TD>
86905 <TD width=10% BGCOLOR=#C0C0C0>
86906 <B>3fff</B>
86907 </TD>
86908 <TD width=10% BGCOLOR=#C0C0C0>
86909 <B></B>
86910 </TD>
86911 <TD width=15% BGCOLOR=#C0C0C0>
86912 <B>204</B>
86913 </TD>
86914 <TD width=35% BGCOLOR=#C0C0C0>
86915 <B>MIO Pin 30 Control</B>
86916 </TD>
86917 </TR>
86918 </TABLE>
86919 <P>
86920 <H2><a name="MIO_PIN_31">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_31</a></H2>
86921 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
86922 <TR valign="top">
86923 <TD width=15% BGCOLOR=#FFFF00>
86924 <B>Register Name</B>
86925 </TD>
86926 <TD width=15% BGCOLOR=#FFFF00>
86927 <B>Address</B>
86928 </TD>
86929 <TD width=10% BGCOLOR=#FFFF00>
86930 <B>Width</B>
86931 </TD>
86932 <TD width=10% BGCOLOR=#FFFF00>
86933 <B>Type</B>
86934 </TD>
86935 <TD width=15% BGCOLOR=#FFFF00>
86936 <B>Reset Value</B>
86937 </TD>
86938 <TD width=35% BGCOLOR=#FFFF00>
86939 <B>Description</B>
86940 </TD>
86941 </TR>
86942 <TR valign="top">
86943 <TD width=15% BGCOLOR=#FBF5EF>
86944 <B>MIO_PIN_31</B>
86945 </TD>
86946 <TD width=15% BGCOLOR=#FBF5EF>
86947 <B>0XF800077C</B>
86948 </TD>
86949 <TD width=10% BGCOLOR=#FBF5EF>
86950 <B>32</B>
86951 </TD>
86952 <TD width=10% BGCOLOR=#FBF5EF>
86953 <B>rw</B>
86954 </TD>
86955 <TD width=15% BGCOLOR=#FBF5EF>
86956 <B>0x00000000</B>
86957 </TD>
86958 <TD width=35% BGCOLOR=#FBF5EF>
86959 <B>--</B>
86960 </TD>
86961 </TR>
86962 </TABLE>
86963 <P>
86964 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
86965 <TR valign="top">
86966 <TD width=15% BGCOLOR=#C0FFC0>
86967 <B>Field Name</B>
86968 </TD>
86969 <TD width=15% BGCOLOR=#C0FFC0>
86970 <B>Bits</B>
86971 </TD>
86972 <TD width=10% BGCOLOR=#C0FFC0>
86973 <B>Mask</B>
86974 </TD>
86975 <TD width=10% BGCOLOR=#C0FFC0>
86976 <B>Value</B>
86977 </TD>
86978 <TD width=15% BGCOLOR=#C0FFC0>
86979 <B>Shifted Value</B>
86980 </TD>
86981 <TD width=35% BGCOLOR=#C0FFC0>
86982 <B>Description</B>
86983 </TD>
86984 </TR>
86985 <TR valign="top">
86986 <TD width=15% BGCOLOR=#FBF5EF>
86987 <B>TRI_ENABLE</B>
86988 </TD>
86989 <TD width=15% BGCOLOR=#FBF5EF>
86990 <B>0:0</B>
86991 </TD>
86992 <TD width=10% BGCOLOR=#FBF5EF>
86993 <B>1</B>
86994 </TD>
86995 <TD width=10% BGCOLOR=#FBF5EF>
86996 <B>1</B>
86997 </TD>
86998 <TD width=15% BGCOLOR=#FBF5EF>
86999 <B>1</B>
87000 </TD>
87001 <TD width=35% BGCOLOR=#FBF5EF>
87002 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
87003 </TD>
87004 </TR>
87005 <TR valign="top">
87006 <TD width=15% BGCOLOR=#FBF5EF>
87007 <B>L0_SEL</B>
87008 </TD>
87009 <TD width=15% BGCOLOR=#FBF5EF>
87010 <B>1:1</B>
87011 </TD>
87012 <TD width=10% BGCOLOR=#FBF5EF>
87013 <B>2</B>
87014 </TD>
87015 <TD width=10% BGCOLOR=#FBF5EF>
87016 <B>0</B>
87017 </TD>
87018 <TD width=15% BGCOLOR=#FBF5EF>
87019 <B>0</B>
87020 </TD>
87021 <TD width=35% BGCOLOR=#FBF5EF>
87022 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII TxD Bit 2</B>
87023 </TD>
87024 </TR>
87025 <TR valign="top">
87026 <TD width=15% BGCOLOR=#FBF5EF>
87027 <B>L1_SEL</B>
87028 </TD>
87029 <TD width=15% BGCOLOR=#FBF5EF>
87030 <B>2:2</B>
87031 </TD>
87032 <TD width=10% BGCOLOR=#FBF5EF>
87033 <B>4</B>
87034 </TD>
87035 <TD width=10% BGCOLOR=#FBF5EF>
87036 <B>1</B>
87037 </TD>
87038 <TD width=15% BGCOLOR=#FBF5EF>
87039 <B>4</B>
87040 </TD>
87041 <TD width=35% BGCOLOR=#FBF5EF>
87042 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Next</B>
87043 </TD>
87044 </TR>
87045 <TR valign="top">
87046 <TD width=15% BGCOLOR=#FBF5EF>
87047 <B>L2_SEL</B>
87048 </TD>
87049 <TD width=15% BGCOLOR=#FBF5EF>
87050 <B>4:3</B>
87051 </TD>
87052 <TD width=10% BGCOLOR=#FBF5EF>
87053 <B>18</B>
87054 </TD>
87055 <TD width=10% BGCOLOR=#FBF5EF>
87056 <B>0</B>
87057 </TD>
87058 <TD width=15% BGCOLOR=#FBF5EF>
87059 <B>0</B>
87060 </TD>
87061 <TD width=35% BGCOLOR=#FBF5EF>
87062 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 16 10: reserved 11: SDIO 1 Power Control output</B>
87063 </TD>
87064 </TR>
87065 <TR valign="top">
87066 <TD width=15% BGCOLOR=#FBF5EF>
87067 <B>L3_SEL</B>
87068 </TD>
87069 <TD width=15% BGCOLOR=#FBF5EF>
87070 <B>7:5</B>
87071 </TD>
87072 <TD width=10% BGCOLOR=#FBF5EF>
87073 <B>e0</B>
87074 </TD>
87075 <TD width=10% BGCOLOR=#FBF5EF>
87076 <B>0</B>
87077 </TD>
87078 <TD width=15% BGCOLOR=#FBF5EF>
87079 <B>0</B>
87080 </TD>
87081 <TD width=35% BGCOLOR=#FBF5EF>
87082 <B>Level 3 Mux Select 000: GPIO 31 (bank 0) 001: CAN 0 Tx 010: I2C 0 Serial Data 011: reserved 100: SDIO 0 IO Bit 1 101: SPI 0 Slave Select 1 110: TTC 0 Clock Intput 111: UART 0 TxD</B>
87083 </TD>
87084 </TR>
87085 <TR valign="top">
87086 <TD width=15% BGCOLOR=#FBF5EF>
87087 <B>Speed</B>
87088 </TD>
87089 <TD width=15% BGCOLOR=#FBF5EF>
87090 <B>8:8</B>
87091 </TD>
87092 <TD width=10% BGCOLOR=#FBF5EF>
87093 <B>100</B>
87094 </TD>
87095 <TD width=10% BGCOLOR=#FBF5EF>
87096 <B>0</B>
87097 </TD>
87098 <TD width=15% BGCOLOR=#FBF5EF>
87099 <B>0</B>
87100 </TD>
87101 <TD width=35% BGCOLOR=#FBF5EF>
87102 <B>Operates the same as MIO_PIN_00[Speed]</B>
87103 </TD>
87104 </TR>
87105 <TR valign="top">
87106 <TD width=15% BGCOLOR=#FBF5EF>
87107 <B>IO_Type</B>
87108 </TD>
87109 <TD width=15% BGCOLOR=#FBF5EF>
87110 <B>11:9</B>
87111 </TD>
87112 <TD width=10% BGCOLOR=#FBF5EF>
87113 <B>e00</B>
87114 </TD>
87115 <TD width=10% BGCOLOR=#FBF5EF>
87116 <B>1</B>
87117 </TD>
87118 <TD width=15% BGCOLOR=#FBF5EF>
87119 <B>200</B>
87120 </TD>
87121 <TD width=35% BGCOLOR=#FBF5EF>
87122 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
87123 </TD>
87124 </TR>
87125 <TR valign="top">
87126 <TD width=15% BGCOLOR=#FBF5EF>
87127 <B>PULLUP</B>
87128 </TD>
87129 <TD width=15% BGCOLOR=#FBF5EF>
87130 <B>12:12</B>
87131 </TD>
87132 <TD width=10% BGCOLOR=#FBF5EF>
87133 <B>1000</B>
87134 </TD>
87135 <TD width=10% BGCOLOR=#FBF5EF>
87136 <B>0</B>
87137 </TD>
87138 <TD width=15% BGCOLOR=#FBF5EF>
87139 <B>0</B>
87140 </TD>
87141 <TD width=35% BGCOLOR=#FBF5EF>
87142 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
87143 </TD>
87144 </TR>
87145 <TR valign="top">
87146 <TD width=15% BGCOLOR=#FBF5EF>
87147 <B>DisableRcvr</B>
87148 </TD>
87149 <TD width=15% BGCOLOR=#FBF5EF>
87150 <B>13:13</B>
87151 </TD>
87152 <TD width=10% BGCOLOR=#FBF5EF>
87153 <B>2000</B>
87154 </TD>
87155 <TD width=10% BGCOLOR=#FBF5EF>
87156 <B>0</B>
87157 </TD>
87158 <TD width=15% BGCOLOR=#FBF5EF>
87159 <B>0</B>
87160 </TD>
87161 <TD width=35% BGCOLOR=#FBF5EF>
87162 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
87163 </TD>
87164 </TR>
87165 <TR valign="top">
87166 <TD width=15% BGCOLOR=#C0C0C0>
87167 <B>MIO_PIN_31@0XF800077C</B>
87168 </TD>
87169 <TD width=15% BGCOLOR=#C0C0C0>
87170 <B>31:0</B>
87171 </TD>
87172 <TD width=10% BGCOLOR=#C0C0C0>
87173 <B>3fff</B>
87174 </TD>
87175 <TD width=10% BGCOLOR=#C0C0C0>
87176 <B></B>
87177 </TD>
87178 <TD width=15% BGCOLOR=#C0C0C0>
87179 <B>205</B>
87180 </TD>
87181 <TD width=35% BGCOLOR=#C0C0C0>
87182 <B>MIO Pin 31 Control</B>
87183 </TD>
87184 </TR>
87185 </TABLE>
87186 <P>
87187 <H2><a name="MIO_PIN_32">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_32</a></H2>
87188 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
87189 <TR valign="top">
87190 <TD width=15% BGCOLOR=#FFFF00>
87191 <B>Register Name</B>
87192 </TD>
87193 <TD width=15% BGCOLOR=#FFFF00>
87194 <B>Address</B>
87195 </TD>
87196 <TD width=10% BGCOLOR=#FFFF00>
87197 <B>Width</B>
87198 </TD>
87199 <TD width=10% BGCOLOR=#FFFF00>
87200 <B>Type</B>
87201 </TD>
87202 <TD width=15% BGCOLOR=#FFFF00>
87203 <B>Reset Value</B>
87204 </TD>
87205 <TD width=35% BGCOLOR=#FFFF00>
87206 <B>Description</B>
87207 </TD>
87208 </TR>
87209 <TR valign="top">
87210 <TD width=15% BGCOLOR=#FBF5EF>
87211 <B>MIO_PIN_32</B>
87212 </TD>
87213 <TD width=15% BGCOLOR=#FBF5EF>
87214 <B>0XF8000780</B>
87215 </TD>
87216 <TD width=10% BGCOLOR=#FBF5EF>
87217 <B>32</B>
87218 </TD>
87219 <TD width=10% BGCOLOR=#FBF5EF>
87220 <B>rw</B>
87221 </TD>
87222 <TD width=15% BGCOLOR=#FBF5EF>
87223 <B>0x00000000</B>
87224 </TD>
87225 <TD width=35% BGCOLOR=#FBF5EF>
87226 <B>--</B>
87227 </TD>
87228 </TR>
87229 </TABLE>
87230 <P>
87231 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
87232 <TR valign="top">
87233 <TD width=15% BGCOLOR=#C0FFC0>
87234 <B>Field Name</B>
87235 </TD>
87236 <TD width=15% BGCOLOR=#C0FFC0>
87237 <B>Bits</B>
87238 </TD>
87239 <TD width=10% BGCOLOR=#C0FFC0>
87240 <B>Mask</B>
87241 </TD>
87242 <TD width=10% BGCOLOR=#C0FFC0>
87243 <B>Value</B>
87244 </TD>
87245 <TD width=15% BGCOLOR=#C0FFC0>
87246 <B>Shifted Value</B>
87247 </TD>
87248 <TD width=35% BGCOLOR=#C0FFC0>
87249 <B>Description</B>
87250 </TD>
87251 </TR>
87252 <TR valign="top">
87253 <TD width=15% BGCOLOR=#FBF5EF>
87254 <B>TRI_ENABLE</B>
87255 </TD>
87256 <TD width=15% BGCOLOR=#FBF5EF>
87257 <B>0:0</B>
87258 </TD>
87259 <TD width=10% BGCOLOR=#FBF5EF>
87260 <B>1</B>
87261 </TD>
87262 <TD width=10% BGCOLOR=#FBF5EF>
87263 <B>0</B>
87264 </TD>
87265 <TD width=15% BGCOLOR=#FBF5EF>
87266 <B>0</B>
87267 </TD>
87268 <TD width=35% BGCOLOR=#FBF5EF>
87269 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
87270 </TD>
87271 </TR>
87272 <TR valign="top">
87273 <TD width=15% BGCOLOR=#FBF5EF>
87274 <B>L0_SEL</B>
87275 </TD>
87276 <TD width=15% BGCOLOR=#FBF5EF>
87277 <B>1:1</B>
87278 </TD>
87279 <TD width=10% BGCOLOR=#FBF5EF>
87280 <B>2</B>
87281 </TD>
87282 <TD width=10% BGCOLOR=#FBF5EF>
87283 <B>0</B>
87284 </TD>
87285 <TD width=15% BGCOLOR=#FBF5EF>
87286 <B>0</B>
87287 </TD>
87288 <TD width=35% BGCOLOR=#FBF5EF>
87289 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII TxD Bit 3</B>
87290 </TD>
87291 </TR>
87292 <TR valign="top">
87293 <TD width=15% BGCOLOR=#FBF5EF>
87294 <B>L1_SEL</B>
87295 </TD>
87296 <TD width=15% BGCOLOR=#FBF5EF>
87297 <B>2:2</B>
87298 </TD>
87299 <TD width=10% BGCOLOR=#FBF5EF>
87300 <B>4</B>
87301 </TD>
87302 <TD width=10% BGCOLOR=#FBF5EF>
87303 <B>1</B>
87304 </TD>
87305 <TD width=15% BGCOLOR=#FBF5EF>
87306 <B>4</B>
87307 </TD>
87308 <TD width=35% BGCOLOR=#FBF5EF>
87309 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 0</B>
87310 </TD>
87311 </TR>
87312 <TR valign="top">
87313 <TD width=15% BGCOLOR=#FBF5EF>
87314 <B>L2_SEL</B>
87315 </TD>
87316 <TD width=15% BGCOLOR=#FBF5EF>
87317 <B>4:3</B>
87318 </TD>
87319 <TD width=10% BGCOLOR=#FBF5EF>
87320 <B>18</B>
87321 </TD>
87322 <TD width=10% BGCOLOR=#FBF5EF>
87323 <B>0</B>
87324 </TD>
87325 <TD width=15% BGCOLOR=#FBF5EF>
87326 <B>0</B>
87327 </TD>
87328 <TD width=35% BGCOLOR=#FBF5EF>
87329 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 17 10: reserved 11: SDIO 0 Power Control output</B>
87330 </TD>
87331 </TR>
87332 <TR valign="top">
87333 <TD width=15% BGCOLOR=#FBF5EF>
87334 <B>L3_SEL</B>
87335 </TD>
87336 <TD width=15% BGCOLOR=#FBF5EF>
87337 <B>7:5</B>
87338 </TD>
87339 <TD width=10% BGCOLOR=#FBF5EF>
87340 <B>e0</B>
87341 </TD>
87342 <TD width=10% BGCOLOR=#FBF5EF>
87343 <B>0</B>
87344 </TD>
87345 <TD width=15% BGCOLOR=#FBF5EF>
87346 <B>0</B>
87347 </TD>
87348 <TD width=35% BGCOLOR=#FBF5EF>
87349 <B>Level 3 Mux Select 000: GPIO 32 (bank 1) 001: CAN 1 Tx 010: I2C 1 Serial Clock 011: reserved 100: SDIO 0 IO Bit 2 101: SPI 0 Slave Select 2 110: reserved 111: UART 1 TxD</B>
87350 </TD>
87351 </TR>
87352 <TR valign="top">
87353 <TD width=15% BGCOLOR=#FBF5EF>
87354 <B>Speed</B>
87355 </TD>
87356 <TD width=15% BGCOLOR=#FBF5EF>
87357 <B>8:8</B>
87358 </TD>
87359 <TD width=10% BGCOLOR=#FBF5EF>
87360 <B>100</B>
87361 </TD>
87362 <TD width=10% BGCOLOR=#FBF5EF>
87363 <B>0</B>
87364 </TD>
87365 <TD width=15% BGCOLOR=#FBF5EF>
87366 <B>0</B>
87367 </TD>
87368 <TD width=35% BGCOLOR=#FBF5EF>
87369 <B>Operates the same as MIO_PIN_00[Speed]</B>
87370 </TD>
87371 </TR>
87372 <TR valign="top">
87373 <TD width=15% BGCOLOR=#FBF5EF>
87374 <B>IO_Type</B>
87375 </TD>
87376 <TD width=15% BGCOLOR=#FBF5EF>
87377 <B>11:9</B>
87378 </TD>
87379 <TD width=10% BGCOLOR=#FBF5EF>
87380 <B>e00</B>
87381 </TD>
87382 <TD width=10% BGCOLOR=#FBF5EF>
87383 <B>1</B>
87384 </TD>
87385 <TD width=15% BGCOLOR=#FBF5EF>
87386 <B>200</B>
87387 </TD>
87388 <TD width=35% BGCOLOR=#FBF5EF>
87389 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
87390 </TD>
87391 </TR>
87392 <TR valign="top">
87393 <TD width=15% BGCOLOR=#FBF5EF>
87394 <B>PULLUP</B>
87395 </TD>
87396 <TD width=15% BGCOLOR=#FBF5EF>
87397 <B>12:12</B>
87398 </TD>
87399 <TD width=10% BGCOLOR=#FBF5EF>
87400 <B>1000</B>
87401 </TD>
87402 <TD width=10% BGCOLOR=#FBF5EF>
87403 <B>0</B>
87404 </TD>
87405 <TD width=15% BGCOLOR=#FBF5EF>
87406 <B>0</B>
87407 </TD>
87408 <TD width=35% BGCOLOR=#FBF5EF>
87409 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
87410 </TD>
87411 </TR>
87412 <TR valign="top">
87413 <TD width=15% BGCOLOR=#FBF5EF>
87414 <B>DisableRcvr</B>
87415 </TD>
87416 <TD width=15% BGCOLOR=#FBF5EF>
87417 <B>13:13</B>
87418 </TD>
87419 <TD width=10% BGCOLOR=#FBF5EF>
87420 <B>2000</B>
87421 </TD>
87422 <TD width=10% BGCOLOR=#FBF5EF>
87423 <B>0</B>
87424 </TD>
87425 <TD width=15% BGCOLOR=#FBF5EF>
87426 <B>0</B>
87427 </TD>
87428 <TD width=35% BGCOLOR=#FBF5EF>
87429 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
87430 </TD>
87431 </TR>
87432 <TR valign="top">
87433 <TD width=15% BGCOLOR=#C0C0C0>
87434 <B>MIO_PIN_32@0XF8000780</B>
87435 </TD>
87436 <TD width=15% BGCOLOR=#C0C0C0>
87437 <B>31:0</B>
87438 </TD>
87439 <TD width=10% BGCOLOR=#C0C0C0>
87440 <B>3fff</B>
87441 </TD>
87442 <TD width=10% BGCOLOR=#C0C0C0>
87443 <B></B>
87444 </TD>
87445 <TD width=15% BGCOLOR=#C0C0C0>
87446 <B>204</B>
87447 </TD>
87448 <TD width=35% BGCOLOR=#C0C0C0>
87449 <B>MIO Pin 32 Control</B>
87450 </TD>
87451 </TR>
87452 </TABLE>
87453 <P>
87454 <H2><a name="MIO_PIN_33">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_33</a></H2>
87455 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
87456 <TR valign="top">
87457 <TD width=15% BGCOLOR=#FFFF00>
87458 <B>Register Name</B>
87459 </TD>
87460 <TD width=15% BGCOLOR=#FFFF00>
87461 <B>Address</B>
87462 </TD>
87463 <TD width=10% BGCOLOR=#FFFF00>
87464 <B>Width</B>
87465 </TD>
87466 <TD width=10% BGCOLOR=#FFFF00>
87467 <B>Type</B>
87468 </TD>
87469 <TD width=15% BGCOLOR=#FFFF00>
87470 <B>Reset Value</B>
87471 </TD>
87472 <TD width=35% BGCOLOR=#FFFF00>
87473 <B>Description</B>
87474 </TD>
87475 </TR>
87476 <TR valign="top">
87477 <TD width=15% BGCOLOR=#FBF5EF>
87478 <B>MIO_PIN_33</B>
87479 </TD>
87480 <TD width=15% BGCOLOR=#FBF5EF>
87481 <B>0XF8000784</B>
87482 </TD>
87483 <TD width=10% BGCOLOR=#FBF5EF>
87484 <B>32</B>
87485 </TD>
87486 <TD width=10% BGCOLOR=#FBF5EF>
87487 <B>rw</B>
87488 </TD>
87489 <TD width=15% BGCOLOR=#FBF5EF>
87490 <B>0x00000000</B>
87491 </TD>
87492 <TD width=35% BGCOLOR=#FBF5EF>
87493 <B>--</B>
87494 </TD>
87495 </TR>
87496 </TABLE>
87497 <P>
87498 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
87499 <TR valign="top">
87500 <TD width=15% BGCOLOR=#C0FFC0>
87501 <B>Field Name</B>
87502 </TD>
87503 <TD width=15% BGCOLOR=#C0FFC0>
87504 <B>Bits</B>
87505 </TD>
87506 <TD width=10% BGCOLOR=#C0FFC0>
87507 <B>Mask</B>
87508 </TD>
87509 <TD width=10% BGCOLOR=#C0FFC0>
87510 <B>Value</B>
87511 </TD>
87512 <TD width=15% BGCOLOR=#C0FFC0>
87513 <B>Shifted Value</B>
87514 </TD>
87515 <TD width=35% BGCOLOR=#C0FFC0>
87516 <B>Description</B>
87517 </TD>
87518 </TR>
87519 <TR valign="top">
87520 <TD width=15% BGCOLOR=#FBF5EF>
87521 <B>TRI_ENABLE</B>
87522 </TD>
87523 <TD width=15% BGCOLOR=#FBF5EF>
87524 <B>0:0</B>
87525 </TD>
87526 <TD width=10% BGCOLOR=#FBF5EF>
87527 <B>1</B>
87528 </TD>
87529 <TD width=10% BGCOLOR=#FBF5EF>
87530 <B>0</B>
87531 </TD>
87532 <TD width=15% BGCOLOR=#FBF5EF>
87533 <B>0</B>
87534 </TD>
87535 <TD width=35% BGCOLOR=#FBF5EF>
87536 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
87537 </TD>
87538 </TR>
87539 <TR valign="top">
87540 <TD width=15% BGCOLOR=#FBF5EF>
87541 <B>L0_SEL</B>
87542 </TD>
87543 <TD width=15% BGCOLOR=#FBF5EF>
87544 <B>1:1</B>
87545 </TD>
87546 <TD width=10% BGCOLOR=#FBF5EF>
87547 <B>2</B>
87548 </TD>
87549 <TD width=10% BGCOLOR=#FBF5EF>
87550 <B>0</B>
87551 </TD>
87552 <TD width=15% BGCOLOR=#FBF5EF>
87553 <B>0</B>
87554 </TD>
87555 <TD width=35% BGCOLOR=#FBF5EF>
87556 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII Tx Control</B>
87557 </TD>
87558 </TR>
87559 <TR valign="top">
87560 <TD width=15% BGCOLOR=#FBF5EF>
87561 <B>L1_SEL</B>
87562 </TD>
87563 <TD width=15% BGCOLOR=#FBF5EF>
87564 <B>2:2</B>
87565 </TD>
87566 <TD width=10% BGCOLOR=#FBF5EF>
87567 <B>4</B>
87568 </TD>
87569 <TD width=10% BGCOLOR=#FBF5EF>
87570 <B>1</B>
87571 </TD>
87572 <TD width=15% BGCOLOR=#FBF5EF>
87573 <B>4</B>
87574 </TD>
87575 <TD width=35% BGCOLOR=#FBF5EF>
87576 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 1</B>
87577 </TD>
87578 </TR>
87579 <TR valign="top">
87580 <TD width=15% BGCOLOR=#FBF5EF>
87581 <B>L2_SEL</B>
87582 </TD>
87583 <TD width=15% BGCOLOR=#FBF5EF>
87584 <B>4:3</B>
87585 </TD>
87586 <TD width=10% BGCOLOR=#FBF5EF>
87587 <B>18</B>
87588 </TD>
87589 <TD width=10% BGCOLOR=#FBF5EF>
87590 <B>0</B>
87591 </TD>
87592 <TD width=15% BGCOLOR=#FBF5EF>
87593 <B>0</B>
87594 </TD>
87595 <TD width=35% BGCOLOR=#FBF5EF>
87596 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 18 10: reserved 11: SDIO 1 Power Control output</B>
87597 </TD>
87598 </TR>
87599 <TR valign="top">
87600 <TD width=15% BGCOLOR=#FBF5EF>
87601 <B>L3_SEL</B>
87602 </TD>
87603 <TD width=15% BGCOLOR=#FBF5EF>
87604 <B>7:5</B>
87605 </TD>
87606 <TD width=10% BGCOLOR=#FBF5EF>
87607 <B>e0</B>
87608 </TD>
87609 <TD width=10% BGCOLOR=#FBF5EF>
87610 <B>0</B>
87611 </TD>
87612 <TD width=15% BGCOLOR=#FBF5EF>
87613 <B>0</B>
87614 </TD>
87615 <TD width=35% BGCOLOR=#FBF5EF>
87616 <B>Level 3 Mux Select 000: GPIO 33 (Bank 1) 001: CAN 1 Rx 010: I2C 1 Serial Data 011: reserved 100: SDIO 0 IO Bit 3 101: SPI 0 MOSI 110: reserved 111: UART 1 RxD</B>
87617 </TD>
87618 </TR>
87619 <TR valign="top">
87620 <TD width=15% BGCOLOR=#FBF5EF>
87621 <B>Speed</B>
87622 </TD>
87623 <TD width=15% BGCOLOR=#FBF5EF>
87624 <B>8:8</B>
87625 </TD>
87626 <TD width=10% BGCOLOR=#FBF5EF>
87627 <B>100</B>
87628 </TD>
87629 <TD width=10% BGCOLOR=#FBF5EF>
87630 <B>0</B>
87631 </TD>
87632 <TD width=15% BGCOLOR=#FBF5EF>
87633 <B>0</B>
87634 </TD>
87635 <TD width=35% BGCOLOR=#FBF5EF>
87636 <B>Operates the same as MIO_PIN_00[Speed]</B>
87637 </TD>
87638 </TR>
87639 <TR valign="top">
87640 <TD width=15% BGCOLOR=#FBF5EF>
87641 <B>IO_Type</B>
87642 </TD>
87643 <TD width=15% BGCOLOR=#FBF5EF>
87644 <B>11:9</B>
87645 </TD>
87646 <TD width=10% BGCOLOR=#FBF5EF>
87647 <B>e00</B>
87648 </TD>
87649 <TD width=10% BGCOLOR=#FBF5EF>
87650 <B>1</B>
87651 </TD>
87652 <TD width=15% BGCOLOR=#FBF5EF>
87653 <B>200</B>
87654 </TD>
87655 <TD width=35% BGCOLOR=#FBF5EF>
87656 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
87657 </TD>
87658 </TR>
87659 <TR valign="top">
87660 <TD width=15% BGCOLOR=#FBF5EF>
87661 <B>PULLUP</B>
87662 </TD>
87663 <TD width=15% BGCOLOR=#FBF5EF>
87664 <B>12:12</B>
87665 </TD>
87666 <TD width=10% BGCOLOR=#FBF5EF>
87667 <B>1000</B>
87668 </TD>
87669 <TD width=10% BGCOLOR=#FBF5EF>
87670 <B>0</B>
87671 </TD>
87672 <TD width=15% BGCOLOR=#FBF5EF>
87673 <B>0</B>
87674 </TD>
87675 <TD width=35% BGCOLOR=#FBF5EF>
87676 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
87677 </TD>
87678 </TR>
87679 <TR valign="top">
87680 <TD width=15% BGCOLOR=#FBF5EF>
87681 <B>DisableRcvr</B>
87682 </TD>
87683 <TD width=15% BGCOLOR=#FBF5EF>
87684 <B>13:13</B>
87685 </TD>
87686 <TD width=10% BGCOLOR=#FBF5EF>
87687 <B>2000</B>
87688 </TD>
87689 <TD width=10% BGCOLOR=#FBF5EF>
87690 <B>0</B>
87691 </TD>
87692 <TD width=15% BGCOLOR=#FBF5EF>
87693 <B>0</B>
87694 </TD>
87695 <TD width=35% BGCOLOR=#FBF5EF>
87696 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
87697 </TD>
87698 </TR>
87699 <TR valign="top">
87700 <TD width=15% BGCOLOR=#C0C0C0>
87701 <B>MIO_PIN_33@0XF8000784</B>
87702 </TD>
87703 <TD width=15% BGCOLOR=#C0C0C0>
87704 <B>31:0</B>
87705 </TD>
87706 <TD width=10% BGCOLOR=#C0C0C0>
87707 <B>3fff</B>
87708 </TD>
87709 <TD width=10% BGCOLOR=#C0C0C0>
87710 <B></B>
87711 </TD>
87712 <TD width=15% BGCOLOR=#C0C0C0>
87713 <B>204</B>
87714 </TD>
87715 <TD width=35% BGCOLOR=#C0C0C0>
87716 <B>MIO Pin 33 Control</B>
87717 </TD>
87718 </TR>
87719 </TABLE>
87720 <P>
87721 <H2><a name="MIO_PIN_34">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_34</a></H2>
87722 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
87723 <TR valign="top">
87724 <TD width=15% BGCOLOR=#FFFF00>
87725 <B>Register Name</B>
87726 </TD>
87727 <TD width=15% BGCOLOR=#FFFF00>
87728 <B>Address</B>
87729 </TD>
87730 <TD width=10% BGCOLOR=#FFFF00>
87731 <B>Width</B>
87732 </TD>
87733 <TD width=10% BGCOLOR=#FFFF00>
87734 <B>Type</B>
87735 </TD>
87736 <TD width=15% BGCOLOR=#FFFF00>
87737 <B>Reset Value</B>
87738 </TD>
87739 <TD width=35% BGCOLOR=#FFFF00>
87740 <B>Description</B>
87741 </TD>
87742 </TR>
87743 <TR valign="top">
87744 <TD width=15% BGCOLOR=#FBF5EF>
87745 <B>MIO_PIN_34</B>
87746 </TD>
87747 <TD width=15% BGCOLOR=#FBF5EF>
87748 <B>0XF8000788</B>
87749 </TD>
87750 <TD width=10% BGCOLOR=#FBF5EF>
87751 <B>32</B>
87752 </TD>
87753 <TD width=10% BGCOLOR=#FBF5EF>
87754 <B>rw</B>
87755 </TD>
87756 <TD width=15% BGCOLOR=#FBF5EF>
87757 <B>0x00000000</B>
87758 </TD>
87759 <TD width=35% BGCOLOR=#FBF5EF>
87760 <B>--</B>
87761 </TD>
87762 </TR>
87763 </TABLE>
87764 <P>
87765 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
87766 <TR valign="top">
87767 <TD width=15% BGCOLOR=#C0FFC0>
87768 <B>Field Name</B>
87769 </TD>
87770 <TD width=15% BGCOLOR=#C0FFC0>
87771 <B>Bits</B>
87772 </TD>
87773 <TD width=10% BGCOLOR=#C0FFC0>
87774 <B>Mask</B>
87775 </TD>
87776 <TD width=10% BGCOLOR=#C0FFC0>
87777 <B>Value</B>
87778 </TD>
87779 <TD width=15% BGCOLOR=#C0FFC0>
87780 <B>Shifted Value</B>
87781 </TD>
87782 <TD width=35% BGCOLOR=#C0FFC0>
87783 <B>Description</B>
87784 </TD>
87785 </TR>
87786 <TR valign="top">
87787 <TD width=15% BGCOLOR=#FBF5EF>
87788 <B>TRI_ENABLE</B>
87789 </TD>
87790 <TD width=15% BGCOLOR=#FBF5EF>
87791 <B>0:0</B>
87792 </TD>
87793 <TD width=10% BGCOLOR=#FBF5EF>
87794 <B>1</B>
87795 </TD>
87796 <TD width=10% BGCOLOR=#FBF5EF>
87797 <B>0</B>
87798 </TD>
87799 <TD width=15% BGCOLOR=#FBF5EF>
87800 <B>0</B>
87801 </TD>
87802 <TD width=35% BGCOLOR=#FBF5EF>
87803 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
87804 </TD>
87805 </TR>
87806 <TR valign="top">
87807 <TD width=15% BGCOLOR=#FBF5EF>
87808 <B>L0_SEL</B>
87809 </TD>
87810 <TD width=15% BGCOLOR=#FBF5EF>
87811 <B>1:1</B>
87812 </TD>
87813 <TD width=10% BGCOLOR=#FBF5EF>
87814 <B>2</B>
87815 </TD>
87816 <TD width=10% BGCOLOR=#FBF5EF>
87817 <B>0</B>
87818 </TD>
87819 <TD width=15% BGCOLOR=#FBF5EF>
87820 <B>0</B>
87821 </TD>
87822 <TD width=35% BGCOLOR=#FBF5EF>
87823 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII Rx Clock</B>
87824 </TD>
87825 </TR>
87826 <TR valign="top">
87827 <TD width=15% BGCOLOR=#FBF5EF>
87828 <B>L1_SEL</B>
87829 </TD>
87830 <TD width=15% BGCOLOR=#FBF5EF>
87831 <B>2:2</B>
87832 </TD>
87833 <TD width=10% BGCOLOR=#FBF5EF>
87834 <B>4</B>
87835 </TD>
87836 <TD width=10% BGCOLOR=#FBF5EF>
87837 <B>1</B>
87838 </TD>
87839 <TD width=15% BGCOLOR=#FBF5EF>
87840 <B>4</B>
87841 </TD>
87842 <TD width=35% BGCOLOR=#FBF5EF>
87843 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 2</B>
87844 </TD>
87845 </TR>
87846 <TR valign="top">
87847 <TD width=15% BGCOLOR=#FBF5EF>
87848 <B>L2_SEL</B>
87849 </TD>
87850 <TD width=15% BGCOLOR=#FBF5EF>
87851 <B>4:3</B>
87852 </TD>
87853 <TD width=10% BGCOLOR=#FBF5EF>
87854 <B>18</B>
87855 </TD>
87856 <TD width=10% BGCOLOR=#FBF5EF>
87857 <B>0</B>
87858 </TD>
87859 <TD width=15% BGCOLOR=#FBF5EF>
87860 <B>0</B>
87861 </TD>
87862 <TD width=35% BGCOLOR=#FBF5EF>
87863 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 19 10: reserved 11: SDIO 0 Power Control output</B>
87864 </TD>
87865 </TR>
87866 <TR valign="top">
87867 <TD width=15% BGCOLOR=#FBF5EF>
87868 <B>L3_SEL</B>
87869 </TD>
87870 <TD width=15% BGCOLOR=#FBF5EF>
87871 <B>7:5</B>
87872 </TD>
87873 <TD width=10% BGCOLOR=#FBF5EF>
87874 <B>e0</B>
87875 </TD>
87876 <TD width=10% BGCOLOR=#FBF5EF>
87877 <B>0</B>
87878 </TD>
87879 <TD width=15% BGCOLOR=#FBF5EF>
87880 <B>0</B>
87881 </TD>
87882 <TD width=35% BGCOLOR=#FBF5EF>
87883 <B>Level 3 Mux Select 000: GPIO 34 (bank 1) 001: CAN 0 Rx 010: I2C 0 Serial Clock 011: PJTAG TDI 100: SDIO 1 IO Bit 0 110: reserved 111: UART 0 RxD</B>
87884 </TD>
87885 </TR>
87886 <TR valign="top">
87887 <TD width=15% BGCOLOR=#FBF5EF>
87888 <B>Speed</B>
87889 </TD>
87890 <TD width=15% BGCOLOR=#FBF5EF>
87891 <B>8:8</B>
87892 </TD>
87893 <TD width=10% BGCOLOR=#FBF5EF>
87894 <B>100</B>
87895 </TD>
87896 <TD width=10% BGCOLOR=#FBF5EF>
87897 <B>0</B>
87898 </TD>
87899 <TD width=15% BGCOLOR=#FBF5EF>
87900 <B>0</B>
87901 </TD>
87902 <TD width=35% BGCOLOR=#FBF5EF>
87903 <B>Operates the same as MIO_PIN_00[Speed]</B>
87904 </TD>
87905 </TR>
87906 <TR valign="top">
87907 <TD width=15% BGCOLOR=#FBF5EF>
87908 <B>IO_Type</B>
87909 </TD>
87910 <TD width=15% BGCOLOR=#FBF5EF>
87911 <B>11:9</B>
87912 </TD>
87913 <TD width=10% BGCOLOR=#FBF5EF>
87914 <B>e00</B>
87915 </TD>
87916 <TD width=10% BGCOLOR=#FBF5EF>
87917 <B>1</B>
87918 </TD>
87919 <TD width=15% BGCOLOR=#FBF5EF>
87920 <B>200</B>
87921 </TD>
87922 <TD width=35% BGCOLOR=#FBF5EF>
87923 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
87924 </TD>
87925 </TR>
87926 <TR valign="top">
87927 <TD width=15% BGCOLOR=#FBF5EF>
87928 <B>PULLUP</B>
87929 </TD>
87930 <TD width=15% BGCOLOR=#FBF5EF>
87931 <B>12:12</B>
87932 </TD>
87933 <TD width=10% BGCOLOR=#FBF5EF>
87934 <B>1000</B>
87935 </TD>
87936 <TD width=10% BGCOLOR=#FBF5EF>
87937 <B>0</B>
87938 </TD>
87939 <TD width=15% BGCOLOR=#FBF5EF>
87940 <B>0</B>
87941 </TD>
87942 <TD width=35% BGCOLOR=#FBF5EF>
87943 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
87944 </TD>
87945 </TR>
87946 <TR valign="top">
87947 <TD width=15% BGCOLOR=#FBF5EF>
87948 <B>DisableRcvr</B>
87949 </TD>
87950 <TD width=15% BGCOLOR=#FBF5EF>
87951 <B>13:13</B>
87952 </TD>
87953 <TD width=10% BGCOLOR=#FBF5EF>
87954 <B>2000</B>
87955 </TD>
87956 <TD width=10% BGCOLOR=#FBF5EF>
87957 <B>0</B>
87958 </TD>
87959 <TD width=15% BGCOLOR=#FBF5EF>
87960 <B>0</B>
87961 </TD>
87962 <TD width=35% BGCOLOR=#FBF5EF>
87963 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
87964 </TD>
87965 </TR>
87966 <TR valign="top">
87967 <TD width=15% BGCOLOR=#C0C0C0>
87968 <B>MIO_PIN_34@0XF8000788</B>
87969 </TD>
87970 <TD width=15% BGCOLOR=#C0C0C0>
87971 <B>31:0</B>
87972 </TD>
87973 <TD width=10% BGCOLOR=#C0C0C0>
87974 <B>3fff</B>
87975 </TD>
87976 <TD width=10% BGCOLOR=#C0C0C0>
87977 <B></B>
87978 </TD>
87979 <TD width=15% BGCOLOR=#C0C0C0>
87980 <B>204</B>
87981 </TD>
87982 <TD width=35% BGCOLOR=#C0C0C0>
87983 <B>MIO Pin 34 Control</B>
87984 </TD>
87985 </TR>
87986 </TABLE>
87987 <P>
87988 <H2><a name="MIO_PIN_35">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_35</a></H2>
87989 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
87990 <TR valign="top">
87991 <TD width=15% BGCOLOR=#FFFF00>
87992 <B>Register Name</B>
87993 </TD>
87994 <TD width=15% BGCOLOR=#FFFF00>
87995 <B>Address</B>
87996 </TD>
87997 <TD width=10% BGCOLOR=#FFFF00>
87998 <B>Width</B>
87999 </TD>
88000 <TD width=10% BGCOLOR=#FFFF00>
88001 <B>Type</B>
88002 </TD>
88003 <TD width=15% BGCOLOR=#FFFF00>
88004 <B>Reset Value</B>
88005 </TD>
88006 <TD width=35% BGCOLOR=#FFFF00>
88007 <B>Description</B>
88008 </TD>
88009 </TR>
88010 <TR valign="top">
88011 <TD width=15% BGCOLOR=#FBF5EF>
88012 <B>MIO_PIN_35</B>
88013 </TD>
88014 <TD width=15% BGCOLOR=#FBF5EF>
88015 <B>0XF800078C</B>
88016 </TD>
88017 <TD width=10% BGCOLOR=#FBF5EF>
88018 <B>32</B>
88019 </TD>
88020 <TD width=10% BGCOLOR=#FBF5EF>
88021 <B>rw</B>
88022 </TD>
88023 <TD width=15% BGCOLOR=#FBF5EF>
88024 <B>0x00000000</B>
88025 </TD>
88026 <TD width=35% BGCOLOR=#FBF5EF>
88027 <B>--</B>
88028 </TD>
88029 </TR>
88030 </TABLE>
88031 <P>
88032 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
88033 <TR valign="top">
88034 <TD width=15% BGCOLOR=#C0FFC0>
88035 <B>Field Name</B>
88036 </TD>
88037 <TD width=15% BGCOLOR=#C0FFC0>
88038 <B>Bits</B>
88039 </TD>
88040 <TD width=10% BGCOLOR=#C0FFC0>
88041 <B>Mask</B>
88042 </TD>
88043 <TD width=10% BGCOLOR=#C0FFC0>
88044 <B>Value</B>
88045 </TD>
88046 <TD width=15% BGCOLOR=#C0FFC0>
88047 <B>Shifted Value</B>
88048 </TD>
88049 <TD width=35% BGCOLOR=#C0FFC0>
88050 <B>Description</B>
88051 </TD>
88052 </TR>
88053 <TR valign="top">
88054 <TD width=15% BGCOLOR=#FBF5EF>
88055 <B>TRI_ENABLE</B>
88056 </TD>
88057 <TD width=15% BGCOLOR=#FBF5EF>
88058 <B>0:0</B>
88059 </TD>
88060 <TD width=10% BGCOLOR=#FBF5EF>
88061 <B>1</B>
88062 </TD>
88063 <TD width=10% BGCOLOR=#FBF5EF>
88064 <B>0</B>
88065 </TD>
88066 <TD width=15% BGCOLOR=#FBF5EF>
88067 <B>0</B>
88068 </TD>
88069 <TD width=35% BGCOLOR=#FBF5EF>
88070 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
88071 </TD>
88072 </TR>
88073 <TR valign="top">
88074 <TD width=15% BGCOLOR=#FBF5EF>
88075 <B>L0_SEL</B>
88076 </TD>
88077 <TD width=15% BGCOLOR=#FBF5EF>
88078 <B>1:1</B>
88079 </TD>
88080 <TD width=10% BGCOLOR=#FBF5EF>
88081 <B>2</B>
88082 </TD>
88083 <TD width=10% BGCOLOR=#FBF5EF>
88084 <B>0</B>
88085 </TD>
88086 <TD width=15% BGCOLOR=#FBF5EF>
88087 <B>0</B>
88088 </TD>
88089 <TD width=35% BGCOLOR=#FBF5EF>
88090 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII RxD data Bit 0</B>
88091 </TD>
88092 </TR>
88093 <TR valign="top">
88094 <TD width=15% BGCOLOR=#FBF5EF>
88095 <B>L1_SEL</B>
88096 </TD>
88097 <TD width=15% BGCOLOR=#FBF5EF>
88098 <B>2:2</B>
88099 </TD>
88100 <TD width=10% BGCOLOR=#FBF5EF>
88101 <B>4</B>
88102 </TD>
88103 <TD width=10% BGCOLOR=#FBF5EF>
88104 <B>1</B>
88105 </TD>
88106 <TD width=15% BGCOLOR=#FBF5EF>
88107 <B>4</B>
88108 </TD>
88109 <TD width=35% BGCOLOR=#FBF5EF>
88110 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 3</B>
88111 </TD>
88112 </TR>
88113 <TR valign="top">
88114 <TD width=15% BGCOLOR=#FBF5EF>
88115 <B>L2_SEL</B>
88116 </TD>
88117 <TD width=15% BGCOLOR=#FBF5EF>
88118 <B>4:3</B>
88119 </TD>
88120 <TD width=10% BGCOLOR=#FBF5EF>
88121 <B>18</B>
88122 </TD>
88123 <TD width=10% BGCOLOR=#FBF5EF>
88124 <B>0</B>
88125 </TD>
88126 <TD width=15% BGCOLOR=#FBF5EF>
88127 <B>0</B>
88128 </TD>
88129 <TD width=35% BGCOLOR=#FBF5EF>
88130 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 20 10: reserved 11: SDIO 1 Power Control output</B>
88131 </TD>
88132 </TR>
88133 <TR valign="top">
88134 <TD width=15% BGCOLOR=#FBF5EF>
88135 <B>L3_SEL</B>
88136 </TD>
88137 <TD width=15% BGCOLOR=#FBF5EF>
88138 <B>7:5</B>
88139 </TD>
88140 <TD width=10% BGCOLOR=#FBF5EF>
88141 <B>e0</B>
88142 </TD>
88143 <TD width=10% BGCOLOR=#FBF5EF>
88144 <B>0</B>
88145 </TD>
88146 <TD width=15% BGCOLOR=#FBF5EF>
88147 <B>0</B>
88148 </TD>
88149 <TD width=35% BGCOLOR=#FBF5EF>
88150 <B>Level 3 Mux Select 000: GPIO 35 (bank 1) 001: CAN 0 Tx 010: I2C 0 Serial Data 011: PJTAG TDO 100: SDIO 1 Command 101: SPI 1 Command 110: reserved 111: UART 0 TxD</B>
88151 </TD>
88152 </TR>
88153 <TR valign="top">
88154 <TD width=15% BGCOLOR=#FBF5EF>
88155 <B>Speed</B>
88156 </TD>
88157 <TD width=15% BGCOLOR=#FBF5EF>
88158 <B>8:8</B>
88159 </TD>
88160 <TD width=10% BGCOLOR=#FBF5EF>
88161 <B>100</B>
88162 </TD>
88163 <TD width=10% BGCOLOR=#FBF5EF>
88164 <B>0</B>
88165 </TD>
88166 <TD width=15% BGCOLOR=#FBF5EF>
88167 <B>0</B>
88168 </TD>
88169 <TD width=35% BGCOLOR=#FBF5EF>
88170 <B>Operates the same as MIO_PIN_00[Speed]</B>
88171 </TD>
88172 </TR>
88173 <TR valign="top">
88174 <TD width=15% BGCOLOR=#FBF5EF>
88175 <B>IO_Type</B>
88176 </TD>
88177 <TD width=15% BGCOLOR=#FBF5EF>
88178 <B>11:9</B>
88179 </TD>
88180 <TD width=10% BGCOLOR=#FBF5EF>
88181 <B>e00</B>
88182 </TD>
88183 <TD width=10% BGCOLOR=#FBF5EF>
88184 <B>1</B>
88185 </TD>
88186 <TD width=15% BGCOLOR=#FBF5EF>
88187 <B>200</B>
88188 </TD>
88189 <TD width=35% BGCOLOR=#FBF5EF>
88190 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
88191 </TD>
88192 </TR>
88193 <TR valign="top">
88194 <TD width=15% BGCOLOR=#FBF5EF>
88195 <B>PULLUP</B>
88196 </TD>
88197 <TD width=15% BGCOLOR=#FBF5EF>
88198 <B>12:12</B>
88199 </TD>
88200 <TD width=10% BGCOLOR=#FBF5EF>
88201 <B>1000</B>
88202 </TD>
88203 <TD width=10% BGCOLOR=#FBF5EF>
88204 <B>0</B>
88205 </TD>
88206 <TD width=15% BGCOLOR=#FBF5EF>
88207 <B>0</B>
88208 </TD>
88209 <TD width=35% BGCOLOR=#FBF5EF>
88210 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
88211 </TD>
88212 </TR>
88213 <TR valign="top">
88214 <TD width=15% BGCOLOR=#FBF5EF>
88215 <B>DisableRcvr</B>
88216 </TD>
88217 <TD width=15% BGCOLOR=#FBF5EF>
88218 <B>13:13</B>
88219 </TD>
88220 <TD width=10% BGCOLOR=#FBF5EF>
88221 <B>2000</B>
88222 </TD>
88223 <TD width=10% BGCOLOR=#FBF5EF>
88224 <B>0</B>
88225 </TD>
88226 <TD width=15% BGCOLOR=#FBF5EF>
88227 <B>0</B>
88228 </TD>
88229 <TD width=35% BGCOLOR=#FBF5EF>
88230 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
88231 </TD>
88232 </TR>
88233 <TR valign="top">
88234 <TD width=15% BGCOLOR=#C0C0C0>
88235 <B>MIO_PIN_35@0XF800078C</B>
88236 </TD>
88237 <TD width=15% BGCOLOR=#C0C0C0>
88238 <B>31:0</B>
88239 </TD>
88240 <TD width=10% BGCOLOR=#C0C0C0>
88241 <B>3fff</B>
88242 </TD>
88243 <TD width=10% BGCOLOR=#C0C0C0>
88244 <B></B>
88245 </TD>
88246 <TD width=15% BGCOLOR=#C0C0C0>
88247 <B>204</B>
88248 </TD>
88249 <TD width=35% BGCOLOR=#C0C0C0>
88250 <B>MIO Pin 35 Control</B>
88251 </TD>
88252 </TR>
88253 </TABLE>
88254 <P>
88255 <H2><a name="MIO_PIN_36">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_36</a></H2>
88256 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
88257 <TR valign="top">
88258 <TD width=15% BGCOLOR=#FFFF00>
88259 <B>Register Name</B>
88260 </TD>
88261 <TD width=15% BGCOLOR=#FFFF00>
88262 <B>Address</B>
88263 </TD>
88264 <TD width=10% BGCOLOR=#FFFF00>
88265 <B>Width</B>
88266 </TD>
88267 <TD width=10% BGCOLOR=#FFFF00>
88268 <B>Type</B>
88269 </TD>
88270 <TD width=15% BGCOLOR=#FFFF00>
88271 <B>Reset Value</B>
88272 </TD>
88273 <TD width=35% BGCOLOR=#FFFF00>
88274 <B>Description</B>
88275 </TD>
88276 </TR>
88277 <TR valign="top">
88278 <TD width=15% BGCOLOR=#FBF5EF>
88279 <B>MIO_PIN_36</B>
88280 </TD>
88281 <TD width=15% BGCOLOR=#FBF5EF>
88282 <B>0XF8000790</B>
88283 </TD>
88284 <TD width=10% BGCOLOR=#FBF5EF>
88285 <B>32</B>
88286 </TD>
88287 <TD width=10% BGCOLOR=#FBF5EF>
88288 <B>rw</B>
88289 </TD>
88290 <TD width=15% BGCOLOR=#FBF5EF>
88291 <B>0x00000000</B>
88292 </TD>
88293 <TD width=35% BGCOLOR=#FBF5EF>
88294 <B>--</B>
88295 </TD>
88296 </TR>
88297 </TABLE>
88298 <P>
88299 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
88300 <TR valign="top">
88301 <TD width=15% BGCOLOR=#C0FFC0>
88302 <B>Field Name</B>
88303 </TD>
88304 <TD width=15% BGCOLOR=#C0FFC0>
88305 <B>Bits</B>
88306 </TD>
88307 <TD width=10% BGCOLOR=#C0FFC0>
88308 <B>Mask</B>
88309 </TD>
88310 <TD width=10% BGCOLOR=#C0FFC0>
88311 <B>Value</B>
88312 </TD>
88313 <TD width=15% BGCOLOR=#C0FFC0>
88314 <B>Shifted Value</B>
88315 </TD>
88316 <TD width=35% BGCOLOR=#C0FFC0>
88317 <B>Description</B>
88318 </TD>
88319 </TR>
88320 <TR valign="top">
88321 <TD width=15% BGCOLOR=#FBF5EF>
88322 <B>TRI_ENABLE</B>
88323 </TD>
88324 <TD width=15% BGCOLOR=#FBF5EF>
88325 <B>0:0</B>
88326 </TD>
88327 <TD width=10% BGCOLOR=#FBF5EF>
88328 <B>1</B>
88329 </TD>
88330 <TD width=10% BGCOLOR=#FBF5EF>
88331 <B>1</B>
88332 </TD>
88333 <TD width=15% BGCOLOR=#FBF5EF>
88334 <B>1</B>
88335 </TD>
88336 <TD width=35% BGCOLOR=#FBF5EF>
88337 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
88338 </TD>
88339 </TR>
88340 <TR valign="top">
88341 <TD width=15% BGCOLOR=#FBF5EF>
88342 <B>L0_SEL</B>
88343 </TD>
88344 <TD width=15% BGCOLOR=#FBF5EF>
88345 <B>1:1</B>
88346 </TD>
88347 <TD width=10% BGCOLOR=#FBF5EF>
88348 <B>2</B>
88349 </TD>
88350 <TD width=10% BGCOLOR=#FBF5EF>
88351 <B>0</B>
88352 </TD>
88353 <TD width=15% BGCOLOR=#FBF5EF>
88354 <B>0</B>
88355 </TD>
88356 <TD width=35% BGCOLOR=#FBF5EF>
88357 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII Data Bit 1</B>
88358 </TD>
88359 </TR>
88360 <TR valign="top">
88361 <TD width=15% BGCOLOR=#FBF5EF>
88362 <B>L1_SEL</B>
88363 </TD>
88364 <TD width=15% BGCOLOR=#FBF5EF>
88365 <B>2:2</B>
88366 </TD>
88367 <TD width=10% BGCOLOR=#FBF5EF>
88368 <B>4</B>
88369 </TD>
88370 <TD width=10% BGCOLOR=#FBF5EF>
88371 <B>1</B>
88372 </TD>
88373 <TD width=15% BGCOLOR=#FBF5EF>
88374 <B>4</B>
88375 </TD>
88376 <TD width=35% BGCOLOR=#FBF5EF>
88377 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Clock</B>
88378 </TD>
88379 </TR>
88380 <TR valign="top">
88381 <TD width=15% BGCOLOR=#FBF5EF>
88382 <B>L2_SEL</B>
88383 </TD>
88384 <TD width=15% BGCOLOR=#FBF5EF>
88385 <B>4:3</B>
88386 </TD>
88387 <TD width=10% BGCOLOR=#FBF5EF>
88388 <B>18</B>
88389 </TD>
88390 <TD width=10% BGCOLOR=#FBF5EF>
88391 <B>0</B>
88392 </TD>
88393 <TD width=15% BGCOLOR=#FBF5EF>
88394 <B>0</B>
88395 </TD>
88396 <TD width=35% BGCOLOR=#FBF5EF>
88397 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 21 10: reserved 11: SDIO 0 Power Control output</B>
88398 </TD>
88399 </TR>
88400 <TR valign="top">
88401 <TD width=15% BGCOLOR=#FBF5EF>
88402 <B>L3_SEL</B>
88403 </TD>
88404 <TD width=15% BGCOLOR=#FBF5EF>
88405 <B>7:5</B>
88406 </TD>
88407 <TD width=10% BGCOLOR=#FBF5EF>
88408 <B>e0</B>
88409 </TD>
88410 <TD width=10% BGCOLOR=#FBF5EF>
88411 <B>0</B>
88412 </TD>
88413 <TD width=15% BGCOLOR=#FBF5EF>
88414 <B>0</B>
88415 </TD>
88416 <TD width=35% BGCOLOR=#FBF5EF>
88417 <B>Level 3 Mux Select 000: GPIO 36 (bank 1) 001: CAN 1 Tx 010: I2C 1 Serial Clock 011: PJTAG TCK 100: SDIO 1 Clock 101: SPI 1 Clock 110: reserved 111: UART 1 TxD</B>
88418 </TD>
88419 </TR>
88420 <TR valign="top">
88421 <TD width=15% BGCOLOR=#FBF5EF>
88422 <B>Speed</B>
88423 </TD>
88424 <TD width=15% BGCOLOR=#FBF5EF>
88425 <B>8:8</B>
88426 </TD>
88427 <TD width=10% BGCOLOR=#FBF5EF>
88428 <B>100</B>
88429 </TD>
88430 <TD width=10% BGCOLOR=#FBF5EF>
88431 <B>0</B>
88432 </TD>
88433 <TD width=15% BGCOLOR=#FBF5EF>
88434 <B>0</B>
88435 </TD>
88436 <TD width=35% BGCOLOR=#FBF5EF>
88437 <B>Operates the same as MIO_PIN_00[Speed]</B>
88438 </TD>
88439 </TR>
88440 <TR valign="top">
88441 <TD width=15% BGCOLOR=#FBF5EF>
88442 <B>IO_Type</B>
88443 </TD>
88444 <TD width=15% BGCOLOR=#FBF5EF>
88445 <B>11:9</B>
88446 </TD>
88447 <TD width=10% BGCOLOR=#FBF5EF>
88448 <B>e00</B>
88449 </TD>
88450 <TD width=10% BGCOLOR=#FBF5EF>
88451 <B>1</B>
88452 </TD>
88453 <TD width=15% BGCOLOR=#FBF5EF>
88454 <B>200</B>
88455 </TD>
88456 <TD width=35% BGCOLOR=#FBF5EF>
88457 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
88458 </TD>
88459 </TR>
88460 <TR valign="top">
88461 <TD width=15% BGCOLOR=#FBF5EF>
88462 <B>PULLUP</B>
88463 </TD>
88464 <TD width=15% BGCOLOR=#FBF5EF>
88465 <B>12:12</B>
88466 </TD>
88467 <TD width=10% BGCOLOR=#FBF5EF>
88468 <B>1000</B>
88469 </TD>
88470 <TD width=10% BGCOLOR=#FBF5EF>
88471 <B>0</B>
88472 </TD>
88473 <TD width=15% BGCOLOR=#FBF5EF>
88474 <B>0</B>
88475 </TD>
88476 <TD width=35% BGCOLOR=#FBF5EF>
88477 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
88478 </TD>
88479 </TR>
88480 <TR valign="top">
88481 <TD width=15% BGCOLOR=#FBF5EF>
88482 <B>DisableRcvr</B>
88483 </TD>
88484 <TD width=15% BGCOLOR=#FBF5EF>
88485 <B>13:13</B>
88486 </TD>
88487 <TD width=10% BGCOLOR=#FBF5EF>
88488 <B>2000</B>
88489 </TD>
88490 <TD width=10% BGCOLOR=#FBF5EF>
88491 <B>0</B>
88492 </TD>
88493 <TD width=15% BGCOLOR=#FBF5EF>
88494 <B>0</B>
88495 </TD>
88496 <TD width=35% BGCOLOR=#FBF5EF>
88497 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
88498 </TD>
88499 </TR>
88500 <TR valign="top">
88501 <TD width=15% BGCOLOR=#C0C0C0>
88502 <B>MIO_PIN_36@0XF8000790</B>
88503 </TD>
88504 <TD width=15% BGCOLOR=#C0C0C0>
88505 <B>31:0</B>
88506 </TD>
88507 <TD width=10% BGCOLOR=#C0C0C0>
88508 <B>3fff</B>
88509 </TD>
88510 <TD width=10% BGCOLOR=#C0C0C0>
88511 <B></B>
88512 </TD>
88513 <TD width=15% BGCOLOR=#C0C0C0>
88514 <B>205</B>
88515 </TD>
88516 <TD width=35% BGCOLOR=#C0C0C0>
88517 <B>MIO Pin 36 Control</B>
88518 </TD>
88519 </TR>
88520 </TABLE>
88521 <P>
88522 <H2><a name="MIO_PIN_37">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_37</a></H2>
88523 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
88524 <TR valign="top">
88525 <TD width=15% BGCOLOR=#FFFF00>
88526 <B>Register Name</B>
88527 </TD>
88528 <TD width=15% BGCOLOR=#FFFF00>
88529 <B>Address</B>
88530 </TD>
88531 <TD width=10% BGCOLOR=#FFFF00>
88532 <B>Width</B>
88533 </TD>
88534 <TD width=10% BGCOLOR=#FFFF00>
88535 <B>Type</B>
88536 </TD>
88537 <TD width=15% BGCOLOR=#FFFF00>
88538 <B>Reset Value</B>
88539 </TD>
88540 <TD width=35% BGCOLOR=#FFFF00>
88541 <B>Description</B>
88542 </TD>
88543 </TR>
88544 <TR valign="top">
88545 <TD width=15% BGCOLOR=#FBF5EF>
88546 <B>MIO_PIN_37</B>
88547 </TD>
88548 <TD width=15% BGCOLOR=#FBF5EF>
88549 <B>0XF8000794</B>
88550 </TD>
88551 <TD width=10% BGCOLOR=#FBF5EF>
88552 <B>32</B>
88553 </TD>
88554 <TD width=10% BGCOLOR=#FBF5EF>
88555 <B>rw</B>
88556 </TD>
88557 <TD width=15% BGCOLOR=#FBF5EF>
88558 <B>0x00000000</B>
88559 </TD>
88560 <TD width=35% BGCOLOR=#FBF5EF>
88561 <B>--</B>
88562 </TD>
88563 </TR>
88564 </TABLE>
88565 <P>
88566 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
88567 <TR valign="top">
88568 <TD width=15% BGCOLOR=#C0FFC0>
88569 <B>Field Name</B>
88570 </TD>
88571 <TD width=15% BGCOLOR=#C0FFC0>
88572 <B>Bits</B>
88573 </TD>
88574 <TD width=10% BGCOLOR=#C0FFC0>
88575 <B>Mask</B>
88576 </TD>
88577 <TD width=10% BGCOLOR=#C0FFC0>
88578 <B>Value</B>
88579 </TD>
88580 <TD width=15% BGCOLOR=#C0FFC0>
88581 <B>Shifted Value</B>
88582 </TD>
88583 <TD width=35% BGCOLOR=#C0FFC0>
88584 <B>Description</B>
88585 </TD>
88586 </TR>
88587 <TR valign="top">
88588 <TD width=15% BGCOLOR=#FBF5EF>
88589 <B>TRI_ENABLE</B>
88590 </TD>
88591 <TD width=15% BGCOLOR=#FBF5EF>
88592 <B>0:0</B>
88593 </TD>
88594 <TD width=10% BGCOLOR=#FBF5EF>
88595 <B>1</B>
88596 </TD>
88597 <TD width=10% BGCOLOR=#FBF5EF>
88598 <B>0</B>
88599 </TD>
88600 <TD width=15% BGCOLOR=#FBF5EF>
88601 <B>0</B>
88602 </TD>
88603 <TD width=35% BGCOLOR=#FBF5EF>
88604 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
88605 </TD>
88606 </TR>
88607 <TR valign="top">
88608 <TD width=15% BGCOLOR=#FBF5EF>
88609 <B>L0_SEL</B>
88610 </TD>
88611 <TD width=15% BGCOLOR=#FBF5EF>
88612 <B>1:1</B>
88613 </TD>
88614 <TD width=10% BGCOLOR=#FBF5EF>
88615 <B>2</B>
88616 </TD>
88617 <TD width=10% BGCOLOR=#FBF5EF>
88618 <B>0</B>
88619 </TD>
88620 <TD width=15% BGCOLOR=#FBF5EF>
88621 <B>0</B>
88622 </TD>
88623 <TD width=35% BGCOLOR=#FBF5EF>
88624 <B>Level 0 Mux Select 0: Level 1 Mux</B>
88625 </TD>
88626 </TR>
88627 <TR valign="top">
88628 <TD width=15% BGCOLOR=#FBF5EF>
88629 <B>L1_SEL</B>
88630 </TD>
88631 <TD width=15% BGCOLOR=#FBF5EF>
88632 <B>2:2</B>
88633 </TD>
88634 <TD width=10% BGCOLOR=#FBF5EF>
88635 <B>4</B>
88636 </TD>
88637 <TD width=10% BGCOLOR=#FBF5EF>
88638 <B>1</B>
88639 </TD>
88640 <TD width=15% BGCOLOR=#FBF5EF>
88641 <B>4</B>
88642 </TD>
88643 <TD width=35% BGCOLOR=#FBF5EF>
88644 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 5</B>
88645 </TD>
88646 </TR>
88647 <TR valign="top">
88648 <TD width=15% BGCOLOR=#FBF5EF>
88649 <B>L2_SEL</B>
88650 </TD>
88651 <TD width=15% BGCOLOR=#FBF5EF>
88652 <B>4:3</B>
88653 </TD>
88654 <TD width=10% BGCOLOR=#FBF5EF>
88655 <B>18</B>
88656 </TD>
88657 <TD width=10% BGCOLOR=#FBF5EF>
88658 <B>0</B>
88659 </TD>
88660 <TD width=15% BGCOLOR=#FBF5EF>
88661 <B>0</B>
88662 </TD>
88663 <TD width=35% BGCOLOR=#FBF5EF>
88664 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 22 10: reserved 11: SDIO 1 Power Control output</B>
88665 </TD>
88666 </TR>
88667 <TR valign="top">
88668 <TD width=15% BGCOLOR=#FBF5EF>
88669 <B>L3_SEL</B>
88670 </TD>
88671 <TD width=15% BGCOLOR=#FBF5EF>
88672 <B>7:5</B>
88673 </TD>
88674 <TD width=10% BGCOLOR=#FBF5EF>
88675 <B>e0</B>
88676 </TD>
88677 <TD width=10% BGCOLOR=#FBF5EF>
88678 <B>0</B>
88679 </TD>
88680 <TD width=15% BGCOLOR=#FBF5EF>
88681 <B>0</B>
88682 </TD>
88683 <TD width=35% BGCOLOR=#FBF5EF>
88684 <B>Level 3 Mux Select 000: GPIO 37 (bank 1) 001: CAN 1 Rx 010: I2C 1 Serial Data 011: PJTAG TMS+H2129 100: SDIO 1 IO Bit 1 101: SPI 1 Slave Select 0 110: reserved 111: UART 1 RxD</B>
88685 </TD>
88686 </TR>
88687 <TR valign="top">
88688 <TD width=15% BGCOLOR=#FBF5EF>
88689 <B>Speed</B>
88690 </TD>
88691 <TD width=15% BGCOLOR=#FBF5EF>
88692 <B>8:8</B>
88693 </TD>
88694 <TD width=10% BGCOLOR=#FBF5EF>
88695 <B>100</B>
88696 </TD>
88697 <TD width=10% BGCOLOR=#FBF5EF>
88698 <B>0</B>
88699 </TD>
88700 <TD width=15% BGCOLOR=#FBF5EF>
88701 <B>0</B>
88702 </TD>
88703 <TD width=35% BGCOLOR=#FBF5EF>
88704 <B>Operates the same as MIO_PIN_00[Speed]</B>
88705 </TD>
88706 </TR>
88707 <TR valign="top">
88708 <TD width=15% BGCOLOR=#FBF5EF>
88709 <B>IO_Type</B>
88710 </TD>
88711 <TD width=15% BGCOLOR=#FBF5EF>
88712 <B>11:9</B>
88713 </TD>
88714 <TD width=10% BGCOLOR=#FBF5EF>
88715 <B>e00</B>
88716 </TD>
88717 <TD width=10% BGCOLOR=#FBF5EF>
88718 <B>1</B>
88719 </TD>
88720 <TD width=15% BGCOLOR=#FBF5EF>
88721 <B>200</B>
88722 </TD>
88723 <TD width=35% BGCOLOR=#FBF5EF>
88724 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
88725 </TD>
88726 </TR>
88727 <TR valign="top">
88728 <TD width=15% BGCOLOR=#FBF5EF>
88729 <B>PULLUP</B>
88730 </TD>
88731 <TD width=15% BGCOLOR=#FBF5EF>
88732 <B>12:12</B>
88733 </TD>
88734 <TD width=10% BGCOLOR=#FBF5EF>
88735 <B>1000</B>
88736 </TD>
88737 <TD width=10% BGCOLOR=#FBF5EF>
88738 <B>0</B>
88739 </TD>
88740 <TD width=15% BGCOLOR=#FBF5EF>
88741 <B>0</B>
88742 </TD>
88743 <TD width=35% BGCOLOR=#FBF5EF>
88744 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
88745 </TD>
88746 </TR>
88747 <TR valign="top">
88748 <TD width=15% BGCOLOR=#FBF5EF>
88749 <B>DisableRcvr</B>
88750 </TD>
88751 <TD width=15% BGCOLOR=#FBF5EF>
88752 <B>13:13</B>
88753 </TD>
88754 <TD width=10% BGCOLOR=#FBF5EF>
88755 <B>2000</B>
88756 </TD>
88757 <TD width=10% BGCOLOR=#FBF5EF>
88758 <B>0</B>
88759 </TD>
88760 <TD width=15% BGCOLOR=#FBF5EF>
88761 <B>0</B>
88762 </TD>
88763 <TD width=35% BGCOLOR=#FBF5EF>
88764 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
88765 </TD>
88766 </TR>
88767 <TR valign="top">
88768 <TD width=15% BGCOLOR=#C0C0C0>
88769 <B>MIO_PIN_37@0XF8000794</B>
88770 </TD>
88771 <TD width=15% BGCOLOR=#C0C0C0>
88772 <B>31:0</B>
88773 </TD>
88774 <TD width=10% BGCOLOR=#C0C0C0>
88775 <B>3fff</B>
88776 </TD>
88777 <TD width=10% BGCOLOR=#C0C0C0>
88778 <B></B>
88779 </TD>
88780 <TD width=15% BGCOLOR=#C0C0C0>
88781 <B>204</B>
88782 </TD>
88783 <TD width=35% BGCOLOR=#C0C0C0>
88784 <B>MIO Pin 37 Control</B>
88785 </TD>
88786 </TR>
88787 </TABLE>
88788 <P>
88789 <H2><a name="MIO_PIN_38">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_38</a></H2>
88790 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
88791 <TR valign="top">
88792 <TD width=15% BGCOLOR=#FFFF00>
88793 <B>Register Name</B>
88794 </TD>
88795 <TD width=15% BGCOLOR=#FFFF00>
88796 <B>Address</B>
88797 </TD>
88798 <TD width=10% BGCOLOR=#FFFF00>
88799 <B>Width</B>
88800 </TD>
88801 <TD width=10% BGCOLOR=#FFFF00>
88802 <B>Type</B>
88803 </TD>
88804 <TD width=15% BGCOLOR=#FFFF00>
88805 <B>Reset Value</B>
88806 </TD>
88807 <TD width=35% BGCOLOR=#FFFF00>
88808 <B>Description</B>
88809 </TD>
88810 </TR>
88811 <TR valign="top">
88812 <TD width=15% BGCOLOR=#FBF5EF>
88813 <B>MIO_PIN_38</B>
88814 </TD>
88815 <TD width=15% BGCOLOR=#FBF5EF>
88816 <B>0XF8000798</B>
88817 </TD>
88818 <TD width=10% BGCOLOR=#FBF5EF>
88819 <B>32</B>
88820 </TD>
88821 <TD width=10% BGCOLOR=#FBF5EF>
88822 <B>rw</B>
88823 </TD>
88824 <TD width=15% BGCOLOR=#FBF5EF>
88825 <B>0x00000000</B>
88826 </TD>
88827 <TD width=35% BGCOLOR=#FBF5EF>
88828 <B>--</B>
88829 </TD>
88830 </TR>
88831 </TABLE>
88832 <P>
88833 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
88834 <TR valign="top">
88835 <TD width=15% BGCOLOR=#C0FFC0>
88836 <B>Field Name</B>
88837 </TD>
88838 <TD width=15% BGCOLOR=#C0FFC0>
88839 <B>Bits</B>
88840 </TD>
88841 <TD width=10% BGCOLOR=#C0FFC0>
88842 <B>Mask</B>
88843 </TD>
88844 <TD width=10% BGCOLOR=#C0FFC0>
88845 <B>Value</B>
88846 </TD>
88847 <TD width=15% BGCOLOR=#C0FFC0>
88848 <B>Shifted Value</B>
88849 </TD>
88850 <TD width=35% BGCOLOR=#C0FFC0>
88851 <B>Description</B>
88852 </TD>
88853 </TR>
88854 <TR valign="top">
88855 <TD width=15% BGCOLOR=#FBF5EF>
88856 <B>TRI_ENABLE</B>
88857 </TD>
88858 <TD width=15% BGCOLOR=#FBF5EF>
88859 <B>0:0</B>
88860 </TD>
88861 <TD width=10% BGCOLOR=#FBF5EF>
88862 <B>1</B>
88863 </TD>
88864 <TD width=10% BGCOLOR=#FBF5EF>
88865 <B>0</B>
88866 </TD>
88867 <TD width=15% BGCOLOR=#FBF5EF>
88868 <B>0</B>
88869 </TD>
88870 <TD width=35% BGCOLOR=#FBF5EF>
88871 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
88872 </TD>
88873 </TR>
88874 <TR valign="top">
88875 <TD width=15% BGCOLOR=#FBF5EF>
88876 <B>L0_SEL</B>
88877 </TD>
88878 <TD width=15% BGCOLOR=#FBF5EF>
88879 <B>1:1</B>
88880 </TD>
88881 <TD width=10% BGCOLOR=#FBF5EF>
88882 <B>2</B>
88883 </TD>
88884 <TD width=10% BGCOLOR=#FBF5EF>
88885 <B>0</B>
88886 </TD>
88887 <TD width=15% BGCOLOR=#FBF5EF>
88888 <B>0</B>
88889 </TD>
88890 <TD width=35% BGCOLOR=#FBF5EF>
88891 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII RxD Data Bit 3</B>
88892 </TD>
88893 </TR>
88894 <TR valign="top">
88895 <TD width=15% BGCOLOR=#FBF5EF>
88896 <B>L1_SEL</B>
88897 </TD>
88898 <TD width=15% BGCOLOR=#FBF5EF>
88899 <B>2:2</B>
88900 </TD>
88901 <TD width=10% BGCOLOR=#FBF5EF>
88902 <B>4</B>
88903 </TD>
88904 <TD width=10% BGCOLOR=#FBF5EF>
88905 <B>1</B>
88906 </TD>
88907 <TD width=15% BGCOLOR=#FBF5EF>
88908 <B>4</B>
88909 </TD>
88910 <TD width=35% BGCOLOR=#FBF5EF>
88911 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 6</B>
88912 </TD>
88913 </TR>
88914 <TR valign="top">
88915 <TD width=15% BGCOLOR=#FBF5EF>
88916 <B>L2_SEL</B>
88917 </TD>
88918 <TD width=15% BGCOLOR=#FBF5EF>
88919 <B>4:3</B>
88920 </TD>
88921 <TD width=10% BGCOLOR=#FBF5EF>
88922 <B>18</B>
88923 </TD>
88924 <TD width=10% BGCOLOR=#FBF5EF>
88925 <B>0</B>
88926 </TD>
88927 <TD width=15% BGCOLOR=#FBF5EF>
88928 <B>0</B>
88929 </TD>
88930 <TD width=35% BGCOLOR=#FBF5EF>
88931 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 23 10: reserved 11: SDIO 0 Power Control output</B>
88932 </TD>
88933 </TR>
88934 <TR valign="top">
88935 <TD width=15% BGCOLOR=#FBF5EF>
88936 <B>L3_SEL</B>
88937 </TD>
88938 <TD width=15% BGCOLOR=#FBF5EF>
88939 <B>7:5</B>
88940 </TD>
88941 <TD width=10% BGCOLOR=#FBF5EF>
88942 <B>e0</B>
88943 </TD>
88944 <TD width=10% BGCOLOR=#FBF5EF>
88945 <B>0</B>
88946 </TD>
88947 <TD width=15% BGCOLOR=#FBF5EF>
88948 <B>0</B>
88949 </TD>
88950 <TD width=35% BGCOLOR=#FBF5EF>
88951 <B>Level 3 Mux Select 000: GPIO 38 (bank 1) 001: CAN 0 Rx 010: I2C 0 Serial Clock 011: SWDT Clock In 100: SDIO 1 IO Bit 2 101: SPI 1 Slave Select 1 110: reserved 111: UART 0 RxD</B>
88952 </TD>
88953 </TR>
88954 <TR valign="top">
88955 <TD width=15% BGCOLOR=#FBF5EF>
88956 <B>Speed</B>
88957 </TD>
88958 <TD width=15% BGCOLOR=#FBF5EF>
88959 <B>8:8</B>
88960 </TD>
88961 <TD width=10% BGCOLOR=#FBF5EF>
88962 <B>100</B>
88963 </TD>
88964 <TD width=10% BGCOLOR=#FBF5EF>
88965 <B>0</B>
88966 </TD>
88967 <TD width=15% BGCOLOR=#FBF5EF>
88968 <B>0</B>
88969 </TD>
88970 <TD width=35% BGCOLOR=#FBF5EF>
88971 <B>Operates the same as MIO_PIN_00[Speed]</B>
88972 </TD>
88973 </TR>
88974 <TR valign="top">
88975 <TD width=15% BGCOLOR=#FBF5EF>
88976 <B>IO_Type</B>
88977 </TD>
88978 <TD width=15% BGCOLOR=#FBF5EF>
88979 <B>11:9</B>
88980 </TD>
88981 <TD width=10% BGCOLOR=#FBF5EF>
88982 <B>e00</B>
88983 </TD>
88984 <TD width=10% BGCOLOR=#FBF5EF>
88985 <B>1</B>
88986 </TD>
88987 <TD width=15% BGCOLOR=#FBF5EF>
88988 <B>200</B>
88989 </TD>
88990 <TD width=35% BGCOLOR=#FBF5EF>
88991 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
88992 </TD>
88993 </TR>
88994 <TR valign="top">
88995 <TD width=15% BGCOLOR=#FBF5EF>
88996 <B>PULLUP</B>
88997 </TD>
88998 <TD width=15% BGCOLOR=#FBF5EF>
88999 <B>12:12</B>
89000 </TD>
89001 <TD width=10% BGCOLOR=#FBF5EF>
89002 <B>1000</B>
89003 </TD>
89004 <TD width=10% BGCOLOR=#FBF5EF>
89005 <B>0</B>
89006 </TD>
89007 <TD width=15% BGCOLOR=#FBF5EF>
89008 <B>0</B>
89009 </TD>
89010 <TD width=35% BGCOLOR=#FBF5EF>
89011 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
89012 </TD>
89013 </TR>
89014 <TR valign="top">
89015 <TD width=15% BGCOLOR=#FBF5EF>
89016 <B>DisableRcvr</B>
89017 </TD>
89018 <TD width=15% BGCOLOR=#FBF5EF>
89019 <B>13:13</B>
89020 </TD>
89021 <TD width=10% BGCOLOR=#FBF5EF>
89022 <B>2000</B>
89023 </TD>
89024 <TD width=10% BGCOLOR=#FBF5EF>
89025 <B>0</B>
89026 </TD>
89027 <TD width=15% BGCOLOR=#FBF5EF>
89028 <B>0</B>
89029 </TD>
89030 <TD width=35% BGCOLOR=#FBF5EF>
89031 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
89032 </TD>
89033 </TR>
89034 <TR valign="top">
89035 <TD width=15% BGCOLOR=#C0C0C0>
89036 <B>MIO_PIN_38@0XF8000798</B>
89037 </TD>
89038 <TD width=15% BGCOLOR=#C0C0C0>
89039 <B>31:0</B>
89040 </TD>
89041 <TD width=10% BGCOLOR=#C0C0C0>
89042 <B>3fff</B>
89043 </TD>
89044 <TD width=10% BGCOLOR=#C0C0C0>
89045 <B></B>
89046 </TD>
89047 <TD width=15% BGCOLOR=#C0C0C0>
89048 <B>204</B>
89049 </TD>
89050 <TD width=35% BGCOLOR=#C0C0C0>
89051 <B>MIO Pin 38 Control</B>
89052 </TD>
89053 </TR>
89054 </TABLE>
89055 <P>
89056 <H2><a name="MIO_PIN_39">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_39</a></H2>
89057 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
89058 <TR valign="top">
89059 <TD width=15% BGCOLOR=#FFFF00>
89060 <B>Register Name</B>
89061 </TD>
89062 <TD width=15% BGCOLOR=#FFFF00>
89063 <B>Address</B>
89064 </TD>
89065 <TD width=10% BGCOLOR=#FFFF00>
89066 <B>Width</B>
89067 </TD>
89068 <TD width=10% BGCOLOR=#FFFF00>
89069 <B>Type</B>
89070 </TD>
89071 <TD width=15% BGCOLOR=#FFFF00>
89072 <B>Reset Value</B>
89073 </TD>
89074 <TD width=35% BGCOLOR=#FFFF00>
89075 <B>Description</B>
89076 </TD>
89077 </TR>
89078 <TR valign="top">
89079 <TD width=15% BGCOLOR=#FBF5EF>
89080 <B>MIO_PIN_39</B>
89081 </TD>
89082 <TD width=15% BGCOLOR=#FBF5EF>
89083 <B>0XF800079C</B>
89084 </TD>
89085 <TD width=10% BGCOLOR=#FBF5EF>
89086 <B>32</B>
89087 </TD>
89088 <TD width=10% BGCOLOR=#FBF5EF>
89089 <B>rw</B>
89090 </TD>
89091 <TD width=15% BGCOLOR=#FBF5EF>
89092 <B>0x00000000</B>
89093 </TD>
89094 <TD width=35% BGCOLOR=#FBF5EF>
89095 <B>--</B>
89096 </TD>
89097 </TR>
89098 </TABLE>
89099 <P>
89100 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
89101 <TR valign="top">
89102 <TD width=15% BGCOLOR=#C0FFC0>
89103 <B>Field Name</B>
89104 </TD>
89105 <TD width=15% BGCOLOR=#C0FFC0>
89106 <B>Bits</B>
89107 </TD>
89108 <TD width=10% BGCOLOR=#C0FFC0>
89109 <B>Mask</B>
89110 </TD>
89111 <TD width=10% BGCOLOR=#C0FFC0>
89112 <B>Value</B>
89113 </TD>
89114 <TD width=15% BGCOLOR=#C0FFC0>
89115 <B>Shifted Value</B>
89116 </TD>
89117 <TD width=35% BGCOLOR=#C0FFC0>
89118 <B>Description</B>
89119 </TD>
89120 </TR>
89121 <TR valign="top">
89122 <TD width=15% BGCOLOR=#FBF5EF>
89123 <B>TRI_ENABLE</B>
89124 </TD>
89125 <TD width=15% BGCOLOR=#FBF5EF>
89126 <B>0:0</B>
89127 </TD>
89128 <TD width=10% BGCOLOR=#FBF5EF>
89129 <B>1</B>
89130 </TD>
89131 <TD width=10% BGCOLOR=#FBF5EF>
89132 <B>0</B>
89133 </TD>
89134 <TD width=15% BGCOLOR=#FBF5EF>
89135 <B>0</B>
89136 </TD>
89137 <TD width=35% BGCOLOR=#FBF5EF>
89138 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
89139 </TD>
89140 </TR>
89141 <TR valign="top">
89142 <TD width=15% BGCOLOR=#FBF5EF>
89143 <B>L0_SEL</B>
89144 </TD>
89145 <TD width=15% BGCOLOR=#FBF5EF>
89146 <B>1:1</B>
89147 </TD>
89148 <TD width=10% BGCOLOR=#FBF5EF>
89149 <B>2</B>
89150 </TD>
89151 <TD width=10% BGCOLOR=#FBF5EF>
89152 <B>0</B>
89153 </TD>
89154 <TD width=15% BGCOLOR=#FBF5EF>
89155 <B>0</B>
89156 </TD>
89157 <TD width=35% BGCOLOR=#FBF5EF>
89158 <B>Level 0 Mux Select 0: Level 1 Mux 1: Ethernet 1 RGMII Rx Control</B>
89159 </TD>
89160 </TR>
89161 <TR valign="top">
89162 <TD width=15% BGCOLOR=#FBF5EF>
89163 <B>L1_SEL</B>
89164 </TD>
89165 <TD width=15% BGCOLOR=#FBF5EF>
89166 <B>2:2</B>
89167 </TD>
89168 <TD width=10% BGCOLOR=#FBF5EF>
89169 <B>4</B>
89170 </TD>
89171 <TD width=10% BGCOLOR=#FBF5EF>
89172 <B>1</B>
89173 </TD>
89174 <TD width=15% BGCOLOR=#FBF5EF>
89175 <B>4</B>
89176 </TD>
89177 <TD width=35% BGCOLOR=#FBF5EF>
89178 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 0 ULPI Data Bit 7</B>
89179 </TD>
89180 </TR>
89181 <TR valign="top">
89182 <TD width=15% BGCOLOR=#FBF5EF>
89183 <B>L2_SEL</B>
89184 </TD>
89185 <TD width=15% BGCOLOR=#FBF5EF>
89186 <B>4:3</B>
89187 </TD>
89188 <TD width=10% BGCOLOR=#FBF5EF>
89189 <B>18</B>
89190 </TD>
89191 <TD width=10% BGCOLOR=#FBF5EF>
89192 <B>0</B>
89193 </TD>
89194 <TD width=15% BGCOLOR=#FBF5EF>
89195 <B>0</B>
89196 </TD>
89197 <TD width=35% BGCOLOR=#FBF5EF>
89198 <B>Level 2 Mux Select 00: Level 3 Mux 01: SRAM/NOR Address Bit 24 10: reserved 11: SDIO 1 Power Control output</B>
89199 </TD>
89200 </TR>
89201 <TR valign="top">
89202 <TD width=15% BGCOLOR=#FBF5EF>
89203 <B>L3_SEL</B>
89204 </TD>
89205 <TD width=15% BGCOLOR=#FBF5EF>
89206 <B>7:5</B>
89207 </TD>
89208 <TD width=10% BGCOLOR=#FBF5EF>
89209 <B>e0</B>
89210 </TD>
89211 <TD width=10% BGCOLOR=#FBF5EF>
89212 <B>0</B>
89213 </TD>
89214 <TD width=15% BGCOLOR=#FBF5EF>
89215 <B>0</B>
89216 </TD>
89217 <TD width=35% BGCOLOR=#FBF5EF>
89218 <B>Level 3 Mux Select 000: GPIO 39 (bank 1) 001: CAN 0 Tx 010: I2C 0 Serial Data 011: SWDT Reset Out 100: SDIO 1 IO Bit 3 101: SPI 1 Slave Select 2 110: reserved 111: UART 0 TxD</B>
89219 </TD>
89220 </TR>
89221 <TR valign="top">
89222 <TD width=15% BGCOLOR=#FBF5EF>
89223 <B>Speed</B>
89224 </TD>
89225 <TD width=15% BGCOLOR=#FBF5EF>
89226 <B>8:8</B>
89227 </TD>
89228 <TD width=10% BGCOLOR=#FBF5EF>
89229 <B>100</B>
89230 </TD>
89231 <TD width=10% BGCOLOR=#FBF5EF>
89232 <B>0</B>
89233 </TD>
89234 <TD width=15% BGCOLOR=#FBF5EF>
89235 <B>0</B>
89236 </TD>
89237 <TD width=35% BGCOLOR=#FBF5EF>
89238 <B>Operates the same as MIO_PIN_00[Speed]</B>
89239 </TD>
89240 </TR>
89241 <TR valign="top">
89242 <TD width=15% BGCOLOR=#FBF5EF>
89243 <B>IO_Type</B>
89244 </TD>
89245 <TD width=15% BGCOLOR=#FBF5EF>
89246 <B>11:9</B>
89247 </TD>
89248 <TD width=10% BGCOLOR=#FBF5EF>
89249 <B>e00</B>
89250 </TD>
89251 <TD width=10% BGCOLOR=#FBF5EF>
89252 <B>1</B>
89253 </TD>
89254 <TD width=15% BGCOLOR=#FBF5EF>
89255 <B>200</B>
89256 </TD>
89257 <TD width=35% BGCOLOR=#FBF5EF>
89258 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
89259 </TD>
89260 </TR>
89261 <TR valign="top">
89262 <TD width=15% BGCOLOR=#FBF5EF>
89263 <B>PULLUP</B>
89264 </TD>
89265 <TD width=15% BGCOLOR=#FBF5EF>
89266 <B>12:12</B>
89267 </TD>
89268 <TD width=10% BGCOLOR=#FBF5EF>
89269 <B>1000</B>
89270 </TD>
89271 <TD width=10% BGCOLOR=#FBF5EF>
89272 <B>0</B>
89273 </TD>
89274 <TD width=15% BGCOLOR=#FBF5EF>
89275 <B>0</B>
89276 </TD>
89277 <TD width=35% BGCOLOR=#FBF5EF>
89278 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
89279 </TD>
89280 </TR>
89281 <TR valign="top">
89282 <TD width=15% BGCOLOR=#FBF5EF>
89283 <B>DisableRcvr</B>
89284 </TD>
89285 <TD width=15% BGCOLOR=#FBF5EF>
89286 <B>13:13</B>
89287 </TD>
89288 <TD width=10% BGCOLOR=#FBF5EF>
89289 <B>2000</B>
89290 </TD>
89291 <TD width=10% BGCOLOR=#FBF5EF>
89292 <B>0</B>
89293 </TD>
89294 <TD width=15% BGCOLOR=#FBF5EF>
89295 <B>0</B>
89296 </TD>
89297 <TD width=35% BGCOLOR=#FBF5EF>
89298 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
89299 </TD>
89300 </TR>
89301 <TR valign="top">
89302 <TD width=15% BGCOLOR=#C0C0C0>
89303 <B>MIO_PIN_39@0XF800079C</B>
89304 </TD>
89305 <TD width=15% BGCOLOR=#C0C0C0>
89306 <B>31:0</B>
89307 </TD>
89308 <TD width=10% BGCOLOR=#C0C0C0>
89309 <B>3fff</B>
89310 </TD>
89311 <TD width=10% BGCOLOR=#C0C0C0>
89312 <B></B>
89313 </TD>
89314 <TD width=15% BGCOLOR=#C0C0C0>
89315 <B>204</B>
89316 </TD>
89317 <TD width=35% BGCOLOR=#C0C0C0>
89318 <B>MIO Pin 39 Control</B>
89319 </TD>
89320 </TR>
89321 </TABLE>
89322 <P>
89323 <H2><a name="MIO_PIN_40">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_40</a></H2>
89324 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
89325 <TR valign="top">
89326 <TD width=15% BGCOLOR=#FFFF00>
89327 <B>Register Name</B>
89328 </TD>
89329 <TD width=15% BGCOLOR=#FFFF00>
89330 <B>Address</B>
89331 </TD>
89332 <TD width=10% BGCOLOR=#FFFF00>
89333 <B>Width</B>
89334 </TD>
89335 <TD width=10% BGCOLOR=#FFFF00>
89336 <B>Type</B>
89337 </TD>
89338 <TD width=15% BGCOLOR=#FFFF00>
89339 <B>Reset Value</B>
89340 </TD>
89341 <TD width=35% BGCOLOR=#FFFF00>
89342 <B>Description</B>
89343 </TD>
89344 </TR>
89345 <TR valign="top">
89346 <TD width=15% BGCOLOR=#FBF5EF>
89347 <B>MIO_PIN_40</B>
89348 </TD>
89349 <TD width=15% BGCOLOR=#FBF5EF>
89350 <B>0XF80007A0</B>
89351 </TD>
89352 <TD width=10% BGCOLOR=#FBF5EF>
89353 <B>32</B>
89354 </TD>
89355 <TD width=10% BGCOLOR=#FBF5EF>
89356 <B>rw</B>
89357 </TD>
89358 <TD width=15% BGCOLOR=#FBF5EF>
89359 <B>0x00000000</B>
89360 </TD>
89361 <TD width=35% BGCOLOR=#FBF5EF>
89362 <B>--</B>
89363 </TD>
89364 </TR>
89365 </TABLE>
89366 <P>
89367 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
89368 <TR valign="top">
89369 <TD width=15% BGCOLOR=#C0FFC0>
89370 <B>Field Name</B>
89371 </TD>
89372 <TD width=15% BGCOLOR=#C0FFC0>
89373 <B>Bits</B>
89374 </TD>
89375 <TD width=10% BGCOLOR=#C0FFC0>
89376 <B>Mask</B>
89377 </TD>
89378 <TD width=10% BGCOLOR=#C0FFC0>
89379 <B>Value</B>
89380 </TD>
89381 <TD width=15% BGCOLOR=#C0FFC0>
89382 <B>Shifted Value</B>
89383 </TD>
89384 <TD width=35% BGCOLOR=#C0FFC0>
89385 <B>Description</B>
89386 </TD>
89387 </TR>
89388 <TR valign="top">
89389 <TD width=15% BGCOLOR=#FBF5EF>
89390 <B>TRI_ENABLE</B>
89391 </TD>
89392 <TD width=15% BGCOLOR=#FBF5EF>
89393 <B>0:0</B>
89394 </TD>
89395 <TD width=10% BGCOLOR=#FBF5EF>
89396 <B>1</B>
89397 </TD>
89398 <TD width=10% BGCOLOR=#FBF5EF>
89399 <B>0</B>
89400 </TD>
89401 <TD width=15% BGCOLOR=#FBF5EF>
89402 <B>0</B>
89403 </TD>
89404 <TD width=35% BGCOLOR=#FBF5EF>
89405 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
89406 </TD>
89407 </TR>
89408 <TR valign="top">
89409 <TD width=15% BGCOLOR=#FBF5EF>
89410 <B>L0_SEL</B>
89411 </TD>
89412 <TD width=15% BGCOLOR=#FBF5EF>
89413 <B>1:1</B>
89414 </TD>
89415 <TD width=10% BGCOLOR=#FBF5EF>
89416 <B>2</B>
89417 </TD>
89418 <TD width=10% BGCOLOR=#FBF5EF>
89419 <B>0</B>
89420 </TD>
89421 <TD width=15% BGCOLOR=#FBF5EF>
89422 <B>0</B>
89423 </TD>
89424 <TD width=35% BGCOLOR=#FBF5EF>
89425 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
89426 </TD>
89427 </TR>
89428 <TR valign="top">
89429 <TD width=15% BGCOLOR=#FBF5EF>
89430 <B>L1_SEL</B>
89431 </TD>
89432 <TD width=15% BGCOLOR=#FBF5EF>
89433 <B>2:2</B>
89434 </TD>
89435 <TD width=10% BGCOLOR=#FBF5EF>
89436 <B>4</B>
89437 </TD>
89438 <TD width=10% BGCOLOR=#FBF5EF>
89439 <B>0</B>
89440 </TD>
89441 <TD width=15% BGCOLOR=#FBF5EF>
89442 <B>0</B>
89443 </TD>
89444 <TD width=35% BGCOLOR=#FBF5EF>
89445 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 4</B>
89446 </TD>
89447 </TR>
89448 <TR valign="top">
89449 <TD width=15% BGCOLOR=#FBF5EF>
89450 <B>L2_SEL</B>
89451 </TD>
89452 <TD width=15% BGCOLOR=#FBF5EF>
89453 <B>4:3</B>
89454 </TD>
89455 <TD width=10% BGCOLOR=#FBF5EF>
89456 <B>18</B>
89457 </TD>
89458 <TD width=10% BGCOLOR=#FBF5EF>
89459 <B>0</B>
89460 </TD>
89461 <TD width=15% BGCOLOR=#FBF5EF>
89462 <B>0</B>
89463 </TD>
89464 <TD width=35% BGCOLOR=#FBF5EF>
89465 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control output</B>
89466 </TD>
89467 </TR>
89468 <TR valign="top">
89469 <TD width=15% BGCOLOR=#FBF5EF>
89470 <B>L3_SEL</B>
89471 </TD>
89472 <TD width=15% BGCOLOR=#FBF5EF>
89473 <B>7:5</B>
89474 </TD>
89475 <TD width=10% BGCOLOR=#FBF5EF>
89476 <B>e0</B>
89477 </TD>
89478 <TD width=10% BGCOLOR=#FBF5EF>
89479 <B>4</B>
89480 </TD>
89481 <TD width=15% BGCOLOR=#FBF5EF>
89482 <B>80</B>
89483 </TD>
89484 <TD width=35% BGCOLOR=#FBF5EF>
89485 <B>Level 3 Mux Select 000: GPIO 40 (bank 1) 001: CAN 1 Tx 010: I2C 1 Serial Clock 011: reserved 100: SDIO 0 Clock 101: SPI 0 Serial Clock 110: TTC 1 Wave Out 111: UART 1 TxD</B>
89486 </TD>
89487 </TR>
89488 <TR valign="top">
89489 <TD width=15% BGCOLOR=#FBF5EF>
89490 <B>Speed</B>
89491 </TD>
89492 <TD width=15% BGCOLOR=#FBF5EF>
89493 <B>8:8</B>
89494 </TD>
89495 <TD width=10% BGCOLOR=#FBF5EF>
89496 <B>100</B>
89497 </TD>
89498 <TD width=10% BGCOLOR=#FBF5EF>
89499 <B>0</B>
89500 </TD>
89501 <TD width=15% BGCOLOR=#FBF5EF>
89502 <B>0</B>
89503 </TD>
89504 <TD width=35% BGCOLOR=#FBF5EF>
89505 <B>Operates the same as MIO_PIN_00[Speed]</B>
89506 </TD>
89507 </TR>
89508 <TR valign="top">
89509 <TD width=15% BGCOLOR=#FBF5EF>
89510 <B>IO_Type</B>
89511 </TD>
89512 <TD width=15% BGCOLOR=#FBF5EF>
89513 <B>11:9</B>
89514 </TD>
89515 <TD width=10% BGCOLOR=#FBF5EF>
89516 <B>e00</B>
89517 </TD>
89518 <TD width=10% BGCOLOR=#FBF5EF>
89519 <B>1</B>
89520 </TD>
89521 <TD width=15% BGCOLOR=#FBF5EF>
89522 <B>200</B>
89523 </TD>
89524 <TD width=35% BGCOLOR=#FBF5EF>
89525 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
89526 </TD>
89527 </TR>
89528 <TR valign="top">
89529 <TD width=15% BGCOLOR=#FBF5EF>
89530 <B>PULLUP</B>
89531 </TD>
89532 <TD width=15% BGCOLOR=#FBF5EF>
89533 <B>12:12</B>
89534 </TD>
89535 <TD width=10% BGCOLOR=#FBF5EF>
89536 <B>1000</B>
89537 </TD>
89538 <TD width=10% BGCOLOR=#FBF5EF>
89539 <B>0</B>
89540 </TD>
89541 <TD width=15% BGCOLOR=#FBF5EF>
89542 <B>0</B>
89543 </TD>
89544 <TD width=35% BGCOLOR=#FBF5EF>
89545 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
89546 </TD>
89547 </TR>
89548 <TR valign="top">
89549 <TD width=15% BGCOLOR=#FBF5EF>
89550 <B>DisableRcvr</B>
89551 </TD>
89552 <TD width=15% BGCOLOR=#FBF5EF>
89553 <B>13:13</B>
89554 </TD>
89555 <TD width=10% BGCOLOR=#FBF5EF>
89556 <B>2000</B>
89557 </TD>
89558 <TD width=10% BGCOLOR=#FBF5EF>
89559 <B>0</B>
89560 </TD>
89561 <TD width=15% BGCOLOR=#FBF5EF>
89562 <B>0</B>
89563 </TD>
89564 <TD width=35% BGCOLOR=#FBF5EF>
89565 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
89566 </TD>
89567 </TR>
89568 <TR valign="top">
89569 <TD width=15% BGCOLOR=#C0C0C0>
89570 <B>MIO_PIN_40@0XF80007A0</B>
89571 </TD>
89572 <TD width=15% BGCOLOR=#C0C0C0>
89573 <B>31:0</B>
89574 </TD>
89575 <TD width=10% BGCOLOR=#C0C0C0>
89576 <B>3fff</B>
89577 </TD>
89578 <TD width=10% BGCOLOR=#C0C0C0>
89579 <B></B>
89580 </TD>
89581 <TD width=15% BGCOLOR=#C0C0C0>
89582 <B>280</B>
89583 </TD>
89584 <TD width=35% BGCOLOR=#C0C0C0>
89585 <B>MIO Pin 40 Control</B>
89586 </TD>
89587 </TR>
89588 </TABLE>
89589 <P>
89590 <H2><a name="MIO_PIN_41">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_41</a></H2>
89591 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
89592 <TR valign="top">
89593 <TD width=15% BGCOLOR=#FFFF00>
89594 <B>Register Name</B>
89595 </TD>
89596 <TD width=15% BGCOLOR=#FFFF00>
89597 <B>Address</B>
89598 </TD>
89599 <TD width=10% BGCOLOR=#FFFF00>
89600 <B>Width</B>
89601 </TD>
89602 <TD width=10% BGCOLOR=#FFFF00>
89603 <B>Type</B>
89604 </TD>
89605 <TD width=15% BGCOLOR=#FFFF00>
89606 <B>Reset Value</B>
89607 </TD>
89608 <TD width=35% BGCOLOR=#FFFF00>
89609 <B>Description</B>
89610 </TD>
89611 </TR>
89612 <TR valign="top">
89613 <TD width=15% BGCOLOR=#FBF5EF>
89614 <B>MIO_PIN_41</B>
89615 </TD>
89616 <TD width=15% BGCOLOR=#FBF5EF>
89617 <B>0XF80007A4</B>
89618 </TD>
89619 <TD width=10% BGCOLOR=#FBF5EF>
89620 <B>32</B>
89621 </TD>
89622 <TD width=10% BGCOLOR=#FBF5EF>
89623 <B>rw</B>
89624 </TD>
89625 <TD width=15% BGCOLOR=#FBF5EF>
89626 <B>0x00000000</B>
89627 </TD>
89628 <TD width=35% BGCOLOR=#FBF5EF>
89629 <B>--</B>
89630 </TD>
89631 </TR>
89632 </TABLE>
89633 <P>
89634 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
89635 <TR valign="top">
89636 <TD width=15% BGCOLOR=#C0FFC0>
89637 <B>Field Name</B>
89638 </TD>
89639 <TD width=15% BGCOLOR=#C0FFC0>
89640 <B>Bits</B>
89641 </TD>
89642 <TD width=10% BGCOLOR=#C0FFC0>
89643 <B>Mask</B>
89644 </TD>
89645 <TD width=10% BGCOLOR=#C0FFC0>
89646 <B>Value</B>
89647 </TD>
89648 <TD width=15% BGCOLOR=#C0FFC0>
89649 <B>Shifted Value</B>
89650 </TD>
89651 <TD width=35% BGCOLOR=#C0FFC0>
89652 <B>Description</B>
89653 </TD>
89654 </TR>
89655 <TR valign="top">
89656 <TD width=15% BGCOLOR=#FBF5EF>
89657 <B>TRI_ENABLE</B>
89658 </TD>
89659 <TD width=15% BGCOLOR=#FBF5EF>
89660 <B>0:0</B>
89661 </TD>
89662 <TD width=10% BGCOLOR=#FBF5EF>
89663 <B>1</B>
89664 </TD>
89665 <TD width=10% BGCOLOR=#FBF5EF>
89666 <B>0</B>
89667 </TD>
89668 <TD width=15% BGCOLOR=#FBF5EF>
89669 <B>0</B>
89670 </TD>
89671 <TD width=35% BGCOLOR=#FBF5EF>
89672 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
89673 </TD>
89674 </TR>
89675 <TR valign="top">
89676 <TD width=15% BGCOLOR=#FBF5EF>
89677 <B>L0_SEL</B>
89678 </TD>
89679 <TD width=15% BGCOLOR=#FBF5EF>
89680 <B>1:1</B>
89681 </TD>
89682 <TD width=10% BGCOLOR=#FBF5EF>
89683 <B>2</B>
89684 </TD>
89685 <TD width=10% BGCOLOR=#FBF5EF>
89686 <B>0</B>
89687 </TD>
89688 <TD width=15% BGCOLOR=#FBF5EF>
89689 <B>0</B>
89690 </TD>
89691 <TD width=35% BGCOLOR=#FBF5EF>
89692 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
89693 </TD>
89694 </TR>
89695 <TR valign="top">
89696 <TD width=15% BGCOLOR=#FBF5EF>
89697 <B>L1_SEL</B>
89698 </TD>
89699 <TD width=15% BGCOLOR=#FBF5EF>
89700 <B>2:2</B>
89701 </TD>
89702 <TD width=10% BGCOLOR=#FBF5EF>
89703 <B>4</B>
89704 </TD>
89705 <TD width=10% BGCOLOR=#FBF5EF>
89706 <B>0</B>
89707 </TD>
89708 <TD width=15% BGCOLOR=#FBF5EF>
89709 <B>0</B>
89710 </TD>
89711 <TD width=35% BGCOLOR=#FBF5EF>
89712 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Direction</B>
89713 </TD>
89714 </TR>
89715 <TR valign="top">
89716 <TD width=15% BGCOLOR=#FBF5EF>
89717 <B>L2_SEL</B>
89718 </TD>
89719 <TD width=15% BGCOLOR=#FBF5EF>
89720 <B>4:3</B>
89721 </TD>
89722 <TD width=10% BGCOLOR=#FBF5EF>
89723 <B>18</B>
89724 </TD>
89725 <TD width=10% BGCOLOR=#FBF5EF>
89726 <B>0</B>
89727 </TD>
89728 <TD width=15% BGCOLOR=#FBF5EF>
89729 <B>0</B>
89730 </TD>
89731 <TD width=35% BGCOLOR=#FBF5EF>
89732 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control output</B>
89733 </TD>
89734 </TR>
89735 <TR valign="top">
89736 <TD width=15% BGCOLOR=#FBF5EF>
89737 <B>L3_SEL</B>
89738 </TD>
89739 <TD width=15% BGCOLOR=#FBF5EF>
89740 <B>7:5</B>
89741 </TD>
89742 <TD width=10% BGCOLOR=#FBF5EF>
89743 <B>e0</B>
89744 </TD>
89745 <TD width=10% BGCOLOR=#FBF5EF>
89746 <B>4</B>
89747 </TD>
89748 <TD width=15% BGCOLOR=#FBF5EF>
89749 <B>80</B>
89750 </TD>
89751 <TD width=35% BGCOLOR=#FBF5EF>
89752 <B>Level 3 Mux Select 000: GPIO 41 (bank 1) 001: CAN 1 Rx 010: I2C 1 Serial Data 011: reserved 100: SDIO 0 Command 101: SPI 0 MISO 110: TTC 1 Clock Input 111: UART 1 RxD</B>
89753 </TD>
89754 </TR>
89755 <TR valign="top">
89756 <TD width=15% BGCOLOR=#FBF5EF>
89757 <B>Speed</B>
89758 </TD>
89759 <TD width=15% BGCOLOR=#FBF5EF>
89760 <B>8:8</B>
89761 </TD>
89762 <TD width=10% BGCOLOR=#FBF5EF>
89763 <B>100</B>
89764 </TD>
89765 <TD width=10% BGCOLOR=#FBF5EF>
89766 <B>0</B>
89767 </TD>
89768 <TD width=15% BGCOLOR=#FBF5EF>
89769 <B>0</B>
89770 </TD>
89771 <TD width=35% BGCOLOR=#FBF5EF>
89772 <B>Operates the same as MIO_PIN_00[Speed]</B>
89773 </TD>
89774 </TR>
89775 <TR valign="top">
89776 <TD width=15% BGCOLOR=#FBF5EF>
89777 <B>IO_Type</B>
89778 </TD>
89779 <TD width=15% BGCOLOR=#FBF5EF>
89780 <B>11:9</B>
89781 </TD>
89782 <TD width=10% BGCOLOR=#FBF5EF>
89783 <B>e00</B>
89784 </TD>
89785 <TD width=10% BGCOLOR=#FBF5EF>
89786 <B>1</B>
89787 </TD>
89788 <TD width=15% BGCOLOR=#FBF5EF>
89789 <B>200</B>
89790 </TD>
89791 <TD width=35% BGCOLOR=#FBF5EF>
89792 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
89793 </TD>
89794 </TR>
89795 <TR valign="top">
89796 <TD width=15% BGCOLOR=#FBF5EF>
89797 <B>PULLUP</B>
89798 </TD>
89799 <TD width=15% BGCOLOR=#FBF5EF>
89800 <B>12:12</B>
89801 </TD>
89802 <TD width=10% BGCOLOR=#FBF5EF>
89803 <B>1000</B>
89804 </TD>
89805 <TD width=10% BGCOLOR=#FBF5EF>
89806 <B>0</B>
89807 </TD>
89808 <TD width=15% BGCOLOR=#FBF5EF>
89809 <B>0</B>
89810 </TD>
89811 <TD width=35% BGCOLOR=#FBF5EF>
89812 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
89813 </TD>
89814 </TR>
89815 <TR valign="top">
89816 <TD width=15% BGCOLOR=#FBF5EF>
89817 <B>DisableRcvr</B>
89818 </TD>
89819 <TD width=15% BGCOLOR=#FBF5EF>
89820 <B>13:13</B>
89821 </TD>
89822 <TD width=10% BGCOLOR=#FBF5EF>
89823 <B>2000</B>
89824 </TD>
89825 <TD width=10% BGCOLOR=#FBF5EF>
89826 <B>0</B>
89827 </TD>
89828 <TD width=15% BGCOLOR=#FBF5EF>
89829 <B>0</B>
89830 </TD>
89831 <TD width=35% BGCOLOR=#FBF5EF>
89832 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
89833 </TD>
89834 </TR>
89835 <TR valign="top">
89836 <TD width=15% BGCOLOR=#C0C0C0>
89837 <B>MIO_PIN_41@0XF80007A4</B>
89838 </TD>
89839 <TD width=15% BGCOLOR=#C0C0C0>
89840 <B>31:0</B>
89841 </TD>
89842 <TD width=10% BGCOLOR=#C0C0C0>
89843 <B>3fff</B>
89844 </TD>
89845 <TD width=10% BGCOLOR=#C0C0C0>
89846 <B></B>
89847 </TD>
89848 <TD width=15% BGCOLOR=#C0C0C0>
89849 <B>280</B>
89850 </TD>
89851 <TD width=35% BGCOLOR=#C0C0C0>
89852 <B>MIO Pin 41 Control</B>
89853 </TD>
89854 </TR>
89855 </TABLE>
89856 <P>
89857 <H2><a name="MIO_PIN_42">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_42</a></H2>
89858 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
89859 <TR valign="top">
89860 <TD width=15% BGCOLOR=#FFFF00>
89861 <B>Register Name</B>
89862 </TD>
89863 <TD width=15% BGCOLOR=#FFFF00>
89864 <B>Address</B>
89865 </TD>
89866 <TD width=10% BGCOLOR=#FFFF00>
89867 <B>Width</B>
89868 </TD>
89869 <TD width=10% BGCOLOR=#FFFF00>
89870 <B>Type</B>
89871 </TD>
89872 <TD width=15% BGCOLOR=#FFFF00>
89873 <B>Reset Value</B>
89874 </TD>
89875 <TD width=35% BGCOLOR=#FFFF00>
89876 <B>Description</B>
89877 </TD>
89878 </TR>
89879 <TR valign="top">
89880 <TD width=15% BGCOLOR=#FBF5EF>
89881 <B>MIO_PIN_42</B>
89882 </TD>
89883 <TD width=15% BGCOLOR=#FBF5EF>
89884 <B>0XF80007A8</B>
89885 </TD>
89886 <TD width=10% BGCOLOR=#FBF5EF>
89887 <B>32</B>
89888 </TD>
89889 <TD width=10% BGCOLOR=#FBF5EF>
89890 <B>rw</B>
89891 </TD>
89892 <TD width=15% BGCOLOR=#FBF5EF>
89893 <B>0x00000000</B>
89894 </TD>
89895 <TD width=35% BGCOLOR=#FBF5EF>
89896 <B>--</B>
89897 </TD>
89898 </TR>
89899 </TABLE>
89900 <P>
89901 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
89902 <TR valign="top">
89903 <TD width=15% BGCOLOR=#C0FFC0>
89904 <B>Field Name</B>
89905 </TD>
89906 <TD width=15% BGCOLOR=#C0FFC0>
89907 <B>Bits</B>
89908 </TD>
89909 <TD width=10% BGCOLOR=#C0FFC0>
89910 <B>Mask</B>
89911 </TD>
89912 <TD width=10% BGCOLOR=#C0FFC0>
89913 <B>Value</B>
89914 </TD>
89915 <TD width=15% BGCOLOR=#C0FFC0>
89916 <B>Shifted Value</B>
89917 </TD>
89918 <TD width=35% BGCOLOR=#C0FFC0>
89919 <B>Description</B>
89920 </TD>
89921 </TR>
89922 <TR valign="top">
89923 <TD width=15% BGCOLOR=#FBF5EF>
89924 <B>TRI_ENABLE</B>
89925 </TD>
89926 <TD width=15% BGCOLOR=#FBF5EF>
89927 <B>0:0</B>
89928 </TD>
89929 <TD width=10% BGCOLOR=#FBF5EF>
89930 <B>1</B>
89931 </TD>
89932 <TD width=10% BGCOLOR=#FBF5EF>
89933 <B>0</B>
89934 </TD>
89935 <TD width=15% BGCOLOR=#FBF5EF>
89936 <B>0</B>
89937 </TD>
89938 <TD width=35% BGCOLOR=#FBF5EF>
89939 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
89940 </TD>
89941 </TR>
89942 <TR valign="top">
89943 <TD width=15% BGCOLOR=#FBF5EF>
89944 <B>L0_SEL</B>
89945 </TD>
89946 <TD width=15% BGCOLOR=#FBF5EF>
89947 <B>1:1</B>
89948 </TD>
89949 <TD width=10% BGCOLOR=#FBF5EF>
89950 <B>2</B>
89951 </TD>
89952 <TD width=10% BGCOLOR=#FBF5EF>
89953 <B>0</B>
89954 </TD>
89955 <TD width=15% BGCOLOR=#FBF5EF>
89956 <B>0</B>
89957 </TD>
89958 <TD width=35% BGCOLOR=#FBF5EF>
89959 <B>Level 0 Mux Select 0: Level 1 Mux 1= Not Used</B>
89960 </TD>
89961 </TR>
89962 <TR valign="top">
89963 <TD width=15% BGCOLOR=#FBF5EF>
89964 <B>L1_SEL</B>
89965 </TD>
89966 <TD width=15% BGCOLOR=#FBF5EF>
89967 <B>2:2</B>
89968 </TD>
89969 <TD width=10% BGCOLOR=#FBF5EF>
89970 <B>4</B>
89971 </TD>
89972 <TD width=10% BGCOLOR=#FBF5EF>
89973 <B>0</B>
89974 </TD>
89975 <TD width=15% BGCOLOR=#FBF5EF>
89976 <B>0</B>
89977 </TD>
89978 <TD width=35% BGCOLOR=#FBF5EF>
89979 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Stop</B>
89980 </TD>
89981 </TR>
89982 <TR valign="top">
89983 <TD width=15% BGCOLOR=#FBF5EF>
89984 <B>L2_SEL</B>
89985 </TD>
89986 <TD width=15% BGCOLOR=#FBF5EF>
89987 <B>4:3</B>
89988 </TD>
89989 <TD width=10% BGCOLOR=#FBF5EF>
89990 <B>18</B>
89991 </TD>
89992 <TD width=10% BGCOLOR=#FBF5EF>
89993 <B>0</B>
89994 </TD>
89995 <TD width=15% BGCOLOR=#FBF5EF>
89996 <B>0</B>
89997 </TD>
89998 <TD width=35% BGCOLOR=#FBF5EF>
89999 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control output</B>
90000 </TD>
90001 </TR>
90002 <TR valign="top">
90003 <TD width=15% BGCOLOR=#FBF5EF>
90004 <B>L3_SEL</B>
90005 </TD>
90006 <TD width=15% BGCOLOR=#FBF5EF>
90007 <B>7:5</B>
90008 </TD>
90009 <TD width=10% BGCOLOR=#FBF5EF>
90010 <B>e0</B>
90011 </TD>
90012 <TD width=10% BGCOLOR=#FBF5EF>
90013 <B>4</B>
90014 </TD>
90015 <TD width=15% BGCOLOR=#FBF5EF>
90016 <B>80</B>
90017 </TD>
90018 <TD width=35% BGCOLOR=#FBF5EF>
90019 <B>Level 3 Mux Select 000: GPIO 42 (bank 1) 001: CAN 0 Rx 010: I2C0 Serial Clock 011: reserved 100: SDIO 0 IO Bit 0 101: SPI 0 Data Bit 0 110: TTC 0 Wave Out 111: UART 0 RxD</B>
90020 </TD>
90021 </TR>
90022 <TR valign="top">
90023 <TD width=15% BGCOLOR=#FBF5EF>
90024 <B>Speed</B>
90025 </TD>
90026 <TD width=15% BGCOLOR=#FBF5EF>
90027 <B>8:8</B>
90028 </TD>
90029 <TD width=10% BGCOLOR=#FBF5EF>
90030 <B>100</B>
90031 </TD>
90032 <TD width=10% BGCOLOR=#FBF5EF>
90033 <B>0</B>
90034 </TD>
90035 <TD width=15% BGCOLOR=#FBF5EF>
90036 <B>0</B>
90037 </TD>
90038 <TD width=35% BGCOLOR=#FBF5EF>
90039 <B>Operates the same as MIO_PIN_00[Speed]</B>
90040 </TD>
90041 </TR>
90042 <TR valign="top">
90043 <TD width=15% BGCOLOR=#FBF5EF>
90044 <B>IO_Type</B>
90045 </TD>
90046 <TD width=15% BGCOLOR=#FBF5EF>
90047 <B>11:9</B>
90048 </TD>
90049 <TD width=10% BGCOLOR=#FBF5EF>
90050 <B>e00</B>
90051 </TD>
90052 <TD width=10% BGCOLOR=#FBF5EF>
90053 <B>1</B>
90054 </TD>
90055 <TD width=15% BGCOLOR=#FBF5EF>
90056 <B>200</B>
90057 </TD>
90058 <TD width=35% BGCOLOR=#FBF5EF>
90059 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
90060 </TD>
90061 </TR>
90062 <TR valign="top">
90063 <TD width=15% BGCOLOR=#FBF5EF>
90064 <B>PULLUP</B>
90065 </TD>
90066 <TD width=15% BGCOLOR=#FBF5EF>
90067 <B>12:12</B>
90068 </TD>
90069 <TD width=10% BGCOLOR=#FBF5EF>
90070 <B>1000</B>
90071 </TD>
90072 <TD width=10% BGCOLOR=#FBF5EF>
90073 <B>0</B>
90074 </TD>
90075 <TD width=15% BGCOLOR=#FBF5EF>
90076 <B>0</B>
90077 </TD>
90078 <TD width=35% BGCOLOR=#FBF5EF>
90079 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
90080 </TD>
90081 </TR>
90082 <TR valign="top">
90083 <TD width=15% BGCOLOR=#FBF5EF>
90084 <B>DisableRcvr</B>
90085 </TD>
90086 <TD width=15% BGCOLOR=#FBF5EF>
90087 <B>13:13</B>
90088 </TD>
90089 <TD width=10% BGCOLOR=#FBF5EF>
90090 <B>2000</B>
90091 </TD>
90092 <TD width=10% BGCOLOR=#FBF5EF>
90093 <B>0</B>
90094 </TD>
90095 <TD width=15% BGCOLOR=#FBF5EF>
90096 <B>0</B>
90097 </TD>
90098 <TD width=35% BGCOLOR=#FBF5EF>
90099 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
90100 </TD>
90101 </TR>
90102 <TR valign="top">
90103 <TD width=15% BGCOLOR=#C0C0C0>
90104 <B>MIO_PIN_42@0XF80007A8</B>
90105 </TD>
90106 <TD width=15% BGCOLOR=#C0C0C0>
90107 <B>31:0</B>
90108 </TD>
90109 <TD width=10% BGCOLOR=#C0C0C0>
90110 <B>3fff</B>
90111 </TD>
90112 <TD width=10% BGCOLOR=#C0C0C0>
90113 <B></B>
90114 </TD>
90115 <TD width=15% BGCOLOR=#C0C0C0>
90116 <B>280</B>
90117 </TD>
90118 <TD width=35% BGCOLOR=#C0C0C0>
90119 <B>MIO Pin 42 Control</B>
90120 </TD>
90121 </TR>
90122 </TABLE>
90123 <P>
90124 <H2><a name="MIO_PIN_43">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_43</a></H2>
90125 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
90126 <TR valign="top">
90127 <TD width=15% BGCOLOR=#FFFF00>
90128 <B>Register Name</B>
90129 </TD>
90130 <TD width=15% BGCOLOR=#FFFF00>
90131 <B>Address</B>
90132 </TD>
90133 <TD width=10% BGCOLOR=#FFFF00>
90134 <B>Width</B>
90135 </TD>
90136 <TD width=10% BGCOLOR=#FFFF00>
90137 <B>Type</B>
90138 </TD>
90139 <TD width=15% BGCOLOR=#FFFF00>
90140 <B>Reset Value</B>
90141 </TD>
90142 <TD width=35% BGCOLOR=#FFFF00>
90143 <B>Description</B>
90144 </TD>
90145 </TR>
90146 <TR valign="top">
90147 <TD width=15% BGCOLOR=#FBF5EF>
90148 <B>MIO_PIN_43</B>
90149 </TD>
90150 <TD width=15% BGCOLOR=#FBF5EF>
90151 <B>0XF80007AC</B>
90152 </TD>
90153 <TD width=10% BGCOLOR=#FBF5EF>
90154 <B>32</B>
90155 </TD>
90156 <TD width=10% BGCOLOR=#FBF5EF>
90157 <B>rw</B>
90158 </TD>
90159 <TD width=15% BGCOLOR=#FBF5EF>
90160 <B>0x00000000</B>
90161 </TD>
90162 <TD width=35% BGCOLOR=#FBF5EF>
90163 <B>--</B>
90164 </TD>
90165 </TR>
90166 </TABLE>
90167 <P>
90168 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
90169 <TR valign="top">
90170 <TD width=15% BGCOLOR=#C0FFC0>
90171 <B>Field Name</B>
90172 </TD>
90173 <TD width=15% BGCOLOR=#C0FFC0>
90174 <B>Bits</B>
90175 </TD>
90176 <TD width=10% BGCOLOR=#C0FFC0>
90177 <B>Mask</B>
90178 </TD>
90179 <TD width=10% BGCOLOR=#C0FFC0>
90180 <B>Value</B>
90181 </TD>
90182 <TD width=15% BGCOLOR=#C0FFC0>
90183 <B>Shifted Value</B>
90184 </TD>
90185 <TD width=35% BGCOLOR=#C0FFC0>
90186 <B>Description</B>
90187 </TD>
90188 </TR>
90189 <TR valign="top">
90190 <TD width=15% BGCOLOR=#FBF5EF>
90191 <B>TRI_ENABLE</B>
90192 </TD>
90193 <TD width=15% BGCOLOR=#FBF5EF>
90194 <B>0:0</B>
90195 </TD>
90196 <TD width=10% BGCOLOR=#FBF5EF>
90197 <B>1</B>
90198 </TD>
90199 <TD width=10% BGCOLOR=#FBF5EF>
90200 <B>0</B>
90201 </TD>
90202 <TD width=15% BGCOLOR=#FBF5EF>
90203 <B>0</B>
90204 </TD>
90205 <TD width=35% BGCOLOR=#FBF5EF>
90206 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
90207 </TD>
90208 </TR>
90209 <TR valign="top">
90210 <TD width=15% BGCOLOR=#FBF5EF>
90211 <B>L0_SEL</B>
90212 </TD>
90213 <TD width=15% BGCOLOR=#FBF5EF>
90214 <B>1:1</B>
90215 </TD>
90216 <TD width=10% BGCOLOR=#FBF5EF>
90217 <B>2</B>
90218 </TD>
90219 <TD width=10% BGCOLOR=#FBF5EF>
90220 <B>0</B>
90221 </TD>
90222 <TD width=15% BGCOLOR=#FBF5EF>
90223 <B>0</B>
90224 </TD>
90225 <TD width=35% BGCOLOR=#FBF5EF>
90226 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
90227 </TD>
90228 </TR>
90229 <TR valign="top">
90230 <TD width=15% BGCOLOR=#FBF5EF>
90231 <B>L1_SEL</B>
90232 </TD>
90233 <TD width=15% BGCOLOR=#FBF5EF>
90234 <B>2:2</B>
90235 </TD>
90236 <TD width=10% BGCOLOR=#FBF5EF>
90237 <B>4</B>
90238 </TD>
90239 <TD width=10% BGCOLOR=#FBF5EF>
90240 <B>0</B>
90241 </TD>
90242 <TD width=15% BGCOLOR=#FBF5EF>
90243 <B>0</B>
90244 </TD>
90245 <TD width=35% BGCOLOR=#FBF5EF>
90246 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Next</B>
90247 </TD>
90248 </TR>
90249 <TR valign="top">
90250 <TD width=15% BGCOLOR=#FBF5EF>
90251 <B>L2_SEL</B>
90252 </TD>
90253 <TD width=15% BGCOLOR=#FBF5EF>
90254 <B>4:3</B>
90255 </TD>
90256 <TD width=10% BGCOLOR=#FBF5EF>
90257 <B>18</B>
90258 </TD>
90259 <TD width=10% BGCOLOR=#FBF5EF>
90260 <B>0</B>
90261 </TD>
90262 <TD width=15% BGCOLOR=#FBF5EF>
90263 <B>0</B>
90264 </TD>
90265 <TD width=35% BGCOLOR=#FBF5EF>
90266 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control output</B>
90267 </TD>
90268 </TR>
90269 <TR valign="top">
90270 <TD width=15% BGCOLOR=#FBF5EF>
90271 <B>L3_SEL</B>
90272 </TD>
90273 <TD width=15% BGCOLOR=#FBF5EF>
90274 <B>7:5</B>
90275 </TD>
90276 <TD width=10% BGCOLOR=#FBF5EF>
90277 <B>e0</B>
90278 </TD>
90279 <TD width=10% BGCOLOR=#FBF5EF>
90280 <B>4</B>
90281 </TD>
90282 <TD width=15% BGCOLOR=#FBF5EF>
90283 <B>80</B>
90284 </TD>
90285 <TD width=35% BGCOLOR=#FBF5EF>
90286 <B>Level 3 Mux Select 000: GPIO 43 (bank 1) 001: CAN 0 Tx 010: I2C 0 Serial Data 011: reserved 100: SDIO 0 IO Bit 1 101: SPI 0 Slave Select 1 110: TTC 0 Clock Intput 111: UART 0 TxD</B>
90287 </TD>
90288 </TR>
90289 <TR valign="top">
90290 <TD width=15% BGCOLOR=#FBF5EF>
90291 <B>Speed</B>
90292 </TD>
90293 <TD width=15% BGCOLOR=#FBF5EF>
90294 <B>8:8</B>
90295 </TD>
90296 <TD width=10% BGCOLOR=#FBF5EF>
90297 <B>100</B>
90298 </TD>
90299 <TD width=10% BGCOLOR=#FBF5EF>
90300 <B>0</B>
90301 </TD>
90302 <TD width=15% BGCOLOR=#FBF5EF>
90303 <B>0</B>
90304 </TD>
90305 <TD width=35% BGCOLOR=#FBF5EF>
90306 <B>Operates the same as MIO_PIN_00[Speed]</B>
90307 </TD>
90308 </TR>
90309 <TR valign="top">
90310 <TD width=15% BGCOLOR=#FBF5EF>
90311 <B>IO_Type</B>
90312 </TD>
90313 <TD width=15% BGCOLOR=#FBF5EF>
90314 <B>11:9</B>
90315 </TD>
90316 <TD width=10% BGCOLOR=#FBF5EF>
90317 <B>e00</B>
90318 </TD>
90319 <TD width=10% BGCOLOR=#FBF5EF>
90320 <B>1</B>
90321 </TD>
90322 <TD width=15% BGCOLOR=#FBF5EF>
90323 <B>200</B>
90324 </TD>
90325 <TD width=35% BGCOLOR=#FBF5EF>
90326 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
90327 </TD>
90328 </TR>
90329 <TR valign="top">
90330 <TD width=15% BGCOLOR=#FBF5EF>
90331 <B>PULLUP</B>
90332 </TD>
90333 <TD width=15% BGCOLOR=#FBF5EF>
90334 <B>12:12</B>
90335 </TD>
90336 <TD width=10% BGCOLOR=#FBF5EF>
90337 <B>1000</B>
90338 </TD>
90339 <TD width=10% BGCOLOR=#FBF5EF>
90340 <B>0</B>
90341 </TD>
90342 <TD width=15% BGCOLOR=#FBF5EF>
90343 <B>0</B>
90344 </TD>
90345 <TD width=35% BGCOLOR=#FBF5EF>
90346 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
90347 </TD>
90348 </TR>
90349 <TR valign="top">
90350 <TD width=15% BGCOLOR=#FBF5EF>
90351 <B>DisableRcvr</B>
90352 </TD>
90353 <TD width=15% BGCOLOR=#FBF5EF>
90354 <B>13:13</B>
90355 </TD>
90356 <TD width=10% BGCOLOR=#FBF5EF>
90357 <B>2000</B>
90358 </TD>
90359 <TD width=10% BGCOLOR=#FBF5EF>
90360 <B>0</B>
90361 </TD>
90362 <TD width=15% BGCOLOR=#FBF5EF>
90363 <B>0</B>
90364 </TD>
90365 <TD width=35% BGCOLOR=#FBF5EF>
90366 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
90367 </TD>
90368 </TR>
90369 <TR valign="top">
90370 <TD width=15% BGCOLOR=#C0C0C0>
90371 <B>MIO_PIN_43@0XF80007AC</B>
90372 </TD>
90373 <TD width=15% BGCOLOR=#C0C0C0>
90374 <B>31:0</B>
90375 </TD>
90376 <TD width=10% BGCOLOR=#C0C0C0>
90377 <B>3fff</B>
90378 </TD>
90379 <TD width=10% BGCOLOR=#C0C0C0>
90380 <B></B>
90381 </TD>
90382 <TD width=15% BGCOLOR=#C0C0C0>
90383 <B>280</B>
90384 </TD>
90385 <TD width=35% BGCOLOR=#C0C0C0>
90386 <B>MIO Pin 43 Control</B>
90387 </TD>
90388 </TR>
90389 </TABLE>
90390 <P>
90391 <H2><a name="MIO_PIN_44">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_44</a></H2>
90392 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
90393 <TR valign="top">
90394 <TD width=15% BGCOLOR=#FFFF00>
90395 <B>Register Name</B>
90396 </TD>
90397 <TD width=15% BGCOLOR=#FFFF00>
90398 <B>Address</B>
90399 </TD>
90400 <TD width=10% BGCOLOR=#FFFF00>
90401 <B>Width</B>
90402 </TD>
90403 <TD width=10% BGCOLOR=#FFFF00>
90404 <B>Type</B>
90405 </TD>
90406 <TD width=15% BGCOLOR=#FFFF00>
90407 <B>Reset Value</B>
90408 </TD>
90409 <TD width=35% BGCOLOR=#FFFF00>
90410 <B>Description</B>
90411 </TD>
90412 </TR>
90413 <TR valign="top">
90414 <TD width=15% BGCOLOR=#FBF5EF>
90415 <B>MIO_PIN_44</B>
90416 </TD>
90417 <TD width=15% BGCOLOR=#FBF5EF>
90418 <B>0XF80007B0</B>
90419 </TD>
90420 <TD width=10% BGCOLOR=#FBF5EF>
90421 <B>32</B>
90422 </TD>
90423 <TD width=10% BGCOLOR=#FBF5EF>
90424 <B>rw</B>
90425 </TD>
90426 <TD width=15% BGCOLOR=#FBF5EF>
90427 <B>0x00000000</B>
90428 </TD>
90429 <TD width=35% BGCOLOR=#FBF5EF>
90430 <B>--</B>
90431 </TD>
90432 </TR>
90433 </TABLE>
90434 <P>
90435 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
90436 <TR valign="top">
90437 <TD width=15% BGCOLOR=#C0FFC0>
90438 <B>Field Name</B>
90439 </TD>
90440 <TD width=15% BGCOLOR=#C0FFC0>
90441 <B>Bits</B>
90442 </TD>
90443 <TD width=10% BGCOLOR=#C0FFC0>
90444 <B>Mask</B>
90445 </TD>
90446 <TD width=10% BGCOLOR=#C0FFC0>
90447 <B>Value</B>
90448 </TD>
90449 <TD width=15% BGCOLOR=#C0FFC0>
90450 <B>Shifted Value</B>
90451 </TD>
90452 <TD width=35% BGCOLOR=#C0FFC0>
90453 <B>Description</B>
90454 </TD>
90455 </TR>
90456 <TR valign="top">
90457 <TD width=15% BGCOLOR=#FBF5EF>
90458 <B>TRI_ENABLE</B>
90459 </TD>
90460 <TD width=15% BGCOLOR=#FBF5EF>
90461 <B>0:0</B>
90462 </TD>
90463 <TD width=10% BGCOLOR=#FBF5EF>
90464 <B>1</B>
90465 </TD>
90466 <TD width=10% BGCOLOR=#FBF5EF>
90467 <B>0</B>
90468 </TD>
90469 <TD width=15% BGCOLOR=#FBF5EF>
90470 <B>0</B>
90471 </TD>
90472 <TD width=35% BGCOLOR=#FBF5EF>
90473 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
90474 </TD>
90475 </TR>
90476 <TR valign="top">
90477 <TD width=15% BGCOLOR=#FBF5EF>
90478 <B>L0_SEL</B>
90479 </TD>
90480 <TD width=15% BGCOLOR=#FBF5EF>
90481 <B>1:1</B>
90482 </TD>
90483 <TD width=10% BGCOLOR=#FBF5EF>
90484 <B>2</B>
90485 </TD>
90486 <TD width=10% BGCOLOR=#FBF5EF>
90487 <B>0</B>
90488 </TD>
90489 <TD width=15% BGCOLOR=#FBF5EF>
90490 <B>0</B>
90491 </TD>
90492 <TD width=35% BGCOLOR=#FBF5EF>
90493 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
90494 </TD>
90495 </TR>
90496 <TR valign="top">
90497 <TD width=15% BGCOLOR=#FBF5EF>
90498 <B>L1_SEL</B>
90499 </TD>
90500 <TD width=15% BGCOLOR=#FBF5EF>
90501 <B>2:2</B>
90502 </TD>
90503 <TD width=10% BGCOLOR=#FBF5EF>
90504 <B>4</B>
90505 </TD>
90506 <TD width=10% BGCOLOR=#FBF5EF>
90507 <B>0</B>
90508 </TD>
90509 <TD width=15% BGCOLOR=#FBF5EF>
90510 <B>0</B>
90511 </TD>
90512 <TD width=35% BGCOLOR=#FBF5EF>
90513 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 0</B>
90514 </TD>
90515 </TR>
90516 <TR valign="top">
90517 <TD width=15% BGCOLOR=#FBF5EF>
90518 <B>L2_SEL</B>
90519 </TD>
90520 <TD width=15% BGCOLOR=#FBF5EF>
90521 <B>4:3</B>
90522 </TD>
90523 <TD width=10% BGCOLOR=#FBF5EF>
90524 <B>18</B>
90525 </TD>
90526 <TD width=10% BGCOLOR=#FBF5EF>
90527 <B>0</B>
90528 </TD>
90529 <TD width=15% BGCOLOR=#FBF5EF>
90530 <B>0</B>
90531 </TD>
90532 <TD width=35% BGCOLOR=#FBF5EF>
90533 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control output</B>
90534 </TD>
90535 </TR>
90536 <TR valign="top">
90537 <TD width=15% BGCOLOR=#FBF5EF>
90538 <B>L3_SEL</B>
90539 </TD>
90540 <TD width=15% BGCOLOR=#FBF5EF>
90541 <B>7:5</B>
90542 </TD>
90543 <TD width=10% BGCOLOR=#FBF5EF>
90544 <B>e0</B>
90545 </TD>
90546 <TD width=10% BGCOLOR=#FBF5EF>
90547 <B>4</B>
90548 </TD>
90549 <TD width=15% BGCOLOR=#FBF5EF>
90550 <B>80</B>
90551 </TD>
90552 <TD width=35% BGCOLOR=#FBF5EF>
90553 <B>Level 3 Mux Select 000: GPIO 44 (bank 1) 001: CAN 1 Tx 010: I2C Serial Clock 011: reserved 100 SDIO 0 IO Bit 2 101: SPI 0 Slave Select 2 110: reserved 111: UART 1 TxD</B>
90554 </TD>
90555 </TR>
90556 <TR valign="top">
90557 <TD width=15% BGCOLOR=#FBF5EF>
90558 <B>Speed</B>
90559 </TD>
90560 <TD width=15% BGCOLOR=#FBF5EF>
90561 <B>8:8</B>
90562 </TD>
90563 <TD width=10% BGCOLOR=#FBF5EF>
90564 <B>100</B>
90565 </TD>
90566 <TD width=10% BGCOLOR=#FBF5EF>
90567 <B>0</B>
90568 </TD>
90569 <TD width=15% BGCOLOR=#FBF5EF>
90570 <B>0</B>
90571 </TD>
90572 <TD width=35% BGCOLOR=#FBF5EF>
90573 <B>Operates the same as MIO_PIN_00[Speed]</B>
90574 </TD>
90575 </TR>
90576 <TR valign="top">
90577 <TD width=15% BGCOLOR=#FBF5EF>
90578 <B>IO_Type</B>
90579 </TD>
90580 <TD width=15% BGCOLOR=#FBF5EF>
90581 <B>11:9</B>
90582 </TD>
90583 <TD width=10% BGCOLOR=#FBF5EF>
90584 <B>e00</B>
90585 </TD>
90586 <TD width=10% BGCOLOR=#FBF5EF>
90587 <B>1</B>
90588 </TD>
90589 <TD width=15% BGCOLOR=#FBF5EF>
90590 <B>200</B>
90591 </TD>
90592 <TD width=35% BGCOLOR=#FBF5EF>
90593 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
90594 </TD>
90595 </TR>
90596 <TR valign="top">
90597 <TD width=15% BGCOLOR=#FBF5EF>
90598 <B>PULLUP</B>
90599 </TD>
90600 <TD width=15% BGCOLOR=#FBF5EF>
90601 <B>12:12</B>
90602 </TD>
90603 <TD width=10% BGCOLOR=#FBF5EF>
90604 <B>1000</B>
90605 </TD>
90606 <TD width=10% BGCOLOR=#FBF5EF>
90607 <B>0</B>
90608 </TD>
90609 <TD width=15% BGCOLOR=#FBF5EF>
90610 <B>0</B>
90611 </TD>
90612 <TD width=35% BGCOLOR=#FBF5EF>
90613 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
90614 </TD>
90615 </TR>
90616 <TR valign="top">
90617 <TD width=15% BGCOLOR=#FBF5EF>
90618 <B>DisableRcvr</B>
90619 </TD>
90620 <TD width=15% BGCOLOR=#FBF5EF>
90621 <B>13:13</B>
90622 </TD>
90623 <TD width=10% BGCOLOR=#FBF5EF>
90624 <B>2000</B>
90625 </TD>
90626 <TD width=10% BGCOLOR=#FBF5EF>
90627 <B>0</B>
90628 </TD>
90629 <TD width=15% BGCOLOR=#FBF5EF>
90630 <B>0</B>
90631 </TD>
90632 <TD width=35% BGCOLOR=#FBF5EF>
90633 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
90634 </TD>
90635 </TR>
90636 <TR valign="top">
90637 <TD width=15% BGCOLOR=#C0C0C0>
90638 <B>MIO_PIN_44@0XF80007B0</B>
90639 </TD>
90640 <TD width=15% BGCOLOR=#C0C0C0>
90641 <B>31:0</B>
90642 </TD>
90643 <TD width=10% BGCOLOR=#C0C0C0>
90644 <B>3fff</B>
90645 </TD>
90646 <TD width=10% BGCOLOR=#C0C0C0>
90647 <B></B>
90648 </TD>
90649 <TD width=15% BGCOLOR=#C0C0C0>
90650 <B>280</B>
90651 </TD>
90652 <TD width=35% BGCOLOR=#C0C0C0>
90653 <B>MIO Pin 44 Control</B>
90654 </TD>
90655 </TR>
90656 </TABLE>
90657 <P>
90658 <H2><a name="MIO_PIN_45">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_45</a></H2>
90659 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
90660 <TR valign="top">
90661 <TD width=15% BGCOLOR=#FFFF00>
90662 <B>Register Name</B>
90663 </TD>
90664 <TD width=15% BGCOLOR=#FFFF00>
90665 <B>Address</B>
90666 </TD>
90667 <TD width=10% BGCOLOR=#FFFF00>
90668 <B>Width</B>
90669 </TD>
90670 <TD width=10% BGCOLOR=#FFFF00>
90671 <B>Type</B>
90672 </TD>
90673 <TD width=15% BGCOLOR=#FFFF00>
90674 <B>Reset Value</B>
90675 </TD>
90676 <TD width=35% BGCOLOR=#FFFF00>
90677 <B>Description</B>
90678 </TD>
90679 </TR>
90680 <TR valign="top">
90681 <TD width=15% BGCOLOR=#FBF5EF>
90682 <B>MIO_PIN_45</B>
90683 </TD>
90684 <TD width=15% BGCOLOR=#FBF5EF>
90685 <B>0XF80007B4</B>
90686 </TD>
90687 <TD width=10% BGCOLOR=#FBF5EF>
90688 <B>32</B>
90689 </TD>
90690 <TD width=10% BGCOLOR=#FBF5EF>
90691 <B>rw</B>
90692 </TD>
90693 <TD width=15% BGCOLOR=#FBF5EF>
90694 <B>0x00000000</B>
90695 </TD>
90696 <TD width=35% BGCOLOR=#FBF5EF>
90697 <B>--</B>
90698 </TD>
90699 </TR>
90700 </TABLE>
90701 <P>
90702 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
90703 <TR valign="top">
90704 <TD width=15% BGCOLOR=#C0FFC0>
90705 <B>Field Name</B>
90706 </TD>
90707 <TD width=15% BGCOLOR=#C0FFC0>
90708 <B>Bits</B>
90709 </TD>
90710 <TD width=10% BGCOLOR=#C0FFC0>
90711 <B>Mask</B>
90712 </TD>
90713 <TD width=10% BGCOLOR=#C0FFC0>
90714 <B>Value</B>
90715 </TD>
90716 <TD width=15% BGCOLOR=#C0FFC0>
90717 <B>Shifted Value</B>
90718 </TD>
90719 <TD width=35% BGCOLOR=#C0FFC0>
90720 <B>Description</B>
90721 </TD>
90722 </TR>
90723 <TR valign="top">
90724 <TD width=15% BGCOLOR=#FBF5EF>
90725 <B>TRI_ENABLE</B>
90726 </TD>
90727 <TD width=15% BGCOLOR=#FBF5EF>
90728 <B>0:0</B>
90729 </TD>
90730 <TD width=10% BGCOLOR=#FBF5EF>
90731 <B>1</B>
90732 </TD>
90733 <TD width=10% BGCOLOR=#FBF5EF>
90734 <B>0</B>
90735 </TD>
90736 <TD width=15% BGCOLOR=#FBF5EF>
90737 <B>0</B>
90738 </TD>
90739 <TD width=35% BGCOLOR=#FBF5EF>
90740 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
90741 </TD>
90742 </TR>
90743 <TR valign="top">
90744 <TD width=15% BGCOLOR=#FBF5EF>
90745 <B>L0_SEL</B>
90746 </TD>
90747 <TD width=15% BGCOLOR=#FBF5EF>
90748 <B>1:1</B>
90749 </TD>
90750 <TD width=10% BGCOLOR=#FBF5EF>
90751 <B>2</B>
90752 </TD>
90753 <TD width=10% BGCOLOR=#FBF5EF>
90754 <B>0</B>
90755 </TD>
90756 <TD width=15% BGCOLOR=#FBF5EF>
90757 <B>0</B>
90758 </TD>
90759 <TD width=35% BGCOLOR=#FBF5EF>
90760 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
90761 </TD>
90762 </TR>
90763 <TR valign="top">
90764 <TD width=15% BGCOLOR=#FBF5EF>
90765 <B>L1_SEL</B>
90766 </TD>
90767 <TD width=15% BGCOLOR=#FBF5EF>
90768 <B>2:2</B>
90769 </TD>
90770 <TD width=10% BGCOLOR=#FBF5EF>
90771 <B>4</B>
90772 </TD>
90773 <TD width=10% BGCOLOR=#FBF5EF>
90774 <B>0</B>
90775 </TD>
90776 <TD width=15% BGCOLOR=#FBF5EF>
90777 <B>0</B>
90778 </TD>
90779 <TD width=35% BGCOLOR=#FBF5EF>
90780 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 1</B>
90781 </TD>
90782 </TR>
90783 <TR valign="top">
90784 <TD width=15% BGCOLOR=#FBF5EF>
90785 <B>L2_SEL</B>
90786 </TD>
90787 <TD width=15% BGCOLOR=#FBF5EF>
90788 <B>4:3</B>
90789 </TD>
90790 <TD width=10% BGCOLOR=#FBF5EF>
90791 <B>18</B>
90792 </TD>
90793 <TD width=10% BGCOLOR=#FBF5EF>
90794 <B>0</B>
90795 </TD>
90796 <TD width=15% BGCOLOR=#FBF5EF>
90797 <B>0</B>
90798 </TD>
90799 <TD width=35% BGCOLOR=#FBF5EF>
90800 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control output</B>
90801 </TD>
90802 </TR>
90803 <TR valign="top">
90804 <TD width=15% BGCOLOR=#FBF5EF>
90805 <B>L3_SEL</B>
90806 </TD>
90807 <TD width=15% BGCOLOR=#FBF5EF>
90808 <B>7:5</B>
90809 </TD>
90810 <TD width=10% BGCOLOR=#FBF5EF>
90811 <B>e0</B>
90812 </TD>
90813 <TD width=10% BGCOLOR=#FBF5EF>
90814 <B>4</B>
90815 </TD>
90816 <TD width=15% BGCOLOR=#FBF5EF>
90817 <B>80</B>
90818 </TD>
90819 <TD width=35% BGCOLOR=#FBF5EF>
90820 <B>Level 3 Mux Select 000: GPIO 45 (bank 1) 001: CAN 1 Rx 010: I2C 1 Serial Data 011: reserved 100: SDIO 0 IO Bit 3 101: SPI 0 Data Bit 3 110: reserved 111: UART 1 RxD</B>
90821 </TD>
90822 </TR>
90823 <TR valign="top">
90824 <TD width=15% BGCOLOR=#FBF5EF>
90825 <B>Speed</B>
90826 </TD>
90827 <TD width=15% BGCOLOR=#FBF5EF>
90828 <B>8:8</B>
90829 </TD>
90830 <TD width=10% BGCOLOR=#FBF5EF>
90831 <B>100</B>
90832 </TD>
90833 <TD width=10% BGCOLOR=#FBF5EF>
90834 <B>0</B>
90835 </TD>
90836 <TD width=15% BGCOLOR=#FBF5EF>
90837 <B>0</B>
90838 </TD>
90839 <TD width=35% BGCOLOR=#FBF5EF>
90840 <B>Operates the same as MIO_PIN_00[Speed]</B>
90841 </TD>
90842 </TR>
90843 <TR valign="top">
90844 <TD width=15% BGCOLOR=#FBF5EF>
90845 <B>IO_Type</B>
90846 </TD>
90847 <TD width=15% BGCOLOR=#FBF5EF>
90848 <B>11:9</B>
90849 </TD>
90850 <TD width=10% BGCOLOR=#FBF5EF>
90851 <B>e00</B>
90852 </TD>
90853 <TD width=10% BGCOLOR=#FBF5EF>
90854 <B>1</B>
90855 </TD>
90856 <TD width=15% BGCOLOR=#FBF5EF>
90857 <B>200</B>
90858 </TD>
90859 <TD width=35% BGCOLOR=#FBF5EF>
90860 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
90861 </TD>
90862 </TR>
90863 <TR valign="top">
90864 <TD width=15% BGCOLOR=#FBF5EF>
90865 <B>PULLUP</B>
90866 </TD>
90867 <TD width=15% BGCOLOR=#FBF5EF>
90868 <B>12:12</B>
90869 </TD>
90870 <TD width=10% BGCOLOR=#FBF5EF>
90871 <B>1000</B>
90872 </TD>
90873 <TD width=10% BGCOLOR=#FBF5EF>
90874 <B>0</B>
90875 </TD>
90876 <TD width=15% BGCOLOR=#FBF5EF>
90877 <B>0</B>
90878 </TD>
90879 <TD width=35% BGCOLOR=#FBF5EF>
90880 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
90881 </TD>
90882 </TR>
90883 <TR valign="top">
90884 <TD width=15% BGCOLOR=#FBF5EF>
90885 <B>DisableRcvr</B>
90886 </TD>
90887 <TD width=15% BGCOLOR=#FBF5EF>
90888 <B>13:13</B>
90889 </TD>
90890 <TD width=10% BGCOLOR=#FBF5EF>
90891 <B>2000</B>
90892 </TD>
90893 <TD width=10% BGCOLOR=#FBF5EF>
90894 <B>0</B>
90895 </TD>
90896 <TD width=15% BGCOLOR=#FBF5EF>
90897 <B>0</B>
90898 </TD>
90899 <TD width=35% BGCOLOR=#FBF5EF>
90900 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
90901 </TD>
90902 </TR>
90903 <TR valign="top">
90904 <TD width=15% BGCOLOR=#C0C0C0>
90905 <B>MIO_PIN_45@0XF80007B4</B>
90906 </TD>
90907 <TD width=15% BGCOLOR=#C0C0C0>
90908 <B>31:0</B>
90909 </TD>
90910 <TD width=10% BGCOLOR=#C0C0C0>
90911 <B>3fff</B>
90912 </TD>
90913 <TD width=10% BGCOLOR=#C0C0C0>
90914 <B></B>
90915 </TD>
90916 <TD width=15% BGCOLOR=#C0C0C0>
90917 <B>280</B>
90918 </TD>
90919 <TD width=35% BGCOLOR=#C0C0C0>
90920 <B>MIO Pin 45 Control</B>
90921 </TD>
90922 </TR>
90923 </TABLE>
90924 <P>
90925 <H2><a name="MIO_PIN_46">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_46</a></H2>
90926 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
90927 <TR valign="top">
90928 <TD width=15% BGCOLOR=#FFFF00>
90929 <B>Register Name</B>
90930 </TD>
90931 <TD width=15% BGCOLOR=#FFFF00>
90932 <B>Address</B>
90933 </TD>
90934 <TD width=10% BGCOLOR=#FFFF00>
90935 <B>Width</B>
90936 </TD>
90937 <TD width=10% BGCOLOR=#FFFF00>
90938 <B>Type</B>
90939 </TD>
90940 <TD width=15% BGCOLOR=#FFFF00>
90941 <B>Reset Value</B>
90942 </TD>
90943 <TD width=35% BGCOLOR=#FFFF00>
90944 <B>Description</B>
90945 </TD>
90946 </TR>
90947 <TR valign="top">
90948 <TD width=15% BGCOLOR=#FBF5EF>
90949 <B>MIO_PIN_46</B>
90950 </TD>
90951 <TD width=15% BGCOLOR=#FBF5EF>
90952 <B>0XF80007B8</B>
90953 </TD>
90954 <TD width=10% BGCOLOR=#FBF5EF>
90955 <B>32</B>
90956 </TD>
90957 <TD width=10% BGCOLOR=#FBF5EF>
90958 <B>rw</B>
90959 </TD>
90960 <TD width=15% BGCOLOR=#FBF5EF>
90961 <B>0x00000000</B>
90962 </TD>
90963 <TD width=35% BGCOLOR=#FBF5EF>
90964 <B>--</B>
90965 </TD>
90966 </TR>
90967 </TABLE>
90968 <P>
90969 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
90970 <TR valign="top">
90971 <TD width=15% BGCOLOR=#C0FFC0>
90972 <B>Field Name</B>
90973 </TD>
90974 <TD width=15% BGCOLOR=#C0FFC0>
90975 <B>Bits</B>
90976 </TD>
90977 <TD width=10% BGCOLOR=#C0FFC0>
90978 <B>Mask</B>
90979 </TD>
90980 <TD width=10% BGCOLOR=#C0FFC0>
90981 <B>Value</B>
90982 </TD>
90983 <TD width=15% BGCOLOR=#C0FFC0>
90984 <B>Shifted Value</B>
90985 </TD>
90986 <TD width=35% BGCOLOR=#C0FFC0>
90987 <B>Description</B>
90988 </TD>
90989 </TR>
90990 <TR valign="top">
90991 <TD width=15% BGCOLOR=#FBF5EF>
90992 <B>TRI_ENABLE</B>
90993 </TD>
90994 <TD width=15% BGCOLOR=#FBF5EF>
90995 <B>0:0</B>
90996 </TD>
90997 <TD width=10% BGCOLOR=#FBF5EF>
90998 <B>1</B>
90999 </TD>
91000 <TD width=10% BGCOLOR=#FBF5EF>
91001 <B>1</B>
91002 </TD>
91003 <TD width=15% BGCOLOR=#FBF5EF>
91004 <B>1</B>
91005 </TD>
91006 <TD width=35% BGCOLOR=#FBF5EF>
91007 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
91008 </TD>
91009 </TR>
91010 <TR valign="top">
91011 <TD width=15% BGCOLOR=#FBF5EF>
91012 <B>L0_SEL</B>
91013 </TD>
91014 <TD width=15% BGCOLOR=#FBF5EF>
91015 <B>1:1</B>
91016 </TD>
91017 <TD width=10% BGCOLOR=#FBF5EF>
91018 <B>2</B>
91019 </TD>
91020 <TD width=10% BGCOLOR=#FBF5EF>
91021 <B>0</B>
91022 </TD>
91023 <TD width=15% BGCOLOR=#FBF5EF>
91024 <B>0</B>
91025 </TD>
91026 <TD width=35% BGCOLOR=#FBF5EF>
91027 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
91028 </TD>
91029 </TR>
91030 <TR valign="top">
91031 <TD width=15% BGCOLOR=#FBF5EF>
91032 <B>L1_SEL</B>
91033 </TD>
91034 <TD width=15% BGCOLOR=#FBF5EF>
91035 <B>2:2</B>
91036 </TD>
91037 <TD width=10% BGCOLOR=#FBF5EF>
91038 <B>4</B>
91039 </TD>
91040 <TD width=10% BGCOLOR=#FBF5EF>
91041 <B>0</B>
91042 </TD>
91043 <TD width=15% BGCOLOR=#FBF5EF>
91044 <B>0</B>
91045 </TD>
91046 <TD width=35% BGCOLOR=#FBF5EF>
91047 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 2</B>
91048 </TD>
91049 </TR>
91050 <TR valign="top">
91051 <TD width=15% BGCOLOR=#FBF5EF>
91052 <B>L2_SEL</B>
91053 </TD>
91054 <TD width=15% BGCOLOR=#FBF5EF>
91055 <B>4:3</B>
91056 </TD>
91057 <TD width=10% BGCOLOR=#FBF5EF>
91058 <B>18</B>
91059 </TD>
91060 <TD width=10% BGCOLOR=#FBF5EF>
91061 <B>0</B>
91062 </TD>
91063 <TD width=15% BGCOLOR=#FBF5EF>
91064 <B>0</B>
91065 </TD>
91066 <TD width=35% BGCOLOR=#FBF5EF>
91067 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control output</B>
91068 </TD>
91069 </TR>
91070 <TR valign="top">
91071 <TD width=15% BGCOLOR=#FBF5EF>
91072 <B>L3_SEL</B>
91073 </TD>
91074 <TD width=15% BGCOLOR=#FBF5EF>
91075 <B>7:5</B>
91076 </TD>
91077 <TD width=10% BGCOLOR=#FBF5EF>
91078 <B>e0</B>
91079 </TD>
91080 <TD width=10% BGCOLOR=#FBF5EF>
91081 <B>1</B>
91082 </TD>
91083 <TD width=15% BGCOLOR=#FBF5EF>
91084 <B>20</B>
91085 </TD>
91086 <TD width=35% BGCOLOR=#FBF5EF>
91087 <B>Level 3 Mux Select 000: GPIO 46 (bank 1) 001: CAN 0 Rx 010: I2C 0 Serial Clock 011: PJTAG TDI 100: SDIO 1 IO Bit 0 101: SPI 1 MOSI 110: reserved 111: UART 0 RxD</B>
91088 </TD>
91089 </TR>
91090 <TR valign="top">
91091 <TD width=15% BGCOLOR=#FBF5EF>
91092 <B>Speed</B>
91093 </TD>
91094 <TD width=15% BGCOLOR=#FBF5EF>
91095 <B>8:8</B>
91096 </TD>
91097 <TD width=10% BGCOLOR=#FBF5EF>
91098 <B>100</B>
91099 </TD>
91100 <TD width=10% BGCOLOR=#FBF5EF>
91101 <B>0</B>
91102 </TD>
91103 <TD width=15% BGCOLOR=#FBF5EF>
91104 <B>0</B>
91105 </TD>
91106 <TD width=35% BGCOLOR=#FBF5EF>
91107 <B>Operates the same as MIO_PIN_00[Speed]</B>
91108 </TD>
91109 </TR>
91110 <TR valign="top">
91111 <TD width=15% BGCOLOR=#FBF5EF>
91112 <B>IO_Type</B>
91113 </TD>
91114 <TD width=15% BGCOLOR=#FBF5EF>
91115 <B>11:9</B>
91116 </TD>
91117 <TD width=10% BGCOLOR=#FBF5EF>
91118 <B>e00</B>
91119 </TD>
91120 <TD width=10% BGCOLOR=#FBF5EF>
91121 <B>1</B>
91122 </TD>
91123 <TD width=15% BGCOLOR=#FBF5EF>
91124 <B>200</B>
91125 </TD>
91126 <TD width=35% BGCOLOR=#FBF5EF>
91127 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
91128 </TD>
91129 </TR>
91130 <TR valign="top">
91131 <TD width=15% BGCOLOR=#FBF5EF>
91132 <B>PULLUP</B>
91133 </TD>
91134 <TD width=15% BGCOLOR=#FBF5EF>
91135 <B>12:12</B>
91136 </TD>
91137 <TD width=10% BGCOLOR=#FBF5EF>
91138 <B>1000</B>
91139 </TD>
91140 <TD width=10% BGCOLOR=#FBF5EF>
91141 <B>1</B>
91142 </TD>
91143 <TD width=15% BGCOLOR=#FBF5EF>
91144 <B>1000</B>
91145 </TD>
91146 <TD width=35% BGCOLOR=#FBF5EF>
91147 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
91148 </TD>
91149 </TR>
91150 <TR valign="top">
91151 <TD width=15% BGCOLOR=#FBF5EF>
91152 <B>DisableRcvr</B>
91153 </TD>
91154 <TD width=15% BGCOLOR=#FBF5EF>
91155 <B>13:13</B>
91156 </TD>
91157 <TD width=10% BGCOLOR=#FBF5EF>
91158 <B>2000</B>
91159 </TD>
91160 <TD width=10% BGCOLOR=#FBF5EF>
91161 <B>0</B>
91162 </TD>
91163 <TD width=15% BGCOLOR=#FBF5EF>
91164 <B>0</B>
91165 </TD>
91166 <TD width=35% BGCOLOR=#FBF5EF>
91167 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
91168 </TD>
91169 </TR>
91170 <TR valign="top">
91171 <TD width=15% BGCOLOR=#C0C0C0>
91172 <B>MIO_PIN_46@0XF80007B8</B>
91173 </TD>
91174 <TD width=15% BGCOLOR=#C0C0C0>
91175 <B>31:0</B>
91176 </TD>
91177 <TD width=10% BGCOLOR=#C0C0C0>
91178 <B>3fff</B>
91179 </TD>
91180 <TD width=10% BGCOLOR=#C0C0C0>
91181 <B></B>
91182 </TD>
91183 <TD width=15% BGCOLOR=#C0C0C0>
91184 <B>1221</B>
91185 </TD>
91186 <TD width=35% BGCOLOR=#C0C0C0>
91187 <B>MIO Pin 46 Control</B>
91188 </TD>
91189 </TR>
91190 </TABLE>
91191 <P>
91192 <H2><a name="MIO_PIN_47">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_47</a></H2>
91193 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
91194 <TR valign="top">
91195 <TD width=15% BGCOLOR=#FFFF00>
91196 <B>Register Name</B>
91197 </TD>
91198 <TD width=15% BGCOLOR=#FFFF00>
91199 <B>Address</B>
91200 </TD>
91201 <TD width=10% BGCOLOR=#FFFF00>
91202 <B>Width</B>
91203 </TD>
91204 <TD width=10% BGCOLOR=#FFFF00>
91205 <B>Type</B>
91206 </TD>
91207 <TD width=15% BGCOLOR=#FFFF00>
91208 <B>Reset Value</B>
91209 </TD>
91210 <TD width=35% BGCOLOR=#FFFF00>
91211 <B>Description</B>
91212 </TD>
91213 </TR>
91214 <TR valign="top">
91215 <TD width=15% BGCOLOR=#FBF5EF>
91216 <B>MIO_PIN_47</B>
91217 </TD>
91218 <TD width=15% BGCOLOR=#FBF5EF>
91219 <B>0XF80007BC</B>
91220 </TD>
91221 <TD width=10% BGCOLOR=#FBF5EF>
91222 <B>32</B>
91223 </TD>
91224 <TD width=10% BGCOLOR=#FBF5EF>
91225 <B>rw</B>
91226 </TD>
91227 <TD width=15% BGCOLOR=#FBF5EF>
91228 <B>0x00000000</B>
91229 </TD>
91230 <TD width=35% BGCOLOR=#FBF5EF>
91231 <B>--</B>
91232 </TD>
91233 </TR>
91234 </TABLE>
91235 <P>
91236 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
91237 <TR valign="top">
91238 <TD width=15% BGCOLOR=#C0FFC0>
91239 <B>Field Name</B>
91240 </TD>
91241 <TD width=15% BGCOLOR=#C0FFC0>
91242 <B>Bits</B>
91243 </TD>
91244 <TD width=10% BGCOLOR=#C0FFC0>
91245 <B>Mask</B>
91246 </TD>
91247 <TD width=10% BGCOLOR=#C0FFC0>
91248 <B>Value</B>
91249 </TD>
91250 <TD width=15% BGCOLOR=#C0FFC0>
91251 <B>Shifted Value</B>
91252 </TD>
91253 <TD width=35% BGCOLOR=#C0FFC0>
91254 <B>Description</B>
91255 </TD>
91256 </TR>
91257 <TR valign="top">
91258 <TD width=15% BGCOLOR=#FBF5EF>
91259 <B>TRI_ENABLE</B>
91260 </TD>
91261 <TD width=15% BGCOLOR=#FBF5EF>
91262 <B>0:0</B>
91263 </TD>
91264 <TD width=10% BGCOLOR=#FBF5EF>
91265 <B>1</B>
91266 </TD>
91267 <TD width=10% BGCOLOR=#FBF5EF>
91268 <B>0</B>
91269 </TD>
91270 <TD width=15% BGCOLOR=#FBF5EF>
91271 <B>0</B>
91272 </TD>
91273 <TD width=35% BGCOLOR=#FBF5EF>
91274 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
91275 </TD>
91276 </TR>
91277 <TR valign="top">
91278 <TD width=15% BGCOLOR=#FBF5EF>
91279 <B>L0_SEL</B>
91280 </TD>
91281 <TD width=15% BGCOLOR=#FBF5EF>
91282 <B>1:1</B>
91283 </TD>
91284 <TD width=10% BGCOLOR=#FBF5EF>
91285 <B>2</B>
91286 </TD>
91287 <TD width=10% BGCOLOR=#FBF5EF>
91288 <B>0</B>
91289 </TD>
91290 <TD width=15% BGCOLOR=#FBF5EF>
91291 <B>0</B>
91292 </TD>
91293 <TD width=35% BGCOLOR=#FBF5EF>
91294 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
91295 </TD>
91296 </TR>
91297 <TR valign="top">
91298 <TD width=15% BGCOLOR=#FBF5EF>
91299 <B>L1_SEL</B>
91300 </TD>
91301 <TD width=15% BGCOLOR=#FBF5EF>
91302 <B>2:2</B>
91303 </TD>
91304 <TD width=10% BGCOLOR=#FBF5EF>
91305 <B>4</B>
91306 </TD>
91307 <TD width=10% BGCOLOR=#FBF5EF>
91308 <B>0</B>
91309 </TD>
91310 <TD width=15% BGCOLOR=#FBF5EF>
91311 <B>0</B>
91312 </TD>
91313 <TD width=35% BGCOLOR=#FBF5EF>
91314 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 3</B>
91315 </TD>
91316 </TR>
91317 <TR valign="top">
91318 <TD width=15% BGCOLOR=#FBF5EF>
91319 <B>L2_SEL</B>
91320 </TD>
91321 <TD width=15% BGCOLOR=#FBF5EF>
91322 <B>4:3</B>
91323 </TD>
91324 <TD width=10% BGCOLOR=#FBF5EF>
91325 <B>18</B>
91326 </TD>
91327 <TD width=10% BGCOLOR=#FBF5EF>
91328 <B>0</B>
91329 </TD>
91330 <TD width=15% BGCOLOR=#FBF5EF>
91331 <B>0</B>
91332 </TD>
91333 <TD width=35% BGCOLOR=#FBF5EF>
91334 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control output</B>
91335 </TD>
91336 </TR>
91337 <TR valign="top">
91338 <TD width=15% BGCOLOR=#FBF5EF>
91339 <B>L3_SEL</B>
91340 </TD>
91341 <TD width=15% BGCOLOR=#FBF5EF>
91342 <B>7:5</B>
91343 </TD>
91344 <TD width=10% BGCOLOR=#FBF5EF>
91345 <B>e0</B>
91346 </TD>
91347 <TD width=10% BGCOLOR=#FBF5EF>
91348 <B>1</B>
91349 </TD>
91350 <TD width=15% BGCOLOR=#FBF5EF>
91351 <B>20</B>
91352 </TD>
91353 <TD width=35% BGCOLOR=#FBF5EF>
91354 <B>Level 3 Mux Select 000: GPIO 47 (bank 1) 001: CAN 0 Tx 010: I2C 0 Serial Data 011: PJTAG TDO 100: SDIO 1 Command 101: SPI 1 MISO 110: reserved 111: UART 0 TxD</B>
91355 </TD>
91356 </TR>
91357 <TR valign="top">
91358 <TD width=15% BGCOLOR=#FBF5EF>
91359 <B>Speed</B>
91360 </TD>
91361 <TD width=15% BGCOLOR=#FBF5EF>
91362 <B>8:8</B>
91363 </TD>
91364 <TD width=10% BGCOLOR=#FBF5EF>
91365 <B>100</B>
91366 </TD>
91367 <TD width=10% BGCOLOR=#FBF5EF>
91368 <B>0</B>
91369 </TD>
91370 <TD width=15% BGCOLOR=#FBF5EF>
91371 <B>0</B>
91372 </TD>
91373 <TD width=35% BGCOLOR=#FBF5EF>
91374 <B>Operates the same as MIO_PIN_00[Speed]</B>
91375 </TD>
91376 </TR>
91377 <TR valign="top">
91378 <TD width=15% BGCOLOR=#FBF5EF>
91379 <B>IO_Type</B>
91380 </TD>
91381 <TD width=15% BGCOLOR=#FBF5EF>
91382 <B>11:9</B>
91383 </TD>
91384 <TD width=10% BGCOLOR=#FBF5EF>
91385 <B>e00</B>
91386 </TD>
91387 <TD width=10% BGCOLOR=#FBF5EF>
91388 <B>1</B>
91389 </TD>
91390 <TD width=15% BGCOLOR=#FBF5EF>
91391 <B>200</B>
91392 </TD>
91393 <TD width=35% BGCOLOR=#FBF5EF>
91394 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
91395 </TD>
91396 </TR>
91397 <TR valign="top">
91398 <TD width=15% BGCOLOR=#FBF5EF>
91399 <B>PULLUP</B>
91400 </TD>
91401 <TD width=15% BGCOLOR=#FBF5EF>
91402 <B>12:12</B>
91403 </TD>
91404 <TD width=10% BGCOLOR=#FBF5EF>
91405 <B>1000</B>
91406 </TD>
91407 <TD width=10% BGCOLOR=#FBF5EF>
91408 <B>1</B>
91409 </TD>
91410 <TD width=15% BGCOLOR=#FBF5EF>
91411 <B>1000</B>
91412 </TD>
91413 <TD width=35% BGCOLOR=#FBF5EF>
91414 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
91415 </TD>
91416 </TR>
91417 <TR valign="top">
91418 <TD width=15% BGCOLOR=#FBF5EF>
91419 <B>DisableRcvr</B>
91420 </TD>
91421 <TD width=15% BGCOLOR=#FBF5EF>
91422 <B>13:13</B>
91423 </TD>
91424 <TD width=10% BGCOLOR=#FBF5EF>
91425 <B>2000</B>
91426 </TD>
91427 <TD width=10% BGCOLOR=#FBF5EF>
91428 <B>0</B>
91429 </TD>
91430 <TD width=15% BGCOLOR=#FBF5EF>
91431 <B>0</B>
91432 </TD>
91433 <TD width=35% BGCOLOR=#FBF5EF>
91434 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
91435 </TD>
91436 </TR>
91437 <TR valign="top">
91438 <TD width=15% BGCOLOR=#C0C0C0>
91439 <B>MIO_PIN_47@0XF80007BC</B>
91440 </TD>
91441 <TD width=15% BGCOLOR=#C0C0C0>
91442 <B>31:0</B>
91443 </TD>
91444 <TD width=10% BGCOLOR=#C0C0C0>
91445 <B>3fff</B>
91446 </TD>
91447 <TD width=10% BGCOLOR=#C0C0C0>
91448 <B></B>
91449 </TD>
91450 <TD width=15% BGCOLOR=#C0C0C0>
91451 <B>1220</B>
91452 </TD>
91453 <TD width=35% BGCOLOR=#C0C0C0>
91454 <B>MIO Pin 47 Control</B>
91455 </TD>
91456 </TR>
91457 </TABLE>
91458 <P>
91459 <H2><a name="MIO_PIN_48">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_48</a></H2>
91460 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
91461 <TR valign="top">
91462 <TD width=15% BGCOLOR=#FFFF00>
91463 <B>Register Name</B>
91464 </TD>
91465 <TD width=15% BGCOLOR=#FFFF00>
91466 <B>Address</B>
91467 </TD>
91468 <TD width=10% BGCOLOR=#FFFF00>
91469 <B>Width</B>
91470 </TD>
91471 <TD width=10% BGCOLOR=#FFFF00>
91472 <B>Type</B>
91473 </TD>
91474 <TD width=15% BGCOLOR=#FFFF00>
91475 <B>Reset Value</B>
91476 </TD>
91477 <TD width=35% BGCOLOR=#FFFF00>
91478 <B>Description</B>
91479 </TD>
91480 </TR>
91481 <TR valign="top">
91482 <TD width=15% BGCOLOR=#FBF5EF>
91483 <B>MIO_PIN_48</B>
91484 </TD>
91485 <TD width=15% BGCOLOR=#FBF5EF>
91486 <B>0XF80007C0</B>
91487 </TD>
91488 <TD width=10% BGCOLOR=#FBF5EF>
91489 <B>32</B>
91490 </TD>
91491 <TD width=10% BGCOLOR=#FBF5EF>
91492 <B>rw</B>
91493 </TD>
91494 <TD width=15% BGCOLOR=#FBF5EF>
91495 <B>0x00000000</B>
91496 </TD>
91497 <TD width=35% BGCOLOR=#FBF5EF>
91498 <B>--</B>
91499 </TD>
91500 </TR>
91501 </TABLE>
91502 <P>
91503 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
91504 <TR valign="top">
91505 <TD width=15% BGCOLOR=#C0FFC0>
91506 <B>Field Name</B>
91507 </TD>
91508 <TD width=15% BGCOLOR=#C0FFC0>
91509 <B>Bits</B>
91510 </TD>
91511 <TD width=10% BGCOLOR=#C0FFC0>
91512 <B>Mask</B>
91513 </TD>
91514 <TD width=10% BGCOLOR=#C0FFC0>
91515 <B>Value</B>
91516 </TD>
91517 <TD width=15% BGCOLOR=#C0FFC0>
91518 <B>Shifted Value</B>
91519 </TD>
91520 <TD width=35% BGCOLOR=#C0FFC0>
91521 <B>Description</B>
91522 </TD>
91523 </TR>
91524 <TR valign="top">
91525 <TD width=15% BGCOLOR=#FBF5EF>
91526 <B>TRI_ENABLE</B>
91527 </TD>
91528 <TD width=15% BGCOLOR=#FBF5EF>
91529 <B>0:0</B>
91530 </TD>
91531 <TD width=10% BGCOLOR=#FBF5EF>
91532 <B>1</B>
91533 </TD>
91534 <TD width=10% BGCOLOR=#FBF5EF>
91535 <B>0</B>
91536 </TD>
91537 <TD width=15% BGCOLOR=#FBF5EF>
91538 <B>0</B>
91539 </TD>
91540 <TD width=35% BGCOLOR=#FBF5EF>
91541 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
91542 </TD>
91543 </TR>
91544 <TR valign="top">
91545 <TD width=15% BGCOLOR=#FBF5EF>
91546 <B>L0_SEL</B>
91547 </TD>
91548 <TD width=15% BGCOLOR=#FBF5EF>
91549 <B>1:1</B>
91550 </TD>
91551 <TD width=10% BGCOLOR=#FBF5EF>
91552 <B>2</B>
91553 </TD>
91554 <TD width=10% BGCOLOR=#FBF5EF>
91555 <B>0</B>
91556 </TD>
91557 <TD width=15% BGCOLOR=#FBF5EF>
91558 <B>0</B>
91559 </TD>
91560 <TD width=35% BGCOLOR=#FBF5EF>
91561 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
91562 </TD>
91563 </TR>
91564 <TR valign="top">
91565 <TD width=15% BGCOLOR=#FBF5EF>
91566 <B>L1_SEL</B>
91567 </TD>
91568 <TD width=15% BGCOLOR=#FBF5EF>
91569 <B>2:2</B>
91570 </TD>
91571 <TD width=10% BGCOLOR=#FBF5EF>
91572 <B>4</B>
91573 </TD>
91574 <TD width=10% BGCOLOR=#FBF5EF>
91575 <B>0</B>
91576 </TD>
91577 <TD width=15% BGCOLOR=#FBF5EF>
91578 <B>0</B>
91579 </TD>
91580 <TD width=35% BGCOLOR=#FBF5EF>
91581 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Clock</B>
91582 </TD>
91583 </TR>
91584 <TR valign="top">
91585 <TD width=15% BGCOLOR=#FBF5EF>
91586 <B>L2_SEL</B>
91587 </TD>
91588 <TD width=15% BGCOLOR=#FBF5EF>
91589 <B>4:3</B>
91590 </TD>
91591 <TD width=10% BGCOLOR=#FBF5EF>
91592 <B>18</B>
91593 </TD>
91594 <TD width=10% BGCOLOR=#FBF5EF>
91595 <B>0</B>
91596 </TD>
91597 <TD width=15% BGCOLOR=#FBF5EF>
91598 <B>0</B>
91599 </TD>
91600 <TD width=35% BGCOLOR=#FBF5EF>
91601 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control output</B>
91602 </TD>
91603 </TR>
91604 <TR valign="top">
91605 <TD width=15% BGCOLOR=#FBF5EF>
91606 <B>L3_SEL</B>
91607 </TD>
91608 <TD width=15% BGCOLOR=#FBF5EF>
91609 <B>7:5</B>
91610 </TD>
91611 <TD width=10% BGCOLOR=#FBF5EF>
91612 <B>e0</B>
91613 </TD>
91614 <TD width=10% BGCOLOR=#FBF5EF>
91615 <B>7</B>
91616 </TD>
91617 <TD width=15% BGCOLOR=#FBF5EF>
91618 <B>e0</B>
91619 </TD>
91620 <TD width=35% BGCOLOR=#FBF5EF>
91621 <B>Level 3 Mux Select 000: GPIO 48 (bank 1) 001: CAN 1 Tx 010: I2C 1 Serial Clock 011: PJTAG TCK 100: SDIO 1 Clock 101: SPI 1 Serial Clock 110: reserved 111: UART 1 TxD</B>
91622 </TD>
91623 </TR>
91624 <TR valign="top">
91625 <TD width=15% BGCOLOR=#FBF5EF>
91626 <B>Speed</B>
91627 </TD>
91628 <TD width=15% BGCOLOR=#FBF5EF>
91629 <B>8:8</B>
91630 </TD>
91631 <TD width=10% BGCOLOR=#FBF5EF>
91632 <B>100</B>
91633 </TD>
91634 <TD width=10% BGCOLOR=#FBF5EF>
91635 <B>0</B>
91636 </TD>
91637 <TD width=15% BGCOLOR=#FBF5EF>
91638 <B>0</B>
91639 </TD>
91640 <TD width=35% BGCOLOR=#FBF5EF>
91641 <B>Operates the same as MIO_PIN_00[Speed]</B>
91642 </TD>
91643 </TR>
91644 <TR valign="top">
91645 <TD width=15% BGCOLOR=#FBF5EF>
91646 <B>IO_Type</B>
91647 </TD>
91648 <TD width=15% BGCOLOR=#FBF5EF>
91649 <B>11:9</B>
91650 </TD>
91651 <TD width=10% BGCOLOR=#FBF5EF>
91652 <B>e00</B>
91653 </TD>
91654 <TD width=10% BGCOLOR=#FBF5EF>
91655 <B>1</B>
91656 </TD>
91657 <TD width=15% BGCOLOR=#FBF5EF>
91658 <B>200</B>
91659 </TD>
91660 <TD width=35% BGCOLOR=#FBF5EF>
91661 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
91662 </TD>
91663 </TR>
91664 <TR valign="top">
91665 <TD width=15% BGCOLOR=#FBF5EF>
91666 <B>PULLUP</B>
91667 </TD>
91668 <TD width=15% BGCOLOR=#FBF5EF>
91669 <B>12:12</B>
91670 </TD>
91671 <TD width=10% BGCOLOR=#FBF5EF>
91672 <B>1000</B>
91673 </TD>
91674 <TD width=10% BGCOLOR=#FBF5EF>
91675 <B>0</B>
91676 </TD>
91677 <TD width=15% BGCOLOR=#FBF5EF>
91678 <B>0</B>
91679 </TD>
91680 <TD width=35% BGCOLOR=#FBF5EF>
91681 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
91682 </TD>
91683 </TR>
91684 <TR valign="top">
91685 <TD width=15% BGCOLOR=#FBF5EF>
91686 <B>DisableRcvr</B>
91687 </TD>
91688 <TD width=15% BGCOLOR=#FBF5EF>
91689 <B>13:13</B>
91690 </TD>
91691 <TD width=10% BGCOLOR=#FBF5EF>
91692 <B>2000</B>
91693 </TD>
91694 <TD width=10% BGCOLOR=#FBF5EF>
91695 <B>0</B>
91696 </TD>
91697 <TD width=15% BGCOLOR=#FBF5EF>
91698 <B>0</B>
91699 </TD>
91700 <TD width=35% BGCOLOR=#FBF5EF>
91701 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
91702 </TD>
91703 </TR>
91704 <TR valign="top">
91705 <TD width=15% BGCOLOR=#C0C0C0>
91706 <B>MIO_PIN_48@0XF80007C0</B>
91707 </TD>
91708 <TD width=15% BGCOLOR=#C0C0C0>
91709 <B>31:0</B>
91710 </TD>
91711 <TD width=10% BGCOLOR=#C0C0C0>
91712 <B>3fff</B>
91713 </TD>
91714 <TD width=10% BGCOLOR=#C0C0C0>
91715 <B></B>
91716 </TD>
91717 <TD width=15% BGCOLOR=#C0C0C0>
91718 <B>2e0</B>
91719 </TD>
91720 <TD width=35% BGCOLOR=#C0C0C0>
91721 <B>MIO Pin 48 Control</B>
91722 </TD>
91723 </TR>
91724 </TABLE>
91725 <P>
91726 <H2><a name="MIO_PIN_49">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_49</a></H2>
91727 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
91728 <TR valign="top">
91729 <TD width=15% BGCOLOR=#FFFF00>
91730 <B>Register Name</B>
91731 </TD>
91732 <TD width=15% BGCOLOR=#FFFF00>
91733 <B>Address</B>
91734 </TD>
91735 <TD width=10% BGCOLOR=#FFFF00>
91736 <B>Width</B>
91737 </TD>
91738 <TD width=10% BGCOLOR=#FFFF00>
91739 <B>Type</B>
91740 </TD>
91741 <TD width=15% BGCOLOR=#FFFF00>
91742 <B>Reset Value</B>
91743 </TD>
91744 <TD width=35% BGCOLOR=#FFFF00>
91745 <B>Description</B>
91746 </TD>
91747 </TR>
91748 <TR valign="top">
91749 <TD width=15% BGCOLOR=#FBF5EF>
91750 <B>MIO_PIN_49</B>
91751 </TD>
91752 <TD width=15% BGCOLOR=#FBF5EF>
91753 <B>0XF80007C4</B>
91754 </TD>
91755 <TD width=10% BGCOLOR=#FBF5EF>
91756 <B>32</B>
91757 </TD>
91758 <TD width=10% BGCOLOR=#FBF5EF>
91759 <B>rw</B>
91760 </TD>
91761 <TD width=15% BGCOLOR=#FBF5EF>
91762 <B>0x00000000</B>
91763 </TD>
91764 <TD width=35% BGCOLOR=#FBF5EF>
91765 <B>--</B>
91766 </TD>
91767 </TR>
91768 </TABLE>
91769 <P>
91770 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
91771 <TR valign="top">
91772 <TD width=15% BGCOLOR=#C0FFC0>
91773 <B>Field Name</B>
91774 </TD>
91775 <TD width=15% BGCOLOR=#C0FFC0>
91776 <B>Bits</B>
91777 </TD>
91778 <TD width=10% BGCOLOR=#C0FFC0>
91779 <B>Mask</B>
91780 </TD>
91781 <TD width=10% BGCOLOR=#C0FFC0>
91782 <B>Value</B>
91783 </TD>
91784 <TD width=15% BGCOLOR=#C0FFC0>
91785 <B>Shifted Value</B>
91786 </TD>
91787 <TD width=35% BGCOLOR=#C0FFC0>
91788 <B>Description</B>
91789 </TD>
91790 </TR>
91791 <TR valign="top">
91792 <TD width=15% BGCOLOR=#FBF5EF>
91793 <B>TRI_ENABLE</B>
91794 </TD>
91795 <TD width=15% BGCOLOR=#FBF5EF>
91796 <B>0:0</B>
91797 </TD>
91798 <TD width=10% BGCOLOR=#FBF5EF>
91799 <B>1</B>
91800 </TD>
91801 <TD width=10% BGCOLOR=#FBF5EF>
91802 <B>1</B>
91803 </TD>
91804 <TD width=15% BGCOLOR=#FBF5EF>
91805 <B>1</B>
91806 </TD>
91807 <TD width=35% BGCOLOR=#FBF5EF>
91808 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
91809 </TD>
91810 </TR>
91811 <TR valign="top">
91812 <TD width=15% BGCOLOR=#FBF5EF>
91813 <B>L0_SEL</B>
91814 </TD>
91815 <TD width=15% BGCOLOR=#FBF5EF>
91816 <B>1:1</B>
91817 </TD>
91818 <TD width=10% BGCOLOR=#FBF5EF>
91819 <B>2</B>
91820 </TD>
91821 <TD width=10% BGCOLOR=#FBF5EF>
91822 <B>0</B>
91823 </TD>
91824 <TD width=15% BGCOLOR=#FBF5EF>
91825 <B>0</B>
91826 </TD>
91827 <TD width=35% BGCOLOR=#FBF5EF>
91828 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
91829 </TD>
91830 </TR>
91831 <TR valign="top">
91832 <TD width=15% BGCOLOR=#FBF5EF>
91833 <B>L1_SEL</B>
91834 </TD>
91835 <TD width=15% BGCOLOR=#FBF5EF>
91836 <B>2:2</B>
91837 </TD>
91838 <TD width=10% BGCOLOR=#FBF5EF>
91839 <B>4</B>
91840 </TD>
91841 <TD width=10% BGCOLOR=#FBF5EF>
91842 <B>0</B>
91843 </TD>
91844 <TD width=15% BGCOLOR=#FBF5EF>
91845 <B>0</B>
91846 </TD>
91847 <TD width=35% BGCOLOR=#FBF5EF>
91848 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 5</B>
91849 </TD>
91850 </TR>
91851 <TR valign="top">
91852 <TD width=15% BGCOLOR=#FBF5EF>
91853 <B>L2_SEL</B>
91854 </TD>
91855 <TD width=15% BGCOLOR=#FBF5EF>
91856 <B>4:3</B>
91857 </TD>
91858 <TD width=10% BGCOLOR=#FBF5EF>
91859 <B>18</B>
91860 </TD>
91861 <TD width=10% BGCOLOR=#FBF5EF>
91862 <B>0</B>
91863 </TD>
91864 <TD width=15% BGCOLOR=#FBF5EF>
91865 <B>0</B>
91866 </TD>
91867 <TD width=35% BGCOLOR=#FBF5EF>
91868 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control output</B>
91869 </TD>
91870 </TR>
91871 <TR valign="top">
91872 <TD width=15% BGCOLOR=#FBF5EF>
91873 <B>L3_SEL</B>
91874 </TD>
91875 <TD width=15% BGCOLOR=#FBF5EF>
91876 <B>7:5</B>
91877 </TD>
91878 <TD width=10% BGCOLOR=#FBF5EF>
91879 <B>e0</B>
91880 </TD>
91881 <TD width=10% BGCOLOR=#FBF5EF>
91882 <B>7</B>
91883 </TD>
91884 <TD width=15% BGCOLOR=#FBF5EF>
91885 <B>e0</B>
91886 </TD>
91887 <TD width=35% BGCOLOR=#FBF5EF>
91888 <B>Level 3 Mux Select 000: GPIO 49 (bank 1) 001: CAN 1 Rx 010: I2C Serial Data 011: PJTAG TMS 100: SDIO 1 IO Bit 1 101: SPI 1 Select 0 110: reserved 111: UART 1 RxD</B>
91889 </TD>
91890 </TR>
91891 <TR valign="top">
91892 <TD width=15% BGCOLOR=#FBF5EF>
91893 <B>Speed</B>
91894 </TD>
91895 <TD width=15% BGCOLOR=#FBF5EF>
91896 <B>8:8</B>
91897 </TD>
91898 <TD width=10% BGCOLOR=#FBF5EF>
91899 <B>100</B>
91900 </TD>
91901 <TD width=10% BGCOLOR=#FBF5EF>
91902 <B>0</B>
91903 </TD>
91904 <TD width=15% BGCOLOR=#FBF5EF>
91905 <B>0</B>
91906 </TD>
91907 <TD width=35% BGCOLOR=#FBF5EF>
91908 <B>Operates the same as MIO_PIN_00[Speed]</B>
91909 </TD>
91910 </TR>
91911 <TR valign="top">
91912 <TD width=15% BGCOLOR=#FBF5EF>
91913 <B>IO_Type</B>
91914 </TD>
91915 <TD width=15% BGCOLOR=#FBF5EF>
91916 <B>11:9</B>
91917 </TD>
91918 <TD width=10% BGCOLOR=#FBF5EF>
91919 <B>e00</B>
91920 </TD>
91921 <TD width=10% BGCOLOR=#FBF5EF>
91922 <B>1</B>
91923 </TD>
91924 <TD width=15% BGCOLOR=#FBF5EF>
91925 <B>200</B>
91926 </TD>
91927 <TD width=35% BGCOLOR=#FBF5EF>
91928 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
91929 </TD>
91930 </TR>
91931 <TR valign="top">
91932 <TD width=15% BGCOLOR=#FBF5EF>
91933 <B>PULLUP</B>
91934 </TD>
91935 <TD width=15% BGCOLOR=#FBF5EF>
91936 <B>12:12</B>
91937 </TD>
91938 <TD width=10% BGCOLOR=#FBF5EF>
91939 <B>1000</B>
91940 </TD>
91941 <TD width=10% BGCOLOR=#FBF5EF>
91942 <B>0</B>
91943 </TD>
91944 <TD width=15% BGCOLOR=#FBF5EF>
91945 <B>0</B>
91946 </TD>
91947 <TD width=35% BGCOLOR=#FBF5EF>
91948 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
91949 </TD>
91950 </TR>
91951 <TR valign="top">
91952 <TD width=15% BGCOLOR=#FBF5EF>
91953 <B>DisableRcvr</B>
91954 </TD>
91955 <TD width=15% BGCOLOR=#FBF5EF>
91956 <B>13:13</B>
91957 </TD>
91958 <TD width=10% BGCOLOR=#FBF5EF>
91959 <B>2000</B>
91960 </TD>
91961 <TD width=10% BGCOLOR=#FBF5EF>
91962 <B>0</B>
91963 </TD>
91964 <TD width=15% BGCOLOR=#FBF5EF>
91965 <B>0</B>
91966 </TD>
91967 <TD width=35% BGCOLOR=#FBF5EF>
91968 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
91969 </TD>
91970 </TR>
91971 <TR valign="top">
91972 <TD width=15% BGCOLOR=#C0C0C0>
91973 <B>MIO_PIN_49@0XF80007C4</B>
91974 </TD>
91975 <TD width=15% BGCOLOR=#C0C0C0>
91976 <B>31:0</B>
91977 </TD>
91978 <TD width=10% BGCOLOR=#C0C0C0>
91979 <B>3fff</B>
91980 </TD>
91981 <TD width=10% BGCOLOR=#C0C0C0>
91982 <B></B>
91983 </TD>
91984 <TD width=15% BGCOLOR=#C0C0C0>
91985 <B>2e1</B>
91986 </TD>
91987 <TD width=35% BGCOLOR=#C0C0C0>
91988 <B>MIO Pin 49 Control</B>
91989 </TD>
91990 </TR>
91991 </TABLE>
91992 <P>
91993 <H2><a name="MIO_PIN_50">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_50</a></H2>
91994 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
91995 <TR valign="top">
91996 <TD width=15% BGCOLOR=#FFFF00>
91997 <B>Register Name</B>
91998 </TD>
91999 <TD width=15% BGCOLOR=#FFFF00>
92000 <B>Address</B>
92001 </TD>
92002 <TD width=10% BGCOLOR=#FFFF00>
92003 <B>Width</B>
92004 </TD>
92005 <TD width=10% BGCOLOR=#FFFF00>
92006 <B>Type</B>
92007 </TD>
92008 <TD width=15% BGCOLOR=#FFFF00>
92009 <B>Reset Value</B>
92010 </TD>
92011 <TD width=35% BGCOLOR=#FFFF00>
92012 <B>Description</B>
92013 </TD>
92014 </TR>
92015 <TR valign="top">
92016 <TD width=15% BGCOLOR=#FBF5EF>
92017 <B>MIO_PIN_50</B>
92018 </TD>
92019 <TD width=15% BGCOLOR=#FBF5EF>
92020 <B>0XF80007C8</B>
92021 </TD>
92022 <TD width=10% BGCOLOR=#FBF5EF>
92023 <B>32</B>
92024 </TD>
92025 <TD width=10% BGCOLOR=#FBF5EF>
92026 <B>rw</B>
92027 </TD>
92028 <TD width=15% BGCOLOR=#FBF5EF>
92029 <B>0x00000000</B>
92030 </TD>
92031 <TD width=35% BGCOLOR=#FBF5EF>
92032 <B>--</B>
92033 </TD>
92034 </TR>
92035 </TABLE>
92036 <P>
92037 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
92038 <TR valign="top">
92039 <TD width=15% BGCOLOR=#C0FFC0>
92040 <B>Field Name</B>
92041 </TD>
92042 <TD width=15% BGCOLOR=#C0FFC0>
92043 <B>Bits</B>
92044 </TD>
92045 <TD width=10% BGCOLOR=#C0FFC0>
92046 <B>Mask</B>
92047 </TD>
92048 <TD width=10% BGCOLOR=#C0FFC0>
92049 <B>Value</B>
92050 </TD>
92051 <TD width=15% BGCOLOR=#C0FFC0>
92052 <B>Shifted Value</B>
92053 </TD>
92054 <TD width=35% BGCOLOR=#C0FFC0>
92055 <B>Description</B>
92056 </TD>
92057 </TR>
92058 <TR valign="top">
92059 <TD width=15% BGCOLOR=#FBF5EF>
92060 <B>TRI_ENABLE</B>
92061 </TD>
92062 <TD width=15% BGCOLOR=#FBF5EF>
92063 <B>0:0</B>
92064 </TD>
92065 <TD width=10% BGCOLOR=#FBF5EF>
92066 <B>1</B>
92067 </TD>
92068 <TD width=10% BGCOLOR=#FBF5EF>
92069 <B>0</B>
92070 </TD>
92071 <TD width=15% BGCOLOR=#FBF5EF>
92072 <B>0</B>
92073 </TD>
92074 <TD width=35% BGCOLOR=#FBF5EF>
92075 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
92076 </TD>
92077 </TR>
92078 <TR valign="top">
92079 <TD width=15% BGCOLOR=#FBF5EF>
92080 <B>L0_SEL</B>
92081 </TD>
92082 <TD width=15% BGCOLOR=#FBF5EF>
92083 <B>1:1</B>
92084 </TD>
92085 <TD width=10% BGCOLOR=#FBF5EF>
92086 <B>2</B>
92087 </TD>
92088 <TD width=10% BGCOLOR=#FBF5EF>
92089 <B>0</B>
92090 </TD>
92091 <TD width=15% BGCOLOR=#FBF5EF>
92092 <B>0</B>
92093 </TD>
92094 <TD width=35% BGCOLOR=#FBF5EF>
92095 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
92096 </TD>
92097 </TR>
92098 <TR valign="top">
92099 <TD width=15% BGCOLOR=#FBF5EF>
92100 <B>L1_SEL</B>
92101 </TD>
92102 <TD width=15% BGCOLOR=#FBF5EF>
92103 <B>2:2</B>
92104 </TD>
92105 <TD width=10% BGCOLOR=#FBF5EF>
92106 <B>4</B>
92107 </TD>
92108 <TD width=10% BGCOLOR=#FBF5EF>
92109 <B>0</B>
92110 </TD>
92111 <TD width=15% BGCOLOR=#FBF5EF>
92112 <B>0</B>
92113 </TD>
92114 <TD width=35% BGCOLOR=#FBF5EF>
92115 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 6</B>
92116 </TD>
92117 </TR>
92118 <TR valign="top">
92119 <TD width=15% BGCOLOR=#FBF5EF>
92120 <B>L2_SEL</B>
92121 </TD>
92122 <TD width=15% BGCOLOR=#FBF5EF>
92123 <B>4:3</B>
92124 </TD>
92125 <TD width=10% BGCOLOR=#FBF5EF>
92126 <B>18</B>
92127 </TD>
92128 <TD width=10% BGCOLOR=#FBF5EF>
92129 <B>0</B>
92130 </TD>
92131 <TD width=15% BGCOLOR=#FBF5EF>
92132 <B>0</B>
92133 </TD>
92134 <TD width=35% BGCOLOR=#FBF5EF>
92135 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control output</B>
92136 </TD>
92137 </TR>
92138 <TR valign="top">
92139 <TD width=15% BGCOLOR=#FBF5EF>
92140 <B>L3_SEL</B>
92141 </TD>
92142 <TD width=15% BGCOLOR=#FBF5EF>
92143 <B>7:5</B>
92144 </TD>
92145 <TD width=10% BGCOLOR=#FBF5EF>
92146 <B>e0</B>
92147 </TD>
92148 <TD width=10% BGCOLOR=#FBF5EF>
92149 <B>2</B>
92150 </TD>
92151 <TD width=15% BGCOLOR=#FBF5EF>
92152 <B>40</B>
92153 </TD>
92154 <TD width=35% BGCOLOR=#FBF5EF>
92155 <B>Level 3 Mux Select 000: GPIO 50 (bank 1) 001: Can 0 Rx 010: I2C 0 Serial Clock 011: SWDT Clock Input 100: SDIO 1 IO Bit 2 101: SPI 1 Slave Select 1 110: reserved 111: UART 0 RxD</B>
92156 </TD>
92157 </TR>
92158 <TR valign="top">
92159 <TD width=15% BGCOLOR=#FBF5EF>
92160 <B>Speed</B>
92161 </TD>
92162 <TD width=15% BGCOLOR=#FBF5EF>
92163 <B>8:8</B>
92164 </TD>
92165 <TD width=10% BGCOLOR=#FBF5EF>
92166 <B>100</B>
92167 </TD>
92168 <TD width=10% BGCOLOR=#FBF5EF>
92169 <B>0</B>
92170 </TD>
92171 <TD width=15% BGCOLOR=#FBF5EF>
92172 <B>0</B>
92173 </TD>
92174 <TD width=35% BGCOLOR=#FBF5EF>
92175 <B>Operates the same as MIO_PIN_00[Speed]</B>
92176 </TD>
92177 </TR>
92178 <TR valign="top">
92179 <TD width=15% BGCOLOR=#FBF5EF>
92180 <B>IO_Type</B>
92181 </TD>
92182 <TD width=15% BGCOLOR=#FBF5EF>
92183 <B>11:9</B>
92184 </TD>
92185 <TD width=10% BGCOLOR=#FBF5EF>
92186 <B>e00</B>
92187 </TD>
92188 <TD width=10% BGCOLOR=#FBF5EF>
92189 <B>1</B>
92190 </TD>
92191 <TD width=15% BGCOLOR=#FBF5EF>
92192 <B>200</B>
92193 </TD>
92194 <TD width=35% BGCOLOR=#FBF5EF>
92195 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
92196 </TD>
92197 </TR>
92198 <TR valign="top">
92199 <TD width=15% BGCOLOR=#FBF5EF>
92200 <B>PULLUP</B>
92201 </TD>
92202 <TD width=15% BGCOLOR=#FBF5EF>
92203 <B>12:12</B>
92204 </TD>
92205 <TD width=10% BGCOLOR=#FBF5EF>
92206 <B>1000</B>
92207 </TD>
92208 <TD width=10% BGCOLOR=#FBF5EF>
92209 <B>1</B>
92210 </TD>
92211 <TD width=15% BGCOLOR=#FBF5EF>
92212 <B>1000</B>
92213 </TD>
92214 <TD width=35% BGCOLOR=#FBF5EF>
92215 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
92216 </TD>
92217 </TR>
92218 <TR valign="top">
92219 <TD width=15% BGCOLOR=#FBF5EF>
92220 <B>DisableRcvr</B>
92221 </TD>
92222 <TD width=15% BGCOLOR=#FBF5EF>
92223 <B>13:13</B>
92224 </TD>
92225 <TD width=10% BGCOLOR=#FBF5EF>
92226 <B>2000</B>
92227 </TD>
92228 <TD width=10% BGCOLOR=#FBF5EF>
92229 <B>0</B>
92230 </TD>
92231 <TD width=15% BGCOLOR=#FBF5EF>
92232 <B>0</B>
92233 </TD>
92234 <TD width=35% BGCOLOR=#FBF5EF>
92235 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
92236 </TD>
92237 </TR>
92238 <TR valign="top">
92239 <TD width=15% BGCOLOR=#C0C0C0>
92240 <B>MIO_PIN_50@0XF80007C8</B>
92241 </TD>
92242 <TD width=15% BGCOLOR=#C0C0C0>
92243 <B>31:0</B>
92244 </TD>
92245 <TD width=10% BGCOLOR=#C0C0C0>
92246 <B>3fff</B>
92247 </TD>
92248 <TD width=10% BGCOLOR=#C0C0C0>
92249 <B></B>
92250 </TD>
92251 <TD width=15% BGCOLOR=#C0C0C0>
92252 <B>1240</B>
92253 </TD>
92254 <TD width=35% BGCOLOR=#C0C0C0>
92255 <B>MIO Pin 50 Control</B>
92256 </TD>
92257 </TR>
92258 </TABLE>
92259 <P>
92260 <H2><a name="MIO_PIN_51">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_51</a></H2>
92261 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
92262 <TR valign="top">
92263 <TD width=15% BGCOLOR=#FFFF00>
92264 <B>Register Name</B>
92265 </TD>
92266 <TD width=15% BGCOLOR=#FFFF00>
92267 <B>Address</B>
92268 </TD>
92269 <TD width=10% BGCOLOR=#FFFF00>
92270 <B>Width</B>
92271 </TD>
92272 <TD width=10% BGCOLOR=#FFFF00>
92273 <B>Type</B>
92274 </TD>
92275 <TD width=15% BGCOLOR=#FFFF00>
92276 <B>Reset Value</B>
92277 </TD>
92278 <TD width=35% BGCOLOR=#FFFF00>
92279 <B>Description</B>
92280 </TD>
92281 </TR>
92282 <TR valign="top">
92283 <TD width=15% BGCOLOR=#FBF5EF>
92284 <B>MIO_PIN_51</B>
92285 </TD>
92286 <TD width=15% BGCOLOR=#FBF5EF>
92287 <B>0XF80007CC</B>
92288 </TD>
92289 <TD width=10% BGCOLOR=#FBF5EF>
92290 <B>32</B>
92291 </TD>
92292 <TD width=10% BGCOLOR=#FBF5EF>
92293 <B>rw</B>
92294 </TD>
92295 <TD width=15% BGCOLOR=#FBF5EF>
92296 <B>0x00000000</B>
92297 </TD>
92298 <TD width=35% BGCOLOR=#FBF5EF>
92299 <B>--</B>
92300 </TD>
92301 </TR>
92302 </TABLE>
92303 <P>
92304 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
92305 <TR valign="top">
92306 <TD width=15% BGCOLOR=#C0FFC0>
92307 <B>Field Name</B>
92308 </TD>
92309 <TD width=15% BGCOLOR=#C0FFC0>
92310 <B>Bits</B>
92311 </TD>
92312 <TD width=10% BGCOLOR=#C0FFC0>
92313 <B>Mask</B>
92314 </TD>
92315 <TD width=10% BGCOLOR=#C0FFC0>
92316 <B>Value</B>
92317 </TD>
92318 <TD width=15% BGCOLOR=#C0FFC0>
92319 <B>Shifted Value</B>
92320 </TD>
92321 <TD width=35% BGCOLOR=#C0FFC0>
92322 <B>Description</B>
92323 </TD>
92324 </TR>
92325 <TR valign="top">
92326 <TD width=15% BGCOLOR=#FBF5EF>
92327 <B>TRI_ENABLE</B>
92328 </TD>
92329 <TD width=15% BGCOLOR=#FBF5EF>
92330 <B>0:0</B>
92331 </TD>
92332 <TD width=10% BGCOLOR=#FBF5EF>
92333 <B>1</B>
92334 </TD>
92335 <TD width=10% BGCOLOR=#FBF5EF>
92336 <B>0</B>
92337 </TD>
92338 <TD width=15% BGCOLOR=#FBF5EF>
92339 <B>0</B>
92340 </TD>
92341 <TD width=35% BGCOLOR=#FBF5EF>
92342 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
92343 </TD>
92344 </TR>
92345 <TR valign="top">
92346 <TD width=15% BGCOLOR=#FBF5EF>
92347 <B>L0_SEL</B>
92348 </TD>
92349 <TD width=15% BGCOLOR=#FBF5EF>
92350 <B>1:1</B>
92351 </TD>
92352 <TD width=10% BGCOLOR=#FBF5EF>
92353 <B>2</B>
92354 </TD>
92355 <TD width=10% BGCOLOR=#FBF5EF>
92356 <B>0</B>
92357 </TD>
92358 <TD width=15% BGCOLOR=#FBF5EF>
92359 <B>0</B>
92360 </TD>
92361 <TD width=35% BGCOLOR=#FBF5EF>
92362 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
92363 </TD>
92364 </TR>
92365 <TR valign="top">
92366 <TD width=15% BGCOLOR=#FBF5EF>
92367 <B>L1_SEL</B>
92368 </TD>
92369 <TD width=15% BGCOLOR=#FBF5EF>
92370 <B>2:2</B>
92371 </TD>
92372 <TD width=10% BGCOLOR=#FBF5EF>
92373 <B>4</B>
92374 </TD>
92375 <TD width=10% BGCOLOR=#FBF5EF>
92376 <B>0</B>
92377 </TD>
92378 <TD width=15% BGCOLOR=#FBF5EF>
92379 <B>0</B>
92380 </TD>
92381 <TD width=35% BGCOLOR=#FBF5EF>
92382 <B>Level 1 Mux Select 0: Level 2 Mux 1: USB 1 ULPI Data Bit 7</B>
92383 </TD>
92384 </TR>
92385 <TR valign="top">
92386 <TD width=15% BGCOLOR=#FBF5EF>
92387 <B>L2_SEL</B>
92388 </TD>
92389 <TD width=15% BGCOLOR=#FBF5EF>
92390 <B>4:3</B>
92391 </TD>
92392 <TD width=10% BGCOLOR=#FBF5EF>
92393 <B>18</B>
92394 </TD>
92395 <TD width=10% BGCOLOR=#FBF5EF>
92396 <B>0</B>
92397 </TD>
92398 <TD width=15% BGCOLOR=#FBF5EF>
92399 <B>0</B>
92400 </TD>
92401 <TD width=35% BGCOLOR=#FBF5EF>
92402 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control output</B>
92403 </TD>
92404 </TR>
92405 <TR valign="top">
92406 <TD width=15% BGCOLOR=#FBF5EF>
92407 <B>L3_SEL</B>
92408 </TD>
92409 <TD width=15% BGCOLOR=#FBF5EF>
92410 <B>7:5</B>
92411 </TD>
92412 <TD width=10% BGCOLOR=#FBF5EF>
92413 <B>e0</B>
92414 </TD>
92415 <TD width=10% BGCOLOR=#FBF5EF>
92416 <B>2</B>
92417 </TD>
92418 <TD width=15% BGCOLOR=#FBF5EF>
92419 <B>40</B>
92420 </TD>
92421 <TD width=35% BGCOLOR=#FBF5EF>
92422 <B>Level 3 Mux Select 000: GPIO 51 (bank 1) 001: CAN 0 Tx 010: I2C 0 Serial Data 011: SWDT Reset Output 100: SDIO 1 IO Bit 3 101: SPI 1 Slave Select 1 110: reserved 111: UART 0 TxD</B>
92423 </TD>
92424 </TR>
92425 <TR valign="top">
92426 <TD width=15% BGCOLOR=#FBF5EF>
92427 <B>Speed</B>
92428 </TD>
92429 <TD width=15% BGCOLOR=#FBF5EF>
92430 <B>8:8</B>
92431 </TD>
92432 <TD width=10% BGCOLOR=#FBF5EF>
92433 <B>100</B>
92434 </TD>
92435 <TD width=10% BGCOLOR=#FBF5EF>
92436 <B>0</B>
92437 </TD>
92438 <TD width=15% BGCOLOR=#FBF5EF>
92439 <B>0</B>
92440 </TD>
92441 <TD width=35% BGCOLOR=#FBF5EF>
92442 <B>Operates the same as MIO_PIN_00[Speed]</B>
92443 </TD>
92444 </TR>
92445 <TR valign="top">
92446 <TD width=15% BGCOLOR=#FBF5EF>
92447 <B>IO_Type</B>
92448 </TD>
92449 <TD width=15% BGCOLOR=#FBF5EF>
92450 <B>11:9</B>
92451 </TD>
92452 <TD width=10% BGCOLOR=#FBF5EF>
92453 <B>e00</B>
92454 </TD>
92455 <TD width=10% BGCOLOR=#FBF5EF>
92456 <B>1</B>
92457 </TD>
92458 <TD width=15% BGCOLOR=#FBF5EF>
92459 <B>200</B>
92460 </TD>
92461 <TD width=35% BGCOLOR=#FBF5EF>
92462 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
92463 </TD>
92464 </TR>
92465 <TR valign="top">
92466 <TD width=15% BGCOLOR=#FBF5EF>
92467 <B>PULLUP</B>
92468 </TD>
92469 <TD width=15% BGCOLOR=#FBF5EF>
92470 <B>12:12</B>
92471 </TD>
92472 <TD width=10% BGCOLOR=#FBF5EF>
92473 <B>1000</B>
92474 </TD>
92475 <TD width=10% BGCOLOR=#FBF5EF>
92476 <B>1</B>
92477 </TD>
92478 <TD width=15% BGCOLOR=#FBF5EF>
92479 <B>1000</B>
92480 </TD>
92481 <TD width=35% BGCOLOR=#FBF5EF>
92482 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
92483 </TD>
92484 </TR>
92485 <TR valign="top">
92486 <TD width=15% BGCOLOR=#FBF5EF>
92487 <B>DisableRcvr</B>
92488 </TD>
92489 <TD width=15% BGCOLOR=#FBF5EF>
92490 <B>13:13</B>
92491 </TD>
92492 <TD width=10% BGCOLOR=#FBF5EF>
92493 <B>2000</B>
92494 </TD>
92495 <TD width=10% BGCOLOR=#FBF5EF>
92496 <B>0</B>
92497 </TD>
92498 <TD width=15% BGCOLOR=#FBF5EF>
92499 <B>0</B>
92500 </TD>
92501 <TD width=35% BGCOLOR=#FBF5EF>
92502 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
92503 </TD>
92504 </TR>
92505 <TR valign="top">
92506 <TD width=15% BGCOLOR=#C0C0C0>
92507 <B>MIO_PIN_51@0XF80007CC</B>
92508 </TD>
92509 <TD width=15% BGCOLOR=#C0C0C0>
92510 <B>31:0</B>
92511 </TD>
92512 <TD width=10% BGCOLOR=#C0C0C0>
92513 <B>3fff</B>
92514 </TD>
92515 <TD width=10% BGCOLOR=#C0C0C0>
92516 <B></B>
92517 </TD>
92518 <TD width=15% BGCOLOR=#C0C0C0>
92519 <B>1240</B>
92520 </TD>
92521 <TD width=35% BGCOLOR=#C0C0C0>
92522 <B>MIO Pin 51 Control</B>
92523 </TD>
92524 </TR>
92525 </TABLE>
92526 <P>
92527 <H2><a name="MIO_PIN_52">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_52</a></H2>
92528 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
92529 <TR valign="top">
92530 <TD width=15% BGCOLOR=#FFFF00>
92531 <B>Register Name</B>
92532 </TD>
92533 <TD width=15% BGCOLOR=#FFFF00>
92534 <B>Address</B>
92535 </TD>
92536 <TD width=10% BGCOLOR=#FFFF00>
92537 <B>Width</B>
92538 </TD>
92539 <TD width=10% BGCOLOR=#FFFF00>
92540 <B>Type</B>
92541 </TD>
92542 <TD width=15% BGCOLOR=#FFFF00>
92543 <B>Reset Value</B>
92544 </TD>
92545 <TD width=35% BGCOLOR=#FFFF00>
92546 <B>Description</B>
92547 </TD>
92548 </TR>
92549 <TR valign="top">
92550 <TD width=15% BGCOLOR=#FBF5EF>
92551 <B>MIO_PIN_52</B>
92552 </TD>
92553 <TD width=15% BGCOLOR=#FBF5EF>
92554 <B>0XF80007D0</B>
92555 </TD>
92556 <TD width=10% BGCOLOR=#FBF5EF>
92557 <B>32</B>
92558 </TD>
92559 <TD width=10% BGCOLOR=#FBF5EF>
92560 <B>rw</B>
92561 </TD>
92562 <TD width=15% BGCOLOR=#FBF5EF>
92563 <B>0x00000000</B>
92564 </TD>
92565 <TD width=35% BGCOLOR=#FBF5EF>
92566 <B>--</B>
92567 </TD>
92568 </TR>
92569 </TABLE>
92570 <P>
92571 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
92572 <TR valign="top">
92573 <TD width=15% BGCOLOR=#C0FFC0>
92574 <B>Field Name</B>
92575 </TD>
92576 <TD width=15% BGCOLOR=#C0FFC0>
92577 <B>Bits</B>
92578 </TD>
92579 <TD width=10% BGCOLOR=#C0FFC0>
92580 <B>Mask</B>
92581 </TD>
92582 <TD width=10% BGCOLOR=#C0FFC0>
92583 <B>Value</B>
92584 </TD>
92585 <TD width=15% BGCOLOR=#C0FFC0>
92586 <B>Shifted Value</B>
92587 </TD>
92588 <TD width=35% BGCOLOR=#C0FFC0>
92589 <B>Description</B>
92590 </TD>
92591 </TR>
92592 <TR valign="top">
92593 <TD width=15% BGCOLOR=#FBF5EF>
92594 <B>TRI_ENABLE</B>
92595 </TD>
92596 <TD width=15% BGCOLOR=#FBF5EF>
92597 <B>0:0</B>
92598 </TD>
92599 <TD width=10% BGCOLOR=#FBF5EF>
92600 <B>1</B>
92601 </TD>
92602 <TD width=10% BGCOLOR=#FBF5EF>
92603 <B>0</B>
92604 </TD>
92605 <TD width=15% BGCOLOR=#FBF5EF>
92606 <B>0</B>
92607 </TD>
92608 <TD width=35% BGCOLOR=#FBF5EF>
92609 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
92610 </TD>
92611 </TR>
92612 <TR valign="top">
92613 <TD width=15% BGCOLOR=#FBF5EF>
92614 <B>L0_SEL</B>
92615 </TD>
92616 <TD width=15% BGCOLOR=#FBF5EF>
92617 <B>1:1</B>
92618 </TD>
92619 <TD width=10% BGCOLOR=#FBF5EF>
92620 <B>2</B>
92621 </TD>
92622 <TD width=10% BGCOLOR=#FBF5EF>
92623 <B>0</B>
92624 </TD>
92625 <TD width=15% BGCOLOR=#FBF5EF>
92626 <B>0</B>
92627 </TD>
92628 <TD width=35% BGCOLOR=#FBF5EF>
92629 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
92630 </TD>
92631 </TR>
92632 <TR valign="top">
92633 <TD width=15% BGCOLOR=#FBF5EF>
92634 <B>L1_SEL</B>
92635 </TD>
92636 <TD width=15% BGCOLOR=#FBF5EF>
92637 <B>2:2</B>
92638 </TD>
92639 <TD width=10% BGCOLOR=#FBF5EF>
92640 <B>4</B>
92641 </TD>
92642 <TD width=10% BGCOLOR=#FBF5EF>
92643 <B>0</B>
92644 </TD>
92645 <TD width=15% BGCOLOR=#FBF5EF>
92646 <B>0</B>
92647 </TD>
92648 <TD width=35% BGCOLOR=#FBF5EF>
92649 <B>Level 1 Mux Select 0: Level 2 Mux 1: reserved</B>
92650 </TD>
92651 </TR>
92652 <TR valign="top">
92653 <TD width=15% BGCOLOR=#FBF5EF>
92654 <B>L2_SEL</B>
92655 </TD>
92656 <TD width=15% BGCOLOR=#FBF5EF>
92657 <B>4:3</B>
92658 </TD>
92659 <TD width=10% BGCOLOR=#FBF5EF>
92660 <B>18</B>
92661 </TD>
92662 <TD width=10% BGCOLOR=#FBF5EF>
92663 <B>0</B>
92664 </TD>
92665 <TD width=15% BGCOLOR=#FBF5EF>
92666 <B>0</B>
92667 </TD>
92668 <TD width=35% BGCOLOR=#FBF5EF>
92669 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 0 Power Control output</B>
92670 </TD>
92671 </TR>
92672 <TR valign="top">
92673 <TD width=15% BGCOLOR=#FBF5EF>
92674 <B>L3_SEL</B>
92675 </TD>
92676 <TD width=15% BGCOLOR=#FBF5EF>
92677 <B>7:5</B>
92678 </TD>
92679 <TD width=10% BGCOLOR=#FBF5EF>
92680 <B>e0</B>
92681 </TD>
92682 <TD width=10% BGCOLOR=#FBF5EF>
92683 <B>4</B>
92684 </TD>
92685 <TD width=15% BGCOLOR=#FBF5EF>
92686 <B>80</B>
92687 </TD>
92688 <TD width=35% BGCOLOR=#FBF5EF>
92689 <B>Level 3 Mux Select 000: GPIO 52 (bank 1) 001: CAN 1 Tx 010: I2C 1 Serial Clock 011: SWDT Clock Input 100: MDIO 0 Clock 101: MDIO 1 Clock 110: reserved 111: UART 1 TxD</B>
92690 </TD>
92691 </TR>
92692 <TR valign="top">
92693 <TD width=15% BGCOLOR=#FBF5EF>
92694 <B>Speed</B>
92695 </TD>
92696 <TD width=15% BGCOLOR=#FBF5EF>
92697 <B>8:8</B>
92698 </TD>
92699 <TD width=10% BGCOLOR=#FBF5EF>
92700 <B>100</B>
92701 </TD>
92702 <TD width=10% BGCOLOR=#FBF5EF>
92703 <B>0</B>
92704 </TD>
92705 <TD width=15% BGCOLOR=#FBF5EF>
92706 <B>0</B>
92707 </TD>
92708 <TD width=35% BGCOLOR=#FBF5EF>
92709 <B>Operates the same as MIO_PIN_00[Speed]</B>
92710 </TD>
92711 </TR>
92712 <TR valign="top">
92713 <TD width=15% BGCOLOR=#FBF5EF>
92714 <B>IO_Type</B>
92715 </TD>
92716 <TD width=15% BGCOLOR=#FBF5EF>
92717 <B>11:9</B>
92718 </TD>
92719 <TD width=10% BGCOLOR=#FBF5EF>
92720 <B>e00</B>
92721 </TD>
92722 <TD width=10% BGCOLOR=#FBF5EF>
92723 <B>1</B>
92724 </TD>
92725 <TD width=15% BGCOLOR=#FBF5EF>
92726 <B>200</B>
92727 </TD>
92728 <TD width=35% BGCOLOR=#FBF5EF>
92729 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
92730 </TD>
92731 </TR>
92732 <TR valign="top">
92733 <TD width=15% BGCOLOR=#FBF5EF>
92734 <B>PULLUP</B>
92735 </TD>
92736 <TD width=15% BGCOLOR=#FBF5EF>
92737 <B>12:12</B>
92738 </TD>
92739 <TD width=10% BGCOLOR=#FBF5EF>
92740 <B>1000</B>
92741 </TD>
92742 <TD width=10% BGCOLOR=#FBF5EF>
92743 <B>0</B>
92744 </TD>
92745 <TD width=15% BGCOLOR=#FBF5EF>
92746 <B>0</B>
92747 </TD>
92748 <TD width=35% BGCOLOR=#FBF5EF>
92749 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
92750 </TD>
92751 </TR>
92752 <TR valign="top">
92753 <TD width=15% BGCOLOR=#FBF5EF>
92754 <B>DisableRcvr</B>
92755 </TD>
92756 <TD width=15% BGCOLOR=#FBF5EF>
92757 <B>13:13</B>
92758 </TD>
92759 <TD width=10% BGCOLOR=#FBF5EF>
92760 <B>2000</B>
92761 </TD>
92762 <TD width=10% BGCOLOR=#FBF5EF>
92763 <B>0</B>
92764 </TD>
92765 <TD width=15% BGCOLOR=#FBF5EF>
92766 <B>0</B>
92767 </TD>
92768 <TD width=35% BGCOLOR=#FBF5EF>
92769 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
92770 </TD>
92771 </TR>
92772 <TR valign="top">
92773 <TD width=15% BGCOLOR=#C0C0C0>
92774 <B>MIO_PIN_52@0XF80007D0</B>
92775 </TD>
92776 <TD width=15% BGCOLOR=#C0C0C0>
92777 <B>31:0</B>
92778 </TD>
92779 <TD width=10% BGCOLOR=#C0C0C0>
92780 <B>3fff</B>
92781 </TD>
92782 <TD width=10% BGCOLOR=#C0C0C0>
92783 <B></B>
92784 </TD>
92785 <TD width=15% BGCOLOR=#C0C0C0>
92786 <B>280</B>
92787 </TD>
92788 <TD width=35% BGCOLOR=#C0C0C0>
92789 <B>MIO Pin 52 Control</B>
92790 </TD>
92791 </TR>
92792 </TABLE>
92793 <P>
92794 <H2><a name="MIO_PIN_53">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_53</a></H2>
92795 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
92796 <TR valign="top">
92797 <TD width=15% BGCOLOR=#FFFF00>
92798 <B>Register Name</B>
92799 </TD>
92800 <TD width=15% BGCOLOR=#FFFF00>
92801 <B>Address</B>
92802 </TD>
92803 <TD width=10% BGCOLOR=#FFFF00>
92804 <B>Width</B>
92805 </TD>
92806 <TD width=10% BGCOLOR=#FFFF00>
92807 <B>Type</B>
92808 </TD>
92809 <TD width=15% BGCOLOR=#FFFF00>
92810 <B>Reset Value</B>
92811 </TD>
92812 <TD width=35% BGCOLOR=#FFFF00>
92813 <B>Description</B>
92814 </TD>
92815 </TR>
92816 <TR valign="top">
92817 <TD width=15% BGCOLOR=#FBF5EF>
92818 <B>MIO_PIN_53</B>
92819 </TD>
92820 <TD width=15% BGCOLOR=#FBF5EF>
92821 <B>0XF80007D4</B>
92822 </TD>
92823 <TD width=10% BGCOLOR=#FBF5EF>
92824 <B>32</B>
92825 </TD>
92826 <TD width=10% BGCOLOR=#FBF5EF>
92827 <B>rw</B>
92828 </TD>
92829 <TD width=15% BGCOLOR=#FBF5EF>
92830 <B>0x00000000</B>
92831 </TD>
92832 <TD width=35% BGCOLOR=#FBF5EF>
92833 <B>--</B>
92834 </TD>
92835 </TR>
92836 </TABLE>
92837 <P>
92838 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
92839 <TR valign="top">
92840 <TD width=15% BGCOLOR=#C0FFC0>
92841 <B>Field Name</B>
92842 </TD>
92843 <TD width=15% BGCOLOR=#C0FFC0>
92844 <B>Bits</B>
92845 </TD>
92846 <TD width=10% BGCOLOR=#C0FFC0>
92847 <B>Mask</B>
92848 </TD>
92849 <TD width=10% BGCOLOR=#C0FFC0>
92850 <B>Value</B>
92851 </TD>
92852 <TD width=15% BGCOLOR=#C0FFC0>
92853 <B>Shifted Value</B>
92854 </TD>
92855 <TD width=35% BGCOLOR=#C0FFC0>
92856 <B>Description</B>
92857 </TD>
92858 </TR>
92859 <TR valign="top">
92860 <TD width=15% BGCOLOR=#FBF5EF>
92861 <B>TRI_ENABLE</B>
92862 </TD>
92863 <TD width=15% BGCOLOR=#FBF5EF>
92864 <B>0:0</B>
92865 </TD>
92866 <TD width=10% BGCOLOR=#FBF5EF>
92867 <B>1</B>
92868 </TD>
92869 <TD width=10% BGCOLOR=#FBF5EF>
92870 <B>0</B>
92871 </TD>
92872 <TD width=15% BGCOLOR=#FBF5EF>
92873 <B>0</B>
92874 </TD>
92875 <TD width=35% BGCOLOR=#FBF5EF>
92876 <B>Operates the same as MIO_PIN_00[TRI_ENABLE]</B>
92877 </TD>
92878 </TR>
92879 <TR valign="top">
92880 <TD width=15% BGCOLOR=#FBF5EF>
92881 <B>L0_SEL</B>
92882 </TD>
92883 <TD width=15% BGCOLOR=#FBF5EF>
92884 <B>1:1</B>
92885 </TD>
92886 <TD width=10% BGCOLOR=#FBF5EF>
92887 <B>2</B>
92888 </TD>
92889 <TD width=10% BGCOLOR=#FBF5EF>
92890 <B>0</B>
92891 </TD>
92892 <TD width=15% BGCOLOR=#FBF5EF>
92893 <B>0</B>
92894 </TD>
92895 <TD width=35% BGCOLOR=#FBF5EF>
92896 <B>Level 0 Mux Select 0: Level 1 Mux 1: reserved</B>
92897 </TD>
92898 </TR>
92899 <TR valign="top">
92900 <TD width=15% BGCOLOR=#FBF5EF>
92901 <B>L1_SEL</B>
92902 </TD>
92903 <TD width=15% BGCOLOR=#FBF5EF>
92904 <B>2:2</B>
92905 </TD>
92906 <TD width=10% BGCOLOR=#FBF5EF>
92907 <B>4</B>
92908 </TD>
92909 <TD width=10% BGCOLOR=#FBF5EF>
92910 <B>0</B>
92911 </TD>
92912 <TD width=15% BGCOLOR=#FBF5EF>
92913 <B>0</B>
92914 </TD>
92915 <TD width=35% BGCOLOR=#FBF5EF>
92916 <B>Level 1 Mux Select 0: Level 2 Mux 1: reserved</B>
92917 </TD>
92918 </TR>
92919 <TR valign="top">
92920 <TD width=15% BGCOLOR=#FBF5EF>
92921 <B>L2_SEL</B>
92922 </TD>
92923 <TD width=15% BGCOLOR=#FBF5EF>
92924 <B>4:3</B>
92925 </TD>
92926 <TD width=10% BGCOLOR=#FBF5EF>
92927 <B>18</B>
92928 </TD>
92929 <TD width=10% BGCOLOR=#FBF5EF>
92930 <B>0</B>
92931 </TD>
92932 <TD width=15% BGCOLOR=#FBF5EF>
92933 <B>0</B>
92934 </TD>
92935 <TD width=35% BGCOLOR=#FBF5EF>
92936 <B>Level 2 Mux Select 00: Level 3 Mux 01: reserved 10: reserved 11: SDIO 1 Power Control output</B>
92937 </TD>
92938 </TR>
92939 <TR valign="top">
92940 <TD width=15% BGCOLOR=#FBF5EF>
92941 <B>L3_SEL</B>
92942 </TD>
92943 <TD width=15% BGCOLOR=#FBF5EF>
92944 <B>7:5</B>
92945 </TD>
92946 <TD width=10% BGCOLOR=#FBF5EF>
92947 <B>e0</B>
92948 </TD>
92949 <TD width=10% BGCOLOR=#FBF5EF>
92950 <B>4</B>
92951 </TD>
92952 <TD width=15% BGCOLOR=#FBF5EF>
92953 <B>80</B>
92954 </TD>
92955 <TD width=35% BGCOLOR=#FBF5EF>
92956 <B>Level 3 Mux Select 000: GPIO 53 (bank 1) 001: CAN 1 Rx 010: I2C 1 Serial Data 011: SWDT Reset Output 100: MDIO 0 Data 101: MDIO 1 Data 110: reserved 111: UART 1 RxD</B>
92957 </TD>
92958 </TR>
92959 <TR valign="top">
92960 <TD width=15% BGCOLOR=#FBF5EF>
92961 <B>Speed</B>
92962 </TD>
92963 <TD width=15% BGCOLOR=#FBF5EF>
92964 <B>8:8</B>
92965 </TD>
92966 <TD width=10% BGCOLOR=#FBF5EF>
92967 <B>100</B>
92968 </TD>
92969 <TD width=10% BGCOLOR=#FBF5EF>
92970 <B>0</B>
92971 </TD>
92972 <TD width=15% BGCOLOR=#FBF5EF>
92973 <B>0</B>
92974 </TD>
92975 <TD width=35% BGCOLOR=#FBF5EF>
92976 <B>Operates the same as MIO_PIN_00[Speed]</B>
92977 </TD>
92978 </TR>
92979 <TR valign="top">
92980 <TD width=15% BGCOLOR=#FBF5EF>
92981 <B>IO_Type</B>
92982 </TD>
92983 <TD width=15% BGCOLOR=#FBF5EF>
92984 <B>11:9</B>
92985 </TD>
92986 <TD width=10% BGCOLOR=#FBF5EF>
92987 <B>e00</B>
92988 </TD>
92989 <TD width=10% BGCOLOR=#FBF5EF>
92990 <B>1</B>
92991 </TD>
92992 <TD width=15% BGCOLOR=#FBF5EF>
92993 <B>200</B>
92994 </TD>
92995 <TD width=35% BGCOLOR=#FBF5EF>
92996 <B>Operates the same as MIO_PIN_00[IO_Type]</B>
92997 </TD>
92998 </TR>
92999 <TR valign="top">
93000 <TD width=15% BGCOLOR=#FBF5EF>
93001 <B>PULLUP</B>
93002 </TD>
93003 <TD width=15% BGCOLOR=#FBF5EF>
93004 <B>12:12</B>
93005 </TD>
93006 <TD width=10% BGCOLOR=#FBF5EF>
93007 <B>1000</B>
93008 </TD>
93009 <TD width=10% BGCOLOR=#FBF5EF>
93010 <B>0</B>
93011 </TD>
93012 <TD width=15% BGCOLOR=#FBF5EF>
93013 <B>0</B>
93014 </TD>
93015 <TD width=35% BGCOLOR=#FBF5EF>
93016 <B>Operates the same as MIO_PIN_00[PULL_UP]</B>
93017 </TD>
93018 </TR>
93019 <TR valign="top">
93020 <TD width=15% BGCOLOR=#FBF5EF>
93021 <B>DisableRcvr</B>
93022 </TD>
93023 <TD width=15% BGCOLOR=#FBF5EF>
93024 <B>13:13</B>
93025 </TD>
93026 <TD width=10% BGCOLOR=#FBF5EF>
93027 <B>2000</B>
93028 </TD>
93029 <TD width=10% BGCOLOR=#FBF5EF>
93030 <B>0</B>
93031 </TD>
93032 <TD width=15% BGCOLOR=#FBF5EF>
93033 <B>0</B>
93034 </TD>
93035 <TD width=35% BGCOLOR=#FBF5EF>
93036 <B>Operates the same as MIO_PIN_00[DisableRcvr]</B>
93037 </TD>
93038 </TR>
93039 <TR valign="top">
93040 <TD width=15% BGCOLOR=#C0C0C0>
93041 <B>MIO_PIN_53@0XF80007D4</B>
93042 </TD>
93043 <TD width=15% BGCOLOR=#C0C0C0>
93044 <B>31:0</B>
93045 </TD>
93046 <TD width=10% BGCOLOR=#C0C0C0>
93047 <B>3fff</B>
93048 </TD>
93049 <TD width=10% BGCOLOR=#C0C0C0>
93050 <B></B>
93051 </TD>
93052 <TD width=15% BGCOLOR=#C0C0C0>
93053 <B>280</B>
93054 </TD>
93055 <TD width=35% BGCOLOR=#C0C0C0>
93056 <B>MIO Pin 53 Control</B>
93057 </TD>
93058 </TR>
93059 </TABLE>
93060 <P>
93061 <H2><a name="SD0_WP_CD_SEL">Register (<A href=#mod___slcr> slcr </A>)SD0_WP_CD_SEL</a></H2>
93062 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
93063 <TR valign="top">
93064 <TD width=15% BGCOLOR=#FFFF00>
93065 <B>Register Name</B>
93066 </TD>
93067 <TD width=15% BGCOLOR=#FFFF00>
93068 <B>Address</B>
93069 </TD>
93070 <TD width=10% BGCOLOR=#FFFF00>
93071 <B>Width</B>
93072 </TD>
93073 <TD width=10% BGCOLOR=#FFFF00>
93074 <B>Type</B>
93075 </TD>
93076 <TD width=15% BGCOLOR=#FFFF00>
93077 <B>Reset Value</B>
93078 </TD>
93079 <TD width=35% BGCOLOR=#FFFF00>
93080 <B>Description</B>
93081 </TD>
93082 </TR>
93083 <TR valign="top">
93084 <TD width=15% BGCOLOR=#FBF5EF>
93085 <B>SD0_WP_CD_SEL</B>
93086 </TD>
93087 <TD width=15% BGCOLOR=#FBF5EF>
93088 <B>0XF8000830</B>
93089 </TD>
93090 <TD width=10% BGCOLOR=#FBF5EF>
93091 <B>32</B>
93092 </TD>
93093 <TD width=10% BGCOLOR=#FBF5EF>
93094 <B>rw</B>
93095 </TD>
93096 <TD width=15% BGCOLOR=#FBF5EF>
93097 <B>0x00000000</B>
93098 </TD>
93099 <TD width=35% BGCOLOR=#FBF5EF>
93100 <B>--</B>
93101 </TD>
93102 </TR>
93103 </TABLE>
93104 <P>
93105 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
93106 <TR valign="top">
93107 <TD width=15% BGCOLOR=#C0FFC0>
93108 <B>Field Name</B>
93109 </TD>
93110 <TD width=15% BGCOLOR=#C0FFC0>
93111 <B>Bits</B>
93112 </TD>
93113 <TD width=10% BGCOLOR=#C0FFC0>
93114 <B>Mask</B>
93115 </TD>
93116 <TD width=10% BGCOLOR=#C0FFC0>
93117 <B>Value</B>
93118 </TD>
93119 <TD width=15% BGCOLOR=#C0FFC0>
93120 <B>Shifted Value</B>
93121 </TD>
93122 <TD width=35% BGCOLOR=#C0FFC0>
93123 <B>Description</B>
93124 </TD>
93125 </TR>
93126 <TR valign="top">
93127 <TD width=15% BGCOLOR=#FBF5EF>
93128 <B>SDIO0_WP_SEL</B>
93129 </TD>
93130 <TD width=15% BGCOLOR=#FBF5EF>
93131 <B>5:0</B>
93132 </TD>
93133 <TD width=10% BGCOLOR=#FBF5EF>
93134 <B>3f</B>
93135 </TD>
93136 <TD width=10% BGCOLOR=#FBF5EF>
93137 <B>f</B>
93138 </TD>
93139 <TD width=15% BGCOLOR=#FBF5EF>
93140 <B>f</B>
93141 </TD>
93142 <TD width=35% BGCOLOR=#FBF5EF>
93143 <B>SDIO 0 WP Select. Values 53:0 select MIO input (any pin except 7 and 8) Values 63:54 select EMIO input</B>
93144 </TD>
93145 </TR>
93146 <TR valign="top">
93147 <TD width=15% BGCOLOR=#FBF5EF>
93148 <B>SDIO0_CD_SEL</B>
93149 </TD>
93150 <TD width=15% BGCOLOR=#FBF5EF>
93151 <B>21:16</B>
93152 </TD>
93153 <TD width=10% BGCOLOR=#FBF5EF>
93154 <B>3f0000</B>
93155 </TD>
93156 <TD width=10% BGCOLOR=#FBF5EF>
93157 <B>0</B>
93158 </TD>
93159 <TD width=15% BGCOLOR=#FBF5EF>
93160 <B>0</B>
93161 </TD>
93162 <TD width=35% BGCOLOR=#FBF5EF>
93163 <B>SDIO 0 CD Select. Values 53:0 select MIO input (any pin except bits 7 and 8) Values 63:54 select EMIO input</B>
93164 </TD>
93165 </TR>
93166 <TR valign="top">
93167 <TD width=15% BGCOLOR=#C0C0C0>
93168 <B>SD0_WP_CD_SEL@0XF8000830</B>
93169 </TD>
93170 <TD width=15% BGCOLOR=#C0C0C0>
93171 <B>31:0</B>
93172 </TD>
93173 <TD width=10% BGCOLOR=#C0C0C0>
93174 <B>3f003f</B>
93175 </TD>
93176 <TD width=10% BGCOLOR=#C0C0C0>
93177 <B></B>
93178 </TD>
93179 <TD width=15% BGCOLOR=#C0C0C0>
93180 <B>f</B>
93181 </TD>
93182 <TD width=35% BGCOLOR=#C0C0C0>
93183 <B>SDIO 0 WP CD select</B>
93184 </TD>
93185 </TR>
93186 </TABLE>
93187 <P>
93188 <H1>LOCK IT BACK</H1>
93189 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
93190 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
93191 <TR valign="top">
93192 <TD width=15% BGCOLOR=#FFFF00>
93193 <B>Register Name</B>
93194 </TD>
93195 <TD width=15% BGCOLOR=#FFFF00>
93196 <B>Address</B>
93197 </TD>
93198 <TD width=10% BGCOLOR=#FFFF00>
93199 <B>Width</B>
93200 </TD>
93201 <TD width=10% BGCOLOR=#FFFF00>
93202 <B>Type</B>
93203 </TD>
93204 <TD width=15% BGCOLOR=#FFFF00>
93205 <B>Reset Value</B>
93206 </TD>
93207 <TD width=35% BGCOLOR=#FFFF00>
93208 <B>Description</B>
93209 </TD>
93210 </TR>
93211 <TR valign="top">
93212 <TD width=15% BGCOLOR=#FBF5EF>
93213 <B>SLCR_LOCK</B>
93214 </TD>
93215 <TD width=15% BGCOLOR=#FBF5EF>
93216 <B>0XF8000004</B>
93217 </TD>
93218 <TD width=10% BGCOLOR=#FBF5EF>
93219 <B>32</B>
93220 </TD>
93221 <TD width=10% BGCOLOR=#FBF5EF>
93222 <B>rw</B>
93223 </TD>
93224 <TD width=15% BGCOLOR=#FBF5EF>
93225 <B>0x00000000</B>
93226 </TD>
93227 <TD width=35% BGCOLOR=#FBF5EF>
93228 <B>--</B>
93229 </TD>
93230 </TR>
93231 </TABLE>
93232 <P>
93233 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
93234 <TR valign="top">
93235 <TD width=15% BGCOLOR=#C0FFC0>
93236 <B>Field Name</B>
93237 </TD>
93238 <TD width=15% BGCOLOR=#C0FFC0>
93239 <B>Bits</B>
93240 </TD>
93241 <TD width=10% BGCOLOR=#C0FFC0>
93242 <B>Mask</B>
93243 </TD>
93244 <TD width=10% BGCOLOR=#C0FFC0>
93245 <B>Value</B>
93246 </TD>
93247 <TD width=15% BGCOLOR=#C0FFC0>
93248 <B>Shifted Value</B>
93249 </TD>
93250 <TD width=35% BGCOLOR=#C0FFC0>
93251 <B>Description</B>
93252 </TD>
93253 </TR>
93254 <TR valign="top">
93255 <TD width=15% BGCOLOR=#FBF5EF>
93256 <B>LOCK_KEY</B>
93257 </TD>
93258 <TD width=15% BGCOLOR=#FBF5EF>
93259 <B>15:0</B>
93260 </TD>
93261 <TD width=10% BGCOLOR=#FBF5EF>
93262 <B>ffff</B>
93263 </TD>
93264 <TD width=10% BGCOLOR=#FBF5EF>
93265 <B>767b</B>
93266 </TD>
93267 <TD width=15% BGCOLOR=#FBF5EF>
93268 <B>767b</B>
93269 </TD>
93270 <TD width=35% BGCOLOR=#FBF5EF>
93271 <B>When write data contains the lock key value of 0x767B, the write protection mode is enabled. All registers defined in SLCR are write protected until unlocked again through the SLCR_UNLOCK register. A read of this register returns zero.</B>
93272 </TD>
93273 </TR>
93274 <TR valign="top">
93275 <TD width=15% BGCOLOR=#C0C0C0>
93276 <B>SLCR_LOCK@0XF8000004</B>
93277 </TD>
93278 <TD width=15% BGCOLOR=#C0C0C0>
93279 <B>31:0</B>
93280 </TD>
93281 <TD width=10% BGCOLOR=#C0C0C0>
93282 <B>ffff</B>
93283 </TD>
93284 <TD width=10% BGCOLOR=#C0C0C0>
93285 <B></B>
93286 </TD>
93287 <TD width=15% BGCOLOR=#C0C0C0>
93288 <B>767b</B>
93289 </TD>
93290 <TD width=35% BGCOLOR=#C0C0C0>
93291 <B>SLCR Write Protection Lock</B>
93292 </TD>
93293 </TR>
93294 </TABLE>
93295 <P>
93296 </TABLE>
93297 <P>
93298 <H2><a name="ps7_peripherals_init_data_2_0">ps7_peripherals_init_data_2_0</a></H2>
93299 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
93300 <TR valign="top">
93301 <TD width=15% BGCOLOR=#FFC0FF>
93302 <B>Register Name</B>
93303 </TD>
93304 <TD width=15% BGCOLOR=#FFC0FF>
93305 <B>Address</B>
93306 </TD>
93307 <TD width=10% BGCOLOR=#FFC0FF>
93308 <B>Width</B>
93309 </TD>
93310 <TD width=10% BGCOLOR=#FFC0FF>
93311 <B>Type</B>
93312 </TD>
93313 <TD width=15% BGCOLOR=#FFC0FF>
93314 <B>Reset Value</B>
93315 </TD>
93316 <TD width=35% BGCOLOR=#FFC0FF>
93317 <B>Description</B>
93318 </TD>
93319 </TR>
93320 <TR valign="top">
93321 <TD width=15% BGCOLOR=#FBF5EF>
93322 <A href="#SLCR_UNLOCK">
93323 SLCR_UNLOCK
93324 </A>
93325 </TD>
93326 <TD width=15% BGCOLOR=#FBF5EF>
93327 <B>0XF8000008</B>
93328 </TD>
93329 <TD width=10% BGCOLOR=#FBF5EF>
93330 <B>32</B>
93331 </TD>
93332 <TD width=10% BGCOLOR=#FBF5EF>
93333 <B>WO</B>
93334 </TD>
93335 <TD width=15% BGCOLOR=#FBF5EF>
93336 <B>0x000000</B>
93337 </TD>
93338 <TD width=35% BGCOLOR=#FBF5EF>
93339 <B>SLCR Write Protection Unlock</B>
93340 </TD>
93341 </TR>
93342 <TR valign="top">
93343 <TD width=15% BGCOLOR=#FBF5EF>
93344 <A href="#DDRIOB_DATA0">
93345 DDRIOB_DATA0
93346 </A>
93347 </TD>
93348 <TD width=15% BGCOLOR=#FBF5EF>
93349 <B>0XF8000B48</B>
93350 </TD>
93351 <TD width=10% BGCOLOR=#FBF5EF>
93352 <B>32</B>
93353 </TD>
93354 <TD width=10% BGCOLOR=#FBF5EF>
93355 <B>RW</B>
93356 </TD>
93357 <TD width=15% BGCOLOR=#FBF5EF>
93358 <B>0x000000</B>
93359 </TD>
93360 <TD width=35% BGCOLOR=#FBF5EF>
93361 <B>DDR IOB Config for Data 15:0</B>
93362 </TD>
93363 </TR>
93364 <TR valign="top">
93365 <TD width=15% BGCOLOR=#FBF5EF>
93366 <A href="#DDRIOB_DATA1">
93367 DDRIOB_DATA1
93368 </A>
93369 </TD>
93370 <TD width=15% BGCOLOR=#FBF5EF>
93371 <B>0XF8000B4C</B>
93372 </TD>
93373 <TD width=10% BGCOLOR=#FBF5EF>
93374 <B>32</B>
93375 </TD>
93376 <TD width=10% BGCOLOR=#FBF5EF>
93377 <B>RW</B>
93378 </TD>
93379 <TD width=15% BGCOLOR=#FBF5EF>
93380 <B>0x000000</B>
93381 </TD>
93382 <TD width=35% BGCOLOR=#FBF5EF>
93383 <B>DDR IOB Config for Data 31:16</B>
93384 </TD>
93385 </TR>
93386 <TR valign="top">
93387 <TD width=15% BGCOLOR=#FBF5EF>
93388 <A href="#DDRIOB_DIFF0">
93389 DDRIOB_DIFF0
93390 </A>
93391 </TD>
93392 <TD width=15% BGCOLOR=#FBF5EF>
93393 <B>0XF8000B50</B>
93394 </TD>
93395 <TD width=10% BGCOLOR=#FBF5EF>
93396 <B>32</B>
93397 </TD>
93398 <TD width=10% BGCOLOR=#FBF5EF>
93399 <B>RW</B>
93400 </TD>
93401 <TD width=15% BGCOLOR=#FBF5EF>
93402 <B>0x000000</B>
93403 </TD>
93404 <TD width=35% BGCOLOR=#FBF5EF>
93405 <B>DDR IOB Config for DQS 1:0</B>
93406 </TD>
93407 </TR>
93408 <TR valign="top">
93409 <TD width=15% BGCOLOR=#FBF5EF>
93410 <A href="#DDRIOB_DIFF1">
93411 DDRIOB_DIFF1
93412 </A>
93413 </TD>
93414 <TD width=15% BGCOLOR=#FBF5EF>
93415 <B>0XF8000B54</B>
93416 </TD>
93417 <TD width=10% BGCOLOR=#FBF5EF>
93418 <B>32</B>
93419 </TD>
93420 <TD width=10% BGCOLOR=#FBF5EF>
93421 <B>RW</B>
93422 </TD>
93423 <TD width=15% BGCOLOR=#FBF5EF>
93424 <B>0x000000</B>
93425 </TD>
93426 <TD width=35% BGCOLOR=#FBF5EF>
93427 <B>DDR IOB Config for DQS 3:2</B>
93428 </TD>
93429 </TR>
93430 <TR valign="top">
93431 <TD width=15% BGCOLOR=#FBF5EF>
93432 <A href="#SLCR_LOCK">
93433 SLCR_LOCK
93434 </A>
93435 </TD>
93436 <TD width=15% BGCOLOR=#FBF5EF>
93437 <B>0XF8000004</B>
93438 </TD>
93439 <TD width=10% BGCOLOR=#FBF5EF>
93440 <B>32</B>
93441 </TD>
93442 <TD width=10% BGCOLOR=#FBF5EF>
93443 <B>WO</B>
93444 </TD>
93445 <TD width=15% BGCOLOR=#FBF5EF>
93446 <B>0x000000</B>
93447 </TD>
93448 <TD width=35% BGCOLOR=#FBF5EF>
93449 <B>SLCR Write Protection Lock</B>
93450 </TD>
93451 </TR>
93452 <TR valign="top">
93453 <TD width=15% BGCOLOR=#FBF5EF>
93454 <A href="#Baud_rate_divider_reg0">
93455 Baud_rate_divider_reg0
93456 </A>
93457 </TD>
93458 <TD width=15% BGCOLOR=#FBF5EF>
93459 <B>0XE0001034</B>
93460 </TD>
93461 <TD width=10% BGCOLOR=#FBF5EF>
93462 <B>32</B>
93463 </TD>
93464 <TD width=10% BGCOLOR=#FBF5EF>
93465 <B>RW</B>
93466 </TD>
93467 <TD width=15% BGCOLOR=#FBF5EF>
93468 <B>0x000000</B>
93469 </TD>
93470 <TD width=35% BGCOLOR=#FBF5EF>
93471 <B>baud rate divider register</B>
93472 </TD>
93473 </TR>
93474 <TR valign="top">
93475 <TD width=15% BGCOLOR=#FBF5EF>
93476 <A href="#Baud_rate_gen_reg0">
93477 Baud_rate_gen_reg0
93478 </A>
93479 </TD>
93480 <TD width=15% BGCOLOR=#FBF5EF>
93481 <B>0XE0001018</B>
93482 </TD>
93483 <TD width=10% BGCOLOR=#FBF5EF>
93484 <B>32</B>
93485 </TD>
93486 <TD width=10% BGCOLOR=#FBF5EF>
93487 <B>RW</B>
93488 </TD>
93489 <TD width=15% BGCOLOR=#FBF5EF>
93490 <B>0x000000</B>
93491 </TD>
93492 <TD width=35% BGCOLOR=#FBF5EF>
93493 <B>Baud rate divider register.</B>
93494 </TD>
93495 </TR>
93496 <TR valign="top">
93497 <TD width=15% BGCOLOR=#FBF5EF>
93498 <A href="#Control_reg0">
93499 Control_reg0
93500 </A>
93501 </TD>
93502 <TD width=15% BGCOLOR=#FBF5EF>
93503 <B>0XE0001000</B>
93504 </TD>
93505 <TD width=10% BGCOLOR=#FBF5EF>
93506 <B>32</B>
93507 </TD>
93508 <TD width=10% BGCOLOR=#FBF5EF>
93509 <B>RW</B>
93510 </TD>
93511 <TD width=15% BGCOLOR=#FBF5EF>
93512 <B>0x000000</B>
93513 </TD>
93514 <TD width=35% BGCOLOR=#FBF5EF>
93515 <B>UART Control register</B>
93516 </TD>
93517 </TR>
93518 <TR valign="top">
93519 <TD width=15% BGCOLOR=#FBF5EF>
93520 <A href="#mode_reg0">
93521 mode_reg0
93522 </A>
93523 </TD>
93524 <TD width=15% BGCOLOR=#FBF5EF>
93525 <B>0XE0001004</B>
93526 </TD>
93527 <TD width=10% BGCOLOR=#FBF5EF>
93528 <B>32</B>
93529 </TD>
93530 <TD width=10% BGCOLOR=#FBF5EF>
93531 <B>RW</B>
93532 </TD>
93533 <TD width=15% BGCOLOR=#FBF5EF>
93534 <B>0x000000</B>
93535 </TD>
93536 <TD width=35% BGCOLOR=#FBF5EF>
93537 <B>UART Mode register</B>
93538 </TD>
93539 </TR>
93540 <TR valign="top">
93541 <TD width=15% BGCOLOR=#FBF5EF>
93542 <A href="#Config_reg">
93543 Config_reg
93544 </A>
93545 </TD>
93546 <TD width=15% BGCOLOR=#FBF5EF>
93547 <B>0XE000D000</B>
93548 </TD>
93549 <TD width=10% BGCOLOR=#FBF5EF>
93550 <B>32</B>
93551 </TD>
93552 <TD width=10% BGCOLOR=#FBF5EF>
93553 <B>RW</B>
93554 </TD>
93555 <TD width=15% BGCOLOR=#FBF5EF>
93556 <B>0x000000</B>
93557 </TD>
93558 <TD width=35% BGCOLOR=#FBF5EF>
93559 <B>SPI configuration register</B>
93560 </TD>
93561 </TR>
93562 <TR valign="top">
93563 <TD width=15% BGCOLOR=#FBF5EF>
93564 <A href="#CTRL">
93565 CTRL
93566 </A>
93567 </TD>
93568 <TD width=15% BGCOLOR=#FBF5EF>
93569 <B>0XF8007000</B>
93570 </TD>
93571 <TD width=10% BGCOLOR=#FBF5EF>
93572 <B>32</B>
93573 </TD>
93574 <TD width=10% BGCOLOR=#FBF5EF>
93575 <B>RW</B>
93576 </TD>
93577 <TD width=15% BGCOLOR=#FBF5EF>
93578 <B>0x000000</B>
93579 </TD>
93580 <TD width=35% BGCOLOR=#FBF5EF>
93581 <B>Control Register : This register defines basic control registers. Some of the register bits can be locked by control bits in the LOCK Register 0x004.</B>
93582 </TD>
93583 </TR>
93584 <TR valign="top">
93585 <TD width=15% BGCOLOR=#FBF5EF>
93586 <A href="#DIRM_0">
93587 DIRM_0
93588 </A>
93589 </TD>
93590 <TD width=15% BGCOLOR=#FBF5EF>
93591 <B>0XE000A204</B>
93592 </TD>
93593 <TD width=10% BGCOLOR=#FBF5EF>
93594 <B>32</B>
93595 </TD>
93596 <TD width=10% BGCOLOR=#FBF5EF>
93597 <B>RW</B>
93598 </TD>
93599 <TD width=15% BGCOLOR=#FBF5EF>
93600 <B>0x000000</B>
93601 </TD>
93602 <TD width=35% BGCOLOR=#FBF5EF>
93603 <B>Direction mode (GPIO Bank0, MIO)</B>
93604 </TD>
93605 </TR>
93606 <TR valign="top">
93607 <TD width=15% BGCOLOR=#FBF5EF>
93608 <A href="#MASK_DATA_0_LSW">
93609 MASK_DATA_0_LSW
93610 </A>
93611 </TD>
93612 <TD width=15% BGCOLOR=#FBF5EF>
93613 <B>0XE000A000</B>
93614 </TD>
93615 <TD width=10% BGCOLOR=#FBF5EF>
93616 <B>32</B>
93617 </TD>
93618 <TD width=10% BGCOLOR=#FBF5EF>
93619 <B>RW</B>
93620 </TD>
93621 <TD width=15% BGCOLOR=#FBF5EF>
93622 <B>0x000000</B>
93623 </TD>
93624 <TD width=35% BGCOLOR=#FBF5EF>
93625 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
93626 </TD>
93627 </TR>
93628 <TR valign="top">
93629 <TD width=15% BGCOLOR=#FBF5EF>
93630 <A href="#OEN_0">
93631 OEN_0
93632 </A>
93633 </TD>
93634 <TD width=15% BGCOLOR=#FBF5EF>
93635 <B>0XE000A208</B>
93636 </TD>
93637 <TD width=10% BGCOLOR=#FBF5EF>
93638 <B>32</B>
93639 </TD>
93640 <TD width=10% BGCOLOR=#FBF5EF>
93641 <B>RW</B>
93642 </TD>
93643 <TD width=15% BGCOLOR=#FBF5EF>
93644 <B>0x000000</B>
93645 </TD>
93646 <TD width=35% BGCOLOR=#FBF5EF>
93647 <B>Output enable (GPIO Bank0, MIO)</B>
93648 </TD>
93649 </TR>
93650 <TR valign="top">
93651 <TD width=15% BGCOLOR=#FBF5EF>
93652 <A href="#MASK_DATA_0_LSW">
93653 MASK_DATA_0_LSW
93654 </A>
93655 </TD>
93656 <TD width=15% BGCOLOR=#FBF5EF>
93657 <B>0XE000A000</B>
93658 </TD>
93659 <TD width=10% BGCOLOR=#FBF5EF>
93660 <B>32</B>
93661 </TD>
93662 <TD width=10% BGCOLOR=#FBF5EF>
93663 <B>RW</B>
93664 </TD>
93665 <TD width=15% BGCOLOR=#FBF5EF>
93666 <B>0x000000</B>
93667 </TD>
93668 <TD width=35% BGCOLOR=#FBF5EF>
93669 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
93670 </TD>
93671 </TR>
93672 <TR valign="top">
93673 <TD width=15% BGCOLOR=#FBF5EF>
93674 <A href="#MASK_DATA_0_LSW">
93675 MASK_DATA_0_LSW
93676 </A>
93677 </TD>
93678 <TD width=15% BGCOLOR=#FBF5EF>
93679 <B>0XE000A000</B>
93680 </TD>
93681 <TD width=10% BGCOLOR=#FBF5EF>
93682 <B>32</B>
93683 </TD>
93684 <TD width=10% BGCOLOR=#FBF5EF>
93685 <B>RW</B>
93686 </TD>
93687 <TD width=15% BGCOLOR=#FBF5EF>
93688 <B>0x000000</B>
93689 </TD>
93690 <TD width=35% BGCOLOR=#FBF5EF>
93691 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
93692 </TD>
93693 </TR>
93694 <TR valign="top">
93695 <TD width=15% BGCOLOR=#FBF5EF>
93696 <A href="#DIRM_0">
93697 DIRM_0
93698 </A>
93699 </TD>
93700 <TD width=15% BGCOLOR=#FBF5EF>
93701 <B>0XE000A204</B>
93702 </TD>
93703 <TD width=10% BGCOLOR=#FBF5EF>
93704 <B>32</B>
93705 </TD>
93706 <TD width=10% BGCOLOR=#FBF5EF>
93707 <B>RW</B>
93708 </TD>
93709 <TD width=15% BGCOLOR=#FBF5EF>
93710 <B>0x000000</B>
93711 </TD>
93712 <TD width=35% BGCOLOR=#FBF5EF>
93713 <B>Direction mode (GPIO Bank0, MIO)</B>
93714 </TD>
93715 </TR>
93716 <TR valign="top">
93717 <TD width=15% BGCOLOR=#FBF5EF>
93718 <A href="#MASK_DATA_0_LSW">
93719 MASK_DATA_0_LSW
93720 </A>
93721 </TD>
93722 <TD width=15% BGCOLOR=#FBF5EF>
93723 <B>0XE000A000</B>
93724 </TD>
93725 <TD width=10% BGCOLOR=#FBF5EF>
93726 <B>32</B>
93727 </TD>
93728 <TD width=10% BGCOLOR=#FBF5EF>
93729 <B>RW</B>
93730 </TD>
93731 <TD width=15% BGCOLOR=#FBF5EF>
93732 <B>0x000000</B>
93733 </TD>
93734 <TD width=35% BGCOLOR=#FBF5EF>
93735 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
93736 </TD>
93737 </TR>
93738 <TR valign="top">
93739 <TD width=15% BGCOLOR=#FBF5EF>
93740 <A href="#OEN_0">
93741 OEN_0
93742 </A>
93743 </TD>
93744 <TD width=15% BGCOLOR=#FBF5EF>
93745 <B>0XE000A208</B>
93746 </TD>
93747 <TD width=10% BGCOLOR=#FBF5EF>
93748 <B>32</B>
93749 </TD>
93750 <TD width=10% BGCOLOR=#FBF5EF>
93751 <B>RW</B>
93752 </TD>
93753 <TD width=15% BGCOLOR=#FBF5EF>
93754 <B>0x000000</B>
93755 </TD>
93756 <TD width=35% BGCOLOR=#FBF5EF>
93757 <B>Output enable (GPIO Bank0, MIO)</B>
93758 </TD>
93759 </TR>
93760 <TR valign="top">
93761 <TD width=15% BGCOLOR=#FBF5EF>
93762 <A href="#MASK_DATA_0_LSW">
93763 MASK_DATA_0_LSW
93764 </A>
93765 </TD>
93766 <TD width=15% BGCOLOR=#FBF5EF>
93767 <B>0XE000A000</B>
93768 </TD>
93769 <TD width=10% BGCOLOR=#FBF5EF>
93770 <B>32</B>
93771 </TD>
93772 <TD width=10% BGCOLOR=#FBF5EF>
93773 <B>RW</B>
93774 </TD>
93775 <TD width=15% BGCOLOR=#FBF5EF>
93776 <B>0x000000</B>
93777 </TD>
93778 <TD width=35% BGCOLOR=#FBF5EF>
93779 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
93780 </TD>
93781 </TR>
93782 <TR valign="top">
93783 <TD width=15% BGCOLOR=#FBF5EF>
93784 <A href="#MASK_DATA_0_LSW">
93785 MASK_DATA_0_LSW
93786 </A>
93787 </TD>
93788 <TD width=15% BGCOLOR=#FBF5EF>
93789 <B>0XE000A000</B>
93790 </TD>
93791 <TD width=10% BGCOLOR=#FBF5EF>
93792 <B>32</B>
93793 </TD>
93794 <TD width=10% BGCOLOR=#FBF5EF>
93795 <B>RW</B>
93796 </TD>
93797 <TD width=15% BGCOLOR=#FBF5EF>
93798 <B>0x000000</B>
93799 </TD>
93800 <TD width=35% BGCOLOR=#FBF5EF>
93801 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
93802 </TD>
93803 </TR>
93804 <TR valign="top">
93805 <TD width=15% BGCOLOR=#FBF5EF>
93806 <A href="#DIRM_0">
93807 DIRM_0
93808 </A>
93809 </TD>
93810 <TD width=15% BGCOLOR=#FBF5EF>
93811 <B>0XE000A204</B>
93812 </TD>
93813 <TD width=10% BGCOLOR=#FBF5EF>
93814 <B>32</B>
93815 </TD>
93816 <TD width=10% BGCOLOR=#FBF5EF>
93817 <B>RW</B>
93818 </TD>
93819 <TD width=15% BGCOLOR=#FBF5EF>
93820 <B>0x000000</B>
93821 </TD>
93822 <TD width=35% BGCOLOR=#FBF5EF>
93823 <B>Direction mode (GPIO Bank0, MIO)</B>
93824 </TD>
93825 </TR>
93826 <TR valign="top">
93827 <TD width=15% BGCOLOR=#FBF5EF>
93828 <A href="#MASK_DATA_0_LSW">
93829 MASK_DATA_0_LSW
93830 </A>
93831 </TD>
93832 <TD width=15% BGCOLOR=#FBF5EF>
93833 <B>0XE000A000</B>
93834 </TD>
93835 <TD width=10% BGCOLOR=#FBF5EF>
93836 <B>32</B>
93837 </TD>
93838 <TD width=10% BGCOLOR=#FBF5EF>
93839 <B>RW</B>
93840 </TD>
93841 <TD width=15% BGCOLOR=#FBF5EF>
93842 <B>0x000000</B>
93843 </TD>
93844 <TD width=35% BGCOLOR=#FBF5EF>
93845 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
93846 </TD>
93847 </TR>
93848 <TR valign="top">
93849 <TD width=15% BGCOLOR=#FBF5EF>
93850 <A href="#OEN_0">
93851 OEN_0
93852 </A>
93853 </TD>
93854 <TD width=15% BGCOLOR=#FBF5EF>
93855 <B>0XE000A208</B>
93856 </TD>
93857 <TD width=10% BGCOLOR=#FBF5EF>
93858 <B>32</B>
93859 </TD>
93860 <TD width=10% BGCOLOR=#FBF5EF>
93861 <B>RW</B>
93862 </TD>
93863 <TD width=15% BGCOLOR=#FBF5EF>
93864 <B>0x000000</B>
93865 </TD>
93866 <TD width=35% BGCOLOR=#FBF5EF>
93867 <B>Output enable (GPIO Bank0, MIO)</B>
93868 </TD>
93869 </TR>
93870 <TR valign="top">
93871 <TD width=15% BGCOLOR=#FBF5EF>
93872 <A href="#MASK_DATA_0_LSW">
93873 MASK_DATA_0_LSW
93874 </A>
93875 </TD>
93876 <TD width=15% BGCOLOR=#FBF5EF>
93877 <B>0XE000A000</B>
93878 </TD>
93879 <TD width=10% BGCOLOR=#FBF5EF>
93880 <B>32</B>
93881 </TD>
93882 <TD width=10% BGCOLOR=#FBF5EF>
93883 <B>RW</B>
93884 </TD>
93885 <TD width=15% BGCOLOR=#FBF5EF>
93886 <B>0x000000</B>
93887 </TD>
93888 <TD width=35% BGCOLOR=#FBF5EF>
93889 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
93890 </TD>
93891 </TR>
93892 <TR valign="top">
93893 <TD width=15% BGCOLOR=#FBF5EF>
93894 <A href="#MASK_DATA_0_LSW">
93895 MASK_DATA_0_LSW
93896 </A>
93897 </TD>
93898 <TD width=15% BGCOLOR=#FBF5EF>
93899 <B>0XE000A000</B>
93900 </TD>
93901 <TD width=10% BGCOLOR=#FBF5EF>
93902 <B>32</B>
93903 </TD>
93904 <TD width=10% BGCOLOR=#FBF5EF>
93905 <B>RW</B>
93906 </TD>
93907 <TD width=15% BGCOLOR=#FBF5EF>
93908 <B>0x000000</B>
93909 </TD>
93910 <TD width=35% BGCOLOR=#FBF5EF>
93911 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
93912 </TD>
93913 </TR>
93914 </TABLE>
93915 <P>
93916 <H2><a name="ps7_peripherals_init_data_2_0">ps7_peripherals_init_data_2_0</a></H2>
93917 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
93918 <TR valign="top">
93919 <TD width=15% BGCOLOR=#FFC0FF>
93920 <B>Register Name</B>
93921 </TD>
93922 <TD width=15% BGCOLOR=#FFC0FF>
93923 <B>Address</B>
93924 </TD>
93925 <TD width=10% BGCOLOR=#FFC0FF>
93926 <B>Width</B>
93927 </TD>
93928 <TD width=10% BGCOLOR=#FFC0FF>
93929 <B>Type</B>
93930 </TD>
93931 <TD width=15% BGCOLOR=#FFC0FF>
93932 <B>Reset Value</B>
93933 </TD>
93934 <TD width=35% BGCOLOR=#FFC0FF>
93935 <B>Description</B>
93936 </TD>
93937 </TR>
93938 <H1>SLCR SETTINGS</H1>
93939 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
93940 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
93941 <TR valign="top">
93942 <TD width=15% BGCOLOR=#FFFF00>
93943 <B>Register Name</B>
93944 </TD>
93945 <TD width=15% BGCOLOR=#FFFF00>
93946 <B>Address</B>
93947 </TD>
93948 <TD width=10% BGCOLOR=#FFFF00>
93949 <B>Width</B>
93950 </TD>
93951 <TD width=10% BGCOLOR=#FFFF00>
93952 <B>Type</B>
93953 </TD>
93954 <TD width=15% BGCOLOR=#FFFF00>
93955 <B>Reset Value</B>
93956 </TD>
93957 <TD width=35% BGCOLOR=#FFFF00>
93958 <B>Description</B>
93959 </TD>
93960 </TR>
93961 <TR valign="top">
93962 <TD width=15% BGCOLOR=#FBF5EF>
93963 <B>SLCR_UNLOCK</B>
93964 </TD>
93965 <TD width=15% BGCOLOR=#FBF5EF>
93966 <B>0XF8000008</B>
93967 </TD>
93968 <TD width=10% BGCOLOR=#FBF5EF>
93969 <B>32</B>
93970 </TD>
93971 <TD width=10% BGCOLOR=#FBF5EF>
93972 <B>rw</B>
93973 </TD>
93974 <TD width=15% BGCOLOR=#FBF5EF>
93975 <B>0x00000000</B>
93976 </TD>
93977 <TD width=35% BGCOLOR=#FBF5EF>
93978 <B>--</B>
93979 </TD>
93980 </TR>
93981 </TABLE>
93982 <P>
93983 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
93984 <TR valign="top">
93985 <TD width=15% BGCOLOR=#C0FFC0>
93986 <B>Field Name</B>
93987 </TD>
93988 <TD width=15% BGCOLOR=#C0FFC0>
93989 <B>Bits</B>
93990 </TD>
93991 <TD width=10% BGCOLOR=#C0FFC0>
93992 <B>Mask</B>
93993 </TD>
93994 <TD width=10% BGCOLOR=#C0FFC0>
93995 <B>Value</B>
93996 </TD>
93997 <TD width=15% BGCOLOR=#C0FFC0>
93998 <B>Shifted Value</B>
93999 </TD>
94000 <TD width=35% BGCOLOR=#C0FFC0>
94001 <B>Description</B>
94002 </TD>
94003 </TR>
94004 <TR valign="top">
94005 <TD width=15% BGCOLOR=#FBF5EF>
94006 <B>UNLOCK_KEY</B>
94007 </TD>
94008 <TD width=15% BGCOLOR=#FBF5EF>
94009 <B>15:0</B>
94010 </TD>
94011 <TD width=10% BGCOLOR=#FBF5EF>
94012 <B>ffff</B>
94013 </TD>
94014 <TD width=10% BGCOLOR=#FBF5EF>
94015 <B>df0d</B>
94016 </TD>
94017 <TD width=15% BGCOLOR=#FBF5EF>
94018 <B>df0d</B>
94019 </TD>
94020 <TD width=35% BGCOLOR=#FBF5EF>
94021 <B>When write data contains the unlock key value of 0xDF0D, the write protection mode is disabled. All registers defined in SLCR are writeable until locked again through the SLCR_LOCK register. A read of this register returns zero.</B>
94022 </TD>
94023 </TR>
94024 <TR valign="top">
94025 <TD width=15% BGCOLOR=#C0C0C0>
94026 <B>SLCR_UNLOCK@0XF8000008</B>
94027 </TD>
94028 <TD width=15% BGCOLOR=#C0C0C0>
94029 <B>31:0</B>
94030 </TD>
94031 <TD width=10% BGCOLOR=#C0C0C0>
94032 <B>ffff</B>
94033 </TD>
94034 <TD width=10% BGCOLOR=#C0C0C0>
94035 <B></B>
94036 </TD>
94037 <TD width=15% BGCOLOR=#C0C0C0>
94038 <B>df0d</B>
94039 </TD>
94040 <TD width=35% BGCOLOR=#C0C0C0>
94041 <B>SLCR Write Protection Unlock</B>
94042 </TD>
94043 </TR>
94044 </TABLE>
94045 <P>
94046 <H1>DDR TERM/IBUF_DISABLE_MODE SETTINGS</H1>
94047 <H2><a name="DDRIOB_DATA0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA0</a></H2>
94048 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94049 <TR valign="top">
94050 <TD width=15% BGCOLOR=#FFFF00>
94051 <B>Register Name</B>
94052 </TD>
94053 <TD width=15% BGCOLOR=#FFFF00>
94054 <B>Address</B>
94055 </TD>
94056 <TD width=10% BGCOLOR=#FFFF00>
94057 <B>Width</B>
94058 </TD>
94059 <TD width=10% BGCOLOR=#FFFF00>
94060 <B>Type</B>
94061 </TD>
94062 <TD width=15% BGCOLOR=#FFFF00>
94063 <B>Reset Value</B>
94064 </TD>
94065 <TD width=35% BGCOLOR=#FFFF00>
94066 <B>Description</B>
94067 </TD>
94068 </TR>
94069 <TR valign="top">
94070 <TD width=15% BGCOLOR=#FBF5EF>
94071 <B>DDRIOB_DATA0</B>
94072 </TD>
94073 <TD width=15% BGCOLOR=#FBF5EF>
94074 <B>0XF8000B48</B>
94075 </TD>
94076 <TD width=10% BGCOLOR=#FBF5EF>
94077 <B>32</B>
94078 </TD>
94079 <TD width=10% BGCOLOR=#FBF5EF>
94080 <B>rw</B>
94081 </TD>
94082 <TD width=15% BGCOLOR=#FBF5EF>
94083 <B>0x00000000</B>
94084 </TD>
94085 <TD width=35% BGCOLOR=#FBF5EF>
94086 <B>--</B>
94087 </TD>
94088 </TR>
94089 </TABLE>
94090 <P>
94091 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94092 <TR valign="top">
94093 <TD width=15% BGCOLOR=#C0FFC0>
94094 <B>Field Name</B>
94095 </TD>
94096 <TD width=15% BGCOLOR=#C0FFC0>
94097 <B>Bits</B>
94098 </TD>
94099 <TD width=10% BGCOLOR=#C0FFC0>
94100 <B>Mask</B>
94101 </TD>
94102 <TD width=10% BGCOLOR=#C0FFC0>
94103 <B>Value</B>
94104 </TD>
94105 <TD width=15% BGCOLOR=#C0FFC0>
94106 <B>Shifted Value</B>
94107 </TD>
94108 <TD width=35% BGCOLOR=#C0FFC0>
94109 <B>Description</B>
94110 </TD>
94111 </TR>
94112 <TR valign="top">
94113 <TD width=15% BGCOLOR=#FBF5EF>
94114 <B>IBUF_DISABLE_MODE</B>
94115 </TD>
94116 <TD width=15% BGCOLOR=#FBF5EF>
94117 <B>7:7</B>
94118 </TD>
94119 <TD width=10% BGCOLOR=#FBF5EF>
94120 <B>80</B>
94121 </TD>
94122 <TD width=10% BGCOLOR=#FBF5EF>
94123 <B>1</B>
94124 </TD>
94125 <TD width=15% BGCOLOR=#FBF5EF>
94126 <B>80</B>
94127 </TD>
94128 <TD width=35% BGCOLOR=#FBF5EF>
94129 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
94130 </TD>
94131 </TR>
94132 <TR valign="top">
94133 <TD width=15% BGCOLOR=#FBF5EF>
94134 <B>TERM_DISABLE_MODE</B>
94135 </TD>
94136 <TD width=15% BGCOLOR=#FBF5EF>
94137 <B>8:8</B>
94138 </TD>
94139 <TD width=10% BGCOLOR=#FBF5EF>
94140 <B>100</B>
94141 </TD>
94142 <TD width=10% BGCOLOR=#FBF5EF>
94143 <B>1</B>
94144 </TD>
94145 <TD width=15% BGCOLOR=#FBF5EF>
94146 <B>100</B>
94147 </TD>
94148 <TD width=35% BGCOLOR=#FBF5EF>
94149 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
94150 </TD>
94151 </TR>
94152 <TR valign="top">
94153 <TD width=15% BGCOLOR=#C0C0C0>
94154 <B>DDRIOB_DATA0@0XF8000B48</B>
94155 </TD>
94156 <TD width=15% BGCOLOR=#C0C0C0>
94157 <B>31:0</B>
94158 </TD>
94159 <TD width=10% BGCOLOR=#C0C0C0>
94160 <B>180</B>
94161 </TD>
94162 <TD width=10% BGCOLOR=#C0C0C0>
94163 <B></B>
94164 </TD>
94165 <TD width=15% BGCOLOR=#C0C0C0>
94166 <B>180</B>
94167 </TD>
94168 <TD width=35% BGCOLOR=#C0C0C0>
94169 <B>DDR IOB Config for Data 15:0</B>
94170 </TD>
94171 </TR>
94172 </TABLE>
94173 <P>
94174 <H2><a name="DDRIOB_DATA1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA1</a></H2>
94175 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94176 <TR valign="top">
94177 <TD width=15% BGCOLOR=#FFFF00>
94178 <B>Register Name</B>
94179 </TD>
94180 <TD width=15% BGCOLOR=#FFFF00>
94181 <B>Address</B>
94182 </TD>
94183 <TD width=10% BGCOLOR=#FFFF00>
94184 <B>Width</B>
94185 </TD>
94186 <TD width=10% BGCOLOR=#FFFF00>
94187 <B>Type</B>
94188 </TD>
94189 <TD width=15% BGCOLOR=#FFFF00>
94190 <B>Reset Value</B>
94191 </TD>
94192 <TD width=35% BGCOLOR=#FFFF00>
94193 <B>Description</B>
94194 </TD>
94195 </TR>
94196 <TR valign="top">
94197 <TD width=15% BGCOLOR=#FBF5EF>
94198 <B>DDRIOB_DATA1</B>
94199 </TD>
94200 <TD width=15% BGCOLOR=#FBF5EF>
94201 <B>0XF8000B4C</B>
94202 </TD>
94203 <TD width=10% BGCOLOR=#FBF5EF>
94204 <B>32</B>
94205 </TD>
94206 <TD width=10% BGCOLOR=#FBF5EF>
94207 <B>rw</B>
94208 </TD>
94209 <TD width=15% BGCOLOR=#FBF5EF>
94210 <B>0x00000000</B>
94211 </TD>
94212 <TD width=35% BGCOLOR=#FBF5EF>
94213 <B>--</B>
94214 </TD>
94215 </TR>
94216 </TABLE>
94217 <P>
94218 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94219 <TR valign="top">
94220 <TD width=15% BGCOLOR=#C0FFC0>
94221 <B>Field Name</B>
94222 </TD>
94223 <TD width=15% BGCOLOR=#C0FFC0>
94224 <B>Bits</B>
94225 </TD>
94226 <TD width=10% BGCOLOR=#C0FFC0>
94227 <B>Mask</B>
94228 </TD>
94229 <TD width=10% BGCOLOR=#C0FFC0>
94230 <B>Value</B>
94231 </TD>
94232 <TD width=15% BGCOLOR=#C0FFC0>
94233 <B>Shifted Value</B>
94234 </TD>
94235 <TD width=35% BGCOLOR=#C0FFC0>
94236 <B>Description</B>
94237 </TD>
94238 </TR>
94239 <TR valign="top">
94240 <TD width=15% BGCOLOR=#FBF5EF>
94241 <B>IBUF_DISABLE_MODE</B>
94242 </TD>
94243 <TD width=15% BGCOLOR=#FBF5EF>
94244 <B>7:7</B>
94245 </TD>
94246 <TD width=10% BGCOLOR=#FBF5EF>
94247 <B>80</B>
94248 </TD>
94249 <TD width=10% BGCOLOR=#FBF5EF>
94250 <B>1</B>
94251 </TD>
94252 <TD width=15% BGCOLOR=#FBF5EF>
94253 <B>80</B>
94254 </TD>
94255 <TD width=35% BGCOLOR=#FBF5EF>
94256 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
94257 </TD>
94258 </TR>
94259 <TR valign="top">
94260 <TD width=15% BGCOLOR=#FBF5EF>
94261 <B>TERM_DISABLE_MODE</B>
94262 </TD>
94263 <TD width=15% BGCOLOR=#FBF5EF>
94264 <B>8:8</B>
94265 </TD>
94266 <TD width=10% BGCOLOR=#FBF5EF>
94267 <B>100</B>
94268 </TD>
94269 <TD width=10% BGCOLOR=#FBF5EF>
94270 <B>1</B>
94271 </TD>
94272 <TD width=15% BGCOLOR=#FBF5EF>
94273 <B>100</B>
94274 </TD>
94275 <TD width=35% BGCOLOR=#FBF5EF>
94276 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
94277 </TD>
94278 </TR>
94279 <TR valign="top">
94280 <TD width=15% BGCOLOR=#C0C0C0>
94281 <B>DDRIOB_DATA1@0XF8000B4C</B>
94282 </TD>
94283 <TD width=15% BGCOLOR=#C0C0C0>
94284 <B>31:0</B>
94285 </TD>
94286 <TD width=10% BGCOLOR=#C0C0C0>
94287 <B>180</B>
94288 </TD>
94289 <TD width=10% BGCOLOR=#C0C0C0>
94290 <B></B>
94291 </TD>
94292 <TD width=15% BGCOLOR=#C0C0C0>
94293 <B>180</B>
94294 </TD>
94295 <TD width=35% BGCOLOR=#C0C0C0>
94296 <B>DDR IOB Config for Data 31:16</B>
94297 </TD>
94298 </TR>
94299 </TABLE>
94300 <P>
94301 <H2><a name="DDRIOB_DIFF0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF0</a></H2>
94302 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94303 <TR valign="top">
94304 <TD width=15% BGCOLOR=#FFFF00>
94305 <B>Register Name</B>
94306 </TD>
94307 <TD width=15% BGCOLOR=#FFFF00>
94308 <B>Address</B>
94309 </TD>
94310 <TD width=10% BGCOLOR=#FFFF00>
94311 <B>Width</B>
94312 </TD>
94313 <TD width=10% BGCOLOR=#FFFF00>
94314 <B>Type</B>
94315 </TD>
94316 <TD width=15% BGCOLOR=#FFFF00>
94317 <B>Reset Value</B>
94318 </TD>
94319 <TD width=35% BGCOLOR=#FFFF00>
94320 <B>Description</B>
94321 </TD>
94322 </TR>
94323 <TR valign="top">
94324 <TD width=15% BGCOLOR=#FBF5EF>
94325 <B>DDRIOB_DIFF0</B>
94326 </TD>
94327 <TD width=15% BGCOLOR=#FBF5EF>
94328 <B>0XF8000B50</B>
94329 </TD>
94330 <TD width=10% BGCOLOR=#FBF5EF>
94331 <B>32</B>
94332 </TD>
94333 <TD width=10% BGCOLOR=#FBF5EF>
94334 <B>rw</B>
94335 </TD>
94336 <TD width=15% BGCOLOR=#FBF5EF>
94337 <B>0x00000000</B>
94338 </TD>
94339 <TD width=35% BGCOLOR=#FBF5EF>
94340 <B>--</B>
94341 </TD>
94342 </TR>
94343 </TABLE>
94344 <P>
94345 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94346 <TR valign="top">
94347 <TD width=15% BGCOLOR=#C0FFC0>
94348 <B>Field Name</B>
94349 </TD>
94350 <TD width=15% BGCOLOR=#C0FFC0>
94351 <B>Bits</B>
94352 </TD>
94353 <TD width=10% BGCOLOR=#C0FFC0>
94354 <B>Mask</B>
94355 </TD>
94356 <TD width=10% BGCOLOR=#C0FFC0>
94357 <B>Value</B>
94358 </TD>
94359 <TD width=15% BGCOLOR=#C0FFC0>
94360 <B>Shifted Value</B>
94361 </TD>
94362 <TD width=35% BGCOLOR=#C0FFC0>
94363 <B>Description</B>
94364 </TD>
94365 </TR>
94366 <TR valign="top">
94367 <TD width=15% BGCOLOR=#FBF5EF>
94368 <B>IBUF_DISABLE_MODE</B>
94369 </TD>
94370 <TD width=15% BGCOLOR=#FBF5EF>
94371 <B>7:7</B>
94372 </TD>
94373 <TD width=10% BGCOLOR=#FBF5EF>
94374 <B>80</B>
94375 </TD>
94376 <TD width=10% BGCOLOR=#FBF5EF>
94377 <B>1</B>
94378 </TD>
94379 <TD width=15% BGCOLOR=#FBF5EF>
94380 <B>80</B>
94381 </TD>
94382 <TD width=35% BGCOLOR=#FBF5EF>
94383 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
94384 </TD>
94385 </TR>
94386 <TR valign="top">
94387 <TD width=15% BGCOLOR=#FBF5EF>
94388 <B>TERM_DISABLE_MODE</B>
94389 </TD>
94390 <TD width=15% BGCOLOR=#FBF5EF>
94391 <B>8:8</B>
94392 </TD>
94393 <TD width=10% BGCOLOR=#FBF5EF>
94394 <B>100</B>
94395 </TD>
94396 <TD width=10% BGCOLOR=#FBF5EF>
94397 <B>1</B>
94398 </TD>
94399 <TD width=15% BGCOLOR=#FBF5EF>
94400 <B>100</B>
94401 </TD>
94402 <TD width=35% BGCOLOR=#FBF5EF>
94403 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
94404 </TD>
94405 </TR>
94406 <TR valign="top">
94407 <TD width=15% BGCOLOR=#C0C0C0>
94408 <B>DDRIOB_DIFF0@0XF8000B50</B>
94409 </TD>
94410 <TD width=15% BGCOLOR=#C0C0C0>
94411 <B>31:0</B>
94412 </TD>
94413 <TD width=10% BGCOLOR=#C0C0C0>
94414 <B>180</B>
94415 </TD>
94416 <TD width=10% BGCOLOR=#C0C0C0>
94417 <B></B>
94418 </TD>
94419 <TD width=15% BGCOLOR=#C0C0C0>
94420 <B>180</B>
94421 </TD>
94422 <TD width=35% BGCOLOR=#C0C0C0>
94423 <B>DDR IOB Config for DQS 1:0</B>
94424 </TD>
94425 </TR>
94426 </TABLE>
94427 <P>
94428 <H2><a name="DDRIOB_DIFF1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF1</a></H2>
94429 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94430 <TR valign="top">
94431 <TD width=15% BGCOLOR=#FFFF00>
94432 <B>Register Name</B>
94433 </TD>
94434 <TD width=15% BGCOLOR=#FFFF00>
94435 <B>Address</B>
94436 </TD>
94437 <TD width=10% BGCOLOR=#FFFF00>
94438 <B>Width</B>
94439 </TD>
94440 <TD width=10% BGCOLOR=#FFFF00>
94441 <B>Type</B>
94442 </TD>
94443 <TD width=15% BGCOLOR=#FFFF00>
94444 <B>Reset Value</B>
94445 </TD>
94446 <TD width=35% BGCOLOR=#FFFF00>
94447 <B>Description</B>
94448 </TD>
94449 </TR>
94450 <TR valign="top">
94451 <TD width=15% BGCOLOR=#FBF5EF>
94452 <B>DDRIOB_DIFF1</B>
94453 </TD>
94454 <TD width=15% BGCOLOR=#FBF5EF>
94455 <B>0XF8000B54</B>
94456 </TD>
94457 <TD width=10% BGCOLOR=#FBF5EF>
94458 <B>32</B>
94459 </TD>
94460 <TD width=10% BGCOLOR=#FBF5EF>
94461 <B>rw</B>
94462 </TD>
94463 <TD width=15% BGCOLOR=#FBF5EF>
94464 <B>0x00000000</B>
94465 </TD>
94466 <TD width=35% BGCOLOR=#FBF5EF>
94467 <B>--</B>
94468 </TD>
94469 </TR>
94470 </TABLE>
94471 <P>
94472 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94473 <TR valign="top">
94474 <TD width=15% BGCOLOR=#C0FFC0>
94475 <B>Field Name</B>
94476 </TD>
94477 <TD width=15% BGCOLOR=#C0FFC0>
94478 <B>Bits</B>
94479 </TD>
94480 <TD width=10% BGCOLOR=#C0FFC0>
94481 <B>Mask</B>
94482 </TD>
94483 <TD width=10% BGCOLOR=#C0FFC0>
94484 <B>Value</B>
94485 </TD>
94486 <TD width=15% BGCOLOR=#C0FFC0>
94487 <B>Shifted Value</B>
94488 </TD>
94489 <TD width=35% BGCOLOR=#C0FFC0>
94490 <B>Description</B>
94491 </TD>
94492 </TR>
94493 <TR valign="top">
94494 <TD width=15% BGCOLOR=#FBF5EF>
94495 <B>IBUF_DISABLE_MODE</B>
94496 </TD>
94497 <TD width=15% BGCOLOR=#FBF5EF>
94498 <B>7:7</B>
94499 </TD>
94500 <TD width=10% BGCOLOR=#FBF5EF>
94501 <B>80</B>
94502 </TD>
94503 <TD width=10% BGCOLOR=#FBF5EF>
94504 <B>1</B>
94505 </TD>
94506 <TD width=15% BGCOLOR=#FBF5EF>
94507 <B>80</B>
94508 </TD>
94509 <TD width=35% BGCOLOR=#FBF5EF>
94510 <B>Use ibuf_disable_into control ibuf 0: ibuf is enabled 1: use ibuf_disable_in_to control enable</B>
94511 </TD>
94512 </TR>
94513 <TR valign="top">
94514 <TD width=15% BGCOLOR=#FBF5EF>
94515 <B>TERM_DISABLE_MODE</B>
94516 </TD>
94517 <TD width=15% BGCOLOR=#FBF5EF>
94518 <B>8:8</B>
94519 </TD>
94520 <TD width=10% BGCOLOR=#FBF5EF>
94521 <B>100</B>
94522 </TD>
94523 <TD width=10% BGCOLOR=#FBF5EF>
94524 <B>1</B>
94525 </TD>
94526 <TD width=15% BGCOLOR=#FBF5EF>
94527 <B>100</B>
94528 </TD>
94529 <TD width=35% BGCOLOR=#FBF5EF>
94530 <B>Use dynamic_dci_ts to control dci 0: termination enabled 1: use 'dynamic_dci_ts' control termination</B>
94531 </TD>
94532 </TR>
94533 <TR valign="top">
94534 <TD width=15% BGCOLOR=#C0C0C0>
94535 <B>DDRIOB_DIFF1@0XF8000B54</B>
94536 </TD>
94537 <TD width=15% BGCOLOR=#C0C0C0>
94538 <B>31:0</B>
94539 </TD>
94540 <TD width=10% BGCOLOR=#C0C0C0>
94541 <B>180</B>
94542 </TD>
94543 <TD width=10% BGCOLOR=#C0C0C0>
94544 <B></B>
94545 </TD>
94546 <TD width=15% BGCOLOR=#C0C0C0>
94547 <B>180</B>
94548 </TD>
94549 <TD width=35% BGCOLOR=#C0C0C0>
94550 <B>DDR IOB Config for DQS 3:2</B>
94551 </TD>
94552 </TR>
94553 </TABLE>
94554 <P>
94555 <H1>LOCK IT BACK</H1>
94556 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
94557 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94558 <TR valign="top">
94559 <TD width=15% BGCOLOR=#FFFF00>
94560 <B>Register Name</B>
94561 </TD>
94562 <TD width=15% BGCOLOR=#FFFF00>
94563 <B>Address</B>
94564 </TD>
94565 <TD width=10% BGCOLOR=#FFFF00>
94566 <B>Width</B>
94567 </TD>
94568 <TD width=10% BGCOLOR=#FFFF00>
94569 <B>Type</B>
94570 </TD>
94571 <TD width=15% BGCOLOR=#FFFF00>
94572 <B>Reset Value</B>
94573 </TD>
94574 <TD width=35% BGCOLOR=#FFFF00>
94575 <B>Description</B>
94576 </TD>
94577 </TR>
94578 <TR valign="top">
94579 <TD width=15% BGCOLOR=#FBF5EF>
94580 <B>SLCR_LOCK</B>
94581 </TD>
94582 <TD width=15% BGCOLOR=#FBF5EF>
94583 <B>0XF8000004</B>
94584 </TD>
94585 <TD width=10% BGCOLOR=#FBF5EF>
94586 <B>32</B>
94587 </TD>
94588 <TD width=10% BGCOLOR=#FBF5EF>
94589 <B>rw</B>
94590 </TD>
94591 <TD width=15% BGCOLOR=#FBF5EF>
94592 <B>0x00000000</B>
94593 </TD>
94594 <TD width=35% BGCOLOR=#FBF5EF>
94595 <B>--</B>
94596 </TD>
94597 </TR>
94598 </TABLE>
94599 <P>
94600 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94601 <TR valign="top">
94602 <TD width=15% BGCOLOR=#C0FFC0>
94603 <B>Field Name</B>
94604 </TD>
94605 <TD width=15% BGCOLOR=#C0FFC0>
94606 <B>Bits</B>
94607 </TD>
94608 <TD width=10% BGCOLOR=#C0FFC0>
94609 <B>Mask</B>
94610 </TD>
94611 <TD width=10% BGCOLOR=#C0FFC0>
94612 <B>Value</B>
94613 </TD>
94614 <TD width=15% BGCOLOR=#C0FFC0>
94615 <B>Shifted Value</B>
94616 </TD>
94617 <TD width=35% BGCOLOR=#C0FFC0>
94618 <B>Description</B>
94619 </TD>
94620 </TR>
94621 <TR valign="top">
94622 <TD width=15% BGCOLOR=#FBF5EF>
94623 <B>LOCK_KEY</B>
94624 </TD>
94625 <TD width=15% BGCOLOR=#FBF5EF>
94626 <B>15:0</B>
94627 </TD>
94628 <TD width=10% BGCOLOR=#FBF5EF>
94629 <B>ffff</B>
94630 </TD>
94631 <TD width=10% BGCOLOR=#FBF5EF>
94632 <B>767b</B>
94633 </TD>
94634 <TD width=15% BGCOLOR=#FBF5EF>
94635 <B>767b</B>
94636 </TD>
94637 <TD width=35% BGCOLOR=#FBF5EF>
94638 <B>When write data contains the lock key value of 0x767B, the write protection mode is enabled. All registers defined in SLCR are write protected until unlocked again through the SLCR_UNLOCK register. A read of this register returns zero.</B>
94639 </TD>
94640 </TR>
94641 <TR valign="top">
94642 <TD width=15% BGCOLOR=#C0C0C0>
94643 <B>SLCR_LOCK@0XF8000004</B>
94644 </TD>
94645 <TD width=15% BGCOLOR=#C0C0C0>
94646 <B>31:0</B>
94647 </TD>
94648 <TD width=10% BGCOLOR=#C0C0C0>
94649 <B>ffff</B>
94650 </TD>
94651 <TD width=10% BGCOLOR=#C0C0C0>
94652 <B></B>
94653 </TD>
94654 <TD width=15% BGCOLOR=#C0C0C0>
94655 <B>767b</B>
94656 </TD>
94657 <TD width=35% BGCOLOR=#C0C0C0>
94658 <B>SLCR Write Protection Lock</B>
94659 </TD>
94660 </TR>
94661 </TABLE>
94662 <P>
94663 <H1>SRAM/NOR SET OPMODE</H1>
94664 <H1>TRACE CURRENT PORT SIZE</H1>
94665 <H1>UART REGISTERS</H1>
94666 <H2><a name="Baud_rate_divider_reg0">Register (<A href=#mod___slcr> slcr </A>)Baud_rate_divider_reg0</a></H2>
94667 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94668 <TR valign="top">
94669 <TD width=15% BGCOLOR=#FFFF00>
94670 <B>Register Name</B>
94671 </TD>
94672 <TD width=15% BGCOLOR=#FFFF00>
94673 <B>Address</B>
94674 </TD>
94675 <TD width=10% BGCOLOR=#FFFF00>
94676 <B>Width</B>
94677 </TD>
94678 <TD width=10% BGCOLOR=#FFFF00>
94679 <B>Type</B>
94680 </TD>
94681 <TD width=15% BGCOLOR=#FFFF00>
94682 <B>Reset Value</B>
94683 </TD>
94684 <TD width=35% BGCOLOR=#FFFF00>
94685 <B>Description</B>
94686 </TD>
94687 </TR>
94688 <TR valign="top">
94689 <TD width=15% BGCOLOR=#FBF5EF>
94690 <B>Baud_rate_divider_reg0</B>
94691 </TD>
94692 <TD width=15% BGCOLOR=#FBF5EF>
94693 <B>0XE0001034</B>
94694 </TD>
94695 <TD width=10% BGCOLOR=#FBF5EF>
94696 <B>32</B>
94697 </TD>
94698 <TD width=10% BGCOLOR=#FBF5EF>
94699 <B>rw</B>
94700 </TD>
94701 <TD width=15% BGCOLOR=#FBF5EF>
94702 <B>0x00000000</B>
94703 </TD>
94704 <TD width=35% BGCOLOR=#FBF5EF>
94705 <B>--</B>
94706 </TD>
94707 </TR>
94708 </TABLE>
94709 <P>
94710 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94711 <TR valign="top">
94712 <TD width=15% BGCOLOR=#C0FFC0>
94713 <B>Field Name</B>
94714 </TD>
94715 <TD width=15% BGCOLOR=#C0FFC0>
94716 <B>Bits</B>
94717 </TD>
94718 <TD width=10% BGCOLOR=#C0FFC0>
94719 <B>Mask</B>
94720 </TD>
94721 <TD width=10% BGCOLOR=#C0FFC0>
94722 <B>Value</B>
94723 </TD>
94724 <TD width=15% BGCOLOR=#C0FFC0>
94725 <B>Shifted Value</B>
94726 </TD>
94727 <TD width=35% BGCOLOR=#C0FFC0>
94728 <B>Description</B>
94729 </TD>
94730 </TR>
94731 <TR valign="top">
94732 <TD width=15% BGCOLOR=#FBF5EF>
94733 <B>BDIV</B>
94734 </TD>
94735 <TD width=15% BGCOLOR=#FBF5EF>
94736 <B>7:0</B>
94737 </TD>
94738 <TD width=10% BGCOLOR=#FBF5EF>
94739 <B>ff</B>
94740 </TD>
94741 <TD width=10% BGCOLOR=#FBF5EF>
94742 <B>6</B>
94743 </TD>
94744 <TD width=15% BGCOLOR=#FBF5EF>
94745 <B>6</B>
94746 </TD>
94747 <TD width=35% BGCOLOR=#FBF5EF>
94748 <B>Baud rate divider value: 0 - 3: ignored 4 - 255: Baud rate</B>
94749 </TD>
94750 </TR>
94751 <TR valign="top">
94752 <TD width=15% BGCOLOR=#C0C0C0>
94753 <B>Baud_rate_divider_reg0@0XE0001034</B>
94754 </TD>
94755 <TD width=15% BGCOLOR=#C0C0C0>
94756 <B>31:0</B>
94757 </TD>
94758 <TD width=10% BGCOLOR=#C0C0C0>
94759 <B>ff</B>
94760 </TD>
94761 <TD width=10% BGCOLOR=#C0C0C0>
94762 <B></B>
94763 </TD>
94764 <TD width=15% BGCOLOR=#C0C0C0>
94765 <B>6</B>
94766 </TD>
94767 <TD width=35% BGCOLOR=#C0C0C0>
94768 <B>baud rate divider register</B>
94769 </TD>
94770 </TR>
94771 </TABLE>
94772 <P>
94773 <H2><a name="Baud_rate_gen_reg0">Register (<A href=#mod___slcr> slcr </A>)Baud_rate_gen_reg0</a></H2>
94774 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94775 <TR valign="top">
94776 <TD width=15% BGCOLOR=#FFFF00>
94777 <B>Register Name</B>
94778 </TD>
94779 <TD width=15% BGCOLOR=#FFFF00>
94780 <B>Address</B>
94781 </TD>
94782 <TD width=10% BGCOLOR=#FFFF00>
94783 <B>Width</B>
94784 </TD>
94785 <TD width=10% BGCOLOR=#FFFF00>
94786 <B>Type</B>
94787 </TD>
94788 <TD width=15% BGCOLOR=#FFFF00>
94789 <B>Reset Value</B>
94790 </TD>
94791 <TD width=35% BGCOLOR=#FFFF00>
94792 <B>Description</B>
94793 </TD>
94794 </TR>
94795 <TR valign="top">
94796 <TD width=15% BGCOLOR=#FBF5EF>
94797 <B>Baud_rate_gen_reg0</B>
94798 </TD>
94799 <TD width=15% BGCOLOR=#FBF5EF>
94800 <B>0XE0001018</B>
94801 </TD>
94802 <TD width=10% BGCOLOR=#FBF5EF>
94803 <B>32</B>
94804 </TD>
94805 <TD width=10% BGCOLOR=#FBF5EF>
94806 <B>rw</B>
94807 </TD>
94808 <TD width=15% BGCOLOR=#FBF5EF>
94809 <B>0x00000000</B>
94810 </TD>
94811 <TD width=35% BGCOLOR=#FBF5EF>
94812 <B>--</B>
94813 </TD>
94814 </TR>
94815 </TABLE>
94816 <P>
94817 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94818 <TR valign="top">
94819 <TD width=15% BGCOLOR=#C0FFC0>
94820 <B>Field Name</B>
94821 </TD>
94822 <TD width=15% BGCOLOR=#C0FFC0>
94823 <B>Bits</B>
94824 </TD>
94825 <TD width=10% BGCOLOR=#C0FFC0>
94826 <B>Mask</B>
94827 </TD>
94828 <TD width=10% BGCOLOR=#C0FFC0>
94829 <B>Value</B>
94830 </TD>
94831 <TD width=15% BGCOLOR=#C0FFC0>
94832 <B>Shifted Value</B>
94833 </TD>
94834 <TD width=35% BGCOLOR=#C0FFC0>
94835 <B>Description</B>
94836 </TD>
94837 </TR>
94838 <TR valign="top">
94839 <TD width=15% BGCOLOR=#FBF5EF>
94840 <B>CD</B>
94841 </TD>
94842 <TD width=15% BGCOLOR=#FBF5EF>
94843 <B>15:0</B>
94844 </TD>
94845 <TD width=10% BGCOLOR=#FBF5EF>
94846 <B>ffff</B>
94847 </TD>
94848 <TD width=10% BGCOLOR=#FBF5EF>
94849 <B>3e</B>
94850 </TD>
94851 <TD width=15% BGCOLOR=#FBF5EF>
94852 <B>3e</B>
94853 </TD>
94854 <TD width=35% BGCOLOR=#FBF5EF>
94855 <B>Baud Rate Clock Divisor Value: 0: Disables baud_sample 1: Clock divisor bypass 2 - 65535: baud_sample value</B>
94856 </TD>
94857 </TR>
94858 <TR valign="top">
94859 <TD width=15% BGCOLOR=#C0C0C0>
94860 <B>Baud_rate_gen_reg0@0XE0001018</B>
94861 </TD>
94862 <TD width=15% BGCOLOR=#C0C0C0>
94863 <B>31:0</B>
94864 </TD>
94865 <TD width=10% BGCOLOR=#C0C0C0>
94866 <B>ffff</B>
94867 </TD>
94868 <TD width=10% BGCOLOR=#C0C0C0>
94869 <B></B>
94870 </TD>
94871 <TD width=15% BGCOLOR=#C0C0C0>
94872 <B>3e</B>
94873 </TD>
94874 <TD width=35% BGCOLOR=#C0C0C0>
94875 <B>Baud rate divider register.</B>
94876 </TD>
94877 </TR>
94878 </TABLE>
94879 <P>
94880 <H2><a name="Control_reg0">Register (<A href=#mod___slcr> slcr </A>)Control_reg0</a></H2>
94881 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94882 <TR valign="top">
94883 <TD width=15% BGCOLOR=#FFFF00>
94884 <B>Register Name</B>
94885 </TD>
94886 <TD width=15% BGCOLOR=#FFFF00>
94887 <B>Address</B>
94888 </TD>
94889 <TD width=10% BGCOLOR=#FFFF00>
94890 <B>Width</B>
94891 </TD>
94892 <TD width=10% BGCOLOR=#FFFF00>
94893 <B>Type</B>
94894 </TD>
94895 <TD width=15% BGCOLOR=#FFFF00>
94896 <B>Reset Value</B>
94897 </TD>
94898 <TD width=35% BGCOLOR=#FFFF00>
94899 <B>Description</B>
94900 </TD>
94901 </TR>
94902 <TR valign="top">
94903 <TD width=15% BGCOLOR=#FBF5EF>
94904 <B>Control_reg0</B>
94905 </TD>
94906 <TD width=15% BGCOLOR=#FBF5EF>
94907 <B>0XE0001000</B>
94908 </TD>
94909 <TD width=10% BGCOLOR=#FBF5EF>
94910 <B>32</B>
94911 </TD>
94912 <TD width=10% BGCOLOR=#FBF5EF>
94913 <B>rw</B>
94914 </TD>
94915 <TD width=15% BGCOLOR=#FBF5EF>
94916 <B>0x00000000</B>
94917 </TD>
94918 <TD width=35% BGCOLOR=#FBF5EF>
94919 <B>--</B>
94920 </TD>
94921 </TR>
94922 </TABLE>
94923 <P>
94924 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
94925 <TR valign="top">
94926 <TD width=15% BGCOLOR=#C0FFC0>
94927 <B>Field Name</B>
94928 </TD>
94929 <TD width=15% BGCOLOR=#C0FFC0>
94930 <B>Bits</B>
94931 </TD>
94932 <TD width=10% BGCOLOR=#C0FFC0>
94933 <B>Mask</B>
94934 </TD>
94935 <TD width=10% BGCOLOR=#C0FFC0>
94936 <B>Value</B>
94937 </TD>
94938 <TD width=15% BGCOLOR=#C0FFC0>
94939 <B>Shifted Value</B>
94940 </TD>
94941 <TD width=35% BGCOLOR=#C0FFC0>
94942 <B>Description</B>
94943 </TD>
94944 </TR>
94945 <TR valign="top">
94946 <TD width=15% BGCOLOR=#FBF5EF>
94947 <B>STPBRK</B>
94948 </TD>
94949 <TD width=15% BGCOLOR=#FBF5EF>
94950 <B>8:8</B>
94951 </TD>
94952 <TD width=10% BGCOLOR=#FBF5EF>
94953 <B>100</B>
94954 </TD>
94955 <TD width=10% BGCOLOR=#FBF5EF>
94956 <B>0</B>
94957 </TD>
94958 <TD width=15% BGCOLOR=#FBF5EF>
94959 <B>0</B>
94960 </TD>
94961 <TD width=35% BGCOLOR=#FBF5EF>
94962 <B>Stop transmitter break: 0: start break transmission, 1: stop break transmission.</B>
94963 </TD>
94964 </TR>
94965 <TR valign="top">
94966 <TD width=15% BGCOLOR=#FBF5EF>
94967 <B>STTBRK</B>
94968 </TD>
94969 <TD width=15% BGCOLOR=#FBF5EF>
94970 <B>7:7</B>
94971 </TD>
94972 <TD width=10% BGCOLOR=#FBF5EF>
94973 <B>80</B>
94974 </TD>
94975 <TD width=10% BGCOLOR=#FBF5EF>
94976 <B>0</B>
94977 </TD>
94978 <TD width=15% BGCOLOR=#FBF5EF>
94979 <B>0</B>
94980 </TD>
94981 <TD width=35% BGCOLOR=#FBF5EF>
94982 <B>Start transmitter break: 0: 1: start to transmit a break. Can only be set if STPBRK (Stop transmitter break) is not high.</B>
94983 </TD>
94984 </TR>
94985 <TR valign="top">
94986 <TD width=15% BGCOLOR=#FBF5EF>
94987 <B>RSTTO</B>
94988 </TD>
94989 <TD width=15% BGCOLOR=#FBF5EF>
94990 <B>6:6</B>
94991 </TD>
94992 <TD width=10% BGCOLOR=#FBF5EF>
94993 <B>40</B>
94994 </TD>
94995 <TD width=10% BGCOLOR=#FBF5EF>
94996 <B>0</B>
94997 </TD>
94998 <TD width=15% BGCOLOR=#FBF5EF>
94999 <B>0</B>
95000 </TD>
95001 <TD width=35% BGCOLOR=#FBF5EF>
95002 <B>Restart receiver timeout counter: 0: receiver timeout counter disabled, 1: receiver timeout counter is restarted.</B>
95003 </TD>
95004 </TR>
95005 <TR valign="top">
95006 <TD width=15% BGCOLOR=#FBF5EF>
95007 <B>TXDIS</B>
95008 </TD>
95009 <TD width=15% BGCOLOR=#FBF5EF>
95010 <B>5:5</B>
95011 </TD>
95012 <TD width=10% BGCOLOR=#FBF5EF>
95013 <B>20</B>
95014 </TD>
95015 <TD width=10% BGCOLOR=#FBF5EF>
95016 <B>0</B>
95017 </TD>
95018 <TD width=15% BGCOLOR=#FBF5EF>
95019 <B>0</B>
95020 </TD>
95021 <TD width=35% BGCOLOR=#FBF5EF>
95022 <B>Transmit disable: 0: enable transmitter, 0: disable transmitter</B>
95023 </TD>
95024 </TR>
95025 <TR valign="top">
95026 <TD width=15% BGCOLOR=#FBF5EF>
95027 <B>TXEN</B>
95028 </TD>
95029 <TD width=15% BGCOLOR=#FBF5EF>
95030 <B>4:4</B>
95031 </TD>
95032 <TD width=10% BGCOLOR=#FBF5EF>
95033 <B>10</B>
95034 </TD>
95035 <TD width=10% BGCOLOR=#FBF5EF>
95036 <B>1</B>
95037 </TD>
95038 <TD width=15% BGCOLOR=#FBF5EF>
95039 <B>10</B>
95040 </TD>
95041 <TD width=35% BGCOLOR=#FBF5EF>
95042 <B>Transmit enable: 0: disable transmitter, 1: enable transmitter, provided the TXDIS field is set to 0.</B>
95043 </TD>
95044 </TR>
95045 <TR valign="top">
95046 <TD width=15% BGCOLOR=#FBF5EF>
95047 <B>RXDIS</B>
95048 </TD>
95049 <TD width=15% BGCOLOR=#FBF5EF>
95050 <B>3:3</B>
95051 </TD>
95052 <TD width=10% BGCOLOR=#FBF5EF>
95053 <B>8</B>
95054 </TD>
95055 <TD width=10% BGCOLOR=#FBF5EF>
95056 <B>0</B>
95057 </TD>
95058 <TD width=15% BGCOLOR=#FBF5EF>
95059 <B>0</B>
95060 </TD>
95061 <TD width=35% BGCOLOR=#FBF5EF>
95062 <B>Receive disable: 0: disable, 1: enable</B>
95063 </TD>
95064 </TR>
95065 <TR valign="top">
95066 <TD width=15% BGCOLOR=#FBF5EF>
95067 <B>RXEN</B>
95068 </TD>
95069 <TD width=15% BGCOLOR=#FBF5EF>
95070 <B>2:2</B>
95071 </TD>
95072 <TD width=10% BGCOLOR=#FBF5EF>
95073 <B>4</B>
95074 </TD>
95075 <TD width=10% BGCOLOR=#FBF5EF>
95076 <B>1</B>
95077 </TD>
95078 <TD width=15% BGCOLOR=#FBF5EF>
95079 <B>4</B>
95080 </TD>
95081 <TD width=35% BGCOLOR=#FBF5EF>
95082 <B>Receive enable: 0: disable, 1: enable. When set to one, the receiver logic is enabled, provided the RXDIS field is set to zero.</B>
95083 </TD>
95084 </TR>
95085 <TR valign="top">
95086 <TD width=15% BGCOLOR=#FBF5EF>
95087 <B>TXRES</B>
95088 </TD>
95089 <TD width=15% BGCOLOR=#FBF5EF>
95090 <B>1:1</B>
95091 </TD>
95092 <TD width=10% BGCOLOR=#FBF5EF>
95093 <B>2</B>
95094 </TD>
95095 <TD width=10% BGCOLOR=#FBF5EF>
95096 <B>1</B>
95097 </TD>
95098 <TD width=15% BGCOLOR=#FBF5EF>
95099 <B>2</B>
95100 </TD>
95101 <TD width=35% BGCOLOR=#FBF5EF>
95102 <B>Software reset for Tx data path: 0: 1: transmitter logic is reset and all pending transmitter data is discarded self clear</B>
95103 </TD>
95104 </TR>
95105 <TR valign="top">
95106 <TD width=15% BGCOLOR=#FBF5EF>
95107 <B>RXRES</B>
95108 </TD>
95109 <TD width=15% BGCOLOR=#FBF5EF>
95110 <B>0:0</B>
95111 </TD>
95112 <TD width=10% BGCOLOR=#FBF5EF>
95113 <B>1</B>
95114 </TD>
95115 <TD width=10% BGCOLOR=#FBF5EF>
95116 <B>1</B>
95117 </TD>
95118 <TD width=15% BGCOLOR=#FBF5EF>
95119 <B>1</B>
95120 </TD>
95121 <TD width=35% BGCOLOR=#FBF5EF>
95122 <B>Software reset for Rx data path: 0: 1: receiver logic is reset and all pending receiver data is discarded self clear</B>
95123 </TD>
95124 </TR>
95125 <TR valign="top">
95126 <TD width=15% BGCOLOR=#C0C0C0>
95127 <B>Control_reg0@0XE0001000</B>
95128 </TD>
95129 <TD width=15% BGCOLOR=#C0C0C0>
95130 <B>31:0</B>
95131 </TD>
95132 <TD width=10% BGCOLOR=#C0C0C0>
95133 <B>1ff</B>
95134 </TD>
95135 <TD width=10% BGCOLOR=#C0C0C0>
95136 <B></B>
95137 </TD>
95138 <TD width=15% BGCOLOR=#C0C0C0>
95139 <B>17</B>
95140 </TD>
95141 <TD width=35% BGCOLOR=#C0C0C0>
95142 <B>UART Control register</B>
95143 </TD>
95144 </TR>
95145 </TABLE>
95146 <P>
95147 <H2><a name="mode_reg0">Register (<A href=#mod___slcr> slcr </A>)mode_reg0</a></H2>
95148 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95149 <TR valign="top">
95150 <TD width=15% BGCOLOR=#FFFF00>
95151 <B>Register Name</B>
95152 </TD>
95153 <TD width=15% BGCOLOR=#FFFF00>
95154 <B>Address</B>
95155 </TD>
95156 <TD width=10% BGCOLOR=#FFFF00>
95157 <B>Width</B>
95158 </TD>
95159 <TD width=10% BGCOLOR=#FFFF00>
95160 <B>Type</B>
95161 </TD>
95162 <TD width=15% BGCOLOR=#FFFF00>
95163 <B>Reset Value</B>
95164 </TD>
95165 <TD width=35% BGCOLOR=#FFFF00>
95166 <B>Description</B>
95167 </TD>
95168 </TR>
95169 <TR valign="top">
95170 <TD width=15% BGCOLOR=#FBF5EF>
95171 <B>mode_reg0</B>
95172 </TD>
95173 <TD width=15% BGCOLOR=#FBF5EF>
95174 <B>0XE0001004</B>
95175 </TD>
95176 <TD width=10% BGCOLOR=#FBF5EF>
95177 <B>32</B>
95178 </TD>
95179 <TD width=10% BGCOLOR=#FBF5EF>
95180 <B>rw</B>
95181 </TD>
95182 <TD width=15% BGCOLOR=#FBF5EF>
95183 <B>0x00000000</B>
95184 </TD>
95185 <TD width=35% BGCOLOR=#FBF5EF>
95186 <B>--</B>
95187 </TD>
95188 </TR>
95189 </TABLE>
95190 <P>
95191 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95192 <TR valign="top">
95193 <TD width=15% BGCOLOR=#C0FFC0>
95194 <B>Field Name</B>
95195 </TD>
95196 <TD width=15% BGCOLOR=#C0FFC0>
95197 <B>Bits</B>
95198 </TD>
95199 <TD width=10% BGCOLOR=#C0FFC0>
95200 <B>Mask</B>
95201 </TD>
95202 <TD width=10% BGCOLOR=#C0FFC0>
95203 <B>Value</B>
95204 </TD>
95205 <TD width=15% BGCOLOR=#C0FFC0>
95206 <B>Shifted Value</B>
95207 </TD>
95208 <TD width=35% BGCOLOR=#C0FFC0>
95209 <B>Description</B>
95210 </TD>
95211 </TR>
95212 <TR valign="top">
95213 <TD width=15% BGCOLOR=#FBF5EF>
95214 <B>IRMODE</B>
95215 </TD>
95216 <TD width=15% BGCOLOR=#FBF5EF>
95217 <B>11:11</B>
95218 </TD>
95219 <TD width=10% BGCOLOR=#FBF5EF>
95220 <B>800</B>
95221 </TD>
95222 <TD width=10% BGCOLOR=#FBF5EF>
95223 <B>0</B>
95224 </TD>
95225 <TD width=15% BGCOLOR=#FBF5EF>
95226 <B>0</B>
95227 </TD>
95228 <TD width=35% BGCOLOR=#FBF5EF>
95229 <B>Enable IrDA mode: 0: Default UART mode 1: Enable IrDA mode</B>
95230 </TD>
95231 </TR>
95232 <TR valign="top">
95233 <TD width=15% BGCOLOR=#FBF5EF>
95234 <B>UCLKEN</B>
95235 </TD>
95236 <TD width=15% BGCOLOR=#FBF5EF>
95237 <B>10:10</B>
95238 </TD>
95239 <TD width=10% BGCOLOR=#FBF5EF>
95240 <B>400</B>
95241 </TD>
95242 <TD width=10% BGCOLOR=#FBF5EF>
95243 <B>0</B>
95244 </TD>
95245 <TD width=15% BGCOLOR=#FBF5EF>
95246 <B>0</B>
95247 </TD>
95248 <TD width=35% BGCOLOR=#FBF5EF>
95249 <B>External uart_clk source select: 0: APB clock, pclk 1: a user-defined clock</B>
95250 </TD>
95251 </TR>
95252 <TR valign="top">
95253 <TD width=15% BGCOLOR=#FBF5EF>
95254 <B>CHMODE</B>
95255 </TD>
95256 <TD width=15% BGCOLOR=#FBF5EF>
95257 <B>9:8</B>
95258 </TD>
95259 <TD width=10% BGCOLOR=#FBF5EF>
95260 <B>300</B>
95261 </TD>
95262 <TD width=10% BGCOLOR=#FBF5EF>
95263 <B>0</B>
95264 </TD>
95265 <TD width=15% BGCOLOR=#FBF5EF>
95266 <B>0</B>
95267 </TD>
95268 <TD width=35% BGCOLOR=#FBF5EF>
95269 <B>Channel mode: 00: normal 01: automatic cho 10: local loopback 11: remote loopback</B>
95270 </TD>
95271 </TR>
95272 <TR valign="top">
95273 <TD width=15% BGCOLOR=#FBF5EF>
95274 <B>NBSTOP</B>
95275 </TD>
95276 <TD width=15% BGCOLOR=#FBF5EF>
95277 <B>7:6</B>
95278 </TD>
95279 <TD width=10% BGCOLOR=#FBF5EF>
95280 <B>c0</B>
95281 </TD>
95282 <TD width=10% BGCOLOR=#FBF5EF>
95283 <B>0</B>
95284 </TD>
95285 <TD width=15% BGCOLOR=#FBF5EF>
95286 <B>0</B>
95287 </TD>
95288 <TD width=35% BGCOLOR=#FBF5EF>
95289 <B>Number of stop bits: 00: 1 stop bit 01: 1.5 stop bits 10: 2 stop bits 11: reserved</B>
95290 </TD>
95291 </TR>
95292 <TR valign="top">
95293 <TD width=15% BGCOLOR=#FBF5EF>
95294 <B>PAR</B>
95295 </TD>
95296 <TD width=15% BGCOLOR=#FBF5EF>
95297 <B>5:3</B>
95298 </TD>
95299 <TD width=10% BGCOLOR=#FBF5EF>
95300 <B>38</B>
95301 </TD>
95302 <TD width=10% BGCOLOR=#FBF5EF>
95303 <B>4</B>
95304 </TD>
95305 <TD width=15% BGCOLOR=#FBF5EF>
95306 <B>20</B>
95307 </TD>
95308 <TD width=35% BGCOLOR=#FBF5EF>
95309 <B>Parity type select: 000: even parity 001: odd parity 010: forced to 0 parity (space) 011: forced to 1 parity (mark) 1xx: no parity</B>
95310 </TD>
95311 </TR>
95312 <TR valign="top">
95313 <TD width=15% BGCOLOR=#FBF5EF>
95314 <B>CHRL</B>
95315 </TD>
95316 <TD width=15% BGCOLOR=#FBF5EF>
95317 <B>2:1</B>
95318 </TD>
95319 <TD width=10% BGCOLOR=#FBF5EF>
95320 <B>6</B>
95321 </TD>
95322 <TD width=10% BGCOLOR=#FBF5EF>
95323 <B>0</B>
95324 </TD>
95325 <TD width=15% BGCOLOR=#FBF5EF>
95326 <B>0</B>
95327 </TD>
95328 <TD width=35% BGCOLOR=#FBF5EF>
95329 <B>Character length select: 11: 6 bits 10: 7 bits 0x: 8 bits</B>
95330 </TD>
95331 </TR>
95332 <TR valign="top">
95333 <TD width=15% BGCOLOR=#FBF5EF>
95334 <B>CLKS</B>
95335 </TD>
95336 <TD width=15% BGCOLOR=#FBF5EF>
95337 <B>0:0</B>
95338 </TD>
95339 <TD width=10% BGCOLOR=#FBF5EF>
95340 <B>1</B>
95341 </TD>
95342 <TD width=10% BGCOLOR=#FBF5EF>
95343 <B>0</B>
95344 </TD>
95345 <TD width=15% BGCOLOR=#FBF5EF>
95346 <B>0</B>
95347 </TD>
95348 <TD width=35% BGCOLOR=#FBF5EF>
95349 <B>Clock source select: 0: clock source is uart_clk 1: clock source is uart_clk/8</B>
95350 </TD>
95351 </TR>
95352 <TR valign="top">
95353 <TD width=15% BGCOLOR=#C0C0C0>
95354 <B>mode_reg0@0XE0001004</B>
95355 </TD>
95356 <TD width=15% BGCOLOR=#C0C0C0>
95357 <B>31:0</B>
95358 </TD>
95359 <TD width=10% BGCOLOR=#C0C0C0>
95360 <B>fff</B>
95361 </TD>
95362 <TD width=10% BGCOLOR=#C0C0C0>
95363 <B></B>
95364 </TD>
95365 <TD width=15% BGCOLOR=#C0C0C0>
95366 <B>20</B>
95367 </TD>
95368 <TD width=35% BGCOLOR=#C0C0C0>
95369 <B>UART Mode register</B>
95370 </TD>
95371 </TR>
95372 </TABLE>
95373 <P>
95374 <H1>QSPI REGISTERS</H1>
95375 <H2><a name="Config_reg">Register (<A href=#mod___slcr> slcr </A>)Config_reg</a></H2>
95376 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95377 <TR valign="top">
95378 <TD width=15% BGCOLOR=#FFFF00>
95379 <B>Register Name</B>
95380 </TD>
95381 <TD width=15% BGCOLOR=#FFFF00>
95382 <B>Address</B>
95383 </TD>
95384 <TD width=10% BGCOLOR=#FFFF00>
95385 <B>Width</B>
95386 </TD>
95387 <TD width=10% BGCOLOR=#FFFF00>
95388 <B>Type</B>
95389 </TD>
95390 <TD width=15% BGCOLOR=#FFFF00>
95391 <B>Reset Value</B>
95392 </TD>
95393 <TD width=35% BGCOLOR=#FFFF00>
95394 <B>Description</B>
95395 </TD>
95396 </TR>
95397 <TR valign="top">
95398 <TD width=15% BGCOLOR=#FBF5EF>
95399 <B>Config_reg</B>
95400 </TD>
95401 <TD width=15% BGCOLOR=#FBF5EF>
95402 <B>0XE000D000</B>
95403 </TD>
95404 <TD width=10% BGCOLOR=#FBF5EF>
95405 <B>32</B>
95406 </TD>
95407 <TD width=10% BGCOLOR=#FBF5EF>
95408 <B>rw</B>
95409 </TD>
95410 <TD width=15% BGCOLOR=#FBF5EF>
95411 <B>0x00000000</B>
95412 </TD>
95413 <TD width=35% BGCOLOR=#FBF5EF>
95414 <B>--</B>
95415 </TD>
95416 </TR>
95417 </TABLE>
95418 <P>
95419 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95420 <TR valign="top">
95421 <TD width=15% BGCOLOR=#C0FFC0>
95422 <B>Field Name</B>
95423 </TD>
95424 <TD width=15% BGCOLOR=#C0FFC0>
95425 <B>Bits</B>
95426 </TD>
95427 <TD width=10% BGCOLOR=#C0FFC0>
95428 <B>Mask</B>
95429 </TD>
95430 <TD width=10% BGCOLOR=#C0FFC0>
95431 <B>Value</B>
95432 </TD>
95433 <TD width=15% BGCOLOR=#C0FFC0>
95434 <B>Shifted Value</B>
95435 </TD>
95436 <TD width=35% BGCOLOR=#C0FFC0>
95437 <B>Description</B>
95438 </TD>
95439 </TR>
95440 <TR valign="top">
95441 <TD width=15% BGCOLOR=#FBF5EF>
95442 <B>Holdb_dr</B>
95443 </TD>
95444 <TD width=15% BGCOLOR=#FBF5EF>
95445 <B>19:19</B>
95446 </TD>
95447 <TD width=10% BGCOLOR=#FBF5EF>
95448 <B>80000</B>
95449 </TD>
95450 <TD width=10% BGCOLOR=#FBF5EF>
95451 <B>1</B>
95452 </TD>
95453 <TD width=15% BGCOLOR=#FBF5EF>
95454 <B>80000</B>
95455 </TD>
95456 <TD width=35% BGCOLOR=#FBF5EF>
95457 <B>Holdb and WPn pins are driven in normal/fast read or dual output/io read by the controller, if set, else external pull-high is required. Both pins are always driven by the controller in quad mode.</B>
95458 </TD>
95459 </TR>
95460 <TR valign="top">
95461 <TD width=15% BGCOLOR=#C0C0C0>
95462 <B>Config_reg@0XE000D000</B>
95463 </TD>
95464 <TD width=15% BGCOLOR=#C0C0C0>
95465 <B>31:0</B>
95466 </TD>
95467 <TD width=10% BGCOLOR=#C0C0C0>
95468 <B>80000</B>
95469 </TD>
95470 <TD width=10% BGCOLOR=#C0C0C0>
95471 <B></B>
95472 </TD>
95473 <TD width=15% BGCOLOR=#C0C0C0>
95474 <B>80000</B>
95475 </TD>
95476 <TD width=35% BGCOLOR=#C0C0C0>
95477 <B>SPI configuration register</B>
95478 </TD>
95479 </TR>
95480 </TABLE>
95481 <P>
95482 <H1>PL POWER ON RESET REGISTERS</H1>
95483 <H2><a name="CTRL">Register (<A href=#mod___slcr> slcr </A>)CTRL</a></H2>
95484 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95485 <TR valign="top">
95486 <TD width=15% BGCOLOR=#FFFF00>
95487 <B>Register Name</B>
95488 </TD>
95489 <TD width=15% BGCOLOR=#FFFF00>
95490 <B>Address</B>
95491 </TD>
95492 <TD width=10% BGCOLOR=#FFFF00>
95493 <B>Width</B>
95494 </TD>
95495 <TD width=10% BGCOLOR=#FFFF00>
95496 <B>Type</B>
95497 </TD>
95498 <TD width=15% BGCOLOR=#FFFF00>
95499 <B>Reset Value</B>
95500 </TD>
95501 <TD width=35% BGCOLOR=#FFFF00>
95502 <B>Description</B>
95503 </TD>
95504 </TR>
95505 <TR valign="top">
95506 <TD width=15% BGCOLOR=#FBF5EF>
95507 <B>CTRL</B>
95508 </TD>
95509 <TD width=15% BGCOLOR=#FBF5EF>
95510 <B>0XF8007000</B>
95511 </TD>
95512 <TD width=10% BGCOLOR=#FBF5EF>
95513 <B>32</B>
95514 </TD>
95515 <TD width=10% BGCOLOR=#FBF5EF>
95516 <B>rw</B>
95517 </TD>
95518 <TD width=15% BGCOLOR=#FBF5EF>
95519 <B>0x00000000</B>
95520 </TD>
95521 <TD width=35% BGCOLOR=#FBF5EF>
95522 <B>--</B>
95523 </TD>
95524 </TR>
95525 </TABLE>
95526 <P>
95527 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95528 <TR valign="top">
95529 <TD width=15% BGCOLOR=#C0FFC0>
95530 <B>Field Name</B>
95531 </TD>
95532 <TD width=15% BGCOLOR=#C0FFC0>
95533 <B>Bits</B>
95534 </TD>
95535 <TD width=10% BGCOLOR=#C0FFC0>
95536 <B>Mask</B>
95537 </TD>
95538 <TD width=10% BGCOLOR=#C0FFC0>
95539 <B>Value</B>
95540 </TD>
95541 <TD width=15% BGCOLOR=#C0FFC0>
95542 <B>Shifted Value</B>
95543 </TD>
95544 <TD width=35% BGCOLOR=#C0FFC0>
95545 <B>Description</B>
95546 </TD>
95547 </TR>
95548 <TR valign="top">
95549 <TD width=15% BGCOLOR=#FBF5EF>
95550 <B>PCFG_POR_CNT_4K</B>
95551 </TD>
95552 <TD width=15% BGCOLOR=#FBF5EF>
95553 <B>29:29</B>
95554 </TD>
95555 <TD width=10% BGCOLOR=#FBF5EF>
95556 <B>20000000</B>
95557 </TD>
95558 <TD width=10% BGCOLOR=#FBF5EF>
95559 <B>0</B>
95560 </TD>
95561 <TD width=15% BGCOLOR=#FBF5EF>
95562 <B>0</B>
95563 </TD>
95564 <TD width=35% BGCOLOR=#FBF5EF>
95565 <B>This is to indicate to the FPGA fabric what timer to use 0 - use 64K timer 1 - use 4K timer</B>
95566 </TD>
95567 </TR>
95568 <TR valign="top">
95569 <TD width=15% BGCOLOR=#C0C0C0>
95570 <B>CTRL@0XF8007000</B>
95571 </TD>
95572 <TD width=15% BGCOLOR=#C0C0C0>
95573 <B>31:0</B>
95574 </TD>
95575 <TD width=10% BGCOLOR=#C0C0C0>
95576 <B>20000000</B>
95577 </TD>
95578 <TD width=10% BGCOLOR=#C0C0C0>
95579 <B></B>
95580 </TD>
95581 <TD width=15% BGCOLOR=#C0C0C0>
95582 <B>0</B>
95583 </TD>
95584 <TD width=35% BGCOLOR=#C0C0C0>
95585 <B>Control Register : This register defines basic control registers. Some of the register bits can be locked by control bits in the LOCK Register 0x004.</B>
95586 </TD>
95587 </TR>
95588 </TABLE>
95589 <P>
95590 <H1>SMC TIMING CALCULATION REGISTER UPDATE</H1>
95591 <H1>NAND SET CYCLE</H1>
95592 <H1>OPMODE</H1>
95593 <H1>DIRECT COMMAND</H1>
95594 <H1>SRAM/NOR CS0 SET CYCLE</H1>
95595 <H1>DIRECT COMMAND</H1>
95596 <H1>NOR CS0 BASE ADDRESS</H1>
95597 <H1>SRAM/NOR CS1 SET CYCLE</H1>
95598 <H1>DIRECT COMMAND</H1>
95599 <H1>NOR CS1 BASE ADDRESS</H1>
95600 <H1>USB RESET</H1>
95601 <H1>DIR MODE BANK 0</H1>
95602 <H2><a name="DIRM_0">Register (<A href=#mod___slcr> slcr </A>)DIRM_0</a></H2>
95603 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95604 <TR valign="top">
95605 <TD width=15% BGCOLOR=#FFFF00>
95606 <B>Register Name</B>
95607 </TD>
95608 <TD width=15% BGCOLOR=#FFFF00>
95609 <B>Address</B>
95610 </TD>
95611 <TD width=10% BGCOLOR=#FFFF00>
95612 <B>Width</B>
95613 </TD>
95614 <TD width=10% BGCOLOR=#FFFF00>
95615 <B>Type</B>
95616 </TD>
95617 <TD width=15% BGCOLOR=#FFFF00>
95618 <B>Reset Value</B>
95619 </TD>
95620 <TD width=35% BGCOLOR=#FFFF00>
95621 <B>Description</B>
95622 </TD>
95623 </TR>
95624 <TR valign="top">
95625 <TD width=15% BGCOLOR=#FBF5EF>
95626 <B>DIRM_0</B>
95627 </TD>
95628 <TD width=15% BGCOLOR=#FBF5EF>
95629 <B>0XE000A204</B>
95630 </TD>
95631 <TD width=10% BGCOLOR=#FBF5EF>
95632 <B>32</B>
95633 </TD>
95634 <TD width=10% BGCOLOR=#FBF5EF>
95635 <B>rw</B>
95636 </TD>
95637 <TD width=15% BGCOLOR=#FBF5EF>
95638 <B>0x00000000</B>
95639 </TD>
95640 <TD width=35% BGCOLOR=#FBF5EF>
95641 <B>--</B>
95642 </TD>
95643 </TR>
95644 </TABLE>
95645 <P>
95646 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95647 <TR valign="top">
95648 <TD width=15% BGCOLOR=#C0FFC0>
95649 <B>Field Name</B>
95650 </TD>
95651 <TD width=15% BGCOLOR=#C0FFC0>
95652 <B>Bits</B>
95653 </TD>
95654 <TD width=10% BGCOLOR=#C0FFC0>
95655 <B>Mask</B>
95656 </TD>
95657 <TD width=10% BGCOLOR=#C0FFC0>
95658 <B>Value</B>
95659 </TD>
95660 <TD width=15% BGCOLOR=#C0FFC0>
95661 <B>Shifted Value</B>
95662 </TD>
95663 <TD width=35% BGCOLOR=#C0FFC0>
95664 <B>Description</B>
95665 </TD>
95666 </TR>
95667 <TR valign="top">
95668 <TD width=15% BGCOLOR=#FBF5EF>
95669 <B>DIRECTION_0</B>
95670 </TD>
95671 <TD width=15% BGCOLOR=#FBF5EF>
95672 <B>31:0</B>
95673 </TD>
95674 <TD width=10% BGCOLOR=#FBF5EF>
95675 <B>ffffffff</B>
95676 </TD>
95677 <TD width=10% BGCOLOR=#FBF5EF>
95678 <B>2880</B>
95679 </TD>
95680 <TD width=15% BGCOLOR=#FBF5EF>
95681 <B>2880</B>
95682 </TD>
95683 <TD width=35% BGCOLOR=#FBF5EF>
95684 <B>Direction mode 0: input 1: output Each bit configures the corresponding pin within the 32-bit bank NOTE: bits[8:7] of bank0 cannot be used as inputs. The DIRM bits can be set to 0, but reading DATA_RO does not reflect the input value. See the GPIO chapter for more information.</B>
95685 </TD>
95686 </TR>
95687 <TR valign="top">
95688 <TD width=15% BGCOLOR=#C0C0C0>
95689 <B>DIRM_0@0XE000A204</B>
95690 </TD>
95691 <TD width=15% BGCOLOR=#C0C0C0>
95692 <B>31:0</B>
95693 </TD>
95694 <TD width=10% BGCOLOR=#C0C0C0>
95695 <B>ffffffff</B>
95696 </TD>
95697 <TD width=10% BGCOLOR=#C0C0C0>
95698 <B></B>
95699 </TD>
95700 <TD width=15% BGCOLOR=#C0C0C0>
95701 <B>2880</B>
95702 </TD>
95703 <TD width=35% BGCOLOR=#C0C0C0>
95704 <B>Direction mode (GPIO Bank0, MIO)</B>
95705 </TD>
95706 </TR>
95707 </TABLE>
95708 <P>
95709 <H1>DIR MODE BANK 1</H1>
95710 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
95711 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
95712 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95713 <TR valign="top">
95714 <TD width=15% BGCOLOR=#FFFF00>
95715 <B>Register Name</B>
95716 </TD>
95717 <TD width=15% BGCOLOR=#FFFF00>
95718 <B>Address</B>
95719 </TD>
95720 <TD width=10% BGCOLOR=#FFFF00>
95721 <B>Width</B>
95722 </TD>
95723 <TD width=10% BGCOLOR=#FFFF00>
95724 <B>Type</B>
95725 </TD>
95726 <TD width=15% BGCOLOR=#FFFF00>
95727 <B>Reset Value</B>
95728 </TD>
95729 <TD width=35% BGCOLOR=#FFFF00>
95730 <B>Description</B>
95731 </TD>
95732 </TR>
95733 <TR valign="top">
95734 <TD width=15% BGCOLOR=#FBF5EF>
95735 <B>MASK_DATA_0_LSW</B>
95736 </TD>
95737 <TD width=15% BGCOLOR=#FBF5EF>
95738 <B>0XE000A000</B>
95739 </TD>
95740 <TD width=10% BGCOLOR=#FBF5EF>
95741 <B>32</B>
95742 </TD>
95743 <TD width=10% BGCOLOR=#FBF5EF>
95744 <B>rw</B>
95745 </TD>
95746 <TD width=15% BGCOLOR=#FBF5EF>
95747 <B>0x00000000</B>
95748 </TD>
95749 <TD width=35% BGCOLOR=#FBF5EF>
95750 <B>--</B>
95751 </TD>
95752 </TR>
95753 </TABLE>
95754 <P>
95755 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95756 <TR valign="top">
95757 <TD width=15% BGCOLOR=#C0FFC0>
95758 <B>Field Name</B>
95759 </TD>
95760 <TD width=15% BGCOLOR=#C0FFC0>
95761 <B>Bits</B>
95762 </TD>
95763 <TD width=10% BGCOLOR=#C0FFC0>
95764 <B>Mask</B>
95765 </TD>
95766 <TD width=10% BGCOLOR=#C0FFC0>
95767 <B>Value</B>
95768 </TD>
95769 <TD width=15% BGCOLOR=#C0FFC0>
95770 <B>Shifted Value</B>
95771 </TD>
95772 <TD width=35% BGCOLOR=#C0FFC0>
95773 <B>Description</B>
95774 </TD>
95775 </TR>
95776 <TR valign="top">
95777 <TD width=15% BGCOLOR=#FBF5EF>
95778 <B>MASK_0_LSW</B>
95779 </TD>
95780 <TD width=15% BGCOLOR=#FBF5EF>
95781 <B>31:16</B>
95782 </TD>
95783 <TD width=10% BGCOLOR=#FBF5EF>
95784 <B>ffff0000</B>
95785 </TD>
95786 <TD width=10% BGCOLOR=#FBF5EF>
95787 <B>ff7f</B>
95788 </TD>
95789 <TD width=15% BGCOLOR=#FBF5EF>
95790 <B>ff7f0000</B>
95791 </TD>
95792 <TD width=35% BGCOLOR=#FBF5EF>
95793 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
95794 </TD>
95795 </TR>
95796 <TR valign="top">
95797 <TD width=15% BGCOLOR=#FBF5EF>
95798 <B>DATA_0_LSW</B>
95799 </TD>
95800 <TD width=15% BGCOLOR=#FBF5EF>
95801 <B>15:0</B>
95802 </TD>
95803 <TD width=10% BGCOLOR=#FBF5EF>
95804 <B>ffff</B>
95805 </TD>
95806 <TD width=10% BGCOLOR=#FBF5EF>
95807 <B>80</B>
95808 </TD>
95809 <TD width=15% BGCOLOR=#FBF5EF>
95810 <B>80</B>
95811 </TD>
95812 <TD width=35% BGCOLOR=#FBF5EF>
95813 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
95814 </TD>
95815 </TR>
95816 <TR valign="top">
95817 <TD width=15% BGCOLOR=#C0C0C0>
95818 <B>MASK_DATA_0_LSW@0XE000A000</B>
95819 </TD>
95820 <TD width=15% BGCOLOR=#C0C0C0>
95821 <B>31:0</B>
95822 </TD>
95823 <TD width=10% BGCOLOR=#C0C0C0>
95824 <B>ffffffff</B>
95825 </TD>
95826 <TD width=10% BGCOLOR=#C0C0C0>
95827 <B></B>
95828 </TD>
95829 <TD width=15% BGCOLOR=#C0C0C0>
95830 <B>ff7f0080</B>
95831 </TD>
95832 <TD width=35% BGCOLOR=#C0C0C0>
95833 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
95834 </TD>
95835 </TR>
95836 </TABLE>
95837 <P>
95838 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
95839 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
95840 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
95841 <H1>OUTPUT ENABLE BANK 0</H1>
95842 <H2><a name="OEN_0">Register (<A href=#mod___slcr> slcr </A>)OEN_0</a></H2>
95843 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95844 <TR valign="top">
95845 <TD width=15% BGCOLOR=#FFFF00>
95846 <B>Register Name</B>
95847 </TD>
95848 <TD width=15% BGCOLOR=#FFFF00>
95849 <B>Address</B>
95850 </TD>
95851 <TD width=10% BGCOLOR=#FFFF00>
95852 <B>Width</B>
95853 </TD>
95854 <TD width=10% BGCOLOR=#FFFF00>
95855 <B>Type</B>
95856 </TD>
95857 <TD width=15% BGCOLOR=#FFFF00>
95858 <B>Reset Value</B>
95859 </TD>
95860 <TD width=35% BGCOLOR=#FFFF00>
95861 <B>Description</B>
95862 </TD>
95863 </TR>
95864 <TR valign="top">
95865 <TD width=15% BGCOLOR=#FBF5EF>
95866 <B>OEN_0</B>
95867 </TD>
95868 <TD width=15% BGCOLOR=#FBF5EF>
95869 <B>0XE000A208</B>
95870 </TD>
95871 <TD width=10% BGCOLOR=#FBF5EF>
95872 <B>32</B>
95873 </TD>
95874 <TD width=10% BGCOLOR=#FBF5EF>
95875 <B>rw</B>
95876 </TD>
95877 <TD width=15% BGCOLOR=#FBF5EF>
95878 <B>0x00000000</B>
95879 </TD>
95880 <TD width=35% BGCOLOR=#FBF5EF>
95881 <B>--</B>
95882 </TD>
95883 </TR>
95884 </TABLE>
95885 <P>
95886 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95887 <TR valign="top">
95888 <TD width=15% BGCOLOR=#C0FFC0>
95889 <B>Field Name</B>
95890 </TD>
95891 <TD width=15% BGCOLOR=#C0FFC0>
95892 <B>Bits</B>
95893 </TD>
95894 <TD width=10% BGCOLOR=#C0FFC0>
95895 <B>Mask</B>
95896 </TD>
95897 <TD width=10% BGCOLOR=#C0FFC0>
95898 <B>Value</B>
95899 </TD>
95900 <TD width=15% BGCOLOR=#C0FFC0>
95901 <B>Shifted Value</B>
95902 </TD>
95903 <TD width=35% BGCOLOR=#C0FFC0>
95904 <B>Description</B>
95905 </TD>
95906 </TR>
95907 <TR valign="top">
95908 <TD width=15% BGCOLOR=#FBF5EF>
95909 <B>OP_ENABLE_0</B>
95910 </TD>
95911 <TD width=15% BGCOLOR=#FBF5EF>
95912 <B>31:0</B>
95913 </TD>
95914 <TD width=10% BGCOLOR=#FBF5EF>
95915 <B>ffffffff</B>
95916 </TD>
95917 <TD width=10% BGCOLOR=#FBF5EF>
95918 <B>2880</B>
95919 </TD>
95920 <TD width=15% BGCOLOR=#FBF5EF>
95921 <B>2880</B>
95922 </TD>
95923 <TD width=35% BGCOLOR=#FBF5EF>
95924 <B>Output enables 0: disabled 1: enabled Each bit configures the corresponding pin within the 32-bit bank</B>
95925 </TD>
95926 </TR>
95927 <TR valign="top">
95928 <TD width=15% BGCOLOR=#C0C0C0>
95929 <B>OEN_0@0XE000A208</B>
95930 </TD>
95931 <TD width=15% BGCOLOR=#C0C0C0>
95932 <B>31:0</B>
95933 </TD>
95934 <TD width=10% BGCOLOR=#C0C0C0>
95935 <B>ffffffff</B>
95936 </TD>
95937 <TD width=10% BGCOLOR=#C0C0C0>
95938 <B></B>
95939 </TD>
95940 <TD width=15% BGCOLOR=#C0C0C0>
95941 <B>2880</B>
95942 </TD>
95943 <TD width=35% BGCOLOR=#C0C0C0>
95944 <B>Output enable (GPIO Bank0, MIO)</B>
95945 </TD>
95946 </TR>
95947 </TABLE>
95948 <P>
95949 <H1>OUTPUT ENABLE BANK 1</H1>
95950 <H1>MASK_DATA_0_LSW LOW BANK [15:0]</H1>
95951 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
95952 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95953 <TR valign="top">
95954 <TD width=15% BGCOLOR=#FFFF00>
95955 <B>Register Name</B>
95956 </TD>
95957 <TD width=15% BGCOLOR=#FFFF00>
95958 <B>Address</B>
95959 </TD>
95960 <TD width=10% BGCOLOR=#FFFF00>
95961 <B>Width</B>
95962 </TD>
95963 <TD width=10% BGCOLOR=#FFFF00>
95964 <B>Type</B>
95965 </TD>
95966 <TD width=15% BGCOLOR=#FFFF00>
95967 <B>Reset Value</B>
95968 </TD>
95969 <TD width=35% BGCOLOR=#FFFF00>
95970 <B>Description</B>
95971 </TD>
95972 </TR>
95973 <TR valign="top">
95974 <TD width=15% BGCOLOR=#FBF5EF>
95975 <B>MASK_DATA_0_LSW</B>
95976 </TD>
95977 <TD width=15% BGCOLOR=#FBF5EF>
95978 <B>0XE000A000</B>
95979 </TD>
95980 <TD width=10% BGCOLOR=#FBF5EF>
95981 <B>32</B>
95982 </TD>
95983 <TD width=10% BGCOLOR=#FBF5EF>
95984 <B>rw</B>
95985 </TD>
95986 <TD width=15% BGCOLOR=#FBF5EF>
95987 <B>0x00000000</B>
95988 </TD>
95989 <TD width=35% BGCOLOR=#FBF5EF>
95990 <B>--</B>
95991 </TD>
95992 </TR>
95993 </TABLE>
95994 <P>
95995 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
95996 <TR valign="top">
95997 <TD width=15% BGCOLOR=#C0FFC0>
95998 <B>Field Name</B>
95999 </TD>
96000 <TD width=15% BGCOLOR=#C0FFC0>
96001 <B>Bits</B>
96002 </TD>
96003 <TD width=10% BGCOLOR=#C0FFC0>
96004 <B>Mask</B>
96005 </TD>
96006 <TD width=10% BGCOLOR=#C0FFC0>
96007 <B>Value</B>
96008 </TD>
96009 <TD width=15% BGCOLOR=#C0FFC0>
96010 <B>Shifted Value</B>
96011 </TD>
96012 <TD width=35% BGCOLOR=#C0FFC0>
96013 <B>Description</B>
96014 </TD>
96015 </TR>
96016 <TR valign="top">
96017 <TD width=15% BGCOLOR=#FBF5EF>
96018 <B>MASK_0_LSW</B>
96019 </TD>
96020 <TD width=15% BGCOLOR=#FBF5EF>
96021 <B>31:16</B>
96022 </TD>
96023 <TD width=10% BGCOLOR=#FBF5EF>
96024 <B>ffff0000</B>
96025 </TD>
96026 <TD width=10% BGCOLOR=#FBF5EF>
96027 <B>ff7f</B>
96028 </TD>
96029 <TD width=15% BGCOLOR=#FBF5EF>
96030 <B>ff7f0000</B>
96031 </TD>
96032 <TD width=35% BGCOLOR=#FBF5EF>
96033 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
96034 </TD>
96035 </TR>
96036 <TR valign="top">
96037 <TD width=15% BGCOLOR=#FBF5EF>
96038 <B>DATA_0_LSW</B>
96039 </TD>
96040 <TD width=15% BGCOLOR=#FBF5EF>
96041 <B>15:0</B>
96042 </TD>
96043 <TD width=10% BGCOLOR=#FBF5EF>
96044 <B>ffff</B>
96045 </TD>
96046 <TD width=10% BGCOLOR=#FBF5EF>
96047 <B>0</B>
96048 </TD>
96049 <TD width=15% BGCOLOR=#FBF5EF>
96050 <B>0</B>
96051 </TD>
96052 <TD width=35% BGCOLOR=#FBF5EF>
96053 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
96054 </TD>
96055 </TR>
96056 <TR valign="top">
96057 <TD width=15% BGCOLOR=#C0C0C0>
96058 <B>MASK_DATA_0_LSW@0XE000A000</B>
96059 </TD>
96060 <TD width=15% BGCOLOR=#C0C0C0>
96061 <B>31:0</B>
96062 </TD>
96063 <TD width=10% BGCOLOR=#C0C0C0>
96064 <B>ffffffff</B>
96065 </TD>
96066 <TD width=10% BGCOLOR=#C0C0C0>
96067 <B></B>
96068 </TD>
96069 <TD width=15% BGCOLOR=#C0C0C0>
96070 <B>ff7f0000</B>
96071 </TD>
96072 <TD width=35% BGCOLOR=#C0C0C0>
96073 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
96074 </TD>
96075 </TR>
96076 </TABLE>
96077 <P>
96078 <H1>MASK_DATA_0_MSW LOW BANK [31:16]</H1>
96079 <H1>MASK_DATA_1_LSW LOW BANK [47:32]</H1>
96080 <H1>MASK_DATA_1_MSW LOW BANK [53:48]</H1>
96081 <H1>ADD 1 MS DELAY</H1>
96082 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
96083 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
96084 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96085 <TR valign="top">
96086 <TD width=15% BGCOLOR=#FFFF00>
96087 <B>Register Name</B>
96088 </TD>
96089 <TD width=15% BGCOLOR=#FFFF00>
96090 <B>Address</B>
96091 </TD>
96092 <TD width=10% BGCOLOR=#FFFF00>
96093 <B>Width</B>
96094 </TD>
96095 <TD width=10% BGCOLOR=#FFFF00>
96096 <B>Type</B>
96097 </TD>
96098 <TD width=15% BGCOLOR=#FFFF00>
96099 <B>Reset Value</B>
96100 </TD>
96101 <TD width=35% BGCOLOR=#FFFF00>
96102 <B>Description</B>
96103 </TD>
96104 </TR>
96105 <TR valign="top">
96106 <TD width=15% BGCOLOR=#FBF5EF>
96107 <B>MASK_DATA_0_LSW</B>
96108 </TD>
96109 <TD width=15% BGCOLOR=#FBF5EF>
96110 <B>0XE000A000</B>
96111 </TD>
96112 <TD width=10% BGCOLOR=#FBF5EF>
96113 <B>32</B>
96114 </TD>
96115 <TD width=10% BGCOLOR=#FBF5EF>
96116 <B>rw</B>
96117 </TD>
96118 <TD width=15% BGCOLOR=#FBF5EF>
96119 <B>0x00000000</B>
96120 </TD>
96121 <TD width=35% BGCOLOR=#FBF5EF>
96122 <B>--</B>
96123 </TD>
96124 </TR>
96125 </TABLE>
96126 <P>
96127 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96128 <TR valign="top">
96129 <TD width=15% BGCOLOR=#C0FFC0>
96130 <B>Field Name</B>
96131 </TD>
96132 <TD width=15% BGCOLOR=#C0FFC0>
96133 <B>Bits</B>
96134 </TD>
96135 <TD width=10% BGCOLOR=#C0FFC0>
96136 <B>Mask</B>
96137 </TD>
96138 <TD width=10% BGCOLOR=#C0FFC0>
96139 <B>Value</B>
96140 </TD>
96141 <TD width=15% BGCOLOR=#C0FFC0>
96142 <B>Shifted Value</B>
96143 </TD>
96144 <TD width=35% BGCOLOR=#C0FFC0>
96145 <B>Description</B>
96146 </TD>
96147 </TR>
96148 <TR valign="top">
96149 <TD width=15% BGCOLOR=#FBF5EF>
96150 <B>MASK_0_LSW</B>
96151 </TD>
96152 <TD width=15% BGCOLOR=#FBF5EF>
96153 <B>31:16</B>
96154 </TD>
96155 <TD width=10% BGCOLOR=#FBF5EF>
96156 <B>ffff0000</B>
96157 </TD>
96158 <TD width=10% BGCOLOR=#FBF5EF>
96159 <B>ff7f</B>
96160 </TD>
96161 <TD width=15% BGCOLOR=#FBF5EF>
96162 <B>ff7f0000</B>
96163 </TD>
96164 <TD width=35% BGCOLOR=#FBF5EF>
96165 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
96166 </TD>
96167 </TR>
96168 <TR valign="top">
96169 <TD width=15% BGCOLOR=#FBF5EF>
96170 <B>DATA_0_LSW</B>
96171 </TD>
96172 <TD width=15% BGCOLOR=#FBF5EF>
96173 <B>15:0</B>
96174 </TD>
96175 <TD width=10% BGCOLOR=#FBF5EF>
96176 <B>ffff</B>
96177 </TD>
96178 <TD width=10% BGCOLOR=#FBF5EF>
96179 <B>80</B>
96180 </TD>
96181 <TD width=15% BGCOLOR=#FBF5EF>
96182 <B>80</B>
96183 </TD>
96184 <TD width=35% BGCOLOR=#FBF5EF>
96185 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
96186 </TD>
96187 </TR>
96188 <TR valign="top">
96189 <TD width=15% BGCOLOR=#C0C0C0>
96190 <B>MASK_DATA_0_LSW@0XE000A000</B>
96191 </TD>
96192 <TD width=15% BGCOLOR=#C0C0C0>
96193 <B>31:0</B>
96194 </TD>
96195 <TD width=10% BGCOLOR=#C0C0C0>
96196 <B>ffffffff</B>
96197 </TD>
96198 <TD width=10% BGCOLOR=#C0C0C0>
96199 <B></B>
96200 </TD>
96201 <TD width=15% BGCOLOR=#C0C0C0>
96202 <B>ff7f0080</B>
96203 </TD>
96204 <TD width=35% BGCOLOR=#C0C0C0>
96205 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
96206 </TD>
96207 </TR>
96208 </TABLE>
96209 <P>
96210 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
96211 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
96212 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
96213 <H1>ENET RESET</H1>
96214 <H1>DIR MODE BANK 0</H1>
96215 <H2><a name="DIRM_0">Register (<A href=#mod___slcr> slcr </A>)DIRM_0</a></H2>
96216 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96217 <TR valign="top">
96218 <TD width=15% BGCOLOR=#FFFF00>
96219 <B>Register Name</B>
96220 </TD>
96221 <TD width=15% BGCOLOR=#FFFF00>
96222 <B>Address</B>
96223 </TD>
96224 <TD width=10% BGCOLOR=#FFFF00>
96225 <B>Width</B>
96226 </TD>
96227 <TD width=10% BGCOLOR=#FFFF00>
96228 <B>Type</B>
96229 </TD>
96230 <TD width=15% BGCOLOR=#FFFF00>
96231 <B>Reset Value</B>
96232 </TD>
96233 <TD width=35% BGCOLOR=#FFFF00>
96234 <B>Description</B>
96235 </TD>
96236 </TR>
96237 <TR valign="top">
96238 <TD width=15% BGCOLOR=#FBF5EF>
96239 <B>DIRM_0</B>
96240 </TD>
96241 <TD width=15% BGCOLOR=#FBF5EF>
96242 <B>0XE000A204</B>
96243 </TD>
96244 <TD width=10% BGCOLOR=#FBF5EF>
96245 <B>32</B>
96246 </TD>
96247 <TD width=10% BGCOLOR=#FBF5EF>
96248 <B>rw</B>
96249 </TD>
96250 <TD width=15% BGCOLOR=#FBF5EF>
96251 <B>0x00000000</B>
96252 </TD>
96253 <TD width=35% BGCOLOR=#FBF5EF>
96254 <B>--</B>
96255 </TD>
96256 </TR>
96257 </TABLE>
96258 <P>
96259 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96260 <TR valign="top">
96261 <TD width=15% BGCOLOR=#C0FFC0>
96262 <B>Field Name</B>
96263 </TD>
96264 <TD width=15% BGCOLOR=#C0FFC0>
96265 <B>Bits</B>
96266 </TD>
96267 <TD width=10% BGCOLOR=#C0FFC0>
96268 <B>Mask</B>
96269 </TD>
96270 <TD width=10% BGCOLOR=#C0FFC0>
96271 <B>Value</B>
96272 </TD>
96273 <TD width=15% BGCOLOR=#C0FFC0>
96274 <B>Shifted Value</B>
96275 </TD>
96276 <TD width=35% BGCOLOR=#C0FFC0>
96277 <B>Description</B>
96278 </TD>
96279 </TR>
96280 <TR valign="top">
96281 <TD width=15% BGCOLOR=#FBF5EF>
96282 <B>DIRECTION_0</B>
96283 </TD>
96284 <TD width=15% BGCOLOR=#FBF5EF>
96285 <B>31:0</B>
96286 </TD>
96287 <TD width=10% BGCOLOR=#FBF5EF>
96288 <B>ffffffff</B>
96289 </TD>
96290 <TD width=10% BGCOLOR=#FBF5EF>
96291 <B>2880</B>
96292 </TD>
96293 <TD width=15% BGCOLOR=#FBF5EF>
96294 <B>2880</B>
96295 </TD>
96296 <TD width=35% BGCOLOR=#FBF5EF>
96297 <B>Direction mode 0: input 1: output Each bit configures the corresponding pin within the 32-bit bank NOTE: bits[8:7] of bank0 cannot be used as inputs. The DIRM bits can be set to 0, but reading DATA_RO does not reflect the input value. See the GPIO chapter for more information.</B>
96298 </TD>
96299 </TR>
96300 <TR valign="top">
96301 <TD width=15% BGCOLOR=#C0C0C0>
96302 <B>DIRM_0@0XE000A204</B>
96303 </TD>
96304 <TD width=15% BGCOLOR=#C0C0C0>
96305 <B>31:0</B>
96306 </TD>
96307 <TD width=10% BGCOLOR=#C0C0C0>
96308 <B>ffffffff</B>
96309 </TD>
96310 <TD width=10% BGCOLOR=#C0C0C0>
96311 <B></B>
96312 </TD>
96313 <TD width=15% BGCOLOR=#C0C0C0>
96314 <B>2880</B>
96315 </TD>
96316 <TD width=35% BGCOLOR=#C0C0C0>
96317 <B>Direction mode (GPIO Bank0, MIO)</B>
96318 </TD>
96319 </TR>
96320 </TABLE>
96321 <P>
96322 <H1>DIR MODE BANK 1</H1>
96323 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
96324 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
96325 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96326 <TR valign="top">
96327 <TD width=15% BGCOLOR=#FFFF00>
96328 <B>Register Name</B>
96329 </TD>
96330 <TD width=15% BGCOLOR=#FFFF00>
96331 <B>Address</B>
96332 </TD>
96333 <TD width=10% BGCOLOR=#FFFF00>
96334 <B>Width</B>
96335 </TD>
96336 <TD width=10% BGCOLOR=#FFFF00>
96337 <B>Type</B>
96338 </TD>
96339 <TD width=15% BGCOLOR=#FFFF00>
96340 <B>Reset Value</B>
96341 </TD>
96342 <TD width=35% BGCOLOR=#FFFF00>
96343 <B>Description</B>
96344 </TD>
96345 </TR>
96346 <TR valign="top">
96347 <TD width=15% BGCOLOR=#FBF5EF>
96348 <B>MASK_DATA_0_LSW</B>
96349 </TD>
96350 <TD width=15% BGCOLOR=#FBF5EF>
96351 <B>0XE000A000</B>
96352 </TD>
96353 <TD width=10% BGCOLOR=#FBF5EF>
96354 <B>32</B>
96355 </TD>
96356 <TD width=10% BGCOLOR=#FBF5EF>
96357 <B>rw</B>
96358 </TD>
96359 <TD width=15% BGCOLOR=#FBF5EF>
96360 <B>0x00000000</B>
96361 </TD>
96362 <TD width=35% BGCOLOR=#FBF5EF>
96363 <B>--</B>
96364 </TD>
96365 </TR>
96366 </TABLE>
96367 <P>
96368 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96369 <TR valign="top">
96370 <TD width=15% BGCOLOR=#C0FFC0>
96371 <B>Field Name</B>
96372 </TD>
96373 <TD width=15% BGCOLOR=#C0FFC0>
96374 <B>Bits</B>
96375 </TD>
96376 <TD width=10% BGCOLOR=#C0FFC0>
96377 <B>Mask</B>
96378 </TD>
96379 <TD width=10% BGCOLOR=#C0FFC0>
96380 <B>Value</B>
96381 </TD>
96382 <TD width=15% BGCOLOR=#C0FFC0>
96383 <B>Shifted Value</B>
96384 </TD>
96385 <TD width=35% BGCOLOR=#C0FFC0>
96386 <B>Description</B>
96387 </TD>
96388 </TR>
96389 <TR valign="top">
96390 <TD width=15% BGCOLOR=#FBF5EF>
96391 <B>MASK_0_LSW</B>
96392 </TD>
96393 <TD width=15% BGCOLOR=#FBF5EF>
96394 <B>31:16</B>
96395 </TD>
96396 <TD width=10% BGCOLOR=#FBF5EF>
96397 <B>ffff0000</B>
96398 </TD>
96399 <TD width=10% BGCOLOR=#FBF5EF>
96400 <B>f7ff</B>
96401 </TD>
96402 <TD width=15% BGCOLOR=#FBF5EF>
96403 <B>f7ff0000</B>
96404 </TD>
96405 <TD width=35% BGCOLOR=#FBF5EF>
96406 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
96407 </TD>
96408 </TR>
96409 <TR valign="top">
96410 <TD width=15% BGCOLOR=#FBF5EF>
96411 <B>DATA_0_LSW</B>
96412 </TD>
96413 <TD width=15% BGCOLOR=#FBF5EF>
96414 <B>15:0</B>
96415 </TD>
96416 <TD width=10% BGCOLOR=#FBF5EF>
96417 <B>ffff</B>
96418 </TD>
96419 <TD width=10% BGCOLOR=#FBF5EF>
96420 <B>800</B>
96421 </TD>
96422 <TD width=15% BGCOLOR=#FBF5EF>
96423 <B>800</B>
96424 </TD>
96425 <TD width=35% BGCOLOR=#FBF5EF>
96426 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
96427 </TD>
96428 </TR>
96429 <TR valign="top">
96430 <TD width=15% BGCOLOR=#C0C0C0>
96431 <B>MASK_DATA_0_LSW@0XE000A000</B>
96432 </TD>
96433 <TD width=15% BGCOLOR=#C0C0C0>
96434 <B>31:0</B>
96435 </TD>
96436 <TD width=10% BGCOLOR=#C0C0C0>
96437 <B>ffffffff</B>
96438 </TD>
96439 <TD width=10% BGCOLOR=#C0C0C0>
96440 <B></B>
96441 </TD>
96442 <TD width=15% BGCOLOR=#C0C0C0>
96443 <B>f7ff0800</B>
96444 </TD>
96445 <TD width=35% BGCOLOR=#C0C0C0>
96446 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
96447 </TD>
96448 </TR>
96449 </TABLE>
96450 <P>
96451 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
96452 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
96453 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
96454 <H1>OUTPUT ENABLE BANK 0</H1>
96455 <H2><a name="OEN_0">Register (<A href=#mod___slcr> slcr </A>)OEN_0</a></H2>
96456 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96457 <TR valign="top">
96458 <TD width=15% BGCOLOR=#FFFF00>
96459 <B>Register Name</B>
96460 </TD>
96461 <TD width=15% BGCOLOR=#FFFF00>
96462 <B>Address</B>
96463 </TD>
96464 <TD width=10% BGCOLOR=#FFFF00>
96465 <B>Width</B>
96466 </TD>
96467 <TD width=10% BGCOLOR=#FFFF00>
96468 <B>Type</B>
96469 </TD>
96470 <TD width=15% BGCOLOR=#FFFF00>
96471 <B>Reset Value</B>
96472 </TD>
96473 <TD width=35% BGCOLOR=#FFFF00>
96474 <B>Description</B>
96475 </TD>
96476 </TR>
96477 <TR valign="top">
96478 <TD width=15% BGCOLOR=#FBF5EF>
96479 <B>OEN_0</B>
96480 </TD>
96481 <TD width=15% BGCOLOR=#FBF5EF>
96482 <B>0XE000A208</B>
96483 </TD>
96484 <TD width=10% BGCOLOR=#FBF5EF>
96485 <B>32</B>
96486 </TD>
96487 <TD width=10% BGCOLOR=#FBF5EF>
96488 <B>rw</B>
96489 </TD>
96490 <TD width=15% BGCOLOR=#FBF5EF>
96491 <B>0x00000000</B>
96492 </TD>
96493 <TD width=35% BGCOLOR=#FBF5EF>
96494 <B>--</B>
96495 </TD>
96496 </TR>
96497 </TABLE>
96498 <P>
96499 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96500 <TR valign="top">
96501 <TD width=15% BGCOLOR=#C0FFC0>
96502 <B>Field Name</B>
96503 </TD>
96504 <TD width=15% BGCOLOR=#C0FFC0>
96505 <B>Bits</B>
96506 </TD>
96507 <TD width=10% BGCOLOR=#C0FFC0>
96508 <B>Mask</B>
96509 </TD>
96510 <TD width=10% BGCOLOR=#C0FFC0>
96511 <B>Value</B>
96512 </TD>
96513 <TD width=15% BGCOLOR=#C0FFC0>
96514 <B>Shifted Value</B>
96515 </TD>
96516 <TD width=35% BGCOLOR=#C0FFC0>
96517 <B>Description</B>
96518 </TD>
96519 </TR>
96520 <TR valign="top">
96521 <TD width=15% BGCOLOR=#FBF5EF>
96522 <B>OP_ENABLE_0</B>
96523 </TD>
96524 <TD width=15% BGCOLOR=#FBF5EF>
96525 <B>31:0</B>
96526 </TD>
96527 <TD width=10% BGCOLOR=#FBF5EF>
96528 <B>ffffffff</B>
96529 </TD>
96530 <TD width=10% BGCOLOR=#FBF5EF>
96531 <B>2880</B>
96532 </TD>
96533 <TD width=15% BGCOLOR=#FBF5EF>
96534 <B>2880</B>
96535 </TD>
96536 <TD width=35% BGCOLOR=#FBF5EF>
96537 <B>Output enables 0: disabled 1: enabled Each bit configures the corresponding pin within the 32-bit bank</B>
96538 </TD>
96539 </TR>
96540 <TR valign="top">
96541 <TD width=15% BGCOLOR=#C0C0C0>
96542 <B>OEN_0@0XE000A208</B>
96543 </TD>
96544 <TD width=15% BGCOLOR=#C0C0C0>
96545 <B>31:0</B>
96546 </TD>
96547 <TD width=10% BGCOLOR=#C0C0C0>
96548 <B>ffffffff</B>
96549 </TD>
96550 <TD width=10% BGCOLOR=#C0C0C0>
96551 <B></B>
96552 </TD>
96553 <TD width=15% BGCOLOR=#C0C0C0>
96554 <B>2880</B>
96555 </TD>
96556 <TD width=35% BGCOLOR=#C0C0C0>
96557 <B>Output enable (GPIO Bank0, MIO)</B>
96558 </TD>
96559 </TR>
96560 </TABLE>
96561 <P>
96562 <H1>OUTPUT ENABLE BANK 1</H1>
96563 <H1>MASK_DATA_0_LSW LOW BANK [15:0]</H1>
96564 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
96565 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96566 <TR valign="top">
96567 <TD width=15% BGCOLOR=#FFFF00>
96568 <B>Register Name</B>
96569 </TD>
96570 <TD width=15% BGCOLOR=#FFFF00>
96571 <B>Address</B>
96572 </TD>
96573 <TD width=10% BGCOLOR=#FFFF00>
96574 <B>Width</B>
96575 </TD>
96576 <TD width=10% BGCOLOR=#FFFF00>
96577 <B>Type</B>
96578 </TD>
96579 <TD width=15% BGCOLOR=#FFFF00>
96580 <B>Reset Value</B>
96581 </TD>
96582 <TD width=35% BGCOLOR=#FFFF00>
96583 <B>Description</B>
96584 </TD>
96585 </TR>
96586 <TR valign="top">
96587 <TD width=15% BGCOLOR=#FBF5EF>
96588 <B>MASK_DATA_0_LSW</B>
96589 </TD>
96590 <TD width=15% BGCOLOR=#FBF5EF>
96591 <B>0XE000A000</B>
96592 </TD>
96593 <TD width=10% BGCOLOR=#FBF5EF>
96594 <B>32</B>
96595 </TD>
96596 <TD width=10% BGCOLOR=#FBF5EF>
96597 <B>rw</B>
96598 </TD>
96599 <TD width=15% BGCOLOR=#FBF5EF>
96600 <B>0x00000000</B>
96601 </TD>
96602 <TD width=35% BGCOLOR=#FBF5EF>
96603 <B>--</B>
96604 </TD>
96605 </TR>
96606 </TABLE>
96607 <P>
96608 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96609 <TR valign="top">
96610 <TD width=15% BGCOLOR=#C0FFC0>
96611 <B>Field Name</B>
96612 </TD>
96613 <TD width=15% BGCOLOR=#C0FFC0>
96614 <B>Bits</B>
96615 </TD>
96616 <TD width=10% BGCOLOR=#C0FFC0>
96617 <B>Mask</B>
96618 </TD>
96619 <TD width=10% BGCOLOR=#C0FFC0>
96620 <B>Value</B>
96621 </TD>
96622 <TD width=15% BGCOLOR=#C0FFC0>
96623 <B>Shifted Value</B>
96624 </TD>
96625 <TD width=35% BGCOLOR=#C0FFC0>
96626 <B>Description</B>
96627 </TD>
96628 </TR>
96629 <TR valign="top">
96630 <TD width=15% BGCOLOR=#FBF5EF>
96631 <B>MASK_0_LSW</B>
96632 </TD>
96633 <TD width=15% BGCOLOR=#FBF5EF>
96634 <B>31:16</B>
96635 </TD>
96636 <TD width=10% BGCOLOR=#FBF5EF>
96637 <B>ffff0000</B>
96638 </TD>
96639 <TD width=10% BGCOLOR=#FBF5EF>
96640 <B>f7ff</B>
96641 </TD>
96642 <TD width=15% BGCOLOR=#FBF5EF>
96643 <B>f7ff0000</B>
96644 </TD>
96645 <TD width=35% BGCOLOR=#FBF5EF>
96646 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
96647 </TD>
96648 </TR>
96649 <TR valign="top">
96650 <TD width=15% BGCOLOR=#FBF5EF>
96651 <B>DATA_0_LSW</B>
96652 </TD>
96653 <TD width=15% BGCOLOR=#FBF5EF>
96654 <B>15:0</B>
96655 </TD>
96656 <TD width=10% BGCOLOR=#FBF5EF>
96657 <B>ffff</B>
96658 </TD>
96659 <TD width=10% BGCOLOR=#FBF5EF>
96660 <B>0</B>
96661 </TD>
96662 <TD width=15% BGCOLOR=#FBF5EF>
96663 <B>0</B>
96664 </TD>
96665 <TD width=35% BGCOLOR=#FBF5EF>
96666 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
96667 </TD>
96668 </TR>
96669 <TR valign="top">
96670 <TD width=15% BGCOLOR=#C0C0C0>
96671 <B>MASK_DATA_0_LSW@0XE000A000</B>
96672 </TD>
96673 <TD width=15% BGCOLOR=#C0C0C0>
96674 <B>31:0</B>
96675 </TD>
96676 <TD width=10% BGCOLOR=#C0C0C0>
96677 <B>ffffffff</B>
96678 </TD>
96679 <TD width=10% BGCOLOR=#C0C0C0>
96680 <B></B>
96681 </TD>
96682 <TD width=15% BGCOLOR=#C0C0C0>
96683 <B>f7ff0000</B>
96684 </TD>
96685 <TD width=35% BGCOLOR=#C0C0C0>
96686 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
96687 </TD>
96688 </TR>
96689 </TABLE>
96690 <P>
96691 <H1>MASK_DATA_0_MSW LOW BANK [31:16]</H1>
96692 <H1>MASK_DATA_1_LSW LOW BANK [47:32]</H1>
96693 <H1>MASK_DATA_1_MSW LOW BANK [53:48]</H1>
96694 <H1>ADD 1 MS DELAY</H1>
96695 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
96696 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
96697 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96698 <TR valign="top">
96699 <TD width=15% BGCOLOR=#FFFF00>
96700 <B>Register Name</B>
96701 </TD>
96702 <TD width=15% BGCOLOR=#FFFF00>
96703 <B>Address</B>
96704 </TD>
96705 <TD width=10% BGCOLOR=#FFFF00>
96706 <B>Width</B>
96707 </TD>
96708 <TD width=10% BGCOLOR=#FFFF00>
96709 <B>Type</B>
96710 </TD>
96711 <TD width=15% BGCOLOR=#FFFF00>
96712 <B>Reset Value</B>
96713 </TD>
96714 <TD width=35% BGCOLOR=#FFFF00>
96715 <B>Description</B>
96716 </TD>
96717 </TR>
96718 <TR valign="top">
96719 <TD width=15% BGCOLOR=#FBF5EF>
96720 <B>MASK_DATA_0_LSW</B>
96721 </TD>
96722 <TD width=15% BGCOLOR=#FBF5EF>
96723 <B>0XE000A000</B>
96724 </TD>
96725 <TD width=10% BGCOLOR=#FBF5EF>
96726 <B>32</B>
96727 </TD>
96728 <TD width=10% BGCOLOR=#FBF5EF>
96729 <B>rw</B>
96730 </TD>
96731 <TD width=15% BGCOLOR=#FBF5EF>
96732 <B>0x00000000</B>
96733 </TD>
96734 <TD width=35% BGCOLOR=#FBF5EF>
96735 <B>--</B>
96736 </TD>
96737 </TR>
96738 </TABLE>
96739 <P>
96740 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96741 <TR valign="top">
96742 <TD width=15% BGCOLOR=#C0FFC0>
96743 <B>Field Name</B>
96744 </TD>
96745 <TD width=15% BGCOLOR=#C0FFC0>
96746 <B>Bits</B>
96747 </TD>
96748 <TD width=10% BGCOLOR=#C0FFC0>
96749 <B>Mask</B>
96750 </TD>
96751 <TD width=10% BGCOLOR=#C0FFC0>
96752 <B>Value</B>
96753 </TD>
96754 <TD width=15% BGCOLOR=#C0FFC0>
96755 <B>Shifted Value</B>
96756 </TD>
96757 <TD width=35% BGCOLOR=#C0FFC0>
96758 <B>Description</B>
96759 </TD>
96760 </TR>
96761 <TR valign="top">
96762 <TD width=15% BGCOLOR=#FBF5EF>
96763 <B>MASK_0_LSW</B>
96764 </TD>
96765 <TD width=15% BGCOLOR=#FBF5EF>
96766 <B>31:16</B>
96767 </TD>
96768 <TD width=10% BGCOLOR=#FBF5EF>
96769 <B>ffff0000</B>
96770 </TD>
96771 <TD width=10% BGCOLOR=#FBF5EF>
96772 <B>f7ff</B>
96773 </TD>
96774 <TD width=15% BGCOLOR=#FBF5EF>
96775 <B>f7ff0000</B>
96776 </TD>
96777 <TD width=35% BGCOLOR=#FBF5EF>
96778 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
96779 </TD>
96780 </TR>
96781 <TR valign="top">
96782 <TD width=15% BGCOLOR=#FBF5EF>
96783 <B>DATA_0_LSW</B>
96784 </TD>
96785 <TD width=15% BGCOLOR=#FBF5EF>
96786 <B>15:0</B>
96787 </TD>
96788 <TD width=10% BGCOLOR=#FBF5EF>
96789 <B>ffff</B>
96790 </TD>
96791 <TD width=10% BGCOLOR=#FBF5EF>
96792 <B>800</B>
96793 </TD>
96794 <TD width=15% BGCOLOR=#FBF5EF>
96795 <B>800</B>
96796 </TD>
96797 <TD width=35% BGCOLOR=#FBF5EF>
96798 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
96799 </TD>
96800 </TR>
96801 <TR valign="top">
96802 <TD width=15% BGCOLOR=#C0C0C0>
96803 <B>MASK_DATA_0_LSW@0XE000A000</B>
96804 </TD>
96805 <TD width=15% BGCOLOR=#C0C0C0>
96806 <B>31:0</B>
96807 </TD>
96808 <TD width=10% BGCOLOR=#C0C0C0>
96809 <B>ffffffff</B>
96810 </TD>
96811 <TD width=10% BGCOLOR=#C0C0C0>
96812 <B></B>
96813 </TD>
96814 <TD width=15% BGCOLOR=#C0C0C0>
96815 <B>f7ff0800</B>
96816 </TD>
96817 <TD width=35% BGCOLOR=#C0C0C0>
96818 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
96819 </TD>
96820 </TR>
96821 </TABLE>
96822 <P>
96823 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
96824 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
96825 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
96826 <H1>I2C RESET</H1>
96827 <H1>DIR MODE GPIO BANK0</H1>
96828 <H2><a name="DIRM_0">Register (<A href=#mod___slcr> slcr </A>)DIRM_0</a></H2>
96829 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96830 <TR valign="top">
96831 <TD width=15% BGCOLOR=#FFFF00>
96832 <B>Register Name</B>
96833 </TD>
96834 <TD width=15% BGCOLOR=#FFFF00>
96835 <B>Address</B>
96836 </TD>
96837 <TD width=10% BGCOLOR=#FFFF00>
96838 <B>Width</B>
96839 </TD>
96840 <TD width=10% BGCOLOR=#FFFF00>
96841 <B>Type</B>
96842 </TD>
96843 <TD width=15% BGCOLOR=#FFFF00>
96844 <B>Reset Value</B>
96845 </TD>
96846 <TD width=35% BGCOLOR=#FFFF00>
96847 <B>Description</B>
96848 </TD>
96849 </TR>
96850 <TR valign="top">
96851 <TD width=15% BGCOLOR=#FBF5EF>
96852 <B>DIRM_0</B>
96853 </TD>
96854 <TD width=15% BGCOLOR=#FBF5EF>
96855 <B>0XE000A204</B>
96856 </TD>
96857 <TD width=10% BGCOLOR=#FBF5EF>
96858 <B>32</B>
96859 </TD>
96860 <TD width=10% BGCOLOR=#FBF5EF>
96861 <B>rw</B>
96862 </TD>
96863 <TD width=15% BGCOLOR=#FBF5EF>
96864 <B>0x00000000</B>
96865 </TD>
96866 <TD width=35% BGCOLOR=#FBF5EF>
96867 <B>--</B>
96868 </TD>
96869 </TR>
96870 </TABLE>
96871 <P>
96872 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96873 <TR valign="top">
96874 <TD width=15% BGCOLOR=#C0FFC0>
96875 <B>Field Name</B>
96876 </TD>
96877 <TD width=15% BGCOLOR=#C0FFC0>
96878 <B>Bits</B>
96879 </TD>
96880 <TD width=10% BGCOLOR=#C0FFC0>
96881 <B>Mask</B>
96882 </TD>
96883 <TD width=10% BGCOLOR=#C0FFC0>
96884 <B>Value</B>
96885 </TD>
96886 <TD width=15% BGCOLOR=#C0FFC0>
96887 <B>Shifted Value</B>
96888 </TD>
96889 <TD width=35% BGCOLOR=#C0FFC0>
96890 <B>Description</B>
96891 </TD>
96892 </TR>
96893 <TR valign="top">
96894 <TD width=15% BGCOLOR=#FBF5EF>
96895 <B>DIRECTION_0</B>
96896 </TD>
96897 <TD width=15% BGCOLOR=#FBF5EF>
96898 <B>31:0</B>
96899 </TD>
96900 <TD width=10% BGCOLOR=#FBF5EF>
96901 <B>ffffffff</B>
96902 </TD>
96903 <TD width=10% BGCOLOR=#FBF5EF>
96904 <B>2880</B>
96905 </TD>
96906 <TD width=15% BGCOLOR=#FBF5EF>
96907 <B>2880</B>
96908 </TD>
96909 <TD width=35% BGCOLOR=#FBF5EF>
96910 <B>Direction mode 0: input 1: output Each bit configures the corresponding pin within the 32-bit bank NOTE: bits[8:7] of bank0 cannot be used as inputs. The DIRM bits can be set to 0, but reading DATA_RO does not reflect the input value. See the GPIO chapter for more information.</B>
96911 </TD>
96912 </TR>
96913 <TR valign="top">
96914 <TD width=15% BGCOLOR=#C0C0C0>
96915 <B>DIRM_0@0XE000A204</B>
96916 </TD>
96917 <TD width=15% BGCOLOR=#C0C0C0>
96918 <B>31:0</B>
96919 </TD>
96920 <TD width=10% BGCOLOR=#C0C0C0>
96921 <B>ffffffff</B>
96922 </TD>
96923 <TD width=10% BGCOLOR=#C0C0C0>
96924 <B></B>
96925 </TD>
96926 <TD width=15% BGCOLOR=#C0C0C0>
96927 <B>2880</B>
96928 </TD>
96929 <TD width=35% BGCOLOR=#C0C0C0>
96930 <B>Direction mode (GPIO Bank0, MIO)</B>
96931 </TD>
96932 </TR>
96933 </TABLE>
96934 <P>
96935 <H1>DIR MODE GPIO BANK1</H1>
96936 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
96937 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
96938 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96939 <TR valign="top">
96940 <TD width=15% BGCOLOR=#FFFF00>
96941 <B>Register Name</B>
96942 </TD>
96943 <TD width=15% BGCOLOR=#FFFF00>
96944 <B>Address</B>
96945 </TD>
96946 <TD width=10% BGCOLOR=#FFFF00>
96947 <B>Width</B>
96948 </TD>
96949 <TD width=10% BGCOLOR=#FFFF00>
96950 <B>Type</B>
96951 </TD>
96952 <TD width=15% BGCOLOR=#FFFF00>
96953 <B>Reset Value</B>
96954 </TD>
96955 <TD width=35% BGCOLOR=#FFFF00>
96956 <B>Description</B>
96957 </TD>
96958 </TR>
96959 <TR valign="top">
96960 <TD width=15% BGCOLOR=#FBF5EF>
96961 <B>MASK_DATA_0_LSW</B>
96962 </TD>
96963 <TD width=15% BGCOLOR=#FBF5EF>
96964 <B>0XE000A000</B>
96965 </TD>
96966 <TD width=10% BGCOLOR=#FBF5EF>
96967 <B>32</B>
96968 </TD>
96969 <TD width=10% BGCOLOR=#FBF5EF>
96970 <B>rw</B>
96971 </TD>
96972 <TD width=15% BGCOLOR=#FBF5EF>
96973 <B>0x00000000</B>
96974 </TD>
96975 <TD width=35% BGCOLOR=#FBF5EF>
96976 <B>--</B>
96977 </TD>
96978 </TR>
96979 </TABLE>
96980 <P>
96981 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
96982 <TR valign="top">
96983 <TD width=15% BGCOLOR=#C0FFC0>
96984 <B>Field Name</B>
96985 </TD>
96986 <TD width=15% BGCOLOR=#C0FFC0>
96987 <B>Bits</B>
96988 </TD>
96989 <TD width=10% BGCOLOR=#C0FFC0>
96990 <B>Mask</B>
96991 </TD>
96992 <TD width=10% BGCOLOR=#C0FFC0>
96993 <B>Value</B>
96994 </TD>
96995 <TD width=15% BGCOLOR=#C0FFC0>
96996 <B>Shifted Value</B>
96997 </TD>
96998 <TD width=35% BGCOLOR=#C0FFC0>
96999 <B>Description</B>
97000 </TD>
97001 </TR>
97002 <TR valign="top">
97003 <TD width=15% BGCOLOR=#FBF5EF>
97004 <B>MASK_0_LSW</B>
97005 </TD>
97006 <TD width=15% BGCOLOR=#FBF5EF>
97007 <B>31:16</B>
97008 </TD>
97009 <TD width=10% BGCOLOR=#FBF5EF>
97010 <B>ffff0000</B>
97011 </TD>
97012 <TD width=10% BGCOLOR=#FBF5EF>
97013 <B>dfff</B>
97014 </TD>
97015 <TD width=15% BGCOLOR=#FBF5EF>
97016 <B>dfff0000</B>
97017 </TD>
97018 <TD width=35% BGCOLOR=#FBF5EF>
97019 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
97020 </TD>
97021 </TR>
97022 <TR valign="top">
97023 <TD width=15% BGCOLOR=#FBF5EF>
97024 <B>DATA_0_LSW</B>
97025 </TD>
97026 <TD width=15% BGCOLOR=#FBF5EF>
97027 <B>15:0</B>
97028 </TD>
97029 <TD width=10% BGCOLOR=#FBF5EF>
97030 <B>ffff</B>
97031 </TD>
97032 <TD width=10% BGCOLOR=#FBF5EF>
97033 <B>2000</B>
97034 </TD>
97035 <TD width=15% BGCOLOR=#FBF5EF>
97036 <B>2000</B>
97037 </TD>
97038 <TD width=35% BGCOLOR=#FBF5EF>
97039 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
97040 </TD>
97041 </TR>
97042 <TR valign="top">
97043 <TD width=15% BGCOLOR=#C0C0C0>
97044 <B>MASK_DATA_0_LSW@0XE000A000</B>
97045 </TD>
97046 <TD width=15% BGCOLOR=#C0C0C0>
97047 <B>31:0</B>
97048 </TD>
97049 <TD width=10% BGCOLOR=#C0C0C0>
97050 <B>ffffffff</B>
97051 </TD>
97052 <TD width=10% BGCOLOR=#C0C0C0>
97053 <B></B>
97054 </TD>
97055 <TD width=15% BGCOLOR=#C0C0C0>
97056 <B>dfff2000</B>
97057 </TD>
97058 <TD width=35% BGCOLOR=#C0C0C0>
97059 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
97060 </TD>
97061 </TR>
97062 </TABLE>
97063 <P>
97064 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
97065 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
97066 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
97067 <H1>OUTPUT ENABLE</H1>
97068 <H2><a name="OEN_0">Register (<A href=#mod___slcr> slcr </A>)OEN_0</a></H2>
97069 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97070 <TR valign="top">
97071 <TD width=15% BGCOLOR=#FFFF00>
97072 <B>Register Name</B>
97073 </TD>
97074 <TD width=15% BGCOLOR=#FFFF00>
97075 <B>Address</B>
97076 </TD>
97077 <TD width=10% BGCOLOR=#FFFF00>
97078 <B>Width</B>
97079 </TD>
97080 <TD width=10% BGCOLOR=#FFFF00>
97081 <B>Type</B>
97082 </TD>
97083 <TD width=15% BGCOLOR=#FFFF00>
97084 <B>Reset Value</B>
97085 </TD>
97086 <TD width=35% BGCOLOR=#FFFF00>
97087 <B>Description</B>
97088 </TD>
97089 </TR>
97090 <TR valign="top">
97091 <TD width=15% BGCOLOR=#FBF5EF>
97092 <B>OEN_0</B>
97093 </TD>
97094 <TD width=15% BGCOLOR=#FBF5EF>
97095 <B>0XE000A208</B>
97096 </TD>
97097 <TD width=10% BGCOLOR=#FBF5EF>
97098 <B>32</B>
97099 </TD>
97100 <TD width=10% BGCOLOR=#FBF5EF>
97101 <B>rw</B>
97102 </TD>
97103 <TD width=15% BGCOLOR=#FBF5EF>
97104 <B>0x00000000</B>
97105 </TD>
97106 <TD width=35% BGCOLOR=#FBF5EF>
97107 <B>--</B>
97108 </TD>
97109 </TR>
97110 </TABLE>
97111 <P>
97112 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97113 <TR valign="top">
97114 <TD width=15% BGCOLOR=#C0FFC0>
97115 <B>Field Name</B>
97116 </TD>
97117 <TD width=15% BGCOLOR=#C0FFC0>
97118 <B>Bits</B>
97119 </TD>
97120 <TD width=10% BGCOLOR=#C0FFC0>
97121 <B>Mask</B>
97122 </TD>
97123 <TD width=10% BGCOLOR=#C0FFC0>
97124 <B>Value</B>
97125 </TD>
97126 <TD width=15% BGCOLOR=#C0FFC0>
97127 <B>Shifted Value</B>
97128 </TD>
97129 <TD width=35% BGCOLOR=#C0FFC0>
97130 <B>Description</B>
97131 </TD>
97132 </TR>
97133 <TR valign="top">
97134 <TD width=15% BGCOLOR=#FBF5EF>
97135 <B>OP_ENABLE_0</B>
97136 </TD>
97137 <TD width=15% BGCOLOR=#FBF5EF>
97138 <B>31:0</B>
97139 </TD>
97140 <TD width=10% BGCOLOR=#FBF5EF>
97141 <B>ffffffff</B>
97142 </TD>
97143 <TD width=10% BGCOLOR=#FBF5EF>
97144 <B>2880</B>
97145 </TD>
97146 <TD width=15% BGCOLOR=#FBF5EF>
97147 <B>2880</B>
97148 </TD>
97149 <TD width=35% BGCOLOR=#FBF5EF>
97150 <B>Output enables 0: disabled 1: enabled Each bit configures the corresponding pin within the 32-bit bank</B>
97151 </TD>
97152 </TR>
97153 <TR valign="top">
97154 <TD width=15% BGCOLOR=#C0C0C0>
97155 <B>OEN_0@0XE000A208</B>
97156 </TD>
97157 <TD width=15% BGCOLOR=#C0C0C0>
97158 <B>31:0</B>
97159 </TD>
97160 <TD width=10% BGCOLOR=#C0C0C0>
97161 <B>ffffffff</B>
97162 </TD>
97163 <TD width=10% BGCOLOR=#C0C0C0>
97164 <B></B>
97165 </TD>
97166 <TD width=15% BGCOLOR=#C0C0C0>
97167 <B>2880</B>
97168 </TD>
97169 <TD width=35% BGCOLOR=#C0C0C0>
97170 <B>Output enable (GPIO Bank0, MIO)</B>
97171 </TD>
97172 </TR>
97173 </TABLE>
97174 <P>
97175 <H1>OUTPUT ENABLE</H1>
97176 <H1>MASK_DATA_0_LSW LOW BANK [15:0]</H1>
97177 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
97178 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97179 <TR valign="top">
97180 <TD width=15% BGCOLOR=#FFFF00>
97181 <B>Register Name</B>
97182 </TD>
97183 <TD width=15% BGCOLOR=#FFFF00>
97184 <B>Address</B>
97185 </TD>
97186 <TD width=10% BGCOLOR=#FFFF00>
97187 <B>Width</B>
97188 </TD>
97189 <TD width=10% BGCOLOR=#FFFF00>
97190 <B>Type</B>
97191 </TD>
97192 <TD width=15% BGCOLOR=#FFFF00>
97193 <B>Reset Value</B>
97194 </TD>
97195 <TD width=35% BGCOLOR=#FFFF00>
97196 <B>Description</B>
97197 </TD>
97198 </TR>
97199 <TR valign="top">
97200 <TD width=15% BGCOLOR=#FBF5EF>
97201 <B>MASK_DATA_0_LSW</B>
97202 </TD>
97203 <TD width=15% BGCOLOR=#FBF5EF>
97204 <B>0XE000A000</B>
97205 </TD>
97206 <TD width=10% BGCOLOR=#FBF5EF>
97207 <B>32</B>
97208 </TD>
97209 <TD width=10% BGCOLOR=#FBF5EF>
97210 <B>rw</B>
97211 </TD>
97212 <TD width=15% BGCOLOR=#FBF5EF>
97213 <B>0x00000000</B>
97214 </TD>
97215 <TD width=35% BGCOLOR=#FBF5EF>
97216 <B>--</B>
97217 </TD>
97218 </TR>
97219 </TABLE>
97220 <P>
97221 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97222 <TR valign="top">
97223 <TD width=15% BGCOLOR=#C0FFC0>
97224 <B>Field Name</B>
97225 </TD>
97226 <TD width=15% BGCOLOR=#C0FFC0>
97227 <B>Bits</B>
97228 </TD>
97229 <TD width=10% BGCOLOR=#C0FFC0>
97230 <B>Mask</B>
97231 </TD>
97232 <TD width=10% BGCOLOR=#C0FFC0>
97233 <B>Value</B>
97234 </TD>
97235 <TD width=15% BGCOLOR=#C0FFC0>
97236 <B>Shifted Value</B>
97237 </TD>
97238 <TD width=35% BGCOLOR=#C0FFC0>
97239 <B>Description</B>
97240 </TD>
97241 </TR>
97242 <TR valign="top">
97243 <TD width=15% BGCOLOR=#FBF5EF>
97244 <B>MASK_0_LSW</B>
97245 </TD>
97246 <TD width=15% BGCOLOR=#FBF5EF>
97247 <B>31:16</B>
97248 </TD>
97249 <TD width=10% BGCOLOR=#FBF5EF>
97250 <B>ffff0000</B>
97251 </TD>
97252 <TD width=10% BGCOLOR=#FBF5EF>
97253 <B>dfff</B>
97254 </TD>
97255 <TD width=15% BGCOLOR=#FBF5EF>
97256 <B>dfff0000</B>
97257 </TD>
97258 <TD width=35% BGCOLOR=#FBF5EF>
97259 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
97260 </TD>
97261 </TR>
97262 <TR valign="top">
97263 <TD width=15% BGCOLOR=#FBF5EF>
97264 <B>DATA_0_LSW</B>
97265 </TD>
97266 <TD width=15% BGCOLOR=#FBF5EF>
97267 <B>15:0</B>
97268 </TD>
97269 <TD width=10% BGCOLOR=#FBF5EF>
97270 <B>ffff</B>
97271 </TD>
97272 <TD width=10% BGCOLOR=#FBF5EF>
97273 <B>0</B>
97274 </TD>
97275 <TD width=15% BGCOLOR=#FBF5EF>
97276 <B>0</B>
97277 </TD>
97278 <TD width=35% BGCOLOR=#FBF5EF>
97279 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
97280 </TD>
97281 </TR>
97282 <TR valign="top">
97283 <TD width=15% BGCOLOR=#C0C0C0>
97284 <B>MASK_DATA_0_LSW@0XE000A000</B>
97285 </TD>
97286 <TD width=15% BGCOLOR=#C0C0C0>
97287 <B>31:0</B>
97288 </TD>
97289 <TD width=10% BGCOLOR=#C0C0C0>
97290 <B>ffffffff</B>
97291 </TD>
97292 <TD width=10% BGCOLOR=#C0C0C0>
97293 <B></B>
97294 </TD>
97295 <TD width=15% BGCOLOR=#C0C0C0>
97296 <B>dfff0000</B>
97297 </TD>
97298 <TD width=35% BGCOLOR=#C0C0C0>
97299 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
97300 </TD>
97301 </TR>
97302 </TABLE>
97303 <P>
97304 <H1>MASK_DATA_0_MSW LOW BANK [31:16]</H1>
97305 <H1>MASK_DATA_1_LSW LOW BANK [47:32]</H1>
97306 <H1>MASK_DATA_1_MSW LOW BANK [53:48]</H1>
97307 <H1>ADD 1 MS DELAY</H1>
97308 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
97309 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
97310 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97311 <TR valign="top">
97312 <TD width=15% BGCOLOR=#FFFF00>
97313 <B>Register Name</B>
97314 </TD>
97315 <TD width=15% BGCOLOR=#FFFF00>
97316 <B>Address</B>
97317 </TD>
97318 <TD width=10% BGCOLOR=#FFFF00>
97319 <B>Width</B>
97320 </TD>
97321 <TD width=10% BGCOLOR=#FFFF00>
97322 <B>Type</B>
97323 </TD>
97324 <TD width=15% BGCOLOR=#FFFF00>
97325 <B>Reset Value</B>
97326 </TD>
97327 <TD width=35% BGCOLOR=#FFFF00>
97328 <B>Description</B>
97329 </TD>
97330 </TR>
97331 <TR valign="top">
97332 <TD width=15% BGCOLOR=#FBF5EF>
97333 <B>MASK_DATA_0_LSW</B>
97334 </TD>
97335 <TD width=15% BGCOLOR=#FBF5EF>
97336 <B>0XE000A000</B>
97337 </TD>
97338 <TD width=10% BGCOLOR=#FBF5EF>
97339 <B>32</B>
97340 </TD>
97341 <TD width=10% BGCOLOR=#FBF5EF>
97342 <B>rw</B>
97343 </TD>
97344 <TD width=15% BGCOLOR=#FBF5EF>
97345 <B>0x00000000</B>
97346 </TD>
97347 <TD width=35% BGCOLOR=#FBF5EF>
97348 <B>--</B>
97349 </TD>
97350 </TR>
97351 </TABLE>
97352 <P>
97353 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97354 <TR valign="top">
97355 <TD width=15% BGCOLOR=#C0FFC0>
97356 <B>Field Name</B>
97357 </TD>
97358 <TD width=15% BGCOLOR=#C0FFC0>
97359 <B>Bits</B>
97360 </TD>
97361 <TD width=10% BGCOLOR=#C0FFC0>
97362 <B>Mask</B>
97363 </TD>
97364 <TD width=10% BGCOLOR=#C0FFC0>
97365 <B>Value</B>
97366 </TD>
97367 <TD width=15% BGCOLOR=#C0FFC0>
97368 <B>Shifted Value</B>
97369 </TD>
97370 <TD width=35% BGCOLOR=#C0FFC0>
97371 <B>Description</B>
97372 </TD>
97373 </TR>
97374 <TR valign="top">
97375 <TD width=15% BGCOLOR=#FBF5EF>
97376 <B>MASK_0_LSW</B>
97377 </TD>
97378 <TD width=15% BGCOLOR=#FBF5EF>
97379 <B>31:16</B>
97380 </TD>
97381 <TD width=10% BGCOLOR=#FBF5EF>
97382 <B>ffff0000</B>
97383 </TD>
97384 <TD width=10% BGCOLOR=#FBF5EF>
97385 <B>dfff</B>
97386 </TD>
97387 <TD width=15% BGCOLOR=#FBF5EF>
97388 <B>dfff0000</B>
97389 </TD>
97390 <TD width=35% BGCOLOR=#FBF5EF>
97391 <B>On a write, only bits with a corresponding deasserted mask will change the output value. 0: pin value is updated 1: pin is masked Each bit controls the corresponding pin within the 16-bit half-bank. Reads return 0's.</B>
97392 </TD>
97393 </TR>
97394 <TR valign="top">
97395 <TD width=15% BGCOLOR=#FBF5EF>
97396 <B>DATA_0_LSW</B>
97397 </TD>
97398 <TD width=15% BGCOLOR=#FBF5EF>
97399 <B>15:0</B>
97400 </TD>
97401 <TD width=10% BGCOLOR=#FBF5EF>
97402 <B>ffff</B>
97403 </TD>
97404 <TD width=10% BGCOLOR=#FBF5EF>
97405 <B>2000</B>
97406 </TD>
97407 <TD width=15% BGCOLOR=#FBF5EF>
97408 <B>2000</B>
97409 </TD>
97410 <TD width=35% BGCOLOR=#FBF5EF>
97411 <B>On a write, these are the data values for the corresponding GPIO output bits. Each bit controls the corresponding pin within the 16-bit half-bank. Reads return the previous value written to this register or DATA_0[15:0]. Reads do not return the value on the GPIO pin.</B>
97412 </TD>
97413 </TR>
97414 <TR valign="top">
97415 <TD width=15% BGCOLOR=#C0C0C0>
97416 <B>MASK_DATA_0_LSW@0XE000A000</B>
97417 </TD>
97418 <TD width=15% BGCOLOR=#C0C0C0>
97419 <B>31:0</B>
97420 </TD>
97421 <TD width=10% BGCOLOR=#C0C0C0>
97422 <B>ffffffff</B>
97423 </TD>
97424 <TD width=10% BGCOLOR=#C0C0C0>
97425 <B></B>
97426 </TD>
97427 <TD width=15% BGCOLOR=#C0C0C0>
97428 <B>dfff2000</B>
97429 </TD>
97430 <TD width=35% BGCOLOR=#C0C0C0>
97431 <B>Maskable Output Data (GPIO Bank0, MIO, Lower 16bits)</B>
97432 </TD>
97433 </TR>
97434 </TABLE>
97435 <P>
97436 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
97437 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
97438 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
97439 </TABLE>
97440 <P>
97441 <H2><a name="ps7_post_config_2_0">ps7_post_config_2_0</a></H2>
97442 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97443 <TR valign="top">
97444 <TD width=15% BGCOLOR=#FFC0FF>
97445 <B>Register Name</B>
97446 </TD>
97447 <TD width=15% BGCOLOR=#FFC0FF>
97448 <B>Address</B>
97449 </TD>
97450 <TD width=10% BGCOLOR=#FFC0FF>
97451 <B>Width</B>
97452 </TD>
97453 <TD width=10% BGCOLOR=#FFC0FF>
97454 <B>Type</B>
97455 </TD>
97456 <TD width=15% BGCOLOR=#FFC0FF>
97457 <B>Reset Value</B>
97458 </TD>
97459 <TD width=35% BGCOLOR=#FFC0FF>
97460 <B>Description</B>
97461 </TD>
97462 </TR>
97463 <TR valign="top">
97464 <TD width=15% BGCOLOR=#FBF5EF>
97465 <A href="#SLCR_UNLOCK">
97466 SLCR_UNLOCK
97467 </A>
97468 </TD>
97469 <TD width=15% BGCOLOR=#FBF5EF>
97470 <B>0XF8000008</B>
97471 </TD>
97472 <TD width=10% BGCOLOR=#FBF5EF>
97473 <B>32</B>
97474 </TD>
97475 <TD width=10% BGCOLOR=#FBF5EF>
97476 <B>WO</B>
97477 </TD>
97478 <TD width=15% BGCOLOR=#FBF5EF>
97479 <B>0x000000</B>
97480 </TD>
97481 <TD width=35% BGCOLOR=#FBF5EF>
97482 <B>SLCR Write Protection Unlock</B>
97483 </TD>
97484 </TR>
97485 <TR valign="top">
97486 <TD width=15% BGCOLOR=#FBF5EF>
97487 <A href="#LVL_SHFTR_EN">
97488 LVL_SHFTR_EN
97489 </A>
97490 </TD>
97491 <TD width=15% BGCOLOR=#FBF5EF>
97492 <B>0XF8000900</B>
97493 </TD>
97494 <TD width=10% BGCOLOR=#FBF5EF>
97495 <B>32</B>
97496 </TD>
97497 <TD width=10% BGCOLOR=#FBF5EF>
97498 <B>RW</B>
97499 </TD>
97500 <TD width=15% BGCOLOR=#FBF5EF>
97501 <B>0x000000</B>
97502 </TD>
97503 <TD width=35% BGCOLOR=#FBF5EF>
97504 <B>Level Shifters Enable</B>
97505 </TD>
97506 </TR>
97507 <TR valign="top">
97508 <TD width=15% BGCOLOR=#FBF5EF>
97509 <A href="#FPGA_RST_CTRL">
97510 FPGA_RST_CTRL
97511 </A>
97512 </TD>
97513 <TD width=15% BGCOLOR=#FBF5EF>
97514 <B>0XF8000240</B>
97515 </TD>
97516 <TD width=10% BGCOLOR=#FBF5EF>
97517 <B>32</B>
97518 </TD>
97519 <TD width=10% BGCOLOR=#FBF5EF>
97520 <B>RW</B>
97521 </TD>
97522 <TD width=15% BGCOLOR=#FBF5EF>
97523 <B>0x000000</B>
97524 </TD>
97525 <TD width=35% BGCOLOR=#FBF5EF>
97526 <B>FPGA Software Reset Control</B>
97527 </TD>
97528 </TR>
97529 <TR valign="top">
97530 <TD width=15% BGCOLOR=#FBF5EF>
97531 <A href="#SLCR_LOCK">
97532 SLCR_LOCK
97533 </A>
97534 </TD>
97535 <TD width=15% BGCOLOR=#FBF5EF>
97536 <B>0XF8000004</B>
97537 </TD>
97538 <TD width=10% BGCOLOR=#FBF5EF>
97539 <B>32</B>
97540 </TD>
97541 <TD width=10% BGCOLOR=#FBF5EF>
97542 <B>WO</B>
97543 </TD>
97544 <TD width=15% BGCOLOR=#FBF5EF>
97545 <B>0x000000</B>
97546 </TD>
97547 <TD width=35% BGCOLOR=#FBF5EF>
97548 <B>SLCR Write Protection Lock</B>
97549 </TD>
97550 </TR>
97551 </TABLE>
97552 <P>
97553 <H2><a name="ps7_post_config_2_0">ps7_post_config_2_0</a></H2>
97554 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97555 <TR valign="top">
97556 <TD width=15% BGCOLOR=#FFC0FF>
97557 <B>Register Name</B>
97558 </TD>
97559 <TD width=15% BGCOLOR=#FFC0FF>
97560 <B>Address</B>
97561 </TD>
97562 <TD width=10% BGCOLOR=#FFC0FF>
97563 <B>Width</B>
97564 </TD>
97565 <TD width=10% BGCOLOR=#FFC0FF>
97566 <B>Type</B>
97567 </TD>
97568 <TD width=15% BGCOLOR=#FFC0FF>
97569 <B>Reset Value</B>
97570 </TD>
97571 <TD width=35% BGCOLOR=#FFC0FF>
97572 <B>Description</B>
97573 </TD>
97574 </TR>
97575 <H1>SLCR SETTINGS</H1>
97576 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
97577 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97578 <TR valign="top">
97579 <TD width=15% BGCOLOR=#FFFF00>
97580 <B>Register Name</B>
97581 </TD>
97582 <TD width=15% BGCOLOR=#FFFF00>
97583 <B>Address</B>
97584 </TD>
97585 <TD width=10% BGCOLOR=#FFFF00>
97586 <B>Width</B>
97587 </TD>
97588 <TD width=10% BGCOLOR=#FFFF00>
97589 <B>Type</B>
97590 </TD>
97591 <TD width=15% BGCOLOR=#FFFF00>
97592 <B>Reset Value</B>
97593 </TD>
97594 <TD width=35% BGCOLOR=#FFFF00>
97595 <B>Description</B>
97596 </TD>
97597 </TR>
97598 <TR valign="top">
97599 <TD width=15% BGCOLOR=#FBF5EF>
97600 <B>SLCR_UNLOCK</B>
97601 </TD>
97602 <TD width=15% BGCOLOR=#FBF5EF>
97603 <B>0XF8000008</B>
97604 </TD>
97605 <TD width=10% BGCOLOR=#FBF5EF>
97606 <B>32</B>
97607 </TD>
97608 <TD width=10% BGCOLOR=#FBF5EF>
97609 <B>rw</B>
97610 </TD>
97611 <TD width=15% BGCOLOR=#FBF5EF>
97612 <B>0x00000000</B>
97613 </TD>
97614 <TD width=35% BGCOLOR=#FBF5EF>
97615 <B>--</B>
97616 </TD>
97617 </TR>
97618 </TABLE>
97619 <P>
97620 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97621 <TR valign="top">
97622 <TD width=15% BGCOLOR=#C0FFC0>
97623 <B>Field Name</B>
97624 </TD>
97625 <TD width=15% BGCOLOR=#C0FFC0>
97626 <B>Bits</B>
97627 </TD>
97628 <TD width=10% BGCOLOR=#C0FFC0>
97629 <B>Mask</B>
97630 </TD>
97631 <TD width=10% BGCOLOR=#C0FFC0>
97632 <B>Value</B>
97633 </TD>
97634 <TD width=15% BGCOLOR=#C0FFC0>
97635 <B>Shifted Value</B>
97636 </TD>
97637 <TD width=35% BGCOLOR=#C0FFC0>
97638 <B>Description</B>
97639 </TD>
97640 </TR>
97641 <TR valign="top">
97642 <TD width=15% BGCOLOR=#FBF5EF>
97643 <B>UNLOCK_KEY</B>
97644 </TD>
97645 <TD width=15% BGCOLOR=#FBF5EF>
97646 <B>15:0</B>
97647 </TD>
97648 <TD width=10% BGCOLOR=#FBF5EF>
97649 <B>ffff</B>
97650 </TD>
97651 <TD width=10% BGCOLOR=#FBF5EF>
97652 <B>df0d</B>
97653 </TD>
97654 <TD width=15% BGCOLOR=#FBF5EF>
97655 <B>df0d</B>
97656 </TD>
97657 <TD width=35% BGCOLOR=#FBF5EF>
97658 <B>When write data contains the unlock key value of 0xDF0D, the write protection mode is disabled. All registers defined in SLCR are writeable until locked again through the SLCR_LOCK register. A read of this register returns zero.</B>
97659 </TD>
97660 </TR>
97661 <TR valign="top">
97662 <TD width=15% BGCOLOR=#C0C0C0>
97663 <B>SLCR_UNLOCK@0XF8000008</B>
97664 </TD>
97665 <TD width=15% BGCOLOR=#C0C0C0>
97666 <B>31:0</B>
97667 </TD>
97668 <TD width=10% BGCOLOR=#C0C0C0>
97669 <B>ffff</B>
97670 </TD>
97671 <TD width=10% BGCOLOR=#C0C0C0>
97672 <B></B>
97673 </TD>
97674 <TD width=15% BGCOLOR=#C0C0C0>
97675 <B>df0d</B>
97676 </TD>
97677 <TD width=35% BGCOLOR=#C0C0C0>
97678 <B>SLCR Write Protection Unlock</B>
97679 </TD>
97680 </TR>
97681 </TABLE>
97682 <P>
97683 <H1>ENABLING LEVEL SHIFTER</H1>
97684 <H2><a name="LVL_SHFTR_EN">Register (<A href=#mod___slcr> slcr </A>)LVL_SHFTR_EN</a></H2>
97685 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97686 <TR valign="top">
97687 <TD width=15% BGCOLOR=#FFFF00>
97688 <B>Register Name</B>
97689 </TD>
97690 <TD width=15% BGCOLOR=#FFFF00>
97691 <B>Address</B>
97692 </TD>
97693 <TD width=10% BGCOLOR=#FFFF00>
97694 <B>Width</B>
97695 </TD>
97696 <TD width=10% BGCOLOR=#FFFF00>
97697 <B>Type</B>
97698 </TD>
97699 <TD width=15% BGCOLOR=#FFFF00>
97700 <B>Reset Value</B>
97701 </TD>
97702 <TD width=35% BGCOLOR=#FFFF00>
97703 <B>Description</B>
97704 </TD>
97705 </TR>
97706 <TR valign="top">
97707 <TD width=15% BGCOLOR=#FBF5EF>
97708 <B>LVL_SHFTR_EN</B>
97709 </TD>
97710 <TD width=15% BGCOLOR=#FBF5EF>
97711 <B>0XF8000900</B>
97712 </TD>
97713 <TD width=10% BGCOLOR=#FBF5EF>
97714 <B>32</B>
97715 </TD>
97716 <TD width=10% BGCOLOR=#FBF5EF>
97717 <B>rw</B>
97718 </TD>
97719 <TD width=15% BGCOLOR=#FBF5EF>
97720 <B>0x00000000</B>
97721 </TD>
97722 <TD width=35% BGCOLOR=#FBF5EF>
97723 <B>--</B>
97724 </TD>
97725 </TR>
97726 </TABLE>
97727 <P>
97728 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97729 <TR valign="top">
97730 <TD width=15% BGCOLOR=#C0FFC0>
97731 <B>Field Name</B>
97732 </TD>
97733 <TD width=15% BGCOLOR=#C0FFC0>
97734 <B>Bits</B>
97735 </TD>
97736 <TD width=10% BGCOLOR=#C0FFC0>
97737 <B>Mask</B>
97738 </TD>
97739 <TD width=10% BGCOLOR=#C0FFC0>
97740 <B>Value</B>
97741 </TD>
97742 <TD width=15% BGCOLOR=#C0FFC0>
97743 <B>Shifted Value</B>
97744 </TD>
97745 <TD width=35% BGCOLOR=#C0FFC0>
97746 <B>Description</B>
97747 </TD>
97748 </TR>
97749 <TR valign="top">
97750 <TD width=15% BGCOLOR=#FBF5EF>
97751 <B>USER_INP_ICT_EN_0</B>
97752 </TD>
97753 <TD width=15% BGCOLOR=#FBF5EF>
97754 <B>1:0</B>
97755 </TD>
97756 <TD width=10% BGCOLOR=#FBF5EF>
97757 <B>3</B>
97758 </TD>
97759 <TD width=10% BGCOLOR=#FBF5EF>
97760 <B>3</B>
97761 </TD>
97762 <TD width=15% BGCOLOR=#FBF5EF>
97763 <B>3</B>
97764 </TD>
97765 <TD width=35% BGCOLOR=#FBF5EF>
97766 <B>Enable level shifters for PSS user inputs to FPGA in FPGA tile 0, drives slcr_fpga_if_ctrl0[1:0].</B>
97767 </TD>
97768 </TR>
97769 <TR valign="top">
97770 <TD width=15% BGCOLOR=#FBF5EF>
97771 <B>USER_INP_ICT_EN_1</B>
97772 </TD>
97773 <TD width=15% BGCOLOR=#FBF5EF>
97774 <B>3:2</B>
97775 </TD>
97776 <TD width=10% BGCOLOR=#FBF5EF>
97777 <B>c</B>
97778 </TD>
97779 <TD width=10% BGCOLOR=#FBF5EF>
97780 <B>3</B>
97781 </TD>
97782 <TD width=15% BGCOLOR=#FBF5EF>
97783 <B>c</B>
97784 </TD>
97785 <TD width=35% BGCOLOR=#FBF5EF>
97786 <B>Enable level shifters for PSS user inputs to FPGA in FPGA tile 1, drives slcr_fpga_if_ctrl1[1:0].</B>
97787 </TD>
97788 </TR>
97789 <TR valign="top">
97790 <TD width=15% BGCOLOR=#C0C0C0>
97791 <B>LVL_SHFTR_EN@0XF8000900</B>
97792 </TD>
97793 <TD width=15% BGCOLOR=#C0C0C0>
97794 <B>31:0</B>
97795 </TD>
97796 <TD width=10% BGCOLOR=#C0C0C0>
97797 <B>f</B>
97798 </TD>
97799 <TD width=10% BGCOLOR=#C0C0C0>
97800 <B></B>
97801 </TD>
97802 <TD width=15% BGCOLOR=#C0C0C0>
97803 <B>f</B>
97804 </TD>
97805 <TD width=35% BGCOLOR=#C0C0C0>
97806 <B>Level Shifters Enable</B>
97807 </TD>
97808 </TR>
97809 </TABLE>
97810 <P>
97811 <H1>FPGA RESETS TO 0</H1>
97812 <H2><a name="FPGA_RST_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA_RST_CTRL</a></H2>
97813 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97814 <TR valign="top">
97815 <TD width=15% BGCOLOR=#FFFF00>
97816 <B>Register Name</B>
97817 </TD>
97818 <TD width=15% BGCOLOR=#FFFF00>
97819 <B>Address</B>
97820 </TD>
97821 <TD width=10% BGCOLOR=#FFFF00>
97822 <B>Width</B>
97823 </TD>
97824 <TD width=10% BGCOLOR=#FFFF00>
97825 <B>Type</B>
97826 </TD>
97827 <TD width=15% BGCOLOR=#FFFF00>
97828 <B>Reset Value</B>
97829 </TD>
97830 <TD width=35% BGCOLOR=#FFFF00>
97831 <B>Description</B>
97832 </TD>
97833 </TR>
97834 <TR valign="top">
97835 <TD width=15% BGCOLOR=#FBF5EF>
97836 <B>FPGA_RST_CTRL</B>
97837 </TD>
97838 <TD width=15% BGCOLOR=#FBF5EF>
97839 <B>0XF8000240</B>
97840 </TD>
97841 <TD width=10% BGCOLOR=#FBF5EF>
97842 <B>32</B>
97843 </TD>
97844 <TD width=10% BGCOLOR=#FBF5EF>
97845 <B>rw</B>
97846 </TD>
97847 <TD width=15% BGCOLOR=#FBF5EF>
97848 <B>0x00000000</B>
97849 </TD>
97850 <TD width=35% BGCOLOR=#FBF5EF>
97851 <B>--</B>
97852 </TD>
97853 </TR>
97854 </TABLE>
97855 <P>
97856 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
97857 <TR valign="top">
97858 <TD width=15% BGCOLOR=#C0FFC0>
97859 <B>Field Name</B>
97860 </TD>
97861 <TD width=15% BGCOLOR=#C0FFC0>
97862 <B>Bits</B>
97863 </TD>
97864 <TD width=10% BGCOLOR=#C0FFC0>
97865 <B>Mask</B>
97866 </TD>
97867 <TD width=10% BGCOLOR=#C0FFC0>
97868 <B>Value</B>
97869 </TD>
97870 <TD width=15% BGCOLOR=#C0FFC0>
97871 <B>Shifted Value</B>
97872 </TD>
97873 <TD width=35% BGCOLOR=#C0FFC0>
97874 <B>Description</B>
97875 </TD>
97876 </TR>
97877 <TR valign="top">
97878 <TD width=15% BGCOLOR=#FBF5EF>
97879 <B>reserved_3</B>
97880 </TD>
97881 <TD width=15% BGCOLOR=#FBF5EF>
97882 <B>31:25</B>
97883 </TD>
97884 <TD width=10% BGCOLOR=#FBF5EF>
97885 <B>fe000000</B>
97886 </TD>
97887 <TD width=10% BGCOLOR=#FBF5EF>
97888 <B>0</B>
97889 </TD>
97890 <TD width=15% BGCOLOR=#FBF5EF>
97891 <B>0</B>
97892 </TD>
97893 <TD width=35% BGCOLOR=#FBF5EF>
97894 <B>Reserved. Writes are ignored, read data is zero.</B>
97895 </TD>
97896 </TR>
97897 <TR valign="top">
97898 <TD width=15% BGCOLOR=#FBF5EF>
97899 <B>FPGA_ACP_RST</B>
97900 </TD>
97901 <TD width=15% BGCOLOR=#FBF5EF>
97902 <B>24:24</B>
97903 </TD>
97904 <TD width=10% BGCOLOR=#FBF5EF>
97905 <B>1000000</B>
97906 </TD>
97907 <TD width=10% BGCOLOR=#FBF5EF>
97908 <B>0</B>
97909 </TD>
97910 <TD width=15% BGCOLOR=#FBF5EF>
97911 <B>0</B>
97912 </TD>
97913 <TD width=35% BGCOLOR=#FBF5EF>
97914 <B>FPGA ACP port soft reset: 0: No reset 1: ACP AXI interface reset output asserted</B>
97915 </TD>
97916 </TR>
97917 <TR valign="top">
97918 <TD width=15% BGCOLOR=#FBF5EF>
97919 <B>FPGA_AXDS3_RST</B>
97920 </TD>
97921 <TD width=15% BGCOLOR=#FBF5EF>
97922 <B>23:23</B>
97923 </TD>
97924 <TD width=10% BGCOLOR=#FBF5EF>
97925 <B>800000</B>
97926 </TD>
97927 <TD width=10% BGCOLOR=#FBF5EF>
97928 <B>0</B>
97929 </TD>
97930 <TD width=15% BGCOLOR=#FBF5EF>
97931 <B>0</B>
97932 </TD>
97933 <TD width=35% BGCOLOR=#FBF5EF>
97934 <B>AXDS3AXI interface soft reset. On assertion of this reset, the AXDS3AXI interface reset output will be asserted. 0: No reset 1: AXDS3AXI interface reset output asserted</B>
97935 </TD>
97936 </TR>
97937 <TR valign="top">
97938 <TD width=15% BGCOLOR=#FBF5EF>
97939 <B>FPGA_AXDS2_RST</B>
97940 </TD>
97941 <TD width=15% BGCOLOR=#FBF5EF>
97942 <B>22:22</B>
97943 </TD>
97944 <TD width=10% BGCOLOR=#FBF5EF>
97945 <B>400000</B>
97946 </TD>
97947 <TD width=10% BGCOLOR=#FBF5EF>
97948 <B>0</B>
97949 </TD>
97950 <TD width=15% BGCOLOR=#FBF5EF>
97951 <B>0</B>
97952 </TD>
97953 <TD width=35% BGCOLOR=#FBF5EF>
97954 <B>AXDS2 AXI interface soft reset. On assertion of this reset, the AXDS2 AXI interface reset output will be asserted. 0: No reset 1: AXDS2 AXI interface reset output asserted</B>
97955 </TD>
97956 </TR>
97957 <TR valign="top">
97958 <TD width=15% BGCOLOR=#FBF5EF>
97959 <B>FPGA_AXDS1_RST</B>
97960 </TD>
97961 <TD width=15% BGCOLOR=#FBF5EF>
97962 <B>21:21</B>
97963 </TD>
97964 <TD width=10% BGCOLOR=#FBF5EF>
97965 <B>200000</B>
97966 </TD>
97967 <TD width=10% BGCOLOR=#FBF5EF>
97968 <B>0</B>
97969 </TD>
97970 <TD width=15% BGCOLOR=#FBF5EF>
97971 <B>0</B>
97972 </TD>
97973 <TD width=35% BGCOLOR=#FBF5EF>
97974 <B>AXDS1 AXI interface soft reset. On assertion of this reset, the AXDS1 AXI interface reset output will be asserted. 0: No reset 1: AXDS1 AXI interface reset output asserted</B>
97975 </TD>
97976 </TR>
97977 <TR valign="top">
97978 <TD width=15% BGCOLOR=#FBF5EF>
97979 <B>FPGA_AXDS0_RST</B>
97980 </TD>
97981 <TD width=15% BGCOLOR=#FBF5EF>
97982 <B>20:20</B>
97983 </TD>
97984 <TD width=10% BGCOLOR=#FBF5EF>
97985 <B>100000</B>
97986 </TD>
97987 <TD width=10% BGCOLOR=#FBF5EF>
97988 <B>0</B>
97989 </TD>
97990 <TD width=15% BGCOLOR=#FBF5EF>
97991 <B>0</B>
97992 </TD>
97993 <TD width=35% BGCOLOR=#FBF5EF>
97994 <B>AXDS0 AXI interface soft reset. On assertion of this reset, the AXDS0 AXI interface reset output will be asserted. 0: No reset 1: AXDS0 AXI interface reset output asserted</B>
97995 </TD>
97996 </TR>
97997 <TR valign="top">
97998 <TD width=15% BGCOLOR=#FBF5EF>
97999 <B>reserved_2</B>
98000 </TD>
98001 <TD width=15% BGCOLOR=#FBF5EF>
98002 <B>19:18</B>
98003 </TD>
98004 <TD width=10% BGCOLOR=#FBF5EF>
98005 <B>c0000</B>
98006 </TD>
98007 <TD width=10% BGCOLOR=#FBF5EF>
98008 <B>0</B>
98009 </TD>
98010 <TD width=15% BGCOLOR=#FBF5EF>
98011 <B>0</B>
98012 </TD>
98013 <TD width=35% BGCOLOR=#FBF5EF>
98014 <B>Reserved. Writes are ignored, read data is zero.</B>
98015 </TD>
98016 </TR>
98017 <TR valign="top">
98018 <TD width=15% BGCOLOR=#FBF5EF>
98019 <B>FSSW1_FPGA_RST</B>
98020 </TD>
98021 <TD width=15% BGCOLOR=#FBF5EF>
98022 <B>17:17</B>
98023 </TD>
98024 <TD width=10% BGCOLOR=#FBF5EF>
98025 <B>20000</B>
98026 </TD>
98027 <TD width=10% BGCOLOR=#FBF5EF>
98028 <B>0</B>
98029 </TD>
98030 <TD width=15% BGCOLOR=#FBF5EF>
98031 <B>0</B>
98032 </TD>
98033 <TD width=35% BGCOLOR=#FBF5EF>
98034 <B>General purpose FPGA slave interface 1 soft reset. On assertion of this reset, the FPGA slave interface 1 reset will be asserted. 0: No reset 1: FPGA slave interface 1 reset is asserted</B>
98035 </TD>
98036 </TR>
98037 <TR valign="top">
98038 <TD width=15% BGCOLOR=#FBF5EF>
98039 <B>FSSW0_FPGA_RST</B>
98040 </TD>
98041 <TD width=15% BGCOLOR=#FBF5EF>
98042 <B>16:16</B>
98043 </TD>
98044 <TD width=10% BGCOLOR=#FBF5EF>
98045 <B>10000</B>
98046 </TD>
98047 <TD width=10% BGCOLOR=#FBF5EF>
98048 <B>0</B>
98049 </TD>
98050 <TD width=15% BGCOLOR=#FBF5EF>
98051 <B>0</B>
98052 </TD>
98053 <TD width=35% BGCOLOR=#FBF5EF>
98054 <B>General purpose FPGA slave interface 0 soft reset. On assertion of this reset, the FPGA slave interface 0 reset will be asserted. 0: No reset 1: FPGA slave interface 0 reset is asserted</B>
98055 </TD>
98056 </TR>
98057 <TR valign="top">
98058 <TD width=15% BGCOLOR=#FBF5EF>
98059 <B>reserved_1</B>
98060 </TD>
98061 <TD width=15% BGCOLOR=#FBF5EF>
98062 <B>15:14</B>
98063 </TD>
98064 <TD width=10% BGCOLOR=#FBF5EF>
98065 <B>c000</B>
98066 </TD>
98067 <TD width=10% BGCOLOR=#FBF5EF>
98068 <B>0</B>
98069 </TD>
98070 <TD width=15% BGCOLOR=#FBF5EF>
98071 <B>0</B>
98072 </TD>
98073 <TD width=35% BGCOLOR=#FBF5EF>
98074 <B>Reserved. Writes are ignored, read data is zero.</B>
98075 </TD>
98076 </TR>
98077 <TR valign="top">
98078 <TD width=15% BGCOLOR=#FBF5EF>
98079 <B>FPGA_FMSW1_RST</B>
98080 </TD>
98081 <TD width=15% BGCOLOR=#FBF5EF>
98082 <B>13:13</B>
98083 </TD>
98084 <TD width=10% BGCOLOR=#FBF5EF>
98085 <B>2000</B>
98086 </TD>
98087 <TD width=10% BGCOLOR=#FBF5EF>
98088 <B>0</B>
98089 </TD>
98090 <TD width=15% BGCOLOR=#FBF5EF>
98091 <B>0</B>
98092 </TD>
98093 <TD width=35% BGCOLOR=#FBF5EF>
98094 <B>General purpose FPGA master interface: 1: soft reset. On assertion of this reset, the FPGA master interface 1 reset will be asserted. 0: No reset 1: FPGA master interface 1 reset is asserted</B>
98095 </TD>
98096 </TR>
98097 <TR valign="top">
98098 <TD width=15% BGCOLOR=#FBF5EF>
98099 <B>FPGA_FMSW0_RST</B>
98100 </TD>
98101 <TD width=15% BGCOLOR=#FBF5EF>
98102 <B>12:12</B>
98103 </TD>
98104 <TD width=10% BGCOLOR=#FBF5EF>
98105 <B>1000</B>
98106 </TD>
98107 <TD width=10% BGCOLOR=#FBF5EF>
98108 <B>0</B>
98109 </TD>
98110 <TD width=15% BGCOLOR=#FBF5EF>
98111 <B>0</B>
98112 </TD>
98113 <TD width=35% BGCOLOR=#FBF5EF>
98114 <B>General purpose FPGA master interface 0 soft reset. On assertion of this reset, the FPGA master interface 0 reset will be asserted. 0: No reset 1: FPGA master interface 0 reset is asserted.</B>
98115 </TD>
98116 </TR>
98117 <TR valign="top">
98118 <TD width=15% BGCOLOR=#FBF5EF>
98119 <B>FPGA_DMA3_RST</B>
98120 </TD>
98121 <TD width=15% BGCOLOR=#FBF5EF>
98122 <B>11:11</B>
98123 </TD>
98124 <TD width=10% BGCOLOR=#FBF5EF>
98125 <B>800</B>
98126 </TD>
98127 <TD width=10% BGCOLOR=#FBF5EF>
98128 <B>0</B>
98129 </TD>
98130 <TD width=15% BGCOLOR=#FBF5EF>
98131 <B>0</B>
98132 </TD>
98133 <TD width=35% BGCOLOR=#FBF5EF>
98134 <B>FPGA DMA 3 peripheral request soft reset. On assertion of this reset, the FPGA DMA 3 peripheral request reset output will be asserted. 0: No reset 1: FPGA DMA 3 peripheral request reset output asserted</B>
98135 </TD>
98136 </TR>
98137 <TR valign="top">
98138 <TD width=15% BGCOLOR=#FBF5EF>
98139 <B>FPGA_DMA2_RST</B>
98140 </TD>
98141 <TD width=15% BGCOLOR=#FBF5EF>
98142 <B>10:10</B>
98143 </TD>
98144 <TD width=10% BGCOLOR=#FBF5EF>
98145 <B>400</B>
98146 </TD>
98147 <TD width=10% BGCOLOR=#FBF5EF>
98148 <B>0</B>
98149 </TD>
98150 <TD width=15% BGCOLOR=#FBF5EF>
98151 <B>0</B>
98152 </TD>
98153 <TD width=35% BGCOLOR=#FBF5EF>
98154 <B>FPGA DMA 2 peripheral request soft reset. On assertion of this reset, the FPGA DMA 2 peripheral request reset output will be asserted. 0: No reset 1: FPGA DMA 2 peripheral request reset output asserted</B>
98155 </TD>
98156 </TR>
98157 <TR valign="top">
98158 <TD width=15% BGCOLOR=#FBF5EF>
98159 <B>FPGA_DMA1_RST</B>
98160 </TD>
98161 <TD width=15% BGCOLOR=#FBF5EF>
98162 <B>9:9</B>
98163 </TD>
98164 <TD width=10% BGCOLOR=#FBF5EF>
98165 <B>200</B>
98166 </TD>
98167 <TD width=10% BGCOLOR=#FBF5EF>
98168 <B>0</B>
98169 </TD>
98170 <TD width=15% BGCOLOR=#FBF5EF>
98171 <B>0</B>
98172 </TD>
98173 <TD width=35% BGCOLOR=#FBF5EF>
98174 <B>FPGA DMA 1 peripheral request soft reset. On assertion of this reset, the FPGA DMA 1 peripheral request reset output will be asserted. 0: No reset 1: FPGA DMA 1 peripheral request reset output asserted</B>
98175 </TD>
98176 </TR>
98177 <TR valign="top">
98178 <TD width=15% BGCOLOR=#FBF5EF>
98179 <B>FPGA_DMA0_RST</B>
98180 </TD>
98181 <TD width=15% BGCOLOR=#FBF5EF>
98182 <B>8:8</B>
98183 </TD>
98184 <TD width=10% BGCOLOR=#FBF5EF>
98185 <B>100</B>
98186 </TD>
98187 <TD width=10% BGCOLOR=#FBF5EF>
98188 <B>0</B>
98189 </TD>
98190 <TD width=15% BGCOLOR=#FBF5EF>
98191 <B>0</B>
98192 </TD>
98193 <TD width=35% BGCOLOR=#FBF5EF>
98194 <B>FPGA DMA 0 peripheral request soft reset. On assertion of this reset, the FPGA DMA 0 peripheral request reset output will be asserted. 0: No reset 1: FPGA DMA 0 peripheral request reset output asserted</B>
98195 </TD>
98196 </TR>
98197 <TR valign="top">
98198 <TD width=15% BGCOLOR=#FBF5EF>
98199 <B>reserved</B>
98200 </TD>
98201 <TD width=15% BGCOLOR=#FBF5EF>
98202 <B>7:4</B>
98203 </TD>
98204 <TD width=10% BGCOLOR=#FBF5EF>
98205 <B>f0</B>
98206 </TD>
98207 <TD width=10% BGCOLOR=#FBF5EF>
98208 <B>0</B>
98209 </TD>
98210 <TD width=15% BGCOLOR=#FBF5EF>
98211 <B>0</B>
98212 </TD>
98213 <TD width=35% BGCOLOR=#FBF5EF>
98214 <B>Reserved. Writes are ignored, read data is zero.</B>
98215 </TD>
98216 </TR>
98217 <TR valign="top">
98218 <TD width=15% BGCOLOR=#FBF5EF>
98219 <B>FPGA3_OUT_RST</B>
98220 </TD>
98221 <TD width=15% BGCOLOR=#FBF5EF>
98222 <B>3:3</B>
98223 </TD>
98224 <TD width=10% BGCOLOR=#FBF5EF>
98225 <B>8</B>
98226 </TD>
98227 <TD width=10% BGCOLOR=#FBF5EF>
98228 <B>0</B>
98229 </TD>
98230 <TD width=15% BGCOLOR=#FBF5EF>
98231 <B>0</B>
98232 </TD>
98233 <TD width=35% BGCOLOR=#FBF5EF>
98234 <B>FPGA3software reset. On assertion of this reset, the FPGA 3 top level reset output will be asserted. 0: No reset 1: FPGA 3 top level reset output asserted</B>
98235 </TD>
98236 </TR>
98237 <TR valign="top">
98238 <TD width=15% BGCOLOR=#FBF5EF>
98239 <B>FPGA2_OUT_RST</B>
98240 </TD>
98241 <TD width=15% BGCOLOR=#FBF5EF>
98242 <B>2:2</B>
98243 </TD>
98244 <TD width=10% BGCOLOR=#FBF5EF>
98245 <B>4</B>
98246 </TD>
98247 <TD width=10% BGCOLOR=#FBF5EF>
98248 <B>0</B>
98249 </TD>
98250 <TD width=15% BGCOLOR=#FBF5EF>
98251 <B>0</B>
98252 </TD>
98253 <TD width=35% BGCOLOR=#FBF5EF>
98254 <B>FPGA2 software reset. On assertion of this reset, the FPGA 2 top level reset output will be asserted. 0: No reset 1: FPGA 2 top level reset output asserted</B>
98255 </TD>
98256 </TR>
98257 <TR valign="top">
98258 <TD width=15% BGCOLOR=#FBF5EF>
98259 <B>FPGA1_OUT_RST</B>
98260 </TD>
98261 <TD width=15% BGCOLOR=#FBF5EF>
98262 <B>1:1</B>
98263 </TD>
98264 <TD width=10% BGCOLOR=#FBF5EF>
98265 <B>2</B>
98266 </TD>
98267 <TD width=10% BGCOLOR=#FBF5EF>
98268 <B>0</B>
98269 </TD>
98270 <TD width=15% BGCOLOR=#FBF5EF>
98271 <B>0</B>
98272 </TD>
98273 <TD width=35% BGCOLOR=#FBF5EF>
98274 <B>FPGA1 software reset. On assertion of this reset, the FPGA 1 top level reset output will be asserted. 0: No reset 1: FPGA 1 top level reset output asserted</B>
98275 </TD>
98276 </TR>
98277 <TR valign="top">
98278 <TD width=15% BGCOLOR=#FBF5EF>
98279 <B>FPGA0_OUT_RST</B>
98280 </TD>
98281 <TD width=15% BGCOLOR=#FBF5EF>
98282 <B>0:0</B>
98283 </TD>
98284 <TD width=10% BGCOLOR=#FBF5EF>
98285 <B>1</B>
98286 </TD>
98287 <TD width=10% BGCOLOR=#FBF5EF>
98288 <B>0</B>
98289 </TD>
98290 <TD width=15% BGCOLOR=#FBF5EF>
98291 <B>0</B>
98292 </TD>
98293 <TD width=35% BGCOLOR=#FBF5EF>
98294 <B>FPGA0 software reset. On assertion of this reset, the FPGA 0 top level reset output will be asserted. 0: No reset 1: FPGA 0 top level reset output asserted</B>
98295 </TD>
98296 </TR>
98297 <TR valign="top">
98298 <TD width=15% BGCOLOR=#C0C0C0>
98299 <B>FPGA_RST_CTRL@0XF8000240</B>
98300 </TD>
98301 <TD width=15% BGCOLOR=#C0C0C0>
98302 <B>31:0</B>
98303 </TD>
98304 <TD width=10% BGCOLOR=#C0C0C0>
98305 <B>ffffffff</B>
98306 </TD>
98307 <TD width=10% BGCOLOR=#C0C0C0>
98308 <B></B>
98309 </TD>
98310 <TD width=15% BGCOLOR=#C0C0C0>
98311 <B>0</B>
98312 </TD>
98313 <TD width=35% BGCOLOR=#C0C0C0>
98314 <B>FPGA Software Reset Control</B>
98315 </TD>
98316 </TR>
98317 </TABLE>
98318 <P>
98319 <H1>AFI REGISTERS</H1>
98320 <H1>AFI0 REGISTERS</H1>
98321 <H1>AFI1 REGISTERS</H1>
98322 <H1>AFI2 REGISTERS</H1>
98323 <H1>AFI3 REGISTERS</H1>
98324 <H1>LOCK IT BACK</H1>
98325 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
98326 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98327 <TR valign="top">
98328 <TD width=15% BGCOLOR=#FFFF00>
98329 <B>Register Name</B>
98330 </TD>
98331 <TD width=15% BGCOLOR=#FFFF00>
98332 <B>Address</B>
98333 </TD>
98334 <TD width=10% BGCOLOR=#FFFF00>
98335 <B>Width</B>
98336 </TD>
98337 <TD width=10% BGCOLOR=#FFFF00>
98338 <B>Type</B>
98339 </TD>
98340 <TD width=15% BGCOLOR=#FFFF00>
98341 <B>Reset Value</B>
98342 </TD>
98343 <TD width=35% BGCOLOR=#FFFF00>
98344 <B>Description</B>
98345 </TD>
98346 </TR>
98347 <TR valign="top">
98348 <TD width=15% BGCOLOR=#FBF5EF>
98349 <B>SLCR_LOCK</B>
98350 </TD>
98351 <TD width=15% BGCOLOR=#FBF5EF>
98352 <B>0XF8000004</B>
98353 </TD>
98354 <TD width=10% BGCOLOR=#FBF5EF>
98355 <B>32</B>
98356 </TD>
98357 <TD width=10% BGCOLOR=#FBF5EF>
98358 <B>rw</B>
98359 </TD>
98360 <TD width=15% BGCOLOR=#FBF5EF>
98361 <B>0x00000000</B>
98362 </TD>
98363 <TD width=35% BGCOLOR=#FBF5EF>
98364 <B>--</B>
98365 </TD>
98366 </TR>
98367 </TABLE>
98368 <P>
98369 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98370 <TR valign="top">
98371 <TD width=15% BGCOLOR=#C0FFC0>
98372 <B>Field Name</B>
98373 </TD>
98374 <TD width=15% BGCOLOR=#C0FFC0>
98375 <B>Bits</B>
98376 </TD>
98377 <TD width=10% BGCOLOR=#C0FFC0>
98378 <B>Mask</B>
98379 </TD>
98380 <TD width=10% BGCOLOR=#C0FFC0>
98381 <B>Value</B>
98382 </TD>
98383 <TD width=15% BGCOLOR=#C0FFC0>
98384 <B>Shifted Value</B>
98385 </TD>
98386 <TD width=35% BGCOLOR=#C0FFC0>
98387 <B>Description</B>
98388 </TD>
98389 </TR>
98390 <TR valign="top">
98391 <TD width=15% BGCOLOR=#FBF5EF>
98392 <B>LOCK_KEY</B>
98393 </TD>
98394 <TD width=15% BGCOLOR=#FBF5EF>
98395 <B>15:0</B>
98396 </TD>
98397 <TD width=10% BGCOLOR=#FBF5EF>
98398 <B>ffff</B>
98399 </TD>
98400 <TD width=10% BGCOLOR=#FBF5EF>
98401 <B>767b</B>
98402 </TD>
98403 <TD width=15% BGCOLOR=#FBF5EF>
98404 <B>767b</B>
98405 </TD>
98406 <TD width=35% BGCOLOR=#FBF5EF>
98407 <B>When write data contains the lock key value of 0x767B, the write protection mode is enabled. All registers defined in SLCR are write protected until unlocked again through the SLCR_UNLOCK register. A read of this register returns zero.</B>
98408 </TD>
98409 </TR>
98410 <TR valign="top">
98411 <TD width=15% BGCOLOR=#C0C0C0>
98412 <B>SLCR_LOCK@0XF8000004</B>
98413 </TD>
98414 <TD width=15% BGCOLOR=#C0C0C0>
98415 <B>31:0</B>
98416 </TD>
98417 <TD width=10% BGCOLOR=#C0C0C0>
98418 <B>ffff</B>
98419 </TD>
98420 <TD width=10% BGCOLOR=#C0C0C0>
98421 <B></B>
98422 </TD>
98423 <TD width=15% BGCOLOR=#C0C0C0>
98424 <B>767b</B>
98425 </TD>
98426 <TD width=35% BGCOLOR=#C0C0C0>
98427 <B>SLCR Write Protection Lock</B>
98428 </TD>
98429 </TR>
98430 </TABLE>
98431 <P>
98432 </TABLE>
98433 <P>
98434 <H2><a name="ps7_debug_2_0">ps7_debug_2_0</a></H2>
98435 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98436 <TR valign="top">
98437 <TD width=15% BGCOLOR=#FFC0FF>
98438 <B>Register Name</B>
98439 </TD>
98440 <TD width=15% BGCOLOR=#FFC0FF>
98441 <B>Address</B>
98442 </TD>
98443 <TD width=10% BGCOLOR=#FFC0FF>
98444 <B>Width</B>
98445 </TD>
98446 <TD width=10% BGCOLOR=#FFC0FF>
98447 <B>Type</B>
98448 </TD>
98449 <TD width=15% BGCOLOR=#FFC0FF>
98450 <B>Reset Value</B>
98451 </TD>
98452 <TD width=35% BGCOLOR=#FFC0FF>
98453 <B>Description</B>
98454 </TD>
98455 </TR>
98456 <TR valign="top">
98457 <TD width=15% BGCOLOR=#FBF5EF>
98458 <A href="#LAR">
98459 LAR
98460 </A>
98461 </TD>
98462 <TD width=15% BGCOLOR=#FBF5EF>
98463 <B>0XF8898FB0</B>
98464 </TD>
98465 <TD width=10% BGCOLOR=#FBF5EF>
98466 <B>32</B>
98467 </TD>
98468 <TD width=10% BGCOLOR=#FBF5EF>
98469 <B>WO</B>
98470 </TD>
98471 <TD width=15% BGCOLOR=#FBF5EF>
98472 <B>0x000000</B>
98473 </TD>
98474 <TD width=35% BGCOLOR=#FBF5EF>
98475 <B>Lock Access Register</B>
98476 </TD>
98477 </TR>
98478 <TR valign="top">
98479 <TD width=15% BGCOLOR=#FBF5EF>
98480 <A href="#LAR">
98481 LAR
98482 </A>
98483 </TD>
98484 <TD width=15% BGCOLOR=#FBF5EF>
98485 <B>0XF8899FB0</B>
98486 </TD>
98487 <TD width=10% BGCOLOR=#FBF5EF>
98488 <B>32</B>
98489 </TD>
98490 <TD width=10% BGCOLOR=#FBF5EF>
98491 <B>WO</B>
98492 </TD>
98493 <TD width=15% BGCOLOR=#FBF5EF>
98494 <B>0x000000</B>
98495 </TD>
98496 <TD width=35% BGCOLOR=#FBF5EF>
98497 <B>Lock Access Register</B>
98498 </TD>
98499 </TR>
98500 <TR valign="top">
98501 <TD width=15% BGCOLOR=#FBF5EF>
98502 <A href="#LAR">
98503 LAR
98504 </A>
98505 </TD>
98506 <TD width=15% BGCOLOR=#FBF5EF>
98507 <B>0XF8809FB0</B>
98508 </TD>
98509 <TD width=10% BGCOLOR=#FBF5EF>
98510 <B>32</B>
98511 </TD>
98512 <TD width=10% BGCOLOR=#FBF5EF>
98513 <B>WO</B>
98514 </TD>
98515 <TD width=15% BGCOLOR=#FBF5EF>
98516 <B>0x000000</B>
98517 </TD>
98518 <TD width=35% BGCOLOR=#FBF5EF>
98519 <B>Lock Access Register</B>
98520 </TD>
98521 </TR>
98522 </TABLE>
98523 <P>
98524 <H2><a name="ps7_debug_2_0">ps7_debug_2_0</a></H2>
98525 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98526 <TR valign="top">
98527 <TD width=15% BGCOLOR=#FFC0FF>
98528 <B>Register Name</B>
98529 </TD>
98530 <TD width=15% BGCOLOR=#FFC0FF>
98531 <B>Address</B>
98532 </TD>
98533 <TD width=10% BGCOLOR=#FFC0FF>
98534 <B>Width</B>
98535 </TD>
98536 <TD width=10% BGCOLOR=#FFC0FF>
98537 <B>Type</B>
98538 </TD>
98539 <TD width=15% BGCOLOR=#FFC0FF>
98540 <B>Reset Value</B>
98541 </TD>
98542 <TD width=35% BGCOLOR=#FFC0FF>
98543 <B>Description</B>
98544 </TD>
98545 </TR>
98546 <H1>CROSS TRIGGER CONFIGURATIONS</H1>
98547 <H1>UNLOCKING CTI REGISTERS</H1>
98548 <H2><a name="LAR">Register (<A href=#mod___slcr> slcr </A>)LAR</a></H2>
98549 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98550 <TR valign="top">
98551 <TD width=15% BGCOLOR=#FFFF00>
98552 <B>Register Name</B>
98553 </TD>
98554 <TD width=15% BGCOLOR=#FFFF00>
98555 <B>Address</B>
98556 </TD>
98557 <TD width=10% BGCOLOR=#FFFF00>
98558 <B>Width</B>
98559 </TD>
98560 <TD width=10% BGCOLOR=#FFFF00>
98561 <B>Type</B>
98562 </TD>
98563 <TD width=15% BGCOLOR=#FFFF00>
98564 <B>Reset Value</B>
98565 </TD>
98566 <TD width=35% BGCOLOR=#FFFF00>
98567 <B>Description</B>
98568 </TD>
98569 </TR>
98570 <TR valign="top">
98571 <TD width=15% BGCOLOR=#FBF5EF>
98572 <B>LAR</B>
98573 </TD>
98574 <TD width=15% BGCOLOR=#FBF5EF>
98575 <B>0XF8898FB0</B>
98576 </TD>
98577 <TD width=10% BGCOLOR=#FBF5EF>
98578 <B>32</B>
98579 </TD>
98580 <TD width=10% BGCOLOR=#FBF5EF>
98581 <B>rw</B>
98582 </TD>
98583 <TD width=15% BGCOLOR=#FBF5EF>
98584 <B>0x00000000</B>
98585 </TD>
98586 <TD width=35% BGCOLOR=#FBF5EF>
98587 <B>--</B>
98588 </TD>
98589 </TR>
98590 </TABLE>
98591 <P>
98592 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98593 <TR valign="top">
98594 <TD width=15% BGCOLOR=#C0FFC0>
98595 <B>Field Name</B>
98596 </TD>
98597 <TD width=15% BGCOLOR=#C0FFC0>
98598 <B>Bits</B>
98599 </TD>
98600 <TD width=10% BGCOLOR=#C0FFC0>
98601 <B>Mask</B>
98602 </TD>
98603 <TD width=10% BGCOLOR=#C0FFC0>
98604 <B>Value</B>
98605 </TD>
98606 <TD width=15% BGCOLOR=#C0FFC0>
98607 <B>Shifted Value</B>
98608 </TD>
98609 <TD width=35% BGCOLOR=#C0FFC0>
98610 <B>Description</B>
98611 </TD>
98612 </TR>
98613 <TR valign="top">
98614 <TD width=15% BGCOLOR=#FBF5EF>
98615 <B>KEY</B>
98616 </TD>
98617 <TD width=15% BGCOLOR=#FBF5EF>
98618 <B>31:0</B>
98619 </TD>
98620 <TD width=10% BGCOLOR=#FBF5EF>
98621 <B>ffffffff</B>
98622 </TD>
98623 <TD width=10% BGCOLOR=#FBF5EF>
98624 <B>c5acce55</B>
98625 </TD>
98626 <TD width=15% BGCOLOR=#FBF5EF>
98627 <B>c5acce55</B>
98628 </TD>
98629 <TD width=35% BGCOLOR=#FBF5EF>
98630 <B>Write Access Code. Write behavior depends on PADDRDBG31 pin: - PADDRDBG31=0 (lower 2GB): After reset (via PRESETDBGn), CTI is locked, i.e., writes to all other registers using lower 2GB addresses are ignored. To unlock, 0xC5ACCE55 must be written this register. After the required registers are written, to lock again, write a value other than 0xC5ACCE55 to this register. - PADDRDBG31=1 (upper 2GB): CTI is unlocked when upper 2GB addresses are used to write to all the registers. However, write to this register is ignored using a upper 2GB address! Note: read from this register always returns 0, regardless of PADDRDBG31.</B>
98631 </TD>
98632 </TR>
98633 <TR valign="top">
98634 <TD width=15% BGCOLOR=#C0C0C0>
98635 <B>LAR@0XF8898FB0</B>
98636 </TD>
98637 <TD width=15% BGCOLOR=#C0C0C0>
98638 <B>31:0</B>
98639 </TD>
98640 <TD width=10% BGCOLOR=#C0C0C0>
98641 <B>ffffffff</B>
98642 </TD>
98643 <TD width=10% BGCOLOR=#C0C0C0>
98644 <B></B>
98645 </TD>
98646 <TD width=15% BGCOLOR=#C0C0C0>
98647 <B>c5acce55</B>
98648 </TD>
98649 <TD width=35% BGCOLOR=#C0C0C0>
98650 <B>Lock Access Register</B>
98651 </TD>
98652 </TR>
98653 </TABLE>
98654 <P>
98655 <H2><a name="LAR">Register (<A href=#mod___slcr> slcr </A>)LAR</a></H2>
98656 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98657 <TR valign="top">
98658 <TD width=15% BGCOLOR=#FFFF00>
98659 <B>Register Name</B>
98660 </TD>
98661 <TD width=15% BGCOLOR=#FFFF00>
98662 <B>Address</B>
98663 </TD>
98664 <TD width=10% BGCOLOR=#FFFF00>
98665 <B>Width</B>
98666 </TD>
98667 <TD width=10% BGCOLOR=#FFFF00>
98668 <B>Type</B>
98669 </TD>
98670 <TD width=15% BGCOLOR=#FFFF00>
98671 <B>Reset Value</B>
98672 </TD>
98673 <TD width=35% BGCOLOR=#FFFF00>
98674 <B>Description</B>
98675 </TD>
98676 </TR>
98677 <TR valign="top">
98678 <TD width=15% BGCOLOR=#FBF5EF>
98679 <B>LAR</B>
98680 </TD>
98681 <TD width=15% BGCOLOR=#FBF5EF>
98682 <B>0XF8899FB0</B>
98683 </TD>
98684 <TD width=10% BGCOLOR=#FBF5EF>
98685 <B>32</B>
98686 </TD>
98687 <TD width=10% BGCOLOR=#FBF5EF>
98688 <B>rw</B>
98689 </TD>
98690 <TD width=15% BGCOLOR=#FBF5EF>
98691 <B>0x00000000</B>
98692 </TD>
98693 <TD width=35% BGCOLOR=#FBF5EF>
98694 <B>--</B>
98695 </TD>
98696 </TR>
98697 </TABLE>
98698 <P>
98699 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98700 <TR valign="top">
98701 <TD width=15% BGCOLOR=#C0FFC0>
98702 <B>Field Name</B>
98703 </TD>
98704 <TD width=15% BGCOLOR=#C0FFC0>
98705 <B>Bits</B>
98706 </TD>
98707 <TD width=10% BGCOLOR=#C0FFC0>
98708 <B>Mask</B>
98709 </TD>
98710 <TD width=10% BGCOLOR=#C0FFC0>
98711 <B>Value</B>
98712 </TD>
98713 <TD width=15% BGCOLOR=#C0FFC0>
98714 <B>Shifted Value</B>
98715 </TD>
98716 <TD width=35% BGCOLOR=#C0FFC0>
98717 <B>Description</B>
98718 </TD>
98719 </TR>
98720 <TR valign="top">
98721 <TD width=15% BGCOLOR=#FBF5EF>
98722 <B>KEY</B>
98723 </TD>
98724 <TD width=15% BGCOLOR=#FBF5EF>
98725 <B>31:0</B>
98726 </TD>
98727 <TD width=10% BGCOLOR=#FBF5EF>
98728 <B>ffffffff</B>
98729 </TD>
98730 <TD width=10% BGCOLOR=#FBF5EF>
98731 <B>c5acce55</B>
98732 </TD>
98733 <TD width=15% BGCOLOR=#FBF5EF>
98734 <B>c5acce55</B>
98735 </TD>
98736 <TD width=35% BGCOLOR=#FBF5EF>
98737 <B>Write Access Code. Write behavior depends on PADDRDBG31 pin: - PADDRDBG31=0 (lower 2GB): After reset (via PRESETDBGn), CTI is locked, i.e., writes to all other registers using lower 2GB addresses are ignored. To unlock, 0xC5ACCE55 must be written this register. After the required registers are written, to lock again, write a value other than 0xC5ACCE55 to this register. - PADDRDBG31=1 (upper 2GB): CTI is unlocked when upper 2GB addresses are used to write to all the registers. However, write to this register is ignored using a upper 2GB address! Note: read from this register always returns 0, regardless of PADDRDBG31.</B>
98738 </TD>
98739 </TR>
98740 <TR valign="top">
98741 <TD width=15% BGCOLOR=#C0C0C0>
98742 <B>LAR@0XF8899FB0</B>
98743 </TD>
98744 <TD width=15% BGCOLOR=#C0C0C0>
98745 <B>31:0</B>
98746 </TD>
98747 <TD width=10% BGCOLOR=#C0C0C0>
98748 <B>ffffffff</B>
98749 </TD>
98750 <TD width=10% BGCOLOR=#C0C0C0>
98751 <B></B>
98752 </TD>
98753 <TD width=15% BGCOLOR=#C0C0C0>
98754 <B>c5acce55</B>
98755 </TD>
98756 <TD width=35% BGCOLOR=#C0C0C0>
98757 <B>Lock Access Register</B>
98758 </TD>
98759 </TR>
98760 </TABLE>
98761 <P>
98762 <H2><a name="LAR">Register (<A href=#mod___slcr> slcr </A>)LAR</a></H2>
98763 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98764 <TR valign="top">
98765 <TD width=15% BGCOLOR=#FFFF00>
98766 <B>Register Name</B>
98767 </TD>
98768 <TD width=15% BGCOLOR=#FFFF00>
98769 <B>Address</B>
98770 </TD>
98771 <TD width=10% BGCOLOR=#FFFF00>
98772 <B>Width</B>
98773 </TD>
98774 <TD width=10% BGCOLOR=#FFFF00>
98775 <B>Type</B>
98776 </TD>
98777 <TD width=15% BGCOLOR=#FFFF00>
98778 <B>Reset Value</B>
98779 </TD>
98780 <TD width=35% BGCOLOR=#FFFF00>
98781 <B>Description</B>
98782 </TD>
98783 </TR>
98784 <TR valign="top">
98785 <TD width=15% BGCOLOR=#FBF5EF>
98786 <B>LAR</B>
98787 </TD>
98788 <TD width=15% BGCOLOR=#FBF5EF>
98789 <B>0XF8809FB0</B>
98790 </TD>
98791 <TD width=10% BGCOLOR=#FBF5EF>
98792 <B>32</B>
98793 </TD>
98794 <TD width=10% BGCOLOR=#FBF5EF>
98795 <B>rw</B>
98796 </TD>
98797 <TD width=15% BGCOLOR=#FBF5EF>
98798 <B>0x00000000</B>
98799 </TD>
98800 <TD width=35% BGCOLOR=#FBF5EF>
98801 <B>--</B>
98802 </TD>
98803 </TR>
98804 </TABLE>
98805 <P>
98806 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98807 <TR valign="top">
98808 <TD width=15% BGCOLOR=#C0FFC0>
98809 <B>Field Name</B>
98810 </TD>
98811 <TD width=15% BGCOLOR=#C0FFC0>
98812 <B>Bits</B>
98813 </TD>
98814 <TD width=10% BGCOLOR=#C0FFC0>
98815 <B>Mask</B>
98816 </TD>
98817 <TD width=10% BGCOLOR=#C0FFC0>
98818 <B>Value</B>
98819 </TD>
98820 <TD width=15% BGCOLOR=#C0FFC0>
98821 <B>Shifted Value</B>
98822 </TD>
98823 <TD width=35% BGCOLOR=#C0FFC0>
98824 <B>Description</B>
98825 </TD>
98826 </TR>
98827 <TR valign="top">
98828 <TD width=15% BGCOLOR=#FBF5EF>
98829 <B>KEY</B>
98830 </TD>
98831 <TD width=15% BGCOLOR=#FBF5EF>
98832 <B>31:0</B>
98833 </TD>
98834 <TD width=10% BGCOLOR=#FBF5EF>
98835 <B>ffffffff</B>
98836 </TD>
98837 <TD width=10% BGCOLOR=#FBF5EF>
98838 <B>c5acce55</B>
98839 </TD>
98840 <TD width=15% BGCOLOR=#FBF5EF>
98841 <B>c5acce55</B>
98842 </TD>
98843 <TD width=35% BGCOLOR=#FBF5EF>
98844 <B>Write Access Code. Write behavior depends on PADDRDBG31 pin: - PADDRDBG31=0 (lower 2GB): After reset (via PRESETDBGn), CTI is locked, i.e., writes to all other registers using lower 2GB addresses are ignored. To unlock, 0xC5ACCE55 must be written this register. After the required registers are written, to lock again, write a value other than 0xC5ACCE55 to this register. - PADDRDBG31=1 (upper 2GB): CTI is unlocked when upper 2GB addresses are used to write to all the registers. However, write to this register is ignored using a upper 2GB address! Note: read from this register always returns 0, regardless of PADDRDBG31.</B>
98845 </TD>
98846 </TR>
98847 <TR valign="top">
98848 <TD width=15% BGCOLOR=#C0C0C0>
98849 <B>LAR@0XF8809FB0</B>
98850 </TD>
98851 <TD width=15% BGCOLOR=#C0C0C0>
98852 <B>31:0</B>
98853 </TD>
98854 <TD width=10% BGCOLOR=#C0C0C0>
98855 <B>ffffffff</B>
98856 </TD>
98857 <TD width=10% BGCOLOR=#C0C0C0>
98858 <B></B>
98859 </TD>
98860 <TD width=15% BGCOLOR=#C0C0C0>
98861 <B>c5acce55</B>
98862 </TD>
98863 <TD width=35% BGCOLOR=#C0C0C0>
98864 <B>Lock Access Register</B>
98865 </TD>
98866 </TR>
98867 </TABLE>
98868 <P>
98869 <H1>ENABLING CTI MODULES AND CHANNELS</H1>
98870 <H1>MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS</H1>
98871 </TABLE>
98872 <P>
98873 </body>
98874 </head>
98875 </body>
98876 </html>
98877 <H2><a name="ps7_pll_init_data_1_0">ps7_pll_init_data_1_0</a></H2>
98878 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
98879 <TR valign="top">
98880 <TD width=15% BGCOLOR=#FFC0FF>
98881 <B>Register Name</B>
98882 </TD>
98883 <TD width=15% BGCOLOR=#FFC0FF>
98884 <B>Address</B>
98885 </TD>
98886 <TD width=10% BGCOLOR=#FFC0FF>
98887 <B>Width</B>
98888 </TD>
98889 <TD width=10% BGCOLOR=#FFC0FF>
98890 <B>Type</B>
98891 </TD>
98892 <TD width=15% BGCOLOR=#FFC0FF>
98893 <B>Reset Value</B>
98894 </TD>
98895 <TD width=35% BGCOLOR=#FFC0FF>
98896 <B>Description</B>
98897 </TD>
98898 </TR>
98899 <TR valign="top">
98900 <TD width=15% BGCOLOR=#FBF5EF>
98901 <A href="#SLCR_UNLOCK">
98902 SLCR_UNLOCK
98903 </A>
98904 </TD>
98905 <TD width=15% BGCOLOR=#FBF5EF>
98906 <B>0XF8000008</B>
98907 </TD>
98908 <TD width=10% BGCOLOR=#FBF5EF>
98909 <B>32</B>
98910 </TD>
98911 <TD width=10% BGCOLOR=#FBF5EF>
98912 <B>WO</B>
98913 </TD>
98914 <TD width=15% BGCOLOR=#FBF5EF>
98915 <B>0x000000</B>
98916 </TD>
98917 <TD width=35% BGCOLOR=#FBF5EF>
98918 <B>SLCR Write Protection Unlock</B>
98919 </TD>
98920 </TR>
98921 <TR valign="top">
98922 <TD width=15% BGCOLOR=#FBF5EF>
98923 <A href="#ARM_PLL_CFG">
98924 ARM_PLL_CFG
98925 </A>
98926 </TD>
98927 <TD width=15% BGCOLOR=#FBF5EF>
98928 <B>0XF8000110</B>
98929 </TD>
98930 <TD width=10% BGCOLOR=#FBF5EF>
98931 <B>32</B>
98932 </TD>
98933 <TD width=10% BGCOLOR=#FBF5EF>
98934 <B>RW</B>
98935 </TD>
98936 <TD width=15% BGCOLOR=#FBF5EF>
98937 <B>0x000000</B>
98938 </TD>
98939 <TD width=35% BGCOLOR=#FBF5EF>
98940 <B>ARM PLL Configuration</B>
98941 </TD>
98942 </TR>
98943 <TR valign="top">
98944 <TD width=15% BGCOLOR=#FBF5EF>
98945 <A href="#ARM_PLL_CTRL">
98946 ARM_PLL_CTRL
98947 </A>
98948 </TD>
98949 <TD width=15% BGCOLOR=#FBF5EF>
98950 <B>0XF8000100</B>
98951 </TD>
98952 <TD width=10% BGCOLOR=#FBF5EF>
98953 <B>32</B>
98954 </TD>
98955 <TD width=10% BGCOLOR=#FBF5EF>
98956 <B>RW</B>
98957 </TD>
98958 <TD width=15% BGCOLOR=#FBF5EF>
98959 <B>0x000000</B>
98960 </TD>
98961 <TD width=35% BGCOLOR=#FBF5EF>
98962 <B>ARM PLL Control</B>
98963 </TD>
98964 </TR>
98965 <TR valign="top">
98966 <TD width=15% BGCOLOR=#FBF5EF>
98967 <A href="#ARM_PLL_CTRL">
98968 ARM_PLL_CTRL
98969 </A>
98970 </TD>
98971 <TD width=15% BGCOLOR=#FBF5EF>
98972 <B>0XF8000100</B>
98973 </TD>
98974 <TD width=10% BGCOLOR=#FBF5EF>
98975 <B>32</B>
98976 </TD>
98977 <TD width=10% BGCOLOR=#FBF5EF>
98978 <B>RW</B>
98979 </TD>
98980 <TD width=15% BGCOLOR=#FBF5EF>
98981 <B>0x000000</B>
98982 </TD>
98983 <TD width=35% BGCOLOR=#FBF5EF>
98984 <B>ARM PLL Control</B>
98985 </TD>
98986 </TR>
98987 <TR valign="top">
98988 <TD width=15% BGCOLOR=#FBF5EF>
98989 <A href="#ARM_PLL_CTRL">
98990 ARM_PLL_CTRL
98991 </A>
98992 </TD>
98993 <TD width=15% BGCOLOR=#FBF5EF>
98994 <B>0XF8000100</B>
98995 </TD>
98996 <TD width=10% BGCOLOR=#FBF5EF>
98997 <B>32</B>
98998 </TD>
98999 <TD width=10% BGCOLOR=#FBF5EF>
99000 <B>RW</B>
99001 </TD>
99002 <TD width=15% BGCOLOR=#FBF5EF>
99003 <B>0x000000</B>
99004 </TD>
99005 <TD width=35% BGCOLOR=#FBF5EF>
99006 <B>ARM PLL Control</B>
99007 </TD>
99008 </TR>
99009 <TR valign="top">
99010 <TD width=15% BGCOLOR=#FBF5EF>
99011 <A href="#ARM_PLL_CTRL">
99012 ARM_PLL_CTRL
99013 </A>
99014 </TD>
99015 <TD width=15% BGCOLOR=#FBF5EF>
99016 <B>0XF8000100</B>
99017 </TD>
99018 <TD width=10% BGCOLOR=#FBF5EF>
99019 <B>32</B>
99020 </TD>
99021 <TD width=10% BGCOLOR=#FBF5EF>
99022 <B>RW</B>
99023 </TD>
99024 <TD width=15% BGCOLOR=#FBF5EF>
99025 <B>0x000000</B>
99026 </TD>
99027 <TD width=35% BGCOLOR=#FBF5EF>
99028 <B>ARM PLL Control</B>
99029 </TD>
99030 </TR>
99031 <TR valign="top">
99032 <TD width=15% BGCOLOR=#FBF5EF>
99033 <A href="#ARM_PLL_CTRL">
99034 ARM_PLL_CTRL
99035 </A>
99036 </TD>
99037 <TD width=15% BGCOLOR=#FBF5EF>
99038 <B>0XF8000100</B>
99039 </TD>
99040 <TD width=10% BGCOLOR=#FBF5EF>
99041 <B>32</B>
99042 </TD>
99043 <TD width=10% BGCOLOR=#FBF5EF>
99044 <B>RW</B>
99045 </TD>
99046 <TD width=15% BGCOLOR=#FBF5EF>
99047 <B>0x000000</B>
99048 </TD>
99049 <TD width=35% BGCOLOR=#FBF5EF>
99050 <B>ARM PLL Control</B>
99051 </TD>
99052 </TR>
99053 <TR valign="top">
99054 <TD width=15% BGCOLOR=#FBF5EF>
99055 <A href="#ARM_CLK_CTRL">
99056 ARM_CLK_CTRL
99057 </A>
99058 </TD>
99059 <TD width=15% BGCOLOR=#FBF5EF>
99060 <B>0XF8000120</B>
99061 </TD>
99062 <TD width=10% BGCOLOR=#FBF5EF>
99063 <B>32</B>
99064 </TD>
99065 <TD width=10% BGCOLOR=#FBF5EF>
99066 <B>RW</B>
99067 </TD>
99068 <TD width=15% BGCOLOR=#FBF5EF>
99069 <B>0x000000</B>
99070 </TD>
99071 <TD width=35% BGCOLOR=#FBF5EF>
99072 <B>CORTEX A9 Clock Control</B>
99073 </TD>
99074 </TR>
99075 <TR valign="top">
99076 <TD width=15% BGCOLOR=#FBF5EF>
99077 <A href="#DDR_PLL_CFG">
99078 DDR_PLL_CFG
99079 </A>
99080 </TD>
99081 <TD width=15% BGCOLOR=#FBF5EF>
99082 <B>0XF8000114</B>
99083 </TD>
99084 <TD width=10% BGCOLOR=#FBF5EF>
99085 <B>32</B>
99086 </TD>
99087 <TD width=10% BGCOLOR=#FBF5EF>
99088 <B>RW</B>
99089 </TD>
99090 <TD width=15% BGCOLOR=#FBF5EF>
99091 <B>0x000000</B>
99092 </TD>
99093 <TD width=35% BGCOLOR=#FBF5EF>
99094 <B>DDR PLL Configuration</B>
99095 </TD>
99096 </TR>
99097 <TR valign="top">
99098 <TD width=15% BGCOLOR=#FBF5EF>
99099 <A href="#DDR_PLL_CTRL">
99100 DDR_PLL_CTRL
99101 </A>
99102 </TD>
99103 <TD width=15% BGCOLOR=#FBF5EF>
99104 <B>0XF8000104</B>
99105 </TD>
99106 <TD width=10% BGCOLOR=#FBF5EF>
99107 <B>32</B>
99108 </TD>
99109 <TD width=10% BGCOLOR=#FBF5EF>
99110 <B>RW</B>
99111 </TD>
99112 <TD width=15% BGCOLOR=#FBF5EF>
99113 <B>0x000000</B>
99114 </TD>
99115 <TD width=35% BGCOLOR=#FBF5EF>
99116 <B>DDR PLL Control</B>
99117 </TD>
99118 </TR>
99119 <TR valign="top">
99120 <TD width=15% BGCOLOR=#FBF5EF>
99121 <A href="#DDR_PLL_CTRL">
99122 DDR_PLL_CTRL
99123 </A>
99124 </TD>
99125 <TD width=15% BGCOLOR=#FBF5EF>
99126 <B>0XF8000104</B>
99127 </TD>
99128 <TD width=10% BGCOLOR=#FBF5EF>
99129 <B>32</B>
99130 </TD>
99131 <TD width=10% BGCOLOR=#FBF5EF>
99132 <B>RW</B>
99133 </TD>
99134 <TD width=15% BGCOLOR=#FBF5EF>
99135 <B>0x000000</B>
99136 </TD>
99137 <TD width=35% BGCOLOR=#FBF5EF>
99138 <B>DDR PLL Control</B>
99139 </TD>
99140 </TR>
99141 <TR valign="top">
99142 <TD width=15% BGCOLOR=#FBF5EF>
99143 <A href="#DDR_PLL_CTRL">
99144 DDR_PLL_CTRL
99145 </A>
99146 </TD>
99147 <TD width=15% BGCOLOR=#FBF5EF>
99148 <B>0XF8000104</B>
99149 </TD>
99150 <TD width=10% BGCOLOR=#FBF5EF>
99151 <B>32</B>
99152 </TD>
99153 <TD width=10% BGCOLOR=#FBF5EF>
99154 <B>RW</B>
99155 </TD>
99156 <TD width=15% BGCOLOR=#FBF5EF>
99157 <B>0x000000</B>
99158 </TD>
99159 <TD width=35% BGCOLOR=#FBF5EF>
99160 <B>DDR PLL Control</B>
99161 </TD>
99162 </TR>
99163 <TR valign="top">
99164 <TD width=15% BGCOLOR=#FBF5EF>
99165 <A href="#DDR_PLL_CTRL">
99166 DDR_PLL_CTRL
99167 </A>
99168 </TD>
99169 <TD width=15% BGCOLOR=#FBF5EF>
99170 <B>0XF8000104</B>
99171 </TD>
99172 <TD width=10% BGCOLOR=#FBF5EF>
99173 <B>32</B>
99174 </TD>
99175 <TD width=10% BGCOLOR=#FBF5EF>
99176 <B>RW</B>
99177 </TD>
99178 <TD width=15% BGCOLOR=#FBF5EF>
99179 <B>0x000000</B>
99180 </TD>
99181 <TD width=35% BGCOLOR=#FBF5EF>
99182 <B>DDR PLL Control</B>
99183 </TD>
99184 </TR>
99185 <TR valign="top">
99186 <TD width=15% BGCOLOR=#FBF5EF>
99187 <A href="#DDR_PLL_CTRL">
99188 DDR_PLL_CTRL
99189 </A>
99190 </TD>
99191 <TD width=15% BGCOLOR=#FBF5EF>
99192 <B>0XF8000104</B>
99193 </TD>
99194 <TD width=10% BGCOLOR=#FBF5EF>
99195 <B>32</B>
99196 </TD>
99197 <TD width=10% BGCOLOR=#FBF5EF>
99198 <B>RW</B>
99199 </TD>
99200 <TD width=15% BGCOLOR=#FBF5EF>
99201 <B>0x000000</B>
99202 </TD>
99203 <TD width=35% BGCOLOR=#FBF5EF>
99204 <B>DDR PLL Control</B>
99205 </TD>
99206 </TR>
99207 <TR valign="top">
99208 <TD width=15% BGCOLOR=#FBF5EF>
99209 <A href="#DDR_CLK_CTRL">
99210 DDR_CLK_CTRL
99211 </A>
99212 </TD>
99213 <TD width=15% BGCOLOR=#FBF5EF>
99214 <B>0XF8000124</B>
99215 </TD>
99216 <TD width=10% BGCOLOR=#FBF5EF>
99217 <B>32</B>
99218 </TD>
99219 <TD width=10% BGCOLOR=#FBF5EF>
99220 <B>RW</B>
99221 </TD>
99222 <TD width=15% BGCOLOR=#FBF5EF>
99223 <B>0x000000</B>
99224 </TD>
99225 <TD width=35% BGCOLOR=#FBF5EF>
99226 <B>DDR Clock Control</B>
99227 </TD>
99228 </TR>
99229 <TR valign="top">
99230 <TD width=15% BGCOLOR=#FBF5EF>
99231 <A href="#IO_PLL_CFG">
99232 IO_PLL_CFG
99233 </A>
99234 </TD>
99235 <TD width=15% BGCOLOR=#FBF5EF>
99236 <B>0XF8000118</B>
99237 </TD>
99238 <TD width=10% BGCOLOR=#FBF5EF>
99239 <B>32</B>
99240 </TD>
99241 <TD width=10% BGCOLOR=#FBF5EF>
99242 <B>RW</B>
99243 </TD>
99244 <TD width=15% BGCOLOR=#FBF5EF>
99245 <B>0x000000</B>
99246 </TD>
99247 <TD width=35% BGCOLOR=#FBF5EF>
99248 <B>IO PLL Configuration</B>
99249 </TD>
99250 </TR>
99251 <TR valign="top">
99252 <TD width=15% BGCOLOR=#FBF5EF>
99253 <A href="#IO_PLL_CTRL">
99254 IO_PLL_CTRL
99255 </A>
99256 </TD>
99257 <TD width=15% BGCOLOR=#FBF5EF>
99258 <B>0XF8000108</B>
99259 </TD>
99260 <TD width=10% BGCOLOR=#FBF5EF>
99261 <B>32</B>
99262 </TD>
99263 <TD width=10% BGCOLOR=#FBF5EF>
99264 <B>RW</B>
99265 </TD>
99266 <TD width=15% BGCOLOR=#FBF5EF>
99267 <B>0x000000</B>
99268 </TD>
99269 <TD width=35% BGCOLOR=#FBF5EF>
99270 <B>IO PLL Control</B>
99271 </TD>
99272 </TR>
99273 <TR valign="top">
99274 <TD width=15% BGCOLOR=#FBF5EF>
99275 <A href="#IO_PLL_CTRL">
99276 IO_PLL_CTRL
99277 </A>
99278 </TD>
99279 <TD width=15% BGCOLOR=#FBF5EF>
99280 <B>0XF8000108</B>
99281 </TD>
99282 <TD width=10% BGCOLOR=#FBF5EF>
99283 <B>32</B>
99284 </TD>
99285 <TD width=10% BGCOLOR=#FBF5EF>
99286 <B>RW</B>
99287 </TD>
99288 <TD width=15% BGCOLOR=#FBF5EF>
99289 <B>0x000000</B>
99290 </TD>
99291 <TD width=35% BGCOLOR=#FBF5EF>
99292 <B>IO PLL Control</B>
99293 </TD>
99294 </TR>
99295 <TR valign="top">
99296 <TD width=15% BGCOLOR=#FBF5EF>
99297 <A href="#IO_PLL_CTRL">
99298 IO_PLL_CTRL
99299 </A>
99300 </TD>
99301 <TD width=15% BGCOLOR=#FBF5EF>
99302 <B>0XF8000108</B>
99303 </TD>
99304 <TD width=10% BGCOLOR=#FBF5EF>
99305 <B>32</B>
99306 </TD>
99307 <TD width=10% BGCOLOR=#FBF5EF>
99308 <B>RW</B>
99309 </TD>
99310 <TD width=15% BGCOLOR=#FBF5EF>
99311 <B>0x000000</B>
99312 </TD>
99313 <TD width=35% BGCOLOR=#FBF5EF>
99314 <B>IO PLL Control</B>
99315 </TD>
99316 </TR>
99317 <TR valign="top">
99318 <TD width=15% BGCOLOR=#FBF5EF>
99319 <A href="#IO_PLL_CTRL">
99320 IO_PLL_CTRL
99321 </A>
99322 </TD>
99323 <TD width=15% BGCOLOR=#FBF5EF>
99324 <B>0XF8000108</B>
99325 </TD>
99326 <TD width=10% BGCOLOR=#FBF5EF>
99327 <B>32</B>
99328 </TD>
99329 <TD width=10% BGCOLOR=#FBF5EF>
99330 <B>RW</B>
99331 </TD>
99332 <TD width=15% BGCOLOR=#FBF5EF>
99333 <B>0x000000</B>
99334 </TD>
99335 <TD width=35% BGCOLOR=#FBF5EF>
99336 <B>IO PLL Control</B>
99337 </TD>
99338 </TR>
99339 <TR valign="top">
99340 <TD width=15% BGCOLOR=#FBF5EF>
99341 <A href="#IO_PLL_CTRL">
99342 IO_PLL_CTRL
99343 </A>
99344 </TD>
99345 <TD width=15% BGCOLOR=#FBF5EF>
99346 <B>0XF8000108</B>
99347 </TD>
99348 <TD width=10% BGCOLOR=#FBF5EF>
99349 <B>32</B>
99350 </TD>
99351 <TD width=10% BGCOLOR=#FBF5EF>
99352 <B>RW</B>
99353 </TD>
99354 <TD width=15% BGCOLOR=#FBF5EF>
99355 <B>0x000000</B>
99356 </TD>
99357 <TD width=35% BGCOLOR=#FBF5EF>
99358 <B>IO PLL Control</B>
99359 </TD>
99360 </TR>
99361 <TR valign="top">
99362 <TD width=15% BGCOLOR=#FBF5EF>
99363 <A href="#SLCR_LOCK">
99364 SLCR_LOCK
99365 </A>
99366 </TD>
99367 <TD width=15% BGCOLOR=#FBF5EF>
99368 <B>0XF8000004</B>
99369 </TD>
99370 <TD width=10% BGCOLOR=#FBF5EF>
99371 <B>32</B>
99372 </TD>
99373 <TD width=10% BGCOLOR=#FBF5EF>
99374 <B>WO</B>
99375 </TD>
99376 <TD width=15% BGCOLOR=#FBF5EF>
99377 <B>0x000000</B>
99378 </TD>
99379 <TD width=35% BGCOLOR=#FBF5EF>
99380 <B>SLCR Write Protection Lock</B>
99381 </TD>
99382 </TR>
99383 </TABLE>
99384 <P>
99385 <H2><a name="ps7_pll_init_data_1_0">ps7_pll_init_data_1_0</a></H2>
99386 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99387 <TR valign="top">
99388 <TD width=15% BGCOLOR=#FFC0FF>
99389 <B>Register Name</B>
99390 </TD>
99391 <TD width=15% BGCOLOR=#FFC0FF>
99392 <B>Address</B>
99393 </TD>
99394 <TD width=10% BGCOLOR=#FFC0FF>
99395 <B>Width</B>
99396 </TD>
99397 <TD width=10% BGCOLOR=#FFC0FF>
99398 <B>Type</B>
99399 </TD>
99400 <TD width=15% BGCOLOR=#FFC0FF>
99401 <B>Reset Value</B>
99402 </TD>
99403 <TD width=35% BGCOLOR=#FFC0FF>
99404 <B>Description</B>
99405 </TD>
99406 </TR>
99407 <H1>SLCR SETTINGS</H1>
99408 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
99409 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99410 <TR valign="top">
99411 <TD width=15% BGCOLOR=#FFFF00>
99412 <B>Register Name</B>
99413 </TD>
99414 <TD width=15% BGCOLOR=#FFFF00>
99415 <B>Address</B>
99416 </TD>
99417 <TD width=10% BGCOLOR=#FFFF00>
99418 <B>Width</B>
99419 </TD>
99420 <TD width=10% BGCOLOR=#FFFF00>
99421 <B>Type</B>
99422 </TD>
99423 <TD width=15% BGCOLOR=#FFFF00>
99424 <B>Reset Value</B>
99425 </TD>
99426 <TD width=35% BGCOLOR=#FFFF00>
99427 <B>Description</B>
99428 </TD>
99429 </TR>
99430 <TR valign="top">
99431 <TD width=15% BGCOLOR=#FBF5EF>
99432 <B>SLCR_UNLOCK</B>
99433 </TD>
99434 <TD width=15% BGCOLOR=#FBF5EF>
99435 <B>0XF8000008</B>
99436 </TD>
99437 <TD width=10% BGCOLOR=#FBF5EF>
99438 <B>32</B>
99439 </TD>
99440 <TD width=10% BGCOLOR=#FBF5EF>
99441 <B>rw</B>
99442 </TD>
99443 <TD width=15% BGCOLOR=#FBF5EF>
99444 <B>0x00000000</B>
99445 </TD>
99446 <TD width=35% BGCOLOR=#FBF5EF>
99447 <B>--</B>
99448 </TD>
99449 </TR>
99450 </TABLE>
99451 <P>
99452 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99453 <TR valign="top">
99454 <TD width=15% BGCOLOR=#C0FFC0>
99455 <B>Field Name</B>
99456 </TD>
99457 <TD width=15% BGCOLOR=#C0FFC0>
99458 <B>Bits</B>
99459 </TD>
99460 <TD width=10% BGCOLOR=#C0FFC0>
99461 <B>Mask</B>
99462 </TD>
99463 <TD width=10% BGCOLOR=#C0FFC0>
99464 <B>Value</B>
99465 </TD>
99466 <TD width=15% BGCOLOR=#C0FFC0>
99467 <B>Shifted Value</B>
99468 </TD>
99469 <TD width=35% BGCOLOR=#C0FFC0>
99470 <B>Description</B>
99471 </TD>
99472 </TR>
99473 <TR valign="top">
99474 <TD width=15% BGCOLOR=#FBF5EF>
99475 <B>UNLOCK_KEY</B>
99476 </TD>
99477 <TD width=15% BGCOLOR=#FBF5EF>
99478 <B>15:0</B>
99479 </TD>
99480 <TD width=10% BGCOLOR=#FBF5EF>
99481 <B>ffff</B>
99482 </TD>
99483 <TD width=10% BGCOLOR=#FBF5EF>
99484 <B>df0d</B>
99485 </TD>
99486 <TD width=15% BGCOLOR=#FBF5EF>
99487 <B>df0d</B>
99488 </TD>
99489 <TD width=35% BGCOLOR=#FBF5EF>
99490 <B>When write data contains the unlock key value of 0xDF0D, the write protection mode is disabled. All registers defined in SLCR are writeable until locked again through the SLCR_LOCK register. A read of this register always returns zero.</B>
99491 </TD>
99492 </TR>
99493 <TR valign="top">
99494 <TD width=15% BGCOLOR=#C0C0C0>
99495 <B>SLCR_UNLOCK@0XF8000008</B>
99496 </TD>
99497 <TD width=15% BGCOLOR=#C0C0C0>
99498 <B>31:0</B>
99499 </TD>
99500 <TD width=10% BGCOLOR=#C0C0C0>
99501 <B>ffff</B>
99502 </TD>
99503 <TD width=10% BGCOLOR=#C0C0C0>
99504 <B></B>
99505 </TD>
99506 <TD width=15% BGCOLOR=#C0C0C0>
99507 <B>df0d</B>
99508 </TD>
99509 <TD width=35% BGCOLOR=#C0C0C0>
99510 <B>SLCR Write Protection Unlock</B>
99511 </TD>
99512 </TR>
99513 </TABLE>
99514 <P>
99515 <H1>PLL SLCR REGISTERS</H1>
99516 <H1>ARM PLL INIT</H1>
99517 <H2><a name="ARM_PLL_CFG">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CFG</a></H2>
99518 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99519 <TR valign="top">
99520 <TD width=15% BGCOLOR=#FFFF00>
99521 <B>Register Name</B>
99522 </TD>
99523 <TD width=15% BGCOLOR=#FFFF00>
99524 <B>Address</B>
99525 </TD>
99526 <TD width=10% BGCOLOR=#FFFF00>
99527 <B>Width</B>
99528 </TD>
99529 <TD width=10% BGCOLOR=#FFFF00>
99530 <B>Type</B>
99531 </TD>
99532 <TD width=15% BGCOLOR=#FFFF00>
99533 <B>Reset Value</B>
99534 </TD>
99535 <TD width=35% BGCOLOR=#FFFF00>
99536 <B>Description</B>
99537 </TD>
99538 </TR>
99539 <TR valign="top">
99540 <TD width=15% BGCOLOR=#FBF5EF>
99541 <B>ARM_PLL_CFG</B>
99542 </TD>
99543 <TD width=15% BGCOLOR=#FBF5EF>
99544 <B>0XF8000110</B>
99545 </TD>
99546 <TD width=10% BGCOLOR=#FBF5EF>
99547 <B>32</B>
99548 </TD>
99549 <TD width=10% BGCOLOR=#FBF5EF>
99550 <B>rw</B>
99551 </TD>
99552 <TD width=15% BGCOLOR=#FBF5EF>
99553 <B>0x00000000</B>
99554 </TD>
99555 <TD width=35% BGCOLOR=#FBF5EF>
99556 <B>--</B>
99557 </TD>
99558 </TR>
99559 </TABLE>
99560 <P>
99561 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99562 <TR valign="top">
99563 <TD width=15% BGCOLOR=#C0FFC0>
99564 <B>Field Name</B>
99565 </TD>
99566 <TD width=15% BGCOLOR=#C0FFC0>
99567 <B>Bits</B>
99568 </TD>
99569 <TD width=10% BGCOLOR=#C0FFC0>
99570 <B>Mask</B>
99571 </TD>
99572 <TD width=10% BGCOLOR=#C0FFC0>
99573 <B>Value</B>
99574 </TD>
99575 <TD width=15% BGCOLOR=#C0FFC0>
99576 <B>Shifted Value</B>
99577 </TD>
99578 <TD width=35% BGCOLOR=#C0FFC0>
99579 <B>Description</B>
99580 </TD>
99581 </TR>
99582 <TR valign="top">
99583 <TD width=15% BGCOLOR=#FBF5EF>
99584 <B>PLL_RES</B>
99585 </TD>
99586 <TD width=15% BGCOLOR=#FBF5EF>
99587 <B>7:4</B>
99588 </TD>
99589 <TD width=10% BGCOLOR=#FBF5EF>
99590 <B>f0</B>
99591 </TD>
99592 <TD width=10% BGCOLOR=#FBF5EF>
99593 <B>2</B>
99594 </TD>
99595 <TD width=15% BGCOLOR=#FBF5EF>
99596 <B>20</B>
99597 </TD>
99598 <TD width=35% BGCOLOR=#FBF5EF>
99599 <B>Drives the PLL_RES[3:0] input of the PLL to set the PLL loop filter resistor control</B>
99600 </TD>
99601 </TR>
99602 <TR valign="top">
99603 <TD width=15% BGCOLOR=#FBF5EF>
99604 <B>PLL_CP</B>
99605 </TD>
99606 <TD width=15% BGCOLOR=#FBF5EF>
99607 <B>11:8</B>
99608 </TD>
99609 <TD width=10% BGCOLOR=#FBF5EF>
99610 <B>f00</B>
99611 </TD>
99612 <TD width=10% BGCOLOR=#FBF5EF>
99613 <B>2</B>
99614 </TD>
99615 <TD width=15% BGCOLOR=#FBF5EF>
99616 <B>200</B>
99617 </TD>
99618 <TD width=35% BGCOLOR=#FBF5EF>
99619 <B>Drives the PLL_CP[3:0] input of the PLL to set the PLL charge pump control</B>
99620 </TD>
99621 </TR>
99622 <TR valign="top">
99623 <TD width=15% BGCOLOR=#FBF5EF>
99624 <B>LOCK_CNT</B>
99625 </TD>
99626 <TD width=15% BGCOLOR=#FBF5EF>
99627 <B>21:12</B>
99628 </TD>
99629 <TD width=10% BGCOLOR=#FBF5EF>
99630 <B>3ff000</B>
99631 </TD>
99632 <TD width=10% BGCOLOR=#FBF5EF>
99633 <B>fa</B>
99634 </TD>
99635 <TD width=15% BGCOLOR=#FBF5EF>
99636 <B>fa000</B>
99637 </TD>
99638 <TD width=35% BGCOLOR=#FBF5EF>
99639 <B>Drives the LOCK_CNT[9:0] input of the PLL to set the number of clock cycles the PLL needs to have clkref and clkfb aligned withth a certain window before syaing locked.</B>
99640 </TD>
99641 </TR>
99642 <TR valign="top">
99643 <TD width=15% BGCOLOR=#C0C0C0>
99644 <B>ARM_PLL_CFG@0XF8000110</B>
99645 </TD>
99646 <TD width=15% BGCOLOR=#C0C0C0>
99647 <B>31:0</B>
99648 </TD>
99649 <TD width=10% BGCOLOR=#C0C0C0>
99650 <B>3ffff0</B>
99651 </TD>
99652 <TD width=10% BGCOLOR=#C0C0C0>
99653 <B></B>
99654 </TD>
99655 <TD width=15% BGCOLOR=#C0C0C0>
99656 <B>fa220</B>
99657 </TD>
99658 <TD width=35% BGCOLOR=#C0C0C0>
99659 <B>ARM PLL Configuration</B>
99660 </TD>
99661 </TR>
99662 </TABLE>
99663 <P>
99664 <H1>UPDATE FB_DIV</H1>
99665 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
99666 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99667 <TR valign="top">
99668 <TD width=15% BGCOLOR=#FFFF00>
99669 <B>Register Name</B>
99670 </TD>
99671 <TD width=15% BGCOLOR=#FFFF00>
99672 <B>Address</B>
99673 </TD>
99674 <TD width=10% BGCOLOR=#FFFF00>
99675 <B>Width</B>
99676 </TD>
99677 <TD width=10% BGCOLOR=#FFFF00>
99678 <B>Type</B>
99679 </TD>
99680 <TD width=15% BGCOLOR=#FFFF00>
99681 <B>Reset Value</B>
99682 </TD>
99683 <TD width=35% BGCOLOR=#FFFF00>
99684 <B>Description</B>
99685 </TD>
99686 </TR>
99687 <TR valign="top">
99688 <TD width=15% BGCOLOR=#FBF5EF>
99689 <B>ARM_PLL_CTRL</B>
99690 </TD>
99691 <TD width=15% BGCOLOR=#FBF5EF>
99692 <B>0XF8000100</B>
99693 </TD>
99694 <TD width=10% BGCOLOR=#FBF5EF>
99695 <B>32</B>
99696 </TD>
99697 <TD width=10% BGCOLOR=#FBF5EF>
99698 <B>rw</B>
99699 </TD>
99700 <TD width=15% BGCOLOR=#FBF5EF>
99701 <B>0x00000000</B>
99702 </TD>
99703 <TD width=35% BGCOLOR=#FBF5EF>
99704 <B>--</B>
99705 </TD>
99706 </TR>
99707 </TABLE>
99708 <P>
99709 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99710 <TR valign="top">
99711 <TD width=15% BGCOLOR=#C0FFC0>
99712 <B>Field Name</B>
99713 </TD>
99714 <TD width=15% BGCOLOR=#C0FFC0>
99715 <B>Bits</B>
99716 </TD>
99717 <TD width=10% BGCOLOR=#C0FFC0>
99718 <B>Mask</B>
99719 </TD>
99720 <TD width=10% BGCOLOR=#C0FFC0>
99721 <B>Value</B>
99722 </TD>
99723 <TD width=15% BGCOLOR=#C0FFC0>
99724 <B>Shifted Value</B>
99725 </TD>
99726 <TD width=35% BGCOLOR=#C0FFC0>
99727 <B>Description</B>
99728 </TD>
99729 </TR>
99730 <TR valign="top">
99731 <TD width=15% BGCOLOR=#FBF5EF>
99732 <B>PLL_FDIV</B>
99733 </TD>
99734 <TD width=15% BGCOLOR=#FBF5EF>
99735 <B>18:12</B>
99736 </TD>
99737 <TD width=10% BGCOLOR=#FBF5EF>
99738 <B>7f000</B>
99739 </TD>
99740 <TD width=10% BGCOLOR=#FBF5EF>
99741 <B>28</B>
99742 </TD>
99743 <TD width=15% BGCOLOR=#FBF5EF>
99744 <B>28000</B>
99745 </TD>
99746 <TD width=35% BGCOLOR=#FBF5EF>
99747 <B>Provides the feedback divisor for the PLL. NOTE: Before changing this value the PLL must first be bypassed and then put into powerdown or reset state.</B>
99748 </TD>
99749 </TR>
99750 <TR valign="top">
99751 <TD width=15% BGCOLOR=#C0C0C0>
99752 <B>ARM_PLL_CTRL@0XF8000100</B>
99753 </TD>
99754 <TD width=15% BGCOLOR=#C0C0C0>
99755 <B>31:0</B>
99756 </TD>
99757 <TD width=10% BGCOLOR=#C0C0C0>
99758 <B>7f000</B>
99759 </TD>
99760 <TD width=10% BGCOLOR=#C0C0C0>
99761 <B></B>
99762 </TD>
99763 <TD width=15% BGCOLOR=#C0C0C0>
99764 <B>28000</B>
99765 </TD>
99766 <TD width=35% BGCOLOR=#C0C0C0>
99767 <B>ARM PLL Control</B>
99768 </TD>
99769 </TR>
99770 </TABLE>
99771 <P>
99772 <H1>BY PASS PLL</H1>
99773 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
99774 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99775 <TR valign="top">
99776 <TD width=15% BGCOLOR=#FFFF00>
99777 <B>Register Name</B>
99778 </TD>
99779 <TD width=15% BGCOLOR=#FFFF00>
99780 <B>Address</B>
99781 </TD>
99782 <TD width=10% BGCOLOR=#FFFF00>
99783 <B>Width</B>
99784 </TD>
99785 <TD width=10% BGCOLOR=#FFFF00>
99786 <B>Type</B>
99787 </TD>
99788 <TD width=15% BGCOLOR=#FFFF00>
99789 <B>Reset Value</B>
99790 </TD>
99791 <TD width=35% BGCOLOR=#FFFF00>
99792 <B>Description</B>
99793 </TD>
99794 </TR>
99795 <TR valign="top">
99796 <TD width=15% BGCOLOR=#FBF5EF>
99797 <B>ARM_PLL_CTRL</B>
99798 </TD>
99799 <TD width=15% BGCOLOR=#FBF5EF>
99800 <B>0XF8000100</B>
99801 </TD>
99802 <TD width=10% BGCOLOR=#FBF5EF>
99803 <B>32</B>
99804 </TD>
99805 <TD width=10% BGCOLOR=#FBF5EF>
99806 <B>rw</B>
99807 </TD>
99808 <TD width=15% BGCOLOR=#FBF5EF>
99809 <B>0x00000000</B>
99810 </TD>
99811 <TD width=35% BGCOLOR=#FBF5EF>
99812 <B>--</B>
99813 </TD>
99814 </TR>
99815 </TABLE>
99816 <P>
99817 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99818 <TR valign="top">
99819 <TD width=15% BGCOLOR=#C0FFC0>
99820 <B>Field Name</B>
99821 </TD>
99822 <TD width=15% BGCOLOR=#C0FFC0>
99823 <B>Bits</B>
99824 </TD>
99825 <TD width=10% BGCOLOR=#C0FFC0>
99826 <B>Mask</B>
99827 </TD>
99828 <TD width=10% BGCOLOR=#C0FFC0>
99829 <B>Value</B>
99830 </TD>
99831 <TD width=15% BGCOLOR=#C0FFC0>
99832 <B>Shifted Value</B>
99833 </TD>
99834 <TD width=35% BGCOLOR=#C0FFC0>
99835 <B>Description</B>
99836 </TD>
99837 </TR>
99838 <TR valign="top">
99839 <TD width=15% BGCOLOR=#FBF5EF>
99840 <B>PLL_BYPASS_FORCE</B>
99841 </TD>
99842 <TD width=15% BGCOLOR=#FBF5EF>
99843 <B>4:4</B>
99844 </TD>
99845 <TD width=10% BGCOLOR=#FBF5EF>
99846 <B>10</B>
99847 </TD>
99848 <TD width=10% BGCOLOR=#FBF5EF>
99849 <B>1</B>
99850 </TD>
99851 <TD width=15% BGCOLOR=#FBF5EF>
99852 <B>10</B>
99853 </TD>
99854 <TD width=35% BGCOLOR=#FBF5EF>
99855 <B>Overides control of the PLL bypass function within the clock controller to force into bypass state. 0 - PLL not forced to be bypassed (may still be bypassed through bootstrap pin). 1 - PLL forced to be bypassed.</B>
99856 </TD>
99857 </TR>
99858 <TR valign="top">
99859 <TD width=15% BGCOLOR=#C0C0C0>
99860 <B>ARM_PLL_CTRL@0XF8000100</B>
99861 </TD>
99862 <TD width=15% BGCOLOR=#C0C0C0>
99863 <B>31:0</B>
99864 </TD>
99865 <TD width=10% BGCOLOR=#C0C0C0>
99866 <B>10</B>
99867 </TD>
99868 <TD width=10% BGCOLOR=#C0C0C0>
99869 <B></B>
99870 </TD>
99871 <TD width=15% BGCOLOR=#C0C0C0>
99872 <B>10</B>
99873 </TD>
99874 <TD width=35% BGCOLOR=#C0C0C0>
99875 <B>ARM PLL Control</B>
99876 </TD>
99877 </TR>
99878 </TABLE>
99879 <P>
99880 <H1>ASSERT RESET</H1>
99881 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
99882 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99883 <TR valign="top">
99884 <TD width=15% BGCOLOR=#FFFF00>
99885 <B>Register Name</B>
99886 </TD>
99887 <TD width=15% BGCOLOR=#FFFF00>
99888 <B>Address</B>
99889 </TD>
99890 <TD width=10% BGCOLOR=#FFFF00>
99891 <B>Width</B>
99892 </TD>
99893 <TD width=10% BGCOLOR=#FFFF00>
99894 <B>Type</B>
99895 </TD>
99896 <TD width=15% BGCOLOR=#FFFF00>
99897 <B>Reset Value</B>
99898 </TD>
99899 <TD width=35% BGCOLOR=#FFFF00>
99900 <B>Description</B>
99901 </TD>
99902 </TR>
99903 <TR valign="top">
99904 <TD width=15% BGCOLOR=#FBF5EF>
99905 <B>ARM_PLL_CTRL</B>
99906 </TD>
99907 <TD width=15% BGCOLOR=#FBF5EF>
99908 <B>0XF8000100</B>
99909 </TD>
99910 <TD width=10% BGCOLOR=#FBF5EF>
99911 <B>32</B>
99912 </TD>
99913 <TD width=10% BGCOLOR=#FBF5EF>
99914 <B>rw</B>
99915 </TD>
99916 <TD width=15% BGCOLOR=#FBF5EF>
99917 <B>0x00000000</B>
99918 </TD>
99919 <TD width=35% BGCOLOR=#FBF5EF>
99920 <B>--</B>
99921 </TD>
99922 </TR>
99923 </TABLE>
99924 <P>
99925 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99926 <TR valign="top">
99927 <TD width=15% BGCOLOR=#C0FFC0>
99928 <B>Field Name</B>
99929 </TD>
99930 <TD width=15% BGCOLOR=#C0FFC0>
99931 <B>Bits</B>
99932 </TD>
99933 <TD width=10% BGCOLOR=#C0FFC0>
99934 <B>Mask</B>
99935 </TD>
99936 <TD width=10% BGCOLOR=#C0FFC0>
99937 <B>Value</B>
99938 </TD>
99939 <TD width=15% BGCOLOR=#C0FFC0>
99940 <B>Shifted Value</B>
99941 </TD>
99942 <TD width=35% BGCOLOR=#C0FFC0>
99943 <B>Description</B>
99944 </TD>
99945 </TR>
99946 <TR valign="top">
99947 <TD width=15% BGCOLOR=#FBF5EF>
99948 <B>PLL_RESET</B>
99949 </TD>
99950 <TD width=15% BGCOLOR=#FBF5EF>
99951 <B>0:0</B>
99952 </TD>
99953 <TD width=10% BGCOLOR=#FBF5EF>
99954 <B>1</B>
99955 </TD>
99956 <TD width=10% BGCOLOR=#FBF5EF>
99957 <B>1</B>
99958 </TD>
99959 <TD width=15% BGCOLOR=#FBF5EF>
99960 <B>1</B>
99961 </TD>
99962 <TD width=35% BGCOLOR=#FBF5EF>
99963 <B>Drives the RESET input of the PLL. 0 - PLL out of reset; 1 - PLL held in reset. Remember that after reset, the user should program the PLLs and ensure that the serviced bit below is asserted before using.</B>
99964 </TD>
99965 </TR>
99966 <TR valign="top">
99967 <TD width=15% BGCOLOR=#C0C0C0>
99968 <B>ARM_PLL_CTRL@0XF8000100</B>
99969 </TD>
99970 <TD width=15% BGCOLOR=#C0C0C0>
99971 <B>31:0</B>
99972 </TD>
99973 <TD width=10% BGCOLOR=#C0C0C0>
99974 <B>1</B>
99975 </TD>
99976 <TD width=10% BGCOLOR=#C0C0C0>
99977 <B></B>
99978 </TD>
99979 <TD width=15% BGCOLOR=#C0C0C0>
99980 <B>1</B>
99981 </TD>
99982 <TD width=35% BGCOLOR=#C0C0C0>
99983 <B>ARM PLL Control</B>
99984 </TD>
99985 </TR>
99986 </TABLE>
99987 <P>
99988 <H1>DEASSERT RESET</H1>
99989 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
99990 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
99991 <TR valign="top">
99992 <TD width=15% BGCOLOR=#FFFF00>
99993 <B>Register Name</B>
99994 </TD>
99995 <TD width=15% BGCOLOR=#FFFF00>
99996 <B>Address</B>
99997 </TD>
99998 <TD width=10% BGCOLOR=#FFFF00>
99999 <B>Width</B>
100000 </TD>
100001 <TD width=10% BGCOLOR=#FFFF00>
100002 <B>Type</B>
100003 </TD>
100004 <TD width=15% BGCOLOR=#FFFF00>
100005 <B>Reset Value</B>
100006 </TD>
100007 <TD width=35% BGCOLOR=#FFFF00>
100008 <B>Description</B>
100009 </TD>
100010 </TR>
100011 <TR valign="top">
100012 <TD width=15% BGCOLOR=#FBF5EF>
100013 <B>ARM_PLL_CTRL</B>
100014 </TD>
100015 <TD width=15% BGCOLOR=#FBF5EF>
100016 <B>0XF8000100</B>
100017 </TD>
100018 <TD width=10% BGCOLOR=#FBF5EF>
100019 <B>32</B>
100020 </TD>
100021 <TD width=10% BGCOLOR=#FBF5EF>
100022 <B>rw</B>
100023 </TD>
100024 <TD width=15% BGCOLOR=#FBF5EF>
100025 <B>0x00000000</B>
100026 </TD>
100027 <TD width=35% BGCOLOR=#FBF5EF>
100028 <B>--</B>
100029 </TD>
100030 </TR>
100031 </TABLE>
100032 <P>
100033 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100034 <TR valign="top">
100035 <TD width=15% BGCOLOR=#C0FFC0>
100036 <B>Field Name</B>
100037 </TD>
100038 <TD width=15% BGCOLOR=#C0FFC0>
100039 <B>Bits</B>
100040 </TD>
100041 <TD width=10% BGCOLOR=#C0FFC0>
100042 <B>Mask</B>
100043 </TD>
100044 <TD width=10% BGCOLOR=#C0FFC0>
100045 <B>Value</B>
100046 </TD>
100047 <TD width=15% BGCOLOR=#C0FFC0>
100048 <B>Shifted Value</B>
100049 </TD>
100050 <TD width=35% BGCOLOR=#C0FFC0>
100051 <B>Description</B>
100052 </TD>
100053 </TR>
100054 <TR valign="top">
100055 <TD width=15% BGCOLOR=#FBF5EF>
100056 <B>PLL_RESET</B>
100057 </TD>
100058 <TD width=15% BGCOLOR=#FBF5EF>
100059 <B>0:0</B>
100060 </TD>
100061 <TD width=10% BGCOLOR=#FBF5EF>
100062 <B>1</B>
100063 </TD>
100064 <TD width=10% BGCOLOR=#FBF5EF>
100065 <B>0</B>
100066 </TD>
100067 <TD width=15% BGCOLOR=#FBF5EF>
100068 <B>0</B>
100069 </TD>
100070 <TD width=35% BGCOLOR=#FBF5EF>
100071 <B>Drives the RESET input of the PLL. 0 - PLL out of reset; 1 - PLL held in reset. Remember that after reset, the user should program the PLLs and ensure that the serviced bit below is asserted before using.</B>
100072 </TD>
100073 </TR>
100074 <TR valign="top">
100075 <TD width=15% BGCOLOR=#C0C0C0>
100076 <B>ARM_PLL_CTRL@0XF8000100</B>
100077 </TD>
100078 <TD width=15% BGCOLOR=#C0C0C0>
100079 <B>31:0</B>
100080 </TD>
100081 <TD width=10% BGCOLOR=#C0C0C0>
100082 <B>1</B>
100083 </TD>
100084 <TD width=10% BGCOLOR=#C0C0C0>
100085 <B></B>
100086 </TD>
100087 <TD width=15% BGCOLOR=#C0C0C0>
100088 <B>0</B>
100089 </TD>
100090 <TD width=35% BGCOLOR=#C0C0C0>
100091 <B>ARM PLL Control</B>
100092 </TD>
100093 </TR>
100094 </TABLE>
100095 <P>
100096 <H1>CHECK PLL STATUS</H1>
100097 <H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>
100098 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100099 <TR valign="top">
100100 <TD width=15% BGCOLOR=#FFFF00>
100101 <B>Register Name</B>
100102 </TD>
100103 <TD width=15% BGCOLOR=#FFFF00>
100104 <B>Address</B>
100105 </TD>
100106 <TD width=10% BGCOLOR=#FFFF00>
100107 <B>Width</B>
100108 </TD>
100109 <TD width=10% BGCOLOR=#FFFF00>
100110 <B>Type</B>
100111 </TD>
100112 <TD width=15% BGCOLOR=#FFFF00>
100113 <B>Reset Value</B>
100114 </TD>
100115 <TD width=35% BGCOLOR=#FFFF00>
100116 <B>Description</B>
100117 </TD>
100118 </TR>
100119 <TR valign="top">
100120 <TD width=15% BGCOLOR=#FBF5EF>
100121 <B>PLL_STATUS</B>
100122 </TD>
100123 <TD width=15% BGCOLOR=#FBF5EF>
100124 <B>0XF800010C</B>
100125 </TD>
100126 <TD width=10% BGCOLOR=#FBF5EF>
100127 <B>32</B>
100128 </TD>
100129 <TD width=10% BGCOLOR=#FBF5EF>
100130 <B>rw</B>
100131 </TD>
100132 <TD width=15% BGCOLOR=#FBF5EF>
100133 <B>0x00000000</B>
100134 </TD>
100135 <TD width=35% BGCOLOR=#FBF5EF>
100136 <B>--</B>
100137 </TD>
100138 </TR>
100139 </TABLE>
100140 <P>
100141 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100142 <TR valign="top">
100143 <TD width=15% BGCOLOR=#C0FFC0>
100144 <B>Field Name</B>
100145 </TD>
100146 <TD width=15% BGCOLOR=#C0FFC0>
100147 <B>Bits</B>
100148 </TD>
100149 <TD width=10% BGCOLOR=#C0FFC0>
100150 <B>Mask</B>
100151 </TD>
100152 <TD width=10% BGCOLOR=#C0FFC0>
100153 <B>Value</B>
100154 </TD>
100155 <TD width=15% BGCOLOR=#C0FFC0>
100156 <B>Shifted Value</B>
100157 </TD>
100158 <TD width=35% BGCOLOR=#C0FFC0>
100159 <B>Description</B>
100160 </TD>
100161 </TR>
100162 <TR valign="top">
100163 <TD width=15% BGCOLOR=#FBF5EF>
100164 <B>ARM_PLL_LOCK</B>
100165 </TD>
100166 <TD width=15% BGCOLOR=#FBF5EF>
100167 <B>0:0</B>
100168 </TD>
100169 <TD width=10% BGCOLOR=#FBF5EF>
100170 <B>1</B>
100171 </TD>
100172 <TD width=10% BGCOLOR=#FBF5EF>
100173 <B>1</B>
100174 </TD>
100175 <TD width=15% BGCOLOR=#FBF5EF>
100176 <B>1</B>
100177 </TD>
100178 <TD width=35% BGCOLOR=#FBF5EF>
100179 <B>ARM PLL lock status. 0 - ARM PLL out of lock. 1 - ARM PLL in lock. Note: Reset condition is actually 0, but will always be 1 by the time this register can be read if PLL's are being used.</B>
100180 </TD>
100181 </TR>
100182 <TR valign="top">
100183 <TD width=15% BGCOLOR=#C0C0C0>
100184 <B>PLL_STATUS@0XF800010C</B>
100185 </TD>
100186 <TD width=15% BGCOLOR=#C0C0C0>
100187 <B>31:0</B>
100188 </TD>
100189 <TD width=10% BGCOLOR=#C0C0C0>
100190 <B>1</B>
100191 </TD>
100192 <TD width=10% BGCOLOR=#C0C0C0>
100193 <B></B>
100194 </TD>
100195 <TD width=15% BGCOLOR=#C0C0C0>
100196 <B>1</B>
100197 </TD>
100198 <TD width=35% BGCOLOR=#C0C0C0>
100199 <B>tobe</B>
100200 </TD>
100201 </TR>
100202 </TABLE>
100203 <P>
100204 <H1>REMOVE PLL BY PASS</H1>
100205 <H2><a name="ARM_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_PLL_CTRL</a></H2>
100206 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100207 <TR valign="top">
100208 <TD width=15% BGCOLOR=#FFFF00>
100209 <B>Register Name</B>
100210 </TD>
100211 <TD width=15% BGCOLOR=#FFFF00>
100212 <B>Address</B>
100213 </TD>
100214 <TD width=10% BGCOLOR=#FFFF00>
100215 <B>Width</B>
100216 </TD>
100217 <TD width=10% BGCOLOR=#FFFF00>
100218 <B>Type</B>
100219 </TD>
100220 <TD width=15% BGCOLOR=#FFFF00>
100221 <B>Reset Value</B>
100222 </TD>
100223 <TD width=35% BGCOLOR=#FFFF00>
100224 <B>Description</B>
100225 </TD>
100226 </TR>
100227 <TR valign="top">
100228 <TD width=15% BGCOLOR=#FBF5EF>
100229 <B>ARM_PLL_CTRL</B>
100230 </TD>
100231 <TD width=15% BGCOLOR=#FBF5EF>
100232 <B>0XF8000100</B>
100233 </TD>
100234 <TD width=10% BGCOLOR=#FBF5EF>
100235 <B>32</B>
100236 </TD>
100237 <TD width=10% BGCOLOR=#FBF5EF>
100238 <B>rw</B>
100239 </TD>
100240 <TD width=15% BGCOLOR=#FBF5EF>
100241 <B>0x00000000</B>
100242 </TD>
100243 <TD width=35% BGCOLOR=#FBF5EF>
100244 <B>--</B>
100245 </TD>
100246 </TR>
100247 </TABLE>
100248 <P>
100249 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100250 <TR valign="top">
100251 <TD width=15% BGCOLOR=#C0FFC0>
100252 <B>Field Name</B>
100253 </TD>
100254 <TD width=15% BGCOLOR=#C0FFC0>
100255 <B>Bits</B>
100256 </TD>
100257 <TD width=10% BGCOLOR=#C0FFC0>
100258 <B>Mask</B>
100259 </TD>
100260 <TD width=10% BGCOLOR=#C0FFC0>
100261 <B>Value</B>
100262 </TD>
100263 <TD width=15% BGCOLOR=#C0FFC0>
100264 <B>Shifted Value</B>
100265 </TD>
100266 <TD width=35% BGCOLOR=#C0FFC0>
100267 <B>Description</B>
100268 </TD>
100269 </TR>
100270 <TR valign="top">
100271 <TD width=15% BGCOLOR=#FBF5EF>
100272 <B>PLL_BYPASS_FORCE</B>
100273 </TD>
100274 <TD width=15% BGCOLOR=#FBF5EF>
100275 <B>4:4</B>
100276 </TD>
100277 <TD width=10% BGCOLOR=#FBF5EF>
100278 <B>10</B>
100279 </TD>
100280 <TD width=10% BGCOLOR=#FBF5EF>
100281 <B>0</B>
100282 </TD>
100283 <TD width=15% BGCOLOR=#FBF5EF>
100284 <B>0</B>
100285 </TD>
100286 <TD width=35% BGCOLOR=#FBF5EF>
100287 <B>Overides control of the PLL bypass function within the clock controller to force into bypass state. 0 - PLL not forced to be bypassed (may still be bypassed through bootstrap pin). 1 - PLL forced to be bypassed.</B>
100288 </TD>
100289 </TR>
100290 <TR valign="top">
100291 <TD width=15% BGCOLOR=#C0C0C0>
100292 <B>ARM_PLL_CTRL@0XF8000100</B>
100293 </TD>
100294 <TD width=15% BGCOLOR=#C0C0C0>
100295 <B>31:0</B>
100296 </TD>
100297 <TD width=10% BGCOLOR=#C0C0C0>
100298 <B>10</B>
100299 </TD>
100300 <TD width=10% BGCOLOR=#C0C0C0>
100301 <B></B>
100302 </TD>
100303 <TD width=15% BGCOLOR=#C0C0C0>
100304 <B>0</B>
100305 </TD>
100306 <TD width=35% BGCOLOR=#C0C0C0>
100307 <B>ARM PLL Control</B>
100308 </TD>
100309 </TR>
100310 </TABLE>
100311 <P>
100312 <H2><a name="ARM_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)ARM_CLK_CTRL</a></H2>
100313 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100314 <TR valign="top">
100315 <TD width=15% BGCOLOR=#FFFF00>
100316 <B>Register Name</B>
100317 </TD>
100318 <TD width=15% BGCOLOR=#FFFF00>
100319 <B>Address</B>
100320 </TD>
100321 <TD width=10% BGCOLOR=#FFFF00>
100322 <B>Width</B>
100323 </TD>
100324 <TD width=10% BGCOLOR=#FFFF00>
100325 <B>Type</B>
100326 </TD>
100327 <TD width=15% BGCOLOR=#FFFF00>
100328 <B>Reset Value</B>
100329 </TD>
100330 <TD width=35% BGCOLOR=#FFFF00>
100331 <B>Description</B>
100332 </TD>
100333 </TR>
100334 <TR valign="top">
100335 <TD width=15% BGCOLOR=#FBF5EF>
100336 <B>ARM_CLK_CTRL</B>
100337 </TD>
100338 <TD width=15% BGCOLOR=#FBF5EF>
100339 <B>0XF8000120</B>
100340 </TD>
100341 <TD width=10% BGCOLOR=#FBF5EF>
100342 <B>32</B>
100343 </TD>
100344 <TD width=10% BGCOLOR=#FBF5EF>
100345 <B>rw</B>
100346 </TD>
100347 <TD width=15% BGCOLOR=#FBF5EF>
100348 <B>0x00000000</B>
100349 </TD>
100350 <TD width=35% BGCOLOR=#FBF5EF>
100351 <B>--</B>
100352 </TD>
100353 </TR>
100354 </TABLE>
100355 <P>
100356 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100357 <TR valign="top">
100358 <TD width=15% BGCOLOR=#C0FFC0>
100359 <B>Field Name</B>
100360 </TD>
100361 <TD width=15% BGCOLOR=#C0FFC0>
100362 <B>Bits</B>
100363 </TD>
100364 <TD width=10% BGCOLOR=#C0FFC0>
100365 <B>Mask</B>
100366 </TD>
100367 <TD width=10% BGCOLOR=#C0FFC0>
100368 <B>Value</B>
100369 </TD>
100370 <TD width=15% BGCOLOR=#C0FFC0>
100371 <B>Shifted Value</B>
100372 </TD>
100373 <TD width=35% BGCOLOR=#C0FFC0>
100374 <B>Description</B>
100375 </TD>
100376 </TR>
100377 <TR valign="top">
100378 <TD width=15% BGCOLOR=#FBF5EF>
100379 <B>SRCSEL</B>
100380 </TD>
100381 <TD width=15% BGCOLOR=#FBF5EF>
100382 <B>5:4</B>
100383 </TD>
100384 <TD width=10% BGCOLOR=#FBF5EF>
100385 <B>30</B>
100386 </TD>
100387 <TD width=10% BGCOLOR=#FBF5EF>
100388 <B>0</B>
100389 </TD>
100390 <TD width=15% BGCOLOR=#FBF5EF>
100391 <B>0</B>
100392 </TD>
100393 <TD width=35% BGCOLOR=#FBF5EF>
100394 <B>Selects the source used to generate the clock. 0x - Source for generated clock is CPU PLL. 10 - Source for generated clock is DDR divided clock. 11 - Source for generated clock is IO PLL</B>
100395 </TD>
100396 </TR>
100397 <TR valign="top">
100398 <TD width=15% BGCOLOR=#FBF5EF>
100399 <B>DIVISOR</B>
100400 </TD>
100401 <TD width=15% BGCOLOR=#FBF5EF>
100402 <B>13:8</B>
100403 </TD>
100404 <TD width=10% BGCOLOR=#FBF5EF>
100405 <B>3f00</B>
100406 </TD>
100407 <TD width=10% BGCOLOR=#FBF5EF>
100408 <B>2</B>
100409 </TD>
100410 <TD width=15% BGCOLOR=#FBF5EF>
100411 <B>200</B>
100412 </TD>
100413 <TD width=35% BGCOLOR=#FBF5EF>
100414 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
100415 </TD>
100416 </TR>
100417 <TR valign="top">
100418 <TD width=15% BGCOLOR=#FBF5EF>
100419 <B>CPU_6OR4XCLKACT</B>
100420 </TD>
100421 <TD width=15% BGCOLOR=#FBF5EF>
100422 <B>24:24</B>
100423 </TD>
100424 <TD width=10% BGCOLOR=#FBF5EF>
100425 <B>1000000</B>
100426 </TD>
100427 <TD width=10% BGCOLOR=#FBF5EF>
100428 <B>1</B>
100429 </TD>
100430 <TD width=15% BGCOLOR=#FBF5EF>
100431 <B>1000000</B>
100432 </TD>
100433 <TD width=35% BGCOLOR=#FBF5EF>
100434 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
100435 </TD>
100436 </TR>
100437 <TR valign="top">
100438 <TD width=15% BGCOLOR=#FBF5EF>
100439 <B>CPU_3OR2XCLKACT</B>
100440 </TD>
100441 <TD width=15% BGCOLOR=#FBF5EF>
100442 <B>25:25</B>
100443 </TD>
100444 <TD width=10% BGCOLOR=#FBF5EF>
100445 <B>2000000</B>
100446 </TD>
100447 <TD width=10% BGCOLOR=#FBF5EF>
100448 <B>1</B>
100449 </TD>
100450 <TD width=15% BGCOLOR=#FBF5EF>
100451 <B>2000000</B>
100452 </TD>
100453 <TD width=35% BGCOLOR=#FBF5EF>
100454 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
100455 </TD>
100456 </TR>
100457 <TR valign="top">
100458 <TD width=15% BGCOLOR=#FBF5EF>
100459 <B>CPU_2XCLKACT</B>
100460 </TD>
100461 <TD width=15% BGCOLOR=#FBF5EF>
100462 <B>26:26</B>
100463 </TD>
100464 <TD width=10% BGCOLOR=#FBF5EF>
100465 <B>4000000</B>
100466 </TD>
100467 <TD width=10% BGCOLOR=#FBF5EF>
100468 <B>1</B>
100469 </TD>
100470 <TD width=15% BGCOLOR=#FBF5EF>
100471 <B>4000000</B>
100472 </TD>
100473 <TD width=35% BGCOLOR=#FBF5EF>
100474 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
100475 </TD>
100476 </TR>
100477 <TR valign="top">
100478 <TD width=15% BGCOLOR=#FBF5EF>
100479 <B>CPU_1XCLKACT</B>
100480 </TD>
100481 <TD width=15% BGCOLOR=#FBF5EF>
100482 <B>27:27</B>
100483 </TD>
100484 <TD width=10% BGCOLOR=#FBF5EF>
100485 <B>8000000</B>
100486 </TD>
100487 <TD width=10% BGCOLOR=#FBF5EF>
100488 <B>1</B>
100489 </TD>
100490 <TD width=15% BGCOLOR=#FBF5EF>
100491 <B>8000000</B>
100492 </TD>
100493 <TD width=35% BGCOLOR=#FBF5EF>
100494 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
100495 </TD>
100496 </TR>
100497 <TR valign="top">
100498 <TD width=15% BGCOLOR=#FBF5EF>
100499 <B>CPU_PERI_CLKACT</B>
100500 </TD>
100501 <TD width=15% BGCOLOR=#FBF5EF>
100502 <B>28:28</B>
100503 </TD>
100504 <TD width=10% BGCOLOR=#FBF5EF>
100505 <B>10000000</B>
100506 </TD>
100507 <TD width=10% BGCOLOR=#FBF5EF>
100508 <B>1</B>
100509 </TD>
100510 <TD width=15% BGCOLOR=#FBF5EF>
100511 <B>10000000</B>
100512 </TD>
100513 <TD width=35% BGCOLOR=#FBF5EF>
100514 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
100515 </TD>
100516 </TR>
100517 <TR valign="top">
100518 <TD width=15% BGCOLOR=#C0C0C0>
100519 <B>ARM_CLK_CTRL@0XF8000120</B>
100520 </TD>
100521 <TD width=15% BGCOLOR=#C0C0C0>
100522 <B>31:0</B>
100523 </TD>
100524 <TD width=10% BGCOLOR=#C0C0C0>
100525 <B>1f003f30</B>
100526 </TD>
100527 <TD width=10% BGCOLOR=#C0C0C0>
100528 <B></B>
100529 </TD>
100530 <TD width=15% BGCOLOR=#C0C0C0>
100531 <B>1f000200</B>
100532 </TD>
100533 <TD width=35% BGCOLOR=#C0C0C0>
100534 <B>CORTEX A9 Clock Control</B>
100535 </TD>
100536 </TR>
100537 </TABLE>
100538 <P>
100539 <H1>DDR PLL INIT</H1>
100540 <H2><a name="DDR_PLL_CFG">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CFG</a></H2>
100541 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100542 <TR valign="top">
100543 <TD width=15% BGCOLOR=#FFFF00>
100544 <B>Register Name</B>
100545 </TD>
100546 <TD width=15% BGCOLOR=#FFFF00>
100547 <B>Address</B>
100548 </TD>
100549 <TD width=10% BGCOLOR=#FFFF00>
100550 <B>Width</B>
100551 </TD>
100552 <TD width=10% BGCOLOR=#FFFF00>
100553 <B>Type</B>
100554 </TD>
100555 <TD width=15% BGCOLOR=#FFFF00>
100556 <B>Reset Value</B>
100557 </TD>
100558 <TD width=35% BGCOLOR=#FFFF00>
100559 <B>Description</B>
100560 </TD>
100561 </TR>
100562 <TR valign="top">
100563 <TD width=15% BGCOLOR=#FBF5EF>
100564 <B>DDR_PLL_CFG</B>
100565 </TD>
100566 <TD width=15% BGCOLOR=#FBF5EF>
100567 <B>0XF8000114</B>
100568 </TD>
100569 <TD width=10% BGCOLOR=#FBF5EF>
100570 <B>32</B>
100571 </TD>
100572 <TD width=10% BGCOLOR=#FBF5EF>
100573 <B>rw</B>
100574 </TD>
100575 <TD width=15% BGCOLOR=#FBF5EF>
100576 <B>0x00000000</B>
100577 </TD>
100578 <TD width=35% BGCOLOR=#FBF5EF>
100579 <B>--</B>
100580 </TD>
100581 </TR>
100582 </TABLE>
100583 <P>
100584 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100585 <TR valign="top">
100586 <TD width=15% BGCOLOR=#C0FFC0>
100587 <B>Field Name</B>
100588 </TD>
100589 <TD width=15% BGCOLOR=#C0FFC0>
100590 <B>Bits</B>
100591 </TD>
100592 <TD width=10% BGCOLOR=#C0FFC0>
100593 <B>Mask</B>
100594 </TD>
100595 <TD width=10% BGCOLOR=#C0FFC0>
100596 <B>Value</B>
100597 </TD>
100598 <TD width=15% BGCOLOR=#C0FFC0>
100599 <B>Shifted Value</B>
100600 </TD>
100601 <TD width=35% BGCOLOR=#C0FFC0>
100602 <B>Description</B>
100603 </TD>
100604 </TR>
100605 <TR valign="top">
100606 <TD width=15% BGCOLOR=#FBF5EF>
100607 <B>PLL_RES</B>
100608 </TD>
100609 <TD width=15% BGCOLOR=#FBF5EF>
100610 <B>7:4</B>
100611 </TD>
100612 <TD width=10% BGCOLOR=#FBF5EF>
100613 <B>f0</B>
100614 </TD>
100615 <TD width=10% BGCOLOR=#FBF5EF>
100616 <B>2</B>
100617 </TD>
100618 <TD width=15% BGCOLOR=#FBF5EF>
100619 <B>20</B>
100620 </TD>
100621 <TD width=35% BGCOLOR=#FBF5EF>
100622 <B>Drives the PLL_RES[3:0] input of the PLL to set the PLL loop filter resistor control</B>
100623 </TD>
100624 </TR>
100625 <TR valign="top">
100626 <TD width=15% BGCOLOR=#FBF5EF>
100627 <B>PLL_CP</B>
100628 </TD>
100629 <TD width=15% BGCOLOR=#FBF5EF>
100630 <B>11:8</B>
100631 </TD>
100632 <TD width=10% BGCOLOR=#FBF5EF>
100633 <B>f00</B>
100634 </TD>
100635 <TD width=10% BGCOLOR=#FBF5EF>
100636 <B>2</B>
100637 </TD>
100638 <TD width=15% BGCOLOR=#FBF5EF>
100639 <B>200</B>
100640 </TD>
100641 <TD width=35% BGCOLOR=#FBF5EF>
100642 <B>Drives the PLL_CP[3:0] input of the PLL to set the PLL charge pump control</B>
100643 </TD>
100644 </TR>
100645 <TR valign="top">
100646 <TD width=15% BGCOLOR=#FBF5EF>
100647 <B>LOCK_CNT</B>
100648 </TD>
100649 <TD width=15% BGCOLOR=#FBF5EF>
100650 <B>21:12</B>
100651 </TD>
100652 <TD width=10% BGCOLOR=#FBF5EF>
100653 <B>3ff000</B>
100654 </TD>
100655 <TD width=10% BGCOLOR=#FBF5EF>
100656 <B>12c</B>
100657 </TD>
100658 <TD width=15% BGCOLOR=#FBF5EF>
100659 <B>12c000</B>
100660 </TD>
100661 <TD width=35% BGCOLOR=#FBF5EF>
100662 <B>Drives the LOCK_CNT[9:0] input of the PLL to set the number of clock cycles the PLL needs to have clkref and clkfb aligned withth a certain window before syaing locked.</B>
100663 </TD>
100664 </TR>
100665 <TR valign="top">
100666 <TD width=15% BGCOLOR=#C0C0C0>
100667 <B>DDR_PLL_CFG@0XF8000114</B>
100668 </TD>
100669 <TD width=15% BGCOLOR=#C0C0C0>
100670 <B>31:0</B>
100671 </TD>
100672 <TD width=10% BGCOLOR=#C0C0C0>
100673 <B>3ffff0</B>
100674 </TD>
100675 <TD width=10% BGCOLOR=#C0C0C0>
100676 <B></B>
100677 </TD>
100678 <TD width=15% BGCOLOR=#C0C0C0>
100679 <B>12c220</B>
100680 </TD>
100681 <TD width=35% BGCOLOR=#C0C0C0>
100682 <B>DDR PLL Configuration</B>
100683 </TD>
100684 </TR>
100685 </TABLE>
100686 <P>
100687 <H1>UPDATE FB_DIV</H1>
100688 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
100689 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100690 <TR valign="top">
100691 <TD width=15% BGCOLOR=#FFFF00>
100692 <B>Register Name</B>
100693 </TD>
100694 <TD width=15% BGCOLOR=#FFFF00>
100695 <B>Address</B>
100696 </TD>
100697 <TD width=10% BGCOLOR=#FFFF00>
100698 <B>Width</B>
100699 </TD>
100700 <TD width=10% BGCOLOR=#FFFF00>
100701 <B>Type</B>
100702 </TD>
100703 <TD width=15% BGCOLOR=#FFFF00>
100704 <B>Reset Value</B>
100705 </TD>
100706 <TD width=35% BGCOLOR=#FFFF00>
100707 <B>Description</B>
100708 </TD>
100709 </TR>
100710 <TR valign="top">
100711 <TD width=15% BGCOLOR=#FBF5EF>
100712 <B>DDR_PLL_CTRL</B>
100713 </TD>
100714 <TD width=15% BGCOLOR=#FBF5EF>
100715 <B>0XF8000104</B>
100716 </TD>
100717 <TD width=10% BGCOLOR=#FBF5EF>
100718 <B>32</B>
100719 </TD>
100720 <TD width=10% BGCOLOR=#FBF5EF>
100721 <B>rw</B>
100722 </TD>
100723 <TD width=15% BGCOLOR=#FBF5EF>
100724 <B>0x00000000</B>
100725 </TD>
100726 <TD width=35% BGCOLOR=#FBF5EF>
100727 <B>--</B>
100728 </TD>
100729 </TR>
100730 </TABLE>
100731 <P>
100732 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100733 <TR valign="top">
100734 <TD width=15% BGCOLOR=#C0FFC0>
100735 <B>Field Name</B>
100736 </TD>
100737 <TD width=15% BGCOLOR=#C0FFC0>
100738 <B>Bits</B>
100739 </TD>
100740 <TD width=10% BGCOLOR=#C0FFC0>
100741 <B>Mask</B>
100742 </TD>
100743 <TD width=10% BGCOLOR=#C0FFC0>
100744 <B>Value</B>
100745 </TD>
100746 <TD width=15% BGCOLOR=#C0FFC0>
100747 <B>Shifted Value</B>
100748 </TD>
100749 <TD width=35% BGCOLOR=#C0FFC0>
100750 <B>Description</B>
100751 </TD>
100752 </TR>
100753 <TR valign="top">
100754 <TD width=15% BGCOLOR=#FBF5EF>
100755 <B>PLL_FDIV</B>
100756 </TD>
100757 <TD width=15% BGCOLOR=#FBF5EF>
100758 <B>18:12</B>
100759 </TD>
100760 <TD width=10% BGCOLOR=#FBF5EF>
100761 <B>7f000</B>
100762 </TD>
100763 <TD width=10% BGCOLOR=#FBF5EF>
100764 <B>20</B>
100765 </TD>
100766 <TD width=15% BGCOLOR=#FBF5EF>
100767 <B>20000</B>
100768 </TD>
100769 <TD width=35% BGCOLOR=#FBF5EF>
100770 <B>Provides the feedback divisor for the PLL. NOTE: Before changing this value the PLL must first be bypassed and then put into powerdown or reset state.</B>
100771 </TD>
100772 </TR>
100773 <TR valign="top">
100774 <TD width=15% BGCOLOR=#C0C0C0>
100775 <B>DDR_PLL_CTRL@0XF8000104</B>
100776 </TD>
100777 <TD width=15% BGCOLOR=#C0C0C0>
100778 <B>31:0</B>
100779 </TD>
100780 <TD width=10% BGCOLOR=#C0C0C0>
100781 <B>7f000</B>
100782 </TD>
100783 <TD width=10% BGCOLOR=#C0C0C0>
100784 <B></B>
100785 </TD>
100786 <TD width=15% BGCOLOR=#C0C0C0>
100787 <B>20000</B>
100788 </TD>
100789 <TD width=35% BGCOLOR=#C0C0C0>
100790 <B>DDR PLL Control</B>
100791 </TD>
100792 </TR>
100793 </TABLE>
100794 <P>
100795 <H1>BY PASS PLL</H1>
100796 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
100797 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100798 <TR valign="top">
100799 <TD width=15% BGCOLOR=#FFFF00>
100800 <B>Register Name</B>
100801 </TD>
100802 <TD width=15% BGCOLOR=#FFFF00>
100803 <B>Address</B>
100804 </TD>
100805 <TD width=10% BGCOLOR=#FFFF00>
100806 <B>Width</B>
100807 </TD>
100808 <TD width=10% BGCOLOR=#FFFF00>
100809 <B>Type</B>
100810 </TD>
100811 <TD width=15% BGCOLOR=#FFFF00>
100812 <B>Reset Value</B>
100813 </TD>
100814 <TD width=35% BGCOLOR=#FFFF00>
100815 <B>Description</B>
100816 </TD>
100817 </TR>
100818 <TR valign="top">
100819 <TD width=15% BGCOLOR=#FBF5EF>
100820 <B>DDR_PLL_CTRL</B>
100821 </TD>
100822 <TD width=15% BGCOLOR=#FBF5EF>
100823 <B>0XF8000104</B>
100824 </TD>
100825 <TD width=10% BGCOLOR=#FBF5EF>
100826 <B>32</B>
100827 </TD>
100828 <TD width=10% BGCOLOR=#FBF5EF>
100829 <B>rw</B>
100830 </TD>
100831 <TD width=15% BGCOLOR=#FBF5EF>
100832 <B>0x00000000</B>
100833 </TD>
100834 <TD width=35% BGCOLOR=#FBF5EF>
100835 <B>--</B>
100836 </TD>
100837 </TR>
100838 </TABLE>
100839 <P>
100840 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100841 <TR valign="top">
100842 <TD width=15% BGCOLOR=#C0FFC0>
100843 <B>Field Name</B>
100844 </TD>
100845 <TD width=15% BGCOLOR=#C0FFC0>
100846 <B>Bits</B>
100847 </TD>
100848 <TD width=10% BGCOLOR=#C0FFC0>
100849 <B>Mask</B>
100850 </TD>
100851 <TD width=10% BGCOLOR=#C0FFC0>
100852 <B>Value</B>
100853 </TD>
100854 <TD width=15% BGCOLOR=#C0FFC0>
100855 <B>Shifted Value</B>
100856 </TD>
100857 <TD width=35% BGCOLOR=#C0FFC0>
100858 <B>Description</B>
100859 </TD>
100860 </TR>
100861 <TR valign="top">
100862 <TD width=15% BGCOLOR=#FBF5EF>
100863 <B>PLL_BYPASS_FORCE</B>
100864 </TD>
100865 <TD width=15% BGCOLOR=#FBF5EF>
100866 <B>4:4</B>
100867 </TD>
100868 <TD width=10% BGCOLOR=#FBF5EF>
100869 <B>10</B>
100870 </TD>
100871 <TD width=10% BGCOLOR=#FBF5EF>
100872 <B>1</B>
100873 </TD>
100874 <TD width=15% BGCOLOR=#FBF5EF>
100875 <B>10</B>
100876 </TD>
100877 <TD width=35% BGCOLOR=#FBF5EF>
100878 <B>Overides control of the PLL bypass function within the clock controller to force into bypass state. 0 - PLL not forced to be bypassed (may still be bypassed through bootstrap pin). 1 - PLL forced to be bypassed</B>
100879 </TD>
100880 </TR>
100881 <TR valign="top">
100882 <TD width=15% BGCOLOR=#C0C0C0>
100883 <B>DDR_PLL_CTRL@0XF8000104</B>
100884 </TD>
100885 <TD width=15% BGCOLOR=#C0C0C0>
100886 <B>31:0</B>
100887 </TD>
100888 <TD width=10% BGCOLOR=#C0C0C0>
100889 <B>10</B>
100890 </TD>
100891 <TD width=10% BGCOLOR=#C0C0C0>
100892 <B></B>
100893 </TD>
100894 <TD width=15% BGCOLOR=#C0C0C0>
100895 <B>10</B>
100896 </TD>
100897 <TD width=35% BGCOLOR=#C0C0C0>
100898 <B>DDR PLL Control</B>
100899 </TD>
100900 </TR>
100901 </TABLE>
100902 <P>
100903 <H1>ASSERT RESET</H1>
100904 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
100905 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100906 <TR valign="top">
100907 <TD width=15% BGCOLOR=#FFFF00>
100908 <B>Register Name</B>
100909 </TD>
100910 <TD width=15% BGCOLOR=#FFFF00>
100911 <B>Address</B>
100912 </TD>
100913 <TD width=10% BGCOLOR=#FFFF00>
100914 <B>Width</B>
100915 </TD>
100916 <TD width=10% BGCOLOR=#FFFF00>
100917 <B>Type</B>
100918 </TD>
100919 <TD width=15% BGCOLOR=#FFFF00>
100920 <B>Reset Value</B>
100921 </TD>
100922 <TD width=35% BGCOLOR=#FFFF00>
100923 <B>Description</B>
100924 </TD>
100925 </TR>
100926 <TR valign="top">
100927 <TD width=15% BGCOLOR=#FBF5EF>
100928 <B>DDR_PLL_CTRL</B>
100929 </TD>
100930 <TD width=15% BGCOLOR=#FBF5EF>
100931 <B>0XF8000104</B>
100932 </TD>
100933 <TD width=10% BGCOLOR=#FBF5EF>
100934 <B>32</B>
100935 </TD>
100936 <TD width=10% BGCOLOR=#FBF5EF>
100937 <B>rw</B>
100938 </TD>
100939 <TD width=15% BGCOLOR=#FBF5EF>
100940 <B>0x00000000</B>
100941 </TD>
100942 <TD width=35% BGCOLOR=#FBF5EF>
100943 <B>--</B>
100944 </TD>
100945 </TR>
100946 </TABLE>
100947 <P>
100948 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
100949 <TR valign="top">
100950 <TD width=15% BGCOLOR=#C0FFC0>
100951 <B>Field Name</B>
100952 </TD>
100953 <TD width=15% BGCOLOR=#C0FFC0>
100954 <B>Bits</B>
100955 </TD>
100956 <TD width=10% BGCOLOR=#C0FFC0>
100957 <B>Mask</B>
100958 </TD>
100959 <TD width=10% BGCOLOR=#C0FFC0>
100960 <B>Value</B>
100961 </TD>
100962 <TD width=15% BGCOLOR=#C0FFC0>
100963 <B>Shifted Value</B>
100964 </TD>
100965 <TD width=35% BGCOLOR=#C0FFC0>
100966 <B>Description</B>
100967 </TD>
100968 </TR>
100969 <TR valign="top">
100970 <TD width=15% BGCOLOR=#FBF5EF>
100971 <B>PLL_RESET</B>
100972 </TD>
100973 <TD width=15% BGCOLOR=#FBF5EF>
100974 <B>0:0</B>
100975 </TD>
100976 <TD width=10% BGCOLOR=#FBF5EF>
100977 <B>1</B>
100978 </TD>
100979 <TD width=10% BGCOLOR=#FBF5EF>
100980 <B>1</B>
100981 </TD>
100982 <TD width=15% BGCOLOR=#FBF5EF>
100983 <B>1</B>
100984 </TD>
100985 <TD width=35% BGCOLOR=#FBF5EF>
100986 <B>Drives the RESET input of the PLL. 0 - PLL out of reset. 1 - PLL held in reset. Remember that after reset, the user should program the PLLs and ensure that the serviced bit below is asserted before using.</B>
100987 </TD>
100988 </TR>
100989 <TR valign="top">
100990 <TD width=15% BGCOLOR=#C0C0C0>
100991 <B>DDR_PLL_CTRL@0XF8000104</B>
100992 </TD>
100993 <TD width=15% BGCOLOR=#C0C0C0>
100994 <B>31:0</B>
100995 </TD>
100996 <TD width=10% BGCOLOR=#C0C0C0>
100997 <B>1</B>
100998 </TD>
100999 <TD width=10% BGCOLOR=#C0C0C0>
101000 <B></B>
101001 </TD>
101002 <TD width=15% BGCOLOR=#C0C0C0>
101003 <B>1</B>
101004 </TD>
101005 <TD width=35% BGCOLOR=#C0C0C0>
101006 <B>DDR PLL Control</B>
101007 </TD>
101008 </TR>
101009 </TABLE>
101010 <P>
101011 <H1>DEASSERT RESET</H1>
101012 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
101013 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101014 <TR valign="top">
101015 <TD width=15% BGCOLOR=#FFFF00>
101016 <B>Register Name</B>
101017 </TD>
101018 <TD width=15% BGCOLOR=#FFFF00>
101019 <B>Address</B>
101020 </TD>
101021 <TD width=10% BGCOLOR=#FFFF00>
101022 <B>Width</B>
101023 </TD>
101024 <TD width=10% BGCOLOR=#FFFF00>
101025 <B>Type</B>
101026 </TD>
101027 <TD width=15% BGCOLOR=#FFFF00>
101028 <B>Reset Value</B>
101029 </TD>
101030 <TD width=35% BGCOLOR=#FFFF00>
101031 <B>Description</B>
101032 </TD>
101033 </TR>
101034 <TR valign="top">
101035 <TD width=15% BGCOLOR=#FBF5EF>
101036 <B>DDR_PLL_CTRL</B>
101037 </TD>
101038 <TD width=15% BGCOLOR=#FBF5EF>
101039 <B>0XF8000104</B>
101040 </TD>
101041 <TD width=10% BGCOLOR=#FBF5EF>
101042 <B>32</B>
101043 </TD>
101044 <TD width=10% BGCOLOR=#FBF5EF>
101045 <B>rw</B>
101046 </TD>
101047 <TD width=15% BGCOLOR=#FBF5EF>
101048 <B>0x00000000</B>
101049 </TD>
101050 <TD width=35% BGCOLOR=#FBF5EF>
101051 <B>--</B>
101052 </TD>
101053 </TR>
101054 </TABLE>
101055 <P>
101056 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101057 <TR valign="top">
101058 <TD width=15% BGCOLOR=#C0FFC0>
101059 <B>Field Name</B>
101060 </TD>
101061 <TD width=15% BGCOLOR=#C0FFC0>
101062 <B>Bits</B>
101063 </TD>
101064 <TD width=10% BGCOLOR=#C0FFC0>
101065 <B>Mask</B>
101066 </TD>
101067 <TD width=10% BGCOLOR=#C0FFC0>
101068 <B>Value</B>
101069 </TD>
101070 <TD width=15% BGCOLOR=#C0FFC0>
101071 <B>Shifted Value</B>
101072 </TD>
101073 <TD width=35% BGCOLOR=#C0FFC0>
101074 <B>Description</B>
101075 </TD>
101076 </TR>
101077 <TR valign="top">
101078 <TD width=15% BGCOLOR=#FBF5EF>
101079 <B>PLL_RESET</B>
101080 </TD>
101081 <TD width=15% BGCOLOR=#FBF5EF>
101082 <B>0:0</B>
101083 </TD>
101084 <TD width=10% BGCOLOR=#FBF5EF>
101085 <B>1</B>
101086 </TD>
101087 <TD width=10% BGCOLOR=#FBF5EF>
101088 <B>0</B>
101089 </TD>
101090 <TD width=15% BGCOLOR=#FBF5EF>
101091 <B>0</B>
101092 </TD>
101093 <TD width=35% BGCOLOR=#FBF5EF>
101094 <B>Drives the RESET input of the PLL. 0 - PLL out of reset. 1 - PLL held in reset. Remember that after reset, the user should program the PLLs and ensure that the serviced bit below is asserted before using.</B>
101095 </TD>
101096 </TR>
101097 <TR valign="top">
101098 <TD width=15% BGCOLOR=#C0C0C0>
101099 <B>DDR_PLL_CTRL@0XF8000104</B>
101100 </TD>
101101 <TD width=15% BGCOLOR=#C0C0C0>
101102 <B>31:0</B>
101103 </TD>
101104 <TD width=10% BGCOLOR=#C0C0C0>
101105 <B>1</B>
101106 </TD>
101107 <TD width=10% BGCOLOR=#C0C0C0>
101108 <B></B>
101109 </TD>
101110 <TD width=15% BGCOLOR=#C0C0C0>
101111 <B>0</B>
101112 </TD>
101113 <TD width=35% BGCOLOR=#C0C0C0>
101114 <B>DDR PLL Control</B>
101115 </TD>
101116 </TR>
101117 </TABLE>
101118 <P>
101119 <H1>CHECK PLL STATUS</H1>
101120 <H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>
101121 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101122 <TR valign="top">
101123 <TD width=15% BGCOLOR=#FFFF00>
101124 <B>Register Name</B>
101125 </TD>
101126 <TD width=15% BGCOLOR=#FFFF00>
101127 <B>Address</B>
101128 </TD>
101129 <TD width=10% BGCOLOR=#FFFF00>
101130 <B>Width</B>
101131 </TD>
101132 <TD width=10% BGCOLOR=#FFFF00>
101133 <B>Type</B>
101134 </TD>
101135 <TD width=15% BGCOLOR=#FFFF00>
101136 <B>Reset Value</B>
101137 </TD>
101138 <TD width=35% BGCOLOR=#FFFF00>
101139 <B>Description</B>
101140 </TD>
101141 </TR>
101142 <TR valign="top">
101143 <TD width=15% BGCOLOR=#FBF5EF>
101144 <B>PLL_STATUS</B>
101145 </TD>
101146 <TD width=15% BGCOLOR=#FBF5EF>
101147 <B>0XF800010C</B>
101148 </TD>
101149 <TD width=10% BGCOLOR=#FBF5EF>
101150 <B>32</B>
101151 </TD>
101152 <TD width=10% BGCOLOR=#FBF5EF>
101153 <B>rw</B>
101154 </TD>
101155 <TD width=15% BGCOLOR=#FBF5EF>
101156 <B>0x00000000</B>
101157 </TD>
101158 <TD width=35% BGCOLOR=#FBF5EF>
101159 <B>--</B>
101160 </TD>
101161 </TR>
101162 </TABLE>
101163 <P>
101164 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101165 <TR valign="top">
101166 <TD width=15% BGCOLOR=#C0FFC0>
101167 <B>Field Name</B>
101168 </TD>
101169 <TD width=15% BGCOLOR=#C0FFC0>
101170 <B>Bits</B>
101171 </TD>
101172 <TD width=10% BGCOLOR=#C0FFC0>
101173 <B>Mask</B>
101174 </TD>
101175 <TD width=10% BGCOLOR=#C0FFC0>
101176 <B>Value</B>
101177 </TD>
101178 <TD width=15% BGCOLOR=#C0FFC0>
101179 <B>Shifted Value</B>
101180 </TD>
101181 <TD width=35% BGCOLOR=#C0FFC0>
101182 <B>Description</B>
101183 </TD>
101184 </TR>
101185 <TR valign="top">
101186 <TD width=15% BGCOLOR=#FBF5EF>
101187 <B>DDR_PLL_LOCK</B>
101188 </TD>
101189 <TD width=15% BGCOLOR=#FBF5EF>
101190 <B>1:1</B>
101191 </TD>
101192 <TD width=10% BGCOLOR=#FBF5EF>
101193 <B>2</B>
101194 </TD>
101195 <TD width=10% BGCOLOR=#FBF5EF>
101196 <B>1</B>
101197 </TD>
101198 <TD width=15% BGCOLOR=#FBF5EF>
101199 <B>2</B>
101200 </TD>
101201 <TD width=35% BGCOLOR=#FBF5EF>
101202 <B>DDR PLL lock status. 0 - DDR PLL out of lock. 1 - DDR PLL in lock. Note: Reset condition is actually 0, but will always be 1 by the time this register can be read if PLL's are being used.</B>
101203 </TD>
101204 </TR>
101205 <TR valign="top">
101206 <TD width=15% BGCOLOR=#C0C0C0>
101207 <B>PLL_STATUS@0XF800010C</B>
101208 </TD>
101209 <TD width=15% BGCOLOR=#C0C0C0>
101210 <B>31:0</B>
101211 </TD>
101212 <TD width=10% BGCOLOR=#C0C0C0>
101213 <B>2</B>
101214 </TD>
101215 <TD width=10% BGCOLOR=#C0C0C0>
101216 <B></B>
101217 </TD>
101218 <TD width=15% BGCOLOR=#C0C0C0>
101219 <B>2</B>
101220 </TD>
101221 <TD width=35% BGCOLOR=#C0C0C0>
101222 <B>tobe</B>
101223 </TD>
101224 </TR>
101225 </TABLE>
101226 <P>
101227 <H1>REMOVE PLL BY PASS</H1>
101228 <H2><a name="DDR_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_PLL_CTRL</a></H2>
101229 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101230 <TR valign="top">
101231 <TD width=15% BGCOLOR=#FFFF00>
101232 <B>Register Name</B>
101233 </TD>
101234 <TD width=15% BGCOLOR=#FFFF00>
101235 <B>Address</B>
101236 </TD>
101237 <TD width=10% BGCOLOR=#FFFF00>
101238 <B>Width</B>
101239 </TD>
101240 <TD width=10% BGCOLOR=#FFFF00>
101241 <B>Type</B>
101242 </TD>
101243 <TD width=15% BGCOLOR=#FFFF00>
101244 <B>Reset Value</B>
101245 </TD>
101246 <TD width=35% BGCOLOR=#FFFF00>
101247 <B>Description</B>
101248 </TD>
101249 </TR>
101250 <TR valign="top">
101251 <TD width=15% BGCOLOR=#FBF5EF>
101252 <B>DDR_PLL_CTRL</B>
101253 </TD>
101254 <TD width=15% BGCOLOR=#FBF5EF>
101255 <B>0XF8000104</B>
101256 </TD>
101257 <TD width=10% BGCOLOR=#FBF5EF>
101258 <B>32</B>
101259 </TD>
101260 <TD width=10% BGCOLOR=#FBF5EF>
101261 <B>rw</B>
101262 </TD>
101263 <TD width=15% BGCOLOR=#FBF5EF>
101264 <B>0x00000000</B>
101265 </TD>
101266 <TD width=35% BGCOLOR=#FBF5EF>
101267 <B>--</B>
101268 </TD>
101269 </TR>
101270 </TABLE>
101271 <P>
101272 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101273 <TR valign="top">
101274 <TD width=15% BGCOLOR=#C0FFC0>
101275 <B>Field Name</B>
101276 </TD>
101277 <TD width=15% BGCOLOR=#C0FFC0>
101278 <B>Bits</B>
101279 </TD>
101280 <TD width=10% BGCOLOR=#C0FFC0>
101281 <B>Mask</B>
101282 </TD>
101283 <TD width=10% BGCOLOR=#C0FFC0>
101284 <B>Value</B>
101285 </TD>
101286 <TD width=15% BGCOLOR=#C0FFC0>
101287 <B>Shifted Value</B>
101288 </TD>
101289 <TD width=35% BGCOLOR=#C0FFC0>
101290 <B>Description</B>
101291 </TD>
101292 </TR>
101293 <TR valign="top">
101294 <TD width=15% BGCOLOR=#FBF5EF>
101295 <B>PLL_BYPASS_FORCE</B>
101296 </TD>
101297 <TD width=15% BGCOLOR=#FBF5EF>
101298 <B>4:4</B>
101299 </TD>
101300 <TD width=10% BGCOLOR=#FBF5EF>
101301 <B>10</B>
101302 </TD>
101303 <TD width=10% BGCOLOR=#FBF5EF>
101304 <B>0</B>
101305 </TD>
101306 <TD width=15% BGCOLOR=#FBF5EF>
101307 <B>0</B>
101308 </TD>
101309 <TD width=35% BGCOLOR=#FBF5EF>
101310 <B>Overides control of the PLL bypass function within the clock controller to force into bypass state. 0 - PLL not forced to be bypassed (may still be bypassed through bootstrap pin). 1 - PLL forced to be bypassed</B>
101311 </TD>
101312 </TR>
101313 <TR valign="top">
101314 <TD width=15% BGCOLOR=#C0C0C0>
101315 <B>DDR_PLL_CTRL@0XF8000104</B>
101316 </TD>
101317 <TD width=15% BGCOLOR=#C0C0C0>
101318 <B>31:0</B>
101319 </TD>
101320 <TD width=10% BGCOLOR=#C0C0C0>
101321 <B>10</B>
101322 </TD>
101323 <TD width=10% BGCOLOR=#C0C0C0>
101324 <B></B>
101325 </TD>
101326 <TD width=15% BGCOLOR=#C0C0C0>
101327 <B>0</B>
101328 </TD>
101329 <TD width=35% BGCOLOR=#C0C0C0>
101330 <B>DDR PLL Control</B>
101331 </TD>
101332 </TR>
101333 </TABLE>
101334 <P>
101335 <H2><a name="DDR_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDR_CLK_CTRL</a></H2>
101336 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101337 <TR valign="top">
101338 <TD width=15% BGCOLOR=#FFFF00>
101339 <B>Register Name</B>
101340 </TD>
101341 <TD width=15% BGCOLOR=#FFFF00>
101342 <B>Address</B>
101343 </TD>
101344 <TD width=10% BGCOLOR=#FFFF00>
101345 <B>Width</B>
101346 </TD>
101347 <TD width=10% BGCOLOR=#FFFF00>
101348 <B>Type</B>
101349 </TD>
101350 <TD width=15% BGCOLOR=#FFFF00>
101351 <B>Reset Value</B>
101352 </TD>
101353 <TD width=35% BGCOLOR=#FFFF00>
101354 <B>Description</B>
101355 </TD>
101356 </TR>
101357 <TR valign="top">
101358 <TD width=15% BGCOLOR=#FBF5EF>
101359 <B>DDR_CLK_CTRL</B>
101360 </TD>
101361 <TD width=15% BGCOLOR=#FBF5EF>
101362 <B>0XF8000124</B>
101363 </TD>
101364 <TD width=10% BGCOLOR=#FBF5EF>
101365 <B>32</B>
101366 </TD>
101367 <TD width=10% BGCOLOR=#FBF5EF>
101368 <B>rw</B>
101369 </TD>
101370 <TD width=15% BGCOLOR=#FBF5EF>
101371 <B>0x00000000</B>
101372 </TD>
101373 <TD width=35% BGCOLOR=#FBF5EF>
101374 <B>--</B>
101375 </TD>
101376 </TR>
101377 </TABLE>
101378 <P>
101379 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101380 <TR valign="top">
101381 <TD width=15% BGCOLOR=#C0FFC0>
101382 <B>Field Name</B>
101383 </TD>
101384 <TD width=15% BGCOLOR=#C0FFC0>
101385 <B>Bits</B>
101386 </TD>
101387 <TD width=10% BGCOLOR=#C0FFC0>
101388 <B>Mask</B>
101389 </TD>
101390 <TD width=10% BGCOLOR=#C0FFC0>
101391 <B>Value</B>
101392 </TD>
101393 <TD width=15% BGCOLOR=#C0FFC0>
101394 <B>Shifted Value</B>
101395 </TD>
101396 <TD width=35% BGCOLOR=#C0FFC0>
101397 <B>Description</B>
101398 </TD>
101399 </TR>
101400 <TR valign="top">
101401 <TD width=15% BGCOLOR=#FBF5EF>
101402 <B>DDR_3XCLKACT</B>
101403 </TD>
101404 <TD width=15% BGCOLOR=#FBF5EF>
101405 <B>0:0</B>
101406 </TD>
101407 <TD width=10% BGCOLOR=#FBF5EF>
101408 <B>1</B>
101409 </TD>
101410 <TD width=10% BGCOLOR=#FBF5EF>
101411 <B>1</B>
101412 </TD>
101413 <TD width=15% BGCOLOR=#FBF5EF>
101414 <B>1</B>
101415 </TD>
101416 <TD width=35% BGCOLOR=#FBF5EF>
101417 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
101418 </TD>
101419 </TR>
101420 <TR valign="top">
101421 <TD width=15% BGCOLOR=#FBF5EF>
101422 <B>DDR_2XCLKACT</B>
101423 </TD>
101424 <TD width=15% BGCOLOR=#FBF5EF>
101425 <B>1:1</B>
101426 </TD>
101427 <TD width=10% BGCOLOR=#FBF5EF>
101428 <B>2</B>
101429 </TD>
101430 <TD width=10% BGCOLOR=#FBF5EF>
101431 <B>1</B>
101432 </TD>
101433 <TD width=15% BGCOLOR=#FBF5EF>
101434 <B>2</B>
101435 </TD>
101436 <TD width=35% BGCOLOR=#FBF5EF>
101437 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
101438 </TD>
101439 </TR>
101440 <TR valign="top">
101441 <TD width=15% BGCOLOR=#FBF5EF>
101442 <B>DDR_3XCLK_DIVISOR</B>
101443 </TD>
101444 <TD width=15% BGCOLOR=#FBF5EF>
101445 <B>25:20</B>
101446 </TD>
101447 <TD width=10% BGCOLOR=#FBF5EF>
101448 <B>3f00000</B>
101449 </TD>
101450 <TD width=10% BGCOLOR=#FBF5EF>
101451 <B>2</B>
101452 </TD>
101453 <TD width=15% BGCOLOR=#FBF5EF>
101454 <B>200000</B>
101455 </TD>
101456 <TD width=35% BGCOLOR=#FBF5EF>
101457 <B>Divisor value for the ddr_3xclk</B>
101458 </TD>
101459 </TR>
101460 <TR valign="top">
101461 <TD width=15% BGCOLOR=#FBF5EF>
101462 <B>DDR_2XCLK_DIVISOR</B>
101463 </TD>
101464 <TD width=15% BGCOLOR=#FBF5EF>
101465 <B>31:26</B>
101466 </TD>
101467 <TD width=10% BGCOLOR=#FBF5EF>
101468 <B>fc000000</B>
101469 </TD>
101470 <TD width=10% BGCOLOR=#FBF5EF>
101471 <B>3</B>
101472 </TD>
101473 <TD width=15% BGCOLOR=#FBF5EF>
101474 <B>c000000</B>
101475 </TD>
101476 <TD width=35% BGCOLOR=#FBF5EF>
101477 <B>Divisor value for the ddr_2xclk (does not have to be 2/3 speed of ddr_3xclk)</B>
101478 </TD>
101479 </TR>
101480 <TR valign="top">
101481 <TD width=15% BGCOLOR=#C0C0C0>
101482 <B>DDR_CLK_CTRL@0XF8000124</B>
101483 </TD>
101484 <TD width=15% BGCOLOR=#C0C0C0>
101485 <B>31:0</B>
101486 </TD>
101487 <TD width=10% BGCOLOR=#C0C0C0>
101488 <B>fff00003</B>
101489 </TD>
101490 <TD width=10% BGCOLOR=#C0C0C0>
101491 <B></B>
101492 </TD>
101493 <TD width=15% BGCOLOR=#C0C0C0>
101494 <B>c200003</B>
101495 </TD>
101496 <TD width=35% BGCOLOR=#C0C0C0>
101497 <B>DDR Clock Control</B>
101498 </TD>
101499 </TR>
101500 </TABLE>
101501 <P>
101502 <H1>IO PLL INIT</H1>
101503 <H2><a name="IO_PLL_CFG">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CFG</a></H2>
101504 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101505 <TR valign="top">
101506 <TD width=15% BGCOLOR=#FFFF00>
101507 <B>Register Name</B>
101508 </TD>
101509 <TD width=15% BGCOLOR=#FFFF00>
101510 <B>Address</B>
101511 </TD>
101512 <TD width=10% BGCOLOR=#FFFF00>
101513 <B>Width</B>
101514 </TD>
101515 <TD width=10% BGCOLOR=#FFFF00>
101516 <B>Type</B>
101517 </TD>
101518 <TD width=15% BGCOLOR=#FFFF00>
101519 <B>Reset Value</B>
101520 </TD>
101521 <TD width=35% BGCOLOR=#FFFF00>
101522 <B>Description</B>
101523 </TD>
101524 </TR>
101525 <TR valign="top">
101526 <TD width=15% BGCOLOR=#FBF5EF>
101527 <B>IO_PLL_CFG</B>
101528 </TD>
101529 <TD width=15% BGCOLOR=#FBF5EF>
101530 <B>0XF8000118</B>
101531 </TD>
101532 <TD width=10% BGCOLOR=#FBF5EF>
101533 <B>32</B>
101534 </TD>
101535 <TD width=10% BGCOLOR=#FBF5EF>
101536 <B>rw</B>
101537 </TD>
101538 <TD width=15% BGCOLOR=#FBF5EF>
101539 <B>0x00000000</B>
101540 </TD>
101541 <TD width=35% BGCOLOR=#FBF5EF>
101542 <B>--</B>
101543 </TD>
101544 </TR>
101545 </TABLE>
101546 <P>
101547 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101548 <TR valign="top">
101549 <TD width=15% BGCOLOR=#C0FFC0>
101550 <B>Field Name</B>
101551 </TD>
101552 <TD width=15% BGCOLOR=#C0FFC0>
101553 <B>Bits</B>
101554 </TD>
101555 <TD width=10% BGCOLOR=#C0FFC0>
101556 <B>Mask</B>
101557 </TD>
101558 <TD width=10% BGCOLOR=#C0FFC0>
101559 <B>Value</B>
101560 </TD>
101561 <TD width=15% BGCOLOR=#C0FFC0>
101562 <B>Shifted Value</B>
101563 </TD>
101564 <TD width=35% BGCOLOR=#C0FFC0>
101565 <B>Description</B>
101566 </TD>
101567 </TR>
101568 <TR valign="top">
101569 <TD width=15% BGCOLOR=#FBF5EF>
101570 <B>PLL_RES</B>
101571 </TD>
101572 <TD width=15% BGCOLOR=#FBF5EF>
101573 <B>7:4</B>
101574 </TD>
101575 <TD width=10% BGCOLOR=#FBF5EF>
101576 <B>f0</B>
101577 </TD>
101578 <TD width=10% BGCOLOR=#FBF5EF>
101579 <B>c</B>
101580 </TD>
101581 <TD width=15% BGCOLOR=#FBF5EF>
101582 <B>c0</B>
101583 </TD>
101584 <TD width=35% BGCOLOR=#FBF5EF>
101585 <B>Drives the PLL_RES[3:0] input of the PLL to set the PLL loop filter resistor control</B>
101586 </TD>
101587 </TR>
101588 <TR valign="top">
101589 <TD width=15% BGCOLOR=#FBF5EF>
101590 <B>PLL_CP</B>
101591 </TD>
101592 <TD width=15% BGCOLOR=#FBF5EF>
101593 <B>11:8</B>
101594 </TD>
101595 <TD width=10% BGCOLOR=#FBF5EF>
101596 <B>f00</B>
101597 </TD>
101598 <TD width=10% BGCOLOR=#FBF5EF>
101599 <B>2</B>
101600 </TD>
101601 <TD width=15% BGCOLOR=#FBF5EF>
101602 <B>200</B>
101603 </TD>
101604 <TD width=35% BGCOLOR=#FBF5EF>
101605 <B>Drives the PLL_CP[3:0] input of the PLL to set the PLL charge pump control</B>
101606 </TD>
101607 </TR>
101608 <TR valign="top">
101609 <TD width=15% BGCOLOR=#FBF5EF>
101610 <B>LOCK_CNT</B>
101611 </TD>
101612 <TD width=15% BGCOLOR=#FBF5EF>
101613 <B>21:12</B>
101614 </TD>
101615 <TD width=10% BGCOLOR=#FBF5EF>
101616 <B>3ff000</B>
101617 </TD>
101618 <TD width=10% BGCOLOR=#FBF5EF>
101619 <B>145</B>
101620 </TD>
101621 <TD width=15% BGCOLOR=#FBF5EF>
101622 <B>145000</B>
101623 </TD>
101624 <TD width=35% BGCOLOR=#FBF5EF>
101625 <B>Drives the LOCK_CNT[9:0] input of the PLL to set the number of clock cycles the PLL needs to have clkref and clkfb aligned withth a certain window before syaing locked.</B>
101626 </TD>
101627 </TR>
101628 <TR valign="top">
101629 <TD width=15% BGCOLOR=#C0C0C0>
101630 <B>IO_PLL_CFG@0XF8000118</B>
101631 </TD>
101632 <TD width=15% BGCOLOR=#C0C0C0>
101633 <B>31:0</B>
101634 </TD>
101635 <TD width=10% BGCOLOR=#C0C0C0>
101636 <B>3ffff0</B>
101637 </TD>
101638 <TD width=10% BGCOLOR=#C0C0C0>
101639 <B></B>
101640 </TD>
101641 <TD width=15% BGCOLOR=#C0C0C0>
101642 <B>1452c0</B>
101643 </TD>
101644 <TD width=35% BGCOLOR=#C0C0C0>
101645 <B>IO PLL Configuration</B>
101646 </TD>
101647 </TR>
101648 </TABLE>
101649 <P>
101650 <H1>UPDATE FB_DIV</H1>
101651 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
101652 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101653 <TR valign="top">
101654 <TD width=15% BGCOLOR=#FFFF00>
101655 <B>Register Name</B>
101656 </TD>
101657 <TD width=15% BGCOLOR=#FFFF00>
101658 <B>Address</B>
101659 </TD>
101660 <TD width=10% BGCOLOR=#FFFF00>
101661 <B>Width</B>
101662 </TD>
101663 <TD width=10% BGCOLOR=#FFFF00>
101664 <B>Type</B>
101665 </TD>
101666 <TD width=15% BGCOLOR=#FFFF00>
101667 <B>Reset Value</B>
101668 </TD>
101669 <TD width=35% BGCOLOR=#FFFF00>
101670 <B>Description</B>
101671 </TD>
101672 </TR>
101673 <TR valign="top">
101674 <TD width=15% BGCOLOR=#FBF5EF>
101675 <B>IO_PLL_CTRL</B>
101676 </TD>
101677 <TD width=15% BGCOLOR=#FBF5EF>
101678 <B>0XF8000108</B>
101679 </TD>
101680 <TD width=10% BGCOLOR=#FBF5EF>
101681 <B>32</B>
101682 </TD>
101683 <TD width=10% BGCOLOR=#FBF5EF>
101684 <B>rw</B>
101685 </TD>
101686 <TD width=15% BGCOLOR=#FBF5EF>
101687 <B>0x00000000</B>
101688 </TD>
101689 <TD width=35% BGCOLOR=#FBF5EF>
101690 <B>--</B>
101691 </TD>
101692 </TR>
101693 </TABLE>
101694 <P>
101695 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101696 <TR valign="top">
101697 <TD width=15% BGCOLOR=#C0FFC0>
101698 <B>Field Name</B>
101699 </TD>
101700 <TD width=15% BGCOLOR=#C0FFC0>
101701 <B>Bits</B>
101702 </TD>
101703 <TD width=10% BGCOLOR=#C0FFC0>
101704 <B>Mask</B>
101705 </TD>
101706 <TD width=10% BGCOLOR=#C0FFC0>
101707 <B>Value</B>
101708 </TD>
101709 <TD width=15% BGCOLOR=#C0FFC0>
101710 <B>Shifted Value</B>
101711 </TD>
101712 <TD width=35% BGCOLOR=#C0FFC0>
101713 <B>Description</B>
101714 </TD>
101715 </TR>
101716 <TR valign="top">
101717 <TD width=15% BGCOLOR=#FBF5EF>
101718 <B>PLL_FDIV</B>
101719 </TD>
101720 <TD width=15% BGCOLOR=#FBF5EF>
101721 <B>18:12</B>
101722 </TD>
101723 <TD width=10% BGCOLOR=#FBF5EF>
101724 <B>7f000</B>
101725 </TD>
101726 <TD width=10% BGCOLOR=#FBF5EF>
101727 <B>1e</B>
101728 </TD>
101729 <TD width=15% BGCOLOR=#FBF5EF>
101730 <B>1e000</B>
101731 </TD>
101732 <TD width=35% BGCOLOR=#FBF5EF>
101733 <B>Provides the feedback divisor for the PLL. NOTE: Before changing this value the PLL must first be bypassed and then put into powerdown or reset state.</B>
101734 </TD>
101735 </TR>
101736 <TR valign="top">
101737 <TD width=15% BGCOLOR=#C0C0C0>
101738 <B>IO_PLL_CTRL@0XF8000108</B>
101739 </TD>
101740 <TD width=15% BGCOLOR=#C0C0C0>
101741 <B>31:0</B>
101742 </TD>
101743 <TD width=10% BGCOLOR=#C0C0C0>
101744 <B>7f000</B>
101745 </TD>
101746 <TD width=10% BGCOLOR=#C0C0C0>
101747 <B></B>
101748 </TD>
101749 <TD width=15% BGCOLOR=#C0C0C0>
101750 <B>1e000</B>
101751 </TD>
101752 <TD width=35% BGCOLOR=#C0C0C0>
101753 <B>IO PLL Control</B>
101754 </TD>
101755 </TR>
101756 </TABLE>
101757 <P>
101758 <H1>BY PASS PLL</H1>
101759 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
101760 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101761 <TR valign="top">
101762 <TD width=15% BGCOLOR=#FFFF00>
101763 <B>Register Name</B>
101764 </TD>
101765 <TD width=15% BGCOLOR=#FFFF00>
101766 <B>Address</B>
101767 </TD>
101768 <TD width=10% BGCOLOR=#FFFF00>
101769 <B>Width</B>
101770 </TD>
101771 <TD width=10% BGCOLOR=#FFFF00>
101772 <B>Type</B>
101773 </TD>
101774 <TD width=15% BGCOLOR=#FFFF00>
101775 <B>Reset Value</B>
101776 </TD>
101777 <TD width=35% BGCOLOR=#FFFF00>
101778 <B>Description</B>
101779 </TD>
101780 </TR>
101781 <TR valign="top">
101782 <TD width=15% BGCOLOR=#FBF5EF>
101783 <B>IO_PLL_CTRL</B>
101784 </TD>
101785 <TD width=15% BGCOLOR=#FBF5EF>
101786 <B>0XF8000108</B>
101787 </TD>
101788 <TD width=10% BGCOLOR=#FBF5EF>
101789 <B>32</B>
101790 </TD>
101791 <TD width=10% BGCOLOR=#FBF5EF>
101792 <B>rw</B>
101793 </TD>
101794 <TD width=15% BGCOLOR=#FBF5EF>
101795 <B>0x00000000</B>
101796 </TD>
101797 <TD width=35% BGCOLOR=#FBF5EF>
101798 <B>--</B>
101799 </TD>
101800 </TR>
101801 </TABLE>
101802 <P>
101803 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101804 <TR valign="top">
101805 <TD width=15% BGCOLOR=#C0FFC0>
101806 <B>Field Name</B>
101807 </TD>
101808 <TD width=15% BGCOLOR=#C0FFC0>
101809 <B>Bits</B>
101810 </TD>
101811 <TD width=10% BGCOLOR=#C0FFC0>
101812 <B>Mask</B>
101813 </TD>
101814 <TD width=10% BGCOLOR=#C0FFC0>
101815 <B>Value</B>
101816 </TD>
101817 <TD width=15% BGCOLOR=#C0FFC0>
101818 <B>Shifted Value</B>
101819 </TD>
101820 <TD width=35% BGCOLOR=#C0FFC0>
101821 <B>Description</B>
101822 </TD>
101823 </TR>
101824 <TR valign="top">
101825 <TD width=15% BGCOLOR=#FBF5EF>
101826 <B>PLL_BYPASS_FORCE</B>
101827 </TD>
101828 <TD width=15% BGCOLOR=#FBF5EF>
101829 <B>4:4</B>
101830 </TD>
101831 <TD width=10% BGCOLOR=#FBF5EF>
101832 <B>10</B>
101833 </TD>
101834 <TD width=10% BGCOLOR=#FBF5EF>
101835 <B>1</B>
101836 </TD>
101837 <TD width=15% BGCOLOR=#FBF5EF>
101838 <B>10</B>
101839 </TD>
101840 <TD width=35% BGCOLOR=#FBF5EF>
101841 <B>Overides control of the PLL bypass function within the clock controller to force into bypass state. 0 - PLL not forced to be bypassed (may still be bypassed through bootstrap pin). 1 - PLL forced to be bypassed</B>
101842 </TD>
101843 </TR>
101844 <TR valign="top">
101845 <TD width=15% BGCOLOR=#C0C0C0>
101846 <B>IO_PLL_CTRL@0XF8000108</B>
101847 </TD>
101848 <TD width=15% BGCOLOR=#C0C0C0>
101849 <B>31:0</B>
101850 </TD>
101851 <TD width=10% BGCOLOR=#C0C0C0>
101852 <B>10</B>
101853 </TD>
101854 <TD width=10% BGCOLOR=#C0C0C0>
101855 <B></B>
101856 </TD>
101857 <TD width=15% BGCOLOR=#C0C0C0>
101858 <B>10</B>
101859 </TD>
101860 <TD width=35% BGCOLOR=#C0C0C0>
101861 <B>IO PLL Control</B>
101862 </TD>
101863 </TR>
101864 </TABLE>
101865 <P>
101866 <H1>ASSERT RESET</H1>
101867 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
101868 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101869 <TR valign="top">
101870 <TD width=15% BGCOLOR=#FFFF00>
101871 <B>Register Name</B>
101872 </TD>
101873 <TD width=15% BGCOLOR=#FFFF00>
101874 <B>Address</B>
101875 </TD>
101876 <TD width=10% BGCOLOR=#FFFF00>
101877 <B>Width</B>
101878 </TD>
101879 <TD width=10% BGCOLOR=#FFFF00>
101880 <B>Type</B>
101881 </TD>
101882 <TD width=15% BGCOLOR=#FFFF00>
101883 <B>Reset Value</B>
101884 </TD>
101885 <TD width=35% BGCOLOR=#FFFF00>
101886 <B>Description</B>
101887 </TD>
101888 </TR>
101889 <TR valign="top">
101890 <TD width=15% BGCOLOR=#FBF5EF>
101891 <B>IO_PLL_CTRL</B>
101892 </TD>
101893 <TD width=15% BGCOLOR=#FBF5EF>
101894 <B>0XF8000108</B>
101895 </TD>
101896 <TD width=10% BGCOLOR=#FBF5EF>
101897 <B>32</B>
101898 </TD>
101899 <TD width=10% BGCOLOR=#FBF5EF>
101900 <B>rw</B>
101901 </TD>
101902 <TD width=15% BGCOLOR=#FBF5EF>
101903 <B>0x00000000</B>
101904 </TD>
101905 <TD width=35% BGCOLOR=#FBF5EF>
101906 <B>--</B>
101907 </TD>
101908 </TR>
101909 </TABLE>
101910 <P>
101911 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101912 <TR valign="top">
101913 <TD width=15% BGCOLOR=#C0FFC0>
101914 <B>Field Name</B>
101915 </TD>
101916 <TD width=15% BGCOLOR=#C0FFC0>
101917 <B>Bits</B>
101918 </TD>
101919 <TD width=10% BGCOLOR=#C0FFC0>
101920 <B>Mask</B>
101921 </TD>
101922 <TD width=10% BGCOLOR=#C0FFC0>
101923 <B>Value</B>
101924 </TD>
101925 <TD width=15% BGCOLOR=#C0FFC0>
101926 <B>Shifted Value</B>
101927 </TD>
101928 <TD width=35% BGCOLOR=#C0FFC0>
101929 <B>Description</B>
101930 </TD>
101931 </TR>
101932 <TR valign="top">
101933 <TD width=15% BGCOLOR=#FBF5EF>
101934 <B>PLL_RESET</B>
101935 </TD>
101936 <TD width=15% BGCOLOR=#FBF5EF>
101937 <B>0:0</B>
101938 </TD>
101939 <TD width=10% BGCOLOR=#FBF5EF>
101940 <B>1</B>
101941 </TD>
101942 <TD width=10% BGCOLOR=#FBF5EF>
101943 <B>1</B>
101944 </TD>
101945 <TD width=15% BGCOLOR=#FBF5EF>
101946 <B>1</B>
101947 </TD>
101948 <TD width=35% BGCOLOR=#FBF5EF>
101949 <B>Drives the RESET input of the PLL. 0 - PLL out of reset. 1 - PLL held in reset. Remember that after reset, the user should program the PLLs and ensure that the serviced bit below is asserted before using.</B>
101950 </TD>
101951 </TR>
101952 <TR valign="top">
101953 <TD width=15% BGCOLOR=#C0C0C0>
101954 <B>IO_PLL_CTRL@0XF8000108</B>
101955 </TD>
101956 <TD width=15% BGCOLOR=#C0C0C0>
101957 <B>31:0</B>
101958 </TD>
101959 <TD width=10% BGCOLOR=#C0C0C0>
101960 <B>1</B>
101961 </TD>
101962 <TD width=10% BGCOLOR=#C0C0C0>
101963 <B></B>
101964 </TD>
101965 <TD width=15% BGCOLOR=#C0C0C0>
101966 <B>1</B>
101967 </TD>
101968 <TD width=35% BGCOLOR=#C0C0C0>
101969 <B>IO PLL Control</B>
101970 </TD>
101971 </TR>
101972 </TABLE>
101973 <P>
101974 <H1>DEASSERT RESET</H1>
101975 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
101976 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
101977 <TR valign="top">
101978 <TD width=15% BGCOLOR=#FFFF00>
101979 <B>Register Name</B>
101980 </TD>
101981 <TD width=15% BGCOLOR=#FFFF00>
101982 <B>Address</B>
101983 </TD>
101984 <TD width=10% BGCOLOR=#FFFF00>
101985 <B>Width</B>
101986 </TD>
101987 <TD width=10% BGCOLOR=#FFFF00>
101988 <B>Type</B>
101989 </TD>
101990 <TD width=15% BGCOLOR=#FFFF00>
101991 <B>Reset Value</B>
101992 </TD>
101993 <TD width=35% BGCOLOR=#FFFF00>
101994 <B>Description</B>
101995 </TD>
101996 </TR>
101997 <TR valign="top">
101998 <TD width=15% BGCOLOR=#FBF5EF>
101999 <B>IO_PLL_CTRL</B>
102000 </TD>
102001 <TD width=15% BGCOLOR=#FBF5EF>
102002 <B>0XF8000108</B>
102003 </TD>
102004 <TD width=10% BGCOLOR=#FBF5EF>
102005 <B>32</B>
102006 </TD>
102007 <TD width=10% BGCOLOR=#FBF5EF>
102008 <B>rw</B>
102009 </TD>
102010 <TD width=15% BGCOLOR=#FBF5EF>
102011 <B>0x00000000</B>
102012 </TD>
102013 <TD width=35% BGCOLOR=#FBF5EF>
102014 <B>--</B>
102015 </TD>
102016 </TR>
102017 </TABLE>
102018 <P>
102019 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102020 <TR valign="top">
102021 <TD width=15% BGCOLOR=#C0FFC0>
102022 <B>Field Name</B>
102023 </TD>
102024 <TD width=15% BGCOLOR=#C0FFC0>
102025 <B>Bits</B>
102026 </TD>
102027 <TD width=10% BGCOLOR=#C0FFC0>
102028 <B>Mask</B>
102029 </TD>
102030 <TD width=10% BGCOLOR=#C0FFC0>
102031 <B>Value</B>
102032 </TD>
102033 <TD width=15% BGCOLOR=#C0FFC0>
102034 <B>Shifted Value</B>
102035 </TD>
102036 <TD width=35% BGCOLOR=#C0FFC0>
102037 <B>Description</B>
102038 </TD>
102039 </TR>
102040 <TR valign="top">
102041 <TD width=15% BGCOLOR=#FBF5EF>
102042 <B>PLL_RESET</B>
102043 </TD>
102044 <TD width=15% BGCOLOR=#FBF5EF>
102045 <B>0:0</B>
102046 </TD>
102047 <TD width=10% BGCOLOR=#FBF5EF>
102048 <B>1</B>
102049 </TD>
102050 <TD width=10% BGCOLOR=#FBF5EF>
102051 <B>0</B>
102052 </TD>
102053 <TD width=15% BGCOLOR=#FBF5EF>
102054 <B>0</B>
102055 </TD>
102056 <TD width=35% BGCOLOR=#FBF5EF>
102057 <B>Drives the RESET input of the PLL. 0 - PLL out of reset. 1 - PLL held in reset. Remember that after reset, the user should program the PLLs and ensure that the serviced bit below is asserted before using.</B>
102058 </TD>
102059 </TR>
102060 <TR valign="top">
102061 <TD width=15% BGCOLOR=#C0C0C0>
102062 <B>IO_PLL_CTRL@0XF8000108</B>
102063 </TD>
102064 <TD width=15% BGCOLOR=#C0C0C0>
102065 <B>31:0</B>
102066 </TD>
102067 <TD width=10% BGCOLOR=#C0C0C0>
102068 <B>1</B>
102069 </TD>
102070 <TD width=10% BGCOLOR=#C0C0C0>
102071 <B></B>
102072 </TD>
102073 <TD width=15% BGCOLOR=#C0C0C0>
102074 <B>0</B>
102075 </TD>
102076 <TD width=35% BGCOLOR=#C0C0C0>
102077 <B>IO PLL Control</B>
102078 </TD>
102079 </TR>
102080 </TABLE>
102081 <P>
102082 <H1>CHECK PLL STATUS</H1>
102083 <H2><a name="PLL_STATUS">Register (<A href=#mod___slcr> slcr </A>)PLL_STATUS</a></H2>
102084 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102085 <TR valign="top">
102086 <TD width=15% BGCOLOR=#FFFF00>
102087 <B>Register Name</B>
102088 </TD>
102089 <TD width=15% BGCOLOR=#FFFF00>
102090 <B>Address</B>
102091 </TD>
102092 <TD width=10% BGCOLOR=#FFFF00>
102093 <B>Width</B>
102094 </TD>
102095 <TD width=10% BGCOLOR=#FFFF00>
102096 <B>Type</B>
102097 </TD>
102098 <TD width=15% BGCOLOR=#FFFF00>
102099 <B>Reset Value</B>
102100 </TD>
102101 <TD width=35% BGCOLOR=#FFFF00>
102102 <B>Description</B>
102103 </TD>
102104 </TR>
102105 <TR valign="top">
102106 <TD width=15% BGCOLOR=#FBF5EF>
102107 <B>PLL_STATUS</B>
102108 </TD>
102109 <TD width=15% BGCOLOR=#FBF5EF>
102110 <B>0XF800010C</B>
102111 </TD>
102112 <TD width=10% BGCOLOR=#FBF5EF>
102113 <B>32</B>
102114 </TD>
102115 <TD width=10% BGCOLOR=#FBF5EF>
102116 <B>rw</B>
102117 </TD>
102118 <TD width=15% BGCOLOR=#FBF5EF>
102119 <B>0x00000000</B>
102120 </TD>
102121 <TD width=35% BGCOLOR=#FBF5EF>
102122 <B>--</B>
102123 </TD>
102124 </TR>
102125 </TABLE>
102126 <P>
102127 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102128 <TR valign="top">
102129 <TD width=15% BGCOLOR=#C0FFC0>
102130 <B>Field Name</B>
102131 </TD>
102132 <TD width=15% BGCOLOR=#C0FFC0>
102133 <B>Bits</B>
102134 </TD>
102135 <TD width=10% BGCOLOR=#C0FFC0>
102136 <B>Mask</B>
102137 </TD>
102138 <TD width=10% BGCOLOR=#C0FFC0>
102139 <B>Value</B>
102140 </TD>
102141 <TD width=15% BGCOLOR=#C0FFC0>
102142 <B>Shifted Value</B>
102143 </TD>
102144 <TD width=35% BGCOLOR=#C0FFC0>
102145 <B>Description</B>
102146 </TD>
102147 </TR>
102148 <TR valign="top">
102149 <TD width=15% BGCOLOR=#FBF5EF>
102150 <B>IO_PLL_LOCK</B>
102151 </TD>
102152 <TD width=15% BGCOLOR=#FBF5EF>
102153 <B>2:2</B>
102154 </TD>
102155 <TD width=10% BGCOLOR=#FBF5EF>
102156 <B>4</B>
102157 </TD>
102158 <TD width=10% BGCOLOR=#FBF5EF>
102159 <B>1</B>
102160 </TD>
102161 <TD width=15% BGCOLOR=#FBF5EF>
102162 <B>4</B>
102163 </TD>
102164 <TD width=35% BGCOLOR=#FBF5EF>
102165 <B>IO PLL lock status. 0 - IO PLL out of lock. 1 - IO PLL in lock. Note: Reset condition is actually 0, but will always be 1 by the time this register can be read if PLL's are being used.</B>
102166 </TD>
102167 </TR>
102168 <TR valign="top">
102169 <TD width=15% BGCOLOR=#C0C0C0>
102170 <B>PLL_STATUS@0XF800010C</B>
102171 </TD>
102172 <TD width=15% BGCOLOR=#C0C0C0>
102173 <B>31:0</B>
102174 </TD>
102175 <TD width=10% BGCOLOR=#C0C0C0>
102176 <B>4</B>
102177 </TD>
102178 <TD width=10% BGCOLOR=#C0C0C0>
102179 <B></B>
102180 </TD>
102181 <TD width=15% BGCOLOR=#C0C0C0>
102182 <B>4</B>
102183 </TD>
102184 <TD width=35% BGCOLOR=#C0C0C0>
102185 <B>tobe</B>
102186 </TD>
102187 </TR>
102188 </TABLE>
102189 <P>
102190 <H1>REMOVE PLL BY PASS</H1>
102191 <H2><a name="IO_PLL_CTRL">Register (<A href=#mod___slcr> slcr </A>)IO_PLL_CTRL</a></H2>
102192 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102193 <TR valign="top">
102194 <TD width=15% BGCOLOR=#FFFF00>
102195 <B>Register Name</B>
102196 </TD>
102197 <TD width=15% BGCOLOR=#FFFF00>
102198 <B>Address</B>
102199 </TD>
102200 <TD width=10% BGCOLOR=#FFFF00>
102201 <B>Width</B>
102202 </TD>
102203 <TD width=10% BGCOLOR=#FFFF00>
102204 <B>Type</B>
102205 </TD>
102206 <TD width=15% BGCOLOR=#FFFF00>
102207 <B>Reset Value</B>
102208 </TD>
102209 <TD width=35% BGCOLOR=#FFFF00>
102210 <B>Description</B>
102211 </TD>
102212 </TR>
102213 <TR valign="top">
102214 <TD width=15% BGCOLOR=#FBF5EF>
102215 <B>IO_PLL_CTRL</B>
102216 </TD>
102217 <TD width=15% BGCOLOR=#FBF5EF>
102218 <B>0XF8000108</B>
102219 </TD>
102220 <TD width=10% BGCOLOR=#FBF5EF>
102221 <B>32</B>
102222 </TD>
102223 <TD width=10% BGCOLOR=#FBF5EF>
102224 <B>rw</B>
102225 </TD>
102226 <TD width=15% BGCOLOR=#FBF5EF>
102227 <B>0x00000000</B>
102228 </TD>
102229 <TD width=35% BGCOLOR=#FBF5EF>
102230 <B>--</B>
102231 </TD>
102232 </TR>
102233 </TABLE>
102234 <P>
102235 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102236 <TR valign="top">
102237 <TD width=15% BGCOLOR=#C0FFC0>
102238 <B>Field Name</B>
102239 </TD>
102240 <TD width=15% BGCOLOR=#C0FFC0>
102241 <B>Bits</B>
102242 </TD>
102243 <TD width=10% BGCOLOR=#C0FFC0>
102244 <B>Mask</B>
102245 </TD>
102246 <TD width=10% BGCOLOR=#C0FFC0>
102247 <B>Value</B>
102248 </TD>
102249 <TD width=15% BGCOLOR=#C0FFC0>
102250 <B>Shifted Value</B>
102251 </TD>
102252 <TD width=35% BGCOLOR=#C0FFC0>
102253 <B>Description</B>
102254 </TD>
102255 </TR>
102256 <TR valign="top">
102257 <TD width=15% BGCOLOR=#FBF5EF>
102258 <B>PLL_BYPASS_FORCE</B>
102259 </TD>
102260 <TD width=15% BGCOLOR=#FBF5EF>
102261 <B>4:4</B>
102262 </TD>
102263 <TD width=10% BGCOLOR=#FBF5EF>
102264 <B>10</B>
102265 </TD>
102266 <TD width=10% BGCOLOR=#FBF5EF>
102267 <B>0</B>
102268 </TD>
102269 <TD width=15% BGCOLOR=#FBF5EF>
102270 <B>0</B>
102271 </TD>
102272 <TD width=35% BGCOLOR=#FBF5EF>
102273 <B>Overides control of the PLL bypass function within the clock controller to force into bypass state. 0 - PLL not forced to be bypassed (may still be bypassed through bootstrap pin). 1 - PLL forced to be bypassed</B>
102274 </TD>
102275 </TR>
102276 <TR valign="top">
102277 <TD width=15% BGCOLOR=#C0C0C0>
102278 <B>IO_PLL_CTRL@0XF8000108</B>
102279 </TD>
102280 <TD width=15% BGCOLOR=#C0C0C0>
102281 <B>31:0</B>
102282 </TD>
102283 <TD width=10% BGCOLOR=#C0C0C0>
102284 <B>10</B>
102285 </TD>
102286 <TD width=10% BGCOLOR=#C0C0C0>
102287 <B></B>
102288 </TD>
102289 <TD width=15% BGCOLOR=#C0C0C0>
102290 <B>0</B>
102291 </TD>
102292 <TD width=35% BGCOLOR=#C0C0C0>
102293 <B>IO PLL Control</B>
102294 </TD>
102295 </TR>
102296 </TABLE>
102297 <P>
102298 <H1>LOCK IT BACK</H1>
102299 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
102300 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102301 <TR valign="top">
102302 <TD width=15% BGCOLOR=#FFFF00>
102303 <B>Register Name</B>
102304 </TD>
102305 <TD width=15% BGCOLOR=#FFFF00>
102306 <B>Address</B>
102307 </TD>
102308 <TD width=10% BGCOLOR=#FFFF00>
102309 <B>Width</B>
102310 </TD>
102311 <TD width=10% BGCOLOR=#FFFF00>
102312 <B>Type</B>
102313 </TD>
102314 <TD width=15% BGCOLOR=#FFFF00>
102315 <B>Reset Value</B>
102316 </TD>
102317 <TD width=35% BGCOLOR=#FFFF00>
102318 <B>Description</B>
102319 </TD>
102320 </TR>
102321 <TR valign="top">
102322 <TD width=15% BGCOLOR=#FBF5EF>
102323 <B>SLCR_LOCK</B>
102324 </TD>
102325 <TD width=15% BGCOLOR=#FBF5EF>
102326 <B>0XF8000004</B>
102327 </TD>
102328 <TD width=10% BGCOLOR=#FBF5EF>
102329 <B>32</B>
102330 </TD>
102331 <TD width=10% BGCOLOR=#FBF5EF>
102332 <B>rw</B>
102333 </TD>
102334 <TD width=15% BGCOLOR=#FBF5EF>
102335 <B>0x00000000</B>
102336 </TD>
102337 <TD width=35% BGCOLOR=#FBF5EF>
102338 <B>--</B>
102339 </TD>
102340 </TR>
102341 </TABLE>
102342 <P>
102343 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102344 <TR valign="top">
102345 <TD width=15% BGCOLOR=#C0FFC0>
102346 <B>Field Name</B>
102347 </TD>
102348 <TD width=15% BGCOLOR=#C0FFC0>
102349 <B>Bits</B>
102350 </TD>
102351 <TD width=10% BGCOLOR=#C0FFC0>
102352 <B>Mask</B>
102353 </TD>
102354 <TD width=10% BGCOLOR=#C0FFC0>
102355 <B>Value</B>
102356 </TD>
102357 <TD width=15% BGCOLOR=#C0FFC0>
102358 <B>Shifted Value</B>
102359 </TD>
102360 <TD width=35% BGCOLOR=#C0FFC0>
102361 <B>Description</B>
102362 </TD>
102363 </TR>
102364 <TR valign="top">
102365 <TD width=15% BGCOLOR=#FBF5EF>
102366 <B>LOCK_KEY</B>
102367 </TD>
102368 <TD width=15% BGCOLOR=#FBF5EF>
102369 <B>15:0</B>
102370 </TD>
102371 <TD width=10% BGCOLOR=#FBF5EF>
102372 <B>ffff</B>
102373 </TD>
102374 <TD width=10% BGCOLOR=#FBF5EF>
102375 <B>767b</B>
102376 </TD>
102377 <TD width=15% BGCOLOR=#FBF5EF>
102378 <B>767b</B>
102379 </TD>
102380 <TD width=35% BGCOLOR=#FBF5EF>
102381 <B>When write data contains the lock key value of 0x767B, the write protection mode is enabled. All registers defined in SLCR are write protected until unlocked again through the SLCR_UNLOCK register. A read of this register always returns zero.</B>
102382 </TD>
102383 </TR>
102384 <TR valign="top">
102385 <TD width=15% BGCOLOR=#C0C0C0>
102386 <B>SLCR_LOCK@0XF8000004</B>
102387 </TD>
102388 <TD width=15% BGCOLOR=#C0C0C0>
102389 <B>31:0</B>
102390 </TD>
102391 <TD width=10% BGCOLOR=#C0C0C0>
102392 <B>ffff</B>
102393 </TD>
102394 <TD width=10% BGCOLOR=#C0C0C0>
102395 <B></B>
102396 </TD>
102397 <TD width=15% BGCOLOR=#C0C0C0>
102398 <B>767b</B>
102399 </TD>
102400 <TD width=35% BGCOLOR=#C0C0C0>
102401 <B>SLCR Write Protection Lock</B>
102402 </TD>
102403 </TR>
102404 </TABLE>
102405 <P>
102406 </TABLE>
102407 <P>
102408 <H2><a name="ps7_clock_init_data_1_0">ps7_clock_init_data_1_0</a></H2>
102409 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102410 <TR valign="top">
102411 <TD width=15% BGCOLOR=#FFC0FF>
102412 <B>Register Name</B>
102413 </TD>
102414 <TD width=15% BGCOLOR=#FFC0FF>
102415 <B>Address</B>
102416 </TD>
102417 <TD width=10% BGCOLOR=#FFC0FF>
102418 <B>Width</B>
102419 </TD>
102420 <TD width=10% BGCOLOR=#FFC0FF>
102421 <B>Type</B>
102422 </TD>
102423 <TD width=15% BGCOLOR=#FFC0FF>
102424 <B>Reset Value</B>
102425 </TD>
102426 <TD width=35% BGCOLOR=#FFC0FF>
102427 <B>Description</B>
102428 </TD>
102429 </TR>
102430 <TR valign="top">
102431 <TD width=15% BGCOLOR=#FBF5EF>
102432 <A href="#SLCR_UNLOCK">
102433 SLCR_UNLOCK
102434 </A>
102435 </TD>
102436 <TD width=15% BGCOLOR=#FBF5EF>
102437 <B>0XF8000008</B>
102438 </TD>
102439 <TD width=10% BGCOLOR=#FBF5EF>
102440 <B>32</B>
102441 </TD>
102442 <TD width=10% BGCOLOR=#FBF5EF>
102443 <B>WO</B>
102444 </TD>
102445 <TD width=15% BGCOLOR=#FBF5EF>
102446 <B>0x000000</B>
102447 </TD>
102448 <TD width=35% BGCOLOR=#FBF5EF>
102449 <B>SLCR Write Protection Unlock</B>
102450 </TD>
102451 </TR>
102452 <TR valign="top">
102453 <TD width=15% BGCOLOR=#FBF5EF>
102454 <A href="#DCI_CLK_CTRL">
102455 DCI_CLK_CTRL
102456 </A>
102457 </TD>
102458 <TD width=15% BGCOLOR=#FBF5EF>
102459 <B>0XF8000128</B>
102460 </TD>
102461 <TD width=10% BGCOLOR=#FBF5EF>
102462 <B>32</B>
102463 </TD>
102464 <TD width=10% BGCOLOR=#FBF5EF>
102465 <B>RW</B>
102466 </TD>
102467 <TD width=15% BGCOLOR=#FBF5EF>
102468 <B>0x000000</B>
102469 </TD>
102470 <TD width=35% BGCOLOR=#FBF5EF>
102471 <B>DCI clock control</B>
102472 </TD>
102473 </TR>
102474 <TR valign="top">
102475 <TD width=15% BGCOLOR=#FBF5EF>
102476 <A href="#GEM0_RCLK_CTRL">
102477 GEM0_RCLK_CTRL
102478 </A>
102479 </TD>
102480 <TD width=15% BGCOLOR=#FBF5EF>
102481 <B>0XF8000138</B>
102482 </TD>
102483 <TD width=10% BGCOLOR=#FBF5EF>
102484 <B>32</B>
102485 </TD>
102486 <TD width=10% BGCOLOR=#FBF5EF>
102487 <B>RW</B>
102488 </TD>
102489 <TD width=15% BGCOLOR=#FBF5EF>
102490 <B>0x000000</B>
102491 </TD>
102492 <TD width=35% BGCOLOR=#FBF5EF>
102493 <B>Gigabit Ethernet MAC 0 RX Clock Control</B>
102494 </TD>
102495 </TR>
102496 <TR valign="top">
102497 <TD width=15% BGCOLOR=#FBF5EF>
102498 <A href="#GEM0_CLK_CTRL">
102499 GEM0_CLK_CTRL
102500 </A>
102501 </TD>
102502 <TD width=15% BGCOLOR=#FBF5EF>
102503 <B>0XF8000140</B>
102504 </TD>
102505 <TD width=10% BGCOLOR=#FBF5EF>
102506 <B>32</B>
102507 </TD>
102508 <TD width=10% BGCOLOR=#FBF5EF>
102509 <B>RW</B>
102510 </TD>
102511 <TD width=15% BGCOLOR=#FBF5EF>
102512 <B>0x000000</B>
102513 </TD>
102514 <TD width=35% BGCOLOR=#FBF5EF>
102515 <B>Gigabit Ethernet MAC 0 Ref Clock Control</B>
102516 </TD>
102517 </TR>
102518 <TR valign="top">
102519 <TD width=15% BGCOLOR=#FBF5EF>
102520 <A href="#LQSPI_CLK_CTRL">
102521 LQSPI_CLK_CTRL
102522 </A>
102523 </TD>
102524 <TD width=15% BGCOLOR=#FBF5EF>
102525 <B>0XF800014C</B>
102526 </TD>
102527 <TD width=10% BGCOLOR=#FBF5EF>
102528 <B>32</B>
102529 </TD>
102530 <TD width=10% BGCOLOR=#FBF5EF>
102531 <B>RW</B>
102532 </TD>
102533 <TD width=15% BGCOLOR=#FBF5EF>
102534 <B>0x000000</B>
102535 </TD>
102536 <TD width=35% BGCOLOR=#FBF5EF>
102537 <B>Linear Quad-SPI Reference Clock Control</B>
102538 </TD>
102539 </TR>
102540 <TR valign="top">
102541 <TD width=15% BGCOLOR=#FBF5EF>
102542 <A href="#SDIO_CLK_CTRL">
102543 SDIO_CLK_CTRL
102544 </A>
102545 </TD>
102546 <TD width=15% BGCOLOR=#FBF5EF>
102547 <B>0XF8000150</B>
102548 </TD>
102549 <TD width=10% BGCOLOR=#FBF5EF>
102550 <B>32</B>
102551 </TD>
102552 <TD width=10% BGCOLOR=#FBF5EF>
102553 <B>RW</B>
102554 </TD>
102555 <TD width=15% BGCOLOR=#FBF5EF>
102556 <B>0x000000</B>
102557 </TD>
102558 <TD width=35% BGCOLOR=#FBF5EF>
102559 <B>SDIO Reference Clock Control</B>
102560 </TD>
102561 </TR>
102562 <TR valign="top">
102563 <TD width=15% BGCOLOR=#FBF5EF>
102564 <A href="#UART_CLK_CTRL">
102565 UART_CLK_CTRL
102566 </A>
102567 </TD>
102568 <TD width=15% BGCOLOR=#FBF5EF>
102569 <B>0XF8000154</B>
102570 </TD>
102571 <TD width=10% BGCOLOR=#FBF5EF>
102572 <B>32</B>
102573 </TD>
102574 <TD width=10% BGCOLOR=#FBF5EF>
102575 <B>RW</B>
102576 </TD>
102577 <TD width=15% BGCOLOR=#FBF5EF>
102578 <B>0x000000</B>
102579 </TD>
102580 <TD width=35% BGCOLOR=#FBF5EF>
102581 <B>UART Reference Clock Control</B>
102582 </TD>
102583 </TR>
102584 <TR valign="top">
102585 <TD width=15% BGCOLOR=#FBF5EF>
102586 <A href="#CAN_CLK_CTRL">
102587 CAN_CLK_CTRL
102588 </A>
102589 </TD>
102590 <TD width=15% BGCOLOR=#FBF5EF>
102591 <B>0XF800015C</B>
102592 </TD>
102593 <TD width=10% BGCOLOR=#FBF5EF>
102594 <B>32</B>
102595 </TD>
102596 <TD width=10% BGCOLOR=#FBF5EF>
102597 <B>RW</B>
102598 </TD>
102599 <TD width=15% BGCOLOR=#FBF5EF>
102600 <B>0x000000</B>
102601 </TD>
102602 <TD width=35% BGCOLOR=#FBF5EF>
102603 <B>CAN Reference Clock Control</B>
102604 </TD>
102605 </TR>
102606 <TR valign="top">
102607 <TD width=15% BGCOLOR=#FBF5EF>
102608 <A href="#CAN_MIOCLK_CTRL">
102609 CAN_MIOCLK_CTRL
102610 </A>
102611 </TD>
102612 <TD width=15% BGCOLOR=#FBF5EF>
102613 <B>0XF8000160</B>
102614 </TD>
102615 <TD width=10% BGCOLOR=#FBF5EF>
102616 <B>32</B>
102617 </TD>
102618 <TD width=10% BGCOLOR=#FBF5EF>
102619 <B>RW</B>
102620 </TD>
102621 <TD width=15% BGCOLOR=#FBF5EF>
102622 <B>0x000000</B>
102623 </TD>
102624 <TD width=35% BGCOLOR=#FBF5EF>
102625 <B>CAN MIO Clock Control</B>
102626 </TD>
102627 </TR>
102628 <TR valign="top">
102629 <TD width=15% BGCOLOR=#FBF5EF>
102630 <A href="#PCAP_CLK_CTRL">
102631 PCAP_CLK_CTRL
102632 </A>
102633 </TD>
102634 <TD width=15% BGCOLOR=#FBF5EF>
102635 <B>0XF8000168</B>
102636 </TD>
102637 <TD width=10% BGCOLOR=#FBF5EF>
102638 <B>32</B>
102639 </TD>
102640 <TD width=10% BGCOLOR=#FBF5EF>
102641 <B>RW</B>
102642 </TD>
102643 <TD width=15% BGCOLOR=#FBF5EF>
102644 <B>0x000000</B>
102645 </TD>
102646 <TD width=35% BGCOLOR=#FBF5EF>
102647 <B>PCAP 2X Clock Contol</B>
102648 </TD>
102649 </TR>
102650 <TR valign="top">
102651 <TD width=15% BGCOLOR=#FBF5EF>
102652 <A href="#FPGA0_CLK_CTRL">
102653 FPGA0_CLK_CTRL
102654 </A>
102655 </TD>
102656 <TD width=15% BGCOLOR=#FBF5EF>
102657 <B>0XF8000170</B>
102658 </TD>
102659 <TD width=10% BGCOLOR=#FBF5EF>
102660 <B>32</B>
102661 </TD>
102662 <TD width=10% BGCOLOR=#FBF5EF>
102663 <B>RW</B>
102664 </TD>
102665 <TD width=15% BGCOLOR=#FBF5EF>
102666 <B>0x000000</B>
102667 </TD>
102668 <TD width=35% BGCOLOR=#FBF5EF>
102669 <B>FPGA 0 Output Clock Control</B>
102670 </TD>
102671 </TR>
102672 <TR valign="top">
102673 <TD width=15% BGCOLOR=#FBF5EF>
102674 <A href="#FPGA1_CLK_CTRL">
102675 FPGA1_CLK_CTRL
102676 </A>
102677 </TD>
102678 <TD width=15% BGCOLOR=#FBF5EF>
102679 <B>0XF8000180</B>
102680 </TD>
102681 <TD width=10% BGCOLOR=#FBF5EF>
102682 <B>32</B>
102683 </TD>
102684 <TD width=10% BGCOLOR=#FBF5EF>
102685 <B>RW</B>
102686 </TD>
102687 <TD width=15% BGCOLOR=#FBF5EF>
102688 <B>0x000000</B>
102689 </TD>
102690 <TD width=35% BGCOLOR=#FBF5EF>
102691 <B>FPGA 1 Output Clock Control</B>
102692 </TD>
102693 </TR>
102694 <TR valign="top">
102695 <TD width=15% BGCOLOR=#FBF5EF>
102696 <A href="#FPGA2_CLK_CTRL">
102697 FPGA2_CLK_CTRL
102698 </A>
102699 </TD>
102700 <TD width=15% BGCOLOR=#FBF5EF>
102701 <B>0XF8000190</B>
102702 </TD>
102703 <TD width=10% BGCOLOR=#FBF5EF>
102704 <B>32</B>
102705 </TD>
102706 <TD width=10% BGCOLOR=#FBF5EF>
102707 <B>RW</B>
102708 </TD>
102709 <TD width=15% BGCOLOR=#FBF5EF>
102710 <B>0x000000</B>
102711 </TD>
102712 <TD width=35% BGCOLOR=#FBF5EF>
102713 <B>FPGA 2 Output Clock Control</B>
102714 </TD>
102715 </TR>
102716 <TR valign="top">
102717 <TD width=15% BGCOLOR=#FBF5EF>
102718 <A href="#FPGA3_CLK_CTRL">
102719 FPGA3_CLK_CTRL
102720 </A>
102721 </TD>
102722 <TD width=15% BGCOLOR=#FBF5EF>
102723 <B>0XF80001A0</B>
102724 </TD>
102725 <TD width=10% BGCOLOR=#FBF5EF>
102726 <B>32</B>
102727 </TD>
102728 <TD width=10% BGCOLOR=#FBF5EF>
102729 <B>RW</B>
102730 </TD>
102731 <TD width=15% BGCOLOR=#FBF5EF>
102732 <B>0x000000</B>
102733 </TD>
102734 <TD width=35% BGCOLOR=#FBF5EF>
102735 <B>FPGA 3 Output Clock Control</B>
102736 </TD>
102737 </TR>
102738 <TR valign="top">
102739 <TD width=15% BGCOLOR=#FBF5EF>
102740 <A href="#CLK_621_TRUE">
102741 CLK_621_TRUE
102742 </A>
102743 </TD>
102744 <TD width=15% BGCOLOR=#FBF5EF>
102745 <B>0XF80001C4</B>
102746 </TD>
102747 <TD width=10% BGCOLOR=#FBF5EF>
102748 <B>32</B>
102749 </TD>
102750 <TD width=10% BGCOLOR=#FBF5EF>
102751 <B>RW</B>
102752 </TD>
102753 <TD width=15% BGCOLOR=#FBF5EF>
102754 <B>0x000000</B>
102755 </TD>
102756 <TD width=35% BGCOLOR=#FBF5EF>
102757 <B>6:2:1 ratio clock, if set</B>
102758 </TD>
102759 </TR>
102760 <TR valign="top">
102761 <TD width=15% BGCOLOR=#FBF5EF>
102762 <A href="#APER_CLK_CTRL">
102763 APER_CLK_CTRL
102764 </A>
102765 </TD>
102766 <TD width=15% BGCOLOR=#FBF5EF>
102767 <B>0XF800012C</B>
102768 </TD>
102769 <TD width=10% BGCOLOR=#FBF5EF>
102770 <B>32</B>
102771 </TD>
102772 <TD width=10% BGCOLOR=#FBF5EF>
102773 <B>RW</B>
102774 </TD>
102775 <TD width=15% BGCOLOR=#FBF5EF>
102776 <B>0x000000</B>
102777 </TD>
102778 <TD width=35% BGCOLOR=#FBF5EF>
102779 <B>AMBA Peripheral Clock Control</B>
102780 </TD>
102781 </TR>
102782 <TR valign="top">
102783 <TD width=15% BGCOLOR=#FBF5EF>
102784 <A href="#SLCR_LOCK">
102785 SLCR_LOCK
102786 </A>
102787 </TD>
102788 <TD width=15% BGCOLOR=#FBF5EF>
102789 <B>0XF8000004</B>
102790 </TD>
102791 <TD width=10% BGCOLOR=#FBF5EF>
102792 <B>32</B>
102793 </TD>
102794 <TD width=10% BGCOLOR=#FBF5EF>
102795 <B>WO</B>
102796 </TD>
102797 <TD width=15% BGCOLOR=#FBF5EF>
102798 <B>0x000000</B>
102799 </TD>
102800 <TD width=35% BGCOLOR=#FBF5EF>
102801 <B>SLCR Write Protection Lock</B>
102802 </TD>
102803 </TR>
102804 </TABLE>
102805 <P>
102806 <H2><a name="ps7_clock_init_data_1_0">ps7_clock_init_data_1_0</a></H2>
102807 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102808 <TR valign="top">
102809 <TD width=15% BGCOLOR=#FFC0FF>
102810 <B>Register Name</B>
102811 </TD>
102812 <TD width=15% BGCOLOR=#FFC0FF>
102813 <B>Address</B>
102814 </TD>
102815 <TD width=10% BGCOLOR=#FFC0FF>
102816 <B>Width</B>
102817 </TD>
102818 <TD width=10% BGCOLOR=#FFC0FF>
102819 <B>Type</B>
102820 </TD>
102821 <TD width=15% BGCOLOR=#FFC0FF>
102822 <B>Reset Value</B>
102823 </TD>
102824 <TD width=35% BGCOLOR=#FFC0FF>
102825 <B>Description</B>
102826 </TD>
102827 </TR>
102828 <H1>SLCR SETTINGS</H1>
102829 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
102830 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102831 <TR valign="top">
102832 <TD width=15% BGCOLOR=#FFFF00>
102833 <B>Register Name</B>
102834 </TD>
102835 <TD width=15% BGCOLOR=#FFFF00>
102836 <B>Address</B>
102837 </TD>
102838 <TD width=10% BGCOLOR=#FFFF00>
102839 <B>Width</B>
102840 </TD>
102841 <TD width=10% BGCOLOR=#FFFF00>
102842 <B>Type</B>
102843 </TD>
102844 <TD width=15% BGCOLOR=#FFFF00>
102845 <B>Reset Value</B>
102846 </TD>
102847 <TD width=35% BGCOLOR=#FFFF00>
102848 <B>Description</B>
102849 </TD>
102850 </TR>
102851 <TR valign="top">
102852 <TD width=15% BGCOLOR=#FBF5EF>
102853 <B>SLCR_UNLOCK</B>
102854 </TD>
102855 <TD width=15% BGCOLOR=#FBF5EF>
102856 <B>0XF8000008</B>
102857 </TD>
102858 <TD width=10% BGCOLOR=#FBF5EF>
102859 <B>32</B>
102860 </TD>
102861 <TD width=10% BGCOLOR=#FBF5EF>
102862 <B>rw</B>
102863 </TD>
102864 <TD width=15% BGCOLOR=#FBF5EF>
102865 <B>0x00000000</B>
102866 </TD>
102867 <TD width=35% BGCOLOR=#FBF5EF>
102868 <B>--</B>
102869 </TD>
102870 </TR>
102871 </TABLE>
102872 <P>
102873 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102874 <TR valign="top">
102875 <TD width=15% BGCOLOR=#C0FFC0>
102876 <B>Field Name</B>
102877 </TD>
102878 <TD width=15% BGCOLOR=#C0FFC0>
102879 <B>Bits</B>
102880 </TD>
102881 <TD width=10% BGCOLOR=#C0FFC0>
102882 <B>Mask</B>
102883 </TD>
102884 <TD width=10% BGCOLOR=#C0FFC0>
102885 <B>Value</B>
102886 </TD>
102887 <TD width=15% BGCOLOR=#C0FFC0>
102888 <B>Shifted Value</B>
102889 </TD>
102890 <TD width=35% BGCOLOR=#C0FFC0>
102891 <B>Description</B>
102892 </TD>
102893 </TR>
102894 <TR valign="top">
102895 <TD width=15% BGCOLOR=#FBF5EF>
102896 <B>UNLOCK_KEY</B>
102897 </TD>
102898 <TD width=15% BGCOLOR=#FBF5EF>
102899 <B>15:0</B>
102900 </TD>
102901 <TD width=10% BGCOLOR=#FBF5EF>
102902 <B>ffff</B>
102903 </TD>
102904 <TD width=10% BGCOLOR=#FBF5EF>
102905 <B>df0d</B>
102906 </TD>
102907 <TD width=15% BGCOLOR=#FBF5EF>
102908 <B>df0d</B>
102909 </TD>
102910 <TD width=35% BGCOLOR=#FBF5EF>
102911 <B>When write data contains the unlock key value of 0xDF0D, the write protection mode is disabled. All registers defined in SLCR are writeable until locked again through the SLCR_LOCK register. A read of this register always returns zero.</B>
102912 </TD>
102913 </TR>
102914 <TR valign="top">
102915 <TD width=15% BGCOLOR=#C0C0C0>
102916 <B>SLCR_UNLOCK@0XF8000008</B>
102917 </TD>
102918 <TD width=15% BGCOLOR=#C0C0C0>
102919 <B>31:0</B>
102920 </TD>
102921 <TD width=10% BGCOLOR=#C0C0C0>
102922 <B>ffff</B>
102923 </TD>
102924 <TD width=10% BGCOLOR=#C0C0C0>
102925 <B></B>
102926 </TD>
102927 <TD width=15% BGCOLOR=#C0C0C0>
102928 <B>df0d</B>
102929 </TD>
102930 <TD width=35% BGCOLOR=#C0C0C0>
102931 <B>SLCR Write Protection Unlock</B>
102932 </TD>
102933 </TR>
102934 </TABLE>
102935 <P>
102936 <H1>CLOCK CONTROL SLCR REGISTERS</H1>
102937 <H2><a name="DCI_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)DCI_CLK_CTRL</a></H2>
102938 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102939 <TR valign="top">
102940 <TD width=15% BGCOLOR=#FFFF00>
102941 <B>Register Name</B>
102942 </TD>
102943 <TD width=15% BGCOLOR=#FFFF00>
102944 <B>Address</B>
102945 </TD>
102946 <TD width=10% BGCOLOR=#FFFF00>
102947 <B>Width</B>
102948 </TD>
102949 <TD width=10% BGCOLOR=#FFFF00>
102950 <B>Type</B>
102951 </TD>
102952 <TD width=15% BGCOLOR=#FFFF00>
102953 <B>Reset Value</B>
102954 </TD>
102955 <TD width=35% BGCOLOR=#FFFF00>
102956 <B>Description</B>
102957 </TD>
102958 </TR>
102959 <TR valign="top">
102960 <TD width=15% BGCOLOR=#FBF5EF>
102961 <B>DCI_CLK_CTRL</B>
102962 </TD>
102963 <TD width=15% BGCOLOR=#FBF5EF>
102964 <B>0XF8000128</B>
102965 </TD>
102966 <TD width=10% BGCOLOR=#FBF5EF>
102967 <B>32</B>
102968 </TD>
102969 <TD width=10% BGCOLOR=#FBF5EF>
102970 <B>rw</B>
102971 </TD>
102972 <TD width=15% BGCOLOR=#FBF5EF>
102973 <B>0x00000000</B>
102974 </TD>
102975 <TD width=35% BGCOLOR=#FBF5EF>
102976 <B>--</B>
102977 </TD>
102978 </TR>
102979 </TABLE>
102980 <P>
102981 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
102982 <TR valign="top">
102983 <TD width=15% BGCOLOR=#C0FFC0>
102984 <B>Field Name</B>
102985 </TD>
102986 <TD width=15% BGCOLOR=#C0FFC0>
102987 <B>Bits</B>
102988 </TD>
102989 <TD width=10% BGCOLOR=#C0FFC0>
102990 <B>Mask</B>
102991 </TD>
102992 <TD width=10% BGCOLOR=#C0FFC0>
102993 <B>Value</B>
102994 </TD>
102995 <TD width=15% BGCOLOR=#C0FFC0>
102996 <B>Shifted Value</B>
102997 </TD>
102998 <TD width=35% BGCOLOR=#C0FFC0>
102999 <B>Description</B>
103000 </TD>
103001 </TR>
103002 <TR valign="top">
103003 <TD width=15% BGCOLOR=#FBF5EF>
103004 <B>CLKACT</B>
103005 </TD>
103006 <TD width=15% BGCOLOR=#FBF5EF>
103007 <B>0:0</B>
103008 </TD>
103009 <TD width=10% BGCOLOR=#FBF5EF>
103010 <B>1</B>
103011 </TD>
103012 <TD width=10% BGCOLOR=#FBF5EF>
103013 <B>1</B>
103014 </TD>
103015 <TD width=15% BGCOLOR=#FBF5EF>
103016 <B>1</B>
103017 </TD>
103018 <TD width=35% BGCOLOR=#FBF5EF>
103019 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
103020 </TD>
103021 </TR>
103022 <TR valign="top">
103023 <TD width=15% BGCOLOR=#FBF5EF>
103024 <B>DIVISOR0</B>
103025 </TD>
103026 <TD width=15% BGCOLOR=#FBF5EF>
103027 <B>13:8</B>
103028 </TD>
103029 <TD width=10% BGCOLOR=#FBF5EF>
103030 <B>3f00</B>
103031 </TD>
103032 <TD width=10% BGCOLOR=#FBF5EF>
103033 <B>23</B>
103034 </TD>
103035 <TD width=15% BGCOLOR=#FBF5EF>
103036 <B>2300</B>
103037 </TD>
103038 <TD width=35% BGCOLOR=#FBF5EF>
103039 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
103040 </TD>
103041 </TR>
103042 <TR valign="top">
103043 <TD width=15% BGCOLOR=#FBF5EF>
103044 <B>DIVISOR1</B>
103045 </TD>
103046 <TD width=15% BGCOLOR=#FBF5EF>
103047 <B>25:20</B>
103048 </TD>
103049 <TD width=10% BGCOLOR=#FBF5EF>
103050 <B>3f00000</B>
103051 </TD>
103052 <TD width=10% BGCOLOR=#FBF5EF>
103053 <B>3</B>
103054 </TD>
103055 <TD width=15% BGCOLOR=#FBF5EF>
103056 <B>300000</B>
103057 </TD>
103058 <TD width=35% BGCOLOR=#FBF5EF>
103059 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider</B>
103060 </TD>
103061 </TR>
103062 <TR valign="top">
103063 <TD width=15% BGCOLOR=#C0C0C0>
103064 <B>DCI_CLK_CTRL@0XF8000128</B>
103065 </TD>
103066 <TD width=15% BGCOLOR=#C0C0C0>
103067 <B>31:0</B>
103068 </TD>
103069 <TD width=10% BGCOLOR=#C0C0C0>
103070 <B>3f03f01</B>
103071 </TD>
103072 <TD width=10% BGCOLOR=#C0C0C0>
103073 <B></B>
103074 </TD>
103075 <TD width=15% BGCOLOR=#C0C0C0>
103076 <B>302301</B>
103077 </TD>
103078 <TD width=35% BGCOLOR=#C0C0C0>
103079 <B>DCI clock control</B>
103080 </TD>
103081 </TR>
103082 </TABLE>
103083 <P>
103084 <H2><a name="GEM0_RCLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)GEM0_RCLK_CTRL</a></H2>
103085 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103086 <TR valign="top">
103087 <TD width=15% BGCOLOR=#FFFF00>
103088 <B>Register Name</B>
103089 </TD>
103090 <TD width=15% BGCOLOR=#FFFF00>
103091 <B>Address</B>
103092 </TD>
103093 <TD width=10% BGCOLOR=#FFFF00>
103094 <B>Width</B>
103095 </TD>
103096 <TD width=10% BGCOLOR=#FFFF00>
103097 <B>Type</B>
103098 </TD>
103099 <TD width=15% BGCOLOR=#FFFF00>
103100 <B>Reset Value</B>
103101 </TD>
103102 <TD width=35% BGCOLOR=#FFFF00>
103103 <B>Description</B>
103104 </TD>
103105 </TR>
103106 <TR valign="top">
103107 <TD width=15% BGCOLOR=#FBF5EF>
103108 <B>GEM0_RCLK_CTRL</B>
103109 </TD>
103110 <TD width=15% BGCOLOR=#FBF5EF>
103111 <B>0XF8000138</B>
103112 </TD>
103113 <TD width=10% BGCOLOR=#FBF5EF>
103114 <B>32</B>
103115 </TD>
103116 <TD width=10% BGCOLOR=#FBF5EF>
103117 <B>rw</B>
103118 </TD>
103119 <TD width=15% BGCOLOR=#FBF5EF>
103120 <B>0x00000000</B>
103121 </TD>
103122 <TD width=35% BGCOLOR=#FBF5EF>
103123 <B>--</B>
103124 </TD>
103125 </TR>
103126 </TABLE>
103127 <P>
103128 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103129 <TR valign="top">
103130 <TD width=15% BGCOLOR=#C0FFC0>
103131 <B>Field Name</B>
103132 </TD>
103133 <TD width=15% BGCOLOR=#C0FFC0>
103134 <B>Bits</B>
103135 </TD>
103136 <TD width=10% BGCOLOR=#C0FFC0>
103137 <B>Mask</B>
103138 </TD>
103139 <TD width=10% BGCOLOR=#C0FFC0>
103140 <B>Value</B>
103141 </TD>
103142 <TD width=15% BGCOLOR=#C0FFC0>
103143 <B>Shifted Value</B>
103144 </TD>
103145 <TD width=35% BGCOLOR=#C0FFC0>
103146 <B>Description</B>
103147 </TD>
103148 </TR>
103149 <TR valign="top">
103150 <TD width=15% BGCOLOR=#FBF5EF>
103151 <B>CLKACT</B>
103152 </TD>
103153 <TD width=15% BGCOLOR=#FBF5EF>
103154 <B>0:0</B>
103155 </TD>
103156 <TD width=10% BGCOLOR=#FBF5EF>
103157 <B>1</B>
103158 </TD>
103159 <TD width=10% BGCOLOR=#FBF5EF>
103160 <B>1</B>
103161 </TD>
103162 <TD width=15% BGCOLOR=#FBF5EF>
103163 <B>1</B>
103164 </TD>
103165 <TD width=35% BGCOLOR=#FBF5EF>
103166 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
103167 </TD>
103168 </TR>
103169 <TR valign="top">
103170 <TD width=15% BGCOLOR=#FBF5EF>
103171 <B>SRCSEL</B>
103172 </TD>
103173 <TD width=15% BGCOLOR=#FBF5EF>
103174 <B>4:4</B>
103175 </TD>
103176 <TD width=10% BGCOLOR=#FBF5EF>
103177 <B>10</B>
103178 </TD>
103179 <TD width=10% BGCOLOR=#FBF5EF>
103180 <B>0</B>
103181 </TD>
103182 <TD width=15% BGCOLOR=#FBF5EF>
103183 <B>0</B>
103184 </TD>
103185 <TD width=35% BGCOLOR=#FBF5EF>
103186 <B>Selects the source used to generate the clock. 0 - Source for generated clock is GEM 0 MIO RX clock. 1 - Source for generated clock is GEM 0 FMIO RX clock.</B>
103187 </TD>
103188 </TR>
103189 <TR valign="top">
103190 <TD width=15% BGCOLOR=#C0C0C0>
103191 <B>GEM0_RCLK_CTRL@0XF8000138</B>
103192 </TD>
103193 <TD width=15% BGCOLOR=#C0C0C0>
103194 <B>31:0</B>
103195 </TD>
103196 <TD width=10% BGCOLOR=#C0C0C0>
103197 <B>11</B>
103198 </TD>
103199 <TD width=10% BGCOLOR=#C0C0C0>
103200 <B></B>
103201 </TD>
103202 <TD width=15% BGCOLOR=#C0C0C0>
103203 <B>1</B>
103204 </TD>
103205 <TD width=35% BGCOLOR=#C0C0C0>
103206 <B>Gigabit Ethernet MAC 0 RX Clock Control</B>
103207 </TD>
103208 </TR>
103209 </TABLE>
103210 <P>
103211 <H2><a name="GEM0_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)GEM0_CLK_CTRL</a></H2>
103212 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103213 <TR valign="top">
103214 <TD width=15% BGCOLOR=#FFFF00>
103215 <B>Register Name</B>
103216 </TD>
103217 <TD width=15% BGCOLOR=#FFFF00>
103218 <B>Address</B>
103219 </TD>
103220 <TD width=10% BGCOLOR=#FFFF00>
103221 <B>Width</B>
103222 </TD>
103223 <TD width=10% BGCOLOR=#FFFF00>
103224 <B>Type</B>
103225 </TD>
103226 <TD width=15% BGCOLOR=#FFFF00>
103227 <B>Reset Value</B>
103228 </TD>
103229 <TD width=35% BGCOLOR=#FFFF00>
103230 <B>Description</B>
103231 </TD>
103232 </TR>
103233 <TR valign="top">
103234 <TD width=15% BGCOLOR=#FBF5EF>
103235 <B>GEM0_CLK_CTRL</B>
103236 </TD>
103237 <TD width=15% BGCOLOR=#FBF5EF>
103238 <B>0XF8000140</B>
103239 </TD>
103240 <TD width=10% BGCOLOR=#FBF5EF>
103241 <B>32</B>
103242 </TD>
103243 <TD width=10% BGCOLOR=#FBF5EF>
103244 <B>rw</B>
103245 </TD>
103246 <TD width=15% BGCOLOR=#FBF5EF>
103247 <B>0x00000000</B>
103248 </TD>
103249 <TD width=35% BGCOLOR=#FBF5EF>
103250 <B>--</B>
103251 </TD>
103252 </TR>
103253 </TABLE>
103254 <P>
103255 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103256 <TR valign="top">
103257 <TD width=15% BGCOLOR=#C0FFC0>
103258 <B>Field Name</B>
103259 </TD>
103260 <TD width=15% BGCOLOR=#C0FFC0>
103261 <B>Bits</B>
103262 </TD>
103263 <TD width=10% BGCOLOR=#C0FFC0>
103264 <B>Mask</B>
103265 </TD>
103266 <TD width=10% BGCOLOR=#C0FFC0>
103267 <B>Value</B>
103268 </TD>
103269 <TD width=15% BGCOLOR=#C0FFC0>
103270 <B>Shifted Value</B>
103271 </TD>
103272 <TD width=35% BGCOLOR=#C0FFC0>
103273 <B>Description</B>
103274 </TD>
103275 </TR>
103276 <TR valign="top">
103277 <TD width=15% BGCOLOR=#FBF5EF>
103278 <B>CLKACT</B>
103279 </TD>
103280 <TD width=15% BGCOLOR=#FBF5EF>
103281 <B>0:0</B>
103282 </TD>
103283 <TD width=10% BGCOLOR=#FBF5EF>
103284 <B>1</B>
103285 </TD>
103286 <TD width=10% BGCOLOR=#FBF5EF>
103287 <B>1</B>
103288 </TD>
103289 <TD width=15% BGCOLOR=#FBF5EF>
103290 <B>1</B>
103291 </TD>
103292 <TD width=35% BGCOLOR=#FBF5EF>
103293 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
103294 </TD>
103295 </TR>
103296 <TR valign="top">
103297 <TD width=15% BGCOLOR=#FBF5EF>
103298 <B>SRCSEL</B>
103299 </TD>
103300 <TD width=15% BGCOLOR=#FBF5EF>
103301 <B>6:4</B>
103302 </TD>
103303 <TD width=10% BGCOLOR=#FBF5EF>
103304 <B>70</B>
103305 </TD>
103306 <TD width=10% BGCOLOR=#FBF5EF>
103307 <B>0</B>
103308 </TD>
103309 <TD width=15% BGCOLOR=#FBF5EF>
103310 <B>0</B>
103311 </TD>
103312 <TD width=35% BGCOLOR=#FBF5EF>
103313 <B>Selects the source used to generate the clock. 1xx - Source for generated clock is Ethernet 0 FMIO clock. 00x - Source for generated clock is IO PLL. 010 - Source for generated clock is ARM PLL. 011 - Source for generated clock is DDR PLL</B>
103314 </TD>
103315 </TR>
103316 <TR valign="top">
103317 <TD width=15% BGCOLOR=#FBF5EF>
103318 <B>DIVISOR</B>
103319 </TD>
103320 <TD width=15% BGCOLOR=#FBF5EF>
103321 <B>13:8</B>
103322 </TD>
103323 <TD width=10% BGCOLOR=#FBF5EF>
103324 <B>3f00</B>
103325 </TD>
103326 <TD width=10% BGCOLOR=#FBF5EF>
103327 <B>8</B>
103328 </TD>
103329 <TD width=15% BGCOLOR=#FBF5EF>
103330 <B>800</B>
103331 </TD>
103332 <TD width=35% BGCOLOR=#FBF5EF>
103333 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider</B>
103334 </TD>
103335 </TR>
103336 <TR valign="top">
103337 <TD width=15% BGCOLOR=#FBF5EF>
103338 <B>DIVISOR1</B>
103339 </TD>
103340 <TD width=15% BGCOLOR=#FBF5EF>
103341 <B>25:20</B>
103342 </TD>
103343 <TD width=10% BGCOLOR=#FBF5EF>
103344 <B>3f00000</B>
103345 </TD>
103346 <TD width=10% BGCOLOR=#FBF5EF>
103347 <B>5</B>
103348 </TD>
103349 <TD width=15% BGCOLOR=#FBF5EF>
103350 <B>500000</B>
103351 </TD>
103352 <TD width=35% BGCOLOR=#FBF5EF>
103353 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider</B>
103354 </TD>
103355 </TR>
103356 <TR valign="top">
103357 <TD width=15% BGCOLOR=#C0C0C0>
103358 <B>GEM0_CLK_CTRL@0XF8000140</B>
103359 </TD>
103360 <TD width=15% BGCOLOR=#C0C0C0>
103361 <B>31:0</B>
103362 </TD>
103363 <TD width=10% BGCOLOR=#C0C0C0>
103364 <B>3f03f71</B>
103365 </TD>
103366 <TD width=10% BGCOLOR=#C0C0C0>
103367 <B></B>
103368 </TD>
103369 <TD width=15% BGCOLOR=#C0C0C0>
103370 <B>500801</B>
103371 </TD>
103372 <TD width=35% BGCOLOR=#C0C0C0>
103373 <B>Gigabit Ethernet MAC 0 Ref Clock Control</B>
103374 </TD>
103375 </TR>
103376 </TABLE>
103377 <P>
103378 <H2><a name="LQSPI_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)LQSPI_CLK_CTRL</a></H2>
103379 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103380 <TR valign="top">
103381 <TD width=15% BGCOLOR=#FFFF00>
103382 <B>Register Name</B>
103383 </TD>
103384 <TD width=15% BGCOLOR=#FFFF00>
103385 <B>Address</B>
103386 </TD>
103387 <TD width=10% BGCOLOR=#FFFF00>
103388 <B>Width</B>
103389 </TD>
103390 <TD width=10% BGCOLOR=#FFFF00>
103391 <B>Type</B>
103392 </TD>
103393 <TD width=15% BGCOLOR=#FFFF00>
103394 <B>Reset Value</B>
103395 </TD>
103396 <TD width=35% BGCOLOR=#FFFF00>
103397 <B>Description</B>
103398 </TD>
103399 </TR>
103400 <TR valign="top">
103401 <TD width=15% BGCOLOR=#FBF5EF>
103402 <B>LQSPI_CLK_CTRL</B>
103403 </TD>
103404 <TD width=15% BGCOLOR=#FBF5EF>
103405 <B>0XF800014C</B>
103406 </TD>
103407 <TD width=10% BGCOLOR=#FBF5EF>
103408 <B>32</B>
103409 </TD>
103410 <TD width=10% BGCOLOR=#FBF5EF>
103411 <B>rw</B>
103412 </TD>
103413 <TD width=15% BGCOLOR=#FBF5EF>
103414 <B>0x00000000</B>
103415 </TD>
103416 <TD width=35% BGCOLOR=#FBF5EF>
103417 <B>--</B>
103418 </TD>
103419 </TR>
103420 </TABLE>
103421 <P>
103422 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103423 <TR valign="top">
103424 <TD width=15% BGCOLOR=#C0FFC0>
103425 <B>Field Name</B>
103426 </TD>
103427 <TD width=15% BGCOLOR=#C0FFC0>
103428 <B>Bits</B>
103429 </TD>
103430 <TD width=10% BGCOLOR=#C0FFC0>
103431 <B>Mask</B>
103432 </TD>
103433 <TD width=10% BGCOLOR=#C0FFC0>
103434 <B>Value</B>
103435 </TD>
103436 <TD width=15% BGCOLOR=#C0FFC0>
103437 <B>Shifted Value</B>
103438 </TD>
103439 <TD width=35% BGCOLOR=#C0FFC0>
103440 <B>Description</B>
103441 </TD>
103442 </TR>
103443 <TR valign="top">
103444 <TD width=15% BGCOLOR=#FBF5EF>
103445 <B>CLKACT</B>
103446 </TD>
103447 <TD width=15% BGCOLOR=#FBF5EF>
103448 <B>0:0</B>
103449 </TD>
103450 <TD width=10% BGCOLOR=#FBF5EF>
103451 <B>1</B>
103452 </TD>
103453 <TD width=10% BGCOLOR=#FBF5EF>
103454 <B>1</B>
103455 </TD>
103456 <TD width=15% BGCOLOR=#FBF5EF>
103457 <B>1</B>
103458 </TD>
103459 <TD width=35% BGCOLOR=#FBF5EF>
103460 <B>Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
103461 </TD>
103462 </TR>
103463 <TR valign="top">
103464 <TD width=15% BGCOLOR=#FBF5EF>
103465 <B>SRCSEL</B>
103466 </TD>
103467 <TD width=15% BGCOLOR=#FBF5EF>
103468 <B>5:4</B>
103469 </TD>
103470 <TD width=10% BGCOLOR=#FBF5EF>
103471 <B>30</B>
103472 </TD>
103473 <TD width=10% BGCOLOR=#FBF5EF>
103474 <B>0</B>
103475 </TD>
103476 <TD width=15% BGCOLOR=#FBF5EF>
103477 <B>0</B>
103478 </TD>
103479 <TD width=35% BGCOLOR=#FBF5EF>
103480 <B>Selects the source used to generate the clock. 0x - Source for generated clock is IO PLL. 10 - Source for generated clock is ARM PLL. 11 - Source for generated clock is DDR PLL.</B>
103481 </TD>
103482 </TR>
103483 <TR valign="top">
103484 <TD width=15% BGCOLOR=#FBF5EF>
103485 <B>DIVISOR</B>
103486 </TD>
103487 <TD width=15% BGCOLOR=#FBF5EF>
103488 <B>13:8</B>
103489 </TD>
103490 <TD width=10% BGCOLOR=#FBF5EF>
103491 <B>3f00</B>
103492 </TD>
103493 <TD width=10% BGCOLOR=#FBF5EF>
103494 <B>5</B>
103495 </TD>
103496 <TD width=15% BGCOLOR=#FBF5EF>
103497 <B>500</B>
103498 </TD>
103499 <TD width=35% BGCOLOR=#FBF5EF>
103500 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
103501 </TD>
103502 </TR>
103503 <TR valign="top">
103504 <TD width=15% BGCOLOR=#C0C0C0>
103505 <B>LQSPI_CLK_CTRL@0XF800014C</B>
103506 </TD>
103507 <TD width=15% BGCOLOR=#C0C0C0>
103508 <B>31:0</B>
103509 </TD>
103510 <TD width=10% BGCOLOR=#C0C0C0>
103511 <B>3f31</B>
103512 </TD>
103513 <TD width=10% BGCOLOR=#C0C0C0>
103514 <B></B>
103515 </TD>
103516 <TD width=15% BGCOLOR=#C0C0C0>
103517 <B>501</B>
103518 </TD>
103519 <TD width=35% BGCOLOR=#C0C0C0>
103520 <B>Linear Quad-SPI Reference Clock Control</B>
103521 </TD>
103522 </TR>
103523 </TABLE>
103524 <P>
103525 <H2><a name="SDIO_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)SDIO_CLK_CTRL</a></H2>
103526 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103527 <TR valign="top">
103528 <TD width=15% BGCOLOR=#FFFF00>
103529 <B>Register Name</B>
103530 </TD>
103531 <TD width=15% BGCOLOR=#FFFF00>
103532 <B>Address</B>
103533 </TD>
103534 <TD width=10% BGCOLOR=#FFFF00>
103535 <B>Width</B>
103536 </TD>
103537 <TD width=10% BGCOLOR=#FFFF00>
103538 <B>Type</B>
103539 </TD>
103540 <TD width=15% BGCOLOR=#FFFF00>
103541 <B>Reset Value</B>
103542 </TD>
103543 <TD width=35% BGCOLOR=#FFFF00>
103544 <B>Description</B>
103545 </TD>
103546 </TR>
103547 <TR valign="top">
103548 <TD width=15% BGCOLOR=#FBF5EF>
103549 <B>SDIO_CLK_CTRL</B>
103550 </TD>
103551 <TD width=15% BGCOLOR=#FBF5EF>
103552 <B>0XF8000150</B>
103553 </TD>
103554 <TD width=10% BGCOLOR=#FBF5EF>
103555 <B>32</B>
103556 </TD>
103557 <TD width=10% BGCOLOR=#FBF5EF>
103558 <B>rw</B>
103559 </TD>
103560 <TD width=15% BGCOLOR=#FBF5EF>
103561 <B>0x00000000</B>
103562 </TD>
103563 <TD width=35% BGCOLOR=#FBF5EF>
103564 <B>--</B>
103565 </TD>
103566 </TR>
103567 </TABLE>
103568 <P>
103569 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103570 <TR valign="top">
103571 <TD width=15% BGCOLOR=#C0FFC0>
103572 <B>Field Name</B>
103573 </TD>
103574 <TD width=15% BGCOLOR=#C0FFC0>
103575 <B>Bits</B>
103576 </TD>
103577 <TD width=10% BGCOLOR=#C0FFC0>
103578 <B>Mask</B>
103579 </TD>
103580 <TD width=10% BGCOLOR=#C0FFC0>
103581 <B>Value</B>
103582 </TD>
103583 <TD width=15% BGCOLOR=#C0FFC0>
103584 <B>Shifted Value</B>
103585 </TD>
103586 <TD width=35% BGCOLOR=#C0FFC0>
103587 <B>Description</B>
103588 </TD>
103589 </TR>
103590 <TR valign="top">
103591 <TD width=15% BGCOLOR=#FBF5EF>
103592 <B>CLKACT0</B>
103593 </TD>
103594 <TD width=15% BGCOLOR=#FBF5EF>
103595 <B>0:0</B>
103596 </TD>
103597 <TD width=10% BGCOLOR=#FBF5EF>
103598 <B>1</B>
103599 </TD>
103600 <TD width=10% BGCOLOR=#FBF5EF>
103601 <B>1</B>
103602 </TD>
103603 <TD width=15% BGCOLOR=#FBF5EF>
103604 <B>1</B>
103605 </TD>
103606 <TD width=35% BGCOLOR=#FBF5EF>
103607 <B>SDIO 0 Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
103608 </TD>
103609 </TR>
103610 <TR valign="top">
103611 <TD width=15% BGCOLOR=#FBF5EF>
103612 <B>CLKACT1</B>
103613 </TD>
103614 <TD width=15% BGCOLOR=#FBF5EF>
103615 <B>1:1</B>
103616 </TD>
103617 <TD width=10% BGCOLOR=#FBF5EF>
103618 <B>2</B>
103619 </TD>
103620 <TD width=10% BGCOLOR=#FBF5EF>
103621 <B>0</B>
103622 </TD>
103623 <TD width=15% BGCOLOR=#FBF5EF>
103624 <B>0</B>
103625 </TD>
103626 <TD width=35% BGCOLOR=#FBF5EF>
103627 <B>SDIO 1 Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
103628 </TD>
103629 </TR>
103630 <TR valign="top">
103631 <TD width=15% BGCOLOR=#FBF5EF>
103632 <B>SRCSEL</B>
103633 </TD>
103634 <TD width=15% BGCOLOR=#FBF5EF>
103635 <B>5:4</B>
103636 </TD>
103637 <TD width=10% BGCOLOR=#FBF5EF>
103638 <B>30</B>
103639 </TD>
103640 <TD width=10% BGCOLOR=#FBF5EF>
103641 <B>0</B>
103642 </TD>
103643 <TD width=15% BGCOLOR=#FBF5EF>
103644 <B>0</B>
103645 </TD>
103646 <TD width=35% BGCOLOR=#FBF5EF>
103647 <B>Selects the source used to generate the clock. 0x - Source for generated clock is IO PLL. 10 - Source for generated clock is ARM PLL. 11 - Source for generated clock is DDR PLL.</B>
103648 </TD>
103649 </TR>
103650 <TR valign="top">
103651 <TD width=15% BGCOLOR=#FBF5EF>
103652 <B>DIVISOR</B>
103653 </TD>
103654 <TD width=15% BGCOLOR=#FBF5EF>
103655 <B>13:8</B>
103656 </TD>
103657 <TD width=10% BGCOLOR=#FBF5EF>
103658 <B>3f00</B>
103659 </TD>
103660 <TD width=10% BGCOLOR=#FBF5EF>
103661 <B>14</B>
103662 </TD>
103663 <TD width=15% BGCOLOR=#FBF5EF>
103664 <B>1400</B>
103665 </TD>
103666 <TD width=35% BGCOLOR=#FBF5EF>
103667 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
103668 </TD>
103669 </TR>
103670 <TR valign="top">
103671 <TD width=15% BGCOLOR=#C0C0C0>
103672 <B>SDIO_CLK_CTRL@0XF8000150</B>
103673 </TD>
103674 <TD width=15% BGCOLOR=#C0C0C0>
103675 <B>31:0</B>
103676 </TD>
103677 <TD width=10% BGCOLOR=#C0C0C0>
103678 <B>3f33</B>
103679 </TD>
103680 <TD width=10% BGCOLOR=#C0C0C0>
103681 <B></B>
103682 </TD>
103683 <TD width=15% BGCOLOR=#C0C0C0>
103684 <B>1401</B>
103685 </TD>
103686 <TD width=35% BGCOLOR=#C0C0C0>
103687 <B>SDIO Reference Clock Control</B>
103688 </TD>
103689 </TR>
103690 </TABLE>
103691 <P>
103692 <H2><a name="UART_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)UART_CLK_CTRL</a></H2>
103693 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103694 <TR valign="top">
103695 <TD width=15% BGCOLOR=#FFFF00>
103696 <B>Register Name</B>
103697 </TD>
103698 <TD width=15% BGCOLOR=#FFFF00>
103699 <B>Address</B>
103700 </TD>
103701 <TD width=10% BGCOLOR=#FFFF00>
103702 <B>Width</B>
103703 </TD>
103704 <TD width=10% BGCOLOR=#FFFF00>
103705 <B>Type</B>
103706 </TD>
103707 <TD width=15% BGCOLOR=#FFFF00>
103708 <B>Reset Value</B>
103709 </TD>
103710 <TD width=35% BGCOLOR=#FFFF00>
103711 <B>Description</B>
103712 </TD>
103713 </TR>
103714 <TR valign="top">
103715 <TD width=15% BGCOLOR=#FBF5EF>
103716 <B>UART_CLK_CTRL</B>
103717 </TD>
103718 <TD width=15% BGCOLOR=#FBF5EF>
103719 <B>0XF8000154</B>
103720 </TD>
103721 <TD width=10% BGCOLOR=#FBF5EF>
103722 <B>32</B>
103723 </TD>
103724 <TD width=10% BGCOLOR=#FBF5EF>
103725 <B>rw</B>
103726 </TD>
103727 <TD width=15% BGCOLOR=#FBF5EF>
103728 <B>0x00000000</B>
103729 </TD>
103730 <TD width=35% BGCOLOR=#FBF5EF>
103731 <B>--</B>
103732 </TD>
103733 </TR>
103734 </TABLE>
103735 <P>
103736 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103737 <TR valign="top">
103738 <TD width=15% BGCOLOR=#C0FFC0>
103739 <B>Field Name</B>
103740 </TD>
103741 <TD width=15% BGCOLOR=#C0FFC0>
103742 <B>Bits</B>
103743 </TD>
103744 <TD width=10% BGCOLOR=#C0FFC0>
103745 <B>Mask</B>
103746 </TD>
103747 <TD width=10% BGCOLOR=#C0FFC0>
103748 <B>Value</B>
103749 </TD>
103750 <TD width=15% BGCOLOR=#C0FFC0>
103751 <B>Shifted Value</B>
103752 </TD>
103753 <TD width=35% BGCOLOR=#C0FFC0>
103754 <B>Description</B>
103755 </TD>
103756 </TR>
103757 <TR valign="top">
103758 <TD width=15% BGCOLOR=#FBF5EF>
103759 <B>CLKACT0</B>
103760 </TD>
103761 <TD width=15% BGCOLOR=#FBF5EF>
103762 <B>0:0</B>
103763 </TD>
103764 <TD width=10% BGCOLOR=#FBF5EF>
103765 <B>1</B>
103766 </TD>
103767 <TD width=10% BGCOLOR=#FBF5EF>
103768 <B>0</B>
103769 </TD>
103770 <TD width=15% BGCOLOR=#FBF5EF>
103771 <B>0</B>
103772 </TD>
103773 <TD width=35% BGCOLOR=#FBF5EF>
103774 <B>UART 0 reference clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
103775 </TD>
103776 </TR>
103777 <TR valign="top">
103778 <TD width=15% BGCOLOR=#FBF5EF>
103779 <B>CLKACT1</B>
103780 </TD>
103781 <TD width=15% BGCOLOR=#FBF5EF>
103782 <B>1:1</B>
103783 </TD>
103784 <TD width=10% BGCOLOR=#FBF5EF>
103785 <B>2</B>
103786 </TD>
103787 <TD width=10% BGCOLOR=#FBF5EF>
103788 <B>1</B>
103789 </TD>
103790 <TD width=15% BGCOLOR=#FBF5EF>
103791 <B>2</B>
103792 </TD>
103793 <TD width=35% BGCOLOR=#FBF5EF>
103794 <B>UART 1 reference clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
103795 </TD>
103796 </TR>
103797 <TR valign="top">
103798 <TD width=15% BGCOLOR=#FBF5EF>
103799 <B>SRCSEL</B>
103800 </TD>
103801 <TD width=15% BGCOLOR=#FBF5EF>
103802 <B>5:4</B>
103803 </TD>
103804 <TD width=10% BGCOLOR=#FBF5EF>
103805 <B>30</B>
103806 </TD>
103807 <TD width=10% BGCOLOR=#FBF5EF>
103808 <B>0</B>
103809 </TD>
103810 <TD width=15% BGCOLOR=#FBF5EF>
103811 <B>0</B>
103812 </TD>
103813 <TD width=35% BGCOLOR=#FBF5EF>
103814 <B>Selects the source used to generate the clock. 0x - Source for generated clock is IO PLL. 10 - Source for generated clock is ARM PLL. 11 - Source for generated clock is DDR PLL.</B>
103815 </TD>
103816 </TR>
103817 <TR valign="top">
103818 <TD width=15% BGCOLOR=#FBF5EF>
103819 <B>DIVISOR</B>
103820 </TD>
103821 <TD width=15% BGCOLOR=#FBF5EF>
103822 <B>13:8</B>
103823 </TD>
103824 <TD width=10% BGCOLOR=#FBF5EF>
103825 <B>3f00</B>
103826 </TD>
103827 <TD width=10% BGCOLOR=#FBF5EF>
103828 <B>14</B>
103829 </TD>
103830 <TD width=15% BGCOLOR=#FBF5EF>
103831 <B>1400</B>
103832 </TD>
103833 <TD width=35% BGCOLOR=#FBF5EF>
103834 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
103835 </TD>
103836 </TR>
103837 <TR valign="top">
103838 <TD width=15% BGCOLOR=#C0C0C0>
103839 <B>UART_CLK_CTRL@0XF8000154</B>
103840 </TD>
103841 <TD width=15% BGCOLOR=#C0C0C0>
103842 <B>31:0</B>
103843 </TD>
103844 <TD width=10% BGCOLOR=#C0C0C0>
103845 <B>3f33</B>
103846 </TD>
103847 <TD width=10% BGCOLOR=#C0C0C0>
103848 <B></B>
103849 </TD>
103850 <TD width=15% BGCOLOR=#C0C0C0>
103851 <B>1402</B>
103852 </TD>
103853 <TD width=35% BGCOLOR=#C0C0C0>
103854 <B>UART Reference Clock Control</B>
103855 </TD>
103856 </TR>
103857 </TABLE>
103858 <P>
103859 <H2><a name="CAN_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)CAN_CLK_CTRL</a></H2>
103860 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103861 <TR valign="top">
103862 <TD width=15% BGCOLOR=#FFFF00>
103863 <B>Register Name</B>
103864 </TD>
103865 <TD width=15% BGCOLOR=#FFFF00>
103866 <B>Address</B>
103867 </TD>
103868 <TD width=10% BGCOLOR=#FFFF00>
103869 <B>Width</B>
103870 </TD>
103871 <TD width=10% BGCOLOR=#FFFF00>
103872 <B>Type</B>
103873 </TD>
103874 <TD width=15% BGCOLOR=#FFFF00>
103875 <B>Reset Value</B>
103876 </TD>
103877 <TD width=35% BGCOLOR=#FFFF00>
103878 <B>Description</B>
103879 </TD>
103880 </TR>
103881 <TR valign="top">
103882 <TD width=15% BGCOLOR=#FBF5EF>
103883 <B>CAN_CLK_CTRL</B>
103884 </TD>
103885 <TD width=15% BGCOLOR=#FBF5EF>
103886 <B>0XF800015C</B>
103887 </TD>
103888 <TD width=10% BGCOLOR=#FBF5EF>
103889 <B>32</B>
103890 </TD>
103891 <TD width=10% BGCOLOR=#FBF5EF>
103892 <B>rw</B>
103893 </TD>
103894 <TD width=15% BGCOLOR=#FBF5EF>
103895 <B>0x00000000</B>
103896 </TD>
103897 <TD width=35% BGCOLOR=#FBF5EF>
103898 <B>--</B>
103899 </TD>
103900 </TR>
103901 </TABLE>
103902 <P>
103903 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
103904 <TR valign="top">
103905 <TD width=15% BGCOLOR=#C0FFC0>
103906 <B>Field Name</B>
103907 </TD>
103908 <TD width=15% BGCOLOR=#C0FFC0>
103909 <B>Bits</B>
103910 </TD>
103911 <TD width=10% BGCOLOR=#C0FFC0>
103912 <B>Mask</B>
103913 </TD>
103914 <TD width=10% BGCOLOR=#C0FFC0>
103915 <B>Value</B>
103916 </TD>
103917 <TD width=15% BGCOLOR=#C0FFC0>
103918 <B>Shifted Value</B>
103919 </TD>
103920 <TD width=35% BGCOLOR=#C0FFC0>
103921 <B>Description</B>
103922 </TD>
103923 </TR>
103924 <TR valign="top">
103925 <TD width=15% BGCOLOR=#FBF5EF>
103926 <B>CLKACT0</B>
103927 </TD>
103928 <TD width=15% BGCOLOR=#FBF5EF>
103929 <B>0:0</B>
103930 </TD>
103931 <TD width=10% BGCOLOR=#FBF5EF>
103932 <B>1</B>
103933 </TD>
103934 <TD width=10% BGCOLOR=#FBF5EF>
103935 <B>1</B>
103936 </TD>
103937 <TD width=15% BGCOLOR=#FBF5EF>
103938 <B>1</B>
103939 </TD>
103940 <TD width=35% BGCOLOR=#FBF5EF>
103941 <B>CAN 0 Reference Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
103942 </TD>
103943 </TR>
103944 <TR valign="top">
103945 <TD width=15% BGCOLOR=#FBF5EF>
103946 <B>CLKACT1</B>
103947 </TD>
103948 <TD width=15% BGCOLOR=#FBF5EF>
103949 <B>1:1</B>
103950 </TD>
103951 <TD width=10% BGCOLOR=#FBF5EF>
103952 <B>2</B>
103953 </TD>
103954 <TD width=10% BGCOLOR=#FBF5EF>
103955 <B>0</B>
103956 </TD>
103957 <TD width=15% BGCOLOR=#FBF5EF>
103958 <B>0</B>
103959 </TD>
103960 <TD width=35% BGCOLOR=#FBF5EF>
103961 <B>CAN 1 Reference Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
103962 </TD>
103963 </TR>
103964 <TR valign="top">
103965 <TD width=15% BGCOLOR=#FBF5EF>
103966 <B>SRCSEL</B>
103967 </TD>
103968 <TD width=15% BGCOLOR=#FBF5EF>
103969 <B>5:4</B>
103970 </TD>
103971 <TD width=10% BGCOLOR=#FBF5EF>
103972 <B>30</B>
103973 </TD>
103974 <TD width=10% BGCOLOR=#FBF5EF>
103975 <B>0</B>
103976 </TD>
103977 <TD width=15% BGCOLOR=#FBF5EF>
103978 <B>0</B>
103979 </TD>
103980 <TD width=35% BGCOLOR=#FBF5EF>
103981 <B>Selects the source used to generate the clock. 0x - Source for generated clock is IO PLL. 10 - Source for generated clock is ARM PLL. 11 - Source for generated clock is DDR PLL.</B>
103982 </TD>
103983 </TR>
103984 <TR valign="top">
103985 <TD width=15% BGCOLOR=#FBF5EF>
103986 <B>DIVISOR0</B>
103987 </TD>
103988 <TD width=15% BGCOLOR=#FBF5EF>
103989 <B>13:8</B>
103990 </TD>
103991 <TD width=10% BGCOLOR=#FBF5EF>
103992 <B>3f00</B>
103993 </TD>
103994 <TD width=10% BGCOLOR=#FBF5EF>
103995 <B>e</B>
103996 </TD>
103997 <TD width=15% BGCOLOR=#FBF5EF>
103998 <B>e00</B>
103999 </TD>
104000 <TD width=35% BGCOLOR=#FBF5EF>
104001 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider</B>
104002 </TD>
104003 </TR>
104004 <TR valign="top">
104005 <TD width=15% BGCOLOR=#FBF5EF>
104006 <B>DIVISOR1</B>
104007 </TD>
104008 <TD width=15% BGCOLOR=#FBF5EF>
104009 <B>25:20</B>
104010 </TD>
104011 <TD width=10% BGCOLOR=#FBF5EF>
104012 <B>3f00000</B>
104013 </TD>
104014 <TD width=10% BGCOLOR=#FBF5EF>
104015 <B>3</B>
104016 </TD>
104017 <TD width=15% BGCOLOR=#FBF5EF>
104018 <B>300000</B>
104019 </TD>
104020 <TD width=35% BGCOLOR=#FBF5EF>
104021 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider</B>
104022 </TD>
104023 </TR>
104024 <TR valign="top">
104025 <TD width=15% BGCOLOR=#C0C0C0>
104026 <B>CAN_CLK_CTRL@0XF800015C</B>
104027 </TD>
104028 <TD width=15% BGCOLOR=#C0C0C0>
104029 <B>31:0</B>
104030 </TD>
104031 <TD width=10% BGCOLOR=#C0C0C0>
104032 <B>3f03f33</B>
104033 </TD>
104034 <TD width=10% BGCOLOR=#C0C0C0>
104035 <B></B>
104036 </TD>
104037 <TD width=15% BGCOLOR=#C0C0C0>
104038 <B>300e01</B>
104039 </TD>
104040 <TD width=35% BGCOLOR=#C0C0C0>
104041 <B>CAN Reference Clock Control</B>
104042 </TD>
104043 </TR>
104044 </TABLE>
104045 <P>
104046 <H2><a name="CAN_MIOCLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)CAN_MIOCLK_CTRL</a></H2>
104047 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104048 <TR valign="top">
104049 <TD width=15% BGCOLOR=#FFFF00>
104050 <B>Register Name</B>
104051 </TD>
104052 <TD width=15% BGCOLOR=#FFFF00>
104053 <B>Address</B>
104054 </TD>
104055 <TD width=10% BGCOLOR=#FFFF00>
104056 <B>Width</B>
104057 </TD>
104058 <TD width=10% BGCOLOR=#FFFF00>
104059 <B>Type</B>
104060 </TD>
104061 <TD width=15% BGCOLOR=#FFFF00>
104062 <B>Reset Value</B>
104063 </TD>
104064 <TD width=35% BGCOLOR=#FFFF00>
104065 <B>Description</B>
104066 </TD>
104067 </TR>
104068 <TR valign="top">
104069 <TD width=15% BGCOLOR=#FBF5EF>
104070 <B>CAN_MIOCLK_CTRL</B>
104071 </TD>
104072 <TD width=15% BGCOLOR=#FBF5EF>
104073 <B>0XF8000160</B>
104074 </TD>
104075 <TD width=10% BGCOLOR=#FBF5EF>
104076 <B>32</B>
104077 </TD>
104078 <TD width=10% BGCOLOR=#FBF5EF>
104079 <B>rw</B>
104080 </TD>
104081 <TD width=15% BGCOLOR=#FBF5EF>
104082 <B>0x00000000</B>
104083 </TD>
104084 <TD width=35% BGCOLOR=#FBF5EF>
104085 <B>--</B>
104086 </TD>
104087 </TR>
104088 </TABLE>
104089 <P>
104090 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104091 <TR valign="top">
104092 <TD width=15% BGCOLOR=#C0FFC0>
104093 <B>Field Name</B>
104094 </TD>
104095 <TD width=15% BGCOLOR=#C0FFC0>
104096 <B>Bits</B>
104097 </TD>
104098 <TD width=10% BGCOLOR=#C0FFC0>
104099 <B>Mask</B>
104100 </TD>
104101 <TD width=10% BGCOLOR=#C0FFC0>
104102 <B>Value</B>
104103 </TD>
104104 <TD width=15% BGCOLOR=#C0FFC0>
104105 <B>Shifted Value</B>
104106 </TD>
104107 <TD width=35% BGCOLOR=#C0FFC0>
104108 <B>Description</B>
104109 </TD>
104110 </TR>
104111 <TR valign="top">
104112 <TD width=15% BGCOLOR=#FBF5EF>
104113 <B>CAN0_MUX</B>
104114 </TD>
104115 <TD width=15% BGCOLOR=#FBF5EF>
104116 <B>5:0</B>
104117 </TD>
104118 <TD width=10% BGCOLOR=#FBF5EF>
104119 <B>3f</B>
104120 </TD>
104121 <TD width=10% BGCOLOR=#FBF5EF>
104122 <B>0</B>
104123 </TD>
104124 <TD width=15% BGCOLOR=#FBF5EF>
104125 <B>0</B>
104126 </TD>
104127 <TD width=35% BGCOLOR=#FBF5EF>
104128 <B>CAN0 mux selection for MIO. Setting this to zero will select MIO[0] as the clock source. Only values 0-53 are valid.</B>
104129 </TD>
104130 </TR>
104131 <TR valign="top">
104132 <TD width=15% BGCOLOR=#FBF5EF>
104133 <B>CAN0_REF_SEL</B>
104134 </TD>
104135 <TD width=15% BGCOLOR=#FBF5EF>
104136 <B>6:6</B>
104137 </TD>
104138 <TD width=10% BGCOLOR=#FBF5EF>
104139 <B>40</B>
104140 </TD>
104141 <TD width=10% BGCOLOR=#FBF5EF>
104142 <B>0</B>
104143 </TD>
104144 <TD width=15% BGCOLOR=#FBF5EF>
104145 <B>0</B>
104146 </TD>
104147 <TD width=35% BGCOLOR=#FBF5EF>
104148 <B>CAN 0 Reference Clock selection. 0 - From internal PLL. 1 - From MIO based on the next field</B>
104149 </TD>
104150 </TR>
104151 <TR valign="top">
104152 <TD width=15% BGCOLOR=#FBF5EF>
104153 <B>CAN1_MUX</B>
104154 </TD>
104155 <TD width=15% BGCOLOR=#FBF5EF>
104156 <B>21:16</B>
104157 </TD>
104158 <TD width=10% BGCOLOR=#FBF5EF>
104159 <B>3f0000</B>
104160 </TD>
104161 <TD width=10% BGCOLOR=#FBF5EF>
104162 <B>0</B>
104163 </TD>
104164 <TD width=15% BGCOLOR=#FBF5EF>
104165 <B>0</B>
104166 </TD>
104167 <TD width=35% BGCOLOR=#FBF5EF>
104168 <B>CAN1 mux selection for MIO. Setting this to zero will select MIO[0] as the clock source. Only values 0-53 are valid.</B>
104169 </TD>
104170 </TR>
104171 <TR valign="top">
104172 <TD width=15% BGCOLOR=#FBF5EF>
104173 <B>CAN1_REF_SEL</B>
104174 </TD>
104175 <TD width=15% BGCOLOR=#FBF5EF>
104176 <B>22:22</B>
104177 </TD>
104178 <TD width=10% BGCOLOR=#FBF5EF>
104179 <B>400000</B>
104180 </TD>
104181 <TD width=10% BGCOLOR=#FBF5EF>
104182 <B>0</B>
104183 </TD>
104184 <TD width=15% BGCOLOR=#FBF5EF>
104185 <B>0</B>
104186 </TD>
104187 <TD width=35% BGCOLOR=#FBF5EF>
104188 <B>CAN1 Reference Clock selection. 0 - From internal PLL. 1 - From MIO based on the next field</B>
104189 </TD>
104190 </TR>
104191 <TR valign="top">
104192 <TD width=15% BGCOLOR=#C0C0C0>
104193 <B>CAN_MIOCLK_CTRL@0XF8000160</B>
104194 </TD>
104195 <TD width=15% BGCOLOR=#C0C0C0>
104196 <B>31:0</B>
104197 </TD>
104198 <TD width=10% BGCOLOR=#C0C0C0>
104199 <B>7f007f</B>
104200 </TD>
104201 <TD width=10% BGCOLOR=#C0C0C0>
104202 <B></B>
104203 </TD>
104204 <TD width=15% BGCOLOR=#C0C0C0>
104205 <B>0</B>
104206 </TD>
104207 <TD width=35% BGCOLOR=#C0C0C0>
104208 <B>CAN MIO Clock Control</B>
104209 </TD>
104210 </TR>
104211 </TABLE>
104212 <P>
104213 <H2><a name="PCAP_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)PCAP_CLK_CTRL</a></H2>
104214 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104215 <TR valign="top">
104216 <TD width=15% BGCOLOR=#FFFF00>
104217 <B>Register Name</B>
104218 </TD>
104219 <TD width=15% BGCOLOR=#FFFF00>
104220 <B>Address</B>
104221 </TD>
104222 <TD width=10% BGCOLOR=#FFFF00>
104223 <B>Width</B>
104224 </TD>
104225 <TD width=10% BGCOLOR=#FFFF00>
104226 <B>Type</B>
104227 </TD>
104228 <TD width=15% BGCOLOR=#FFFF00>
104229 <B>Reset Value</B>
104230 </TD>
104231 <TD width=35% BGCOLOR=#FFFF00>
104232 <B>Description</B>
104233 </TD>
104234 </TR>
104235 <TR valign="top">
104236 <TD width=15% BGCOLOR=#FBF5EF>
104237 <B>PCAP_CLK_CTRL</B>
104238 </TD>
104239 <TD width=15% BGCOLOR=#FBF5EF>
104240 <B>0XF8000168</B>
104241 </TD>
104242 <TD width=10% BGCOLOR=#FBF5EF>
104243 <B>32</B>
104244 </TD>
104245 <TD width=10% BGCOLOR=#FBF5EF>
104246 <B>rw</B>
104247 </TD>
104248 <TD width=15% BGCOLOR=#FBF5EF>
104249 <B>0x00000000</B>
104250 </TD>
104251 <TD width=35% BGCOLOR=#FBF5EF>
104252 <B>--</B>
104253 </TD>
104254 </TR>
104255 </TABLE>
104256 <P>
104257 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104258 <TR valign="top">
104259 <TD width=15% BGCOLOR=#C0FFC0>
104260 <B>Field Name</B>
104261 </TD>
104262 <TD width=15% BGCOLOR=#C0FFC0>
104263 <B>Bits</B>
104264 </TD>
104265 <TD width=10% BGCOLOR=#C0FFC0>
104266 <B>Mask</B>
104267 </TD>
104268 <TD width=10% BGCOLOR=#C0FFC0>
104269 <B>Value</B>
104270 </TD>
104271 <TD width=15% BGCOLOR=#C0FFC0>
104272 <B>Shifted Value</B>
104273 </TD>
104274 <TD width=35% BGCOLOR=#C0FFC0>
104275 <B>Description</B>
104276 </TD>
104277 </TR>
104278 <TR valign="top">
104279 <TD width=15% BGCOLOR=#FBF5EF>
104280 <B>CLKACT</B>
104281 </TD>
104282 <TD width=15% BGCOLOR=#FBF5EF>
104283 <B>0:0</B>
104284 </TD>
104285 <TD width=10% BGCOLOR=#FBF5EF>
104286 <B>1</B>
104287 </TD>
104288 <TD width=10% BGCOLOR=#FBF5EF>
104289 <B>1</B>
104290 </TD>
104291 <TD width=15% BGCOLOR=#FBF5EF>
104292 <B>1</B>
104293 </TD>
104294 <TD width=35% BGCOLOR=#FBF5EF>
104295 <B>Clock active 0 - Clock is disabled 1 - Clock is enabled</B>
104296 </TD>
104297 </TR>
104298 <TR valign="top">
104299 <TD width=15% BGCOLOR=#FBF5EF>
104300 <B>SRCSEL</B>
104301 </TD>
104302 <TD width=15% BGCOLOR=#FBF5EF>
104303 <B>5:4</B>
104304 </TD>
104305 <TD width=10% BGCOLOR=#FBF5EF>
104306 <B>30</B>
104307 </TD>
104308 <TD width=10% BGCOLOR=#FBF5EF>
104309 <B>0</B>
104310 </TD>
104311 <TD width=15% BGCOLOR=#FBF5EF>
104312 <B>0</B>
104313 </TD>
104314 <TD width=35% BGCOLOR=#FBF5EF>
104315 <B>Selects the source used to generate the clock. 0x - Source for generated clock is IO PLL. 10 - Source for generated clock is ARM PLL. 11 - Source for generated clock is DDR PLL</B>
104316 </TD>
104317 </TR>
104318 <TR valign="top">
104319 <TD width=15% BGCOLOR=#FBF5EF>
104320 <B>DIVISOR</B>
104321 </TD>
104322 <TD width=15% BGCOLOR=#FBF5EF>
104323 <B>13:8</B>
104324 </TD>
104325 <TD width=10% BGCOLOR=#FBF5EF>
104326 <B>3f00</B>
104327 </TD>
104328 <TD width=10% BGCOLOR=#FBF5EF>
104329 <B>5</B>
104330 </TD>
104331 <TD width=15% BGCOLOR=#FBF5EF>
104332 <B>500</B>
104333 </TD>
104334 <TD width=35% BGCOLOR=#FBF5EF>
104335 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency.</B>
104336 </TD>
104337 </TR>
104338 <TR valign="top">
104339 <TD width=15% BGCOLOR=#C0C0C0>
104340 <B>PCAP_CLK_CTRL@0XF8000168</B>
104341 </TD>
104342 <TD width=15% BGCOLOR=#C0C0C0>
104343 <B>31:0</B>
104344 </TD>
104345 <TD width=10% BGCOLOR=#C0C0C0>
104346 <B>3f31</B>
104347 </TD>
104348 <TD width=10% BGCOLOR=#C0C0C0>
104349 <B></B>
104350 </TD>
104351 <TD width=15% BGCOLOR=#C0C0C0>
104352 <B>501</B>
104353 </TD>
104354 <TD width=35% BGCOLOR=#C0C0C0>
104355 <B>PCAP 2X Clock Contol</B>
104356 </TD>
104357 </TR>
104358 </TABLE>
104359 <P>
104360 <H2><a name="FPGA0_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA0_CLK_CTRL</a></H2>
104361 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104362 <TR valign="top">
104363 <TD width=15% BGCOLOR=#FFFF00>
104364 <B>Register Name</B>
104365 </TD>
104366 <TD width=15% BGCOLOR=#FFFF00>
104367 <B>Address</B>
104368 </TD>
104369 <TD width=10% BGCOLOR=#FFFF00>
104370 <B>Width</B>
104371 </TD>
104372 <TD width=10% BGCOLOR=#FFFF00>
104373 <B>Type</B>
104374 </TD>
104375 <TD width=15% BGCOLOR=#FFFF00>
104376 <B>Reset Value</B>
104377 </TD>
104378 <TD width=35% BGCOLOR=#FFFF00>
104379 <B>Description</B>
104380 </TD>
104381 </TR>
104382 <TR valign="top">
104383 <TD width=15% BGCOLOR=#FBF5EF>
104384 <B>FPGA0_CLK_CTRL</B>
104385 </TD>
104386 <TD width=15% BGCOLOR=#FBF5EF>
104387 <B>0XF8000170</B>
104388 </TD>
104389 <TD width=10% BGCOLOR=#FBF5EF>
104390 <B>32</B>
104391 </TD>
104392 <TD width=10% BGCOLOR=#FBF5EF>
104393 <B>rw</B>
104394 </TD>
104395 <TD width=15% BGCOLOR=#FBF5EF>
104396 <B>0x00000000</B>
104397 </TD>
104398 <TD width=35% BGCOLOR=#FBF5EF>
104399 <B>--</B>
104400 </TD>
104401 </TR>
104402 </TABLE>
104403 <P>
104404 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104405 <TR valign="top">
104406 <TD width=15% BGCOLOR=#C0FFC0>
104407 <B>Field Name</B>
104408 </TD>
104409 <TD width=15% BGCOLOR=#C0FFC0>
104410 <B>Bits</B>
104411 </TD>
104412 <TD width=10% BGCOLOR=#C0FFC0>
104413 <B>Mask</B>
104414 </TD>
104415 <TD width=10% BGCOLOR=#C0FFC0>
104416 <B>Value</B>
104417 </TD>
104418 <TD width=15% BGCOLOR=#C0FFC0>
104419 <B>Shifted Value</B>
104420 </TD>
104421 <TD width=35% BGCOLOR=#C0FFC0>
104422 <B>Description</B>
104423 </TD>
104424 </TR>
104425 <TR valign="top">
104426 <TD width=15% BGCOLOR=#FBF5EF>
104427 <B>SRCSEL</B>
104428 </TD>
104429 <TD width=15% BGCOLOR=#FBF5EF>
104430 <B>5:4</B>
104431 </TD>
104432 <TD width=10% BGCOLOR=#FBF5EF>
104433 <B>30</B>
104434 </TD>
104435 <TD width=10% BGCOLOR=#FBF5EF>
104436 <B>0</B>
104437 </TD>
104438 <TD width=15% BGCOLOR=#FBF5EF>
104439 <B>0</B>
104440 </TD>
104441 <TD width=35% BGCOLOR=#FBF5EF>
104442 <B>Selects the source used to generate the clock. 0x - Source for generated clock is IO PLL. 10 - Source for generated clock is ARM PLL. 11 - Source for generated clock is DDR PLL.</B>
104443 </TD>
104444 </TR>
104445 <TR valign="top">
104446 <TD width=15% BGCOLOR=#FBF5EF>
104447 <B>DIVISOR0</B>
104448 </TD>
104449 <TD width=15% BGCOLOR=#FBF5EF>
104450 <B>13:8</B>
104451 </TD>
104452 <TD width=10% BGCOLOR=#FBF5EF>
104453 <B>3f00</B>
104454 </TD>
104455 <TD width=10% BGCOLOR=#FBF5EF>
104456 <B>14</B>
104457 </TD>
104458 <TD width=15% BGCOLOR=#FBF5EF>
104459 <B>1400</B>
104460 </TD>
104461 <TD width=35% BGCOLOR=#FBF5EF>
104462 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider</B>
104463 </TD>
104464 </TR>
104465 <TR valign="top">
104466 <TD width=15% BGCOLOR=#FBF5EF>
104467 <B>DIVISOR1</B>
104468 </TD>
104469 <TD width=15% BGCOLOR=#FBF5EF>
104470 <B>25:20</B>
104471 </TD>
104472 <TD width=10% BGCOLOR=#FBF5EF>
104473 <B>3f00000</B>
104474 </TD>
104475 <TD width=10% BGCOLOR=#FBF5EF>
104476 <B>1</B>
104477 </TD>
104478 <TD width=15% BGCOLOR=#FBF5EF>
104479 <B>100000</B>
104480 </TD>
104481 <TD width=35% BGCOLOR=#FBF5EF>
104482 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider</B>
104483 </TD>
104484 </TR>
104485 <TR valign="top">
104486 <TD width=15% BGCOLOR=#C0C0C0>
104487 <B>FPGA0_CLK_CTRL@0XF8000170</B>
104488 </TD>
104489 <TD width=15% BGCOLOR=#C0C0C0>
104490 <B>31:0</B>
104491 </TD>
104492 <TD width=10% BGCOLOR=#C0C0C0>
104493 <B>3f03f30</B>
104494 </TD>
104495 <TD width=10% BGCOLOR=#C0C0C0>
104496 <B></B>
104497 </TD>
104498 <TD width=15% BGCOLOR=#C0C0C0>
104499 <B>101400</B>
104500 </TD>
104501 <TD width=35% BGCOLOR=#C0C0C0>
104502 <B>FPGA 0 Output Clock Control</B>
104503 </TD>
104504 </TR>
104505 </TABLE>
104506 <P>
104507 <H2><a name="FPGA1_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA1_CLK_CTRL</a></H2>
104508 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104509 <TR valign="top">
104510 <TD width=15% BGCOLOR=#FFFF00>
104511 <B>Register Name</B>
104512 </TD>
104513 <TD width=15% BGCOLOR=#FFFF00>
104514 <B>Address</B>
104515 </TD>
104516 <TD width=10% BGCOLOR=#FFFF00>
104517 <B>Width</B>
104518 </TD>
104519 <TD width=10% BGCOLOR=#FFFF00>
104520 <B>Type</B>
104521 </TD>
104522 <TD width=15% BGCOLOR=#FFFF00>
104523 <B>Reset Value</B>
104524 </TD>
104525 <TD width=35% BGCOLOR=#FFFF00>
104526 <B>Description</B>
104527 </TD>
104528 </TR>
104529 <TR valign="top">
104530 <TD width=15% BGCOLOR=#FBF5EF>
104531 <B>FPGA1_CLK_CTRL</B>
104532 </TD>
104533 <TD width=15% BGCOLOR=#FBF5EF>
104534 <B>0XF8000180</B>
104535 </TD>
104536 <TD width=10% BGCOLOR=#FBF5EF>
104537 <B>32</B>
104538 </TD>
104539 <TD width=10% BGCOLOR=#FBF5EF>
104540 <B>rw</B>
104541 </TD>
104542 <TD width=15% BGCOLOR=#FBF5EF>
104543 <B>0x00000000</B>
104544 </TD>
104545 <TD width=35% BGCOLOR=#FBF5EF>
104546 <B>--</B>
104547 </TD>
104548 </TR>
104549 </TABLE>
104550 <P>
104551 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104552 <TR valign="top">
104553 <TD width=15% BGCOLOR=#C0FFC0>
104554 <B>Field Name</B>
104555 </TD>
104556 <TD width=15% BGCOLOR=#C0FFC0>
104557 <B>Bits</B>
104558 </TD>
104559 <TD width=10% BGCOLOR=#C0FFC0>
104560 <B>Mask</B>
104561 </TD>
104562 <TD width=10% BGCOLOR=#C0FFC0>
104563 <B>Value</B>
104564 </TD>
104565 <TD width=15% BGCOLOR=#C0FFC0>
104566 <B>Shifted Value</B>
104567 </TD>
104568 <TD width=35% BGCOLOR=#C0FFC0>
104569 <B>Description</B>
104570 </TD>
104571 </TR>
104572 <TR valign="top">
104573 <TD width=15% BGCOLOR=#FBF5EF>
104574 <B>SRCSEL</B>
104575 </TD>
104576 <TD width=15% BGCOLOR=#FBF5EF>
104577 <B>5:4</B>
104578 </TD>
104579 <TD width=10% BGCOLOR=#FBF5EF>
104580 <B>30</B>
104581 </TD>
104582 <TD width=10% BGCOLOR=#FBF5EF>
104583 <B>0</B>
104584 </TD>
104585 <TD width=15% BGCOLOR=#FBF5EF>
104586 <B>0</B>
104587 </TD>
104588 <TD width=35% BGCOLOR=#FBF5EF>
104589 <B>Selects the source used to generate the clock. 0x - Source for generated clock is IO PLL. 10 - Source for generated clock is ARM PLL. 11 - Source for generated clock is DDR PLL.</B>
104590 </TD>
104591 </TR>
104592 <TR valign="top">
104593 <TD width=15% BGCOLOR=#FBF5EF>
104594 <B>DIVISOR0</B>
104595 </TD>
104596 <TD width=15% BGCOLOR=#FBF5EF>
104597 <B>13:8</B>
104598 </TD>
104599 <TD width=10% BGCOLOR=#FBF5EF>
104600 <B>3f00</B>
104601 </TD>
104602 <TD width=10% BGCOLOR=#FBF5EF>
104603 <B>14</B>
104604 </TD>
104605 <TD width=15% BGCOLOR=#FBF5EF>
104606 <B>1400</B>
104607 </TD>
104608 <TD width=35% BGCOLOR=#FBF5EF>
104609 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider</B>
104610 </TD>
104611 </TR>
104612 <TR valign="top">
104613 <TD width=15% BGCOLOR=#FBF5EF>
104614 <B>DIVISOR1</B>
104615 </TD>
104616 <TD width=15% BGCOLOR=#FBF5EF>
104617 <B>25:20</B>
104618 </TD>
104619 <TD width=10% BGCOLOR=#FBF5EF>
104620 <B>3f00000</B>
104621 </TD>
104622 <TD width=10% BGCOLOR=#FBF5EF>
104623 <B>1</B>
104624 </TD>
104625 <TD width=15% BGCOLOR=#FBF5EF>
104626 <B>100000</B>
104627 </TD>
104628 <TD width=35% BGCOLOR=#FBF5EF>
104629 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider</B>
104630 </TD>
104631 </TR>
104632 <TR valign="top">
104633 <TD width=15% BGCOLOR=#C0C0C0>
104634 <B>FPGA1_CLK_CTRL@0XF8000180</B>
104635 </TD>
104636 <TD width=15% BGCOLOR=#C0C0C0>
104637 <B>31:0</B>
104638 </TD>
104639 <TD width=10% BGCOLOR=#C0C0C0>
104640 <B>3f03f30</B>
104641 </TD>
104642 <TD width=10% BGCOLOR=#C0C0C0>
104643 <B></B>
104644 </TD>
104645 <TD width=15% BGCOLOR=#C0C0C0>
104646 <B>101400</B>
104647 </TD>
104648 <TD width=35% BGCOLOR=#C0C0C0>
104649 <B>FPGA 1 Output Clock Control</B>
104650 </TD>
104651 </TR>
104652 </TABLE>
104653 <P>
104654 <H2><a name="FPGA2_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA2_CLK_CTRL</a></H2>
104655 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104656 <TR valign="top">
104657 <TD width=15% BGCOLOR=#FFFF00>
104658 <B>Register Name</B>
104659 </TD>
104660 <TD width=15% BGCOLOR=#FFFF00>
104661 <B>Address</B>
104662 </TD>
104663 <TD width=10% BGCOLOR=#FFFF00>
104664 <B>Width</B>
104665 </TD>
104666 <TD width=10% BGCOLOR=#FFFF00>
104667 <B>Type</B>
104668 </TD>
104669 <TD width=15% BGCOLOR=#FFFF00>
104670 <B>Reset Value</B>
104671 </TD>
104672 <TD width=35% BGCOLOR=#FFFF00>
104673 <B>Description</B>
104674 </TD>
104675 </TR>
104676 <TR valign="top">
104677 <TD width=15% BGCOLOR=#FBF5EF>
104678 <B>FPGA2_CLK_CTRL</B>
104679 </TD>
104680 <TD width=15% BGCOLOR=#FBF5EF>
104681 <B>0XF8000190</B>
104682 </TD>
104683 <TD width=10% BGCOLOR=#FBF5EF>
104684 <B>32</B>
104685 </TD>
104686 <TD width=10% BGCOLOR=#FBF5EF>
104687 <B>rw</B>
104688 </TD>
104689 <TD width=15% BGCOLOR=#FBF5EF>
104690 <B>0x00000000</B>
104691 </TD>
104692 <TD width=35% BGCOLOR=#FBF5EF>
104693 <B>--</B>
104694 </TD>
104695 </TR>
104696 </TABLE>
104697 <P>
104698 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104699 <TR valign="top">
104700 <TD width=15% BGCOLOR=#C0FFC0>
104701 <B>Field Name</B>
104702 </TD>
104703 <TD width=15% BGCOLOR=#C0FFC0>
104704 <B>Bits</B>
104705 </TD>
104706 <TD width=10% BGCOLOR=#C0FFC0>
104707 <B>Mask</B>
104708 </TD>
104709 <TD width=10% BGCOLOR=#C0FFC0>
104710 <B>Value</B>
104711 </TD>
104712 <TD width=15% BGCOLOR=#C0FFC0>
104713 <B>Shifted Value</B>
104714 </TD>
104715 <TD width=35% BGCOLOR=#C0FFC0>
104716 <B>Description</B>
104717 </TD>
104718 </TR>
104719 <TR valign="top">
104720 <TD width=15% BGCOLOR=#FBF5EF>
104721 <B>SRCSEL</B>
104722 </TD>
104723 <TD width=15% BGCOLOR=#FBF5EF>
104724 <B>5:4</B>
104725 </TD>
104726 <TD width=10% BGCOLOR=#FBF5EF>
104727 <B>30</B>
104728 </TD>
104729 <TD width=10% BGCOLOR=#FBF5EF>
104730 <B>0</B>
104731 </TD>
104732 <TD width=15% BGCOLOR=#FBF5EF>
104733 <B>0</B>
104734 </TD>
104735 <TD width=35% BGCOLOR=#FBF5EF>
104736 <B>Selects the source used to generate the clock. 0x - Source for generated clock is IO PLL. 10 - Source for generated clock is ARM PLL. 11 - Source for generated clock is DDR PLL.</B>
104737 </TD>
104738 </TR>
104739 <TR valign="top">
104740 <TD width=15% BGCOLOR=#FBF5EF>
104741 <B>DIVISOR0</B>
104742 </TD>
104743 <TD width=15% BGCOLOR=#FBF5EF>
104744 <B>13:8</B>
104745 </TD>
104746 <TD width=10% BGCOLOR=#FBF5EF>
104747 <B>3f00</B>
104748 </TD>
104749 <TD width=10% BGCOLOR=#FBF5EF>
104750 <B>14</B>
104751 </TD>
104752 <TD width=15% BGCOLOR=#FBF5EF>
104753 <B>1400</B>
104754 </TD>
104755 <TD width=35% BGCOLOR=#FBF5EF>
104756 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider</B>
104757 </TD>
104758 </TR>
104759 <TR valign="top">
104760 <TD width=15% BGCOLOR=#FBF5EF>
104761 <B>DIVISOR1</B>
104762 </TD>
104763 <TD width=15% BGCOLOR=#FBF5EF>
104764 <B>25:20</B>
104765 </TD>
104766 <TD width=10% BGCOLOR=#FBF5EF>
104767 <B>3f00000</B>
104768 </TD>
104769 <TD width=10% BGCOLOR=#FBF5EF>
104770 <B>1</B>
104771 </TD>
104772 <TD width=15% BGCOLOR=#FBF5EF>
104773 <B>100000</B>
104774 </TD>
104775 <TD width=35% BGCOLOR=#FBF5EF>
104776 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider</B>
104777 </TD>
104778 </TR>
104779 <TR valign="top">
104780 <TD width=15% BGCOLOR=#C0C0C0>
104781 <B>FPGA2_CLK_CTRL@0XF8000190</B>
104782 </TD>
104783 <TD width=15% BGCOLOR=#C0C0C0>
104784 <B>31:0</B>
104785 </TD>
104786 <TD width=10% BGCOLOR=#C0C0C0>
104787 <B>3f03f30</B>
104788 </TD>
104789 <TD width=10% BGCOLOR=#C0C0C0>
104790 <B></B>
104791 </TD>
104792 <TD width=15% BGCOLOR=#C0C0C0>
104793 <B>101400</B>
104794 </TD>
104795 <TD width=35% BGCOLOR=#C0C0C0>
104796 <B>FPGA 2 Output Clock Control</B>
104797 </TD>
104798 </TR>
104799 </TABLE>
104800 <P>
104801 <H2><a name="FPGA3_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA3_CLK_CTRL</a></H2>
104802 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104803 <TR valign="top">
104804 <TD width=15% BGCOLOR=#FFFF00>
104805 <B>Register Name</B>
104806 </TD>
104807 <TD width=15% BGCOLOR=#FFFF00>
104808 <B>Address</B>
104809 </TD>
104810 <TD width=10% BGCOLOR=#FFFF00>
104811 <B>Width</B>
104812 </TD>
104813 <TD width=10% BGCOLOR=#FFFF00>
104814 <B>Type</B>
104815 </TD>
104816 <TD width=15% BGCOLOR=#FFFF00>
104817 <B>Reset Value</B>
104818 </TD>
104819 <TD width=35% BGCOLOR=#FFFF00>
104820 <B>Description</B>
104821 </TD>
104822 </TR>
104823 <TR valign="top">
104824 <TD width=15% BGCOLOR=#FBF5EF>
104825 <B>FPGA3_CLK_CTRL</B>
104826 </TD>
104827 <TD width=15% BGCOLOR=#FBF5EF>
104828 <B>0XF80001A0</B>
104829 </TD>
104830 <TD width=10% BGCOLOR=#FBF5EF>
104831 <B>32</B>
104832 </TD>
104833 <TD width=10% BGCOLOR=#FBF5EF>
104834 <B>rw</B>
104835 </TD>
104836 <TD width=15% BGCOLOR=#FBF5EF>
104837 <B>0x00000000</B>
104838 </TD>
104839 <TD width=35% BGCOLOR=#FBF5EF>
104840 <B>--</B>
104841 </TD>
104842 </TR>
104843 </TABLE>
104844 <P>
104845 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104846 <TR valign="top">
104847 <TD width=15% BGCOLOR=#C0FFC0>
104848 <B>Field Name</B>
104849 </TD>
104850 <TD width=15% BGCOLOR=#C0FFC0>
104851 <B>Bits</B>
104852 </TD>
104853 <TD width=10% BGCOLOR=#C0FFC0>
104854 <B>Mask</B>
104855 </TD>
104856 <TD width=10% BGCOLOR=#C0FFC0>
104857 <B>Value</B>
104858 </TD>
104859 <TD width=15% BGCOLOR=#C0FFC0>
104860 <B>Shifted Value</B>
104861 </TD>
104862 <TD width=35% BGCOLOR=#C0FFC0>
104863 <B>Description</B>
104864 </TD>
104865 </TR>
104866 <TR valign="top">
104867 <TD width=15% BGCOLOR=#FBF5EF>
104868 <B>SRCSEL</B>
104869 </TD>
104870 <TD width=15% BGCOLOR=#FBF5EF>
104871 <B>5:4</B>
104872 </TD>
104873 <TD width=10% BGCOLOR=#FBF5EF>
104874 <B>30</B>
104875 </TD>
104876 <TD width=10% BGCOLOR=#FBF5EF>
104877 <B>0</B>
104878 </TD>
104879 <TD width=15% BGCOLOR=#FBF5EF>
104880 <B>0</B>
104881 </TD>
104882 <TD width=35% BGCOLOR=#FBF5EF>
104883 <B>Selects the source used to generate the clock. 0x - Source for generated clock is IO PLL. 10 - Source for generated clock is ARM PLL. 11 - Source for generated clock is DDR PLL.</B>
104884 </TD>
104885 </TR>
104886 <TR valign="top">
104887 <TD width=15% BGCOLOR=#FBF5EF>
104888 <B>DIVISOR0</B>
104889 </TD>
104890 <TD width=15% BGCOLOR=#FBF5EF>
104891 <B>13:8</B>
104892 </TD>
104893 <TD width=10% BGCOLOR=#FBF5EF>
104894 <B>3f00</B>
104895 </TD>
104896 <TD width=10% BGCOLOR=#FBF5EF>
104897 <B>14</B>
104898 </TD>
104899 <TD width=15% BGCOLOR=#FBF5EF>
104900 <B>1400</B>
104901 </TD>
104902 <TD width=35% BGCOLOR=#FBF5EF>
104903 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. First cascade divider</B>
104904 </TD>
104905 </TR>
104906 <TR valign="top">
104907 <TD width=15% BGCOLOR=#FBF5EF>
104908 <B>DIVISOR1</B>
104909 </TD>
104910 <TD width=15% BGCOLOR=#FBF5EF>
104911 <B>25:20</B>
104912 </TD>
104913 <TD width=10% BGCOLOR=#FBF5EF>
104914 <B>3f00000</B>
104915 </TD>
104916 <TD width=10% BGCOLOR=#FBF5EF>
104917 <B>1</B>
104918 </TD>
104919 <TD width=15% BGCOLOR=#FBF5EF>
104920 <B>100000</B>
104921 </TD>
104922 <TD width=35% BGCOLOR=#FBF5EF>
104923 <B>Provides the divisor used to divide the source clock to generate the required generated clock frequency. Second cascade divider</B>
104924 </TD>
104925 </TR>
104926 <TR valign="top">
104927 <TD width=15% BGCOLOR=#C0C0C0>
104928 <B>FPGA3_CLK_CTRL@0XF80001A0</B>
104929 </TD>
104930 <TD width=15% BGCOLOR=#C0C0C0>
104931 <B>31:0</B>
104932 </TD>
104933 <TD width=10% BGCOLOR=#C0C0C0>
104934 <B>3f03f30</B>
104935 </TD>
104936 <TD width=10% BGCOLOR=#C0C0C0>
104937 <B></B>
104938 </TD>
104939 <TD width=15% BGCOLOR=#C0C0C0>
104940 <B>101400</B>
104941 </TD>
104942 <TD width=35% BGCOLOR=#C0C0C0>
104943 <B>FPGA 3 Output Clock Control</B>
104944 </TD>
104945 </TR>
104946 </TABLE>
104947 <P>
104948 <H2><a name="CLK_621_TRUE">Register (<A href=#mod___slcr> slcr </A>)CLK_621_TRUE</a></H2>
104949 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104950 <TR valign="top">
104951 <TD width=15% BGCOLOR=#FFFF00>
104952 <B>Register Name</B>
104953 </TD>
104954 <TD width=15% BGCOLOR=#FFFF00>
104955 <B>Address</B>
104956 </TD>
104957 <TD width=10% BGCOLOR=#FFFF00>
104958 <B>Width</B>
104959 </TD>
104960 <TD width=10% BGCOLOR=#FFFF00>
104961 <B>Type</B>
104962 </TD>
104963 <TD width=15% BGCOLOR=#FFFF00>
104964 <B>Reset Value</B>
104965 </TD>
104966 <TD width=35% BGCOLOR=#FFFF00>
104967 <B>Description</B>
104968 </TD>
104969 </TR>
104970 <TR valign="top">
104971 <TD width=15% BGCOLOR=#FBF5EF>
104972 <B>CLK_621_TRUE</B>
104973 </TD>
104974 <TD width=15% BGCOLOR=#FBF5EF>
104975 <B>0XF80001C4</B>
104976 </TD>
104977 <TD width=10% BGCOLOR=#FBF5EF>
104978 <B>32</B>
104979 </TD>
104980 <TD width=10% BGCOLOR=#FBF5EF>
104981 <B>rw</B>
104982 </TD>
104983 <TD width=15% BGCOLOR=#FBF5EF>
104984 <B>0x00000000</B>
104985 </TD>
104986 <TD width=35% BGCOLOR=#FBF5EF>
104987 <B>--</B>
104988 </TD>
104989 </TR>
104990 </TABLE>
104991 <P>
104992 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
104993 <TR valign="top">
104994 <TD width=15% BGCOLOR=#C0FFC0>
104995 <B>Field Name</B>
104996 </TD>
104997 <TD width=15% BGCOLOR=#C0FFC0>
104998 <B>Bits</B>
104999 </TD>
105000 <TD width=10% BGCOLOR=#C0FFC0>
105001 <B>Mask</B>
105002 </TD>
105003 <TD width=10% BGCOLOR=#C0FFC0>
105004 <B>Value</B>
105005 </TD>
105006 <TD width=15% BGCOLOR=#C0FFC0>
105007 <B>Shifted Value</B>
105008 </TD>
105009 <TD width=35% BGCOLOR=#C0FFC0>
105010 <B>Description</B>
105011 </TD>
105012 </TR>
105013 <TR valign="top">
105014 <TD width=15% BGCOLOR=#FBF5EF>
105015 <B>CLK_621_TRUE</B>
105016 </TD>
105017 <TD width=15% BGCOLOR=#FBF5EF>
105018 <B>0:0</B>
105019 </TD>
105020 <TD width=10% BGCOLOR=#FBF5EF>
105021 <B>1</B>
105022 </TD>
105023 <TD width=10% BGCOLOR=#FBF5EF>
105024 <B>1</B>
105025 </TD>
105026 <TD width=15% BGCOLOR=#FBF5EF>
105027 <B>1</B>
105028 </TD>
105029 <TD width=35% BGCOLOR=#FBF5EF>
105030 <B>Enable the 6:2:1 mode. 1 for 6:3:2:1. 0 for 4:2:2:1.</B>
105031 </TD>
105032 </TR>
105033 <TR valign="top">
105034 <TD width=15% BGCOLOR=#C0C0C0>
105035 <B>CLK_621_TRUE@0XF80001C4</B>
105036 </TD>
105037 <TD width=15% BGCOLOR=#C0C0C0>
105038 <B>31:0</B>
105039 </TD>
105040 <TD width=10% BGCOLOR=#C0C0C0>
105041 <B>1</B>
105042 </TD>
105043 <TD width=10% BGCOLOR=#C0C0C0>
105044 <B></B>
105045 </TD>
105046 <TD width=15% BGCOLOR=#C0C0C0>
105047 <B>1</B>
105048 </TD>
105049 <TD width=35% BGCOLOR=#C0C0C0>
105050 <B>6:2:1 ratio clock, if set</B>
105051 </TD>
105052 </TR>
105053 </TABLE>
105054 <P>
105055 <H2><a name="APER_CLK_CTRL">Register (<A href=#mod___slcr> slcr </A>)APER_CLK_CTRL</a></H2>
105056 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
105057 <TR valign="top">
105058 <TD width=15% BGCOLOR=#FFFF00>
105059 <B>Register Name</B>
105060 </TD>
105061 <TD width=15% BGCOLOR=#FFFF00>
105062 <B>Address</B>
105063 </TD>
105064 <TD width=10% BGCOLOR=#FFFF00>
105065 <B>Width</B>
105066 </TD>
105067 <TD width=10% BGCOLOR=#FFFF00>
105068 <B>Type</B>
105069 </TD>
105070 <TD width=15% BGCOLOR=#FFFF00>
105071 <B>Reset Value</B>
105072 </TD>
105073 <TD width=35% BGCOLOR=#FFFF00>
105074 <B>Description</B>
105075 </TD>
105076 </TR>
105077 <TR valign="top">
105078 <TD width=15% BGCOLOR=#FBF5EF>
105079 <B>APER_CLK_CTRL</B>
105080 </TD>
105081 <TD width=15% BGCOLOR=#FBF5EF>
105082 <B>0XF800012C</B>
105083 </TD>
105084 <TD width=10% BGCOLOR=#FBF5EF>
105085 <B>32</B>
105086 </TD>
105087 <TD width=10% BGCOLOR=#FBF5EF>
105088 <B>rw</B>
105089 </TD>
105090 <TD width=15% BGCOLOR=#FBF5EF>
105091 <B>0x00000000</B>
105092 </TD>
105093 <TD width=35% BGCOLOR=#FBF5EF>
105094 <B>--</B>
105095 </TD>
105096 </TR>
105097 </TABLE>
105098 <P>
105099 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
105100 <TR valign="top">
105101 <TD width=15% BGCOLOR=#C0FFC0>
105102 <B>Field Name</B>
105103 </TD>
105104 <TD width=15% BGCOLOR=#C0FFC0>
105105 <B>Bits</B>
105106 </TD>
105107 <TD width=10% BGCOLOR=#C0FFC0>
105108 <B>Mask</B>
105109 </TD>
105110 <TD width=10% BGCOLOR=#C0FFC0>
105111 <B>Value</B>
105112 </TD>
105113 <TD width=15% BGCOLOR=#C0FFC0>
105114 <B>Shifted Value</B>
105115 </TD>
105116 <TD width=35% BGCOLOR=#C0FFC0>
105117 <B>Description</B>
105118 </TD>
105119 </TR>
105120 <TR valign="top">
105121 <TD width=15% BGCOLOR=#FBF5EF>
105122 <B>DMA_CPU_2XCLKACT</B>
105123 </TD>
105124 <TD width=15% BGCOLOR=#FBF5EF>
105125 <B>0:0</B>
105126 </TD>
105127 <TD width=10% BGCOLOR=#FBF5EF>
105128 <B>1</B>
105129 </TD>
105130 <TD width=10% BGCOLOR=#FBF5EF>
105131 <B>1</B>
105132 </TD>
105133 <TD width=15% BGCOLOR=#FBF5EF>
105134 <B>1</B>
105135 </TD>
105136 <TD width=35% BGCOLOR=#FBF5EF>
105137 <B>DMA 0 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105138 </TD>
105139 </TR>
105140 <TR valign="top">
105141 <TD width=15% BGCOLOR=#FBF5EF>
105142 <B>USB0_CPU_1XCLKACT</B>
105143 </TD>
105144 <TD width=15% BGCOLOR=#FBF5EF>
105145 <B>2:2</B>
105146 </TD>
105147 <TD width=10% BGCOLOR=#FBF5EF>
105148 <B>4</B>
105149 </TD>
105150 <TD width=10% BGCOLOR=#FBF5EF>
105151 <B>1</B>
105152 </TD>
105153 <TD width=15% BGCOLOR=#FBF5EF>
105154 <B>4</B>
105155 </TD>
105156 <TD width=35% BGCOLOR=#FBF5EF>
105157 <B>USB 0 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105158 </TD>
105159 </TR>
105160 <TR valign="top">
105161 <TD width=15% BGCOLOR=#FBF5EF>
105162 <B>USB1_CPU_1XCLKACT</B>
105163 </TD>
105164 <TD width=15% BGCOLOR=#FBF5EF>
105165 <B>3:3</B>
105166 </TD>
105167 <TD width=10% BGCOLOR=#FBF5EF>
105168 <B>8</B>
105169 </TD>
105170 <TD width=10% BGCOLOR=#FBF5EF>
105171 <B>1</B>
105172 </TD>
105173 <TD width=15% BGCOLOR=#FBF5EF>
105174 <B>8</B>
105175 </TD>
105176 <TD width=35% BGCOLOR=#FBF5EF>
105177 <B>USB 1 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105178 </TD>
105179 </TR>
105180 <TR valign="top">
105181 <TD width=15% BGCOLOR=#FBF5EF>
105182 <B>GEM0_CPU_1XCLKACT</B>
105183 </TD>
105184 <TD width=15% BGCOLOR=#FBF5EF>
105185 <B>6:6</B>
105186 </TD>
105187 <TD width=10% BGCOLOR=#FBF5EF>
105188 <B>40</B>
105189 </TD>
105190 <TD width=10% BGCOLOR=#FBF5EF>
105191 <B>1</B>
105192 </TD>
105193 <TD width=15% BGCOLOR=#FBF5EF>
105194 <B>40</B>
105195 </TD>
105196 <TD width=35% BGCOLOR=#FBF5EF>
105197 <B>Gigabit Ethernet MAC 0 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105198 </TD>
105199 </TR>
105200 <TR valign="top">
105201 <TD width=15% BGCOLOR=#FBF5EF>
105202 <B>GEM1_CPU_1XCLKACT</B>
105203 </TD>
105204 <TD width=15% BGCOLOR=#FBF5EF>
105205 <B>7:7</B>
105206 </TD>
105207 <TD width=10% BGCOLOR=#FBF5EF>
105208 <B>80</B>
105209 </TD>
105210 <TD width=10% BGCOLOR=#FBF5EF>
105211 <B>0</B>
105212 </TD>
105213 <TD width=15% BGCOLOR=#FBF5EF>
105214 <B>0</B>
105215 </TD>
105216 <TD width=35% BGCOLOR=#FBF5EF>
105217 <B>Gigabit Ethernet MAC 1 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105218 </TD>
105219 </TR>
105220 <TR valign="top">
105221 <TD width=15% BGCOLOR=#FBF5EF>
105222 <B>SDI0_CPU_1XCLKACT</B>
105223 </TD>
105224 <TD width=15% BGCOLOR=#FBF5EF>
105225 <B>10:10</B>
105226 </TD>
105227 <TD width=10% BGCOLOR=#FBF5EF>
105228 <B>400</B>
105229 </TD>
105230 <TD width=10% BGCOLOR=#FBF5EF>
105231 <B>1</B>
105232 </TD>
105233 <TD width=15% BGCOLOR=#FBF5EF>
105234 <B>400</B>
105235 </TD>
105236 <TD width=35% BGCOLOR=#FBF5EF>
105237 <B>SDIO0 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105238 </TD>
105239 </TR>
105240 <TR valign="top">
105241 <TD width=15% BGCOLOR=#FBF5EF>
105242 <B>SDI1_CPU_1XCLKACT</B>
105243 </TD>
105244 <TD width=15% BGCOLOR=#FBF5EF>
105245 <B>11:11</B>
105246 </TD>
105247 <TD width=10% BGCOLOR=#FBF5EF>
105248 <B>800</B>
105249 </TD>
105250 <TD width=10% BGCOLOR=#FBF5EF>
105251 <B>0</B>
105252 </TD>
105253 <TD width=15% BGCOLOR=#FBF5EF>
105254 <B>0</B>
105255 </TD>
105256 <TD width=35% BGCOLOR=#FBF5EF>
105257 <B>SDIO 1 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105258 </TD>
105259 </TR>
105260 <TR valign="top">
105261 <TD width=15% BGCOLOR=#FBF5EF>
105262 <B>SPI0_CPU_1XCLKACT</B>
105263 </TD>
105264 <TD width=15% BGCOLOR=#FBF5EF>
105265 <B>14:14</B>
105266 </TD>
105267 <TD width=10% BGCOLOR=#FBF5EF>
105268 <B>4000</B>
105269 </TD>
105270 <TD width=10% BGCOLOR=#FBF5EF>
105271 <B>0</B>
105272 </TD>
105273 <TD width=15% BGCOLOR=#FBF5EF>
105274 <B>0</B>
105275 </TD>
105276 <TD width=35% BGCOLOR=#FBF5EF>
105277 <B>SPI 0 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105278 </TD>
105279 </TR>
105280 <TR valign="top">
105281 <TD width=15% BGCOLOR=#FBF5EF>
105282 <B>SPI1_CPU_1XCLKACT</B>
105283 </TD>
105284 <TD width=15% BGCOLOR=#FBF5EF>
105285 <B>15:15</B>
105286 </TD>
105287 <TD width=10% BGCOLOR=#FBF5EF>
105288 <B>8000</B>
105289 </TD>
105290 <TD width=10% BGCOLOR=#FBF5EF>
105291 <B>0</B>
105292 </TD>
105293 <TD width=15% BGCOLOR=#FBF5EF>
105294 <B>0</B>
105295 </TD>
105296 <TD width=35% BGCOLOR=#FBF5EF>
105297 <B>SPI 1 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105298 </TD>
105299 </TR>
105300 <TR valign="top">
105301 <TD width=15% BGCOLOR=#FBF5EF>
105302 <B>CAN0_CPU_1XCLKACT</B>
105303 </TD>
105304 <TD width=15% BGCOLOR=#FBF5EF>
105305 <B>16:16</B>
105306 </TD>
105307 <TD width=10% BGCOLOR=#FBF5EF>
105308 <B>10000</B>
105309 </TD>
105310 <TD width=10% BGCOLOR=#FBF5EF>
105311 <B>1</B>
105312 </TD>
105313 <TD width=15% BGCOLOR=#FBF5EF>
105314 <B>10000</B>
105315 </TD>
105316 <TD width=35% BGCOLOR=#FBF5EF>
105317 <B>CAN 0 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105318 </TD>
105319 </TR>
105320 <TR valign="top">
105321 <TD width=15% BGCOLOR=#FBF5EF>
105322 <B>CAN1_CPU_1XCLKACT</B>
105323 </TD>
105324 <TD width=15% BGCOLOR=#FBF5EF>
105325 <B>17:17</B>
105326 </TD>
105327 <TD width=10% BGCOLOR=#FBF5EF>
105328 <B>20000</B>
105329 </TD>
105330 <TD width=10% BGCOLOR=#FBF5EF>
105331 <B>0</B>
105332 </TD>
105333 <TD width=15% BGCOLOR=#FBF5EF>
105334 <B>0</B>
105335 </TD>
105336 <TD width=35% BGCOLOR=#FBF5EF>
105337 <B>CAN 1 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105338 </TD>
105339 </TR>
105340 <TR valign="top">
105341 <TD width=15% BGCOLOR=#FBF5EF>
105342 <B>I2C0_CPU_1XCLKACT</B>
105343 </TD>
105344 <TD width=15% BGCOLOR=#FBF5EF>
105345 <B>18:18</B>
105346 </TD>
105347 <TD width=10% BGCOLOR=#FBF5EF>
105348 <B>40000</B>
105349 </TD>
105350 <TD width=10% BGCOLOR=#FBF5EF>
105351 <B>1</B>
105352 </TD>
105353 <TD width=15% BGCOLOR=#FBF5EF>
105354 <B>40000</B>
105355 </TD>
105356 <TD width=35% BGCOLOR=#FBF5EF>
105357 <B>I2C 0 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105358 </TD>
105359 </TR>
105360 <TR valign="top">
105361 <TD width=15% BGCOLOR=#FBF5EF>
105362 <B>I2C1_CPU_1XCLKACT</B>
105363 </TD>
105364 <TD width=15% BGCOLOR=#FBF5EF>
105365 <B>19:19</B>
105366 </TD>
105367 <TD width=10% BGCOLOR=#FBF5EF>
105368 <B>80000</B>
105369 </TD>
105370 <TD width=10% BGCOLOR=#FBF5EF>
105371 <B>1</B>
105372 </TD>
105373 <TD width=15% BGCOLOR=#FBF5EF>
105374 <B>80000</B>
105375 </TD>
105376 <TD width=35% BGCOLOR=#FBF5EF>
105377 <B>I2C 1 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105378 </TD>
105379 </TR>
105380 <TR valign="top">
105381 <TD width=15% BGCOLOR=#FBF5EF>
105382 <B>UART0_CPU_1XCLKACT</B>
105383 </TD>
105384 <TD width=15% BGCOLOR=#FBF5EF>
105385 <B>20:20</B>
105386 </TD>
105387 <TD width=10% BGCOLOR=#FBF5EF>
105388 <B>100000</B>
105389 </TD>
105390 <TD width=10% BGCOLOR=#FBF5EF>
105391 <B>0</B>
105392 </TD>
105393 <TD width=15% BGCOLOR=#FBF5EF>
105394 <B>0</B>
105395 </TD>
105396 <TD width=35% BGCOLOR=#FBF5EF>
105397 <B>UART 0 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105398 </TD>
105399 </TR>
105400 <TR valign="top">
105401 <TD width=15% BGCOLOR=#FBF5EF>
105402 <B>UART1_CPU_1XCLKACT</B>
105403 </TD>
105404 <TD width=15% BGCOLOR=#FBF5EF>
105405 <B>21:21</B>
105406 </TD>
105407 <TD width=10% BGCOLOR=#FBF5EF>
105408 <B>200000</B>
105409 </TD>
105410 <TD width=10% BGCOLOR=#FBF5EF>
105411 <B>1</B>
105412 </TD>
105413 <TD width=15% BGCOLOR=#FBF5EF>
105414 <B>200000</B>
105415 </TD>
105416 <TD width=35% BGCOLOR=#FBF5EF>
105417 <B>UART 1 AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105418 </TD>
105419 </TR>
105420 <TR valign="top">
105421 <TD width=15% BGCOLOR=#FBF5EF>
105422 <B>GPIO_CPU_1XCLKACT</B>
105423 </TD>
105424 <TD width=15% BGCOLOR=#FBF5EF>
105425 <B>22:22</B>
105426 </TD>
105427 <TD width=10% BGCOLOR=#FBF5EF>
105428 <B>400000</B>
105429 </TD>
105430 <TD width=10% BGCOLOR=#FBF5EF>
105431 <B>1</B>
105432 </TD>
105433 <TD width=15% BGCOLOR=#FBF5EF>
105434 <B>400000</B>
105435 </TD>
105436 <TD width=35% BGCOLOR=#FBF5EF>
105437 <B>GPIO AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105438 </TD>
105439 </TR>
105440 <TR valign="top">
105441 <TD width=15% BGCOLOR=#FBF5EF>
105442 <B>LQSPI_CPU_1XCLKACT</B>
105443 </TD>
105444 <TD width=15% BGCOLOR=#FBF5EF>
105445 <B>23:23</B>
105446 </TD>
105447 <TD width=10% BGCOLOR=#FBF5EF>
105448 <B>800000</B>
105449 </TD>
105450 <TD width=10% BGCOLOR=#FBF5EF>
105451 <B>1</B>
105452 </TD>
105453 <TD width=15% BGCOLOR=#FBF5EF>
105454 <B>800000</B>
105455 </TD>
105456 <TD width=35% BGCOLOR=#FBF5EF>
105457 <B>LQSPI AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105458 </TD>
105459 </TR>
105460 <TR valign="top">
105461 <TD width=15% BGCOLOR=#FBF5EF>
105462 <B>SMC_CPU_1XCLKACT</B>
105463 </TD>
105464 <TD width=15% BGCOLOR=#FBF5EF>
105465 <B>24:24</B>
105466 </TD>
105467 <TD width=10% BGCOLOR=#FBF5EF>
105468 <B>1000000</B>
105469 </TD>
105470 <TD width=10% BGCOLOR=#FBF5EF>
105471 <B>1</B>
105472 </TD>
105473 <TD width=15% BGCOLOR=#FBF5EF>
105474 <B>1000000</B>
105475 </TD>
105476 <TD width=35% BGCOLOR=#FBF5EF>
105477 <B>SMC AMBA Clock active. 0 - Clock is disabled. 1 - Clock is enabled.</B>
105478 </TD>
105479 </TR>
105480 <TR valign="top">
105481 <TD width=15% BGCOLOR=#C0C0C0>
105482 <B>APER_CLK_CTRL@0XF800012C</B>
105483 </TD>
105484 <TD width=15% BGCOLOR=#C0C0C0>
105485 <B>31:0</B>
105486 </TD>
105487 <TD width=10% BGCOLOR=#C0C0C0>
105488 <B>1ffcccd</B>
105489 </TD>
105490 <TD width=10% BGCOLOR=#C0C0C0>
105491 <B></B>
105492 </TD>
105493 <TD width=15% BGCOLOR=#C0C0C0>
105494 <B>1ed044d</B>
105495 </TD>
105496 <TD width=35% BGCOLOR=#C0C0C0>
105497 <B>AMBA Peripheral Clock Control</B>
105498 </TD>
105499 </TR>
105500 </TABLE>
105501 <P>
105502 <H1>THIS SHOULD BE BLANK</H1>
105503 <H1>LOCK IT BACK</H1>
105504 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
105505 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
105506 <TR valign="top">
105507 <TD width=15% BGCOLOR=#FFFF00>
105508 <B>Register Name</B>
105509 </TD>
105510 <TD width=15% BGCOLOR=#FFFF00>
105511 <B>Address</B>
105512 </TD>
105513 <TD width=10% BGCOLOR=#FFFF00>
105514 <B>Width</B>
105515 </TD>
105516 <TD width=10% BGCOLOR=#FFFF00>
105517 <B>Type</B>
105518 </TD>
105519 <TD width=15% BGCOLOR=#FFFF00>
105520 <B>Reset Value</B>
105521 </TD>
105522 <TD width=35% BGCOLOR=#FFFF00>
105523 <B>Description</B>
105524 </TD>
105525 </TR>
105526 <TR valign="top">
105527 <TD width=15% BGCOLOR=#FBF5EF>
105528 <B>SLCR_LOCK</B>
105529 </TD>
105530 <TD width=15% BGCOLOR=#FBF5EF>
105531 <B>0XF8000004</B>
105532 </TD>
105533 <TD width=10% BGCOLOR=#FBF5EF>
105534 <B>32</B>
105535 </TD>
105536 <TD width=10% BGCOLOR=#FBF5EF>
105537 <B>rw</B>
105538 </TD>
105539 <TD width=15% BGCOLOR=#FBF5EF>
105540 <B>0x00000000</B>
105541 </TD>
105542 <TD width=35% BGCOLOR=#FBF5EF>
105543 <B>--</B>
105544 </TD>
105545 </TR>
105546 </TABLE>
105547 <P>
105548 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
105549 <TR valign="top">
105550 <TD width=15% BGCOLOR=#C0FFC0>
105551 <B>Field Name</B>
105552 </TD>
105553 <TD width=15% BGCOLOR=#C0FFC0>
105554 <B>Bits</B>
105555 </TD>
105556 <TD width=10% BGCOLOR=#C0FFC0>
105557 <B>Mask</B>
105558 </TD>
105559 <TD width=10% BGCOLOR=#C0FFC0>
105560 <B>Value</B>
105561 </TD>
105562 <TD width=15% BGCOLOR=#C0FFC0>
105563 <B>Shifted Value</B>
105564 </TD>
105565 <TD width=35% BGCOLOR=#C0FFC0>
105566 <B>Description</B>
105567 </TD>
105568 </TR>
105569 <TR valign="top">
105570 <TD width=15% BGCOLOR=#FBF5EF>
105571 <B>LOCK_KEY</B>
105572 </TD>
105573 <TD width=15% BGCOLOR=#FBF5EF>
105574 <B>15:0</B>
105575 </TD>
105576 <TD width=10% BGCOLOR=#FBF5EF>
105577 <B>ffff</B>
105578 </TD>
105579 <TD width=10% BGCOLOR=#FBF5EF>
105580 <B>767b</B>
105581 </TD>
105582 <TD width=15% BGCOLOR=#FBF5EF>
105583 <B>767b</B>
105584 </TD>
105585 <TD width=35% BGCOLOR=#FBF5EF>
105586 <B>When write data contains the lock key value of 0x767B, the write protection mode is enabled. All registers defined in SLCR are write protected until unlocked again through the SLCR_UNLOCK register. A read of this register always returns zero.</B>
105587 </TD>
105588 </TR>
105589 <TR valign="top">
105590 <TD width=15% BGCOLOR=#C0C0C0>
105591 <B>SLCR_LOCK@0XF8000004</B>
105592 </TD>
105593 <TD width=15% BGCOLOR=#C0C0C0>
105594 <B>31:0</B>
105595 </TD>
105596 <TD width=10% BGCOLOR=#C0C0C0>
105597 <B>ffff</B>
105598 </TD>
105599 <TD width=10% BGCOLOR=#C0C0C0>
105600 <B></B>
105601 </TD>
105602 <TD width=15% BGCOLOR=#C0C0C0>
105603 <B>767b</B>
105604 </TD>
105605 <TD width=35% BGCOLOR=#C0C0C0>
105606 <B>SLCR Write Protection Lock</B>
105607 </TD>
105608 </TR>
105609 </TABLE>
105610 <P>
105611 </TABLE>
105612 <P>
105613 <H2><a name="ps7_ddr_init_data_1_0">ps7_ddr_init_data_1_0</a></H2>
105614 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
105615 <TR valign="top">
105616 <TD width=15% BGCOLOR=#FFC0FF>
105617 <B>Register Name</B>
105618 </TD>
105619 <TD width=15% BGCOLOR=#FFC0FF>
105620 <B>Address</B>
105621 </TD>
105622 <TD width=10% BGCOLOR=#FFC0FF>
105623 <B>Width</B>
105624 </TD>
105625 <TD width=10% BGCOLOR=#FFC0FF>
105626 <B>Type</B>
105627 </TD>
105628 <TD width=15% BGCOLOR=#FFC0FF>
105629 <B>Reset Value</B>
105630 </TD>
105631 <TD width=35% BGCOLOR=#FFC0FF>
105632 <B>Description</B>
105633 </TD>
105634 </TR>
105635 <TR valign="top">
105636 <TD width=15% BGCOLOR=#FBF5EF>
105637 <A href="#ddrc_ctrl">
105638 ddrc_ctrl
105639 </A>
105640 </TD>
105641 <TD width=15% BGCOLOR=#FBF5EF>
105642 <B>0XF8006000</B>
105643 </TD>
105644 <TD width=10% BGCOLOR=#FBF5EF>
105645 <B>32</B>
105646 </TD>
105647 <TD width=10% BGCOLOR=#FBF5EF>
105648 <B>RW</B>
105649 </TD>
105650 <TD width=15% BGCOLOR=#FBF5EF>
105651 <B>0x000000</B>
105652 </TD>
105653 <TD width=35% BGCOLOR=#FBF5EF>
105654 <B>DDRC Control Register</B>
105655 </TD>
105656 </TR>
105657 <TR valign="top">
105658 <TD width=15% BGCOLOR=#FBF5EF>
105659 <A href="#Two_rank_cfg">
105660 Two_rank_cfg
105661 </A>
105662 </TD>
105663 <TD width=15% BGCOLOR=#FBF5EF>
105664 <B>0XF8006004</B>
105665 </TD>
105666 <TD width=10% BGCOLOR=#FBF5EF>
105667 <B>32</B>
105668 </TD>
105669 <TD width=10% BGCOLOR=#FBF5EF>
105670 <B>RW</B>
105671 </TD>
105672 <TD width=15% BGCOLOR=#FBF5EF>
105673 <B>0x000000</B>
105674 </TD>
105675 <TD width=35% BGCOLOR=#FBF5EF>
105676 <B>Two rank configuration register</B>
105677 </TD>
105678 </TR>
105679 <TR valign="top">
105680 <TD width=15% BGCOLOR=#FBF5EF>
105681 <A href="#HPR_reg">
105682 HPR_reg
105683 </A>
105684 </TD>
105685 <TD width=15% BGCOLOR=#FBF5EF>
105686 <B>0XF8006008</B>
105687 </TD>
105688 <TD width=10% BGCOLOR=#FBF5EF>
105689 <B>32</B>
105690 </TD>
105691 <TD width=10% BGCOLOR=#FBF5EF>
105692 <B>RW</B>
105693 </TD>
105694 <TD width=15% BGCOLOR=#FBF5EF>
105695 <B>0x000000</B>
105696 </TD>
105697 <TD width=35% BGCOLOR=#FBF5EF>
105698 <B>HPR Queue control register</B>
105699 </TD>
105700 </TR>
105701 <TR valign="top">
105702 <TD width=15% BGCOLOR=#FBF5EF>
105703 <A href="#LPR_reg">
105704 LPR_reg
105705 </A>
105706 </TD>
105707 <TD width=15% BGCOLOR=#FBF5EF>
105708 <B>0XF800600C</B>
105709 </TD>
105710 <TD width=10% BGCOLOR=#FBF5EF>
105711 <B>32</B>
105712 </TD>
105713 <TD width=10% BGCOLOR=#FBF5EF>
105714 <B>RW</B>
105715 </TD>
105716 <TD width=15% BGCOLOR=#FBF5EF>
105717 <B>0x000000</B>
105718 </TD>
105719 <TD width=35% BGCOLOR=#FBF5EF>
105720 <B>LPR Queue control register</B>
105721 </TD>
105722 </TR>
105723 <TR valign="top">
105724 <TD width=15% BGCOLOR=#FBF5EF>
105725 <A href="#WR_reg">
105726 WR_reg
105727 </A>
105728 </TD>
105729 <TD width=15% BGCOLOR=#FBF5EF>
105730 <B>0XF8006010</B>
105731 </TD>
105732 <TD width=10% BGCOLOR=#FBF5EF>
105733 <B>32</B>
105734 </TD>
105735 <TD width=10% BGCOLOR=#FBF5EF>
105736 <B>RW</B>
105737 </TD>
105738 <TD width=15% BGCOLOR=#FBF5EF>
105739 <B>0x000000</B>
105740 </TD>
105741 <TD width=35% BGCOLOR=#FBF5EF>
105742 <B>WR Queue control register</B>
105743 </TD>
105744 </TR>
105745 <TR valign="top">
105746 <TD width=15% BGCOLOR=#FBF5EF>
105747 <A href="#DRAM_param_reg0">
105748 DRAM_param_reg0
105749 </A>
105750 </TD>
105751 <TD width=15% BGCOLOR=#FBF5EF>
105752 <B>0XF8006014</B>
105753 </TD>
105754 <TD width=10% BGCOLOR=#FBF5EF>
105755 <B>32</B>
105756 </TD>
105757 <TD width=10% BGCOLOR=#FBF5EF>
105758 <B>RW</B>
105759 </TD>
105760 <TD width=15% BGCOLOR=#FBF5EF>
105761 <B>0x000000</B>
105762 </TD>
105763 <TD width=35% BGCOLOR=#FBF5EF>
105764 <B>DRAM Parameters register 0</B>
105765 </TD>
105766 </TR>
105767 <TR valign="top">
105768 <TD width=15% BGCOLOR=#FBF5EF>
105769 <A href="#DRAM_param_reg1">
105770 DRAM_param_reg1
105771 </A>
105772 </TD>
105773 <TD width=15% BGCOLOR=#FBF5EF>
105774 <B>0XF8006018</B>
105775 </TD>
105776 <TD width=10% BGCOLOR=#FBF5EF>
105777 <B>32</B>
105778 </TD>
105779 <TD width=10% BGCOLOR=#FBF5EF>
105780 <B>RW</B>
105781 </TD>
105782 <TD width=15% BGCOLOR=#FBF5EF>
105783 <B>0x000000</B>
105784 </TD>
105785 <TD width=35% BGCOLOR=#FBF5EF>
105786 <B>DRAM Parameters register 1</B>
105787 </TD>
105788 </TR>
105789 <TR valign="top">
105790 <TD width=15% BGCOLOR=#FBF5EF>
105791 <A href="#DRAM_param_reg2">
105792 DRAM_param_reg2
105793 </A>
105794 </TD>
105795 <TD width=15% BGCOLOR=#FBF5EF>
105796 <B>0XF800601C</B>
105797 </TD>
105798 <TD width=10% BGCOLOR=#FBF5EF>
105799 <B>32</B>
105800 </TD>
105801 <TD width=10% BGCOLOR=#FBF5EF>
105802 <B>RW</B>
105803 </TD>
105804 <TD width=15% BGCOLOR=#FBF5EF>
105805 <B>0x000000</B>
105806 </TD>
105807 <TD width=35% BGCOLOR=#FBF5EF>
105808 <B>DRAM Parameters register 2</B>
105809 </TD>
105810 </TR>
105811 <TR valign="top">
105812 <TD width=15% BGCOLOR=#FBF5EF>
105813 <A href="#DRAM_param_reg3">
105814 DRAM_param_reg3
105815 </A>
105816 </TD>
105817 <TD width=15% BGCOLOR=#FBF5EF>
105818 <B>0XF8006020</B>
105819 </TD>
105820 <TD width=10% BGCOLOR=#FBF5EF>
105821 <B>32</B>
105822 </TD>
105823 <TD width=10% BGCOLOR=#FBF5EF>
105824 <B>RW</B>
105825 </TD>
105826 <TD width=15% BGCOLOR=#FBF5EF>
105827 <B>0x000000</B>
105828 </TD>
105829 <TD width=35% BGCOLOR=#FBF5EF>
105830 <B>DRAM Parameters register 3</B>
105831 </TD>
105832 </TR>
105833 <TR valign="top">
105834 <TD width=15% BGCOLOR=#FBF5EF>
105835 <A href="#DRAM_param_reg4">
105836 DRAM_param_reg4
105837 </A>
105838 </TD>
105839 <TD width=15% BGCOLOR=#FBF5EF>
105840 <B>0XF8006024</B>
105841 </TD>
105842 <TD width=10% BGCOLOR=#FBF5EF>
105843 <B>32</B>
105844 </TD>
105845 <TD width=10% BGCOLOR=#FBF5EF>
105846 <B>RW</B>
105847 </TD>
105848 <TD width=15% BGCOLOR=#FBF5EF>
105849 <B>0x000000</B>
105850 </TD>
105851 <TD width=35% BGCOLOR=#FBF5EF>
105852 <B>DRAM Parameters register 4</B>
105853 </TD>
105854 </TR>
105855 <TR valign="top">
105856 <TD width=15% BGCOLOR=#FBF5EF>
105857 <A href="#DRAM_init_param">
105858 DRAM_init_param
105859 </A>
105860 </TD>
105861 <TD width=15% BGCOLOR=#FBF5EF>
105862 <B>0XF8006028</B>
105863 </TD>
105864 <TD width=10% BGCOLOR=#FBF5EF>
105865 <B>32</B>
105866 </TD>
105867 <TD width=10% BGCOLOR=#FBF5EF>
105868 <B>RW</B>
105869 </TD>
105870 <TD width=15% BGCOLOR=#FBF5EF>
105871 <B>0x000000</B>
105872 </TD>
105873 <TD width=35% BGCOLOR=#FBF5EF>
105874 <B>DRAM initialization parameters register</B>
105875 </TD>
105876 </TR>
105877 <TR valign="top">
105878 <TD width=15% BGCOLOR=#FBF5EF>
105879 <A href="#DRAM_EMR_reg">
105880 DRAM_EMR_reg
105881 </A>
105882 </TD>
105883 <TD width=15% BGCOLOR=#FBF5EF>
105884 <B>0XF800602C</B>
105885 </TD>
105886 <TD width=10% BGCOLOR=#FBF5EF>
105887 <B>32</B>
105888 </TD>
105889 <TD width=10% BGCOLOR=#FBF5EF>
105890 <B>RW</B>
105891 </TD>
105892 <TD width=15% BGCOLOR=#FBF5EF>
105893 <B>0x000000</B>
105894 </TD>
105895 <TD width=35% BGCOLOR=#FBF5EF>
105896 <B>DRAM EMR2, EMR3 access register</B>
105897 </TD>
105898 </TR>
105899 <TR valign="top">
105900 <TD width=15% BGCOLOR=#FBF5EF>
105901 <A href="#DRAM_EMR_MR_reg">
105902 DRAM_EMR_MR_reg
105903 </A>
105904 </TD>
105905 <TD width=15% BGCOLOR=#FBF5EF>
105906 <B>0XF8006030</B>
105907 </TD>
105908 <TD width=10% BGCOLOR=#FBF5EF>
105909 <B>32</B>
105910 </TD>
105911 <TD width=10% BGCOLOR=#FBF5EF>
105912 <B>RW</B>
105913 </TD>
105914 <TD width=15% BGCOLOR=#FBF5EF>
105915 <B>0x000000</B>
105916 </TD>
105917 <TD width=35% BGCOLOR=#FBF5EF>
105918 <B>DRAM EMR, MR access register</B>
105919 </TD>
105920 </TR>
105921 <TR valign="top">
105922 <TD width=15% BGCOLOR=#FBF5EF>
105923 <A href="#DRAM_burst8_rdwr">
105924 DRAM_burst8_rdwr
105925 </A>
105926 </TD>
105927 <TD width=15% BGCOLOR=#FBF5EF>
105928 <B>0XF8006034</B>
105929 </TD>
105930 <TD width=10% BGCOLOR=#FBF5EF>
105931 <B>32</B>
105932 </TD>
105933 <TD width=10% BGCOLOR=#FBF5EF>
105934 <B>RW</B>
105935 </TD>
105936 <TD width=15% BGCOLOR=#FBF5EF>
105937 <B>0x000000</B>
105938 </TD>
105939 <TD width=35% BGCOLOR=#FBF5EF>
105940 <B>DRAM burst 8 read/write register</B>
105941 </TD>
105942 </TR>
105943 <TR valign="top">
105944 <TD width=15% BGCOLOR=#FBF5EF>
105945 <A href="#DRAM_disable_DQ">
105946 DRAM_disable_DQ
105947 </A>
105948 </TD>
105949 <TD width=15% BGCOLOR=#FBF5EF>
105950 <B>0XF8006038</B>
105951 </TD>
105952 <TD width=10% BGCOLOR=#FBF5EF>
105953 <B>32</B>
105954 </TD>
105955 <TD width=10% BGCOLOR=#FBF5EF>
105956 <B>RW</B>
105957 </TD>
105958 <TD width=15% BGCOLOR=#FBF5EF>
105959 <B>0x000000</B>
105960 </TD>
105961 <TD width=35% BGCOLOR=#FBF5EF>
105962 <B>DRAM Disable DQ register</B>
105963 </TD>
105964 </TR>
105965 <TR valign="top">
105966 <TD width=15% BGCOLOR=#FBF5EF>
105967 <A href="#DRAM_addr_map_bank">
105968 DRAM_addr_map_bank
105969 </A>
105970 </TD>
105971 <TD width=15% BGCOLOR=#FBF5EF>
105972 <B>0XF800603C</B>
105973 </TD>
105974 <TD width=10% BGCOLOR=#FBF5EF>
105975 <B>32</B>
105976 </TD>
105977 <TD width=10% BGCOLOR=#FBF5EF>
105978 <B>RW</B>
105979 </TD>
105980 <TD width=15% BGCOLOR=#FBF5EF>
105981 <B>0x000000</B>
105982 </TD>
105983 <TD width=35% BGCOLOR=#FBF5EF>
105984 <B>Selects the address bits used as DRAM bank address bits</B>
105985 </TD>
105986 </TR>
105987 <TR valign="top">
105988 <TD width=15% BGCOLOR=#FBF5EF>
105989 <A href="#DRAM_addr_map_col">
105990 DRAM_addr_map_col
105991 </A>
105992 </TD>
105993 <TD width=15% BGCOLOR=#FBF5EF>
105994 <B>0XF8006040</B>
105995 </TD>
105996 <TD width=10% BGCOLOR=#FBF5EF>
105997 <B>32</B>
105998 </TD>
105999 <TD width=10% BGCOLOR=#FBF5EF>
106000 <B>RW</B>
106001 </TD>
106002 <TD width=15% BGCOLOR=#FBF5EF>
106003 <B>0x000000</B>
106004 </TD>
106005 <TD width=35% BGCOLOR=#FBF5EF>
106006 <B>Selects the address bits used as DRAM column address bits</B>
106007 </TD>
106008 </TR>
106009 <TR valign="top">
106010 <TD width=15% BGCOLOR=#FBF5EF>
106011 <A href="#DRAM_addr_map_row">
106012 DRAM_addr_map_row
106013 </A>
106014 </TD>
106015 <TD width=15% BGCOLOR=#FBF5EF>
106016 <B>0XF8006044</B>
106017 </TD>
106018 <TD width=10% BGCOLOR=#FBF5EF>
106019 <B>32</B>
106020 </TD>
106021 <TD width=10% BGCOLOR=#FBF5EF>
106022 <B>RW</B>
106023 </TD>
106024 <TD width=15% BGCOLOR=#FBF5EF>
106025 <B>0x000000</B>
106026 </TD>
106027 <TD width=35% BGCOLOR=#FBF5EF>
106028 <B>Selects the address bits used as DRAM row address bits</B>
106029 </TD>
106030 </TR>
106031 <TR valign="top">
106032 <TD width=15% BGCOLOR=#FBF5EF>
106033 <A href="#DRAM_ODT_reg">
106034 DRAM_ODT_reg
106035 </A>
106036 </TD>
106037 <TD width=15% BGCOLOR=#FBF5EF>
106038 <B>0XF8006048</B>
106039 </TD>
106040 <TD width=10% BGCOLOR=#FBF5EF>
106041 <B>32</B>
106042 </TD>
106043 <TD width=10% BGCOLOR=#FBF5EF>
106044 <B>RW</B>
106045 </TD>
106046 <TD width=15% BGCOLOR=#FBF5EF>
106047 <B>0x000000</B>
106048 </TD>
106049 <TD width=35% BGCOLOR=#FBF5EF>
106050 <B>DRAM ODT register</B>
106051 </TD>
106052 </TR>
106053 <TR valign="top">
106054 <TD width=15% BGCOLOR=#FBF5EF>
106055 <A href="#phy_cmd_timeout_rddata_cpt">
106056 phy_cmd_timeout_rddata_cpt
106057 </A>
106058 </TD>
106059 <TD width=15% BGCOLOR=#FBF5EF>
106060 <B>0XF8006050</B>
106061 </TD>
106062 <TD width=10% BGCOLOR=#FBF5EF>
106063 <B>32</B>
106064 </TD>
106065 <TD width=10% BGCOLOR=#FBF5EF>
106066 <B>RW</B>
106067 </TD>
106068 <TD width=15% BGCOLOR=#FBF5EF>
106069 <B>0x000000</B>
106070 </TD>
106071 <TD width=35% BGCOLOR=#FBF5EF>
106072 <B>PHY command time out and read data capture FIFO register</B>
106073 </TD>
106074 </TR>
106075 <TR valign="top">
106076 <TD width=15% BGCOLOR=#FBF5EF>
106077 <A href="#DLL_calib">
106078 DLL_calib
106079 </A>
106080 </TD>
106081 <TD width=15% BGCOLOR=#FBF5EF>
106082 <B>0XF8006058</B>
106083 </TD>
106084 <TD width=10% BGCOLOR=#FBF5EF>
106085 <B>32</B>
106086 </TD>
106087 <TD width=10% BGCOLOR=#FBF5EF>
106088 <B>RW</B>
106089 </TD>
106090 <TD width=15% BGCOLOR=#FBF5EF>
106091 <B>0x000000</B>
106092 </TD>
106093 <TD width=35% BGCOLOR=#FBF5EF>
106094 <B>DLL calibration register</B>
106095 </TD>
106096 </TR>
106097 <TR valign="top">
106098 <TD width=15% BGCOLOR=#FBF5EF>
106099 <A href="#ODT_delay_hold">
106100 ODT_delay_hold
106101 </A>
106102 </TD>
106103 <TD width=15% BGCOLOR=#FBF5EF>
106104 <B>0XF800605C</B>
106105 </TD>
106106 <TD width=10% BGCOLOR=#FBF5EF>
106107 <B>32</B>
106108 </TD>
106109 <TD width=10% BGCOLOR=#FBF5EF>
106110 <B>RW</B>
106111 </TD>
106112 <TD width=15% BGCOLOR=#FBF5EF>
106113 <B>0x000000</B>
106114 </TD>
106115 <TD width=35% BGCOLOR=#FBF5EF>
106116 <B>ODT delay and ODT hold register</B>
106117 </TD>
106118 </TR>
106119 <TR valign="top">
106120 <TD width=15% BGCOLOR=#FBF5EF>
106121 <A href="#ctrl_reg1">
106122 ctrl_reg1
106123 </A>
106124 </TD>
106125 <TD width=15% BGCOLOR=#FBF5EF>
106126 <B>0XF8006060</B>
106127 </TD>
106128 <TD width=10% BGCOLOR=#FBF5EF>
106129 <B>32</B>
106130 </TD>
106131 <TD width=10% BGCOLOR=#FBF5EF>
106132 <B>RW</B>
106133 </TD>
106134 <TD width=15% BGCOLOR=#FBF5EF>
106135 <B>0x000000</B>
106136 </TD>
106137 <TD width=35% BGCOLOR=#FBF5EF>
106138 <B>Controller register 1</B>
106139 </TD>
106140 </TR>
106141 <TR valign="top">
106142 <TD width=15% BGCOLOR=#FBF5EF>
106143 <A href="#ctrl_reg2">
106144 ctrl_reg2
106145 </A>
106146 </TD>
106147 <TD width=15% BGCOLOR=#FBF5EF>
106148 <B>0XF8006064</B>
106149 </TD>
106150 <TD width=10% BGCOLOR=#FBF5EF>
106151 <B>32</B>
106152 </TD>
106153 <TD width=10% BGCOLOR=#FBF5EF>
106154 <B>RW</B>
106155 </TD>
106156 <TD width=15% BGCOLOR=#FBF5EF>
106157 <B>0x000000</B>
106158 </TD>
106159 <TD width=35% BGCOLOR=#FBF5EF>
106160 <B>Controller register 2</B>
106161 </TD>
106162 </TR>
106163 <TR valign="top">
106164 <TD width=15% BGCOLOR=#FBF5EF>
106165 <A href="#ctrl_reg3">
106166 ctrl_reg3
106167 </A>
106168 </TD>
106169 <TD width=15% BGCOLOR=#FBF5EF>
106170 <B>0XF8006068</B>
106171 </TD>
106172 <TD width=10% BGCOLOR=#FBF5EF>
106173 <B>32</B>
106174 </TD>
106175 <TD width=10% BGCOLOR=#FBF5EF>
106176 <B>RW</B>
106177 </TD>
106178 <TD width=15% BGCOLOR=#FBF5EF>
106179 <B>0x000000</B>
106180 </TD>
106181 <TD width=35% BGCOLOR=#FBF5EF>
106182 <B>Controller register 3</B>
106183 </TD>
106184 </TR>
106185 <TR valign="top">
106186 <TD width=15% BGCOLOR=#FBF5EF>
106187 <A href="#ctrl_reg4">
106188 ctrl_reg4
106189 </A>
106190 </TD>
106191 <TD width=15% BGCOLOR=#FBF5EF>
106192 <B>0XF800606C</B>
106193 </TD>
106194 <TD width=10% BGCOLOR=#FBF5EF>
106195 <B>32</B>
106196 </TD>
106197 <TD width=10% BGCOLOR=#FBF5EF>
106198 <B>RW</B>
106199 </TD>
106200 <TD width=15% BGCOLOR=#FBF5EF>
106201 <B>0x000000</B>
106202 </TD>
106203 <TD width=35% BGCOLOR=#FBF5EF>
106204 <B>Controller register 4</B>
106205 </TD>
106206 </TR>
106207 <TR valign="top">
106208 <TD width=15% BGCOLOR=#FBF5EF>
106209 <A href="#CHE_REFRESH_TIMER01">
106210 CHE_REFRESH_TIMER01
106211 </A>
106212 </TD>
106213 <TD width=15% BGCOLOR=#FBF5EF>
106214 <B>0XF80060A0</B>
106215 </TD>
106216 <TD width=10% BGCOLOR=#FBF5EF>
106217 <B>32</B>
106218 </TD>
106219 <TD width=10% BGCOLOR=#FBF5EF>
106220 <B>RW</B>
106221 </TD>
106222 <TD width=15% BGCOLOR=#FBF5EF>
106223 <B>0x000000</B>
106224 </TD>
106225 <TD width=35% BGCOLOR=#FBF5EF>
106226 <B>CHE_REFRESH_TIMER01</B>
106227 </TD>
106228 </TR>
106229 <TR valign="top">
106230 <TD width=15% BGCOLOR=#FBF5EF>
106231 <A href="#CHE_T_ZQ">
106232 CHE_T_ZQ
106233 </A>
106234 </TD>
106235 <TD width=15% BGCOLOR=#FBF5EF>
106236 <B>0XF80060A4</B>
106237 </TD>
106238 <TD width=10% BGCOLOR=#FBF5EF>
106239 <B>32</B>
106240 </TD>
106241 <TD width=10% BGCOLOR=#FBF5EF>
106242 <B>RW</B>
106243 </TD>
106244 <TD width=15% BGCOLOR=#FBF5EF>
106245 <B>0x000000</B>
106246 </TD>
106247 <TD width=35% BGCOLOR=#FBF5EF>
106248 <B>ZQ parameters register</B>
106249 </TD>
106250 </TR>
106251 <TR valign="top">
106252 <TD width=15% BGCOLOR=#FBF5EF>
106253 <A href="#CHE_T_ZQ_Short_Interval_Reg">
106254 CHE_T_ZQ_Short_Interval_Reg
106255 </A>
106256 </TD>
106257 <TD width=15% BGCOLOR=#FBF5EF>
106258 <B>0XF80060A8</B>
106259 </TD>
106260 <TD width=10% BGCOLOR=#FBF5EF>
106261 <B>32</B>
106262 </TD>
106263 <TD width=10% BGCOLOR=#FBF5EF>
106264 <B>RW</B>
106265 </TD>
106266 <TD width=15% BGCOLOR=#FBF5EF>
106267 <B>0x000000</B>
106268 </TD>
106269 <TD width=35% BGCOLOR=#FBF5EF>
106270 <B>Misc parameters register</B>
106271 </TD>
106272 </TR>
106273 <TR valign="top">
106274 <TD width=15% BGCOLOR=#FBF5EF>
106275 <A href="#deep_pwrdwn_reg">
106276 deep_pwrdwn_reg
106277 </A>
106278 </TD>
106279 <TD width=15% BGCOLOR=#FBF5EF>
106280 <B>0XF80060AC</B>
106281 </TD>
106282 <TD width=10% BGCOLOR=#FBF5EF>
106283 <B>32</B>
106284 </TD>
106285 <TD width=10% BGCOLOR=#FBF5EF>
106286 <B>RW</B>
106287 </TD>
106288 <TD width=15% BGCOLOR=#FBF5EF>
106289 <B>0x000000</B>
106290 </TD>
106291 <TD width=35% BGCOLOR=#FBF5EF>
106292 <B>Deep powerdown register</B>
106293 </TD>
106294 </TR>
106295 <TR valign="top">
106296 <TD width=15% BGCOLOR=#FBF5EF>
106297 <A href="#reg_2c">
106298 reg_2c
106299 </A>
106300 </TD>
106301 <TD width=15% BGCOLOR=#FBF5EF>
106302 <B>0XF80060B0</B>
106303 </TD>
106304 <TD width=10% BGCOLOR=#FBF5EF>
106305 <B>32</B>
106306 </TD>
106307 <TD width=10% BGCOLOR=#FBF5EF>
106308 <B>RW</B>
106309 </TD>
106310 <TD width=15% BGCOLOR=#FBF5EF>
106311 <B>0x000000</B>
106312 </TD>
106313 <TD width=35% BGCOLOR=#FBF5EF>
106314 <B>Training control register</B>
106315 </TD>
106316 </TR>
106317 <TR valign="top">
106318 <TD width=15% BGCOLOR=#FBF5EF>
106319 <A href="#reg_2d">
106320 reg_2d
106321 </A>
106322 </TD>
106323 <TD width=15% BGCOLOR=#FBF5EF>
106324 <B>0XF80060B4</B>
106325 </TD>
106326 <TD width=10% BGCOLOR=#FBF5EF>
106327 <B>32</B>
106328 </TD>
106329 <TD width=10% BGCOLOR=#FBF5EF>
106330 <B>RW</B>
106331 </TD>
106332 <TD width=15% BGCOLOR=#FBF5EF>
106333 <B>0x000000</B>
106334 </TD>
106335 <TD width=35% BGCOLOR=#FBF5EF>
106336 <B>Misc Debug register</B>
106337 </TD>
106338 </TR>
106339 <TR valign="top">
106340 <TD width=15% BGCOLOR=#FBF5EF>
106341 <A href="#dfi_timing">
106342 dfi_timing
106343 </A>
106344 </TD>
106345 <TD width=15% BGCOLOR=#FBF5EF>
106346 <B>0XF80060B8</B>
106347 </TD>
106348 <TD width=10% BGCOLOR=#FBF5EF>
106349 <B>32</B>
106350 </TD>
106351 <TD width=10% BGCOLOR=#FBF5EF>
106352 <B>RW</B>
106353 </TD>
106354 <TD width=15% BGCOLOR=#FBF5EF>
106355 <B>0x000000</B>
106356 </TD>
106357 <TD width=35% BGCOLOR=#FBF5EF>
106358 <B>DFI timing register</B>
106359 </TD>
106360 </TR>
106361 <TR valign="top">
106362 <TD width=15% BGCOLOR=#FBF5EF>
106363 <A href="#CHE_ECC_CONTROL_REG_OFFSET">
106364 CHE_ECC_CONTROL_REG_OFFSET
106365 </A>
106366 </TD>
106367 <TD width=15% BGCOLOR=#FBF5EF>
106368 <B>0XF80060C4</B>
106369 </TD>
106370 <TD width=10% BGCOLOR=#FBF5EF>
106371 <B>32</B>
106372 </TD>
106373 <TD width=10% BGCOLOR=#FBF5EF>
106374 <B>RW</B>
106375 </TD>
106376 <TD width=15% BGCOLOR=#FBF5EF>
106377 <B>0x000000</B>
106378 </TD>
106379 <TD width=35% BGCOLOR=#FBF5EF>
106380 <B>ECC error clear register</B>
106381 </TD>
106382 </TR>
106383 <TR valign="top">
106384 <TD width=15% BGCOLOR=#FBF5EF>
106385 <A href="#CHE_ECC_CONTROL_REG_OFFSET">
106386 CHE_ECC_CONTROL_REG_OFFSET
106387 </A>
106388 </TD>
106389 <TD width=15% BGCOLOR=#FBF5EF>
106390 <B>0XF80060C4</B>
106391 </TD>
106392 <TD width=10% BGCOLOR=#FBF5EF>
106393 <B>32</B>
106394 </TD>
106395 <TD width=10% BGCOLOR=#FBF5EF>
106396 <B>RW</B>
106397 </TD>
106398 <TD width=15% BGCOLOR=#FBF5EF>
106399 <B>0x000000</B>
106400 </TD>
106401 <TD width=35% BGCOLOR=#FBF5EF>
106402 <B>ECC error clear register</B>
106403 </TD>
106404 </TR>
106405 <TR valign="top">
106406 <TD width=15% BGCOLOR=#FBF5EF>
106407 <A href="#CHE_CORR_ECC_LOG_REG_OFFSET">
106408 CHE_CORR_ECC_LOG_REG_OFFSET
106409 </A>
106410 </TD>
106411 <TD width=15% BGCOLOR=#FBF5EF>
106412 <B>0XF80060C8</B>
106413 </TD>
106414 <TD width=10% BGCOLOR=#FBF5EF>
106415 <B>32</B>
106416 </TD>
106417 <TD width=10% BGCOLOR=#FBF5EF>
106418 <B>RW</B>
106419 </TD>
106420 <TD width=15% BGCOLOR=#FBF5EF>
106421 <B>0x000000</B>
106422 </TD>
106423 <TD width=35% BGCOLOR=#FBF5EF>
106424 <B>ECC error correction register</B>
106425 </TD>
106426 </TR>
106427 <TR valign="top">
106428 <TD width=15% BGCOLOR=#FBF5EF>
106429 <A href="#CHE_UNCORR_ECC_LOG_REG_OFFSET">
106430 CHE_UNCORR_ECC_LOG_REG_OFFSET
106431 </A>
106432 </TD>
106433 <TD width=15% BGCOLOR=#FBF5EF>
106434 <B>0XF80060DC</B>
106435 </TD>
106436 <TD width=10% BGCOLOR=#FBF5EF>
106437 <B>32</B>
106438 </TD>
106439 <TD width=10% BGCOLOR=#FBF5EF>
106440 <B>RW</B>
106441 </TD>
106442 <TD width=15% BGCOLOR=#FBF5EF>
106443 <B>0x000000</B>
106444 </TD>
106445 <TD width=35% BGCOLOR=#FBF5EF>
106446 <B>ECC unrecoverable error status register</B>
106447 </TD>
106448 </TR>
106449 <TR valign="top">
106450 <TD width=15% BGCOLOR=#FBF5EF>
106451 <A href="#CHE_ECC_STATS_REG_OFFSET">
106452 CHE_ECC_STATS_REG_OFFSET
106453 </A>
106454 </TD>
106455 <TD width=15% BGCOLOR=#FBF5EF>
106456 <B>0XF80060F0</B>
106457 </TD>
106458 <TD width=10% BGCOLOR=#FBF5EF>
106459 <B>32</B>
106460 </TD>
106461 <TD width=10% BGCOLOR=#FBF5EF>
106462 <B>RW</B>
106463 </TD>
106464 <TD width=15% BGCOLOR=#FBF5EF>
106465 <B>0x000000</B>
106466 </TD>
106467 <TD width=35% BGCOLOR=#FBF5EF>
106468 <B>ECC error count register</B>
106469 </TD>
106470 </TR>
106471 <TR valign="top">
106472 <TD width=15% BGCOLOR=#FBF5EF>
106473 <A href="#ECC_scrub">
106474 ECC_scrub
106475 </A>
106476 </TD>
106477 <TD width=15% BGCOLOR=#FBF5EF>
106478 <B>0XF80060F4</B>
106479 </TD>
106480 <TD width=10% BGCOLOR=#FBF5EF>
106481 <B>32</B>
106482 </TD>
106483 <TD width=10% BGCOLOR=#FBF5EF>
106484 <B>RW</B>
106485 </TD>
106486 <TD width=15% BGCOLOR=#FBF5EF>
106487 <B>0x000000</B>
106488 </TD>
106489 <TD width=35% BGCOLOR=#FBF5EF>
106490 <B>ECC mode/scrub register</B>
106491 </TD>
106492 </TR>
106493 <TR valign="top">
106494 <TD width=15% BGCOLOR=#FBF5EF>
106495 <A href="#phy_rcvr_enable">
106496 phy_rcvr_enable
106497 </A>
106498 </TD>
106499 <TD width=15% BGCOLOR=#FBF5EF>
106500 <B>0XF8006114</B>
106501 </TD>
106502 <TD width=10% BGCOLOR=#FBF5EF>
106503 <B>32</B>
106504 </TD>
106505 <TD width=10% BGCOLOR=#FBF5EF>
106506 <B>RW</B>
106507 </TD>
106508 <TD width=15% BGCOLOR=#FBF5EF>
106509 <B>0x000000</B>
106510 </TD>
106511 <TD width=35% BGCOLOR=#FBF5EF>
106512 <B>Phy receiver enable register</B>
106513 </TD>
106514 </TR>
106515 <TR valign="top">
106516 <TD width=15% BGCOLOR=#FBF5EF>
106517 <A href="#PHY_Config">
106518 PHY_Config
106519 </A>
106520 </TD>
106521 <TD width=15% BGCOLOR=#FBF5EF>
106522 <B>0XF8006118</B>
106523 </TD>
106524 <TD width=10% BGCOLOR=#FBF5EF>
106525 <B>32</B>
106526 </TD>
106527 <TD width=10% BGCOLOR=#FBF5EF>
106528 <B>RW</B>
106529 </TD>
106530 <TD width=15% BGCOLOR=#FBF5EF>
106531 <B>0x000000</B>
106532 </TD>
106533 <TD width=35% BGCOLOR=#FBF5EF>
106534 <B>PHY configuration register for data slice 0.</B>
106535 </TD>
106536 </TR>
106537 <TR valign="top">
106538 <TD width=15% BGCOLOR=#FBF5EF>
106539 <A href="#PHY_Config">
106540 PHY_Config
106541 </A>
106542 </TD>
106543 <TD width=15% BGCOLOR=#FBF5EF>
106544 <B>0XF800611C</B>
106545 </TD>
106546 <TD width=10% BGCOLOR=#FBF5EF>
106547 <B>32</B>
106548 </TD>
106549 <TD width=10% BGCOLOR=#FBF5EF>
106550 <B>RW</B>
106551 </TD>
106552 <TD width=15% BGCOLOR=#FBF5EF>
106553 <B>0x000000</B>
106554 </TD>
106555 <TD width=35% BGCOLOR=#FBF5EF>
106556 <B>PHY configuration register for data slice 0.</B>
106557 </TD>
106558 </TR>
106559 <TR valign="top">
106560 <TD width=15% BGCOLOR=#FBF5EF>
106561 <A href="#PHY_Config">
106562 PHY_Config
106563 </A>
106564 </TD>
106565 <TD width=15% BGCOLOR=#FBF5EF>
106566 <B>0XF8006120</B>
106567 </TD>
106568 <TD width=10% BGCOLOR=#FBF5EF>
106569 <B>32</B>
106570 </TD>
106571 <TD width=10% BGCOLOR=#FBF5EF>
106572 <B>RW</B>
106573 </TD>
106574 <TD width=15% BGCOLOR=#FBF5EF>
106575 <B>0x000000</B>
106576 </TD>
106577 <TD width=35% BGCOLOR=#FBF5EF>
106578 <B>PHY configuration register for data slice 0.</B>
106579 </TD>
106580 </TR>
106581 <TR valign="top">
106582 <TD width=15% BGCOLOR=#FBF5EF>
106583 <A href="#PHY_Config">
106584 PHY_Config
106585 </A>
106586 </TD>
106587 <TD width=15% BGCOLOR=#FBF5EF>
106588 <B>0XF8006124</B>
106589 </TD>
106590 <TD width=10% BGCOLOR=#FBF5EF>
106591 <B>32</B>
106592 </TD>
106593 <TD width=10% BGCOLOR=#FBF5EF>
106594 <B>RW</B>
106595 </TD>
106596 <TD width=15% BGCOLOR=#FBF5EF>
106597 <B>0x000000</B>
106598 </TD>
106599 <TD width=35% BGCOLOR=#FBF5EF>
106600 <B>PHY configuration register for data slice 0.</B>
106601 </TD>
106602 </TR>
106603 <TR valign="top">
106604 <TD width=15% BGCOLOR=#FBF5EF>
106605 <A href="#phy_init_ratio">
106606 phy_init_ratio
106607 </A>
106608 </TD>
106609 <TD width=15% BGCOLOR=#FBF5EF>
106610 <B>0XF800612C</B>
106611 </TD>
106612 <TD width=10% BGCOLOR=#FBF5EF>
106613 <B>32</B>
106614 </TD>
106615 <TD width=10% BGCOLOR=#FBF5EF>
106616 <B>RW</B>
106617 </TD>
106618 <TD width=15% BGCOLOR=#FBF5EF>
106619 <B>0x000000</B>
106620 </TD>
106621 <TD width=35% BGCOLOR=#FBF5EF>
106622 <B>PHY init ratio register for data slice 0.</B>
106623 </TD>
106624 </TR>
106625 <TR valign="top">
106626 <TD width=15% BGCOLOR=#FBF5EF>
106627 <A href="#phy_init_ratio">
106628 phy_init_ratio
106629 </A>
106630 </TD>
106631 <TD width=15% BGCOLOR=#FBF5EF>
106632 <B>0XF8006130</B>
106633 </TD>
106634 <TD width=10% BGCOLOR=#FBF5EF>
106635 <B>32</B>
106636 </TD>
106637 <TD width=10% BGCOLOR=#FBF5EF>
106638 <B>RW</B>
106639 </TD>
106640 <TD width=15% BGCOLOR=#FBF5EF>
106641 <B>0x000000</B>
106642 </TD>
106643 <TD width=35% BGCOLOR=#FBF5EF>
106644 <B>PHY init ratio register for data slice 0.</B>
106645 </TD>
106646 </TR>
106647 <TR valign="top">
106648 <TD width=15% BGCOLOR=#FBF5EF>
106649 <A href="#phy_init_ratio">
106650 phy_init_ratio
106651 </A>
106652 </TD>
106653 <TD width=15% BGCOLOR=#FBF5EF>
106654 <B>0XF8006134</B>
106655 </TD>
106656 <TD width=10% BGCOLOR=#FBF5EF>
106657 <B>32</B>
106658 </TD>
106659 <TD width=10% BGCOLOR=#FBF5EF>
106660 <B>RW</B>
106661 </TD>
106662 <TD width=15% BGCOLOR=#FBF5EF>
106663 <B>0x000000</B>
106664 </TD>
106665 <TD width=35% BGCOLOR=#FBF5EF>
106666 <B>PHY init ratio register for data slice 0.</B>
106667 </TD>
106668 </TR>
106669 <TR valign="top">
106670 <TD width=15% BGCOLOR=#FBF5EF>
106671 <A href="#phy_init_ratio">
106672 phy_init_ratio
106673 </A>
106674 </TD>
106675 <TD width=15% BGCOLOR=#FBF5EF>
106676 <B>0XF8006138</B>
106677 </TD>
106678 <TD width=10% BGCOLOR=#FBF5EF>
106679 <B>32</B>
106680 </TD>
106681 <TD width=10% BGCOLOR=#FBF5EF>
106682 <B>RW</B>
106683 </TD>
106684 <TD width=15% BGCOLOR=#FBF5EF>
106685 <B>0x000000</B>
106686 </TD>
106687 <TD width=35% BGCOLOR=#FBF5EF>
106688 <B>PHY init ratio register for data slice 0.</B>
106689 </TD>
106690 </TR>
106691 <TR valign="top">
106692 <TD width=15% BGCOLOR=#FBF5EF>
106693 <A href="#phy_rd_dqs_cfg">
106694 phy_rd_dqs_cfg
106695 </A>
106696 </TD>
106697 <TD width=15% BGCOLOR=#FBF5EF>
106698 <B>0XF8006140</B>
106699 </TD>
106700 <TD width=10% BGCOLOR=#FBF5EF>
106701 <B>32</B>
106702 </TD>
106703 <TD width=10% BGCOLOR=#FBF5EF>
106704 <B>RW</B>
106705 </TD>
106706 <TD width=15% BGCOLOR=#FBF5EF>
106707 <B>0x000000</B>
106708 </TD>
106709 <TD width=35% BGCOLOR=#FBF5EF>
106710 <B>PHY read DQS configuration register for data slice 0.</B>
106711 </TD>
106712 </TR>
106713 <TR valign="top">
106714 <TD width=15% BGCOLOR=#FBF5EF>
106715 <A href="#phy_rd_dqs_cfg">
106716 phy_rd_dqs_cfg
106717 </A>
106718 </TD>
106719 <TD width=15% BGCOLOR=#FBF5EF>
106720 <B>0XF8006144</B>
106721 </TD>
106722 <TD width=10% BGCOLOR=#FBF5EF>
106723 <B>32</B>
106724 </TD>
106725 <TD width=10% BGCOLOR=#FBF5EF>
106726 <B>RW</B>
106727 </TD>
106728 <TD width=15% BGCOLOR=#FBF5EF>
106729 <B>0x000000</B>
106730 </TD>
106731 <TD width=35% BGCOLOR=#FBF5EF>
106732 <B>PHY read DQS configuration register for data slice 0.</B>
106733 </TD>
106734 </TR>
106735 <TR valign="top">
106736 <TD width=15% BGCOLOR=#FBF5EF>
106737 <A href="#phy_rd_dqs_cfg">
106738 phy_rd_dqs_cfg
106739 </A>
106740 </TD>
106741 <TD width=15% BGCOLOR=#FBF5EF>
106742 <B>0XF8006148</B>
106743 </TD>
106744 <TD width=10% BGCOLOR=#FBF5EF>
106745 <B>32</B>
106746 </TD>
106747 <TD width=10% BGCOLOR=#FBF5EF>
106748 <B>RW</B>
106749 </TD>
106750 <TD width=15% BGCOLOR=#FBF5EF>
106751 <B>0x000000</B>
106752 </TD>
106753 <TD width=35% BGCOLOR=#FBF5EF>
106754 <B>PHY read DQS configuration register for data slice 0.</B>
106755 </TD>
106756 </TR>
106757 <TR valign="top">
106758 <TD width=15% BGCOLOR=#FBF5EF>
106759 <A href="#phy_rd_dqs_cfg">
106760 phy_rd_dqs_cfg
106761 </A>
106762 </TD>
106763 <TD width=15% BGCOLOR=#FBF5EF>
106764 <B>0XF800614C</B>
106765 </TD>
106766 <TD width=10% BGCOLOR=#FBF5EF>
106767 <B>32</B>
106768 </TD>
106769 <TD width=10% BGCOLOR=#FBF5EF>
106770 <B>RW</B>
106771 </TD>
106772 <TD width=15% BGCOLOR=#FBF5EF>
106773 <B>0x000000</B>
106774 </TD>
106775 <TD width=35% BGCOLOR=#FBF5EF>
106776 <B>PHY read DQS configuration register for data slice 0.</B>
106777 </TD>
106778 </TR>
106779 <TR valign="top">
106780 <TD width=15% BGCOLOR=#FBF5EF>
106781 <A href="#phy_wr_dqs_cfg">
106782 phy_wr_dqs_cfg
106783 </A>
106784 </TD>
106785 <TD width=15% BGCOLOR=#FBF5EF>
106786 <B>0XF8006154</B>
106787 </TD>
106788 <TD width=10% BGCOLOR=#FBF5EF>
106789 <B>32</B>
106790 </TD>
106791 <TD width=10% BGCOLOR=#FBF5EF>
106792 <B>RW</B>
106793 </TD>
106794 <TD width=15% BGCOLOR=#FBF5EF>
106795 <B>0x000000</B>
106796 </TD>
106797 <TD width=35% BGCOLOR=#FBF5EF>
106798 <B>PHY write DQS configuration register for data slice 0.</B>
106799 </TD>
106800 </TR>
106801 <TR valign="top">
106802 <TD width=15% BGCOLOR=#FBF5EF>
106803 <A href="#phy_wr_dqs_cfg">
106804 phy_wr_dqs_cfg
106805 </A>
106806 </TD>
106807 <TD width=15% BGCOLOR=#FBF5EF>
106808 <B>0XF8006158</B>
106809 </TD>
106810 <TD width=10% BGCOLOR=#FBF5EF>
106811 <B>32</B>
106812 </TD>
106813 <TD width=10% BGCOLOR=#FBF5EF>
106814 <B>RW</B>
106815 </TD>
106816 <TD width=15% BGCOLOR=#FBF5EF>
106817 <B>0x000000</B>
106818 </TD>
106819 <TD width=35% BGCOLOR=#FBF5EF>
106820 <B>PHY write DQS configuration register for data slice 0.</B>
106821 </TD>
106822 </TR>
106823 <TR valign="top">
106824 <TD width=15% BGCOLOR=#FBF5EF>
106825 <A href="#phy_wr_dqs_cfg">
106826 phy_wr_dqs_cfg
106827 </A>
106828 </TD>
106829 <TD width=15% BGCOLOR=#FBF5EF>
106830 <B>0XF800615C</B>
106831 </TD>
106832 <TD width=10% BGCOLOR=#FBF5EF>
106833 <B>32</B>
106834 </TD>
106835 <TD width=10% BGCOLOR=#FBF5EF>
106836 <B>RW</B>
106837 </TD>
106838 <TD width=15% BGCOLOR=#FBF5EF>
106839 <B>0x000000</B>
106840 </TD>
106841 <TD width=35% BGCOLOR=#FBF5EF>
106842 <B>PHY write DQS configuration register for data slice 0.</B>
106843 </TD>
106844 </TR>
106845 <TR valign="top">
106846 <TD width=15% BGCOLOR=#FBF5EF>
106847 <A href="#phy_wr_dqs_cfg">
106848 phy_wr_dqs_cfg
106849 </A>
106850 </TD>
106851 <TD width=15% BGCOLOR=#FBF5EF>
106852 <B>0XF8006160</B>
106853 </TD>
106854 <TD width=10% BGCOLOR=#FBF5EF>
106855 <B>32</B>
106856 </TD>
106857 <TD width=10% BGCOLOR=#FBF5EF>
106858 <B>RW</B>
106859 </TD>
106860 <TD width=15% BGCOLOR=#FBF5EF>
106861 <B>0x000000</B>
106862 </TD>
106863 <TD width=35% BGCOLOR=#FBF5EF>
106864 <B>PHY write DQS configuration register for data slice 0.</B>
106865 </TD>
106866 </TR>
106867 <TR valign="top">
106868 <TD width=15% BGCOLOR=#FBF5EF>
106869 <A href="#phy_we_cfg">
106870 phy_we_cfg
106871 </A>
106872 </TD>
106873 <TD width=15% BGCOLOR=#FBF5EF>
106874 <B>0XF8006168</B>
106875 </TD>
106876 <TD width=10% BGCOLOR=#FBF5EF>
106877 <B>32</B>
106878 </TD>
106879 <TD width=10% BGCOLOR=#FBF5EF>
106880 <B>RW</B>
106881 </TD>
106882 <TD width=15% BGCOLOR=#FBF5EF>
106883 <B>0x000000</B>
106884 </TD>
106885 <TD width=35% BGCOLOR=#FBF5EF>
106886 <B>PHY fifo write enable configuration register for data slice 0.</B>
106887 </TD>
106888 </TR>
106889 <TR valign="top">
106890 <TD width=15% BGCOLOR=#FBF5EF>
106891 <A href="#phy_we_cfg">
106892 phy_we_cfg
106893 </A>
106894 </TD>
106895 <TD width=15% BGCOLOR=#FBF5EF>
106896 <B>0XF800616C</B>
106897 </TD>
106898 <TD width=10% BGCOLOR=#FBF5EF>
106899 <B>32</B>
106900 </TD>
106901 <TD width=10% BGCOLOR=#FBF5EF>
106902 <B>RW</B>
106903 </TD>
106904 <TD width=15% BGCOLOR=#FBF5EF>
106905 <B>0x000000</B>
106906 </TD>
106907 <TD width=35% BGCOLOR=#FBF5EF>
106908 <B>PHY fifo write enable configuration register for data slice 0.</B>
106909 </TD>
106910 </TR>
106911 <TR valign="top">
106912 <TD width=15% BGCOLOR=#FBF5EF>
106913 <A href="#phy_we_cfg">
106914 phy_we_cfg
106915 </A>
106916 </TD>
106917 <TD width=15% BGCOLOR=#FBF5EF>
106918 <B>0XF8006170</B>
106919 </TD>
106920 <TD width=10% BGCOLOR=#FBF5EF>
106921 <B>32</B>
106922 </TD>
106923 <TD width=10% BGCOLOR=#FBF5EF>
106924 <B>RW</B>
106925 </TD>
106926 <TD width=15% BGCOLOR=#FBF5EF>
106927 <B>0x000000</B>
106928 </TD>
106929 <TD width=35% BGCOLOR=#FBF5EF>
106930 <B>PHY fifo write enable configuration register for data slice 0.</B>
106931 </TD>
106932 </TR>
106933 <TR valign="top">
106934 <TD width=15% BGCOLOR=#FBF5EF>
106935 <A href="#phy_we_cfg">
106936 phy_we_cfg
106937 </A>
106938 </TD>
106939 <TD width=15% BGCOLOR=#FBF5EF>
106940 <B>0XF8006174</B>
106941 </TD>
106942 <TD width=10% BGCOLOR=#FBF5EF>
106943 <B>32</B>
106944 </TD>
106945 <TD width=10% BGCOLOR=#FBF5EF>
106946 <B>RW</B>
106947 </TD>
106948 <TD width=15% BGCOLOR=#FBF5EF>
106949 <B>0x000000</B>
106950 </TD>
106951 <TD width=35% BGCOLOR=#FBF5EF>
106952 <B>PHY fifo write enable configuration register for data slice 0.</B>
106953 </TD>
106954 </TR>
106955 <TR valign="top">
106956 <TD width=15% BGCOLOR=#FBF5EF>
106957 <A href="#wr_data_slv">
106958 wr_data_slv
106959 </A>
106960 </TD>
106961 <TD width=15% BGCOLOR=#FBF5EF>
106962 <B>0XF800617C</B>
106963 </TD>
106964 <TD width=10% BGCOLOR=#FBF5EF>
106965 <B>32</B>
106966 </TD>
106967 <TD width=10% BGCOLOR=#FBF5EF>
106968 <B>RW</B>
106969 </TD>
106970 <TD width=15% BGCOLOR=#FBF5EF>
106971 <B>0x000000</B>
106972 </TD>
106973 <TD width=35% BGCOLOR=#FBF5EF>
106974 <B>PHY write data slave ratio configuration register for data slice 0.</B>
106975 </TD>
106976 </TR>
106977 <TR valign="top">
106978 <TD width=15% BGCOLOR=#FBF5EF>
106979 <A href="#wr_data_slv">
106980 wr_data_slv
106981 </A>
106982 </TD>
106983 <TD width=15% BGCOLOR=#FBF5EF>
106984 <B>0XF8006180</B>
106985 </TD>
106986 <TD width=10% BGCOLOR=#FBF5EF>
106987 <B>32</B>
106988 </TD>
106989 <TD width=10% BGCOLOR=#FBF5EF>
106990 <B>RW</B>
106991 </TD>
106992 <TD width=15% BGCOLOR=#FBF5EF>
106993 <B>0x000000</B>
106994 </TD>
106995 <TD width=35% BGCOLOR=#FBF5EF>
106996 <B>PHY write data slave ratio configuration register for data slice 0.</B>
106997 </TD>
106998 </TR>
106999 <TR valign="top">
107000 <TD width=15% BGCOLOR=#FBF5EF>
107001 <A href="#wr_data_slv">
107002 wr_data_slv
107003 </A>
107004 </TD>
107005 <TD width=15% BGCOLOR=#FBF5EF>
107006 <B>0XF8006184</B>
107007 </TD>
107008 <TD width=10% BGCOLOR=#FBF5EF>
107009 <B>32</B>
107010 </TD>
107011 <TD width=10% BGCOLOR=#FBF5EF>
107012 <B>RW</B>
107013 </TD>
107014 <TD width=15% BGCOLOR=#FBF5EF>
107015 <B>0x000000</B>
107016 </TD>
107017 <TD width=35% BGCOLOR=#FBF5EF>
107018 <B>PHY write data slave ratio configuration register for data slice 0.</B>
107019 </TD>
107020 </TR>
107021 <TR valign="top">
107022 <TD width=15% BGCOLOR=#FBF5EF>
107023 <A href="#wr_data_slv">
107024 wr_data_slv
107025 </A>
107026 </TD>
107027 <TD width=15% BGCOLOR=#FBF5EF>
107028 <B>0XF8006188</B>
107029 </TD>
107030 <TD width=10% BGCOLOR=#FBF5EF>
107031 <B>32</B>
107032 </TD>
107033 <TD width=10% BGCOLOR=#FBF5EF>
107034 <B>RW</B>
107035 </TD>
107036 <TD width=15% BGCOLOR=#FBF5EF>
107037 <B>0x000000</B>
107038 </TD>
107039 <TD width=35% BGCOLOR=#FBF5EF>
107040 <B>PHY write data slave ratio configuration register for data slice 0.</B>
107041 </TD>
107042 </TR>
107043 <TR valign="top">
107044 <TD width=15% BGCOLOR=#FBF5EF>
107045 <A href="#reg_64">
107046 reg_64
107047 </A>
107048 </TD>
107049 <TD width=15% BGCOLOR=#FBF5EF>
107050 <B>0XF8006190</B>
107051 </TD>
107052 <TD width=10% BGCOLOR=#FBF5EF>
107053 <B>32</B>
107054 </TD>
107055 <TD width=10% BGCOLOR=#FBF5EF>
107056 <B>RW</B>
107057 </TD>
107058 <TD width=15% BGCOLOR=#FBF5EF>
107059 <B>0x000000</B>
107060 </TD>
107061 <TD width=35% BGCOLOR=#FBF5EF>
107062 <B>Training control register (2)</B>
107063 </TD>
107064 </TR>
107065 <TR valign="top">
107066 <TD width=15% BGCOLOR=#FBF5EF>
107067 <A href="#reg_65">
107068 reg_65
107069 </A>
107070 </TD>
107071 <TD width=15% BGCOLOR=#FBF5EF>
107072 <B>0XF8006194</B>
107073 </TD>
107074 <TD width=10% BGCOLOR=#FBF5EF>
107075 <B>32</B>
107076 </TD>
107077 <TD width=10% BGCOLOR=#FBF5EF>
107078 <B>RW</B>
107079 </TD>
107080 <TD width=15% BGCOLOR=#FBF5EF>
107081 <B>0x000000</B>
107082 </TD>
107083 <TD width=35% BGCOLOR=#FBF5EF>
107084 <B>Training control register (3)</B>
107085 </TD>
107086 </TR>
107087 <TR valign="top">
107088 <TD width=15% BGCOLOR=#FBF5EF>
107089 <A href="#page_mask">
107090 page_mask
107091 </A>
107092 </TD>
107093 <TD width=15% BGCOLOR=#FBF5EF>
107094 <B>0XF8006204</B>
107095 </TD>
107096 <TD width=10% BGCOLOR=#FBF5EF>
107097 <B>32</B>
107098 </TD>
107099 <TD width=10% BGCOLOR=#FBF5EF>
107100 <B>RW</B>
107101 </TD>
107102 <TD width=15% BGCOLOR=#FBF5EF>
107103 <B>0x000000</B>
107104 </TD>
107105 <TD width=35% BGCOLOR=#FBF5EF>
107106 <B>Page mask register</B>
107107 </TD>
107108 </TR>
107109 <TR valign="top">
107110 <TD width=15% BGCOLOR=#FBF5EF>
107111 <A href="#axi_priority_wr_port">
107112 axi_priority_wr_port
107113 </A>
107114 </TD>
107115 <TD width=15% BGCOLOR=#FBF5EF>
107116 <B>0XF8006208</B>
107117 </TD>
107118 <TD width=10% BGCOLOR=#FBF5EF>
107119 <B>32</B>
107120 </TD>
107121 <TD width=10% BGCOLOR=#FBF5EF>
107122 <B>RW</B>
107123 </TD>
107124 <TD width=15% BGCOLOR=#FBF5EF>
107125 <B>0x000000</B>
107126 </TD>
107127 <TD width=35% BGCOLOR=#FBF5EF>
107128 <B>AXI Priority control for write port 0.</B>
107129 </TD>
107130 </TR>
107131 <TR valign="top">
107132 <TD width=15% BGCOLOR=#FBF5EF>
107133 <A href="#axi_priority_wr_port">
107134 axi_priority_wr_port
107135 </A>
107136 </TD>
107137 <TD width=15% BGCOLOR=#FBF5EF>
107138 <B>0XF800620C</B>
107139 </TD>
107140 <TD width=10% BGCOLOR=#FBF5EF>
107141 <B>32</B>
107142 </TD>
107143 <TD width=10% BGCOLOR=#FBF5EF>
107144 <B>RW</B>
107145 </TD>
107146 <TD width=15% BGCOLOR=#FBF5EF>
107147 <B>0x000000</B>
107148 </TD>
107149 <TD width=35% BGCOLOR=#FBF5EF>
107150 <B>AXI Priority control for write port 0.</B>
107151 </TD>
107152 </TR>
107153 <TR valign="top">
107154 <TD width=15% BGCOLOR=#FBF5EF>
107155 <A href="#axi_priority_wr_port">
107156 axi_priority_wr_port
107157 </A>
107158 </TD>
107159 <TD width=15% BGCOLOR=#FBF5EF>
107160 <B>0XF8006210</B>
107161 </TD>
107162 <TD width=10% BGCOLOR=#FBF5EF>
107163 <B>32</B>
107164 </TD>
107165 <TD width=10% BGCOLOR=#FBF5EF>
107166 <B>RW</B>
107167 </TD>
107168 <TD width=15% BGCOLOR=#FBF5EF>
107169 <B>0x000000</B>
107170 </TD>
107171 <TD width=35% BGCOLOR=#FBF5EF>
107172 <B>AXI Priority control for write port 0.</B>
107173 </TD>
107174 </TR>
107175 <TR valign="top">
107176 <TD width=15% BGCOLOR=#FBF5EF>
107177 <A href="#axi_priority_wr_port">
107178 axi_priority_wr_port
107179 </A>
107180 </TD>
107181 <TD width=15% BGCOLOR=#FBF5EF>
107182 <B>0XF8006214</B>
107183 </TD>
107184 <TD width=10% BGCOLOR=#FBF5EF>
107185 <B>32</B>
107186 </TD>
107187 <TD width=10% BGCOLOR=#FBF5EF>
107188 <B>RW</B>
107189 </TD>
107190 <TD width=15% BGCOLOR=#FBF5EF>
107191 <B>0x000000</B>
107192 </TD>
107193 <TD width=35% BGCOLOR=#FBF5EF>
107194 <B>AXI Priority control for write port 0.</B>
107195 </TD>
107196 </TR>
107197 <TR valign="top">
107198 <TD width=15% BGCOLOR=#FBF5EF>
107199 <A href="#axi_priority_rd_port">
107200 axi_priority_rd_port
107201 </A>
107202 </TD>
107203 <TD width=15% BGCOLOR=#FBF5EF>
107204 <B>0XF8006218</B>
107205 </TD>
107206 <TD width=10% BGCOLOR=#FBF5EF>
107207 <B>32</B>
107208 </TD>
107209 <TD width=10% BGCOLOR=#FBF5EF>
107210 <B>RW</B>
107211 </TD>
107212 <TD width=15% BGCOLOR=#FBF5EF>
107213 <B>0x000000</B>
107214 </TD>
107215 <TD width=35% BGCOLOR=#FBF5EF>
107216 <B>AXI Priority control for read port 0.</B>
107217 </TD>
107218 </TR>
107219 <TR valign="top">
107220 <TD width=15% BGCOLOR=#FBF5EF>
107221 <A href="#axi_priority_rd_port">
107222 axi_priority_rd_port
107223 </A>
107224 </TD>
107225 <TD width=15% BGCOLOR=#FBF5EF>
107226 <B>0XF800621C</B>
107227 </TD>
107228 <TD width=10% BGCOLOR=#FBF5EF>
107229 <B>32</B>
107230 </TD>
107231 <TD width=10% BGCOLOR=#FBF5EF>
107232 <B>RW</B>
107233 </TD>
107234 <TD width=15% BGCOLOR=#FBF5EF>
107235 <B>0x000000</B>
107236 </TD>
107237 <TD width=35% BGCOLOR=#FBF5EF>
107238 <B>AXI Priority control for read port 0.</B>
107239 </TD>
107240 </TR>
107241 <TR valign="top">
107242 <TD width=15% BGCOLOR=#FBF5EF>
107243 <A href="#axi_priority_rd_port">
107244 axi_priority_rd_port
107245 </A>
107246 </TD>
107247 <TD width=15% BGCOLOR=#FBF5EF>
107248 <B>0XF8006220</B>
107249 </TD>
107250 <TD width=10% BGCOLOR=#FBF5EF>
107251 <B>32</B>
107252 </TD>
107253 <TD width=10% BGCOLOR=#FBF5EF>
107254 <B>RW</B>
107255 </TD>
107256 <TD width=15% BGCOLOR=#FBF5EF>
107257 <B>0x000000</B>
107258 </TD>
107259 <TD width=35% BGCOLOR=#FBF5EF>
107260 <B>AXI Priority control for read port 0.</B>
107261 </TD>
107262 </TR>
107263 <TR valign="top">
107264 <TD width=15% BGCOLOR=#FBF5EF>
107265 <A href="#axi_priority_rd_port">
107266 axi_priority_rd_port
107267 </A>
107268 </TD>
107269 <TD width=15% BGCOLOR=#FBF5EF>
107270 <B>0XF8006224</B>
107271 </TD>
107272 <TD width=10% BGCOLOR=#FBF5EF>
107273 <B>32</B>
107274 </TD>
107275 <TD width=10% BGCOLOR=#FBF5EF>
107276 <B>RW</B>
107277 </TD>
107278 <TD width=15% BGCOLOR=#FBF5EF>
107279 <B>0x000000</B>
107280 </TD>
107281 <TD width=35% BGCOLOR=#FBF5EF>
107282 <B>AXI Priority control for read port 0.</B>
107283 </TD>
107284 </TR>
107285 <TR valign="top">
107286 <TD width=15% BGCOLOR=#FBF5EF>
107287 <A href="#lpddr_ctrl0">
107288 lpddr_ctrl0
107289 </A>
107290 </TD>
107291 <TD width=15% BGCOLOR=#FBF5EF>
107292 <B>0XF80062A8</B>
107293 </TD>
107294 <TD width=10% BGCOLOR=#FBF5EF>
107295 <B>32</B>
107296 </TD>
107297 <TD width=10% BGCOLOR=#FBF5EF>
107298 <B>RW</B>
107299 </TD>
107300 <TD width=15% BGCOLOR=#FBF5EF>
107301 <B>0x000000</B>
107302 </TD>
107303 <TD width=35% BGCOLOR=#FBF5EF>
107304 <B>LPDDR2 Control 0 Register</B>
107305 </TD>
107306 </TR>
107307 <TR valign="top">
107308 <TD width=15% BGCOLOR=#FBF5EF>
107309 <A href="#lpddr_ctrl1">
107310 lpddr_ctrl1
107311 </A>
107312 </TD>
107313 <TD width=15% BGCOLOR=#FBF5EF>
107314 <B>0XF80062AC</B>
107315 </TD>
107316 <TD width=10% BGCOLOR=#FBF5EF>
107317 <B>32</B>
107318 </TD>
107319 <TD width=10% BGCOLOR=#FBF5EF>
107320 <B>RW</B>
107321 </TD>
107322 <TD width=15% BGCOLOR=#FBF5EF>
107323 <B>0x000000</B>
107324 </TD>
107325 <TD width=35% BGCOLOR=#FBF5EF>
107326 <B>LPDDR2 Control 1 Register</B>
107327 </TD>
107328 </TR>
107329 <TR valign="top">
107330 <TD width=15% BGCOLOR=#FBF5EF>
107331 <A href="#lpddr_ctrl2">
107332 lpddr_ctrl2
107333 </A>
107334 </TD>
107335 <TD width=15% BGCOLOR=#FBF5EF>
107336 <B>0XF80062B0</B>
107337 </TD>
107338 <TD width=10% BGCOLOR=#FBF5EF>
107339 <B>32</B>
107340 </TD>
107341 <TD width=10% BGCOLOR=#FBF5EF>
107342 <B>RW</B>
107343 </TD>
107344 <TD width=15% BGCOLOR=#FBF5EF>
107345 <B>0x000000</B>
107346 </TD>
107347 <TD width=35% BGCOLOR=#FBF5EF>
107348 <B>LPDDR2 Control 2 Register</B>
107349 </TD>
107350 </TR>
107351 <TR valign="top">
107352 <TD width=15% BGCOLOR=#FBF5EF>
107353 <A href="#lpddr_ctrl3">
107354 lpddr_ctrl3
107355 </A>
107356 </TD>
107357 <TD width=15% BGCOLOR=#FBF5EF>
107358 <B>0XF80062B4</B>
107359 </TD>
107360 <TD width=10% BGCOLOR=#FBF5EF>
107361 <B>32</B>
107362 </TD>
107363 <TD width=10% BGCOLOR=#FBF5EF>
107364 <B>RW</B>
107365 </TD>
107366 <TD width=15% BGCOLOR=#FBF5EF>
107367 <B>0x000000</B>
107368 </TD>
107369 <TD width=35% BGCOLOR=#FBF5EF>
107370 <B>LPDDR2 Control 3 Register</B>
107371 </TD>
107372 </TR>
107373 <TR valign="top">
107374 <TD width=15% BGCOLOR=#FBF5EF>
107375 <A href="#ddrc_ctrl">
107376 ddrc_ctrl
107377 </A>
107378 </TD>
107379 <TD width=15% BGCOLOR=#FBF5EF>
107380 <B>0XF8006000</B>
107381 </TD>
107382 <TD width=10% BGCOLOR=#FBF5EF>
107383 <B>32</B>
107384 </TD>
107385 <TD width=10% BGCOLOR=#FBF5EF>
107386 <B>RW</B>
107387 </TD>
107388 <TD width=15% BGCOLOR=#FBF5EF>
107389 <B>0x000000</B>
107390 </TD>
107391 <TD width=35% BGCOLOR=#FBF5EF>
107392 <B>DDRC Control Register</B>
107393 </TD>
107394 </TR>
107395 </TABLE>
107396 <P>
107397 <H2><a name="ps7_ddr_init_data_1_0">ps7_ddr_init_data_1_0</a></H2>
107398 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
107399 <TR valign="top">
107400 <TD width=15% BGCOLOR=#FFC0FF>
107401 <B>Register Name</B>
107402 </TD>
107403 <TD width=15% BGCOLOR=#FFC0FF>
107404 <B>Address</B>
107405 </TD>
107406 <TD width=10% BGCOLOR=#FFC0FF>
107407 <B>Width</B>
107408 </TD>
107409 <TD width=10% BGCOLOR=#FFC0FF>
107410 <B>Type</B>
107411 </TD>
107412 <TD width=15% BGCOLOR=#FFC0FF>
107413 <B>Reset Value</B>
107414 </TD>
107415 <TD width=35% BGCOLOR=#FFC0FF>
107416 <B>Description</B>
107417 </TD>
107418 </TR>
107419 <H1>DDR INITIALIZATION</H1>
107420 <H1>LOCK DDR</H1>
107421 <H2><a name="ddrc_ctrl">Register (<A href=#mod___slcr> slcr </A>)ddrc_ctrl</a></H2>
107422 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
107423 <TR valign="top">
107424 <TD width=15% BGCOLOR=#FFFF00>
107425 <B>Register Name</B>
107426 </TD>
107427 <TD width=15% BGCOLOR=#FFFF00>
107428 <B>Address</B>
107429 </TD>
107430 <TD width=10% BGCOLOR=#FFFF00>
107431 <B>Width</B>
107432 </TD>
107433 <TD width=10% BGCOLOR=#FFFF00>
107434 <B>Type</B>
107435 </TD>
107436 <TD width=15% BGCOLOR=#FFFF00>
107437 <B>Reset Value</B>
107438 </TD>
107439 <TD width=35% BGCOLOR=#FFFF00>
107440 <B>Description</B>
107441 </TD>
107442 </TR>
107443 <TR valign="top">
107444 <TD width=15% BGCOLOR=#FBF5EF>
107445 <B>ddrc_ctrl</B>
107446 </TD>
107447 <TD width=15% BGCOLOR=#FBF5EF>
107448 <B>0XF8006000</B>
107449 </TD>
107450 <TD width=10% BGCOLOR=#FBF5EF>
107451 <B>32</B>
107452 </TD>
107453 <TD width=10% BGCOLOR=#FBF5EF>
107454 <B>rw</B>
107455 </TD>
107456 <TD width=15% BGCOLOR=#FBF5EF>
107457 <B>0x00000000</B>
107458 </TD>
107459 <TD width=35% BGCOLOR=#FBF5EF>
107460 <B>--</B>
107461 </TD>
107462 </TR>
107463 </TABLE>
107464 <P>
107465 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
107466 <TR valign="top">
107467 <TD width=15% BGCOLOR=#C0FFC0>
107468 <B>Field Name</B>
107469 </TD>
107470 <TD width=15% BGCOLOR=#C0FFC0>
107471 <B>Bits</B>
107472 </TD>
107473 <TD width=10% BGCOLOR=#C0FFC0>
107474 <B>Mask</B>
107475 </TD>
107476 <TD width=10% BGCOLOR=#C0FFC0>
107477 <B>Value</B>
107478 </TD>
107479 <TD width=15% BGCOLOR=#C0FFC0>
107480 <B>Shifted Value</B>
107481 </TD>
107482 <TD width=35% BGCOLOR=#C0FFC0>
107483 <B>Description</B>
107484 </TD>
107485 </TR>
107486 <TR valign="top">
107487 <TD width=15% BGCOLOR=#FBF5EF>
107488 <B>reg_ddrc_soft_rstb</B>
107489 </TD>
107490 <TD width=15% BGCOLOR=#FBF5EF>
107491 <B>0:0</B>
107492 </TD>
107493 <TD width=10% BGCOLOR=#FBF5EF>
107494 <B>1</B>
107495 </TD>
107496 <TD width=10% BGCOLOR=#FBF5EF>
107497 <B>0</B>
107498 </TD>
107499 <TD width=15% BGCOLOR=#FBF5EF>
107500 <B>0</B>
107501 </TD>
107502 <TD width=35% BGCOLOR=#FBF5EF>
107503 <B>Active low soft reset. 0 = Resets the controller 1 = Takes the controller out of reset Note: Controller must be taken out of reset only after all other registers have been programmed.</B>
107504 </TD>
107505 </TR>
107506 <TR valign="top">
107507 <TD width=15% BGCOLOR=#FBF5EF>
107508 <B>reg_ddrc_powerdown_en</B>
107509 </TD>
107510 <TD width=15% BGCOLOR=#FBF5EF>
107511 <B>1:1</B>
107512 </TD>
107513 <TD width=10% BGCOLOR=#FBF5EF>
107514 <B>2</B>
107515 </TD>
107516 <TD width=10% BGCOLOR=#FBF5EF>
107517 <B>0</B>
107518 </TD>
107519 <TD width=15% BGCOLOR=#FBF5EF>
107520 <B>0</B>
107521 </TD>
107522 <TD width=35% BGCOLOR=#FBF5EF>
107523 <B>Controller power down control. 0 = DDRC powerdown disabled 1 = the controller goes into power down after a programmable number of cycles 'Maximum idle clocks before power down' (reg_ddrc_powerdown_to_x32). Note: This register bit may be reprogrammed during the course of normal operation.</B>
107524 </TD>
107525 </TR>
107526 <TR valign="top">
107527 <TD width=15% BGCOLOR=#FBF5EF>
107528 <B>reg_ddrc_data_bus_width</B>
107529 </TD>
107530 <TD width=15% BGCOLOR=#FBF5EF>
107531 <B>3:2</B>
107532 </TD>
107533 <TD width=10% BGCOLOR=#FBF5EF>
107534 <B>c</B>
107535 </TD>
107536 <TD width=10% BGCOLOR=#FBF5EF>
107537 <B>0</B>
107538 </TD>
107539 <TD width=15% BGCOLOR=#FBF5EF>
107540 <B>0</B>
107541 </TD>
107542 <TD width=35% BGCOLOR=#FBF5EF>
107543 <B>DDR bus width control 00 = 32 bit DDR bus 01 = 16 bit DDR bus 1x = reserved</B>
107544 </TD>
107545 </TR>
107546 <TR valign="top">
107547 <TD width=15% BGCOLOR=#FBF5EF>
107548 <B>reg_ddrc_burst8_refresh</B>
107549 </TD>
107550 <TD width=15% BGCOLOR=#FBF5EF>
107551 <B>6:4</B>
107552 </TD>
107553 <TD width=10% BGCOLOR=#FBF5EF>
107554 <B>70</B>
107555 </TD>
107556 <TD width=10% BGCOLOR=#FBF5EF>
107557 <B>0</B>
107558 </TD>
107559 <TD width=15% BGCOLOR=#FBF5EF>
107560 <B>0</B>
107561 </TD>
107562 <TD width=35% BGCOLOR=#FBF5EF>
107563 <B>Refresh timeout register. Programmed value plus one will be the number of refresh timeouts that will be allowed to accumulate before traffic is blocked and the refreshes are forced to execute. Closing pages to perform a refresh is a one-time penalty that must be paid for each group of refreshes; therefore, performing refreshes in a burst reduces the per-refresh penalty of these page closings. Higher numbers for burst_of_N_refresh slightly increases utilization; lower numbers decreases the worst-case latency associated with refreshes. 0 = single refresh 1 = burst-of-2 . 7 = burst-of-8 refresh</B>
107564 </TD>
107565 </TR>
107566 <TR valign="top">
107567 <TD width=15% BGCOLOR=#FBF5EF>
107568 <B>reg_ddrc_rdwr_idle_gap</B>
107569 </TD>
107570 <TD width=15% BGCOLOR=#FBF5EF>
107571 <B>13:7</B>
107572 </TD>
107573 <TD width=10% BGCOLOR=#FBF5EF>
107574 <B>3f80</B>
107575 </TD>
107576 <TD width=10% BGCOLOR=#FBF5EF>
107577 <B>1</B>
107578 </TD>
107579 <TD width=15% BGCOLOR=#FBF5EF>
107580 <B>80</B>
107581 </TD>
107582 <TD width=35% BGCOLOR=#FBF5EF>
107583 <B>When the preferred transaction store is empty for this many clock cycles, switch to the alternate transaction store if it is non-empty. The read transaction store (both high and low priority) is the default preferred transaction store and the write transaction store is the alternate store. When 'Prefer write over read' is set this is reversed.</B>
107584 </TD>
107585 </TR>
107586 <TR valign="top">
107587 <TD width=15% BGCOLOR=#FBF5EF>
107588 <B>reg_ddrc_dis_rd_bypass</B>
107589 </TD>
107590 <TD width=15% BGCOLOR=#FBF5EF>
107591 <B>14:14</B>
107592 </TD>
107593 <TD width=10% BGCOLOR=#FBF5EF>
107594 <B>4000</B>
107595 </TD>
107596 <TD width=10% BGCOLOR=#FBF5EF>
107597 <B>0</B>
107598 </TD>
107599 <TD width=15% BGCOLOR=#FBF5EF>
107600 <B>0</B>
107601 </TD>
107602 <TD width=35% BGCOLOR=#FBF5EF>
107603 <B>Only present in designs supporting read bypass. For Debug only. 0 = Do not disable bypass path for high priority read page hits. 1 = disable bypass path for high priority read page hits.</B>
107604 </TD>
107605 </TR>
107606 <TR valign="top">
107607 <TD width=15% BGCOLOR=#FBF5EF>
107608 <B>reg_ddrc_dis_act_bypass</B>
107609 </TD>
107610 <TD width=15% BGCOLOR=#FBF5EF>
107611 <B>15:15</B>
107612 </TD>
107613 <TD width=10% BGCOLOR=#FBF5EF>
107614 <B>8000</B>
107615 </TD>
107616 <TD width=10% BGCOLOR=#FBF5EF>
107617 <B>0</B>
107618 </TD>
107619 <TD width=15% BGCOLOR=#FBF5EF>
107620 <B>0</B>
107621 </TD>
107622 <TD width=35% BGCOLOR=#FBF5EF>
107623 <B>Only present in designs supporting activate bypass. For Debug only. 0 = Do not disable bypass path for high priority read activates. 1 = disable bypass path for high priority read activates.</B>
107624 </TD>
107625 </TR>
107626 <TR valign="top">
107627 <TD width=15% BGCOLOR=#FBF5EF>
107628 <B>reg_ddrc_dis_auto_refresh</B>
107629 </TD>
107630 <TD width=15% BGCOLOR=#FBF5EF>
107631 <B>16:16</B>
107632 </TD>
107633 <TD width=10% BGCOLOR=#FBF5EF>
107634 <B>10000</B>
107635 </TD>
107636 <TD width=10% BGCOLOR=#FBF5EF>
107637 <B>0</B>
107638 </TD>
107639 <TD width=15% BGCOLOR=#FBF5EF>
107640 <B>0</B>
107641 </TD>
107642 <TD width=35% BGCOLOR=#FBF5EF>
107643 <B>Disable auto-refresh. 0 = do not disable auto-refresh generated by the controller. This input is changeable on the fly. 1 = disable auto-refresh generated by the controller. This input is changeable on the fly. Note: When this transitions from 0 to 1, any pending refreshes will be immediately scheduled by the controller.</B>
107644 </TD>
107645 </TR>
107646 <TR valign="top">
107647 <TD width=15% BGCOLOR=#C0C0C0>
107648 <B>ddrc_ctrl@0XF8006000</B>
107649 </TD>
107650 <TD width=15% BGCOLOR=#C0C0C0>
107651 <B>31:0</B>
107652 </TD>
107653 <TD width=10% BGCOLOR=#C0C0C0>
107654 <B>1ffff</B>
107655 </TD>
107656 <TD width=10% BGCOLOR=#C0C0C0>
107657 <B></B>
107658 </TD>
107659 <TD width=15% BGCOLOR=#C0C0C0>
107660 <B>80</B>
107661 </TD>
107662 <TD width=35% BGCOLOR=#C0C0C0>
107663 <B>DDRC Control Register</B>
107664 </TD>
107665 </TR>
107666 </TABLE>
107667 <P>
107668 <H2><a name="Two_rank_cfg">Register (<A href=#mod___slcr> slcr </A>)Two_rank_cfg</a></H2>
107669 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
107670 <TR valign="top">
107671 <TD width=15% BGCOLOR=#FFFF00>
107672 <B>Register Name</B>
107673 </TD>
107674 <TD width=15% BGCOLOR=#FFFF00>
107675 <B>Address</B>
107676 </TD>
107677 <TD width=10% BGCOLOR=#FFFF00>
107678 <B>Width</B>
107679 </TD>
107680 <TD width=10% BGCOLOR=#FFFF00>
107681 <B>Type</B>
107682 </TD>
107683 <TD width=15% BGCOLOR=#FFFF00>
107684 <B>Reset Value</B>
107685 </TD>
107686 <TD width=35% BGCOLOR=#FFFF00>
107687 <B>Description</B>
107688 </TD>
107689 </TR>
107690 <TR valign="top">
107691 <TD width=15% BGCOLOR=#FBF5EF>
107692 <B>Two_rank_cfg</B>
107693 </TD>
107694 <TD width=15% BGCOLOR=#FBF5EF>
107695 <B>0XF8006004</B>
107696 </TD>
107697 <TD width=10% BGCOLOR=#FBF5EF>
107698 <B>32</B>
107699 </TD>
107700 <TD width=10% BGCOLOR=#FBF5EF>
107701 <B>rw</B>
107702 </TD>
107703 <TD width=15% BGCOLOR=#FBF5EF>
107704 <B>0x00000000</B>
107705 </TD>
107706 <TD width=35% BGCOLOR=#FBF5EF>
107707 <B>--</B>
107708 </TD>
107709 </TR>
107710 </TABLE>
107711 <P>
107712 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
107713 <TR valign="top">
107714 <TD width=15% BGCOLOR=#C0FFC0>
107715 <B>Field Name</B>
107716 </TD>
107717 <TD width=15% BGCOLOR=#C0FFC0>
107718 <B>Bits</B>
107719 </TD>
107720 <TD width=10% BGCOLOR=#C0FFC0>
107721 <B>Mask</B>
107722 </TD>
107723 <TD width=10% BGCOLOR=#C0FFC0>
107724 <B>Value</B>
107725 </TD>
107726 <TD width=15% BGCOLOR=#C0FFC0>
107727 <B>Shifted Value</B>
107728 </TD>
107729 <TD width=35% BGCOLOR=#C0FFC0>
107730 <B>Description</B>
107731 </TD>
107732 </TR>
107733 <TR valign="top">
107734 <TD width=15% BGCOLOR=#FBF5EF>
107735 <B>reg_ddrc_t_rfc_nom_x32</B>
107736 </TD>
107737 <TD width=15% BGCOLOR=#FBF5EF>
107738 <B>11:0</B>
107739 </TD>
107740 <TD width=10% BGCOLOR=#FBF5EF>
107741 <B>fff</B>
107742 </TD>
107743 <TD width=10% BGCOLOR=#FBF5EF>
107744 <B>81</B>
107745 </TD>
107746 <TD width=15% BGCOLOR=#FBF5EF>
107747 <B>81</B>
107748 </TD>
107749 <TD width=35% BGCOLOR=#FBF5EF>
107750 <B>tREFI - Average time between refreshes. Unit: in multiples of 32 clocks. DRAM RELATED. Default value is set for DDR3.</B>
107751 </TD>
107752 </TR>
107753 <TR valign="top">
107754 <TD width=15% BGCOLOR=#FBF5EF>
107755 <B>reg_ddrc_active_ranks</B>
107756 </TD>
107757 <TD width=15% BGCOLOR=#FBF5EF>
107758 <B>13:12</B>
107759 </TD>
107760 <TD width=10% BGCOLOR=#FBF5EF>
107761 <B>3000</B>
107762 </TD>
107763 <TD width=10% BGCOLOR=#FBF5EF>
107764 <B>1</B>
107765 </TD>
107766 <TD width=15% BGCOLOR=#FBF5EF>
107767 <B>1000</B>
107768 </TD>
107769 <TD width=35% BGCOLOR=#FBF5EF>
107770 <B>Only present for multi-rank configurations. Each bit represents one rank. 1=populated; 0=unpopulated 01 = One Rank 11 = Two Ranks Others = Reserved</B>
107771 </TD>
107772 </TR>
107773 <TR valign="top">
107774 <TD width=15% BGCOLOR=#FBF5EF>
107775 <B>reg_ddrc_addrmap_cs_bit0</B>
107776 </TD>
107777 <TD width=15% BGCOLOR=#FBF5EF>
107778 <B>18:14</B>
107779 </TD>
107780 <TD width=10% BGCOLOR=#FBF5EF>
107781 <B>7c000</B>
107782 </TD>
107783 <TD width=10% BGCOLOR=#FBF5EF>
107784 <B>0</B>
107785 </TD>
107786 <TD width=15% BGCOLOR=#FBF5EF>
107787 <B>0</B>
107788 </TD>
107789 <TD width=35% BGCOLOR=#FBF5EF>
107790 <B>Only present for multi-rank configurations. Selects the address bit used as rank address bit 0. Valid Range: 0 to 25, and 31 Internal Base: 9. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 31, rank address bit 0 is set to 0.</B>
107791 </TD>
107792 </TR>
107793 <TR valign="top">
107794 <TD width=15% BGCOLOR=#FBF5EF>
107795 <B>reg_ddrc_wr_odt_block</B>
107796 </TD>
107797 <TD width=15% BGCOLOR=#FBF5EF>
107798 <B>20:19</B>
107799 </TD>
107800 <TD width=10% BGCOLOR=#FBF5EF>
107801 <B>180000</B>
107802 </TD>
107803 <TD width=10% BGCOLOR=#FBF5EF>
107804 <B>1</B>
107805 </TD>
107806 <TD width=15% BGCOLOR=#FBF5EF>
107807 <B>80000</B>
107808 </TD>
107809 <TD width=35% BGCOLOR=#FBF5EF>
107810 <B>00 = block read/write scheduling for 1-cycle when Write requires changing ODT settings 01 = block read/write scheduling for 2 cycles when Write requires changing ODT settings 10 = block read/write scheduling for 3 cycles when Write requires changing ODT settings 11 = Reserved</B>
107811 </TD>
107812 </TR>
107813 <TR valign="top">
107814 <TD width=15% BGCOLOR=#FBF5EF>
107815 <B>reg_ddrc_diff_rank_rd_2cycle_gap</B>
107816 </TD>
107817 <TD width=15% BGCOLOR=#FBF5EF>
107818 <B>21:21</B>
107819 </TD>
107820 <TD width=10% BGCOLOR=#FBF5EF>
107821 <B>200000</B>
107822 </TD>
107823 <TD width=10% BGCOLOR=#FBF5EF>
107824 <B>0</B>
107825 </TD>
107826 <TD width=15% BGCOLOR=#FBF5EF>
107827 <B>0</B>
107828 </TD>
107829 <TD width=35% BGCOLOR=#FBF5EF>
107830 <B>Only present for multi-rank configurations. The two cycle gap is required for mDDR only, due to the large variance in tDQSCK in mDDR. 0 = schedule a 1-cycle gap in data responses when performing consecutive reads to different ranks 1 = schedule 2 cycle gap for the same</B>
107831 </TD>
107832 </TR>
107833 <TR valign="top">
107834 <TD width=15% BGCOLOR=#FBF5EF>
107835 <B>reg_ddrc_addrmap_cs_bit1</B>
107836 </TD>
107837 <TD width=15% BGCOLOR=#FBF5EF>
107838 <B>26:22</B>
107839 </TD>
107840 <TD width=10% BGCOLOR=#FBF5EF>
107841 <B>7c00000</B>
107842 </TD>
107843 <TD width=10% BGCOLOR=#FBF5EF>
107844 <B>0</B>
107845 </TD>
107846 <TD width=15% BGCOLOR=#FBF5EF>
107847 <B>0</B>
107848 </TD>
107849 <TD width=35% BGCOLOR=#FBF5EF>
107850 <B>Only present for multi-rank configurations. Selects the address bit used as rank address bit 1. Valid Range: 0 to 25, and 31 Internal Base: 10 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 31, rank address bit 1 is set to 0.</B>
107851 </TD>
107852 </TR>
107853 <TR valign="top">
107854 <TD width=15% BGCOLOR=#FBF5EF>
107855 <B>reg_ddrc_addrmap_open_bank</B>
107856 </TD>
107857 <TD width=15% BGCOLOR=#FBF5EF>
107858 <B>27:27</B>
107859 </TD>
107860 <TD width=10% BGCOLOR=#FBF5EF>
107861 <B>8000000</B>
107862 </TD>
107863 <TD width=10% BGCOLOR=#FBF5EF>
107864 <B>0</B>
107865 </TD>
107866 <TD width=15% BGCOLOR=#FBF5EF>
107867 <B>0</B>
107868 </TD>
107869 <TD width=35% BGCOLOR=#FBF5EF>
107870 <B>Only present if MEMC_SIMPLE_ADDR_MAP is defined. Since MEMC_SIMPLE_ADDR_MAP is not defined, Reserved 1 = Set the address map to Open Bank mode</B>
107871 </TD>
107872 </TR>
107873 <TR valign="top">
107874 <TD width=15% BGCOLOR=#FBF5EF>
107875 <B>reg_ddrc_addrmap_4bank_ram</B>
107876 </TD>
107877 <TD width=15% BGCOLOR=#FBF5EF>
107878 <B>28:28</B>
107879 </TD>
107880 <TD width=10% BGCOLOR=#FBF5EF>
107881 <B>10000000</B>
107882 </TD>
107883 <TD width=10% BGCOLOR=#FBF5EF>
107884 <B>0</B>
107885 </TD>
107886 <TD width=15% BGCOLOR=#FBF5EF>
107887 <B>0</B>
107888 </TD>
107889 <TD width=35% BGCOLOR=#FBF5EF>
107890 <B>Only present if MEMC_SIMPLE_ADDR_MAP is defined. Since MEMC_SIMPLE_ADDR_MAP is not defined, Reserved 1 = Set the address map for 4 Bank RAMs</B>
107891 </TD>
107892 </TR>
107893 <TR valign="top">
107894 <TD width=15% BGCOLOR=#C0C0C0>
107895 <B>Two_rank_cfg@0XF8006004</B>
107896 </TD>
107897 <TD width=15% BGCOLOR=#C0C0C0>
107898 <B>31:0</B>
107899 </TD>
107900 <TD width=10% BGCOLOR=#C0C0C0>
107901 <B>1fffffff</B>
107902 </TD>
107903 <TD width=10% BGCOLOR=#C0C0C0>
107904 <B></B>
107905 </TD>
107906 <TD width=15% BGCOLOR=#C0C0C0>
107907 <B>81081</B>
107908 </TD>
107909 <TD width=35% BGCOLOR=#C0C0C0>
107910 <B>Two rank configuration register</B>
107911 </TD>
107912 </TR>
107913 </TABLE>
107914 <P>
107915 <H2><a name="HPR_reg">Register (<A href=#mod___slcr> slcr </A>)HPR_reg</a></H2>
107916 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
107917 <TR valign="top">
107918 <TD width=15% BGCOLOR=#FFFF00>
107919 <B>Register Name</B>
107920 </TD>
107921 <TD width=15% BGCOLOR=#FFFF00>
107922 <B>Address</B>
107923 </TD>
107924 <TD width=10% BGCOLOR=#FFFF00>
107925 <B>Width</B>
107926 </TD>
107927 <TD width=10% BGCOLOR=#FFFF00>
107928 <B>Type</B>
107929 </TD>
107930 <TD width=15% BGCOLOR=#FFFF00>
107931 <B>Reset Value</B>
107932 </TD>
107933 <TD width=35% BGCOLOR=#FFFF00>
107934 <B>Description</B>
107935 </TD>
107936 </TR>
107937 <TR valign="top">
107938 <TD width=15% BGCOLOR=#FBF5EF>
107939 <B>HPR_reg</B>
107940 </TD>
107941 <TD width=15% BGCOLOR=#FBF5EF>
107942 <B>0XF8006008</B>
107943 </TD>
107944 <TD width=10% BGCOLOR=#FBF5EF>
107945 <B>32</B>
107946 </TD>
107947 <TD width=10% BGCOLOR=#FBF5EF>
107948 <B>rw</B>
107949 </TD>
107950 <TD width=15% BGCOLOR=#FBF5EF>
107951 <B>0x00000000</B>
107952 </TD>
107953 <TD width=35% BGCOLOR=#FBF5EF>
107954 <B>--</B>
107955 </TD>
107956 </TR>
107957 </TABLE>
107958 <P>
107959 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
107960 <TR valign="top">
107961 <TD width=15% BGCOLOR=#C0FFC0>
107962 <B>Field Name</B>
107963 </TD>
107964 <TD width=15% BGCOLOR=#C0FFC0>
107965 <B>Bits</B>
107966 </TD>
107967 <TD width=10% BGCOLOR=#C0FFC0>
107968 <B>Mask</B>
107969 </TD>
107970 <TD width=10% BGCOLOR=#C0FFC0>
107971 <B>Value</B>
107972 </TD>
107973 <TD width=15% BGCOLOR=#C0FFC0>
107974 <B>Shifted Value</B>
107975 </TD>
107976 <TD width=35% BGCOLOR=#C0FFC0>
107977 <B>Description</B>
107978 </TD>
107979 </TR>
107980 <TR valign="top">
107981 <TD width=15% BGCOLOR=#FBF5EF>
107982 <B>reg_ddrc_hpr_min_non_critical_x32</B>
107983 </TD>
107984 <TD width=15% BGCOLOR=#FBF5EF>
107985 <B>10:0</B>
107986 </TD>
107987 <TD width=10% BGCOLOR=#FBF5EF>
107988 <B>7ff</B>
107989 </TD>
107990 <TD width=10% BGCOLOR=#FBF5EF>
107991 <B>f</B>
107992 </TD>
107993 <TD width=15% BGCOLOR=#FBF5EF>
107994 <B>f</B>
107995 </TD>
107996 <TD width=35% BGCOLOR=#FBF5EF>
107997 <B>Number of clocks that the HPR queue is guaranteed to be non-critical. Unit: 32 clocks</B>
107998 </TD>
107999 </TR>
108000 <TR valign="top">
108001 <TD width=15% BGCOLOR=#FBF5EF>
108002 <B>reg_ddrc_hpr_max_starve_x32</B>
108003 </TD>
108004 <TD width=15% BGCOLOR=#FBF5EF>
108005 <B>21:11</B>
108006 </TD>
108007 <TD width=10% BGCOLOR=#FBF5EF>
108008 <B>3ff800</B>
108009 </TD>
108010 <TD width=10% BGCOLOR=#FBF5EF>
108011 <B>f</B>
108012 </TD>
108013 <TD width=15% BGCOLOR=#FBF5EF>
108014 <B>7800</B>
108015 </TD>
108016 <TD width=35% BGCOLOR=#FBF5EF>
108017 <B>Number of clocks that the HPR queue can be starved before it goes critical. Unit: 32 clocks</B>
108018 </TD>
108019 </TR>
108020 <TR valign="top">
108021 <TD width=15% BGCOLOR=#FBF5EF>
108022 <B>reg_ddrc_hpr_xact_run_length</B>
108023 </TD>
108024 <TD width=15% BGCOLOR=#FBF5EF>
108025 <B>25:22</B>
108026 </TD>
108027 <TD width=10% BGCOLOR=#FBF5EF>
108028 <B>3c00000</B>
108029 </TD>
108030 <TD width=10% BGCOLOR=#FBF5EF>
108031 <B>f</B>
108032 </TD>
108033 <TD width=15% BGCOLOR=#FBF5EF>
108034 <B>3c00000</B>
108035 </TD>
108036 <TD width=35% BGCOLOR=#FBF5EF>
108037 <B>Number of transactions that will be serviced once the HPR queue goes critical is the smaller of this number and the number of transactions available.</B>
108038 </TD>
108039 </TR>
108040 <TR valign="top">
108041 <TD width=15% BGCOLOR=#C0C0C0>
108042 <B>HPR_reg@0XF8006008</B>
108043 </TD>
108044 <TD width=15% BGCOLOR=#C0C0C0>
108045 <B>31:0</B>
108046 </TD>
108047 <TD width=10% BGCOLOR=#C0C0C0>
108048 <B>3ffffff</B>
108049 </TD>
108050 <TD width=10% BGCOLOR=#C0C0C0>
108051 <B></B>
108052 </TD>
108053 <TD width=15% BGCOLOR=#C0C0C0>
108054 <B>3c0780f</B>
108055 </TD>
108056 <TD width=35% BGCOLOR=#C0C0C0>
108057 <B>HPR Queue control register</B>
108058 </TD>
108059 </TR>
108060 </TABLE>
108061 <P>
108062 <H2><a name="LPR_reg">Register (<A href=#mod___slcr> slcr </A>)LPR_reg</a></H2>
108063 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108064 <TR valign="top">
108065 <TD width=15% BGCOLOR=#FFFF00>
108066 <B>Register Name</B>
108067 </TD>
108068 <TD width=15% BGCOLOR=#FFFF00>
108069 <B>Address</B>
108070 </TD>
108071 <TD width=10% BGCOLOR=#FFFF00>
108072 <B>Width</B>
108073 </TD>
108074 <TD width=10% BGCOLOR=#FFFF00>
108075 <B>Type</B>
108076 </TD>
108077 <TD width=15% BGCOLOR=#FFFF00>
108078 <B>Reset Value</B>
108079 </TD>
108080 <TD width=35% BGCOLOR=#FFFF00>
108081 <B>Description</B>
108082 </TD>
108083 </TR>
108084 <TR valign="top">
108085 <TD width=15% BGCOLOR=#FBF5EF>
108086 <B>LPR_reg</B>
108087 </TD>
108088 <TD width=15% BGCOLOR=#FBF5EF>
108089 <B>0XF800600C</B>
108090 </TD>
108091 <TD width=10% BGCOLOR=#FBF5EF>
108092 <B>32</B>
108093 </TD>
108094 <TD width=10% BGCOLOR=#FBF5EF>
108095 <B>rw</B>
108096 </TD>
108097 <TD width=15% BGCOLOR=#FBF5EF>
108098 <B>0x00000000</B>
108099 </TD>
108100 <TD width=35% BGCOLOR=#FBF5EF>
108101 <B>--</B>
108102 </TD>
108103 </TR>
108104 </TABLE>
108105 <P>
108106 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108107 <TR valign="top">
108108 <TD width=15% BGCOLOR=#C0FFC0>
108109 <B>Field Name</B>
108110 </TD>
108111 <TD width=15% BGCOLOR=#C0FFC0>
108112 <B>Bits</B>
108113 </TD>
108114 <TD width=10% BGCOLOR=#C0FFC0>
108115 <B>Mask</B>
108116 </TD>
108117 <TD width=10% BGCOLOR=#C0FFC0>
108118 <B>Value</B>
108119 </TD>
108120 <TD width=15% BGCOLOR=#C0FFC0>
108121 <B>Shifted Value</B>
108122 </TD>
108123 <TD width=35% BGCOLOR=#C0FFC0>
108124 <B>Description</B>
108125 </TD>
108126 </TR>
108127 <TR valign="top">
108128 <TD width=15% BGCOLOR=#FBF5EF>
108129 <B>reg_ddrc_lpr_min_non_critical_x32</B>
108130 </TD>
108131 <TD width=15% BGCOLOR=#FBF5EF>
108132 <B>10:0</B>
108133 </TD>
108134 <TD width=10% BGCOLOR=#FBF5EF>
108135 <B>7ff</B>
108136 </TD>
108137 <TD width=10% BGCOLOR=#FBF5EF>
108138 <B>1</B>
108139 </TD>
108140 <TD width=15% BGCOLOR=#FBF5EF>
108141 <B>1</B>
108142 </TD>
108143 <TD width=35% BGCOLOR=#FBF5EF>
108144 <B>Number of clocks that the LPR queue is guaranteed to be non-critical. Unit: 32 clocks</B>
108145 </TD>
108146 </TR>
108147 <TR valign="top">
108148 <TD width=15% BGCOLOR=#FBF5EF>
108149 <B>reg_ddrc_lpr_max_starve_x32</B>
108150 </TD>
108151 <TD width=15% BGCOLOR=#FBF5EF>
108152 <B>21:11</B>
108153 </TD>
108154 <TD width=10% BGCOLOR=#FBF5EF>
108155 <B>3ff800</B>
108156 </TD>
108157 <TD width=10% BGCOLOR=#FBF5EF>
108158 <B>2</B>
108159 </TD>
108160 <TD width=15% BGCOLOR=#FBF5EF>
108161 <B>1000</B>
108162 </TD>
108163 <TD width=35% BGCOLOR=#FBF5EF>
108164 <B>Number of clocks that the LPR queue can be starved before it goes critical. Unit: 32 clocks</B>
108165 </TD>
108166 </TR>
108167 <TR valign="top">
108168 <TD width=15% BGCOLOR=#FBF5EF>
108169 <B>reg_ddrc_lpr_xact_run_length</B>
108170 </TD>
108171 <TD width=15% BGCOLOR=#FBF5EF>
108172 <B>25:22</B>
108173 </TD>
108174 <TD width=10% BGCOLOR=#FBF5EF>
108175 <B>3c00000</B>
108176 </TD>
108177 <TD width=10% BGCOLOR=#FBF5EF>
108178 <B>8</B>
108179 </TD>
108180 <TD width=15% BGCOLOR=#FBF5EF>
108181 <B>2000000</B>
108182 </TD>
108183 <TD width=35% BGCOLOR=#FBF5EF>
108184 <B>Number of transactions that will be serviced once the LPR queue goes critical is the smaller of this number and the number of transactions available</B>
108185 </TD>
108186 </TR>
108187 <TR valign="top">
108188 <TD width=15% BGCOLOR=#C0C0C0>
108189 <B>LPR_reg@0XF800600C</B>
108190 </TD>
108191 <TD width=15% BGCOLOR=#C0C0C0>
108192 <B>31:0</B>
108193 </TD>
108194 <TD width=10% BGCOLOR=#C0C0C0>
108195 <B>3ffffff</B>
108196 </TD>
108197 <TD width=10% BGCOLOR=#C0C0C0>
108198 <B></B>
108199 </TD>
108200 <TD width=15% BGCOLOR=#C0C0C0>
108201 <B>2001001</B>
108202 </TD>
108203 <TD width=35% BGCOLOR=#C0C0C0>
108204 <B>LPR Queue control register</B>
108205 </TD>
108206 </TR>
108207 </TABLE>
108208 <P>
108209 <H2><a name="WR_reg">Register (<A href=#mod___slcr> slcr </A>)WR_reg</a></H2>
108210 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108211 <TR valign="top">
108212 <TD width=15% BGCOLOR=#FFFF00>
108213 <B>Register Name</B>
108214 </TD>
108215 <TD width=15% BGCOLOR=#FFFF00>
108216 <B>Address</B>
108217 </TD>
108218 <TD width=10% BGCOLOR=#FFFF00>
108219 <B>Width</B>
108220 </TD>
108221 <TD width=10% BGCOLOR=#FFFF00>
108222 <B>Type</B>
108223 </TD>
108224 <TD width=15% BGCOLOR=#FFFF00>
108225 <B>Reset Value</B>
108226 </TD>
108227 <TD width=35% BGCOLOR=#FFFF00>
108228 <B>Description</B>
108229 </TD>
108230 </TR>
108231 <TR valign="top">
108232 <TD width=15% BGCOLOR=#FBF5EF>
108233 <B>WR_reg</B>
108234 </TD>
108235 <TD width=15% BGCOLOR=#FBF5EF>
108236 <B>0XF8006010</B>
108237 </TD>
108238 <TD width=10% BGCOLOR=#FBF5EF>
108239 <B>32</B>
108240 </TD>
108241 <TD width=10% BGCOLOR=#FBF5EF>
108242 <B>rw</B>
108243 </TD>
108244 <TD width=15% BGCOLOR=#FBF5EF>
108245 <B>0x00000000</B>
108246 </TD>
108247 <TD width=35% BGCOLOR=#FBF5EF>
108248 <B>--</B>
108249 </TD>
108250 </TR>
108251 </TABLE>
108252 <P>
108253 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108254 <TR valign="top">
108255 <TD width=15% BGCOLOR=#C0FFC0>
108256 <B>Field Name</B>
108257 </TD>
108258 <TD width=15% BGCOLOR=#C0FFC0>
108259 <B>Bits</B>
108260 </TD>
108261 <TD width=10% BGCOLOR=#C0FFC0>
108262 <B>Mask</B>
108263 </TD>
108264 <TD width=10% BGCOLOR=#C0FFC0>
108265 <B>Value</B>
108266 </TD>
108267 <TD width=15% BGCOLOR=#C0FFC0>
108268 <B>Shifted Value</B>
108269 </TD>
108270 <TD width=35% BGCOLOR=#C0FFC0>
108271 <B>Description</B>
108272 </TD>
108273 </TR>
108274 <TR valign="top">
108275 <TD width=15% BGCOLOR=#FBF5EF>
108276 <B>reg_ddrc_w_min_non_critical_x32</B>
108277 </TD>
108278 <TD width=15% BGCOLOR=#FBF5EF>
108279 <B>10:0</B>
108280 </TD>
108281 <TD width=10% BGCOLOR=#FBF5EF>
108282 <B>7ff</B>
108283 </TD>
108284 <TD width=10% BGCOLOR=#FBF5EF>
108285 <B>1</B>
108286 </TD>
108287 <TD width=15% BGCOLOR=#FBF5EF>
108288 <B>1</B>
108289 </TD>
108290 <TD width=35% BGCOLOR=#FBF5EF>
108291 <B>Number of clock cycles that the WR queue is guaranteed to be non-critical.</B>
108292 </TD>
108293 </TR>
108294 <TR valign="top">
108295 <TD width=15% BGCOLOR=#FBF5EF>
108296 <B>reg_ddrc_w_xact_run_length</B>
108297 </TD>
108298 <TD width=15% BGCOLOR=#FBF5EF>
108299 <B>14:11</B>
108300 </TD>
108301 <TD width=10% BGCOLOR=#FBF5EF>
108302 <B>7800</B>
108303 </TD>
108304 <TD width=10% BGCOLOR=#FBF5EF>
108305 <B>8</B>
108306 </TD>
108307 <TD width=15% BGCOLOR=#FBF5EF>
108308 <B>4000</B>
108309 </TD>
108310 <TD width=35% BGCOLOR=#FBF5EF>
108311 <B>Number of transactions that will be serviced once the WR queue goes critical is the smaller of this number and the number of transactions available</B>
108312 </TD>
108313 </TR>
108314 <TR valign="top">
108315 <TD width=15% BGCOLOR=#FBF5EF>
108316 <B>reg_ddrc_w_max_starve_x32</B>
108317 </TD>
108318 <TD width=15% BGCOLOR=#FBF5EF>
108319 <B>25:15</B>
108320 </TD>
108321 <TD width=10% BGCOLOR=#FBF5EF>
108322 <B>3ff8000</B>
108323 </TD>
108324 <TD width=10% BGCOLOR=#FBF5EF>
108325 <B>2</B>
108326 </TD>
108327 <TD width=15% BGCOLOR=#FBF5EF>
108328 <B>10000</B>
108329 </TD>
108330 <TD width=35% BGCOLOR=#FBF5EF>
108331 <B>Number of clocks that the Write queue can be starved before it goes critical. Unit: 32 clocks. FOR PERFORMANCE ONLY.</B>
108332 </TD>
108333 </TR>
108334 <TR valign="top">
108335 <TD width=15% BGCOLOR=#C0C0C0>
108336 <B>WR_reg@0XF8006010</B>
108337 </TD>
108338 <TD width=15% BGCOLOR=#C0C0C0>
108339 <B>31:0</B>
108340 </TD>
108341 <TD width=10% BGCOLOR=#C0C0C0>
108342 <B>3ffffff</B>
108343 </TD>
108344 <TD width=10% BGCOLOR=#C0C0C0>
108345 <B></B>
108346 </TD>
108347 <TD width=15% BGCOLOR=#C0C0C0>
108348 <B>14001</B>
108349 </TD>
108350 <TD width=35% BGCOLOR=#C0C0C0>
108351 <B>WR Queue control register</B>
108352 </TD>
108353 </TR>
108354 </TABLE>
108355 <P>
108356 <H2><a name="DRAM_param_reg0">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg0</a></H2>
108357 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108358 <TR valign="top">
108359 <TD width=15% BGCOLOR=#FFFF00>
108360 <B>Register Name</B>
108361 </TD>
108362 <TD width=15% BGCOLOR=#FFFF00>
108363 <B>Address</B>
108364 </TD>
108365 <TD width=10% BGCOLOR=#FFFF00>
108366 <B>Width</B>
108367 </TD>
108368 <TD width=10% BGCOLOR=#FFFF00>
108369 <B>Type</B>
108370 </TD>
108371 <TD width=15% BGCOLOR=#FFFF00>
108372 <B>Reset Value</B>
108373 </TD>
108374 <TD width=35% BGCOLOR=#FFFF00>
108375 <B>Description</B>
108376 </TD>
108377 </TR>
108378 <TR valign="top">
108379 <TD width=15% BGCOLOR=#FBF5EF>
108380 <B>DRAM_param_reg0</B>
108381 </TD>
108382 <TD width=15% BGCOLOR=#FBF5EF>
108383 <B>0XF8006014</B>
108384 </TD>
108385 <TD width=10% BGCOLOR=#FBF5EF>
108386 <B>32</B>
108387 </TD>
108388 <TD width=10% BGCOLOR=#FBF5EF>
108389 <B>rw</B>
108390 </TD>
108391 <TD width=15% BGCOLOR=#FBF5EF>
108392 <B>0x00000000</B>
108393 </TD>
108394 <TD width=35% BGCOLOR=#FBF5EF>
108395 <B>--</B>
108396 </TD>
108397 </TR>
108398 </TABLE>
108399 <P>
108400 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108401 <TR valign="top">
108402 <TD width=15% BGCOLOR=#C0FFC0>
108403 <B>Field Name</B>
108404 </TD>
108405 <TD width=15% BGCOLOR=#C0FFC0>
108406 <B>Bits</B>
108407 </TD>
108408 <TD width=10% BGCOLOR=#C0FFC0>
108409 <B>Mask</B>
108410 </TD>
108411 <TD width=10% BGCOLOR=#C0FFC0>
108412 <B>Value</B>
108413 </TD>
108414 <TD width=15% BGCOLOR=#C0FFC0>
108415 <B>Shifted Value</B>
108416 </TD>
108417 <TD width=35% BGCOLOR=#C0FFC0>
108418 <B>Description</B>
108419 </TD>
108420 </TR>
108421 <TR valign="top">
108422 <TD width=15% BGCOLOR=#FBF5EF>
108423 <B>reg_ddrc_t_rc</B>
108424 </TD>
108425 <TD width=15% BGCOLOR=#FBF5EF>
108426 <B>5:0</B>
108427 </TD>
108428 <TD width=10% BGCOLOR=#FBF5EF>
108429 <B>3f</B>
108430 </TD>
108431 <TD width=10% BGCOLOR=#FBF5EF>
108432 <B>1b</B>
108433 </TD>
108434 <TD width=15% BGCOLOR=#FBF5EF>
108435 <B>1b</B>
108436 </TD>
108437 <TD width=35% BGCOLOR=#FBF5EF>
108438 <B>tRC - Min time between activates to same bank (spec: 65 ns for DDR2-400 and smaller for faster parts). DRAM RELATED. Default value is set for DDR3.</B>
108439 </TD>
108440 </TR>
108441 <TR valign="top">
108442 <TD width=15% BGCOLOR=#FBF5EF>
108443 <B>reg_ddrc_t_rfc_min</B>
108444 </TD>
108445 <TD width=15% BGCOLOR=#FBF5EF>
108446 <B>13:6</B>
108447 </TD>
108448 <TD width=10% BGCOLOR=#FBF5EF>
108449 <B>3fc0</B>
108450 </TD>
108451 <TD width=10% BGCOLOR=#FBF5EF>
108452 <B>56</B>
108453 </TD>
108454 <TD width=15% BGCOLOR=#FBF5EF>
108455 <B>1580</B>
108456 </TD>
108457 <TD width=35% BGCOLOR=#FBF5EF>
108458 <B>tRFC(min) - Minimum time from refresh to refresh or activate (spec: 75ns to 195ns). DRAM RELATED. Default value is set for DDR3.</B>
108459 </TD>
108460 </TR>
108461 <TR valign="top">
108462 <TD width=15% BGCOLOR=#FBF5EF>
108463 <B>reg_ddrc_post_selfref_gap_x32</B>
108464 </TD>
108465 <TD width=15% BGCOLOR=#FBF5EF>
108466 <B>20:14</B>
108467 </TD>
108468 <TD width=10% BGCOLOR=#FBF5EF>
108469 <B>1fc000</B>
108470 </TD>
108471 <TD width=10% BGCOLOR=#FBF5EF>
108472 <B>10</B>
108473 </TD>
108474 <TD width=15% BGCOLOR=#FBF5EF>
108475 <B>40000</B>
108476 </TD>
108477 <TD width=35% BGCOLOR=#FBF5EF>
108478 <B>Minimum time to wait after coming out of self refresh before doing anything. This must be bigger than all the constraints that exist. (spec: Maximum of tXSNR and tXSRD and tXSDLL which is 512 clocks). Unit: in multiples of 32 clocks DRAM RELATED</B>
108479 </TD>
108480 </TR>
108481 <TR valign="top">
108482 <TD width=15% BGCOLOR=#C0C0C0>
108483 <B>DRAM_param_reg0@0XF8006014</B>
108484 </TD>
108485 <TD width=15% BGCOLOR=#C0C0C0>
108486 <B>31:0</B>
108487 </TD>
108488 <TD width=10% BGCOLOR=#C0C0C0>
108489 <B>1fffff</B>
108490 </TD>
108491 <TD width=10% BGCOLOR=#C0C0C0>
108492 <B></B>
108493 </TD>
108494 <TD width=15% BGCOLOR=#C0C0C0>
108495 <B>4159b</B>
108496 </TD>
108497 <TD width=35% BGCOLOR=#C0C0C0>
108498 <B>DRAM Parameters register 0</B>
108499 </TD>
108500 </TR>
108501 </TABLE>
108502 <P>
108503 <H2><a name="DRAM_param_reg1">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg1</a></H2>
108504 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108505 <TR valign="top">
108506 <TD width=15% BGCOLOR=#FFFF00>
108507 <B>Register Name</B>
108508 </TD>
108509 <TD width=15% BGCOLOR=#FFFF00>
108510 <B>Address</B>
108511 </TD>
108512 <TD width=10% BGCOLOR=#FFFF00>
108513 <B>Width</B>
108514 </TD>
108515 <TD width=10% BGCOLOR=#FFFF00>
108516 <B>Type</B>
108517 </TD>
108518 <TD width=15% BGCOLOR=#FFFF00>
108519 <B>Reset Value</B>
108520 </TD>
108521 <TD width=35% BGCOLOR=#FFFF00>
108522 <B>Description</B>
108523 </TD>
108524 </TR>
108525 <TR valign="top">
108526 <TD width=15% BGCOLOR=#FBF5EF>
108527 <B>DRAM_param_reg1</B>
108528 </TD>
108529 <TD width=15% BGCOLOR=#FBF5EF>
108530 <B>0XF8006018</B>
108531 </TD>
108532 <TD width=10% BGCOLOR=#FBF5EF>
108533 <B>32</B>
108534 </TD>
108535 <TD width=10% BGCOLOR=#FBF5EF>
108536 <B>rw</B>
108537 </TD>
108538 <TD width=15% BGCOLOR=#FBF5EF>
108539 <B>0x00000000</B>
108540 </TD>
108541 <TD width=35% BGCOLOR=#FBF5EF>
108542 <B>--</B>
108543 </TD>
108544 </TR>
108545 </TABLE>
108546 <P>
108547 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108548 <TR valign="top">
108549 <TD width=15% BGCOLOR=#C0FFC0>
108550 <B>Field Name</B>
108551 </TD>
108552 <TD width=15% BGCOLOR=#C0FFC0>
108553 <B>Bits</B>
108554 </TD>
108555 <TD width=10% BGCOLOR=#C0FFC0>
108556 <B>Mask</B>
108557 </TD>
108558 <TD width=10% BGCOLOR=#C0FFC0>
108559 <B>Value</B>
108560 </TD>
108561 <TD width=15% BGCOLOR=#C0FFC0>
108562 <B>Shifted Value</B>
108563 </TD>
108564 <TD width=35% BGCOLOR=#C0FFC0>
108565 <B>Description</B>
108566 </TD>
108567 </TR>
108568 <TR valign="top">
108569 <TD width=15% BGCOLOR=#FBF5EF>
108570 <B>reg_ddrc_wr2pre</B>
108571 </TD>
108572 <TD width=15% BGCOLOR=#FBF5EF>
108573 <B>4:0</B>
108574 </TD>
108575 <TD width=10% BGCOLOR=#FBF5EF>
108576 <B>1f</B>
108577 </TD>
108578 <TD width=10% BGCOLOR=#FBF5EF>
108579 <B>12</B>
108580 </TD>
108581 <TD width=15% BGCOLOR=#FBF5EF>
108582 <B>12</B>
108583 </TD>
108584 <TD width=35% BGCOLOR=#FBF5EF>
108585 <B>Minimum time between write and precharge to same bank Non-LPDDR2 -> WL + BL/2 + tWR LPDDR2 -> WL + BL/2 + tWR + 1 Unit: Clocks where, WL = write latency. BL = burst length. This must match the value programmed in the BL bit of the mode register to the DRAM. BST is not supported at present. tWR = write recovery time. This comes directly from the DRAM specs.</B>
108586 </TD>
108587 </TR>
108588 <TR valign="top">
108589 <TD width=15% BGCOLOR=#FBF5EF>
108590 <B>reg_ddrc_powerdown_to_x32</B>
108591 </TD>
108592 <TD width=15% BGCOLOR=#FBF5EF>
108593 <B>9:5</B>
108594 </TD>
108595 <TD width=10% BGCOLOR=#FBF5EF>
108596 <B>3e0</B>
108597 </TD>
108598 <TD width=10% BGCOLOR=#FBF5EF>
108599 <B>6</B>
108600 </TD>
108601 <TD width=15% BGCOLOR=#FBF5EF>
108602 <B>c0</B>
108603 </TD>
108604 <TD width=35% BGCOLOR=#FBF5EF>
108605 <B>After this many clocks of NOP or DESELECT the controller will put the DRAM into power down. This must be enabled in the Master Control Register. Unit: Multiples of 32 clocks.</B>
108606 </TD>
108607 </TR>
108608 <TR valign="top">
108609 <TD width=15% BGCOLOR=#FBF5EF>
108610 <B>reg_ddrc_t_faw</B>
108611 </TD>
108612 <TD width=15% BGCOLOR=#FBF5EF>
108613 <B>15:10</B>
108614 </TD>
108615 <TD width=10% BGCOLOR=#FBF5EF>
108616 <B>fc00</B>
108617 </TD>
108618 <TD width=10% BGCOLOR=#FBF5EF>
108619 <B>10</B>
108620 </TD>
108621 <TD width=15% BGCOLOR=#FBF5EF>
108622 <B>4000</B>
108623 </TD>
108624 <TD width=35% BGCOLOR=#FBF5EF>
108625 <B>tFAW - At most 4 banks must be activated in a rolling window of tFAW cycles. Unit: clocks DRAM RELATED.</B>
108626 </TD>
108627 </TR>
108628 <TR valign="top">
108629 <TD width=15% BGCOLOR=#FBF5EF>
108630 <B>reg_ddrc_t_ras_max</B>
108631 </TD>
108632 <TD width=15% BGCOLOR=#FBF5EF>
108633 <B>21:16</B>
108634 </TD>
108635 <TD width=10% BGCOLOR=#FBF5EF>
108636 <B>3f0000</B>
108637 </TD>
108638 <TD width=10% BGCOLOR=#FBF5EF>
108639 <B>24</B>
108640 </TD>
108641 <TD width=15% BGCOLOR=#FBF5EF>
108642 <B>240000</B>
108643 </TD>
108644 <TD width=35% BGCOLOR=#FBF5EF>
108645 <B>tRAS(max) - Maximum time between activate and precharge to same bank. Maximum time that a page can be kept open (spec: 70 us). If this is zero. The page is closed after each transaction. Unit: Multiples of 1024 clocks DRAM RELATED.</B>
108646 </TD>
108647 </TR>
108648 <TR valign="top">
108649 <TD width=15% BGCOLOR=#FBF5EF>
108650 <B>reg_ddrc_t_ras_min</B>
108651 </TD>
108652 <TD width=15% BGCOLOR=#FBF5EF>
108653 <B>26:22</B>
108654 </TD>
108655 <TD width=10% BGCOLOR=#FBF5EF>
108656 <B>7c00000</B>
108657 </TD>
108658 <TD width=10% BGCOLOR=#FBF5EF>
108659 <B>14</B>
108660 </TD>
108661 <TD width=15% BGCOLOR=#FBF5EF>
108662 <B>5000000</B>
108663 </TD>
108664 <TD width=35% BGCOLOR=#FBF5EF>
108665 <B>tRAS(min) - Minimum time between activate and precharge to the same bank(spec: 45 ns). Unit: clocks DRAM RELATED. Default value is set for DDR3.</B>
108666 </TD>
108667 </TR>
108668 <TR valign="top">
108669 <TD width=15% BGCOLOR=#FBF5EF>
108670 <B>reg_ddrc_t_cke</B>
108671 </TD>
108672 <TD width=15% BGCOLOR=#FBF5EF>
108673 <B>31:28</B>
108674 </TD>
108675 <TD width=10% BGCOLOR=#FBF5EF>
108676 <B>f0000000</B>
108677 </TD>
108678 <TD width=10% BGCOLOR=#FBF5EF>
108679 <B>4</B>
108680 </TD>
108681 <TD width=15% BGCOLOR=#FBF5EF>
108682 <B>40000000</B>
108683 </TD>
108684 <TD width=35% BGCOLOR=#FBF5EF>
108685 <B>Minimum number of cycles of CKE HIGH/LOW during power down and self refresh. LPDDR2 mode: Set this to the larger of tCKE or tCKESR. Non-LPDDR2 designs: Set this to tCKE value. Unit: clocks.</B>
108686 </TD>
108687 </TR>
108688 <TR valign="top">
108689 <TD width=15% BGCOLOR=#C0C0C0>
108690 <B>DRAM_param_reg1@0XF8006018</B>
108691 </TD>
108692 <TD width=15% BGCOLOR=#C0C0C0>
108693 <B>31:0</B>
108694 </TD>
108695 <TD width=10% BGCOLOR=#C0C0C0>
108696 <B>f7ffffff</B>
108697 </TD>
108698 <TD width=10% BGCOLOR=#C0C0C0>
108699 <B></B>
108700 </TD>
108701 <TD width=15% BGCOLOR=#C0C0C0>
108702 <B>452440d2</B>
108703 </TD>
108704 <TD width=35% BGCOLOR=#C0C0C0>
108705 <B>DRAM Parameters register 1</B>
108706 </TD>
108707 </TR>
108708 </TABLE>
108709 <P>
108710 <H2><a name="DRAM_param_reg2">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg2</a></H2>
108711 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108712 <TR valign="top">
108713 <TD width=15% BGCOLOR=#FFFF00>
108714 <B>Register Name</B>
108715 </TD>
108716 <TD width=15% BGCOLOR=#FFFF00>
108717 <B>Address</B>
108718 </TD>
108719 <TD width=10% BGCOLOR=#FFFF00>
108720 <B>Width</B>
108721 </TD>
108722 <TD width=10% BGCOLOR=#FFFF00>
108723 <B>Type</B>
108724 </TD>
108725 <TD width=15% BGCOLOR=#FFFF00>
108726 <B>Reset Value</B>
108727 </TD>
108728 <TD width=35% BGCOLOR=#FFFF00>
108729 <B>Description</B>
108730 </TD>
108731 </TR>
108732 <TR valign="top">
108733 <TD width=15% BGCOLOR=#FBF5EF>
108734 <B>DRAM_param_reg2</B>
108735 </TD>
108736 <TD width=15% BGCOLOR=#FBF5EF>
108737 <B>0XF800601C</B>
108738 </TD>
108739 <TD width=10% BGCOLOR=#FBF5EF>
108740 <B>32</B>
108741 </TD>
108742 <TD width=10% BGCOLOR=#FBF5EF>
108743 <B>rw</B>
108744 </TD>
108745 <TD width=15% BGCOLOR=#FBF5EF>
108746 <B>0x00000000</B>
108747 </TD>
108748 <TD width=35% BGCOLOR=#FBF5EF>
108749 <B>--</B>
108750 </TD>
108751 </TR>
108752 </TABLE>
108753 <P>
108754 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108755 <TR valign="top">
108756 <TD width=15% BGCOLOR=#C0FFC0>
108757 <B>Field Name</B>
108758 </TD>
108759 <TD width=15% BGCOLOR=#C0FFC0>
108760 <B>Bits</B>
108761 </TD>
108762 <TD width=10% BGCOLOR=#C0FFC0>
108763 <B>Mask</B>
108764 </TD>
108765 <TD width=10% BGCOLOR=#C0FFC0>
108766 <B>Value</B>
108767 </TD>
108768 <TD width=15% BGCOLOR=#C0FFC0>
108769 <B>Shifted Value</B>
108770 </TD>
108771 <TD width=35% BGCOLOR=#C0FFC0>
108772 <B>Description</B>
108773 </TD>
108774 </TR>
108775 <TR valign="top">
108776 <TD width=15% BGCOLOR=#FBF5EF>
108777 <B>reg_ddrc_write_latency</B>
108778 </TD>
108779 <TD width=15% BGCOLOR=#FBF5EF>
108780 <B>4:0</B>
108781 </TD>
108782 <TD width=10% BGCOLOR=#FBF5EF>
108783 <B>1f</B>
108784 </TD>
108785 <TD width=10% BGCOLOR=#FBF5EF>
108786 <B>5</B>
108787 </TD>
108788 <TD width=15% BGCOLOR=#FBF5EF>
108789 <B>5</B>
108790 </TD>
108791 <TD width=35% BGCOLOR=#FBF5EF>
108792 <B>Time from write command to write data on DDRC to PHY Interface. (PHY adds an extra flop delay on the write data path; hence this value is one less than the write latency of the DRAM device itself). DDR2/3 -> WL -1 LPDDR -> 1 LPDDR2 ->WL Where WL = Write Latency of DRAM DRAM RELATED.</B>
108793 </TD>
108794 </TR>
108795 <TR valign="top">
108796 <TD width=15% BGCOLOR=#FBF5EF>
108797 <B>reg_ddrc_rd2wr</B>
108798 </TD>
108799 <TD width=15% BGCOLOR=#FBF5EF>
108800 <B>9:5</B>
108801 </TD>
108802 <TD width=10% BGCOLOR=#FBF5EF>
108803 <B>3e0</B>
108804 </TD>
108805 <TD width=10% BGCOLOR=#FBF5EF>
108806 <B>7</B>
108807 </TD>
108808 <TD width=15% BGCOLOR=#FBF5EF>
108809 <B>e0</B>
108810 </TD>
108811 <TD width=35% BGCOLOR=#FBF5EF>
108812 <B>Minimum time from read command to write command. Include time for bus turnaround and all per-bank, per-rank, and global constraints. non-LPDDR2 -> RL + BL/2 + 2 - WL LPDDR2 -> RL + BL/2 + RU(tDQSCKmax / tCK) + 1 - WL Write Pre-amble and DQ/DQS jitter timer is included in the above equation. DRAM RELATED.</B>
108813 </TD>
108814 </TR>
108815 <TR valign="top">
108816 <TD width=15% BGCOLOR=#FBF5EF>
108817 <B>reg_ddrc_wr2rd</B>
108818 </TD>
108819 <TD width=15% BGCOLOR=#FBF5EF>
108820 <B>14:10</B>
108821 </TD>
108822 <TD width=10% BGCOLOR=#FBF5EF>
108823 <B>7c00</B>
108824 </TD>
108825 <TD width=10% BGCOLOR=#FBF5EF>
108826 <B>e</B>
108827 </TD>
108828 <TD width=15% BGCOLOR=#FBF5EF>
108829 <B>3800</B>
108830 </TD>
108831 <TD width=35% BGCOLOR=#FBF5EF>
108832 <B>Minimum time from write command to read command. Includes time for bus turnaround and recovery times and all per-bank, per-rank, and global constraints. non-LPDDR2 -> WL + tWTR + BL/2 LPDDR2 -> WL + tWTR + BL/2 + 1 Unit: clocks. Where, WL = Write latency, BL = burst length. This should match the value. Programmed in the BL bit of the mode register to the DRAM. tWTR = internal WRITE to READ command delay. This comes directly from the DRAM specs.</B>
108833 </TD>
108834 </TR>
108835 <TR valign="top">
108836 <TD width=15% BGCOLOR=#FBF5EF>
108837 <B>reg_ddrc_t_xp</B>
108838 </TD>
108839 <TD width=15% BGCOLOR=#FBF5EF>
108840 <B>19:15</B>
108841 </TD>
108842 <TD width=10% BGCOLOR=#FBF5EF>
108843 <B>f8000</B>
108844 </TD>
108845 <TD width=10% BGCOLOR=#FBF5EF>
108846 <B>4</B>
108847 </TD>
108848 <TD width=15% BGCOLOR=#FBF5EF>
108849 <B>20000</B>
108850 </TD>
108851 <TD width=35% BGCOLOR=#FBF5EF>
108852 <B>tXP: Minimum time after power down exit to any operation. DRAM RELATED.</B>
108853 </TD>
108854 </TR>
108855 <TR valign="top">
108856 <TD width=15% BGCOLOR=#FBF5EF>
108857 <B>reg_ddrc_pad_pd</B>
108858 </TD>
108859 <TD width=15% BGCOLOR=#FBF5EF>
108860 <B>22:20</B>
108861 </TD>
108862 <TD width=10% BGCOLOR=#FBF5EF>
108863 <B>700000</B>
108864 </TD>
108865 <TD width=10% BGCOLOR=#FBF5EF>
108866 <B>0</B>
108867 </TD>
108868 <TD width=15% BGCOLOR=#FBF5EF>
108869 <B>0</B>
108870 </TD>
108871 <TD width=35% BGCOLOR=#FBF5EF>
108872 <B>If pads have a power-saving mode, this is the greater of the time for the pads to enter power down or the time for the pads to exit power down. Used only in non-DFI designs. Unit: clocks.</B>
108873 </TD>
108874 </TR>
108875 <TR valign="top">
108876 <TD width=15% BGCOLOR=#FBF5EF>
108877 <B>reg_ddrc_rd2pre</B>
108878 </TD>
108879 <TD width=15% BGCOLOR=#FBF5EF>
108880 <B>27:23</B>
108881 </TD>
108882 <TD width=10% BGCOLOR=#FBF5EF>
108883 <B>f800000</B>
108884 </TD>
108885 <TD width=10% BGCOLOR=#FBF5EF>
108886 <B>4</B>
108887 </TD>
108888 <TD width=15% BGCOLOR=#FBF5EF>
108889 <B>2000000</B>
108890 </TD>
108891 <TD width=35% BGCOLOR=#FBF5EF>
108892 <B>Minimum time from read to precharge of same bank DDR2 -> AL + BL/2 + max(tRTP, 2) - 2 DDR3 -> AL + max (tRTP, 4) mDDR -> BL/2 LPDDR2 -> BL/2 + tRTP - 1 AL = Additive Latency BL = DRAM Burst Length tRTP = value from spec DRAM RELATED</B>
108893 </TD>
108894 </TR>
108895 <TR valign="top">
108896 <TD width=15% BGCOLOR=#FBF5EF>
108897 <B>reg_ddrc_t_rcd</B>
108898 </TD>
108899 <TD width=15% BGCOLOR=#FBF5EF>
108900 <B>31:28</B>
108901 </TD>
108902 <TD width=10% BGCOLOR=#FBF5EF>
108903 <B>f0000000</B>
108904 </TD>
108905 <TD width=10% BGCOLOR=#FBF5EF>
108906 <B>7</B>
108907 </TD>
108908 <TD width=15% BGCOLOR=#FBF5EF>
108909 <B>70000000</B>
108910 </TD>
108911 <TD width=35% BGCOLOR=#FBF5EF>
108912 <B>tRCD - AL Minimum time from activate to read or write command to same bank Min value for this is 1. AL = Additive Latency DRAM RELATED</B>
108913 </TD>
108914 </TR>
108915 <TR valign="top">
108916 <TD width=15% BGCOLOR=#C0C0C0>
108917 <B>DRAM_param_reg2@0XF800601C</B>
108918 </TD>
108919 <TD width=15% BGCOLOR=#C0C0C0>
108920 <B>31:0</B>
108921 </TD>
108922 <TD width=10% BGCOLOR=#C0C0C0>
108923 <B>ffffffff</B>
108924 </TD>
108925 <TD width=10% BGCOLOR=#C0C0C0>
108926 <B></B>
108927 </TD>
108928 <TD width=15% BGCOLOR=#C0C0C0>
108929 <B>720238e5</B>
108930 </TD>
108931 <TD width=35% BGCOLOR=#C0C0C0>
108932 <B>DRAM Parameters register 2</B>
108933 </TD>
108934 </TR>
108935 </TABLE>
108936 <P>
108937 <H2><a name="DRAM_param_reg3">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg3</a></H2>
108938 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108939 <TR valign="top">
108940 <TD width=15% BGCOLOR=#FFFF00>
108941 <B>Register Name</B>
108942 </TD>
108943 <TD width=15% BGCOLOR=#FFFF00>
108944 <B>Address</B>
108945 </TD>
108946 <TD width=10% BGCOLOR=#FFFF00>
108947 <B>Width</B>
108948 </TD>
108949 <TD width=10% BGCOLOR=#FFFF00>
108950 <B>Type</B>
108951 </TD>
108952 <TD width=15% BGCOLOR=#FFFF00>
108953 <B>Reset Value</B>
108954 </TD>
108955 <TD width=35% BGCOLOR=#FFFF00>
108956 <B>Description</B>
108957 </TD>
108958 </TR>
108959 <TR valign="top">
108960 <TD width=15% BGCOLOR=#FBF5EF>
108961 <B>DRAM_param_reg3</B>
108962 </TD>
108963 <TD width=15% BGCOLOR=#FBF5EF>
108964 <B>0XF8006020</B>
108965 </TD>
108966 <TD width=10% BGCOLOR=#FBF5EF>
108967 <B>32</B>
108968 </TD>
108969 <TD width=10% BGCOLOR=#FBF5EF>
108970 <B>rw</B>
108971 </TD>
108972 <TD width=15% BGCOLOR=#FBF5EF>
108973 <B>0x00000000</B>
108974 </TD>
108975 <TD width=35% BGCOLOR=#FBF5EF>
108976 <B>--</B>
108977 </TD>
108978 </TR>
108979 </TABLE>
108980 <P>
108981 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
108982 <TR valign="top">
108983 <TD width=15% BGCOLOR=#C0FFC0>
108984 <B>Field Name</B>
108985 </TD>
108986 <TD width=15% BGCOLOR=#C0FFC0>
108987 <B>Bits</B>
108988 </TD>
108989 <TD width=10% BGCOLOR=#C0FFC0>
108990 <B>Mask</B>
108991 </TD>
108992 <TD width=10% BGCOLOR=#C0FFC0>
108993 <B>Value</B>
108994 </TD>
108995 <TD width=15% BGCOLOR=#C0FFC0>
108996 <B>Shifted Value</B>
108997 </TD>
108998 <TD width=35% BGCOLOR=#C0FFC0>
108999 <B>Description</B>
109000 </TD>
109001 </TR>
109002 <TR valign="top">
109003 <TD width=15% BGCOLOR=#FBF5EF>
109004 <B>reg_ddrc_t_ccd</B>
109005 </TD>
109006 <TD width=15% BGCOLOR=#FBF5EF>
109007 <B>4:2</B>
109008 </TD>
109009 <TD width=10% BGCOLOR=#FBF5EF>
109010 <B>1c</B>
109011 </TD>
109012 <TD width=10% BGCOLOR=#FBF5EF>
109013 <B>4</B>
109014 </TD>
109015 <TD width=15% BGCOLOR=#FBF5EF>
109016 <B>10</B>
109017 </TD>
109018 <TD width=35% BGCOLOR=#FBF5EF>
109019 <B>tCCD - Minimum time between two reads or two writes (from bank a to bank b) is this value + 1 DRAM RELATED</B>
109020 </TD>
109021 </TR>
109022 <TR valign="top">
109023 <TD width=15% BGCOLOR=#FBF5EF>
109024 <B>reg_ddrc_t_rrd</B>
109025 </TD>
109026 <TD width=15% BGCOLOR=#FBF5EF>
109027 <B>7:5</B>
109028 </TD>
109029 <TD width=10% BGCOLOR=#FBF5EF>
109030 <B>e0</B>
109031 </TD>
109032 <TD width=10% BGCOLOR=#FBF5EF>
109033 <B>4</B>
109034 </TD>
109035 <TD width=15% BGCOLOR=#FBF5EF>
109036 <B>80</B>
109037 </TD>
109038 <TD width=35% BGCOLOR=#FBF5EF>
109039 <B>tRRD - Minimum time between activates from bank a to bank b. (spec: 10ns or less) DRAM RELATED</B>
109040 </TD>
109041 </TR>
109042 <TR valign="top">
109043 <TD width=15% BGCOLOR=#FBF5EF>
109044 <B>reg_ddrc_refresh_margin</B>
109045 </TD>
109046 <TD width=15% BGCOLOR=#FBF5EF>
109047 <B>11:8</B>
109048 </TD>
109049 <TD width=10% BGCOLOR=#FBF5EF>
109050 <B>f00</B>
109051 </TD>
109052 <TD width=10% BGCOLOR=#FBF5EF>
109053 <B>2</B>
109054 </TD>
109055 <TD width=15% BGCOLOR=#FBF5EF>
109056 <B>200</B>
109057 </TD>
109058 <TD width=35% BGCOLOR=#FBF5EF>
109059 <B>Issue critical refresh or page close this many cycles before the critical refresh or page timer expires. It is recommended that this not be changed from the default value.</B>
109060 </TD>
109061 </TR>
109062 <TR valign="top">
109063 <TD width=15% BGCOLOR=#FBF5EF>
109064 <B>reg_ddrc_t_rp</B>
109065 </TD>
109066 <TD width=15% BGCOLOR=#FBF5EF>
109067 <B>15:12</B>
109068 </TD>
109069 <TD width=10% BGCOLOR=#FBF5EF>
109070 <B>f000</B>
109071 </TD>
109072 <TD width=10% BGCOLOR=#FBF5EF>
109073 <B>7</B>
109074 </TD>
109075 <TD width=15% BGCOLOR=#FBF5EF>
109076 <B>7000</B>
109077 </TD>
109078 <TD width=35% BGCOLOR=#FBF5EF>
109079 <B>tRP - Minimum time from precharge to activate of same bank. DRAM RELATED</B>
109080 </TD>
109081 </TR>
109082 <TR valign="top">
109083 <TD width=15% BGCOLOR=#FBF5EF>
109084 <B>reg_ddrc_refresh_to_x32</B>
109085 </TD>
109086 <TD width=15% BGCOLOR=#FBF5EF>
109087 <B>20:16</B>
109088 </TD>
109089 <TD width=10% BGCOLOR=#FBF5EF>
109090 <B>1f0000</B>
109091 </TD>
109092 <TD width=10% BGCOLOR=#FBF5EF>
109093 <B>8</B>
109094 </TD>
109095 <TD width=15% BGCOLOR=#FBF5EF>
109096 <B>80000</B>
109097 </TD>
109098 <TD width=35% BGCOLOR=#FBF5EF>
109099 <B>If the refresh timer (tRFC_nom, as known as tREFI) has expired at least once, but it has not expired burst_of_N_refresh times yet, then a 'speculative refresh' may be performed. A speculative refresh is a refresh performed at a time when refresh would be useful, but before it is absolutely required. When the DRAM bus is idle for a period of time determined by this refresh idle timeout and the refresh timer has expired at least once since the last refresh, then a 'speculative refresh' will be performed. Speculative refreshes will continue successively until there are no refreshes pending or until new reads or writes are issued to the controller.</B>
109100 </TD>
109101 </TR>
109102 <TR valign="top">
109103 <TD width=15% BGCOLOR=#FBF5EF>
109104 <B>reg_ddrc_sdram</B>
109105 </TD>
109106 <TD width=15% BGCOLOR=#FBF5EF>
109107 <B>21:21</B>
109108 </TD>
109109 <TD width=10% BGCOLOR=#FBF5EF>
109110 <B>200000</B>
109111 </TD>
109112 <TD width=10% BGCOLOR=#FBF5EF>
109113 <B>1</B>
109114 </TD>
109115 <TD width=15% BGCOLOR=#FBF5EF>
109116 <B>200000</B>
109117 </TD>
109118 <TD width=35% BGCOLOR=#FBF5EF>
109119 <B>1 = sdram device 0 = non-sdram device</B>
109120 </TD>
109121 </TR>
109122 <TR valign="top">
109123 <TD width=15% BGCOLOR=#FBF5EF>
109124 <B>reg_ddrc_mobile</B>
109125 </TD>
109126 <TD width=15% BGCOLOR=#FBF5EF>
109127 <B>22:22</B>
109128 </TD>
109129 <TD width=10% BGCOLOR=#FBF5EF>
109130 <B>400000</B>
109131 </TD>
109132 <TD width=10% BGCOLOR=#FBF5EF>
109133 <B>0</B>
109134 </TD>
109135 <TD width=15% BGCOLOR=#FBF5EF>
109136 <B>0</B>
109137 </TD>
109138 <TD width=35% BGCOLOR=#FBF5EF>
109139 <B>1= mobile/LPDDR DRAM device in use. 0=non-mobile DRAM device in use.</B>
109140 </TD>
109141 </TR>
109142 <TR valign="top">
109143 <TD width=15% BGCOLOR=#FBF5EF>
109144 <B>reg_ddrc_clock_stop_en</B>
109145 </TD>
109146 <TD width=15% BGCOLOR=#FBF5EF>
109147 <B>23:23</B>
109148 </TD>
109149 <TD width=10% BGCOLOR=#FBF5EF>
109150 <B>800000</B>
109151 </TD>
109152 <TD width=10% BGCOLOR=#FBF5EF>
109153 <B>0</B>
109154 </TD>
109155 <TD width=15% BGCOLOR=#FBF5EF>
109156 <B>0</B>
109157 </TD>
109158 <TD width=35% BGCOLOR=#FBF5EF>
109159 <B>1=enable the assertion of stop_clk to the PHY whenever a clock is not required by LPDDR/ LPDDR2. 0=stop_clk will never be asserted. Note: This is only present for implementations supporting LPDDR/LPDDR2 devices.</B>
109160 </TD>
109161 </TR>
109162 <TR valign="top">
109163 <TD width=15% BGCOLOR=#FBF5EF>
109164 <B>reg_ddrc_read_latency</B>
109165 </TD>
109166 <TD width=15% BGCOLOR=#FBF5EF>
109167 <B>28:24</B>
109168 </TD>
109169 <TD width=10% BGCOLOR=#FBF5EF>
109170 <B>1f000000</B>
109171 </TD>
109172 <TD width=10% BGCOLOR=#FBF5EF>
109173 <B>7</B>
109174 </TD>
109175 <TD width=15% BGCOLOR=#FBF5EF>
109176 <B>7000000</B>
109177 </TD>
109178 <TD width=35% BGCOLOR=#FBF5EF>
109179 <B>Set to RL. Time from Read command to Read data on DRAM interface. Unit: clocks This signal is present for designs supporting LPDDR/LPDDR2 DRAM only. It is used to calculate when DRAM clock may be stopped. RL = Read Latency of DRAM Note: This signal is present for designs supporting LPDDR/LPDDR2 DRAM only. It is used to calculate when DRAM clock may be stopped.</B>
109180 </TD>
109181 </TR>
109182 <TR valign="top">
109183 <TD width=15% BGCOLOR=#FBF5EF>
109184 <B>reg_phy_mode_ddr1_ddr2</B>
109185 </TD>
109186 <TD width=15% BGCOLOR=#FBF5EF>
109187 <B>29:29</B>
109188 </TD>
109189 <TD width=10% BGCOLOR=#FBF5EF>
109190 <B>20000000</B>
109191 </TD>
109192 <TD width=10% BGCOLOR=#FBF5EF>
109193 <B>1</B>
109194 </TD>
109195 <TD width=15% BGCOLOR=#FBF5EF>
109196 <B>20000000</B>
109197 </TD>
109198 <TD width=35% BGCOLOR=#FBF5EF>
109199 <B>unused</B>
109200 </TD>
109201 </TR>
109202 <TR valign="top">
109203 <TD width=15% BGCOLOR=#FBF5EF>
109204 <B>reg_ddrc_dis_pad_pd</B>
109205 </TD>
109206 <TD width=15% BGCOLOR=#FBF5EF>
109207 <B>30:30</B>
109208 </TD>
109209 <TD width=10% BGCOLOR=#FBF5EF>
109210 <B>40000000</B>
109211 </TD>
109212 <TD width=10% BGCOLOR=#FBF5EF>
109213 <B>0</B>
109214 </TD>
109215 <TD width=15% BGCOLOR=#FBF5EF>
109216 <B>0</B>
109217 </TD>
109218 <TD width=35% BGCOLOR=#FBF5EF>
109219 <B>1 = disable the pad power down feature 0 = Enable the pad power down feature.</B>
109220 </TD>
109221 </TR>
109222 <TR valign="top">
109223 <TD width=15% BGCOLOR=#FBF5EF>
109224 <B>reg_ddrc_loopback</B>
109225 </TD>
109226 <TD width=15% BGCOLOR=#FBF5EF>
109227 <B>31:31</B>
109228 </TD>
109229 <TD width=10% BGCOLOR=#FBF5EF>
109230 <B>80000000</B>
109231 </TD>
109232 <TD width=10% BGCOLOR=#FBF5EF>
109233 <B>0</B>
109234 </TD>
109235 <TD width=15% BGCOLOR=#FBF5EF>
109236 <B>0</B>
109237 </TD>
109238 <TD width=35% BGCOLOR=#FBF5EF>
109239 <B>unused</B>
109240 </TD>
109241 </TR>
109242 <TR valign="top">
109243 <TD width=15% BGCOLOR=#C0C0C0>
109244 <B>DRAM_param_reg3@0XF8006020</B>
109245 </TD>
109246 <TD width=15% BGCOLOR=#C0C0C0>
109247 <B>31:0</B>
109248 </TD>
109249 <TD width=10% BGCOLOR=#C0C0C0>
109250 <B>fffffffc</B>
109251 </TD>
109252 <TD width=10% BGCOLOR=#C0C0C0>
109253 <B></B>
109254 </TD>
109255 <TD width=15% BGCOLOR=#C0C0C0>
109256 <B>27287290</B>
109257 </TD>
109258 <TD width=35% BGCOLOR=#C0C0C0>
109259 <B>DRAM Parameters register 3</B>
109260 </TD>
109261 </TR>
109262 </TABLE>
109263 <P>
109264 <H2><a name="DRAM_param_reg4">Register (<A href=#mod___slcr> slcr </A>)DRAM_param_reg4</a></H2>
109265 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
109266 <TR valign="top">
109267 <TD width=15% BGCOLOR=#FFFF00>
109268 <B>Register Name</B>
109269 </TD>
109270 <TD width=15% BGCOLOR=#FFFF00>
109271 <B>Address</B>
109272 </TD>
109273 <TD width=10% BGCOLOR=#FFFF00>
109274 <B>Width</B>
109275 </TD>
109276 <TD width=10% BGCOLOR=#FFFF00>
109277 <B>Type</B>
109278 </TD>
109279 <TD width=15% BGCOLOR=#FFFF00>
109280 <B>Reset Value</B>
109281 </TD>
109282 <TD width=35% BGCOLOR=#FFFF00>
109283 <B>Description</B>
109284 </TD>
109285 </TR>
109286 <TR valign="top">
109287 <TD width=15% BGCOLOR=#FBF5EF>
109288 <B>DRAM_param_reg4</B>
109289 </TD>
109290 <TD width=15% BGCOLOR=#FBF5EF>
109291 <B>0XF8006024</B>
109292 </TD>
109293 <TD width=10% BGCOLOR=#FBF5EF>
109294 <B>32</B>
109295 </TD>
109296 <TD width=10% BGCOLOR=#FBF5EF>
109297 <B>rw</B>
109298 </TD>
109299 <TD width=15% BGCOLOR=#FBF5EF>
109300 <B>0x00000000</B>
109301 </TD>
109302 <TD width=35% BGCOLOR=#FBF5EF>
109303 <B>--</B>
109304 </TD>
109305 </TR>
109306 </TABLE>
109307 <P>
109308 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
109309 <TR valign="top">
109310 <TD width=15% BGCOLOR=#C0FFC0>
109311 <B>Field Name</B>
109312 </TD>
109313 <TD width=15% BGCOLOR=#C0FFC0>
109314 <B>Bits</B>
109315 </TD>
109316 <TD width=10% BGCOLOR=#C0FFC0>
109317 <B>Mask</B>
109318 </TD>
109319 <TD width=10% BGCOLOR=#C0FFC0>
109320 <B>Value</B>
109321 </TD>
109322 <TD width=15% BGCOLOR=#C0FFC0>
109323 <B>Shifted Value</B>
109324 </TD>
109325 <TD width=35% BGCOLOR=#C0FFC0>
109326 <B>Description</B>
109327 </TD>
109328 </TR>
109329 <TR valign="top">
109330 <TD width=15% BGCOLOR=#FBF5EF>
109331 <B>reg_ddrc_en_2t_timing_mode</B>
109332 </TD>
109333 <TD width=15% BGCOLOR=#FBF5EF>
109334 <B>0:0</B>
109335 </TD>
109336 <TD width=10% BGCOLOR=#FBF5EF>
109337 <B>1</B>
109338 </TD>
109339 <TD width=10% BGCOLOR=#FBF5EF>
109340 <B>0</B>
109341 </TD>
109342 <TD width=15% BGCOLOR=#FBF5EF>
109343 <B>0</B>
109344 </TD>
109345 <TD width=35% BGCOLOR=#FBF5EF>
109346 <B>1 = DDRC will use 2T timing 0 = DDRC will use 1T timing</B>
109347 </TD>
109348 </TR>
109349 <TR valign="top">
109350 <TD width=15% BGCOLOR=#FBF5EF>
109351 <B>reg_ddrc_prefer_write</B>
109352 </TD>
109353 <TD width=15% BGCOLOR=#FBF5EF>
109354 <B>1:1</B>
109355 </TD>
109356 <TD width=10% BGCOLOR=#FBF5EF>
109357 <B>2</B>
109358 </TD>
109359 <TD width=10% BGCOLOR=#FBF5EF>
109360 <B>0</B>
109361 </TD>
109362 <TD width=15% BGCOLOR=#FBF5EF>
109363 <B>0</B>
109364 </TD>
109365 <TD width=35% BGCOLOR=#FBF5EF>
109366 <B>1 = Bank selector prefers writes over reads</B>
109367 </TD>
109368 </TR>
109369 <TR valign="top">
109370 <TD width=15% BGCOLOR=#FBF5EF>
109371 <B>reg_ddrc_max_rank_rd</B>
109372 </TD>
109373 <TD width=15% BGCOLOR=#FBF5EF>
109374 <B>5:2</B>
109375 </TD>
109376 <TD width=10% BGCOLOR=#FBF5EF>
109377 <B>3c</B>
109378 </TD>
109379 <TD width=10% BGCOLOR=#FBF5EF>
109380 <B>f</B>
109381 </TD>
109382 <TD width=15% BGCOLOR=#FBF5EF>
109383 <B>3c</B>
109384 </TD>
109385 <TD width=35% BGCOLOR=#FBF5EF>
109386 <B>Only present for multi-rank configurations Background: Reads to the same rank can be performed back-to-back. Reads from different ranks require additional 1-cycle latency in between (to avoid possible data bus contention). The controller arbitrates for bus access on a cycle-by-cycle basis; therefore after a read is scheduled, there is a clock cycle in which only reads from the same bank are eligible to be scheduled. This prevents reads from other ranks from having fair access to the data bus. This parameter represents the maximum number of 64-byte reads (or 32B reads in some short read cases) that can be scheduled consecutively to the same rank. After this number is reached, a 1-cycle delay is inserted by the scheduler to allow all ranks a fair opportunity to be scheduled. Higher numbers increase bandwidth utilization, lower numbers increase fairness (and hence worst-case latency). FOR PERFORMANCE ONLY.</B>
109387 </TD>
109388 </TR>
109389 <TR valign="top">
109390 <TD width=15% BGCOLOR=#FBF5EF>
109391 <B>reg_ddrc_mr_wr</B>
109392 </TD>
109393 <TD width=15% BGCOLOR=#FBF5EF>
109394 <B>6:6</B>
109395 </TD>
109396 <TD width=10% BGCOLOR=#FBF5EF>
109397 <B>40</B>
109398 </TD>
109399 <TD width=10% BGCOLOR=#FBF5EF>
109400 <B>0</B>
109401 </TD>
109402 <TD width=15% BGCOLOR=#FBF5EF>
109403 <B>0</B>
109404 </TD>
109405 <TD width=35% BGCOLOR=#FBF5EF>
109406 <B>A low to high signal on this signal will do a mode register write or read. Controller will accept this command, if this signal is detected high and 'ddrc_reg_mr_wr_busy' is detected low.</B>
109407 </TD>
109408 </TR>
109409 <TR valign="top">
109410 <TD width=15% BGCOLOR=#FBF5EF>
109411 <B>reg_ddrc_mr_addr</B>
109412 </TD>
109413 <TD width=15% BGCOLOR=#FBF5EF>
109414 <B>8:7</B>
109415 </TD>
109416 <TD width=10% BGCOLOR=#FBF5EF>
109417 <B>180</B>
109418 </TD>
109419 <TD width=10% BGCOLOR=#FBF5EF>
109420 <B>0</B>
109421 </TD>
109422 <TD width=15% BGCOLOR=#FBF5EF>
109423 <B>0</B>
109424 </TD>
109425 <TD width=35% BGCOLOR=#FBF5EF>
109426 <B>Mode register address - for non-LPDDR2 modes. This register is don't care in LPDDR2 mode 00 = MR0 01 = MR1 10 = MR2 11 = MR3</B>
109427 </TD>
109428 </TR>
109429 <TR valign="top">
109430 <TD width=15% BGCOLOR=#FBF5EF>
109431 <B>reg_ddrc_mr_data</B>
109432 </TD>
109433 <TD width=15% BGCOLOR=#FBF5EF>
109434 <B>24:9</B>
109435 </TD>
109436 <TD width=10% BGCOLOR=#FBF5EF>
109437 <B>1fffe00</B>
109438 </TD>
109439 <TD width=10% BGCOLOR=#FBF5EF>
109440 <B>0</B>
109441 </TD>
109442 <TD width=15% BGCOLOR=#FBF5EF>
109443 <B>0</B>
109444 </TD>
109445 <TD width=35% BGCOLOR=#FBF5EF>
109446 <B>Mode register write data - for non-LPDDR2 modes. For LPDDR2, these 16-bits are interpreted as Writes: \'7bMR Addr[7:0], MR Data[7:0]\'7d. Reads: \'7bMR Addr[7:0], Don't Care[7:0]\'7d</B>
109447 </TD>
109448 </TR>
109449 <TR valign="top">
109450 <TD width=15% BGCOLOR=#FBF5EF>
109451 <B>ddrc_reg_mr_wr_busy</B>
109452 </TD>
109453 <TD width=15% BGCOLOR=#FBF5EF>
109454 <B>25:25</B>
109455 </TD>
109456 <TD width=10% BGCOLOR=#FBF5EF>
109457 <B>2000000</B>
109458 </TD>
109459 <TD width=10% BGCOLOR=#FBF5EF>
109460 <B>0</B>
109461 </TD>
109462 <TD width=15% BGCOLOR=#FBF5EF>
109463 <B>0</B>
109464 </TD>
109465 <TD width=35% BGCOLOR=#FBF5EF>
109466 <B>Core must initiate a MR write / read operation only if this signal is low. This signal goes high in the clock after the controller accepts the write / read request. It goes low when (i) MR write command has been issued to the DRAM (ii) MR Read data has been returned to Controller. Any MR write / read command that is received when 'ddrc_reg_mr_wr_busy' is high is not accepted. 1 = Indicates that mode register write / read operation is in progress. 0 = Indicates that the core can initiate a mode register write / read operation.</B>
109467 </TD>
109468 </TR>
109469 <TR valign="top">
109470 <TD width=15% BGCOLOR=#FBF5EF>
109471 <B>reg_ddrc_mr_type</B>
109472 </TD>
109473 <TD width=15% BGCOLOR=#FBF5EF>
109474 <B>26:26</B>
109475 </TD>
109476 <TD width=10% BGCOLOR=#FBF5EF>
109477 <B>4000000</B>
109478 </TD>
109479 <TD width=10% BGCOLOR=#FBF5EF>
109480 <B>0</B>
109481 </TD>
109482 <TD width=15% BGCOLOR=#FBF5EF>
109483 <B>0</B>
109484 </TD>
109485 <TD width=35% BGCOLOR=#FBF5EF>
109486 <B>Indicates whether the Mode register operation is read or write 1 = read 0 = write</B>
109487 </TD>
109488 </TR>
109489 <TR valign="top">
109490 <TD width=15% BGCOLOR=#FBF5EF>
109491 <B>reg_ddrc_mr_rdata_valid</B>
109492 </TD>
109493 <TD width=15% BGCOLOR=#FBF5EF>
109494 <B>27:27</B>
109495 </TD>
109496 <TD width=10% BGCOLOR=#FBF5EF>
109497 <B>8000000</B>
109498 </TD>
109499 <TD width=10% BGCOLOR=#FBF5EF>
109500 <B>0</B>
109501 </TD>
109502 <TD width=15% BGCOLOR=#FBF5EF>
109503 <B>0</B>
109504 </TD>
109505 <TD width=35% BGCOLOR=#FBF5EF>
109506 <B>This bit indicates whether the Mode Register Read Data present at address 0xA9 is valid or not. This bit is 1'b0 by default. This bit will be cleared (1'b0), whenever a Mode Register Read command is issued. This bit will be set to 1'b1, when the Mode Register Read Data is written to register 0xA9.</B>
109507 </TD>
109508 </TR>
109509 <TR valign="top">
109510 <TD width=15% BGCOLOR=#C0C0C0>
109511 <B>DRAM_param_reg4@0XF8006024</B>
109512 </TD>
109513 <TD width=15% BGCOLOR=#C0C0C0>
109514 <B>31:0</B>
109515 </TD>
109516 <TD width=10% BGCOLOR=#C0C0C0>
109517 <B>fffffff</B>
109518 </TD>
109519 <TD width=10% BGCOLOR=#C0C0C0>
109520 <B></B>
109521 </TD>
109522 <TD width=15% BGCOLOR=#C0C0C0>
109523 <B>3c</B>
109524 </TD>
109525 <TD width=35% BGCOLOR=#C0C0C0>
109526 <B>DRAM Parameters register 4</B>
109527 </TD>
109528 </TR>
109529 </TABLE>
109530 <P>
109531 <H2><a name="DRAM_init_param">Register (<A href=#mod___slcr> slcr </A>)DRAM_init_param</a></H2>
109532 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
109533 <TR valign="top">
109534 <TD width=15% BGCOLOR=#FFFF00>
109535 <B>Register Name</B>
109536 </TD>
109537 <TD width=15% BGCOLOR=#FFFF00>
109538 <B>Address</B>
109539 </TD>
109540 <TD width=10% BGCOLOR=#FFFF00>
109541 <B>Width</B>
109542 </TD>
109543 <TD width=10% BGCOLOR=#FFFF00>
109544 <B>Type</B>
109545 </TD>
109546 <TD width=15% BGCOLOR=#FFFF00>
109547 <B>Reset Value</B>
109548 </TD>
109549 <TD width=35% BGCOLOR=#FFFF00>
109550 <B>Description</B>
109551 </TD>
109552 </TR>
109553 <TR valign="top">
109554 <TD width=15% BGCOLOR=#FBF5EF>
109555 <B>DRAM_init_param</B>
109556 </TD>
109557 <TD width=15% BGCOLOR=#FBF5EF>
109558 <B>0XF8006028</B>
109559 </TD>
109560 <TD width=10% BGCOLOR=#FBF5EF>
109561 <B>32</B>
109562 </TD>
109563 <TD width=10% BGCOLOR=#FBF5EF>
109564 <B>rw</B>
109565 </TD>
109566 <TD width=15% BGCOLOR=#FBF5EF>
109567 <B>0x00000000</B>
109568 </TD>
109569 <TD width=35% BGCOLOR=#FBF5EF>
109570 <B>--</B>
109571 </TD>
109572 </TR>
109573 </TABLE>
109574 <P>
109575 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
109576 <TR valign="top">
109577 <TD width=15% BGCOLOR=#C0FFC0>
109578 <B>Field Name</B>
109579 </TD>
109580 <TD width=15% BGCOLOR=#C0FFC0>
109581 <B>Bits</B>
109582 </TD>
109583 <TD width=10% BGCOLOR=#C0FFC0>
109584 <B>Mask</B>
109585 </TD>
109586 <TD width=10% BGCOLOR=#C0FFC0>
109587 <B>Value</B>
109588 </TD>
109589 <TD width=15% BGCOLOR=#C0FFC0>
109590 <B>Shifted Value</B>
109591 </TD>
109592 <TD width=35% BGCOLOR=#C0FFC0>
109593 <B>Description</B>
109594 </TD>
109595 </TR>
109596 <TR valign="top">
109597 <TD width=15% BGCOLOR=#FBF5EF>
109598 <B>reg_ddrc_final_wait_x32</B>
109599 </TD>
109600 <TD width=15% BGCOLOR=#FBF5EF>
109601 <B>6:0</B>
109602 </TD>
109603 <TD width=10% BGCOLOR=#FBF5EF>
109604 <B>7f</B>
109605 </TD>
109606 <TD width=10% BGCOLOR=#FBF5EF>
109607 <B>7</B>
109608 </TD>
109609 <TD width=15% BGCOLOR=#FBF5EF>
109610 <B>7</B>
109611 </TD>
109612 <TD width=35% BGCOLOR=#FBF5EF>
109613 <B>Cycles to wait after completing the DRAM init sequence before starting the dynamic scheduler. Units are in counts of a global timer that pulses every 32 clock cycles. Default value is set for DDR3.</B>
109614 </TD>
109615 </TR>
109616 <TR valign="top">
109617 <TD width=15% BGCOLOR=#FBF5EF>
109618 <B>reg_ddrc_pre_ocd_x32</B>
109619 </TD>
109620 <TD width=15% BGCOLOR=#FBF5EF>
109621 <B>10:7</B>
109622 </TD>
109623 <TD width=10% BGCOLOR=#FBF5EF>
109624 <B>780</B>
109625 </TD>
109626 <TD width=10% BGCOLOR=#FBF5EF>
109627 <B>0</B>
109628 </TD>
109629 <TD width=15% BGCOLOR=#FBF5EF>
109630 <B>0</B>
109631 </TD>
109632 <TD width=35% BGCOLOR=#FBF5EF>
109633 <B>Wait period before driving the 'OCD Complete' command to DRAM. Units are in counts of a global timer that pulses every 32 clock cycles. There is no known spec requirement for this. It may be set to zero.</B>
109634 </TD>
109635 </TR>
109636 <TR valign="top">
109637 <TD width=15% BGCOLOR=#FBF5EF>
109638 <B>reg_ddrc_t_mrd</B>
109639 </TD>
109640 <TD width=15% BGCOLOR=#FBF5EF>
109641 <B>13:11</B>
109642 </TD>
109643 <TD width=10% BGCOLOR=#FBF5EF>
109644 <B>3800</B>
109645 </TD>
109646 <TD width=10% BGCOLOR=#FBF5EF>
109647 <B>4</B>
109648 </TD>
109649 <TD width=15% BGCOLOR=#FBF5EF>
109650 <B>2000</B>
109651 </TD>
109652 <TD width=35% BGCOLOR=#FBF5EF>
109653 <B>tMRD - Cycles between Load Mode commands DRAM RELATED Default value is set for DDR3.</B>
109654 </TD>
109655 </TR>
109656 <TR valign="top">
109657 <TD width=15% BGCOLOR=#C0C0C0>
109658 <B>DRAM_init_param@0XF8006028</B>
109659 </TD>
109660 <TD width=15% BGCOLOR=#C0C0C0>
109661 <B>31:0</B>
109662 </TD>
109663 <TD width=10% BGCOLOR=#C0C0C0>
109664 <B>3fff</B>
109665 </TD>
109666 <TD width=10% BGCOLOR=#C0C0C0>
109667 <B></B>
109668 </TD>
109669 <TD width=15% BGCOLOR=#C0C0C0>
109670 <B>2007</B>
109671 </TD>
109672 <TD width=35% BGCOLOR=#C0C0C0>
109673 <B>DRAM initialization parameters register</B>
109674 </TD>
109675 </TR>
109676 </TABLE>
109677 <P>
109678 <H2><a name="DRAM_EMR_reg">Register (<A href=#mod___slcr> slcr </A>)DRAM_EMR_reg</a></H2>
109679 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
109680 <TR valign="top">
109681 <TD width=15% BGCOLOR=#FFFF00>
109682 <B>Register Name</B>
109683 </TD>
109684 <TD width=15% BGCOLOR=#FFFF00>
109685 <B>Address</B>
109686 </TD>
109687 <TD width=10% BGCOLOR=#FFFF00>
109688 <B>Width</B>
109689 </TD>
109690 <TD width=10% BGCOLOR=#FFFF00>
109691 <B>Type</B>
109692 </TD>
109693 <TD width=15% BGCOLOR=#FFFF00>
109694 <B>Reset Value</B>
109695 </TD>
109696 <TD width=35% BGCOLOR=#FFFF00>
109697 <B>Description</B>
109698 </TD>
109699 </TR>
109700 <TR valign="top">
109701 <TD width=15% BGCOLOR=#FBF5EF>
109702 <B>DRAM_EMR_reg</B>
109703 </TD>
109704 <TD width=15% BGCOLOR=#FBF5EF>
109705 <B>0XF800602C</B>
109706 </TD>
109707 <TD width=10% BGCOLOR=#FBF5EF>
109708 <B>32</B>
109709 </TD>
109710 <TD width=10% BGCOLOR=#FBF5EF>
109711 <B>rw</B>
109712 </TD>
109713 <TD width=15% BGCOLOR=#FBF5EF>
109714 <B>0x00000000</B>
109715 </TD>
109716 <TD width=35% BGCOLOR=#FBF5EF>
109717 <B>--</B>
109718 </TD>
109719 </TR>
109720 </TABLE>
109721 <P>
109722 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
109723 <TR valign="top">
109724 <TD width=15% BGCOLOR=#C0FFC0>
109725 <B>Field Name</B>
109726 </TD>
109727 <TD width=15% BGCOLOR=#C0FFC0>
109728 <B>Bits</B>
109729 </TD>
109730 <TD width=10% BGCOLOR=#C0FFC0>
109731 <B>Mask</B>
109732 </TD>
109733 <TD width=10% BGCOLOR=#C0FFC0>
109734 <B>Value</B>
109735 </TD>
109736 <TD width=15% BGCOLOR=#C0FFC0>
109737 <B>Shifted Value</B>
109738 </TD>
109739 <TD width=35% BGCOLOR=#C0FFC0>
109740 <B>Description</B>
109741 </TD>
109742 </TR>
109743 <TR valign="top">
109744 <TD width=15% BGCOLOR=#FBF5EF>
109745 <B>reg_ddrc_emr2</B>
109746 </TD>
109747 <TD width=15% BGCOLOR=#FBF5EF>
109748 <B>15:0</B>
109749 </TD>
109750 <TD width=10% BGCOLOR=#FBF5EF>
109751 <B>ffff</B>
109752 </TD>
109753 <TD width=10% BGCOLOR=#FBF5EF>
109754 <B>8</B>
109755 </TD>
109756 <TD width=15% BGCOLOR=#FBF5EF>
109757 <B>8</B>
109758 </TD>
109759 <TD width=35% BGCOLOR=#FBF5EF>
109760 <B>Non LPDDR2- Value to be loaded into DRAM EMR2 registers. For LPDDR2 - Value to Write to the MR3 register</B>
109761 </TD>
109762 </TR>
109763 <TR valign="top">
109764 <TD width=15% BGCOLOR=#FBF5EF>
109765 <B>reg_ddrc_emr3</B>
109766 </TD>
109767 <TD width=15% BGCOLOR=#FBF5EF>
109768 <B>31:16</B>
109769 </TD>
109770 <TD width=10% BGCOLOR=#FBF5EF>
109771 <B>ffff0000</B>
109772 </TD>
109773 <TD width=10% BGCOLOR=#FBF5EF>
109774 <B>0</B>
109775 </TD>
109776 <TD width=15% BGCOLOR=#FBF5EF>
109777 <B>0</B>
109778 </TD>
109779 <TD width=35% BGCOLOR=#FBF5EF>
109780 <B>Non LPDDR2- Value to be loaded into DRAM EMR3 registers. Used in non-LPDDR2 designs only.</B>
109781 </TD>
109782 </TR>
109783 <TR valign="top">
109784 <TD width=15% BGCOLOR=#C0C0C0>
109785 <B>DRAM_EMR_reg@0XF800602C</B>
109786 </TD>
109787 <TD width=15% BGCOLOR=#C0C0C0>
109788 <B>31:0</B>
109789 </TD>
109790 <TD width=10% BGCOLOR=#C0C0C0>
109791 <B>ffffffff</B>
109792 </TD>
109793 <TD width=10% BGCOLOR=#C0C0C0>
109794 <B></B>
109795 </TD>
109796 <TD width=15% BGCOLOR=#C0C0C0>
109797 <B>8</B>
109798 </TD>
109799 <TD width=35% BGCOLOR=#C0C0C0>
109800 <B>DRAM EMR2, EMR3 access register</B>
109801 </TD>
109802 </TR>
109803 </TABLE>
109804 <P>
109805 <H2><a name="DRAM_EMR_MR_reg">Register (<A href=#mod___slcr> slcr </A>)DRAM_EMR_MR_reg</a></H2>
109806 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
109807 <TR valign="top">
109808 <TD width=15% BGCOLOR=#FFFF00>
109809 <B>Register Name</B>
109810 </TD>
109811 <TD width=15% BGCOLOR=#FFFF00>
109812 <B>Address</B>
109813 </TD>
109814 <TD width=10% BGCOLOR=#FFFF00>
109815 <B>Width</B>
109816 </TD>
109817 <TD width=10% BGCOLOR=#FFFF00>
109818 <B>Type</B>
109819 </TD>
109820 <TD width=15% BGCOLOR=#FFFF00>
109821 <B>Reset Value</B>
109822 </TD>
109823 <TD width=35% BGCOLOR=#FFFF00>
109824 <B>Description</B>
109825 </TD>
109826 </TR>
109827 <TR valign="top">
109828 <TD width=15% BGCOLOR=#FBF5EF>
109829 <B>DRAM_EMR_MR_reg</B>
109830 </TD>
109831 <TD width=15% BGCOLOR=#FBF5EF>
109832 <B>0XF8006030</B>
109833 </TD>
109834 <TD width=10% BGCOLOR=#FBF5EF>
109835 <B>32</B>
109836 </TD>
109837 <TD width=10% BGCOLOR=#FBF5EF>
109838 <B>rw</B>
109839 </TD>
109840 <TD width=15% BGCOLOR=#FBF5EF>
109841 <B>0x00000000</B>
109842 </TD>
109843 <TD width=35% BGCOLOR=#FBF5EF>
109844 <B>--</B>
109845 </TD>
109846 </TR>
109847 </TABLE>
109848 <P>
109849 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
109850 <TR valign="top">
109851 <TD width=15% BGCOLOR=#C0FFC0>
109852 <B>Field Name</B>
109853 </TD>
109854 <TD width=15% BGCOLOR=#C0FFC0>
109855 <B>Bits</B>
109856 </TD>
109857 <TD width=10% BGCOLOR=#C0FFC0>
109858 <B>Mask</B>
109859 </TD>
109860 <TD width=10% BGCOLOR=#C0FFC0>
109861 <B>Value</B>
109862 </TD>
109863 <TD width=15% BGCOLOR=#C0FFC0>
109864 <B>Shifted Value</B>
109865 </TD>
109866 <TD width=35% BGCOLOR=#C0FFC0>
109867 <B>Description</B>
109868 </TD>
109869 </TR>
109870 <TR valign="top">
109871 <TD width=15% BGCOLOR=#FBF5EF>
109872 <B>reg_ddrc_mr</B>
109873 </TD>
109874 <TD width=15% BGCOLOR=#FBF5EF>
109875 <B>15:0</B>
109876 </TD>
109877 <TD width=10% BGCOLOR=#FBF5EF>
109878 <B>ffff</B>
109879 </TD>
109880 <TD width=10% BGCOLOR=#FBF5EF>
109881 <B>930</B>
109882 </TD>
109883 <TD width=15% BGCOLOR=#FBF5EF>
109884 <B>930</B>
109885 </TD>
109886 <TD width=35% BGCOLOR=#FBF5EF>
109887 <B>Non LPDDR2-Value to be loaded into the DRAM Mode register. Bit 8 is for DLL and the setting here is ignored. The controller sets appropriately. For LPDDR2 - Value to Write to the MR1 register</B>
109888 </TD>
109889 </TR>
109890 <TR valign="top">
109891 <TD width=15% BGCOLOR=#FBF5EF>
109892 <B>reg_ddrc_emr</B>
109893 </TD>
109894 <TD width=15% BGCOLOR=#FBF5EF>
109895 <B>31:16</B>
109896 </TD>
109897 <TD width=10% BGCOLOR=#FBF5EF>
109898 <B>ffff0000</B>
109899 </TD>
109900 <TD width=10% BGCOLOR=#FBF5EF>
109901 <B>4</B>
109902 </TD>
109903 <TD width=15% BGCOLOR=#FBF5EF>
109904 <B>40000</B>
109905 </TD>
109906 <TD width=35% BGCOLOR=#FBF5EF>
109907 <B>Non LPDDR2-Value to be loaded into DRAM EMR registers. Bits [9:7] are for OCD and the setting in this register is ignored. The controller sets those bits appropriately. For LPDDR2 - Value to Write to the MR2 register</B>
109908 </TD>
109909 </TR>
109910 <TR valign="top">
109911 <TD width=15% BGCOLOR=#C0C0C0>
109912 <B>DRAM_EMR_MR_reg@0XF8006030</B>
109913 </TD>
109914 <TD width=15% BGCOLOR=#C0C0C0>
109915 <B>31:0</B>
109916 </TD>
109917 <TD width=10% BGCOLOR=#C0C0C0>
109918 <B>ffffffff</B>
109919 </TD>
109920 <TD width=10% BGCOLOR=#C0C0C0>
109921 <B></B>
109922 </TD>
109923 <TD width=15% BGCOLOR=#C0C0C0>
109924 <B>40930</B>
109925 </TD>
109926 <TD width=35% BGCOLOR=#C0C0C0>
109927 <B>DRAM EMR, MR access register</B>
109928 </TD>
109929 </TR>
109930 </TABLE>
109931 <P>
109932 <H2><a name="DRAM_burst8_rdwr">Register (<A href=#mod___slcr> slcr </A>)DRAM_burst8_rdwr</a></H2>
109933 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
109934 <TR valign="top">
109935 <TD width=15% BGCOLOR=#FFFF00>
109936 <B>Register Name</B>
109937 </TD>
109938 <TD width=15% BGCOLOR=#FFFF00>
109939 <B>Address</B>
109940 </TD>
109941 <TD width=10% BGCOLOR=#FFFF00>
109942 <B>Width</B>
109943 </TD>
109944 <TD width=10% BGCOLOR=#FFFF00>
109945 <B>Type</B>
109946 </TD>
109947 <TD width=15% BGCOLOR=#FFFF00>
109948 <B>Reset Value</B>
109949 </TD>
109950 <TD width=35% BGCOLOR=#FFFF00>
109951 <B>Description</B>
109952 </TD>
109953 </TR>
109954 <TR valign="top">
109955 <TD width=15% BGCOLOR=#FBF5EF>
109956 <B>DRAM_burst8_rdwr</B>
109957 </TD>
109958 <TD width=15% BGCOLOR=#FBF5EF>
109959 <B>0XF8006034</B>
109960 </TD>
109961 <TD width=10% BGCOLOR=#FBF5EF>
109962 <B>32</B>
109963 </TD>
109964 <TD width=10% BGCOLOR=#FBF5EF>
109965 <B>rw</B>
109966 </TD>
109967 <TD width=15% BGCOLOR=#FBF5EF>
109968 <B>0x00000000</B>
109969 </TD>
109970 <TD width=35% BGCOLOR=#FBF5EF>
109971 <B>--</B>
109972 </TD>
109973 </TR>
109974 </TABLE>
109975 <P>
109976 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
109977 <TR valign="top">
109978 <TD width=15% BGCOLOR=#C0FFC0>
109979 <B>Field Name</B>
109980 </TD>
109981 <TD width=15% BGCOLOR=#C0FFC0>
109982 <B>Bits</B>
109983 </TD>
109984 <TD width=10% BGCOLOR=#C0FFC0>
109985 <B>Mask</B>
109986 </TD>
109987 <TD width=10% BGCOLOR=#C0FFC0>
109988 <B>Value</B>
109989 </TD>
109990 <TD width=15% BGCOLOR=#C0FFC0>
109991 <B>Shifted Value</B>
109992 </TD>
109993 <TD width=35% BGCOLOR=#C0FFC0>
109994 <B>Description</B>
109995 </TD>
109996 </TR>
109997 <TR valign="top">
109998 <TD width=15% BGCOLOR=#FBF5EF>
109999 <B>reg_ddrc_burst_rdwr</B>
110000 </TD>
110001 <TD width=15% BGCOLOR=#FBF5EF>
110002 <B>3:0</B>
110003 </TD>
110004 <TD width=10% BGCOLOR=#FBF5EF>
110005 <B>f</B>
110006 </TD>
110007 <TD width=10% BGCOLOR=#FBF5EF>
110008 <B>4</B>
110009 </TD>
110010 <TD width=15% BGCOLOR=#FBF5EF>
110011 <B>4</B>
110012 </TD>
110013 <TD width=35% BGCOLOR=#FBF5EF>
110014 <B>This controls the burst size used to access the DRAM. This must match the BL mode register setting in the DRAM. In LPDDR and LPDDR2, Burst length of 16 is supported only in Half Bus Width mode. Every input read/write command has 4 cycles of data associated with it and that is not enough data for doing Burst Length16 in Full Bus Width mode. 0010 - Burst length of 4 0100 - Burst length of 8 1000 - Burst length of 16 (only supported for LPDDR AND LPDDR2) All other values are reserved</B>
110015 </TD>
110016 </TR>
110017 <TR valign="top">
110018 <TD width=15% BGCOLOR=#FBF5EF>
110019 <B>reg_ddrc_pre_cke_x1024</B>
110020 </TD>
110021 <TD width=15% BGCOLOR=#FBF5EF>
110022 <B>13:4</B>
110023 </TD>
110024 <TD width=10% BGCOLOR=#FBF5EF>
110025 <B>3ff0</B>
110026 </TD>
110027 <TD width=10% BGCOLOR=#FBF5EF>
110028 <B>105</B>
110029 </TD>
110030 <TD width=15% BGCOLOR=#FBF5EF>
110031 <B>1050</B>
110032 </TD>
110033 <TD width=35% BGCOLOR=#FBF5EF>
110034 <B>Cycles to wait after reset before driving CKE high to start the DRAM initialization sequence. Units: 1024 clock cycles. DDR2 Specifications typically require this to be programmed for a delay of >= 200 us. LPDDR2 - tINIT0 of 20 ms (max) + tINIT1 of 100 ns (min)</B>
110035 </TD>
110036 </TR>
110037 <TR valign="top">
110038 <TD width=15% BGCOLOR=#FBF5EF>
110039 <B>reg_ddrc_post_cke_x1024</B>
110040 </TD>
110041 <TD width=15% BGCOLOR=#FBF5EF>
110042 <B>25:16</B>
110043 </TD>
110044 <TD width=10% BGCOLOR=#FBF5EF>
110045 <B>3ff0000</B>
110046 </TD>
110047 <TD width=10% BGCOLOR=#FBF5EF>
110048 <B>1</B>
110049 </TD>
110050 <TD width=15% BGCOLOR=#FBF5EF>
110051 <B>10000</B>
110052 </TD>
110053 <TD width=35% BGCOLOR=#FBF5EF>
110054 <B>Cycles to wait after driving CKE high to start the DRAM initialization sequence. Units: 1024 clocks. DDR2 typically require a 400 ns delay, requiring this value to be programmed to 2 at all clock speeds. LPDDR2 - Typically require this to be programmed for a delay of 200 us.</B>
110055 </TD>
110056 </TR>
110057 <TR valign="top">
110058 <TD width=15% BGCOLOR=#FBF5EF>
110059 <B>reg_ddrc_burstchop</B>
110060 </TD>
110061 <TD width=15% BGCOLOR=#FBF5EF>
110062 <B>28:28</B>
110063 </TD>
110064 <TD width=10% BGCOLOR=#FBF5EF>
110065 <B>10000000</B>
110066 </TD>
110067 <TD width=10% BGCOLOR=#FBF5EF>
110068 <B>0</B>
110069 </TD>
110070 <TD width=15% BGCOLOR=#FBF5EF>
110071 <B>0</B>
110072 </TD>
110073 <TD width=35% BGCOLOR=#FBF5EF>
110074 <B>Feature not supported. When 1, Controller is out in burstchop mode.</B>
110075 </TD>
110076 </TR>
110077 <TR valign="top">
110078 <TD width=15% BGCOLOR=#C0C0C0>
110079 <B>DRAM_burst8_rdwr@0XF8006034</B>
110080 </TD>
110081 <TD width=15% BGCOLOR=#C0C0C0>
110082 <B>31:0</B>
110083 </TD>
110084 <TD width=10% BGCOLOR=#C0C0C0>
110085 <B>13ff3fff</B>
110086 </TD>
110087 <TD width=10% BGCOLOR=#C0C0C0>
110088 <B></B>
110089 </TD>
110090 <TD width=15% BGCOLOR=#C0C0C0>
110091 <B>11054</B>
110092 </TD>
110093 <TD width=35% BGCOLOR=#C0C0C0>
110094 <B>DRAM burst 8 read/write register</B>
110095 </TD>
110096 </TR>
110097 </TABLE>
110098 <P>
110099 <H2><a name="DRAM_disable_DQ">Register (<A href=#mod___slcr> slcr </A>)DRAM_disable_DQ</a></H2>
110100 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
110101 <TR valign="top">
110102 <TD width=15% BGCOLOR=#FFFF00>
110103 <B>Register Name</B>
110104 </TD>
110105 <TD width=15% BGCOLOR=#FFFF00>
110106 <B>Address</B>
110107 </TD>
110108 <TD width=10% BGCOLOR=#FFFF00>
110109 <B>Width</B>
110110 </TD>
110111 <TD width=10% BGCOLOR=#FFFF00>
110112 <B>Type</B>
110113 </TD>
110114 <TD width=15% BGCOLOR=#FFFF00>
110115 <B>Reset Value</B>
110116 </TD>
110117 <TD width=35% BGCOLOR=#FFFF00>
110118 <B>Description</B>
110119 </TD>
110120 </TR>
110121 <TR valign="top">
110122 <TD width=15% BGCOLOR=#FBF5EF>
110123 <B>DRAM_disable_DQ</B>
110124 </TD>
110125 <TD width=15% BGCOLOR=#FBF5EF>
110126 <B>0XF8006038</B>
110127 </TD>
110128 <TD width=10% BGCOLOR=#FBF5EF>
110129 <B>32</B>
110130 </TD>
110131 <TD width=10% BGCOLOR=#FBF5EF>
110132 <B>rw</B>
110133 </TD>
110134 <TD width=15% BGCOLOR=#FBF5EF>
110135 <B>0x00000000</B>
110136 </TD>
110137 <TD width=35% BGCOLOR=#FBF5EF>
110138 <B>--</B>
110139 </TD>
110140 </TR>
110141 </TABLE>
110142 <P>
110143 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
110144 <TR valign="top">
110145 <TD width=15% BGCOLOR=#C0FFC0>
110146 <B>Field Name</B>
110147 </TD>
110148 <TD width=15% BGCOLOR=#C0FFC0>
110149 <B>Bits</B>
110150 </TD>
110151 <TD width=10% BGCOLOR=#C0FFC0>
110152 <B>Mask</B>
110153 </TD>
110154 <TD width=10% BGCOLOR=#C0FFC0>
110155 <B>Value</B>
110156 </TD>
110157 <TD width=15% BGCOLOR=#C0FFC0>
110158 <B>Shifted Value</B>
110159 </TD>
110160 <TD width=35% BGCOLOR=#C0FFC0>
110161 <B>Description</B>
110162 </TD>
110163 </TR>
110164 <TR valign="top">
110165 <TD width=15% BGCOLOR=#FBF5EF>
110166 <B>reg_ddrc_force_low_pri_n</B>
110167 </TD>
110168 <TD width=15% BGCOLOR=#FBF5EF>
110169 <B>0:0</B>
110170 </TD>
110171 <TD width=10% BGCOLOR=#FBF5EF>
110172 <B>1</B>
110173 </TD>
110174 <TD width=10% BGCOLOR=#FBF5EF>
110175 <B>0</B>
110176 </TD>
110177 <TD width=15% BGCOLOR=#FBF5EF>
110178 <B>0</B>
110179 </TD>
110180 <TD width=35% BGCOLOR=#FBF5EF>
110181 <B>Active Low signal. When asserted (0), all incoming transactions will be forced to low priority. Forcing the incoming transactions to low priority implicitly turns OFF Bypass. Otherwise, HPR is allowed if enabled in the AXI priority read registers.</B>
110182 </TD>
110183 </TR>
110184 <TR valign="top">
110185 <TD width=15% BGCOLOR=#FBF5EF>
110186 <B>reg_ddrc_dis_dq</B>
110187 </TD>
110188 <TD width=15% BGCOLOR=#FBF5EF>
110189 <B>1:1</B>
110190 </TD>
110191 <TD width=10% BGCOLOR=#FBF5EF>
110192 <B>2</B>
110193 </TD>
110194 <TD width=10% BGCOLOR=#FBF5EF>
110195 <B>0</B>
110196 </TD>
110197 <TD width=15% BGCOLOR=#FBF5EF>
110198 <B>0</B>
110199 </TD>
110200 <TD width=35% BGCOLOR=#FBF5EF>
110201 <B>When 1, DDRC will not de-queue any transactions from the CAM. Bypass will also be disabled. All transactions will be queued in the CAM. This is for debug only; no reads or writes are issued to DRAM as long as this is asserted. This bit is intended to be switched on-the-fly</B>
110202 </TD>
110203 </TR>
110204 <TR valign="top">
110205 <TD width=15% BGCOLOR=#FBF5EF>
110206 <B>reg_phy_debug_mode</B>
110207 </TD>
110208 <TD width=15% BGCOLOR=#FBF5EF>
110209 <B>6:6</B>
110210 </TD>
110211 <TD width=10% BGCOLOR=#FBF5EF>
110212 <B>40</B>
110213 </TD>
110214 <TD width=10% BGCOLOR=#FBF5EF>
110215 <B>0</B>
110216 </TD>
110217 <TD width=15% BGCOLOR=#FBF5EF>
110218 <B>0</B>
110219 </TD>
110220 <TD width=35% BGCOLOR=#FBF5EF>
110221 <B>Not Applicable in this PHY.</B>
110222 </TD>
110223 </TR>
110224 <TR valign="top">
110225 <TD width=15% BGCOLOR=#FBF5EF>
110226 <B>reg_phy_wr_level_start</B>
110227 </TD>
110228 <TD width=15% BGCOLOR=#FBF5EF>
110229 <B>7:7</B>
110230 </TD>
110231 <TD width=10% BGCOLOR=#FBF5EF>
110232 <B>80</B>
110233 </TD>
110234 <TD width=10% BGCOLOR=#FBF5EF>
110235 <B>0</B>
110236 </TD>
110237 <TD width=15% BGCOLOR=#FBF5EF>
110238 <B>0</B>
110239 </TD>
110240 <TD width=35% BGCOLOR=#FBF5EF>
110241 <B>Not Applicable in this PHY.</B>
110242 </TD>
110243 </TR>
110244 <TR valign="top">
110245 <TD width=15% BGCOLOR=#FBF5EF>
110246 <B>reg_phy_rd_level_start</B>
110247 </TD>
110248 <TD width=15% BGCOLOR=#FBF5EF>
110249 <B>8:8</B>
110250 </TD>
110251 <TD width=10% BGCOLOR=#FBF5EF>
110252 <B>100</B>
110253 </TD>
110254 <TD width=10% BGCOLOR=#FBF5EF>
110255 <B>0</B>
110256 </TD>
110257 <TD width=15% BGCOLOR=#FBF5EF>
110258 <B>0</B>
110259 </TD>
110260 <TD width=35% BGCOLOR=#FBF5EF>
110261 <B>Not Applicable in this PHY.</B>
110262 </TD>
110263 </TR>
110264 <TR valign="top">
110265 <TD width=15% BGCOLOR=#FBF5EF>
110266 <B>reg_phy_dq0_wait_t</B>
110267 </TD>
110268 <TD width=15% BGCOLOR=#FBF5EF>
110269 <B>12:9</B>
110270 </TD>
110271 <TD width=10% BGCOLOR=#FBF5EF>
110272 <B>1e00</B>
110273 </TD>
110274 <TD width=10% BGCOLOR=#FBF5EF>
110275 <B>0</B>
110276 </TD>
110277 <TD width=15% BGCOLOR=#FBF5EF>
110278 <B>0</B>
110279 </TD>
110280 <TD width=35% BGCOLOR=#FBF5EF>
110281 <B>Not Applicable in this PHY.</B>
110282 </TD>
110283 </TR>
110284 <TR valign="top">
110285 <TD width=15% BGCOLOR=#C0C0C0>
110286 <B>DRAM_disable_DQ@0XF8006038</B>
110287 </TD>
110288 <TD width=15% BGCOLOR=#C0C0C0>
110289 <B>31:0</B>
110290 </TD>
110291 <TD width=10% BGCOLOR=#C0C0C0>
110292 <B>1fc3</B>
110293 </TD>
110294 <TD width=10% BGCOLOR=#C0C0C0>
110295 <B></B>
110296 </TD>
110297 <TD width=15% BGCOLOR=#C0C0C0>
110298 <B>0</B>
110299 </TD>
110300 <TD width=35% BGCOLOR=#C0C0C0>
110301 <B>DRAM Disable DQ register</B>
110302 </TD>
110303 </TR>
110304 </TABLE>
110305 <P>
110306 <H2><a name="DRAM_addr_map_bank">Register (<A href=#mod___slcr> slcr </A>)DRAM_addr_map_bank</a></H2>
110307 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
110308 <TR valign="top">
110309 <TD width=15% BGCOLOR=#FFFF00>
110310 <B>Register Name</B>
110311 </TD>
110312 <TD width=15% BGCOLOR=#FFFF00>
110313 <B>Address</B>
110314 </TD>
110315 <TD width=10% BGCOLOR=#FFFF00>
110316 <B>Width</B>
110317 </TD>
110318 <TD width=10% BGCOLOR=#FFFF00>
110319 <B>Type</B>
110320 </TD>
110321 <TD width=15% BGCOLOR=#FFFF00>
110322 <B>Reset Value</B>
110323 </TD>
110324 <TD width=35% BGCOLOR=#FFFF00>
110325 <B>Description</B>
110326 </TD>
110327 </TR>
110328 <TR valign="top">
110329 <TD width=15% BGCOLOR=#FBF5EF>
110330 <B>DRAM_addr_map_bank</B>
110331 </TD>
110332 <TD width=15% BGCOLOR=#FBF5EF>
110333 <B>0XF800603C</B>
110334 </TD>
110335 <TD width=10% BGCOLOR=#FBF5EF>
110336 <B>32</B>
110337 </TD>
110338 <TD width=10% BGCOLOR=#FBF5EF>
110339 <B>rw</B>
110340 </TD>
110341 <TD width=15% BGCOLOR=#FBF5EF>
110342 <B>0x00000000</B>
110343 </TD>
110344 <TD width=35% BGCOLOR=#FBF5EF>
110345 <B>--</B>
110346 </TD>
110347 </TR>
110348 </TABLE>
110349 <P>
110350 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
110351 <TR valign="top">
110352 <TD width=15% BGCOLOR=#C0FFC0>
110353 <B>Field Name</B>
110354 </TD>
110355 <TD width=15% BGCOLOR=#C0FFC0>
110356 <B>Bits</B>
110357 </TD>
110358 <TD width=10% BGCOLOR=#C0FFC0>
110359 <B>Mask</B>
110360 </TD>
110361 <TD width=10% BGCOLOR=#C0FFC0>
110362 <B>Value</B>
110363 </TD>
110364 <TD width=15% BGCOLOR=#C0FFC0>
110365 <B>Shifted Value</B>
110366 </TD>
110367 <TD width=35% BGCOLOR=#C0FFC0>
110368 <B>Description</B>
110369 </TD>
110370 </TR>
110371 <TR valign="top">
110372 <TD width=15% BGCOLOR=#FBF5EF>
110373 <B>reg_ddrc_addrmap_bank_b0</B>
110374 </TD>
110375 <TD width=15% BGCOLOR=#FBF5EF>
110376 <B>3:0</B>
110377 </TD>
110378 <TD width=10% BGCOLOR=#FBF5EF>
110379 <B>f</B>
110380 </TD>
110381 <TD width=10% BGCOLOR=#FBF5EF>
110382 <B>7</B>
110383 </TD>
110384 <TD width=15% BGCOLOR=#FBF5EF>
110385 <B>7</B>
110386 </TD>
110387 <TD width=35% BGCOLOR=#FBF5EF>
110388 <B>Selects the address bits used as bank address bit 0. Valid Range: 0 to 14 Internal Base: 5 The selected address bit for each of the bank address bits is determined by adding the Internal Base to the value of this field.</B>
110389 </TD>
110390 </TR>
110391 <TR valign="top">
110392 <TD width=15% BGCOLOR=#FBF5EF>
110393 <B>reg_ddrc_addrmap_bank_b1</B>
110394 </TD>
110395 <TD width=15% BGCOLOR=#FBF5EF>
110396 <B>7:4</B>
110397 </TD>
110398 <TD width=10% BGCOLOR=#FBF5EF>
110399 <B>f0</B>
110400 </TD>
110401 <TD width=10% BGCOLOR=#FBF5EF>
110402 <B>7</B>
110403 </TD>
110404 <TD width=15% BGCOLOR=#FBF5EF>
110405 <B>70</B>
110406 </TD>
110407 <TD width=35% BGCOLOR=#FBF5EF>
110408 <B>Selects the address bits used as bank address bit 1. Valid Range: 0 to 14; Internal Base: 6. The selected address bit for each of the bank address bits is determined by adding the Internal Base to the value of this field.</B>
110409 </TD>
110410 </TR>
110411 <TR valign="top">
110412 <TD width=15% BGCOLOR=#FBF5EF>
110413 <B>reg_ddrc_addrmap_bank_b2</B>
110414 </TD>
110415 <TD width=15% BGCOLOR=#FBF5EF>
110416 <B>11:8</B>
110417 </TD>
110418 <TD width=10% BGCOLOR=#FBF5EF>
110419 <B>f00</B>
110420 </TD>
110421 <TD width=10% BGCOLOR=#FBF5EF>
110422 <B>7</B>
110423 </TD>
110424 <TD width=15% BGCOLOR=#FBF5EF>
110425 <B>700</B>
110426 </TD>
110427 <TD width=35% BGCOLOR=#FBF5EF>
110428 <B>Selects the AXI address bit used as bank address bit 2. Valid range 0 to 14, and 15. Internal Base: 7. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, bank address bit 2 is set to 0.</B>
110429 </TD>
110430 </TR>
110431 <TR valign="top">
110432 <TD width=15% BGCOLOR=#FBF5EF>
110433 <B>reg_ddrc_addrmap_col_b5</B>
110434 </TD>
110435 <TD width=15% BGCOLOR=#FBF5EF>
110436 <B>15:12</B>
110437 </TD>
110438 <TD width=10% BGCOLOR=#FBF5EF>
110439 <B>f000</B>
110440 </TD>
110441 <TD width=10% BGCOLOR=#FBF5EF>
110442 <B>0</B>
110443 </TD>
110444 <TD width=15% BGCOLOR=#FBF5EF>
110445 <B>0</B>
110446 </TD>
110447 <TD width=35% BGCOLOR=#FBF5EF>
110448 <B>Full bus width mode: Selects the address bits used as column address bits 6. Half bus width mode: Selects the address bits used as column address bits 7. Valid range is 0-7. Internal Base 8. The selected address bit for each of the column address bits is determined by adding the Internal Base to the value of this field. Internal base: 9</B>
110449 </TD>
110450 </TR>
110451 <TR valign="top">
110452 <TD width=15% BGCOLOR=#FBF5EF>
110453 <B>reg_ddrc_addrmap_col_b6</B>
110454 </TD>
110455 <TD width=15% BGCOLOR=#FBF5EF>
110456 <B>19:16</B>
110457 </TD>
110458 <TD width=10% BGCOLOR=#FBF5EF>
110459 <B>f0000</B>
110460 </TD>
110461 <TD width=10% BGCOLOR=#FBF5EF>
110462 <B>0</B>
110463 </TD>
110464 <TD width=15% BGCOLOR=#FBF5EF>
110465 <B>0</B>
110466 </TD>
110467 <TD width=35% BGCOLOR=#FBF5EF>
110468 <B>Full bus width mode: Selects the address bits used as column address bits 7. Half bus width mode: Selects the address bits used as column address bits 8. Valid range is 0-7. Internal Base 9. The selected address bit for each of the column address bits is determined by adding the Internal Base to the value of this field. Internal base: 9</B>
110469 </TD>
110470 </TR>
110471 <TR valign="top">
110472 <TD width=15% BGCOLOR=#C0C0C0>
110473 <B>DRAM_addr_map_bank@0XF800603C</B>
110474 </TD>
110475 <TD width=15% BGCOLOR=#C0C0C0>
110476 <B>31:0</B>
110477 </TD>
110478 <TD width=10% BGCOLOR=#C0C0C0>
110479 <B>fffff</B>
110480 </TD>
110481 <TD width=10% BGCOLOR=#C0C0C0>
110482 <B></B>
110483 </TD>
110484 <TD width=15% BGCOLOR=#C0C0C0>
110485 <B>777</B>
110486 </TD>
110487 <TD width=35% BGCOLOR=#C0C0C0>
110488 <B>Selects the address bits used as DRAM bank address bits</B>
110489 </TD>
110490 </TR>
110491 </TABLE>
110492 <P>
110493 <H2><a name="DRAM_addr_map_col">Register (<A href=#mod___slcr> slcr </A>)DRAM_addr_map_col</a></H2>
110494 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
110495 <TR valign="top">
110496 <TD width=15% BGCOLOR=#FFFF00>
110497 <B>Register Name</B>
110498 </TD>
110499 <TD width=15% BGCOLOR=#FFFF00>
110500 <B>Address</B>
110501 </TD>
110502 <TD width=10% BGCOLOR=#FFFF00>
110503 <B>Width</B>
110504 </TD>
110505 <TD width=10% BGCOLOR=#FFFF00>
110506 <B>Type</B>
110507 </TD>
110508 <TD width=15% BGCOLOR=#FFFF00>
110509 <B>Reset Value</B>
110510 </TD>
110511 <TD width=35% BGCOLOR=#FFFF00>
110512 <B>Description</B>
110513 </TD>
110514 </TR>
110515 <TR valign="top">
110516 <TD width=15% BGCOLOR=#FBF5EF>
110517 <B>DRAM_addr_map_col</B>
110518 </TD>
110519 <TD width=15% BGCOLOR=#FBF5EF>
110520 <B>0XF8006040</B>
110521 </TD>
110522 <TD width=10% BGCOLOR=#FBF5EF>
110523 <B>32</B>
110524 </TD>
110525 <TD width=10% BGCOLOR=#FBF5EF>
110526 <B>rw</B>
110527 </TD>
110528 <TD width=15% BGCOLOR=#FBF5EF>
110529 <B>0x00000000</B>
110530 </TD>
110531 <TD width=35% BGCOLOR=#FBF5EF>
110532 <B>--</B>
110533 </TD>
110534 </TR>
110535 </TABLE>
110536 <P>
110537 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
110538 <TR valign="top">
110539 <TD width=15% BGCOLOR=#C0FFC0>
110540 <B>Field Name</B>
110541 </TD>
110542 <TD width=15% BGCOLOR=#C0FFC0>
110543 <B>Bits</B>
110544 </TD>
110545 <TD width=10% BGCOLOR=#C0FFC0>
110546 <B>Mask</B>
110547 </TD>
110548 <TD width=10% BGCOLOR=#C0FFC0>
110549 <B>Value</B>
110550 </TD>
110551 <TD width=15% BGCOLOR=#C0FFC0>
110552 <B>Shifted Value</B>
110553 </TD>
110554 <TD width=35% BGCOLOR=#C0FFC0>
110555 <B>Description</B>
110556 </TD>
110557 </TR>
110558 <TR valign="top">
110559 <TD width=15% BGCOLOR=#FBF5EF>
110560 <B>reg_ddrc_addrmap_col_b2</B>
110561 </TD>
110562 <TD width=15% BGCOLOR=#FBF5EF>
110563 <B>3:0</B>
110564 </TD>
110565 <TD width=10% BGCOLOR=#FBF5EF>
110566 <B>f</B>
110567 </TD>
110568 <TD width=10% BGCOLOR=#FBF5EF>
110569 <B>0</B>
110570 </TD>
110571 <TD width=15% BGCOLOR=#FBF5EF>
110572 <B>0</B>
110573 </TD>
110574 <TD width=35% BGCOLOR=#FBF5EF>
110575 <B>Full bus width mode: Selects the address bit used as column address bit 3. Half bus width mode: Selects the address bit used as column address bit 4. Valid Range: 0 to 7. Internal Base: 5 The selected address bit is determined by adding the Internal Base to the value of this field.</B>
110576 </TD>
110577 </TR>
110578 <TR valign="top">
110579 <TD width=15% BGCOLOR=#FBF5EF>
110580 <B>reg_ddrc_addrmap_col_b3</B>
110581 </TD>
110582 <TD width=15% BGCOLOR=#FBF5EF>
110583 <B>7:4</B>
110584 </TD>
110585 <TD width=10% BGCOLOR=#FBF5EF>
110586 <B>f0</B>
110587 </TD>
110588 <TD width=10% BGCOLOR=#FBF5EF>
110589 <B>0</B>
110590 </TD>
110591 <TD width=15% BGCOLOR=#FBF5EF>
110592 <B>0</B>
110593 </TD>
110594 <TD width=35% BGCOLOR=#FBF5EF>
110595 <B>Full bus width mode: Selects the address bit used as column address bit 4. Half bus width mode: Selects the address bit used as column address bit 5. Valid Range: 0 to 7 Internal Base: 6 The selected address bit is determined by adding the Internal Base to the value of this field.</B>
110596 </TD>
110597 </TR>
110598 <TR valign="top">
110599 <TD width=15% BGCOLOR=#FBF5EF>
110600 <B>reg_ddrc_addrmap_col_b4</B>
110601 </TD>
110602 <TD width=15% BGCOLOR=#FBF5EF>
110603 <B>11:8</B>
110604 </TD>
110605 <TD width=10% BGCOLOR=#FBF5EF>
110606 <B>f00</B>
110607 </TD>
110608 <TD width=10% BGCOLOR=#FBF5EF>
110609 <B>0</B>
110610 </TD>
110611 <TD width=15% BGCOLOR=#FBF5EF>
110612 <B>0</B>
110613 </TD>
110614 <TD width=35% BGCOLOR=#FBF5EF>
110615 <B>Full bus width mode: Selects the address bit used as column address bit 5. Half bus width mode: Selects the address bit used as column address bits 6. Valid Range: 0 to 7. Internal Base: 7. The selected address bit for each of the column address bits is determined by adding the Internal Base to the value of this field.</B>
110616 </TD>
110617 </TR>
110618 <TR valign="top">
110619 <TD width=15% BGCOLOR=#FBF5EF>
110620 <B>reg_ddrc_addrmap_col_b7</B>
110621 </TD>
110622 <TD width=15% BGCOLOR=#FBF5EF>
110623 <B>15:12</B>
110624 </TD>
110625 <TD width=10% BGCOLOR=#FBF5EF>
110626 <B>f000</B>
110627 </TD>
110628 <TD width=10% BGCOLOR=#FBF5EF>
110629 <B>0</B>
110630 </TD>
110631 <TD width=15% BGCOLOR=#FBF5EF>
110632 <B>0</B>
110633 </TD>
110634 <TD width=35% BGCOLOR=#FBF5EF>
110635 <B>Full bus width mode: Selects the address bit used as column address bit 8. Half bus width mode: Selects the address bit used as column address bit 9. Valid Range: 0 to 7, and 15. Internal Base: 10. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10.In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
110636 </TD>
110637 </TR>
110638 <TR valign="top">
110639 <TD width=15% BGCOLOR=#FBF5EF>
110640 <B>reg_ddrc_addrmap_col_b8</B>
110641 </TD>
110642 <TD width=15% BGCOLOR=#FBF5EF>
110643 <B>19:16</B>
110644 </TD>
110645 <TD width=10% BGCOLOR=#FBF5EF>
110646 <B>f0000</B>
110647 </TD>
110648 <TD width=10% BGCOLOR=#FBF5EF>
110649 <B>0</B>
110650 </TD>
110651 <TD width=15% BGCOLOR=#FBF5EF>
110652 <B>0</B>
110653 </TD>
110654 <TD width=35% BGCOLOR=#FBF5EF>
110655 <B>Full bus width mode: Selects the address bit used as column address bit 9. Half bus width mode: Selects the address bit used as column address bit 11. (Column address bit 10 in LPDDR2 mode) Valid Range: 0 to 7, and 15 Internal Base: 11 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
110656 </TD>
110657 </TR>
110658 <TR valign="top">
110659 <TD width=15% BGCOLOR=#FBF5EF>
110660 <B>reg_ddrc_addrmap_col_b9</B>
110661 </TD>
110662 <TD width=15% BGCOLOR=#FBF5EF>
110663 <B>23:20</B>
110664 </TD>
110665 <TD width=10% BGCOLOR=#FBF5EF>
110666 <B>f00000</B>
110667 </TD>
110668 <TD width=10% BGCOLOR=#FBF5EF>
110669 <B>f</B>
110670 </TD>
110671 <TD width=15% BGCOLOR=#FBF5EF>
110672 <B>f00000</B>
110673 </TD>
110674 <TD width=35% BGCOLOR=#FBF5EF>
110675 <B>Full bus width mode: Selects the address bit used as column address bit 11. (Column address bit 10 in LPDDR2 mode) Half bus width mode: Selects the address bit used as column address bit 12. (Column address bit 11 in LPDDR2 mode) Valid Range: 0 to 7, and 15 Internal Base: 12 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC DDR2 spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
110676 </TD>
110677 </TR>
110678 <TR valign="top">
110679 <TD width=15% BGCOLOR=#FBF5EF>
110680 <B>reg_ddrc_addrmap_col_b10</B>
110681 </TD>
110682 <TD width=15% BGCOLOR=#FBF5EF>
110683 <B>27:24</B>
110684 </TD>
110685 <TD width=10% BGCOLOR=#FBF5EF>
110686 <B>f000000</B>
110687 </TD>
110688 <TD width=10% BGCOLOR=#FBF5EF>
110689 <B>f</B>
110690 </TD>
110691 <TD width=15% BGCOLOR=#FBF5EF>
110692 <B>f000000</B>
110693 </TD>
110694 <TD width=35% BGCOLOR=#FBF5EF>
110695 <B>Full bus width mode: Selects the address bit used as column address bit 12. (Column address bit 11 in LPDDR2 mode) Half bus width mode: Selects the address bit used as column address bit 13. (Column address bit 12 in LPDDR2 mode) Valid Range: 0 to 7, and 15. Internal Base: 13 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC DDR2 spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
110696 </TD>
110697 </TR>
110698 <TR valign="top">
110699 <TD width=15% BGCOLOR=#FBF5EF>
110700 <B>reg_ddrc_addrmap_col_b11</B>
110701 </TD>
110702 <TD width=15% BGCOLOR=#FBF5EF>
110703 <B>31:28</B>
110704 </TD>
110705 <TD width=10% BGCOLOR=#FBF5EF>
110706 <B>f0000000</B>
110707 </TD>
110708 <TD width=10% BGCOLOR=#FBF5EF>
110709 <B>f</B>
110710 </TD>
110711 <TD width=15% BGCOLOR=#FBF5EF>
110712 <B>f0000000</B>
110713 </TD>
110714 <TD width=35% BGCOLOR=#FBF5EF>
110715 <B>Full bus width mode: Selects the address bit used as column address bit 13. (Column address bit 12 in LPDDR2 mode) Half bus width mode: Unused. To make it unused, this should be set to 15. (Column address bit 13 in LPDDR2 mode) Valid Range: 0 to 7, and 15. Internal Base: 14. The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, this column address bit is set to 0. Note: Per JEDEC DDR2 spec, column address bit 10 is reserved for indicating auto-precharge, and hence no source address bit can be mapped to column address bit 10. In LPDDR2, there is a dedicated bit for auto-precharge in the CA bus, and hence column bit 10 is used.</B>
110716 </TD>
110717 </TR>
110718 <TR valign="top">
110719 <TD width=15% BGCOLOR=#C0C0C0>
110720 <B>DRAM_addr_map_col@0XF8006040</B>
110721 </TD>
110722 <TD width=15% BGCOLOR=#C0C0C0>
110723 <B>31:0</B>
110724 </TD>
110725 <TD width=10% BGCOLOR=#C0C0C0>
110726 <B>ffffffff</B>
110727 </TD>
110728 <TD width=10% BGCOLOR=#C0C0C0>
110729 <B></B>
110730 </TD>
110731 <TD width=15% BGCOLOR=#C0C0C0>
110732 <B>fff00000</B>
110733 </TD>
110734 <TD width=35% BGCOLOR=#C0C0C0>
110735 <B>Selects the address bits used as DRAM column address bits</B>
110736 </TD>
110737 </TR>
110738 </TABLE>
110739 <P>
110740 <H2><a name="DRAM_addr_map_row">Register (<A href=#mod___slcr> slcr </A>)DRAM_addr_map_row</a></H2>
110741 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
110742 <TR valign="top">
110743 <TD width=15% BGCOLOR=#FFFF00>
110744 <B>Register Name</B>
110745 </TD>
110746 <TD width=15% BGCOLOR=#FFFF00>
110747 <B>Address</B>
110748 </TD>
110749 <TD width=10% BGCOLOR=#FFFF00>
110750 <B>Width</B>
110751 </TD>
110752 <TD width=10% BGCOLOR=#FFFF00>
110753 <B>Type</B>
110754 </TD>
110755 <TD width=15% BGCOLOR=#FFFF00>
110756 <B>Reset Value</B>
110757 </TD>
110758 <TD width=35% BGCOLOR=#FFFF00>
110759 <B>Description</B>
110760 </TD>
110761 </TR>
110762 <TR valign="top">
110763 <TD width=15% BGCOLOR=#FBF5EF>
110764 <B>DRAM_addr_map_row</B>
110765 </TD>
110766 <TD width=15% BGCOLOR=#FBF5EF>
110767 <B>0XF8006044</B>
110768 </TD>
110769 <TD width=10% BGCOLOR=#FBF5EF>
110770 <B>32</B>
110771 </TD>
110772 <TD width=10% BGCOLOR=#FBF5EF>
110773 <B>rw</B>
110774 </TD>
110775 <TD width=15% BGCOLOR=#FBF5EF>
110776 <B>0x00000000</B>
110777 </TD>
110778 <TD width=35% BGCOLOR=#FBF5EF>
110779 <B>--</B>
110780 </TD>
110781 </TR>
110782 </TABLE>
110783 <P>
110784 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
110785 <TR valign="top">
110786 <TD width=15% BGCOLOR=#C0FFC0>
110787 <B>Field Name</B>
110788 </TD>
110789 <TD width=15% BGCOLOR=#C0FFC0>
110790 <B>Bits</B>
110791 </TD>
110792 <TD width=10% BGCOLOR=#C0FFC0>
110793 <B>Mask</B>
110794 </TD>
110795 <TD width=10% BGCOLOR=#C0FFC0>
110796 <B>Value</B>
110797 </TD>
110798 <TD width=15% BGCOLOR=#C0FFC0>
110799 <B>Shifted Value</B>
110800 </TD>
110801 <TD width=35% BGCOLOR=#C0FFC0>
110802 <B>Description</B>
110803 </TD>
110804 </TR>
110805 <TR valign="top">
110806 <TD width=15% BGCOLOR=#FBF5EF>
110807 <B>reg_ddrc_addrmap_row_b0</B>
110808 </TD>
110809 <TD width=15% BGCOLOR=#FBF5EF>
110810 <B>3:0</B>
110811 </TD>
110812 <TD width=10% BGCOLOR=#FBF5EF>
110813 <B>f</B>
110814 </TD>
110815 <TD width=10% BGCOLOR=#FBF5EF>
110816 <B>6</B>
110817 </TD>
110818 <TD width=15% BGCOLOR=#FBF5EF>
110819 <B>6</B>
110820 </TD>
110821 <TD width=35% BGCOLOR=#FBF5EF>
110822 <B>Selects the AXI address bits used as row address bit 0. Valid Range: 0 to 11. Internal Base: 9 The selected address bit for each of the row address bits is determined by adding the Internal Base to the value of this field</B>
110823 </TD>
110824 </TR>
110825 <TR valign="top">
110826 <TD width=15% BGCOLOR=#FBF5EF>
110827 <B>reg_ddrc_addrmap_row_b1</B>
110828 </TD>
110829 <TD width=15% BGCOLOR=#FBF5EF>
110830 <B>7:4</B>
110831 </TD>
110832 <TD width=10% BGCOLOR=#FBF5EF>
110833 <B>f0</B>
110834 </TD>
110835 <TD width=10% BGCOLOR=#FBF5EF>
110836 <B>6</B>
110837 </TD>
110838 <TD width=15% BGCOLOR=#FBF5EF>
110839 <B>60</B>
110840 </TD>
110841 <TD width=35% BGCOLOR=#FBF5EF>
110842 <B>Selects the AXI address bits used as row address bit 1. Valid Range: 0 to 11. Internal Base: 10 The selected address bit for each of the row address bits is determined by adding the Internal Base to the value of this field.</B>
110843 </TD>
110844 </TR>
110845 <TR valign="top">
110846 <TD width=15% BGCOLOR=#FBF5EF>
110847 <B>reg_ddrc_addrmap_row_b2_11</B>
110848 </TD>
110849 <TD width=15% BGCOLOR=#FBF5EF>
110850 <B>11:8</B>
110851 </TD>
110852 <TD width=10% BGCOLOR=#FBF5EF>
110853 <B>f00</B>
110854 </TD>
110855 <TD width=10% BGCOLOR=#FBF5EF>
110856 <B>6</B>
110857 </TD>
110858 <TD width=15% BGCOLOR=#FBF5EF>
110859 <B>600</B>
110860 </TD>
110861 <TD width=35% BGCOLOR=#FBF5EF>
110862 <B>Selects the AXI address bits used as row address bits 2 to 11. Valid Range: 0 to 11. Internal Base: 11 (for row address bit 2) to 20 (for row address bit 11) The selected address bit for each of the row address bits is determined by adding the Internal Base to the value of this field.</B>
110863 </TD>
110864 </TR>
110865 <TR valign="top">
110866 <TD width=15% BGCOLOR=#FBF5EF>
110867 <B>reg_ddrc_addrmap_row_b12</B>
110868 </TD>
110869 <TD width=15% BGCOLOR=#FBF5EF>
110870 <B>15:12</B>
110871 </TD>
110872 <TD width=10% BGCOLOR=#FBF5EF>
110873 <B>f000</B>
110874 </TD>
110875 <TD width=10% BGCOLOR=#FBF5EF>
110876 <B>6</B>
110877 </TD>
110878 <TD width=15% BGCOLOR=#FBF5EF>
110879 <B>6000</B>
110880 </TD>
110881 <TD width=35% BGCOLOR=#FBF5EF>
110882 <B>Selects the AXI address bit used as row address bit 12. Valid Range: 0 to 11, and 15 Internal Base: 21 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 12 is set to 0.</B>
110883 </TD>
110884 </TR>
110885 <TR valign="top">
110886 <TD width=15% BGCOLOR=#FBF5EF>
110887 <B>reg_ddrc_addrmap_row_b13</B>
110888 </TD>
110889 <TD width=15% BGCOLOR=#FBF5EF>
110890 <B>19:16</B>
110891 </TD>
110892 <TD width=10% BGCOLOR=#FBF5EF>
110893 <B>f0000</B>
110894 </TD>
110895 <TD width=10% BGCOLOR=#FBF5EF>
110896 <B>6</B>
110897 </TD>
110898 <TD width=15% BGCOLOR=#FBF5EF>
110899 <B>60000</B>
110900 </TD>
110901 <TD width=35% BGCOLOR=#FBF5EF>
110902 <B>Selects the AXI address bit used as row address bit 13. Valid Range: 0 to 11, and 15 Internal Base: 22 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 13 is set to 0.</B>
110903 </TD>
110904 </TR>
110905 <TR valign="top">
110906 <TD width=15% BGCOLOR=#FBF5EF>
110907 <B>reg_ddrc_addrmap_row_b14</B>
110908 </TD>
110909 <TD width=15% BGCOLOR=#FBF5EF>
110910 <B>23:20</B>
110911 </TD>
110912 <TD width=10% BGCOLOR=#FBF5EF>
110913 <B>f00000</B>
110914 </TD>
110915 <TD width=10% BGCOLOR=#FBF5EF>
110916 <B>6</B>
110917 </TD>
110918 <TD width=15% BGCOLOR=#FBF5EF>
110919 <B>600000</B>
110920 </TD>
110921 <TD width=35% BGCOLOR=#FBF5EF>
110922 <B>Selects theAXI address bit used as row address bit 14. Valid Range: 0 to 11, and 15 Internal Base: 23 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 14 is set to 0.</B>
110923 </TD>
110924 </TR>
110925 <TR valign="top">
110926 <TD width=15% BGCOLOR=#FBF5EF>
110927 <B>reg_ddrc_addrmap_row_b15</B>
110928 </TD>
110929 <TD width=15% BGCOLOR=#FBF5EF>
110930 <B>27:24</B>
110931 </TD>
110932 <TD width=10% BGCOLOR=#FBF5EF>
110933 <B>f000000</B>
110934 </TD>
110935 <TD width=10% BGCOLOR=#FBF5EF>
110936 <B>f</B>
110937 </TD>
110938 <TD width=15% BGCOLOR=#FBF5EF>
110939 <B>f000000</B>
110940 </TD>
110941 <TD width=35% BGCOLOR=#FBF5EF>
110942 <B>Selects the AXI address bit used as row address bit 15. Valid Range: 0 to 11, and 15 Internal Base: 24 The selected address bit is determined by adding the Internal Base to the value of this field. If set to 15, row address bit 15 is set to 0.</B>
110943 </TD>
110944 </TR>
110945 <TR valign="top">
110946 <TD width=15% BGCOLOR=#C0C0C0>
110947 <B>DRAM_addr_map_row@0XF8006044</B>
110948 </TD>
110949 <TD width=15% BGCOLOR=#C0C0C0>
110950 <B>31:0</B>
110951 </TD>
110952 <TD width=10% BGCOLOR=#C0C0C0>
110953 <B>fffffff</B>
110954 </TD>
110955 <TD width=10% BGCOLOR=#C0C0C0>
110956 <B></B>
110957 </TD>
110958 <TD width=15% BGCOLOR=#C0C0C0>
110959 <B>f666666</B>
110960 </TD>
110961 <TD width=35% BGCOLOR=#C0C0C0>
110962 <B>Selects the address bits used as DRAM row address bits</B>
110963 </TD>
110964 </TR>
110965 </TABLE>
110966 <P>
110967 <H2><a name="DRAM_ODT_reg">Register (<A href=#mod___slcr> slcr </A>)DRAM_ODT_reg</a></H2>
110968 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
110969 <TR valign="top">
110970 <TD width=15% BGCOLOR=#FFFF00>
110971 <B>Register Name</B>
110972 </TD>
110973 <TD width=15% BGCOLOR=#FFFF00>
110974 <B>Address</B>
110975 </TD>
110976 <TD width=10% BGCOLOR=#FFFF00>
110977 <B>Width</B>
110978 </TD>
110979 <TD width=10% BGCOLOR=#FFFF00>
110980 <B>Type</B>
110981 </TD>
110982 <TD width=15% BGCOLOR=#FFFF00>
110983 <B>Reset Value</B>
110984 </TD>
110985 <TD width=35% BGCOLOR=#FFFF00>
110986 <B>Description</B>
110987 </TD>
110988 </TR>
110989 <TR valign="top">
110990 <TD width=15% BGCOLOR=#FBF5EF>
110991 <B>DRAM_ODT_reg</B>
110992 </TD>
110993 <TD width=15% BGCOLOR=#FBF5EF>
110994 <B>0XF8006048</B>
110995 </TD>
110996 <TD width=10% BGCOLOR=#FBF5EF>
110997 <B>32</B>
110998 </TD>
110999 <TD width=10% BGCOLOR=#FBF5EF>
111000 <B>rw</B>
111001 </TD>
111002 <TD width=15% BGCOLOR=#FBF5EF>
111003 <B>0x00000000</B>
111004 </TD>
111005 <TD width=35% BGCOLOR=#FBF5EF>
111006 <B>--</B>
111007 </TD>
111008 </TR>
111009 </TABLE>
111010 <P>
111011 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
111012 <TR valign="top">
111013 <TD width=15% BGCOLOR=#C0FFC0>
111014 <B>Field Name</B>
111015 </TD>
111016 <TD width=15% BGCOLOR=#C0FFC0>
111017 <B>Bits</B>
111018 </TD>
111019 <TD width=10% BGCOLOR=#C0FFC0>
111020 <B>Mask</B>
111021 </TD>
111022 <TD width=10% BGCOLOR=#C0FFC0>
111023 <B>Value</B>
111024 </TD>
111025 <TD width=15% BGCOLOR=#C0FFC0>
111026 <B>Shifted Value</B>
111027 </TD>
111028 <TD width=35% BGCOLOR=#C0FFC0>
111029 <B>Description</B>
111030 </TD>
111031 </TR>
111032 <TR valign="top">
111033 <TD width=15% BGCOLOR=#FBF5EF>
111034 <B>reg_ddrc_rank0_rd_odt</B>
111035 </TD>
111036 <TD width=15% BGCOLOR=#FBF5EF>
111037 <B>2:0</B>
111038 </TD>
111039 <TD width=10% BGCOLOR=#FBF5EF>
111040 <B>7</B>
111041 </TD>
111042 <TD width=10% BGCOLOR=#FBF5EF>
111043 <B>0</B>
111044 </TD>
111045 <TD width=15% BGCOLOR=#FBF5EF>
111046 <B>0</B>
111047 </TD>
111048 <TD width=35% BGCOLOR=#FBF5EF>
111049 <B>Unused. [1:0] - Indicates which remote ODT's must be turned ON during a read to rank 0. Each of the 2 ranks has a remote ODT (in the DRAM) which can be turned on by setting the appropriate bit here. Rank 0 is controlled by the LSB; Rank 1 is controlled by bit next to the LSB. For each rank, set its bit to 1 to enable its ODT. [2] - If 1 then local ODT is enabled during reads to rank 0.</B>
111050 </TD>
111051 </TR>
111052 <TR valign="top">
111053 <TD width=15% BGCOLOR=#FBF5EF>
111054 <B>reg_ddrc_rank0_wr_odt</B>
111055 </TD>
111056 <TD width=15% BGCOLOR=#FBF5EF>
111057 <B>5:3</B>
111058 </TD>
111059 <TD width=10% BGCOLOR=#FBF5EF>
111060 <B>38</B>
111061 </TD>
111062 <TD width=10% BGCOLOR=#FBF5EF>
111063 <B>1</B>
111064 </TD>
111065 <TD width=15% BGCOLOR=#FBF5EF>
111066 <B>8</B>
111067 </TD>
111068 <TD width=35% BGCOLOR=#FBF5EF>
111069 <B>[1:0] - Indicates which remote ODT's must be turned on during a write to rank 0. Each of the 2 ranks has a remote ODT (in the DRAM) which can be turned on by setting the appropriate bit here. Rank 0 is controlled by the LSB; Rank 1 is controlled by bit next to the LSB. For each rank, set its bit to 1 to enable its ODT. [2] - If 1 then local ODT is enabled during writes to rank 0.</B>
111070 </TD>
111071 </TR>
111072 <TR valign="top">
111073 <TD width=15% BGCOLOR=#FBF5EF>
111074 <B>reg_ddrc_rank1_rd_odt</B>
111075 </TD>
111076 <TD width=15% BGCOLOR=#FBF5EF>
111077 <B>8:6</B>
111078 </TD>
111079 <TD width=10% BGCOLOR=#FBF5EF>
111080 <B>1c0</B>
111081 </TD>
111082 <TD width=10% BGCOLOR=#FBF5EF>
111083 <B>1</B>
111084 </TD>
111085 <TD width=15% BGCOLOR=#FBF5EF>
111086 <B>40</B>
111087 </TD>
111088 <TD width=35% BGCOLOR=#FBF5EF>
111089 <B>Unused</B>
111090 </TD>
111091 </TR>
111092 <TR valign="top">
111093 <TD width=15% BGCOLOR=#FBF5EF>
111094 <B>reg_ddrc_rank1_wr_odt</B>
111095 </TD>
111096 <TD width=15% BGCOLOR=#FBF5EF>
111097 <B>11:9</B>
111098 </TD>
111099 <TD width=10% BGCOLOR=#FBF5EF>
111100 <B>e00</B>
111101 </TD>
111102 <TD width=10% BGCOLOR=#FBF5EF>
111103 <B>1</B>
111104 </TD>
111105 <TD width=15% BGCOLOR=#FBF5EF>
111106 <B>200</B>
111107 </TD>
111108 <TD width=35% BGCOLOR=#FBF5EF>
111109 <B>Unused</B>
111110 </TD>
111111 </TR>
111112 <TR valign="top">
111113 <TD width=15% BGCOLOR=#FBF5EF>
111114 <B>reg_phy_rd_local_odt</B>
111115 </TD>
111116 <TD width=15% BGCOLOR=#FBF5EF>
111117 <B>13:12</B>
111118 </TD>
111119 <TD width=10% BGCOLOR=#FBF5EF>
111120 <B>3000</B>
111121 </TD>
111122 <TD width=10% BGCOLOR=#FBF5EF>
111123 <B>0</B>
111124 </TD>
111125 <TD width=15% BGCOLOR=#FBF5EF>
111126 <B>0</B>
111127 </TD>
111128 <TD width=35% BGCOLOR=#FBF5EF>
111129 <B>Value to drive on the 2-bit local_odt PHY outputs when output enable is not asserted and a read is in progress (where 'in progress' is defined as after a read command is issued and until all read data has been returned all the way to the controller.) Typically this is set to the value required to enable termination at the desired strength for read usage.</B>
111130 </TD>
111131 </TR>
111132 <TR valign="top">
111133 <TD width=15% BGCOLOR=#FBF5EF>
111134 <B>reg_phy_wr_local_odt</B>
111135 </TD>
111136 <TD width=15% BGCOLOR=#FBF5EF>
111137 <B>15:14</B>
111138 </TD>
111139 <TD width=10% BGCOLOR=#FBF5EF>
111140 <B>c000</B>
111141 </TD>
111142 <TD width=10% BGCOLOR=#FBF5EF>
111143 <B>3</B>
111144 </TD>
111145 <TD width=15% BGCOLOR=#FBF5EF>
111146 <B>c000</B>
111147 </TD>
111148 <TD width=35% BGCOLOR=#FBF5EF>
111149 <B>Value to drive on the 2-bit local_odt PHY outputs when write levelling is enabled for DQS.</B>
111150 </TD>
111151 </TR>
111152 <TR valign="top">
111153 <TD width=15% BGCOLOR=#FBF5EF>
111154 <B>reg_phy_idle_local_odt</B>
111155 </TD>
111156 <TD width=15% BGCOLOR=#FBF5EF>
111157 <B>17:16</B>
111158 </TD>
111159 <TD width=10% BGCOLOR=#FBF5EF>
111160 <B>30000</B>
111161 </TD>
111162 <TD width=10% BGCOLOR=#FBF5EF>
111163 <B>3</B>
111164 </TD>
111165 <TD width=15% BGCOLOR=#FBF5EF>
111166 <B>30000</B>
111167 </TD>
111168 <TD width=35% BGCOLOR=#FBF5EF>
111169 <B>Value to drive on the 2-bit local_odt PHY outputs when output enable is not asserted and a read is not in progress. Typically this is the value required to disable termination to save power when idle.</B>
111170 </TD>
111171 </TR>
111172 <TR valign="top">
111173 <TD width=15% BGCOLOR=#FBF5EF>
111174 <B>reg_ddrc_rank2_rd_odt</B>
111175 </TD>
111176 <TD width=15% BGCOLOR=#FBF5EF>
111177 <B>20:18</B>
111178 </TD>
111179 <TD width=10% BGCOLOR=#FBF5EF>
111180 <B>1c0000</B>
111181 </TD>
111182 <TD width=10% BGCOLOR=#FBF5EF>
111183 <B>0</B>
111184 </TD>
111185 <TD width=15% BGCOLOR=#FBF5EF>
111186 <B>0</B>
111187 </TD>
111188 <TD width=35% BGCOLOR=#FBF5EF>
111189 <B>Unused</B>
111190 </TD>
111191 </TR>
111192 <TR valign="top">
111193 <TD width=15% BGCOLOR=#FBF5EF>
111194 <B>reg_ddrc_rank2_wr_odt</B>
111195 </TD>
111196 <TD width=15% BGCOLOR=#FBF5EF>
111197 <B>23:21</B>
111198 </TD>
111199 <TD width=10% BGCOLOR=#FBF5EF>
111200 <B>e00000</B>
111201 </TD>
111202 <TD width=10% BGCOLOR=#FBF5EF>
111203 <B>0</B>
111204 </TD>
111205 <TD width=15% BGCOLOR=#FBF5EF>
111206 <B>0</B>
111207 </TD>
111208 <TD width=35% BGCOLOR=#FBF5EF>
111209 <B>Unused</B>
111210 </TD>
111211 </TR>
111212 <TR valign="top">
111213 <TD width=15% BGCOLOR=#FBF5EF>
111214 <B>reg_ddrc_rank3_rd_odt</B>
111215 </TD>
111216 <TD width=15% BGCOLOR=#FBF5EF>
111217 <B>26:24</B>
111218 </TD>
111219 <TD width=10% BGCOLOR=#FBF5EF>
111220 <B>7000000</B>
111221 </TD>
111222 <TD width=10% BGCOLOR=#FBF5EF>
111223 <B>0</B>
111224 </TD>
111225 <TD width=15% BGCOLOR=#FBF5EF>
111226 <B>0</B>
111227 </TD>
111228 <TD width=35% BGCOLOR=#FBF5EF>
111229 <B>Unused</B>
111230 </TD>
111231 </TR>
111232 <TR valign="top">
111233 <TD width=15% BGCOLOR=#FBF5EF>
111234 <B>reg_ddrc_rank3_wr_odt</B>
111235 </TD>
111236 <TD width=15% BGCOLOR=#FBF5EF>
111237 <B>29:27</B>
111238 </TD>
111239 <TD width=10% BGCOLOR=#FBF5EF>
111240 <B>38000000</B>
111241 </TD>
111242 <TD width=10% BGCOLOR=#FBF5EF>
111243 <B>0</B>
111244 </TD>
111245 <TD width=15% BGCOLOR=#FBF5EF>
111246 <B>0</B>
111247 </TD>
111248 <TD width=35% BGCOLOR=#FBF5EF>
111249 <B>Unused</B>
111250 </TD>
111251 </TR>
111252 <TR valign="top">
111253 <TD width=15% BGCOLOR=#C0C0C0>
111254 <B>DRAM_ODT_reg@0XF8006048</B>
111255 </TD>
111256 <TD width=15% BGCOLOR=#C0C0C0>
111257 <B>31:0</B>
111258 </TD>
111259 <TD width=10% BGCOLOR=#C0C0C0>
111260 <B>3fffffff</B>
111261 </TD>
111262 <TD width=10% BGCOLOR=#C0C0C0>
111263 <B></B>
111264 </TD>
111265 <TD width=15% BGCOLOR=#C0C0C0>
111266 <B>3c248</B>
111267 </TD>
111268 <TD width=35% BGCOLOR=#C0C0C0>
111269 <B>DRAM ODT register</B>
111270 </TD>
111271 </TR>
111272 </TABLE>
111273 <P>
111274 <H2><a name="phy_cmd_timeout_rddata_cpt">Register (<A href=#mod___slcr> slcr </A>)phy_cmd_timeout_rddata_cpt</a></H2>
111275 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
111276 <TR valign="top">
111277 <TD width=15% BGCOLOR=#FFFF00>
111278 <B>Register Name</B>
111279 </TD>
111280 <TD width=15% BGCOLOR=#FFFF00>
111281 <B>Address</B>
111282 </TD>
111283 <TD width=10% BGCOLOR=#FFFF00>
111284 <B>Width</B>
111285 </TD>
111286 <TD width=10% BGCOLOR=#FFFF00>
111287 <B>Type</B>
111288 </TD>
111289 <TD width=15% BGCOLOR=#FFFF00>
111290 <B>Reset Value</B>
111291 </TD>
111292 <TD width=35% BGCOLOR=#FFFF00>
111293 <B>Description</B>
111294 </TD>
111295 </TR>
111296 <TR valign="top">
111297 <TD width=15% BGCOLOR=#FBF5EF>
111298 <B>phy_cmd_timeout_rddata_cpt</B>
111299 </TD>
111300 <TD width=15% BGCOLOR=#FBF5EF>
111301 <B>0XF8006050</B>
111302 </TD>
111303 <TD width=10% BGCOLOR=#FBF5EF>
111304 <B>32</B>
111305 </TD>
111306 <TD width=10% BGCOLOR=#FBF5EF>
111307 <B>rw</B>
111308 </TD>
111309 <TD width=15% BGCOLOR=#FBF5EF>
111310 <B>0x00000000</B>
111311 </TD>
111312 <TD width=35% BGCOLOR=#FBF5EF>
111313 <B>--</B>
111314 </TD>
111315 </TR>
111316 </TABLE>
111317 <P>
111318 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
111319 <TR valign="top">
111320 <TD width=15% BGCOLOR=#C0FFC0>
111321 <B>Field Name</B>
111322 </TD>
111323 <TD width=15% BGCOLOR=#C0FFC0>
111324 <B>Bits</B>
111325 </TD>
111326 <TD width=10% BGCOLOR=#C0FFC0>
111327 <B>Mask</B>
111328 </TD>
111329 <TD width=10% BGCOLOR=#C0FFC0>
111330 <B>Value</B>
111331 </TD>
111332 <TD width=15% BGCOLOR=#C0FFC0>
111333 <B>Shifted Value</B>
111334 </TD>
111335 <TD width=35% BGCOLOR=#C0FFC0>
111336 <B>Description</B>
111337 </TD>
111338 </TR>
111339 <TR valign="top">
111340 <TD width=15% BGCOLOR=#FBF5EF>
111341 <B>reg_phy_rd_cmd_to_data</B>
111342 </TD>
111343 <TD width=15% BGCOLOR=#FBF5EF>
111344 <B>3:0</B>
111345 </TD>
111346 <TD width=10% BGCOLOR=#FBF5EF>
111347 <B>f</B>
111348 </TD>
111349 <TD width=10% BGCOLOR=#FBF5EF>
111350 <B>0</B>
111351 </TD>
111352 <TD width=15% BGCOLOR=#FBF5EF>
111353 <B>0</B>
111354 </TD>
111355 <TD width=35% BGCOLOR=#FBF5EF>
111356 <B>Not used in DFI PHY.</B>
111357 </TD>
111358 </TR>
111359 <TR valign="top">
111360 <TD width=15% BGCOLOR=#FBF5EF>
111361 <B>reg_phy_wr_cmd_to_data</B>
111362 </TD>
111363 <TD width=15% BGCOLOR=#FBF5EF>
111364 <B>7:4</B>
111365 </TD>
111366 <TD width=10% BGCOLOR=#FBF5EF>
111367 <B>f0</B>
111368 </TD>
111369 <TD width=10% BGCOLOR=#FBF5EF>
111370 <B>0</B>
111371 </TD>
111372 <TD width=15% BGCOLOR=#FBF5EF>
111373 <B>0</B>
111374 </TD>
111375 <TD width=35% BGCOLOR=#FBF5EF>
111376 <B>Not used in DFI PHY.</B>
111377 </TD>
111378 </TR>
111379 <TR valign="top">
111380 <TD width=15% BGCOLOR=#FBF5EF>
111381 <B>reg_phy_rdc_we_to_re_delay</B>
111382 </TD>
111383 <TD width=15% BGCOLOR=#FBF5EF>
111384 <B>11:8</B>
111385 </TD>
111386 <TD width=10% BGCOLOR=#FBF5EF>
111387 <B>f00</B>
111388 </TD>
111389 <TD width=10% BGCOLOR=#FBF5EF>
111390 <B>8</B>
111391 </TD>
111392 <TD width=15% BGCOLOR=#FBF5EF>
111393 <B>800</B>
111394 </TD>
111395 <TD width=35% BGCOLOR=#FBF5EF>
111396 <B>This register value + 1 give the number of clock cycles between writing into the Read Capture FIFO and the read operation. The setting of this register determines the read data timing and depends upon total delay in the system for read operation which include fly-by delays, trace delay, clkout_invert etc. This is used only if reg_phy_use_fixed_re=1.</B>
111397 </TD>
111398 </TR>
111399 <TR valign="top">
111400 <TD width=15% BGCOLOR=#FBF5EF>
111401 <B>reg_phy_rdc_fifo_rst_disable</B>
111402 </TD>
111403 <TD width=15% BGCOLOR=#FBF5EF>
111404 <B>15:15</B>
111405 </TD>
111406 <TD width=10% BGCOLOR=#FBF5EF>
111407 <B>8000</B>
111408 </TD>
111409 <TD width=10% BGCOLOR=#FBF5EF>
111410 <B>0</B>
111411 </TD>
111412 <TD width=15% BGCOLOR=#FBF5EF>
111413 <B>0</B>
111414 </TD>
111415 <TD width=35% BGCOLOR=#FBF5EF>
111416 <B>When 1, disable counting the number of times the Read Data Capture FIFO has been reset when the FIFO was not empty.</B>
111417 </TD>
111418 </TR>
111419 <TR valign="top">
111420 <TD width=15% BGCOLOR=#FBF5EF>
111421 <B>reg_phy_use_fixed_re</B>
111422 </TD>
111423 <TD width=15% BGCOLOR=#FBF5EF>
111424 <B>16:16</B>
111425 </TD>
111426 <TD width=10% BGCOLOR=#FBF5EF>
111427 <B>10000</B>
111428 </TD>
111429 <TD width=10% BGCOLOR=#FBF5EF>
111430 <B>1</B>
111431 </TD>
111432 <TD width=15% BGCOLOR=#FBF5EF>
111433 <B>10000</B>
111434 </TD>
111435 <TD width=35% BGCOLOR=#FBF5EF>
111436 <B>When 1: PHY generates FIFO read enable after fixed number of clock cycles as defined by reg_phy_rdc_we_to_re_delay[3:0]. When 0: PHY uses the not_empty method to do the read enable generation. Note: This port must be set HIGH during training/leveling process i.e. when ddrc_dfi_wrlvl_en/ ddrc_dfi_rdlvl_en/ ddrc_dfi_rdlvl_gate_en port is set HIGH.</B>
111437 </TD>
111438 </TR>
111439 <TR valign="top">
111440 <TD width=15% BGCOLOR=#FBF5EF>
111441 <B>reg_phy_rdc_fifo_rst_err_cnt_clr</B>
111442 </TD>
111443 <TD width=15% BGCOLOR=#FBF5EF>
111444 <B>17:17</B>
111445 </TD>
111446 <TD width=10% BGCOLOR=#FBF5EF>
111447 <B>20000</B>
111448 </TD>
111449 <TD width=10% BGCOLOR=#FBF5EF>
111450 <B>0</B>
111451 </TD>
111452 <TD width=15% BGCOLOR=#FBF5EF>
111453 <B>0</B>
111454 </TD>
111455 <TD width=35% BGCOLOR=#FBF5EF>
111456 <B>Clear/reset for counter rdc_fifo_rst_err_cnt[3:0]. 0: no clear, 1: clear. Note: This is a synchronous dynamic signal that must have timing closed.</B>
111457 </TD>
111458 </TR>
111459 <TR valign="top">
111460 <TD width=15% BGCOLOR=#FBF5EF>
111461 <B>reg_phy_dis_phy_ctrl_rstn</B>
111462 </TD>
111463 <TD width=15% BGCOLOR=#FBF5EF>
111464 <B>18:18</B>
111465 </TD>
111466 <TD width=10% BGCOLOR=#FBF5EF>
111467 <B>40000</B>
111468 </TD>
111469 <TD width=10% BGCOLOR=#FBF5EF>
111470 <B>0</B>
111471 </TD>
111472 <TD width=15% BGCOLOR=#FBF5EF>
111473 <B>0</B>
111474 </TD>
111475 <TD width=35% BGCOLOR=#FBF5EF>
111476 <B>Disable the reset from Phy Ctrl macro. 1: PHY Ctrl macro reset port is always HIGH 0: PHY Ctrl macro gets power on reset.</B>
111477 </TD>
111478 </TR>
111479 <TR valign="top">
111480 <TD width=15% BGCOLOR=#FBF5EF>
111481 <B>reg_phy_clk_stall_level</B>
111482 </TD>
111483 <TD width=15% BGCOLOR=#FBF5EF>
111484 <B>19:19</B>
111485 </TD>
111486 <TD width=10% BGCOLOR=#FBF5EF>
111487 <B>80000</B>
111488 </TD>
111489 <TD width=10% BGCOLOR=#FBF5EF>
111490 <B>0</B>
111491 </TD>
111492 <TD width=15% BGCOLOR=#FBF5EF>
111493 <B>0</B>
111494 </TD>
111495 <TD width=35% BGCOLOR=#FBF5EF>
111496 <B>1 = stall clock, for DLL aging control</B>
111497 </TD>
111498 </TR>
111499 <TR valign="top">
111500 <TD width=15% BGCOLOR=#FBF5EF>
111501 <B>reg_phy_gatelvl_num_of_dq0</B>
111502 </TD>
111503 <TD width=15% BGCOLOR=#FBF5EF>
111504 <B>27:24</B>
111505 </TD>
111506 <TD width=10% BGCOLOR=#FBF5EF>
111507 <B>f000000</B>
111508 </TD>
111509 <TD width=10% BGCOLOR=#FBF5EF>
111510 <B>7</B>
111511 </TD>
111512 <TD width=15% BGCOLOR=#FBF5EF>
111513 <B>7000000</B>
111514 </TD>
111515 <TD width=35% BGCOLOR=#FBF5EF>
111516 <B>This register value determines register determines the number of samples used for each ratio increment during Gate Training. Num_of_iteration = reg_phy_gatelvl_num_of_dq0 + 1 The recommended value for this register is 8. Accuracy is better with higher value, but this will cause leveling to run longer.</B>
111517 </TD>
111518 </TR>
111519 <TR valign="top">
111520 <TD width=15% BGCOLOR=#FBF5EF>
111521 <B>reg_phy_wrlvl_num_of_dq0</B>
111522 </TD>
111523 <TD width=15% BGCOLOR=#FBF5EF>
111524 <B>31:28</B>
111525 </TD>
111526 <TD width=10% BGCOLOR=#FBF5EF>
111527 <B>f0000000</B>
111528 </TD>
111529 <TD width=10% BGCOLOR=#FBF5EF>
111530 <B>7</B>
111531 </TD>
111532 <TD width=15% BGCOLOR=#FBF5EF>
111533 <B>70000000</B>
111534 </TD>
111535 <TD width=35% BGCOLOR=#FBF5EF>
111536 <B>This register value determines register determines the number of samples used for each ratio increment during Write Leveling. Num_of_iteration = reg_phy_wrlvl_num_of_dq0 + 1 The recommended value for this register is 8. Accuracy is better with higher value, but this will cause leveling to run longer.</B>
111537 </TD>
111538 </TR>
111539 <TR valign="top">
111540 <TD width=15% BGCOLOR=#C0C0C0>
111541 <B>phy_cmd_timeout_rddata_cpt@0XF8006050</B>
111542 </TD>
111543 <TD width=15% BGCOLOR=#C0C0C0>
111544 <B>31:0</B>
111545 </TD>
111546 <TD width=10% BGCOLOR=#C0C0C0>
111547 <B>ff0f8fff</B>
111548 </TD>
111549 <TD width=10% BGCOLOR=#C0C0C0>
111550 <B></B>
111551 </TD>
111552 <TD width=15% BGCOLOR=#C0C0C0>
111553 <B>77010800</B>
111554 </TD>
111555 <TD width=35% BGCOLOR=#C0C0C0>
111556 <B>PHY command time out and read data capture FIFO register</B>
111557 </TD>
111558 </TR>
111559 </TABLE>
111560 <P>
111561 <H2><a name="DLL_calib">Register (<A href=#mod___slcr> slcr </A>)DLL_calib</a></H2>
111562 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
111563 <TR valign="top">
111564 <TD width=15% BGCOLOR=#FFFF00>
111565 <B>Register Name</B>
111566 </TD>
111567 <TD width=15% BGCOLOR=#FFFF00>
111568 <B>Address</B>
111569 </TD>
111570 <TD width=10% BGCOLOR=#FFFF00>
111571 <B>Width</B>
111572 </TD>
111573 <TD width=10% BGCOLOR=#FFFF00>
111574 <B>Type</B>
111575 </TD>
111576 <TD width=15% BGCOLOR=#FFFF00>
111577 <B>Reset Value</B>
111578 </TD>
111579 <TD width=35% BGCOLOR=#FFFF00>
111580 <B>Description</B>
111581 </TD>
111582 </TR>
111583 <TR valign="top">
111584 <TD width=15% BGCOLOR=#FBF5EF>
111585 <B>DLL_calib</B>
111586 </TD>
111587 <TD width=15% BGCOLOR=#FBF5EF>
111588 <B>0XF8006058</B>
111589 </TD>
111590 <TD width=10% BGCOLOR=#FBF5EF>
111591 <B>32</B>
111592 </TD>
111593 <TD width=10% BGCOLOR=#FBF5EF>
111594 <B>rw</B>
111595 </TD>
111596 <TD width=15% BGCOLOR=#FBF5EF>
111597 <B>0x00000000</B>
111598 </TD>
111599 <TD width=35% BGCOLOR=#FBF5EF>
111600 <B>--</B>
111601 </TD>
111602 </TR>
111603 </TABLE>
111604 <P>
111605 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
111606 <TR valign="top">
111607 <TD width=15% BGCOLOR=#C0FFC0>
111608 <B>Field Name</B>
111609 </TD>
111610 <TD width=15% BGCOLOR=#C0FFC0>
111611 <B>Bits</B>
111612 </TD>
111613 <TD width=10% BGCOLOR=#C0FFC0>
111614 <B>Mask</B>
111615 </TD>
111616 <TD width=10% BGCOLOR=#C0FFC0>
111617 <B>Value</B>
111618 </TD>
111619 <TD width=15% BGCOLOR=#C0FFC0>
111620 <B>Shifted Value</B>
111621 </TD>
111622 <TD width=35% BGCOLOR=#C0FFC0>
111623 <B>Description</B>
111624 </TD>
111625 </TR>
111626 <TR valign="top">
111627 <TD width=15% BGCOLOR=#FBF5EF>
111628 <B>reg_ddrc_dll_calib_to_min_x1024</B>
111629 </TD>
111630 <TD width=15% BGCOLOR=#FBF5EF>
111631 <B>7:0</B>
111632 </TD>
111633 <TD width=10% BGCOLOR=#FBF5EF>
111634 <B>ff</B>
111635 </TD>
111636 <TD width=10% BGCOLOR=#FBF5EF>
111637 <B>1</B>
111638 </TD>
111639 <TD width=15% BGCOLOR=#FBF5EF>
111640 <B>1</B>
111641 </TD>
111642 <TD width=35% BGCOLOR=#FBF5EF>
111643 <B>Unused in DFI Controller.</B>
111644 </TD>
111645 </TR>
111646 <TR valign="top">
111647 <TD width=15% BGCOLOR=#FBF5EF>
111648 <B>reg_ddrc_dll_calib_to_max_x1024</B>
111649 </TD>
111650 <TD width=15% BGCOLOR=#FBF5EF>
111651 <B>15:8</B>
111652 </TD>
111653 <TD width=10% BGCOLOR=#FBF5EF>
111654 <B>ff00</B>
111655 </TD>
111656 <TD width=10% BGCOLOR=#FBF5EF>
111657 <B>1</B>
111658 </TD>
111659 <TD width=15% BGCOLOR=#FBF5EF>
111660 <B>100</B>
111661 </TD>
111662 <TD width=35% BGCOLOR=#FBF5EF>
111663 <B>Unused in DFI Controller.</B>
111664 </TD>
111665 </TR>
111666 <TR valign="top">
111667 <TD width=15% BGCOLOR=#FBF5EF>
111668 <B>reg_ddrc_dis_dll_calib</B>
111669 </TD>
111670 <TD width=15% BGCOLOR=#FBF5EF>
111671 <B>16:16</B>
111672 </TD>
111673 <TD width=10% BGCOLOR=#FBF5EF>
111674 <B>10000</B>
111675 </TD>
111676 <TD width=10% BGCOLOR=#FBF5EF>
111677 <B>0</B>
111678 </TD>
111679 <TD width=15% BGCOLOR=#FBF5EF>
111680 <B>0</B>
111681 </TD>
111682 <TD width=35% BGCOLOR=#FBF5EF>
111683 <B>When 1, disable dll_calib generated by the controller. The core should issue the dll_calib signal using co_gs_dll_calib input. This input is changeable on the fly. When 0, controller will issue dll_calib periodically</B>
111684 </TD>
111685 </TR>
111686 <TR valign="top">
111687 <TD width=15% BGCOLOR=#C0C0C0>
111688 <B>DLL_calib@0XF8006058</B>
111689 </TD>
111690 <TD width=15% BGCOLOR=#C0C0C0>
111691 <B>31:0</B>
111692 </TD>
111693 <TD width=10% BGCOLOR=#C0C0C0>
111694 <B>1ffff</B>
111695 </TD>
111696 <TD width=10% BGCOLOR=#C0C0C0>
111697 <B></B>
111698 </TD>
111699 <TD width=15% BGCOLOR=#C0C0C0>
111700 <B>101</B>
111701 </TD>
111702 <TD width=35% BGCOLOR=#C0C0C0>
111703 <B>DLL calibration register</B>
111704 </TD>
111705 </TR>
111706 </TABLE>
111707 <P>
111708 <H2><a name="ODT_delay_hold">Register (<A href=#mod___slcr> slcr </A>)ODT_delay_hold</a></H2>
111709 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
111710 <TR valign="top">
111711 <TD width=15% BGCOLOR=#FFFF00>
111712 <B>Register Name</B>
111713 </TD>
111714 <TD width=15% BGCOLOR=#FFFF00>
111715 <B>Address</B>
111716 </TD>
111717 <TD width=10% BGCOLOR=#FFFF00>
111718 <B>Width</B>
111719 </TD>
111720 <TD width=10% BGCOLOR=#FFFF00>
111721 <B>Type</B>
111722 </TD>
111723 <TD width=15% BGCOLOR=#FFFF00>
111724 <B>Reset Value</B>
111725 </TD>
111726 <TD width=35% BGCOLOR=#FFFF00>
111727 <B>Description</B>
111728 </TD>
111729 </TR>
111730 <TR valign="top">
111731 <TD width=15% BGCOLOR=#FBF5EF>
111732 <B>ODT_delay_hold</B>
111733 </TD>
111734 <TD width=15% BGCOLOR=#FBF5EF>
111735 <B>0XF800605C</B>
111736 </TD>
111737 <TD width=10% BGCOLOR=#FBF5EF>
111738 <B>32</B>
111739 </TD>
111740 <TD width=10% BGCOLOR=#FBF5EF>
111741 <B>rw</B>
111742 </TD>
111743 <TD width=15% BGCOLOR=#FBF5EF>
111744 <B>0x00000000</B>
111745 </TD>
111746 <TD width=35% BGCOLOR=#FBF5EF>
111747 <B>--</B>
111748 </TD>
111749 </TR>
111750 </TABLE>
111751 <P>
111752 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
111753 <TR valign="top">
111754 <TD width=15% BGCOLOR=#C0FFC0>
111755 <B>Field Name</B>
111756 </TD>
111757 <TD width=15% BGCOLOR=#C0FFC0>
111758 <B>Bits</B>
111759 </TD>
111760 <TD width=10% BGCOLOR=#C0FFC0>
111761 <B>Mask</B>
111762 </TD>
111763 <TD width=10% BGCOLOR=#C0FFC0>
111764 <B>Value</B>
111765 </TD>
111766 <TD width=15% BGCOLOR=#C0FFC0>
111767 <B>Shifted Value</B>
111768 </TD>
111769 <TD width=35% BGCOLOR=#C0FFC0>
111770 <B>Description</B>
111771 </TD>
111772 </TR>
111773 <TR valign="top">
111774 <TD width=15% BGCOLOR=#FBF5EF>
111775 <B>reg_ddrc_rd_odt_delay</B>
111776 </TD>
111777 <TD width=15% BGCOLOR=#FBF5EF>
111778 <B>3:0</B>
111779 </TD>
111780 <TD width=10% BGCOLOR=#FBF5EF>
111781 <B>f</B>
111782 </TD>
111783 <TD width=10% BGCOLOR=#FBF5EF>
111784 <B>3</B>
111785 </TD>
111786 <TD width=15% BGCOLOR=#FBF5EF>
111787 <B>3</B>
111788 </TD>
111789 <TD width=35% BGCOLOR=#FBF5EF>
111790 <B>UNUSED</B>
111791 </TD>
111792 </TR>
111793 <TR valign="top">
111794 <TD width=15% BGCOLOR=#FBF5EF>
111795 <B>reg_ddrc_wr_odt_delay</B>
111796 </TD>
111797 <TD width=15% BGCOLOR=#FBF5EF>
111798 <B>7:4</B>
111799 </TD>
111800 <TD width=10% BGCOLOR=#FBF5EF>
111801 <B>f0</B>
111802 </TD>
111803 <TD width=10% BGCOLOR=#FBF5EF>
111804 <B>0</B>
111805 </TD>
111806 <TD width=15% BGCOLOR=#FBF5EF>
111807 <B>0</B>
111808 </TD>
111809 <TD width=35% BGCOLOR=#FBF5EF>
111810 <B>The delay, in clock cycles, from issuing a write command to setting ODT values associated with that command. ODT setting should remain constant for the entire time that DQS is driven by the controller. The suggested value for DDR2 is WL - 5 and for DDR3 is 0. WL is Write latency. DDR2 ODT has a 2-cycle on-time delay and a 2.5-cycle off-time delay. ODT is not applicable for LPDDR and LPDDR2 modes.</B>
111811 </TD>
111812 </TR>
111813 <TR valign="top">
111814 <TD width=15% BGCOLOR=#FBF5EF>
111815 <B>reg_ddrc_rd_odt_hold</B>
111816 </TD>
111817 <TD width=15% BGCOLOR=#FBF5EF>
111818 <B>11:8</B>
111819 </TD>
111820 <TD width=10% BGCOLOR=#FBF5EF>
111821 <B>f00</B>
111822 </TD>
111823 <TD width=10% BGCOLOR=#FBF5EF>
111824 <B>0</B>
111825 </TD>
111826 <TD width=15% BGCOLOR=#FBF5EF>
111827 <B>0</B>
111828 </TD>
111829 <TD width=35% BGCOLOR=#FBF5EF>
111830 <B>Unused</B>
111831 </TD>
111832 </TR>
111833 <TR valign="top">
111834 <TD width=15% BGCOLOR=#FBF5EF>
111835 <B>reg_ddrc_wr_odt_hold</B>
111836 </TD>
111837 <TD width=15% BGCOLOR=#FBF5EF>
111838 <B>15:12</B>
111839 </TD>
111840 <TD width=10% BGCOLOR=#FBF5EF>
111841 <B>f000</B>
111842 </TD>
111843 <TD width=10% BGCOLOR=#FBF5EF>
111844 <B>5</B>
111845 </TD>
111846 <TD width=15% BGCOLOR=#FBF5EF>
111847 <B>5000</B>
111848 </TD>
111849 <TD width=35% BGCOLOR=#FBF5EF>
111850 <B>Cycles to hold ODT for a Write Command. When 0x0, ODT signal is ON for 1 cycle. When 0x1, it is ON for 2 cycles, etc. The values to program in different modes are : DRAM Burst of 4 -2, DRAM Burst of 8 -4</B>
111851 </TD>
111852 </TR>
111853 <TR valign="top">
111854 <TD width=15% BGCOLOR=#C0C0C0>
111855 <B>ODT_delay_hold@0XF800605C</B>
111856 </TD>
111857 <TD width=15% BGCOLOR=#C0C0C0>
111858 <B>31:0</B>
111859 </TD>
111860 <TD width=10% BGCOLOR=#C0C0C0>
111861 <B>ffff</B>
111862 </TD>
111863 <TD width=10% BGCOLOR=#C0C0C0>
111864 <B></B>
111865 </TD>
111866 <TD width=15% BGCOLOR=#C0C0C0>
111867 <B>5003</B>
111868 </TD>
111869 <TD width=35% BGCOLOR=#C0C0C0>
111870 <B>ODT delay and ODT hold register</B>
111871 </TD>
111872 </TR>
111873 </TABLE>
111874 <P>
111875 <H2><a name="ctrl_reg1">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg1</a></H2>
111876 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
111877 <TR valign="top">
111878 <TD width=15% BGCOLOR=#FFFF00>
111879 <B>Register Name</B>
111880 </TD>
111881 <TD width=15% BGCOLOR=#FFFF00>
111882 <B>Address</B>
111883 </TD>
111884 <TD width=10% BGCOLOR=#FFFF00>
111885 <B>Width</B>
111886 </TD>
111887 <TD width=10% BGCOLOR=#FFFF00>
111888 <B>Type</B>
111889 </TD>
111890 <TD width=15% BGCOLOR=#FFFF00>
111891 <B>Reset Value</B>
111892 </TD>
111893 <TD width=35% BGCOLOR=#FFFF00>
111894 <B>Description</B>
111895 </TD>
111896 </TR>
111897 <TR valign="top">
111898 <TD width=15% BGCOLOR=#FBF5EF>
111899 <B>ctrl_reg1</B>
111900 </TD>
111901 <TD width=15% BGCOLOR=#FBF5EF>
111902 <B>0XF8006060</B>
111903 </TD>
111904 <TD width=10% BGCOLOR=#FBF5EF>
111905 <B>32</B>
111906 </TD>
111907 <TD width=10% BGCOLOR=#FBF5EF>
111908 <B>rw</B>
111909 </TD>
111910 <TD width=15% BGCOLOR=#FBF5EF>
111911 <B>0x00000000</B>
111912 </TD>
111913 <TD width=35% BGCOLOR=#FBF5EF>
111914 <B>--</B>
111915 </TD>
111916 </TR>
111917 </TABLE>
111918 <P>
111919 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
111920 <TR valign="top">
111921 <TD width=15% BGCOLOR=#C0FFC0>
111922 <B>Field Name</B>
111923 </TD>
111924 <TD width=15% BGCOLOR=#C0FFC0>
111925 <B>Bits</B>
111926 </TD>
111927 <TD width=10% BGCOLOR=#C0FFC0>
111928 <B>Mask</B>
111929 </TD>
111930 <TD width=10% BGCOLOR=#C0FFC0>
111931 <B>Value</B>
111932 </TD>
111933 <TD width=15% BGCOLOR=#C0FFC0>
111934 <B>Shifted Value</B>
111935 </TD>
111936 <TD width=35% BGCOLOR=#C0FFC0>
111937 <B>Description</B>
111938 </TD>
111939 </TR>
111940 <TR valign="top">
111941 <TD width=15% BGCOLOR=#FBF5EF>
111942 <B>reg_ddrc_pageclose</B>
111943 </TD>
111944 <TD width=15% BGCOLOR=#FBF5EF>
111945 <B>0:0</B>
111946 </TD>
111947 <TD width=10% BGCOLOR=#FBF5EF>
111948 <B>1</B>
111949 </TD>
111950 <TD width=10% BGCOLOR=#FBF5EF>
111951 <B>0</B>
111952 </TD>
111953 <TD width=15% BGCOLOR=#FBF5EF>
111954 <B>0</B>
111955 </TD>
111956 <TD width=35% BGCOLOR=#FBF5EF>
111957 <B>If true, bank will be closed and kept closed if no transactions are available for it. If false, bank will remain open until there is a need to close it (to open a different page, or for page timeout or refresh timeout.) This does not apply when auto-refresh is used.</B>
111958 </TD>
111959 </TR>
111960 <TR valign="top">
111961 <TD width=15% BGCOLOR=#FBF5EF>
111962 <B>reg_ddrc_lpr_num_entries</B>
111963 </TD>
111964 <TD width=15% BGCOLOR=#FBF5EF>
111965 <B>6:1</B>
111966 </TD>
111967 <TD width=10% BGCOLOR=#FBF5EF>
111968 <B>7e</B>
111969 </TD>
111970 <TD width=10% BGCOLOR=#FBF5EF>
111971 <B>1f</B>
111972 </TD>
111973 <TD width=15% BGCOLOR=#FBF5EF>
111974 <B>3e</B>
111975 </TD>
111976 <TD width=35% BGCOLOR=#FBF5EF>
111977 <B>Number of entries in the low priority transaction store is this value plus 1. In this design, by default all read ports are treated as low priority and hence the value of 0x1F. The hpr_num_entries is 32 minus this value. Bit [6] is ignored.</B>
111978 </TD>
111979 </TR>
111980 <TR valign="top">
111981 <TD width=15% BGCOLOR=#FBF5EF>
111982 <B>reg_ddrc_auto_pre_en</B>
111983 </TD>
111984 <TD width=15% BGCOLOR=#FBF5EF>
111985 <B>7:7</B>
111986 </TD>
111987 <TD width=10% BGCOLOR=#FBF5EF>
111988 <B>80</B>
111989 </TD>
111990 <TD width=10% BGCOLOR=#FBF5EF>
111991 <B>0</B>
111992 </TD>
111993 <TD width=15% BGCOLOR=#FBF5EF>
111994 <B>0</B>
111995 </TD>
111996 <TD width=35% BGCOLOR=#FBF5EF>
111997 <B>When set, most reads and writes will be issued with auto-precharge. (Exceptions can be made for collision cases.)</B>
111998 </TD>
111999 </TR>
112000 <TR valign="top">
112001 <TD width=15% BGCOLOR=#FBF5EF>
112002 <B>reg_ddrc_refresh_update_level</B>
112003 </TD>
112004 <TD width=15% BGCOLOR=#FBF5EF>
112005 <B>8:8</B>
112006 </TD>
112007 <TD width=10% BGCOLOR=#FBF5EF>
112008 <B>100</B>
112009 </TD>
112010 <TD width=10% BGCOLOR=#FBF5EF>
112011 <B>0</B>
112012 </TD>
112013 <TD width=15% BGCOLOR=#FBF5EF>
112014 <B>0</B>
112015 </TD>
112016 <TD width=35% BGCOLOR=#FBF5EF>
112017 <B>Toggle this signal to indicate that refresh register(s) have been updated. The value will be automatically updated when exiting soft reset. So it does not need to be toggled initially.</B>
112018 </TD>
112019 </TR>
112020 <TR valign="top">
112021 <TD width=15% BGCOLOR=#FBF5EF>
112022 <B>reg_ddrc_dis_wc</B>
112023 </TD>
112024 <TD width=15% BGCOLOR=#FBF5EF>
112025 <B>9:9</B>
112026 </TD>
112027 <TD width=10% BGCOLOR=#FBF5EF>
112028 <B>200</B>
112029 </TD>
112030 <TD width=10% BGCOLOR=#FBF5EF>
112031 <B>0</B>
112032 </TD>
112033 <TD width=15% BGCOLOR=#FBF5EF>
112034 <B>0</B>
112035 </TD>
112036 <TD width=35% BGCOLOR=#FBF5EF>
112037 <B>When 1, disable Write Combine</B>
112038 </TD>
112039 </TR>
112040 <TR valign="top">
112041 <TD width=15% BGCOLOR=#FBF5EF>
112042 <B>reg_ddrc_dis_collision_page_opt</B>
112043 </TD>
112044 <TD width=15% BGCOLOR=#FBF5EF>
112045 <B>10:10</B>
112046 </TD>
112047 <TD width=10% BGCOLOR=#FBF5EF>
112048 <B>400</B>
112049 </TD>
112050 <TD width=10% BGCOLOR=#FBF5EF>
112051 <B>0</B>
112052 </TD>
112053 <TD width=15% BGCOLOR=#FBF5EF>
112054 <B>0</B>
112055 </TD>
112056 <TD width=35% BGCOLOR=#FBF5EF>
112057 <B>When this is set to '0', auto-precharge will be disabled for the flushed command in a collision case. Collision cases are write followed by read to same address, read followed by write to same address, or write followed by write to same address with DIS_WC bit = 1 (where 'same address' comparisons exclude the two address bits representing critical word).</B>
112058 </TD>
112059 </TR>
112060 <TR valign="top">
112061 <TD width=15% BGCOLOR=#FBF5EF>
112062 <B>reg_ddrc_selfref_en</B>
112063 </TD>
112064 <TD width=15% BGCOLOR=#FBF5EF>
112065 <B>12:12</B>
112066 </TD>
112067 <TD width=10% BGCOLOR=#FBF5EF>
112068 <B>1000</B>
112069 </TD>
112070 <TD width=10% BGCOLOR=#FBF5EF>
112071 <B>0</B>
112072 </TD>
112073 <TD width=15% BGCOLOR=#FBF5EF>
112074 <B>0</B>
112075 </TD>
112076 <TD width=35% BGCOLOR=#FBF5EF>
112077 <B>If 1, then the controller will put the DRAM into self refresh when the transaction store is empty.</B>
112078 </TD>
112079 </TR>
112080 <TR valign="top">
112081 <TD width=15% BGCOLOR=#C0C0C0>
112082 <B>ctrl_reg1@0XF8006060</B>
112083 </TD>
112084 <TD width=15% BGCOLOR=#C0C0C0>
112085 <B>31:0</B>
112086 </TD>
112087 <TD width=10% BGCOLOR=#C0C0C0>
112088 <B>17ff</B>
112089 </TD>
112090 <TD width=10% BGCOLOR=#C0C0C0>
112091 <B></B>
112092 </TD>
112093 <TD width=15% BGCOLOR=#C0C0C0>
112094 <B>3e</B>
112095 </TD>
112096 <TD width=35% BGCOLOR=#C0C0C0>
112097 <B>Controller register 1</B>
112098 </TD>
112099 </TR>
112100 </TABLE>
112101 <P>
112102 <H2><a name="ctrl_reg2">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg2</a></H2>
112103 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112104 <TR valign="top">
112105 <TD width=15% BGCOLOR=#FFFF00>
112106 <B>Register Name</B>
112107 </TD>
112108 <TD width=15% BGCOLOR=#FFFF00>
112109 <B>Address</B>
112110 </TD>
112111 <TD width=10% BGCOLOR=#FFFF00>
112112 <B>Width</B>
112113 </TD>
112114 <TD width=10% BGCOLOR=#FFFF00>
112115 <B>Type</B>
112116 </TD>
112117 <TD width=15% BGCOLOR=#FFFF00>
112118 <B>Reset Value</B>
112119 </TD>
112120 <TD width=35% BGCOLOR=#FFFF00>
112121 <B>Description</B>
112122 </TD>
112123 </TR>
112124 <TR valign="top">
112125 <TD width=15% BGCOLOR=#FBF5EF>
112126 <B>ctrl_reg2</B>
112127 </TD>
112128 <TD width=15% BGCOLOR=#FBF5EF>
112129 <B>0XF8006064</B>
112130 </TD>
112131 <TD width=10% BGCOLOR=#FBF5EF>
112132 <B>32</B>
112133 </TD>
112134 <TD width=10% BGCOLOR=#FBF5EF>
112135 <B>rw</B>
112136 </TD>
112137 <TD width=15% BGCOLOR=#FBF5EF>
112138 <B>0x00000000</B>
112139 </TD>
112140 <TD width=35% BGCOLOR=#FBF5EF>
112141 <B>--</B>
112142 </TD>
112143 </TR>
112144 </TABLE>
112145 <P>
112146 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112147 <TR valign="top">
112148 <TD width=15% BGCOLOR=#C0FFC0>
112149 <B>Field Name</B>
112150 </TD>
112151 <TD width=15% BGCOLOR=#C0FFC0>
112152 <B>Bits</B>
112153 </TD>
112154 <TD width=10% BGCOLOR=#C0FFC0>
112155 <B>Mask</B>
112156 </TD>
112157 <TD width=10% BGCOLOR=#C0FFC0>
112158 <B>Value</B>
112159 </TD>
112160 <TD width=15% BGCOLOR=#C0FFC0>
112161 <B>Shifted Value</B>
112162 </TD>
112163 <TD width=35% BGCOLOR=#C0FFC0>
112164 <B>Description</B>
112165 </TD>
112166 </TR>
112167 <TR valign="top">
112168 <TD width=15% BGCOLOR=#FBF5EF>
112169 <B>reg_ddrc_go2critical_hysteresis</B>
112170 </TD>
112171 <TD width=15% BGCOLOR=#FBF5EF>
112172 <B>12:5</B>
112173 </TD>
112174 <TD width=10% BGCOLOR=#FBF5EF>
112175 <B>1fe0</B>
112176 </TD>
112177 <TD width=10% BGCOLOR=#FBF5EF>
112178 <B>0</B>
112179 </TD>
112180 <TD width=15% BGCOLOR=#FBF5EF>
112181 <B>0</B>
112182 </TD>
112183 <TD width=35% BGCOLOR=#FBF5EF>
112184 <B>Describes the number of cycles that co_gs_go2critical_rd or co_gs_go2critical_wr must be asserted before the corresponding queue moves to the 'critical' state in the DDRC. The arbiter controls the co_gs_go2critical_* signals; it is designed for use with this hysteresis field set to 0.</B>
112185 </TD>
112186 </TR>
112187 <TR valign="top">
112188 <TD width=15% BGCOLOR=#FBF5EF>
112189 <B>reg_arb_go2critical_en</B>
112190 </TD>
112191 <TD width=15% BGCOLOR=#FBF5EF>
112192 <B>17:17</B>
112193 </TD>
112194 <TD width=10% BGCOLOR=#FBF5EF>
112195 <B>20000</B>
112196 </TD>
112197 <TD width=10% BGCOLOR=#FBF5EF>
112198 <B>1</B>
112199 </TD>
112200 <TD width=15% BGCOLOR=#FBF5EF>
112201 <B>20000</B>
112202 </TD>
112203 <TD width=35% BGCOLOR=#FBF5EF>
112204 <B>1 - Set reg_ddrc_go2critical_wr and reg_ddrc_go2critical_rd signals going to DDRC based on 'urgent' input coming from AXI master. 0 - Keep reg_ddrc_go2critical_wr and reg_ddrc_go2critical_rd signals going to DDRC at 1'b0.</B>
112205 </TD>
112206 </TR>
112207 <TR valign="top">
112208 <TD width=15% BGCOLOR=#C0C0C0>
112209 <B>ctrl_reg2@0XF8006064</B>
112210 </TD>
112211 <TD width=15% BGCOLOR=#C0C0C0>
112212 <B>31:0</B>
112213 </TD>
112214 <TD width=10% BGCOLOR=#C0C0C0>
112215 <B>21fe0</B>
112216 </TD>
112217 <TD width=10% BGCOLOR=#C0C0C0>
112218 <B></B>
112219 </TD>
112220 <TD width=15% BGCOLOR=#C0C0C0>
112221 <B>20000</B>
112222 </TD>
112223 <TD width=35% BGCOLOR=#C0C0C0>
112224 <B>Controller register 2</B>
112225 </TD>
112226 </TR>
112227 </TABLE>
112228 <P>
112229 <H2><a name="ctrl_reg3">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg3</a></H2>
112230 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112231 <TR valign="top">
112232 <TD width=15% BGCOLOR=#FFFF00>
112233 <B>Register Name</B>
112234 </TD>
112235 <TD width=15% BGCOLOR=#FFFF00>
112236 <B>Address</B>
112237 </TD>
112238 <TD width=10% BGCOLOR=#FFFF00>
112239 <B>Width</B>
112240 </TD>
112241 <TD width=10% BGCOLOR=#FFFF00>
112242 <B>Type</B>
112243 </TD>
112244 <TD width=15% BGCOLOR=#FFFF00>
112245 <B>Reset Value</B>
112246 </TD>
112247 <TD width=35% BGCOLOR=#FFFF00>
112248 <B>Description</B>
112249 </TD>
112250 </TR>
112251 <TR valign="top">
112252 <TD width=15% BGCOLOR=#FBF5EF>
112253 <B>ctrl_reg3</B>
112254 </TD>
112255 <TD width=15% BGCOLOR=#FBF5EF>
112256 <B>0XF8006068</B>
112257 </TD>
112258 <TD width=10% BGCOLOR=#FBF5EF>
112259 <B>32</B>
112260 </TD>
112261 <TD width=10% BGCOLOR=#FBF5EF>
112262 <B>rw</B>
112263 </TD>
112264 <TD width=15% BGCOLOR=#FBF5EF>
112265 <B>0x00000000</B>
112266 </TD>
112267 <TD width=35% BGCOLOR=#FBF5EF>
112268 <B>--</B>
112269 </TD>
112270 </TR>
112271 </TABLE>
112272 <P>
112273 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112274 <TR valign="top">
112275 <TD width=15% BGCOLOR=#C0FFC0>
112276 <B>Field Name</B>
112277 </TD>
112278 <TD width=15% BGCOLOR=#C0FFC0>
112279 <B>Bits</B>
112280 </TD>
112281 <TD width=10% BGCOLOR=#C0FFC0>
112282 <B>Mask</B>
112283 </TD>
112284 <TD width=10% BGCOLOR=#C0FFC0>
112285 <B>Value</B>
112286 </TD>
112287 <TD width=15% BGCOLOR=#C0FFC0>
112288 <B>Shifted Value</B>
112289 </TD>
112290 <TD width=35% BGCOLOR=#C0FFC0>
112291 <B>Description</B>
112292 </TD>
112293 </TR>
112294 <TR valign="top">
112295 <TD width=15% BGCOLOR=#FBF5EF>
112296 <B>reg_ddrc_wrlvl_ww</B>
112297 </TD>
112298 <TD width=15% BGCOLOR=#FBF5EF>
112299 <B>7:0</B>
112300 </TD>
112301 <TD width=10% BGCOLOR=#FBF5EF>
112302 <B>ff</B>
112303 </TD>
112304 <TD width=10% BGCOLOR=#FBF5EF>
112305 <B>41</B>
112306 </TD>
112307 <TD width=15% BGCOLOR=#FBF5EF>
112308 <B>41</B>
112309 </TD>
112310 <TD width=35% BGCOLOR=#FBF5EF>
112311 <B>Write leveling write-to-write delay. Specifies the minimum number of clock cycles from the assertion of a ddrc_dfi_wrlvl_strobe signal to the next ddrc_dfi_wrlvl_strobe signal. Only applicable when connecting to PHY's operating in 'PHY RdLvl Evaluation' mode. Recommended value is: (RL + reg_phy_rdc_we_to_re_delay + 50) Only present in designs that support DDR3 and LPDDR2 devices.</B>
112312 </TD>
112313 </TR>
112314 <TR valign="top">
112315 <TD width=15% BGCOLOR=#FBF5EF>
112316 <B>reg_ddrc_rdlvl_rr</B>
112317 </TD>
112318 <TD width=15% BGCOLOR=#FBF5EF>
112319 <B>15:8</B>
112320 </TD>
112321 <TD width=10% BGCOLOR=#FBF5EF>
112322 <B>ff00</B>
112323 </TD>
112324 <TD width=10% BGCOLOR=#FBF5EF>
112325 <B>41</B>
112326 </TD>
112327 <TD width=15% BGCOLOR=#FBF5EF>
112328 <B>4100</B>
112329 </TD>
112330 <TD width=35% BGCOLOR=#FBF5EF>
112331 <B>Read leveling read-to-read delay. Specifies the minimum number of clock cycles from the assertion of a read command to the next read command. Only applicable when connecting to PHY's operating in 'PHY RdLvl Evaluation' mode. Only present in designs that support DDR3 devices</B>
112332 </TD>
112333 </TR>
112334 <TR valign="top">
112335 <TD width=15% BGCOLOR=#FBF5EF>
112336 <B>reg_ddrc_dfi_t_wlmrd</B>
112337 </TD>
112338 <TD width=15% BGCOLOR=#FBF5EF>
112339 <B>25:16</B>
112340 </TD>
112341 <TD width=10% BGCOLOR=#FBF5EF>
112342 <B>3ff0000</B>
112343 </TD>
112344 <TD width=10% BGCOLOR=#FBF5EF>
112345 <B>28</B>
112346 </TD>
112347 <TD width=15% BGCOLOR=#FBF5EF>
112348 <B>280000</B>
112349 </TD>
112350 <TD width=35% BGCOLOR=#FBF5EF>
112351 <B>First DQS/DQS# rising edge after write leveling mode is programmed. This is same as the tMLRD value from the DRAM spec. Only present in designs that support DDR3 devices.</B>
112352 </TD>
112353 </TR>
112354 <TR valign="top">
112355 <TD width=15% BGCOLOR=#C0C0C0>
112356 <B>ctrl_reg3@0XF8006068</B>
112357 </TD>
112358 <TD width=15% BGCOLOR=#C0C0C0>
112359 <B>31:0</B>
112360 </TD>
112361 <TD width=10% BGCOLOR=#C0C0C0>
112362 <B>3ffffff</B>
112363 </TD>
112364 <TD width=10% BGCOLOR=#C0C0C0>
112365 <B></B>
112366 </TD>
112367 <TD width=15% BGCOLOR=#C0C0C0>
112368 <B>284141</B>
112369 </TD>
112370 <TD width=35% BGCOLOR=#C0C0C0>
112371 <B>Controller register 3</B>
112372 </TD>
112373 </TR>
112374 </TABLE>
112375 <P>
112376 <H2><a name="ctrl_reg4">Register (<A href=#mod___slcr> slcr </A>)ctrl_reg4</a></H2>
112377 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112378 <TR valign="top">
112379 <TD width=15% BGCOLOR=#FFFF00>
112380 <B>Register Name</B>
112381 </TD>
112382 <TD width=15% BGCOLOR=#FFFF00>
112383 <B>Address</B>
112384 </TD>
112385 <TD width=10% BGCOLOR=#FFFF00>
112386 <B>Width</B>
112387 </TD>
112388 <TD width=10% BGCOLOR=#FFFF00>
112389 <B>Type</B>
112390 </TD>
112391 <TD width=15% BGCOLOR=#FFFF00>
112392 <B>Reset Value</B>
112393 </TD>
112394 <TD width=35% BGCOLOR=#FFFF00>
112395 <B>Description</B>
112396 </TD>
112397 </TR>
112398 <TR valign="top">
112399 <TD width=15% BGCOLOR=#FBF5EF>
112400 <B>ctrl_reg4</B>
112401 </TD>
112402 <TD width=15% BGCOLOR=#FBF5EF>
112403 <B>0XF800606C</B>
112404 </TD>
112405 <TD width=10% BGCOLOR=#FBF5EF>
112406 <B>32</B>
112407 </TD>
112408 <TD width=10% BGCOLOR=#FBF5EF>
112409 <B>rw</B>
112410 </TD>
112411 <TD width=15% BGCOLOR=#FBF5EF>
112412 <B>0x00000000</B>
112413 </TD>
112414 <TD width=35% BGCOLOR=#FBF5EF>
112415 <B>--</B>
112416 </TD>
112417 </TR>
112418 </TABLE>
112419 <P>
112420 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112421 <TR valign="top">
112422 <TD width=15% BGCOLOR=#C0FFC0>
112423 <B>Field Name</B>
112424 </TD>
112425 <TD width=15% BGCOLOR=#C0FFC0>
112426 <B>Bits</B>
112427 </TD>
112428 <TD width=10% BGCOLOR=#C0FFC0>
112429 <B>Mask</B>
112430 </TD>
112431 <TD width=10% BGCOLOR=#C0FFC0>
112432 <B>Value</B>
112433 </TD>
112434 <TD width=15% BGCOLOR=#C0FFC0>
112435 <B>Shifted Value</B>
112436 </TD>
112437 <TD width=35% BGCOLOR=#C0FFC0>
112438 <B>Description</B>
112439 </TD>
112440 </TR>
112441 <TR valign="top">
112442 <TD width=15% BGCOLOR=#FBF5EF>
112443 <B>dfi_t_ctrlupd_interval_min_x1024</B>
112444 </TD>
112445 <TD width=15% BGCOLOR=#FBF5EF>
112446 <B>7:0</B>
112447 </TD>
112448 <TD width=10% BGCOLOR=#FBF5EF>
112449 <B>ff</B>
112450 </TD>
112451 <TD width=10% BGCOLOR=#FBF5EF>
112452 <B>10</B>
112453 </TD>
112454 <TD width=15% BGCOLOR=#FBF5EF>
112455 <B>10</B>
112456 </TD>
112457 <TD width=35% BGCOLOR=#FBF5EF>
112458 <B>This is the minimum amount of time between Controller initiated DFI update requests (which will be executed whenever the controller is idle). Set this number higher to reduce the frequency of update requests, which can have a small impact on the latency of the first read request when the controller is idle. Units: 1024 clocks</B>
112459 </TD>
112460 </TR>
112461 <TR valign="top">
112462 <TD width=15% BGCOLOR=#FBF5EF>
112463 <B>dfi_t_ctrlupd_interval_max_x1024</B>
112464 </TD>
112465 <TD width=15% BGCOLOR=#FBF5EF>
112466 <B>15:8</B>
112467 </TD>
112468 <TD width=10% BGCOLOR=#FBF5EF>
112469 <B>ff00</B>
112470 </TD>
112471 <TD width=10% BGCOLOR=#FBF5EF>
112472 <B>16</B>
112473 </TD>
112474 <TD width=15% BGCOLOR=#FBF5EF>
112475 <B>1600</B>
112476 </TD>
112477 <TD width=35% BGCOLOR=#FBF5EF>
112478 <B>This is the maximum amount of time between Controller initiated DFI update requests. This timer resets with each update request; when the timer expires, traffic is blocked for a few cycles. PHY can use this idle time to recalibrate the delay lines to the DLLs. The DLL calibration is also used to reset PHY FIFO pointers in case of data capture errors. Updates are required to maintain calibration over PVT, but frequent updates may impact performance. Units: 1024 clocks</B>
112479 </TD>
112480 </TR>
112481 <TR valign="top">
112482 <TD width=15% BGCOLOR=#C0C0C0>
112483 <B>ctrl_reg4@0XF800606C</B>
112484 </TD>
112485 <TD width=15% BGCOLOR=#C0C0C0>
112486 <B>31:0</B>
112487 </TD>
112488 <TD width=10% BGCOLOR=#C0C0C0>
112489 <B>ffff</B>
112490 </TD>
112491 <TD width=10% BGCOLOR=#C0C0C0>
112492 <B></B>
112493 </TD>
112494 <TD width=15% BGCOLOR=#C0C0C0>
112495 <B>1610</B>
112496 </TD>
112497 <TD width=35% BGCOLOR=#C0C0C0>
112498 <B>Controller register 4</B>
112499 </TD>
112500 </TR>
112501 </TABLE>
112502 <P>
112503 <H2><a name="CHE_REFRESH_TIMER01">Register (<A href=#mod___slcr> slcr </A>)CHE_REFRESH_TIMER01</a></H2>
112504 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112505 <TR valign="top">
112506 <TD width=15% BGCOLOR=#FFFF00>
112507 <B>Register Name</B>
112508 </TD>
112509 <TD width=15% BGCOLOR=#FFFF00>
112510 <B>Address</B>
112511 </TD>
112512 <TD width=10% BGCOLOR=#FFFF00>
112513 <B>Width</B>
112514 </TD>
112515 <TD width=10% BGCOLOR=#FFFF00>
112516 <B>Type</B>
112517 </TD>
112518 <TD width=15% BGCOLOR=#FFFF00>
112519 <B>Reset Value</B>
112520 </TD>
112521 <TD width=35% BGCOLOR=#FFFF00>
112522 <B>Description</B>
112523 </TD>
112524 </TR>
112525 <TR valign="top">
112526 <TD width=15% BGCOLOR=#FBF5EF>
112527 <B>CHE_REFRESH_TIMER01</B>
112528 </TD>
112529 <TD width=15% BGCOLOR=#FBF5EF>
112530 <B>0XF80060A0</B>
112531 </TD>
112532 <TD width=10% BGCOLOR=#FBF5EF>
112533 <B>32</B>
112534 </TD>
112535 <TD width=10% BGCOLOR=#FBF5EF>
112536 <B>rw</B>
112537 </TD>
112538 <TD width=15% BGCOLOR=#FBF5EF>
112539 <B>0x00000000</B>
112540 </TD>
112541 <TD width=35% BGCOLOR=#FBF5EF>
112542 <B>--</B>
112543 </TD>
112544 </TR>
112545 </TABLE>
112546 <P>
112547 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112548 <TR valign="top">
112549 <TD width=15% BGCOLOR=#C0FFC0>
112550 <B>Field Name</B>
112551 </TD>
112552 <TD width=15% BGCOLOR=#C0FFC0>
112553 <B>Bits</B>
112554 </TD>
112555 <TD width=10% BGCOLOR=#C0FFC0>
112556 <B>Mask</B>
112557 </TD>
112558 <TD width=10% BGCOLOR=#C0FFC0>
112559 <B>Value</B>
112560 </TD>
112561 <TD width=15% BGCOLOR=#C0FFC0>
112562 <B>Shifted Value</B>
112563 </TD>
112564 <TD width=35% BGCOLOR=#C0FFC0>
112565 <B>Description</B>
112566 </TD>
112567 </TR>
112568 <TR valign="top">
112569 <TD width=15% BGCOLOR=#FBF5EF>
112570 <B>refresh_timer0_start_value_x32</B>
112571 </TD>
112572 <TD width=15% BGCOLOR=#FBF5EF>
112573 <B>11:0</B>
112574 </TD>
112575 <TD width=10% BGCOLOR=#FBF5EF>
112576 <B>fff</B>
112577 </TD>
112578 <TD width=10% BGCOLOR=#FBF5EF>
112579 <B>0</B>
112580 </TD>
112581 <TD width=15% BGCOLOR=#FBF5EF>
112582 <B>0</B>
112583 </TD>
112584 <TD width=35% BGCOLOR=#FBF5EF>
112585 <B>Refresh Timer for Rank 1. Unit: in multiples of 32 clocks. (Only present in multi-rank configurations). FOR PERFORMANCE ONLY.</B>
112586 </TD>
112587 </TR>
112588 <TR valign="top">
112589 <TD width=15% BGCOLOR=#FBF5EF>
112590 <B>refresh_timer1_start_value_x32</B>
112591 </TD>
112592 <TD width=15% BGCOLOR=#FBF5EF>
112593 <B>23:12</B>
112594 </TD>
112595 <TD width=10% BGCOLOR=#FBF5EF>
112596 <B>fff000</B>
112597 </TD>
112598 <TD width=10% BGCOLOR=#FBF5EF>
112599 <B>8</B>
112600 </TD>
112601 <TD width=15% BGCOLOR=#FBF5EF>
112602 <B>8000</B>
112603 </TD>
112604 <TD width=35% BGCOLOR=#FBF5EF>
112605 <B>Refresh Timer for Rank 0. (Only present in multi-rank configurations). Unit: in multiples of 32 clocks. FOR PERFORMANCE ONLY.</B>
112606 </TD>
112607 </TR>
112608 <TR valign="top">
112609 <TD width=15% BGCOLOR=#C0C0C0>
112610 <B>CHE_REFRESH_TIMER01@0XF80060A0</B>
112611 </TD>
112612 <TD width=15% BGCOLOR=#C0C0C0>
112613 <B>31:0</B>
112614 </TD>
112615 <TD width=10% BGCOLOR=#C0C0C0>
112616 <B>ffffff</B>
112617 </TD>
112618 <TD width=10% BGCOLOR=#C0C0C0>
112619 <B></B>
112620 </TD>
112621 <TD width=15% BGCOLOR=#C0C0C0>
112622 <B>8000</B>
112623 </TD>
112624 <TD width=35% BGCOLOR=#C0C0C0>
112625 <B>CHE_REFRESH_TIMER01</B>
112626 </TD>
112627 </TR>
112628 </TABLE>
112629 <P>
112630 <H2><a name="CHE_T_ZQ">Register (<A href=#mod___slcr> slcr </A>)CHE_T_ZQ</a></H2>
112631 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112632 <TR valign="top">
112633 <TD width=15% BGCOLOR=#FFFF00>
112634 <B>Register Name</B>
112635 </TD>
112636 <TD width=15% BGCOLOR=#FFFF00>
112637 <B>Address</B>
112638 </TD>
112639 <TD width=10% BGCOLOR=#FFFF00>
112640 <B>Width</B>
112641 </TD>
112642 <TD width=10% BGCOLOR=#FFFF00>
112643 <B>Type</B>
112644 </TD>
112645 <TD width=15% BGCOLOR=#FFFF00>
112646 <B>Reset Value</B>
112647 </TD>
112648 <TD width=35% BGCOLOR=#FFFF00>
112649 <B>Description</B>
112650 </TD>
112651 </TR>
112652 <TR valign="top">
112653 <TD width=15% BGCOLOR=#FBF5EF>
112654 <B>CHE_T_ZQ</B>
112655 </TD>
112656 <TD width=15% BGCOLOR=#FBF5EF>
112657 <B>0XF80060A4</B>
112658 </TD>
112659 <TD width=10% BGCOLOR=#FBF5EF>
112660 <B>32</B>
112661 </TD>
112662 <TD width=10% BGCOLOR=#FBF5EF>
112663 <B>rw</B>
112664 </TD>
112665 <TD width=15% BGCOLOR=#FBF5EF>
112666 <B>0x00000000</B>
112667 </TD>
112668 <TD width=35% BGCOLOR=#FBF5EF>
112669 <B>--</B>
112670 </TD>
112671 </TR>
112672 </TABLE>
112673 <P>
112674 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112675 <TR valign="top">
112676 <TD width=15% BGCOLOR=#C0FFC0>
112677 <B>Field Name</B>
112678 </TD>
112679 <TD width=15% BGCOLOR=#C0FFC0>
112680 <B>Bits</B>
112681 </TD>
112682 <TD width=10% BGCOLOR=#C0FFC0>
112683 <B>Mask</B>
112684 </TD>
112685 <TD width=10% BGCOLOR=#C0FFC0>
112686 <B>Value</B>
112687 </TD>
112688 <TD width=15% BGCOLOR=#C0FFC0>
112689 <B>Shifted Value</B>
112690 </TD>
112691 <TD width=35% BGCOLOR=#C0FFC0>
112692 <B>Description</B>
112693 </TD>
112694 </TR>
112695 <TR valign="top">
112696 <TD width=15% BGCOLOR=#FBF5EF>
112697 <B>reg_ddrc_dis_auto_zq</B>
112698 </TD>
112699 <TD width=15% BGCOLOR=#FBF5EF>
112700 <B>0:0</B>
112701 </TD>
112702 <TD width=10% BGCOLOR=#FBF5EF>
112703 <B>1</B>
112704 </TD>
112705 <TD width=10% BGCOLOR=#FBF5EF>
112706 <B>0</B>
112707 </TD>
112708 <TD width=15% BGCOLOR=#FBF5EF>
112709 <B>0</B>
112710 </TD>
112711 <TD width=35% BGCOLOR=#FBF5EF>
112712 <B>1=disable controller generation of ZQCS command. Co_gs_zq_calib_short can be used instead to control ZQ calibration commands. 0=internally generate ZQCS commands based on reg_ddrc_t_zq_short_interval_x1024 This is only present for implementations supporting DDR3 and LPDDR2 devices.</B>
112713 </TD>
112714 </TR>
112715 <TR valign="top">
112716 <TD width=15% BGCOLOR=#FBF5EF>
112717 <B>reg_ddrc_ddr3</B>
112718 </TD>
112719 <TD width=15% BGCOLOR=#FBF5EF>
112720 <B>1:1</B>
112721 </TD>
112722 <TD width=10% BGCOLOR=#FBF5EF>
112723 <B>2</B>
112724 </TD>
112725 <TD width=10% BGCOLOR=#FBF5EF>
112726 <B>1</B>
112727 </TD>
112728 <TD width=15% BGCOLOR=#FBF5EF>
112729 <B>2</B>
112730 </TD>
112731 <TD width=35% BGCOLOR=#FBF5EF>
112732 <B>Indicates operating in DDR2/DDR3 mode. Default value is set for DDR3.</B>
112733 </TD>
112734 </TR>
112735 <TR valign="top">
112736 <TD width=15% BGCOLOR=#FBF5EF>
112737 <B>reg_ddrc_t_mod</B>
112738 </TD>
112739 <TD width=15% BGCOLOR=#FBF5EF>
112740 <B>11:2</B>
112741 </TD>
112742 <TD width=10% BGCOLOR=#FBF5EF>
112743 <B>ffc</B>
112744 </TD>
112745 <TD width=10% BGCOLOR=#FBF5EF>
112746 <B>200</B>
112747 </TD>
112748 <TD width=15% BGCOLOR=#FBF5EF>
112749 <B>800</B>
112750 </TD>
112751 <TD width=35% BGCOLOR=#FBF5EF>
112752 <B>Mode register set command update delay (minimum the larger of 12 clock cycles or 15ns)</B>
112753 </TD>
112754 </TR>
112755 <TR valign="top">
112756 <TD width=15% BGCOLOR=#FBF5EF>
112757 <B>reg_ddrc_t_zq_long_nop</B>
112758 </TD>
112759 <TD width=15% BGCOLOR=#FBF5EF>
112760 <B>21:12</B>
112761 </TD>
112762 <TD width=10% BGCOLOR=#FBF5EF>
112763 <B>3ff000</B>
112764 </TD>
112765 <TD width=10% BGCOLOR=#FBF5EF>
112766 <B>200</B>
112767 </TD>
112768 <TD width=15% BGCOLOR=#FBF5EF>
112769 <B>200000</B>
112770 </TD>
112771 <TD width=35% BGCOLOR=#FBF5EF>
112772 <B>Number of cycles of NOP required after a ZQCL (ZQ calibration long) command is issued to DRAM. Units: Clock cycles This is only present for implementations supporting DDR3 and LPDDR2 devices.</B>
112773 </TD>
112774 </TR>
112775 <TR valign="top">
112776 <TD width=15% BGCOLOR=#FBF5EF>
112777 <B>reg_ddrc_t_zq_short_nop</B>
112778 </TD>
112779 <TD width=15% BGCOLOR=#FBF5EF>
112780 <B>31:22</B>
112781 </TD>
112782 <TD width=10% BGCOLOR=#FBF5EF>
112783 <B>ffc00000</B>
112784 </TD>
112785 <TD width=10% BGCOLOR=#FBF5EF>
112786 <B>40</B>
112787 </TD>
112788 <TD width=15% BGCOLOR=#FBF5EF>
112789 <B>10000000</B>
112790 </TD>
112791 <TD width=35% BGCOLOR=#FBF5EF>
112792 <B>Number of cycles of NOP required after a ZQCS (ZQ calibration short) command is issued to DRAM. Units: Clock cycles This is only present for implementations supporting DDR3 and LPDDR2 devices.</B>
112793 </TD>
112794 </TR>
112795 <TR valign="top">
112796 <TD width=15% BGCOLOR=#C0C0C0>
112797 <B>CHE_T_ZQ@0XF80060A4</B>
112798 </TD>
112799 <TD width=15% BGCOLOR=#C0C0C0>
112800 <B>31:0</B>
112801 </TD>
112802 <TD width=10% BGCOLOR=#C0C0C0>
112803 <B>ffffffff</B>
112804 </TD>
112805 <TD width=10% BGCOLOR=#C0C0C0>
112806 <B></B>
112807 </TD>
112808 <TD width=15% BGCOLOR=#C0C0C0>
112809 <B>10200802</B>
112810 </TD>
112811 <TD width=35% BGCOLOR=#C0C0C0>
112812 <B>ZQ parameters register</B>
112813 </TD>
112814 </TR>
112815 </TABLE>
112816 <P>
112817 <H2><a name="CHE_T_ZQ_Short_Interval_Reg">Register (<A href=#mod___slcr> slcr </A>)CHE_T_ZQ_Short_Interval_Reg</a></H2>
112818 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112819 <TR valign="top">
112820 <TD width=15% BGCOLOR=#FFFF00>
112821 <B>Register Name</B>
112822 </TD>
112823 <TD width=15% BGCOLOR=#FFFF00>
112824 <B>Address</B>
112825 </TD>
112826 <TD width=10% BGCOLOR=#FFFF00>
112827 <B>Width</B>
112828 </TD>
112829 <TD width=10% BGCOLOR=#FFFF00>
112830 <B>Type</B>
112831 </TD>
112832 <TD width=15% BGCOLOR=#FFFF00>
112833 <B>Reset Value</B>
112834 </TD>
112835 <TD width=35% BGCOLOR=#FFFF00>
112836 <B>Description</B>
112837 </TD>
112838 </TR>
112839 <TR valign="top">
112840 <TD width=15% BGCOLOR=#FBF5EF>
112841 <B>CHE_T_ZQ_Short_Interval_Reg</B>
112842 </TD>
112843 <TD width=15% BGCOLOR=#FBF5EF>
112844 <B>0XF80060A8</B>
112845 </TD>
112846 <TD width=10% BGCOLOR=#FBF5EF>
112847 <B>32</B>
112848 </TD>
112849 <TD width=10% BGCOLOR=#FBF5EF>
112850 <B>rw</B>
112851 </TD>
112852 <TD width=15% BGCOLOR=#FBF5EF>
112853 <B>0x00000000</B>
112854 </TD>
112855 <TD width=35% BGCOLOR=#FBF5EF>
112856 <B>--</B>
112857 </TD>
112858 </TR>
112859 </TABLE>
112860 <P>
112861 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112862 <TR valign="top">
112863 <TD width=15% BGCOLOR=#C0FFC0>
112864 <B>Field Name</B>
112865 </TD>
112866 <TD width=15% BGCOLOR=#C0FFC0>
112867 <B>Bits</B>
112868 </TD>
112869 <TD width=10% BGCOLOR=#C0FFC0>
112870 <B>Mask</B>
112871 </TD>
112872 <TD width=10% BGCOLOR=#C0FFC0>
112873 <B>Value</B>
112874 </TD>
112875 <TD width=15% BGCOLOR=#C0FFC0>
112876 <B>Shifted Value</B>
112877 </TD>
112878 <TD width=35% BGCOLOR=#C0FFC0>
112879 <B>Description</B>
112880 </TD>
112881 </TR>
112882 <TR valign="top">
112883 <TD width=15% BGCOLOR=#FBF5EF>
112884 <B>t_zq_short_interval_x1024</B>
112885 </TD>
112886 <TD width=15% BGCOLOR=#FBF5EF>
112887 <B>19:0</B>
112888 </TD>
112889 <TD width=10% BGCOLOR=#FBF5EF>
112890 <B>fffff</B>
112891 </TD>
112892 <TD width=10% BGCOLOR=#FBF5EF>
112893 <B>cb73</B>
112894 </TD>
112895 <TD width=15% BGCOLOR=#FBF5EF>
112896 <B>cb73</B>
112897 </TD>
112898 <TD width=35% BGCOLOR=#FBF5EF>
112899 <B>Average interval to wait between automatically issuing ZQCS (ZQ calibration short) commands to DDR3 devices. Meaningless if reg_ddrc_dis_auto_zq=1. Units: 1024 Clock cycles. Applicable for DDR3 and LPDDR2 devices.</B>
112900 </TD>
112901 </TR>
112902 <TR valign="top">
112903 <TD width=15% BGCOLOR=#FBF5EF>
112904 <B>dram_rstn_x1024</B>
112905 </TD>
112906 <TD width=15% BGCOLOR=#FBF5EF>
112907 <B>27:20</B>
112908 </TD>
112909 <TD width=10% BGCOLOR=#FBF5EF>
112910 <B>ff00000</B>
112911 </TD>
112912 <TD width=10% BGCOLOR=#FBF5EF>
112913 <B>69</B>
112914 </TD>
112915 <TD width=15% BGCOLOR=#FBF5EF>
112916 <B>6900000</B>
112917 </TD>
112918 <TD width=35% BGCOLOR=#FBF5EF>
112919 <B>Number of cycles to assert DRAM reset signal during init sequence. Units: 1024 Clock cycles. Applicable for DDR3 only.</B>
112920 </TD>
112921 </TR>
112922 <TR valign="top">
112923 <TD width=15% BGCOLOR=#C0C0C0>
112924 <B>CHE_T_ZQ_Short_Interval_Reg@0XF80060A8</B>
112925 </TD>
112926 <TD width=15% BGCOLOR=#C0C0C0>
112927 <B>31:0</B>
112928 </TD>
112929 <TD width=10% BGCOLOR=#C0C0C0>
112930 <B>fffffff</B>
112931 </TD>
112932 <TD width=10% BGCOLOR=#C0C0C0>
112933 <B></B>
112934 </TD>
112935 <TD width=15% BGCOLOR=#C0C0C0>
112936 <B>690cb73</B>
112937 </TD>
112938 <TD width=35% BGCOLOR=#C0C0C0>
112939 <B>Misc parameters register</B>
112940 </TD>
112941 </TR>
112942 </TABLE>
112943 <P>
112944 <H2><a name="deep_pwrdwn_reg">Register (<A href=#mod___slcr> slcr </A>)deep_pwrdwn_reg</a></H2>
112945 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112946 <TR valign="top">
112947 <TD width=15% BGCOLOR=#FFFF00>
112948 <B>Register Name</B>
112949 </TD>
112950 <TD width=15% BGCOLOR=#FFFF00>
112951 <B>Address</B>
112952 </TD>
112953 <TD width=10% BGCOLOR=#FFFF00>
112954 <B>Width</B>
112955 </TD>
112956 <TD width=10% BGCOLOR=#FFFF00>
112957 <B>Type</B>
112958 </TD>
112959 <TD width=15% BGCOLOR=#FFFF00>
112960 <B>Reset Value</B>
112961 </TD>
112962 <TD width=35% BGCOLOR=#FFFF00>
112963 <B>Description</B>
112964 </TD>
112965 </TR>
112966 <TR valign="top">
112967 <TD width=15% BGCOLOR=#FBF5EF>
112968 <B>deep_pwrdwn_reg</B>
112969 </TD>
112970 <TD width=15% BGCOLOR=#FBF5EF>
112971 <B>0XF80060AC</B>
112972 </TD>
112973 <TD width=10% BGCOLOR=#FBF5EF>
112974 <B>32</B>
112975 </TD>
112976 <TD width=10% BGCOLOR=#FBF5EF>
112977 <B>rw</B>
112978 </TD>
112979 <TD width=15% BGCOLOR=#FBF5EF>
112980 <B>0x00000000</B>
112981 </TD>
112982 <TD width=35% BGCOLOR=#FBF5EF>
112983 <B>--</B>
112984 </TD>
112985 </TR>
112986 </TABLE>
112987 <P>
112988 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
112989 <TR valign="top">
112990 <TD width=15% BGCOLOR=#C0FFC0>
112991 <B>Field Name</B>
112992 </TD>
112993 <TD width=15% BGCOLOR=#C0FFC0>
112994 <B>Bits</B>
112995 </TD>
112996 <TD width=10% BGCOLOR=#C0FFC0>
112997 <B>Mask</B>
112998 </TD>
112999 <TD width=10% BGCOLOR=#C0FFC0>
113000 <B>Value</B>
113001 </TD>
113002 <TD width=15% BGCOLOR=#C0FFC0>
113003 <B>Shifted Value</B>
113004 </TD>
113005 <TD width=35% BGCOLOR=#C0FFC0>
113006 <B>Description</B>
113007 </TD>
113008 </TR>
113009 <TR valign="top">
113010 <TD width=15% BGCOLOR=#FBF5EF>
113011 <B>deeppowerdown_en</B>
113012 </TD>
113013 <TD width=15% BGCOLOR=#FBF5EF>
113014 <B>0:0</B>
113015 </TD>
113016 <TD width=10% BGCOLOR=#FBF5EF>
113017 <B>1</B>
113018 </TD>
113019 <TD width=10% BGCOLOR=#FBF5EF>
113020 <B>0</B>
113021 </TD>
113022 <TD width=15% BGCOLOR=#FBF5EF>
113023 <B>0</B>
113024 </TD>
113025 <TD width=35% BGCOLOR=#FBF5EF>
113026 <B>1 - Controller puts the DRAM into Deep Powerdown mode when the transaction store is empty. 0 - Brings Controller out of Deep Powerdown mode Present only in designs configured to support LPDDR or LPDDR2 FOR PERFORMANCE ONLY.</B>
113027 </TD>
113028 </TR>
113029 <TR valign="top">
113030 <TD width=15% BGCOLOR=#FBF5EF>
113031 <B>deeppowerdown_to_x1024</B>
113032 </TD>
113033 <TD width=15% BGCOLOR=#FBF5EF>
113034 <B>8:1</B>
113035 </TD>
113036 <TD width=10% BGCOLOR=#FBF5EF>
113037 <B>1fe</B>
113038 </TD>
113039 <TD width=10% BGCOLOR=#FBF5EF>
113040 <B>ff</B>
113041 </TD>
113042 <TD width=15% BGCOLOR=#FBF5EF>
113043 <B>1fe</B>
113044 </TD>
113045 <TD width=35% BGCOLOR=#FBF5EF>
113046 <B>Minimum deep power down time applicable only for LPDDR2. LPDDR exits from deep power down mode immediately after reg_ddrc_deeppowerdown_en is deasserted. For LPDDR2, Value from the spec is 500us. Units are in 1024 clock cycles. Present only in designs configured to support LPDDR or LPDDR2. FOR PERFORMANCE ONLY.</B>
113047 </TD>
113048 </TR>
113049 <TR valign="top">
113050 <TD width=15% BGCOLOR=#C0C0C0>
113051 <B>deep_pwrdwn_reg@0XF80060AC</B>
113052 </TD>
113053 <TD width=15% BGCOLOR=#C0C0C0>
113054 <B>31:0</B>
113055 </TD>
113056 <TD width=10% BGCOLOR=#C0C0C0>
113057 <B>1ff</B>
113058 </TD>
113059 <TD width=10% BGCOLOR=#C0C0C0>
113060 <B></B>
113061 </TD>
113062 <TD width=15% BGCOLOR=#C0C0C0>
113063 <B>1fe</B>
113064 </TD>
113065 <TD width=35% BGCOLOR=#C0C0C0>
113066 <B>Deep powerdown register</B>
113067 </TD>
113068 </TR>
113069 </TABLE>
113070 <P>
113071 <H2><a name="reg_2c">Register (<A href=#mod___slcr> slcr </A>)reg_2c</a></H2>
113072 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113073 <TR valign="top">
113074 <TD width=15% BGCOLOR=#FFFF00>
113075 <B>Register Name</B>
113076 </TD>
113077 <TD width=15% BGCOLOR=#FFFF00>
113078 <B>Address</B>
113079 </TD>
113080 <TD width=10% BGCOLOR=#FFFF00>
113081 <B>Width</B>
113082 </TD>
113083 <TD width=10% BGCOLOR=#FFFF00>
113084 <B>Type</B>
113085 </TD>
113086 <TD width=15% BGCOLOR=#FFFF00>
113087 <B>Reset Value</B>
113088 </TD>
113089 <TD width=35% BGCOLOR=#FFFF00>
113090 <B>Description</B>
113091 </TD>
113092 </TR>
113093 <TR valign="top">
113094 <TD width=15% BGCOLOR=#FBF5EF>
113095 <B>reg_2c</B>
113096 </TD>
113097 <TD width=15% BGCOLOR=#FBF5EF>
113098 <B>0XF80060B0</B>
113099 </TD>
113100 <TD width=10% BGCOLOR=#FBF5EF>
113101 <B>32</B>
113102 </TD>
113103 <TD width=10% BGCOLOR=#FBF5EF>
113104 <B>rw</B>
113105 </TD>
113106 <TD width=15% BGCOLOR=#FBF5EF>
113107 <B>0x00000000</B>
113108 </TD>
113109 <TD width=35% BGCOLOR=#FBF5EF>
113110 <B>--</B>
113111 </TD>
113112 </TR>
113113 </TABLE>
113114 <P>
113115 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113116 <TR valign="top">
113117 <TD width=15% BGCOLOR=#C0FFC0>
113118 <B>Field Name</B>
113119 </TD>
113120 <TD width=15% BGCOLOR=#C0FFC0>
113121 <B>Bits</B>
113122 </TD>
113123 <TD width=10% BGCOLOR=#C0FFC0>
113124 <B>Mask</B>
113125 </TD>
113126 <TD width=10% BGCOLOR=#C0FFC0>
113127 <B>Value</B>
113128 </TD>
113129 <TD width=15% BGCOLOR=#C0FFC0>
113130 <B>Shifted Value</B>
113131 </TD>
113132 <TD width=35% BGCOLOR=#C0FFC0>
113133 <B>Description</B>
113134 </TD>
113135 </TR>
113136 <TR valign="top">
113137 <TD width=15% BGCOLOR=#FBF5EF>
113138 <B>dfi_wrlvl_max_x1024</B>
113139 </TD>
113140 <TD width=15% BGCOLOR=#FBF5EF>
113141 <B>11:0</B>
113142 </TD>
113143 <TD width=10% BGCOLOR=#FBF5EF>
113144 <B>fff</B>
113145 </TD>
113146 <TD width=10% BGCOLOR=#FBF5EF>
113147 <B>fff</B>
113148 </TD>
113149 <TD width=15% BGCOLOR=#FBF5EF>
113150 <B>fff</B>
113151 </TD>
113152 <TD width=35% BGCOLOR=#FBF5EF>
113153 <B>Write leveling maximum time. Specifies the maximum number of clock cycles that the controller will wait for a response (phy_dfi_wrlvl_resp) to a write leveling enable signal (ddrc_dfi_wrlvl_en). Only applicable when connecting to PHY's operating in 'PHY WrLvl Evaluation' mode. Typical value 0xFFF Units 1024 clocks</B>
113154 </TD>
113155 </TR>
113156 <TR valign="top">
113157 <TD width=15% BGCOLOR=#FBF5EF>
113158 <B>dfi_rdlvl_max_x1024</B>
113159 </TD>
113160 <TD width=15% BGCOLOR=#FBF5EF>
113161 <B>23:12</B>
113162 </TD>
113163 <TD width=10% BGCOLOR=#FBF5EF>
113164 <B>fff000</B>
113165 </TD>
113166 <TD width=10% BGCOLOR=#FBF5EF>
113167 <B>fff</B>
113168 </TD>
113169 <TD width=15% BGCOLOR=#FBF5EF>
113170 <B>fff000</B>
113171 </TD>
113172 <TD width=35% BGCOLOR=#FBF5EF>
113173 <B>Read leveling maximum time. Specifies the maximum number of clock cycles that the controller will wait for a response (phy_dfi_rdlvl_resp) to a read leveling enable signal (ddrc_dfi_rdlvl_en or ddrc_dfi_rdlvl_gate_en). Only applicable when connecting to PHY's operating in 'PHY RdLvl Evaluation' mode. Typical value 0xFFF Units 1024 clocks</B>
113174 </TD>
113175 </TR>
113176 <TR valign="top">
113177 <TD width=15% BGCOLOR=#FBF5EF>
113178 <B>ddrc_reg_twrlvl_max_error</B>
113179 </TD>
113180 <TD width=15% BGCOLOR=#FBF5EF>
113181 <B>24:24</B>
113182 </TD>
113183 <TD width=10% BGCOLOR=#FBF5EF>
113184 <B>1000000</B>
113185 </TD>
113186 <TD width=10% BGCOLOR=#FBF5EF>
113187 <B>0</B>
113188 </TD>
113189 <TD width=15% BGCOLOR=#FBF5EF>
113190 <B>0</B>
113191 </TD>
113192 <TD width=35% BGCOLOR=#FBF5EF>
113193 <B>When '1' indicates that the reg_ddrc_dfi_wrlvl_max_x1024 timer has timed out. This is a Clear-on-Write register. If write leveling timed out, an error is indicated by the DDRC and this bit gets set. The value is held until it is cleared. Clearing is done by writing a '0' to this register. Only present in designs that support DDR3.</B>
113194 </TD>
113195 </TR>
113196 <TR valign="top">
113197 <TD width=15% BGCOLOR=#FBF5EF>
113198 <B>ddrc_reg_trdlvl_max_error</B>
113199 </TD>
113200 <TD width=15% BGCOLOR=#FBF5EF>
113201 <B>25:25</B>
113202 </TD>
113203 <TD width=10% BGCOLOR=#FBF5EF>
113204 <B>2000000</B>
113205 </TD>
113206 <TD width=10% BGCOLOR=#FBF5EF>
113207 <B>0</B>
113208 </TD>
113209 <TD width=15% BGCOLOR=#FBF5EF>
113210 <B>0</B>
113211 </TD>
113212 <TD width=35% BGCOLOR=#FBF5EF>
113213 <B>When '1' indicates that the reg_ddrc_dfi_rdrlvl_max_x1024 timer has timed out. This is a Clear-on-Write register. If read leveling or gate training timed out, an error is indicated by the DDRC and this bit gets set. The value is held at that value until it is cleared. Clearing is done by writing a '0' to this register. Only present in designs that support DDR3 or LPDDR2 devices.</B>
113214 </TD>
113215 </TR>
113216 <TR valign="top">
113217 <TD width=15% BGCOLOR=#FBF5EF>
113218 <B>reg_ddrc_dfi_wr_level_en</B>
113219 </TD>
113220 <TD width=15% BGCOLOR=#FBF5EF>
113221 <B>26:26</B>
113222 </TD>
113223 <TD width=10% BGCOLOR=#FBF5EF>
113224 <B>4000000</B>
113225 </TD>
113226 <TD width=10% BGCOLOR=#FBF5EF>
113227 <B>1</B>
113228 </TD>
113229 <TD width=15% BGCOLOR=#FBF5EF>
113230 <B>4000000</B>
113231 </TD>
113232 <TD width=35% BGCOLOR=#FBF5EF>
113233 <B>1 = Write leveling mode has been enabled as part of init sequence; Valid only for DDR3 DFI designs 0 = Write leveling disabled.</B>
113234 </TD>
113235 </TR>
113236 <TR valign="top">
113237 <TD width=15% BGCOLOR=#FBF5EF>
113238 <B>reg_ddrc_dfi_rd_dqs_gate_level</B>
113239 </TD>
113240 <TD width=15% BGCOLOR=#FBF5EF>
113241 <B>27:27</B>
113242 </TD>
113243 <TD width=10% BGCOLOR=#FBF5EF>
113244 <B>8000000</B>
113245 </TD>
113246 <TD width=10% BGCOLOR=#FBF5EF>
113247 <B>1</B>
113248 </TD>
113249 <TD width=15% BGCOLOR=#FBF5EF>
113250 <B>8000000</B>
113251 </TD>
113252 <TD width=35% BGCOLOR=#FBF5EF>
113253 <B>1 = Read DQS Gate Leveling mode has been enabled as part of init sequence; Valid only for DDR3 DFI designs 0= Read DQS gate leveling is disabled.</B>
113254 </TD>
113255 </TR>
113256 <TR valign="top">
113257 <TD width=15% BGCOLOR=#FBF5EF>
113258 <B>reg_ddrc_dfi_rd_data_eye_train</B>
113259 </TD>
113260 <TD width=15% BGCOLOR=#FBF5EF>
113261 <B>28:28</B>
113262 </TD>
113263 <TD width=10% BGCOLOR=#FBF5EF>
113264 <B>10000000</B>
113265 </TD>
113266 <TD width=10% BGCOLOR=#FBF5EF>
113267 <B>1</B>
113268 </TD>
113269 <TD width=15% BGCOLOR=#FBF5EF>
113270 <B>10000000</B>
113271 </TD>
113272 <TD width=35% BGCOLOR=#FBF5EF>
113273 <B>1 = Read Data Eye training mode has been enabled as part of init sequence. Only present in designs that support DDR3 or LPDDR2 devices.</B>
113274 </TD>
113275 </TR>
113276 <TR valign="top">
113277 <TD width=15% BGCOLOR=#C0C0C0>
113278 <B>reg_2c@0XF80060B0</B>
113279 </TD>
113280 <TD width=15% BGCOLOR=#C0C0C0>
113281 <B>31:0</B>
113282 </TD>
113283 <TD width=10% BGCOLOR=#C0C0C0>
113284 <B>1fffffff</B>
113285 </TD>
113286 <TD width=10% BGCOLOR=#C0C0C0>
113287 <B></B>
113288 </TD>
113289 <TD width=15% BGCOLOR=#C0C0C0>
113290 <B>1cffffff</B>
113291 </TD>
113292 <TD width=35% BGCOLOR=#C0C0C0>
113293 <B>Training control register</B>
113294 </TD>
113295 </TR>
113296 </TABLE>
113297 <P>
113298 <H2><a name="reg_2d">Register (<A href=#mod___slcr> slcr </A>)reg_2d</a></H2>
113299 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113300 <TR valign="top">
113301 <TD width=15% BGCOLOR=#FFFF00>
113302 <B>Register Name</B>
113303 </TD>
113304 <TD width=15% BGCOLOR=#FFFF00>
113305 <B>Address</B>
113306 </TD>
113307 <TD width=10% BGCOLOR=#FFFF00>
113308 <B>Width</B>
113309 </TD>
113310 <TD width=10% BGCOLOR=#FFFF00>
113311 <B>Type</B>
113312 </TD>
113313 <TD width=15% BGCOLOR=#FFFF00>
113314 <B>Reset Value</B>
113315 </TD>
113316 <TD width=35% BGCOLOR=#FFFF00>
113317 <B>Description</B>
113318 </TD>
113319 </TR>
113320 <TR valign="top">
113321 <TD width=15% BGCOLOR=#FBF5EF>
113322 <B>reg_2d</B>
113323 </TD>
113324 <TD width=15% BGCOLOR=#FBF5EF>
113325 <B>0XF80060B4</B>
113326 </TD>
113327 <TD width=10% BGCOLOR=#FBF5EF>
113328 <B>32</B>
113329 </TD>
113330 <TD width=10% BGCOLOR=#FBF5EF>
113331 <B>rw</B>
113332 </TD>
113333 <TD width=15% BGCOLOR=#FBF5EF>
113334 <B>0x00000000</B>
113335 </TD>
113336 <TD width=35% BGCOLOR=#FBF5EF>
113337 <B>--</B>
113338 </TD>
113339 </TR>
113340 </TABLE>
113341 <P>
113342 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113343 <TR valign="top">
113344 <TD width=15% BGCOLOR=#C0FFC0>
113345 <B>Field Name</B>
113346 </TD>
113347 <TD width=15% BGCOLOR=#C0FFC0>
113348 <B>Bits</B>
113349 </TD>
113350 <TD width=10% BGCOLOR=#C0FFC0>
113351 <B>Mask</B>
113352 </TD>
113353 <TD width=10% BGCOLOR=#C0FFC0>
113354 <B>Value</B>
113355 </TD>
113356 <TD width=15% BGCOLOR=#C0FFC0>
113357 <B>Shifted Value</B>
113358 </TD>
113359 <TD width=35% BGCOLOR=#C0FFC0>
113360 <B>Description</B>
113361 </TD>
113362 </TR>
113363 <TR valign="top">
113364 <TD width=15% BGCOLOR=#FBF5EF>
113365 <B>reg_ddrc_2t_delay</B>
113366 </TD>
113367 <TD width=15% BGCOLOR=#FBF5EF>
113368 <B>8:0</B>
113369 </TD>
113370 <TD width=10% BGCOLOR=#FBF5EF>
113371 <B>1ff</B>
113372 </TD>
113373 <TD width=10% BGCOLOR=#FBF5EF>
113374 <B>0</B>
113375 </TD>
113376 <TD width=15% BGCOLOR=#FBF5EF>
113377 <B>0</B>
113378 </TD>
113379 <TD width=35% BGCOLOR=#FBF5EF>
113380 <B>Selects the clock edge in which chip select (CSN) and CKE is asserted. Unsupported feature.</B>
113381 </TD>
113382 </TR>
113383 <TR valign="top">
113384 <TD width=15% BGCOLOR=#FBF5EF>
113385 <B>reg_ddrc_skip_ocd</B>
113386 </TD>
113387 <TD width=15% BGCOLOR=#FBF5EF>
113388 <B>9:9</B>
113389 </TD>
113390 <TD width=10% BGCOLOR=#FBF5EF>
113391 <B>200</B>
113392 </TD>
113393 <TD width=10% BGCOLOR=#FBF5EF>
113394 <B>1</B>
113395 </TD>
113396 <TD width=15% BGCOLOR=#FBF5EF>
113397 <B>200</B>
113398 </TD>
113399 <TD width=35% BGCOLOR=#FBF5EF>
113400 <B>This register must be kept at 1'b1. 1'b0 is NOT supported. 1 - Indicates the controller to skip OCD adjustment step during DDR2 initialization. OCD_Default and OCD_Exit are performed instead. 0 - Not supported.</B>
113401 </TD>
113402 </TR>
113403 <TR valign="top">
113404 <TD width=15% BGCOLOR=#FBF5EF>
113405 <B>reg_ddrc_dis_pre_bypass</B>
113406 </TD>
113407 <TD width=15% BGCOLOR=#FBF5EF>
113408 <B>10:10</B>
113409 </TD>
113410 <TD width=10% BGCOLOR=#FBF5EF>
113411 <B>400</B>
113412 </TD>
113413 <TD width=10% BGCOLOR=#FBF5EF>
113414 <B>0</B>
113415 </TD>
113416 <TD width=15% BGCOLOR=#FBF5EF>
113417 <B>0</B>
113418 </TD>
113419 <TD width=35% BGCOLOR=#FBF5EF>
113420 <B>Only present in designs supporting precharge bypass. When 1, disable bypass path for high priority precharges FOR DEBUG ONLY.</B>
113421 </TD>
113422 </TR>
113423 <TR valign="top">
113424 <TD width=15% BGCOLOR=#C0C0C0>
113425 <B>reg_2d@0XF80060B4</B>
113426 </TD>
113427 <TD width=15% BGCOLOR=#C0C0C0>
113428 <B>31:0</B>
113429 </TD>
113430 <TD width=10% BGCOLOR=#C0C0C0>
113431 <B>7ff</B>
113432 </TD>
113433 <TD width=10% BGCOLOR=#C0C0C0>
113434 <B></B>
113435 </TD>
113436 <TD width=15% BGCOLOR=#C0C0C0>
113437 <B>200</B>
113438 </TD>
113439 <TD width=35% BGCOLOR=#C0C0C0>
113440 <B>Misc Debug register</B>
113441 </TD>
113442 </TR>
113443 </TABLE>
113444 <P>
113445 <H2><a name="dfi_timing">Register (<A href=#mod___slcr> slcr </A>)dfi_timing</a></H2>
113446 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113447 <TR valign="top">
113448 <TD width=15% BGCOLOR=#FFFF00>
113449 <B>Register Name</B>
113450 </TD>
113451 <TD width=15% BGCOLOR=#FFFF00>
113452 <B>Address</B>
113453 </TD>
113454 <TD width=10% BGCOLOR=#FFFF00>
113455 <B>Width</B>
113456 </TD>
113457 <TD width=10% BGCOLOR=#FFFF00>
113458 <B>Type</B>
113459 </TD>
113460 <TD width=15% BGCOLOR=#FFFF00>
113461 <B>Reset Value</B>
113462 </TD>
113463 <TD width=35% BGCOLOR=#FFFF00>
113464 <B>Description</B>
113465 </TD>
113466 </TR>
113467 <TR valign="top">
113468 <TD width=15% BGCOLOR=#FBF5EF>
113469 <B>dfi_timing</B>
113470 </TD>
113471 <TD width=15% BGCOLOR=#FBF5EF>
113472 <B>0XF80060B8</B>
113473 </TD>
113474 <TD width=10% BGCOLOR=#FBF5EF>
113475 <B>32</B>
113476 </TD>
113477 <TD width=10% BGCOLOR=#FBF5EF>
113478 <B>rw</B>
113479 </TD>
113480 <TD width=15% BGCOLOR=#FBF5EF>
113481 <B>0x00000000</B>
113482 </TD>
113483 <TD width=35% BGCOLOR=#FBF5EF>
113484 <B>--</B>
113485 </TD>
113486 </TR>
113487 </TABLE>
113488 <P>
113489 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113490 <TR valign="top">
113491 <TD width=15% BGCOLOR=#C0FFC0>
113492 <B>Field Name</B>
113493 </TD>
113494 <TD width=15% BGCOLOR=#C0FFC0>
113495 <B>Bits</B>
113496 </TD>
113497 <TD width=10% BGCOLOR=#C0FFC0>
113498 <B>Mask</B>
113499 </TD>
113500 <TD width=10% BGCOLOR=#C0FFC0>
113501 <B>Value</B>
113502 </TD>
113503 <TD width=15% BGCOLOR=#C0FFC0>
113504 <B>Shifted Value</B>
113505 </TD>
113506 <TD width=35% BGCOLOR=#C0FFC0>
113507 <B>Description</B>
113508 </TD>
113509 </TR>
113510 <TR valign="top">
113511 <TD width=15% BGCOLOR=#FBF5EF>
113512 <B>reg_ddrc_dfi_t_rddata_en</B>
113513 </TD>
113514 <TD width=15% BGCOLOR=#FBF5EF>
113515 <B>4:0</B>
113516 </TD>
113517 <TD width=10% BGCOLOR=#FBF5EF>
113518 <B>1f</B>
113519 </TD>
113520 <TD width=10% BGCOLOR=#FBF5EF>
113521 <B>6</B>
113522 </TD>
113523 <TD width=15% BGCOLOR=#FBF5EF>
113524 <B>6</B>
113525 </TD>
113526 <TD width=35% BGCOLOR=#FBF5EF>
113527 <B>Time from the assertion of a READ command on the DFI interface to the assertion of the phy_dfi_rddata_en signal. Non-LPDDR -> RL-1 LPDDR -> RL Where RL is read latency of DRAM.</B>
113528 </TD>
113529 </TR>
113530 <TR valign="top">
113531 <TD width=15% BGCOLOR=#FBF5EF>
113532 <B>reg_ddrc_dfi_t_ctrlup_min</B>
113533 </TD>
113534 <TD width=15% BGCOLOR=#FBF5EF>
113535 <B>14:5</B>
113536 </TD>
113537 <TD width=10% BGCOLOR=#FBF5EF>
113538 <B>7fe0</B>
113539 </TD>
113540 <TD width=10% BGCOLOR=#FBF5EF>
113541 <B>3</B>
113542 </TD>
113543 <TD width=15% BGCOLOR=#FBF5EF>
113544 <B>60</B>
113545 </TD>
113546 <TD width=35% BGCOLOR=#FBF5EF>
113547 <B>Specifies the minimum number of clock cycles that the ddrc_dfi_ctrlupd_req signal must be asserted.</B>
113548 </TD>
113549 </TR>
113550 <TR valign="top">
113551 <TD width=15% BGCOLOR=#FBF5EF>
113552 <B>reg_ddrc_dfi_t_ctrlup_max</B>
113553 </TD>
113554 <TD width=15% BGCOLOR=#FBF5EF>
113555 <B>24:15</B>
113556 </TD>
113557 <TD width=10% BGCOLOR=#FBF5EF>
113558 <B>1ff8000</B>
113559 </TD>
113560 <TD width=10% BGCOLOR=#FBF5EF>
113561 <B>40</B>
113562 </TD>
113563 <TD width=15% BGCOLOR=#FBF5EF>
113564 <B>200000</B>
113565 </TD>
113566 <TD width=35% BGCOLOR=#FBF5EF>
113567 <B>Specifies the maximum number of clock cycles that the ddrc_dfi_ctrlupd_req signal can assert.</B>
113568 </TD>
113569 </TR>
113570 <TR valign="top">
113571 <TD width=15% BGCOLOR=#C0C0C0>
113572 <B>dfi_timing@0XF80060B8</B>
113573 </TD>
113574 <TD width=15% BGCOLOR=#C0C0C0>
113575 <B>31:0</B>
113576 </TD>
113577 <TD width=10% BGCOLOR=#C0C0C0>
113578 <B>1ffffff</B>
113579 </TD>
113580 <TD width=10% BGCOLOR=#C0C0C0>
113581 <B></B>
113582 </TD>
113583 <TD width=15% BGCOLOR=#C0C0C0>
113584 <B>200066</B>
113585 </TD>
113586 <TD width=35% BGCOLOR=#C0C0C0>
113587 <B>DFI timing register</B>
113588 </TD>
113589 </TR>
113590 </TABLE>
113591 <P>
113592 <H1>RESET ECC ERROR</H1>
113593 <H2><a name="CHE_ECC_CONTROL_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_ECC_CONTROL_REG_OFFSET</a></H2>
113594 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113595 <TR valign="top">
113596 <TD width=15% BGCOLOR=#FFFF00>
113597 <B>Register Name</B>
113598 </TD>
113599 <TD width=15% BGCOLOR=#FFFF00>
113600 <B>Address</B>
113601 </TD>
113602 <TD width=10% BGCOLOR=#FFFF00>
113603 <B>Width</B>
113604 </TD>
113605 <TD width=10% BGCOLOR=#FFFF00>
113606 <B>Type</B>
113607 </TD>
113608 <TD width=15% BGCOLOR=#FFFF00>
113609 <B>Reset Value</B>
113610 </TD>
113611 <TD width=35% BGCOLOR=#FFFF00>
113612 <B>Description</B>
113613 </TD>
113614 </TR>
113615 <TR valign="top">
113616 <TD width=15% BGCOLOR=#FBF5EF>
113617 <B>CHE_ECC_CONTROL_REG_OFFSET</B>
113618 </TD>
113619 <TD width=15% BGCOLOR=#FBF5EF>
113620 <B>0XF80060C4</B>
113621 </TD>
113622 <TD width=10% BGCOLOR=#FBF5EF>
113623 <B>32</B>
113624 </TD>
113625 <TD width=10% BGCOLOR=#FBF5EF>
113626 <B>rw</B>
113627 </TD>
113628 <TD width=15% BGCOLOR=#FBF5EF>
113629 <B>0x00000000</B>
113630 </TD>
113631 <TD width=35% BGCOLOR=#FBF5EF>
113632 <B>--</B>
113633 </TD>
113634 </TR>
113635 </TABLE>
113636 <P>
113637 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113638 <TR valign="top">
113639 <TD width=15% BGCOLOR=#C0FFC0>
113640 <B>Field Name</B>
113641 </TD>
113642 <TD width=15% BGCOLOR=#C0FFC0>
113643 <B>Bits</B>
113644 </TD>
113645 <TD width=10% BGCOLOR=#C0FFC0>
113646 <B>Mask</B>
113647 </TD>
113648 <TD width=10% BGCOLOR=#C0FFC0>
113649 <B>Value</B>
113650 </TD>
113651 <TD width=15% BGCOLOR=#C0FFC0>
113652 <B>Shifted Value</B>
113653 </TD>
113654 <TD width=35% BGCOLOR=#C0FFC0>
113655 <B>Description</B>
113656 </TD>
113657 </TR>
113658 <TR valign="top">
113659 <TD width=15% BGCOLOR=#FBF5EF>
113660 <B>Clear_Uncorrectable_DRAM_ECC_error</B>
113661 </TD>
113662 <TD width=15% BGCOLOR=#FBF5EF>
113663 <B>0:0</B>
113664 </TD>
113665 <TD width=10% BGCOLOR=#FBF5EF>
113666 <B>1</B>
113667 </TD>
113668 <TD width=10% BGCOLOR=#FBF5EF>
113669 <B>1</B>
113670 </TD>
113671 <TD width=15% BGCOLOR=#FBF5EF>
113672 <B>1</B>
113673 </TD>
113674 <TD width=35% BGCOLOR=#FBF5EF>
113675 <B>Writing 1 to this bit will clear the uncorrectable log valid bit and the uncorrectable error counters.</B>
113676 </TD>
113677 </TR>
113678 <TR valign="top">
113679 <TD width=15% BGCOLOR=#FBF5EF>
113680 <B>Clear_Correctable_DRAM_ECC_error</B>
113681 </TD>
113682 <TD width=15% BGCOLOR=#FBF5EF>
113683 <B>1:1</B>
113684 </TD>
113685 <TD width=10% BGCOLOR=#FBF5EF>
113686 <B>2</B>
113687 </TD>
113688 <TD width=10% BGCOLOR=#FBF5EF>
113689 <B>1</B>
113690 </TD>
113691 <TD width=15% BGCOLOR=#FBF5EF>
113692 <B>2</B>
113693 </TD>
113694 <TD width=35% BGCOLOR=#FBF5EF>
113695 <B>Writing 1 to this bit will clear the correctable log valid bit and the correctable error counters.</B>
113696 </TD>
113697 </TR>
113698 <TR valign="top">
113699 <TD width=15% BGCOLOR=#C0C0C0>
113700 <B>CHE_ECC_CONTROL_REG_OFFSET@0XF80060C4</B>
113701 </TD>
113702 <TD width=15% BGCOLOR=#C0C0C0>
113703 <B>31:0</B>
113704 </TD>
113705 <TD width=10% BGCOLOR=#C0C0C0>
113706 <B>3</B>
113707 </TD>
113708 <TD width=10% BGCOLOR=#C0C0C0>
113709 <B></B>
113710 </TD>
113711 <TD width=15% BGCOLOR=#C0C0C0>
113712 <B>3</B>
113713 </TD>
113714 <TD width=35% BGCOLOR=#C0C0C0>
113715 <B>ECC error clear register</B>
113716 </TD>
113717 </TR>
113718 </TABLE>
113719 <P>
113720 <H2><a name="CHE_ECC_CONTROL_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_ECC_CONTROL_REG_OFFSET</a></H2>
113721 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113722 <TR valign="top">
113723 <TD width=15% BGCOLOR=#FFFF00>
113724 <B>Register Name</B>
113725 </TD>
113726 <TD width=15% BGCOLOR=#FFFF00>
113727 <B>Address</B>
113728 </TD>
113729 <TD width=10% BGCOLOR=#FFFF00>
113730 <B>Width</B>
113731 </TD>
113732 <TD width=10% BGCOLOR=#FFFF00>
113733 <B>Type</B>
113734 </TD>
113735 <TD width=15% BGCOLOR=#FFFF00>
113736 <B>Reset Value</B>
113737 </TD>
113738 <TD width=35% BGCOLOR=#FFFF00>
113739 <B>Description</B>
113740 </TD>
113741 </TR>
113742 <TR valign="top">
113743 <TD width=15% BGCOLOR=#FBF5EF>
113744 <B>CHE_ECC_CONTROL_REG_OFFSET</B>
113745 </TD>
113746 <TD width=15% BGCOLOR=#FBF5EF>
113747 <B>0XF80060C4</B>
113748 </TD>
113749 <TD width=10% BGCOLOR=#FBF5EF>
113750 <B>32</B>
113751 </TD>
113752 <TD width=10% BGCOLOR=#FBF5EF>
113753 <B>rw</B>
113754 </TD>
113755 <TD width=15% BGCOLOR=#FBF5EF>
113756 <B>0x00000000</B>
113757 </TD>
113758 <TD width=35% BGCOLOR=#FBF5EF>
113759 <B>--</B>
113760 </TD>
113761 </TR>
113762 </TABLE>
113763 <P>
113764 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113765 <TR valign="top">
113766 <TD width=15% BGCOLOR=#C0FFC0>
113767 <B>Field Name</B>
113768 </TD>
113769 <TD width=15% BGCOLOR=#C0FFC0>
113770 <B>Bits</B>
113771 </TD>
113772 <TD width=10% BGCOLOR=#C0FFC0>
113773 <B>Mask</B>
113774 </TD>
113775 <TD width=10% BGCOLOR=#C0FFC0>
113776 <B>Value</B>
113777 </TD>
113778 <TD width=15% BGCOLOR=#C0FFC0>
113779 <B>Shifted Value</B>
113780 </TD>
113781 <TD width=35% BGCOLOR=#C0FFC0>
113782 <B>Description</B>
113783 </TD>
113784 </TR>
113785 <TR valign="top">
113786 <TD width=15% BGCOLOR=#FBF5EF>
113787 <B>Clear_Uncorrectable_DRAM_ECC_error</B>
113788 </TD>
113789 <TD width=15% BGCOLOR=#FBF5EF>
113790 <B>0:0</B>
113791 </TD>
113792 <TD width=10% BGCOLOR=#FBF5EF>
113793 <B>1</B>
113794 </TD>
113795 <TD width=10% BGCOLOR=#FBF5EF>
113796 <B>0</B>
113797 </TD>
113798 <TD width=15% BGCOLOR=#FBF5EF>
113799 <B>0</B>
113800 </TD>
113801 <TD width=35% BGCOLOR=#FBF5EF>
113802 <B>Writing 1 to this bit will clear the uncorrectable log valid bit and the uncorrectable error counters.</B>
113803 </TD>
113804 </TR>
113805 <TR valign="top">
113806 <TD width=15% BGCOLOR=#FBF5EF>
113807 <B>Clear_Correctable_DRAM_ECC_error</B>
113808 </TD>
113809 <TD width=15% BGCOLOR=#FBF5EF>
113810 <B>1:1</B>
113811 </TD>
113812 <TD width=10% BGCOLOR=#FBF5EF>
113813 <B>2</B>
113814 </TD>
113815 <TD width=10% BGCOLOR=#FBF5EF>
113816 <B>0</B>
113817 </TD>
113818 <TD width=15% BGCOLOR=#FBF5EF>
113819 <B>0</B>
113820 </TD>
113821 <TD width=35% BGCOLOR=#FBF5EF>
113822 <B>Writing 1 to this bit will clear the correctable log valid bit and the correctable error counters.</B>
113823 </TD>
113824 </TR>
113825 <TR valign="top">
113826 <TD width=15% BGCOLOR=#C0C0C0>
113827 <B>CHE_ECC_CONTROL_REG_OFFSET@0XF80060C4</B>
113828 </TD>
113829 <TD width=15% BGCOLOR=#C0C0C0>
113830 <B>31:0</B>
113831 </TD>
113832 <TD width=10% BGCOLOR=#C0C0C0>
113833 <B>3</B>
113834 </TD>
113835 <TD width=10% BGCOLOR=#C0C0C0>
113836 <B></B>
113837 </TD>
113838 <TD width=15% BGCOLOR=#C0C0C0>
113839 <B>0</B>
113840 </TD>
113841 <TD width=35% BGCOLOR=#C0C0C0>
113842 <B>ECC error clear register</B>
113843 </TD>
113844 </TR>
113845 </TABLE>
113846 <P>
113847 <H2><a name="CHE_CORR_ECC_LOG_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_CORR_ECC_LOG_REG_OFFSET</a></H2>
113848 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113849 <TR valign="top">
113850 <TD width=15% BGCOLOR=#FFFF00>
113851 <B>Register Name</B>
113852 </TD>
113853 <TD width=15% BGCOLOR=#FFFF00>
113854 <B>Address</B>
113855 </TD>
113856 <TD width=10% BGCOLOR=#FFFF00>
113857 <B>Width</B>
113858 </TD>
113859 <TD width=10% BGCOLOR=#FFFF00>
113860 <B>Type</B>
113861 </TD>
113862 <TD width=15% BGCOLOR=#FFFF00>
113863 <B>Reset Value</B>
113864 </TD>
113865 <TD width=35% BGCOLOR=#FFFF00>
113866 <B>Description</B>
113867 </TD>
113868 </TR>
113869 <TR valign="top">
113870 <TD width=15% BGCOLOR=#FBF5EF>
113871 <B>CHE_CORR_ECC_LOG_REG_OFFSET</B>
113872 </TD>
113873 <TD width=15% BGCOLOR=#FBF5EF>
113874 <B>0XF80060C8</B>
113875 </TD>
113876 <TD width=10% BGCOLOR=#FBF5EF>
113877 <B>32</B>
113878 </TD>
113879 <TD width=10% BGCOLOR=#FBF5EF>
113880 <B>rw</B>
113881 </TD>
113882 <TD width=15% BGCOLOR=#FBF5EF>
113883 <B>0x00000000</B>
113884 </TD>
113885 <TD width=35% BGCOLOR=#FBF5EF>
113886 <B>--</B>
113887 </TD>
113888 </TR>
113889 </TABLE>
113890 <P>
113891 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113892 <TR valign="top">
113893 <TD width=15% BGCOLOR=#C0FFC0>
113894 <B>Field Name</B>
113895 </TD>
113896 <TD width=15% BGCOLOR=#C0FFC0>
113897 <B>Bits</B>
113898 </TD>
113899 <TD width=10% BGCOLOR=#C0FFC0>
113900 <B>Mask</B>
113901 </TD>
113902 <TD width=10% BGCOLOR=#C0FFC0>
113903 <B>Value</B>
113904 </TD>
113905 <TD width=15% BGCOLOR=#C0FFC0>
113906 <B>Shifted Value</B>
113907 </TD>
113908 <TD width=35% BGCOLOR=#C0FFC0>
113909 <B>Description</B>
113910 </TD>
113911 </TR>
113912 <TR valign="top">
113913 <TD width=15% BGCOLOR=#FBF5EF>
113914 <B>CORR_ECC_LOG_VALID</B>
113915 </TD>
113916 <TD width=15% BGCOLOR=#FBF5EF>
113917 <B>0:0</B>
113918 </TD>
113919 <TD width=10% BGCOLOR=#FBF5EF>
113920 <B>1</B>
113921 </TD>
113922 <TD width=10% BGCOLOR=#FBF5EF>
113923 <B>0</B>
113924 </TD>
113925 <TD width=15% BGCOLOR=#FBF5EF>
113926 <B>0</B>
113927 </TD>
113928 <TD width=35% BGCOLOR=#FBF5EF>
113929 <B>Set to '1' when a correctable ECC error is captured. As long as this is '1' no further ECC errors will be captured. This is cleared when a '1' is written to register bit[1] of ECC CONTROL REGISTER (0x31)</B>
113930 </TD>
113931 </TR>
113932 <TR valign="top">
113933 <TD width=15% BGCOLOR=#FBF5EF>
113934 <B>ECC_CORRECTED_BIT_NUM</B>
113935 </TD>
113936 <TD width=15% BGCOLOR=#FBF5EF>
113937 <B>7:1</B>
113938 </TD>
113939 <TD width=10% BGCOLOR=#FBF5EF>
113940 <B>fe</B>
113941 </TD>
113942 <TD width=10% BGCOLOR=#FBF5EF>
113943 <B>0</B>
113944 </TD>
113945 <TD width=15% BGCOLOR=#FBF5EF>
113946 <B>0</B>
113947 </TD>
113948 <TD width=35% BGCOLOR=#FBF5EF>
113949 <B>Indicator of the bit number syndrome in error for single-bit errors. The field is 7-bit wide to handle 72-bits of data. This is an encoded value with ECC bits placed in between data. The encoding is given in section 5.4 Correctable bit number from the lowest error lane is reported here. There are only 13-valid bits going to an ECC lane (8-data + 5-ECC). Only 4-bits are needed to encode a max value of d'13. Bit[7] of this register is used to indicate the exact byte lane. When a error happens, if CORR_ECC_LOG_COL[0] from register 0x33 is 1'b0, then the error happened in Lane 0 or 1. If CORR_ECC_LOG_COL[0] is 1'b1, then the error happened in Lane 2 or 3. Bit[7] of this register indicates whether the error is from upper or lower byte lane. If it is 0, then it is lower byte lane and if it is 1, then it is upper byte lane. Together with CORR_ECC_LOG_COL[0] and bit[7] of this register, the exact byte lane with correctable error can be determined.</B>
113950 </TD>
113951 </TR>
113952 <TR valign="top">
113953 <TD width=15% BGCOLOR=#C0C0C0>
113954 <B>CHE_CORR_ECC_LOG_REG_OFFSET@0XF80060C8</B>
113955 </TD>
113956 <TD width=15% BGCOLOR=#C0C0C0>
113957 <B>31:0</B>
113958 </TD>
113959 <TD width=10% BGCOLOR=#C0C0C0>
113960 <B>ff</B>
113961 </TD>
113962 <TD width=10% BGCOLOR=#C0C0C0>
113963 <B></B>
113964 </TD>
113965 <TD width=15% BGCOLOR=#C0C0C0>
113966 <B>0</B>
113967 </TD>
113968 <TD width=35% BGCOLOR=#C0C0C0>
113969 <B>ECC error correction register</B>
113970 </TD>
113971 </TR>
113972 </TABLE>
113973 <P>
113974 <H2><a name="CHE_UNCORR_ECC_LOG_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_UNCORR_ECC_LOG_REG_OFFSET</a></H2>
113975 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
113976 <TR valign="top">
113977 <TD width=15% BGCOLOR=#FFFF00>
113978 <B>Register Name</B>
113979 </TD>
113980 <TD width=15% BGCOLOR=#FFFF00>
113981 <B>Address</B>
113982 </TD>
113983 <TD width=10% BGCOLOR=#FFFF00>
113984 <B>Width</B>
113985 </TD>
113986 <TD width=10% BGCOLOR=#FFFF00>
113987 <B>Type</B>
113988 </TD>
113989 <TD width=15% BGCOLOR=#FFFF00>
113990 <B>Reset Value</B>
113991 </TD>
113992 <TD width=35% BGCOLOR=#FFFF00>
113993 <B>Description</B>
113994 </TD>
113995 </TR>
113996 <TR valign="top">
113997 <TD width=15% BGCOLOR=#FBF5EF>
113998 <B>CHE_UNCORR_ECC_LOG_REG_OFFSET</B>
113999 </TD>
114000 <TD width=15% BGCOLOR=#FBF5EF>
114001 <B>0XF80060DC</B>
114002 </TD>
114003 <TD width=10% BGCOLOR=#FBF5EF>
114004 <B>32</B>
114005 </TD>
114006 <TD width=10% BGCOLOR=#FBF5EF>
114007 <B>rw</B>
114008 </TD>
114009 <TD width=15% BGCOLOR=#FBF5EF>
114010 <B>0x00000000</B>
114011 </TD>
114012 <TD width=35% BGCOLOR=#FBF5EF>
114013 <B>--</B>
114014 </TD>
114015 </TR>
114016 </TABLE>
114017 <P>
114018 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114019 <TR valign="top">
114020 <TD width=15% BGCOLOR=#C0FFC0>
114021 <B>Field Name</B>
114022 </TD>
114023 <TD width=15% BGCOLOR=#C0FFC0>
114024 <B>Bits</B>
114025 </TD>
114026 <TD width=10% BGCOLOR=#C0FFC0>
114027 <B>Mask</B>
114028 </TD>
114029 <TD width=10% BGCOLOR=#C0FFC0>
114030 <B>Value</B>
114031 </TD>
114032 <TD width=15% BGCOLOR=#C0FFC0>
114033 <B>Shifted Value</B>
114034 </TD>
114035 <TD width=35% BGCOLOR=#C0FFC0>
114036 <B>Description</B>
114037 </TD>
114038 </TR>
114039 <TR valign="top">
114040 <TD width=15% BGCOLOR=#FBF5EF>
114041 <B>UNCORR_ECC_LOG_VALID</B>
114042 </TD>
114043 <TD width=15% BGCOLOR=#FBF5EF>
114044 <B>0:0</B>
114045 </TD>
114046 <TD width=10% BGCOLOR=#FBF5EF>
114047 <B>1</B>
114048 </TD>
114049 <TD width=10% BGCOLOR=#FBF5EF>
114050 <B>0</B>
114051 </TD>
114052 <TD width=15% BGCOLOR=#FBF5EF>
114053 <B>0</B>
114054 </TD>
114055 <TD width=35% BGCOLOR=#FBF5EF>
114056 <B>Set to '1' when an uncorrectable ECC error is captured. As long as this is '1' no further ECC errors will be captured. This is cleared when a '1' is written to register bit[0] of ECC CONTROL REGISTER (0x31).</B>
114057 </TD>
114058 </TR>
114059 <TR valign="top">
114060 <TD width=15% BGCOLOR=#C0C0C0>
114061 <B>CHE_UNCORR_ECC_LOG_REG_OFFSET@0XF80060DC</B>
114062 </TD>
114063 <TD width=15% BGCOLOR=#C0C0C0>
114064 <B>31:0</B>
114065 </TD>
114066 <TD width=10% BGCOLOR=#C0C0C0>
114067 <B>1</B>
114068 </TD>
114069 <TD width=10% BGCOLOR=#C0C0C0>
114070 <B></B>
114071 </TD>
114072 <TD width=15% BGCOLOR=#C0C0C0>
114073 <B>0</B>
114074 </TD>
114075 <TD width=35% BGCOLOR=#C0C0C0>
114076 <B>ECC unrecoverable error status register</B>
114077 </TD>
114078 </TR>
114079 </TABLE>
114080 <P>
114081 <H2><a name="CHE_ECC_STATS_REG_OFFSET">Register (<A href=#mod___slcr> slcr </A>)CHE_ECC_STATS_REG_OFFSET</a></H2>
114082 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114083 <TR valign="top">
114084 <TD width=15% BGCOLOR=#FFFF00>
114085 <B>Register Name</B>
114086 </TD>
114087 <TD width=15% BGCOLOR=#FFFF00>
114088 <B>Address</B>
114089 </TD>
114090 <TD width=10% BGCOLOR=#FFFF00>
114091 <B>Width</B>
114092 </TD>
114093 <TD width=10% BGCOLOR=#FFFF00>
114094 <B>Type</B>
114095 </TD>
114096 <TD width=15% BGCOLOR=#FFFF00>
114097 <B>Reset Value</B>
114098 </TD>
114099 <TD width=35% BGCOLOR=#FFFF00>
114100 <B>Description</B>
114101 </TD>
114102 </TR>
114103 <TR valign="top">
114104 <TD width=15% BGCOLOR=#FBF5EF>
114105 <B>CHE_ECC_STATS_REG_OFFSET</B>
114106 </TD>
114107 <TD width=15% BGCOLOR=#FBF5EF>
114108 <B>0XF80060F0</B>
114109 </TD>
114110 <TD width=10% BGCOLOR=#FBF5EF>
114111 <B>32</B>
114112 </TD>
114113 <TD width=10% BGCOLOR=#FBF5EF>
114114 <B>rw</B>
114115 </TD>
114116 <TD width=15% BGCOLOR=#FBF5EF>
114117 <B>0x00000000</B>
114118 </TD>
114119 <TD width=35% BGCOLOR=#FBF5EF>
114120 <B>--</B>
114121 </TD>
114122 </TR>
114123 </TABLE>
114124 <P>
114125 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114126 <TR valign="top">
114127 <TD width=15% BGCOLOR=#C0FFC0>
114128 <B>Field Name</B>
114129 </TD>
114130 <TD width=15% BGCOLOR=#C0FFC0>
114131 <B>Bits</B>
114132 </TD>
114133 <TD width=10% BGCOLOR=#C0FFC0>
114134 <B>Mask</B>
114135 </TD>
114136 <TD width=10% BGCOLOR=#C0FFC0>
114137 <B>Value</B>
114138 </TD>
114139 <TD width=15% BGCOLOR=#C0FFC0>
114140 <B>Shifted Value</B>
114141 </TD>
114142 <TD width=35% BGCOLOR=#C0FFC0>
114143 <B>Description</B>
114144 </TD>
114145 </TR>
114146 <TR valign="top">
114147 <TD width=15% BGCOLOR=#FBF5EF>
114148 <B>STAT_NUM_CORR_ERR</B>
114149 </TD>
114150 <TD width=15% BGCOLOR=#FBF5EF>
114151 <B>15:8</B>
114152 </TD>
114153 <TD width=10% BGCOLOR=#FBF5EF>
114154 <B>ff00</B>
114155 </TD>
114156 <TD width=10% BGCOLOR=#FBF5EF>
114157 <B>0</B>
114158 </TD>
114159 <TD width=15% BGCOLOR=#FBF5EF>
114160 <B>0</B>
114161 </TD>
114162 <TD width=35% BGCOLOR=#FBF5EF>
114163 <B>Returns the number of correctable ECC errors seen since the last read. Counter saturates at max value. This is cleared when a '1' is written to register bit[1] of ECC CONTROL REGISTER (0x58).</B>
114164 </TD>
114165 </TR>
114166 <TR valign="top">
114167 <TD width=15% BGCOLOR=#FBF5EF>
114168 <B>STAT_NUM_UNCORR_ERR</B>
114169 </TD>
114170 <TD width=15% BGCOLOR=#FBF5EF>
114171 <B>7:0</B>
114172 </TD>
114173 <TD width=10% BGCOLOR=#FBF5EF>
114174 <B>ff</B>
114175 </TD>
114176 <TD width=10% BGCOLOR=#FBF5EF>
114177 <B>0</B>
114178 </TD>
114179 <TD width=15% BGCOLOR=#FBF5EF>
114180 <B>0</B>
114181 </TD>
114182 <TD width=35% BGCOLOR=#FBF5EF>
114183 <B>Returns the number of un-correctable errors since the last read. Counter saturates at max value. This is cleared when a '1' is written to register bit[0] of ECC CONTROL REGISTER (0x58).</B>
114184 </TD>
114185 </TR>
114186 <TR valign="top">
114187 <TD width=15% BGCOLOR=#C0C0C0>
114188 <B>CHE_ECC_STATS_REG_OFFSET@0XF80060F0</B>
114189 </TD>
114190 <TD width=15% BGCOLOR=#C0C0C0>
114191 <B>31:0</B>
114192 </TD>
114193 <TD width=10% BGCOLOR=#C0C0C0>
114194 <B>ffff</B>
114195 </TD>
114196 <TD width=10% BGCOLOR=#C0C0C0>
114197 <B></B>
114198 </TD>
114199 <TD width=15% BGCOLOR=#C0C0C0>
114200 <B>0</B>
114201 </TD>
114202 <TD width=35% BGCOLOR=#C0C0C0>
114203 <B>ECC error count register</B>
114204 </TD>
114205 </TR>
114206 </TABLE>
114207 <P>
114208 <H2><a name="ECC_scrub">Register (<A href=#mod___slcr> slcr </A>)ECC_scrub</a></H2>
114209 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114210 <TR valign="top">
114211 <TD width=15% BGCOLOR=#FFFF00>
114212 <B>Register Name</B>
114213 </TD>
114214 <TD width=15% BGCOLOR=#FFFF00>
114215 <B>Address</B>
114216 </TD>
114217 <TD width=10% BGCOLOR=#FFFF00>
114218 <B>Width</B>
114219 </TD>
114220 <TD width=10% BGCOLOR=#FFFF00>
114221 <B>Type</B>
114222 </TD>
114223 <TD width=15% BGCOLOR=#FFFF00>
114224 <B>Reset Value</B>
114225 </TD>
114226 <TD width=35% BGCOLOR=#FFFF00>
114227 <B>Description</B>
114228 </TD>
114229 </TR>
114230 <TR valign="top">
114231 <TD width=15% BGCOLOR=#FBF5EF>
114232 <B>ECC_scrub</B>
114233 </TD>
114234 <TD width=15% BGCOLOR=#FBF5EF>
114235 <B>0XF80060F4</B>
114236 </TD>
114237 <TD width=10% BGCOLOR=#FBF5EF>
114238 <B>32</B>
114239 </TD>
114240 <TD width=10% BGCOLOR=#FBF5EF>
114241 <B>rw</B>
114242 </TD>
114243 <TD width=15% BGCOLOR=#FBF5EF>
114244 <B>0x00000000</B>
114245 </TD>
114246 <TD width=35% BGCOLOR=#FBF5EF>
114247 <B>--</B>
114248 </TD>
114249 </TR>
114250 </TABLE>
114251 <P>
114252 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114253 <TR valign="top">
114254 <TD width=15% BGCOLOR=#C0FFC0>
114255 <B>Field Name</B>
114256 </TD>
114257 <TD width=15% BGCOLOR=#C0FFC0>
114258 <B>Bits</B>
114259 </TD>
114260 <TD width=10% BGCOLOR=#C0FFC0>
114261 <B>Mask</B>
114262 </TD>
114263 <TD width=10% BGCOLOR=#C0FFC0>
114264 <B>Value</B>
114265 </TD>
114266 <TD width=15% BGCOLOR=#C0FFC0>
114267 <B>Shifted Value</B>
114268 </TD>
114269 <TD width=35% BGCOLOR=#C0FFC0>
114270 <B>Description</B>
114271 </TD>
114272 </TR>
114273 <TR valign="top">
114274 <TD width=15% BGCOLOR=#FBF5EF>
114275 <B>reg_ddrc_ecc_mode</B>
114276 </TD>
114277 <TD width=15% BGCOLOR=#FBF5EF>
114278 <B>2:0</B>
114279 </TD>
114280 <TD width=10% BGCOLOR=#FBF5EF>
114281 <B>7</B>
114282 </TD>
114283 <TD width=10% BGCOLOR=#FBF5EF>
114284 <B>0</B>
114285 </TD>
114286 <TD width=15% BGCOLOR=#FBF5EF>
114287 <B>0</B>
114288 </TD>
114289 <TD width=35% BGCOLOR=#FBF5EF>
114290 <B>DRAM ECC Mode. The only valid values that works for this project are 3'b000 (No ECC) and 3'b100 (SEC/DED over 1-beat). To run the design in ECC mode, set reg_ddrc_data_bus_width to 2'b01 (Half bus width) and reg_ddrc_ecc_mode to 3'b100. In this mode, there will be 16-data bits + 6-bit ECC on the DRAM bus. Controller must NOT be put in full bus width mode, when ECC is turned ON. 000 - No ECC, 001 - Reserved 010 - Parity 011 - Reserved 100 - SEC/DED over 1-beat 101 - SEC/DED over multiple beats 110 - Device Correction 111 - Reserved</B>
114291 </TD>
114292 </TR>
114293 <TR valign="top">
114294 <TD width=15% BGCOLOR=#FBF5EF>
114295 <B>reg_ddrc_dis_scrub</B>
114296 </TD>
114297 <TD width=15% BGCOLOR=#FBF5EF>
114298 <B>3:3</B>
114299 </TD>
114300 <TD width=10% BGCOLOR=#FBF5EF>
114301 <B>8</B>
114302 </TD>
114303 <TD width=10% BGCOLOR=#FBF5EF>
114304 <B>1</B>
114305 </TD>
114306 <TD width=15% BGCOLOR=#FBF5EF>
114307 <B>8</B>
114308 </TD>
114309 <TD width=35% BGCOLOR=#FBF5EF>
114310 <B>This feature is NOT supported. Only default value works. 1 - Disable ECC scrubs 0 - Enable ECC scrubs Valid only when reg_ddrc_ecc_mode = 3'b100.</B>
114311 </TD>
114312 </TR>
114313 <TR valign="top">
114314 <TD width=15% BGCOLOR=#C0C0C0>
114315 <B>ECC_scrub@0XF80060F4</B>
114316 </TD>
114317 <TD width=15% BGCOLOR=#C0C0C0>
114318 <B>31:0</B>
114319 </TD>
114320 <TD width=10% BGCOLOR=#C0C0C0>
114321 <B>f</B>
114322 </TD>
114323 <TD width=10% BGCOLOR=#C0C0C0>
114324 <B></B>
114325 </TD>
114326 <TD width=15% BGCOLOR=#C0C0C0>
114327 <B>8</B>
114328 </TD>
114329 <TD width=35% BGCOLOR=#C0C0C0>
114330 <B>ECC mode/scrub register</B>
114331 </TD>
114332 </TR>
114333 </TABLE>
114334 <P>
114335 <H2><a name="phy_rcvr_enable">Register (<A href=#mod___slcr> slcr </A>)phy_rcvr_enable</a></H2>
114336 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114337 <TR valign="top">
114338 <TD width=15% BGCOLOR=#FFFF00>
114339 <B>Register Name</B>
114340 </TD>
114341 <TD width=15% BGCOLOR=#FFFF00>
114342 <B>Address</B>
114343 </TD>
114344 <TD width=10% BGCOLOR=#FFFF00>
114345 <B>Width</B>
114346 </TD>
114347 <TD width=10% BGCOLOR=#FFFF00>
114348 <B>Type</B>
114349 </TD>
114350 <TD width=15% BGCOLOR=#FFFF00>
114351 <B>Reset Value</B>
114352 </TD>
114353 <TD width=35% BGCOLOR=#FFFF00>
114354 <B>Description</B>
114355 </TD>
114356 </TR>
114357 <TR valign="top">
114358 <TD width=15% BGCOLOR=#FBF5EF>
114359 <B>phy_rcvr_enable</B>
114360 </TD>
114361 <TD width=15% BGCOLOR=#FBF5EF>
114362 <B>0XF8006114</B>
114363 </TD>
114364 <TD width=10% BGCOLOR=#FBF5EF>
114365 <B>32</B>
114366 </TD>
114367 <TD width=10% BGCOLOR=#FBF5EF>
114368 <B>rw</B>
114369 </TD>
114370 <TD width=15% BGCOLOR=#FBF5EF>
114371 <B>0x00000000</B>
114372 </TD>
114373 <TD width=35% BGCOLOR=#FBF5EF>
114374 <B>--</B>
114375 </TD>
114376 </TR>
114377 </TABLE>
114378 <P>
114379 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114380 <TR valign="top">
114381 <TD width=15% BGCOLOR=#C0FFC0>
114382 <B>Field Name</B>
114383 </TD>
114384 <TD width=15% BGCOLOR=#C0FFC0>
114385 <B>Bits</B>
114386 </TD>
114387 <TD width=10% BGCOLOR=#C0FFC0>
114388 <B>Mask</B>
114389 </TD>
114390 <TD width=10% BGCOLOR=#C0FFC0>
114391 <B>Value</B>
114392 </TD>
114393 <TD width=15% BGCOLOR=#C0FFC0>
114394 <B>Shifted Value</B>
114395 </TD>
114396 <TD width=35% BGCOLOR=#C0FFC0>
114397 <B>Description</B>
114398 </TD>
114399 </TR>
114400 <TR valign="top">
114401 <TD width=15% BGCOLOR=#FBF5EF>
114402 <B>reg_phy_dif_on</B>
114403 </TD>
114404 <TD width=15% BGCOLOR=#FBF5EF>
114405 <B>3:0</B>
114406 </TD>
114407 <TD width=10% BGCOLOR=#FBF5EF>
114408 <B>f</B>
114409 </TD>
114410 <TD width=10% BGCOLOR=#FBF5EF>
114411 <B>0</B>
114412 </TD>
114413 <TD width=15% BGCOLOR=#FBF5EF>
114414 <B>0</B>
114415 </TD>
114416 <TD width=35% BGCOLOR=#FBF5EF>
114417 <B>Value to drive to IO receiver enable pins when turning it ON. When NOT in powerdown or self-refresh (when CKE=1) this value will be sent to the IOs to control receiver on/off. IOD is the size specified by the IO_DIFEN_SIZE parameter.</B>
114418 </TD>
114419 </TR>
114420 <TR valign="top">
114421 <TD width=15% BGCOLOR=#FBF5EF>
114422 <B>reg_phy_dif_off</B>
114423 </TD>
114424 <TD width=15% BGCOLOR=#FBF5EF>
114425 <B>7:4</B>
114426 </TD>
114427 <TD width=10% BGCOLOR=#FBF5EF>
114428 <B>f0</B>
114429 </TD>
114430 <TD width=10% BGCOLOR=#FBF5EF>
114431 <B>0</B>
114432 </TD>
114433 <TD width=15% BGCOLOR=#FBF5EF>
114434 <B>0</B>
114435 </TD>
114436 <TD width=35% BGCOLOR=#FBF5EF>
114437 <B>Value to drive to IO receiver enable pins when turning it OFF. When in powerdown or self-refresh (CKE=0) this value will be sent to the IOs to control receiver on/off. IOD is the size specified by the IO_DIFEN_SIZE parameter. Depending on the IO, one of these signals dif_on or dif_off can be used.</B>
114438 </TD>
114439 </TR>
114440 <TR valign="top">
114441 <TD width=15% BGCOLOR=#C0C0C0>
114442 <B>phy_rcvr_enable@0XF8006114</B>
114443 </TD>
114444 <TD width=15% BGCOLOR=#C0C0C0>
114445 <B>31:0</B>
114446 </TD>
114447 <TD width=10% BGCOLOR=#C0C0C0>
114448 <B>ff</B>
114449 </TD>
114450 <TD width=10% BGCOLOR=#C0C0C0>
114451 <B></B>
114452 </TD>
114453 <TD width=15% BGCOLOR=#C0C0C0>
114454 <B>0</B>
114455 </TD>
114456 <TD width=35% BGCOLOR=#C0C0C0>
114457 <B>Phy receiver enable register</B>
114458 </TD>
114459 </TR>
114460 </TABLE>
114461 <P>
114462 <H2><a name="PHY_Config">Register (<A href=#mod___slcr> slcr </A>)PHY_Config</a></H2>
114463 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114464 <TR valign="top">
114465 <TD width=15% BGCOLOR=#FFFF00>
114466 <B>Register Name</B>
114467 </TD>
114468 <TD width=15% BGCOLOR=#FFFF00>
114469 <B>Address</B>
114470 </TD>
114471 <TD width=10% BGCOLOR=#FFFF00>
114472 <B>Width</B>
114473 </TD>
114474 <TD width=10% BGCOLOR=#FFFF00>
114475 <B>Type</B>
114476 </TD>
114477 <TD width=15% BGCOLOR=#FFFF00>
114478 <B>Reset Value</B>
114479 </TD>
114480 <TD width=35% BGCOLOR=#FFFF00>
114481 <B>Description</B>
114482 </TD>
114483 </TR>
114484 <TR valign="top">
114485 <TD width=15% BGCOLOR=#FBF5EF>
114486 <B>PHY_Config</B>
114487 </TD>
114488 <TD width=15% BGCOLOR=#FBF5EF>
114489 <B>0XF8006118</B>
114490 </TD>
114491 <TD width=10% BGCOLOR=#FBF5EF>
114492 <B>32</B>
114493 </TD>
114494 <TD width=10% BGCOLOR=#FBF5EF>
114495 <B>rw</B>
114496 </TD>
114497 <TD width=15% BGCOLOR=#FBF5EF>
114498 <B>0x00000000</B>
114499 </TD>
114500 <TD width=35% BGCOLOR=#FBF5EF>
114501 <B>--</B>
114502 </TD>
114503 </TR>
114504 </TABLE>
114505 <P>
114506 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114507 <TR valign="top">
114508 <TD width=15% BGCOLOR=#C0FFC0>
114509 <B>Field Name</B>
114510 </TD>
114511 <TD width=15% BGCOLOR=#C0FFC0>
114512 <B>Bits</B>
114513 </TD>
114514 <TD width=10% BGCOLOR=#C0FFC0>
114515 <B>Mask</B>
114516 </TD>
114517 <TD width=10% BGCOLOR=#C0FFC0>
114518 <B>Value</B>
114519 </TD>
114520 <TD width=15% BGCOLOR=#C0FFC0>
114521 <B>Shifted Value</B>
114522 </TD>
114523 <TD width=35% BGCOLOR=#C0FFC0>
114524 <B>Description</B>
114525 </TD>
114526 </TR>
114527 <TR valign="top">
114528 <TD width=15% BGCOLOR=#FBF5EF>
114529 <B>reg_phy_data_slice_in_use</B>
114530 </TD>
114531 <TD width=15% BGCOLOR=#FBF5EF>
114532 <B>0:0</B>
114533 </TD>
114534 <TD width=10% BGCOLOR=#FBF5EF>
114535 <B>1</B>
114536 </TD>
114537 <TD width=10% BGCOLOR=#FBF5EF>
114538 <B>1</B>
114539 </TD>
114540 <TD width=15% BGCOLOR=#FBF5EF>
114541 <B>1</B>
114542 </TD>
114543 <TD width=35% BGCOLOR=#FBF5EF>
114544 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 1: data slice is valid. 0: read data responses are ignored. Note: The Phy Data Slice 0 must always be enabled.</B>
114545 </TD>
114546 </TR>
114547 <TR valign="top">
114548 <TD width=15% BGCOLOR=#FBF5EF>
114549 <B>reg_phy_rdlvl_inc_mode</B>
114550 </TD>
114551 <TD width=15% BGCOLOR=#FBF5EF>
114552 <B>1:1</B>
114553 </TD>
114554 <TD width=10% BGCOLOR=#FBF5EF>
114555 <B>2</B>
114556 </TD>
114557 <TD width=10% BGCOLOR=#FBF5EF>
114558 <B>0</B>
114559 </TD>
114560 <TD width=15% BGCOLOR=#FBF5EF>
114561 <B>0</B>
114562 </TD>
114563 <TD width=35% BGCOLOR=#FBF5EF>
114564 <B>RESERVED</B>
114565 </TD>
114566 </TR>
114567 <TR valign="top">
114568 <TD width=15% BGCOLOR=#FBF5EF>
114569 <B>reg_phy_gatelvl_inc_mode</B>
114570 </TD>
114571 <TD width=15% BGCOLOR=#FBF5EF>
114572 <B>2:2</B>
114573 </TD>
114574 <TD width=10% BGCOLOR=#FBF5EF>
114575 <B>4</B>
114576 </TD>
114577 <TD width=10% BGCOLOR=#FBF5EF>
114578 <B>0</B>
114579 </TD>
114580 <TD width=15% BGCOLOR=#FBF5EF>
114581 <B>0</B>
114582 </TD>
114583 <TD width=35% BGCOLOR=#FBF5EF>
114584 <B>RESERVED</B>
114585 </TD>
114586 </TR>
114587 <TR valign="top">
114588 <TD width=15% BGCOLOR=#FBF5EF>
114589 <B>reg_phy_wrlvl_inc_mode</B>
114590 </TD>
114591 <TD width=15% BGCOLOR=#FBF5EF>
114592 <B>3:3</B>
114593 </TD>
114594 <TD width=10% BGCOLOR=#FBF5EF>
114595 <B>8</B>
114596 </TD>
114597 <TD width=10% BGCOLOR=#FBF5EF>
114598 <B>0</B>
114599 </TD>
114600 <TD width=15% BGCOLOR=#FBF5EF>
114601 <B>0</B>
114602 </TD>
114603 <TD width=35% BGCOLOR=#FBF5EF>
114604 <B>RESERVED</B>
114605 </TD>
114606 </TR>
114607 <TR valign="top">
114608 <TD width=15% BGCOLOR=#FBF5EF>
114609 <B>reg_phy_board_lpbk_tx</B>
114610 </TD>
114611 <TD width=15% BGCOLOR=#FBF5EF>
114612 <B>4:4</B>
114613 </TD>
114614 <TD width=10% BGCOLOR=#FBF5EF>
114615 <B>10</B>
114616 </TD>
114617 <TD width=10% BGCOLOR=#FBF5EF>
114618 <B>0</B>
114619 </TD>
114620 <TD width=15% BGCOLOR=#FBF5EF>
114621 <B>0</B>
114622 </TD>
114623 <TD width=35% BGCOLOR=#FBF5EF>
114624 <B>External Board Loopback testing. 1: This Slice behaves as Transmitter for board loopback. 0: disable This port must be set '0' always except when in external board level loopback test mode.</B>
114625 </TD>
114626 </TR>
114627 <TR valign="top">
114628 <TD width=15% BGCOLOR=#FBF5EF>
114629 <B>reg_phy_board_lpbk_rx</B>
114630 </TD>
114631 <TD width=15% BGCOLOR=#FBF5EF>
114632 <B>5:5</B>
114633 </TD>
114634 <TD width=10% BGCOLOR=#FBF5EF>
114635 <B>20</B>
114636 </TD>
114637 <TD width=10% BGCOLOR=#FBF5EF>
114638 <B>0</B>
114639 </TD>
114640 <TD width=15% BGCOLOR=#FBF5EF>
114641 <B>0</B>
114642 </TD>
114643 <TD width=35% BGCOLOR=#FBF5EF>
114644 <B>External Board Loopback testing. 1: This Slice behaves as Receiver for board loopback. 0: disable This port must be set '0' always except when in external board level loopback test mode.</B>
114645 </TD>
114646 </TR>
114647 <TR valign="top">
114648 <TD width=15% BGCOLOR=#FBF5EF>
114649 <B>reg_phy_bist_shift_dq</B>
114650 </TD>
114651 <TD width=15% BGCOLOR=#FBF5EF>
114652 <B>14:6</B>
114653 </TD>
114654 <TD width=10% BGCOLOR=#FBF5EF>
114655 <B>7fc0</B>
114656 </TD>
114657 <TD width=10% BGCOLOR=#FBF5EF>
114658 <B>0</B>
114659 </TD>
114660 <TD width=15% BGCOLOR=#FBF5EF>
114661 <B>0</B>
114662 </TD>
114663 <TD width=35% BGCOLOR=#FBF5EF>
114664 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 2'b10; 1'b1: PRBS pattern shifted early by 1 bit. 1'b0: PRBS pattern without any shift.</B>
114665 </TD>
114666 </TR>
114667 <TR valign="top">
114668 <TD width=15% BGCOLOR=#FBF5EF>
114669 <B>reg_phy_bist_err_clr</B>
114670 </TD>
114671 <TD width=15% BGCOLOR=#FBF5EF>
114672 <B>23:15</B>
114673 </TD>
114674 <TD width=10% BGCOLOR=#FBF5EF>
114675 <B>ff8000</B>
114676 </TD>
114677 <TD width=10% BGCOLOR=#FBF5EF>
114678 <B>0</B>
114679 </TD>
114680 <TD width=15% BGCOLOR=#FBF5EF>
114681 <B>0</B>
114682 </TD>
114683 <TD width=35% BGCOLOR=#FBF5EF>
114684 <B>Clear the mismatch error flag from the BIST Checker. 1'b1: sticky error flag is cleared 1'b0: No effect</B>
114685 </TD>
114686 </TR>
114687 <TR valign="top">
114688 <TD width=15% BGCOLOR=#FBF5EF>
114689 <B>reg_phy_dq_offset</B>
114690 </TD>
114691 <TD width=15% BGCOLOR=#FBF5EF>
114692 <B>30:24</B>
114693 </TD>
114694 <TD width=10% BGCOLOR=#FBF5EF>
114695 <B>7f000000</B>
114696 </TD>
114697 <TD width=10% BGCOLOR=#FBF5EF>
114698 <B>40</B>
114699 </TD>
114700 <TD width=15% BGCOLOR=#FBF5EF>
114701 <B>40000000</B>
114702 </TD>
114703 <TD width=35% BGCOLOR=#FBF5EF>
114704 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
114705 </TD>
114706 </TR>
114707 <TR valign="top">
114708 <TD width=15% BGCOLOR=#C0C0C0>
114709 <B>PHY_Config@0XF8006118</B>
114710 </TD>
114711 <TD width=15% BGCOLOR=#C0C0C0>
114712 <B>31:0</B>
114713 </TD>
114714 <TD width=10% BGCOLOR=#C0C0C0>
114715 <B>7fffffff</B>
114716 </TD>
114717 <TD width=10% BGCOLOR=#C0C0C0>
114718 <B></B>
114719 </TD>
114720 <TD width=15% BGCOLOR=#C0C0C0>
114721 <B>40000001</B>
114722 </TD>
114723 <TD width=35% BGCOLOR=#C0C0C0>
114724 <B>PHY configuration register for data slice 0.</B>
114725 </TD>
114726 </TR>
114727 </TABLE>
114728 <P>
114729 <H2><a name="PHY_Config">Register (<A href=#mod___slcr> slcr </A>)PHY_Config</a></H2>
114730 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114731 <TR valign="top">
114732 <TD width=15% BGCOLOR=#FFFF00>
114733 <B>Register Name</B>
114734 </TD>
114735 <TD width=15% BGCOLOR=#FFFF00>
114736 <B>Address</B>
114737 </TD>
114738 <TD width=10% BGCOLOR=#FFFF00>
114739 <B>Width</B>
114740 </TD>
114741 <TD width=10% BGCOLOR=#FFFF00>
114742 <B>Type</B>
114743 </TD>
114744 <TD width=15% BGCOLOR=#FFFF00>
114745 <B>Reset Value</B>
114746 </TD>
114747 <TD width=35% BGCOLOR=#FFFF00>
114748 <B>Description</B>
114749 </TD>
114750 </TR>
114751 <TR valign="top">
114752 <TD width=15% BGCOLOR=#FBF5EF>
114753 <B>PHY_Config</B>
114754 </TD>
114755 <TD width=15% BGCOLOR=#FBF5EF>
114756 <B>0XF800611C</B>
114757 </TD>
114758 <TD width=10% BGCOLOR=#FBF5EF>
114759 <B>32</B>
114760 </TD>
114761 <TD width=10% BGCOLOR=#FBF5EF>
114762 <B>rw</B>
114763 </TD>
114764 <TD width=15% BGCOLOR=#FBF5EF>
114765 <B>0x00000000</B>
114766 </TD>
114767 <TD width=35% BGCOLOR=#FBF5EF>
114768 <B>--</B>
114769 </TD>
114770 </TR>
114771 </TABLE>
114772 <P>
114773 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114774 <TR valign="top">
114775 <TD width=15% BGCOLOR=#C0FFC0>
114776 <B>Field Name</B>
114777 </TD>
114778 <TD width=15% BGCOLOR=#C0FFC0>
114779 <B>Bits</B>
114780 </TD>
114781 <TD width=10% BGCOLOR=#C0FFC0>
114782 <B>Mask</B>
114783 </TD>
114784 <TD width=10% BGCOLOR=#C0FFC0>
114785 <B>Value</B>
114786 </TD>
114787 <TD width=15% BGCOLOR=#C0FFC0>
114788 <B>Shifted Value</B>
114789 </TD>
114790 <TD width=35% BGCOLOR=#C0FFC0>
114791 <B>Description</B>
114792 </TD>
114793 </TR>
114794 <TR valign="top">
114795 <TD width=15% BGCOLOR=#FBF5EF>
114796 <B>reg_phy_data_slice_in_use</B>
114797 </TD>
114798 <TD width=15% BGCOLOR=#FBF5EF>
114799 <B>0:0</B>
114800 </TD>
114801 <TD width=10% BGCOLOR=#FBF5EF>
114802 <B>1</B>
114803 </TD>
114804 <TD width=10% BGCOLOR=#FBF5EF>
114805 <B>1</B>
114806 </TD>
114807 <TD width=15% BGCOLOR=#FBF5EF>
114808 <B>1</B>
114809 </TD>
114810 <TD width=35% BGCOLOR=#FBF5EF>
114811 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 1: data slice is valid. 0: read data responses are ignored. Note: The Phy Data Slice 0 must always be enabled.</B>
114812 </TD>
114813 </TR>
114814 <TR valign="top">
114815 <TD width=15% BGCOLOR=#FBF5EF>
114816 <B>reg_phy_rdlvl_inc_mode</B>
114817 </TD>
114818 <TD width=15% BGCOLOR=#FBF5EF>
114819 <B>1:1</B>
114820 </TD>
114821 <TD width=10% BGCOLOR=#FBF5EF>
114822 <B>2</B>
114823 </TD>
114824 <TD width=10% BGCOLOR=#FBF5EF>
114825 <B>0</B>
114826 </TD>
114827 <TD width=15% BGCOLOR=#FBF5EF>
114828 <B>0</B>
114829 </TD>
114830 <TD width=35% BGCOLOR=#FBF5EF>
114831 <B>RESERVED</B>
114832 </TD>
114833 </TR>
114834 <TR valign="top">
114835 <TD width=15% BGCOLOR=#FBF5EF>
114836 <B>reg_phy_gatelvl_inc_mode</B>
114837 </TD>
114838 <TD width=15% BGCOLOR=#FBF5EF>
114839 <B>2:2</B>
114840 </TD>
114841 <TD width=10% BGCOLOR=#FBF5EF>
114842 <B>4</B>
114843 </TD>
114844 <TD width=10% BGCOLOR=#FBF5EF>
114845 <B>0</B>
114846 </TD>
114847 <TD width=15% BGCOLOR=#FBF5EF>
114848 <B>0</B>
114849 </TD>
114850 <TD width=35% BGCOLOR=#FBF5EF>
114851 <B>RESERVED</B>
114852 </TD>
114853 </TR>
114854 <TR valign="top">
114855 <TD width=15% BGCOLOR=#FBF5EF>
114856 <B>reg_phy_wrlvl_inc_mode</B>
114857 </TD>
114858 <TD width=15% BGCOLOR=#FBF5EF>
114859 <B>3:3</B>
114860 </TD>
114861 <TD width=10% BGCOLOR=#FBF5EF>
114862 <B>8</B>
114863 </TD>
114864 <TD width=10% BGCOLOR=#FBF5EF>
114865 <B>0</B>
114866 </TD>
114867 <TD width=15% BGCOLOR=#FBF5EF>
114868 <B>0</B>
114869 </TD>
114870 <TD width=35% BGCOLOR=#FBF5EF>
114871 <B>RESERVED</B>
114872 </TD>
114873 </TR>
114874 <TR valign="top">
114875 <TD width=15% BGCOLOR=#FBF5EF>
114876 <B>reg_phy_board_lpbk_tx</B>
114877 </TD>
114878 <TD width=15% BGCOLOR=#FBF5EF>
114879 <B>4:4</B>
114880 </TD>
114881 <TD width=10% BGCOLOR=#FBF5EF>
114882 <B>10</B>
114883 </TD>
114884 <TD width=10% BGCOLOR=#FBF5EF>
114885 <B>0</B>
114886 </TD>
114887 <TD width=15% BGCOLOR=#FBF5EF>
114888 <B>0</B>
114889 </TD>
114890 <TD width=35% BGCOLOR=#FBF5EF>
114891 <B>External Board Loopback testing. 1: This Slice behaves as Transmitter for board loopback. 0: disable This port must be set '0' always except when in external board level loopback test mode.</B>
114892 </TD>
114893 </TR>
114894 <TR valign="top">
114895 <TD width=15% BGCOLOR=#FBF5EF>
114896 <B>reg_phy_board_lpbk_rx</B>
114897 </TD>
114898 <TD width=15% BGCOLOR=#FBF5EF>
114899 <B>5:5</B>
114900 </TD>
114901 <TD width=10% BGCOLOR=#FBF5EF>
114902 <B>20</B>
114903 </TD>
114904 <TD width=10% BGCOLOR=#FBF5EF>
114905 <B>0</B>
114906 </TD>
114907 <TD width=15% BGCOLOR=#FBF5EF>
114908 <B>0</B>
114909 </TD>
114910 <TD width=35% BGCOLOR=#FBF5EF>
114911 <B>External Board Loopback testing. 1: This Slice behaves as Receiver for board loopback. 0: disable This port must be set '0' always except when in external board level loopback test mode.</B>
114912 </TD>
114913 </TR>
114914 <TR valign="top">
114915 <TD width=15% BGCOLOR=#FBF5EF>
114916 <B>reg_phy_bist_shift_dq</B>
114917 </TD>
114918 <TD width=15% BGCOLOR=#FBF5EF>
114919 <B>14:6</B>
114920 </TD>
114921 <TD width=10% BGCOLOR=#FBF5EF>
114922 <B>7fc0</B>
114923 </TD>
114924 <TD width=10% BGCOLOR=#FBF5EF>
114925 <B>0</B>
114926 </TD>
114927 <TD width=15% BGCOLOR=#FBF5EF>
114928 <B>0</B>
114929 </TD>
114930 <TD width=35% BGCOLOR=#FBF5EF>
114931 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 2'b10; 1'b1: PRBS pattern shifted early by 1 bit. 1'b0: PRBS pattern without any shift.</B>
114932 </TD>
114933 </TR>
114934 <TR valign="top">
114935 <TD width=15% BGCOLOR=#FBF5EF>
114936 <B>reg_phy_bist_err_clr</B>
114937 </TD>
114938 <TD width=15% BGCOLOR=#FBF5EF>
114939 <B>23:15</B>
114940 </TD>
114941 <TD width=10% BGCOLOR=#FBF5EF>
114942 <B>ff8000</B>
114943 </TD>
114944 <TD width=10% BGCOLOR=#FBF5EF>
114945 <B>0</B>
114946 </TD>
114947 <TD width=15% BGCOLOR=#FBF5EF>
114948 <B>0</B>
114949 </TD>
114950 <TD width=35% BGCOLOR=#FBF5EF>
114951 <B>Clear the mismatch error flag from the BIST Checker. 1'b1: sticky error flag is cleared 1'b0: No effect</B>
114952 </TD>
114953 </TR>
114954 <TR valign="top">
114955 <TD width=15% BGCOLOR=#FBF5EF>
114956 <B>reg_phy_dq_offset</B>
114957 </TD>
114958 <TD width=15% BGCOLOR=#FBF5EF>
114959 <B>30:24</B>
114960 </TD>
114961 <TD width=10% BGCOLOR=#FBF5EF>
114962 <B>7f000000</B>
114963 </TD>
114964 <TD width=10% BGCOLOR=#FBF5EF>
114965 <B>40</B>
114966 </TD>
114967 <TD width=15% BGCOLOR=#FBF5EF>
114968 <B>40000000</B>
114969 </TD>
114970 <TD width=35% BGCOLOR=#FBF5EF>
114971 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
114972 </TD>
114973 </TR>
114974 <TR valign="top">
114975 <TD width=15% BGCOLOR=#C0C0C0>
114976 <B>PHY_Config@0XF800611C</B>
114977 </TD>
114978 <TD width=15% BGCOLOR=#C0C0C0>
114979 <B>31:0</B>
114980 </TD>
114981 <TD width=10% BGCOLOR=#C0C0C0>
114982 <B>7fffffff</B>
114983 </TD>
114984 <TD width=10% BGCOLOR=#C0C0C0>
114985 <B></B>
114986 </TD>
114987 <TD width=15% BGCOLOR=#C0C0C0>
114988 <B>40000001</B>
114989 </TD>
114990 <TD width=35% BGCOLOR=#C0C0C0>
114991 <B>PHY configuration register for data slice 0.</B>
114992 </TD>
114993 </TR>
114994 </TABLE>
114995 <P>
114996 <H2><a name="PHY_Config">Register (<A href=#mod___slcr> slcr </A>)PHY_Config</a></H2>
114997 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
114998 <TR valign="top">
114999 <TD width=15% BGCOLOR=#FFFF00>
115000 <B>Register Name</B>
115001 </TD>
115002 <TD width=15% BGCOLOR=#FFFF00>
115003 <B>Address</B>
115004 </TD>
115005 <TD width=10% BGCOLOR=#FFFF00>
115006 <B>Width</B>
115007 </TD>
115008 <TD width=10% BGCOLOR=#FFFF00>
115009 <B>Type</B>
115010 </TD>
115011 <TD width=15% BGCOLOR=#FFFF00>
115012 <B>Reset Value</B>
115013 </TD>
115014 <TD width=35% BGCOLOR=#FFFF00>
115015 <B>Description</B>
115016 </TD>
115017 </TR>
115018 <TR valign="top">
115019 <TD width=15% BGCOLOR=#FBF5EF>
115020 <B>PHY_Config</B>
115021 </TD>
115022 <TD width=15% BGCOLOR=#FBF5EF>
115023 <B>0XF8006120</B>
115024 </TD>
115025 <TD width=10% BGCOLOR=#FBF5EF>
115026 <B>32</B>
115027 </TD>
115028 <TD width=10% BGCOLOR=#FBF5EF>
115029 <B>rw</B>
115030 </TD>
115031 <TD width=15% BGCOLOR=#FBF5EF>
115032 <B>0x00000000</B>
115033 </TD>
115034 <TD width=35% BGCOLOR=#FBF5EF>
115035 <B>--</B>
115036 </TD>
115037 </TR>
115038 </TABLE>
115039 <P>
115040 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115041 <TR valign="top">
115042 <TD width=15% BGCOLOR=#C0FFC0>
115043 <B>Field Name</B>
115044 </TD>
115045 <TD width=15% BGCOLOR=#C0FFC0>
115046 <B>Bits</B>
115047 </TD>
115048 <TD width=10% BGCOLOR=#C0FFC0>
115049 <B>Mask</B>
115050 </TD>
115051 <TD width=10% BGCOLOR=#C0FFC0>
115052 <B>Value</B>
115053 </TD>
115054 <TD width=15% BGCOLOR=#C0FFC0>
115055 <B>Shifted Value</B>
115056 </TD>
115057 <TD width=35% BGCOLOR=#C0FFC0>
115058 <B>Description</B>
115059 </TD>
115060 </TR>
115061 <TR valign="top">
115062 <TD width=15% BGCOLOR=#FBF5EF>
115063 <B>reg_phy_data_slice_in_use</B>
115064 </TD>
115065 <TD width=15% BGCOLOR=#FBF5EF>
115066 <B>0:0</B>
115067 </TD>
115068 <TD width=10% BGCOLOR=#FBF5EF>
115069 <B>1</B>
115070 </TD>
115071 <TD width=10% BGCOLOR=#FBF5EF>
115072 <B>1</B>
115073 </TD>
115074 <TD width=15% BGCOLOR=#FBF5EF>
115075 <B>1</B>
115076 </TD>
115077 <TD width=35% BGCOLOR=#FBF5EF>
115078 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 1: data slice is valid. 0: read data responses are ignored. Note: The Phy Data Slice 0 must always be enabled.</B>
115079 </TD>
115080 </TR>
115081 <TR valign="top">
115082 <TD width=15% BGCOLOR=#FBF5EF>
115083 <B>reg_phy_rdlvl_inc_mode</B>
115084 </TD>
115085 <TD width=15% BGCOLOR=#FBF5EF>
115086 <B>1:1</B>
115087 </TD>
115088 <TD width=10% BGCOLOR=#FBF5EF>
115089 <B>2</B>
115090 </TD>
115091 <TD width=10% BGCOLOR=#FBF5EF>
115092 <B>0</B>
115093 </TD>
115094 <TD width=15% BGCOLOR=#FBF5EF>
115095 <B>0</B>
115096 </TD>
115097 <TD width=35% BGCOLOR=#FBF5EF>
115098 <B>RESERVED</B>
115099 </TD>
115100 </TR>
115101 <TR valign="top">
115102 <TD width=15% BGCOLOR=#FBF5EF>
115103 <B>reg_phy_gatelvl_inc_mode</B>
115104 </TD>
115105 <TD width=15% BGCOLOR=#FBF5EF>
115106 <B>2:2</B>
115107 </TD>
115108 <TD width=10% BGCOLOR=#FBF5EF>
115109 <B>4</B>
115110 </TD>
115111 <TD width=10% BGCOLOR=#FBF5EF>
115112 <B>0</B>
115113 </TD>
115114 <TD width=15% BGCOLOR=#FBF5EF>
115115 <B>0</B>
115116 </TD>
115117 <TD width=35% BGCOLOR=#FBF5EF>
115118 <B>RESERVED</B>
115119 </TD>
115120 </TR>
115121 <TR valign="top">
115122 <TD width=15% BGCOLOR=#FBF5EF>
115123 <B>reg_phy_wrlvl_inc_mode</B>
115124 </TD>
115125 <TD width=15% BGCOLOR=#FBF5EF>
115126 <B>3:3</B>
115127 </TD>
115128 <TD width=10% BGCOLOR=#FBF5EF>
115129 <B>8</B>
115130 </TD>
115131 <TD width=10% BGCOLOR=#FBF5EF>
115132 <B>0</B>
115133 </TD>
115134 <TD width=15% BGCOLOR=#FBF5EF>
115135 <B>0</B>
115136 </TD>
115137 <TD width=35% BGCOLOR=#FBF5EF>
115138 <B>RESERVED</B>
115139 </TD>
115140 </TR>
115141 <TR valign="top">
115142 <TD width=15% BGCOLOR=#FBF5EF>
115143 <B>reg_phy_board_lpbk_tx</B>
115144 </TD>
115145 <TD width=15% BGCOLOR=#FBF5EF>
115146 <B>4:4</B>
115147 </TD>
115148 <TD width=10% BGCOLOR=#FBF5EF>
115149 <B>10</B>
115150 </TD>
115151 <TD width=10% BGCOLOR=#FBF5EF>
115152 <B>0</B>
115153 </TD>
115154 <TD width=15% BGCOLOR=#FBF5EF>
115155 <B>0</B>
115156 </TD>
115157 <TD width=35% BGCOLOR=#FBF5EF>
115158 <B>External Board Loopback testing. 1: This Slice behaves as Transmitter for board loopback. 0: disable This port must be set '0' always except when in external board level loopback test mode.</B>
115159 </TD>
115160 </TR>
115161 <TR valign="top">
115162 <TD width=15% BGCOLOR=#FBF5EF>
115163 <B>reg_phy_board_lpbk_rx</B>
115164 </TD>
115165 <TD width=15% BGCOLOR=#FBF5EF>
115166 <B>5:5</B>
115167 </TD>
115168 <TD width=10% BGCOLOR=#FBF5EF>
115169 <B>20</B>
115170 </TD>
115171 <TD width=10% BGCOLOR=#FBF5EF>
115172 <B>0</B>
115173 </TD>
115174 <TD width=15% BGCOLOR=#FBF5EF>
115175 <B>0</B>
115176 </TD>
115177 <TD width=35% BGCOLOR=#FBF5EF>
115178 <B>External Board Loopback testing. 1: This Slice behaves as Receiver for board loopback. 0: disable This port must be set '0' always except when in external board level loopback test mode.</B>
115179 </TD>
115180 </TR>
115181 <TR valign="top">
115182 <TD width=15% BGCOLOR=#FBF5EF>
115183 <B>reg_phy_bist_shift_dq</B>
115184 </TD>
115185 <TD width=15% BGCOLOR=#FBF5EF>
115186 <B>14:6</B>
115187 </TD>
115188 <TD width=10% BGCOLOR=#FBF5EF>
115189 <B>7fc0</B>
115190 </TD>
115191 <TD width=10% BGCOLOR=#FBF5EF>
115192 <B>0</B>
115193 </TD>
115194 <TD width=15% BGCOLOR=#FBF5EF>
115195 <B>0</B>
115196 </TD>
115197 <TD width=35% BGCOLOR=#FBF5EF>
115198 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 2'b10; 1'b1: PRBS pattern shifted early by 1 bit. 1'b0: PRBS pattern without any shift.</B>
115199 </TD>
115200 </TR>
115201 <TR valign="top">
115202 <TD width=15% BGCOLOR=#FBF5EF>
115203 <B>reg_phy_bist_err_clr</B>
115204 </TD>
115205 <TD width=15% BGCOLOR=#FBF5EF>
115206 <B>23:15</B>
115207 </TD>
115208 <TD width=10% BGCOLOR=#FBF5EF>
115209 <B>ff8000</B>
115210 </TD>
115211 <TD width=10% BGCOLOR=#FBF5EF>
115212 <B>0</B>
115213 </TD>
115214 <TD width=15% BGCOLOR=#FBF5EF>
115215 <B>0</B>
115216 </TD>
115217 <TD width=35% BGCOLOR=#FBF5EF>
115218 <B>Clear the mismatch error flag from the BIST Checker. 1'b1: sticky error flag is cleared 1'b0: No effect</B>
115219 </TD>
115220 </TR>
115221 <TR valign="top">
115222 <TD width=15% BGCOLOR=#FBF5EF>
115223 <B>reg_phy_dq_offset</B>
115224 </TD>
115225 <TD width=15% BGCOLOR=#FBF5EF>
115226 <B>30:24</B>
115227 </TD>
115228 <TD width=10% BGCOLOR=#FBF5EF>
115229 <B>7f000000</B>
115230 </TD>
115231 <TD width=10% BGCOLOR=#FBF5EF>
115232 <B>40</B>
115233 </TD>
115234 <TD width=15% BGCOLOR=#FBF5EF>
115235 <B>40000000</B>
115236 </TD>
115237 <TD width=35% BGCOLOR=#FBF5EF>
115238 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
115239 </TD>
115240 </TR>
115241 <TR valign="top">
115242 <TD width=15% BGCOLOR=#C0C0C0>
115243 <B>PHY_Config@0XF8006120</B>
115244 </TD>
115245 <TD width=15% BGCOLOR=#C0C0C0>
115246 <B>31:0</B>
115247 </TD>
115248 <TD width=10% BGCOLOR=#C0C0C0>
115249 <B>7fffffff</B>
115250 </TD>
115251 <TD width=10% BGCOLOR=#C0C0C0>
115252 <B></B>
115253 </TD>
115254 <TD width=15% BGCOLOR=#C0C0C0>
115255 <B>40000001</B>
115256 </TD>
115257 <TD width=35% BGCOLOR=#C0C0C0>
115258 <B>PHY configuration register for data slice 0.</B>
115259 </TD>
115260 </TR>
115261 </TABLE>
115262 <P>
115263 <H2><a name="PHY_Config">Register (<A href=#mod___slcr> slcr </A>)PHY_Config</a></H2>
115264 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115265 <TR valign="top">
115266 <TD width=15% BGCOLOR=#FFFF00>
115267 <B>Register Name</B>
115268 </TD>
115269 <TD width=15% BGCOLOR=#FFFF00>
115270 <B>Address</B>
115271 </TD>
115272 <TD width=10% BGCOLOR=#FFFF00>
115273 <B>Width</B>
115274 </TD>
115275 <TD width=10% BGCOLOR=#FFFF00>
115276 <B>Type</B>
115277 </TD>
115278 <TD width=15% BGCOLOR=#FFFF00>
115279 <B>Reset Value</B>
115280 </TD>
115281 <TD width=35% BGCOLOR=#FFFF00>
115282 <B>Description</B>
115283 </TD>
115284 </TR>
115285 <TR valign="top">
115286 <TD width=15% BGCOLOR=#FBF5EF>
115287 <B>PHY_Config</B>
115288 </TD>
115289 <TD width=15% BGCOLOR=#FBF5EF>
115290 <B>0XF8006124</B>
115291 </TD>
115292 <TD width=10% BGCOLOR=#FBF5EF>
115293 <B>32</B>
115294 </TD>
115295 <TD width=10% BGCOLOR=#FBF5EF>
115296 <B>rw</B>
115297 </TD>
115298 <TD width=15% BGCOLOR=#FBF5EF>
115299 <B>0x00000000</B>
115300 </TD>
115301 <TD width=35% BGCOLOR=#FBF5EF>
115302 <B>--</B>
115303 </TD>
115304 </TR>
115305 </TABLE>
115306 <P>
115307 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115308 <TR valign="top">
115309 <TD width=15% BGCOLOR=#C0FFC0>
115310 <B>Field Name</B>
115311 </TD>
115312 <TD width=15% BGCOLOR=#C0FFC0>
115313 <B>Bits</B>
115314 </TD>
115315 <TD width=10% BGCOLOR=#C0FFC0>
115316 <B>Mask</B>
115317 </TD>
115318 <TD width=10% BGCOLOR=#C0FFC0>
115319 <B>Value</B>
115320 </TD>
115321 <TD width=15% BGCOLOR=#C0FFC0>
115322 <B>Shifted Value</B>
115323 </TD>
115324 <TD width=35% BGCOLOR=#C0FFC0>
115325 <B>Description</B>
115326 </TD>
115327 </TR>
115328 <TR valign="top">
115329 <TD width=15% BGCOLOR=#FBF5EF>
115330 <B>reg_phy_data_slice_in_use</B>
115331 </TD>
115332 <TD width=15% BGCOLOR=#FBF5EF>
115333 <B>0:0</B>
115334 </TD>
115335 <TD width=10% BGCOLOR=#FBF5EF>
115336 <B>1</B>
115337 </TD>
115338 <TD width=10% BGCOLOR=#FBF5EF>
115339 <B>1</B>
115340 </TD>
115341 <TD width=15% BGCOLOR=#FBF5EF>
115342 <B>1</B>
115343 </TD>
115344 <TD width=35% BGCOLOR=#FBF5EF>
115345 <B>Data bus width selection for Read FIFO RE generation. One bit for each data slice. 1: data slice is valid. 0: read data responses are ignored. Note: The Phy Data Slice 0 must always be enabled.</B>
115346 </TD>
115347 </TR>
115348 <TR valign="top">
115349 <TD width=15% BGCOLOR=#FBF5EF>
115350 <B>reg_phy_rdlvl_inc_mode</B>
115351 </TD>
115352 <TD width=15% BGCOLOR=#FBF5EF>
115353 <B>1:1</B>
115354 </TD>
115355 <TD width=10% BGCOLOR=#FBF5EF>
115356 <B>2</B>
115357 </TD>
115358 <TD width=10% BGCOLOR=#FBF5EF>
115359 <B>0</B>
115360 </TD>
115361 <TD width=15% BGCOLOR=#FBF5EF>
115362 <B>0</B>
115363 </TD>
115364 <TD width=35% BGCOLOR=#FBF5EF>
115365 <B>RESERVED</B>
115366 </TD>
115367 </TR>
115368 <TR valign="top">
115369 <TD width=15% BGCOLOR=#FBF5EF>
115370 <B>reg_phy_gatelvl_inc_mode</B>
115371 </TD>
115372 <TD width=15% BGCOLOR=#FBF5EF>
115373 <B>2:2</B>
115374 </TD>
115375 <TD width=10% BGCOLOR=#FBF5EF>
115376 <B>4</B>
115377 </TD>
115378 <TD width=10% BGCOLOR=#FBF5EF>
115379 <B>0</B>
115380 </TD>
115381 <TD width=15% BGCOLOR=#FBF5EF>
115382 <B>0</B>
115383 </TD>
115384 <TD width=35% BGCOLOR=#FBF5EF>
115385 <B>RESERVED</B>
115386 </TD>
115387 </TR>
115388 <TR valign="top">
115389 <TD width=15% BGCOLOR=#FBF5EF>
115390 <B>reg_phy_wrlvl_inc_mode</B>
115391 </TD>
115392 <TD width=15% BGCOLOR=#FBF5EF>
115393 <B>3:3</B>
115394 </TD>
115395 <TD width=10% BGCOLOR=#FBF5EF>
115396 <B>8</B>
115397 </TD>
115398 <TD width=10% BGCOLOR=#FBF5EF>
115399 <B>0</B>
115400 </TD>
115401 <TD width=15% BGCOLOR=#FBF5EF>
115402 <B>0</B>
115403 </TD>
115404 <TD width=35% BGCOLOR=#FBF5EF>
115405 <B>RESERVED</B>
115406 </TD>
115407 </TR>
115408 <TR valign="top">
115409 <TD width=15% BGCOLOR=#FBF5EF>
115410 <B>reg_phy_board_lpbk_tx</B>
115411 </TD>
115412 <TD width=15% BGCOLOR=#FBF5EF>
115413 <B>4:4</B>
115414 </TD>
115415 <TD width=10% BGCOLOR=#FBF5EF>
115416 <B>10</B>
115417 </TD>
115418 <TD width=10% BGCOLOR=#FBF5EF>
115419 <B>0</B>
115420 </TD>
115421 <TD width=15% BGCOLOR=#FBF5EF>
115422 <B>0</B>
115423 </TD>
115424 <TD width=35% BGCOLOR=#FBF5EF>
115425 <B>External Board Loopback testing. 1: This Slice behaves as Transmitter for board loopback. 0: disable This port must be set '0' always except when in external board level loopback test mode.</B>
115426 </TD>
115427 </TR>
115428 <TR valign="top">
115429 <TD width=15% BGCOLOR=#FBF5EF>
115430 <B>reg_phy_board_lpbk_rx</B>
115431 </TD>
115432 <TD width=15% BGCOLOR=#FBF5EF>
115433 <B>5:5</B>
115434 </TD>
115435 <TD width=10% BGCOLOR=#FBF5EF>
115436 <B>20</B>
115437 </TD>
115438 <TD width=10% BGCOLOR=#FBF5EF>
115439 <B>0</B>
115440 </TD>
115441 <TD width=15% BGCOLOR=#FBF5EF>
115442 <B>0</B>
115443 </TD>
115444 <TD width=35% BGCOLOR=#FBF5EF>
115445 <B>External Board Loopback testing. 1: This Slice behaves as Receiver for board loopback. 0: disable This port must be set '0' always except when in external board level loopback test mode.</B>
115446 </TD>
115447 </TR>
115448 <TR valign="top">
115449 <TD width=15% BGCOLOR=#FBF5EF>
115450 <B>reg_phy_bist_shift_dq</B>
115451 </TD>
115452 <TD width=15% BGCOLOR=#FBF5EF>
115453 <B>14:6</B>
115454 </TD>
115455 <TD width=10% BGCOLOR=#FBF5EF>
115456 <B>7fc0</B>
115457 </TD>
115458 <TD width=10% BGCOLOR=#FBF5EF>
115459 <B>0</B>
115460 </TD>
115461 <TD width=15% BGCOLOR=#FBF5EF>
115462 <B>0</B>
115463 </TD>
115464 <TD width=35% BGCOLOR=#FBF5EF>
115465 <B>Determines whether early shifting is required for a particular DQ bit when reg_phy_bist_mode is 2'b10; 1'b1: PRBS pattern shifted early by 1 bit. 1'b0: PRBS pattern without any shift.</B>
115466 </TD>
115467 </TR>
115468 <TR valign="top">
115469 <TD width=15% BGCOLOR=#FBF5EF>
115470 <B>reg_phy_bist_err_clr</B>
115471 </TD>
115472 <TD width=15% BGCOLOR=#FBF5EF>
115473 <B>23:15</B>
115474 </TD>
115475 <TD width=10% BGCOLOR=#FBF5EF>
115476 <B>ff8000</B>
115477 </TD>
115478 <TD width=10% BGCOLOR=#FBF5EF>
115479 <B>0</B>
115480 </TD>
115481 <TD width=15% BGCOLOR=#FBF5EF>
115482 <B>0</B>
115483 </TD>
115484 <TD width=35% BGCOLOR=#FBF5EF>
115485 <B>Clear the mismatch error flag from the BIST Checker. 1'b1: sticky error flag is cleared 1'b0: No effect</B>
115486 </TD>
115487 </TR>
115488 <TR valign="top">
115489 <TD width=15% BGCOLOR=#FBF5EF>
115490 <B>reg_phy_dq_offset</B>
115491 </TD>
115492 <TD width=15% BGCOLOR=#FBF5EF>
115493 <B>30:24</B>
115494 </TD>
115495 <TD width=10% BGCOLOR=#FBF5EF>
115496 <B>7f000000</B>
115497 </TD>
115498 <TD width=10% BGCOLOR=#FBF5EF>
115499 <B>40</B>
115500 </TD>
115501 <TD width=15% BGCOLOR=#FBF5EF>
115502 <B>40000000</B>
115503 </TD>
115504 <TD width=35% BGCOLOR=#FBF5EF>
115505 <B>Offset value from DQS to DQ. Default value: 0x40 (for 90 degree shift). This is only used when reg_phy_use_wr_level=1. #Note 1: When a port width (W) is multiple of N instances of Ranks or Slices, each instance will get W/N bits. Instance n will get (n+1)*(W/N) -1: n (W/N) bits where n (0, 1, to N-1) is the instance number of Rank or Slice.</B>
115506 </TD>
115507 </TR>
115508 <TR valign="top">
115509 <TD width=15% BGCOLOR=#C0C0C0>
115510 <B>PHY_Config@0XF8006124</B>
115511 </TD>
115512 <TD width=15% BGCOLOR=#C0C0C0>
115513 <B>31:0</B>
115514 </TD>
115515 <TD width=10% BGCOLOR=#C0C0C0>
115516 <B>7fffffff</B>
115517 </TD>
115518 <TD width=10% BGCOLOR=#C0C0C0>
115519 <B></B>
115520 </TD>
115521 <TD width=15% BGCOLOR=#C0C0C0>
115522 <B>40000001</B>
115523 </TD>
115524 <TD width=35% BGCOLOR=#C0C0C0>
115525 <B>PHY configuration register for data slice 0.</B>
115526 </TD>
115527 </TR>
115528 </TABLE>
115529 <P>
115530 <H2><a name="phy_init_ratio">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio</a></H2>
115531 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115532 <TR valign="top">
115533 <TD width=15% BGCOLOR=#FFFF00>
115534 <B>Register Name</B>
115535 </TD>
115536 <TD width=15% BGCOLOR=#FFFF00>
115537 <B>Address</B>
115538 </TD>
115539 <TD width=10% BGCOLOR=#FFFF00>
115540 <B>Width</B>
115541 </TD>
115542 <TD width=10% BGCOLOR=#FFFF00>
115543 <B>Type</B>
115544 </TD>
115545 <TD width=15% BGCOLOR=#FFFF00>
115546 <B>Reset Value</B>
115547 </TD>
115548 <TD width=35% BGCOLOR=#FFFF00>
115549 <B>Description</B>
115550 </TD>
115551 </TR>
115552 <TR valign="top">
115553 <TD width=15% BGCOLOR=#FBF5EF>
115554 <B>phy_init_ratio</B>
115555 </TD>
115556 <TD width=15% BGCOLOR=#FBF5EF>
115557 <B>0XF800612C</B>
115558 </TD>
115559 <TD width=10% BGCOLOR=#FBF5EF>
115560 <B>32</B>
115561 </TD>
115562 <TD width=10% BGCOLOR=#FBF5EF>
115563 <B>rw</B>
115564 </TD>
115565 <TD width=15% BGCOLOR=#FBF5EF>
115566 <B>0x00000000</B>
115567 </TD>
115568 <TD width=35% BGCOLOR=#FBF5EF>
115569 <B>--</B>
115570 </TD>
115571 </TR>
115572 </TABLE>
115573 <P>
115574 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115575 <TR valign="top">
115576 <TD width=15% BGCOLOR=#C0FFC0>
115577 <B>Field Name</B>
115578 </TD>
115579 <TD width=15% BGCOLOR=#C0FFC0>
115580 <B>Bits</B>
115581 </TD>
115582 <TD width=10% BGCOLOR=#C0FFC0>
115583 <B>Mask</B>
115584 </TD>
115585 <TD width=10% BGCOLOR=#C0FFC0>
115586 <B>Value</B>
115587 </TD>
115588 <TD width=15% BGCOLOR=#C0FFC0>
115589 <B>Shifted Value</B>
115590 </TD>
115591 <TD width=35% BGCOLOR=#C0FFC0>
115592 <B>Description</B>
115593 </TD>
115594 </TR>
115595 <TR valign="top">
115596 <TD width=15% BGCOLOR=#FBF5EF>
115597 <B>reg_phy_wrlvl_init_ratio</B>
115598 </TD>
115599 <TD width=15% BGCOLOR=#FBF5EF>
115600 <B>9:0</B>
115601 </TD>
115602 <TD width=10% BGCOLOR=#FBF5EF>
115603 <B>3ff</B>
115604 </TD>
115605 <TD width=10% BGCOLOR=#FBF5EF>
115606 <B>1d</B>
115607 </TD>
115608 <TD width=15% BGCOLOR=#FBF5EF>
115609 <B>1d</B>
115610 </TD>
115611 <TD width=35% BGCOLOR=#FBF5EF>
115612 <B>The user programmable init ratio used by Write Leveling FSM</B>
115613 </TD>
115614 </TR>
115615 <TR valign="top">
115616 <TD width=15% BGCOLOR=#FBF5EF>
115617 <B>reg_phy_gatelvl_init_ratio</B>
115618 </TD>
115619 <TD width=15% BGCOLOR=#FBF5EF>
115620 <B>19:10</B>
115621 </TD>
115622 <TD width=10% BGCOLOR=#FBF5EF>
115623 <B>ffc00</B>
115624 </TD>
115625 <TD width=10% BGCOLOR=#FBF5EF>
115626 <B>f2</B>
115627 </TD>
115628 <TD width=15% BGCOLOR=#FBF5EF>
115629 <B>3c800</B>
115630 </TD>
115631 <TD width=35% BGCOLOR=#FBF5EF>
115632 <B>The user programmable init ratio used Gate Leveling FSM</B>
115633 </TD>
115634 </TR>
115635 <TR valign="top">
115636 <TD width=15% BGCOLOR=#C0C0C0>
115637 <B>phy_init_ratio@0XF800612C</B>
115638 </TD>
115639 <TD width=15% BGCOLOR=#C0C0C0>
115640 <B>31:0</B>
115641 </TD>
115642 <TD width=10% BGCOLOR=#C0C0C0>
115643 <B>fffff</B>
115644 </TD>
115645 <TD width=10% BGCOLOR=#C0C0C0>
115646 <B></B>
115647 </TD>
115648 <TD width=15% BGCOLOR=#C0C0C0>
115649 <B>3c81d</B>
115650 </TD>
115651 <TD width=35% BGCOLOR=#C0C0C0>
115652 <B>PHY init ratio register for data slice 0.</B>
115653 </TD>
115654 </TR>
115655 </TABLE>
115656 <P>
115657 <H2><a name="phy_init_ratio">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio</a></H2>
115658 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115659 <TR valign="top">
115660 <TD width=15% BGCOLOR=#FFFF00>
115661 <B>Register Name</B>
115662 </TD>
115663 <TD width=15% BGCOLOR=#FFFF00>
115664 <B>Address</B>
115665 </TD>
115666 <TD width=10% BGCOLOR=#FFFF00>
115667 <B>Width</B>
115668 </TD>
115669 <TD width=10% BGCOLOR=#FFFF00>
115670 <B>Type</B>
115671 </TD>
115672 <TD width=15% BGCOLOR=#FFFF00>
115673 <B>Reset Value</B>
115674 </TD>
115675 <TD width=35% BGCOLOR=#FFFF00>
115676 <B>Description</B>
115677 </TD>
115678 </TR>
115679 <TR valign="top">
115680 <TD width=15% BGCOLOR=#FBF5EF>
115681 <B>phy_init_ratio</B>
115682 </TD>
115683 <TD width=15% BGCOLOR=#FBF5EF>
115684 <B>0XF8006130</B>
115685 </TD>
115686 <TD width=10% BGCOLOR=#FBF5EF>
115687 <B>32</B>
115688 </TD>
115689 <TD width=10% BGCOLOR=#FBF5EF>
115690 <B>rw</B>
115691 </TD>
115692 <TD width=15% BGCOLOR=#FBF5EF>
115693 <B>0x00000000</B>
115694 </TD>
115695 <TD width=35% BGCOLOR=#FBF5EF>
115696 <B>--</B>
115697 </TD>
115698 </TR>
115699 </TABLE>
115700 <P>
115701 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115702 <TR valign="top">
115703 <TD width=15% BGCOLOR=#C0FFC0>
115704 <B>Field Name</B>
115705 </TD>
115706 <TD width=15% BGCOLOR=#C0FFC0>
115707 <B>Bits</B>
115708 </TD>
115709 <TD width=10% BGCOLOR=#C0FFC0>
115710 <B>Mask</B>
115711 </TD>
115712 <TD width=10% BGCOLOR=#C0FFC0>
115713 <B>Value</B>
115714 </TD>
115715 <TD width=15% BGCOLOR=#C0FFC0>
115716 <B>Shifted Value</B>
115717 </TD>
115718 <TD width=35% BGCOLOR=#C0FFC0>
115719 <B>Description</B>
115720 </TD>
115721 </TR>
115722 <TR valign="top">
115723 <TD width=15% BGCOLOR=#FBF5EF>
115724 <B>reg_phy_wrlvl_init_ratio</B>
115725 </TD>
115726 <TD width=15% BGCOLOR=#FBF5EF>
115727 <B>9:0</B>
115728 </TD>
115729 <TD width=10% BGCOLOR=#FBF5EF>
115730 <B>3ff</B>
115731 </TD>
115732 <TD width=10% BGCOLOR=#FBF5EF>
115733 <B>12</B>
115734 </TD>
115735 <TD width=15% BGCOLOR=#FBF5EF>
115736 <B>12</B>
115737 </TD>
115738 <TD width=35% BGCOLOR=#FBF5EF>
115739 <B>The user programmable init ratio used by Write Leveling FSM</B>
115740 </TD>
115741 </TR>
115742 <TR valign="top">
115743 <TD width=15% BGCOLOR=#FBF5EF>
115744 <B>reg_phy_gatelvl_init_ratio</B>
115745 </TD>
115746 <TD width=15% BGCOLOR=#FBF5EF>
115747 <B>19:10</B>
115748 </TD>
115749 <TD width=10% BGCOLOR=#FBF5EF>
115750 <B>ffc00</B>
115751 </TD>
115752 <TD width=10% BGCOLOR=#FBF5EF>
115753 <B>d8</B>
115754 </TD>
115755 <TD width=15% BGCOLOR=#FBF5EF>
115756 <B>36000</B>
115757 </TD>
115758 <TD width=35% BGCOLOR=#FBF5EF>
115759 <B>The user programmable init ratio used Gate Leveling FSM</B>
115760 </TD>
115761 </TR>
115762 <TR valign="top">
115763 <TD width=15% BGCOLOR=#C0C0C0>
115764 <B>phy_init_ratio@0XF8006130</B>
115765 </TD>
115766 <TD width=15% BGCOLOR=#C0C0C0>
115767 <B>31:0</B>
115768 </TD>
115769 <TD width=10% BGCOLOR=#C0C0C0>
115770 <B>fffff</B>
115771 </TD>
115772 <TD width=10% BGCOLOR=#C0C0C0>
115773 <B></B>
115774 </TD>
115775 <TD width=15% BGCOLOR=#C0C0C0>
115776 <B>36012</B>
115777 </TD>
115778 <TD width=35% BGCOLOR=#C0C0C0>
115779 <B>PHY init ratio register for data slice 0.</B>
115780 </TD>
115781 </TR>
115782 </TABLE>
115783 <P>
115784 <H2><a name="phy_init_ratio">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio</a></H2>
115785 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115786 <TR valign="top">
115787 <TD width=15% BGCOLOR=#FFFF00>
115788 <B>Register Name</B>
115789 </TD>
115790 <TD width=15% BGCOLOR=#FFFF00>
115791 <B>Address</B>
115792 </TD>
115793 <TD width=10% BGCOLOR=#FFFF00>
115794 <B>Width</B>
115795 </TD>
115796 <TD width=10% BGCOLOR=#FFFF00>
115797 <B>Type</B>
115798 </TD>
115799 <TD width=15% BGCOLOR=#FFFF00>
115800 <B>Reset Value</B>
115801 </TD>
115802 <TD width=35% BGCOLOR=#FFFF00>
115803 <B>Description</B>
115804 </TD>
115805 </TR>
115806 <TR valign="top">
115807 <TD width=15% BGCOLOR=#FBF5EF>
115808 <B>phy_init_ratio</B>
115809 </TD>
115810 <TD width=15% BGCOLOR=#FBF5EF>
115811 <B>0XF8006134</B>
115812 </TD>
115813 <TD width=10% BGCOLOR=#FBF5EF>
115814 <B>32</B>
115815 </TD>
115816 <TD width=10% BGCOLOR=#FBF5EF>
115817 <B>rw</B>
115818 </TD>
115819 <TD width=15% BGCOLOR=#FBF5EF>
115820 <B>0x00000000</B>
115821 </TD>
115822 <TD width=35% BGCOLOR=#FBF5EF>
115823 <B>--</B>
115824 </TD>
115825 </TR>
115826 </TABLE>
115827 <P>
115828 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115829 <TR valign="top">
115830 <TD width=15% BGCOLOR=#C0FFC0>
115831 <B>Field Name</B>
115832 </TD>
115833 <TD width=15% BGCOLOR=#C0FFC0>
115834 <B>Bits</B>
115835 </TD>
115836 <TD width=10% BGCOLOR=#C0FFC0>
115837 <B>Mask</B>
115838 </TD>
115839 <TD width=10% BGCOLOR=#C0FFC0>
115840 <B>Value</B>
115841 </TD>
115842 <TD width=15% BGCOLOR=#C0FFC0>
115843 <B>Shifted Value</B>
115844 </TD>
115845 <TD width=35% BGCOLOR=#C0FFC0>
115846 <B>Description</B>
115847 </TD>
115848 </TR>
115849 <TR valign="top">
115850 <TD width=15% BGCOLOR=#FBF5EF>
115851 <B>reg_phy_wrlvl_init_ratio</B>
115852 </TD>
115853 <TD width=15% BGCOLOR=#FBF5EF>
115854 <B>9:0</B>
115855 </TD>
115856 <TD width=10% BGCOLOR=#FBF5EF>
115857 <B>3ff</B>
115858 </TD>
115859 <TD width=10% BGCOLOR=#FBF5EF>
115860 <B>c</B>
115861 </TD>
115862 <TD width=15% BGCOLOR=#FBF5EF>
115863 <B>c</B>
115864 </TD>
115865 <TD width=35% BGCOLOR=#FBF5EF>
115866 <B>The user programmable init ratio used by Write Leveling FSM</B>
115867 </TD>
115868 </TR>
115869 <TR valign="top">
115870 <TD width=15% BGCOLOR=#FBF5EF>
115871 <B>reg_phy_gatelvl_init_ratio</B>
115872 </TD>
115873 <TD width=15% BGCOLOR=#FBF5EF>
115874 <B>19:10</B>
115875 </TD>
115876 <TD width=10% BGCOLOR=#FBF5EF>
115877 <B>ffc00</B>
115878 </TD>
115879 <TD width=10% BGCOLOR=#FBF5EF>
115880 <B>de</B>
115881 </TD>
115882 <TD width=15% BGCOLOR=#FBF5EF>
115883 <B>37800</B>
115884 </TD>
115885 <TD width=35% BGCOLOR=#FBF5EF>
115886 <B>The user programmable init ratio used Gate Leveling FSM</B>
115887 </TD>
115888 </TR>
115889 <TR valign="top">
115890 <TD width=15% BGCOLOR=#C0C0C0>
115891 <B>phy_init_ratio@0XF8006134</B>
115892 </TD>
115893 <TD width=15% BGCOLOR=#C0C0C0>
115894 <B>31:0</B>
115895 </TD>
115896 <TD width=10% BGCOLOR=#C0C0C0>
115897 <B>fffff</B>
115898 </TD>
115899 <TD width=10% BGCOLOR=#C0C0C0>
115900 <B></B>
115901 </TD>
115902 <TD width=15% BGCOLOR=#C0C0C0>
115903 <B>3780c</B>
115904 </TD>
115905 <TD width=35% BGCOLOR=#C0C0C0>
115906 <B>PHY init ratio register for data slice 0.</B>
115907 </TD>
115908 </TR>
115909 </TABLE>
115910 <P>
115911 <H2><a name="phy_init_ratio">Register (<A href=#mod___slcr> slcr </A>)phy_init_ratio</a></H2>
115912 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115913 <TR valign="top">
115914 <TD width=15% BGCOLOR=#FFFF00>
115915 <B>Register Name</B>
115916 </TD>
115917 <TD width=15% BGCOLOR=#FFFF00>
115918 <B>Address</B>
115919 </TD>
115920 <TD width=10% BGCOLOR=#FFFF00>
115921 <B>Width</B>
115922 </TD>
115923 <TD width=10% BGCOLOR=#FFFF00>
115924 <B>Type</B>
115925 </TD>
115926 <TD width=15% BGCOLOR=#FFFF00>
115927 <B>Reset Value</B>
115928 </TD>
115929 <TD width=35% BGCOLOR=#FFFF00>
115930 <B>Description</B>
115931 </TD>
115932 </TR>
115933 <TR valign="top">
115934 <TD width=15% BGCOLOR=#FBF5EF>
115935 <B>phy_init_ratio</B>
115936 </TD>
115937 <TD width=15% BGCOLOR=#FBF5EF>
115938 <B>0XF8006138</B>
115939 </TD>
115940 <TD width=10% BGCOLOR=#FBF5EF>
115941 <B>32</B>
115942 </TD>
115943 <TD width=10% BGCOLOR=#FBF5EF>
115944 <B>rw</B>
115945 </TD>
115946 <TD width=15% BGCOLOR=#FBF5EF>
115947 <B>0x00000000</B>
115948 </TD>
115949 <TD width=35% BGCOLOR=#FBF5EF>
115950 <B>--</B>
115951 </TD>
115952 </TR>
115953 </TABLE>
115954 <P>
115955 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
115956 <TR valign="top">
115957 <TD width=15% BGCOLOR=#C0FFC0>
115958 <B>Field Name</B>
115959 </TD>
115960 <TD width=15% BGCOLOR=#C0FFC0>
115961 <B>Bits</B>
115962 </TD>
115963 <TD width=10% BGCOLOR=#C0FFC0>
115964 <B>Mask</B>
115965 </TD>
115966 <TD width=10% BGCOLOR=#C0FFC0>
115967 <B>Value</B>
115968 </TD>
115969 <TD width=15% BGCOLOR=#C0FFC0>
115970 <B>Shifted Value</B>
115971 </TD>
115972 <TD width=35% BGCOLOR=#C0FFC0>
115973 <B>Description</B>
115974 </TD>
115975 </TR>
115976 <TR valign="top">
115977 <TD width=15% BGCOLOR=#FBF5EF>
115978 <B>reg_phy_wrlvl_init_ratio</B>
115979 </TD>
115980 <TD width=15% BGCOLOR=#FBF5EF>
115981 <B>9:0</B>
115982 </TD>
115983 <TD width=10% BGCOLOR=#FBF5EF>
115984 <B>3ff</B>
115985 </TD>
115986 <TD width=10% BGCOLOR=#FBF5EF>
115987 <B>21</B>
115988 </TD>
115989 <TD width=15% BGCOLOR=#FBF5EF>
115990 <B>21</B>
115991 </TD>
115992 <TD width=35% BGCOLOR=#FBF5EF>
115993 <B>The user programmable init ratio used by Write Leveling FSM</B>
115994 </TD>
115995 </TR>
115996 <TR valign="top">
115997 <TD width=15% BGCOLOR=#FBF5EF>
115998 <B>reg_phy_gatelvl_init_ratio</B>
115999 </TD>
116000 <TD width=15% BGCOLOR=#FBF5EF>
116001 <B>19:10</B>
116002 </TD>
116003 <TD width=10% BGCOLOR=#FBF5EF>
116004 <B>ffc00</B>
116005 </TD>
116006 <TD width=10% BGCOLOR=#FBF5EF>
116007 <B>ee</B>
116008 </TD>
116009 <TD width=15% BGCOLOR=#FBF5EF>
116010 <B>3b800</B>
116011 </TD>
116012 <TD width=35% BGCOLOR=#FBF5EF>
116013 <B>The user programmable init ratio used Gate Leveling FSM</B>
116014 </TD>
116015 </TR>
116016 <TR valign="top">
116017 <TD width=15% BGCOLOR=#C0C0C0>
116018 <B>phy_init_ratio@0XF8006138</B>
116019 </TD>
116020 <TD width=15% BGCOLOR=#C0C0C0>
116021 <B>31:0</B>
116022 </TD>
116023 <TD width=10% BGCOLOR=#C0C0C0>
116024 <B>fffff</B>
116025 </TD>
116026 <TD width=10% BGCOLOR=#C0C0C0>
116027 <B></B>
116028 </TD>
116029 <TD width=15% BGCOLOR=#C0C0C0>
116030 <B>3b821</B>
116031 </TD>
116032 <TD width=35% BGCOLOR=#C0C0C0>
116033 <B>PHY init ratio register for data slice 0.</B>
116034 </TD>
116035 </TR>
116036 </TABLE>
116037 <P>
116038 <H2><a name="phy_rd_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg</a></H2>
116039 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116040 <TR valign="top">
116041 <TD width=15% BGCOLOR=#FFFF00>
116042 <B>Register Name</B>
116043 </TD>
116044 <TD width=15% BGCOLOR=#FFFF00>
116045 <B>Address</B>
116046 </TD>
116047 <TD width=10% BGCOLOR=#FFFF00>
116048 <B>Width</B>
116049 </TD>
116050 <TD width=10% BGCOLOR=#FFFF00>
116051 <B>Type</B>
116052 </TD>
116053 <TD width=15% BGCOLOR=#FFFF00>
116054 <B>Reset Value</B>
116055 </TD>
116056 <TD width=35% BGCOLOR=#FFFF00>
116057 <B>Description</B>
116058 </TD>
116059 </TR>
116060 <TR valign="top">
116061 <TD width=15% BGCOLOR=#FBF5EF>
116062 <B>phy_rd_dqs_cfg</B>
116063 </TD>
116064 <TD width=15% BGCOLOR=#FBF5EF>
116065 <B>0XF8006140</B>
116066 </TD>
116067 <TD width=10% BGCOLOR=#FBF5EF>
116068 <B>32</B>
116069 </TD>
116070 <TD width=10% BGCOLOR=#FBF5EF>
116071 <B>rw</B>
116072 </TD>
116073 <TD width=15% BGCOLOR=#FBF5EF>
116074 <B>0x00000000</B>
116075 </TD>
116076 <TD width=35% BGCOLOR=#FBF5EF>
116077 <B>--</B>
116078 </TD>
116079 </TR>
116080 </TABLE>
116081 <P>
116082 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116083 <TR valign="top">
116084 <TD width=15% BGCOLOR=#C0FFC0>
116085 <B>Field Name</B>
116086 </TD>
116087 <TD width=15% BGCOLOR=#C0FFC0>
116088 <B>Bits</B>
116089 </TD>
116090 <TD width=10% BGCOLOR=#C0FFC0>
116091 <B>Mask</B>
116092 </TD>
116093 <TD width=10% BGCOLOR=#C0FFC0>
116094 <B>Value</B>
116095 </TD>
116096 <TD width=15% BGCOLOR=#C0FFC0>
116097 <B>Shifted Value</B>
116098 </TD>
116099 <TD width=35% BGCOLOR=#C0FFC0>
116100 <B>Description</B>
116101 </TD>
116102 </TR>
116103 <TR valign="top">
116104 <TD width=15% BGCOLOR=#FBF5EF>
116105 <B>reg_phy_rd_dqs_slave_ratio</B>
116106 </TD>
116107 <TD width=15% BGCOLOR=#FBF5EF>
116108 <B>9:0</B>
116109 </TD>
116110 <TD width=10% BGCOLOR=#FBF5EF>
116111 <B>3ff</B>
116112 </TD>
116113 <TD width=10% BGCOLOR=#FBF5EF>
116114 <B>35</B>
116115 </TD>
116116 <TD width=15% BGCOLOR=#FBF5EF>
116117 <B>35</B>
116118 </TD>
116119 <TD width=35% BGCOLOR=#FBF5EF>
116120 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
116121 </TD>
116122 </TR>
116123 <TR valign="top">
116124 <TD width=15% BGCOLOR=#FBF5EF>
116125 <B>reg_phy_rd_dqs_slave_force</B>
116126 </TD>
116127 <TD width=15% BGCOLOR=#FBF5EF>
116128 <B>10:10</B>
116129 </TD>
116130 <TD width=10% BGCOLOR=#FBF5EF>
116131 <B>400</B>
116132 </TD>
116133 <TD width=10% BGCOLOR=#FBF5EF>
116134 <B>0</B>
116135 </TD>
116136 <TD width=15% BGCOLOR=#FBF5EF>
116137 <B>0</B>
116138 </TD>
116139 <TD width=35% BGCOLOR=#FBF5EF>
116140 <B>1: overwrite the delay/tap value for read DQS slave DLL with the value of the debug_rd_dqs_slave_delay bus.</B>
116141 </TD>
116142 </TR>
116143 <TR valign="top">
116144 <TD width=15% BGCOLOR=#FBF5EF>
116145 <B>reg_phy_rd_dqs_slave_delay</B>
116146 </TD>
116147 <TD width=15% BGCOLOR=#FBF5EF>
116148 <B>19:11</B>
116149 </TD>
116150 <TD width=10% BGCOLOR=#FBF5EF>
116151 <B>ff800</B>
116152 </TD>
116153 <TD width=10% BGCOLOR=#FBF5EF>
116154 <B>0</B>
116155 </TD>
116156 <TD width=15% BGCOLOR=#FBF5EF>
116157 <B>0</B>
116158 </TD>
116159 <TD width=35% BGCOLOR=#FBF5EF>
116160 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
116161 </TD>
116162 </TR>
116163 <TR valign="top">
116164 <TD width=15% BGCOLOR=#C0C0C0>
116165 <B>phy_rd_dqs_cfg@0XF8006140</B>
116166 </TD>
116167 <TD width=15% BGCOLOR=#C0C0C0>
116168 <B>31:0</B>
116169 </TD>
116170 <TD width=10% BGCOLOR=#C0C0C0>
116171 <B>fffff</B>
116172 </TD>
116173 <TD width=10% BGCOLOR=#C0C0C0>
116174 <B></B>
116175 </TD>
116176 <TD width=15% BGCOLOR=#C0C0C0>
116177 <B>35</B>
116178 </TD>
116179 <TD width=35% BGCOLOR=#C0C0C0>
116180 <B>PHY read DQS configuration register for data slice 0.</B>
116181 </TD>
116182 </TR>
116183 </TABLE>
116184 <P>
116185 <H2><a name="phy_rd_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg</a></H2>
116186 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116187 <TR valign="top">
116188 <TD width=15% BGCOLOR=#FFFF00>
116189 <B>Register Name</B>
116190 </TD>
116191 <TD width=15% BGCOLOR=#FFFF00>
116192 <B>Address</B>
116193 </TD>
116194 <TD width=10% BGCOLOR=#FFFF00>
116195 <B>Width</B>
116196 </TD>
116197 <TD width=10% BGCOLOR=#FFFF00>
116198 <B>Type</B>
116199 </TD>
116200 <TD width=15% BGCOLOR=#FFFF00>
116201 <B>Reset Value</B>
116202 </TD>
116203 <TD width=35% BGCOLOR=#FFFF00>
116204 <B>Description</B>
116205 </TD>
116206 </TR>
116207 <TR valign="top">
116208 <TD width=15% BGCOLOR=#FBF5EF>
116209 <B>phy_rd_dqs_cfg</B>
116210 </TD>
116211 <TD width=15% BGCOLOR=#FBF5EF>
116212 <B>0XF8006144</B>
116213 </TD>
116214 <TD width=10% BGCOLOR=#FBF5EF>
116215 <B>32</B>
116216 </TD>
116217 <TD width=10% BGCOLOR=#FBF5EF>
116218 <B>rw</B>
116219 </TD>
116220 <TD width=15% BGCOLOR=#FBF5EF>
116221 <B>0x00000000</B>
116222 </TD>
116223 <TD width=35% BGCOLOR=#FBF5EF>
116224 <B>--</B>
116225 </TD>
116226 </TR>
116227 </TABLE>
116228 <P>
116229 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116230 <TR valign="top">
116231 <TD width=15% BGCOLOR=#C0FFC0>
116232 <B>Field Name</B>
116233 </TD>
116234 <TD width=15% BGCOLOR=#C0FFC0>
116235 <B>Bits</B>
116236 </TD>
116237 <TD width=10% BGCOLOR=#C0FFC0>
116238 <B>Mask</B>
116239 </TD>
116240 <TD width=10% BGCOLOR=#C0FFC0>
116241 <B>Value</B>
116242 </TD>
116243 <TD width=15% BGCOLOR=#C0FFC0>
116244 <B>Shifted Value</B>
116245 </TD>
116246 <TD width=35% BGCOLOR=#C0FFC0>
116247 <B>Description</B>
116248 </TD>
116249 </TR>
116250 <TR valign="top">
116251 <TD width=15% BGCOLOR=#FBF5EF>
116252 <B>reg_phy_rd_dqs_slave_ratio</B>
116253 </TD>
116254 <TD width=15% BGCOLOR=#FBF5EF>
116255 <B>9:0</B>
116256 </TD>
116257 <TD width=10% BGCOLOR=#FBF5EF>
116258 <B>3ff</B>
116259 </TD>
116260 <TD width=10% BGCOLOR=#FBF5EF>
116261 <B>35</B>
116262 </TD>
116263 <TD width=15% BGCOLOR=#FBF5EF>
116264 <B>35</B>
116265 </TD>
116266 <TD width=35% BGCOLOR=#FBF5EF>
116267 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
116268 </TD>
116269 </TR>
116270 <TR valign="top">
116271 <TD width=15% BGCOLOR=#FBF5EF>
116272 <B>reg_phy_rd_dqs_slave_force</B>
116273 </TD>
116274 <TD width=15% BGCOLOR=#FBF5EF>
116275 <B>10:10</B>
116276 </TD>
116277 <TD width=10% BGCOLOR=#FBF5EF>
116278 <B>400</B>
116279 </TD>
116280 <TD width=10% BGCOLOR=#FBF5EF>
116281 <B>0</B>
116282 </TD>
116283 <TD width=15% BGCOLOR=#FBF5EF>
116284 <B>0</B>
116285 </TD>
116286 <TD width=35% BGCOLOR=#FBF5EF>
116287 <B>1: overwrite the delay/tap value for read DQS slave DLL with the value of the debug_rd_dqs_slave_delay bus.</B>
116288 </TD>
116289 </TR>
116290 <TR valign="top">
116291 <TD width=15% BGCOLOR=#FBF5EF>
116292 <B>reg_phy_rd_dqs_slave_delay</B>
116293 </TD>
116294 <TD width=15% BGCOLOR=#FBF5EF>
116295 <B>19:11</B>
116296 </TD>
116297 <TD width=10% BGCOLOR=#FBF5EF>
116298 <B>ff800</B>
116299 </TD>
116300 <TD width=10% BGCOLOR=#FBF5EF>
116301 <B>0</B>
116302 </TD>
116303 <TD width=15% BGCOLOR=#FBF5EF>
116304 <B>0</B>
116305 </TD>
116306 <TD width=35% BGCOLOR=#FBF5EF>
116307 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
116308 </TD>
116309 </TR>
116310 <TR valign="top">
116311 <TD width=15% BGCOLOR=#C0C0C0>
116312 <B>phy_rd_dqs_cfg@0XF8006144</B>
116313 </TD>
116314 <TD width=15% BGCOLOR=#C0C0C0>
116315 <B>31:0</B>
116316 </TD>
116317 <TD width=10% BGCOLOR=#C0C0C0>
116318 <B>fffff</B>
116319 </TD>
116320 <TD width=10% BGCOLOR=#C0C0C0>
116321 <B></B>
116322 </TD>
116323 <TD width=15% BGCOLOR=#C0C0C0>
116324 <B>35</B>
116325 </TD>
116326 <TD width=35% BGCOLOR=#C0C0C0>
116327 <B>PHY read DQS configuration register for data slice 0.</B>
116328 </TD>
116329 </TR>
116330 </TABLE>
116331 <P>
116332 <H2><a name="phy_rd_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg</a></H2>
116333 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116334 <TR valign="top">
116335 <TD width=15% BGCOLOR=#FFFF00>
116336 <B>Register Name</B>
116337 </TD>
116338 <TD width=15% BGCOLOR=#FFFF00>
116339 <B>Address</B>
116340 </TD>
116341 <TD width=10% BGCOLOR=#FFFF00>
116342 <B>Width</B>
116343 </TD>
116344 <TD width=10% BGCOLOR=#FFFF00>
116345 <B>Type</B>
116346 </TD>
116347 <TD width=15% BGCOLOR=#FFFF00>
116348 <B>Reset Value</B>
116349 </TD>
116350 <TD width=35% BGCOLOR=#FFFF00>
116351 <B>Description</B>
116352 </TD>
116353 </TR>
116354 <TR valign="top">
116355 <TD width=15% BGCOLOR=#FBF5EF>
116356 <B>phy_rd_dqs_cfg</B>
116357 </TD>
116358 <TD width=15% BGCOLOR=#FBF5EF>
116359 <B>0XF8006148</B>
116360 </TD>
116361 <TD width=10% BGCOLOR=#FBF5EF>
116362 <B>32</B>
116363 </TD>
116364 <TD width=10% BGCOLOR=#FBF5EF>
116365 <B>rw</B>
116366 </TD>
116367 <TD width=15% BGCOLOR=#FBF5EF>
116368 <B>0x00000000</B>
116369 </TD>
116370 <TD width=35% BGCOLOR=#FBF5EF>
116371 <B>--</B>
116372 </TD>
116373 </TR>
116374 </TABLE>
116375 <P>
116376 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116377 <TR valign="top">
116378 <TD width=15% BGCOLOR=#C0FFC0>
116379 <B>Field Name</B>
116380 </TD>
116381 <TD width=15% BGCOLOR=#C0FFC0>
116382 <B>Bits</B>
116383 </TD>
116384 <TD width=10% BGCOLOR=#C0FFC0>
116385 <B>Mask</B>
116386 </TD>
116387 <TD width=10% BGCOLOR=#C0FFC0>
116388 <B>Value</B>
116389 </TD>
116390 <TD width=15% BGCOLOR=#C0FFC0>
116391 <B>Shifted Value</B>
116392 </TD>
116393 <TD width=35% BGCOLOR=#C0FFC0>
116394 <B>Description</B>
116395 </TD>
116396 </TR>
116397 <TR valign="top">
116398 <TD width=15% BGCOLOR=#FBF5EF>
116399 <B>reg_phy_rd_dqs_slave_ratio</B>
116400 </TD>
116401 <TD width=15% BGCOLOR=#FBF5EF>
116402 <B>9:0</B>
116403 </TD>
116404 <TD width=10% BGCOLOR=#FBF5EF>
116405 <B>3ff</B>
116406 </TD>
116407 <TD width=10% BGCOLOR=#FBF5EF>
116408 <B>35</B>
116409 </TD>
116410 <TD width=15% BGCOLOR=#FBF5EF>
116411 <B>35</B>
116412 </TD>
116413 <TD width=35% BGCOLOR=#FBF5EF>
116414 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
116415 </TD>
116416 </TR>
116417 <TR valign="top">
116418 <TD width=15% BGCOLOR=#FBF5EF>
116419 <B>reg_phy_rd_dqs_slave_force</B>
116420 </TD>
116421 <TD width=15% BGCOLOR=#FBF5EF>
116422 <B>10:10</B>
116423 </TD>
116424 <TD width=10% BGCOLOR=#FBF5EF>
116425 <B>400</B>
116426 </TD>
116427 <TD width=10% BGCOLOR=#FBF5EF>
116428 <B>0</B>
116429 </TD>
116430 <TD width=15% BGCOLOR=#FBF5EF>
116431 <B>0</B>
116432 </TD>
116433 <TD width=35% BGCOLOR=#FBF5EF>
116434 <B>1: overwrite the delay/tap value for read DQS slave DLL with the value of the debug_rd_dqs_slave_delay bus.</B>
116435 </TD>
116436 </TR>
116437 <TR valign="top">
116438 <TD width=15% BGCOLOR=#FBF5EF>
116439 <B>reg_phy_rd_dqs_slave_delay</B>
116440 </TD>
116441 <TD width=15% BGCOLOR=#FBF5EF>
116442 <B>19:11</B>
116443 </TD>
116444 <TD width=10% BGCOLOR=#FBF5EF>
116445 <B>ff800</B>
116446 </TD>
116447 <TD width=10% BGCOLOR=#FBF5EF>
116448 <B>0</B>
116449 </TD>
116450 <TD width=15% BGCOLOR=#FBF5EF>
116451 <B>0</B>
116452 </TD>
116453 <TD width=35% BGCOLOR=#FBF5EF>
116454 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
116455 </TD>
116456 </TR>
116457 <TR valign="top">
116458 <TD width=15% BGCOLOR=#C0C0C0>
116459 <B>phy_rd_dqs_cfg@0XF8006148</B>
116460 </TD>
116461 <TD width=15% BGCOLOR=#C0C0C0>
116462 <B>31:0</B>
116463 </TD>
116464 <TD width=10% BGCOLOR=#C0C0C0>
116465 <B>fffff</B>
116466 </TD>
116467 <TD width=10% BGCOLOR=#C0C0C0>
116468 <B></B>
116469 </TD>
116470 <TD width=15% BGCOLOR=#C0C0C0>
116471 <B>35</B>
116472 </TD>
116473 <TD width=35% BGCOLOR=#C0C0C0>
116474 <B>PHY read DQS configuration register for data slice 0.</B>
116475 </TD>
116476 </TR>
116477 </TABLE>
116478 <P>
116479 <H2><a name="phy_rd_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_rd_dqs_cfg</a></H2>
116480 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116481 <TR valign="top">
116482 <TD width=15% BGCOLOR=#FFFF00>
116483 <B>Register Name</B>
116484 </TD>
116485 <TD width=15% BGCOLOR=#FFFF00>
116486 <B>Address</B>
116487 </TD>
116488 <TD width=10% BGCOLOR=#FFFF00>
116489 <B>Width</B>
116490 </TD>
116491 <TD width=10% BGCOLOR=#FFFF00>
116492 <B>Type</B>
116493 </TD>
116494 <TD width=15% BGCOLOR=#FFFF00>
116495 <B>Reset Value</B>
116496 </TD>
116497 <TD width=35% BGCOLOR=#FFFF00>
116498 <B>Description</B>
116499 </TD>
116500 </TR>
116501 <TR valign="top">
116502 <TD width=15% BGCOLOR=#FBF5EF>
116503 <B>phy_rd_dqs_cfg</B>
116504 </TD>
116505 <TD width=15% BGCOLOR=#FBF5EF>
116506 <B>0XF800614C</B>
116507 </TD>
116508 <TD width=10% BGCOLOR=#FBF5EF>
116509 <B>32</B>
116510 </TD>
116511 <TD width=10% BGCOLOR=#FBF5EF>
116512 <B>rw</B>
116513 </TD>
116514 <TD width=15% BGCOLOR=#FBF5EF>
116515 <B>0x00000000</B>
116516 </TD>
116517 <TD width=35% BGCOLOR=#FBF5EF>
116518 <B>--</B>
116519 </TD>
116520 </TR>
116521 </TABLE>
116522 <P>
116523 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116524 <TR valign="top">
116525 <TD width=15% BGCOLOR=#C0FFC0>
116526 <B>Field Name</B>
116527 </TD>
116528 <TD width=15% BGCOLOR=#C0FFC0>
116529 <B>Bits</B>
116530 </TD>
116531 <TD width=10% BGCOLOR=#C0FFC0>
116532 <B>Mask</B>
116533 </TD>
116534 <TD width=10% BGCOLOR=#C0FFC0>
116535 <B>Value</B>
116536 </TD>
116537 <TD width=15% BGCOLOR=#C0FFC0>
116538 <B>Shifted Value</B>
116539 </TD>
116540 <TD width=35% BGCOLOR=#C0FFC0>
116541 <B>Description</B>
116542 </TD>
116543 </TR>
116544 <TR valign="top">
116545 <TD width=15% BGCOLOR=#FBF5EF>
116546 <B>reg_phy_rd_dqs_slave_ratio</B>
116547 </TD>
116548 <TD width=15% BGCOLOR=#FBF5EF>
116549 <B>9:0</B>
116550 </TD>
116551 <TD width=10% BGCOLOR=#FBF5EF>
116552 <B>3ff</B>
116553 </TD>
116554 <TD width=10% BGCOLOR=#FBF5EF>
116555 <B>35</B>
116556 </TD>
116557 <TD width=15% BGCOLOR=#FBF5EF>
116558 <B>35</B>
116559 </TD>
116560 <TD width=35% BGCOLOR=#FBF5EF>
116561 <B>Ratio value for read DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line. Provide a default value of 0x40 for most applications</B>
116562 </TD>
116563 </TR>
116564 <TR valign="top">
116565 <TD width=15% BGCOLOR=#FBF5EF>
116566 <B>reg_phy_rd_dqs_slave_force</B>
116567 </TD>
116568 <TD width=15% BGCOLOR=#FBF5EF>
116569 <B>10:10</B>
116570 </TD>
116571 <TD width=10% BGCOLOR=#FBF5EF>
116572 <B>400</B>
116573 </TD>
116574 <TD width=10% BGCOLOR=#FBF5EF>
116575 <B>0</B>
116576 </TD>
116577 <TD width=15% BGCOLOR=#FBF5EF>
116578 <B>0</B>
116579 </TD>
116580 <TD width=35% BGCOLOR=#FBF5EF>
116581 <B>1: overwrite the delay/tap value for read DQS slave DLL with the value of the debug_rd_dqs_slave_delay bus.</B>
116582 </TD>
116583 </TR>
116584 <TR valign="top">
116585 <TD width=15% BGCOLOR=#FBF5EF>
116586 <B>reg_phy_rd_dqs_slave_delay</B>
116587 </TD>
116588 <TD width=15% BGCOLOR=#FBF5EF>
116589 <B>19:11</B>
116590 </TD>
116591 <TD width=10% BGCOLOR=#FBF5EF>
116592 <B>ff800</B>
116593 </TD>
116594 <TD width=10% BGCOLOR=#FBF5EF>
116595 <B>0</B>
116596 </TD>
116597 <TD width=15% BGCOLOR=#FBF5EF>
116598 <B>0</B>
116599 </TD>
116600 <TD width=35% BGCOLOR=#FBF5EF>
116601 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for read DQS slave DLL with this value.</B>
116602 </TD>
116603 </TR>
116604 <TR valign="top">
116605 <TD width=15% BGCOLOR=#C0C0C0>
116606 <B>phy_rd_dqs_cfg@0XF800614C</B>
116607 </TD>
116608 <TD width=15% BGCOLOR=#C0C0C0>
116609 <B>31:0</B>
116610 </TD>
116611 <TD width=10% BGCOLOR=#C0C0C0>
116612 <B>fffff</B>
116613 </TD>
116614 <TD width=10% BGCOLOR=#C0C0C0>
116615 <B></B>
116616 </TD>
116617 <TD width=15% BGCOLOR=#C0C0C0>
116618 <B>35</B>
116619 </TD>
116620 <TD width=35% BGCOLOR=#C0C0C0>
116621 <B>PHY read DQS configuration register for data slice 0.</B>
116622 </TD>
116623 </TR>
116624 </TABLE>
116625 <P>
116626 <H2><a name="phy_wr_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg</a></H2>
116627 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116628 <TR valign="top">
116629 <TD width=15% BGCOLOR=#FFFF00>
116630 <B>Register Name</B>
116631 </TD>
116632 <TD width=15% BGCOLOR=#FFFF00>
116633 <B>Address</B>
116634 </TD>
116635 <TD width=10% BGCOLOR=#FFFF00>
116636 <B>Width</B>
116637 </TD>
116638 <TD width=10% BGCOLOR=#FFFF00>
116639 <B>Type</B>
116640 </TD>
116641 <TD width=15% BGCOLOR=#FFFF00>
116642 <B>Reset Value</B>
116643 </TD>
116644 <TD width=35% BGCOLOR=#FFFF00>
116645 <B>Description</B>
116646 </TD>
116647 </TR>
116648 <TR valign="top">
116649 <TD width=15% BGCOLOR=#FBF5EF>
116650 <B>phy_wr_dqs_cfg</B>
116651 </TD>
116652 <TD width=15% BGCOLOR=#FBF5EF>
116653 <B>0XF8006154</B>
116654 </TD>
116655 <TD width=10% BGCOLOR=#FBF5EF>
116656 <B>32</B>
116657 </TD>
116658 <TD width=10% BGCOLOR=#FBF5EF>
116659 <B>rw</B>
116660 </TD>
116661 <TD width=15% BGCOLOR=#FBF5EF>
116662 <B>0x00000000</B>
116663 </TD>
116664 <TD width=35% BGCOLOR=#FBF5EF>
116665 <B>--</B>
116666 </TD>
116667 </TR>
116668 </TABLE>
116669 <P>
116670 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116671 <TR valign="top">
116672 <TD width=15% BGCOLOR=#C0FFC0>
116673 <B>Field Name</B>
116674 </TD>
116675 <TD width=15% BGCOLOR=#C0FFC0>
116676 <B>Bits</B>
116677 </TD>
116678 <TD width=10% BGCOLOR=#C0FFC0>
116679 <B>Mask</B>
116680 </TD>
116681 <TD width=10% BGCOLOR=#C0FFC0>
116682 <B>Value</B>
116683 </TD>
116684 <TD width=15% BGCOLOR=#C0FFC0>
116685 <B>Shifted Value</B>
116686 </TD>
116687 <TD width=35% BGCOLOR=#C0FFC0>
116688 <B>Description</B>
116689 </TD>
116690 </TR>
116691 <TR valign="top">
116692 <TD width=15% BGCOLOR=#FBF5EF>
116693 <B>reg_phy_wr_dqs_slave_ratio</B>
116694 </TD>
116695 <TD width=15% BGCOLOR=#FBF5EF>
116696 <B>9:0</B>
116697 </TD>
116698 <TD width=10% BGCOLOR=#FBF5EF>
116699 <B>3ff</B>
116700 </TD>
116701 <TD width=10% BGCOLOR=#FBF5EF>
116702 <B>9d</B>
116703 </TD>
116704 <TD width=15% BGCOLOR=#FBF5EF>
116705 <B>9d</B>
116706 </TD>
116707 <TD width=35% BGCOLOR=#FBF5EF>
116708 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
116709 </TD>
116710 </TR>
116711 <TR valign="top">
116712 <TD width=15% BGCOLOR=#FBF5EF>
116713 <B>reg_phy_wr_dqs_slave_force</B>
116714 </TD>
116715 <TD width=15% BGCOLOR=#FBF5EF>
116716 <B>10:10</B>
116717 </TD>
116718 <TD width=10% BGCOLOR=#FBF5EF>
116719 <B>400</B>
116720 </TD>
116721 <TD width=10% BGCOLOR=#FBF5EF>
116722 <B>0</B>
116723 </TD>
116724 <TD width=15% BGCOLOR=#FBF5EF>
116725 <B>0</B>
116726 </TD>
116727 <TD width=35% BGCOLOR=#FBF5EF>
116728 <B>1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
116729 </TD>
116730 </TR>
116731 <TR valign="top">
116732 <TD width=15% BGCOLOR=#FBF5EF>
116733 <B>reg_phy_wr_dqs_slave_delay</B>
116734 </TD>
116735 <TD width=15% BGCOLOR=#FBF5EF>
116736 <B>19:11</B>
116737 </TD>
116738 <TD width=10% BGCOLOR=#FBF5EF>
116739 <B>ff800</B>
116740 </TD>
116741 <TD width=10% BGCOLOR=#FBF5EF>
116742 <B>0</B>
116743 </TD>
116744 <TD width=15% BGCOLOR=#FBF5EF>
116745 <B>0</B>
116746 </TD>
116747 <TD width=35% BGCOLOR=#FBF5EF>
116748 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
116749 </TD>
116750 </TR>
116751 <TR valign="top">
116752 <TD width=15% BGCOLOR=#C0C0C0>
116753 <B>phy_wr_dqs_cfg@0XF8006154</B>
116754 </TD>
116755 <TD width=15% BGCOLOR=#C0C0C0>
116756 <B>31:0</B>
116757 </TD>
116758 <TD width=10% BGCOLOR=#C0C0C0>
116759 <B>fffff</B>
116760 </TD>
116761 <TD width=10% BGCOLOR=#C0C0C0>
116762 <B></B>
116763 </TD>
116764 <TD width=15% BGCOLOR=#C0C0C0>
116765 <B>9d</B>
116766 </TD>
116767 <TD width=35% BGCOLOR=#C0C0C0>
116768 <B>PHY write DQS configuration register for data slice 0.</B>
116769 </TD>
116770 </TR>
116771 </TABLE>
116772 <P>
116773 <H2><a name="phy_wr_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg</a></H2>
116774 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116775 <TR valign="top">
116776 <TD width=15% BGCOLOR=#FFFF00>
116777 <B>Register Name</B>
116778 </TD>
116779 <TD width=15% BGCOLOR=#FFFF00>
116780 <B>Address</B>
116781 </TD>
116782 <TD width=10% BGCOLOR=#FFFF00>
116783 <B>Width</B>
116784 </TD>
116785 <TD width=10% BGCOLOR=#FFFF00>
116786 <B>Type</B>
116787 </TD>
116788 <TD width=15% BGCOLOR=#FFFF00>
116789 <B>Reset Value</B>
116790 </TD>
116791 <TD width=35% BGCOLOR=#FFFF00>
116792 <B>Description</B>
116793 </TD>
116794 </TR>
116795 <TR valign="top">
116796 <TD width=15% BGCOLOR=#FBF5EF>
116797 <B>phy_wr_dqs_cfg</B>
116798 </TD>
116799 <TD width=15% BGCOLOR=#FBF5EF>
116800 <B>0XF8006158</B>
116801 </TD>
116802 <TD width=10% BGCOLOR=#FBF5EF>
116803 <B>32</B>
116804 </TD>
116805 <TD width=10% BGCOLOR=#FBF5EF>
116806 <B>rw</B>
116807 </TD>
116808 <TD width=15% BGCOLOR=#FBF5EF>
116809 <B>0x00000000</B>
116810 </TD>
116811 <TD width=35% BGCOLOR=#FBF5EF>
116812 <B>--</B>
116813 </TD>
116814 </TR>
116815 </TABLE>
116816 <P>
116817 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116818 <TR valign="top">
116819 <TD width=15% BGCOLOR=#C0FFC0>
116820 <B>Field Name</B>
116821 </TD>
116822 <TD width=15% BGCOLOR=#C0FFC0>
116823 <B>Bits</B>
116824 </TD>
116825 <TD width=10% BGCOLOR=#C0FFC0>
116826 <B>Mask</B>
116827 </TD>
116828 <TD width=10% BGCOLOR=#C0FFC0>
116829 <B>Value</B>
116830 </TD>
116831 <TD width=15% BGCOLOR=#C0FFC0>
116832 <B>Shifted Value</B>
116833 </TD>
116834 <TD width=35% BGCOLOR=#C0FFC0>
116835 <B>Description</B>
116836 </TD>
116837 </TR>
116838 <TR valign="top">
116839 <TD width=15% BGCOLOR=#FBF5EF>
116840 <B>reg_phy_wr_dqs_slave_ratio</B>
116841 </TD>
116842 <TD width=15% BGCOLOR=#FBF5EF>
116843 <B>9:0</B>
116844 </TD>
116845 <TD width=10% BGCOLOR=#FBF5EF>
116846 <B>3ff</B>
116847 </TD>
116848 <TD width=10% BGCOLOR=#FBF5EF>
116849 <B>92</B>
116850 </TD>
116851 <TD width=15% BGCOLOR=#FBF5EF>
116852 <B>92</B>
116853 </TD>
116854 <TD width=35% BGCOLOR=#FBF5EF>
116855 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
116856 </TD>
116857 </TR>
116858 <TR valign="top">
116859 <TD width=15% BGCOLOR=#FBF5EF>
116860 <B>reg_phy_wr_dqs_slave_force</B>
116861 </TD>
116862 <TD width=15% BGCOLOR=#FBF5EF>
116863 <B>10:10</B>
116864 </TD>
116865 <TD width=10% BGCOLOR=#FBF5EF>
116866 <B>400</B>
116867 </TD>
116868 <TD width=10% BGCOLOR=#FBF5EF>
116869 <B>0</B>
116870 </TD>
116871 <TD width=15% BGCOLOR=#FBF5EF>
116872 <B>0</B>
116873 </TD>
116874 <TD width=35% BGCOLOR=#FBF5EF>
116875 <B>1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
116876 </TD>
116877 </TR>
116878 <TR valign="top">
116879 <TD width=15% BGCOLOR=#FBF5EF>
116880 <B>reg_phy_wr_dqs_slave_delay</B>
116881 </TD>
116882 <TD width=15% BGCOLOR=#FBF5EF>
116883 <B>19:11</B>
116884 </TD>
116885 <TD width=10% BGCOLOR=#FBF5EF>
116886 <B>ff800</B>
116887 </TD>
116888 <TD width=10% BGCOLOR=#FBF5EF>
116889 <B>0</B>
116890 </TD>
116891 <TD width=15% BGCOLOR=#FBF5EF>
116892 <B>0</B>
116893 </TD>
116894 <TD width=35% BGCOLOR=#FBF5EF>
116895 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
116896 </TD>
116897 </TR>
116898 <TR valign="top">
116899 <TD width=15% BGCOLOR=#C0C0C0>
116900 <B>phy_wr_dqs_cfg@0XF8006158</B>
116901 </TD>
116902 <TD width=15% BGCOLOR=#C0C0C0>
116903 <B>31:0</B>
116904 </TD>
116905 <TD width=10% BGCOLOR=#C0C0C0>
116906 <B>fffff</B>
116907 </TD>
116908 <TD width=10% BGCOLOR=#C0C0C0>
116909 <B></B>
116910 </TD>
116911 <TD width=15% BGCOLOR=#C0C0C0>
116912 <B>92</B>
116913 </TD>
116914 <TD width=35% BGCOLOR=#C0C0C0>
116915 <B>PHY write DQS configuration register for data slice 0.</B>
116916 </TD>
116917 </TR>
116918 </TABLE>
116919 <P>
116920 <H2><a name="phy_wr_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg</a></H2>
116921 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116922 <TR valign="top">
116923 <TD width=15% BGCOLOR=#FFFF00>
116924 <B>Register Name</B>
116925 </TD>
116926 <TD width=15% BGCOLOR=#FFFF00>
116927 <B>Address</B>
116928 </TD>
116929 <TD width=10% BGCOLOR=#FFFF00>
116930 <B>Width</B>
116931 </TD>
116932 <TD width=10% BGCOLOR=#FFFF00>
116933 <B>Type</B>
116934 </TD>
116935 <TD width=15% BGCOLOR=#FFFF00>
116936 <B>Reset Value</B>
116937 </TD>
116938 <TD width=35% BGCOLOR=#FFFF00>
116939 <B>Description</B>
116940 </TD>
116941 </TR>
116942 <TR valign="top">
116943 <TD width=15% BGCOLOR=#FBF5EF>
116944 <B>phy_wr_dqs_cfg</B>
116945 </TD>
116946 <TD width=15% BGCOLOR=#FBF5EF>
116947 <B>0XF800615C</B>
116948 </TD>
116949 <TD width=10% BGCOLOR=#FBF5EF>
116950 <B>32</B>
116951 </TD>
116952 <TD width=10% BGCOLOR=#FBF5EF>
116953 <B>rw</B>
116954 </TD>
116955 <TD width=15% BGCOLOR=#FBF5EF>
116956 <B>0x00000000</B>
116957 </TD>
116958 <TD width=35% BGCOLOR=#FBF5EF>
116959 <B>--</B>
116960 </TD>
116961 </TR>
116962 </TABLE>
116963 <P>
116964 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
116965 <TR valign="top">
116966 <TD width=15% BGCOLOR=#C0FFC0>
116967 <B>Field Name</B>
116968 </TD>
116969 <TD width=15% BGCOLOR=#C0FFC0>
116970 <B>Bits</B>
116971 </TD>
116972 <TD width=10% BGCOLOR=#C0FFC0>
116973 <B>Mask</B>
116974 </TD>
116975 <TD width=10% BGCOLOR=#C0FFC0>
116976 <B>Value</B>
116977 </TD>
116978 <TD width=15% BGCOLOR=#C0FFC0>
116979 <B>Shifted Value</B>
116980 </TD>
116981 <TD width=35% BGCOLOR=#C0FFC0>
116982 <B>Description</B>
116983 </TD>
116984 </TR>
116985 <TR valign="top">
116986 <TD width=15% BGCOLOR=#FBF5EF>
116987 <B>reg_phy_wr_dqs_slave_ratio</B>
116988 </TD>
116989 <TD width=15% BGCOLOR=#FBF5EF>
116990 <B>9:0</B>
116991 </TD>
116992 <TD width=10% BGCOLOR=#FBF5EF>
116993 <B>3ff</B>
116994 </TD>
116995 <TD width=10% BGCOLOR=#FBF5EF>
116996 <B>8c</B>
116997 </TD>
116998 <TD width=15% BGCOLOR=#FBF5EF>
116999 <B>8c</B>
117000 </TD>
117001 <TD width=35% BGCOLOR=#FBF5EF>
117002 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
117003 </TD>
117004 </TR>
117005 <TR valign="top">
117006 <TD width=15% BGCOLOR=#FBF5EF>
117007 <B>reg_phy_wr_dqs_slave_force</B>
117008 </TD>
117009 <TD width=15% BGCOLOR=#FBF5EF>
117010 <B>10:10</B>
117011 </TD>
117012 <TD width=10% BGCOLOR=#FBF5EF>
117013 <B>400</B>
117014 </TD>
117015 <TD width=10% BGCOLOR=#FBF5EF>
117016 <B>0</B>
117017 </TD>
117018 <TD width=15% BGCOLOR=#FBF5EF>
117019 <B>0</B>
117020 </TD>
117021 <TD width=35% BGCOLOR=#FBF5EF>
117022 <B>1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
117023 </TD>
117024 </TR>
117025 <TR valign="top">
117026 <TD width=15% BGCOLOR=#FBF5EF>
117027 <B>reg_phy_wr_dqs_slave_delay</B>
117028 </TD>
117029 <TD width=15% BGCOLOR=#FBF5EF>
117030 <B>19:11</B>
117031 </TD>
117032 <TD width=10% BGCOLOR=#FBF5EF>
117033 <B>ff800</B>
117034 </TD>
117035 <TD width=10% BGCOLOR=#FBF5EF>
117036 <B>0</B>
117037 </TD>
117038 <TD width=15% BGCOLOR=#FBF5EF>
117039 <B>0</B>
117040 </TD>
117041 <TD width=35% BGCOLOR=#FBF5EF>
117042 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
117043 </TD>
117044 </TR>
117045 <TR valign="top">
117046 <TD width=15% BGCOLOR=#C0C0C0>
117047 <B>phy_wr_dqs_cfg@0XF800615C</B>
117048 </TD>
117049 <TD width=15% BGCOLOR=#C0C0C0>
117050 <B>31:0</B>
117051 </TD>
117052 <TD width=10% BGCOLOR=#C0C0C0>
117053 <B>fffff</B>
117054 </TD>
117055 <TD width=10% BGCOLOR=#C0C0C0>
117056 <B></B>
117057 </TD>
117058 <TD width=15% BGCOLOR=#C0C0C0>
117059 <B>8c</B>
117060 </TD>
117061 <TD width=35% BGCOLOR=#C0C0C0>
117062 <B>PHY write DQS configuration register for data slice 0.</B>
117063 </TD>
117064 </TR>
117065 </TABLE>
117066 <P>
117067 <H2><a name="phy_wr_dqs_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_wr_dqs_cfg</a></H2>
117068 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117069 <TR valign="top">
117070 <TD width=15% BGCOLOR=#FFFF00>
117071 <B>Register Name</B>
117072 </TD>
117073 <TD width=15% BGCOLOR=#FFFF00>
117074 <B>Address</B>
117075 </TD>
117076 <TD width=10% BGCOLOR=#FFFF00>
117077 <B>Width</B>
117078 </TD>
117079 <TD width=10% BGCOLOR=#FFFF00>
117080 <B>Type</B>
117081 </TD>
117082 <TD width=15% BGCOLOR=#FFFF00>
117083 <B>Reset Value</B>
117084 </TD>
117085 <TD width=35% BGCOLOR=#FFFF00>
117086 <B>Description</B>
117087 </TD>
117088 </TR>
117089 <TR valign="top">
117090 <TD width=15% BGCOLOR=#FBF5EF>
117091 <B>phy_wr_dqs_cfg</B>
117092 </TD>
117093 <TD width=15% BGCOLOR=#FBF5EF>
117094 <B>0XF8006160</B>
117095 </TD>
117096 <TD width=10% BGCOLOR=#FBF5EF>
117097 <B>32</B>
117098 </TD>
117099 <TD width=10% BGCOLOR=#FBF5EF>
117100 <B>rw</B>
117101 </TD>
117102 <TD width=15% BGCOLOR=#FBF5EF>
117103 <B>0x00000000</B>
117104 </TD>
117105 <TD width=35% BGCOLOR=#FBF5EF>
117106 <B>--</B>
117107 </TD>
117108 </TR>
117109 </TABLE>
117110 <P>
117111 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117112 <TR valign="top">
117113 <TD width=15% BGCOLOR=#C0FFC0>
117114 <B>Field Name</B>
117115 </TD>
117116 <TD width=15% BGCOLOR=#C0FFC0>
117117 <B>Bits</B>
117118 </TD>
117119 <TD width=10% BGCOLOR=#C0FFC0>
117120 <B>Mask</B>
117121 </TD>
117122 <TD width=10% BGCOLOR=#C0FFC0>
117123 <B>Value</B>
117124 </TD>
117125 <TD width=15% BGCOLOR=#C0FFC0>
117126 <B>Shifted Value</B>
117127 </TD>
117128 <TD width=35% BGCOLOR=#C0FFC0>
117129 <B>Description</B>
117130 </TD>
117131 </TR>
117132 <TR valign="top">
117133 <TD width=15% BGCOLOR=#FBF5EF>
117134 <B>reg_phy_wr_dqs_slave_ratio</B>
117135 </TD>
117136 <TD width=15% BGCOLOR=#FBF5EF>
117137 <B>9:0</B>
117138 </TD>
117139 <TD width=10% BGCOLOR=#FBF5EF>
117140 <B>3ff</B>
117141 </TD>
117142 <TD width=10% BGCOLOR=#FBF5EF>
117143 <B>a1</B>
117144 </TD>
117145 <TD width=15% BGCOLOR=#FBF5EF>
117146 <B>a1</B>
117147 </TD>
117148 <TD width=35% BGCOLOR=#FBF5EF>
117149 <B>Ratio value for write DQS slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQS in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
117150 </TD>
117151 </TR>
117152 <TR valign="top">
117153 <TD width=15% BGCOLOR=#FBF5EF>
117154 <B>reg_phy_wr_dqs_slave_force</B>
117155 </TD>
117156 <TD width=15% BGCOLOR=#FBF5EF>
117157 <B>10:10</B>
117158 </TD>
117159 <TD width=10% BGCOLOR=#FBF5EF>
117160 <B>400</B>
117161 </TD>
117162 <TD width=10% BGCOLOR=#FBF5EF>
117163 <B>0</B>
117164 </TD>
117165 <TD width=15% BGCOLOR=#FBF5EF>
117166 <B>0</B>
117167 </TD>
117168 <TD width=35% BGCOLOR=#FBF5EF>
117169 <B>1: overwrite the delay/tap value for write DQS slave DLL with the value of the reg_phy_wr_dqs_slave_delay bus.</B>
117170 </TD>
117171 </TR>
117172 <TR valign="top">
117173 <TD width=15% BGCOLOR=#FBF5EF>
117174 <B>reg_phy_wr_dqs_slave_delay</B>
117175 </TD>
117176 <TD width=15% BGCOLOR=#FBF5EF>
117177 <B>19:11</B>
117178 </TD>
117179 <TD width=10% BGCOLOR=#FBF5EF>
117180 <B>ff800</B>
117181 </TD>
117182 <TD width=10% BGCOLOR=#FBF5EF>
117183 <B>0</B>
117184 </TD>
117185 <TD width=15% BGCOLOR=#FBF5EF>
117186 <B>0</B>
117187 </TD>
117188 <TD width=35% BGCOLOR=#FBF5EF>
117189 <B>If reg_phy_wr_dqs_slave_force is 1, replace delay/tap value for write DQS slave DLL with this value.</B>
117190 </TD>
117191 </TR>
117192 <TR valign="top">
117193 <TD width=15% BGCOLOR=#C0C0C0>
117194 <B>phy_wr_dqs_cfg@0XF8006160</B>
117195 </TD>
117196 <TD width=15% BGCOLOR=#C0C0C0>
117197 <B>31:0</B>
117198 </TD>
117199 <TD width=10% BGCOLOR=#C0C0C0>
117200 <B>fffff</B>
117201 </TD>
117202 <TD width=10% BGCOLOR=#C0C0C0>
117203 <B></B>
117204 </TD>
117205 <TD width=15% BGCOLOR=#C0C0C0>
117206 <B>a1</B>
117207 </TD>
117208 <TD width=35% BGCOLOR=#C0C0C0>
117209 <B>PHY write DQS configuration register for data slice 0.</B>
117210 </TD>
117211 </TR>
117212 </TABLE>
117213 <P>
117214 <H2><a name="phy_we_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg</a></H2>
117215 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117216 <TR valign="top">
117217 <TD width=15% BGCOLOR=#FFFF00>
117218 <B>Register Name</B>
117219 </TD>
117220 <TD width=15% BGCOLOR=#FFFF00>
117221 <B>Address</B>
117222 </TD>
117223 <TD width=10% BGCOLOR=#FFFF00>
117224 <B>Width</B>
117225 </TD>
117226 <TD width=10% BGCOLOR=#FFFF00>
117227 <B>Type</B>
117228 </TD>
117229 <TD width=15% BGCOLOR=#FFFF00>
117230 <B>Reset Value</B>
117231 </TD>
117232 <TD width=35% BGCOLOR=#FFFF00>
117233 <B>Description</B>
117234 </TD>
117235 </TR>
117236 <TR valign="top">
117237 <TD width=15% BGCOLOR=#FBF5EF>
117238 <B>phy_we_cfg</B>
117239 </TD>
117240 <TD width=15% BGCOLOR=#FBF5EF>
117241 <B>0XF8006168</B>
117242 </TD>
117243 <TD width=10% BGCOLOR=#FBF5EF>
117244 <B>32</B>
117245 </TD>
117246 <TD width=10% BGCOLOR=#FBF5EF>
117247 <B>rw</B>
117248 </TD>
117249 <TD width=15% BGCOLOR=#FBF5EF>
117250 <B>0x00000000</B>
117251 </TD>
117252 <TD width=35% BGCOLOR=#FBF5EF>
117253 <B>--</B>
117254 </TD>
117255 </TR>
117256 </TABLE>
117257 <P>
117258 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117259 <TR valign="top">
117260 <TD width=15% BGCOLOR=#C0FFC0>
117261 <B>Field Name</B>
117262 </TD>
117263 <TD width=15% BGCOLOR=#C0FFC0>
117264 <B>Bits</B>
117265 </TD>
117266 <TD width=10% BGCOLOR=#C0FFC0>
117267 <B>Mask</B>
117268 </TD>
117269 <TD width=10% BGCOLOR=#C0FFC0>
117270 <B>Value</B>
117271 </TD>
117272 <TD width=15% BGCOLOR=#C0FFC0>
117273 <B>Shifted Value</B>
117274 </TD>
117275 <TD width=35% BGCOLOR=#C0FFC0>
117276 <B>Description</B>
117277 </TD>
117278 </TR>
117279 <TR valign="top">
117280 <TD width=15% BGCOLOR=#FBF5EF>
117281 <B>reg_phy_fifo_we_slave_ratio</B>
117282 </TD>
117283 <TD width=15% BGCOLOR=#FBF5EF>
117284 <B>10:0</B>
117285 </TD>
117286 <TD width=10% BGCOLOR=#FBF5EF>
117287 <B>7ff</B>
117288 </TD>
117289 <TD width=10% BGCOLOR=#FBF5EF>
117290 <B>147</B>
117291 </TD>
117292 <TD width=15% BGCOLOR=#FBF5EF>
117293 <B>147</B>
117294 </TD>
117295 <TD width=35% BGCOLOR=#FBF5EF>
117296 <B>Ratio value to be used when fifo_we_X_force_mode is set to 0.</B>
117297 </TD>
117298 </TR>
117299 <TR valign="top">
117300 <TD width=15% BGCOLOR=#FBF5EF>
117301 <B>reg_phy_fifo_we_in_force</B>
117302 </TD>
117303 <TD width=15% BGCOLOR=#FBF5EF>
117304 <B>11:11</B>
117305 </TD>
117306 <TD width=10% BGCOLOR=#FBF5EF>
117307 <B>800</B>
117308 </TD>
117309 <TD width=10% BGCOLOR=#FBF5EF>
117310 <B>0</B>
117311 </TD>
117312 <TD width=15% BGCOLOR=#FBF5EF>
117313 <B>0</B>
117314 </TD>
117315 <TD width=35% BGCOLOR=#FBF5EF>
117316 <B>1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the debug_fifo_we_in_delayX bus.</B>
117317 </TD>
117318 </TR>
117319 <TR valign="top">
117320 <TD width=15% BGCOLOR=#FBF5EF>
117321 <B>reg_phy_fifo_we_in_delay</B>
117322 </TD>
117323 <TD width=15% BGCOLOR=#FBF5EF>
117324 <B>20:12</B>
117325 </TD>
117326 <TD width=10% BGCOLOR=#FBF5EF>
117327 <B>1ff000</B>
117328 </TD>
117329 <TD width=10% BGCOLOR=#FBF5EF>
117330 <B>0</B>
117331 </TD>
117332 <TD width=15% BGCOLOR=#FBF5EF>
117333 <B>0</B>
117334 </TD>
117335 <TD width=35% BGCOLOR=#FBF5EF>
117336 <B>Delay value to be used when debug_fifo_we_in_forceX is set to 1. R is the number of Ranks supported.</B>
117337 </TD>
117338 </TR>
117339 <TR valign="top">
117340 <TD width=15% BGCOLOR=#C0C0C0>
117341 <B>phy_we_cfg@0XF8006168</B>
117342 </TD>
117343 <TD width=15% BGCOLOR=#C0C0C0>
117344 <B>31:0</B>
117345 </TD>
117346 <TD width=10% BGCOLOR=#C0C0C0>
117347 <B>1fffff</B>
117348 </TD>
117349 <TD width=10% BGCOLOR=#C0C0C0>
117350 <B></B>
117351 </TD>
117352 <TD width=15% BGCOLOR=#C0C0C0>
117353 <B>147</B>
117354 </TD>
117355 <TD width=35% BGCOLOR=#C0C0C0>
117356 <B>PHY fifo write enable configuration register for data slice 0.</B>
117357 </TD>
117358 </TR>
117359 </TABLE>
117360 <P>
117361 <H2><a name="phy_we_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg</a></H2>
117362 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117363 <TR valign="top">
117364 <TD width=15% BGCOLOR=#FFFF00>
117365 <B>Register Name</B>
117366 </TD>
117367 <TD width=15% BGCOLOR=#FFFF00>
117368 <B>Address</B>
117369 </TD>
117370 <TD width=10% BGCOLOR=#FFFF00>
117371 <B>Width</B>
117372 </TD>
117373 <TD width=10% BGCOLOR=#FFFF00>
117374 <B>Type</B>
117375 </TD>
117376 <TD width=15% BGCOLOR=#FFFF00>
117377 <B>Reset Value</B>
117378 </TD>
117379 <TD width=35% BGCOLOR=#FFFF00>
117380 <B>Description</B>
117381 </TD>
117382 </TR>
117383 <TR valign="top">
117384 <TD width=15% BGCOLOR=#FBF5EF>
117385 <B>phy_we_cfg</B>
117386 </TD>
117387 <TD width=15% BGCOLOR=#FBF5EF>
117388 <B>0XF800616C</B>
117389 </TD>
117390 <TD width=10% BGCOLOR=#FBF5EF>
117391 <B>32</B>
117392 </TD>
117393 <TD width=10% BGCOLOR=#FBF5EF>
117394 <B>rw</B>
117395 </TD>
117396 <TD width=15% BGCOLOR=#FBF5EF>
117397 <B>0x00000000</B>
117398 </TD>
117399 <TD width=35% BGCOLOR=#FBF5EF>
117400 <B>--</B>
117401 </TD>
117402 </TR>
117403 </TABLE>
117404 <P>
117405 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117406 <TR valign="top">
117407 <TD width=15% BGCOLOR=#C0FFC0>
117408 <B>Field Name</B>
117409 </TD>
117410 <TD width=15% BGCOLOR=#C0FFC0>
117411 <B>Bits</B>
117412 </TD>
117413 <TD width=10% BGCOLOR=#C0FFC0>
117414 <B>Mask</B>
117415 </TD>
117416 <TD width=10% BGCOLOR=#C0FFC0>
117417 <B>Value</B>
117418 </TD>
117419 <TD width=15% BGCOLOR=#C0FFC0>
117420 <B>Shifted Value</B>
117421 </TD>
117422 <TD width=35% BGCOLOR=#C0FFC0>
117423 <B>Description</B>
117424 </TD>
117425 </TR>
117426 <TR valign="top">
117427 <TD width=15% BGCOLOR=#FBF5EF>
117428 <B>reg_phy_fifo_we_slave_ratio</B>
117429 </TD>
117430 <TD width=15% BGCOLOR=#FBF5EF>
117431 <B>10:0</B>
117432 </TD>
117433 <TD width=10% BGCOLOR=#FBF5EF>
117434 <B>7ff</B>
117435 </TD>
117436 <TD width=10% BGCOLOR=#FBF5EF>
117437 <B>12d</B>
117438 </TD>
117439 <TD width=15% BGCOLOR=#FBF5EF>
117440 <B>12d</B>
117441 </TD>
117442 <TD width=35% BGCOLOR=#FBF5EF>
117443 <B>Ratio value to be used when fifo_we_X_force_mode is set to 0.</B>
117444 </TD>
117445 </TR>
117446 <TR valign="top">
117447 <TD width=15% BGCOLOR=#FBF5EF>
117448 <B>reg_phy_fifo_we_in_force</B>
117449 </TD>
117450 <TD width=15% BGCOLOR=#FBF5EF>
117451 <B>11:11</B>
117452 </TD>
117453 <TD width=10% BGCOLOR=#FBF5EF>
117454 <B>800</B>
117455 </TD>
117456 <TD width=10% BGCOLOR=#FBF5EF>
117457 <B>0</B>
117458 </TD>
117459 <TD width=15% BGCOLOR=#FBF5EF>
117460 <B>0</B>
117461 </TD>
117462 <TD width=35% BGCOLOR=#FBF5EF>
117463 <B>1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the debug_fifo_we_in_delayX bus.</B>
117464 </TD>
117465 </TR>
117466 <TR valign="top">
117467 <TD width=15% BGCOLOR=#FBF5EF>
117468 <B>reg_phy_fifo_we_in_delay</B>
117469 </TD>
117470 <TD width=15% BGCOLOR=#FBF5EF>
117471 <B>20:12</B>
117472 </TD>
117473 <TD width=10% BGCOLOR=#FBF5EF>
117474 <B>1ff000</B>
117475 </TD>
117476 <TD width=10% BGCOLOR=#FBF5EF>
117477 <B>0</B>
117478 </TD>
117479 <TD width=15% BGCOLOR=#FBF5EF>
117480 <B>0</B>
117481 </TD>
117482 <TD width=35% BGCOLOR=#FBF5EF>
117483 <B>Delay value to be used when debug_fifo_we_in_forceX is set to 1. R is the number of Ranks supported.</B>
117484 </TD>
117485 </TR>
117486 <TR valign="top">
117487 <TD width=15% BGCOLOR=#C0C0C0>
117488 <B>phy_we_cfg@0XF800616C</B>
117489 </TD>
117490 <TD width=15% BGCOLOR=#C0C0C0>
117491 <B>31:0</B>
117492 </TD>
117493 <TD width=10% BGCOLOR=#C0C0C0>
117494 <B>1fffff</B>
117495 </TD>
117496 <TD width=10% BGCOLOR=#C0C0C0>
117497 <B></B>
117498 </TD>
117499 <TD width=15% BGCOLOR=#C0C0C0>
117500 <B>12d</B>
117501 </TD>
117502 <TD width=35% BGCOLOR=#C0C0C0>
117503 <B>PHY fifo write enable configuration register for data slice 0.</B>
117504 </TD>
117505 </TR>
117506 </TABLE>
117507 <P>
117508 <H2><a name="phy_we_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg</a></H2>
117509 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117510 <TR valign="top">
117511 <TD width=15% BGCOLOR=#FFFF00>
117512 <B>Register Name</B>
117513 </TD>
117514 <TD width=15% BGCOLOR=#FFFF00>
117515 <B>Address</B>
117516 </TD>
117517 <TD width=10% BGCOLOR=#FFFF00>
117518 <B>Width</B>
117519 </TD>
117520 <TD width=10% BGCOLOR=#FFFF00>
117521 <B>Type</B>
117522 </TD>
117523 <TD width=15% BGCOLOR=#FFFF00>
117524 <B>Reset Value</B>
117525 </TD>
117526 <TD width=35% BGCOLOR=#FFFF00>
117527 <B>Description</B>
117528 </TD>
117529 </TR>
117530 <TR valign="top">
117531 <TD width=15% BGCOLOR=#FBF5EF>
117532 <B>phy_we_cfg</B>
117533 </TD>
117534 <TD width=15% BGCOLOR=#FBF5EF>
117535 <B>0XF8006170</B>
117536 </TD>
117537 <TD width=10% BGCOLOR=#FBF5EF>
117538 <B>32</B>
117539 </TD>
117540 <TD width=10% BGCOLOR=#FBF5EF>
117541 <B>rw</B>
117542 </TD>
117543 <TD width=15% BGCOLOR=#FBF5EF>
117544 <B>0x00000000</B>
117545 </TD>
117546 <TD width=35% BGCOLOR=#FBF5EF>
117547 <B>--</B>
117548 </TD>
117549 </TR>
117550 </TABLE>
117551 <P>
117552 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117553 <TR valign="top">
117554 <TD width=15% BGCOLOR=#C0FFC0>
117555 <B>Field Name</B>
117556 </TD>
117557 <TD width=15% BGCOLOR=#C0FFC0>
117558 <B>Bits</B>
117559 </TD>
117560 <TD width=10% BGCOLOR=#C0FFC0>
117561 <B>Mask</B>
117562 </TD>
117563 <TD width=10% BGCOLOR=#C0FFC0>
117564 <B>Value</B>
117565 </TD>
117566 <TD width=15% BGCOLOR=#C0FFC0>
117567 <B>Shifted Value</B>
117568 </TD>
117569 <TD width=35% BGCOLOR=#C0FFC0>
117570 <B>Description</B>
117571 </TD>
117572 </TR>
117573 <TR valign="top">
117574 <TD width=15% BGCOLOR=#FBF5EF>
117575 <B>reg_phy_fifo_we_slave_ratio</B>
117576 </TD>
117577 <TD width=15% BGCOLOR=#FBF5EF>
117578 <B>10:0</B>
117579 </TD>
117580 <TD width=10% BGCOLOR=#FBF5EF>
117581 <B>7ff</B>
117582 </TD>
117583 <TD width=10% BGCOLOR=#FBF5EF>
117584 <B>133</B>
117585 </TD>
117586 <TD width=15% BGCOLOR=#FBF5EF>
117587 <B>133</B>
117588 </TD>
117589 <TD width=35% BGCOLOR=#FBF5EF>
117590 <B>Ratio value to be used when fifo_we_X_force_mode is set to 0.</B>
117591 </TD>
117592 </TR>
117593 <TR valign="top">
117594 <TD width=15% BGCOLOR=#FBF5EF>
117595 <B>reg_phy_fifo_we_in_force</B>
117596 </TD>
117597 <TD width=15% BGCOLOR=#FBF5EF>
117598 <B>11:11</B>
117599 </TD>
117600 <TD width=10% BGCOLOR=#FBF5EF>
117601 <B>800</B>
117602 </TD>
117603 <TD width=10% BGCOLOR=#FBF5EF>
117604 <B>0</B>
117605 </TD>
117606 <TD width=15% BGCOLOR=#FBF5EF>
117607 <B>0</B>
117608 </TD>
117609 <TD width=35% BGCOLOR=#FBF5EF>
117610 <B>1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the debug_fifo_we_in_delayX bus.</B>
117611 </TD>
117612 </TR>
117613 <TR valign="top">
117614 <TD width=15% BGCOLOR=#FBF5EF>
117615 <B>reg_phy_fifo_we_in_delay</B>
117616 </TD>
117617 <TD width=15% BGCOLOR=#FBF5EF>
117618 <B>20:12</B>
117619 </TD>
117620 <TD width=10% BGCOLOR=#FBF5EF>
117621 <B>1ff000</B>
117622 </TD>
117623 <TD width=10% BGCOLOR=#FBF5EF>
117624 <B>0</B>
117625 </TD>
117626 <TD width=15% BGCOLOR=#FBF5EF>
117627 <B>0</B>
117628 </TD>
117629 <TD width=35% BGCOLOR=#FBF5EF>
117630 <B>Delay value to be used when debug_fifo_we_in_forceX is set to 1. R is the number of Ranks supported.</B>
117631 </TD>
117632 </TR>
117633 <TR valign="top">
117634 <TD width=15% BGCOLOR=#C0C0C0>
117635 <B>phy_we_cfg@0XF8006170</B>
117636 </TD>
117637 <TD width=15% BGCOLOR=#C0C0C0>
117638 <B>31:0</B>
117639 </TD>
117640 <TD width=10% BGCOLOR=#C0C0C0>
117641 <B>1fffff</B>
117642 </TD>
117643 <TD width=10% BGCOLOR=#C0C0C0>
117644 <B></B>
117645 </TD>
117646 <TD width=15% BGCOLOR=#C0C0C0>
117647 <B>133</B>
117648 </TD>
117649 <TD width=35% BGCOLOR=#C0C0C0>
117650 <B>PHY fifo write enable configuration register for data slice 0.</B>
117651 </TD>
117652 </TR>
117653 </TABLE>
117654 <P>
117655 <H2><a name="phy_we_cfg">Register (<A href=#mod___slcr> slcr </A>)phy_we_cfg</a></H2>
117656 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117657 <TR valign="top">
117658 <TD width=15% BGCOLOR=#FFFF00>
117659 <B>Register Name</B>
117660 </TD>
117661 <TD width=15% BGCOLOR=#FFFF00>
117662 <B>Address</B>
117663 </TD>
117664 <TD width=10% BGCOLOR=#FFFF00>
117665 <B>Width</B>
117666 </TD>
117667 <TD width=10% BGCOLOR=#FFFF00>
117668 <B>Type</B>
117669 </TD>
117670 <TD width=15% BGCOLOR=#FFFF00>
117671 <B>Reset Value</B>
117672 </TD>
117673 <TD width=35% BGCOLOR=#FFFF00>
117674 <B>Description</B>
117675 </TD>
117676 </TR>
117677 <TR valign="top">
117678 <TD width=15% BGCOLOR=#FBF5EF>
117679 <B>phy_we_cfg</B>
117680 </TD>
117681 <TD width=15% BGCOLOR=#FBF5EF>
117682 <B>0XF8006174</B>
117683 </TD>
117684 <TD width=10% BGCOLOR=#FBF5EF>
117685 <B>32</B>
117686 </TD>
117687 <TD width=10% BGCOLOR=#FBF5EF>
117688 <B>rw</B>
117689 </TD>
117690 <TD width=15% BGCOLOR=#FBF5EF>
117691 <B>0x00000000</B>
117692 </TD>
117693 <TD width=35% BGCOLOR=#FBF5EF>
117694 <B>--</B>
117695 </TD>
117696 </TR>
117697 </TABLE>
117698 <P>
117699 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117700 <TR valign="top">
117701 <TD width=15% BGCOLOR=#C0FFC0>
117702 <B>Field Name</B>
117703 </TD>
117704 <TD width=15% BGCOLOR=#C0FFC0>
117705 <B>Bits</B>
117706 </TD>
117707 <TD width=10% BGCOLOR=#C0FFC0>
117708 <B>Mask</B>
117709 </TD>
117710 <TD width=10% BGCOLOR=#C0FFC0>
117711 <B>Value</B>
117712 </TD>
117713 <TD width=15% BGCOLOR=#C0FFC0>
117714 <B>Shifted Value</B>
117715 </TD>
117716 <TD width=35% BGCOLOR=#C0FFC0>
117717 <B>Description</B>
117718 </TD>
117719 </TR>
117720 <TR valign="top">
117721 <TD width=15% BGCOLOR=#FBF5EF>
117722 <B>reg_phy_fifo_we_slave_ratio</B>
117723 </TD>
117724 <TD width=15% BGCOLOR=#FBF5EF>
117725 <B>10:0</B>
117726 </TD>
117727 <TD width=10% BGCOLOR=#FBF5EF>
117728 <B>7ff</B>
117729 </TD>
117730 <TD width=10% BGCOLOR=#FBF5EF>
117731 <B>143</B>
117732 </TD>
117733 <TD width=15% BGCOLOR=#FBF5EF>
117734 <B>143</B>
117735 </TD>
117736 <TD width=35% BGCOLOR=#FBF5EF>
117737 <B>Ratio value to be used when fifo_we_X_force_mode is set to 0.</B>
117738 </TD>
117739 </TR>
117740 <TR valign="top">
117741 <TD width=15% BGCOLOR=#FBF5EF>
117742 <B>reg_phy_fifo_we_in_force</B>
117743 </TD>
117744 <TD width=15% BGCOLOR=#FBF5EF>
117745 <B>11:11</B>
117746 </TD>
117747 <TD width=10% BGCOLOR=#FBF5EF>
117748 <B>800</B>
117749 </TD>
117750 <TD width=10% BGCOLOR=#FBF5EF>
117751 <B>0</B>
117752 </TD>
117753 <TD width=15% BGCOLOR=#FBF5EF>
117754 <B>0</B>
117755 </TD>
117756 <TD width=35% BGCOLOR=#FBF5EF>
117757 <B>1: overwrite the delay/tap value for fifo_we_X slave DLL with the value of the debug_fifo_we_in_delayX bus.</B>
117758 </TD>
117759 </TR>
117760 <TR valign="top">
117761 <TD width=15% BGCOLOR=#FBF5EF>
117762 <B>reg_phy_fifo_we_in_delay</B>
117763 </TD>
117764 <TD width=15% BGCOLOR=#FBF5EF>
117765 <B>20:12</B>
117766 </TD>
117767 <TD width=10% BGCOLOR=#FBF5EF>
117768 <B>1ff000</B>
117769 </TD>
117770 <TD width=10% BGCOLOR=#FBF5EF>
117771 <B>0</B>
117772 </TD>
117773 <TD width=15% BGCOLOR=#FBF5EF>
117774 <B>0</B>
117775 </TD>
117776 <TD width=35% BGCOLOR=#FBF5EF>
117777 <B>Delay value to be used when debug_fifo_we_in_forceX is set to 1. R is the number of Ranks supported.</B>
117778 </TD>
117779 </TR>
117780 <TR valign="top">
117781 <TD width=15% BGCOLOR=#C0C0C0>
117782 <B>phy_we_cfg@0XF8006174</B>
117783 </TD>
117784 <TD width=15% BGCOLOR=#C0C0C0>
117785 <B>31:0</B>
117786 </TD>
117787 <TD width=10% BGCOLOR=#C0C0C0>
117788 <B>1fffff</B>
117789 </TD>
117790 <TD width=10% BGCOLOR=#C0C0C0>
117791 <B></B>
117792 </TD>
117793 <TD width=15% BGCOLOR=#C0C0C0>
117794 <B>143</B>
117795 </TD>
117796 <TD width=35% BGCOLOR=#C0C0C0>
117797 <B>PHY fifo write enable configuration register for data slice 0.</B>
117798 </TD>
117799 </TR>
117800 </TABLE>
117801 <P>
117802 <H2><a name="wr_data_slv">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv</a></H2>
117803 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117804 <TR valign="top">
117805 <TD width=15% BGCOLOR=#FFFF00>
117806 <B>Register Name</B>
117807 </TD>
117808 <TD width=15% BGCOLOR=#FFFF00>
117809 <B>Address</B>
117810 </TD>
117811 <TD width=10% BGCOLOR=#FFFF00>
117812 <B>Width</B>
117813 </TD>
117814 <TD width=10% BGCOLOR=#FFFF00>
117815 <B>Type</B>
117816 </TD>
117817 <TD width=15% BGCOLOR=#FFFF00>
117818 <B>Reset Value</B>
117819 </TD>
117820 <TD width=35% BGCOLOR=#FFFF00>
117821 <B>Description</B>
117822 </TD>
117823 </TR>
117824 <TR valign="top">
117825 <TD width=15% BGCOLOR=#FBF5EF>
117826 <B>wr_data_slv</B>
117827 </TD>
117828 <TD width=15% BGCOLOR=#FBF5EF>
117829 <B>0XF800617C</B>
117830 </TD>
117831 <TD width=10% BGCOLOR=#FBF5EF>
117832 <B>32</B>
117833 </TD>
117834 <TD width=10% BGCOLOR=#FBF5EF>
117835 <B>rw</B>
117836 </TD>
117837 <TD width=15% BGCOLOR=#FBF5EF>
117838 <B>0x00000000</B>
117839 </TD>
117840 <TD width=35% BGCOLOR=#FBF5EF>
117841 <B>--</B>
117842 </TD>
117843 </TR>
117844 </TABLE>
117845 <P>
117846 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117847 <TR valign="top">
117848 <TD width=15% BGCOLOR=#C0FFC0>
117849 <B>Field Name</B>
117850 </TD>
117851 <TD width=15% BGCOLOR=#C0FFC0>
117852 <B>Bits</B>
117853 </TD>
117854 <TD width=10% BGCOLOR=#C0FFC0>
117855 <B>Mask</B>
117856 </TD>
117857 <TD width=10% BGCOLOR=#C0FFC0>
117858 <B>Value</B>
117859 </TD>
117860 <TD width=15% BGCOLOR=#C0FFC0>
117861 <B>Shifted Value</B>
117862 </TD>
117863 <TD width=35% BGCOLOR=#C0FFC0>
117864 <B>Description</B>
117865 </TD>
117866 </TR>
117867 <TR valign="top">
117868 <TD width=15% BGCOLOR=#FBF5EF>
117869 <B>reg_phy_wr_data_slave_ratio</B>
117870 </TD>
117871 <TD width=15% BGCOLOR=#FBF5EF>
117872 <B>9:0</B>
117873 </TD>
117874 <TD width=10% BGCOLOR=#FBF5EF>
117875 <B>3ff</B>
117876 </TD>
117877 <TD width=10% BGCOLOR=#FBF5EF>
117878 <B>dd</B>
117879 </TD>
117880 <TD width=15% BGCOLOR=#FBF5EF>
117881 <B>dd</B>
117882 </TD>
117883 <TD width=35% BGCOLOR=#FBF5EF>
117884 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
117885 </TD>
117886 </TR>
117887 <TR valign="top">
117888 <TD width=15% BGCOLOR=#FBF5EF>
117889 <B>reg_phy_wr_data_slave_force</B>
117890 </TD>
117891 <TD width=15% BGCOLOR=#FBF5EF>
117892 <B>10:10</B>
117893 </TD>
117894 <TD width=10% BGCOLOR=#FBF5EF>
117895 <B>400</B>
117896 </TD>
117897 <TD width=10% BGCOLOR=#FBF5EF>
117898 <B>0</B>
117899 </TD>
117900 <TD width=15% BGCOLOR=#FBF5EF>
117901 <B>0</B>
117902 </TD>
117903 <TD width=35% BGCOLOR=#FBF5EF>
117904 <B>1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
117905 </TD>
117906 </TR>
117907 <TR valign="top">
117908 <TD width=15% BGCOLOR=#FBF5EF>
117909 <B>reg_phy_wr_data_slave_delay</B>
117910 </TD>
117911 <TD width=15% BGCOLOR=#FBF5EF>
117912 <B>19:11</B>
117913 </TD>
117914 <TD width=10% BGCOLOR=#FBF5EF>
117915 <B>ff800</B>
117916 </TD>
117917 <TD width=10% BGCOLOR=#FBF5EF>
117918 <B>0</B>
117919 </TD>
117920 <TD width=15% BGCOLOR=#FBF5EF>
117921 <B>0</B>
117922 </TD>
117923 <TD width=35% BGCOLOR=#FBF5EF>
117924 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
117925 </TD>
117926 </TR>
117927 <TR valign="top">
117928 <TD width=15% BGCOLOR=#C0C0C0>
117929 <B>wr_data_slv@0XF800617C</B>
117930 </TD>
117931 <TD width=15% BGCOLOR=#C0C0C0>
117932 <B>31:0</B>
117933 </TD>
117934 <TD width=10% BGCOLOR=#C0C0C0>
117935 <B>fffff</B>
117936 </TD>
117937 <TD width=10% BGCOLOR=#C0C0C0>
117938 <B></B>
117939 </TD>
117940 <TD width=15% BGCOLOR=#C0C0C0>
117941 <B>dd</B>
117942 </TD>
117943 <TD width=35% BGCOLOR=#C0C0C0>
117944 <B>PHY write data slave ratio configuration register for data slice 0.</B>
117945 </TD>
117946 </TR>
117947 </TABLE>
117948 <P>
117949 <H2><a name="wr_data_slv">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv</a></H2>
117950 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117951 <TR valign="top">
117952 <TD width=15% BGCOLOR=#FFFF00>
117953 <B>Register Name</B>
117954 </TD>
117955 <TD width=15% BGCOLOR=#FFFF00>
117956 <B>Address</B>
117957 </TD>
117958 <TD width=10% BGCOLOR=#FFFF00>
117959 <B>Width</B>
117960 </TD>
117961 <TD width=10% BGCOLOR=#FFFF00>
117962 <B>Type</B>
117963 </TD>
117964 <TD width=15% BGCOLOR=#FFFF00>
117965 <B>Reset Value</B>
117966 </TD>
117967 <TD width=35% BGCOLOR=#FFFF00>
117968 <B>Description</B>
117969 </TD>
117970 </TR>
117971 <TR valign="top">
117972 <TD width=15% BGCOLOR=#FBF5EF>
117973 <B>wr_data_slv</B>
117974 </TD>
117975 <TD width=15% BGCOLOR=#FBF5EF>
117976 <B>0XF8006180</B>
117977 </TD>
117978 <TD width=10% BGCOLOR=#FBF5EF>
117979 <B>32</B>
117980 </TD>
117981 <TD width=10% BGCOLOR=#FBF5EF>
117982 <B>rw</B>
117983 </TD>
117984 <TD width=15% BGCOLOR=#FBF5EF>
117985 <B>0x00000000</B>
117986 </TD>
117987 <TD width=35% BGCOLOR=#FBF5EF>
117988 <B>--</B>
117989 </TD>
117990 </TR>
117991 </TABLE>
117992 <P>
117993 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
117994 <TR valign="top">
117995 <TD width=15% BGCOLOR=#C0FFC0>
117996 <B>Field Name</B>
117997 </TD>
117998 <TD width=15% BGCOLOR=#C0FFC0>
117999 <B>Bits</B>
118000 </TD>
118001 <TD width=10% BGCOLOR=#C0FFC0>
118002 <B>Mask</B>
118003 </TD>
118004 <TD width=10% BGCOLOR=#C0FFC0>
118005 <B>Value</B>
118006 </TD>
118007 <TD width=15% BGCOLOR=#C0FFC0>
118008 <B>Shifted Value</B>
118009 </TD>
118010 <TD width=35% BGCOLOR=#C0FFC0>
118011 <B>Description</B>
118012 </TD>
118013 </TR>
118014 <TR valign="top">
118015 <TD width=15% BGCOLOR=#FBF5EF>
118016 <B>reg_phy_wr_data_slave_ratio</B>
118017 </TD>
118018 <TD width=15% BGCOLOR=#FBF5EF>
118019 <B>9:0</B>
118020 </TD>
118021 <TD width=10% BGCOLOR=#FBF5EF>
118022 <B>3ff</B>
118023 </TD>
118024 <TD width=10% BGCOLOR=#FBF5EF>
118025 <B>d2</B>
118026 </TD>
118027 <TD width=15% BGCOLOR=#FBF5EF>
118028 <B>d2</B>
118029 </TD>
118030 <TD width=35% BGCOLOR=#FBF5EF>
118031 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
118032 </TD>
118033 </TR>
118034 <TR valign="top">
118035 <TD width=15% BGCOLOR=#FBF5EF>
118036 <B>reg_phy_wr_data_slave_force</B>
118037 </TD>
118038 <TD width=15% BGCOLOR=#FBF5EF>
118039 <B>10:10</B>
118040 </TD>
118041 <TD width=10% BGCOLOR=#FBF5EF>
118042 <B>400</B>
118043 </TD>
118044 <TD width=10% BGCOLOR=#FBF5EF>
118045 <B>0</B>
118046 </TD>
118047 <TD width=15% BGCOLOR=#FBF5EF>
118048 <B>0</B>
118049 </TD>
118050 <TD width=35% BGCOLOR=#FBF5EF>
118051 <B>1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
118052 </TD>
118053 </TR>
118054 <TR valign="top">
118055 <TD width=15% BGCOLOR=#FBF5EF>
118056 <B>reg_phy_wr_data_slave_delay</B>
118057 </TD>
118058 <TD width=15% BGCOLOR=#FBF5EF>
118059 <B>19:11</B>
118060 </TD>
118061 <TD width=10% BGCOLOR=#FBF5EF>
118062 <B>ff800</B>
118063 </TD>
118064 <TD width=10% BGCOLOR=#FBF5EF>
118065 <B>0</B>
118066 </TD>
118067 <TD width=15% BGCOLOR=#FBF5EF>
118068 <B>0</B>
118069 </TD>
118070 <TD width=35% BGCOLOR=#FBF5EF>
118071 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
118072 </TD>
118073 </TR>
118074 <TR valign="top">
118075 <TD width=15% BGCOLOR=#C0C0C0>
118076 <B>wr_data_slv@0XF8006180</B>
118077 </TD>
118078 <TD width=15% BGCOLOR=#C0C0C0>
118079 <B>31:0</B>
118080 </TD>
118081 <TD width=10% BGCOLOR=#C0C0C0>
118082 <B>fffff</B>
118083 </TD>
118084 <TD width=10% BGCOLOR=#C0C0C0>
118085 <B></B>
118086 </TD>
118087 <TD width=15% BGCOLOR=#C0C0C0>
118088 <B>d2</B>
118089 </TD>
118090 <TD width=35% BGCOLOR=#C0C0C0>
118091 <B>PHY write data slave ratio configuration register for data slice 0.</B>
118092 </TD>
118093 </TR>
118094 </TABLE>
118095 <P>
118096 <H2><a name="wr_data_slv">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv</a></H2>
118097 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
118098 <TR valign="top">
118099 <TD width=15% BGCOLOR=#FFFF00>
118100 <B>Register Name</B>
118101 </TD>
118102 <TD width=15% BGCOLOR=#FFFF00>
118103 <B>Address</B>
118104 </TD>
118105 <TD width=10% BGCOLOR=#FFFF00>
118106 <B>Width</B>
118107 </TD>
118108 <TD width=10% BGCOLOR=#FFFF00>
118109 <B>Type</B>
118110 </TD>
118111 <TD width=15% BGCOLOR=#FFFF00>
118112 <B>Reset Value</B>
118113 </TD>
118114 <TD width=35% BGCOLOR=#FFFF00>
118115 <B>Description</B>
118116 </TD>
118117 </TR>
118118 <TR valign="top">
118119 <TD width=15% BGCOLOR=#FBF5EF>
118120 <B>wr_data_slv</B>
118121 </TD>
118122 <TD width=15% BGCOLOR=#FBF5EF>
118123 <B>0XF8006184</B>
118124 </TD>
118125 <TD width=10% BGCOLOR=#FBF5EF>
118126 <B>32</B>
118127 </TD>
118128 <TD width=10% BGCOLOR=#FBF5EF>
118129 <B>rw</B>
118130 </TD>
118131 <TD width=15% BGCOLOR=#FBF5EF>
118132 <B>0x00000000</B>
118133 </TD>
118134 <TD width=35% BGCOLOR=#FBF5EF>
118135 <B>--</B>
118136 </TD>
118137 </TR>
118138 </TABLE>
118139 <P>
118140 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
118141 <TR valign="top">
118142 <TD width=15% BGCOLOR=#C0FFC0>
118143 <B>Field Name</B>
118144 </TD>
118145 <TD width=15% BGCOLOR=#C0FFC0>
118146 <B>Bits</B>
118147 </TD>
118148 <TD width=10% BGCOLOR=#C0FFC0>
118149 <B>Mask</B>
118150 </TD>
118151 <TD width=10% BGCOLOR=#C0FFC0>
118152 <B>Value</B>
118153 </TD>
118154 <TD width=15% BGCOLOR=#C0FFC0>
118155 <B>Shifted Value</B>
118156 </TD>
118157 <TD width=35% BGCOLOR=#C0FFC0>
118158 <B>Description</B>
118159 </TD>
118160 </TR>
118161 <TR valign="top">
118162 <TD width=15% BGCOLOR=#FBF5EF>
118163 <B>reg_phy_wr_data_slave_ratio</B>
118164 </TD>
118165 <TD width=15% BGCOLOR=#FBF5EF>
118166 <B>9:0</B>
118167 </TD>
118168 <TD width=10% BGCOLOR=#FBF5EF>
118169 <B>3ff</B>
118170 </TD>
118171 <TD width=10% BGCOLOR=#FBF5EF>
118172 <B>cc</B>
118173 </TD>
118174 <TD width=15% BGCOLOR=#FBF5EF>
118175 <B>cc</B>
118176 </TD>
118177 <TD width=35% BGCOLOR=#FBF5EF>
118178 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
118179 </TD>
118180 </TR>
118181 <TR valign="top">
118182 <TD width=15% BGCOLOR=#FBF5EF>
118183 <B>reg_phy_wr_data_slave_force</B>
118184 </TD>
118185 <TD width=15% BGCOLOR=#FBF5EF>
118186 <B>10:10</B>
118187 </TD>
118188 <TD width=10% BGCOLOR=#FBF5EF>
118189 <B>400</B>
118190 </TD>
118191 <TD width=10% BGCOLOR=#FBF5EF>
118192 <B>0</B>
118193 </TD>
118194 <TD width=15% BGCOLOR=#FBF5EF>
118195 <B>0</B>
118196 </TD>
118197 <TD width=35% BGCOLOR=#FBF5EF>
118198 <B>1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
118199 </TD>
118200 </TR>
118201 <TR valign="top">
118202 <TD width=15% BGCOLOR=#FBF5EF>
118203 <B>reg_phy_wr_data_slave_delay</B>
118204 </TD>
118205 <TD width=15% BGCOLOR=#FBF5EF>
118206 <B>19:11</B>
118207 </TD>
118208 <TD width=10% BGCOLOR=#FBF5EF>
118209 <B>ff800</B>
118210 </TD>
118211 <TD width=10% BGCOLOR=#FBF5EF>
118212 <B>0</B>
118213 </TD>
118214 <TD width=15% BGCOLOR=#FBF5EF>
118215 <B>0</B>
118216 </TD>
118217 <TD width=35% BGCOLOR=#FBF5EF>
118218 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
118219 </TD>
118220 </TR>
118221 <TR valign="top">
118222 <TD width=15% BGCOLOR=#C0C0C0>
118223 <B>wr_data_slv@0XF8006184</B>
118224 </TD>
118225 <TD width=15% BGCOLOR=#C0C0C0>
118226 <B>31:0</B>
118227 </TD>
118228 <TD width=10% BGCOLOR=#C0C0C0>
118229 <B>fffff</B>
118230 </TD>
118231 <TD width=10% BGCOLOR=#C0C0C0>
118232 <B></B>
118233 </TD>
118234 <TD width=15% BGCOLOR=#C0C0C0>
118235 <B>cc</B>
118236 </TD>
118237 <TD width=35% BGCOLOR=#C0C0C0>
118238 <B>PHY write data slave ratio configuration register for data slice 0.</B>
118239 </TD>
118240 </TR>
118241 </TABLE>
118242 <P>
118243 <H2><a name="wr_data_slv">Register (<A href=#mod___slcr> slcr </A>)wr_data_slv</a></H2>
118244 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
118245 <TR valign="top">
118246 <TD width=15% BGCOLOR=#FFFF00>
118247 <B>Register Name</B>
118248 </TD>
118249 <TD width=15% BGCOLOR=#FFFF00>
118250 <B>Address</B>
118251 </TD>
118252 <TD width=10% BGCOLOR=#FFFF00>
118253 <B>Width</B>
118254 </TD>
118255 <TD width=10% BGCOLOR=#FFFF00>
118256 <B>Type</B>
118257 </TD>
118258 <TD width=15% BGCOLOR=#FFFF00>
118259 <B>Reset Value</B>
118260 </TD>
118261 <TD width=35% BGCOLOR=#FFFF00>
118262 <B>Description</B>
118263 </TD>
118264 </TR>
118265 <TR valign="top">
118266 <TD width=15% BGCOLOR=#FBF5EF>
118267 <B>wr_data_slv</B>
118268 </TD>
118269 <TD width=15% BGCOLOR=#FBF5EF>
118270 <B>0XF8006188</B>
118271 </TD>
118272 <TD width=10% BGCOLOR=#FBF5EF>
118273 <B>32</B>
118274 </TD>
118275 <TD width=10% BGCOLOR=#FBF5EF>
118276 <B>rw</B>
118277 </TD>
118278 <TD width=15% BGCOLOR=#FBF5EF>
118279 <B>0x00000000</B>
118280 </TD>
118281 <TD width=35% BGCOLOR=#FBF5EF>
118282 <B>--</B>
118283 </TD>
118284 </TR>
118285 </TABLE>
118286 <P>
118287 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
118288 <TR valign="top">
118289 <TD width=15% BGCOLOR=#C0FFC0>
118290 <B>Field Name</B>
118291 </TD>
118292 <TD width=15% BGCOLOR=#C0FFC0>
118293 <B>Bits</B>
118294 </TD>
118295 <TD width=10% BGCOLOR=#C0FFC0>
118296 <B>Mask</B>
118297 </TD>
118298 <TD width=10% BGCOLOR=#C0FFC0>
118299 <B>Value</B>
118300 </TD>
118301 <TD width=15% BGCOLOR=#C0FFC0>
118302 <B>Shifted Value</B>
118303 </TD>
118304 <TD width=35% BGCOLOR=#C0FFC0>
118305 <B>Description</B>
118306 </TD>
118307 </TR>
118308 <TR valign="top">
118309 <TD width=15% BGCOLOR=#FBF5EF>
118310 <B>reg_phy_wr_data_slave_ratio</B>
118311 </TD>
118312 <TD width=15% BGCOLOR=#FBF5EF>
118313 <B>9:0</B>
118314 </TD>
118315 <TD width=10% BGCOLOR=#FBF5EF>
118316 <B>3ff</B>
118317 </TD>
118318 <TD width=10% BGCOLOR=#FBF5EF>
118319 <B>e1</B>
118320 </TD>
118321 <TD width=15% BGCOLOR=#FBF5EF>
118322 <B>e1</B>
118323 </TD>
118324 <TD width=35% BGCOLOR=#FBF5EF>
118325 <B>Ratio value for write data slave DLL. This is the fraction of a clock cycle represented by the shift to be applied to the write DQ muxes in units of 256ths. In other words, the full-cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
118326 </TD>
118327 </TR>
118328 <TR valign="top">
118329 <TD width=15% BGCOLOR=#FBF5EF>
118330 <B>reg_phy_wr_data_slave_force</B>
118331 </TD>
118332 <TD width=15% BGCOLOR=#FBF5EF>
118333 <B>10:10</B>
118334 </TD>
118335 <TD width=10% BGCOLOR=#FBF5EF>
118336 <B>400</B>
118337 </TD>
118338 <TD width=10% BGCOLOR=#FBF5EF>
118339 <B>0</B>
118340 </TD>
118341 <TD width=15% BGCOLOR=#FBF5EF>
118342 <B>0</B>
118343 </TD>
118344 <TD width=35% BGCOLOR=#FBF5EF>
118345 <B>1: overwrite the delay/tap value for write data slave DLL with the value of the reg_phy_wr_data_slave_force bus.</B>
118346 </TD>
118347 </TR>
118348 <TR valign="top">
118349 <TD width=15% BGCOLOR=#FBF5EF>
118350 <B>reg_phy_wr_data_slave_delay</B>
118351 </TD>
118352 <TD width=15% BGCOLOR=#FBF5EF>
118353 <B>19:11</B>
118354 </TD>
118355 <TD width=10% BGCOLOR=#FBF5EF>
118356 <B>ff800</B>
118357 </TD>
118358 <TD width=10% BGCOLOR=#FBF5EF>
118359 <B>0</B>
118360 </TD>
118361 <TD width=15% BGCOLOR=#FBF5EF>
118362 <B>0</B>
118363 </TD>
118364 <TD width=35% BGCOLOR=#FBF5EF>
118365 <B>If reg_phy_wr_data_slave_force is 1, replace delay/tap value for write data slave DLL with this value.</B>
118366 </TD>
118367 </TR>
118368 <TR valign="top">
118369 <TD width=15% BGCOLOR=#C0C0C0>
118370 <B>wr_data_slv@0XF8006188</B>
118371 </TD>
118372 <TD width=15% BGCOLOR=#C0C0C0>
118373 <B>31:0</B>
118374 </TD>
118375 <TD width=10% BGCOLOR=#C0C0C0>
118376 <B>fffff</B>
118377 </TD>
118378 <TD width=10% BGCOLOR=#C0C0C0>
118379 <B></B>
118380 </TD>
118381 <TD width=15% BGCOLOR=#C0C0C0>
118382 <B>e1</B>
118383 </TD>
118384 <TD width=35% BGCOLOR=#C0C0C0>
118385 <B>PHY write data slave ratio configuration register for data slice 0.</B>
118386 </TD>
118387 </TR>
118388 </TABLE>
118389 <P>
118390 <H2><a name="reg_64">Register (<A href=#mod___slcr> slcr </A>)reg_64</a></H2>
118391 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
118392 <TR valign="top">
118393 <TD width=15% BGCOLOR=#FFFF00>
118394 <B>Register Name</B>
118395 </TD>
118396 <TD width=15% BGCOLOR=#FFFF00>
118397 <B>Address</B>
118398 </TD>
118399 <TD width=10% BGCOLOR=#FFFF00>
118400 <B>Width</B>
118401 </TD>
118402 <TD width=10% BGCOLOR=#FFFF00>
118403 <B>Type</B>
118404 </TD>
118405 <TD width=15% BGCOLOR=#FFFF00>
118406 <B>Reset Value</B>
118407 </TD>
118408 <TD width=35% BGCOLOR=#FFFF00>
118409 <B>Description</B>
118410 </TD>
118411 </TR>
118412 <TR valign="top">
118413 <TD width=15% BGCOLOR=#FBF5EF>
118414 <B>reg_64</B>
118415 </TD>
118416 <TD width=15% BGCOLOR=#FBF5EF>
118417 <B>0XF8006190</B>
118418 </TD>
118419 <TD width=10% BGCOLOR=#FBF5EF>
118420 <B>32</B>
118421 </TD>
118422 <TD width=10% BGCOLOR=#FBF5EF>
118423 <B>rw</B>
118424 </TD>
118425 <TD width=15% BGCOLOR=#FBF5EF>
118426 <B>0x00000000</B>
118427 </TD>
118428 <TD width=35% BGCOLOR=#FBF5EF>
118429 <B>--</B>
118430 </TD>
118431 </TR>
118432 </TABLE>
118433 <P>
118434 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
118435 <TR valign="top">
118436 <TD width=15% BGCOLOR=#C0FFC0>
118437 <B>Field Name</B>
118438 </TD>
118439 <TD width=15% BGCOLOR=#C0FFC0>
118440 <B>Bits</B>
118441 </TD>
118442 <TD width=10% BGCOLOR=#C0FFC0>
118443 <B>Mask</B>
118444 </TD>
118445 <TD width=10% BGCOLOR=#C0FFC0>
118446 <B>Value</B>
118447 </TD>
118448 <TD width=15% BGCOLOR=#C0FFC0>
118449 <B>Shifted Value</B>
118450 </TD>
118451 <TD width=35% BGCOLOR=#C0FFC0>
118452 <B>Description</B>
118453 </TD>
118454 </TR>
118455 <TR valign="top">
118456 <TD width=15% BGCOLOR=#FBF5EF>
118457 <B>reg_phy_loopback</B>
118458 </TD>
118459 <TD width=15% BGCOLOR=#FBF5EF>
118460 <B>0:0</B>
118461 </TD>
118462 <TD width=10% BGCOLOR=#FBF5EF>
118463 <B>1</B>
118464 </TD>
118465 <TD width=10% BGCOLOR=#FBF5EF>
118466 <B>0</B>
118467 </TD>
118468 <TD width=15% BGCOLOR=#FBF5EF>
118469 <B>0</B>
118470 </TD>
118471 <TD width=35% BGCOLOR=#FBF5EF>
118472 <B>Loopback testing. 1: enable, 0: disable</B>
118473 </TD>
118474 </TR>
118475 <TR valign="top">
118476 <TD width=15% BGCOLOR=#FBF5EF>
118477 <B>reg_phy_bl2</B>
118478 </TD>
118479 <TD width=15% BGCOLOR=#FBF5EF>
118480 <B>1:1</B>
118481 </TD>
118482 <TD width=10% BGCOLOR=#FBF5EF>
118483 <B>2</B>
118484 </TD>
118485 <TD width=10% BGCOLOR=#FBF5EF>
118486 <B>0</B>
118487 </TD>
118488 <TD width=15% BGCOLOR=#FBF5EF>
118489 <B>0</B>
118490 </TD>
118491 <TD width=35% BGCOLOR=#FBF5EF>
118492 <B>Reserved for future Use.</B>
118493 </TD>
118494 </TR>
118495 <TR valign="top">
118496 <TD width=15% BGCOLOR=#FBF5EF>
118497 <B>reg_phy_at_spd_atpg</B>
118498 </TD>
118499 <TD width=15% BGCOLOR=#FBF5EF>
118500 <B>2:2</B>
118501 </TD>
118502 <TD width=10% BGCOLOR=#FBF5EF>
118503 <B>4</B>
118504 </TD>
118505 <TD width=10% BGCOLOR=#FBF5EF>
118506 <B>0</B>
118507 </TD>
118508 <TD width=15% BGCOLOR=#FBF5EF>
118509 <B>0</B>
118510 </TD>
118511 <TD width=35% BGCOLOR=#FBF5EF>
118512 <B>1 = run scan test at full clock speed but with less coverage 0 = run scan test at slow clock speed but with high coverage During normal function mode, this port must be set 0.</B>
118513 </TD>
118514 </TR>
118515 <TR valign="top">
118516 <TD width=15% BGCOLOR=#FBF5EF>
118517 <B>reg_phy_bist_enable</B>
118518 </TD>
118519 <TD width=15% BGCOLOR=#FBF5EF>
118520 <B>3:3</B>
118521 </TD>
118522 <TD width=10% BGCOLOR=#FBF5EF>
118523 <B>8</B>
118524 </TD>
118525 <TD width=10% BGCOLOR=#FBF5EF>
118526 <B>0</B>
118527 </TD>
118528 <TD width=15% BGCOLOR=#FBF5EF>
118529 <B>0</B>
118530 </TD>
118531 <TD width=35% BGCOLOR=#FBF5EF>
118532 <B>Enable the internal BIST generation and checker logic when this port is set HIGH. Setting this port as 0 will stop the BIST generator/checker. In order to run BIST tests, this port must be set along with reg_phy_loopback.</B>
118533 </TD>
118534 </TR>
118535 <TR valign="top">
118536 <TD width=15% BGCOLOR=#FBF5EF>
118537 <B>reg_phy_bist_force_err</B>
118538 </TD>
118539 <TD width=15% BGCOLOR=#FBF5EF>
118540 <B>4:4</B>
118541 </TD>
118542 <TD width=10% BGCOLOR=#FBF5EF>
118543 <B>10</B>
118544 </TD>
118545 <TD width=10% BGCOLOR=#FBF5EF>
118546 <B>0</B>
118547 </TD>
118548 <TD width=15% BGCOLOR=#FBF5EF>
118549 <B>0</B>
118550 </TD>
118551 <TD width=35% BGCOLOR=#FBF5EF>
118552 <B>This register bit is used to check that BIST checker is not giving false pass. When this port is set 1, data bit gets inverted before sending out to the external memory and BIST checker must return a mismatch error.</B>
118553 </TD>
118554 </TR>
118555 <TR valign="top">
118556 <TD width=15% BGCOLOR=#FBF5EF>
118557 <B>reg_phy_bist_mode</B>
118558 </TD>
118559 <TD width=15% BGCOLOR=#FBF5EF>
118560 <B>6:5</B>
118561 </TD>
118562 <TD width=10% BGCOLOR=#FBF5EF>
118563 <B>60</B>
118564 </TD>
118565 <TD width=10% BGCOLOR=#FBF5EF>
118566 <B>0</B>
118567 </TD>
118568 <TD width=15% BGCOLOR=#FBF5EF>
118569 <B>0</B>
118570 </TD>
118571 <TD width=35% BGCOLOR=#FBF5EF>
118572 <B>The mode bits select the pattern type generated by the BIST generator. All the patterns are transmitted continuously once enabled. 2'b00: constant pattern (0 repeated on each DQ bit) 2'b01: low freq pattern (00001111 repeated on each DQ bit) 2'b10: PRBS pattern (2^7-1 PRBS pattern repeated on each DQ bit) Each DQ bit always has same data value except when early shifting in PRBS mode is requested</B>
118573 </TD>
118574 </TR>
118575 <TR valign="top">
118576 <TD width=15% BGCOLOR=#FBF5EF>
118577 <B>reg_phy_invert_clkout</B>
118578 </TD>
118579 <TD width=15% BGCOLOR=#FBF5EF>
118580 <B>7:7</B>
118581 </TD>
118582 <TD width=10% BGCOLOR=#FBF5EF>
118583 <B>80</B>
118584 </TD>
118585 <TD width=10% BGCOLOR=#FBF5EF>
118586 <B>1</B>
118587 </TD>
118588 <TD width=15% BGCOLOR=#FBF5EF>
118589 <B>80</B>
118590 </TD>
118591 <TD width=35% BGCOLOR=#FBF5EF>
118592 <B>Inverts the polarity of DRAM clock. 0: core clock is passed on to DRAM 1: inverted core clock is passed on to DRAM. Use this when CLK can arrive at a DRAM device ahead of DQS or coincidence with DQS based on boad topology. This effectively delays the CLK to the DRAM device by half -cycle, providing a CLK edge that DQS can align to during leveling.</B>
118593 </TD>
118594 </TR>
118595 <TR valign="top">
118596 <TD width=15% BGCOLOR=#FBF5EF>
118597 <B>reg_phy_all_dq_mpr_rd_resp</B>
118598 </TD>
118599 <TD width=15% BGCOLOR=#FBF5EF>
118600 <B>8:8</B>
118601 </TD>
118602 <TD width=10% BGCOLOR=#FBF5EF>
118603 <B>100</B>
118604 </TD>
118605 <TD width=10% BGCOLOR=#FBF5EF>
118606 <B>0</B>
118607 </TD>
118608 <TD width=15% BGCOLOR=#FBF5EF>
118609 <B>0</B>
118610 </TD>
118611 <TD width=35% BGCOLOR=#FBF5EF>
118612 <B>1=assume DRAM provides read response on all DQ bits. (In this mode, dq_in[7:0] are OR'd together and dq_in[15:8] are AND'd together.) 0=(default) best for DRAM read responses on only 1 DQ bit; works with reduced accuracy if DRAM provides read response on all bits. (In this mode dq_in[7:0] are OR'd together and dq_in[15:8] are OR'd together.)</B>
118613 </TD>
118614 </TR>
118615 <TR valign="top">
118616 <TD width=15% BGCOLOR=#FBF5EF>
118617 <B>reg_phy_sel_logic</B>
118618 </TD>
118619 <TD width=15% BGCOLOR=#FBF5EF>
118620 <B>9:9</B>
118621 </TD>
118622 <TD width=10% BGCOLOR=#FBF5EF>
118623 <B>200</B>
118624 </TD>
118625 <TD width=10% BGCOLOR=#FBF5EF>
118626 <B>0</B>
118627 </TD>
118628 <TD width=15% BGCOLOR=#FBF5EF>
118629 <B>0</B>
118630 </TD>
118631 <TD width=35% BGCOLOR=#FBF5EF>
118632 <B>Selects one of the two read leveling algorithms.'b0 = Select algorithm # 1'b1 = Select algorithm # 2 Please refer to Read Data Eye Training section in PHY User Guide for details about the Read Leveling algorithms</B>
118633 </TD>
118634 </TR>
118635 <TR valign="top">
118636 <TD width=15% BGCOLOR=#FBF5EF>
118637 <B>reg_phy_ctrl_slave_ratio</B>
118638 </TD>
118639 <TD width=15% BGCOLOR=#FBF5EF>
118640 <B>19:10</B>
118641 </TD>
118642 <TD width=10% BGCOLOR=#FBF5EF>
118643 <B>ffc00</B>
118644 </TD>
118645 <TD width=10% BGCOLOR=#FBF5EF>
118646 <B>100</B>
118647 </TD>
118648 <TD width=15% BGCOLOR=#FBF5EF>
118649 <B>40000</B>
118650 </TD>
118651 <TD width=35% BGCOLOR=#FBF5EF>
118652 <B>Ratio value for address/command launch timing in phy_ctrl macro. This is the fraction of a clock cycle represented by the shift to be applied to the read DQS in units of 256ths. In other words, the full cycle tap value from the master DLL will be scaled by this number over 256 to get the delay value for the slave delay line.</B>
118653 </TD>
118654 </TR>
118655 <TR valign="top">
118656 <TD width=15% BGCOLOR=#FBF5EF>
118657 <B>reg_phy_ctrl_slave_force</B>
118658 </TD>
118659 <TD width=15% BGCOLOR=#FBF5EF>
118660 <B>20:20</B>
118661 </TD>
118662 <TD width=10% BGCOLOR=#FBF5EF>
118663 <B>100000</B>
118664 </TD>
118665 <TD width=10% BGCOLOR=#FBF5EF>
118666 <B>0</B>
118667 </TD>
118668 <TD width=15% BGCOLOR=#FBF5EF>
118669 <B>0</B>
118670 </TD>
118671 <TD width=35% BGCOLOR=#FBF5EF>
118672 <B>1: overwrite the delay/tap value for address/command timing slave DLL with the value of the reg_phy_rd_dqs_slave_delay bus.</B>
118673 </TD>
118674 </TR>
118675 <TR valign="top">
118676 <TD width=15% BGCOLOR=#FBF5EF>
118677 <B>reg_phy_ctrl_slave_delay</B>
118678 </TD>
118679 <TD width=15% BGCOLOR=#FBF5EF>
118680 <B>27:21</B>
118681 </TD>
118682 <TD width=10% BGCOLOR=#FBF5EF>
118683 <B>fe00000</B>
118684 </TD>
118685 <TD width=10% BGCOLOR=#FBF5EF>
118686 <B>0</B>
118687 </TD>
118688 <TD width=15% BGCOLOR=#FBF5EF>
118689 <B>0</B>
118690 </TD>
118691 <TD width=35% BGCOLOR=#FBF5EF>
118692 <B>If reg_phy_rd_dqs_slave_force is 1, replace delay/tap value for address/command timing slave DLL with this value. This is a bit value, the remaining 2 bits are in register 0x65 bits[19:18].</B>
118693 </TD>
118694 </TR>
118695 <TR valign="top">
118696 <TD width=15% BGCOLOR=#FBF5EF>
118697 <B>reg_phy_use_rank0_delays</B>
118698 </TD>
118699 <TD width=15% BGCOLOR=#FBF5EF>
118700 <B>28:28</B>
118701 </TD>
118702 <TD width=10% BGCOLOR=#FBF5EF>
118703 <B>10000000</B>
118704 </TD>
118705 <TD width=10% BGCOLOR=#FBF5EF>
118706 <B>1</B>
118707 </TD>
118708 <TD width=15% BGCOLOR=#FBF5EF>
118709 <B>10000000</B>
118710 </TD>
118711 <TD width=35% BGCOLOR=#FBF5EF>
118712 <B>Delay selection 1- Rank 0 delays are used for all ranks 0- Each Rank uses its own delay</B>
118713 </TD>
118714 </TR>
118715 <TR valign="top">
118716 <TD width=15% BGCOLOR=#FBF5EF>
118717 <B>reg_phy_lpddr</B>
118718 </TD>
118719 <TD width=15% BGCOLOR=#FBF5EF>
118720 <B>29:29</B>
118721 </TD>
118722 <TD width=10% BGCOLOR=#FBF5EF>
118723 <B>20000000</B>
118724 </TD>
118725 <TD width=10% BGCOLOR=#FBF5EF>
118726 <B>0</B>
118727 </TD>
118728 <TD width=15% BGCOLOR=#FBF5EF>
118729 <B>0</B>
118730 </TD>
118731 <TD width=35% BGCOLOR=#FBF5EF>
118732 <B>1= mobile/LPDDR DRAM device in use. 0=non-LPDDR DRAM device in use.</B>
118733 </TD>
118734 </TR>
118735 <TR valign="top">
118736 <TD width=15% BGCOLOR=#FBF5EF>
118737 <B>reg_phy_cmd_latency</B>
118738 </TD>
118739 <TD width=15% BGCOLOR=#FBF5EF>
118740 <B>30:30</B>
118741 </TD>
118742 <TD width=10% BGCOLOR=#FBF5EF>
118743 <B>40000000</B>
118744 </TD>
118745 <TD width=10% BGCOLOR=#FBF5EF>
118746 <B>0</B>
118747 </TD>
118748 <TD width=15% BGCOLOR=#FBF5EF>
118749 <B>0</B>
118750 </TD>
118751 <TD width=35% BGCOLOR=#FBF5EF>
118752 <B>If set to 1, command comes to phy_ctrl through a flop.</B>
118753 </TD>
118754 </TR>
118755 <TR valign="top">
118756 <TD width=15% BGCOLOR=#FBF5EF>
118757 <B>reg_phy_int_lpbk</B>
118758 </TD>
118759 <TD width=15% BGCOLOR=#FBF5EF>
118760 <B>31:31</B>
118761 </TD>
118762 <TD width=10% BGCOLOR=#FBF5EF>
118763 <B>80000000</B>
118764 </TD>
118765 <TD width=10% BGCOLOR=#FBF5EF>
118766 <B>0</B>
118767 </TD>
118768 <TD width=15% BGCOLOR=#FBF5EF>
118769 <B>0</B>
118770 </TD>
118771 <TD width=35% BGCOLOR=#FBF5EF>
118772 <B>1=enables the PHY internal loopback for DQ,DQS,DM before Ios. By default must be 0.</B>
118773 </TD>
118774 </TR>
118775 <TR valign="top">
118776 <TD width=15% BGCOLOR=#C0C0C0>
118777 <B>reg_64@0XF8006190</B>
118778 </TD>
118779 <TD width=15% BGCOLOR=#C0C0C0>
118780 <B>31:0</B>
118781 </TD>
118782 <TD width=10% BGCOLOR=#C0C0C0>
118783 <B>ffffffff</B>
118784 </TD>
118785 <TD width=10% BGCOLOR=#C0C0C0>
118786 <B></B>
118787 </TD>
118788 <TD width=15% BGCOLOR=#C0C0C0>
118789 <B>10040080</B>
118790 </TD>
118791 <TD width=35% BGCOLOR=#C0C0C0>
118792 <B>Training control register (2)</B>
118793 </TD>
118794 </TR>
118795 </TABLE>
118796 <P>
118797 <H2><a name="reg_65">Register (<A href=#mod___slcr> slcr </A>)reg_65</a></H2>
118798 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
118799 <TR valign="top">
118800 <TD width=15% BGCOLOR=#FFFF00>
118801 <B>Register Name</B>
118802 </TD>
118803 <TD width=15% BGCOLOR=#FFFF00>
118804 <B>Address</B>
118805 </TD>
118806 <TD width=10% BGCOLOR=#FFFF00>
118807 <B>Width</B>
118808 </TD>
118809 <TD width=10% BGCOLOR=#FFFF00>
118810 <B>Type</B>
118811 </TD>
118812 <TD width=15% BGCOLOR=#FFFF00>
118813 <B>Reset Value</B>
118814 </TD>
118815 <TD width=35% BGCOLOR=#FFFF00>
118816 <B>Description</B>
118817 </TD>
118818 </TR>
118819 <TR valign="top">
118820 <TD width=15% BGCOLOR=#FBF5EF>
118821 <B>reg_65</B>
118822 </TD>
118823 <TD width=15% BGCOLOR=#FBF5EF>
118824 <B>0XF8006194</B>
118825 </TD>
118826 <TD width=10% BGCOLOR=#FBF5EF>
118827 <B>32</B>
118828 </TD>
118829 <TD width=10% BGCOLOR=#FBF5EF>
118830 <B>rw</B>
118831 </TD>
118832 <TD width=15% BGCOLOR=#FBF5EF>
118833 <B>0x00000000</B>
118834 </TD>
118835 <TD width=35% BGCOLOR=#FBF5EF>
118836 <B>--</B>
118837 </TD>
118838 </TR>
118839 </TABLE>
118840 <P>
118841 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
118842 <TR valign="top">
118843 <TD width=15% BGCOLOR=#C0FFC0>
118844 <B>Field Name</B>
118845 </TD>
118846 <TD width=15% BGCOLOR=#C0FFC0>
118847 <B>Bits</B>
118848 </TD>
118849 <TD width=10% BGCOLOR=#C0FFC0>
118850 <B>Mask</B>
118851 </TD>
118852 <TD width=10% BGCOLOR=#C0FFC0>
118853 <B>Value</B>
118854 </TD>
118855 <TD width=15% BGCOLOR=#C0FFC0>
118856 <B>Shifted Value</B>
118857 </TD>
118858 <TD width=35% BGCOLOR=#C0FFC0>
118859 <B>Description</B>
118860 </TD>
118861 </TR>
118862 <TR valign="top">
118863 <TD width=15% BGCOLOR=#FBF5EF>
118864 <B>reg_phy_wr_rl_delay</B>
118865 </TD>
118866 <TD width=15% BGCOLOR=#FBF5EF>
118867 <B>4:0</B>
118868 </TD>
118869 <TD width=10% BGCOLOR=#FBF5EF>
118870 <B>1f</B>
118871 </TD>
118872 <TD width=10% BGCOLOR=#FBF5EF>
118873 <B>2</B>
118874 </TD>
118875 <TD width=15% BGCOLOR=#FBF5EF>
118876 <B>2</B>
118877 </TD>
118878 <TD width=35% BGCOLOR=#FBF5EF>
118879 <B>This delay determines when to select the active rank's ratio logic delay for Write Data and Write DQS slave delay lines after PHY receives a write command at Control Interface. The programmed value must be (Write Latency - 4) with a minimum value of 1.</B>
118880 </TD>
118881 </TR>
118882 <TR valign="top">
118883 <TD width=15% BGCOLOR=#FBF5EF>
118884 <B>reg_phy_rd_rl_delay</B>
118885 </TD>
118886 <TD width=15% BGCOLOR=#FBF5EF>
118887 <B>9:5</B>
118888 </TD>
118889 <TD width=10% BGCOLOR=#FBF5EF>
118890 <B>3e0</B>
118891 </TD>
118892 <TD width=10% BGCOLOR=#FBF5EF>
118893 <B>4</B>
118894 </TD>
118895 <TD width=15% BGCOLOR=#FBF5EF>
118896 <B>80</B>
118897 </TD>
118898 <TD width=35% BGCOLOR=#FBF5EF>
118899 <B>This delay determines when to select the active rank's ratio logic delay for Read Data and Read DQS slave delay lines after PHY receives a read command at Control Interface. The programmed value must be (Read Latency - 3) with a minimum value of 1.</B>
118900 </TD>
118901 </TR>
118902 <TR valign="top">
118903 <TD width=15% BGCOLOR=#FBF5EF>
118904 <B>reg_phy_dll_lock_diff</B>
118905 </TD>
118906 <TD width=15% BGCOLOR=#FBF5EF>
118907 <B>13:10</B>
118908 </TD>
118909 <TD width=10% BGCOLOR=#FBF5EF>
118910 <B>3c00</B>
118911 </TD>
118912 <TD width=10% BGCOLOR=#FBF5EF>
118913 <B>f</B>
118914 </TD>
118915 <TD width=15% BGCOLOR=#FBF5EF>
118916 <B>3c00</B>
118917 </TD>
118918 <TD width=35% BGCOLOR=#FBF5EF>
118919 <B>The Maximum number of delay line taps variation allowed while maintaining the master DLL lock. When the PHY is in locked state and the variation on the clock exceeds the variation indicated by the register, the lock signal is deasserted</B>
118920 </TD>
118921 </TR>
118922 <TR valign="top">
118923 <TD width=15% BGCOLOR=#FBF5EF>
118924 <B>reg_phy_use_wr_level</B>
118925 </TD>
118926 <TD width=15% BGCOLOR=#FBF5EF>
118927 <B>14:14</B>
118928 </TD>
118929 <TD width=10% BGCOLOR=#FBF5EF>
118930 <B>4000</B>
118931 </TD>
118932 <TD width=10% BGCOLOR=#FBF5EF>
118933 <B>1</B>
118934 </TD>
118935 <TD width=15% BGCOLOR=#FBF5EF>
118936 <B>4000</B>
118937 </TD>
118938 <TD width=35% BGCOLOR=#FBF5EF>
118939 <B>Write Leveling training control. 0: Use register programmed ratio values 1: Use ratio for delay line calculated by write leveling Note: This is a Synchronous dynamic signal that requires timing closure.</B>
118940 </TD>
118941 </TR>
118942 <TR valign="top">
118943 <TD width=15% BGCOLOR=#FBF5EF>
118944 <B>reg_phy_use_rd_dqs_gate_level</B>
118945 </TD>
118946 <TD width=15% BGCOLOR=#FBF5EF>
118947 <B>15:15</B>
118948 </TD>
118949 <TD width=10% BGCOLOR=#FBF5EF>
118950 <B>8000</B>
118951 </TD>
118952 <TD width=10% BGCOLOR=#FBF5EF>
118953 <B>1</B>
118954 </TD>
118955 <TD width=15% BGCOLOR=#FBF5EF>
118956 <B>8000</B>
118957 </TD>
118958 <TD width=35% BGCOLOR=#FBF5EF>
118959 <B>Read DQS Gate training control. 0: Use register programmed ratio values 1: Use ratio for delay line calculated by DQS gate leveling Note: This is a Synchronous dynamic signal that requires timing closure.</B>
118960 </TD>
118961 </TR>
118962 <TR valign="top">
118963 <TD width=15% BGCOLOR=#FBF5EF>
118964 <B>reg_phy_use_rd_data_eye_level</B>
118965 </TD>
118966 <TD width=15% BGCOLOR=#FBF5EF>
118967 <B>16:16</B>
118968 </TD>
118969 <TD width=10% BGCOLOR=#FBF5EF>
118970 <B>10000</B>
118971 </TD>
118972 <TD width=10% BGCOLOR=#FBF5EF>
118973 <B>1</B>
118974 </TD>
118975 <TD width=15% BGCOLOR=#FBF5EF>
118976 <B>10000</B>
118977 </TD>
118978 <TD width=35% BGCOLOR=#FBF5EF>
118979 <B>Read Data Eye training control. 0: Use register programmed ratio values 1: Use ratio for delay line calculated by data eye leveling Note: This is a Synchronous dynamic signal that requires timing closure</B>
118980 </TD>
118981 </TR>
118982 <TR valign="top">
118983 <TD width=15% BGCOLOR=#FBF5EF>
118984 <B>reg_phy_dis_calib_rst</B>
118985 </TD>
118986 <TD width=15% BGCOLOR=#FBF5EF>
118987 <B>17:17</B>
118988 </TD>
118989 <TD width=10% BGCOLOR=#FBF5EF>
118990 <B>20000</B>
118991 </TD>
118992 <TD width=10% BGCOLOR=#FBF5EF>
118993 <B>0</B>
118994 </TD>
118995 <TD width=15% BGCOLOR=#FBF5EF>
118996 <B>0</B>
118997 </TD>
118998 <TD width=35% BGCOLOR=#FBF5EF>
118999 <B>Disable the dll_calib (internally generated) signal from resetting the Read Capture FIFO pointers and portions of phy_data. Note: dll_calib is (i) generated by dfi_ctrl_upd_req or (ii) by the PHY when it detects that the clock frequency variation has exceeded the bounds set by reg_phy_dll_lock_diff or (iii) periodically throughout the leveling process. dll_calib will update the slave DL with PVT-compensated values according to master DLL outputs</B>
119000 </TD>
119001 </TR>
119002 <TR valign="top">
119003 <TD width=15% BGCOLOR=#FBF5EF>
119004 <B>reg_phy_ctrl_slave_delay</B>
119005 </TD>
119006 <TD width=15% BGCOLOR=#FBF5EF>
119007 <B>19:18</B>
119008 </TD>
119009 <TD width=10% BGCOLOR=#FBF5EF>
119010 <B>c0000</B>
119011 </TD>
119012 <TD width=10% BGCOLOR=#FBF5EF>
119013 <B>0</B>
119014 </TD>
119015 <TD width=15% BGCOLOR=#FBF5EF>
119016 <B>0</B>
119017 </TD>
119018 <TD width=35% BGCOLOR=#FBF5EF>
119019 <B>If reg-phy_rd_dqs_slave_force is 1, replace delay/tap value for address/command timing slave DLL with this value</B>
119020 </TD>
119021 </TR>
119022 <TR valign="top">
119023 <TD width=15% BGCOLOR=#C0C0C0>
119024 <B>reg_65@0XF8006194</B>
119025 </TD>
119026 <TD width=15% BGCOLOR=#C0C0C0>
119027 <B>31:0</B>
119028 </TD>
119029 <TD width=10% BGCOLOR=#C0C0C0>
119030 <B>fffff</B>
119031 </TD>
119032 <TD width=10% BGCOLOR=#C0C0C0>
119033 <B></B>
119034 </TD>
119035 <TD width=15% BGCOLOR=#C0C0C0>
119036 <B>1fc82</B>
119037 </TD>
119038 <TD width=35% BGCOLOR=#C0C0C0>
119039 <B>Training control register (3)</B>
119040 </TD>
119041 </TR>
119042 </TABLE>
119043 <P>
119044 <H2><a name="page_mask">Register (<A href=#mod___slcr> slcr </A>)page_mask</a></H2>
119045 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119046 <TR valign="top">
119047 <TD width=15% BGCOLOR=#FFFF00>
119048 <B>Register Name</B>
119049 </TD>
119050 <TD width=15% BGCOLOR=#FFFF00>
119051 <B>Address</B>
119052 </TD>
119053 <TD width=10% BGCOLOR=#FFFF00>
119054 <B>Width</B>
119055 </TD>
119056 <TD width=10% BGCOLOR=#FFFF00>
119057 <B>Type</B>
119058 </TD>
119059 <TD width=15% BGCOLOR=#FFFF00>
119060 <B>Reset Value</B>
119061 </TD>
119062 <TD width=35% BGCOLOR=#FFFF00>
119063 <B>Description</B>
119064 </TD>
119065 </TR>
119066 <TR valign="top">
119067 <TD width=15% BGCOLOR=#FBF5EF>
119068 <B>page_mask</B>
119069 </TD>
119070 <TD width=15% BGCOLOR=#FBF5EF>
119071 <B>0XF8006204</B>
119072 </TD>
119073 <TD width=10% BGCOLOR=#FBF5EF>
119074 <B>32</B>
119075 </TD>
119076 <TD width=10% BGCOLOR=#FBF5EF>
119077 <B>rw</B>
119078 </TD>
119079 <TD width=15% BGCOLOR=#FBF5EF>
119080 <B>0x00000000</B>
119081 </TD>
119082 <TD width=35% BGCOLOR=#FBF5EF>
119083 <B>--</B>
119084 </TD>
119085 </TR>
119086 </TABLE>
119087 <P>
119088 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119089 <TR valign="top">
119090 <TD width=15% BGCOLOR=#C0FFC0>
119091 <B>Field Name</B>
119092 </TD>
119093 <TD width=15% BGCOLOR=#C0FFC0>
119094 <B>Bits</B>
119095 </TD>
119096 <TD width=10% BGCOLOR=#C0FFC0>
119097 <B>Mask</B>
119098 </TD>
119099 <TD width=10% BGCOLOR=#C0FFC0>
119100 <B>Value</B>
119101 </TD>
119102 <TD width=15% BGCOLOR=#C0FFC0>
119103 <B>Shifted Value</B>
119104 </TD>
119105 <TD width=35% BGCOLOR=#C0FFC0>
119106 <B>Description</B>
119107 </TD>
119108 </TR>
119109 <TR valign="top">
119110 <TD width=15% BGCOLOR=#FBF5EF>
119111 <B>reg_arb_page_addr_mask</B>
119112 </TD>
119113 <TD width=15% BGCOLOR=#FBF5EF>
119114 <B>31:0</B>
119115 </TD>
119116 <TD width=10% BGCOLOR=#FBF5EF>
119117 <B>ffffffff</B>
119118 </TD>
119119 <TD width=10% BGCOLOR=#FBF5EF>
119120 <B>0</B>
119121 </TD>
119122 <TD width=15% BGCOLOR=#FBF5EF>
119123 <B>0</B>
119124 </TD>
119125 <TD width=35% BGCOLOR=#FBF5EF>
119126 <B>This register must be set based on the value programmed on the reg_ddrc_addrmap_* registers. Set the Column address bits to 0. Set the Page and Bank address bits to 1. This is used for calculating page_match inside the slave modules in Arbiter. The page_match is considered during the arbitration process. This mask applies to 64-bit address and not byte address. Setting this value to 0 disables transaction prioritization based on page/bank match.</B>
119127 </TD>
119128 </TR>
119129 <TR valign="top">
119130 <TD width=15% BGCOLOR=#C0C0C0>
119131 <B>page_mask@0XF8006204</B>
119132 </TD>
119133 <TD width=15% BGCOLOR=#C0C0C0>
119134 <B>31:0</B>
119135 </TD>
119136 <TD width=10% BGCOLOR=#C0C0C0>
119137 <B>ffffffff</B>
119138 </TD>
119139 <TD width=10% BGCOLOR=#C0C0C0>
119140 <B></B>
119141 </TD>
119142 <TD width=15% BGCOLOR=#C0C0C0>
119143 <B>0</B>
119144 </TD>
119145 <TD width=35% BGCOLOR=#C0C0C0>
119146 <B>Page mask register</B>
119147 </TD>
119148 </TR>
119149 </TABLE>
119150 <P>
119151 <H2><a name="axi_priority_wr_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port</a></H2>
119152 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119153 <TR valign="top">
119154 <TD width=15% BGCOLOR=#FFFF00>
119155 <B>Register Name</B>
119156 </TD>
119157 <TD width=15% BGCOLOR=#FFFF00>
119158 <B>Address</B>
119159 </TD>
119160 <TD width=10% BGCOLOR=#FFFF00>
119161 <B>Width</B>
119162 </TD>
119163 <TD width=10% BGCOLOR=#FFFF00>
119164 <B>Type</B>
119165 </TD>
119166 <TD width=15% BGCOLOR=#FFFF00>
119167 <B>Reset Value</B>
119168 </TD>
119169 <TD width=35% BGCOLOR=#FFFF00>
119170 <B>Description</B>
119171 </TD>
119172 </TR>
119173 <TR valign="top">
119174 <TD width=15% BGCOLOR=#FBF5EF>
119175 <B>axi_priority_wr_port</B>
119176 </TD>
119177 <TD width=15% BGCOLOR=#FBF5EF>
119178 <B>0XF8006208</B>
119179 </TD>
119180 <TD width=10% BGCOLOR=#FBF5EF>
119181 <B>32</B>
119182 </TD>
119183 <TD width=10% BGCOLOR=#FBF5EF>
119184 <B>rw</B>
119185 </TD>
119186 <TD width=15% BGCOLOR=#FBF5EF>
119187 <B>0x00000000</B>
119188 </TD>
119189 <TD width=35% BGCOLOR=#FBF5EF>
119190 <B>--</B>
119191 </TD>
119192 </TR>
119193 </TABLE>
119194 <P>
119195 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119196 <TR valign="top">
119197 <TD width=15% BGCOLOR=#C0FFC0>
119198 <B>Field Name</B>
119199 </TD>
119200 <TD width=15% BGCOLOR=#C0FFC0>
119201 <B>Bits</B>
119202 </TD>
119203 <TD width=10% BGCOLOR=#C0FFC0>
119204 <B>Mask</B>
119205 </TD>
119206 <TD width=10% BGCOLOR=#C0FFC0>
119207 <B>Value</B>
119208 </TD>
119209 <TD width=15% BGCOLOR=#C0FFC0>
119210 <B>Shifted Value</B>
119211 </TD>
119212 <TD width=35% BGCOLOR=#C0FFC0>
119213 <B>Description</B>
119214 </TD>
119215 </TR>
119216 <TR valign="top">
119217 <TD width=15% BGCOLOR=#FBF5EF>
119218 <B>reg_arb_pri_wr_portn</B>
119219 </TD>
119220 <TD width=15% BGCOLOR=#FBF5EF>
119221 <B>9:0</B>
119222 </TD>
119223 <TD width=10% BGCOLOR=#FBF5EF>
119224 <B>3ff</B>
119225 </TD>
119226 <TD width=10% BGCOLOR=#FBF5EF>
119227 <B>3ff</B>
119228 </TD>
119229 <TD width=15% BGCOLOR=#FBF5EF>
119230 <B>3ff</B>
119231 </TD>
119232 <TD width=35% BGCOLOR=#FBF5EF>
119233 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
119234 </TD>
119235 </TR>
119236 <TR valign="top">
119237 <TD width=15% BGCOLOR=#FBF5EF>
119238 <B>reg_arb_disable_aging_wr_portn</B>
119239 </TD>
119240 <TD width=15% BGCOLOR=#FBF5EF>
119241 <B>16:16</B>
119242 </TD>
119243 <TD width=10% BGCOLOR=#FBF5EF>
119244 <B>10000</B>
119245 </TD>
119246 <TD width=10% BGCOLOR=#FBF5EF>
119247 <B>0</B>
119248 </TD>
119249 <TD width=15% BGCOLOR=#FBF5EF>
119250 <B>0</B>
119251 </TD>
119252 <TD width=35% BGCOLOR=#FBF5EF>
119253 <B>Disable aging for this Write Port.</B>
119254 </TD>
119255 </TR>
119256 <TR valign="top">
119257 <TD width=15% BGCOLOR=#FBF5EF>
119258 <B>reg_arb_disable_urgent_wr_portn</B>
119259 </TD>
119260 <TD width=15% BGCOLOR=#FBF5EF>
119261 <B>17:17</B>
119262 </TD>
119263 <TD width=10% BGCOLOR=#FBF5EF>
119264 <B>20000</B>
119265 </TD>
119266 <TD width=10% BGCOLOR=#FBF5EF>
119267 <B>0</B>
119268 </TD>
119269 <TD width=15% BGCOLOR=#FBF5EF>
119270 <B>0</B>
119271 </TD>
119272 <TD width=35% BGCOLOR=#FBF5EF>
119273 <B>Disable urgent for this Write Port.</B>
119274 </TD>
119275 </TR>
119276 <TR valign="top">
119277 <TD width=15% BGCOLOR=#FBF5EF>
119278 <B>reg_arb_dis_page_match_wr_portn</B>
119279 </TD>
119280 <TD width=15% BGCOLOR=#FBF5EF>
119281 <B>18:18</B>
119282 </TD>
119283 <TD width=10% BGCOLOR=#FBF5EF>
119284 <B>40000</B>
119285 </TD>
119286 <TD width=10% BGCOLOR=#FBF5EF>
119287 <B>0</B>
119288 </TD>
119289 <TD width=15% BGCOLOR=#FBF5EF>
119290 <B>0</B>
119291 </TD>
119292 <TD width=35% BGCOLOR=#FBF5EF>
119293 <B>Disable the page match feature.</B>
119294 </TD>
119295 </TR>
119296 <TR valign="top">
119297 <TD width=15% BGCOLOR=#FBF5EF>
119298 <B>reg_arb_dis_rmw_portn</B>
119299 </TD>
119300 <TD width=15% BGCOLOR=#FBF5EF>
119301 <B>19:19</B>
119302 </TD>
119303 <TD width=10% BGCOLOR=#FBF5EF>
119304 <B>80000</B>
119305 </TD>
119306 <TD width=10% BGCOLOR=#FBF5EF>
119307 <B>1</B>
119308 </TD>
119309 <TD width=15% BGCOLOR=#FBF5EF>
119310 <B>80000</B>
119311 </TD>
119312 <TD width=35% BGCOLOR=#FBF5EF>
119313 <B>FEATURE NOT SUPPORTED. Only 16-bit data aligned transfers allowed when ECC is used. All commands issued as Writes. No RMW support. Disable RMW command generated for this Port 1 - Disable RMW feature 0 - Enable RMW feature When Enabled and ECC mode is set all Write command generated by this port will be RMW.</B>
119314 </TD>
119315 </TR>
119316 <TR valign="top">
119317 <TD width=15% BGCOLOR=#C0C0C0>
119318 <B>axi_priority_wr_port@0XF8006208</B>
119319 </TD>
119320 <TD width=15% BGCOLOR=#C0C0C0>
119321 <B>31:0</B>
119322 </TD>
119323 <TD width=10% BGCOLOR=#C0C0C0>
119324 <B>f03ff</B>
119325 </TD>
119326 <TD width=10% BGCOLOR=#C0C0C0>
119327 <B></B>
119328 </TD>
119329 <TD width=15% BGCOLOR=#C0C0C0>
119330 <B>803ff</B>
119331 </TD>
119332 <TD width=35% BGCOLOR=#C0C0C0>
119333 <B>AXI Priority control for write port 0.</B>
119334 </TD>
119335 </TR>
119336 </TABLE>
119337 <P>
119338 <H2><a name="axi_priority_wr_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port</a></H2>
119339 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119340 <TR valign="top">
119341 <TD width=15% BGCOLOR=#FFFF00>
119342 <B>Register Name</B>
119343 </TD>
119344 <TD width=15% BGCOLOR=#FFFF00>
119345 <B>Address</B>
119346 </TD>
119347 <TD width=10% BGCOLOR=#FFFF00>
119348 <B>Width</B>
119349 </TD>
119350 <TD width=10% BGCOLOR=#FFFF00>
119351 <B>Type</B>
119352 </TD>
119353 <TD width=15% BGCOLOR=#FFFF00>
119354 <B>Reset Value</B>
119355 </TD>
119356 <TD width=35% BGCOLOR=#FFFF00>
119357 <B>Description</B>
119358 </TD>
119359 </TR>
119360 <TR valign="top">
119361 <TD width=15% BGCOLOR=#FBF5EF>
119362 <B>axi_priority_wr_port</B>
119363 </TD>
119364 <TD width=15% BGCOLOR=#FBF5EF>
119365 <B>0XF800620C</B>
119366 </TD>
119367 <TD width=10% BGCOLOR=#FBF5EF>
119368 <B>32</B>
119369 </TD>
119370 <TD width=10% BGCOLOR=#FBF5EF>
119371 <B>rw</B>
119372 </TD>
119373 <TD width=15% BGCOLOR=#FBF5EF>
119374 <B>0x00000000</B>
119375 </TD>
119376 <TD width=35% BGCOLOR=#FBF5EF>
119377 <B>--</B>
119378 </TD>
119379 </TR>
119380 </TABLE>
119381 <P>
119382 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119383 <TR valign="top">
119384 <TD width=15% BGCOLOR=#C0FFC0>
119385 <B>Field Name</B>
119386 </TD>
119387 <TD width=15% BGCOLOR=#C0FFC0>
119388 <B>Bits</B>
119389 </TD>
119390 <TD width=10% BGCOLOR=#C0FFC0>
119391 <B>Mask</B>
119392 </TD>
119393 <TD width=10% BGCOLOR=#C0FFC0>
119394 <B>Value</B>
119395 </TD>
119396 <TD width=15% BGCOLOR=#C0FFC0>
119397 <B>Shifted Value</B>
119398 </TD>
119399 <TD width=35% BGCOLOR=#C0FFC0>
119400 <B>Description</B>
119401 </TD>
119402 </TR>
119403 <TR valign="top">
119404 <TD width=15% BGCOLOR=#FBF5EF>
119405 <B>reg_arb_pri_wr_portn</B>
119406 </TD>
119407 <TD width=15% BGCOLOR=#FBF5EF>
119408 <B>9:0</B>
119409 </TD>
119410 <TD width=10% BGCOLOR=#FBF5EF>
119411 <B>3ff</B>
119412 </TD>
119413 <TD width=10% BGCOLOR=#FBF5EF>
119414 <B>3ff</B>
119415 </TD>
119416 <TD width=15% BGCOLOR=#FBF5EF>
119417 <B>3ff</B>
119418 </TD>
119419 <TD width=35% BGCOLOR=#FBF5EF>
119420 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
119421 </TD>
119422 </TR>
119423 <TR valign="top">
119424 <TD width=15% BGCOLOR=#FBF5EF>
119425 <B>reg_arb_disable_aging_wr_portn</B>
119426 </TD>
119427 <TD width=15% BGCOLOR=#FBF5EF>
119428 <B>16:16</B>
119429 </TD>
119430 <TD width=10% BGCOLOR=#FBF5EF>
119431 <B>10000</B>
119432 </TD>
119433 <TD width=10% BGCOLOR=#FBF5EF>
119434 <B>0</B>
119435 </TD>
119436 <TD width=15% BGCOLOR=#FBF5EF>
119437 <B>0</B>
119438 </TD>
119439 <TD width=35% BGCOLOR=#FBF5EF>
119440 <B>Disable aging for this Write Port.</B>
119441 </TD>
119442 </TR>
119443 <TR valign="top">
119444 <TD width=15% BGCOLOR=#FBF5EF>
119445 <B>reg_arb_disable_urgent_wr_portn</B>
119446 </TD>
119447 <TD width=15% BGCOLOR=#FBF5EF>
119448 <B>17:17</B>
119449 </TD>
119450 <TD width=10% BGCOLOR=#FBF5EF>
119451 <B>20000</B>
119452 </TD>
119453 <TD width=10% BGCOLOR=#FBF5EF>
119454 <B>0</B>
119455 </TD>
119456 <TD width=15% BGCOLOR=#FBF5EF>
119457 <B>0</B>
119458 </TD>
119459 <TD width=35% BGCOLOR=#FBF5EF>
119460 <B>Disable urgent for this Write Port.</B>
119461 </TD>
119462 </TR>
119463 <TR valign="top">
119464 <TD width=15% BGCOLOR=#FBF5EF>
119465 <B>reg_arb_dis_page_match_wr_portn</B>
119466 </TD>
119467 <TD width=15% BGCOLOR=#FBF5EF>
119468 <B>18:18</B>
119469 </TD>
119470 <TD width=10% BGCOLOR=#FBF5EF>
119471 <B>40000</B>
119472 </TD>
119473 <TD width=10% BGCOLOR=#FBF5EF>
119474 <B>0</B>
119475 </TD>
119476 <TD width=15% BGCOLOR=#FBF5EF>
119477 <B>0</B>
119478 </TD>
119479 <TD width=35% BGCOLOR=#FBF5EF>
119480 <B>Disable the page match feature.</B>
119481 </TD>
119482 </TR>
119483 <TR valign="top">
119484 <TD width=15% BGCOLOR=#FBF5EF>
119485 <B>reg_arb_dis_rmw_portn</B>
119486 </TD>
119487 <TD width=15% BGCOLOR=#FBF5EF>
119488 <B>19:19</B>
119489 </TD>
119490 <TD width=10% BGCOLOR=#FBF5EF>
119491 <B>80000</B>
119492 </TD>
119493 <TD width=10% BGCOLOR=#FBF5EF>
119494 <B>1</B>
119495 </TD>
119496 <TD width=15% BGCOLOR=#FBF5EF>
119497 <B>80000</B>
119498 </TD>
119499 <TD width=35% BGCOLOR=#FBF5EF>
119500 <B>FEATURE NOT SUPPORTED. Only 16-bit data aligned transfers allowed when ECC is used. All commands issued as Writes. No RMW support. Disable RMW command generated for this Port 1 - Disable RMW feature 0 - Enable RMW feature When Enabled and ECC mode is set all Write command generated by this port will be RMW.</B>
119501 </TD>
119502 </TR>
119503 <TR valign="top">
119504 <TD width=15% BGCOLOR=#C0C0C0>
119505 <B>axi_priority_wr_port@0XF800620C</B>
119506 </TD>
119507 <TD width=15% BGCOLOR=#C0C0C0>
119508 <B>31:0</B>
119509 </TD>
119510 <TD width=10% BGCOLOR=#C0C0C0>
119511 <B>f03ff</B>
119512 </TD>
119513 <TD width=10% BGCOLOR=#C0C0C0>
119514 <B></B>
119515 </TD>
119516 <TD width=15% BGCOLOR=#C0C0C0>
119517 <B>803ff</B>
119518 </TD>
119519 <TD width=35% BGCOLOR=#C0C0C0>
119520 <B>AXI Priority control for write port 0.</B>
119521 </TD>
119522 </TR>
119523 </TABLE>
119524 <P>
119525 <H2><a name="axi_priority_wr_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port</a></H2>
119526 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119527 <TR valign="top">
119528 <TD width=15% BGCOLOR=#FFFF00>
119529 <B>Register Name</B>
119530 </TD>
119531 <TD width=15% BGCOLOR=#FFFF00>
119532 <B>Address</B>
119533 </TD>
119534 <TD width=10% BGCOLOR=#FFFF00>
119535 <B>Width</B>
119536 </TD>
119537 <TD width=10% BGCOLOR=#FFFF00>
119538 <B>Type</B>
119539 </TD>
119540 <TD width=15% BGCOLOR=#FFFF00>
119541 <B>Reset Value</B>
119542 </TD>
119543 <TD width=35% BGCOLOR=#FFFF00>
119544 <B>Description</B>
119545 </TD>
119546 </TR>
119547 <TR valign="top">
119548 <TD width=15% BGCOLOR=#FBF5EF>
119549 <B>axi_priority_wr_port</B>
119550 </TD>
119551 <TD width=15% BGCOLOR=#FBF5EF>
119552 <B>0XF8006210</B>
119553 </TD>
119554 <TD width=10% BGCOLOR=#FBF5EF>
119555 <B>32</B>
119556 </TD>
119557 <TD width=10% BGCOLOR=#FBF5EF>
119558 <B>rw</B>
119559 </TD>
119560 <TD width=15% BGCOLOR=#FBF5EF>
119561 <B>0x00000000</B>
119562 </TD>
119563 <TD width=35% BGCOLOR=#FBF5EF>
119564 <B>--</B>
119565 </TD>
119566 </TR>
119567 </TABLE>
119568 <P>
119569 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119570 <TR valign="top">
119571 <TD width=15% BGCOLOR=#C0FFC0>
119572 <B>Field Name</B>
119573 </TD>
119574 <TD width=15% BGCOLOR=#C0FFC0>
119575 <B>Bits</B>
119576 </TD>
119577 <TD width=10% BGCOLOR=#C0FFC0>
119578 <B>Mask</B>
119579 </TD>
119580 <TD width=10% BGCOLOR=#C0FFC0>
119581 <B>Value</B>
119582 </TD>
119583 <TD width=15% BGCOLOR=#C0FFC0>
119584 <B>Shifted Value</B>
119585 </TD>
119586 <TD width=35% BGCOLOR=#C0FFC0>
119587 <B>Description</B>
119588 </TD>
119589 </TR>
119590 <TR valign="top">
119591 <TD width=15% BGCOLOR=#FBF5EF>
119592 <B>reg_arb_pri_wr_portn</B>
119593 </TD>
119594 <TD width=15% BGCOLOR=#FBF5EF>
119595 <B>9:0</B>
119596 </TD>
119597 <TD width=10% BGCOLOR=#FBF5EF>
119598 <B>3ff</B>
119599 </TD>
119600 <TD width=10% BGCOLOR=#FBF5EF>
119601 <B>3ff</B>
119602 </TD>
119603 <TD width=15% BGCOLOR=#FBF5EF>
119604 <B>3ff</B>
119605 </TD>
119606 <TD width=35% BGCOLOR=#FBF5EF>
119607 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
119608 </TD>
119609 </TR>
119610 <TR valign="top">
119611 <TD width=15% BGCOLOR=#FBF5EF>
119612 <B>reg_arb_disable_aging_wr_portn</B>
119613 </TD>
119614 <TD width=15% BGCOLOR=#FBF5EF>
119615 <B>16:16</B>
119616 </TD>
119617 <TD width=10% BGCOLOR=#FBF5EF>
119618 <B>10000</B>
119619 </TD>
119620 <TD width=10% BGCOLOR=#FBF5EF>
119621 <B>0</B>
119622 </TD>
119623 <TD width=15% BGCOLOR=#FBF5EF>
119624 <B>0</B>
119625 </TD>
119626 <TD width=35% BGCOLOR=#FBF5EF>
119627 <B>Disable aging for this Write Port.</B>
119628 </TD>
119629 </TR>
119630 <TR valign="top">
119631 <TD width=15% BGCOLOR=#FBF5EF>
119632 <B>reg_arb_disable_urgent_wr_portn</B>
119633 </TD>
119634 <TD width=15% BGCOLOR=#FBF5EF>
119635 <B>17:17</B>
119636 </TD>
119637 <TD width=10% BGCOLOR=#FBF5EF>
119638 <B>20000</B>
119639 </TD>
119640 <TD width=10% BGCOLOR=#FBF5EF>
119641 <B>0</B>
119642 </TD>
119643 <TD width=15% BGCOLOR=#FBF5EF>
119644 <B>0</B>
119645 </TD>
119646 <TD width=35% BGCOLOR=#FBF5EF>
119647 <B>Disable urgent for this Write Port.</B>
119648 </TD>
119649 </TR>
119650 <TR valign="top">
119651 <TD width=15% BGCOLOR=#FBF5EF>
119652 <B>reg_arb_dis_page_match_wr_portn</B>
119653 </TD>
119654 <TD width=15% BGCOLOR=#FBF5EF>
119655 <B>18:18</B>
119656 </TD>
119657 <TD width=10% BGCOLOR=#FBF5EF>
119658 <B>40000</B>
119659 </TD>
119660 <TD width=10% BGCOLOR=#FBF5EF>
119661 <B>0</B>
119662 </TD>
119663 <TD width=15% BGCOLOR=#FBF5EF>
119664 <B>0</B>
119665 </TD>
119666 <TD width=35% BGCOLOR=#FBF5EF>
119667 <B>Disable the page match feature.</B>
119668 </TD>
119669 </TR>
119670 <TR valign="top">
119671 <TD width=15% BGCOLOR=#FBF5EF>
119672 <B>reg_arb_dis_rmw_portn</B>
119673 </TD>
119674 <TD width=15% BGCOLOR=#FBF5EF>
119675 <B>19:19</B>
119676 </TD>
119677 <TD width=10% BGCOLOR=#FBF5EF>
119678 <B>80000</B>
119679 </TD>
119680 <TD width=10% BGCOLOR=#FBF5EF>
119681 <B>1</B>
119682 </TD>
119683 <TD width=15% BGCOLOR=#FBF5EF>
119684 <B>80000</B>
119685 </TD>
119686 <TD width=35% BGCOLOR=#FBF5EF>
119687 <B>FEATURE NOT SUPPORTED. Only 16-bit data aligned transfers allowed when ECC is used. All commands issued as Writes. No RMW support. Disable RMW command generated for this Port 1 - Disable RMW feature 0 - Enable RMW feature When Enabled and ECC mode is set all Write command generated by this port will be RMW.</B>
119688 </TD>
119689 </TR>
119690 <TR valign="top">
119691 <TD width=15% BGCOLOR=#C0C0C0>
119692 <B>axi_priority_wr_port@0XF8006210</B>
119693 </TD>
119694 <TD width=15% BGCOLOR=#C0C0C0>
119695 <B>31:0</B>
119696 </TD>
119697 <TD width=10% BGCOLOR=#C0C0C0>
119698 <B>f03ff</B>
119699 </TD>
119700 <TD width=10% BGCOLOR=#C0C0C0>
119701 <B></B>
119702 </TD>
119703 <TD width=15% BGCOLOR=#C0C0C0>
119704 <B>803ff</B>
119705 </TD>
119706 <TD width=35% BGCOLOR=#C0C0C0>
119707 <B>AXI Priority control for write port 0.</B>
119708 </TD>
119709 </TR>
119710 </TABLE>
119711 <P>
119712 <H2><a name="axi_priority_wr_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_wr_port</a></H2>
119713 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119714 <TR valign="top">
119715 <TD width=15% BGCOLOR=#FFFF00>
119716 <B>Register Name</B>
119717 </TD>
119718 <TD width=15% BGCOLOR=#FFFF00>
119719 <B>Address</B>
119720 </TD>
119721 <TD width=10% BGCOLOR=#FFFF00>
119722 <B>Width</B>
119723 </TD>
119724 <TD width=10% BGCOLOR=#FFFF00>
119725 <B>Type</B>
119726 </TD>
119727 <TD width=15% BGCOLOR=#FFFF00>
119728 <B>Reset Value</B>
119729 </TD>
119730 <TD width=35% BGCOLOR=#FFFF00>
119731 <B>Description</B>
119732 </TD>
119733 </TR>
119734 <TR valign="top">
119735 <TD width=15% BGCOLOR=#FBF5EF>
119736 <B>axi_priority_wr_port</B>
119737 </TD>
119738 <TD width=15% BGCOLOR=#FBF5EF>
119739 <B>0XF8006214</B>
119740 </TD>
119741 <TD width=10% BGCOLOR=#FBF5EF>
119742 <B>32</B>
119743 </TD>
119744 <TD width=10% BGCOLOR=#FBF5EF>
119745 <B>rw</B>
119746 </TD>
119747 <TD width=15% BGCOLOR=#FBF5EF>
119748 <B>0x00000000</B>
119749 </TD>
119750 <TD width=35% BGCOLOR=#FBF5EF>
119751 <B>--</B>
119752 </TD>
119753 </TR>
119754 </TABLE>
119755 <P>
119756 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119757 <TR valign="top">
119758 <TD width=15% BGCOLOR=#C0FFC0>
119759 <B>Field Name</B>
119760 </TD>
119761 <TD width=15% BGCOLOR=#C0FFC0>
119762 <B>Bits</B>
119763 </TD>
119764 <TD width=10% BGCOLOR=#C0FFC0>
119765 <B>Mask</B>
119766 </TD>
119767 <TD width=10% BGCOLOR=#C0FFC0>
119768 <B>Value</B>
119769 </TD>
119770 <TD width=15% BGCOLOR=#C0FFC0>
119771 <B>Shifted Value</B>
119772 </TD>
119773 <TD width=35% BGCOLOR=#C0FFC0>
119774 <B>Description</B>
119775 </TD>
119776 </TR>
119777 <TR valign="top">
119778 <TD width=15% BGCOLOR=#FBF5EF>
119779 <B>reg_arb_pri_wr_portn</B>
119780 </TD>
119781 <TD width=15% BGCOLOR=#FBF5EF>
119782 <B>9:0</B>
119783 </TD>
119784 <TD width=10% BGCOLOR=#FBF5EF>
119785 <B>3ff</B>
119786 </TD>
119787 <TD width=10% BGCOLOR=#FBF5EF>
119788 <B>3ff</B>
119789 </TD>
119790 <TD width=15% BGCOLOR=#FBF5EF>
119791 <B>3ff</B>
119792 </TD>
119793 <TD width=35% BGCOLOR=#FBF5EF>
119794 <B>Priority of this Write Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
119795 </TD>
119796 </TR>
119797 <TR valign="top">
119798 <TD width=15% BGCOLOR=#FBF5EF>
119799 <B>reg_arb_disable_aging_wr_portn</B>
119800 </TD>
119801 <TD width=15% BGCOLOR=#FBF5EF>
119802 <B>16:16</B>
119803 </TD>
119804 <TD width=10% BGCOLOR=#FBF5EF>
119805 <B>10000</B>
119806 </TD>
119807 <TD width=10% BGCOLOR=#FBF5EF>
119808 <B>0</B>
119809 </TD>
119810 <TD width=15% BGCOLOR=#FBF5EF>
119811 <B>0</B>
119812 </TD>
119813 <TD width=35% BGCOLOR=#FBF5EF>
119814 <B>Disable aging for this Write Port.</B>
119815 </TD>
119816 </TR>
119817 <TR valign="top">
119818 <TD width=15% BGCOLOR=#FBF5EF>
119819 <B>reg_arb_disable_urgent_wr_portn</B>
119820 </TD>
119821 <TD width=15% BGCOLOR=#FBF5EF>
119822 <B>17:17</B>
119823 </TD>
119824 <TD width=10% BGCOLOR=#FBF5EF>
119825 <B>20000</B>
119826 </TD>
119827 <TD width=10% BGCOLOR=#FBF5EF>
119828 <B>0</B>
119829 </TD>
119830 <TD width=15% BGCOLOR=#FBF5EF>
119831 <B>0</B>
119832 </TD>
119833 <TD width=35% BGCOLOR=#FBF5EF>
119834 <B>Disable urgent for this Write Port.</B>
119835 </TD>
119836 </TR>
119837 <TR valign="top">
119838 <TD width=15% BGCOLOR=#FBF5EF>
119839 <B>reg_arb_dis_page_match_wr_portn</B>
119840 </TD>
119841 <TD width=15% BGCOLOR=#FBF5EF>
119842 <B>18:18</B>
119843 </TD>
119844 <TD width=10% BGCOLOR=#FBF5EF>
119845 <B>40000</B>
119846 </TD>
119847 <TD width=10% BGCOLOR=#FBF5EF>
119848 <B>0</B>
119849 </TD>
119850 <TD width=15% BGCOLOR=#FBF5EF>
119851 <B>0</B>
119852 </TD>
119853 <TD width=35% BGCOLOR=#FBF5EF>
119854 <B>Disable the page match feature.</B>
119855 </TD>
119856 </TR>
119857 <TR valign="top">
119858 <TD width=15% BGCOLOR=#FBF5EF>
119859 <B>reg_arb_dis_rmw_portn</B>
119860 </TD>
119861 <TD width=15% BGCOLOR=#FBF5EF>
119862 <B>19:19</B>
119863 </TD>
119864 <TD width=10% BGCOLOR=#FBF5EF>
119865 <B>80000</B>
119866 </TD>
119867 <TD width=10% BGCOLOR=#FBF5EF>
119868 <B>1</B>
119869 </TD>
119870 <TD width=15% BGCOLOR=#FBF5EF>
119871 <B>80000</B>
119872 </TD>
119873 <TD width=35% BGCOLOR=#FBF5EF>
119874 <B>FEATURE NOT SUPPORTED. Only 16-bit data aligned transfers allowed when ECC is used. All commands issued as Writes. No RMW support. Disable RMW command generated for this Port 1 - Disable RMW feature 0 - Enable RMW feature When Enabled and ECC mode is set all Write command generated by this port will be RMW.</B>
119875 </TD>
119876 </TR>
119877 <TR valign="top">
119878 <TD width=15% BGCOLOR=#C0C0C0>
119879 <B>axi_priority_wr_port@0XF8006214</B>
119880 </TD>
119881 <TD width=15% BGCOLOR=#C0C0C0>
119882 <B>31:0</B>
119883 </TD>
119884 <TD width=10% BGCOLOR=#C0C0C0>
119885 <B>f03ff</B>
119886 </TD>
119887 <TD width=10% BGCOLOR=#C0C0C0>
119888 <B></B>
119889 </TD>
119890 <TD width=15% BGCOLOR=#C0C0C0>
119891 <B>803ff</B>
119892 </TD>
119893 <TD width=35% BGCOLOR=#C0C0C0>
119894 <B>AXI Priority control for write port 0.</B>
119895 </TD>
119896 </TR>
119897 </TABLE>
119898 <P>
119899 <H2><a name="axi_priority_rd_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port</a></H2>
119900 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119901 <TR valign="top">
119902 <TD width=15% BGCOLOR=#FFFF00>
119903 <B>Register Name</B>
119904 </TD>
119905 <TD width=15% BGCOLOR=#FFFF00>
119906 <B>Address</B>
119907 </TD>
119908 <TD width=10% BGCOLOR=#FFFF00>
119909 <B>Width</B>
119910 </TD>
119911 <TD width=10% BGCOLOR=#FFFF00>
119912 <B>Type</B>
119913 </TD>
119914 <TD width=15% BGCOLOR=#FFFF00>
119915 <B>Reset Value</B>
119916 </TD>
119917 <TD width=35% BGCOLOR=#FFFF00>
119918 <B>Description</B>
119919 </TD>
119920 </TR>
119921 <TR valign="top">
119922 <TD width=15% BGCOLOR=#FBF5EF>
119923 <B>axi_priority_rd_port</B>
119924 </TD>
119925 <TD width=15% BGCOLOR=#FBF5EF>
119926 <B>0XF8006218</B>
119927 </TD>
119928 <TD width=10% BGCOLOR=#FBF5EF>
119929 <B>32</B>
119930 </TD>
119931 <TD width=10% BGCOLOR=#FBF5EF>
119932 <B>rw</B>
119933 </TD>
119934 <TD width=15% BGCOLOR=#FBF5EF>
119935 <B>0x00000000</B>
119936 </TD>
119937 <TD width=35% BGCOLOR=#FBF5EF>
119938 <B>--</B>
119939 </TD>
119940 </TR>
119941 </TABLE>
119942 <P>
119943 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
119944 <TR valign="top">
119945 <TD width=15% BGCOLOR=#C0FFC0>
119946 <B>Field Name</B>
119947 </TD>
119948 <TD width=15% BGCOLOR=#C0FFC0>
119949 <B>Bits</B>
119950 </TD>
119951 <TD width=10% BGCOLOR=#C0FFC0>
119952 <B>Mask</B>
119953 </TD>
119954 <TD width=10% BGCOLOR=#C0FFC0>
119955 <B>Value</B>
119956 </TD>
119957 <TD width=15% BGCOLOR=#C0FFC0>
119958 <B>Shifted Value</B>
119959 </TD>
119960 <TD width=35% BGCOLOR=#C0FFC0>
119961 <B>Description</B>
119962 </TD>
119963 </TR>
119964 <TR valign="top">
119965 <TD width=15% BGCOLOR=#FBF5EF>
119966 <B>reg_arb_pri_rd_portn</B>
119967 </TD>
119968 <TD width=15% BGCOLOR=#FBF5EF>
119969 <B>9:0</B>
119970 </TD>
119971 <TD width=10% BGCOLOR=#FBF5EF>
119972 <B>3ff</B>
119973 </TD>
119974 <TD width=10% BGCOLOR=#FBF5EF>
119975 <B>3ff</B>
119976 </TD>
119977 <TD width=15% BGCOLOR=#FBF5EF>
119978 <B>3ff</B>
119979 </TD>
119980 <TD width=35% BGCOLOR=#FBF5EF>
119981 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
119982 </TD>
119983 </TR>
119984 <TR valign="top">
119985 <TD width=15% BGCOLOR=#FBF5EF>
119986 <B>reg_arb_disable_aging_rd_portn</B>
119987 </TD>
119988 <TD width=15% BGCOLOR=#FBF5EF>
119989 <B>16:16</B>
119990 </TD>
119991 <TD width=10% BGCOLOR=#FBF5EF>
119992 <B>10000</B>
119993 </TD>
119994 <TD width=10% BGCOLOR=#FBF5EF>
119995 <B>0</B>
119996 </TD>
119997 <TD width=15% BGCOLOR=#FBF5EF>
119998 <B>0</B>
119999 </TD>
120000 <TD width=35% BGCOLOR=#FBF5EF>
120001 <B>Disable aging for this Read Port.</B>
120002 </TD>
120003 </TR>
120004 <TR valign="top">
120005 <TD width=15% BGCOLOR=#FBF5EF>
120006 <B>reg_arb_disable_urgent_rd_portn</B>
120007 </TD>
120008 <TD width=15% BGCOLOR=#FBF5EF>
120009 <B>17:17</B>
120010 </TD>
120011 <TD width=10% BGCOLOR=#FBF5EF>
120012 <B>20000</B>
120013 </TD>
120014 <TD width=10% BGCOLOR=#FBF5EF>
120015 <B>0</B>
120016 </TD>
120017 <TD width=15% BGCOLOR=#FBF5EF>
120018 <B>0</B>
120019 </TD>
120020 <TD width=35% BGCOLOR=#FBF5EF>
120021 <B>Disable urgent for this Read Port.</B>
120022 </TD>
120023 </TR>
120024 <TR valign="top">
120025 <TD width=15% BGCOLOR=#FBF5EF>
120026 <B>reg_arb_dis_page_match_rd_portn</B>
120027 </TD>
120028 <TD width=15% BGCOLOR=#FBF5EF>
120029 <B>18:18</B>
120030 </TD>
120031 <TD width=10% BGCOLOR=#FBF5EF>
120032 <B>40000</B>
120033 </TD>
120034 <TD width=10% BGCOLOR=#FBF5EF>
120035 <B>0</B>
120036 </TD>
120037 <TD width=15% BGCOLOR=#FBF5EF>
120038 <B>0</B>
120039 </TD>
120040 <TD width=35% BGCOLOR=#FBF5EF>
120041 <B>Disable the page match feature.</B>
120042 </TD>
120043 </TR>
120044 <TR valign="top">
120045 <TD width=15% BGCOLOR=#FBF5EF>
120046 <B>reg_arb_set_hpr_rd_portn</B>
120047 </TD>
120048 <TD width=15% BGCOLOR=#FBF5EF>
120049 <B>19:19</B>
120050 </TD>
120051 <TD width=10% BGCOLOR=#FBF5EF>
120052 <B>80000</B>
120053 </TD>
120054 <TD width=10% BGCOLOR=#FBF5EF>
120055 <B>0</B>
120056 </TD>
120057 <TD width=15% BGCOLOR=#FBF5EF>
120058 <B>0</B>
120059 </TD>
120060 <TD width=35% BGCOLOR=#FBF5EF>
120061 <B>Enable reads to be generated as HPR for this Read Port.</B>
120062 </TD>
120063 </TR>
120064 <TR valign="top">
120065 <TD width=15% BGCOLOR=#C0C0C0>
120066 <B>axi_priority_rd_port@0XF8006218</B>
120067 </TD>
120068 <TD width=15% BGCOLOR=#C0C0C0>
120069 <B>31:0</B>
120070 </TD>
120071 <TD width=10% BGCOLOR=#C0C0C0>
120072 <B>f03ff</B>
120073 </TD>
120074 <TD width=10% BGCOLOR=#C0C0C0>
120075 <B></B>
120076 </TD>
120077 <TD width=15% BGCOLOR=#C0C0C0>
120078 <B>3ff</B>
120079 </TD>
120080 <TD width=35% BGCOLOR=#C0C0C0>
120081 <B>AXI Priority control for read port 0.</B>
120082 </TD>
120083 </TR>
120084 </TABLE>
120085 <P>
120086 <H2><a name="axi_priority_rd_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port</a></H2>
120087 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120088 <TR valign="top">
120089 <TD width=15% BGCOLOR=#FFFF00>
120090 <B>Register Name</B>
120091 </TD>
120092 <TD width=15% BGCOLOR=#FFFF00>
120093 <B>Address</B>
120094 </TD>
120095 <TD width=10% BGCOLOR=#FFFF00>
120096 <B>Width</B>
120097 </TD>
120098 <TD width=10% BGCOLOR=#FFFF00>
120099 <B>Type</B>
120100 </TD>
120101 <TD width=15% BGCOLOR=#FFFF00>
120102 <B>Reset Value</B>
120103 </TD>
120104 <TD width=35% BGCOLOR=#FFFF00>
120105 <B>Description</B>
120106 </TD>
120107 </TR>
120108 <TR valign="top">
120109 <TD width=15% BGCOLOR=#FBF5EF>
120110 <B>axi_priority_rd_port</B>
120111 </TD>
120112 <TD width=15% BGCOLOR=#FBF5EF>
120113 <B>0XF800621C</B>
120114 </TD>
120115 <TD width=10% BGCOLOR=#FBF5EF>
120116 <B>32</B>
120117 </TD>
120118 <TD width=10% BGCOLOR=#FBF5EF>
120119 <B>rw</B>
120120 </TD>
120121 <TD width=15% BGCOLOR=#FBF5EF>
120122 <B>0x00000000</B>
120123 </TD>
120124 <TD width=35% BGCOLOR=#FBF5EF>
120125 <B>--</B>
120126 </TD>
120127 </TR>
120128 </TABLE>
120129 <P>
120130 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120131 <TR valign="top">
120132 <TD width=15% BGCOLOR=#C0FFC0>
120133 <B>Field Name</B>
120134 </TD>
120135 <TD width=15% BGCOLOR=#C0FFC0>
120136 <B>Bits</B>
120137 </TD>
120138 <TD width=10% BGCOLOR=#C0FFC0>
120139 <B>Mask</B>
120140 </TD>
120141 <TD width=10% BGCOLOR=#C0FFC0>
120142 <B>Value</B>
120143 </TD>
120144 <TD width=15% BGCOLOR=#C0FFC0>
120145 <B>Shifted Value</B>
120146 </TD>
120147 <TD width=35% BGCOLOR=#C0FFC0>
120148 <B>Description</B>
120149 </TD>
120150 </TR>
120151 <TR valign="top">
120152 <TD width=15% BGCOLOR=#FBF5EF>
120153 <B>reg_arb_pri_rd_portn</B>
120154 </TD>
120155 <TD width=15% BGCOLOR=#FBF5EF>
120156 <B>9:0</B>
120157 </TD>
120158 <TD width=10% BGCOLOR=#FBF5EF>
120159 <B>3ff</B>
120160 </TD>
120161 <TD width=10% BGCOLOR=#FBF5EF>
120162 <B>3ff</B>
120163 </TD>
120164 <TD width=15% BGCOLOR=#FBF5EF>
120165 <B>3ff</B>
120166 </TD>
120167 <TD width=35% BGCOLOR=#FBF5EF>
120168 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
120169 </TD>
120170 </TR>
120171 <TR valign="top">
120172 <TD width=15% BGCOLOR=#FBF5EF>
120173 <B>reg_arb_disable_aging_rd_portn</B>
120174 </TD>
120175 <TD width=15% BGCOLOR=#FBF5EF>
120176 <B>16:16</B>
120177 </TD>
120178 <TD width=10% BGCOLOR=#FBF5EF>
120179 <B>10000</B>
120180 </TD>
120181 <TD width=10% BGCOLOR=#FBF5EF>
120182 <B>0</B>
120183 </TD>
120184 <TD width=15% BGCOLOR=#FBF5EF>
120185 <B>0</B>
120186 </TD>
120187 <TD width=35% BGCOLOR=#FBF5EF>
120188 <B>Disable aging for this Read Port.</B>
120189 </TD>
120190 </TR>
120191 <TR valign="top">
120192 <TD width=15% BGCOLOR=#FBF5EF>
120193 <B>reg_arb_disable_urgent_rd_portn</B>
120194 </TD>
120195 <TD width=15% BGCOLOR=#FBF5EF>
120196 <B>17:17</B>
120197 </TD>
120198 <TD width=10% BGCOLOR=#FBF5EF>
120199 <B>20000</B>
120200 </TD>
120201 <TD width=10% BGCOLOR=#FBF5EF>
120202 <B>0</B>
120203 </TD>
120204 <TD width=15% BGCOLOR=#FBF5EF>
120205 <B>0</B>
120206 </TD>
120207 <TD width=35% BGCOLOR=#FBF5EF>
120208 <B>Disable urgent for this Read Port.</B>
120209 </TD>
120210 </TR>
120211 <TR valign="top">
120212 <TD width=15% BGCOLOR=#FBF5EF>
120213 <B>reg_arb_dis_page_match_rd_portn</B>
120214 </TD>
120215 <TD width=15% BGCOLOR=#FBF5EF>
120216 <B>18:18</B>
120217 </TD>
120218 <TD width=10% BGCOLOR=#FBF5EF>
120219 <B>40000</B>
120220 </TD>
120221 <TD width=10% BGCOLOR=#FBF5EF>
120222 <B>0</B>
120223 </TD>
120224 <TD width=15% BGCOLOR=#FBF5EF>
120225 <B>0</B>
120226 </TD>
120227 <TD width=35% BGCOLOR=#FBF5EF>
120228 <B>Disable the page match feature.</B>
120229 </TD>
120230 </TR>
120231 <TR valign="top">
120232 <TD width=15% BGCOLOR=#FBF5EF>
120233 <B>reg_arb_set_hpr_rd_portn</B>
120234 </TD>
120235 <TD width=15% BGCOLOR=#FBF5EF>
120236 <B>19:19</B>
120237 </TD>
120238 <TD width=10% BGCOLOR=#FBF5EF>
120239 <B>80000</B>
120240 </TD>
120241 <TD width=10% BGCOLOR=#FBF5EF>
120242 <B>0</B>
120243 </TD>
120244 <TD width=15% BGCOLOR=#FBF5EF>
120245 <B>0</B>
120246 </TD>
120247 <TD width=35% BGCOLOR=#FBF5EF>
120248 <B>Enable reads to be generated as HPR for this Read Port.</B>
120249 </TD>
120250 </TR>
120251 <TR valign="top">
120252 <TD width=15% BGCOLOR=#C0C0C0>
120253 <B>axi_priority_rd_port@0XF800621C</B>
120254 </TD>
120255 <TD width=15% BGCOLOR=#C0C0C0>
120256 <B>31:0</B>
120257 </TD>
120258 <TD width=10% BGCOLOR=#C0C0C0>
120259 <B>f03ff</B>
120260 </TD>
120261 <TD width=10% BGCOLOR=#C0C0C0>
120262 <B></B>
120263 </TD>
120264 <TD width=15% BGCOLOR=#C0C0C0>
120265 <B>3ff</B>
120266 </TD>
120267 <TD width=35% BGCOLOR=#C0C0C0>
120268 <B>AXI Priority control for read port 0.</B>
120269 </TD>
120270 </TR>
120271 </TABLE>
120272 <P>
120273 <H2><a name="axi_priority_rd_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port</a></H2>
120274 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120275 <TR valign="top">
120276 <TD width=15% BGCOLOR=#FFFF00>
120277 <B>Register Name</B>
120278 </TD>
120279 <TD width=15% BGCOLOR=#FFFF00>
120280 <B>Address</B>
120281 </TD>
120282 <TD width=10% BGCOLOR=#FFFF00>
120283 <B>Width</B>
120284 </TD>
120285 <TD width=10% BGCOLOR=#FFFF00>
120286 <B>Type</B>
120287 </TD>
120288 <TD width=15% BGCOLOR=#FFFF00>
120289 <B>Reset Value</B>
120290 </TD>
120291 <TD width=35% BGCOLOR=#FFFF00>
120292 <B>Description</B>
120293 </TD>
120294 </TR>
120295 <TR valign="top">
120296 <TD width=15% BGCOLOR=#FBF5EF>
120297 <B>axi_priority_rd_port</B>
120298 </TD>
120299 <TD width=15% BGCOLOR=#FBF5EF>
120300 <B>0XF8006220</B>
120301 </TD>
120302 <TD width=10% BGCOLOR=#FBF5EF>
120303 <B>32</B>
120304 </TD>
120305 <TD width=10% BGCOLOR=#FBF5EF>
120306 <B>rw</B>
120307 </TD>
120308 <TD width=15% BGCOLOR=#FBF5EF>
120309 <B>0x00000000</B>
120310 </TD>
120311 <TD width=35% BGCOLOR=#FBF5EF>
120312 <B>--</B>
120313 </TD>
120314 </TR>
120315 </TABLE>
120316 <P>
120317 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120318 <TR valign="top">
120319 <TD width=15% BGCOLOR=#C0FFC0>
120320 <B>Field Name</B>
120321 </TD>
120322 <TD width=15% BGCOLOR=#C0FFC0>
120323 <B>Bits</B>
120324 </TD>
120325 <TD width=10% BGCOLOR=#C0FFC0>
120326 <B>Mask</B>
120327 </TD>
120328 <TD width=10% BGCOLOR=#C0FFC0>
120329 <B>Value</B>
120330 </TD>
120331 <TD width=15% BGCOLOR=#C0FFC0>
120332 <B>Shifted Value</B>
120333 </TD>
120334 <TD width=35% BGCOLOR=#C0FFC0>
120335 <B>Description</B>
120336 </TD>
120337 </TR>
120338 <TR valign="top">
120339 <TD width=15% BGCOLOR=#FBF5EF>
120340 <B>reg_arb_pri_rd_portn</B>
120341 </TD>
120342 <TD width=15% BGCOLOR=#FBF5EF>
120343 <B>9:0</B>
120344 </TD>
120345 <TD width=10% BGCOLOR=#FBF5EF>
120346 <B>3ff</B>
120347 </TD>
120348 <TD width=10% BGCOLOR=#FBF5EF>
120349 <B>3ff</B>
120350 </TD>
120351 <TD width=15% BGCOLOR=#FBF5EF>
120352 <B>3ff</B>
120353 </TD>
120354 <TD width=35% BGCOLOR=#FBF5EF>
120355 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
120356 </TD>
120357 </TR>
120358 <TR valign="top">
120359 <TD width=15% BGCOLOR=#FBF5EF>
120360 <B>reg_arb_disable_aging_rd_portn</B>
120361 </TD>
120362 <TD width=15% BGCOLOR=#FBF5EF>
120363 <B>16:16</B>
120364 </TD>
120365 <TD width=10% BGCOLOR=#FBF5EF>
120366 <B>10000</B>
120367 </TD>
120368 <TD width=10% BGCOLOR=#FBF5EF>
120369 <B>0</B>
120370 </TD>
120371 <TD width=15% BGCOLOR=#FBF5EF>
120372 <B>0</B>
120373 </TD>
120374 <TD width=35% BGCOLOR=#FBF5EF>
120375 <B>Disable aging for this Read Port.</B>
120376 </TD>
120377 </TR>
120378 <TR valign="top">
120379 <TD width=15% BGCOLOR=#FBF5EF>
120380 <B>reg_arb_disable_urgent_rd_portn</B>
120381 </TD>
120382 <TD width=15% BGCOLOR=#FBF5EF>
120383 <B>17:17</B>
120384 </TD>
120385 <TD width=10% BGCOLOR=#FBF5EF>
120386 <B>20000</B>
120387 </TD>
120388 <TD width=10% BGCOLOR=#FBF5EF>
120389 <B>0</B>
120390 </TD>
120391 <TD width=15% BGCOLOR=#FBF5EF>
120392 <B>0</B>
120393 </TD>
120394 <TD width=35% BGCOLOR=#FBF5EF>
120395 <B>Disable urgent for this Read Port.</B>
120396 </TD>
120397 </TR>
120398 <TR valign="top">
120399 <TD width=15% BGCOLOR=#FBF5EF>
120400 <B>reg_arb_dis_page_match_rd_portn</B>
120401 </TD>
120402 <TD width=15% BGCOLOR=#FBF5EF>
120403 <B>18:18</B>
120404 </TD>
120405 <TD width=10% BGCOLOR=#FBF5EF>
120406 <B>40000</B>
120407 </TD>
120408 <TD width=10% BGCOLOR=#FBF5EF>
120409 <B>0</B>
120410 </TD>
120411 <TD width=15% BGCOLOR=#FBF5EF>
120412 <B>0</B>
120413 </TD>
120414 <TD width=35% BGCOLOR=#FBF5EF>
120415 <B>Disable the page match feature.</B>
120416 </TD>
120417 </TR>
120418 <TR valign="top">
120419 <TD width=15% BGCOLOR=#FBF5EF>
120420 <B>reg_arb_set_hpr_rd_portn</B>
120421 </TD>
120422 <TD width=15% BGCOLOR=#FBF5EF>
120423 <B>19:19</B>
120424 </TD>
120425 <TD width=10% BGCOLOR=#FBF5EF>
120426 <B>80000</B>
120427 </TD>
120428 <TD width=10% BGCOLOR=#FBF5EF>
120429 <B>0</B>
120430 </TD>
120431 <TD width=15% BGCOLOR=#FBF5EF>
120432 <B>0</B>
120433 </TD>
120434 <TD width=35% BGCOLOR=#FBF5EF>
120435 <B>Enable reads to be generated as HPR for this Read Port.</B>
120436 </TD>
120437 </TR>
120438 <TR valign="top">
120439 <TD width=15% BGCOLOR=#C0C0C0>
120440 <B>axi_priority_rd_port@0XF8006220</B>
120441 </TD>
120442 <TD width=15% BGCOLOR=#C0C0C0>
120443 <B>31:0</B>
120444 </TD>
120445 <TD width=10% BGCOLOR=#C0C0C0>
120446 <B>f03ff</B>
120447 </TD>
120448 <TD width=10% BGCOLOR=#C0C0C0>
120449 <B></B>
120450 </TD>
120451 <TD width=15% BGCOLOR=#C0C0C0>
120452 <B>3ff</B>
120453 </TD>
120454 <TD width=35% BGCOLOR=#C0C0C0>
120455 <B>AXI Priority control for read port 0.</B>
120456 </TD>
120457 </TR>
120458 </TABLE>
120459 <P>
120460 <H2><a name="axi_priority_rd_port">Register (<A href=#mod___slcr> slcr </A>)axi_priority_rd_port</a></H2>
120461 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120462 <TR valign="top">
120463 <TD width=15% BGCOLOR=#FFFF00>
120464 <B>Register Name</B>
120465 </TD>
120466 <TD width=15% BGCOLOR=#FFFF00>
120467 <B>Address</B>
120468 </TD>
120469 <TD width=10% BGCOLOR=#FFFF00>
120470 <B>Width</B>
120471 </TD>
120472 <TD width=10% BGCOLOR=#FFFF00>
120473 <B>Type</B>
120474 </TD>
120475 <TD width=15% BGCOLOR=#FFFF00>
120476 <B>Reset Value</B>
120477 </TD>
120478 <TD width=35% BGCOLOR=#FFFF00>
120479 <B>Description</B>
120480 </TD>
120481 </TR>
120482 <TR valign="top">
120483 <TD width=15% BGCOLOR=#FBF5EF>
120484 <B>axi_priority_rd_port</B>
120485 </TD>
120486 <TD width=15% BGCOLOR=#FBF5EF>
120487 <B>0XF8006224</B>
120488 </TD>
120489 <TD width=10% BGCOLOR=#FBF5EF>
120490 <B>32</B>
120491 </TD>
120492 <TD width=10% BGCOLOR=#FBF5EF>
120493 <B>rw</B>
120494 </TD>
120495 <TD width=15% BGCOLOR=#FBF5EF>
120496 <B>0x00000000</B>
120497 </TD>
120498 <TD width=35% BGCOLOR=#FBF5EF>
120499 <B>--</B>
120500 </TD>
120501 </TR>
120502 </TABLE>
120503 <P>
120504 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120505 <TR valign="top">
120506 <TD width=15% BGCOLOR=#C0FFC0>
120507 <B>Field Name</B>
120508 </TD>
120509 <TD width=15% BGCOLOR=#C0FFC0>
120510 <B>Bits</B>
120511 </TD>
120512 <TD width=10% BGCOLOR=#C0FFC0>
120513 <B>Mask</B>
120514 </TD>
120515 <TD width=10% BGCOLOR=#C0FFC0>
120516 <B>Value</B>
120517 </TD>
120518 <TD width=15% BGCOLOR=#C0FFC0>
120519 <B>Shifted Value</B>
120520 </TD>
120521 <TD width=35% BGCOLOR=#C0FFC0>
120522 <B>Description</B>
120523 </TD>
120524 </TR>
120525 <TR valign="top">
120526 <TD width=15% BGCOLOR=#FBF5EF>
120527 <B>reg_arb_pri_rd_portn</B>
120528 </TD>
120529 <TD width=15% BGCOLOR=#FBF5EF>
120530 <B>9:0</B>
120531 </TD>
120532 <TD width=10% BGCOLOR=#FBF5EF>
120533 <B>3ff</B>
120534 </TD>
120535 <TD width=10% BGCOLOR=#FBF5EF>
120536 <B>3ff</B>
120537 </TD>
120538 <TD width=15% BGCOLOR=#FBF5EF>
120539 <B>3ff</B>
120540 </TD>
120541 <TD width=35% BGCOLOR=#FBF5EF>
120542 <B>Priority of this Read Port n. Value in this register used to load the aging counters (when respective port request is asserted and grant is generated to that port). These register can be reprogrammed to set priority of each port. Lower the value more will be priority given to the port. For example if 0x82 (port 0) value is set to 'h3FF, and 0x83 (port 1) is set to 'h0FF, and both port0 and port1 have requests, in this case port1 will get high priority and grant will be given to port1.</B>
120543 </TD>
120544 </TR>
120545 <TR valign="top">
120546 <TD width=15% BGCOLOR=#FBF5EF>
120547 <B>reg_arb_disable_aging_rd_portn</B>
120548 </TD>
120549 <TD width=15% BGCOLOR=#FBF5EF>
120550 <B>16:16</B>
120551 </TD>
120552 <TD width=10% BGCOLOR=#FBF5EF>
120553 <B>10000</B>
120554 </TD>
120555 <TD width=10% BGCOLOR=#FBF5EF>
120556 <B>0</B>
120557 </TD>
120558 <TD width=15% BGCOLOR=#FBF5EF>
120559 <B>0</B>
120560 </TD>
120561 <TD width=35% BGCOLOR=#FBF5EF>
120562 <B>Disable aging for this Read Port.</B>
120563 </TD>
120564 </TR>
120565 <TR valign="top">
120566 <TD width=15% BGCOLOR=#FBF5EF>
120567 <B>reg_arb_disable_urgent_rd_portn</B>
120568 </TD>
120569 <TD width=15% BGCOLOR=#FBF5EF>
120570 <B>17:17</B>
120571 </TD>
120572 <TD width=10% BGCOLOR=#FBF5EF>
120573 <B>20000</B>
120574 </TD>
120575 <TD width=10% BGCOLOR=#FBF5EF>
120576 <B>0</B>
120577 </TD>
120578 <TD width=15% BGCOLOR=#FBF5EF>
120579 <B>0</B>
120580 </TD>
120581 <TD width=35% BGCOLOR=#FBF5EF>
120582 <B>Disable urgent for this Read Port.</B>
120583 </TD>
120584 </TR>
120585 <TR valign="top">
120586 <TD width=15% BGCOLOR=#FBF5EF>
120587 <B>reg_arb_dis_page_match_rd_portn</B>
120588 </TD>
120589 <TD width=15% BGCOLOR=#FBF5EF>
120590 <B>18:18</B>
120591 </TD>
120592 <TD width=10% BGCOLOR=#FBF5EF>
120593 <B>40000</B>
120594 </TD>
120595 <TD width=10% BGCOLOR=#FBF5EF>
120596 <B>0</B>
120597 </TD>
120598 <TD width=15% BGCOLOR=#FBF5EF>
120599 <B>0</B>
120600 </TD>
120601 <TD width=35% BGCOLOR=#FBF5EF>
120602 <B>Disable the page match feature.</B>
120603 </TD>
120604 </TR>
120605 <TR valign="top">
120606 <TD width=15% BGCOLOR=#FBF5EF>
120607 <B>reg_arb_set_hpr_rd_portn</B>
120608 </TD>
120609 <TD width=15% BGCOLOR=#FBF5EF>
120610 <B>19:19</B>
120611 </TD>
120612 <TD width=10% BGCOLOR=#FBF5EF>
120613 <B>80000</B>
120614 </TD>
120615 <TD width=10% BGCOLOR=#FBF5EF>
120616 <B>0</B>
120617 </TD>
120618 <TD width=15% BGCOLOR=#FBF5EF>
120619 <B>0</B>
120620 </TD>
120621 <TD width=35% BGCOLOR=#FBF5EF>
120622 <B>Enable reads to be generated as HPR for this Read Port.</B>
120623 </TD>
120624 </TR>
120625 <TR valign="top">
120626 <TD width=15% BGCOLOR=#C0C0C0>
120627 <B>axi_priority_rd_port@0XF8006224</B>
120628 </TD>
120629 <TD width=15% BGCOLOR=#C0C0C0>
120630 <B>31:0</B>
120631 </TD>
120632 <TD width=10% BGCOLOR=#C0C0C0>
120633 <B>f03ff</B>
120634 </TD>
120635 <TD width=10% BGCOLOR=#C0C0C0>
120636 <B></B>
120637 </TD>
120638 <TD width=15% BGCOLOR=#C0C0C0>
120639 <B>3ff</B>
120640 </TD>
120641 <TD width=35% BGCOLOR=#C0C0C0>
120642 <B>AXI Priority control for read port 0.</B>
120643 </TD>
120644 </TR>
120645 </TABLE>
120646 <P>
120647 <H2><a name="lpddr_ctrl0">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl0</a></H2>
120648 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120649 <TR valign="top">
120650 <TD width=15% BGCOLOR=#FFFF00>
120651 <B>Register Name</B>
120652 </TD>
120653 <TD width=15% BGCOLOR=#FFFF00>
120654 <B>Address</B>
120655 </TD>
120656 <TD width=10% BGCOLOR=#FFFF00>
120657 <B>Width</B>
120658 </TD>
120659 <TD width=10% BGCOLOR=#FFFF00>
120660 <B>Type</B>
120661 </TD>
120662 <TD width=15% BGCOLOR=#FFFF00>
120663 <B>Reset Value</B>
120664 </TD>
120665 <TD width=35% BGCOLOR=#FFFF00>
120666 <B>Description</B>
120667 </TD>
120668 </TR>
120669 <TR valign="top">
120670 <TD width=15% BGCOLOR=#FBF5EF>
120671 <B>lpddr_ctrl0</B>
120672 </TD>
120673 <TD width=15% BGCOLOR=#FBF5EF>
120674 <B>0XF80062A8</B>
120675 </TD>
120676 <TD width=10% BGCOLOR=#FBF5EF>
120677 <B>32</B>
120678 </TD>
120679 <TD width=10% BGCOLOR=#FBF5EF>
120680 <B>rw</B>
120681 </TD>
120682 <TD width=15% BGCOLOR=#FBF5EF>
120683 <B>0x00000000</B>
120684 </TD>
120685 <TD width=35% BGCOLOR=#FBF5EF>
120686 <B>--</B>
120687 </TD>
120688 </TR>
120689 </TABLE>
120690 <P>
120691 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120692 <TR valign="top">
120693 <TD width=15% BGCOLOR=#C0FFC0>
120694 <B>Field Name</B>
120695 </TD>
120696 <TD width=15% BGCOLOR=#C0FFC0>
120697 <B>Bits</B>
120698 </TD>
120699 <TD width=10% BGCOLOR=#C0FFC0>
120700 <B>Mask</B>
120701 </TD>
120702 <TD width=10% BGCOLOR=#C0FFC0>
120703 <B>Value</B>
120704 </TD>
120705 <TD width=15% BGCOLOR=#C0FFC0>
120706 <B>Shifted Value</B>
120707 </TD>
120708 <TD width=35% BGCOLOR=#C0FFC0>
120709 <B>Description</B>
120710 </TD>
120711 </TR>
120712 <TR valign="top">
120713 <TD width=15% BGCOLOR=#FBF5EF>
120714 <B>reg_ddrc_lpddr2</B>
120715 </TD>
120716 <TD width=15% BGCOLOR=#FBF5EF>
120717 <B>0:0</B>
120718 </TD>
120719 <TD width=10% BGCOLOR=#FBF5EF>
120720 <B>1</B>
120721 </TD>
120722 <TD width=10% BGCOLOR=#FBF5EF>
120723 <B>0</B>
120724 </TD>
120725 <TD width=15% BGCOLOR=#FBF5EF>
120726 <B>0</B>
120727 </TD>
120728 <TD width=35% BGCOLOR=#FBF5EF>
120729 <B>1=LPDDR2 DRAM device in Use. 0=non-LPDDR2 device in use Present only in designs configured to support LPDDR2.</B>
120730 </TD>
120731 </TR>
120732 <TR valign="top">
120733 <TD width=15% BGCOLOR=#FBF5EF>
120734 <B>reg_ddrc_per_bank_refresh</B>
120735 </TD>
120736 <TD width=15% BGCOLOR=#FBF5EF>
120737 <B>1:1</B>
120738 </TD>
120739 <TD width=10% BGCOLOR=#FBF5EF>
120740 <B>2</B>
120741 </TD>
120742 <TD width=10% BGCOLOR=#FBF5EF>
120743 <B>0</B>
120744 </TD>
120745 <TD width=15% BGCOLOR=#FBF5EF>
120746 <B>0</B>
120747 </TD>
120748 <TD width=35% BGCOLOR=#FBF5EF>
120749 <B>1:Per bank refresh 0:All bank refresh Per bank refresh allows traffic to flow to other banks. Per bank refresh is not supported on all LPDDR2 devices. Present only in designs configured to support LPDDR2.</B>
120750 </TD>
120751 </TR>
120752 <TR valign="top">
120753 <TD width=15% BGCOLOR=#FBF5EF>
120754 <B>reg_ddrc_derate_enable</B>
120755 </TD>
120756 <TD width=15% BGCOLOR=#FBF5EF>
120757 <B>2:2</B>
120758 </TD>
120759 <TD width=10% BGCOLOR=#FBF5EF>
120760 <B>4</B>
120761 </TD>
120762 <TD width=10% BGCOLOR=#FBF5EF>
120763 <B>0</B>
120764 </TD>
120765 <TD width=15% BGCOLOR=#FBF5EF>
120766 <B>0</B>
120767 </TD>
120768 <TD width=35% BGCOLOR=#FBF5EF>
120769 <B>0: Timing parameter derating is disabled. 1: Timing parameter derating is enabled using MR4 read value. Present only in designs configured to support LPDDR2.</B>
120770 </TD>
120771 </TR>
120772 <TR valign="top">
120773 <TD width=15% BGCOLOR=#FBF5EF>
120774 <B>reg_ddrc_mr4_margin</B>
120775 </TD>
120776 <TD width=15% BGCOLOR=#FBF5EF>
120777 <B>11:4</B>
120778 </TD>
120779 <TD width=10% BGCOLOR=#FBF5EF>
120780 <B>ff0</B>
120781 </TD>
120782 <TD width=10% BGCOLOR=#FBF5EF>
120783 <B>0</B>
120784 </TD>
120785 <TD width=15% BGCOLOR=#FBF5EF>
120786 <B>0</B>
120787 </TD>
120788 <TD width=35% BGCOLOR=#FBF5EF>
120789 <B>UNUSED</B>
120790 </TD>
120791 </TR>
120792 <TR valign="top">
120793 <TD width=15% BGCOLOR=#C0C0C0>
120794 <B>lpddr_ctrl0@0XF80062A8</B>
120795 </TD>
120796 <TD width=15% BGCOLOR=#C0C0C0>
120797 <B>31:0</B>
120798 </TD>
120799 <TD width=10% BGCOLOR=#C0C0C0>
120800 <B>ff7</B>
120801 </TD>
120802 <TD width=10% BGCOLOR=#C0C0C0>
120803 <B></B>
120804 </TD>
120805 <TD width=15% BGCOLOR=#C0C0C0>
120806 <B>0</B>
120807 </TD>
120808 <TD width=35% BGCOLOR=#C0C0C0>
120809 <B>LPDDR2 Control 0 Register</B>
120810 </TD>
120811 </TR>
120812 </TABLE>
120813 <P>
120814 <H2><a name="lpddr_ctrl1">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl1</a></H2>
120815 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120816 <TR valign="top">
120817 <TD width=15% BGCOLOR=#FFFF00>
120818 <B>Register Name</B>
120819 </TD>
120820 <TD width=15% BGCOLOR=#FFFF00>
120821 <B>Address</B>
120822 </TD>
120823 <TD width=10% BGCOLOR=#FFFF00>
120824 <B>Width</B>
120825 </TD>
120826 <TD width=10% BGCOLOR=#FFFF00>
120827 <B>Type</B>
120828 </TD>
120829 <TD width=15% BGCOLOR=#FFFF00>
120830 <B>Reset Value</B>
120831 </TD>
120832 <TD width=35% BGCOLOR=#FFFF00>
120833 <B>Description</B>
120834 </TD>
120835 </TR>
120836 <TR valign="top">
120837 <TD width=15% BGCOLOR=#FBF5EF>
120838 <B>lpddr_ctrl1</B>
120839 </TD>
120840 <TD width=15% BGCOLOR=#FBF5EF>
120841 <B>0XF80062AC</B>
120842 </TD>
120843 <TD width=10% BGCOLOR=#FBF5EF>
120844 <B>32</B>
120845 </TD>
120846 <TD width=10% BGCOLOR=#FBF5EF>
120847 <B>rw</B>
120848 </TD>
120849 <TD width=15% BGCOLOR=#FBF5EF>
120850 <B>0x00000000</B>
120851 </TD>
120852 <TD width=35% BGCOLOR=#FBF5EF>
120853 <B>--</B>
120854 </TD>
120855 </TR>
120856 </TABLE>
120857 <P>
120858 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120859 <TR valign="top">
120860 <TD width=15% BGCOLOR=#C0FFC0>
120861 <B>Field Name</B>
120862 </TD>
120863 <TD width=15% BGCOLOR=#C0FFC0>
120864 <B>Bits</B>
120865 </TD>
120866 <TD width=10% BGCOLOR=#C0FFC0>
120867 <B>Mask</B>
120868 </TD>
120869 <TD width=10% BGCOLOR=#C0FFC0>
120870 <B>Value</B>
120871 </TD>
120872 <TD width=15% BGCOLOR=#C0FFC0>
120873 <B>Shifted Value</B>
120874 </TD>
120875 <TD width=35% BGCOLOR=#C0FFC0>
120876 <B>Description</B>
120877 </TD>
120878 </TR>
120879 <TR valign="top">
120880 <TD width=15% BGCOLOR=#FBF5EF>
120881 <B>reg_ddrc_mr4_read_interval</B>
120882 </TD>
120883 <TD width=15% BGCOLOR=#FBF5EF>
120884 <B>31:0</B>
120885 </TD>
120886 <TD width=10% BGCOLOR=#FBF5EF>
120887 <B>ffffffff</B>
120888 </TD>
120889 <TD width=10% BGCOLOR=#FBF5EF>
120890 <B>0</B>
120891 </TD>
120892 <TD width=15% BGCOLOR=#FBF5EF>
120893 <B>0</B>
120894 </TD>
120895 <TD width=35% BGCOLOR=#FBF5EF>
120896 <B>Interval between two MR4 reads, USED to derate the timing parameters. Present only in designs configured to support LPDDR2.</B>
120897 </TD>
120898 </TR>
120899 <TR valign="top">
120900 <TD width=15% BGCOLOR=#C0C0C0>
120901 <B>lpddr_ctrl1@0XF80062AC</B>
120902 </TD>
120903 <TD width=15% BGCOLOR=#C0C0C0>
120904 <B>31:0</B>
120905 </TD>
120906 <TD width=10% BGCOLOR=#C0C0C0>
120907 <B>ffffffff</B>
120908 </TD>
120909 <TD width=10% BGCOLOR=#C0C0C0>
120910 <B></B>
120911 </TD>
120912 <TD width=15% BGCOLOR=#C0C0C0>
120913 <B>0</B>
120914 </TD>
120915 <TD width=35% BGCOLOR=#C0C0C0>
120916 <B>LPDDR2 Control 1 Register</B>
120917 </TD>
120918 </TR>
120919 </TABLE>
120920 <P>
120921 <H2><a name="lpddr_ctrl2">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl2</a></H2>
120922 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120923 <TR valign="top">
120924 <TD width=15% BGCOLOR=#FFFF00>
120925 <B>Register Name</B>
120926 </TD>
120927 <TD width=15% BGCOLOR=#FFFF00>
120928 <B>Address</B>
120929 </TD>
120930 <TD width=10% BGCOLOR=#FFFF00>
120931 <B>Width</B>
120932 </TD>
120933 <TD width=10% BGCOLOR=#FFFF00>
120934 <B>Type</B>
120935 </TD>
120936 <TD width=15% BGCOLOR=#FFFF00>
120937 <B>Reset Value</B>
120938 </TD>
120939 <TD width=35% BGCOLOR=#FFFF00>
120940 <B>Description</B>
120941 </TD>
120942 </TR>
120943 <TR valign="top">
120944 <TD width=15% BGCOLOR=#FBF5EF>
120945 <B>lpddr_ctrl2</B>
120946 </TD>
120947 <TD width=15% BGCOLOR=#FBF5EF>
120948 <B>0XF80062B0</B>
120949 </TD>
120950 <TD width=10% BGCOLOR=#FBF5EF>
120951 <B>32</B>
120952 </TD>
120953 <TD width=10% BGCOLOR=#FBF5EF>
120954 <B>rw</B>
120955 </TD>
120956 <TD width=15% BGCOLOR=#FBF5EF>
120957 <B>0x00000000</B>
120958 </TD>
120959 <TD width=35% BGCOLOR=#FBF5EF>
120960 <B>--</B>
120961 </TD>
120962 </TR>
120963 </TABLE>
120964 <P>
120965 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
120966 <TR valign="top">
120967 <TD width=15% BGCOLOR=#C0FFC0>
120968 <B>Field Name</B>
120969 </TD>
120970 <TD width=15% BGCOLOR=#C0FFC0>
120971 <B>Bits</B>
120972 </TD>
120973 <TD width=10% BGCOLOR=#C0FFC0>
120974 <B>Mask</B>
120975 </TD>
120976 <TD width=10% BGCOLOR=#C0FFC0>
120977 <B>Value</B>
120978 </TD>
120979 <TD width=15% BGCOLOR=#C0FFC0>
120980 <B>Shifted Value</B>
120981 </TD>
120982 <TD width=35% BGCOLOR=#C0FFC0>
120983 <B>Description</B>
120984 </TD>
120985 </TR>
120986 <TR valign="top">
120987 <TD width=15% BGCOLOR=#FBF5EF>
120988 <B>reg_ddrc_min_stable_clock_x1</B>
120989 </TD>
120990 <TD width=15% BGCOLOR=#FBF5EF>
120991 <B>3:0</B>
120992 </TD>
120993 <TD width=10% BGCOLOR=#FBF5EF>
120994 <B>f</B>
120995 </TD>
120996 <TD width=10% BGCOLOR=#FBF5EF>
120997 <B>5</B>
120998 </TD>
120999 <TD width=15% BGCOLOR=#FBF5EF>
121000 <B>5</B>
121001 </TD>
121002 <TD width=35% BGCOLOR=#FBF5EF>
121003 <B>Time to wait after the first CKE high, tINIT2. Present only in designs configured to support LPDDR2. Units: 1 clock cycle. LPDDR2 typically requires 5 x tCK delay.</B>
121004 </TD>
121005 </TR>
121006 <TR valign="top">
121007 <TD width=15% BGCOLOR=#FBF5EF>
121008 <B>reg_ddrc_idle_after_reset_x32</B>
121009 </TD>
121010 <TD width=15% BGCOLOR=#FBF5EF>
121011 <B>11:4</B>
121012 </TD>
121013 <TD width=10% BGCOLOR=#FBF5EF>
121014 <B>ff0</B>
121015 </TD>
121016 <TD width=10% BGCOLOR=#FBF5EF>
121017 <B>12</B>
121018 </TD>
121019 <TD width=15% BGCOLOR=#FBF5EF>
121020 <B>120</B>
121021 </TD>
121022 <TD width=35% BGCOLOR=#FBF5EF>
121023 <B>Idle time after the reset command, tINIT4. Present only in designs configured to support LPDDR2. Units: 32 clock cycles.</B>
121024 </TD>
121025 </TR>
121026 <TR valign="top">
121027 <TD width=15% BGCOLOR=#FBF5EF>
121028 <B>reg_ddrc_t_mrw</B>
121029 </TD>
121030 <TD width=15% BGCOLOR=#FBF5EF>
121031 <B>21:12</B>
121032 </TD>
121033 <TD width=10% BGCOLOR=#FBF5EF>
121034 <B>3ff000</B>
121035 </TD>
121036 <TD width=10% BGCOLOR=#FBF5EF>
121037 <B>5</B>
121038 </TD>
121039 <TD width=15% BGCOLOR=#FBF5EF>
121040 <B>5000</B>
121041 </TD>
121042 <TD width=35% BGCOLOR=#FBF5EF>
121043 <B>Time to wait during load mode register writes. Present only in designs configured to support LPDDR2. LPDDR2 typically requires value of 5.</B>
121044 </TD>
121045 </TR>
121046 <TR valign="top">
121047 <TD width=15% BGCOLOR=#C0C0C0>
121048 <B>lpddr_ctrl2@0XF80062B0</B>
121049 </TD>
121050 <TD width=15% BGCOLOR=#C0C0C0>
121051 <B>31:0</B>
121052 </TD>
121053 <TD width=10% BGCOLOR=#C0C0C0>
121054 <B>3fffff</B>
121055 </TD>
121056 <TD width=10% BGCOLOR=#C0C0C0>
121057 <B></B>
121058 </TD>
121059 <TD width=15% BGCOLOR=#C0C0C0>
121060 <B>5125</B>
121061 </TD>
121062 <TD width=35% BGCOLOR=#C0C0C0>
121063 <B>LPDDR2 Control 2 Register</B>
121064 </TD>
121065 </TR>
121066 </TABLE>
121067 <P>
121068 <H2><a name="lpddr_ctrl3">Register (<A href=#mod___slcr> slcr </A>)lpddr_ctrl3</a></H2>
121069 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
121070 <TR valign="top">
121071 <TD width=15% BGCOLOR=#FFFF00>
121072 <B>Register Name</B>
121073 </TD>
121074 <TD width=15% BGCOLOR=#FFFF00>
121075 <B>Address</B>
121076 </TD>
121077 <TD width=10% BGCOLOR=#FFFF00>
121078 <B>Width</B>
121079 </TD>
121080 <TD width=10% BGCOLOR=#FFFF00>
121081 <B>Type</B>
121082 </TD>
121083 <TD width=15% BGCOLOR=#FFFF00>
121084 <B>Reset Value</B>
121085 </TD>
121086 <TD width=35% BGCOLOR=#FFFF00>
121087 <B>Description</B>
121088 </TD>
121089 </TR>
121090 <TR valign="top">
121091 <TD width=15% BGCOLOR=#FBF5EF>
121092 <B>lpddr_ctrl3</B>
121093 </TD>
121094 <TD width=15% BGCOLOR=#FBF5EF>
121095 <B>0XF80062B4</B>
121096 </TD>
121097 <TD width=10% BGCOLOR=#FBF5EF>
121098 <B>32</B>
121099 </TD>
121100 <TD width=10% BGCOLOR=#FBF5EF>
121101 <B>rw</B>
121102 </TD>
121103 <TD width=15% BGCOLOR=#FBF5EF>
121104 <B>0x00000000</B>
121105 </TD>
121106 <TD width=35% BGCOLOR=#FBF5EF>
121107 <B>--</B>
121108 </TD>
121109 </TR>
121110 </TABLE>
121111 <P>
121112 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
121113 <TR valign="top">
121114 <TD width=15% BGCOLOR=#C0FFC0>
121115 <B>Field Name</B>
121116 </TD>
121117 <TD width=15% BGCOLOR=#C0FFC0>
121118 <B>Bits</B>
121119 </TD>
121120 <TD width=10% BGCOLOR=#C0FFC0>
121121 <B>Mask</B>
121122 </TD>
121123 <TD width=10% BGCOLOR=#C0FFC0>
121124 <B>Value</B>
121125 </TD>
121126 <TD width=15% BGCOLOR=#C0FFC0>
121127 <B>Shifted Value</B>
121128 </TD>
121129 <TD width=35% BGCOLOR=#C0FFC0>
121130 <B>Description</B>
121131 </TD>
121132 </TR>
121133 <TR valign="top">
121134 <TD width=15% BGCOLOR=#FBF5EF>
121135 <B>reg_ddrc_max_auto_init_x1024</B>
121136 </TD>
121137 <TD width=15% BGCOLOR=#FBF5EF>
121138 <B>7:0</B>
121139 </TD>
121140 <TD width=10% BGCOLOR=#FBF5EF>
121141 <B>ff</B>
121142 </TD>
121143 <TD width=10% BGCOLOR=#FBF5EF>
121144 <B>a8</B>
121145 </TD>
121146 <TD width=15% BGCOLOR=#FBF5EF>
121147 <B>a8</B>
121148 </TD>
121149 <TD width=35% BGCOLOR=#FBF5EF>
121150 <B>Maximum duration of the auto initialization, tINIT5. Present only in designs configured to support LPDDR2. Units: 1024 clock cycles. LPDDR2 typically requires 10 us.</B>
121151 </TD>
121152 </TR>
121153 <TR valign="top">
121154 <TD width=15% BGCOLOR=#FBF5EF>
121155 <B>reg_ddrc_dev_zqinit_x32</B>
121156 </TD>
121157 <TD width=15% BGCOLOR=#FBF5EF>
121158 <B>17:8</B>
121159 </TD>
121160 <TD width=10% BGCOLOR=#FBF5EF>
121161 <B>3ff00</B>
121162 </TD>
121163 <TD width=10% BGCOLOR=#FBF5EF>
121164 <B>12</B>
121165 </TD>
121166 <TD width=15% BGCOLOR=#FBF5EF>
121167 <B>1200</B>
121168 </TD>
121169 <TD width=35% BGCOLOR=#FBF5EF>
121170 <B>ZQ initial calibration, tZQINIT. Present only in designs configured to support LPDDR2. Units: 32 clock cycles. LPDDR2 typically requires 1 us.</B>
121171 </TD>
121172 </TR>
121173 <TR valign="top">
121174 <TD width=15% BGCOLOR=#C0C0C0>
121175 <B>lpddr_ctrl3@0XF80062B4</B>
121176 </TD>
121177 <TD width=15% BGCOLOR=#C0C0C0>
121178 <B>31:0</B>
121179 </TD>
121180 <TD width=10% BGCOLOR=#C0C0C0>
121181 <B>3ffff</B>
121182 </TD>
121183 <TD width=10% BGCOLOR=#C0C0C0>
121184 <B></B>
121185 </TD>
121186 <TD width=15% BGCOLOR=#C0C0C0>
121187 <B>12a8</B>
121188 </TD>
121189 <TD width=35% BGCOLOR=#C0C0C0>
121190 <B>LPDDR2 Control 3 Register</B>
121191 </TD>
121192 </TR>
121193 </TABLE>
121194 <P>
121195 <H1>POLL ON DCI STATUS</H1>
121196 <H2><a name="DDRIOB_DCI_STATUS">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_STATUS</a></H2>
121197 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
121198 <TR valign="top">
121199 <TD width=15% BGCOLOR=#FFFF00>
121200 <B>Register Name</B>
121201 </TD>
121202 <TD width=15% BGCOLOR=#FFFF00>
121203 <B>Address</B>
121204 </TD>
121205 <TD width=10% BGCOLOR=#FFFF00>
121206 <B>Width</B>
121207 </TD>
121208 <TD width=10% BGCOLOR=#FFFF00>
121209 <B>Type</B>
121210 </TD>
121211 <TD width=15% BGCOLOR=#FFFF00>
121212 <B>Reset Value</B>
121213 </TD>
121214 <TD width=35% BGCOLOR=#FFFF00>
121215 <B>Description</B>
121216 </TD>
121217 </TR>
121218 <TR valign="top">
121219 <TD width=15% BGCOLOR=#FBF5EF>
121220 <B>DDRIOB_DCI_STATUS</B>
121221 </TD>
121222 <TD width=15% BGCOLOR=#FBF5EF>
121223 <B>0XF8000B74</B>
121224 </TD>
121225 <TD width=10% BGCOLOR=#FBF5EF>
121226 <B>32</B>
121227 </TD>
121228 <TD width=10% BGCOLOR=#FBF5EF>
121229 <B>rw</B>
121230 </TD>
121231 <TD width=15% BGCOLOR=#FBF5EF>
121232 <B>0x00000000</B>
121233 </TD>
121234 <TD width=35% BGCOLOR=#FBF5EF>
121235 <B>--</B>
121236 </TD>
121237 </TR>
121238 </TABLE>
121239 <P>
121240 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
121241 <TR valign="top">
121242 <TD width=15% BGCOLOR=#C0FFC0>
121243 <B>Field Name</B>
121244 </TD>
121245 <TD width=15% BGCOLOR=#C0FFC0>
121246 <B>Bits</B>
121247 </TD>
121248 <TD width=10% BGCOLOR=#C0FFC0>
121249 <B>Mask</B>
121250 </TD>
121251 <TD width=10% BGCOLOR=#C0FFC0>
121252 <B>Value</B>
121253 </TD>
121254 <TD width=15% BGCOLOR=#C0FFC0>
121255 <B>Shifted Value</B>
121256 </TD>
121257 <TD width=35% BGCOLOR=#C0FFC0>
121258 <B>Description</B>
121259 </TD>
121260 </TR>
121261 <TR valign="top">
121262 <TD width=15% BGCOLOR=#FBF5EF>
121263 <B>DONE</B>
121264 </TD>
121265 <TD width=15% BGCOLOR=#FBF5EF>
121266 <B>13:13</B>
121267 </TD>
121268 <TD width=10% BGCOLOR=#FBF5EF>
121269 <B>2000</B>
121270 </TD>
121271 <TD width=10% BGCOLOR=#FBF5EF>
121272 <B>1</B>
121273 </TD>
121274 <TD width=15% BGCOLOR=#FBF5EF>
121275 <B>2000</B>
121276 </TD>
121277 <TD width=35% BGCOLOR=#FBF5EF>
121278 <B>DCI done signal</B>
121279 </TD>
121280 </TR>
121281 <TR valign="top">
121282 <TD width=15% BGCOLOR=#C0C0C0>
121283 <B>DDRIOB_DCI_STATUS@0XF8000B74</B>
121284 </TD>
121285 <TD width=15% BGCOLOR=#C0C0C0>
121286 <B>31:0</B>
121287 </TD>
121288 <TD width=10% BGCOLOR=#C0C0C0>
121289 <B>2000</B>
121290 </TD>
121291 <TD width=10% BGCOLOR=#C0C0C0>
121292 <B></B>
121293 </TD>
121294 <TD width=15% BGCOLOR=#C0C0C0>
121295 <B>2000</B>
121296 </TD>
121297 <TD width=35% BGCOLOR=#C0C0C0>
121298 <B>tobe</B>
121299 </TD>
121300 </TR>
121301 </TABLE>
121302 <P>
121303 <H1>UNLOCK DDR</H1>
121304 <H2><a name="ddrc_ctrl">Register (<A href=#mod___slcr> slcr </A>)ddrc_ctrl</a></H2>
121305 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
121306 <TR valign="top">
121307 <TD width=15% BGCOLOR=#FFFF00>
121308 <B>Register Name</B>
121309 </TD>
121310 <TD width=15% BGCOLOR=#FFFF00>
121311 <B>Address</B>
121312 </TD>
121313 <TD width=10% BGCOLOR=#FFFF00>
121314 <B>Width</B>
121315 </TD>
121316 <TD width=10% BGCOLOR=#FFFF00>
121317 <B>Type</B>
121318 </TD>
121319 <TD width=15% BGCOLOR=#FFFF00>
121320 <B>Reset Value</B>
121321 </TD>
121322 <TD width=35% BGCOLOR=#FFFF00>
121323 <B>Description</B>
121324 </TD>
121325 </TR>
121326 <TR valign="top">
121327 <TD width=15% BGCOLOR=#FBF5EF>
121328 <B>ddrc_ctrl</B>
121329 </TD>
121330 <TD width=15% BGCOLOR=#FBF5EF>
121331 <B>0XF8006000</B>
121332 </TD>
121333 <TD width=10% BGCOLOR=#FBF5EF>
121334 <B>32</B>
121335 </TD>
121336 <TD width=10% BGCOLOR=#FBF5EF>
121337 <B>rw</B>
121338 </TD>
121339 <TD width=15% BGCOLOR=#FBF5EF>
121340 <B>0x00000000</B>
121341 </TD>
121342 <TD width=35% BGCOLOR=#FBF5EF>
121343 <B>--</B>
121344 </TD>
121345 </TR>
121346 </TABLE>
121347 <P>
121348 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
121349 <TR valign="top">
121350 <TD width=15% BGCOLOR=#C0FFC0>
121351 <B>Field Name</B>
121352 </TD>
121353 <TD width=15% BGCOLOR=#C0FFC0>
121354 <B>Bits</B>
121355 </TD>
121356 <TD width=10% BGCOLOR=#C0FFC0>
121357 <B>Mask</B>
121358 </TD>
121359 <TD width=10% BGCOLOR=#C0FFC0>
121360 <B>Value</B>
121361 </TD>
121362 <TD width=15% BGCOLOR=#C0FFC0>
121363 <B>Shifted Value</B>
121364 </TD>
121365 <TD width=35% BGCOLOR=#C0FFC0>
121366 <B>Description</B>
121367 </TD>
121368 </TR>
121369 <TR valign="top">
121370 <TD width=15% BGCOLOR=#FBF5EF>
121371 <B>reg_ddrc_soft_rstb</B>
121372 </TD>
121373 <TD width=15% BGCOLOR=#FBF5EF>
121374 <B>0:0</B>
121375 </TD>
121376 <TD width=10% BGCOLOR=#FBF5EF>
121377 <B>1</B>
121378 </TD>
121379 <TD width=10% BGCOLOR=#FBF5EF>
121380 <B>1</B>
121381 </TD>
121382 <TD width=15% BGCOLOR=#FBF5EF>
121383 <B>1</B>
121384 </TD>
121385 <TD width=35% BGCOLOR=#FBF5EF>
121386 <B>Active low soft reset. 0 = Resets the controller 1 = Takes the controller out of reset Note: Controller must be taken out of reset only after all other registers have been programmed.</B>
121387 </TD>
121388 </TR>
121389 <TR valign="top">
121390 <TD width=15% BGCOLOR=#FBF5EF>
121391 <B>reg_ddrc_powerdown_en</B>
121392 </TD>
121393 <TD width=15% BGCOLOR=#FBF5EF>
121394 <B>1:1</B>
121395 </TD>
121396 <TD width=10% BGCOLOR=#FBF5EF>
121397 <B>2</B>
121398 </TD>
121399 <TD width=10% BGCOLOR=#FBF5EF>
121400 <B>0</B>
121401 </TD>
121402 <TD width=15% BGCOLOR=#FBF5EF>
121403 <B>0</B>
121404 </TD>
121405 <TD width=35% BGCOLOR=#FBF5EF>
121406 <B>Controller power down control. 0 = DDRC powerdown disabled 1 = the controller goes into power down after a programmable number of cycles 'Maximum idle clocks before power down' (reg_ddrc_powerdown_to_x32). Note: This register bit may be reprogrammed during the course of normal operation.</B>
121407 </TD>
121408 </TR>
121409 <TR valign="top">
121410 <TD width=15% BGCOLOR=#FBF5EF>
121411 <B>reg_ddrc_data_bus_width</B>
121412 </TD>
121413 <TD width=15% BGCOLOR=#FBF5EF>
121414 <B>3:2</B>
121415 </TD>
121416 <TD width=10% BGCOLOR=#FBF5EF>
121417 <B>c</B>
121418 </TD>
121419 <TD width=10% BGCOLOR=#FBF5EF>
121420 <B>0</B>
121421 </TD>
121422 <TD width=15% BGCOLOR=#FBF5EF>
121423 <B>0</B>
121424 </TD>
121425 <TD width=35% BGCOLOR=#FBF5EF>
121426 <B>DDR bus width control 00 = 32 bit DDR bus 01 = 16 bit DDR bus 1x = reserved</B>
121427 </TD>
121428 </TR>
121429 <TR valign="top">
121430 <TD width=15% BGCOLOR=#FBF5EF>
121431 <B>reg_ddrc_burst8_refresh</B>
121432 </TD>
121433 <TD width=15% BGCOLOR=#FBF5EF>
121434 <B>6:4</B>
121435 </TD>
121436 <TD width=10% BGCOLOR=#FBF5EF>
121437 <B>70</B>
121438 </TD>
121439 <TD width=10% BGCOLOR=#FBF5EF>
121440 <B>0</B>
121441 </TD>
121442 <TD width=15% BGCOLOR=#FBF5EF>
121443 <B>0</B>
121444 </TD>
121445 <TD width=35% BGCOLOR=#FBF5EF>
121446 <B>Refresh timeout register. Programmed value plus one will be the number of refresh timeouts that will be allowed to accumulate before traffic is blocked and the refreshes are forced to execute. Closing pages to perform a refresh is a one-time penalty that must be paid for each group of refreshes; therefore, performing refreshes in a burst reduces the per-refresh penalty of these page closings. Higher numbers for burst_of_N_refresh slightly increases utilization; lower numbers decreases the worst-case latency associated with refreshes. 0 = single refresh 1 = burst-of-2 . 7 = burst-of-8 refresh</B>
121447 </TD>
121448 </TR>
121449 <TR valign="top">
121450 <TD width=15% BGCOLOR=#FBF5EF>
121451 <B>reg_ddrc_rdwr_idle_gap</B>
121452 </TD>
121453 <TD width=15% BGCOLOR=#FBF5EF>
121454 <B>13:7</B>
121455 </TD>
121456 <TD width=10% BGCOLOR=#FBF5EF>
121457 <B>3f80</B>
121458 </TD>
121459 <TD width=10% BGCOLOR=#FBF5EF>
121460 <B>1</B>
121461 </TD>
121462 <TD width=15% BGCOLOR=#FBF5EF>
121463 <B>80</B>
121464 </TD>
121465 <TD width=35% BGCOLOR=#FBF5EF>
121466 <B>When the preferred transaction store is empty for this many clock cycles, switch to the alternate transaction store if it is non-empty. The read transaction store (both high and low priority) is the default preferred transaction store and the write transaction store is the alternate store. When 'Prefer write over read' is set this is reversed.</B>
121467 </TD>
121468 </TR>
121469 <TR valign="top">
121470 <TD width=15% BGCOLOR=#FBF5EF>
121471 <B>reg_ddrc_dis_rd_bypass</B>
121472 </TD>
121473 <TD width=15% BGCOLOR=#FBF5EF>
121474 <B>14:14</B>
121475 </TD>
121476 <TD width=10% BGCOLOR=#FBF5EF>
121477 <B>4000</B>
121478 </TD>
121479 <TD width=10% BGCOLOR=#FBF5EF>
121480 <B>0</B>
121481 </TD>
121482 <TD width=15% BGCOLOR=#FBF5EF>
121483 <B>0</B>
121484 </TD>
121485 <TD width=35% BGCOLOR=#FBF5EF>
121486 <B>Only present in designs supporting read bypass. For Debug only. 0 = Do not disable bypass path for high priority read page hits. 1 = disable bypass path for high priority read page hits.</B>
121487 </TD>
121488 </TR>
121489 <TR valign="top">
121490 <TD width=15% BGCOLOR=#FBF5EF>
121491 <B>reg_ddrc_dis_act_bypass</B>
121492 </TD>
121493 <TD width=15% BGCOLOR=#FBF5EF>
121494 <B>15:15</B>
121495 </TD>
121496 <TD width=10% BGCOLOR=#FBF5EF>
121497 <B>8000</B>
121498 </TD>
121499 <TD width=10% BGCOLOR=#FBF5EF>
121500 <B>0</B>
121501 </TD>
121502 <TD width=15% BGCOLOR=#FBF5EF>
121503 <B>0</B>
121504 </TD>
121505 <TD width=35% BGCOLOR=#FBF5EF>
121506 <B>Only present in designs supporting activate bypass. For Debug only. 0 = Do not disable bypass path for high priority read activates. 1 = disable bypass path for high priority read activates.</B>
121507 </TD>
121508 </TR>
121509 <TR valign="top">
121510 <TD width=15% BGCOLOR=#FBF5EF>
121511 <B>reg_ddrc_dis_auto_refresh</B>
121512 </TD>
121513 <TD width=15% BGCOLOR=#FBF5EF>
121514 <B>16:16</B>
121515 </TD>
121516 <TD width=10% BGCOLOR=#FBF5EF>
121517 <B>10000</B>
121518 </TD>
121519 <TD width=10% BGCOLOR=#FBF5EF>
121520 <B>0</B>
121521 </TD>
121522 <TD width=15% BGCOLOR=#FBF5EF>
121523 <B>0</B>
121524 </TD>
121525 <TD width=35% BGCOLOR=#FBF5EF>
121526 <B>Disable auto-refresh. 0 = do not disable auto-refresh generated by the controller. This input is changeable on the fly. 1 = disable auto-refresh generated by the controller. This input is changeable on the fly. Note: When this transitions from 0 to 1, any pending refreshes will be immediately scheduled by the controller.</B>
121527 </TD>
121528 </TR>
121529 <TR valign="top">
121530 <TD width=15% BGCOLOR=#C0C0C0>
121531 <B>ddrc_ctrl@0XF8006000</B>
121532 </TD>
121533 <TD width=15% BGCOLOR=#C0C0C0>
121534 <B>31:0</B>
121535 </TD>
121536 <TD width=10% BGCOLOR=#C0C0C0>
121537 <B>1ffff</B>
121538 </TD>
121539 <TD width=10% BGCOLOR=#C0C0C0>
121540 <B></B>
121541 </TD>
121542 <TD width=15% BGCOLOR=#C0C0C0>
121543 <B>81</B>
121544 </TD>
121545 <TD width=35% BGCOLOR=#C0C0C0>
121546 <B>DDRC Control Register</B>
121547 </TD>
121548 </TR>
121549 </TABLE>
121550 <P>
121551 <H1>CHECK DDR STATUS</H1>
121552 <H2><a name="mode_sts_reg">Register (<A href=#mod___slcr> slcr </A>)mode_sts_reg</a></H2>
121553 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
121554 <TR valign="top">
121555 <TD width=15% BGCOLOR=#FFFF00>
121556 <B>Register Name</B>
121557 </TD>
121558 <TD width=15% BGCOLOR=#FFFF00>
121559 <B>Address</B>
121560 </TD>
121561 <TD width=10% BGCOLOR=#FFFF00>
121562 <B>Width</B>
121563 </TD>
121564 <TD width=10% BGCOLOR=#FFFF00>
121565 <B>Type</B>
121566 </TD>
121567 <TD width=15% BGCOLOR=#FFFF00>
121568 <B>Reset Value</B>
121569 </TD>
121570 <TD width=35% BGCOLOR=#FFFF00>
121571 <B>Description</B>
121572 </TD>
121573 </TR>
121574 <TR valign="top">
121575 <TD width=15% BGCOLOR=#FBF5EF>
121576 <B>mode_sts_reg</B>
121577 </TD>
121578 <TD width=15% BGCOLOR=#FBF5EF>
121579 <B>0XF8006054</B>
121580 </TD>
121581 <TD width=10% BGCOLOR=#FBF5EF>
121582 <B>32</B>
121583 </TD>
121584 <TD width=10% BGCOLOR=#FBF5EF>
121585 <B>rw</B>
121586 </TD>
121587 <TD width=15% BGCOLOR=#FBF5EF>
121588 <B>0x00000000</B>
121589 </TD>
121590 <TD width=35% BGCOLOR=#FBF5EF>
121591 <B>--</B>
121592 </TD>
121593 </TR>
121594 </TABLE>
121595 <P>
121596 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
121597 <TR valign="top">
121598 <TD width=15% BGCOLOR=#C0FFC0>
121599 <B>Field Name</B>
121600 </TD>
121601 <TD width=15% BGCOLOR=#C0FFC0>
121602 <B>Bits</B>
121603 </TD>
121604 <TD width=10% BGCOLOR=#C0FFC0>
121605 <B>Mask</B>
121606 </TD>
121607 <TD width=10% BGCOLOR=#C0FFC0>
121608 <B>Value</B>
121609 </TD>
121610 <TD width=15% BGCOLOR=#C0FFC0>
121611 <B>Shifted Value</B>
121612 </TD>
121613 <TD width=35% BGCOLOR=#C0FFC0>
121614 <B>Description</B>
121615 </TD>
121616 </TR>
121617 <TR valign="top">
121618 <TD width=15% BGCOLOR=#FBF5EF>
121619 <B>ddrc_reg_operating_mode</B>
121620 </TD>
121621 <TD width=15% BGCOLOR=#FBF5EF>
121622 <B>2:0</B>
121623 </TD>
121624 <TD width=10% BGCOLOR=#FBF5EF>
121625 <B>7</B>
121626 </TD>
121627 <TD width=10% BGCOLOR=#FBF5EF>
121628 <B>1</B>
121629 </TD>
121630 <TD width=15% BGCOLOR=#FBF5EF>
121631 <B>1</B>
121632 </TD>
121633 <TD width=35% BGCOLOR=#FBF5EF>
121634 <B>Gives the status of the controller. 0 = DDRC Init 1 = Normal operation 2 = Power-down mode 3 = Self-refresh mode 4 and above = deep power down mode (LPDDR2 only)</B>
121635 </TD>
121636 </TR>
121637 <TR valign="top">
121638 <TD width=15% BGCOLOR=#C0C0C0>
121639 <B>mode_sts_reg@0XF8006054</B>
121640 </TD>
121641 <TD width=15% BGCOLOR=#C0C0C0>
121642 <B>31:0</B>
121643 </TD>
121644 <TD width=10% BGCOLOR=#C0C0C0>
121645 <B>7</B>
121646 </TD>
121647 <TD width=10% BGCOLOR=#C0C0C0>
121648 <B></B>
121649 </TD>
121650 <TD width=15% BGCOLOR=#C0C0C0>
121651 <B>1</B>
121652 </TD>
121653 <TD width=35% BGCOLOR=#C0C0C0>
121654 <B>tobe</B>
121655 </TD>
121656 </TR>
121657 </TABLE>
121658 <P>
121659 </TABLE>
121660 <P>
121661 <H2><a name="ps7_mio_init_data_1_0">ps7_mio_init_data_1_0</a></H2>
121662 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
121663 <TR valign="top">
121664 <TD width=15% BGCOLOR=#FFC0FF>
121665 <B>Register Name</B>
121666 </TD>
121667 <TD width=15% BGCOLOR=#FFC0FF>
121668 <B>Address</B>
121669 </TD>
121670 <TD width=10% BGCOLOR=#FFC0FF>
121671 <B>Width</B>
121672 </TD>
121673 <TD width=10% BGCOLOR=#FFC0FF>
121674 <B>Type</B>
121675 </TD>
121676 <TD width=15% BGCOLOR=#FFC0FF>
121677 <B>Reset Value</B>
121678 </TD>
121679 <TD width=35% BGCOLOR=#FFC0FF>
121680 <B>Description</B>
121681 </TD>
121682 </TR>
121683 <TR valign="top">
121684 <TD width=15% BGCOLOR=#FBF5EF>
121685 <A href="#SLCR_UNLOCK">
121686 SLCR_UNLOCK
121687 </A>
121688 </TD>
121689 <TD width=15% BGCOLOR=#FBF5EF>
121690 <B>0XF8000008</B>
121691 </TD>
121692 <TD width=10% BGCOLOR=#FBF5EF>
121693 <B>32</B>
121694 </TD>
121695 <TD width=10% BGCOLOR=#FBF5EF>
121696 <B>WO</B>
121697 </TD>
121698 <TD width=15% BGCOLOR=#FBF5EF>
121699 <B>0x000000</B>
121700 </TD>
121701 <TD width=35% BGCOLOR=#FBF5EF>
121702 <B>SLCR Write Protection Unlock</B>
121703 </TD>
121704 </TR>
121705 <TR valign="top">
121706 <TD width=15% BGCOLOR=#FBF5EF>
121707 <A href="#GPIOB_CTRL">
121708 GPIOB_CTRL
121709 </A>
121710 </TD>
121711 <TD width=15% BGCOLOR=#FBF5EF>
121712 <B>0XF8000B00</B>
121713 </TD>
121714 <TD width=10% BGCOLOR=#FBF5EF>
121715 <B>32</B>
121716 </TD>
121717 <TD width=10% BGCOLOR=#FBF5EF>
121718 <B>RW</B>
121719 </TD>
121720 <TD width=15% BGCOLOR=#FBF5EF>
121721 <B>0x000000</B>
121722 </TD>
121723 <TD width=35% BGCOLOR=#FBF5EF>
121724 <B>GPIOB control</B>
121725 </TD>
121726 </TR>
121727 <TR valign="top">
121728 <TD width=15% BGCOLOR=#FBF5EF>
121729 <A href="#DDRIOB_ADDR0">
121730 DDRIOB_ADDR0
121731 </A>
121732 </TD>
121733 <TD width=15% BGCOLOR=#FBF5EF>
121734 <B>0XF8000B40</B>
121735 </TD>
121736 <TD width=10% BGCOLOR=#FBF5EF>
121737 <B>32</B>
121738 </TD>
121739 <TD width=10% BGCOLOR=#FBF5EF>
121740 <B>RW</B>
121741 </TD>
121742 <TD width=15% BGCOLOR=#FBF5EF>
121743 <B>0x000000</B>
121744 </TD>
121745 <TD width=35% BGCOLOR=#FBF5EF>
121746 <B>DDRIOB Address 0 Configuartion Register</B>
121747 </TD>
121748 </TR>
121749 <TR valign="top">
121750 <TD width=15% BGCOLOR=#FBF5EF>
121751 <A href="#DDRIOB_ADDR1">
121752 DDRIOB_ADDR1
121753 </A>
121754 </TD>
121755 <TD width=15% BGCOLOR=#FBF5EF>
121756 <B>0XF8000B44</B>
121757 </TD>
121758 <TD width=10% BGCOLOR=#FBF5EF>
121759 <B>32</B>
121760 </TD>
121761 <TD width=10% BGCOLOR=#FBF5EF>
121762 <B>RW</B>
121763 </TD>
121764 <TD width=15% BGCOLOR=#FBF5EF>
121765 <B>0x000000</B>
121766 </TD>
121767 <TD width=35% BGCOLOR=#FBF5EF>
121768 <B>DDRIOB Address 1 Configuration Register</B>
121769 </TD>
121770 </TR>
121771 <TR valign="top">
121772 <TD width=15% BGCOLOR=#FBF5EF>
121773 <A href="#DDRIOB_DATA0">
121774 DDRIOB_DATA0
121775 </A>
121776 </TD>
121777 <TD width=15% BGCOLOR=#FBF5EF>
121778 <B>0XF8000B48</B>
121779 </TD>
121780 <TD width=10% BGCOLOR=#FBF5EF>
121781 <B>32</B>
121782 </TD>
121783 <TD width=10% BGCOLOR=#FBF5EF>
121784 <B>RW</B>
121785 </TD>
121786 <TD width=15% BGCOLOR=#FBF5EF>
121787 <B>0x000000</B>
121788 </TD>
121789 <TD width=35% BGCOLOR=#FBF5EF>
121790 <B>DDRIOB Data 0 Configuration Register</B>
121791 </TD>
121792 </TR>
121793 <TR valign="top">
121794 <TD width=15% BGCOLOR=#FBF5EF>
121795 <A href="#DDRIOB_DATA1">
121796 DDRIOB_DATA1
121797 </A>
121798 </TD>
121799 <TD width=15% BGCOLOR=#FBF5EF>
121800 <B>0XF8000B4C</B>
121801 </TD>
121802 <TD width=10% BGCOLOR=#FBF5EF>
121803 <B>32</B>
121804 </TD>
121805 <TD width=10% BGCOLOR=#FBF5EF>
121806 <B>RW</B>
121807 </TD>
121808 <TD width=15% BGCOLOR=#FBF5EF>
121809 <B>0x000000</B>
121810 </TD>
121811 <TD width=35% BGCOLOR=#FBF5EF>
121812 <B>DDRIOB Data 1 Configuration Register</B>
121813 </TD>
121814 </TR>
121815 <TR valign="top">
121816 <TD width=15% BGCOLOR=#FBF5EF>
121817 <A href="#DDRIOB_DIFF0">
121818 DDRIOB_DIFF0
121819 </A>
121820 </TD>
121821 <TD width=15% BGCOLOR=#FBF5EF>
121822 <B>0XF8000B50</B>
121823 </TD>
121824 <TD width=10% BGCOLOR=#FBF5EF>
121825 <B>32</B>
121826 </TD>
121827 <TD width=10% BGCOLOR=#FBF5EF>
121828 <B>RW</B>
121829 </TD>
121830 <TD width=15% BGCOLOR=#FBF5EF>
121831 <B>0x000000</B>
121832 </TD>
121833 <TD width=35% BGCOLOR=#FBF5EF>
121834 <B>DDRIOB Differential DQS 0 Configuration Register</B>
121835 </TD>
121836 </TR>
121837 <TR valign="top">
121838 <TD width=15% BGCOLOR=#FBF5EF>
121839 <A href="#DDRIOB_DIFF1">
121840 DDRIOB_DIFF1
121841 </A>
121842 </TD>
121843 <TD width=15% BGCOLOR=#FBF5EF>
121844 <B>0XF8000B54</B>
121845 </TD>
121846 <TD width=10% BGCOLOR=#FBF5EF>
121847 <B>32</B>
121848 </TD>
121849 <TD width=10% BGCOLOR=#FBF5EF>
121850 <B>RW</B>
121851 </TD>
121852 <TD width=15% BGCOLOR=#FBF5EF>
121853 <B>0x000000</B>
121854 </TD>
121855 <TD width=35% BGCOLOR=#FBF5EF>
121856 <B>DDRIOB Differential DQS 1 Configuration Register</B>
121857 </TD>
121858 </TR>
121859 <TR valign="top">
121860 <TD width=15% BGCOLOR=#FBF5EF>
121861 <A href="#DDRIOB_CLOCK">
121862 DDRIOB_CLOCK
121863 </A>
121864 </TD>
121865 <TD width=15% BGCOLOR=#FBF5EF>
121866 <B>0XF8000B58</B>
121867 </TD>
121868 <TD width=10% BGCOLOR=#FBF5EF>
121869 <B>32</B>
121870 </TD>
121871 <TD width=10% BGCOLOR=#FBF5EF>
121872 <B>RW</B>
121873 </TD>
121874 <TD width=15% BGCOLOR=#FBF5EF>
121875 <B>0x000000</B>
121876 </TD>
121877 <TD width=35% BGCOLOR=#FBF5EF>
121878 <B>DDRIOB Differential Clock Configuration Register</B>
121879 </TD>
121880 </TR>
121881 <TR valign="top">
121882 <TD width=15% BGCOLOR=#FBF5EF>
121883 <A href="#DDRIOB_DRIVE_SLEW_ADDR">
121884 DDRIOB_DRIVE_SLEW_ADDR
121885 </A>
121886 </TD>
121887 <TD width=15% BGCOLOR=#FBF5EF>
121888 <B>0XF8000B5C</B>
121889 </TD>
121890 <TD width=10% BGCOLOR=#FBF5EF>
121891 <B>32</B>
121892 </TD>
121893 <TD width=10% BGCOLOR=#FBF5EF>
121894 <B>RW</B>
121895 </TD>
121896 <TD width=15% BGCOLOR=#FBF5EF>
121897 <B>0x000000</B>
121898 </TD>
121899 <TD width=35% BGCOLOR=#FBF5EF>
121900 <B>DDRIOB Drive Slew Address Register</B>
121901 </TD>
121902 </TR>
121903 <TR valign="top">
121904 <TD width=15% BGCOLOR=#FBF5EF>
121905 <A href="#DDRIOB_DRIVE_SLEW_DATA">
121906 DDRIOB_DRIVE_SLEW_DATA
121907 </A>
121908 </TD>
121909 <TD width=15% BGCOLOR=#FBF5EF>
121910 <B>0XF8000B60</B>
121911 </TD>
121912 <TD width=10% BGCOLOR=#FBF5EF>
121913 <B>32</B>
121914 </TD>
121915 <TD width=10% BGCOLOR=#FBF5EF>
121916 <B>RW</B>
121917 </TD>
121918 <TD width=15% BGCOLOR=#FBF5EF>
121919 <B>0x000000</B>
121920 </TD>
121921 <TD width=35% BGCOLOR=#FBF5EF>
121922 <B>DDRIOB Drive Slew Data Register</B>
121923 </TD>
121924 </TR>
121925 <TR valign="top">
121926 <TD width=15% BGCOLOR=#FBF5EF>
121927 <A href="#DDRIOB_DRIVE_SLEW_DIFF">
121928 DDRIOB_DRIVE_SLEW_DIFF
121929 </A>
121930 </TD>
121931 <TD width=15% BGCOLOR=#FBF5EF>
121932 <B>0XF8000B64</B>
121933 </TD>
121934 <TD width=10% BGCOLOR=#FBF5EF>
121935 <B>32</B>
121936 </TD>
121937 <TD width=10% BGCOLOR=#FBF5EF>
121938 <B>RW</B>
121939 </TD>
121940 <TD width=15% BGCOLOR=#FBF5EF>
121941 <B>0x000000</B>
121942 </TD>
121943 <TD width=35% BGCOLOR=#FBF5EF>
121944 <B>DDRIOB Drive Slew Differential Strobe Register</B>
121945 </TD>
121946 </TR>
121947 <TR valign="top">
121948 <TD width=15% BGCOLOR=#FBF5EF>
121949 <A href="#DDRIOB_DRIVE_SLEW_CLOCK">
121950 DDRIOB_DRIVE_SLEW_CLOCK
121951 </A>
121952 </TD>
121953 <TD width=15% BGCOLOR=#FBF5EF>
121954 <B>0XF8000B68</B>
121955 </TD>
121956 <TD width=10% BGCOLOR=#FBF5EF>
121957 <B>32</B>
121958 </TD>
121959 <TD width=10% BGCOLOR=#FBF5EF>
121960 <B>RW</B>
121961 </TD>
121962 <TD width=15% BGCOLOR=#FBF5EF>
121963 <B>0x000000</B>
121964 </TD>
121965 <TD width=35% BGCOLOR=#FBF5EF>
121966 <B>DDRIOB Drive Slew Clcok Register</B>
121967 </TD>
121968 </TR>
121969 <TR valign="top">
121970 <TD width=15% BGCOLOR=#FBF5EF>
121971 <A href="#DDRIOB_DDR_CTRL">
121972 DDRIOB_DDR_CTRL
121973 </A>
121974 </TD>
121975 <TD width=15% BGCOLOR=#FBF5EF>
121976 <B>0XF8000B6C</B>
121977 </TD>
121978 <TD width=10% BGCOLOR=#FBF5EF>
121979 <B>32</B>
121980 </TD>
121981 <TD width=10% BGCOLOR=#FBF5EF>
121982 <B>RW</B>
121983 </TD>
121984 <TD width=15% BGCOLOR=#FBF5EF>
121985 <B>0x000000</B>
121986 </TD>
121987 <TD width=35% BGCOLOR=#FBF5EF>
121988 <B>DDRIOB DDR Control Register</B>
121989 </TD>
121990 </TR>
121991 <TR valign="top">
121992 <TD width=15% BGCOLOR=#FBF5EF>
121993 <A href="#DDRIOB_DCI_CTRL">
121994 DDRIOB_DCI_CTRL
121995 </A>
121996 </TD>
121997 <TD width=15% BGCOLOR=#FBF5EF>
121998 <B>0XF8000B70</B>
121999 </TD>
122000 <TD width=10% BGCOLOR=#FBF5EF>
122001 <B>32</B>
122002 </TD>
122003 <TD width=10% BGCOLOR=#FBF5EF>
122004 <B>RW</B>
122005 </TD>
122006 <TD width=15% BGCOLOR=#FBF5EF>
122007 <B>0x000000</B>
122008 </TD>
122009 <TD width=35% BGCOLOR=#FBF5EF>
122010 <B>DDRIOB DCI configuration</B>
122011 </TD>
122012 </TR>
122013 <TR valign="top">
122014 <TD width=15% BGCOLOR=#FBF5EF>
122015 <A href="#DDRIOB_DCI_CTRL">
122016 DDRIOB_DCI_CTRL
122017 </A>
122018 </TD>
122019 <TD width=15% BGCOLOR=#FBF5EF>
122020 <B>0XF8000B70</B>
122021 </TD>
122022 <TD width=10% BGCOLOR=#FBF5EF>
122023 <B>32</B>
122024 </TD>
122025 <TD width=10% BGCOLOR=#FBF5EF>
122026 <B>RW</B>
122027 </TD>
122028 <TD width=15% BGCOLOR=#FBF5EF>
122029 <B>0x000000</B>
122030 </TD>
122031 <TD width=35% BGCOLOR=#FBF5EF>
122032 <B>DDRIOB DCI configuration</B>
122033 </TD>
122034 </TR>
122035 <TR valign="top">
122036 <TD width=15% BGCOLOR=#FBF5EF>
122037 <A href="#DDRIOB_DCI_CTRL">
122038 DDRIOB_DCI_CTRL
122039 </A>
122040 </TD>
122041 <TD width=15% BGCOLOR=#FBF5EF>
122042 <B>0XF8000B70</B>
122043 </TD>
122044 <TD width=10% BGCOLOR=#FBF5EF>
122045 <B>32</B>
122046 </TD>
122047 <TD width=10% BGCOLOR=#FBF5EF>
122048 <B>RW</B>
122049 </TD>
122050 <TD width=15% BGCOLOR=#FBF5EF>
122051 <B>0x000000</B>
122052 </TD>
122053 <TD width=35% BGCOLOR=#FBF5EF>
122054 <B>DDRIOB DCI configuration</B>
122055 </TD>
122056 </TR>
122057 <TR valign="top">
122058 <TD width=15% BGCOLOR=#FBF5EF>
122059 <A href="#MIO_PIN_00">
122060 MIO_PIN_00
122061 </A>
122062 </TD>
122063 <TD width=15% BGCOLOR=#FBF5EF>
122064 <B>0XF8000700</B>
122065 </TD>
122066 <TD width=10% BGCOLOR=#FBF5EF>
122067 <B>32</B>
122068 </TD>
122069 <TD width=10% BGCOLOR=#FBF5EF>
122070 <B>RW</B>
122071 </TD>
122072 <TD width=15% BGCOLOR=#FBF5EF>
122073 <B>0x000000</B>
122074 </TD>
122075 <TD width=35% BGCOLOR=#FBF5EF>
122076 <B>MIO Control for Pin 0</B>
122077 </TD>
122078 </TR>
122079 <TR valign="top">
122080 <TD width=15% BGCOLOR=#FBF5EF>
122081 <A href="#MIO_PIN_01">
122082 MIO_PIN_01
122083 </A>
122084 </TD>
122085 <TD width=15% BGCOLOR=#FBF5EF>
122086 <B>0XF8000704</B>
122087 </TD>
122088 <TD width=10% BGCOLOR=#FBF5EF>
122089 <B>32</B>
122090 </TD>
122091 <TD width=10% BGCOLOR=#FBF5EF>
122092 <B>RW</B>
122093 </TD>
122094 <TD width=15% BGCOLOR=#FBF5EF>
122095 <B>0x000000</B>
122096 </TD>
122097 <TD width=35% BGCOLOR=#FBF5EF>
122098 <B>MIO Control for Pin 1</B>
122099 </TD>
122100 </TR>
122101 <TR valign="top">
122102 <TD width=15% BGCOLOR=#FBF5EF>
122103 <A href="#MIO_PIN_02">
122104 MIO_PIN_02
122105 </A>
122106 </TD>
122107 <TD width=15% BGCOLOR=#FBF5EF>
122108 <B>0XF8000708</B>
122109 </TD>
122110 <TD width=10% BGCOLOR=#FBF5EF>
122111 <B>32</B>
122112 </TD>
122113 <TD width=10% BGCOLOR=#FBF5EF>
122114 <B>RW</B>
122115 </TD>
122116 <TD width=15% BGCOLOR=#FBF5EF>
122117 <B>0x000000</B>
122118 </TD>
122119 <TD width=35% BGCOLOR=#FBF5EF>
122120 <B>MIO Control for Pin 2</B>
122121 </TD>
122122 </TR>
122123 <TR valign="top">
122124 <TD width=15% BGCOLOR=#FBF5EF>
122125 <A href="#MIO_PIN_03">
122126 MIO_PIN_03
122127 </A>
122128 </TD>
122129 <TD width=15% BGCOLOR=#FBF5EF>
122130 <B>0XF800070C</B>
122131 </TD>
122132 <TD width=10% BGCOLOR=#FBF5EF>
122133 <B>32</B>
122134 </TD>
122135 <TD width=10% BGCOLOR=#FBF5EF>
122136 <B>RW</B>
122137 </TD>
122138 <TD width=15% BGCOLOR=#FBF5EF>
122139 <B>0x000000</B>
122140 </TD>
122141 <TD width=35% BGCOLOR=#FBF5EF>
122142 <B>MIO Control for Pin 3</B>
122143 </TD>
122144 </TR>
122145 <TR valign="top">
122146 <TD width=15% BGCOLOR=#FBF5EF>
122147 <A href="#MIO_PIN_04">
122148 MIO_PIN_04
122149 </A>
122150 </TD>
122151 <TD width=15% BGCOLOR=#FBF5EF>
122152 <B>0XF8000710</B>
122153 </TD>
122154 <TD width=10% BGCOLOR=#FBF5EF>
122155 <B>32</B>
122156 </TD>
122157 <TD width=10% BGCOLOR=#FBF5EF>
122158 <B>RW</B>
122159 </TD>
122160 <TD width=15% BGCOLOR=#FBF5EF>
122161 <B>0x000000</B>
122162 </TD>
122163 <TD width=35% BGCOLOR=#FBF5EF>
122164 <B>MIO Control for Pin 4</B>
122165 </TD>
122166 </TR>
122167 <TR valign="top">
122168 <TD width=15% BGCOLOR=#FBF5EF>
122169 <A href="#MIO_PIN_05">
122170 MIO_PIN_05
122171 </A>
122172 </TD>
122173 <TD width=15% BGCOLOR=#FBF5EF>
122174 <B>0XF8000714</B>
122175 </TD>
122176 <TD width=10% BGCOLOR=#FBF5EF>
122177 <B>32</B>
122178 </TD>
122179 <TD width=10% BGCOLOR=#FBF5EF>
122180 <B>RW</B>
122181 </TD>
122182 <TD width=15% BGCOLOR=#FBF5EF>
122183 <B>0x000000</B>
122184 </TD>
122185 <TD width=35% BGCOLOR=#FBF5EF>
122186 <B>MIO Control for Pin 5</B>
122187 </TD>
122188 </TR>
122189 <TR valign="top">
122190 <TD width=15% BGCOLOR=#FBF5EF>
122191 <A href="#MIO_PIN_06">
122192 MIO_PIN_06
122193 </A>
122194 </TD>
122195 <TD width=15% BGCOLOR=#FBF5EF>
122196 <B>0XF8000718</B>
122197 </TD>
122198 <TD width=10% BGCOLOR=#FBF5EF>
122199 <B>32</B>
122200 </TD>
122201 <TD width=10% BGCOLOR=#FBF5EF>
122202 <B>RW</B>
122203 </TD>
122204 <TD width=15% BGCOLOR=#FBF5EF>
122205 <B>0x000000</B>
122206 </TD>
122207 <TD width=35% BGCOLOR=#FBF5EF>
122208 <B>MIO Control for Pin 6</B>
122209 </TD>
122210 </TR>
122211 <TR valign="top">
122212 <TD width=15% BGCOLOR=#FBF5EF>
122213 <A href="#MIO_PIN_07">
122214 MIO_PIN_07
122215 </A>
122216 </TD>
122217 <TD width=15% BGCOLOR=#FBF5EF>
122218 <B>0XF800071C</B>
122219 </TD>
122220 <TD width=10% BGCOLOR=#FBF5EF>
122221 <B>32</B>
122222 </TD>
122223 <TD width=10% BGCOLOR=#FBF5EF>
122224 <B>RW</B>
122225 </TD>
122226 <TD width=15% BGCOLOR=#FBF5EF>
122227 <B>0x000000</B>
122228 </TD>
122229 <TD width=35% BGCOLOR=#FBF5EF>
122230 <B>MIO Control for Pin 7</B>
122231 </TD>
122232 </TR>
122233 <TR valign="top">
122234 <TD width=15% BGCOLOR=#FBF5EF>
122235 <A href="#MIO_PIN_08">
122236 MIO_PIN_08
122237 </A>
122238 </TD>
122239 <TD width=15% BGCOLOR=#FBF5EF>
122240 <B>0XF8000720</B>
122241 </TD>
122242 <TD width=10% BGCOLOR=#FBF5EF>
122243 <B>32</B>
122244 </TD>
122245 <TD width=10% BGCOLOR=#FBF5EF>
122246 <B>RW</B>
122247 </TD>
122248 <TD width=15% BGCOLOR=#FBF5EF>
122249 <B>0x000000</B>
122250 </TD>
122251 <TD width=35% BGCOLOR=#FBF5EF>
122252 <B>MIO Control for Pin 8</B>
122253 </TD>
122254 </TR>
122255 <TR valign="top">
122256 <TD width=15% BGCOLOR=#FBF5EF>
122257 <A href="#MIO_PIN_09">
122258 MIO_PIN_09
122259 </A>
122260 </TD>
122261 <TD width=15% BGCOLOR=#FBF5EF>
122262 <B>0XF8000724</B>
122263 </TD>
122264 <TD width=10% BGCOLOR=#FBF5EF>
122265 <B>32</B>
122266 </TD>
122267 <TD width=10% BGCOLOR=#FBF5EF>
122268 <B>RW</B>
122269 </TD>
122270 <TD width=15% BGCOLOR=#FBF5EF>
122271 <B>0x000000</B>
122272 </TD>
122273 <TD width=35% BGCOLOR=#FBF5EF>
122274 <B>MIO Control for Pin 9</B>
122275 </TD>
122276 </TR>
122277 <TR valign="top">
122278 <TD width=15% BGCOLOR=#FBF5EF>
122279 <A href="#MIO_PIN_10">
122280 MIO_PIN_10
122281 </A>
122282 </TD>
122283 <TD width=15% BGCOLOR=#FBF5EF>
122284 <B>0XF8000728</B>
122285 </TD>
122286 <TD width=10% BGCOLOR=#FBF5EF>
122287 <B>32</B>
122288 </TD>
122289 <TD width=10% BGCOLOR=#FBF5EF>
122290 <B>RW</B>
122291 </TD>
122292 <TD width=15% BGCOLOR=#FBF5EF>
122293 <B>0x000000</B>
122294 </TD>
122295 <TD width=35% BGCOLOR=#FBF5EF>
122296 <B>MIO Control for Pin 10</B>
122297 </TD>
122298 </TR>
122299 <TR valign="top">
122300 <TD width=15% BGCOLOR=#FBF5EF>
122301 <A href="#MIO_PIN_11">
122302 MIO_PIN_11
122303 </A>
122304 </TD>
122305 <TD width=15% BGCOLOR=#FBF5EF>
122306 <B>0XF800072C</B>
122307 </TD>
122308 <TD width=10% BGCOLOR=#FBF5EF>
122309 <B>32</B>
122310 </TD>
122311 <TD width=10% BGCOLOR=#FBF5EF>
122312 <B>RW</B>
122313 </TD>
122314 <TD width=15% BGCOLOR=#FBF5EF>
122315 <B>0x000000</B>
122316 </TD>
122317 <TD width=35% BGCOLOR=#FBF5EF>
122318 <B>MIO Control for Pin 11</B>
122319 </TD>
122320 </TR>
122321 <TR valign="top">
122322 <TD width=15% BGCOLOR=#FBF5EF>
122323 <A href="#MIO_PIN_12">
122324 MIO_PIN_12
122325 </A>
122326 </TD>
122327 <TD width=15% BGCOLOR=#FBF5EF>
122328 <B>0XF8000730</B>
122329 </TD>
122330 <TD width=10% BGCOLOR=#FBF5EF>
122331 <B>32</B>
122332 </TD>
122333 <TD width=10% BGCOLOR=#FBF5EF>
122334 <B>RW</B>
122335 </TD>
122336 <TD width=15% BGCOLOR=#FBF5EF>
122337 <B>0x000000</B>
122338 </TD>
122339 <TD width=35% BGCOLOR=#FBF5EF>
122340 <B>MIO Control for Pin 12</B>
122341 </TD>
122342 </TR>
122343 <TR valign="top">
122344 <TD width=15% BGCOLOR=#FBF5EF>
122345 <A href="#MIO_PIN_13">
122346 MIO_PIN_13
122347 </A>
122348 </TD>
122349 <TD width=15% BGCOLOR=#FBF5EF>
122350 <B>0XF8000734</B>
122351 </TD>
122352 <TD width=10% BGCOLOR=#FBF5EF>
122353 <B>32</B>
122354 </TD>
122355 <TD width=10% BGCOLOR=#FBF5EF>
122356 <B>RW</B>
122357 </TD>
122358 <TD width=15% BGCOLOR=#FBF5EF>
122359 <B>0x000000</B>
122360 </TD>
122361 <TD width=35% BGCOLOR=#FBF5EF>
122362 <B>MIO Control for Pin 13</B>
122363 </TD>
122364 </TR>
122365 <TR valign="top">
122366 <TD width=15% BGCOLOR=#FBF5EF>
122367 <A href="#MIO_PIN_14">
122368 MIO_PIN_14
122369 </A>
122370 </TD>
122371 <TD width=15% BGCOLOR=#FBF5EF>
122372 <B>0XF8000738</B>
122373 </TD>
122374 <TD width=10% BGCOLOR=#FBF5EF>
122375 <B>32</B>
122376 </TD>
122377 <TD width=10% BGCOLOR=#FBF5EF>
122378 <B>RW</B>
122379 </TD>
122380 <TD width=15% BGCOLOR=#FBF5EF>
122381 <B>0x000000</B>
122382 </TD>
122383 <TD width=35% BGCOLOR=#FBF5EF>
122384 <B>MIO Control for Pin 14</B>
122385 </TD>
122386 </TR>
122387 <TR valign="top">
122388 <TD width=15% BGCOLOR=#FBF5EF>
122389 <A href="#MIO_PIN_15">
122390 MIO_PIN_15
122391 </A>
122392 </TD>
122393 <TD width=15% BGCOLOR=#FBF5EF>
122394 <B>0XF800073C</B>
122395 </TD>
122396 <TD width=10% BGCOLOR=#FBF5EF>
122397 <B>32</B>
122398 </TD>
122399 <TD width=10% BGCOLOR=#FBF5EF>
122400 <B>RW</B>
122401 </TD>
122402 <TD width=15% BGCOLOR=#FBF5EF>
122403 <B>0x000000</B>
122404 </TD>
122405 <TD width=35% BGCOLOR=#FBF5EF>
122406 <B>MIO Control for Pin 15</B>
122407 </TD>
122408 </TR>
122409 <TR valign="top">
122410 <TD width=15% BGCOLOR=#FBF5EF>
122411 <A href="#MIO_PIN_16">
122412 MIO_PIN_16
122413 </A>
122414 </TD>
122415 <TD width=15% BGCOLOR=#FBF5EF>
122416 <B>0XF8000740</B>
122417 </TD>
122418 <TD width=10% BGCOLOR=#FBF5EF>
122419 <B>32</B>
122420 </TD>
122421 <TD width=10% BGCOLOR=#FBF5EF>
122422 <B>RW</B>
122423 </TD>
122424 <TD width=15% BGCOLOR=#FBF5EF>
122425 <B>0x000000</B>
122426 </TD>
122427 <TD width=35% BGCOLOR=#FBF5EF>
122428 <B>MIO Control for Pin 16</B>
122429 </TD>
122430 </TR>
122431 <TR valign="top">
122432 <TD width=15% BGCOLOR=#FBF5EF>
122433 <A href="#MIO_PIN_17">
122434 MIO_PIN_17
122435 </A>
122436 </TD>
122437 <TD width=15% BGCOLOR=#FBF5EF>
122438 <B>0XF8000744</B>
122439 </TD>
122440 <TD width=10% BGCOLOR=#FBF5EF>
122441 <B>32</B>
122442 </TD>
122443 <TD width=10% BGCOLOR=#FBF5EF>
122444 <B>RW</B>
122445 </TD>
122446 <TD width=15% BGCOLOR=#FBF5EF>
122447 <B>0x000000</B>
122448 </TD>
122449 <TD width=35% BGCOLOR=#FBF5EF>
122450 <B>MIO Control for Pin 17</B>
122451 </TD>
122452 </TR>
122453 <TR valign="top">
122454 <TD width=15% BGCOLOR=#FBF5EF>
122455 <A href="#MIO_PIN_18">
122456 MIO_PIN_18
122457 </A>
122458 </TD>
122459 <TD width=15% BGCOLOR=#FBF5EF>
122460 <B>0XF8000748</B>
122461 </TD>
122462 <TD width=10% BGCOLOR=#FBF5EF>
122463 <B>32</B>
122464 </TD>
122465 <TD width=10% BGCOLOR=#FBF5EF>
122466 <B>RW</B>
122467 </TD>
122468 <TD width=15% BGCOLOR=#FBF5EF>
122469 <B>0x000000</B>
122470 </TD>
122471 <TD width=35% BGCOLOR=#FBF5EF>
122472 <B>MIO Control for Pin 18</B>
122473 </TD>
122474 </TR>
122475 <TR valign="top">
122476 <TD width=15% BGCOLOR=#FBF5EF>
122477 <A href="#MIO_PIN_19">
122478 MIO_PIN_19
122479 </A>
122480 </TD>
122481 <TD width=15% BGCOLOR=#FBF5EF>
122482 <B>0XF800074C</B>
122483 </TD>
122484 <TD width=10% BGCOLOR=#FBF5EF>
122485 <B>32</B>
122486 </TD>
122487 <TD width=10% BGCOLOR=#FBF5EF>
122488 <B>RW</B>
122489 </TD>
122490 <TD width=15% BGCOLOR=#FBF5EF>
122491 <B>0x000000</B>
122492 </TD>
122493 <TD width=35% BGCOLOR=#FBF5EF>
122494 <B>MIO Control for Pin 19</B>
122495 </TD>
122496 </TR>
122497 <TR valign="top">
122498 <TD width=15% BGCOLOR=#FBF5EF>
122499 <A href="#MIO_PIN_20">
122500 MIO_PIN_20
122501 </A>
122502 </TD>
122503 <TD width=15% BGCOLOR=#FBF5EF>
122504 <B>0XF8000750</B>
122505 </TD>
122506 <TD width=10% BGCOLOR=#FBF5EF>
122507 <B>32</B>
122508 </TD>
122509 <TD width=10% BGCOLOR=#FBF5EF>
122510 <B>RW</B>
122511 </TD>
122512 <TD width=15% BGCOLOR=#FBF5EF>
122513 <B>0x000000</B>
122514 </TD>
122515 <TD width=35% BGCOLOR=#FBF5EF>
122516 <B>MIO Control for Pin 20</B>
122517 </TD>
122518 </TR>
122519 <TR valign="top">
122520 <TD width=15% BGCOLOR=#FBF5EF>
122521 <A href="#MIO_PIN_21">
122522 MIO_PIN_21
122523 </A>
122524 </TD>
122525 <TD width=15% BGCOLOR=#FBF5EF>
122526 <B>0XF8000754</B>
122527 </TD>
122528 <TD width=10% BGCOLOR=#FBF5EF>
122529 <B>32</B>
122530 </TD>
122531 <TD width=10% BGCOLOR=#FBF5EF>
122532 <B>RW</B>
122533 </TD>
122534 <TD width=15% BGCOLOR=#FBF5EF>
122535 <B>0x000000</B>
122536 </TD>
122537 <TD width=35% BGCOLOR=#FBF5EF>
122538 <B>MIO Control for Pin 21</B>
122539 </TD>
122540 </TR>
122541 <TR valign="top">
122542 <TD width=15% BGCOLOR=#FBF5EF>
122543 <A href="#MIO_PIN_22">
122544 MIO_PIN_22
122545 </A>
122546 </TD>
122547 <TD width=15% BGCOLOR=#FBF5EF>
122548 <B>0XF8000758</B>
122549 </TD>
122550 <TD width=10% BGCOLOR=#FBF5EF>
122551 <B>32</B>
122552 </TD>
122553 <TD width=10% BGCOLOR=#FBF5EF>
122554 <B>RW</B>
122555 </TD>
122556 <TD width=15% BGCOLOR=#FBF5EF>
122557 <B>0x000000</B>
122558 </TD>
122559 <TD width=35% BGCOLOR=#FBF5EF>
122560 <B>MIO Control for Pin 22</B>
122561 </TD>
122562 </TR>
122563 <TR valign="top">
122564 <TD width=15% BGCOLOR=#FBF5EF>
122565 <A href="#MIO_PIN_23">
122566 MIO_PIN_23
122567 </A>
122568 </TD>
122569 <TD width=15% BGCOLOR=#FBF5EF>
122570 <B>0XF800075C</B>
122571 </TD>
122572 <TD width=10% BGCOLOR=#FBF5EF>
122573 <B>32</B>
122574 </TD>
122575 <TD width=10% BGCOLOR=#FBF5EF>
122576 <B>RW</B>
122577 </TD>
122578 <TD width=15% BGCOLOR=#FBF5EF>
122579 <B>0x000000</B>
122580 </TD>
122581 <TD width=35% BGCOLOR=#FBF5EF>
122582 <B>MIO Control for Pin 23</B>
122583 </TD>
122584 </TR>
122585 <TR valign="top">
122586 <TD width=15% BGCOLOR=#FBF5EF>
122587 <A href="#MIO_PIN_24">
122588 MIO_PIN_24
122589 </A>
122590 </TD>
122591 <TD width=15% BGCOLOR=#FBF5EF>
122592 <B>0XF8000760</B>
122593 </TD>
122594 <TD width=10% BGCOLOR=#FBF5EF>
122595 <B>32</B>
122596 </TD>
122597 <TD width=10% BGCOLOR=#FBF5EF>
122598 <B>RW</B>
122599 </TD>
122600 <TD width=15% BGCOLOR=#FBF5EF>
122601 <B>0x000000</B>
122602 </TD>
122603 <TD width=35% BGCOLOR=#FBF5EF>
122604 <B>MIO Control for Pin 24</B>
122605 </TD>
122606 </TR>
122607 <TR valign="top">
122608 <TD width=15% BGCOLOR=#FBF5EF>
122609 <A href="#MIO_PIN_25">
122610 MIO_PIN_25
122611 </A>
122612 </TD>
122613 <TD width=15% BGCOLOR=#FBF5EF>
122614 <B>0XF8000764</B>
122615 </TD>
122616 <TD width=10% BGCOLOR=#FBF5EF>
122617 <B>32</B>
122618 </TD>
122619 <TD width=10% BGCOLOR=#FBF5EF>
122620 <B>RW</B>
122621 </TD>
122622 <TD width=15% BGCOLOR=#FBF5EF>
122623 <B>0x000000</B>
122624 </TD>
122625 <TD width=35% BGCOLOR=#FBF5EF>
122626 <B>MIO Control for Pin 25</B>
122627 </TD>
122628 </TR>
122629 <TR valign="top">
122630 <TD width=15% BGCOLOR=#FBF5EF>
122631 <A href="#MIO_PIN_26">
122632 MIO_PIN_26
122633 </A>
122634 </TD>
122635 <TD width=15% BGCOLOR=#FBF5EF>
122636 <B>0XF8000768</B>
122637 </TD>
122638 <TD width=10% BGCOLOR=#FBF5EF>
122639 <B>32</B>
122640 </TD>
122641 <TD width=10% BGCOLOR=#FBF5EF>
122642 <B>RW</B>
122643 </TD>
122644 <TD width=15% BGCOLOR=#FBF5EF>
122645 <B>0x000000</B>
122646 </TD>
122647 <TD width=35% BGCOLOR=#FBF5EF>
122648 <B>MIO Control for Pin 26</B>
122649 </TD>
122650 </TR>
122651 <TR valign="top">
122652 <TD width=15% BGCOLOR=#FBF5EF>
122653 <A href="#MIO_PIN_27">
122654 MIO_PIN_27
122655 </A>
122656 </TD>
122657 <TD width=15% BGCOLOR=#FBF5EF>
122658 <B>0XF800076C</B>
122659 </TD>
122660 <TD width=10% BGCOLOR=#FBF5EF>
122661 <B>32</B>
122662 </TD>
122663 <TD width=10% BGCOLOR=#FBF5EF>
122664 <B>RW</B>
122665 </TD>
122666 <TD width=15% BGCOLOR=#FBF5EF>
122667 <B>0x000000</B>
122668 </TD>
122669 <TD width=35% BGCOLOR=#FBF5EF>
122670 <B>MIO Control for Pin 27</B>
122671 </TD>
122672 </TR>
122673 <TR valign="top">
122674 <TD width=15% BGCOLOR=#FBF5EF>
122675 <A href="#MIO_PIN_28">
122676 MIO_PIN_28
122677 </A>
122678 </TD>
122679 <TD width=15% BGCOLOR=#FBF5EF>
122680 <B>0XF8000770</B>
122681 </TD>
122682 <TD width=10% BGCOLOR=#FBF5EF>
122683 <B>32</B>
122684 </TD>
122685 <TD width=10% BGCOLOR=#FBF5EF>
122686 <B>RW</B>
122687 </TD>
122688 <TD width=15% BGCOLOR=#FBF5EF>
122689 <B>0x000000</B>
122690 </TD>
122691 <TD width=35% BGCOLOR=#FBF5EF>
122692 <B>MIO Control for Pin 28</B>
122693 </TD>
122694 </TR>
122695 <TR valign="top">
122696 <TD width=15% BGCOLOR=#FBF5EF>
122697 <A href="#MIO_PIN_29">
122698 MIO_PIN_29
122699 </A>
122700 </TD>
122701 <TD width=15% BGCOLOR=#FBF5EF>
122702 <B>0XF8000774</B>
122703 </TD>
122704 <TD width=10% BGCOLOR=#FBF5EF>
122705 <B>32</B>
122706 </TD>
122707 <TD width=10% BGCOLOR=#FBF5EF>
122708 <B>RW</B>
122709 </TD>
122710 <TD width=15% BGCOLOR=#FBF5EF>
122711 <B>0x000000</B>
122712 </TD>
122713 <TD width=35% BGCOLOR=#FBF5EF>
122714 <B>MIO Control for Pin 29</B>
122715 </TD>
122716 </TR>
122717 <TR valign="top">
122718 <TD width=15% BGCOLOR=#FBF5EF>
122719 <A href="#MIO_PIN_30">
122720 MIO_PIN_30
122721 </A>
122722 </TD>
122723 <TD width=15% BGCOLOR=#FBF5EF>
122724 <B>0XF8000778</B>
122725 </TD>
122726 <TD width=10% BGCOLOR=#FBF5EF>
122727 <B>32</B>
122728 </TD>
122729 <TD width=10% BGCOLOR=#FBF5EF>
122730 <B>RW</B>
122731 </TD>
122732 <TD width=15% BGCOLOR=#FBF5EF>
122733 <B>0x000000</B>
122734 </TD>
122735 <TD width=35% BGCOLOR=#FBF5EF>
122736 <B>MIO Control for Pin 30</B>
122737 </TD>
122738 </TR>
122739 <TR valign="top">
122740 <TD width=15% BGCOLOR=#FBF5EF>
122741 <A href="#MIO_PIN_31">
122742 MIO_PIN_31
122743 </A>
122744 </TD>
122745 <TD width=15% BGCOLOR=#FBF5EF>
122746 <B>0XF800077C</B>
122747 </TD>
122748 <TD width=10% BGCOLOR=#FBF5EF>
122749 <B>32</B>
122750 </TD>
122751 <TD width=10% BGCOLOR=#FBF5EF>
122752 <B>RW</B>
122753 </TD>
122754 <TD width=15% BGCOLOR=#FBF5EF>
122755 <B>0x000000</B>
122756 </TD>
122757 <TD width=35% BGCOLOR=#FBF5EF>
122758 <B>MIO Control for Pin 31</B>
122759 </TD>
122760 </TR>
122761 <TR valign="top">
122762 <TD width=15% BGCOLOR=#FBF5EF>
122763 <A href="#MIO_PIN_32">
122764 MIO_PIN_32
122765 </A>
122766 </TD>
122767 <TD width=15% BGCOLOR=#FBF5EF>
122768 <B>0XF8000780</B>
122769 </TD>
122770 <TD width=10% BGCOLOR=#FBF5EF>
122771 <B>32</B>
122772 </TD>
122773 <TD width=10% BGCOLOR=#FBF5EF>
122774 <B>RW</B>
122775 </TD>
122776 <TD width=15% BGCOLOR=#FBF5EF>
122777 <B>0x000000</B>
122778 </TD>
122779 <TD width=35% BGCOLOR=#FBF5EF>
122780 <B>MIO Control for Pin 32</B>
122781 </TD>
122782 </TR>
122783 <TR valign="top">
122784 <TD width=15% BGCOLOR=#FBF5EF>
122785 <A href="#MIO_PIN_33">
122786 MIO_PIN_33
122787 </A>
122788 </TD>
122789 <TD width=15% BGCOLOR=#FBF5EF>
122790 <B>0XF8000784</B>
122791 </TD>
122792 <TD width=10% BGCOLOR=#FBF5EF>
122793 <B>32</B>
122794 </TD>
122795 <TD width=10% BGCOLOR=#FBF5EF>
122796 <B>RW</B>
122797 </TD>
122798 <TD width=15% BGCOLOR=#FBF5EF>
122799 <B>0x000000</B>
122800 </TD>
122801 <TD width=35% BGCOLOR=#FBF5EF>
122802 <B>MIO Control for Pin 33</B>
122803 </TD>
122804 </TR>
122805 <TR valign="top">
122806 <TD width=15% BGCOLOR=#FBF5EF>
122807 <A href="#MIO_PIN_34">
122808 MIO_PIN_34
122809 </A>
122810 </TD>
122811 <TD width=15% BGCOLOR=#FBF5EF>
122812 <B>0XF8000788</B>
122813 </TD>
122814 <TD width=10% BGCOLOR=#FBF5EF>
122815 <B>32</B>
122816 </TD>
122817 <TD width=10% BGCOLOR=#FBF5EF>
122818 <B>RW</B>
122819 </TD>
122820 <TD width=15% BGCOLOR=#FBF5EF>
122821 <B>0x000000</B>
122822 </TD>
122823 <TD width=35% BGCOLOR=#FBF5EF>
122824 <B>MIO Control for Pin 34</B>
122825 </TD>
122826 </TR>
122827 <TR valign="top">
122828 <TD width=15% BGCOLOR=#FBF5EF>
122829 <A href="#MIO_PIN_35">
122830 MIO_PIN_35
122831 </A>
122832 </TD>
122833 <TD width=15% BGCOLOR=#FBF5EF>
122834 <B>0XF800078C</B>
122835 </TD>
122836 <TD width=10% BGCOLOR=#FBF5EF>
122837 <B>32</B>
122838 </TD>
122839 <TD width=10% BGCOLOR=#FBF5EF>
122840 <B>RW</B>
122841 </TD>
122842 <TD width=15% BGCOLOR=#FBF5EF>
122843 <B>0x000000</B>
122844 </TD>
122845 <TD width=35% BGCOLOR=#FBF5EF>
122846 <B>MIO Control for Pin 35</B>
122847 </TD>
122848 </TR>
122849 <TR valign="top">
122850 <TD width=15% BGCOLOR=#FBF5EF>
122851 <A href="#MIO_PIN_36">
122852 MIO_PIN_36
122853 </A>
122854 </TD>
122855 <TD width=15% BGCOLOR=#FBF5EF>
122856 <B>0XF8000790</B>
122857 </TD>
122858 <TD width=10% BGCOLOR=#FBF5EF>
122859 <B>32</B>
122860 </TD>
122861 <TD width=10% BGCOLOR=#FBF5EF>
122862 <B>RW</B>
122863 </TD>
122864 <TD width=15% BGCOLOR=#FBF5EF>
122865 <B>0x000000</B>
122866 </TD>
122867 <TD width=35% BGCOLOR=#FBF5EF>
122868 <B>MIO Control for Pin 36</B>
122869 </TD>
122870 </TR>
122871 <TR valign="top">
122872 <TD width=15% BGCOLOR=#FBF5EF>
122873 <A href="#MIO_PIN_37">
122874 MIO_PIN_37
122875 </A>
122876 </TD>
122877 <TD width=15% BGCOLOR=#FBF5EF>
122878 <B>0XF8000794</B>
122879 </TD>
122880 <TD width=10% BGCOLOR=#FBF5EF>
122881 <B>32</B>
122882 </TD>
122883 <TD width=10% BGCOLOR=#FBF5EF>
122884 <B>RW</B>
122885 </TD>
122886 <TD width=15% BGCOLOR=#FBF5EF>
122887 <B>0x000000</B>
122888 </TD>
122889 <TD width=35% BGCOLOR=#FBF5EF>
122890 <B>MIO Control for Pin 37</B>
122891 </TD>
122892 </TR>
122893 <TR valign="top">
122894 <TD width=15% BGCOLOR=#FBF5EF>
122895 <A href="#MIO_PIN_38">
122896 MIO_PIN_38
122897 </A>
122898 </TD>
122899 <TD width=15% BGCOLOR=#FBF5EF>
122900 <B>0XF8000798</B>
122901 </TD>
122902 <TD width=10% BGCOLOR=#FBF5EF>
122903 <B>32</B>
122904 </TD>
122905 <TD width=10% BGCOLOR=#FBF5EF>
122906 <B>RW</B>
122907 </TD>
122908 <TD width=15% BGCOLOR=#FBF5EF>
122909 <B>0x000000</B>
122910 </TD>
122911 <TD width=35% BGCOLOR=#FBF5EF>
122912 <B>MIO Control for Pin 38</B>
122913 </TD>
122914 </TR>
122915 <TR valign="top">
122916 <TD width=15% BGCOLOR=#FBF5EF>
122917 <A href="#MIO_PIN_39">
122918 MIO_PIN_39
122919 </A>
122920 </TD>
122921 <TD width=15% BGCOLOR=#FBF5EF>
122922 <B>0XF800079C</B>
122923 </TD>
122924 <TD width=10% BGCOLOR=#FBF5EF>
122925 <B>32</B>
122926 </TD>
122927 <TD width=10% BGCOLOR=#FBF5EF>
122928 <B>RW</B>
122929 </TD>
122930 <TD width=15% BGCOLOR=#FBF5EF>
122931 <B>0x000000</B>
122932 </TD>
122933 <TD width=35% BGCOLOR=#FBF5EF>
122934 <B>MIO Control for Pin 39</B>
122935 </TD>
122936 </TR>
122937 <TR valign="top">
122938 <TD width=15% BGCOLOR=#FBF5EF>
122939 <A href="#MIO_PIN_40">
122940 MIO_PIN_40
122941 </A>
122942 </TD>
122943 <TD width=15% BGCOLOR=#FBF5EF>
122944 <B>0XF80007A0</B>
122945 </TD>
122946 <TD width=10% BGCOLOR=#FBF5EF>
122947 <B>32</B>
122948 </TD>
122949 <TD width=10% BGCOLOR=#FBF5EF>
122950 <B>RW</B>
122951 </TD>
122952 <TD width=15% BGCOLOR=#FBF5EF>
122953 <B>0x000000</B>
122954 </TD>
122955 <TD width=35% BGCOLOR=#FBF5EF>
122956 <B>MIO Control for Pin 40</B>
122957 </TD>
122958 </TR>
122959 <TR valign="top">
122960 <TD width=15% BGCOLOR=#FBF5EF>
122961 <A href="#MIO_PIN_41">
122962 MIO_PIN_41
122963 </A>
122964 </TD>
122965 <TD width=15% BGCOLOR=#FBF5EF>
122966 <B>0XF80007A4</B>
122967 </TD>
122968 <TD width=10% BGCOLOR=#FBF5EF>
122969 <B>32</B>
122970 </TD>
122971 <TD width=10% BGCOLOR=#FBF5EF>
122972 <B>RW</B>
122973 </TD>
122974 <TD width=15% BGCOLOR=#FBF5EF>
122975 <B>0x000000</B>
122976 </TD>
122977 <TD width=35% BGCOLOR=#FBF5EF>
122978 <B>MIO Control for Pin 41</B>
122979 </TD>
122980 </TR>
122981 <TR valign="top">
122982 <TD width=15% BGCOLOR=#FBF5EF>
122983 <A href="#MIO_PIN_42">
122984 MIO_PIN_42
122985 </A>
122986 </TD>
122987 <TD width=15% BGCOLOR=#FBF5EF>
122988 <B>0XF80007A8</B>
122989 </TD>
122990 <TD width=10% BGCOLOR=#FBF5EF>
122991 <B>32</B>
122992 </TD>
122993 <TD width=10% BGCOLOR=#FBF5EF>
122994 <B>RW</B>
122995 </TD>
122996 <TD width=15% BGCOLOR=#FBF5EF>
122997 <B>0x000000</B>
122998 </TD>
122999 <TD width=35% BGCOLOR=#FBF5EF>
123000 <B>MIO Control for Pin 42</B>
123001 </TD>
123002 </TR>
123003 <TR valign="top">
123004 <TD width=15% BGCOLOR=#FBF5EF>
123005 <A href="#MIO_PIN_43">
123006 MIO_PIN_43
123007 </A>
123008 </TD>
123009 <TD width=15% BGCOLOR=#FBF5EF>
123010 <B>0XF80007AC</B>
123011 </TD>
123012 <TD width=10% BGCOLOR=#FBF5EF>
123013 <B>32</B>
123014 </TD>
123015 <TD width=10% BGCOLOR=#FBF5EF>
123016 <B>RW</B>
123017 </TD>
123018 <TD width=15% BGCOLOR=#FBF5EF>
123019 <B>0x000000</B>
123020 </TD>
123021 <TD width=35% BGCOLOR=#FBF5EF>
123022 <B>MIO Control for Pin 43</B>
123023 </TD>
123024 </TR>
123025 <TR valign="top">
123026 <TD width=15% BGCOLOR=#FBF5EF>
123027 <A href="#MIO_PIN_44">
123028 MIO_PIN_44
123029 </A>
123030 </TD>
123031 <TD width=15% BGCOLOR=#FBF5EF>
123032 <B>0XF80007B0</B>
123033 </TD>
123034 <TD width=10% BGCOLOR=#FBF5EF>
123035 <B>32</B>
123036 </TD>
123037 <TD width=10% BGCOLOR=#FBF5EF>
123038 <B>RW</B>
123039 </TD>
123040 <TD width=15% BGCOLOR=#FBF5EF>
123041 <B>0x000000</B>
123042 </TD>
123043 <TD width=35% BGCOLOR=#FBF5EF>
123044 <B>MIO Control for Pin 44</B>
123045 </TD>
123046 </TR>
123047 <TR valign="top">
123048 <TD width=15% BGCOLOR=#FBF5EF>
123049 <A href="#MIO_PIN_45">
123050 MIO_PIN_45
123051 </A>
123052 </TD>
123053 <TD width=15% BGCOLOR=#FBF5EF>
123054 <B>0XF80007B4</B>
123055 </TD>
123056 <TD width=10% BGCOLOR=#FBF5EF>
123057 <B>32</B>
123058 </TD>
123059 <TD width=10% BGCOLOR=#FBF5EF>
123060 <B>RW</B>
123061 </TD>
123062 <TD width=15% BGCOLOR=#FBF5EF>
123063 <B>0x000000</B>
123064 </TD>
123065 <TD width=35% BGCOLOR=#FBF5EF>
123066 <B>MIO Control for Pin 45</B>
123067 </TD>
123068 </TR>
123069 <TR valign="top">
123070 <TD width=15% BGCOLOR=#FBF5EF>
123071 <A href="#MIO_PIN_46">
123072 MIO_PIN_46
123073 </A>
123074 </TD>
123075 <TD width=15% BGCOLOR=#FBF5EF>
123076 <B>0XF80007B8</B>
123077 </TD>
123078 <TD width=10% BGCOLOR=#FBF5EF>
123079 <B>32</B>
123080 </TD>
123081 <TD width=10% BGCOLOR=#FBF5EF>
123082 <B>RW</B>
123083 </TD>
123084 <TD width=15% BGCOLOR=#FBF5EF>
123085 <B>0x000000</B>
123086 </TD>
123087 <TD width=35% BGCOLOR=#FBF5EF>
123088 <B>MIO Control for Pin 46</B>
123089 </TD>
123090 </TR>
123091 <TR valign="top">
123092 <TD width=15% BGCOLOR=#FBF5EF>
123093 <A href="#MIO_PIN_47">
123094 MIO_PIN_47
123095 </A>
123096 </TD>
123097 <TD width=15% BGCOLOR=#FBF5EF>
123098 <B>0XF80007BC</B>
123099 </TD>
123100 <TD width=10% BGCOLOR=#FBF5EF>
123101 <B>32</B>
123102 </TD>
123103 <TD width=10% BGCOLOR=#FBF5EF>
123104 <B>RW</B>
123105 </TD>
123106 <TD width=15% BGCOLOR=#FBF5EF>
123107 <B>0x000000</B>
123108 </TD>
123109 <TD width=35% BGCOLOR=#FBF5EF>
123110 <B>MIO Control for Pin 47</B>
123111 </TD>
123112 </TR>
123113 <TR valign="top">
123114 <TD width=15% BGCOLOR=#FBF5EF>
123115 <A href="#MIO_PIN_48">
123116 MIO_PIN_48
123117 </A>
123118 </TD>
123119 <TD width=15% BGCOLOR=#FBF5EF>
123120 <B>0XF80007C0</B>
123121 </TD>
123122 <TD width=10% BGCOLOR=#FBF5EF>
123123 <B>32</B>
123124 </TD>
123125 <TD width=10% BGCOLOR=#FBF5EF>
123126 <B>RW</B>
123127 </TD>
123128 <TD width=15% BGCOLOR=#FBF5EF>
123129 <B>0x000000</B>
123130 </TD>
123131 <TD width=35% BGCOLOR=#FBF5EF>
123132 <B>MIO Control for Pin 48</B>
123133 </TD>
123134 </TR>
123135 <TR valign="top">
123136 <TD width=15% BGCOLOR=#FBF5EF>
123137 <A href="#MIO_PIN_49">
123138 MIO_PIN_49
123139 </A>
123140 </TD>
123141 <TD width=15% BGCOLOR=#FBF5EF>
123142 <B>0XF80007C4</B>
123143 </TD>
123144 <TD width=10% BGCOLOR=#FBF5EF>
123145 <B>32</B>
123146 </TD>
123147 <TD width=10% BGCOLOR=#FBF5EF>
123148 <B>RW</B>
123149 </TD>
123150 <TD width=15% BGCOLOR=#FBF5EF>
123151 <B>0x000000</B>
123152 </TD>
123153 <TD width=35% BGCOLOR=#FBF5EF>
123154 <B>MIO Control for Pin 49</B>
123155 </TD>
123156 </TR>
123157 <TR valign="top">
123158 <TD width=15% BGCOLOR=#FBF5EF>
123159 <A href="#MIO_PIN_50">
123160 MIO_PIN_50
123161 </A>
123162 </TD>
123163 <TD width=15% BGCOLOR=#FBF5EF>
123164 <B>0XF80007C8</B>
123165 </TD>
123166 <TD width=10% BGCOLOR=#FBF5EF>
123167 <B>32</B>
123168 </TD>
123169 <TD width=10% BGCOLOR=#FBF5EF>
123170 <B>RW</B>
123171 </TD>
123172 <TD width=15% BGCOLOR=#FBF5EF>
123173 <B>0x000000</B>
123174 </TD>
123175 <TD width=35% BGCOLOR=#FBF5EF>
123176 <B>MIO Control for Pin 50</B>
123177 </TD>
123178 </TR>
123179 <TR valign="top">
123180 <TD width=15% BGCOLOR=#FBF5EF>
123181 <A href="#MIO_PIN_51">
123182 MIO_PIN_51
123183 </A>
123184 </TD>
123185 <TD width=15% BGCOLOR=#FBF5EF>
123186 <B>0XF80007CC</B>
123187 </TD>
123188 <TD width=10% BGCOLOR=#FBF5EF>
123189 <B>32</B>
123190 </TD>
123191 <TD width=10% BGCOLOR=#FBF5EF>
123192 <B>RW</B>
123193 </TD>
123194 <TD width=15% BGCOLOR=#FBF5EF>
123195 <B>0x000000</B>
123196 </TD>
123197 <TD width=35% BGCOLOR=#FBF5EF>
123198 <B>MIO Control for Pin 51</B>
123199 </TD>
123200 </TR>
123201 <TR valign="top">
123202 <TD width=15% BGCOLOR=#FBF5EF>
123203 <A href="#MIO_PIN_52">
123204 MIO_PIN_52
123205 </A>
123206 </TD>
123207 <TD width=15% BGCOLOR=#FBF5EF>
123208 <B>0XF80007D0</B>
123209 </TD>
123210 <TD width=10% BGCOLOR=#FBF5EF>
123211 <B>32</B>
123212 </TD>
123213 <TD width=10% BGCOLOR=#FBF5EF>
123214 <B>RW</B>
123215 </TD>
123216 <TD width=15% BGCOLOR=#FBF5EF>
123217 <B>0x000000</B>
123218 </TD>
123219 <TD width=35% BGCOLOR=#FBF5EF>
123220 <B>MIO Control for Pin 52</B>
123221 </TD>
123222 </TR>
123223 <TR valign="top">
123224 <TD width=15% BGCOLOR=#FBF5EF>
123225 <A href="#MIO_PIN_53">
123226 MIO_PIN_53
123227 </A>
123228 </TD>
123229 <TD width=15% BGCOLOR=#FBF5EF>
123230 <B>0XF80007D4</B>
123231 </TD>
123232 <TD width=10% BGCOLOR=#FBF5EF>
123233 <B>32</B>
123234 </TD>
123235 <TD width=10% BGCOLOR=#FBF5EF>
123236 <B>RW</B>
123237 </TD>
123238 <TD width=15% BGCOLOR=#FBF5EF>
123239 <B>0x000000</B>
123240 </TD>
123241 <TD width=35% BGCOLOR=#FBF5EF>
123242 <B>MIO Control for Pin 53</B>
123243 </TD>
123244 </TR>
123245 <TR valign="top">
123246 <TD width=15% BGCOLOR=#FBF5EF>
123247 <A href="#SD0_WP_CD_SEL">
123248 SD0_WP_CD_SEL
123249 </A>
123250 </TD>
123251 <TD width=15% BGCOLOR=#FBF5EF>
123252 <B>0XF8000830</B>
123253 </TD>
123254 <TD width=10% BGCOLOR=#FBF5EF>
123255 <B>32</B>
123256 </TD>
123257 <TD width=10% BGCOLOR=#FBF5EF>
123258 <B>RW</B>
123259 </TD>
123260 <TD width=15% BGCOLOR=#FBF5EF>
123261 <B>0x000000</B>
123262 </TD>
123263 <TD width=35% BGCOLOR=#FBF5EF>
123264 <B>SDIO 0 WP CD select register</B>
123265 </TD>
123266 </TR>
123267 <TR valign="top">
123268 <TD width=15% BGCOLOR=#FBF5EF>
123269 <A href="#SLCR_LOCK">
123270 SLCR_LOCK
123271 </A>
123272 </TD>
123273 <TD width=15% BGCOLOR=#FBF5EF>
123274 <B>0XF8000004</B>
123275 </TD>
123276 <TD width=10% BGCOLOR=#FBF5EF>
123277 <B>32</B>
123278 </TD>
123279 <TD width=10% BGCOLOR=#FBF5EF>
123280 <B>WO</B>
123281 </TD>
123282 <TD width=15% BGCOLOR=#FBF5EF>
123283 <B>0x000000</B>
123284 </TD>
123285 <TD width=35% BGCOLOR=#FBF5EF>
123286 <B>SLCR Write Protection Lock</B>
123287 </TD>
123288 </TR>
123289 </TABLE>
123290 <P>
123291 <H2><a name="ps7_mio_init_data_1_0">ps7_mio_init_data_1_0</a></H2>
123292 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
123293 <TR valign="top">
123294 <TD width=15% BGCOLOR=#FFC0FF>
123295 <B>Register Name</B>
123296 </TD>
123297 <TD width=15% BGCOLOR=#FFC0FF>
123298 <B>Address</B>
123299 </TD>
123300 <TD width=10% BGCOLOR=#FFC0FF>
123301 <B>Width</B>
123302 </TD>
123303 <TD width=10% BGCOLOR=#FFC0FF>
123304 <B>Type</B>
123305 </TD>
123306 <TD width=15% BGCOLOR=#FFC0FF>
123307 <B>Reset Value</B>
123308 </TD>
123309 <TD width=35% BGCOLOR=#FFC0FF>
123310 <B>Description</B>
123311 </TD>
123312 </TR>
123313 <H1>SLCR SETTINGS</H1>
123314 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
123315 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
123316 <TR valign="top">
123317 <TD width=15% BGCOLOR=#FFFF00>
123318 <B>Register Name</B>
123319 </TD>
123320 <TD width=15% BGCOLOR=#FFFF00>
123321 <B>Address</B>
123322 </TD>
123323 <TD width=10% BGCOLOR=#FFFF00>
123324 <B>Width</B>
123325 </TD>
123326 <TD width=10% BGCOLOR=#FFFF00>
123327 <B>Type</B>
123328 </TD>
123329 <TD width=15% BGCOLOR=#FFFF00>
123330 <B>Reset Value</B>
123331 </TD>
123332 <TD width=35% BGCOLOR=#FFFF00>
123333 <B>Description</B>
123334 </TD>
123335 </TR>
123336 <TR valign="top">
123337 <TD width=15% BGCOLOR=#FBF5EF>
123338 <B>SLCR_UNLOCK</B>
123339 </TD>
123340 <TD width=15% BGCOLOR=#FBF5EF>
123341 <B>0XF8000008</B>
123342 </TD>
123343 <TD width=10% BGCOLOR=#FBF5EF>
123344 <B>32</B>
123345 </TD>
123346 <TD width=10% BGCOLOR=#FBF5EF>
123347 <B>rw</B>
123348 </TD>
123349 <TD width=15% BGCOLOR=#FBF5EF>
123350 <B>0x00000000</B>
123351 </TD>
123352 <TD width=35% BGCOLOR=#FBF5EF>
123353 <B>--</B>
123354 </TD>
123355 </TR>
123356 </TABLE>
123357 <P>
123358 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
123359 <TR valign="top">
123360 <TD width=15% BGCOLOR=#C0FFC0>
123361 <B>Field Name</B>
123362 </TD>
123363 <TD width=15% BGCOLOR=#C0FFC0>
123364 <B>Bits</B>
123365 </TD>
123366 <TD width=10% BGCOLOR=#C0FFC0>
123367 <B>Mask</B>
123368 </TD>
123369 <TD width=10% BGCOLOR=#C0FFC0>
123370 <B>Value</B>
123371 </TD>
123372 <TD width=15% BGCOLOR=#C0FFC0>
123373 <B>Shifted Value</B>
123374 </TD>
123375 <TD width=35% BGCOLOR=#C0FFC0>
123376 <B>Description</B>
123377 </TD>
123378 </TR>
123379 <TR valign="top">
123380 <TD width=15% BGCOLOR=#FBF5EF>
123381 <B>UNLOCK_KEY</B>
123382 </TD>
123383 <TD width=15% BGCOLOR=#FBF5EF>
123384 <B>15:0</B>
123385 </TD>
123386 <TD width=10% BGCOLOR=#FBF5EF>
123387 <B>ffff</B>
123388 </TD>
123389 <TD width=10% BGCOLOR=#FBF5EF>
123390 <B>df0d</B>
123391 </TD>
123392 <TD width=15% BGCOLOR=#FBF5EF>
123393 <B>df0d</B>
123394 </TD>
123395 <TD width=35% BGCOLOR=#FBF5EF>
123396 <B>When write data contains the unlock key value of 0xDF0D, the write protection mode is disabled. All registers defined in SLCR are writeable until locked again through the SLCR_LOCK register. A read of this register always returns zero.</B>
123397 </TD>
123398 </TR>
123399 <TR valign="top">
123400 <TD width=15% BGCOLOR=#C0C0C0>
123401 <B>SLCR_UNLOCK@0XF8000008</B>
123402 </TD>
123403 <TD width=15% BGCOLOR=#C0C0C0>
123404 <B>31:0</B>
123405 </TD>
123406 <TD width=10% BGCOLOR=#C0C0C0>
123407 <B>ffff</B>
123408 </TD>
123409 <TD width=10% BGCOLOR=#C0C0C0>
123410 <B></B>
123411 </TD>
123412 <TD width=15% BGCOLOR=#C0C0C0>
123413 <B>df0d</B>
123414 </TD>
123415 <TD width=35% BGCOLOR=#C0C0C0>
123416 <B>SLCR Write Protection Unlock</B>
123417 </TD>
123418 </TR>
123419 </TABLE>
123420 <P>
123421 <H1>OCM REMAPPING</H1>
123422 <H2><a name="GPIOB_CTRL">Register (<A href=#mod___slcr> slcr </A>)GPIOB_CTRL</a></H2>
123423 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
123424 <TR valign="top">
123425 <TD width=15% BGCOLOR=#FFFF00>
123426 <B>Register Name</B>
123427 </TD>
123428 <TD width=15% BGCOLOR=#FFFF00>
123429 <B>Address</B>
123430 </TD>
123431 <TD width=10% BGCOLOR=#FFFF00>
123432 <B>Width</B>
123433 </TD>
123434 <TD width=10% BGCOLOR=#FFFF00>
123435 <B>Type</B>
123436 </TD>
123437 <TD width=15% BGCOLOR=#FFFF00>
123438 <B>Reset Value</B>
123439 </TD>
123440 <TD width=35% BGCOLOR=#FFFF00>
123441 <B>Description</B>
123442 </TD>
123443 </TR>
123444 <TR valign="top">
123445 <TD width=15% BGCOLOR=#FBF5EF>
123446 <B>GPIOB_CTRL</B>
123447 </TD>
123448 <TD width=15% BGCOLOR=#FBF5EF>
123449 <B>0XF8000B00</B>
123450 </TD>
123451 <TD width=10% BGCOLOR=#FBF5EF>
123452 <B>32</B>
123453 </TD>
123454 <TD width=10% BGCOLOR=#FBF5EF>
123455 <B>rw</B>
123456 </TD>
123457 <TD width=15% BGCOLOR=#FBF5EF>
123458 <B>0x00000000</B>
123459 </TD>
123460 <TD width=35% BGCOLOR=#FBF5EF>
123461 <B>--</B>
123462 </TD>
123463 </TR>
123464 </TABLE>
123465 <P>
123466 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
123467 <TR valign="top">
123468 <TD width=15% BGCOLOR=#C0FFC0>
123469 <B>Field Name</B>
123470 </TD>
123471 <TD width=15% BGCOLOR=#C0FFC0>
123472 <B>Bits</B>
123473 </TD>
123474 <TD width=10% BGCOLOR=#C0FFC0>
123475 <B>Mask</B>
123476 </TD>
123477 <TD width=10% BGCOLOR=#C0FFC0>
123478 <B>Value</B>
123479 </TD>
123480 <TD width=15% BGCOLOR=#C0FFC0>
123481 <B>Shifted Value</B>
123482 </TD>
123483 <TD width=35% BGCOLOR=#C0FFC0>
123484 <B>Description</B>
123485 </TD>
123486 </TR>
123487 <TR valign="top">
123488 <TD width=15% BGCOLOR=#FBF5EF>
123489 <B>VREF_EN</B>
123490 </TD>
123491 <TD width=15% BGCOLOR=#FBF5EF>
123492 <B>0:0</B>
123493 </TD>
123494 <TD width=10% BGCOLOR=#FBF5EF>
123495 <B>1</B>
123496 </TD>
123497 <TD width=10% BGCOLOR=#FBF5EF>
123498 <B>1</B>
123499 </TD>
123500 <TD width=15% BGCOLOR=#FBF5EF>
123501 <B>1</B>
123502 </TD>
123503 <TD width=35% BGCOLOR=#FBF5EF>
123504 <B>Enables VREF internal generator</B>
123505 </TD>
123506 </TR>
123507 <TR valign="top">
123508 <TD width=15% BGCOLOR=#FBF5EF>
123509 <B>VREF_PULLUP_EN</B>
123510 </TD>
123511 <TD width=15% BGCOLOR=#FBF5EF>
123512 <B>1:1</B>
123513 </TD>
123514 <TD width=10% BGCOLOR=#FBF5EF>
123515 <B>2</B>
123516 </TD>
123517 <TD width=10% BGCOLOR=#FBF5EF>
123518 <B>0</B>
123519 </TD>
123520 <TD width=15% BGCOLOR=#FBF5EF>
123521 <B>0</B>
123522 </TD>
123523 <TD width=35% BGCOLOR=#FBF5EF>
123524 <B>Enables internal pullup. 0 - no pullup. 1 - pullup.</B>
123525 </TD>
123526 </TR>
123527 <TR valign="top">
123528 <TD width=15% BGCOLOR=#FBF5EF>
123529 <B>CLK_PULLUP_EN</B>
123530 </TD>
123531 <TD width=15% BGCOLOR=#FBF5EF>
123532 <B>8:8</B>
123533 </TD>
123534 <TD width=10% BGCOLOR=#FBF5EF>
123535 <B>100</B>
123536 </TD>
123537 <TD width=10% BGCOLOR=#FBF5EF>
123538 <B>0</B>
123539 </TD>
123540 <TD width=15% BGCOLOR=#FBF5EF>
123541 <B>0</B>
123542 </TD>
123543 <TD width=35% BGCOLOR=#FBF5EF>
123544 <B>Enables internal pullup. 0 - no pullup. 1 - pullup.</B>
123545 </TD>
123546 </TR>
123547 <TR valign="top">
123548 <TD width=15% BGCOLOR=#FBF5EF>
123549 <B>SRSTN_PULLUP_EN</B>
123550 </TD>
123551 <TD width=15% BGCOLOR=#FBF5EF>
123552 <B>9:9</B>
123553 </TD>
123554 <TD width=10% BGCOLOR=#FBF5EF>
123555 <B>200</B>
123556 </TD>
123557 <TD width=10% BGCOLOR=#FBF5EF>
123558 <B>0</B>
123559 </TD>
123560 <TD width=15% BGCOLOR=#FBF5EF>
123561 <B>0</B>
123562 </TD>
123563 <TD width=35% BGCOLOR=#FBF5EF>
123564 <B>Enables internal pullup. 0 - no pullup. 1 - pullup.</B>
123565 </TD>
123566 </TR>
123567 <TR valign="top">
123568 <TD width=15% BGCOLOR=#C0C0C0>
123569 <B>GPIOB_CTRL@0XF8000B00</B>
123570 </TD>
123571 <TD width=15% BGCOLOR=#C0C0C0>
123572 <B>31:0</B>
123573 </TD>
123574 <TD width=10% BGCOLOR=#C0C0C0>
123575 <B>303</B>
123576 </TD>
123577 <TD width=10% BGCOLOR=#C0C0C0>
123578 <B></B>
123579 </TD>
123580 <TD width=15% BGCOLOR=#C0C0C0>
123581 <B>1</B>
123582 </TD>
123583 <TD width=35% BGCOLOR=#C0C0C0>
123584 <B>GPIOB control</B>
123585 </TD>
123586 </TR>
123587 </TABLE>
123588 <P>
123589 <H1>DDRIOB SETTINGS</H1>
123590 <H2><a name="DDRIOB_ADDR0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_ADDR0</a></H2>
123591 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
123592 <TR valign="top">
123593 <TD width=15% BGCOLOR=#FFFF00>
123594 <B>Register Name</B>
123595 </TD>
123596 <TD width=15% BGCOLOR=#FFFF00>
123597 <B>Address</B>
123598 </TD>
123599 <TD width=10% BGCOLOR=#FFFF00>
123600 <B>Width</B>
123601 </TD>
123602 <TD width=10% BGCOLOR=#FFFF00>
123603 <B>Type</B>
123604 </TD>
123605 <TD width=15% BGCOLOR=#FFFF00>
123606 <B>Reset Value</B>
123607 </TD>
123608 <TD width=35% BGCOLOR=#FFFF00>
123609 <B>Description</B>
123610 </TD>
123611 </TR>
123612 <TR valign="top">
123613 <TD width=15% BGCOLOR=#FBF5EF>
123614 <B>DDRIOB_ADDR0</B>
123615 </TD>
123616 <TD width=15% BGCOLOR=#FBF5EF>
123617 <B>0XF8000B40</B>
123618 </TD>
123619 <TD width=10% BGCOLOR=#FBF5EF>
123620 <B>32</B>
123621 </TD>
123622 <TD width=10% BGCOLOR=#FBF5EF>
123623 <B>rw</B>
123624 </TD>
123625 <TD width=15% BGCOLOR=#FBF5EF>
123626 <B>0x00000000</B>
123627 </TD>
123628 <TD width=35% BGCOLOR=#FBF5EF>
123629 <B>--</B>
123630 </TD>
123631 </TR>
123632 </TABLE>
123633 <P>
123634 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
123635 <TR valign="top">
123636 <TD width=15% BGCOLOR=#C0FFC0>
123637 <B>Field Name</B>
123638 </TD>
123639 <TD width=15% BGCOLOR=#C0FFC0>
123640 <B>Bits</B>
123641 </TD>
123642 <TD width=10% BGCOLOR=#C0FFC0>
123643 <B>Mask</B>
123644 </TD>
123645 <TD width=10% BGCOLOR=#C0FFC0>
123646 <B>Value</B>
123647 </TD>
123648 <TD width=15% BGCOLOR=#C0FFC0>
123649 <B>Shifted Value</B>
123650 </TD>
123651 <TD width=35% BGCOLOR=#C0FFC0>
123652 <B>Description</B>
123653 </TD>
123654 </TR>
123655 <TR valign="top">
123656 <TD width=15% BGCOLOR=#FBF5EF>
123657 <B>INP_POWER</B>
123658 </TD>
123659 <TD width=15% BGCOLOR=#FBF5EF>
123660 <B>0:0</B>
123661 </TD>
123662 <TD width=10% BGCOLOR=#FBF5EF>
123663 <B>1</B>
123664 </TD>
123665 <TD width=10% BGCOLOR=#FBF5EF>
123666 <B>0</B>
123667 </TD>
123668 <TD width=15% BGCOLOR=#FBF5EF>
123669 <B>0</B>
123670 </TD>
123671 <TD width=35% BGCOLOR=#FBF5EF>
123672 <B>Specifies DDR IOB input amp power mode. 0- low power mode. 1- high performance mode.</B>
123673 </TD>
123674 </TR>
123675 <TR valign="top">
123676 <TD width=15% BGCOLOR=#FBF5EF>
123677 <B>INP_TYPE</B>
123678 </TD>
123679 <TD width=15% BGCOLOR=#FBF5EF>
123680 <B>2:1</B>
123681 </TD>
123682 <TD width=10% BGCOLOR=#FBF5EF>
123683 <B>6</B>
123684 </TD>
123685 <TD width=10% BGCOLOR=#FBF5EF>
123686 <B>0</B>
123687 </TD>
123688 <TD width=15% BGCOLOR=#FBF5EF>
123689 <B>0</B>
123690 </TD>
123691 <TD width=35% BGCOLOR=#FBF5EF>
123692 <B>Input buffer controls. 00 - Input off, reads 0. 01 - Vref based differential reciever for SSTL, HSTL. 10 - Differential input reciever. 11- LVCMOS reviever.</B>
123693 </TD>
123694 </TR>
123695 <TR valign="top">
123696 <TD width=15% BGCOLOR=#FBF5EF>
123697 <B>DCI_UPDATE</B>
123698 </TD>
123699 <TD width=15% BGCOLOR=#FBF5EF>
123700 <B>3:3</B>
123701 </TD>
123702 <TD width=10% BGCOLOR=#FBF5EF>
123703 <B>8</B>
123704 </TD>
123705 <TD width=10% BGCOLOR=#FBF5EF>
123706 <B>0</B>
123707 </TD>
123708 <TD width=15% BGCOLOR=#FBF5EF>
123709 <B>0</B>
123710 </TD>
123711 <TD width=35% BGCOLOR=#FBF5EF>
123712 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
123713 </TD>
123714 </TR>
123715 <TR valign="top">
123716 <TD width=15% BGCOLOR=#FBF5EF>
123717 <B>TERM_EN</B>
123718 </TD>
123719 <TD width=15% BGCOLOR=#FBF5EF>
123720 <B>4:4</B>
123721 </TD>
123722 <TD width=10% BGCOLOR=#FBF5EF>
123723 <B>10</B>
123724 </TD>
123725 <TD width=10% BGCOLOR=#FBF5EF>
123726 <B>0</B>
123727 </TD>
123728 <TD width=15% BGCOLOR=#FBF5EF>
123729 <B>0</B>
123730 </TD>
123731 <TD width=35% BGCOLOR=#FBF5EF>
123732 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
123733 </TD>
123734 </TR>
123735 <TR valign="top">
123736 <TD width=15% BGCOLOR=#FBF5EF>
123737 <B>DCR_TYPE</B>
123738 </TD>
123739 <TD width=15% BGCOLOR=#FBF5EF>
123740 <B>6:5</B>
123741 </TD>
123742 <TD width=10% BGCOLOR=#FBF5EF>
123743 <B>60</B>
123744 </TD>
123745 <TD width=10% BGCOLOR=#FBF5EF>
123746 <B>0</B>
123747 </TD>
123748 <TD width=15% BGCOLOR=#FBF5EF>
123749 <B>0</B>
123750 </TD>
123751 <TD width=35% BGCOLOR=#FBF5EF>
123752 <B>DCI Update 00 - DCI Disabled 01 - DCI Drive (HSTL12_DCI) 10 - Reserved 11 - DCI Termination (SSTL15_T_DCI)</B>
123753 </TD>
123754 </TR>
123755 <TR valign="top">
123756 <TD width=15% BGCOLOR=#FBF5EF>
123757 <B>IBUF_DISABLE_MODE</B>
123758 </TD>
123759 <TD width=15% BGCOLOR=#FBF5EF>
123760 <B>7:7</B>
123761 </TD>
123762 <TD width=10% BGCOLOR=#FBF5EF>
123763 <B>80</B>
123764 </TD>
123765 <TD width=10% BGCOLOR=#FBF5EF>
123766 <B>0</B>
123767 </TD>
123768 <TD width=15% BGCOLOR=#FBF5EF>
123769 <B>0</B>
123770 </TD>
123771 <TD width=35% BGCOLOR=#FBF5EF>
123772 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
123773 </TD>
123774 </TR>
123775 <TR valign="top">
123776 <TD width=15% BGCOLOR=#FBF5EF>
123777 <B>TERM_DISABLE_MODE</B>
123778 </TD>
123779 <TD width=15% BGCOLOR=#FBF5EF>
123780 <B>8:8</B>
123781 </TD>
123782 <TD width=10% BGCOLOR=#FBF5EF>
123783 <B>100</B>
123784 </TD>
123785 <TD width=10% BGCOLOR=#FBF5EF>
123786 <B>0</B>
123787 </TD>
123788 <TD width=15% BGCOLOR=#FBF5EF>
123789 <B>0</B>
123790 </TD>
123791 <TD width=35% BGCOLOR=#FBF5EF>
123792 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
123793 </TD>
123794 </TR>
123795 <TR valign="top">
123796 <TD width=15% BGCOLOR=#FBF5EF>
123797 <B>OUTPUT_EN</B>
123798 </TD>
123799 <TD width=15% BGCOLOR=#FBF5EF>
123800 <B>10:9</B>
123801 </TD>
123802 <TD width=10% BGCOLOR=#FBF5EF>
123803 <B>600</B>
123804 </TD>
123805 <TD width=10% BGCOLOR=#FBF5EF>
123806 <B>3</B>
123807 </TD>
123808 <TD width=15% BGCOLOR=#FBF5EF>
123809 <B>600</B>
123810 </TD>
123811 <TD width=35% BGCOLOR=#FBF5EF>
123812 <B>Enables output mode to enable output ties to 00 - ibuf 01 - reserved 10 - reserved 11 - obuf</B>
123813 </TD>
123814 </TR>
123815 <TR valign="top">
123816 <TD width=15% BGCOLOR=#FBF5EF>
123817 <B>PULLUP_EN</B>
123818 </TD>
123819 <TD width=15% BGCOLOR=#FBF5EF>
123820 <B>11:11</B>
123821 </TD>
123822 <TD width=10% BGCOLOR=#FBF5EF>
123823 <B>800</B>
123824 </TD>
123825 <TD width=10% BGCOLOR=#FBF5EF>
123826 <B>0</B>
123827 </TD>
123828 <TD width=15% BGCOLOR=#FBF5EF>
123829 <B>0</B>
123830 </TD>
123831 <TD width=35% BGCOLOR=#FBF5EF>
123832 <B>enables pullup on output 0 - no pullup 1 - pullup enabled</B>
123833 </TD>
123834 </TR>
123835 <TR valign="top">
123836 <TD width=15% BGCOLOR=#C0C0C0>
123837 <B>DDRIOB_ADDR0@0XF8000B40</B>
123838 </TD>
123839 <TD width=15% BGCOLOR=#C0C0C0>
123840 <B>31:0</B>
123841 </TD>
123842 <TD width=10% BGCOLOR=#C0C0C0>
123843 <B>fff</B>
123844 </TD>
123845 <TD width=10% BGCOLOR=#C0C0C0>
123846 <B></B>
123847 </TD>
123848 <TD width=15% BGCOLOR=#C0C0C0>
123849 <B>600</B>
123850 </TD>
123851 <TD width=35% BGCOLOR=#C0C0C0>
123852 <B>DDRIOB Address 0 Configuartion Register</B>
123853 </TD>
123854 </TR>
123855 </TABLE>
123856 <P>
123857 <H2><a name="DDRIOB_ADDR1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_ADDR1</a></H2>
123858 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
123859 <TR valign="top">
123860 <TD width=15% BGCOLOR=#FFFF00>
123861 <B>Register Name</B>
123862 </TD>
123863 <TD width=15% BGCOLOR=#FFFF00>
123864 <B>Address</B>
123865 </TD>
123866 <TD width=10% BGCOLOR=#FFFF00>
123867 <B>Width</B>
123868 </TD>
123869 <TD width=10% BGCOLOR=#FFFF00>
123870 <B>Type</B>
123871 </TD>
123872 <TD width=15% BGCOLOR=#FFFF00>
123873 <B>Reset Value</B>
123874 </TD>
123875 <TD width=35% BGCOLOR=#FFFF00>
123876 <B>Description</B>
123877 </TD>
123878 </TR>
123879 <TR valign="top">
123880 <TD width=15% BGCOLOR=#FBF5EF>
123881 <B>DDRIOB_ADDR1</B>
123882 </TD>
123883 <TD width=15% BGCOLOR=#FBF5EF>
123884 <B>0XF8000B44</B>
123885 </TD>
123886 <TD width=10% BGCOLOR=#FBF5EF>
123887 <B>32</B>
123888 </TD>
123889 <TD width=10% BGCOLOR=#FBF5EF>
123890 <B>rw</B>
123891 </TD>
123892 <TD width=15% BGCOLOR=#FBF5EF>
123893 <B>0x00000000</B>
123894 </TD>
123895 <TD width=35% BGCOLOR=#FBF5EF>
123896 <B>--</B>
123897 </TD>
123898 </TR>
123899 </TABLE>
123900 <P>
123901 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
123902 <TR valign="top">
123903 <TD width=15% BGCOLOR=#C0FFC0>
123904 <B>Field Name</B>
123905 </TD>
123906 <TD width=15% BGCOLOR=#C0FFC0>
123907 <B>Bits</B>
123908 </TD>
123909 <TD width=10% BGCOLOR=#C0FFC0>
123910 <B>Mask</B>
123911 </TD>
123912 <TD width=10% BGCOLOR=#C0FFC0>
123913 <B>Value</B>
123914 </TD>
123915 <TD width=15% BGCOLOR=#C0FFC0>
123916 <B>Shifted Value</B>
123917 </TD>
123918 <TD width=35% BGCOLOR=#C0FFC0>
123919 <B>Description</B>
123920 </TD>
123921 </TR>
123922 <TR valign="top">
123923 <TD width=15% BGCOLOR=#FBF5EF>
123924 <B>INP_POWER</B>
123925 </TD>
123926 <TD width=15% BGCOLOR=#FBF5EF>
123927 <B>0:0</B>
123928 </TD>
123929 <TD width=10% BGCOLOR=#FBF5EF>
123930 <B>1</B>
123931 </TD>
123932 <TD width=10% BGCOLOR=#FBF5EF>
123933 <B>0</B>
123934 </TD>
123935 <TD width=15% BGCOLOR=#FBF5EF>
123936 <B>0</B>
123937 </TD>
123938 <TD width=35% BGCOLOR=#FBF5EF>
123939 <B>Specifies DDR IOB input amp power mode. 0- low power mode. 1- high performance mode.</B>
123940 </TD>
123941 </TR>
123942 <TR valign="top">
123943 <TD width=15% BGCOLOR=#FBF5EF>
123944 <B>INP_TYPE</B>
123945 </TD>
123946 <TD width=15% BGCOLOR=#FBF5EF>
123947 <B>2:1</B>
123948 </TD>
123949 <TD width=10% BGCOLOR=#FBF5EF>
123950 <B>6</B>
123951 </TD>
123952 <TD width=10% BGCOLOR=#FBF5EF>
123953 <B>0</B>
123954 </TD>
123955 <TD width=15% BGCOLOR=#FBF5EF>
123956 <B>0</B>
123957 </TD>
123958 <TD width=35% BGCOLOR=#FBF5EF>
123959 <B>Input buffer controls. 00 - Input off, reads 0. 01 - Vref based differential reciever for SSTL, HSTL. 10 - Differential input reciever. 11- LVCMOS reviever.</B>
123960 </TD>
123961 </TR>
123962 <TR valign="top">
123963 <TD width=15% BGCOLOR=#FBF5EF>
123964 <B>DCI_UPDATE</B>
123965 </TD>
123966 <TD width=15% BGCOLOR=#FBF5EF>
123967 <B>3:3</B>
123968 </TD>
123969 <TD width=10% BGCOLOR=#FBF5EF>
123970 <B>8</B>
123971 </TD>
123972 <TD width=10% BGCOLOR=#FBF5EF>
123973 <B>0</B>
123974 </TD>
123975 <TD width=15% BGCOLOR=#FBF5EF>
123976 <B>0</B>
123977 </TD>
123978 <TD width=35% BGCOLOR=#FBF5EF>
123979 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
123980 </TD>
123981 </TR>
123982 <TR valign="top">
123983 <TD width=15% BGCOLOR=#FBF5EF>
123984 <B>TERM_EN</B>
123985 </TD>
123986 <TD width=15% BGCOLOR=#FBF5EF>
123987 <B>4:4</B>
123988 </TD>
123989 <TD width=10% BGCOLOR=#FBF5EF>
123990 <B>10</B>
123991 </TD>
123992 <TD width=10% BGCOLOR=#FBF5EF>
123993 <B>0</B>
123994 </TD>
123995 <TD width=15% BGCOLOR=#FBF5EF>
123996 <B>0</B>
123997 </TD>
123998 <TD width=35% BGCOLOR=#FBF5EF>
123999 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
124000 </TD>
124001 </TR>
124002 <TR valign="top">
124003 <TD width=15% BGCOLOR=#FBF5EF>
124004 <B>DCR_TYPE</B>
124005 </TD>
124006 <TD width=15% BGCOLOR=#FBF5EF>
124007 <B>6:5</B>
124008 </TD>
124009 <TD width=10% BGCOLOR=#FBF5EF>
124010 <B>60</B>
124011 </TD>
124012 <TD width=10% BGCOLOR=#FBF5EF>
124013 <B>0</B>
124014 </TD>
124015 <TD width=15% BGCOLOR=#FBF5EF>
124016 <B>0</B>
124017 </TD>
124018 <TD width=35% BGCOLOR=#FBF5EF>
124019 <B>DCI Update 00 - DCI Disabled 01 - DCI Drive (HSTL12_DCI) 10 - Reserved 11 - DCI Termination (SSTL15_T_DCI)</B>
124020 </TD>
124021 </TR>
124022 <TR valign="top">
124023 <TD width=15% BGCOLOR=#FBF5EF>
124024 <B>IBUF_DISABLE_MODE</B>
124025 </TD>
124026 <TD width=15% BGCOLOR=#FBF5EF>
124027 <B>7:7</B>
124028 </TD>
124029 <TD width=10% BGCOLOR=#FBF5EF>
124030 <B>80</B>
124031 </TD>
124032 <TD width=10% BGCOLOR=#FBF5EF>
124033 <B>0</B>
124034 </TD>
124035 <TD width=15% BGCOLOR=#FBF5EF>
124036 <B>0</B>
124037 </TD>
124038 <TD width=35% BGCOLOR=#FBF5EF>
124039 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
124040 </TD>
124041 </TR>
124042 <TR valign="top">
124043 <TD width=15% BGCOLOR=#FBF5EF>
124044 <B>TERM_DISABLE_MODE</B>
124045 </TD>
124046 <TD width=15% BGCOLOR=#FBF5EF>
124047 <B>8:8</B>
124048 </TD>
124049 <TD width=10% BGCOLOR=#FBF5EF>
124050 <B>100</B>
124051 </TD>
124052 <TD width=10% BGCOLOR=#FBF5EF>
124053 <B>0</B>
124054 </TD>
124055 <TD width=15% BGCOLOR=#FBF5EF>
124056 <B>0</B>
124057 </TD>
124058 <TD width=35% BGCOLOR=#FBF5EF>
124059 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
124060 </TD>
124061 </TR>
124062 <TR valign="top">
124063 <TD width=15% BGCOLOR=#FBF5EF>
124064 <B>OUTPUT_EN</B>
124065 </TD>
124066 <TD width=15% BGCOLOR=#FBF5EF>
124067 <B>10:9</B>
124068 </TD>
124069 <TD width=10% BGCOLOR=#FBF5EF>
124070 <B>600</B>
124071 </TD>
124072 <TD width=10% BGCOLOR=#FBF5EF>
124073 <B>3</B>
124074 </TD>
124075 <TD width=15% BGCOLOR=#FBF5EF>
124076 <B>600</B>
124077 </TD>
124078 <TD width=35% BGCOLOR=#FBF5EF>
124079 <B>Enables output mode to enable output ties to 00 - ibuf 01 - reserved 10 - reserved 11 - obuf</B>
124080 </TD>
124081 </TR>
124082 <TR valign="top">
124083 <TD width=15% BGCOLOR=#FBF5EF>
124084 <B>PULLUP_EN</B>
124085 </TD>
124086 <TD width=15% BGCOLOR=#FBF5EF>
124087 <B>11:11</B>
124088 </TD>
124089 <TD width=10% BGCOLOR=#FBF5EF>
124090 <B>800</B>
124091 </TD>
124092 <TD width=10% BGCOLOR=#FBF5EF>
124093 <B>0</B>
124094 </TD>
124095 <TD width=15% BGCOLOR=#FBF5EF>
124096 <B>0</B>
124097 </TD>
124098 <TD width=35% BGCOLOR=#FBF5EF>
124099 <B>enables pullup on output 0 - no pullup 1 - pullup enabled</B>
124100 </TD>
124101 </TR>
124102 <TR valign="top">
124103 <TD width=15% BGCOLOR=#C0C0C0>
124104 <B>DDRIOB_ADDR1@0XF8000B44</B>
124105 </TD>
124106 <TD width=15% BGCOLOR=#C0C0C0>
124107 <B>31:0</B>
124108 </TD>
124109 <TD width=10% BGCOLOR=#C0C0C0>
124110 <B>fff</B>
124111 </TD>
124112 <TD width=10% BGCOLOR=#C0C0C0>
124113 <B></B>
124114 </TD>
124115 <TD width=15% BGCOLOR=#C0C0C0>
124116 <B>600</B>
124117 </TD>
124118 <TD width=35% BGCOLOR=#C0C0C0>
124119 <B>DDRIOB Address 1 Configuration Register</B>
124120 </TD>
124121 </TR>
124122 </TABLE>
124123 <P>
124124 <H2><a name="DDRIOB_DATA0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA0</a></H2>
124125 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
124126 <TR valign="top">
124127 <TD width=15% BGCOLOR=#FFFF00>
124128 <B>Register Name</B>
124129 </TD>
124130 <TD width=15% BGCOLOR=#FFFF00>
124131 <B>Address</B>
124132 </TD>
124133 <TD width=10% BGCOLOR=#FFFF00>
124134 <B>Width</B>
124135 </TD>
124136 <TD width=10% BGCOLOR=#FFFF00>
124137 <B>Type</B>
124138 </TD>
124139 <TD width=15% BGCOLOR=#FFFF00>
124140 <B>Reset Value</B>
124141 </TD>
124142 <TD width=35% BGCOLOR=#FFFF00>
124143 <B>Description</B>
124144 </TD>
124145 </TR>
124146 <TR valign="top">
124147 <TD width=15% BGCOLOR=#FBF5EF>
124148 <B>DDRIOB_DATA0</B>
124149 </TD>
124150 <TD width=15% BGCOLOR=#FBF5EF>
124151 <B>0XF8000B48</B>
124152 </TD>
124153 <TD width=10% BGCOLOR=#FBF5EF>
124154 <B>32</B>
124155 </TD>
124156 <TD width=10% BGCOLOR=#FBF5EF>
124157 <B>rw</B>
124158 </TD>
124159 <TD width=15% BGCOLOR=#FBF5EF>
124160 <B>0x00000000</B>
124161 </TD>
124162 <TD width=35% BGCOLOR=#FBF5EF>
124163 <B>--</B>
124164 </TD>
124165 </TR>
124166 </TABLE>
124167 <P>
124168 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
124169 <TR valign="top">
124170 <TD width=15% BGCOLOR=#C0FFC0>
124171 <B>Field Name</B>
124172 </TD>
124173 <TD width=15% BGCOLOR=#C0FFC0>
124174 <B>Bits</B>
124175 </TD>
124176 <TD width=10% BGCOLOR=#C0FFC0>
124177 <B>Mask</B>
124178 </TD>
124179 <TD width=10% BGCOLOR=#C0FFC0>
124180 <B>Value</B>
124181 </TD>
124182 <TD width=15% BGCOLOR=#C0FFC0>
124183 <B>Shifted Value</B>
124184 </TD>
124185 <TD width=35% BGCOLOR=#C0FFC0>
124186 <B>Description</B>
124187 </TD>
124188 </TR>
124189 <TR valign="top">
124190 <TD width=15% BGCOLOR=#FBF5EF>
124191 <B>INP_POWER</B>
124192 </TD>
124193 <TD width=15% BGCOLOR=#FBF5EF>
124194 <B>0:0</B>
124195 </TD>
124196 <TD width=10% BGCOLOR=#FBF5EF>
124197 <B>1</B>
124198 </TD>
124199 <TD width=10% BGCOLOR=#FBF5EF>
124200 <B>0</B>
124201 </TD>
124202 <TD width=15% BGCOLOR=#FBF5EF>
124203 <B>0</B>
124204 </TD>
124205 <TD width=35% BGCOLOR=#FBF5EF>
124206 <B>Specifies DDR IOB input amp power mode. 0- low power mode. 1- high performance mode.</B>
124207 </TD>
124208 </TR>
124209 <TR valign="top">
124210 <TD width=15% BGCOLOR=#FBF5EF>
124211 <B>INP_TYPE</B>
124212 </TD>
124213 <TD width=15% BGCOLOR=#FBF5EF>
124214 <B>2:1</B>
124215 </TD>
124216 <TD width=10% BGCOLOR=#FBF5EF>
124217 <B>6</B>
124218 </TD>
124219 <TD width=10% BGCOLOR=#FBF5EF>
124220 <B>1</B>
124221 </TD>
124222 <TD width=15% BGCOLOR=#FBF5EF>
124223 <B>2</B>
124224 </TD>
124225 <TD width=35% BGCOLOR=#FBF5EF>
124226 <B>Input buffer controls. 00 - Input off, reads 0. 01 - Vref based differential reciever for SSTL, HSTL. 10 - Differential input reciever. 11- LVCMOS reviever.</B>
124227 </TD>
124228 </TR>
124229 <TR valign="top">
124230 <TD width=15% BGCOLOR=#FBF5EF>
124231 <B>DCI_UPDATE</B>
124232 </TD>
124233 <TD width=15% BGCOLOR=#FBF5EF>
124234 <B>3:3</B>
124235 </TD>
124236 <TD width=10% BGCOLOR=#FBF5EF>
124237 <B>8</B>
124238 </TD>
124239 <TD width=10% BGCOLOR=#FBF5EF>
124240 <B>0</B>
124241 </TD>
124242 <TD width=15% BGCOLOR=#FBF5EF>
124243 <B>0</B>
124244 </TD>
124245 <TD width=35% BGCOLOR=#FBF5EF>
124246 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
124247 </TD>
124248 </TR>
124249 <TR valign="top">
124250 <TD width=15% BGCOLOR=#FBF5EF>
124251 <B>TERM_EN</B>
124252 </TD>
124253 <TD width=15% BGCOLOR=#FBF5EF>
124254 <B>4:4</B>
124255 </TD>
124256 <TD width=10% BGCOLOR=#FBF5EF>
124257 <B>10</B>
124258 </TD>
124259 <TD width=10% BGCOLOR=#FBF5EF>
124260 <B>1</B>
124261 </TD>
124262 <TD width=15% BGCOLOR=#FBF5EF>
124263 <B>10</B>
124264 </TD>
124265 <TD width=35% BGCOLOR=#FBF5EF>
124266 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
124267 </TD>
124268 </TR>
124269 <TR valign="top">
124270 <TD width=15% BGCOLOR=#FBF5EF>
124271 <B>DCR_TYPE</B>
124272 </TD>
124273 <TD width=15% BGCOLOR=#FBF5EF>
124274 <B>6:5</B>
124275 </TD>
124276 <TD width=10% BGCOLOR=#FBF5EF>
124277 <B>60</B>
124278 </TD>
124279 <TD width=10% BGCOLOR=#FBF5EF>
124280 <B>3</B>
124281 </TD>
124282 <TD width=15% BGCOLOR=#FBF5EF>
124283 <B>60</B>
124284 </TD>
124285 <TD width=35% BGCOLOR=#FBF5EF>
124286 <B>DCI Update 00 - DCI Disabled 01 - DCI Drive (HSTL12_DCI) 10 - Reserved 11 - DCI Termination (SSTL15_T_DCI)</B>
124287 </TD>
124288 </TR>
124289 <TR valign="top">
124290 <TD width=15% BGCOLOR=#FBF5EF>
124291 <B>IBUF_DISABLE_MODE</B>
124292 </TD>
124293 <TD width=15% BGCOLOR=#FBF5EF>
124294 <B>7:7</B>
124295 </TD>
124296 <TD width=10% BGCOLOR=#FBF5EF>
124297 <B>80</B>
124298 </TD>
124299 <TD width=10% BGCOLOR=#FBF5EF>
124300 <B>0</B>
124301 </TD>
124302 <TD width=15% BGCOLOR=#FBF5EF>
124303 <B>0</B>
124304 </TD>
124305 <TD width=35% BGCOLOR=#FBF5EF>
124306 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
124307 </TD>
124308 </TR>
124309 <TR valign="top">
124310 <TD width=15% BGCOLOR=#FBF5EF>
124311 <B>TERM_DISABLE_MODE</B>
124312 </TD>
124313 <TD width=15% BGCOLOR=#FBF5EF>
124314 <B>8:8</B>
124315 </TD>
124316 <TD width=10% BGCOLOR=#FBF5EF>
124317 <B>100</B>
124318 </TD>
124319 <TD width=10% BGCOLOR=#FBF5EF>
124320 <B>0</B>
124321 </TD>
124322 <TD width=15% BGCOLOR=#FBF5EF>
124323 <B>0</B>
124324 </TD>
124325 <TD width=35% BGCOLOR=#FBF5EF>
124326 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
124327 </TD>
124328 </TR>
124329 <TR valign="top">
124330 <TD width=15% BGCOLOR=#FBF5EF>
124331 <B>OUTPUT_EN</B>
124332 </TD>
124333 <TD width=15% BGCOLOR=#FBF5EF>
124334 <B>10:9</B>
124335 </TD>
124336 <TD width=10% BGCOLOR=#FBF5EF>
124337 <B>600</B>
124338 </TD>
124339 <TD width=10% BGCOLOR=#FBF5EF>
124340 <B>3</B>
124341 </TD>
124342 <TD width=15% BGCOLOR=#FBF5EF>
124343 <B>600</B>
124344 </TD>
124345 <TD width=35% BGCOLOR=#FBF5EF>
124346 <B>Enables output mode to enable output ties to 00 - ibuf 01 - reserved 10 - reserved 11 - obuf</B>
124347 </TD>
124348 </TR>
124349 <TR valign="top">
124350 <TD width=15% BGCOLOR=#FBF5EF>
124351 <B>PULLUP_EN</B>
124352 </TD>
124353 <TD width=15% BGCOLOR=#FBF5EF>
124354 <B>11:11</B>
124355 </TD>
124356 <TD width=10% BGCOLOR=#FBF5EF>
124357 <B>800</B>
124358 </TD>
124359 <TD width=10% BGCOLOR=#FBF5EF>
124360 <B>0</B>
124361 </TD>
124362 <TD width=15% BGCOLOR=#FBF5EF>
124363 <B>0</B>
124364 </TD>
124365 <TD width=35% BGCOLOR=#FBF5EF>
124366 <B>enables pullup on output 0 - no pullup 1 - pullup enabled</B>
124367 </TD>
124368 </TR>
124369 <TR valign="top">
124370 <TD width=15% BGCOLOR=#C0C0C0>
124371 <B>DDRIOB_DATA0@0XF8000B48</B>
124372 </TD>
124373 <TD width=15% BGCOLOR=#C0C0C0>
124374 <B>31:0</B>
124375 </TD>
124376 <TD width=10% BGCOLOR=#C0C0C0>
124377 <B>fff</B>
124378 </TD>
124379 <TD width=10% BGCOLOR=#C0C0C0>
124380 <B></B>
124381 </TD>
124382 <TD width=15% BGCOLOR=#C0C0C0>
124383 <B>672</B>
124384 </TD>
124385 <TD width=35% BGCOLOR=#C0C0C0>
124386 <B>DDRIOB Data 0 Configuration Register</B>
124387 </TD>
124388 </TR>
124389 </TABLE>
124390 <P>
124391 <H2><a name="DDRIOB_DATA1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA1</a></H2>
124392 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
124393 <TR valign="top">
124394 <TD width=15% BGCOLOR=#FFFF00>
124395 <B>Register Name</B>
124396 </TD>
124397 <TD width=15% BGCOLOR=#FFFF00>
124398 <B>Address</B>
124399 </TD>
124400 <TD width=10% BGCOLOR=#FFFF00>
124401 <B>Width</B>
124402 </TD>
124403 <TD width=10% BGCOLOR=#FFFF00>
124404 <B>Type</B>
124405 </TD>
124406 <TD width=15% BGCOLOR=#FFFF00>
124407 <B>Reset Value</B>
124408 </TD>
124409 <TD width=35% BGCOLOR=#FFFF00>
124410 <B>Description</B>
124411 </TD>
124412 </TR>
124413 <TR valign="top">
124414 <TD width=15% BGCOLOR=#FBF5EF>
124415 <B>DDRIOB_DATA1</B>
124416 </TD>
124417 <TD width=15% BGCOLOR=#FBF5EF>
124418 <B>0XF8000B4C</B>
124419 </TD>
124420 <TD width=10% BGCOLOR=#FBF5EF>
124421 <B>32</B>
124422 </TD>
124423 <TD width=10% BGCOLOR=#FBF5EF>
124424 <B>rw</B>
124425 </TD>
124426 <TD width=15% BGCOLOR=#FBF5EF>
124427 <B>0x00000000</B>
124428 </TD>
124429 <TD width=35% BGCOLOR=#FBF5EF>
124430 <B>--</B>
124431 </TD>
124432 </TR>
124433 </TABLE>
124434 <P>
124435 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
124436 <TR valign="top">
124437 <TD width=15% BGCOLOR=#C0FFC0>
124438 <B>Field Name</B>
124439 </TD>
124440 <TD width=15% BGCOLOR=#C0FFC0>
124441 <B>Bits</B>
124442 </TD>
124443 <TD width=10% BGCOLOR=#C0FFC0>
124444 <B>Mask</B>
124445 </TD>
124446 <TD width=10% BGCOLOR=#C0FFC0>
124447 <B>Value</B>
124448 </TD>
124449 <TD width=15% BGCOLOR=#C0FFC0>
124450 <B>Shifted Value</B>
124451 </TD>
124452 <TD width=35% BGCOLOR=#C0FFC0>
124453 <B>Description</B>
124454 </TD>
124455 </TR>
124456 <TR valign="top">
124457 <TD width=15% BGCOLOR=#FBF5EF>
124458 <B>INP_POWER</B>
124459 </TD>
124460 <TD width=15% BGCOLOR=#FBF5EF>
124461 <B>0:0</B>
124462 </TD>
124463 <TD width=10% BGCOLOR=#FBF5EF>
124464 <B>1</B>
124465 </TD>
124466 <TD width=10% BGCOLOR=#FBF5EF>
124467 <B>0</B>
124468 </TD>
124469 <TD width=15% BGCOLOR=#FBF5EF>
124470 <B>0</B>
124471 </TD>
124472 <TD width=35% BGCOLOR=#FBF5EF>
124473 <B>Specifies DDR IOB input amp power mode. 0- low power mode. 1- high performance mode.</B>
124474 </TD>
124475 </TR>
124476 <TR valign="top">
124477 <TD width=15% BGCOLOR=#FBF5EF>
124478 <B>INP_TYPE</B>
124479 </TD>
124480 <TD width=15% BGCOLOR=#FBF5EF>
124481 <B>2:1</B>
124482 </TD>
124483 <TD width=10% BGCOLOR=#FBF5EF>
124484 <B>6</B>
124485 </TD>
124486 <TD width=10% BGCOLOR=#FBF5EF>
124487 <B>1</B>
124488 </TD>
124489 <TD width=15% BGCOLOR=#FBF5EF>
124490 <B>2</B>
124491 </TD>
124492 <TD width=35% BGCOLOR=#FBF5EF>
124493 <B>Input buffer controls. 00 - Input off, reads 0. 01 - Vref based differential reciever for SSTL, HSTL. 10 - Differential input reciever. 11- LVCMOS reviever.</B>
124494 </TD>
124495 </TR>
124496 <TR valign="top">
124497 <TD width=15% BGCOLOR=#FBF5EF>
124498 <B>DCI_UPDATE</B>
124499 </TD>
124500 <TD width=15% BGCOLOR=#FBF5EF>
124501 <B>3:3</B>
124502 </TD>
124503 <TD width=10% BGCOLOR=#FBF5EF>
124504 <B>8</B>
124505 </TD>
124506 <TD width=10% BGCOLOR=#FBF5EF>
124507 <B>0</B>
124508 </TD>
124509 <TD width=15% BGCOLOR=#FBF5EF>
124510 <B>0</B>
124511 </TD>
124512 <TD width=35% BGCOLOR=#FBF5EF>
124513 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
124514 </TD>
124515 </TR>
124516 <TR valign="top">
124517 <TD width=15% BGCOLOR=#FBF5EF>
124518 <B>TERM_EN</B>
124519 </TD>
124520 <TD width=15% BGCOLOR=#FBF5EF>
124521 <B>4:4</B>
124522 </TD>
124523 <TD width=10% BGCOLOR=#FBF5EF>
124524 <B>10</B>
124525 </TD>
124526 <TD width=10% BGCOLOR=#FBF5EF>
124527 <B>1</B>
124528 </TD>
124529 <TD width=15% BGCOLOR=#FBF5EF>
124530 <B>10</B>
124531 </TD>
124532 <TD width=35% BGCOLOR=#FBF5EF>
124533 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
124534 </TD>
124535 </TR>
124536 <TR valign="top">
124537 <TD width=15% BGCOLOR=#FBF5EF>
124538 <B>DCR_TYPE</B>
124539 </TD>
124540 <TD width=15% BGCOLOR=#FBF5EF>
124541 <B>6:5</B>
124542 </TD>
124543 <TD width=10% BGCOLOR=#FBF5EF>
124544 <B>60</B>
124545 </TD>
124546 <TD width=10% BGCOLOR=#FBF5EF>
124547 <B>3</B>
124548 </TD>
124549 <TD width=15% BGCOLOR=#FBF5EF>
124550 <B>60</B>
124551 </TD>
124552 <TD width=35% BGCOLOR=#FBF5EF>
124553 <B>DCI Update 00 - DCI Disabled 01 - DCI Drive (HSTL12_DCI) 10 - Reserved 11 - DCI Termination (SSTL15_T_DCI)</B>
124554 </TD>
124555 </TR>
124556 <TR valign="top">
124557 <TD width=15% BGCOLOR=#FBF5EF>
124558 <B>IBUF_DISABLE_MODE</B>
124559 </TD>
124560 <TD width=15% BGCOLOR=#FBF5EF>
124561 <B>7:7</B>
124562 </TD>
124563 <TD width=10% BGCOLOR=#FBF5EF>
124564 <B>80</B>
124565 </TD>
124566 <TD width=10% BGCOLOR=#FBF5EF>
124567 <B>0</B>
124568 </TD>
124569 <TD width=15% BGCOLOR=#FBF5EF>
124570 <B>0</B>
124571 </TD>
124572 <TD width=35% BGCOLOR=#FBF5EF>
124573 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
124574 </TD>
124575 </TR>
124576 <TR valign="top">
124577 <TD width=15% BGCOLOR=#FBF5EF>
124578 <B>TERM_DISABLE_MODE</B>
124579 </TD>
124580 <TD width=15% BGCOLOR=#FBF5EF>
124581 <B>8:8</B>
124582 </TD>
124583 <TD width=10% BGCOLOR=#FBF5EF>
124584 <B>100</B>
124585 </TD>
124586 <TD width=10% BGCOLOR=#FBF5EF>
124587 <B>0</B>
124588 </TD>
124589 <TD width=15% BGCOLOR=#FBF5EF>
124590 <B>0</B>
124591 </TD>
124592 <TD width=35% BGCOLOR=#FBF5EF>
124593 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
124594 </TD>
124595 </TR>
124596 <TR valign="top">
124597 <TD width=15% BGCOLOR=#FBF5EF>
124598 <B>OUTPUT_EN</B>
124599 </TD>
124600 <TD width=15% BGCOLOR=#FBF5EF>
124601 <B>10:9</B>
124602 </TD>
124603 <TD width=10% BGCOLOR=#FBF5EF>
124604 <B>600</B>
124605 </TD>
124606 <TD width=10% BGCOLOR=#FBF5EF>
124607 <B>3</B>
124608 </TD>
124609 <TD width=15% BGCOLOR=#FBF5EF>
124610 <B>600</B>
124611 </TD>
124612 <TD width=35% BGCOLOR=#FBF5EF>
124613 <B>Enables output mode to enable output ties to 00 - ibuf 01 - reserved 10 - reserved 11 - obuf</B>
124614 </TD>
124615 </TR>
124616 <TR valign="top">
124617 <TD width=15% BGCOLOR=#FBF5EF>
124618 <B>PULLUP_EN</B>
124619 </TD>
124620 <TD width=15% BGCOLOR=#FBF5EF>
124621 <B>11:11</B>
124622 </TD>
124623 <TD width=10% BGCOLOR=#FBF5EF>
124624 <B>800</B>
124625 </TD>
124626 <TD width=10% BGCOLOR=#FBF5EF>
124627 <B>0</B>
124628 </TD>
124629 <TD width=15% BGCOLOR=#FBF5EF>
124630 <B>0</B>
124631 </TD>
124632 <TD width=35% BGCOLOR=#FBF5EF>
124633 <B>enables pullup on output 0 - no pullup 1 - pullup enabled</B>
124634 </TD>
124635 </TR>
124636 <TR valign="top">
124637 <TD width=15% BGCOLOR=#C0C0C0>
124638 <B>DDRIOB_DATA1@0XF8000B4C</B>
124639 </TD>
124640 <TD width=15% BGCOLOR=#C0C0C0>
124641 <B>31:0</B>
124642 </TD>
124643 <TD width=10% BGCOLOR=#C0C0C0>
124644 <B>fff</B>
124645 </TD>
124646 <TD width=10% BGCOLOR=#C0C0C0>
124647 <B></B>
124648 </TD>
124649 <TD width=15% BGCOLOR=#C0C0C0>
124650 <B>672</B>
124651 </TD>
124652 <TD width=35% BGCOLOR=#C0C0C0>
124653 <B>DDRIOB Data 1 Configuration Register</B>
124654 </TD>
124655 </TR>
124656 </TABLE>
124657 <P>
124658 <H2><a name="DDRIOB_DIFF0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF0</a></H2>
124659 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
124660 <TR valign="top">
124661 <TD width=15% BGCOLOR=#FFFF00>
124662 <B>Register Name</B>
124663 </TD>
124664 <TD width=15% BGCOLOR=#FFFF00>
124665 <B>Address</B>
124666 </TD>
124667 <TD width=10% BGCOLOR=#FFFF00>
124668 <B>Width</B>
124669 </TD>
124670 <TD width=10% BGCOLOR=#FFFF00>
124671 <B>Type</B>
124672 </TD>
124673 <TD width=15% BGCOLOR=#FFFF00>
124674 <B>Reset Value</B>
124675 </TD>
124676 <TD width=35% BGCOLOR=#FFFF00>
124677 <B>Description</B>
124678 </TD>
124679 </TR>
124680 <TR valign="top">
124681 <TD width=15% BGCOLOR=#FBF5EF>
124682 <B>DDRIOB_DIFF0</B>
124683 </TD>
124684 <TD width=15% BGCOLOR=#FBF5EF>
124685 <B>0XF8000B50</B>
124686 </TD>
124687 <TD width=10% BGCOLOR=#FBF5EF>
124688 <B>32</B>
124689 </TD>
124690 <TD width=10% BGCOLOR=#FBF5EF>
124691 <B>rw</B>
124692 </TD>
124693 <TD width=15% BGCOLOR=#FBF5EF>
124694 <B>0x00000000</B>
124695 </TD>
124696 <TD width=35% BGCOLOR=#FBF5EF>
124697 <B>--</B>
124698 </TD>
124699 </TR>
124700 </TABLE>
124701 <P>
124702 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
124703 <TR valign="top">
124704 <TD width=15% BGCOLOR=#C0FFC0>
124705 <B>Field Name</B>
124706 </TD>
124707 <TD width=15% BGCOLOR=#C0FFC0>
124708 <B>Bits</B>
124709 </TD>
124710 <TD width=10% BGCOLOR=#C0FFC0>
124711 <B>Mask</B>
124712 </TD>
124713 <TD width=10% BGCOLOR=#C0FFC0>
124714 <B>Value</B>
124715 </TD>
124716 <TD width=15% BGCOLOR=#C0FFC0>
124717 <B>Shifted Value</B>
124718 </TD>
124719 <TD width=35% BGCOLOR=#C0FFC0>
124720 <B>Description</B>
124721 </TD>
124722 </TR>
124723 <TR valign="top">
124724 <TD width=15% BGCOLOR=#FBF5EF>
124725 <B>INP_POWER</B>
124726 </TD>
124727 <TD width=15% BGCOLOR=#FBF5EF>
124728 <B>0:0</B>
124729 </TD>
124730 <TD width=10% BGCOLOR=#FBF5EF>
124731 <B>1</B>
124732 </TD>
124733 <TD width=10% BGCOLOR=#FBF5EF>
124734 <B>0</B>
124735 </TD>
124736 <TD width=15% BGCOLOR=#FBF5EF>
124737 <B>0</B>
124738 </TD>
124739 <TD width=35% BGCOLOR=#FBF5EF>
124740 <B>Specifies DDR IOB input amp power mode. 0- low power mode. 1- high performance mode.</B>
124741 </TD>
124742 </TR>
124743 <TR valign="top">
124744 <TD width=15% BGCOLOR=#FBF5EF>
124745 <B>INP_TYPE</B>
124746 </TD>
124747 <TD width=15% BGCOLOR=#FBF5EF>
124748 <B>2:1</B>
124749 </TD>
124750 <TD width=10% BGCOLOR=#FBF5EF>
124751 <B>6</B>
124752 </TD>
124753 <TD width=10% BGCOLOR=#FBF5EF>
124754 <B>2</B>
124755 </TD>
124756 <TD width=15% BGCOLOR=#FBF5EF>
124757 <B>4</B>
124758 </TD>
124759 <TD width=35% BGCOLOR=#FBF5EF>
124760 <B>Input buffer controls. 00 - Input off, reads 0. 01 - Vref based differential reciever for SSTL, HSTL. 10 - Differential input reciever. 11- LVCMOS reviever.</B>
124761 </TD>
124762 </TR>
124763 <TR valign="top">
124764 <TD width=15% BGCOLOR=#FBF5EF>
124765 <B>DCI_UPDATE</B>
124766 </TD>
124767 <TD width=15% BGCOLOR=#FBF5EF>
124768 <B>3:3</B>
124769 </TD>
124770 <TD width=10% BGCOLOR=#FBF5EF>
124771 <B>8</B>
124772 </TD>
124773 <TD width=10% BGCOLOR=#FBF5EF>
124774 <B>0</B>
124775 </TD>
124776 <TD width=15% BGCOLOR=#FBF5EF>
124777 <B>0</B>
124778 </TD>
124779 <TD width=35% BGCOLOR=#FBF5EF>
124780 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
124781 </TD>
124782 </TR>
124783 <TR valign="top">
124784 <TD width=15% BGCOLOR=#FBF5EF>
124785 <B>TERM_EN</B>
124786 </TD>
124787 <TD width=15% BGCOLOR=#FBF5EF>
124788 <B>4:4</B>
124789 </TD>
124790 <TD width=10% BGCOLOR=#FBF5EF>
124791 <B>10</B>
124792 </TD>
124793 <TD width=10% BGCOLOR=#FBF5EF>
124794 <B>1</B>
124795 </TD>
124796 <TD width=15% BGCOLOR=#FBF5EF>
124797 <B>10</B>
124798 </TD>
124799 <TD width=35% BGCOLOR=#FBF5EF>
124800 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
124801 </TD>
124802 </TR>
124803 <TR valign="top">
124804 <TD width=15% BGCOLOR=#FBF5EF>
124805 <B>DCR_TYPE</B>
124806 </TD>
124807 <TD width=15% BGCOLOR=#FBF5EF>
124808 <B>6:5</B>
124809 </TD>
124810 <TD width=10% BGCOLOR=#FBF5EF>
124811 <B>60</B>
124812 </TD>
124813 <TD width=10% BGCOLOR=#FBF5EF>
124814 <B>3</B>
124815 </TD>
124816 <TD width=15% BGCOLOR=#FBF5EF>
124817 <B>60</B>
124818 </TD>
124819 <TD width=35% BGCOLOR=#FBF5EF>
124820 <B>DCI Update 00 - DCI Disabled 01 - DCI Drive (HSTL12_DCI) 10 - Reserved 11 - DCI Termination (SSTL15_T_DCI)</B>
124821 </TD>
124822 </TR>
124823 <TR valign="top">
124824 <TD width=15% BGCOLOR=#FBF5EF>
124825 <B>IBUF_DISABLE_MODE</B>
124826 </TD>
124827 <TD width=15% BGCOLOR=#FBF5EF>
124828 <B>7:7</B>
124829 </TD>
124830 <TD width=10% BGCOLOR=#FBF5EF>
124831 <B>80</B>
124832 </TD>
124833 <TD width=10% BGCOLOR=#FBF5EF>
124834 <B>0</B>
124835 </TD>
124836 <TD width=15% BGCOLOR=#FBF5EF>
124837 <B>0</B>
124838 </TD>
124839 <TD width=35% BGCOLOR=#FBF5EF>
124840 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
124841 </TD>
124842 </TR>
124843 <TR valign="top">
124844 <TD width=15% BGCOLOR=#FBF5EF>
124845 <B>TERM_DISABLE_MODE</B>
124846 </TD>
124847 <TD width=15% BGCOLOR=#FBF5EF>
124848 <B>8:8</B>
124849 </TD>
124850 <TD width=10% BGCOLOR=#FBF5EF>
124851 <B>100</B>
124852 </TD>
124853 <TD width=10% BGCOLOR=#FBF5EF>
124854 <B>0</B>
124855 </TD>
124856 <TD width=15% BGCOLOR=#FBF5EF>
124857 <B>0</B>
124858 </TD>
124859 <TD width=35% BGCOLOR=#FBF5EF>
124860 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
124861 </TD>
124862 </TR>
124863 <TR valign="top">
124864 <TD width=15% BGCOLOR=#FBF5EF>
124865 <B>OUTPUT_EN</B>
124866 </TD>
124867 <TD width=15% BGCOLOR=#FBF5EF>
124868 <B>10:9</B>
124869 </TD>
124870 <TD width=10% BGCOLOR=#FBF5EF>
124871 <B>600</B>
124872 </TD>
124873 <TD width=10% BGCOLOR=#FBF5EF>
124874 <B>3</B>
124875 </TD>
124876 <TD width=15% BGCOLOR=#FBF5EF>
124877 <B>600</B>
124878 </TD>
124879 <TD width=35% BGCOLOR=#FBF5EF>
124880 <B>Enables output mode to enable output ties to 00 - ibuf 01 - reserved 10 - reserved 11 - obuf</B>
124881 </TD>
124882 </TR>
124883 <TR valign="top">
124884 <TD width=15% BGCOLOR=#FBF5EF>
124885 <B>PULLUP_EN</B>
124886 </TD>
124887 <TD width=15% BGCOLOR=#FBF5EF>
124888 <B>11:11</B>
124889 </TD>
124890 <TD width=10% BGCOLOR=#FBF5EF>
124891 <B>800</B>
124892 </TD>
124893 <TD width=10% BGCOLOR=#FBF5EF>
124894 <B>0</B>
124895 </TD>
124896 <TD width=15% BGCOLOR=#FBF5EF>
124897 <B>0</B>
124898 </TD>
124899 <TD width=35% BGCOLOR=#FBF5EF>
124900 <B>enables pullup on output 0 - no pullup 1 - pullup enabled</B>
124901 </TD>
124902 </TR>
124903 <TR valign="top">
124904 <TD width=15% BGCOLOR=#C0C0C0>
124905 <B>DDRIOB_DIFF0@0XF8000B50</B>
124906 </TD>
124907 <TD width=15% BGCOLOR=#C0C0C0>
124908 <B>31:0</B>
124909 </TD>
124910 <TD width=10% BGCOLOR=#C0C0C0>
124911 <B>fff</B>
124912 </TD>
124913 <TD width=10% BGCOLOR=#C0C0C0>
124914 <B></B>
124915 </TD>
124916 <TD width=15% BGCOLOR=#C0C0C0>
124917 <B>674</B>
124918 </TD>
124919 <TD width=35% BGCOLOR=#C0C0C0>
124920 <B>DDRIOB Differential DQS 0 Configuration Register</B>
124921 </TD>
124922 </TR>
124923 </TABLE>
124924 <P>
124925 <H2><a name="DDRIOB_DIFF1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF1</a></H2>
124926 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
124927 <TR valign="top">
124928 <TD width=15% BGCOLOR=#FFFF00>
124929 <B>Register Name</B>
124930 </TD>
124931 <TD width=15% BGCOLOR=#FFFF00>
124932 <B>Address</B>
124933 </TD>
124934 <TD width=10% BGCOLOR=#FFFF00>
124935 <B>Width</B>
124936 </TD>
124937 <TD width=10% BGCOLOR=#FFFF00>
124938 <B>Type</B>
124939 </TD>
124940 <TD width=15% BGCOLOR=#FFFF00>
124941 <B>Reset Value</B>
124942 </TD>
124943 <TD width=35% BGCOLOR=#FFFF00>
124944 <B>Description</B>
124945 </TD>
124946 </TR>
124947 <TR valign="top">
124948 <TD width=15% BGCOLOR=#FBF5EF>
124949 <B>DDRIOB_DIFF1</B>
124950 </TD>
124951 <TD width=15% BGCOLOR=#FBF5EF>
124952 <B>0XF8000B54</B>
124953 </TD>
124954 <TD width=10% BGCOLOR=#FBF5EF>
124955 <B>32</B>
124956 </TD>
124957 <TD width=10% BGCOLOR=#FBF5EF>
124958 <B>rw</B>
124959 </TD>
124960 <TD width=15% BGCOLOR=#FBF5EF>
124961 <B>0x00000000</B>
124962 </TD>
124963 <TD width=35% BGCOLOR=#FBF5EF>
124964 <B>--</B>
124965 </TD>
124966 </TR>
124967 </TABLE>
124968 <P>
124969 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
124970 <TR valign="top">
124971 <TD width=15% BGCOLOR=#C0FFC0>
124972 <B>Field Name</B>
124973 </TD>
124974 <TD width=15% BGCOLOR=#C0FFC0>
124975 <B>Bits</B>
124976 </TD>
124977 <TD width=10% BGCOLOR=#C0FFC0>
124978 <B>Mask</B>
124979 </TD>
124980 <TD width=10% BGCOLOR=#C0FFC0>
124981 <B>Value</B>
124982 </TD>
124983 <TD width=15% BGCOLOR=#C0FFC0>
124984 <B>Shifted Value</B>
124985 </TD>
124986 <TD width=35% BGCOLOR=#C0FFC0>
124987 <B>Description</B>
124988 </TD>
124989 </TR>
124990 <TR valign="top">
124991 <TD width=15% BGCOLOR=#FBF5EF>
124992 <B>INP_POWER</B>
124993 </TD>
124994 <TD width=15% BGCOLOR=#FBF5EF>
124995 <B>0:0</B>
124996 </TD>
124997 <TD width=10% BGCOLOR=#FBF5EF>
124998 <B>1</B>
124999 </TD>
125000 <TD width=10% BGCOLOR=#FBF5EF>
125001 <B>0</B>
125002 </TD>
125003 <TD width=15% BGCOLOR=#FBF5EF>
125004 <B>0</B>
125005 </TD>
125006 <TD width=35% BGCOLOR=#FBF5EF>
125007 <B>Specifies DDR IOB input amp power mode. 0- low power mode. 1- high performance mode.</B>
125008 </TD>
125009 </TR>
125010 <TR valign="top">
125011 <TD width=15% BGCOLOR=#FBF5EF>
125012 <B>INP_TYPE</B>
125013 </TD>
125014 <TD width=15% BGCOLOR=#FBF5EF>
125015 <B>2:1</B>
125016 </TD>
125017 <TD width=10% BGCOLOR=#FBF5EF>
125018 <B>6</B>
125019 </TD>
125020 <TD width=10% BGCOLOR=#FBF5EF>
125021 <B>2</B>
125022 </TD>
125023 <TD width=15% BGCOLOR=#FBF5EF>
125024 <B>4</B>
125025 </TD>
125026 <TD width=35% BGCOLOR=#FBF5EF>
125027 <B>Input buffer controls. 00 - Input off, reads 0. 01 - Vref based differential reciever for SSTL, HSTL. 10 - Differential input reciever. 11- LVCMOS reviever.</B>
125028 </TD>
125029 </TR>
125030 <TR valign="top">
125031 <TD width=15% BGCOLOR=#FBF5EF>
125032 <B>DCI_UPDATE</B>
125033 </TD>
125034 <TD width=15% BGCOLOR=#FBF5EF>
125035 <B>3:3</B>
125036 </TD>
125037 <TD width=10% BGCOLOR=#FBF5EF>
125038 <B>8</B>
125039 </TD>
125040 <TD width=10% BGCOLOR=#FBF5EF>
125041 <B>0</B>
125042 </TD>
125043 <TD width=15% BGCOLOR=#FBF5EF>
125044 <B>0</B>
125045 </TD>
125046 <TD width=35% BGCOLOR=#FBF5EF>
125047 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
125048 </TD>
125049 </TR>
125050 <TR valign="top">
125051 <TD width=15% BGCOLOR=#FBF5EF>
125052 <B>TERM_EN</B>
125053 </TD>
125054 <TD width=15% BGCOLOR=#FBF5EF>
125055 <B>4:4</B>
125056 </TD>
125057 <TD width=10% BGCOLOR=#FBF5EF>
125058 <B>10</B>
125059 </TD>
125060 <TD width=10% BGCOLOR=#FBF5EF>
125061 <B>1</B>
125062 </TD>
125063 <TD width=15% BGCOLOR=#FBF5EF>
125064 <B>10</B>
125065 </TD>
125066 <TD width=35% BGCOLOR=#FBF5EF>
125067 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
125068 </TD>
125069 </TR>
125070 <TR valign="top">
125071 <TD width=15% BGCOLOR=#FBF5EF>
125072 <B>DCR_TYPE</B>
125073 </TD>
125074 <TD width=15% BGCOLOR=#FBF5EF>
125075 <B>6:5</B>
125076 </TD>
125077 <TD width=10% BGCOLOR=#FBF5EF>
125078 <B>60</B>
125079 </TD>
125080 <TD width=10% BGCOLOR=#FBF5EF>
125081 <B>3</B>
125082 </TD>
125083 <TD width=15% BGCOLOR=#FBF5EF>
125084 <B>60</B>
125085 </TD>
125086 <TD width=35% BGCOLOR=#FBF5EF>
125087 <B>DCI Update 00 - DCI Disabled 01 - DCI Drive (HSTL12_DCI) 10 - Reserved 11 - DCI Termination (SSTL15_T_DCI)</B>
125088 </TD>
125089 </TR>
125090 <TR valign="top">
125091 <TD width=15% BGCOLOR=#FBF5EF>
125092 <B>IBUF_DISABLE_MODE</B>
125093 </TD>
125094 <TD width=15% BGCOLOR=#FBF5EF>
125095 <B>7:7</B>
125096 </TD>
125097 <TD width=10% BGCOLOR=#FBF5EF>
125098 <B>80</B>
125099 </TD>
125100 <TD width=10% BGCOLOR=#FBF5EF>
125101 <B>0</B>
125102 </TD>
125103 <TD width=15% BGCOLOR=#FBF5EF>
125104 <B>0</B>
125105 </TD>
125106 <TD width=35% BGCOLOR=#FBF5EF>
125107 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
125108 </TD>
125109 </TR>
125110 <TR valign="top">
125111 <TD width=15% BGCOLOR=#FBF5EF>
125112 <B>TERM_DISABLE_MODE</B>
125113 </TD>
125114 <TD width=15% BGCOLOR=#FBF5EF>
125115 <B>8:8</B>
125116 </TD>
125117 <TD width=10% BGCOLOR=#FBF5EF>
125118 <B>100</B>
125119 </TD>
125120 <TD width=10% BGCOLOR=#FBF5EF>
125121 <B>0</B>
125122 </TD>
125123 <TD width=15% BGCOLOR=#FBF5EF>
125124 <B>0</B>
125125 </TD>
125126 <TD width=35% BGCOLOR=#FBF5EF>
125127 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
125128 </TD>
125129 </TR>
125130 <TR valign="top">
125131 <TD width=15% BGCOLOR=#FBF5EF>
125132 <B>OUTPUT_EN</B>
125133 </TD>
125134 <TD width=15% BGCOLOR=#FBF5EF>
125135 <B>10:9</B>
125136 </TD>
125137 <TD width=10% BGCOLOR=#FBF5EF>
125138 <B>600</B>
125139 </TD>
125140 <TD width=10% BGCOLOR=#FBF5EF>
125141 <B>3</B>
125142 </TD>
125143 <TD width=15% BGCOLOR=#FBF5EF>
125144 <B>600</B>
125145 </TD>
125146 <TD width=35% BGCOLOR=#FBF5EF>
125147 <B>Enables output mode to enable output ties to 00 - ibuf 01 - reserved 10 - reserved 11 - obuf</B>
125148 </TD>
125149 </TR>
125150 <TR valign="top">
125151 <TD width=15% BGCOLOR=#FBF5EF>
125152 <B>PULLUP_EN</B>
125153 </TD>
125154 <TD width=15% BGCOLOR=#FBF5EF>
125155 <B>11:11</B>
125156 </TD>
125157 <TD width=10% BGCOLOR=#FBF5EF>
125158 <B>800</B>
125159 </TD>
125160 <TD width=10% BGCOLOR=#FBF5EF>
125161 <B>0</B>
125162 </TD>
125163 <TD width=15% BGCOLOR=#FBF5EF>
125164 <B>0</B>
125165 </TD>
125166 <TD width=35% BGCOLOR=#FBF5EF>
125167 <B>enables pullup on output 0 - no pullup 1 - pullup enabled</B>
125168 </TD>
125169 </TR>
125170 <TR valign="top">
125171 <TD width=15% BGCOLOR=#C0C0C0>
125172 <B>DDRIOB_DIFF1@0XF8000B54</B>
125173 </TD>
125174 <TD width=15% BGCOLOR=#C0C0C0>
125175 <B>31:0</B>
125176 </TD>
125177 <TD width=10% BGCOLOR=#C0C0C0>
125178 <B>fff</B>
125179 </TD>
125180 <TD width=10% BGCOLOR=#C0C0C0>
125181 <B></B>
125182 </TD>
125183 <TD width=15% BGCOLOR=#C0C0C0>
125184 <B>674</B>
125185 </TD>
125186 <TD width=35% BGCOLOR=#C0C0C0>
125187 <B>DDRIOB Differential DQS 1 Configuration Register</B>
125188 </TD>
125189 </TR>
125190 </TABLE>
125191 <P>
125192 <H2><a name="DDRIOB_CLOCK">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_CLOCK</a></H2>
125193 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
125194 <TR valign="top">
125195 <TD width=15% BGCOLOR=#FFFF00>
125196 <B>Register Name</B>
125197 </TD>
125198 <TD width=15% BGCOLOR=#FFFF00>
125199 <B>Address</B>
125200 </TD>
125201 <TD width=10% BGCOLOR=#FFFF00>
125202 <B>Width</B>
125203 </TD>
125204 <TD width=10% BGCOLOR=#FFFF00>
125205 <B>Type</B>
125206 </TD>
125207 <TD width=15% BGCOLOR=#FFFF00>
125208 <B>Reset Value</B>
125209 </TD>
125210 <TD width=35% BGCOLOR=#FFFF00>
125211 <B>Description</B>
125212 </TD>
125213 </TR>
125214 <TR valign="top">
125215 <TD width=15% BGCOLOR=#FBF5EF>
125216 <B>DDRIOB_CLOCK</B>
125217 </TD>
125218 <TD width=15% BGCOLOR=#FBF5EF>
125219 <B>0XF8000B58</B>
125220 </TD>
125221 <TD width=10% BGCOLOR=#FBF5EF>
125222 <B>32</B>
125223 </TD>
125224 <TD width=10% BGCOLOR=#FBF5EF>
125225 <B>rw</B>
125226 </TD>
125227 <TD width=15% BGCOLOR=#FBF5EF>
125228 <B>0x00000000</B>
125229 </TD>
125230 <TD width=35% BGCOLOR=#FBF5EF>
125231 <B>--</B>
125232 </TD>
125233 </TR>
125234 </TABLE>
125235 <P>
125236 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
125237 <TR valign="top">
125238 <TD width=15% BGCOLOR=#C0FFC0>
125239 <B>Field Name</B>
125240 </TD>
125241 <TD width=15% BGCOLOR=#C0FFC0>
125242 <B>Bits</B>
125243 </TD>
125244 <TD width=10% BGCOLOR=#C0FFC0>
125245 <B>Mask</B>
125246 </TD>
125247 <TD width=10% BGCOLOR=#C0FFC0>
125248 <B>Value</B>
125249 </TD>
125250 <TD width=15% BGCOLOR=#C0FFC0>
125251 <B>Shifted Value</B>
125252 </TD>
125253 <TD width=35% BGCOLOR=#C0FFC0>
125254 <B>Description</B>
125255 </TD>
125256 </TR>
125257 <TR valign="top">
125258 <TD width=15% BGCOLOR=#FBF5EF>
125259 <B>INP_POWER</B>
125260 </TD>
125261 <TD width=15% BGCOLOR=#FBF5EF>
125262 <B>0:0</B>
125263 </TD>
125264 <TD width=10% BGCOLOR=#FBF5EF>
125265 <B>1</B>
125266 </TD>
125267 <TD width=10% BGCOLOR=#FBF5EF>
125268 <B>0</B>
125269 </TD>
125270 <TD width=15% BGCOLOR=#FBF5EF>
125271 <B>0</B>
125272 </TD>
125273 <TD width=35% BGCOLOR=#FBF5EF>
125274 <B>Specifies DDR IOB input amp power mode. 0- low power mode. 1- high performance mode.</B>
125275 </TD>
125276 </TR>
125277 <TR valign="top">
125278 <TD width=15% BGCOLOR=#FBF5EF>
125279 <B>INP_TYPE</B>
125280 </TD>
125281 <TD width=15% BGCOLOR=#FBF5EF>
125282 <B>2:1</B>
125283 </TD>
125284 <TD width=10% BGCOLOR=#FBF5EF>
125285 <B>6</B>
125286 </TD>
125287 <TD width=10% BGCOLOR=#FBF5EF>
125288 <B>0</B>
125289 </TD>
125290 <TD width=15% BGCOLOR=#FBF5EF>
125291 <B>0</B>
125292 </TD>
125293 <TD width=35% BGCOLOR=#FBF5EF>
125294 <B>Input buffer controls. 00 - Input off, reads 0. 01 - Vref based differential reciever for SSTL, HSTL. 10 - Differential input reciever. 11- LVCMOS reviever.</B>
125295 </TD>
125296 </TR>
125297 <TR valign="top">
125298 <TD width=15% BGCOLOR=#FBF5EF>
125299 <B>DCI_UPDATE</B>
125300 </TD>
125301 <TD width=15% BGCOLOR=#FBF5EF>
125302 <B>3:3</B>
125303 </TD>
125304 <TD width=10% BGCOLOR=#FBF5EF>
125305 <B>8</B>
125306 </TD>
125307 <TD width=10% BGCOLOR=#FBF5EF>
125308 <B>0</B>
125309 </TD>
125310 <TD width=15% BGCOLOR=#FBF5EF>
125311 <B>0</B>
125312 </TD>
125313 <TD width=35% BGCOLOR=#FBF5EF>
125314 <B>DCI Update Enabled 0 - disabled 1 - enabled</B>
125315 </TD>
125316 </TR>
125317 <TR valign="top">
125318 <TD width=15% BGCOLOR=#FBF5EF>
125319 <B>TERM_EN</B>
125320 </TD>
125321 <TD width=15% BGCOLOR=#FBF5EF>
125322 <B>4:4</B>
125323 </TD>
125324 <TD width=10% BGCOLOR=#FBF5EF>
125325 <B>10</B>
125326 </TD>
125327 <TD width=10% BGCOLOR=#FBF5EF>
125328 <B>0</B>
125329 </TD>
125330 <TD width=15% BGCOLOR=#FBF5EF>
125331 <B>0</B>
125332 </TD>
125333 <TD width=35% BGCOLOR=#FBF5EF>
125334 <B>Tri State Termination Enabled 0 - disabled 1 - enabled</B>
125335 </TD>
125336 </TR>
125337 <TR valign="top">
125338 <TD width=15% BGCOLOR=#FBF5EF>
125339 <B>DCR_TYPE</B>
125340 </TD>
125341 <TD width=15% BGCOLOR=#FBF5EF>
125342 <B>6:5</B>
125343 </TD>
125344 <TD width=10% BGCOLOR=#FBF5EF>
125345 <B>60</B>
125346 </TD>
125347 <TD width=10% BGCOLOR=#FBF5EF>
125348 <B>0</B>
125349 </TD>
125350 <TD width=15% BGCOLOR=#FBF5EF>
125351 <B>0</B>
125352 </TD>
125353 <TD width=35% BGCOLOR=#FBF5EF>
125354 <B>DCI Update 00 - DCI Disabled 01 - DCI Drive (HSTL12_DCI) 10 - Reserved 11 - DCI Termination (SSTL15_T_DCI)</B>
125355 </TD>
125356 </TR>
125357 <TR valign="top">
125358 <TD width=15% BGCOLOR=#FBF5EF>
125359 <B>IBUF_DISABLE_MODE</B>
125360 </TD>
125361 <TD width=15% BGCOLOR=#FBF5EF>
125362 <B>7:7</B>
125363 </TD>
125364 <TD width=10% BGCOLOR=#FBF5EF>
125365 <B>80</B>
125366 </TD>
125367 <TD width=10% BGCOLOR=#FBF5EF>
125368 <B>0</B>
125369 </TD>
125370 <TD width=15% BGCOLOR=#FBF5EF>
125371 <B>0</B>
125372 </TD>
125373 <TD width=35% BGCOLOR=#FBF5EF>
125374 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
125375 </TD>
125376 </TR>
125377 <TR valign="top">
125378 <TD width=15% BGCOLOR=#FBF5EF>
125379 <B>TERM_DISABLE_MODE</B>
125380 </TD>
125381 <TD width=15% BGCOLOR=#FBF5EF>
125382 <B>8:8</B>
125383 </TD>
125384 <TD width=10% BGCOLOR=#FBF5EF>
125385 <B>100</B>
125386 </TD>
125387 <TD width=10% BGCOLOR=#FBF5EF>
125388 <B>0</B>
125389 </TD>
125390 <TD width=15% BGCOLOR=#FBF5EF>
125391 <B>0</B>
125392 </TD>
125393 <TD width=35% BGCOLOR=#FBF5EF>
125394 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
125395 </TD>
125396 </TR>
125397 <TR valign="top">
125398 <TD width=15% BGCOLOR=#FBF5EF>
125399 <B>OUTPUT_EN</B>
125400 </TD>
125401 <TD width=15% BGCOLOR=#FBF5EF>
125402 <B>10:9</B>
125403 </TD>
125404 <TD width=10% BGCOLOR=#FBF5EF>
125405 <B>600</B>
125406 </TD>
125407 <TD width=10% BGCOLOR=#FBF5EF>
125408 <B>3</B>
125409 </TD>
125410 <TD width=15% BGCOLOR=#FBF5EF>
125411 <B>600</B>
125412 </TD>
125413 <TD width=35% BGCOLOR=#FBF5EF>
125414 <B>Enables output mode to enable output ties to 00 - ibuf 01 - reserved 10 - reserved 11 - obuf</B>
125415 </TD>
125416 </TR>
125417 <TR valign="top">
125418 <TD width=15% BGCOLOR=#FBF5EF>
125419 <B>PULLUP_EN</B>
125420 </TD>
125421 <TD width=15% BGCOLOR=#FBF5EF>
125422 <B>11:11</B>
125423 </TD>
125424 <TD width=10% BGCOLOR=#FBF5EF>
125425 <B>800</B>
125426 </TD>
125427 <TD width=10% BGCOLOR=#FBF5EF>
125428 <B>0</B>
125429 </TD>
125430 <TD width=15% BGCOLOR=#FBF5EF>
125431 <B>0</B>
125432 </TD>
125433 <TD width=35% BGCOLOR=#FBF5EF>
125434 <B>enables pullup on output 0 - no pullup 1 - pullup enabled</B>
125435 </TD>
125436 </TR>
125437 <TR valign="top">
125438 <TD width=15% BGCOLOR=#C0C0C0>
125439 <B>DDRIOB_CLOCK@0XF8000B58</B>
125440 </TD>
125441 <TD width=15% BGCOLOR=#C0C0C0>
125442 <B>31:0</B>
125443 </TD>
125444 <TD width=10% BGCOLOR=#C0C0C0>
125445 <B>fff</B>
125446 </TD>
125447 <TD width=10% BGCOLOR=#C0C0C0>
125448 <B></B>
125449 </TD>
125450 <TD width=15% BGCOLOR=#C0C0C0>
125451 <B>600</B>
125452 </TD>
125453 <TD width=35% BGCOLOR=#C0C0C0>
125454 <B>DDRIOB Differential Clock Configuration Register</B>
125455 </TD>
125456 </TR>
125457 </TABLE>
125458 <P>
125459 <H2><a name="DDRIOB_DRIVE_SLEW_ADDR">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_ADDR</a></H2>
125460 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
125461 <TR valign="top">
125462 <TD width=15% BGCOLOR=#FFFF00>
125463 <B>Register Name</B>
125464 </TD>
125465 <TD width=15% BGCOLOR=#FFFF00>
125466 <B>Address</B>
125467 </TD>
125468 <TD width=10% BGCOLOR=#FFFF00>
125469 <B>Width</B>
125470 </TD>
125471 <TD width=10% BGCOLOR=#FFFF00>
125472 <B>Type</B>
125473 </TD>
125474 <TD width=15% BGCOLOR=#FFFF00>
125475 <B>Reset Value</B>
125476 </TD>
125477 <TD width=35% BGCOLOR=#FFFF00>
125478 <B>Description</B>
125479 </TD>
125480 </TR>
125481 <TR valign="top">
125482 <TD width=15% BGCOLOR=#FBF5EF>
125483 <B>DDRIOB_DRIVE_SLEW_ADDR</B>
125484 </TD>
125485 <TD width=15% BGCOLOR=#FBF5EF>
125486 <B>0XF8000B5C</B>
125487 </TD>
125488 <TD width=10% BGCOLOR=#FBF5EF>
125489 <B>32</B>
125490 </TD>
125491 <TD width=10% BGCOLOR=#FBF5EF>
125492 <B>rw</B>
125493 </TD>
125494 <TD width=15% BGCOLOR=#FBF5EF>
125495 <B>0x00000000</B>
125496 </TD>
125497 <TD width=35% BGCOLOR=#FBF5EF>
125498 <B>--</B>
125499 </TD>
125500 </TR>
125501 </TABLE>
125502 <P>
125503 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
125504 <TR valign="top">
125505 <TD width=15% BGCOLOR=#C0FFC0>
125506 <B>Field Name</B>
125507 </TD>
125508 <TD width=15% BGCOLOR=#C0FFC0>
125509 <B>Bits</B>
125510 </TD>
125511 <TD width=10% BGCOLOR=#C0FFC0>
125512 <B>Mask</B>
125513 </TD>
125514 <TD width=10% BGCOLOR=#C0FFC0>
125515 <B>Value</B>
125516 </TD>
125517 <TD width=15% BGCOLOR=#C0FFC0>
125518 <B>Shifted Value</B>
125519 </TD>
125520 <TD width=35% BGCOLOR=#C0FFC0>
125521 <B>Description</B>
125522 </TD>
125523 </TR>
125524 <TR valign="top">
125525 <TD width=15% BGCOLOR=#FBF5EF>
125526 <B>DRIVE_P</B>
125527 </TD>
125528 <TD width=15% BGCOLOR=#FBF5EF>
125529 <B>6:0</B>
125530 </TD>
125531 <TD width=10% BGCOLOR=#FBF5EF>
125532 <B>7f</B>
125533 </TD>
125534 <TD width=10% BGCOLOR=#FBF5EF>
125535 <B>1c</B>
125536 </TD>
125537 <TD width=15% BGCOLOR=#FBF5EF>
125538 <B>1c</B>
125539 </TD>
125540 <TD width=35% BGCOLOR=#FBF5EF>
125541 <B>Programs the DDRIO drive strength for the P devices</B>
125542 </TD>
125543 </TR>
125544 <TR valign="top">
125545 <TD width=15% BGCOLOR=#FBF5EF>
125546 <B>DRIVE_N</B>
125547 </TD>
125548 <TD width=15% BGCOLOR=#FBF5EF>
125549 <B>13:7</B>
125550 </TD>
125551 <TD width=10% BGCOLOR=#FBF5EF>
125552 <B>3f80</B>
125553 </TD>
125554 <TD width=10% BGCOLOR=#FBF5EF>
125555 <B>c</B>
125556 </TD>
125557 <TD width=15% BGCOLOR=#FBF5EF>
125558 <B>600</B>
125559 </TD>
125560 <TD width=35% BGCOLOR=#FBF5EF>
125561 <B>Programs the DDRIO drive strength for the N devices</B>
125562 </TD>
125563 </TR>
125564 <TR valign="top">
125565 <TD width=15% BGCOLOR=#FBF5EF>
125566 <B>SLEW_P</B>
125567 </TD>
125568 <TD width=15% BGCOLOR=#FBF5EF>
125569 <B>18:14</B>
125570 </TD>
125571 <TD width=10% BGCOLOR=#FBF5EF>
125572 <B>7c000</B>
125573 </TD>
125574 <TD width=10% BGCOLOR=#FBF5EF>
125575 <B>3</B>
125576 </TD>
125577 <TD width=15% BGCOLOR=#FBF5EF>
125578 <B>c000</B>
125579 </TD>
125580 <TD width=35% BGCOLOR=#FBF5EF>
125581 <B>Programs the DDRIO slew rate for the P devices</B>
125582 </TD>
125583 </TR>
125584 <TR valign="top">
125585 <TD width=15% BGCOLOR=#FBF5EF>
125586 <B>SLEW_N</B>
125587 </TD>
125588 <TD width=15% BGCOLOR=#FBF5EF>
125589 <B>23:19</B>
125590 </TD>
125591 <TD width=10% BGCOLOR=#FBF5EF>
125592 <B>f80000</B>
125593 </TD>
125594 <TD width=10% BGCOLOR=#FBF5EF>
125595 <B>3</B>
125596 </TD>
125597 <TD width=15% BGCOLOR=#FBF5EF>
125598 <B>180000</B>
125599 </TD>
125600 <TD width=35% BGCOLOR=#FBF5EF>
125601 <B>Programs the DDRIO slew rate for the N devices</B>
125602 </TD>
125603 </TR>
125604 <TR valign="top">
125605 <TD width=15% BGCOLOR=#FBF5EF>
125606 <B>GTL</B>
125607 </TD>
125608 <TD width=15% BGCOLOR=#FBF5EF>
125609 <B>26:24</B>
125610 </TD>
125611 <TD width=10% BGCOLOR=#FBF5EF>
125612 <B>7000000</B>
125613 </TD>
125614 <TD width=10% BGCOLOR=#FBF5EF>
125615 <B>0</B>
125616 </TD>
125617 <TD width=15% BGCOLOR=#FBF5EF>
125618 <B>0</B>
125619 </TD>
125620 <TD width=35% BGCOLOR=#FBF5EF>
125621 <B>Test Control 000 - Normal Operation 001 : 111 - Test Mode</B>
125622 </TD>
125623 </TR>
125624 <TR valign="top">
125625 <TD width=15% BGCOLOR=#FBF5EF>
125626 <B>RTERM</B>
125627 </TD>
125628 <TD width=15% BGCOLOR=#FBF5EF>
125629 <B>31:27</B>
125630 </TD>
125631 <TD width=10% BGCOLOR=#FBF5EF>
125632 <B>f8000000</B>
125633 </TD>
125634 <TD width=10% BGCOLOR=#FBF5EF>
125635 <B>0</B>
125636 </TD>
125637 <TD width=15% BGCOLOR=#FBF5EF>
125638 <B>0</B>
125639 </TD>
125640 <TD width=35% BGCOLOR=#FBF5EF>
125641 <B>Program the rterm</B>
125642 </TD>
125643 </TR>
125644 <TR valign="top">
125645 <TD width=15% BGCOLOR=#C0C0C0>
125646 <B>DDRIOB_DRIVE_SLEW_ADDR@0XF8000B5C</B>
125647 </TD>
125648 <TD width=15% BGCOLOR=#C0C0C0>
125649 <B>31:0</B>
125650 </TD>
125651 <TD width=10% BGCOLOR=#C0C0C0>
125652 <B>ffffffff</B>
125653 </TD>
125654 <TD width=10% BGCOLOR=#C0C0C0>
125655 <B></B>
125656 </TD>
125657 <TD width=15% BGCOLOR=#C0C0C0>
125658 <B>18c61c</B>
125659 </TD>
125660 <TD width=35% BGCOLOR=#C0C0C0>
125661 <B>DDRIOB Drive Slew Address Register</B>
125662 </TD>
125663 </TR>
125664 </TABLE>
125665 <P>
125666 <H2><a name="DDRIOB_DRIVE_SLEW_DATA">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_DATA</a></H2>
125667 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
125668 <TR valign="top">
125669 <TD width=15% BGCOLOR=#FFFF00>
125670 <B>Register Name</B>
125671 </TD>
125672 <TD width=15% BGCOLOR=#FFFF00>
125673 <B>Address</B>
125674 </TD>
125675 <TD width=10% BGCOLOR=#FFFF00>
125676 <B>Width</B>
125677 </TD>
125678 <TD width=10% BGCOLOR=#FFFF00>
125679 <B>Type</B>
125680 </TD>
125681 <TD width=15% BGCOLOR=#FFFF00>
125682 <B>Reset Value</B>
125683 </TD>
125684 <TD width=35% BGCOLOR=#FFFF00>
125685 <B>Description</B>
125686 </TD>
125687 </TR>
125688 <TR valign="top">
125689 <TD width=15% BGCOLOR=#FBF5EF>
125690 <B>DDRIOB_DRIVE_SLEW_DATA</B>
125691 </TD>
125692 <TD width=15% BGCOLOR=#FBF5EF>
125693 <B>0XF8000B60</B>
125694 </TD>
125695 <TD width=10% BGCOLOR=#FBF5EF>
125696 <B>32</B>
125697 </TD>
125698 <TD width=10% BGCOLOR=#FBF5EF>
125699 <B>rw</B>
125700 </TD>
125701 <TD width=15% BGCOLOR=#FBF5EF>
125702 <B>0x00000000</B>
125703 </TD>
125704 <TD width=35% BGCOLOR=#FBF5EF>
125705 <B>--</B>
125706 </TD>
125707 </TR>
125708 </TABLE>
125709 <P>
125710 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
125711 <TR valign="top">
125712 <TD width=15% BGCOLOR=#C0FFC0>
125713 <B>Field Name</B>
125714 </TD>
125715 <TD width=15% BGCOLOR=#C0FFC0>
125716 <B>Bits</B>
125717 </TD>
125718 <TD width=10% BGCOLOR=#C0FFC0>
125719 <B>Mask</B>
125720 </TD>
125721 <TD width=10% BGCOLOR=#C0FFC0>
125722 <B>Value</B>
125723 </TD>
125724 <TD width=15% BGCOLOR=#C0FFC0>
125725 <B>Shifted Value</B>
125726 </TD>
125727 <TD width=35% BGCOLOR=#C0FFC0>
125728 <B>Description</B>
125729 </TD>
125730 </TR>
125731 <TR valign="top">
125732 <TD width=15% BGCOLOR=#FBF5EF>
125733 <B>DRIVE_P</B>
125734 </TD>
125735 <TD width=15% BGCOLOR=#FBF5EF>
125736 <B>6:0</B>
125737 </TD>
125738 <TD width=10% BGCOLOR=#FBF5EF>
125739 <B>7f</B>
125740 </TD>
125741 <TD width=10% BGCOLOR=#FBF5EF>
125742 <B>1c</B>
125743 </TD>
125744 <TD width=15% BGCOLOR=#FBF5EF>
125745 <B>1c</B>
125746 </TD>
125747 <TD width=35% BGCOLOR=#FBF5EF>
125748 <B>Programs the DDRIO drive strength for the P devices</B>
125749 </TD>
125750 </TR>
125751 <TR valign="top">
125752 <TD width=15% BGCOLOR=#FBF5EF>
125753 <B>DRIVE_N</B>
125754 </TD>
125755 <TD width=15% BGCOLOR=#FBF5EF>
125756 <B>13:7</B>
125757 </TD>
125758 <TD width=10% BGCOLOR=#FBF5EF>
125759 <B>3f80</B>
125760 </TD>
125761 <TD width=10% BGCOLOR=#FBF5EF>
125762 <B>c</B>
125763 </TD>
125764 <TD width=15% BGCOLOR=#FBF5EF>
125765 <B>600</B>
125766 </TD>
125767 <TD width=35% BGCOLOR=#FBF5EF>
125768 <B>Programs the DDRIO drive strength for the N devices</B>
125769 </TD>
125770 </TR>
125771 <TR valign="top">
125772 <TD width=15% BGCOLOR=#FBF5EF>
125773 <B>SLEW_P</B>
125774 </TD>
125775 <TD width=15% BGCOLOR=#FBF5EF>
125776 <B>18:14</B>
125777 </TD>
125778 <TD width=10% BGCOLOR=#FBF5EF>
125779 <B>7c000</B>
125780 </TD>
125781 <TD width=10% BGCOLOR=#FBF5EF>
125782 <B>6</B>
125783 </TD>
125784 <TD width=15% BGCOLOR=#FBF5EF>
125785 <B>18000</B>
125786 </TD>
125787 <TD width=35% BGCOLOR=#FBF5EF>
125788 <B>Programs the DDRIO slew rate for the P devices</B>
125789 </TD>
125790 </TR>
125791 <TR valign="top">
125792 <TD width=15% BGCOLOR=#FBF5EF>
125793 <B>SLEW_N</B>
125794 </TD>
125795 <TD width=15% BGCOLOR=#FBF5EF>
125796 <B>23:19</B>
125797 </TD>
125798 <TD width=10% BGCOLOR=#FBF5EF>
125799 <B>f80000</B>
125800 </TD>
125801 <TD width=10% BGCOLOR=#FBF5EF>
125802 <B>1f</B>
125803 </TD>
125804 <TD width=15% BGCOLOR=#FBF5EF>
125805 <B>f80000</B>
125806 </TD>
125807 <TD width=35% BGCOLOR=#FBF5EF>
125808 <B>Programs the DDRIO slew rate for the N devices</B>
125809 </TD>
125810 </TR>
125811 <TR valign="top">
125812 <TD width=15% BGCOLOR=#FBF5EF>
125813 <B>GTL</B>
125814 </TD>
125815 <TD width=15% BGCOLOR=#FBF5EF>
125816 <B>26:24</B>
125817 </TD>
125818 <TD width=10% BGCOLOR=#FBF5EF>
125819 <B>7000000</B>
125820 </TD>
125821 <TD width=10% BGCOLOR=#FBF5EF>
125822 <B>0</B>
125823 </TD>
125824 <TD width=15% BGCOLOR=#FBF5EF>
125825 <B>0</B>
125826 </TD>
125827 <TD width=35% BGCOLOR=#FBF5EF>
125828 <B>Test Control 000 - Normal Operation 001 : 111 - Test Mode</B>
125829 </TD>
125830 </TR>
125831 <TR valign="top">
125832 <TD width=15% BGCOLOR=#FBF5EF>
125833 <B>RTERM</B>
125834 </TD>
125835 <TD width=15% BGCOLOR=#FBF5EF>
125836 <B>31:27</B>
125837 </TD>
125838 <TD width=10% BGCOLOR=#FBF5EF>
125839 <B>f8000000</B>
125840 </TD>
125841 <TD width=10% BGCOLOR=#FBF5EF>
125842 <B>0</B>
125843 </TD>
125844 <TD width=15% BGCOLOR=#FBF5EF>
125845 <B>0</B>
125846 </TD>
125847 <TD width=35% BGCOLOR=#FBF5EF>
125848 <B>Program the rterm</B>
125849 </TD>
125850 </TR>
125851 <TR valign="top">
125852 <TD width=15% BGCOLOR=#C0C0C0>
125853 <B>DDRIOB_DRIVE_SLEW_DATA@0XF8000B60</B>
125854 </TD>
125855 <TD width=15% BGCOLOR=#C0C0C0>
125856 <B>31:0</B>
125857 </TD>
125858 <TD width=10% BGCOLOR=#C0C0C0>
125859 <B>ffffffff</B>
125860 </TD>
125861 <TD width=10% BGCOLOR=#C0C0C0>
125862 <B></B>
125863 </TD>
125864 <TD width=15% BGCOLOR=#C0C0C0>
125865 <B>f9861c</B>
125866 </TD>
125867 <TD width=35% BGCOLOR=#C0C0C0>
125868 <B>DDRIOB Drive Slew Data Register</B>
125869 </TD>
125870 </TR>
125871 </TABLE>
125872 <P>
125873 <H2><a name="DDRIOB_DRIVE_SLEW_DIFF">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_DIFF</a></H2>
125874 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
125875 <TR valign="top">
125876 <TD width=15% BGCOLOR=#FFFF00>
125877 <B>Register Name</B>
125878 </TD>
125879 <TD width=15% BGCOLOR=#FFFF00>
125880 <B>Address</B>
125881 </TD>
125882 <TD width=10% BGCOLOR=#FFFF00>
125883 <B>Width</B>
125884 </TD>
125885 <TD width=10% BGCOLOR=#FFFF00>
125886 <B>Type</B>
125887 </TD>
125888 <TD width=15% BGCOLOR=#FFFF00>
125889 <B>Reset Value</B>
125890 </TD>
125891 <TD width=35% BGCOLOR=#FFFF00>
125892 <B>Description</B>
125893 </TD>
125894 </TR>
125895 <TR valign="top">
125896 <TD width=15% BGCOLOR=#FBF5EF>
125897 <B>DDRIOB_DRIVE_SLEW_DIFF</B>
125898 </TD>
125899 <TD width=15% BGCOLOR=#FBF5EF>
125900 <B>0XF8000B64</B>
125901 </TD>
125902 <TD width=10% BGCOLOR=#FBF5EF>
125903 <B>32</B>
125904 </TD>
125905 <TD width=10% BGCOLOR=#FBF5EF>
125906 <B>rw</B>
125907 </TD>
125908 <TD width=15% BGCOLOR=#FBF5EF>
125909 <B>0x00000000</B>
125910 </TD>
125911 <TD width=35% BGCOLOR=#FBF5EF>
125912 <B>--</B>
125913 </TD>
125914 </TR>
125915 </TABLE>
125916 <P>
125917 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
125918 <TR valign="top">
125919 <TD width=15% BGCOLOR=#C0FFC0>
125920 <B>Field Name</B>
125921 </TD>
125922 <TD width=15% BGCOLOR=#C0FFC0>
125923 <B>Bits</B>
125924 </TD>
125925 <TD width=10% BGCOLOR=#C0FFC0>
125926 <B>Mask</B>
125927 </TD>
125928 <TD width=10% BGCOLOR=#C0FFC0>
125929 <B>Value</B>
125930 </TD>
125931 <TD width=15% BGCOLOR=#C0FFC0>
125932 <B>Shifted Value</B>
125933 </TD>
125934 <TD width=35% BGCOLOR=#C0FFC0>
125935 <B>Description</B>
125936 </TD>
125937 </TR>
125938 <TR valign="top">
125939 <TD width=15% BGCOLOR=#FBF5EF>
125940 <B>DRIVE_P</B>
125941 </TD>
125942 <TD width=15% BGCOLOR=#FBF5EF>
125943 <B>6:0</B>
125944 </TD>
125945 <TD width=10% BGCOLOR=#FBF5EF>
125946 <B>7f</B>
125947 </TD>
125948 <TD width=10% BGCOLOR=#FBF5EF>
125949 <B>1c</B>
125950 </TD>
125951 <TD width=15% BGCOLOR=#FBF5EF>
125952 <B>1c</B>
125953 </TD>
125954 <TD width=35% BGCOLOR=#FBF5EF>
125955 <B>Programs the DDRIO drive strength for the P devices</B>
125956 </TD>
125957 </TR>
125958 <TR valign="top">
125959 <TD width=15% BGCOLOR=#FBF5EF>
125960 <B>DRIVE_N</B>
125961 </TD>
125962 <TD width=15% BGCOLOR=#FBF5EF>
125963 <B>13:7</B>
125964 </TD>
125965 <TD width=10% BGCOLOR=#FBF5EF>
125966 <B>3f80</B>
125967 </TD>
125968 <TD width=10% BGCOLOR=#FBF5EF>
125969 <B>c</B>
125970 </TD>
125971 <TD width=15% BGCOLOR=#FBF5EF>
125972 <B>600</B>
125973 </TD>
125974 <TD width=35% BGCOLOR=#FBF5EF>
125975 <B>Programs the DDRIO drive strength for the N devices</B>
125976 </TD>
125977 </TR>
125978 <TR valign="top">
125979 <TD width=15% BGCOLOR=#FBF5EF>
125980 <B>SLEW_P</B>
125981 </TD>
125982 <TD width=15% BGCOLOR=#FBF5EF>
125983 <B>18:14</B>
125984 </TD>
125985 <TD width=10% BGCOLOR=#FBF5EF>
125986 <B>7c000</B>
125987 </TD>
125988 <TD width=10% BGCOLOR=#FBF5EF>
125989 <B>6</B>
125990 </TD>
125991 <TD width=15% BGCOLOR=#FBF5EF>
125992 <B>18000</B>
125993 </TD>
125994 <TD width=35% BGCOLOR=#FBF5EF>
125995 <B>Programs the DDRIO slew rate for the P devices</B>
125996 </TD>
125997 </TR>
125998 <TR valign="top">
125999 <TD width=15% BGCOLOR=#FBF5EF>
126000 <B>SLEW_N</B>
126001 </TD>
126002 <TD width=15% BGCOLOR=#FBF5EF>
126003 <B>23:19</B>
126004 </TD>
126005 <TD width=10% BGCOLOR=#FBF5EF>
126006 <B>f80000</B>
126007 </TD>
126008 <TD width=10% BGCOLOR=#FBF5EF>
126009 <B>1f</B>
126010 </TD>
126011 <TD width=15% BGCOLOR=#FBF5EF>
126012 <B>f80000</B>
126013 </TD>
126014 <TD width=35% BGCOLOR=#FBF5EF>
126015 <B>Programs the DDRIO slew rate for the N devices</B>
126016 </TD>
126017 </TR>
126018 <TR valign="top">
126019 <TD width=15% BGCOLOR=#FBF5EF>
126020 <B>GTL</B>
126021 </TD>
126022 <TD width=15% BGCOLOR=#FBF5EF>
126023 <B>26:24</B>
126024 </TD>
126025 <TD width=10% BGCOLOR=#FBF5EF>
126026 <B>7000000</B>
126027 </TD>
126028 <TD width=10% BGCOLOR=#FBF5EF>
126029 <B>0</B>
126030 </TD>
126031 <TD width=15% BGCOLOR=#FBF5EF>
126032 <B>0</B>
126033 </TD>
126034 <TD width=35% BGCOLOR=#FBF5EF>
126035 <B>Test Control 000 - Normal Operation 001 : 111 - Test Mode</B>
126036 </TD>
126037 </TR>
126038 <TR valign="top">
126039 <TD width=15% BGCOLOR=#FBF5EF>
126040 <B>RTERM</B>
126041 </TD>
126042 <TD width=15% BGCOLOR=#FBF5EF>
126043 <B>31:27</B>
126044 </TD>
126045 <TD width=10% BGCOLOR=#FBF5EF>
126046 <B>f8000000</B>
126047 </TD>
126048 <TD width=10% BGCOLOR=#FBF5EF>
126049 <B>0</B>
126050 </TD>
126051 <TD width=15% BGCOLOR=#FBF5EF>
126052 <B>0</B>
126053 </TD>
126054 <TD width=35% BGCOLOR=#FBF5EF>
126055 <B>Program the rterm</B>
126056 </TD>
126057 </TR>
126058 <TR valign="top">
126059 <TD width=15% BGCOLOR=#C0C0C0>
126060 <B>DDRIOB_DRIVE_SLEW_DIFF@0XF8000B64</B>
126061 </TD>
126062 <TD width=15% BGCOLOR=#C0C0C0>
126063 <B>31:0</B>
126064 </TD>
126065 <TD width=10% BGCOLOR=#C0C0C0>
126066 <B>ffffffff</B>
126067 </TD>
126068 <TD width=10% BGCOLOR=#C0C0C0>
126069 <B></B>
126070 </TD>
126071 <TD width=15% BGCOLOR=#C0C0C0>
126072 <B>f9861c</B>
126073 </TD>
126074 <TD width=35% BGCOLOR=#C0C0C0>
126075 <B>DDRIOB Drive Slew Differential Strobe Register</B>
126076 </TD>
126077 </TR>
126078 </TABLE>
126079 <P>
126080 <H2><a name="DDRIOB_DRIVE_SLEW_CLOCK">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DRIVE_SLEW_CLOCK</a></H2>
126081 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
126082 <TR valign="top">
126083 <TD width=15% BGCOLOR=#FFFF00>
126084 <B>Register Name</B>
126085 </TD>
126086 <TD width=15% BGCOLOR=#FFFF00>
126087 <B>Address</B>
126088 </TD>
126089 <TD width=10% BGCOLOR=#FFFF00>
126090 <B>Width</B>
126091 </TD>
126092 <TD width=10% BGCOLOR=#FFFF00>
126093 <B>Type</B>
126094 </TD>
126095 <TD width=15% BGCOLOR=#FFFF00>
126096 <B>Reset Value</B>
126097 </TD>
126098 <TD width=35% BGCOLOR=#FFFF00>
126099 <B>Description</B>
126100 </TD>
126101 </TR>
126102 <TR valign="top">
126103 <TD width=15% BGCOLOR=#FBF5EF>
126104 <B>DDRIOB_DRIVE_SLEW_CLOCK</B>
126105 </TD>
126106 <TD width=15% BGCOLOR=#FBF5EF>
126107 <B>0XF8000B68</B>
126108 </TD>
126109 <TD width=10% BGCOLOR=#FBF5EF>
126110 <B>32</B>
126111 </TD>
126112 <TD width=10% BGCOLOR=#FBF5EF>
126113 <B>rw</B>
126114 </TD>
126115 <TD width=15% BGCOLOR=#FBF5EF>
126116 <B>0x00000000</B>
126117 </TD>
126118 <TD width=35% BGCOLOR=#FBF5EF>
126119 <B>--</B>
126120 </TD>
126121 </TR>
126122 </TABLE>
126123 <P>
126124 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
126125 <TR valign="top">
126126 <TD width=15% BGCOLOR=#C0FFC0>
126127 <B>Field Name</B>
126128 </TD>
126129 <TD width=15% BGCOLOR=#C0FFC0>
126130 <B>Bits</B>
126131 </TD>
126132 <TD width=10% BGCOLOR=#C0FFC0>
126133 <B>Mask</B>
126134 </TD>
126135 <TD width=10% BGCOLOR=#C0FFC0>
126136 <B>Value</B>
126137 </TD>
126138 <TD width=15% BGCOLOR=#C0FFC0>
126139 <B>Shifted Value</B>
126140 </TD>
126141 <TD width=35% BGCOLOR=#C0FFC0>
126142 <B>Description</B>
126143 </TD>
126144 </TR>
126145 <TR valign="top">
126146 <TD width=15% BGCOLOR=#FBF5EF>
126147 <B>DRIVE_P</B>
126148 </TD>
126149 <TD width=15% BGCOLOR=#FBF5EF>
126150 <B>6:0</B>
126151 </TD>
126152 <TD width=10% BGCOLOR=#FBF5EF>
126153 <B>7f</B>
126154 </TD>
126155 <TD width=10% BGCOLOR=#FBF5EF>
126156 <B>1c</B>
126157 </TD>
126158 <TD width=15% BGCOLOR=#FBF5EF>
126159 <B>1c</B>
126160 </TD>
126161 <TD width=35% BGCOLOR=#FBF5EF>
126162 <B>Programs the DDRIO drive strength for the P devices</B>
126163 </TD>
126164 </TR>
126165 <TR valign="top">
126166 <TD width=15% BGCOLOR=#FBF5EF>
126167 <B>DRIVE_N</B>
126168 </TD>
126169 <TD width=15% BGCOLOR=#FBF5EF>
126170 <B>13:7</B>
126171 </TD>
126172 <TD width=10% BGCOLOR=#FBF5EF>
126173 <B>3f80</B>
126174 </TD>
126175 <TD width=10% BGCOLOR=#FBF5EF>
126176 <B>c</B>
126177 </TD>
126178 <TD width=15% BGCOLOR=#FBF5EF>
126179 <B>600</B>
126180 </TD>
126181 <TD width=35% BGCOLOR=#FBF5EF>
126182 <B>Programs the DDRIO drive strength for the N devices</B>
126183 </TD>
126184 </TR>
126185 <TR valign="top">
126186 <TD width=15% BGCOLOR=#FBF5EF>
126187 <B>SLEW_P</B>
126188 </TD>
126189 <TD width=15% BGCOLOR=#FBF5EF>
126190 <B>18:14</B>
126191 </TD>
126192 <TD width=10% BGCOLOR=#FBF5EF>
126193 <B>7c000</B>
126194 </TD>
126195 <TD width=10% BGCOLOR=#FBF5EF>
126196 <B>6</B>
126197 </TD>
126198 <TD width=15% BGCOLOR=#FBF5EF>
126199 <B>18000</B>
126200 </TD>
126201 <TD width=35% BGCOLOR=#FBF5EF>
126202 <B>Programs the DDRIO slew rate for the P devices</B>
126203 </TD>
126204 </TR>
126205 <TR valign="top">
126206 <TD width=15% BGCOLOR=#FBF5EF>
126207 <B>SLEW_N</B>
126208 </TD>
126209 <TD width=15% BGCOLOR=#FBF5EF>
126210 <B>23:19</B>
126211 </TD>
126212 <TD width=10% BGCOLOR=#FBF5EF>
126213 <B>f80000</B>
126214 </TD>
126215 <TD width=10% BGCOLOR=#FBF5EF>
126216 <B>1f</B>
126217 </TD>
126218 <TD width=15% BGCOLOR=#FBF5EF>
126219 <B>f80000</B>
126220 </TD>
126221 <TD width=35% BGCOLOR=#FBF5EF>
126222 <B>Programs the DDRIO slew rate for the N devices</B>
126223 </TD>
126224 </TR>
126225 <TR valign="top">
126226 <TD width=15% BGCOLOR=#FBF5EF>
126227 <B>GTL</B>
126228 </TD>
126229 <TD width=15% BGCOLOR=#FBF5EF>
126230 <B>26:24</B>
126231 </TD>
126232 <TD width=10% BGCOLOR=#FBF5EF>
126233 <B>7000000</B>
126234 </TD>
126235 <TD width=10% BGCOLOR=#FBF5EF>
126236 <B>0</B>
126237 </TD>
126238 <TD width=15% BGCOLOR=#FBF5EF>
126239 <B>0</B>
126240 </TD>
126241 <TD width=35% BGCOLOR=#FBF5EF>
126242 <B>Test Control 000 - Normal Operation 001 : 111 - Test Mode</B>
126243 </TD>
126244 </TR>
126245 <TR valign="top">
126246 <TD width=15% BGCOLOR=#FBF5EF>
126247 <B>RTERM</B>
126248 </TD>
126249 <TD width=15% BGCOLOR=#FBF5EF>
126250 <B>31:27</B>
126251 </TD>
126252 <TD width=10% BGCOLOR=#FBF5EF>
126253 <B>f8000000</B>
126254 </TD>
126255 <TD width=10% BGCOLOR=#FBF5EF>
126256 <B>0</B>
126257 </TD>
126258 <TD width=15% BGCOLOR=#FBF5EF>
126259 <B>0</B>
126260 </TD>
126261 <TD width=35% BGCOLOR=#FBF5EF>
126262 <B>Program the rterm</B>
126263 </TD>
126264 </TR>
126265 <TR valign="top">
126266 <TD width=15% BGCOLOR=#C0C0C0>
126267 <B>DDRIOB_DRIVE_SLEW_CLOCK@0XF8000B68</B>
126268 </TD>
126269 <TD width=15% BGCOLOR=#C0C0C0>
126270 <B>31:0</B>
126271 </TD>
126272 <TD width=10% BGCOLOR=#C0C0C0>
126273 <B>ffffffff</B>
126274 </TD>
126275 <TD width=10% BGCOLOR=#C0C0C0>
126276 <B></B>
126277 </TD>
126278 <TD width=15% BGCOLOR=#C0C0C0>
126279 <B>f9861c</B>
126280 </TD>
126281 <TD width=35% BGCOLOR=#C0C0C0>
126282 <B>DDRIOB Drive Slew Clcok Register</B>
126283 </TD>
126284 </TR>
126285 </TABLE>
126286 <P>
126287 <H2><a name="DDRIOB_DDR_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DDR_CTRL</a></H2>
126288 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
126289 <TR valign="top">
126290 <TD width=15% BGCOLOR=#FFFF00>
126291 <B>Register Name</B>
126292 </TD>
126293 <TD width=15% BGCOLOR=#FFFF00>
126294 <B>Address</B>
126295 </TD>
126296 <TD width=10% BGCOLOR=#FFFF00>
126297 <B>Width</B>
126298 </TD>
126299 <TD width=10% BGCOLOR=#FFFF00>
126300 <B>Type</B>
126301 </TD>
126302 <TD width=15% BGCOLOR=#FFFF00>
126303 <B>Reset Value</B>
126304 </TD>
126305 <TD width=35% BGCOLOR=#FFFF00>
126306 <B>Description</B>
126307 </TD>
126308 </TR>
126309 <TR valign="top">
126310 <TD width=15% BGCOLOR=#FBF5EF>
126311 <B>DDRIOB_DDR_CTRL</B>
126312 </TD>
126313 <TD width=15% BGCOLOR=#FBF5EF>
126314 <B>0XF8000B6C</B>
126315 </TD>
126316 <TD width=10% BGCOLOR=#FBF5EF>
126317 <B>32</B>
126318 </TD>
126319 <TD width=10% BGCOLOR=#FBF5EF>
126320 <B>rw</B>
126321 </TD>
126322 <TD width=15% BGCOLOR=#FBF5EF>
126323 <B>0x00000000</B>
126324 </TD>
126325 <TD width=35% BGCOLOR=#FBF5EF>
126326 <B>--</B>
126327 </TD>
126328 </TR>
126329 </TABLE>
126330 <P>
126331 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
126332 <TR valign="top">
126333 <TD width=15% BGCOLOR=#C0FFC0>
126334 <B>Field Name</B>
126335 </TD>
126336 <TD width=15% BGCOLOR=#C0FFC0>
126337 <B>Bits</B>
126338 </TD>
126339 <TD width=10% BGCOLOR=#C0FFC0>
126340 <B>Mask</B>
126341 </TD>
126342 <TD width=10% BGCOLOR=#C0FFC0>
126343 <B>Value</B>
126344 </TD>
126345 <TD width=15% BGCOLOR=#C0FFC0>
126346 <B>Shifted Value</B>
126347 </TD>
126348 <TD width=35% BGCOLOR=#C0FFC0>
126349 <B>Description</B>
126350 </TD>
126351 </TR>
126352 <TR valign="top">
126353 <TD width=15% BGCOLOR=#FBF5EF>
126354 <B>VREF_INT_EN</B>
126355 </TD>
126356 <TD width=15% BGCOLOR=#FBF5EF>
126357 <B>0:0</B>
126358 </TD>
126359 <TD width=10% BGCOLOR=#FBF5EF>
126360 <B>1</B>
126361 </TD>
126362 <TD width=10% BGCOLOR=#FBF5EF>
126363 <B>1</B>
126364 </TD>
126365 <TD width=15% BGCOLOR=#FBF5EF>
126366 <B>1</B>
126367 </TD>
126368 <TD width=35% BGCOLOR=#FBF5EF>
126369 <B>Enables VREF internal generator</B>
126370 </TD>
126371 </TR>
126372 <TR valign="top">
126373 <TD width=15% BGCOLOR=#FBF5EF>
126374 <B>VREF_SEL</B>
126375 </TD>
126376 <TD width=15% BGCOLOR=#FBF5EF>
126377 <B>4:1</B>
126378 </TD>
126379 <TD width=10% BGCOLOR=#FBF5EF>
126380 <B>1e</B>
126381 </TD>
126382 <TD width=10% BGCOLOR=#FBF5EF>
126383 <B>4</B>
126384 </TD>
126385 <TD width=15% BGCOLOR=#FBF5EF>
126386 <B>8</B>
126387 </TD>
126388 <TD width=35% BGCOLOR=#FBF5EF>
126389 <B>Specifies DDR IOB Vref generator output 0001 - VREF = 0.6V for LPDDR2 with 1.2V IO 0010 - VREF = 0.675V for LPDDR3 1.35 V IO 0100 - VREF = 0.75V for DDR3 with 1.5V IO 1000 - VREF = 0.90V for DDR2 with 1.8V IO</B>
126390 </TD>
126391 </TR>
126392 <TR valign="top">
126393 <TD width=15% BGCOLOR=#FBF5EF>
126394 <B>VREF_EXT_EN</B>
126395 </TD>
126396 <TD width=15% BGCOLOR=#FBF5EF>
126397 <B>6:5</B>
126398 </TD>
126399 <TD width=10% BGCOLOR=#FBF5EF>
126400 <B>60</B>
126401 </TD>
126402 <TD width=10% BGCOLOR=#FBF5EF>
126403 <B>0</B>
126404 </TD>
126405 <TD width=15% BGCOLOR=#FBF5EF>
126406 <B>0</B>
126407 </TD>
126408 <TD width=35% BGCOLOR=#FBF5EF>
126409 <B>Enables External VREF input X0 - Disable External VREF for lower 16 bits X1 - Enable External VREF for lower 16 bits 0X - Disable External VREF for upper 16 bits 1X - Enable External VREF for upper 16 bits</B>
126410 </TD>
126411 </TR>
126412 <TR valign="top">
126413 <TD width=15% BGCOLOR=#FBF5EF>
126414 <B>VREF_PULLUP_EN</B>
126415 </TD>
126416 <TD width=15% BGCOLOR=#FBF5EF>
126417 <B>8:7</B>
126418 </TD>
126419 <TD width=10% BGCOLOR=#FBF5EF>
126420 <B>180</B>
126421 </TD>
126422 <TD width=10% BGCOLOR=#FBF5EF>
126423 <B>0</B>
126424 </TD>
126425 <TD width=15% BGCOLOR=#FBF5EF>
126426 <B>0</B>
126427 </TD>
126428 <TD width=35% BGCOLOR=#FBF5EF>
126429 <B>Enables VREF pull-up resistors X0 - Disable VREF pull-up for lower 16 bits X1 - Enable VREF pull-up for lower 16 bits 0X - Disable VREF pull-up for upper 16 bits 1X - Enable VREF pull-up for upper 16 bits</B>
126430 </TD>
126431 </TR>
126432 <TR valign="top">
126433 <TD width=15% BGCOLOR=#FBF5EF>
126434 <B>REFIO_EN</B>
126435 </TD>
126436 <TD width=15% BGCOLOR=#FBF5EF>
126437 <B>9:9</B>
126438 </TD>
126439 <TD width=10% BGCOLOR=#FBF5EF>
126440 <B>200</B>
126441 </TD>
126442 <TD width=10% BGCOLOR=#FBF5EF>
126443 <B>1</B>
126444 </TD>
126445 <TD width=15% BGCOLOR=#FBF5EF>
126446 <B>200</B>
126447 </TD>
126448 <TD width=35% BGCOLOR=#FBF5EF>
126449 <B>Enables VRP,VRN 0 - VRP/VRN not used 1 - VRP/VRN used as refio</B>
126450 </TD>
126451 </TR>
126452 <TR valign="top">
126453 <TD width=15% BGCOLOR=#FBF5EF>
126454 <B>REFIO_PULLUP_EN</B>
126455 </TD>
126456 <TD width=15% BGCOLOR=#FBF5EF>
126457 <B>12:12</B>
126458 </TD>
126459 <TD width=10% BGCOLOR=#FBF5EF>
126460 <B>1000</B>
126461 </TD>
126462 <TD width=10% BGCOLOR=#FBF5EF>
126463 <B>0</B>
126464 </TD>
126465 <TD width=15% BGCOLOR=#FBF5EF>
126466 <B>0</B>
126467 </TD>
126468 <TD width=35% BGCOLOR=#FBF5EF>
126469 <B>Enables VRP,VRN pull-up resistors 0 -no pull-up 1 - enable pull-up resistors</B>
126470 </TD>
126471 </TR>
126472 <TR valign="top">
126473 <TD width=15% BGCOLOR=#FBF5EF>
126474 <B>DRST_B_PULLUP_EN</B>
126475 </TD>
126476 <TD width=15% BGCOLOR=#FBF5EF>
126477 <B>13:13</B>
126478 </TD>
126479 <TD width=10% BGCOLOR=#FBF5EF>
126480 <B>2000</B>
126481 </TD>
126482 <TD width=10% BGCOLOR=#FBF5EF>
126483 <B>0</B>
126484 </TD>
126485 <TD width=15% BGCOLOR=#FBF5EF>
126486 <B>0</B>
126487 </TD>
126488 <TD width=35% BGCOLOR=#FBF5EF>
126489 <B>Enables pull-up resistors 0 -no pull-up 1 - enable pull-up resistors</B>
126490 </TD>
126491 </TR>
126492 <TR valign="top">
126493 <TD width=15% BGCOLOR=#FBF5EF>
126494 <B>CKE_PULLUP_EN</B>
126495 </TD>
126496 <TD width=15% BGCOLOR=#FBF5EF>
126497 <B>14:14</B>
126498 </TD>
126499 <TD width=10% BGCOLOR=#FBF5EF>
126500 <B>4000</B>
126501 </TD>
126502 <TD width=10% BGCOLOR=#FBF5EF>
126503 <B>0</B>
126504 </TD>
126505 <TD width=15% BGCOLOR=#FBF5EF>
126506 <B>0</B>
126507 </TD>
126508 <TD width=35% BGCOLOR=#FBF5EF>
126509 <B>Enables pull-up resistors 0 -no pull-up 1 - enable pull-up resistors</B>
126510 </TD>
126511 </TR>
126512 <TR valign="top">
126513 <TD width=15% BGCOLOR=#C0C0C0>
126514 <B>DDRIOB_DDR_CTRL@0XF8000B6C</B>
126515 </TD>
126516 <TD width=15% BGCOLOR=#C0C0C0>
126517 <B>31:0</B>
126518 </TD>
126519 <TD width=10% BGCOLOR=#C0C0C0>
126520 <B>73ff</B>
126521 </TD>
126522 <TD width=10% BGCOLOR=#C0C0C0>
126523 <B></B>
126524 </TD>
126525 <TD width=15% BGCOLOR=#C0C0C0>
126526 <B>209</B>
126527 </TD>
126528 <TD width=35% BGCOLOR=#C0C0C0>
126529 <B>DDRIOB DDR Control Register</B>
126530 </TD>
126531 </TR>
126532 </TABLE>
126533 <P>
126534 <H1>ASSERT RESET</H1>
126535 <H2><a name="DDRIOB_DCI_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_CTRL</a></H2>
126536 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
126537 <TR valign="top">
126538 <TD width=15% BGCOLOR=#FFFF00>
126539 <B>Register Name</B>
126540 </TD>
126541 <TD width=15% BGCOLOR=#FFFF00>
126542 <B>Address</B>
126543 </TD>
126544 <TD width=10% BGCOLOR=#FFFF00>
126545 <B>Width</B>
126546 </TD>
126547 <TD width=10% BGCOLOR=#FFFF00>
126548 <B>Type</B>
126549 </TD>
126550 <TD width=15% BGCOLOR=#FFFF00>
126551 <B>Reset Value</B>
126552 </TD>
126553 <TD width=35% BGCOLOR=#FFFF00>
126554 <B>Description</B>
126555 </TD>
126556 </TR>
126557 <TR valign="top">
126558 <TD width=15% BGCOLOR=#FBF5EF>
126559 <B>DDRIOB_DCI_CTRL</B>
126560 </TD>
126561 <TD width=15% BGCOLOR=#FBF5EF>
126562 <B>0XF8000B70</B>
126563 </TD>
126564 <TD width=10% BGCOLOR=#FBF5EF>
126565 <B>32</B>
126566 </TD>
126567 <TD width=10% BGCOLOR=#FBF5EF>
126568 <B>rw</B>
126569 </TD>
126570 <TD width=15% BGCOLOR=#FBF5EF>
126571 <B>0x00000000</B>
126572 </TD>
126573 <TD width=35% BGCOLOR=#FBF5EF>
126574 <B>--</B>
126575 </TD>
126576 </TR>
126577 </TABLE>
126578 <P>
126579 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
126580 <TR valign="top">
126581 <TD width=15% BGCOLOR=#C0FFC0>
126582 <B>Field Name</B>
126583 </TD>
126584 <TD width=15% BGCOLOR=#C0FFC0>
126585 <B>Bits</B>
126586 </TD>
126587 <TD width=10% BGCOLOR=#C0FFC0>
126588 <B>Mask</B>
126589 </TD>
126590 <TD width=10% BGCOLOR=#C0FFC0>
126591 <B>Value</B>
126592 </TD>
126593 <TD width=15% BGCOLOR=#C0FFC0>
126594 <B>Shifted Value</B>
126595 </TD>
126596 <TD width=35% BGCOLOR=#C0FFC0>
126597 <B>Description</B>
126598 </TD>
126599 </TR>
126600 <TR valign="top">
126601 <TD width=15% BGCOLOR=#FBF5EF>
126602 <B>RESET</B>
126603 </TD>
126604 <TD width=15% BGCOLOR=#FBF5EF>
126605 <B>0:0</B>
126606 </TD>
126607 <TD width=10% BGCOLOR=#FBF5EF>
126608 <B>1</B>
126609 </TD>
126610 <TD width=10% BGCOLOR=#FBF5EF>
126611 <B>1</B>
126612 </TD>
126613 <TD width=15% BGCOLOR=#FBF5EF>
126614 <B>1</B>
126615 </TD>
126616 <TD width=35% BGCOLOR=#FBF5EF>
126617 <B>At least toggle once to initialise flops in DCI system</B>
126618 </TD>
126619 </TR>
126620 <TR valign="top">
126621 <TD width=15% BGCOLOR=#FBF5EF>
126622 <B>VRN_OUT</B>
126623 </TD>
126624 <TD width=15% BGCOLOR=#FBF5EF>
126625 <B>5:5</B>
126626 </TD>
126627 <TD width=10% BGCOLOR=#FBF5EF>
126628 <B>20</B>
126629 </TD>
126630 <TD width=10% BGCOLOR=#FBF5EF>
126631 <B>1</B>
126632 </TD>
126633 <TD width=15% BGCOLOR=#FBF5EF>
126634 <B>20</B>
126635 </TD>
126636 <TD width=35% BGCOLOR=#FBF5EF>
126637 <B>VRN output value</B>
126638 </TD>
126639 </TR>
126640 <TR valign="top">
126641 <TD width=15% BGCOLOR=#C0C0C0>
126642 <B>DDRIOB_DCI_CTRL@0XF8000B70</B>
126643 </TD>
126644 <TD width=15% BGCOLOR=#C0C0C0>
126645 <B>31:0</B>
126646 </TD>
126647 <TD width=10% BGCOLOR=#C0C0C0>
126648 <B>21</B>
126649 </TD>
126650 <TD width=10% BGCOLOR=#C0C0C0>
126651 <B></B>
126652 </TD>
126653 <TD width=15% BGCOLOR=#C0C0C0>
126654 <B>21</B>
126655 </TD>
126656 <TD width=35% BGCOLOR=#C0C0C0>
126657 <B>DDRIOB DCI configuration</B>
126658 </TD>
126659 </TR>
126660 </TABLE>
126661 <P>
126662 <H1>DEASSERT RESET</H1>
126663 <H2><a name="DDRIOB_DCI_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_CTRL</a></H2>
126664 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
126665 <TR valign="top">
126666 <TD width=15% BGCOLOR=#FFFF00>
126667 <B>Register Name</B>
126668 </TD>
126669 <TD width=15% BGCOLOR=#FFFF00>
126670 <B>Address</B>
126671 </TD>
126672 <TD width=10% BGCOLOR=#FFFF00>
126673 <B>Width</B>
126674 </TD>
126675 <TD width=10% BGCOLOR=#FFFF00>
126676 <B>Type</B>
126677 </TD>
126678 <TD width=15% BGCOLOR=#FFFF00>
126679 <B>Reset Value</B>
126680 </TD>
126681 <TD width=35% BGCOLOR=#FFFF00>
126682 <B>Description</B>
126683 </TD>
126684 </TR>
126685 <TR valign="top">
126686 <TD width=15% BGCOLOR=#FBF5EF>
126687 <B>DDRIOB_DCI_CTRL</B>
126688 </TD>
126689 <TD width=15% BGCOLOR=#FBF5EF>
126690 <B>0XF8000B70</B>
126691 </TD>
126692 <TD width=10% BGCOLOR=#FBF5EF>
126693 <B>32</B>
126694 </TD>
126695 <TD width=10% BGCOLOR=#FBF5EF>
126696 <B>rw</B>
126697 </TD>
126698 <TD width=15% BGCOLOR=#FBF5EF>
126699 <B>0x00000000</B>
126700 </TD>
126701 <TD width=35% BGCOLOR=#FBF5EF>
126702 <B>--</B>
126703 </TD>
126704 </TR>
126705 </TABLE>
126706 <P>
126707 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
126708 <TR valign="top">
126709 <TD width=15% BGCOLOR=#C0FFC0>
126710 <B>Field Name</B>
126711 </TD>
126712 <TD width=15% BGCOLOR=#C0FFC0>
126713 <B>Bits</B>
126714 </TD>
126715 <TD width=10% BGCOLOR=#C0FFC0>
126716 <B>Mask</B>
126717 </TD>
126718 <TD width=10% BGCOLOR=#C0FFC0>
126719 <B>Value</B>
126720 </TD>
126721 <TD width=15% BGCOLOR=#C0FFC0>
126722 <B>Shifted Value</B>
126723 </TD>
126724 <TD width=35% BGCOLOR=#C0FFC0>
126725 <B>Description</B>
126726 </TD>
126727 </TR>
126728 <TR valign="top">
126729 <TD width=15% BGCOLOR=#FBF5EF>
126730 <B>RESET</B>
126731 </TD>
126732 <TD width=15% BGCOLOR=#FBF5EF>
126733 <B>0:0</B>
126734 </TD>
126735 <TD width=10% BGCOLOR=#FBF5EF>
126736 <B>1</B>
126737 </TD>
126738 <TD width=10% BGCOLOR=#FBF5EF>
126739 <B>0</B>
126740 </TD>
126741 <TD width=15% BGCOLOR=#FBF5EF>
126742 <B>0</B>
126743 </TD>
126744 <TD width=35% BGCOLOR=#FBF5EF>
126745 <B>At least toggle once to initialise flops in DCI system</B>
126746 </TD>
126747 </TR>
126748 <TR valign="top">
126749 <TD width=15% BGCOLOR=#FBF5EF>
126750 <B>VRN_OUT</B>
126751 </TD>
126752 <TD width=15% BGCOLOR=#FBF5EF>
126753 <B>5:5</B>
126754 </TD>
126755 <TD width=10% BGCOLOR=#FBF5EF>
126756 <B>20</B>
126757 </TD>
126758 <TD width=10% BGCOLOR=#FBF5EF>
126759 <B>1</B>
126760 </TD>
126761 <TD width=15% BGCOLOR=#FBF5EF>
126762 <B>20</B>
126763 </TD>
126764 <TD width=35% BGCOLOR=#FBF5EF>
126765 <B>VRN output value</B>
126766 </TD>
126767 </TR>
126768 <TR valign="top">
126769 <TD width=15% BGCOLOR=#C0C0C0>
126770 <B>DDRIOB_DCI_CTRL@0XF8000B70</B>
126771 </TD>
126772 <TD width=15% BGCOLOR=#C0C0C0>
126773 <B>31:0</B>
126774 </TD>
126775 <TD width=10% BGCOLOR=#C0C0C0>
126776 <B>21</B>
126777 </TD>
126778 <TD width=10% BGCOLOR=#C0C0C0>
126779 <B></B>
126780 </TD>
126781 <TD width=15% BGCOLOR=#C0C0C0>
126782 <B>20</B>
126783 </TD>
126784 <TD width=35% BGCOLOR=#C0C0C0>
126785 <B>DDRIOB DCI configuration</B>
126786 </TD>
126787 </TR>
126788 </TABLE>
126789 <P>
126790 <H2><a name="DDRIOB_DCI_CTRL">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DCI_CTRL</a></H2>
126791 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
126792 <TR valign="top">
126793 <TD width=15% BGCOLOR=#FFFF00>
126794 <B>Register Name</B>
126795 </TD>
126796 <TD width=15% BGCOLOR=#FFFF00>
126797 <B>Address</B>
126798 </TD>
126799 <TD width=10% BGCOLOR=#FFFF00>
126800 <B>Width</B>
126801 </TD>
126802 <TD width=10% BGCOLOR=#FFFF00>
126803 <B>Type</B>
126804 </TD>
126805 <TD width=15% BGCOLOR=#FFFF00>
126806 <B>Reset Value</B>
126807 </TD>
126808 <TD width=35% BGCOLOR=#FFFF00>
126809 <B>Description</B>
126810 </TD>
126811 </TR>
126812 <TR valign="top">
126813 <TD width=15% BGCOLOR=#FBF5EF>
126814 <B>DDRIOB_DCI_CTRL</B>
126815 </TD>
126816 <TD width=15% BGCOLOR=#FBF5EF>
126817 <B>0XF8000B70</B>
126818 </TD>
126819 <TD width=10% BGCOLOR=#FBF5EF>
126820 <B>32</B>
126821 </TD>
126822 <TD width=10% BGCOLOR=#FBF5EF>
126823 <B>rw</B>
126824 </TD>
126825 <TD width=15% BGCOLOR=#FBF5EF>
126826 <B>0x00000000</B>
126827 </TD>
126828 <TD width=35% BGCOLOR=#FBF5EF>
126829 <B>--</B>
126830 </TD>
126831 </TR>
126832 </TABLE>
126833 <P>
126834 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
126835 <TR valign="top">
126836 <TD width=15% BGCOLOR=#C0FFC0>
126837 <B>Field Name</B>
126838 </TD>
126839 <TD width=15% BGCOLOR=#C0FFC0>
126840 <B>Bits</B>
126841 </TD>
126842 <TD width=10% BGCOLOR=#C0FFC0>
126843 <B>Mask</B>
126844 </TD>
126845 <TD width=10% BGCOLOR=#C0FFC0>
126846 <B>Value</B>
126847 </TD>
126848 <TD width=15% BGCOLOR=#C0FFC0>
126849 <B>Shifted Value</B>
126850 </TD>
126851 <TD width=35% BGCOLOR=#C0FFC0>
126852 <B>Description</B>
126853 </TD>
126854 </TR>
126855 <TR valign="top">
126856 <TD width=15% BGCOLOR=#FBF5EF>
126857 <B>RESET</B>
126858 </TD>
126859 <TD width=15% BGCOLOR=#FBF5EF>
126860 <B>0:0</B>
126861 </TD>
126862 <TD width=10% BGCOLOR=#FBF5EF>
126863 <B>1</B>
126864 </TD>
126865 <TD width=10% BGCOLOR=#FBF5EF>
126866 <B>1</B>
126867 </TD>
126868 <TD width=15% BGCOLOR=#FBF5EF>
126869 <B>1</B>
126870 </TD>
126871 <TD width=35% BGCOLOR=#FBF5EF>
126872 <B>At least toggle once to initialise flops in DCI system</B>
126873 </TD>
126874 </TR>
126875 <TR valign="top">
126876 <TD width=15% BGCOLOR=#FBF5EF>
126877 <B>ENABLE</B>
126878 </TD>
126879 <TD width=15% BGCOLOR=#FBF5EF>
126880 <B>1:1</B>
126881 </TD>
126882 <TD width=10% BGCOLOR=#FBF5EF>
126883 <B>2</B>
126884 </TD>
126885 <TD width=10% BGCOLOR=#FBF5EF>
126886 <B>1</B>
126887 </TD>
126888 <TD width=15% BGCOLOR=#FBF5EF>
126889 <B>2</B>
126890 </TD>
126891 <TD width=35% BGCOLOR=#FBF5EF>
126892 <B>1 if any iob's use a terminate type, or if dci test block used</B>
126893 </TD>
126894 </TR>
126895 <TR valign="top">
126896 <TD width=15% BGCOLOR=#FBF5EF>
126897 <B>VRP_TRI</B>
126898 </TD>
126899 <TD width=15% BGCOLOR=#FBF5EF>
126900 <B>2:2</B>
126901 </TD>
126902 <TD width=10% BGCOLOR=#FBF5EF>
126903 <B>4</B>
126904 </TD>
126905 <TD width=10% BGCOLOR=#FBF5EF>
126906 <B>0</B>
126907 </TD>
126908 <TD width=15% BGCOLOR=#FBF5EF>
126909 <B>0</B>
126910 </TD>
126911 <TD width=35% BGCOLOR=#FBF5EF>
126912 <B>VRP tristate value</B>
126913 </TD>
126914 </TR>
126915 <TR valign="top">
126916 <TD width=15% BGCOLOR=#FBF5EF>
126917 <B>VRN_TRI</B>
126918 </TD>
126919 <TD width=15% BGCOLOR=#FBF5EF>
126920 <B>3:3</B>
126921 </TD>
126922 <TD width=10% BGCOLOR=#FBF5EF>
126923 <B>8</B>
126924 </TD>
126925 <TD width=10% BGCOLOR=#FBF5EF>
126926 <B>0</B>
126927 </TD>
126928 <TD width=15% BGCOLOR=#FBF5EF>
126929 <B>0</B>
126930 </TD>
126931 <TD width=35% BGCOLOR=#FBF5EF>
126932 <B>VRN tristate value</B>
126933 </TD>
126934 </TR>
126935 <TR valign="top">
126936 <TD width=15% BGCOLOR=#FBF5EF>
126937 <B>VRP_OUT</B>
126938 </TD>
126939 <TD width=15% BGCOLOR=#FBF5EF>
126940 <B>4:4</B>
126941 </TD>
126942 <TD width=10% BGCOLOR=#FBF5EF>
126943 <B>10</B>
126944 </TD>
126945 <TD width=10% BGCOLOR=#FBF5EF>
126946 <B>0</B>
126947 </TD>
126948 <TD width=15% BGCOLOR=#FBF5EF>
126949 <B>0</B>
126950 </TD>
126951 <TD width=35% BGCOLOR=#FBF5EF>
126952 <B>VRP output value</B>
126953 </TD>
126954 </TR>
126955 <TR valign="top">
126956 <TD width=15% BGCOLOR=#FBF5EF>
126957 <B>VRN_OUT</B>
126958 </TD>
126959 <TD width=15% BGCOLOR=#FBF5EF>
126960 <B>5:5</B>
126961 </TD>
126962 <TD width=10% BGCOLOR=#FBF5EF>
126963 <B>20</B>
126964 </TD>
126965 <TD width=10% BGCOLOR=#FBF5EF>
126966 <B>1</B>
126967 </TD>
126968 <TD width=15% BGCOLOR=#FBF5EF>
126969 <B>20</B>
126970 </TD>
126971 <TD width=35% BGCOLOR=#FBF5EF>
126972 <B>VRN output value</B>
126973 </TD>
126974 </TR>
126975 <TR valign="top">
126976 <TD width=15% BGCOLOR=#FBF5EF>
126977 <B>NREF_OPT1</B>
126978 </TD>
126979 <TD width=15% BGCOLOR=#FBF5EF>
126980 <B>7:6</B>
126981 </TD>
126982 <TD width=10% BGCOLOR=#FBF5EF>
126983 <B>c0</B>
126984 </TD>
126985 <TD width=10% BGCOLOR=#FBF5EF>
126986 <B>0</B>
126987 </TD>
126988 <TD width=15% BGCOLOR=#FBF5EF>
126989 <B>0</B>
126990 </TD>
126991 <TD width=35% BGCOLOR=#FBF5EF>
126992 <B>Reserved</B>
126993 </TD>
126994 </TR>
126995 <TR valign="top">
126996 <TD width=15% BGCOLOR=#FBF5EF>
126997 <B>NREF_OPT2</B>
126998 </TD>
126999 <TD width=15% BGCOLOR=#FBF5EF>
127000 <B>10:8</B>
127001 </TD>
127002 <TD width=10% BGCOLOR=#FBF5EF>
127003 <B>700</B>
127004 </TD>
127005 <TD width=10% BGCOLOR=#FBF5EF>
127006 <B>0</B>
127007 </TD>
127008 <TD width=15% BGCOLOR=#FBF5EF>
127009 <B>0</B>
127010 </TD>
127011 <TD width=35% BGCOLOR=#FBF5EF>
127012 <B>Reserved</B>
127013 </TD>
127014 </TR>
127015 <TR valign="top">
127016 <TD width=15% BGCOLOR=#FBF5EF>
127017 <B>NREF_OPT4</B>
127018 </TD>
127019 <TD width=15% BGCOLOR=#FBF5EF>
127020 <B>13:11</B>
127021 </TD>
127022 <TD width=10% BGCOLOR=#FBF5EF>
127023 <B>3800</B>
127024 </TD>
127025 <TD width=10% BGCOLOR=#FBF5EF>
127026 <B>1</B>
127027 </TD>
127028 <TD width=15% BGCOLOR=#FBF5EF>
127029 <B>800</B>
127030 </TD>
127031 <TD width=35% BGCOLOR=#FBF5EF>
127032 <B>Reserved</B>
127033 </TD>
127034 </TR>
127035 <TR valign="top">
127036 <TD width=15% BGCOLOR=#FBF5EF>
127037 <B>PREF_OPT1</B>
127038 </TD>
127039 <TD width=15% BGCOLOR=#FBF5EF>
127040 <B>16:14</B>
127041 </TD>
127042 <TD width=10% BGCOLOR=#FBF5EF>
127043 <B>1c000</B>
127044 </TD>
127045 <TD width=10% BGCOLOR=#FBF5EF>
127046 <B>0</B>
127047 </TD>
127048 <TD width=15% BGCOLOR=#FBF5EF>
127049 <B>0</B>
127050 </TD>
127051 <TD width=35% BGCOLOR=#FBF5EF>
127052 <B>Reserved</B>
127053 </TD>
127054 </TR>
127055 <TR valign="top">
127056 <TD width=15% BGCOLOR=#FBF5EF>
127057 <B>PREF_OPT2</B>
127058 </TD>
127059 <TD width=15% BGCOLOR=#FBF5EF>
127060 <B>19:17</B>
127061 </TD>
127062 <TD width=10% BGCOLOR=#FBF5EF>
127063 <B>e0000</B>
127064 </TD>
127065 <TD width=10% BGCOLOR=#FBF5EF>
127066 <B>0</B>
127067 </TD>
127068 <TD width=15% BGCOLOR=#FBF5EF>
127069 <B>0</B>
127070 </TD>
127071 <TD width=35% BGCOLOR=#FBF5EF>
127072 <B>Reserved</B>
127073 </TD>
127074 </TR>
127075 <TR valign="top">
127076 <TD width=15% BGCOLOR=#FBF5EF>
127077 <B>UPDATE_CONTROL</B>
127078 </TD>
127079 <TD width=15% BGCOLOR=#FBF5EF>
127080 <B>20:20</B>
127081 </TD>
127082 <TD width=10% BGCOLOR=#FBF5EF>
127083 <B>100000</B>
127084 </TD>
127085 <TD width=10% BGCOLOR=#FBF5EF>
127086 <B>0</B>
127087 </TD>
127088 <TD width=15% BGCOLOR=#FBF5EF>
127089 <B>0</B>
127090 </TD>
127091 <TD width=35% BGCOLOR=#FBF5EF>
127092 <B>DCI Update</B>
127093 </TD>
127094 </TR>
127095 <TR valign="top">
127096 <TD width=15% BGCOLOR=#FBF5EF>
127097 <B>INIT_COMPLETE</B>
127098 </TD>
127099 <TD width=15% BGCOLOR=#FBF5EF>
127100 <B>21:21</B>
127101 </TD>
127102 <TD width=10% BGCOLOR=#FBF5EF>
127103 <B>200000</B>
127104 </TD>
127105 <TD width=10% BGCOLOR=#FBF5EF>
127106 <B>0</B>
127107 </TD>
127108 <TD width=15% BGCOLOR=#FBF5EF>
127109 <B>0</B>
127110 </TD>
127111 <TD width=35% BGCOLOR=#FBF5EF>
127112 <B>test Internal to IO bank</B>
127113 </TD>
127114 </TR>
127115 <TR valign="top">
127116 <TD width=15% BGCOLOR=#FBF5EF>
127117 <B>TST_CLK</B>
127118 </TD>
127119 <TD width=15% BGCOLOR=#FBF5EF>
127120 <B>22:22</B>
127121 </TD>
127122 <TD width=10% BGCOLOR=#FBF5EF>
127123 <B>400000</B>
127124 </TD>
127125 <TD width=10% BGCOLOR=#FBF5EF>
127126 <B>0</B>
127127 </TD>
127128 <TD width=15% BGCOLOR=#FBF5EF>
127129 <B>0</B>
127130 </TD>
127131 <TD width=35% BGCOLOR=#FBF5EF>
127132 <B>Emulate DCI clock</B>
127133 </TD>
127134 </TR>
127135 <TR valign="top">
127136 <TD width=15% BGCOLOR=#FBF5EF>
127137 <B>TST_HLN</B>
127138 </TD>
127139 <TD width=15% BGCOLOR=#FBF5EF>
127140 <B>23:23</B>
127141 </TD>
127142 <TD width=10% BGCOLOR=#FBF5EF>
127143 <B>800000</B>
127144 </TD>
127145 <TD width=10% BGCOLOR=#FBF5EF>
127146 <B>0</B>
127147 </TD>
127148 <TD width=15% BGCOLOR=#FBF5EF>
127149 <B>0</B>
127150 </TD>
127151 <TD width=35% BGCOLOR=#FBF5EF>
127152 <B>Emulate comparator output (VRN)</B>
127153 </TD>
127154 </TR>
127155 <TR valign="top">
127156 <TD width=15% BGCOLOR=#FBF5EF>
127157 <B>TST_HLP</B>
127158 </TD>
127159 <TD width=15% BGCOLOR=#FBF5EF>
127160 <B>24:24</B>
127161 </TD>
127162 <TD width=10% BGCOLOR=#FBF5EF>
127163 <B>1000000</B>
127164 </TD>
127165 <TD width=10% BGCOLOR=#FBF5EF>
127166 <B>0</B>
127167 </TD>
127168 <TD width=15% BGCOLOR=#FBF5EF>
127169 <B>0</B>
127170 </TD>
127171 <TD width=35% BGCOLOR=#FBF5EF>
127172 <B>Emulate comparator output (VRP)</B>
127173 </TD>
127174 </TR>
127175 <TR valign="top">
127176 <TD width=15% BGCOLOR=#FBF5EF>
127177 <B>TST_RST</B>
127178 </TD>
127179 <TD width=15% BGCOLOR=#FBF5EF>
127180 <B>25:25</B>
127181 </TD>
127182 <TD width=10% BGCOLOR=#FBF5EF>
127183 <B>2000000</B>
127184 </TD>
127185 <TD width=10% BGCOLOR=#FBF5EF>
127186 <B>0</B>
127187 </TD>
127188 <TD width=15% BGCOLOR=#FBF5EF>
127189 <B>0</B>
127190 </TD>
127191 <TD width=35% BGCOLOR=#FBF5EF>
127192 <B>Emulate Reset</B>
127193 </TD>
127194 </TR>
127195 <TR valign="top">
127196 <TD width=15% BGCOLOR=#FBF5EF>
127197 <B>INT_DCI_EN</B>
127198 </TD>
127199 <TD width=15% BGCOLOR=#FBF5EF>
127200 <B>26:26</B>
127201 </TD>
127202 <TD width=10% BGCOLOR=#FBF5EF>
127203 <B>4000000</B>
127204 </TD>
127205 <TD width=10% BGCOLOR=#FBF5EF>
127206 <B>0</B>
127207 </TD>
127208 <TD width=15% BGCOLOR=#FBF5EF>
127209 <B>0</B>
127210 </TD>
127211 <TD width=35% BGCOLOR=#FBF5EF>
127212 <B>Need explanation here</B>
127213 </TD>
127214 </TR>
127215 <TR valign="top">
127216 <TD width=15% BGCOLOR=#C0C0C0>
127217 <B>DDRIOB_DCI_CTRL@0XF8000B70</B>
127218 </TD>
127219 <TD width=15% BGCOLOR=#C0C0C0>
127220 <B>31:0</B>
127221 </TD>
127222 <TD width=10% BGCOLOR=#C0C0C0>
127223 <B>7ffffff</B>
127224 </TD>
127225 <TD width=10% BGCOLOR=#C0C0C0>
127226 <B></B>
127227 </TD>
127228 <TD width=15% BGCOLOR=#C0C0C0>
127229 <B>823</B>
127230 </TD>
127231 <TD width=35% BGCOLOR=#C0C0C0>
127232 <B>DDRIOB DCI configuration</B>
127233 </TD>
127234 </TR>
127235 </TABLE>
127236 <P>
127237 <H1>MIO PROGRAMMING</H1>
127238 <H2><a name="MIO_PIN_00">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_00</a></H2>
127239 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
127240 <TR valign="top">
127241 <TD width=15% BGCOLOR=#FFFF00>
127242 <B>Register Name</B>
127243 </TD>
127244 <TD width=15% BGCOLOR=#FFFF00>
127245 <B>Address</B>
127246 </TD>
127247 <TD width=10% BGCOLOR=#FFFF00>
127248 <B>Width</B>
127249 </TD>
127250 <TD width=10% BGCOLOR=#FFFF00>
127251 <B>Type</B>
127252 </TD>
127253 <TD width=15% BGCOLOR=#FFFF00>
127254 <B>Reset Value</B>
127255 </TD>
127256 <TD width=35% BGCOLOR=#FFFF00>
127257 <B>Description</B>
127258 </TD>
127259 </TR>
127260 <TR valign="top">
127261 <TD width=15% BGCOLOR=#FBF5EF>
127262 <B>MIO_PIN_00</B>
127263 </TD>
127264 <TD width=15% BGCOLOR=#FBF5EF>
127265 <B>0XF8000700</B>
127266 </TD>
127267 <TD width=10% BGCOLOR=#FBF5EF>
127268 <B>32</B>
127269 </TD>
127270 <TD width=10% BGCOLOR=#FBF5EF>
127271 <B>rw</B>
127272 </TD>
127273 <TD width=15% BGCOLOR=#FBF5EF>
127274 <B>0x00000000</B>
127275 </TD>
127276 <TD width=35% BGCOLOR=#FBF5EF>
127277 <B>--</B>
127278 </TD>
127279 </TR>
127280 </TABLE>
127281 <P>
127282 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
127283 <TR valign="top">
127284 <TD width=15% BGCOLOR=#C0FFC0>
127285 <B>Field Name</B>
127286 </TD>
127287 <TD width=15% BGCOLOR=#C0FFC0>
127288 <B>Bits</B>
127289 </TD>
127290 <TD width=10% BGCOLOR=#C0FFC0>
127291 <B>Mask</B>
127292 </TD>
127293 <TD width=10% BGCOLOR=#C0FFC0>
127294 <B>Value</B>
127295 </TD>
127296 <TD width=15% BGCOLOR=#C0FFC0>
127297 <B>Shifted Value</B>
127298 </TD>
127299 <TD width=35% BGCOLOR=#C0FFC0>
127300 <B>Description</B>
127301 </TD>
127302 </TR>
127303 <TR valign="top">
127304 <TD width=15% BGCOLOR=#FBF5EF>
127305 <B>TRI_ENABLE</B>
127306 </TD>
127307 <TD width=15% BGCOLOR=#FBF5EF>
127308 <B>0:0</B>
127309 </TD>
127310 <TD width=10% BGCOLOR=#FBF5EF>
127311 <B>1</B>
127312 </TD>
127313 <TD width=10% BGCOLOR=#FBF5EF>
127314 <B>1</B>
127315 </TD>
127316 <TD width=15% BGCOLOR=#FBF5EF>
127317 <B>1</B>
127318 </TD>
127319 <TD width=35% BGCOLOR=#FBF5EF>
127320 <B>Tri-state enable, active high.</B>
127321 </TD>
127322 </TR>
127323 <TR valign="top">
127324 <TD width=15% BGCOLOR=#FBF5EF>
127325 <B>Speed</B>
127326 </TD>
127327 <TD width=15% BGCOLOR=#FBF5EF>
127328 <B>8:8</B>
127329 </TD>
127330 <TD width=10% BGCOLOR=#FBF5EF>
127331 <B>100</B>
127332 </TD>
127333 <TD width=10% BGCOLOR=#FBF5EF>
127334 <B>0</B>
127335 </TD>
127336 <TD width=15% BGCOLOR=#FBF5EF>
127337 <B>0</B>
127338 </TD>
127339 <TD width=35% BGCOLOR=#FBF5EF>
127340 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
127341 </TD>
127342 </TR>
127343 <TR valign="top">
127344 <TD width=15% BGCOLOR=#FBF5EF>
127345 <B>IO_Type</B>
127346 </TD>
127347 <TD width=15% BGCOLOR=#FBF5EF>
127348 <B>11:9</B>
127349 </TD>
127350 <TD width=10% BGCOLOR=#FBF5EF>
127351 <B>e00</B>
127352 </TD>
127353 <TD width=10% BGCOLOR=#FBF5EF>
127354 <B>1</B>
127355 </TD>
127356 <TD width=15% BGCOLOR=#FBF5EF>
127357 <B>200</B>
127358 </TD>
127359 <TD width=35% BGCOLOR=#FBF5EF>
127360 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
127361 </TD>
127362 </TR>
127363 <TR valign="top">
127364 <TD width=15% BGCOLOR=#FBF5EF>
127365 <B>PULLUP</B>
127366 </TD>
127367 <TD width=15% BGCOLOR=#FBF5EF>
127368 <B>12:12</B>
127369 </TD>
127370 <TD width=10% BGCOLOR=#FBF5EF>
127371 <B>1000</B>
127372 </TD>
127373 <TD width=10% BGCOLOR=#FBF5EF>
127374 <B>1</B>
127375 </TD>
127376 <TD width=15% BGCOLOR=#FBF5EF>
127377 <B>1000</B>
127378 </TD>
127379 <TD width=35% BGCOLOR=#FBF5EF>
127380 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
127381 </TD>
127382 </TR>
127383 <TR valign="top">
127384 <TD width=15% BGCOLOR=#FBF5EF>
127385 <B>DisableRcvr</B>
127386 </TD>
127387 <TD width=15% BGCOLOR=#FBF5EF>
127388 <B>13:13</B>
127389 </TD>
127390 <TD width=10% BGCOLOR=#FBF5EF>
127391 <B>2000</B>
127392 </TD>
127393 <TD width=10% BGCOLOR=#FBF5EF>
127394 <B>0</B>
127395 </TD>
127396 <TD width=15% BGCOLOR=#FBF5EF>
127397 <B>0</B>
127398 </TD>
127399 <TD width=35% BGCOLOR=#FBF5EF>
127400 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
127401 </TD>
127402 </TR>
127403 <TR valign="top">
127404 <TD width=15% BGCOLOR=#C0C0C0>
127405 <B>MIO_PIN_00@0XF8000700</B>
127406 </TD>
127407 <TD width=15% BGCOLOR=#C0C0C0>
127408 <B>31:0</B>
127409 </TD>
127410 <TD width=10% BGCOLOR=#C0C0C0>
127411 <B>3f01</B>
127412 </TD>
127413 <TD width=10% BGCOLOR=#C0C0C0>
127414 <B></B>
127415 </TD>
127416 <TD width=15% BGCOLOR=#C0C0C0>
127417 <B>1201</B>
127418 </TD>
127419 <TD width=35% BGCOLOR=#C0C0C0>
127420 <B>MIO Control for Pin 0</B>
127421 </TD>
127422 </TR>
127423 </TABLE>
127424 <P>
127425 <H2><a name="MIO_PIN_01">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_01</a></H2>
127426 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
127427 <TR valign="top">
127428 <TD width=15% BGCOLOR=#FFFF00>
127429 <B>Register Name</B>
127430 </TD>
127431 <TD width=15% BGCOLOR=#FFFF00>
127432 <B>Address</B>
127433 </TD>
127434 <TD width=10% BGCOLOR=#FFFF00>
127435 <B>Width</B>
127436 </TD>
127437 <TD width=10% BGCOLOR=#FFFF00>
127438 <B>Type</B>
127439 </TD>
127440 <TD width=15% BGCOLOR=#FFFF00>
127441 <B>Reset Value</B>
127442 </TD>
127443 <TD width=35% BGCOLOR=#FFFF00>
127444 <B>Description</B>
127445 </TD>
127446 </TR>
127447 <TR valign="top">
127448 <TD width=15% BGCOLOR=#FBF5EF>
127449 <B>MIO_PIN_01</B>
127450 </TD>
127451 <TD width=15% BGCOLOR=#FBF5EF>
127452 <B>0XF8000704</B>
127453 </TD>
127454 <TD width=10% BGCOLOR=#FBF5EF>
127455 <B>32</B>
127456 </TD>
127457 <TD width=10% BGCOLOR=#FBF5EF>
127458 <B>rw</B>
127459 </TD>
127460 <TD width=15% BGCOLOR=#FBF5EF>
127461 <B>0x00000000</B>
127462 </TD>
127463 <TD width=35% BGCOLOR=#FBF5EF>
127464 <B>--</B>
127465 </TD>
127466 </TR>
127467 </TABLE>
127468 <P>
127469 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
127470 <TR valign="top">
127471 <TD width=15% BGCOLOR=#C0FFC0>
127472 <B>Field Name</B>
127473 </TD>
127474 <TD width=15% BGCOLOR=#C0FFC0>
127475 <B>Bits</B>
127476 </TD>
127477 <TD width=10% BGCOLOR=#C0FFC0>
127478 <B>Mask</B>
127479 </TD>
127480 <TD width=10% BGCOLOR=#C0FFC0>
127481 <B>Value</B>
127482 </TD>
127483 <TD width=15% BGCOLOR=#C0FFC0>
127484 <B>Shifted Value</B>
127485 </TD>
127486 <TD width=35% BGCOLOR=#C0FFC0>
127487 <B>Description</B>
127488 </TD>
127489 </TR>
127490 <TR valign="top">
127491 <TD width=15% BGCOLOR=#FBF5EF>
127492 <B>TRI_ENABLE</B>
127493 </TD>
127494 <TD width=15% BGCOLOR=#FBF5EF>
127495 <B>0:0</B>
127496 </TD>
127497 <TD width=10% BGCOLOR=#FBF5EF>
127498 <B>1</B>
127499 </TD>
127500 <TD width=10% BGCOLOR=#FBF5EF>
127501 <B>0</B>
127502 </TD>
127503 <TD width=15% BGCOLOR=#FBF5EF>
127504 <B>0</B>
127505 </TD>
127506 <TD width=35% BGCOLOR=#FBF5EF>
127507 <B>Tri-state enable, active high.</B>
127508 </TD>
127509 </TR>
127510 <TR valign="top">
127511 <TD width=15% BGCOLOR=#FBF5EF>
127512 <B>L0_SEL</B>
127513 </TD>
127514 <TD width=15% BGCOLOR=#FBF5EF>
127515 <B>1:1</B>
127516 </TD>
127517 <TD width=10% BGCOLOR=#FBF5EF>
127518 <B>2</B>
127519 </TD>
127520 <TD width=10% BGCOLOR=#FBF5EF>
127521 <B>1</B>
127522 </TD>
127523 <TD width=15% BGCOLOR=#FBF5EF>
127524 <B>2</B>
127525 </TD>
127526 <TD width=35% BGCOLOR=#FBF5EF>
127527 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi_sel, Output, qspi_n_ss_out- (QSPI Select)</B>
127528 </TD>
127529 </TR>
127530 <TR valign="top">
127531 <TD width=15% BGCOLOR=#FBF5EF>
127532 <B>L1_SEL</B>
127533 </TD>
127534 <TD width=15% BGCOLOR=#FBF5EF>
127535 <B>2:2</B>
127536 </TD>
127537 <TD width=10% BGCOLOR=#FBF5EF>
127538 <B>4</B>
127539 </TD>
127540 <TD width=10% BGCOLOR=#FBF5EF>
127541 <B>0</B>
127542 </TD>
127543 <TD width=15% BGCOLOR=#FBF5EF>
127544 <B>0</B>
127545 </TD>
127546 <TD width=35% BGCOLOR=#FBF5EF>
127547 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= Not Used</B>
127548 </TD>
127549 </TR>
127550 <TR valign="top">
127551 <TD width=15% BGCOLOR=#FBF5EF>
127552 <B>L2_SEL</B>
127553 </TD>
127554 <TD width=15% BGCOLOR=#FBF5EF>
127555 <B>4:3</B>
127556 </TD>
127557 <TD width=10% BGCOLOR=#FBF5EF>
127558 <B>18</B>
127559 </TD>
127560 <TD width=10% BGCOLOR=#FBF5EF>
127561 <B>0</B>
127562 </TD>
127563 <TD width=15% BGCOLOR=#FBF5EF>
127564 <B>0</B>
127565 </TD>
127566 <TD width=35% BGCOLOR=#FBF5EF>
127567 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= smc_a25, Output, smc_sram_add[25]- (SRAM Address) 2= smc_cs1, Output, smc_sram_cs_n[1]- (SRAM CS1) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
127568 </TD>
127569 </TR>
127570 <TR valign="top">
127571 <TD width=15% BGCOLOR=#FBF5EF>
127572 <B>L3_SEL</B>
127573 </TD>
127574 <TD width=15% BGCOLOR=#FBF5EF>
127575 <B>7:5</B>
127576 </TD>
127577 <TD width=10% BGCOLOR=#FBF5EF>
127578 <B>e0</B>
127579 </TD>
127580 <TD width=10% BGCOLOR=#FBF5EF>
127581 <B>0</B>
127582 </TD>
127583 <TD width=15% BGCOLOR=#FBF5EF>
127584 <B>0</B>
127585 </TD>
127586 <TD width=35% BGCOLOR=#FBF5EF>
127587 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[1]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[1]- (GPIO bank 0) 1= Not Used 2= Not Used 3= Not Used 4= Not Used 5= Not Used 6= Not Used 7= Not Used</B>
127588 </TD>
127589 </TR>
127590 <TR valign="top">
127591 <TD width=15% BGCOLOR=#FBF5EF>
127592 <B>Speed</B>
127593 </TD>
127594 <TD width=15% BGCOLOR=#FBF5EF>
127595 <B>8:8</B>
127596 </TD>
127597 <TD width=10% BGCOLOR=#FBF5EF>
127598 <B>100</B>
127599 </TD>
127600 <TD width=10% BGCOLOR=#FBF5EF>
127601 <B>0</B>
127602 </TD>
127603 <TD width=15% BGCOLOR=#FBF5EF>
127604 <B>0</B>
127605 </TD>
127606 <TD width=35% BGCOLOR=#FBF5EF>
127607 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
127608 </TD>
127609 </TR>
127610 <TR valign="top">
127611 <TD width=15% BGCOLOR=#FBF5EF>
127612 <B>IO_Type</B>
127613 </TD>
127614 <TD width=15% BGCOLOR=#FBF5EF>
127615 <B>11:9</B>
127616 </TD>
127617 <TD width=10% BGCOLOR=#FBF5EF>
127618 <B>e00</B>
127619 </TD>
127620 <TD width=10% BGCOLOR=#FBF5EF>
127621 <B>1</B>
127622 </TD>
127623 <TD width=15% BGCOLOR=#FBF5EF>
127624 <B>200</B>
127625 </TD>
127626 <TD width=35% BGCOLOR=#FBF5EF>
127627 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
127628 </TD>
127629 </TR>
127630 <TR valign="top">
127631 <TD width=15% BGCOLOR=#FBF5EF>
127632 <B>PULLUP</B>
127633 </TD>
127634 <TD width=15% BGCOLOR=#FBF5EF>
127635 <B>12:12</B>
127636 </TD>
127637 <TD width=10% BGCOLOR=#FBF5EF>
127638 <B>1000</B>
127639 </TD>
127640 <TD width=10% BGCOLOR=#FBF5EF>
127641 <B>1</B>
127642 </TD>
127643 <TD width=15% BGCOLOR=#FBF5EF>
127644 <B>1000</B>
127645 </TD>
127646 <TD width=35% BGCOLOR=#FBF5EF>
127647 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
127648 </TD>
127649 </TR>
127650 <TR valign="top">
127651 <TD width=15% BGCOLOR=#FBF5EF>
127652 <B>DisableRcvr</B>
127653 </TD>
127654 <TD width=15% BGCOLOR=#FBF5EF>
127655 <B>13:13</B>
127656 </TD>
127657 <TD width=10% BGCOLOR=#FBF5EF>
127658 <B>2000</B>
127659 </TD>
127660 <TD width=10% BGCOLOR=#FBF5EF>
127661 <B>0</B>
127662 </TD>
127663 <TD width=15% BGCOLOR=#FBF5EF>
127664 <B>0</B>
127665 </TD>
127666 <TD width=35% BGCOLOR=#FBF5EF>
127667 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
127668 </TD>
127669 </TR>
127670 <TR valign="top">
127671 <TD width=15% BGCOLOR=#C0C0C0>
127672 <B>MIO_PIN_01@0XF8000704</B>
127673 </TD>
127674 <TD width=15% BGCOLOR=#C0C0C0>
127675 <B>31:0</B>
127676 </TD>
127677 <TD width=10% BGCOLOR=#C0C0C0>
127678 <B>3fff</B>
127679 </TD>
127680 <TD width=10% BGCOLOR=#C0C0C0>
127681 <B></B>
127682 </TD>
127683 <TD width=15% BGCOLOR=#C0C0C0>
127684 <B>1202</B>
127685 </TD>
127686 <TD width=35% BGCOLOR=#C0C0C0>
127687 <B>MIO Control for Pin 1</B>
127688 </TD>
127689 </TR>
127690 </TABLE>
127691 <P>
127692 <H2><a name="MIO_PIN_02">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_02</a></H2>
127693 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
127694 <TR valign="top">
127695 <TD width=15% BGCOLOR=#FFFF00>
127696 <B>Register Name</B>
127697 </TD>
127698 <TD width=15% BGCOLOR=#FFFF00>
127699 <B>Address</B>
127700 </TD>
127701 <TD width=10% BGCOLOR=#FFFF00>
127702 <B>Width</B>
127703 </TD>
127704 <TD width=10% BGCOLOR=#FFFF00>
127705 <B>Type</B>
127706 </TD>
127707 <TD width=15% BGCOLOR=#FFFF00>
127708 <B>Reset Value</B>
127709 </TD>
127710 <TD width=35% BGCOLOR=#FFFF00>
127711 <B>Description</B>
127712 </TD>
127713 </TR>
127714 <TR valign="top">
127715 <TD width=15% BGCOLOR=#FBF5EF>
127716 <B>MIO_PIN_02</B>
127717 </TD>
127718 <TD width=15% BGCOLOR=#FBF5EF>
127719 <B>0XF8000708</B>
127720 </TD>
127721 <TD width=10% BGCOLOR=#FBF5EF>
127722 <B>32</B>
127723 </TD>
127724 <TD width=10% BGCOLOR=#FBF5EF>
127725 <B>rw</B>
127726 </TD>
127727 <TD width=15% BGCOLOR=#FBF5EF>
127728 <B>0x00000000</B>
127729 </TD>
127730 <TD width=35% BGCOLOR=#FBF5EF>
127731 <B>--</B>
127732 </TD>
127733 </TR>
127734 </TABLE>
127735 <P>
127736 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
127737 <TR valign="top">
127738 <TD width=15% BGCOLOR=#C0FFC0>
127739 <B>Field Name</B>
127740 </TD>
127741 <TD width=15% BGCOLOR=#C0FFC0>
127742 <B>Bits</B>
127743 </TD>
127744 <TD width=10% BGCOLOR=#C0FFC0>
127745 <B>Mask</B>
127746 </TD>
127747 <TD width=10% BGCOLOR=#C0FFC0>
127748 <B>Value</B>
127749 </TD>
127750 <TD width=15% BGCOLOR=#C0FFC0>
127751 <B>Shifted Value</B>
127752 </TD>
127753 <TD width=35% BGCOLOR=#C0FFC0>
127754 <B>Description</B>
127755 </TD>
127756 </TR>
127757 <TR valign="top">
127758 <TD width=15% BGCOLOR=#FBF5EF>
127759 <B>TRI_ENABLE</B>
127760 </TD>
127761 <TD width=15% BGCOLOR=#FBF5EF>
127762 <B>0:0</B>
127763 </TD>
127764 <TD width=10% BGCOLOR=#FBF5EF>
127765 <B>1</B>
127766 </TD>
127767 <TD width=10% BGCOLOR=#FBF5EF>
127768 <B>0</B>
127769 </TD>
127770 <TD width=15% BGCOLOR=#FBF5EF>
127771 <B>0</B>
127772 </TD>
127773 <TD width=35% BGCOLOR=#FBF5EF>
127774 <B>Tri-state enable, active high.</B>
127775 </TD>
127776 </TR>
127777 <TR valign="top">
127778 <TD width=15% BGCOLOR=#FBF5EF>
127779 <B>L0_SEL</B>
127780 </TD>
127781 <TD width=15% BGCOLOR=#FBF5EF>
127782 <B>1:1</B>
127783 </TD>
127784 <TD width=10% BGCOLOR=#FBF5EF>
127785 <B>2</B>
127786 </TD>
127787 <TD width=10% BGCOLOR=#FBF5EF>
127788 <B>1</B>
127789 </TD>
127790 <TD width=15% BGCOLOR=#FBF5EF>
127791 <B>2</B>
127792 </TD>
127793 <TD width=35% BGCOLOR=#FBF5EF>
127794 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Output, qspi_mo_mo0- (QSPI Databus) 1= qspi, Input, qspi_si_mi0- (QSPI Databus)</B>
127795 </TD>
127796 </TR>
127797 <TR valign="top">
127798 <TD width=15% BGCOLOR=#FBF5EF>
127799 <B>L1_SEL</B>
127800 </TD>
127801 <TD width=15% BGCOLOR=#FBF5EF>
127802 <B>2:2</B>
127803 </TD>
127804 <TD width=10% BGCOLOR=#FBF5EF>
127805 <B>4</B>
127806 </TD>
127807 <TD width=10% BGCOLOR=#FBF5EF>
127808 <B>0</B>
127809 </TD>
127810 <TD width=15% BGCOLOR=#FBF5EF>
127811 <B>0</B>
127812 </TD>
127813 <TD width=35% BGCOLOR=#FBF5EF>
127814 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[8]- (Trace Port Databus)</B>
127815 </TD>
127816 </TR>
127817 <TR valign="top">
127818 <TD width=15% BGCOLOR=#FBF5EF>
127819 <B>L2_SEL</B>
127820 </TD>
127821 <TD width=15% BGCOLOR=#FBF5EF>
127822 <B>4:3</B>
127823 </TD>
127824 <TD width=10% BGCOLOR=#FBF5EF>
127825 <B>18</B>
127826 </TD>
127827 <TD width=10% BGCOLOR=#FBF5EF>
127828 <B>0</B>
127829 </TD>
127830 <TD width=15% BGCOLOR=#FBF5EF>
127831 <B>0</B>
127832 </TD>
127833 <TD width=35% BGCOLOR=#FBF5EF>
127834 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_clk- (SRAM Clock) 2= nand, Output, smc_nand_ale- (NAND Address Latch Enable) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
127835 </TD>
127836 </TR>
127837 <TR valign="top">
127838 <TD width=15% BGCOLOR=#FBF5EF>
127839 <B>L3_SEL</B>
127840 </TD>
127841 <TD width=15% BGCOLOR=#FBF5EF>
127842 <B>7:5</B>
127843 </TD>
127844 <TD width=10% BGCOLOR=#FBF5EF>
127845 <B>e0</B>
127846 </TD>
127847 <TD width=10% BGCOLOR=#FBF5EF>
127848 <B>0</B>
127849 </TD>
127850 <TD width=15% BGCOLOR=#FBF5EF>
127851 <B>0</B>
127852 </TD>
127853 <TD width=35% BGCOLOR=#FBF5EF>
127854 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[2]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[2]- (GPIO bank 0) 1= Not Used 2= Not Used 3= Not Used 4= Not Used 5= Not Used 6= Not Used 7= Not Used</B>
127855 </TD>
127856 </TR>
127857 <TR valign="top">
127858 <TD width=15% BGCOLOR=#FBF5EF>
127859 <B>Speed</B>
127860 </TD>
127861 <TD width=15% BGCOLOR=#FBF5EF>
127862 <B>8:8</B>
127863 </TD>
127864 <TD width=10% BGCOLOR=#FBF5EF>
127865 <B>100</B>
127866 </TD>
127867 <TD width=10% BGCOLOR=#FBF5EF>
127868 <B>0</B>
127869 </TD>
127870 <TD width=15% BGCOLOR=#FBF5EF>
127871 <B>0</B>
127872 </TD>
127873 <TD width=35% BGCOLOR=#FBF5EF>
127874 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
127875 </TD>
127876 </TR>
127877 <TR valign="top">
127878 <TD width=15% BGCOLOR=#FBF5EF>
127879 <B>IO_Type</B>
127880 </TD>
127881 <TD width=15% BGCOLOR=#FBF5EF>
127882 <B>11:9</B>
127883 </TD>
127884 <TD width=10% BGCOLOR=#FBF5EF>
127885 <B>e00</B>
127886 </TD>
127887 <TD width=10% BGCOLOR=#FBF5EF>
127888 <B>1</B>
127889 </TD>
127890 <TD width=15% BGCOLOR=#FBF5EF>
127891 <B>200</B>
127892 </TD>
127893 <TD width=35% BGCOLOR=#FBF5EF>
127894 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
127895 </TD>
127896 </TR>
127897 <TR valign="top">
127898 <TD width=15% BGCOLOR=#FBF5EF>
127899 <B>PULLUP</B>
127900 </TD>
127901 <TD width=15% BGCOLOR=#FBF5EF>
127902 <B>12:12</B>
127903 </TD>
127904 <TD width=10% BGCOLOR=#FBF5EF>
127905 <B>1000</B>
127906 </TD>
127907 <TD width=10% BGCOLOR=#FBF5EF>
127908 <B>0</B>
127909 </TD>
127910 <TD width=15% BGCOLOR=#FBF5EF>
127911 <B>0</B>
127912 </TD>
127913 <TD width=35% BGCOLOR=#FBF5EF>
127914 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled Pull-up disabled by default as this pin is used for mode[0]</B>
127915 </TD>
127916 </TR>
127917 <TR valign="top">
127918 <TD width=15% BGCOLOR=#FBF5EF>
127919 <B>DisableRcvr</B>
127920 </TD>
127921 <TD width=15% BGCOLOR=#FBF5EF>
127922 <B>13:13</B>
127923 </TD>
127924 <TD width=10% BGCOLOR=#FBF5EF>
127925 <B>2000</B>
127926 </TD>
127927 <TD width=10% BGCOLOR=#FBF5EF>
127928 <B>0</B>
127929 </TD>
127930 <TD width=15% BGCOLOR=#FBF5EF>
127931 <B>0</B>
127932 </TD>
127933 <TD width=35% BGCOLOR=#FBF5EF>
127934 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
127935 </TD>
127936 </TR>
127937 <TR valign="top">
127938 <TD width=15% BGCOLOR=#C0C0C0>
127939 <B>MIO_PIN_02@0XF8000708</B>
127940 </TD>
127941 <TD width=15% BGCOLOR=#C0C0C0>
127942 <B>31:0</B>
127943 </TD>
127944 <TD width=10% BGCOLOR=#C0C0C0>
127945 <B>3fff</B>
127946 </TD>
127947 <TD width=10% BGCOLOR=#C0C0C0>
127948 <B></B>
127949 </TD>
127950 <TD width=15% BGCOLOR=#C0C0C0>
127951 <B>202</B>
127952 </TD>
127953 <TD width=35% BGCOLOR=#C0C0C0>
127954 <B>MIO Control for Pin 2</B>
127955 </TD>
127956 </TR>
127957 </TABLE>
127958 <P>
127959 <H2><a name="MIO_PIN_03">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_03</a></H2>
127960 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
127961 <TR valign="top">
127962 <TD width=15% BGCOLOR=#FFFF00>
127963 <B>Register Name</B>
127964 </TD>
127965 <TD width=15% BGCOLOR=#FFFF00>
127966 <B>Address</B>
127967 </TD>
127968 <TD width=10% BGCOLOR=#FFFF00>
127969 <B>Width</B>
127970 </TD>
127971 <TD width=10% BGCOLOR=#FFFF00>
127972 <B>Type</B>
127973 </TD>
127974 <TD width=15% BGCOLOR=#FFFF00>
127975 <B>Reset Value</B>
127976 </TD>
127977 <TD width=35% BGCOLOR=#FFFF00>
127978 <B>Description</B>
127979 </TD>
127980 </TR>
127981 <TR valign="top">
127982 <TD width=15% BGCOLOR=#FBF5EF>
127983 <B>MIO_PIN_03</B>
127984 </TD>
127985 <TD width=15% BGCOLOR=#FBF5EF>
127986 <B>0XF800070C</B>
127987 </TD>
127988 <TD width=10% BGCOLOR=#FBF5EF>
127989 <B>32</B>
127990 </TD>
127991 <TD width=10% BGCOLOR=#FBF5EF>
127992 <B>rw</B>
127993 </TD>
127994 <TD width=15% BGCOLOR=#FBF5EF>
127995 <B>0x00000000</B>
127996 </TD>
127997 <TD width=35% BGCOLOR=#FBF5EF>
127998 <B>--</B>
127999 </TD>
128000 </TR>
128001 </TABLE>
128002 <P>
128003 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
128004 <TR valign="top">
128005 <TD width=15% BGCOLOR=#C0FFC0>
128006 <B>Field Name</B>
128007 </TD>
128008 <TD width=15% BGCOLOR=#C0FFC0>
128009 <B>Bits</B>
128010 </TD>
128011 <TD width=10% BGCOLOR=#C0FFC0>
128012 <B>Mask</B>
128013 </TD>
128014 <TD width=10% BGCOLOR=#C0FFC0>
128015 <B>Value</B>
128016 </TD>
128017 <TD width=15% BGCOLOR=#C0FFC0>
128018 <B>Shifted Value</B>
128019 </TD>
128020 <TD width=35% BGCOLOR=#C0FFC0>
128021 <B>Description</B>
128022 </TD>
128023 </TR>
128024 <TR valign="top">
128025 <TD width=15% BGCOLOR=#FBF5EF>
128026 <B>TRI_ENABLE</B>
128027 </TD>
128028 <TD width=15% BGCOLOR=#FBF5EF>
128029 <B>0:0</B>
128030 </TD>
128031 <TD width=10% BGCOLOR=#FBF5EF>
128032 <B>1</B>
128033 </TD>
128034 <TD width=10% BGCOLOR=#FBF5EF>
128035 <B>0</B>
128036 </TD>
128037 <TD width=15% BGCOLOR=#FBF5EF>
128038 <B>0</B>
128039 </TD>
128040 <TD width=35% BGCOLOR=#FBF5EF>
128041 <B>Tri-state enable, active high.</B>
128042 </TD>
128043 </TR>
128044 <TR valign="top">
128045 <TD width=15% BGCOLOR=#FBF5EF>
128046 <B>L0_SEL</B>
128047 </TD>
128048 <TD width=15% BGCOLOR=#FBF5EF>
128049 <B>1:1</B>
128050 </TD>
128051 <TD width=10% BGCOLOR=#FBF5EF>
128052 <B>2</B>
128053 </TD>
128054 <TD width=10% BGCOLOR=#FBF5EF>
128055 <B>1</B>
128056 </TD>
128057 <TD width=15% BGCOLOR=#FBF5EF>
128058 <B>2</B>
128059 </TD>
128060 <TD width=35% BGCOLOR=#FBF5EF>
128061 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Input, qspi_mi_mi1- (QSPI Databus) 1= qspi, Output, qspi_so_mo1- (QSPI Databus)</B>
128062 </TD>
128063 </TR>
128064 <TR valign="top">
128065 <TD width=15% BGCOLOR=#FBF5EF>
128066 <B>L1_SEL</B>
128067 </TD>
128068 <TD width=15% BGCOLOR=#FBF5EF>
128069 <B>2:2</B>
128070 </TD>
128071 <TD width=10% BGCOLOR=#FBF5EF>
128072 <B>4</B>
128073 </TD>
128074 <TD width=10% BGCOLOR=#FBF5EF>
128075 <B>0</B>
128076 </TD>
128077 <TD width=15% BGCOLOR=#FBF5EF>
128078 <B>0</B>
128079 </TD>
128080 <TD width=35% BGCOLOR=#FBF5EF>
128081 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[9]- (Trace Port Databus)</B>
128082 </TD>
128083 </TR>
128084 <TR valign="top">
128085 <TD width=15% BGCOLOR=#FBF5EF>
128086 <B>L2_SEL</B>
128087 </TD>
128088 <TD width=15% BGCOLOR=#FBF5EF>
128089 <B>4:3</B>
128090 </TD>
128091 <TD width=10% BGCOLOR=#FBF5EF>
128092 <B>18</B>
128093 </TD>
128094 <TD width=10% BGCOLOR=#FBF5EF>
128095 <B>0</B>
128096 </TD>
128097 <TD width=15% BGCOLOR=#FBF5EF>
128098 <B>0</B>
128099 </TD>
128100 <TD width=35% BGCOLOR=#FBF5EF>
128101 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Input, smc_sram_data_in[0]- (SRAM Data) = sram_nor, Output, smc_sram_data_out[0]- (SRAM Data) 2= nand, Output, smc_nand_we_b- (NAND Write Enable) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
128102 </TD>
128103 </TR>
128104 <TR valign="top">
128105 <TD width=15% BGCOLOR=#FBF5EF>
128106 <B>L3_SEL</B>
128107 </TD>
128108 <TD width=15% BGCOLOR=#FBF5EF>
128109 <B>7:5</B>
128110 </TD>
128111 <TD width=10% BGCOLOR=#FBF5EF>
128112 <B>e0</B>
128113 </TD>
128114 <TD width=10% BGCOLOR=#FBF5EF>
128115 <B>0</B>
128116 </TD>
128117 <TD width=15% BGCOLOR=#FBF5EF>
128118 <B>0</B>
128119 </TD>
128120 <TD width=35% BGCOLOR=#FBF5EF>
128121 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[3]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[3]- (GPIO bank 0) 1= Not Used 2= Not Used 3= Not Used 4= Not Used 5= Not Used 6= Not Used 7= Not Used</B>
128122 </TD>
128123 </TR>
128124 <TR valign="top">
128125 <TD width=15% BGCOLOR=#FBF5EF>
128126 <B>Speed</B>
128127 </TD>
128128 <TD width=15% BGCOLOR=#FBF5EF>
128129 <B>8:8</B>
128130 </TD>
128131 <TD width=10% BGCOLOR=#FBF5EF>
128132 <B>100</B>
128133 </TD>
128134 <TD width=10% BGCOLOR=#FBF5EF>
128135 <B>0</B>
128136 </TD>
128137 <TD width=15% BGCOLOR=#FBF5EF>
128138 <B>0</B>
128139 </TD>
128140 <TD width=35% BGCOLOR=#FBF5EF>
128141 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
128142 </TD>
128143 </TR>
128144 <TR valign="top">
128145 <TD width=15% BGCOLOR=#FBF5EF>
128146 <B>IO_Type</B>
128147 </TD>
128148 <TD width=15% BGCOLOR=#FBF5EF>
128149 <B>11:9</B>
128150 </TD>
128151 <TD width=10% BGCOLOR=#FBF5EF>
128152 <B>e00</B>
128153 </TD>
128154 <TD width=10% BGCOLOR=#FBF5EF>
128155 <B>1</B>
128156 </TD>
128157 <TD width=15% BGCOLOR=#FBF5EF>
128158 <B>200</B>
128159 </TD>
128160 <TD width=35% BGCOLOR=#FBF5EF>
128161 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
128162 </TD>
128163 </TR>
128164 <TR valign="top">
128165 <TD width=15% BGCOLOR=#FBF5EF>
128166 <B>PULLUP</B>
128167 </TD>
128168 <TD width=15% BGCOLOR=#FBF5EF>
128169 <B>12:12</B>
128170 </TD>
128171 <TD width=10% BGCOLOR=#FBF5EF>
128172 <B>1000</B>
128173 </TD>
128174 <TD width=10% BGCOLOR=#FBF5EF>
128175 <B>0</B>
128176 </TD>
128177 <TD width=15% BGCOLOR=#FBF5EF>
128178 <B>0</B>
128179 </TD>
128180 <TD width=35% BGCOLOR=#FBF5EF>
128181 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled Pull-up disabled by default as this pin is used for mode[1]</B>
128182 </TD>
128183 </TR>
128184 <TR valign="top">
128185 <TD width=15% BGCOLOR=#FBF5EF>
128186 <B>DisableRcvr</B>
128187 </TD>
128188 <TD width=15% BGCOLOR=#FBF5EF>
128189 <B>13:13</B>
128190 </TD>
128191 <TD width=10% BGCOLOR=#FBF5EF>
128192 <B>2000</B>
128193 </TD>
128194 <TD width=10% BGCOLOR=#FBF5EF>
128195 <B>0</B>
128196 </TD>
128197 <TD width=15% BGCOLOR=#FBF5EF>
128198 <B>0</B>
128199 </TD>
128200 <TD width=35% BGCOLOR=#FBF5EF>
128201 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
128202 </TD>
128203 </TR>
128204 <TR valign="top">
128205 <TD width=15% BGCOLOR=#C0C0C0>
128206 <B>MIO_PIN_03@0XF800070C</B>
128207 </TD>
128208 <TD width=15% BGCOLOR=#C0C0C0>
128209 <B>31:0</B>
128210 </TD>
128211 <TD width=10% BGCOLOR=#C0C0C0>
128212 <B>3fff</B>
128213 </TD>
128214 <TD width=10% BGCOLOR=#C0C0C0>
128215 <B></B>
128216 </TD>
128217 <TD width=15% BGCOLOR=#C0C0C0>
128218 <B>202</B>
128219 </TD>
128220 <TD width=35% BGCOLOR=#C0C0C0>
128221 <B>MIO Control for Pin 3</B>
128222 </TD>
128223 </TR>
128224 </TABLE>
128225 <P>
128226 <H2><a name="MIO_PIN_04">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_04</a></H2>
128227 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
128228 <TR valign="top">
128229 <TD width=15% BGCOLOR=#FFFF00>
128230 <B>Register Name</B>
128231 </TD>
128232 <TD width=15% BGCOLOR=#FFFF00>
128233 <B>Address</B>
128234 </TD>
128235 <TD width=10% BGCOLOR=#FFFF00>
128236 <B>Width</B>
128237 </TD>
128238 <TD width=10% BGCOLOR=#FFFF00>
128239 <B>Type</B>
128240 </TD>
128241 <TD width=15% BGCOLOR=#FFFF00>
128242 <B>Reset Value</B>
128243 </TD>
128244 <TD width=35% BGCOLOR=#FFFF00>
128245 <B>Description</B>
128246 </TD>
128247 </TR>
128248 <TR valign="top">
128249 <TD width=15% BGCOLOR=#FBF5EF>
128250 <B>MIO_PIN_04</B>
128251 </TD>
128252 <TD width=15% BGCOLOR=#FBF5EF>
128253 <B>0XF8000710</B>
128254 </TD>
128255 <TD width=10% BGCOLOR=#FBF5EF>
128256 <B>32</B>
128257 </TD>
128258 <TD width=10% BGCOLOR=#FBF5EF>
128259 <B>rw</B>
128260 </TD>
128261 <TD width=15% BGCOLOR=#FBF5EF>
128262 <B>0x00000000</B>
128263 </TD>
128264 <TD width=35% BGCOLOR=#FBF5EF>
128265 <B>--</B>
128266 </TD>
128267 </TR>
128268 </TABLE>
128269 <P>
128270 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
128271 <TR valign="top">
128272 <TD width=15% BGCOLOR=#C0FFC0>
128273 <B>Field Name</B>
128274 </TD>
128275 <TD width=15% BGCOLOR=#C0FFC0>
128276 <B>Bits</B>
128277 </TD>
128278 <TD width=10% BGCOLOR=#C0FFC0>
128279 <B>Mask</B>
128280 </TD>
128281 <TD width=10% BGCOLOR=#C0FFC0>
128282 <B>Value</B>
128283 </TD>
128284 <TD width=15% BGCOLOR=#C0FFC0>
128285 <B>Shifted Value</B>
128286 </TD>
128287 <TD width=35% BGCOLOR=#C0FFC0>
128288 <B>Description</B>
128289 </TD>
128290 </TR>
128291 <TR valign="top">
128292 <TD width=15% BGCOLOR=#FBF5EF>
128293 <B>TRI_ENABLE</B>
128294 </TD>
128295 <TD width=15% BGCOLOR=#FBF5EF>
128296 <B>0:0</B>
128297 </TD>
128298 <TD width=10% BGCOLOR=#FBF5EF>
128299 <B>1</B>
128300 </TD>
128301 <TD width=10% BGCOLOR=#FBF5EF>
128302 <B>0</B>
128303 </TD>
128304 <TD width=15% BGCOLOR=#FBF5EF>
128305 <B>0</B>
128306 </TD>
128307 <TD width=35% BGCOLOR=#FBF5EF>
128308 <B>Tri-state enable, active high.</B>
128309 </TD>
128310 </TR>
128311 <TR valign="top">
128312 <TD width=15% BGCOLOR=#FBF5EF>
128313 <B>L0_SEL</B>
128314 </TD>
128315 <TD width=15% BGCOLOR=#FBF5EF>
128316 <B>1:1</B>
128317 </TD>
128318 <TD width=10% BGCOLOR=#FBF5EF>
128319 <B>2</B>
128320 </TD>
128321 <TD width=10% BGCOLOR=#FBF5EF>
128322 <B>1</B>
128323 </TD>
128324 <TD width=15% BGCOLOR=#FBF5EF>
128325 <B>2</B>
128326 </TD>
128327 <TD width=35% BGCOLOR=#FBF5EF>
128328 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Input, qspi_mi2- (QSPI Databus) 1= qspi, Output, qspi_mo2- (QSPI Databus)</B>
128329 </TD>
128330 </TR>
128331 <TR valign="top">
128332 <TD width=15% BGCOLOR=#FBF5EF>
128333 <B>L1_SEL</B>
128334 </TD>
128335 <TD width=15% BGCOLOR=#FBF5EF>
128336 <B>2:2</B>
128337 </TD>
128338 <TD width=10% BGCOLOR=#FBF5EF>
128339 <B>4</B>
128340 </TD>
128341 <TD width=10% BGCOLOR=#FBF5EF>
128342 <B>0</B>
128343 </TD>
128344 <TD width=15% BGCOLOR=#FBF5EF>
128345 <B>0</B>
128346 </TD>
128347 <TD width=35% BGCOLOR=#FBF5EF>
128348 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[10]- (Trace Port Databus)</B>
128349 </TD>
128350 </TR>
128351 <TR valign="top">
128352 <TD width=15% BGCOLOR=#FBF5EF>
128353 <B>L2_SEL</B>
128354 </TD>
128355 <TD width=15% BGCOLOR=#FBF5EF>
128356 <B>4:3</B>
128357 </TD>
128358 <TD width=10% BGCOLOR=#FBF5EF>
128359 <B>18</B>
128360 </TD>
128361 <TD width=10% BGCOLOR=#FBF5EF>
128362 <B>0</B>
128363 </TD>
128364 <TD width=15% BGCOLOR=#FBF5EF>
128365 <B>0</B>
128366 </TD>
128367 <TD width=35% BGCOLOR=#FBF5EF>
128368 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Input, smc_sram_data_in[1]- (SRAM Data) = sram_nor, Output, smc_sram_data_out[1]- (SRAM Data) 2= nand, Input, smc_nand_data_in[2]- (NAND Data Bus) = nand, Output, smc_nand_data_out[2]- (NAND Data Bus) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
128369 </TD>
128370 </TR>
128371 <TR valign="top">
128372 <TD width=15% BGCOLOR=#FBF5EF>
128373 <B>L3_SEL</B>
128374 </TD>
128375 <TD width=15% BGCOLOR=#FBF5EF>
128376 <B>7:5</B>
128377 </TD>
128378 <TD width=10% BGCOLOR=#FBF5EF>
128379 <B>e0</B>
128380 </TD>
128381 <TD width=10% BGCOLOR=#FBF5EF>
128382 <B>0</B>
128383 </TD>
128384 <TD width=15% BGCOLOR=#FBF5EF>
128385 <B>0</B>
128386 </TD>
128387 <TD width=35% BGCOLOR=#FBF5EF>
128388 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[4]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[4]- (GPIO bank 0) 1= Not Used 2= Not Used 3= Not Used 4= Not Used 5= Not Used 6= Not Used 7= Not Used</B>
128389 </TD>
128390 </TR>
128391 <TR valign="top">
128392 <TD width=15% BGCOLOR=#FBF5EF>
128393 <B>Speed</B>
128394 </TD>
128395 <TD width=15% BGCOLOR=#FBF5EF>
128396 <B>8:8</B>
128397 </TD>
128398 <TD width=10% BGCOLOR=#FBF5EF>
128399 <B>100</B>
128400 </TD>
128401 <TD width=10% BGCOLOR=#FBF5EF>
128402 <B>0</B>
128403 </TD>
128404 <TD width=15% BGCOLOR=#FBF5EF>
128405 <B>0</B>
128406 </TD>
128407 <TD width=35% BGCOLOR=#FBF5EF>
128408 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
128409 </TD>
128410 </TR>
128411 <TR valign="top">
128412 <TD width=15% BGCOLOR=#FBF5EF>
128413 <B>IO_Type</B>
128414 </TD>
128415 <TD width=15% BGCOLOR=#FBF5EF>
128416 <B>11:9</B>
128417 </TD>
128418 <TD width=10% BGCOLOR=#FBF5EF>
128419 <B>e00</B>
128420 </TD>
128421 <TD width=10% BGCOLOR=#FBF5EF>
128422 <B>1</B>
128423 </TD>
128424 <TD width=15% BGCOLOR=#FBF5EF>
128425 <B>200</B>
128426 </TD>
128427 <TD width=35% BGCOLOR=#FBF5EF>
128428 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
128429 </TD>
128430 </TR>
128431 <TR valign="top">
128432 <TD width=15% BGCOLOR=#FBF5EF>
128433 <B>PULLUP</B>
128434 </TD>
128435 <TD width=15% BGCOLOR=#FBF5EF>
128436 <B>12:12</B>
128437 </TD>
128438 <TD width=10% BGCOLOR=#FBF5EF>
128439 <B>1000</B>
128440 </TD>
128441 <TD width=10% BGCOLOR=#FBF5EF>
128442 <B>0</B>
128443 </TD>
128444 <TD width=15% BGCOLOR=#FBF5EF>
128445 <B>0</B>
128446 </TD>
128447 <TD width=35% BGCOLOR=#FBF5EF>
128448 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled Pull-up disabled by default as this pin is used for mode[2]</B>
128449 </TD>
128450 </TR>
128451 <TR valign="top">
128452 <TD width=15% BGCOLOR=#FBF5EF>
128453 <B>DisableRcvr</B>
128454 </TD>
128455 <TD width=15% BGCOLOR=#FBF5EF>
128456 <B>13:13</B>
128457 </TD>
128458 <TD width=10% BGCOLOR=#FBF5EF>
128459 <B>2000</B>
128460 </TD>
128461 <TD width=10% BGCOLOR=#FBF5EF>
128462 <B>0</B>
128463 </TD>
128464 <TD width=15% BGCOLOR=#FBF5EF>
128465 <B>0</B>
128466 </TD>
128467 <TD width=35% BGCOLOR=#FBF5EF>
128468 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
128469 </TD>
128470 </TR>
128471 <TR valign="top">
128472 <TD width=15% BGCOLOR=#C0C0C0>
128473 <B>MIO_PIN_04@0XF8000710</B>
128474 </TD>
128475 <TD width=15% BGCOLOR=#C0C0C0>
128476 <B>31:0</B>
128477 </TD>
128478 <TD width=10% BGCOLOR=#C0C0C0>
128479 <B>3fff</B>
128480 </TD>
128481 <TD width=10% BGCOLOR=#C0C0C0>
128482 <B></B>
128483 </TD>
128484 <TD width=15% BGCOLOR=#C0C0C0>
128485 <B>202</B>
128486 </TD>
128487 <TD width=35% BGCOLOR=#C0C0C0>
128488 <B>MIO Control for Pin 4</B>
128489 </TD>
128490 </TR>
128491 </TABLE>
128492 <P>
128493 <H2><a name="MIO_PIN_05">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_05</a></H2>
128494 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
128495 <TR valign="top">
128496 <TD width=15% BGCOLOR=#FFFF00>
128497 <B>Register Name</B>
128498 </TD>
128499 <TD width=15% BGCOLOR=#FFFF00>
128500 <B>Address</B>
128501 </TD>
128502 <TD width=10% BGCOLOR=#FFFF00>
128503 <B>Width</B>
128504 </TD>
128505 <TD width=10% BGCOLOR=#FFFF00>
128506 <B>Type</B>
128507 </TD>
128508 <TD width=15% BGCOLOR=#FFFF00>
128509 <B>Reset Value</B>
128510 </TD>
128511 <TD width=35% BGCOLOR=#FFFF00>
128512 <B>Description</B>
128513 </TD>
128514 </TR>
128515 <TR valign="top">
128516 <TD width=15% BGCOLOR=#FBF5EF>
128517 <B>MIO_PIN_05</B>
128518 </TD>
128519 <TD width=15% BGCOLOR=#FBF5EF>
128520 <B>0XF8000714</B>
128521 </TD>
128522 <TD width=10% BGCOLOR=#FBF5EF>
128523 <B>32</B>
128524 </TD>
128525 <TD width=10% BGCOLOR=#FBF5EF>
128526 <B>rw</B>
128527 </TD>
128528 <TD width=15% BGCOLOR=#FBF5EF>
128529 <B>0x00000000</B>
128530 </TD>
128531 <TD width=35% BGCOLOR=#FBF5EF>
128532 <B>--</B>
128533 </TD>
128534 </TR>
128535 </TABLE>
128536 <P>
128537 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
128538 <TR valign="top">
128539 <TD width=15% BGCOLOR=#C0FFC0>
128540 <B>Field Name</B>
128541 </TD>
128542 <TD width=15% BGCOLOR=#C0FFC0>
128543 <B>Bits</B>
128544 </TD>
128545 <TD width=10% BGCOLOR=#C0FFC0>
128546 <B>Mask</B>
128547 </TD>
128548 <TD width=10% BGCOLOR=#C0FFC0>
128549 <B>Value</B>
128550 </TD>
128551 <TD width=15% BGCOLOR=#C0FFC0>
128552 <B>Shifted Value</B>
128553 </TD>
128554 <TD width=35% BGCOLOR=#C0FFC0>
128555 <B>Description</B>
128556 </TD>
128557 </TR>
128558 <TR valign="top">
128559 <TD width=15% BGCOLOR=#FBF5EF>
128560 <B>TRI_ENABLE</B>
128561 </TD>
128562 <TD width=15% BGCOLOR=#FBF5EF>
128563 <B>0:0</B>
128564 </TD>
128565 <TD width=10% BGCOLOR=#FBF5EF>
128566 <B>1</B>
128567 </TD>
128568 <TD width=10% BGCOLOR=#FBF5EF>
128569 <B>0</B>
128570 </TD>
128571 <TD width=15% BGCOLOR=#FBF5EF>
128572 <B>0</B>
128573 </TD>
128574 <TD width=35% BGCOLOR=#FBF5EF>
128575 <B>Tri-state enable, active high.</B>
128576 </TD>
128577 </TR>
128578 <TR valign="top">
128579 <TD width=15% BGCOLOR=#FBF5EF>
128580 <B>L0_SEL</B>
128581 </TD>
128582 <TD width=15% BGCOLOR=#FBF5EF>
128583 <B>1:1</B>
128584 </TD>
128585 <TD width=10% BGCOLOR=#FBF5EF>
128586 <B>2</B>
128587 </TD>
128588 <TD width=10% BGCOLOR=#FBF5EF>
128589 <B>1</B>
128590 </TD>
128591 <TD width=15% BGCOLOR=#FBF5EF>
128592 <B>2</B>
128593 </TD>
128594 <TD width=35% BGCOLOR=#FBF5EF>
128595 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Input, qspi_mi3- (QSPI Databus) 1= qspi, Output, qspi_mo3- (QSPI Databus)</B>
128596 </TD>
128597 </TR>
128598 <TR valign="top">
128599 <TD width=15% BGCOLOR=#FBF5EF>
128600 <B>L1_SEL</B>
128601 </TD>
128602 <TD width=15% BGCOLOR=#FBF5EF>
128603 <B>2:2</B>
128604 </TD>
128605 <TD width=10% BGCOLOR=#FBF5EF>
128606 <B>4</B>
128607 </TD>
128608 <TD width=10% BGCOLOR=#FBF5EF>
128609 <B>0</B>
128610 </TD>
128611 <TD width=15% BGCOLOR=#FBF5EF>
128612 <B>0</B>
128613 </TD>
128614 <TD width=35% BGCOLOR=#FBF5EF>
128615 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[11]- (Trace Port Databus)</B>
128616 </TD>
128617 </TR>
128618 <TR valign="top">
128619 <TD width=15% BGCOLOR=#FBF5EF>
128620 <B>L2_SEL</B>
128621 </TD>
128622 <TD width=15% BGCOLOR=#FBF5EF>
128623 <B>4:3</B>
128624 </TD>
128625 <TD width=10% BGCOLOR=#FBF5EF>
128626 <B>18</B>
128627 </TD>
128628 <TD width=10% BGCOLOR=#FBF5EF>
128629 <B>0</B>
128630 </TD>
128631 <TD width=15% BGCOLOR=#FBF5EF>
128632 <B>0</B>
128633 </TD>
128634 <TD width=35% BGCOLOR=#FBF5EF>
128635 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Input, smc_sram_data_in[2]- (SRAM Data) = sram_nor, Output, smc_sram_data_out[2]- (SRAM Data) 2= nand, Input, smc_nand_data_in[0]- (NAND Data Bus) = nand, Output, smc_nand_data_out[0]- (NAND Data Bus) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
128636 </TD>
128637 </TR>
128638 <TR valign="top">
128639 <TD width=15% BGCOLOR=#FBF5EF>
128640 <B>L3_SEL</B>
128641 </TD>
128642 <TD width=15% BGCOLOR=#FBF5EF>
128643 <B>7:5</B>
128644 </TD>
128645 <TD width=10% BGCOLOR=#FBF5EF>
128646 <B>e0</B>
128647 </TD>
128648 <TD width=10% BGCOLOR=#FBF5EF>
128649 <B>0</B>
128650 </TD>
128651 <TD width=15% BGCOLOR=#FBF5EF>
128652 <B>0</B>
128653 </TD>
128654 <TD width=35% BGCOLOR=#FBF5EF>
128655 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[5]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[5]- (GPIO bank 0) 1= Not Used 2= Not Used 3= Not Used 4= Not Used 5= Not Used 6= Not Used 7= Not Used</B>
128656 </TD>
128657 </TR>
128658 <TR valign="top">
128659 <TD width=15% BGCOLOR=#FBF5EF>
128660 <B>Speed</B>
128661 </TD>
128662 <TD width=15% BGCOLOR=#FBF5EF>
128663 <B>8:8</B>
128664 </TD>
128665 <TD width=10% BGCOLOR=#FBF5EF>
128666 <B>100</B>
128667 </TD>
128668 <TD width=10% BGCOLOR=#FBF5EF>
128669 <B>0</B>
128670 </TD>
128671 <TD width=15% BGCOLOR=#FBF5EF>
128672 <B>0</B>
128673 </TD>
128674 <TD width=35% BGCOLOR=#FBF5EF>
128675 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
128676 </TD>
128677 </TR>
128678 <TR valign="top">
128679 <TD width=15% BGCOLOR=#FBF5EF>
128680 <B>IO_Type</B>
128681 </TD>
128682 <TD width=15% BGCOLOR=#FBF5EF>
128683 <B>11:9</B>
128684 </TD>
128685 <TD width=10% BGCOLOR=#FBF5EF>
128686 <B>e00</B>
128687 </TD>
128688 <TD width=10% BGCOLOR=#FBF5EF>
128689 <B>1</B>
128690 </TD>
128691 <TD width=15% BGCOLOR=#FBF5EF>
128692 <B>200</B>
128693 </TD>
128694 <TD width=35% BGCOLOR=#FBF5EF>
128695 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
128696 </TD>
128697 </TR>
128698 <TR valign="top">
128699 <TD width=15% BGCOLOR=#FBF5EF>
128700 <B>PULLUP</B>
128701 </TD>
128702 <TD width=15% BGCOLOR=#FBF5EF>
128703 <B>12:12</B>
128704 </TD>
128705 <TD width=10% BGCOLOR=#FBF5EF>
128706 <B>1000</B>
128707 </TD>
128708 <TD width=10% BGCOLOR=#FBF5EF>
128709 <B>0</B>
128710 </TD>
128711 <TD width=15% BGCOLOR=#FBF5EF>
128712 <B>0</B>
128713 </TD>
128714 <TD width=35% BGCOLOR=#FBF5EF>
128715 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled Pull-up disabled by default as this pin is used for mode[3]</B>
128716 </TD>
128717 </TR>
128718 <TR valign="top">
128719 <TD width=15% BGCOLOR=#FBF5EF>
128720 <B>DisableRcvr</B>
128721 </TD>
128722 <TD width=15% BGCOLOR=#FBF5EF>
128723 <B>13:13</B>
128724 </TD>
128725 <TD width=10% BGCOLOR=#FBF5EF>
128726 <B>2000</B>
128727 </TD>
128728 <TD width=10% BGCOLOR=#FBF5EF>
128729 <B>0</B>
128730 </TD>
128731 <TD width=15% BGCOLOR=#FBF5EF>
128732 <B>0</B>
128733 </TD>
128734 <TD width=35% BGCOLOR=#FBF5EF>
128735 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
128736 </TD>
128737 </TR>
128738 <TR valign="top">
128739 <TD width=15% BGCOLOR=#C0C0C0>
128740 <B>MIO_PIN_05@0XF8000714</B>
128741 </TD>
128742 <TD width=15% BGCOLOR=#C0C0C0>
128743 <B>31:0</B>
128744 </TD>
128745 <TD width=10% BGCOLOR=#C0C0C0>
128746 <B>3fff</B>
128747 </TD>
128748 <TD width=10% BGCOLOR=#C0C0C0>
128749 <B></B>
128750 </TD>
128751 <TD width=15% BGCOLOR=#C0C0C0>
128752 <B>202</B>
128753 </TD>
128754 <TD width=35% BGCOLOR=#C0C0C0>
128755 <B>MIO Control for Pin 5</B>
128756 </TD>
128757 </TR>
128758 </TABLE>
128759 <P>
128760 <H2><a name="MIO_PIN_06">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_06</a></H2>
128761 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
128762 <TR valign="top">
128763 <TD width=15% BGCOLOR=#FFFF00>
128764 <B>Register Name</B>
128765 </TD>
128766 <TD width=15% BGCOLOR=#FFFF00>
128767 <B>Address</B>
128768 </TD>
128769 <TD width=10% BGCOLOR=#FFFF00>
128770 <B>Width</B>
128771 </TD>
128772 <TD width=10% BGCOLOR=#FFFF00>
128773 <B>Type</B>
128774 </TD>
128775 <TD width=15% BGCOLOR=#FFFF00>
128776 <B>Reset Value</B>
128777 </TD>
128778 <TD width=35% BGCOLOR=#FFFF00>
128779 <B>Description</B>
128780 </TD>
128781 </TR>
128782 <TR valign="top">
128783 <TD width=15% BGCOLOR=#FBF5EF>
128784 <B>MIO_PIN_06</B>
128785 </TD>
128786 <TD width=15% BGCOLOR=#FBF5EF>
128787 <B>0XF8000718</B>
128788 </TD>
128789 <TD width=10% BGCOLOR=#FBF5EF>
128790 <B>32</B>
128791 </TD>
128792 <TD width=10% BGCOLOR=#FBF5EF>
128793 <B>rw</B>
128794 </TD>
128795 <TD width=15% BGCOLOR=#FBF5EF>
128796 <B>0x00000000</B>
128797 </TD>
128798 <TD width=35% BGCOLOR=#FBF5EF>
128799 <B>--</B>
128800 </TD>
128801 </TR>
128802 </TABLE>
128803 <P>
128804 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
128805 <TR valign="top">
128806 <TD width=15% BGCOLOR=#C0FFC0>
128807 <B>Field Name</B>
128808 </TD>
128809 <TD width=15% BGCOLOR=#C0FFC0>
128810 <B>Bits</B>
128811 </TD>
128812 <TD width=10% BGCOLOR=#C0FFC0>
128813 <B>Mask</B>
128814 </TD>
128815 <TD width=10% BGCOLOR=#C0FFC0>
128816 <B>Value</B>
128817 </TD>
128818 <TD width=15% BGCOLOR=#C0FFC0>
128819 <B>Shifted Value</B>
128820 </TD>
128821 <TD width=35% BGCOLOR=#C0FFC0>
128822 <B>Description</B>
128823 </TD>
128824 </TR>
128825 <TR valign="top">
128826 <TD width=15% BGCOLOR=#FBF5EF>
128827 <B>TRI_ENABLE</B>
128828 </TD>
128829 <TD width=15% BGCOLOR=#FBF5EF>
128830 <B>0:0</B>
128831 </TD>
128832 <TD width=10% BGCOLOR=#FBF5EF>
128833 <B>1</B>
128834 </TD>
128835 <TD width=10% BGCOLOR=#FBF5EF>
128836 <B>0</B>
128837 </TD>
128838 <TD width=15% BGCOLOR=#FBF5EF>
128839 <B>0</B>
128840 </TD>
128841 <TD width=35% BGCOLOR=#FBF5EF>
128842 <B>Tri-state enable, active high.</B>
128843 </TD>
128844 </TR>
128845 <TR valign="top">
128846 <TD width=15% BGCOLOR=#FBF5EF>
128847 <B>L0_SEL</B>
128848 </TD>
128849 <TD width=15% BGCOLOR=#FBF5EF>
128850 <B>1:1</B>
128851 </TD>
128852 <TD width=10% BGCOLOR=#FBF5EF>
128853 <B>2</B>
128854 </TD>
128855 <TD width=10% BGCOLOR=#FBF5EF>
128856 <B>1</B>
128857 </TD>
128858 <TD width=15% BGCOLOR=#FBF5EF>
128859 <B>2</B>
128860 </TD>
128861 <TD width=35% BGCOLOR=#FBF5EF>
128862 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Output, qspi_sclk_out- (QSPI Clock)</B>
128863 </TD>
128864 </TR>
128865 <TR valign="top">
128866 <TD width=15% BGCOLOR=#FBF5EF>
128867 <B>L1_SEL</B>
128868 </TD>
128869 <TD width=15% BGCOLOR=#FBF5EF>
128870 <B>2:2</B>
128871 </TD>
128872 <TD width=10% BGCOLOR=#FBF5EF>
128873 <B>4</B>
128874 </TD>
128875 <TD width=10% BGCOLOR=#FBF5EF>
128876 <B>0</B>
128877 </TD>
128878 <TD width=15% BGCOLOR=#FBF5EF>
128879 <B>0</B>
128880 </TD>
128881 <TD width=35% BGCOLOR=#FBF5EF>
128882 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[12]- (Trace Port Databus)</B>
128883 </TD>
128884 </TR>
128885 <TR valign="top">
128886 <TD width=15% BGCOLOR=#FBF5EF>
128887 <B>L2_SEL</B>
128888 </TD>
128889 <TD width=15% BGCOLOR=#FBF5EF>
128890 <B>4:3</B>
128891 </TD>
128892 <TD width=10% BGCOLOR=#FBF5EF>
128893 <B>18</B>
128894 </TD>
128895 <TD width=10% BGCOLOR=#FBF5EF>
128896 <B>0</B>
128897 </TD>
128898 <TD width=15% BGCOLOR=#FBF5EF>
128899 <B>0</B>
128900 </TD>
128901 <TD width=35% BGCOLOR=#FBF5EF>
128902 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Input, smc_sram_data_in[3]- (SRAM Data) = sram_nor, Output, smc_sram_data_out[3]- (SRAM Data) 2= nand, Input, smc_nand_data_in[1]- (NAND Data Bus) = nand, Output, smc_nand_data_out[1]- (NAND Data Bus) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
128903 </TD>
128904 </TR>
128905 <TR valign="top">
128906 <TD width=15% BGCOLOR=#FBF5EF>
128907 <B>L3_SEL</B>
128908 </TD>
128909 <TD width=15% BGCOLOR=#FBF5EF>
128910 <B>7:5</B>
128911 </TD>
128912 <TD width=10% BGCOLOR=#FBF5EF>
128913 <B>e0</B>
128914 </TD>
128915 <TD width=10% BGCOLOR=#FBF5EF>
128916 <B>0</B>
128917 </TD>
128918 <TD width=15% BGCOLOR=#FBF5EF>
128919 <B>0</B>
128920 </TD>
128921 <TD width=35% BGCOLOR=#FBF5EF>
128922 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[6]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[6]- (GPIO bank 0) 1= Not Used 2= Not Used 3= Not Used 4= Not Used 5= Not Used 6= Not Used 7= Not Used</B>
128923 </TD>
128924 </TR>
128925 <TR valign="top">
128926 <TD width=15% BGCOLOR=#FBF5EF>
128927 <B>Speed</B>
128928 </TD>
128929 <TD width=15% BGCOLOR=#FBF5EF>
128930 <B>8:8</B>
128931 </TD>
128932 <TD width=10% BGCOLOR=#FBF5EF>
128933 <B>100</B>
128934 </TD>
128935 <TD width=10% BGCOLOR=#FBF5EF>
128936 <B>0</B>
128937 </TD>
128938 <TD width=15% BGCOLOR=#FBF5EF>
128939 <B>0</B>
128940 </TD>
128941 <TD width=35% BGCOLOR=#FBF5EF>
128942 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
128943 </TD>
128944 </TR>
128945 <TR valign="top">
128946 <TD width=15% BGCOLOR=#FBF5EF>
128947 <B>IO_Type</B>
128948 </TD>
128949 <TD width=15% BGCOLOR=#FBF5EF>
128950 <B>11:9</B>
128951 </TD>
128952 <TD width=10% BGCOLOR=#FBF5EF>
128953 <B>e00</B>
128954 </TD>
128955 <TD width=10% BGCOLOR=#FBF5EF>
128956 <B>1</B>
128957 </TD>
128958 <TD width=15% BGCOLOR=#FBF5EF>
128959 <B>200</B>
128960 </TD>
128961 <TD width=35% BGCOLOR=#FBF5EF>
128962 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
128963 </TD>
128964 </TR>
128965 <TR valign="top">
128966 <TD width=15% BGCOLOR=#FBF5EF>
128967 <B>PULLUP</B>
128968 </TD>
128969 <TD width=15% BGCOLOR=#FBF5EF>
128970 <B>12:12</B>
128971 </TD>
128972 <TD width=10% BGCOLOR=#FBF5EF>
128973 <B>1000</B>
128974 </TD>
128975 <TD width=10% BGCOLOR=#FBF5EF>
128976 <B>0</B>
128977 </TD>
128978 <TD width=15% BGCOLOR=#FBF5EF>
128979 <B>0</B>
128980 </TD>
128981 <TD width=35% BGCOLOR=#FBF5EF>
128982 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled Pull-up disabled by default as this pin is used for mode[4]</B>
128983 </TD>
128984 </TR>
128985 <TR valign="top">
128986 <TD width=15% BGCOLOR=#FBF5EF>
128987 <B>DisableRcvr</B>
128988 </TD>
128989 <TD width=15% BGCOLOR=#FBF5EF>
128990 <B>13:13</B>
128991 </TD>
128992 <TD width=10% BGCOLOR=#FBF5EF>
128993 <B>2000</B>
128994 </TD>
128995 <TD width=10% BGCOLOR=#FBF5EF>
128996 <B>0</B>
128997 </TD>
128998 <TD width=15% BGCOLOR=#FBF5EF>
128999 <B>0</B>
129000 </TD>
129001 <TD width=35% BGCOLOR=#FBF5EF>
129002 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
129003 </TD>
129004 </TR>
129005 <TR valign="top">
129006 <TD width=15% BGCOLOR=#C0C0C0>
129007 <B>MIO_PIN_06@0XF8000718</B>
129008 </TD>
129009 <TD width=15% BGCOLOR=#C0C0C0>
129010 <B>31:0</B>
129011 </TD>
129012 <TD width=10% BGCOLOR=#C0C0C0>
129013 <B>3fff</B>
129014 </TD>
129015 <TD width=10% BGCOLOR=#C0C0C0>
129016 <B></B>
129017 </TD>
129018 <TD width=15% BGCOLOR=#C0C0C0>
129019 <B>202</B>
129020 </TD>
129021 <TD width=35% BGCOLOR=#C0C0C0>
129022 <B>MIO Control for Pin 6</B>
129023 </TD>
129024 </TR>
129025 </TABLE>
129026 <P>
129027 <H2><a name="MIO_PIN_07">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_07</a></H2>
129028 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
129029 <TR valign="top">
129030 <TD width=15% BGCOLOR=#FFFF00>
129031 <B>Register Name</B>
129032 </TD>
129033 <TD width=15% BGCOLOR=#FFFF00>
129034 <B>Address</B>
129035 </TD>
129036 <TD width=10% BGCOLOR=#FFFF00>
129037 <B>Width</B>
129038 </TD>
129039 <TD width=10% BGCOLOR=#FFFF00>
129040 <B>Type</B>
129041 </TD>
129042 <TD width=15% BGCOLOR=#FFFF00>
129043 <B>Reset Value</B>
129044 </TD>
129045 <TD width=35% BGCOLOR=#FFFF00>
129046 <B>Description</B>
129047 </TD>
129048 </TR>
129049 <TR valign="top">
129050 <TD width=15% BGCOLOR=#FBF5EF>
129051 <B>MIO_PIN_07</B>
129052 </TD>
129053 <TD width=15% BGCOLOR=#FBF5EF>
129054 <B>0XF800071C</B>
129055 </TD>
129056 <TD width=10% BGCOLOR=#FBF5EF>
129057 <B>32</B>
129058 </TD>
129059 <TD width=10% BGCOLOR=#FBF5EF>
129060 <B>rw</B>
129061 </TD>
129062 <TD width=15% BGCOLOR=#FBF5EF>
129063 <B>0x00000000</B>
129064 </TD>
129065 <TD width=35% BGCOLOR=#FBF5EF>
129066 <B>--</B>
129067 </TD>
129068 </TR>
129069 </TABLE>
129070 <P>
129071 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
129072 <TR valign="top">
129073 <TD width=15% BGCOLOR=#C0FFC0>
129074 <B>Field Name</B>
129075 </TD>
129076 <TD width=15% BGCOLOR=#C0FFC0>
129077 <B>Bits</B>
129078 </TD>
129079 <TD width=10% BGCOLOR=#C0FFC0>
129080 <B>Mask</B>
129081 </TD>
129082 <TD width=10% BGCOLOR=#C0FFC0>
129083 <B>Value</B>
129084 </TD>
129085 <TD width=15% BGCOLOR=#C0FFC0>
129086 <B>Shifted Value</B>
129087 </TD>
129088 <TD width=35% BGCOLOR=#C0FFC0>
129089 <B>Description</B>
129090 </TD>
129091 </TR>
129092 <TR valign="top">
129093 <TD width=15% BGCOLOR=#FBF5EF>
129094 <B>TRI_ENABLE</B>
129095 </TD>
129096 <TD width=15% BGCOLOR=#FBF5EF>
129097 <B>0:0</B>
129098 </TD>
129099 <TD width=10% BGCOLOR=#FBF5EF>
129100 <B>1</B>
129101 </TD>
129102 <TD width=10% BGCOLOR=#FBF5EF>
129103 <B>0</B>
129104 </TD>
129105 <TD width=15% BGCOLOR=#FBF5EF>
129106 <B>0</B>
129107 </TD>
129108 <TD width=35% BGCOLOR=#FBF5EF>
129109 <B>Tri-state enable, active high.</B>
129110 </TD>
129111 </TR>
129112 <TR valign="top">
129113 <TD width=15% BGCOLOR=#FBF5EF>
129114 <B>L0_SEL</B>
129115 </TD>
129116 <TD width=15% BGCOLOR=#FBF5EF>
129117 <B>1:1</B>
129118 </TD>
129119 <TD width=10% BGCOLOR=#FBF5EF>
129120 <B>2</B>
129121 </TD>
129122 <TD width=10% BGCOLOR=#FBF5EF>
129123 <B>0</B>
129124 </TD>
129125 <TD width=15% BGCOLOR=#FBF5EF>
129126 <B>0</B>
129127 </TD>
129128 <TD width=35% BGCOLOR=#FBF5EF>
129129 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
129130 </TD>
129131 </TR>
129132 <TR valign="top">
129133 <TD width=15% BGCOLOR=#FBF5EF>
129134 <B>L1_SEL</B>
129135 </TD>
129136 <TD width=15% BGCOLOR=#FBF5EF>
129137 <B>2:2</B>
129138 </TD>
129139 <TD width=10% BGCOLOR=#FBF5EF>
129140 <B>4</B>
129141 </TD>
129142 <TD width=10% BGCOLOR=#FBF5EF>
129143 <B>0</B>
129144 </TD>
129145 <TD width=15% BGCOLOR=#FBF5EF>
129146 <B>0</B>
129147 </TD>
129148 <TD width=35% BGCOLOR=#FBF5EF>
129149 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[13]- (Trace Port Databus)</B>
129150 </TD>
129151 </TR>
129152 <TR valign="top">
129153 <TD width=15% BGCOLOR=#FBF5EF>
129154 <B>L2_SEL</B>
129155 </TD>
129156 <TD width=15% BGCOLOR=#FBF5EF>
129157 <B>4:3</B>
129158 </TD>
129159 <TD width=10% BGCOLOR=#FBF5EF>
129160 <B>18</B>
129161 </TD>
129162 <TD width=10% BGCOLOR=#FBF5EF>
129163 <B>0</B>
129164 </TD>
129165 <TD width=15% BGCOLOR=#FBF5EF>
129166 <B>0</B>
129167 </TD>
129168 <TD width=35% BGCOLOR=#FBF5EF>
129169 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_oe_b- (SRAM Output enable) 2= nand, Output, smc_nand_cle- (NAND Command Latch Enable) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
129170 </TD>
129171 </TR>
129172 <TR valign="top">
129173 <TD width=15% BGCOLOR=#FBF5EF>
129174 <B>L3_SEL</B>
129175 </TD>
129176 <TD width=15% BGCOLOR=#FBF5EF>
129177 <B>7:5</B>
129178 </TD>
129179 <TD width=10% BGCOLOR=#FBF5EF>
129180 <B>e0</B>
129181 </TD>
129182 <TD width=10% BGCOLOR=#FBF5EF>
129183 <B>0</B>
129184 </TD>
129185 <TD width=15% BGCOLOR=#FBF5EF>
129186 <B>0</B>
129187 </TD>
129188 <TD width=35% BGCOLOR=#FBF5EF>
129189 <B>Level 3 Mux Select 0= gpio0, Output, gpio_0_pin_out[7]- (GPIO bank 0) 1= Not Used 2= Not Used 3= Not Used 4= Not Used 5= Not Used 6= Not Used 7= Not Used</B>
129190 </TD>
129191 </TR>
129192 <TR valign="top">
129193 <TD width=15% BGCOLOR=#FBF5EF>
129194 <B>Speed</B>
129195 </TD>
129196 <TD width=15% BGCOLOR=#FBF5EF>
129197 <B>8:8</B>
129198 </TD>
129199 <TD width=10% BGCOLOR=#FBF5EF>
129200 <B>100</B>
129201 </TD>
129202 <TD width=10% BGCOLOR=#FBF5EF>
129203 <B>0</B>
129204 </TD>
129205 <TD width=15% BGCOLOR=#FBF5EF>
129206 <B>0</B>
129207 </TD>
129208 <TD width=35% BGCOLOR=#FBF5EF>
129209 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
129210 </TD>
129211 </TR>
129212 <TR valign="top">
129213 <TD width=15% BGCOLOR=#FBF5EF>
129214 <B>IO_Type</B>
129215 </TD>
129216 <TD width=15% BGCOLOR=#FBF5EF>
129217 <B>11:9</B>
129218 </TD>
129219 <TD width=10% BGCOLOR=#FBF5EF>
129220 <B>e00</B>
129221 </TD>
129222 <TD width=10% BGCOLOR=#FBF5EF>
129223 <B>1</B>
129224 </TD>
129225 <TD width=15% BGCOLOR=#FBF5EF>
129226 <B>200</B>
129227 </TD>
129228 <TD width=35% BGCOLOR=#FBF5EF>
129229 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
129230 </TD>
129231 </TR>
129232 <TR valign="top">
129233 <TD width=15% BGCOLOR=#FBF5EF>
129234 <B>PULLUP</B>
129235 </TD>
129236 <TD width=15% BGCOLOR=#FBF5EF>
129237 <B>12:12</B>
129238 </TD>
129239 <TD width=10% BGCOLOR=#FBF5EF>
129240 <B>1000</B>
129241 </TD>
129242 <TD width=10% BGCOLOR=#FBF5EF>
129243 <B>0</B>
129244 </TD>
129245 <TD width=15% BGCOLOR=#FBF5EF>
129246 <B>0</B>
129247 </TD>
129248 <TD width=35% BGCOLOR=#FBF5EF>
129249 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled Pull-up disabled by default as this pin is used for vcfg[0]</B>
129250 </TD>
129251 </TR>
129252 <TR valign="top">
129253 <TD width=15% BGCOLOR=#FBF5EF>
129254 <B>DisableRcvr</B>
129255 </TD>
129256 <TD width=15% BGCOLOR=#FBF5EF>
129257 <B>13:13</B>
129258 </TD>
129259 <TD width=10% BGCOLOR=#FBF5EF>
129260 <B>2000</B>
129261 </TD>
129262 <TD width=10% BGCOLOR=#FBF5EF>
129263 <B>0</B>
129264 </TD>
129265 <TD width=15% BGCOLOR=#FBF5EF>
129266 <B>0</B>
129267 </TD>
129268 <TD width=35% BGCOLOR=#FBF5EF>
129269 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
129270 </TD>
129271 </TR>
129272 <TR valign="top">
129273 <TD width=15% BGCOLOR=#C0C0C0>
129274 <B>MIO_PIN_07@0XF800071C</B>
129275 </TD>
129276 <TD width=15% BGCOLOR=#C0C0C0>
129277 <B>31:0</B>
129278 </TD>
129279 <TD width=10% BGCOLOR=#C0C0C0>
129280 <B>3fff</B>
129281 </TD>
129282 <TD width=10% BGCOLOR=#C0C0C0>
129283 <B></B>
129284 </TD>
129285 <TD width=15% BGCOLOR=#C0C0C0>
129286 <B>200</B>
129287 </TD>
129288 <TD width=35% BGCOLOR=#C0C0C0>
129289 <B>MIO Control for Pin 7</B>
129290 </TD>
129291 </TR>
129292 </TABLE>
129293 <P>
129294 <H2><a name="MIO_PIN_08">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_08</a></H2>
129295 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
129296 <TR valign="top">
129297 <TD width=15% BGCOLOR=#FFFF00>
129298 <B>Register Name</B>
129299 </TD>
129300 <TD width=15% BGCOLOR=#FFFF00>
129301 <B>Address</B>
129302 </TD>
129303 <TD width=10% BGCOLOR=#FFFF00>
129304 <B>Width</B>
129305 </TD>
129306 <TD width=10% BGCOLOR=#FFFF00>
129307 <B>Type</B>
129308 </TD>
129309 <TD width=15% BGCOLOR=#FFFF00>
129310 <B>Reset Value</B>
129311 </TD>
129312 <TD width=35% BGCOLOR=#FFFF00>
129313 <B>Description</B>
129314 </TD>
129315 </TR>
129316 <TR valign="top">
129317 <TD width=15% BGCOLOR=#FBF5EF>
129318 <B>MIO_PIN_08</B>
129319 </TD>
129320 <TD width=15% BGCOLOR=#FBF5EF>
129321 <B>0XF8000720</B>
129322 </TD>
129323 <TD width=10% BGCOLOR=#FBF5EF>
129324 <B>32</B>
129325 </TD>
129326 <TD width=10% BGCOLOR=#FBF5EF>
129327 <B>rw</B>
129328 </TD>
129329 <TD width=15% BGCOLOR=#FBF5EF>
129330 <B>0x00000000</B>
129331 </TD>
129332 <TD width=35% BGCOLOR=#FBF5EF>
129333 <B>--</B>
129334 </TD>
129335 </TR>
129336 </TABLE>
129337 <P>
129338 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
129339 <TR valign="top">
129340 <TD width=15% BGCOLOR=#C0FFC0>
129341 <B>Field Name</B>
129342 </TD>
129343 <TD width=15% BGCOLOR=#C0FFC0>
129344 <B>Bits</B>
129345 </TD>
129346 <TD width=10% BGCOLOR=#C0FFC0>
129347 <B>Mask</B>
129348 </TD>
129349 <TD width=10% BGCOLOR=#C0FFC0>
129350 <B>Value</B>
129351 </TD>
129352 <TD width=15% BGCOLOR=#C0FFC0>
129353 <B>Shifted Value</B>
129354 </TD>
129355 <TD width=35% BGCOLOR=#C0FFC0>
129356 <B>Description</B>
129357 </TD>
129358 </TR>
129359 <TR valign="top">
129360 <TD width=15% BGCOLOR=#FBF5EF>
129361 <B>TRI_ENABLE</B>
129362 </TD>
129363 <TD width=15% BGCOLOR=#FBF5EF>
129364 <B>0:0</B>
129365 </TD>
129366 <TD width=10% BGCOLOR=#FBF5EF>
129367 <B>1</B>
129368 </TD>
129369 <TD width=10% BGCOLOR=#FBF5EF>
129370 <B>0</B>
129371 </TD>
129372 <TD width=15% BGCOLOR=#FBF5EF>
129373 <B>0</B>
129374 </TD>
129375 <TD width=35% BGCOLOR=#FBF5EF>
129376 <B>Tri-state enable, active high.</B>
129377 </TD>
129378 </TR>
129379 <TR valign="top">
129380 <TD width=15% BGCOLOR=#FBF5EF>
129381 <B>L0_SEL</B>
129382 </TD>
129383 <TD width=15% BGCOLOR=#FBF5EF>
129384 <B>1:1</B>
129385 </TD>
129386 <TD width=10% BGCOLOR=#FBF5EF>
129387 <B>2</B>
129388 </TD>
129389 <TD width=10% BGCOLOR=#FBF5EF>
129390 <B>1</B>
129391 </TD>
129392 <TD width=15% BGCOLOR=#FBF5EF>
129393 <B>2</B>
129394 </TD>
129395 <TD width=35% BGCOLOR=#FBF5EF>
129396 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Output, qspi_clk_for_lpbk- (QSPI Clock to be fed-back)</B>
129397 </TD>
129398 </TR>
129399 <TR valign="top">
129400 <TD width=15% BGCOLOR=#FBF5EF>
129401 <B>L1_SEL</B>
129402 </TD>
129403 <TD width=15% BGCOLOR=#FBF5EF>
129404 <B>2:2</B>
129405 </TD>
129406 <TD width=10% BGCOLOR=#FBF5EF>
129407 <B>4</B>
129408 </TD>
129409 <TD width=10% BGCOLOR=#FBF5EF>
129410 <B>0</B>
129411 </TD>
129412 <TD width=15% BGCOLOR=#FBF5EF>
129413 <B>0</B>
129414 </TD>
129415 <TD width=35% BGCOLOR=#FBF5EF>
129416 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[14]- (Trace Port Databus)</B>
129417 </TD>
129418 </TR>
129419 <TR valign="top">
129420 <TD width=15% BGCOLOR=#FBF5EF>
129421 <B>L2_SEL</B>
129422 </TD>
129423 <TD width=15% BGCOLOR=#FBF5EF>
129424 <B>4:3</B>
129425 </TD>
129426 <TD width=10% BGCOLOR=#FBF5EF>
129427 <B>18</B>
129428 </TD>
129429 <TD width=10% BGCOLOR=#FBF5EF>
129430 <B>0</B>
129431 </TD>
129432 <TD width=15% BGCOLOR=#FBF5EF>
129433 <B>0</B>
129434 </TD>
129435 <TD width=35% BGCOLOR=#FBF5EF>
129436 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_we_b- (SRAM Write enable) 2= nand, Output, smc_nand_re_b- (NAND Read Enable) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
129437 </TD>
129438 </TR>
129439 <TR valign="top">
129440 <TD width=15% BGCOLOR=#FBF5EF>
129441 <B>L3_SEL</B>
129442 </TD>
129443 <TD width=15% BGCOLOR=#FBF5EF>
129444 <B>7:5</B>
129445 </TD>
129446 <TD width=10% BGCOLOR=#FBF5EF>
129447 <B>e0</B>
129448 </TD>
129449 <TD width=10% BGCOLOR=#FBF5EF>
129450 <B>0</B>
129451 </TD>
129452 <TD width=15% BGCOLOR=#FBF5EF>
129453 <B>0</B>
129454 </TD>
129455 <TD width=35% BGCOLOR=#FBF5EF>
129456 <B>Level 3 Mux Select 0= gpio0, Output, gpio_0_pin_out[8]- (GPIO bank 0) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= Not Used 3= Not Used 4= Not Used 5= Not Used 6= Not Used 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
129457 </TD>
129458 </TR>
129459 <TR valign="top">
129460 <TD width=15% BGCOLOR=#FBF5EF>
129461 <B>Speed</B>
129462 </TD>
129463 <TD width=15% BGCOLOR=#FBF5EF>
129464 <B>8:8</B>
129465 </TD>
129466 <TD width=10% BGCOLOR=#FBF5EF>
129467 <B>100</B>
129468 </TD>
129469 <TD width=10% BGCOLOR=#FBF5EF>
129470 <B>0</B>
129471 </TD>
129472 <TD width=15% BGCOLOR=#FBF5EF>
129473 <B>0</B>
129474 </TD>
129475 <TD width=35% BGCOLOR=#FBF5EF>
129476 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
129477 </TD>
129478 </TR>
129479 <TR valign="top">
129480 <TD width=15% BGCOLOR=#FBF5EF>
129481 <B>IO_Type</B>
129482 </TD>
129483 <TD width=15% BGCOLOR=#FBF5EF>
129484 <B>11:9</B>
129485 </TD>
129486 <TD width=10% BGCOLOR=#FBF5EF>
129487 <B>e00</B>
129488 </TD>
129489 <TD width=10% BGCOLOR=#FBF5EF>
129490 <B>1</B>
129491 </TD>
129492 <TD width=15% BGCOLOR=#FBF5EF>
129493 <B>200</B>
129494 </TD>
129495 <TD width=35% BGCOLOR=#FBF5EF>
129496 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
129497 </TD>
129498 </TR>
129499 <TR valign="top">
129500 <TD width=15% BGCOLOR=#FBF5EF>
129501 <B>PULLUP</B>
129502 </TD>
129503 <TD width=15% BGCOLOR=#FBF5EF>
129504 <B>12:12</B>
129505 </TD>
129506 <TD width=10% BGCOLOR=#FBF5EF>
129507 <B>1000</B>
129508 </TD>
129509 <TD width=10% BGCOLOR=#FBF5EF>
129510 <B>0</B>
129511 </TD>
129512 <TD width=15% BGCOLOR=#FBF5EF>
129513 <B>0</B>
129514 </TD>
129515 <TD width=35% BGCOLOR=#FBF5EF>
129516 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled Pull-up disabled by default as this pin is used for vcfg[1]</B>
129517 </TD>
129518 </TR>
129519 <TR valign="top">
129520 <TD width=15% BGCOLOR=#FBF5EF>
129521 <B>DisableRcvr</B>
129522 </TD>
129523 <TD width=15% BGCOLOR=#FBF5EF>
129524 <B>13:13</B>
129525 </TD>
129526 <TD width=10% BGCOLOR=#FBF5EF>
129527 <B>2000</B>
129528 </TD>
129529 <TD width=10% BGCOLOR=#FBF5EF>
129530 <B>0</B>
129531 </TD>
129532 <TD width=15% BGCOLOR=#FBF5EF>
129533 <B>0</B>
129534 </TD>
129535 <TD width=35% BGCOLOR=#FBF5EF>
129536 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
129537 </TD>
129538 </TR>
129539 <TR valign="top">
129540 <TD width=15% BGCOLOR=#C0C0C0>
129541 <B>MIO_PIN_08@0XF8000720</B>
129542 </TD>
129543 <TD width=15% BGCOLOR=#C0C0C0>
129544 <B>31:0</B>
129545 </TD>
129546 <TD width=10% BGCOLOR=#C0C0C0>
129547 <B>3fff</B>
129548 </TD>
129549 <TD width=10% BGCOLOR=#C0C0C0>
129550 <B></B>
129551 </TD>
129552 <TD width=15% BGCOLOR=#C0C0C0>
129553 <B>202</B>
129554 </TD>
129555 <TD width=35% BGCOLOR=#C0C0C0>
129556 <B>MIO Control for Pin 8</B>
129557 </TD>
129558 </TR>
129559 </TABLE>
129560 <P>
129561 <H2><a name="MIO_PIN_09">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_09</a></H2>
129562 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
129563 <TR valign="top">
129564 <TD width=15% BGCOLOR=#FFFF00>
129565 <B>Register Name</B>
129566 </TD>
129567 <TD width=15% BGCOLOR=#FFFF00>
129568 <B>Address</B>
129569 </TD>
129570 <TD width=10% BGCOLOR=#FFFF00>
129571 <B>Width</B>
129572 </TD>
129573 <TD width=10% BGCOLOR=#FFFF00>
129574 <B>Type</B>
129575 </TD>
129576 <TD width=15% BGCOLOR=#FFFF00>
129577 <B>Reset Value</B>
129578 </TD>
129579 <TD width=35% BGCOLOR=#FFFF00>
129580 <B>Description</B>
129581 </TD>
129582 </TR>
129583 <TR valign="top">
129584 <TD width=15% BGCOLOR=#FBF5EF>
129585 <B>MIO_PIN_09</B>
129586 </TD>
129587 <TD width=15% BGCOLOR=#FBF5EF>
129588 <B>0XF8000724</B>
129589 </TD>
129590 <TD width=10% BGCOLOR=#FBF5EF>
129591 <B>32</B>
129592 </TD>
129593 <TD width=10% BGCOLOR=#FBF5EF>
129594 <B>rw</B>
129595 </TD>
129596 <TD width=15% BGCOLOR=#FBF5EF>
129597 <B>0x00000000</B>
129598 </TD>
129599 <TD width=35% BGCOLOR=#FBF5EF>
129600 <B>--</B>
129601 </TD>
129602 </TR>
129603 </TABLE>
129604 <P>
129605 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
129606 <TR valign="top">
129607 <TD width=15% BGCOLOR=#C0FFC0>
129608 <B>Field Name</B>
129609 </TD>
129610 <TD width=15% BGCOLOR=#C0FFC0>
129611 <B>Bits</B>
129612 </TD>
129613 <TD width=10% BGCOLOR=#C0FFC0>
129614 <B>Mask</B>
129615 </TD>
129616 <TD width=10% BGCOLOR=#C0FFC0>
129617 <B>Value</B>
129618 </TD>
129619 <TD width=15% BGCOLOR=#C0FFC0>
129620 <B>Shifted Value</B>
129621 </TD>
129622 <TD width=35% BGCOLOR=#C0FFC0>
129623 <B>Description</B>
129624 </TD>
129625 </TR>
129626 <TR valign="top">
129627 <TD width=15% BGCOLOR=#FBF5EF>
129628 <B>TRI_ENABLE</B>
129629 </TD>
129630 <TD width=15% BGCOLOR=#FBF5EF>
129631 <B>0:0</B>
129632 </TD>
129633 <TD width=10% BGCOLOR=#FBF5EF>
129634 <B>1</B>
129635 </TD>
129636 <TD width=10% BGCOLOR=#FBF5EF>
129637 <B>0</B>
129638 </TD>
129639 <TD width=15% BGCOLOR=#FBF5EF>
129640 <B>0</B>
129641 </TD>
129642 <TD width=35% BGCOLOR=#FBF5EF>
129643 <B>Tri-state enable, active high.</B>
129644 </TD>
129645 </TR>
129646 <TR valign="top">
129647 <TD width=15% BGCOLOR=#FBF5EF>
129648 <B>L0_SEL</B>
129649 </TD>
129650 <TD width=15% BGCOLOR=#FBF5EF>
129651 <B>1:1</B>
129652 </TD>
129653 <TD width=10% BGCOLOR=#FBF5EF>
129654 <B>2</B>
129655 </TD>
129656 <TD width=10% BGCOLOR=#FBF5EF>
129657 <B>0</B>
129658 </TD>
129659 <TD width=15% BGCOLOR=#FBF5EF>
129660 <B>0</B>
129661 </TD>
129662 <TD width=35% BGCOLOR=#FBF5EF>
129663 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Output, qspi_sclk_out_upper- (QSPI Upper Clock)</B>
129664 </TD>
129665 </TR>
129666 <TR valign="top">
129667 <TD width=15% BGCOLOR=#FBF5EF>
129668 <B>L1_SEL</B>
129669 </TD>
129670 <TD width=15% BGCOLOR=#FBF5EF>
129671 <B>2:2</B>
129672 </TD>
129673 <TD width=10% BGCOLOR=#FBF5EF>
129674 <B>4</B>
129675 </TD>
129676 <TD width=10% BGCOLOR=#FBF5EF>
129677 <B>0</B>
129678 </TD>
129679 <TD width=15% BGCOLOR=#FBF5EF>
129680 <B>0</B>
129681 </TD>
129682 <TD width=35% BGCOLOR=#FBF5EF>
129683 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[15]- (Trace Port Databus)</B>
129684 </TD>
129685 </TR>
129686 <TR valign="top">
129687 <TD width=15% BGCOLOR=#FBF5EF>
129688 <B>L2_SEL</B>
129689 </TD>
129690 <TD width=15% BGCOLOR=#FBF5EF>
129691 <B>4:3</B>
129692 </TD>
129693 <TD width=10% BGCOLOR=#FBF5EF>
129694 <B>18</B>
129695 </TD>
129696 <TD width=10% BGCOLOR=#FBF5EF>
129697 <B>0</B>
129698 </TD>
129699 <TD width=15% BGCOLOR=#FBF5EF>
129700 <B>0</B>
129701 </TD>
129702 <TD width=35% BGCOLOR=#FBF5EF>
129703 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Input, smc_sram_data_in[6]- (SRAM Data) = sram_nor, Output, smc_sram_data_out[6]- (SRAM Data) 2= nand, Input, smc_nand_data_in[4]- (NAND Data Bus) = nand, Output, smc_nand_data_out[4]- (NAND Data Bus) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
129704 </TD>
129705 </TR>
129706 <TR valign="top">
129707 <TD width=15% BGCOLOR=#FBF5EF>
129708 <B>L3_SEL</B>
129709 </TD>
129710 <TD width=15% BGCOLOR=#FBF5EF>
129711 <B>7:5</B>
129712 </TD>
129713 <TD width=10% BGCOLOR=#FBF5EF>
129714 <B>e0</B>
129715 </TD>
129716 <TD width=10% BGCOLOR=#FBF5EF>
129717 <B>0</B>
129718 </TD>
129719 <TD width=15% BGCOLOR=#FBF5EF>
129720 <B>0</B>
129721 </TD>
129722 <TD width=35% BGCOLOR=#FBF5EF>
129723 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[9]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[9]- (GPIO bank 0) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= Not Used 3= Not Used 4= Not Used 5= Not Used 6= Not Used 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
129724 </TD>
129725 </TR>
129726 <TR valign="top">
129727 <TD width=15% BGCOLOR=#FBF5EF>
129728 <B>Speed</B>
129729 </TD>
129730 <TD width=15% BGCOLOR=#FBF5EF>
129731 <B>8:8</B>
129732 </TD>
129733 <TD width=10% BGCOLOR=#FBF5EF>
129734 <B>100</B>
129735 </TD>
129736 <TD width=10% BGCOLOR=#FBF5EF>
129737 <B>0</B>
129738 </TD>
129739 <TD width=15% BGCOLOR=#FBF5EF>
129740 <B>0</B>
129741 </TD>
129742 <TD width=35% BGCOLOR=#FBF5EF>
129743 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
129744 </TD>
129745 </TR>
129746 <TR valign="top">
129747 <TD width=15% BGCOLOR=#FBF5EF>
129748 <B>IO_Type</B>
129749 </TD>
129750 <TD width=15% BGCOLOR=#FBF5EF>
129751 <B>11:9</B>
129752 </TD>
129753 <TD width=10% BGCOLOR=#FBF5EF>
129754 <B>e00</B>
129755 </TD>
129756 <TD width=10% BGCOLOR=#FBF5EF>
129757 <B>1</B>
129758 </TD>
129759 <TD width=15% BGCOLOR=#FBF5EF>
129760 <B>200</B>
129761 </TD>
129762 <TD width=35% BGCOLOR=#FBF5EF>
129763 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
129764 </TD>
129765 </TR>
129766 <TR valign="top">
129767 <TD width=15% BGCOLOR=#FBF5EF>
129768 <B>PULLUP</B>
129769 </TD>
129770 <TD width=15% BGCOLOR=#FBF5EF>
129771 <B>12:12</B>
129772 </TD>
129773 <TD width=10% BGCOLOR=#FBF5EF>
129774 <B>1000</B>
129775 </TD>
129776 <TD width=10% BGCOLOR=#FBF5EF>
129777 <B>1</B>
129778 </TD>
129779 <TD width=15% BGCOLOR=#FBF5EF>
129780 <B>1000</B>
129781 </TD>
129782 <TD width=35% BGCOLOR=#FBF5EF>
129783 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
129784 </TD>
129785 </TR>
129786 <TR valign="top">
129787 <TD width=15% BGCOLOR=#FBF5EF>
129788 <B>DisableRcvr</B>
129789 </TD>
129790 <TD width=15% BGCOLOR=#FBF5EF>
129791 <B>13:13</B>
129792 </TD>
129793 <TD width=10% BGCOLOR=#FBF5EF>
129794 <B>2000</B>
129795 </TD>
129796 <TD width=10% BGCOLOR=#FBF5EF>
129797 <B>0</B>
129798 </TD>
129799 <TD width=15% BGCOLOR=#FBF5EF>
129800 <B>0</B>
129801 </TD>
129802 <TD width=35% BGCOLOR=#FBF5EF>
129803 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
129804 </TD>
129805 </TR>
129806 <TR valign="top">
129807 <TD width=15% BGCOLOR=#C0C0C0>
129808 <B>MIO_PIN_09@0XF8000724</B>
129809 </TD>
129810 <TD width=15% BGCOLOR=#C0C0C0>
129811 <B>31:0</B>
129812 </TD>
129813 <TD width=10% BGCOLOR=#C0C0C0>
129814 <B>3fff</B>
129815 </TD>
129816 <TD width=10% BGCOLOR=#C0C0C0>
129817 <B></B>
129818 </TD>
129819 <TD width=15% BGCOLOR=#C0C0C0>
129820 <B>1200</B>
129821 </TD>
129822 <TD width=35% BGCOLOR=#C0C0C0>
129823 <B>MIO Control for Pin 9</B>
129824 </TD>
129825 </TR>
129826 </TABLE>
129827 <P>
129828 <H2><a name="MIO_PIN_10">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_10</a></H2>
129829 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
129830 <TR valign="top">
129831 <TD width=15% BGCOLOR=#FFFF00>
129832 <B>Register Name</B>
129833 </TD>
129834 <TD width=15% BGCOLOR=#FFFF00>
129835 <B>Address</B>
129836 </TD>
129837 <TD width=10% BGCOLOR=#FFFF00>
129838 <B>Width</B>
129839 </TD>
129840 <TD width=10% BGCOLOR=#FFFF00>
129841 <B>Type</B>
129842 </TD>
129843 <TD width=15% BGCOLOR=#FFFF00>
129844 <B>Reset Value</B>
129845 </TD>
129846 <TD width=35% BGCOLOR=#FFFF00>
129847 <B>Description</B>
129848 </TD>
129849 </TR>
129850 <TR valign="top">
129851 <TD width=15% BGCOLOR=#FBF5EF>
129852 <B>MIO_PIN_10</B>
129853 </TD>
129854 <TD width=15% BGCOLOR=#FBF5EF>
129855 <B>0XF8000728</B>
129856 </TD>
129857 <TD width=10% BGCOLOR=#FBF5EF>
129858 <B>32</B>
129859 </TD>
129860 <TD width=10% BGCOLOR=#FBF5EF>
129861 <B>rw</B>
129862 </TD>
129863 <TD width=15% BGCOLOR=#FBF5EF>
129864 <B>0x00000000</B>
129865 </TD>
129866 <TD width=35% BGCOLOR=#FBF5EF>
129867 <B>--</B>
129868 </TD>
129869 </TR>
129870 </TABLE>
129871 <P>
129872 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
129873 <TR valign="top">
129874 <TD width=15% BGCOLOR=#C0FFC0>
129875 <B>Field Name</B>
129876 </TD>
129877 <TD width=15% BGCOLOR=#C0FFC0>
129878 <B>Bits</B>
129879 </TD>
129880 <TD width=10% BGCOLOR=#C0FFC0>
129881 <B>Mask</B>
129882 </TD>
129883 <TD width=10% BGCOLOR=#C0FFC0>
129884 <B>Value</B>
129885 </TD>
129886 <TD width=15% BGCOLOR=#C0FFC0>
129887 <B>Shifted Value</B>
129888 </TD>
129889 <TD width=35% BGCOLOR=#C0FFC0>
129890 <B>Description</B>
129891 </TD>
129892 </TR>
129893 <TR valign="top">
129894 <TD width=15% BGCOLOR=#FBF5EF>
129895 <B>TRI_ENABLE</B>
129896 </TD>
129897 <TD width=15% BGCOLOR=#FBF5EF>
129898 <B>0:0</B>
129899 </TD>
129900 <TD width=10% BGCOLOR=#FBF5EF>
129901 <B>1</B>
129902 </TD>
129903 <TD width=10% BGCOLOR=#FBF5EF>
129904 <B>0</B>
129905 </TD>
129906 <TD width=15% BGCOLOR=#FBF5EF>
129907 <B>0</B>
129908 </TD>
129909 <TD width=35% BGCOLOR=#FBF5EF>
129910 <B>Tri-state enable, active high.</B>
129911 </TD>
129912 </TR>
129913 <TR valign="top">
129914 <TD width=15% BGCOLOR=#FBF5EF>
129915 <B>L0_SEL</B>
129916 </TD>
129917 <TD width=15% BGCOLOR=#FBF5EF>
129918 <B>1:1</B>
129919 </TD>
129920 <TD width=10% BGCOLOR=#FBF5EF>
129921 <B>2</B>
129922 </TD>
129923 <TD width=10% BGCOLOR=#FBF5EF>
129924 <B>0</B>
129925 </TD>
129926 <TD width=15% BGCOLOR=#FBF5EF>
129927 <B>0</B>
129928 </TD>
129929 <TD width=35% BGCOLOR=#FBF5EF>
129930 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Input, qspi_mi_upper[0]- (QSPI Upper Databus) 1= qspi, Output, qspi_mo_upper[0]- (QSPI Upper Databus)</B>
129931 </TD>
129932 </TR>
129933 <TR valign="top">
129934 <TD width=15% BGCOLOR=#FBF5EF>
129935 <B>L1_SEL</B>
129936 </TD>
129937 <TD width=15% BGCOLOR=#FBF5EF>
129938 <B>2:2</B>
129939 </TD>
129940 <TD width=10% BGCOLOR=#FBF5EF>
129941 <B>4</B>
129942 </TD>
129943 <TD width=10% BGCOLOR=#FBF5EF>
129944 <B>0</B>
129945 </TD>
129946 <TD width=15% BGCOLOR=#FBF5EF>
129947 <B>0</B>
129948 </TD>
129949 <TD width=35% BGCOLOR=#FBF5EF>
129950 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[2]- (Trace Port Databus)</B>
129951 </TD>
129952 </TR>
129953 <TR valign="top">
129954 <TD width=15% BGCOLOR=#FBF5EF>
129955 <B>L2_SEL</B>
129956 </TD>
129957 <TD width=15% BGCOLOR=#FBF5EF>
129958 <B>4:3</B>
129959 </TD>
129960 <TD width=10% BGCOLOR=#FBF5EF>
129961 <B>18</B>
129962 </TD>
129963 <TD width=10% BGCOLOR=#FBF5EF>
129964 <B>0</B>
129965 </TD>
129966 <TD width=15% BGCOLOR=#FBF5EF>
129967 <B>0</B>
129968 </TD>
129969 <TD width=35% BGCOLOR=#FBF5EF>
129970 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Input, smc_sram_data_in[7]- (SRAM Data) = sram_nor, Output, smc_sram_data_out[7]- (SRAM Data) 2= nand, Input, smc_nand_data_in[5]- (NAND Data Bus) = nand, Output, smc_nand_data_out[5]- (NAND Data Bus) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
129971 </TD>
129972 </TR>
129973 <TR valign="top">
129974 <TD width=15% BGCOLOR=#FBF5EF>
129975 <B>L3_SEL</B>
129976 </TD>
129977 <TD width=15% BGCOLOR=#FBF5EF>
129978 <B>7:5</B>
129979 </TD>
129980 <TD width=10% BGCOLOR=#FBF5EF>
129981 <B>e0</B>
129982 </TD>
129983 <TD width=10% BGCOLOR=#FBF5EF>
129984 <B>0</B>
129985 </TD>
129986 <TD width=15% BGCOLOR=#FBF5EF>
129987 <B>0</B>
129988 </TD>
129989 <TD width=35% BGCOLOR=#FBF5EF>
129990 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[10]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[10]- (GPIO bank 0) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= Not Used 4= sd1, Input, sd1_data_in[0]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[0]- (4-bit Data bus) 5= spi1, Output, spi1_mo- (MOSI signal) 5= spi1, Input, spi1_si- (MOSI signal) 6= Not Used 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
129991 </TD>
129992 </TR>
129993 <TR valign="top">
129994 <TD width=15% BGCOLOR=#FBF5EF>
129995 <B>Speed</B>
129996 </TD>
129997 <TD width=15% BGCOLOR=#FBF5EF>
129998 <B>8:8</B>
129999 </TD>
130000 <TD width=10% BGCOLOR=#FBF5EF>
130001 <B>100</B>
130002 </TD>
130003 <TD width=10% BGCOLOR=#FBF5EF>
130004 <B>0</B>
130005 </TD>
130006 <TD width=15% BGCOLOR=#FBF5EF>
130007 <B>0</B>
130008 </TD>
130009 <TD width=35% BGCOLOR=#FBF5EF>
130010 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
130011 </TD>
130012 </TR>
130013 <TR valign="top">
130014 <TD width=15% BGCOLOR=#FBF5EF>
130015 <B>IO_Type</B>
130016 </TD>
130017 <TD width=15% BGCOLOR=#FBF5EF>
130018 <B>11:9</B>
130019 </TD>
130020 <TD width=10% BGCOLOR=#FBF5EF>
130021 <B>e00</B>
130022 </TD>
130023 <TD width=10% BGCOLOR=#FBF5EF>
130024 <B>1</B>
130025 </TD>
130026 <TD width=15% BGCOLOR=#FBF5EF>
130027 <B>200</B>
130028 </TD>
130029 <TD width=35% BGCOLOR=#FBF5EF>
130030 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
130031 </TD>
130032 </TR>
130033 <TR valign="top">
130034 <TD width=15% BGCOLOR=#FBF5EF>
130035 <B>PULLUP</B>
130036 </TD>
130037 <TD width=15% BGCOLOR=#FBF5EF>
130038 <B>12:12</B>
130039 </TD>
130040 <TD width=10% BGCOLOR=#FBF5EF>
130041 <B>1000</B>
130042 </TD>
130043 <TD width=10% BGCOLOR=#FBF5EF>
130044 <B>1</B>
130045 </TD>
130046 <TD width=15% BGCOLOR=#FBF5EF>
130047 <B>1000</B>
130048 </TD>
130049 <TD width=35% BGCOLOR=#FBF5EF>
130050 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
130051 </TD>
130052 </TR>
130053 <TR valign="top">
130054 <TD width=15% BGCOLOR=#FBF5EF>
130055 <B>DisableRcvr</B>
130056 </TD>
130057 <TD width=15% BGCOLOR=#FBF5EF>
130058 <B>13:13</B>
130059 </TD>
130060 <TD width=10% BGCOLOR=#FBF5EF>
130061 <B>2000</B>
130062 </TD>
130063 <TD width=10% BGCOLOR=#FBF5EF>
130064 <B>0</B>
130065 </TD>
130066 <TD width=15% BGCOLOR=#FBF5EF>
130067 <B>0</B>
130068 </TD>
130069 <TD width=35% BGCOLOR=#FBF5EF>
130070 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
130071 </TD>
130072 </TR>
130073 <TR valign="top">
130074 <TD width=15% BGCOLOR=#C0C0C0>
130075 <B>MIO_PIN_10@0XF8000728</B>
130076 </TD>
130077 <TD width=15% BGCOLOR=#C0C0C0>
130078 <B>31:0</B>
130079 </TD>
130080 <TD width=10% BGCOLOR=#C0C0C0>
130081 <B>3fff</B>
130082 </TD>
130083 <TD width=10% BGCOLOR=#C0C0C0>
130084 <B></B>
130085 </TD>
130086 <TD width=15% BGCOLOR=#C0C0C0>
130087 <B>1200</B>
130088 </TD>
130089 <TD width=35% BGCOLOR=#C0C0C0>
130090 <B>MIO Control for Pin 10</B>
130091 </TD>
130092 </TR>
130093 </TABLE>
130094 <P>
130095 <H2><a name="MIO_PIN_11">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_11</a></H2>
130096 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
130097 <TR valign="top">
130098 <TD width=15% BGCOLOR=#FFFF00>
130099 <B>Register Name</B>
130100 </TD>
130101 <TD width=15% BGCOLOR=#FFFF00>
130102 <B>Address</B>
130103 </TD>
130104 <TD width=10% BGCOLOR=#FFFF00>
130105 <B>Width</B>
130106 </TD>
130107 <TD width=10% BGCOLOR=#FFFF00>
130108 <B>Type</B>
130109 </TD>
130110 <TD width=15% BGCOLOR=#FFFF00>
130111 <B>Reset Value</B>
130112 </TD>
130113 <TD width=35% BGCOLOR=#FFFF00>
130114 <B>Description</B>
130115 </TD>
130116 </TR>
130117 <TR valign="top">
130118 <TD width=15% BGCOLOR=#FBF5EF>
130119 <B>MIO_PIN_11</B>
130120 </TD>
130121 <TD width=15% BGCOLOR=#FBF5EF>
130122 <B>0XF800072C</B>
130123 </TD>
130124 <TD width=10% BGCOLOR=#FBF5EF>
130125 <B>32</B>
130126 </TD>
130127 <TD width=10% BGCOLOR=#FBF5EF>
130128 <B>rw</B>
130129 </TD>
130130 <TD width=15% BGCOLOR=#FBF5EF>
130131 <B>0x00000000</B>
130132 </TD>
130133 <TD width=35% BGCOLOR=#FBF5EF>
130134 <B>--</B>
130135 </TD>
130136 </TR>
130137 </TABLE>
130138 <P>
130139 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
130140 <TR valign="top">
130141 <TD width=15% BGCOLOR=#C0FFC0>
130142 <B>Field Name</B>
130143 </TD>
130144 <TD width=15% BGCOLOR=#C0FFC0>
130145 <B>Bits</B>
130146 </TD>
130147 <TD width=10% BGCOLOR=#C0FFC0>
130148 <B>Mask</B>
130149 </TD>
130150 <TD width=10% BGCOLOR=#C0FFC0>
130151 <B>Value</B>
130152 </TD>
130153 <TD width=15% BGCOLOR=#C0FFC0>
130154 <B>Shifted Value</B>
130155 </TD>
130156 <TD width=35% BGCOLOR=#C0FFC0>
130157 <B>Description</B>
130158 </TD>
130159 </TR>
130160 <TR valign="top">
130161 <TD width=15% BGCOLOR=#FBF5EF>
130162 <B>TRI_ENABLE</B>
130163 </TD>
130164 <TD width=15% BGCOLOR=#FBF5EF>
130165 <B>0:0</B>
130166 </TD>
130167 <TD width=10% BGCOLOR=#FBF5EF>
130168 <B>1</B>
130169 </TD>
130170 <TD width=10% BGCOLOR=#FBF5EF>
130171 <B>0</B>
130172 </TD>
130173 <TD width=15% BGCOLOR=#FBF5EF>
130174 <B>0</B>
130175 </TD>
130176 <TD width=35% BGCOLOR=#FBF5EF>
130177 <B>Tri-state enable, active high.</B>
130178 </TD>
130179 </TR>
130180 <TR valign="top">
130181 <TD width=15% BGCOLOR=#FBF5EF>
130182 <B>L0_SEL</B>
130183 </TD>
130184 <TD width=15% BGCOLOR=#FBF5EF>
130185 <B>1:1</B>
130186 </TD>
130187 <TD width=10% BGCOLOR=#FBF5EF>
130188 <B>2</B>
130189 </TD>
130190 <TD width=10% BGCOLOR=#FBF5EF>
130191 <B>0</B>
130192 </TD>
130193 <TD width=15% BGCOLOR=#FBF5EF>
130194 <B>0</B>
130195 </TD>
130196 <TD width=35% BGCOLOR=#FBF5EF>
130197 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Input, qspi_mi_upper[1]- (QSPI Upper Databus) 1= qspi, Output, qspi_mo_upper[1]- (QSPI Upper Databus)</B>
130198 </TD>
130199 </TR>
130200 <TR valign="top">
130201 <TD width=15% BGCOLOR=#FBF5EF>
130202 <B>L1_SEL</B>
130203 </TD>
130204 <TD width=15% BGCOLOR=#FBF5EF>
130205 <B>2:2</B>
130206 </TD>
130207 <TD width=10% BGCOLOR=#FBF5EF>
130208 <B>4</B>
130209 </TD>
130210 <TD width=10% BGCOLOR=#FBF5EF>
130211 <B>0</B>
130212 </TD>
130213 <TD width=15% BGCOLOR=#FBF5EF>
130214 <B>0</B>
130215 </TD>
130216 <TD width=35% BGCOLOR=#FBF5EF>
130217 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[3]- (Trace Port Databus)</B>
130218 </TD>
130219 </TR>
130220 <TR valign="top">
130221 <TD width=15% BGCOLOR=#FBF5EF>
130222 <B>L2_SEL</B>
130223 </TD>
130224 <TD width=15% BGCOLOR=#FBF5EF>
130225 <B>4:3</B>
130226 </TD>
130227 <TD width=10% BGCOLOR=#FBF5EF>
130228 <B>18</B>
130229 </TD>
130230 <TD width=10% BGCOLOR=#FBF5EF>
130231 <B>0</B>
130232 </TD>
130233 <TD width=15% BGCOLOR=#FBF5EF>
130234 <B>0</B>
130235 </TD>
130236 <TD width=35% BGCOLOR=#FBF5EF>
130237 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Input, smc_sram_data_in[4]- (SRAM Data) = sram_nor, Output, smc_sram_data_out[4]- (SRAM Data) 2= nand, Input, smc_nand_data_in[6]- (NAND Data Bus) = nand, Output, smc_nand_data_out[6]- (NAND Data Bus) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
130238 </TD>
130239 </TR>
130240 <TR valign="top">
130241 <TD width=15% BGCOLOR=#FBF5EF>
130242 <B>L3_SEL</B>
130243 </TD>
130244 <TD width=15% BGCOLOR=#FBF5EF>
130245 <B>7:5</B>
130246 </TD>
130247 <TD width=10% BGCOLOR=#FBF5EF>
130248 <B>e0</B>
130249 </TD>
130250 <TD width=10% BGCOLOR=#FBF5EF>
130251 <B>0</B>
130252 </TD>
130253 <TD width=15% BGCOLOR=#FBF5EF>
130254 <B>0</B>
130255 </TD>
130256 <TD width=35% BGCOLOR=#FBF5EF>
130257 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[11]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[11]- (GPIO bank 0) 1= can0, Output, can0_phy_tx- (Can TX signal) 2= i2c0, Input, i2c0_sda_input- (SDA signal) 2= i2c0, Output, i2c0_sda_out- (SDA signal) 3= Not Used 4= sd1, Input, sd1_cmd_in- (Command Indicator) 4= sd1, Output, sd1_cmd_out- (Command Indicator) 5= spi1, Input, spi1_mi- (MISO signal) 5= spi1, Output, spi1_so- (MISO signal) 6= Not Used 7= ua0, Output, ua0_txd- (UART transmitter serial output)</B>
130258 </TD>
130259 </TR>
130260 <TR valign="top">
130261 <TD width=15% BGCOLOR=#FBF5EF>
130262 <B>Speed</B>
130263 </TD>
130264 <TD width=15% BGCOLOR=#FBF5EF>
130265 <B>8:8</B>
130266 </TD>
130267 <TD width=10% BGCOLOR=#FBF5EF>
130268 <B>100</B>
130269 </TD>
130270 <TD width=10% BGCOLOR=#FBF5EF>
130271 <B>0</B>
130272 </TD>
130273 <TD width=15% BGCOLOR=#FBF5EF>
130274 <B>0</B>
130275 </TD>
130276 <TD width=35% BGCOLOR=#FBF5EF>
130277 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
130278 </TD>
130279 </TR>
130280 <TR valign="top">
130281 <TD width=15% BGCOLOR=#FBF5EF>
130282 <B>IO_Type</B>
130283 </TD>
130284 <TD width=15% BGCOLOR=#FBF5EF>
130285 <B>11:9</B>
130286 </TD>
130287 <TD width=10% BGCOLOR=#FBF5EF>
130288 <B>e00</B>
130289 </TD>
130290 <TD width=10% BGCOLOR=#FBF5EF>
130291 <B>1</B>
130292 </TD>
130293 <TD width=15% BGCOLOR=#FBF5EF>
130294 <B>200</B>
130295 </TD>
130296 <TD width=35% BGCOLOR=#FBF5EF>
130297 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
130298 </TD>
130299 </TR>
130300 <TR valign="top">
130301 <TD width=15% BGCOLOR=#FBF5EF>
130302 <B>PULLUP</B>
130303 </TD>
130304 <TD width=15% BGCOLOR=#FBF5EF>
130305 <B>12:12</B>
130306 </TD>
130307 <TD width=10% BGCOLOR=#FBF5EF>
130308 <B>1000</B>
130309 </TD>
130310 <TD width=10% BGCOLOR=#FBF5EF>
130311 <B>1</B>
130312 </TD>
130313 <TD width=15% BGCOLOR=#FBF5EF>
130314 <B>1000</B>
130315 </TD>
130316 <TD width=35% BGCOLOR=#FBF5EF>
130317 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
130318 </TD>
130319 </TR>
130320 <TR valign="top">
130321 <TD width=15% BGCOLOR=#FBF5EF>
130322 <B>DisableRcvr</B>
130323 </TD>
130324 <TD width=15% BGCOLOR=#FBF5EF>
130325 <B>13:13</B>
130326 </TD>
130327 <TD width=10% BGCOLOR=#FBF5EF>
130328 <B>2000</B>
130329 </TD>
130330 <TD width=10% BGCOLOR=#FBF5EF>
130331 <B>0</B>
130332 </TD>
130333 <TD width=15% BGCOLOR=#FBF5EF>
130334 <B>0</B>
130335 </TD>
130336 <TD width=35% BGCOLOR=#FBF5EF>
130337 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
130338 </TD>
130339 </TR>
130340 <TR valign="top">
130341 <TD width=15% BGCOLOR=#C0C0C0>
130342 <B>MIO_PIN_11@0XF800072C</B>
130343 </TD>
130344 <TD width=15% BGCOLOR=#C0C0C0>
130345 <B>31:0</B>
130346 </TD>
130347 <TD width=10% BGCOLOR=#C0C0C0>
130348 <B>3fff</B>
130349 </TD>
130350 <TD width=10% BGCOLOR=#C0C0C0>
130351 <B></B>
130352 </TD>
130353 <TD width=15% BGCOLOR=#C0C0C0>
130354 <B>1200</B>
130355 </TD>
130356 <TD width=35% BGCOLOR=#C0C0C0>
130357 <B>MIO Control for Pin 11</B>
130358 </TD>
130359 </TR>
130360 </TABLE>
130361 <P>
130362 <H2><a name="MIO_PIN_12">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_12</a></H2>
130363 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
130364 <TR valign="top">
130365 <TD width=15% BGCOLOR=#FFFF00>
130366 <B>Register Name</B>
130367 </TD>
130368 <TD width=15% BGCOLOR=#FFFF00>
130369 <B>Address</B>
130370 </TD>
130371 <TD width=10% BGCOLOR=#FFFF00>
130372 <B>Width</B>
130373 </TD>
130374 <TD width=10% BGCOLOR=#FFFF00>
130375 <B>Type</B>
130376 </TD>
130377 <TD width=15% BGCOLOR=#FFFF00>
130378 <B>Reset Value</B>
130379 </TD>
130380 <TD width=35% BGCOLOR=#FFFF00>
130381 <B>Description</B>
130382 </TD>
130383 </TR>
130384 <TR valign="top">
130385 <TD width=15% BGCOLOR=#FBF5EF>
130386 <B>MIO_PIN_12</B>
130387 </TD>
130388 <TD width=15% BGCOLOR=#FBF5EF>
130389 <B>0XF8000730</B>
130390 </TD>
130391 <TD width=10% BGCOLOR=#FBF5EF>
130392 <B>32</B>
130393 </TD>
130394 <TD width=10% BGCOLOR=#FBF5EF>
130395 <B>rw</B>
130396 </TD>
130397 <TD width=15% BGCOLOR=#FBF5EF>
130398 <B>0x00000000</B>
130399 </TD>
130400 <TD width=35% BGCOLOR=#FBF5EF>
130401 <B>--</B>
130402 </TD>
130403 </TR>
130404 </TABLE>
130405 <P>
130406 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
130407 <TR valign="top">
130408 <TD width=15% BGCOLOR=#C0FFC0>
130409 <B>Field Name</B>
130410 </TD>
130411 <TD width=15% BGCOLOR=#C0FFC0>
130412 <B>Bits</B>
130413 </TD>
130414 <TD width=10% BGCOLOR=#C0FFC0>
130415 <B>Mask</B>
130416 </TD>
130417 <TD width=10% BGCOLOR=#C0FFC0>
130418 <B>Value</B>
130419 </TD>
130420 <TD width=15% BGCOLOR=#C0FFC0>
130421 <B>Shifted Value</B>
130422 </TD>
130423 <TD width=35% BGCOLOR=#C0FFC0>
130424 <B>Description</B>
130425 </TD>
130426 </TR>
130427 <TR valign="top">
130428 <TD width=15% BGCOLOR=#FBF5EF>
130429 <B>TRI_ENABLE</B>
130430 </TD>
130431 <TD width=15% BGCOLOR=#FBF5EF>
130432 <B>0:0</B>
130433 </TD>
130434 <TD width=10% BGCOLOR=#FBF5EF>
130435 <B>1</B>
130436 </TD>
130437 <TD width=10% BGCOLOR=#FBF5EF>
130438 <B>0</B>
130439 </TD>
130440 <TD width=15% BGCOLOR=#FBF5EF>
130441 <B>0</B>
130442 </TD>
130443 <TD width=35% BGCOLOR=#FBF5EF>
130444 <B>Tri-state enable, active high.</B>
130445 </TD>
130446 </TR>
130447 <TR valign="top">
130448 <TD width=15% BGCOLOR=#FBF5EF>
130449 <B>L0_SEL</B>
130450 </TD>
130451 <TD width=15% BGCOLOR=#FBF5EF>
130452 <B>1:1</B>
130453 </TD>
130454 <TD width=10% BGCOLOR=#FBF5EF>
130455 <B>2</B>
130456 </TD>
130457 <TD width=10% BGCOLOR=#FBF5EF>
130458 <B>0</B>
130459 </TD>
130460 <TD width=15% BGCOLOR=#FBF5EF>
130461 <B>0</B>
130462 </TD>
130463 <TD width=35% BGCOLOR=#FBF5EF>
130464 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Input, qspi_mi_upper[2]- (QSPI Upper Databus) 1= qspi, Output, qspi_mo_upper[2]- (QSPI Upper Databus)</B>
130465 </TD>
130466 </TR>
130467 <TR valign="top">
130468 <TD width=15% BGCOLOR=#FBF5EF>
130469 <B>L1_SEL</B>
130470 </TD>
130471 <TD width=15% BGCOLOR=#FBF5EF>
130472 <B>2:2</B>
130473 </TD>
130474 <TD width=10% BGCOLOR=#FBF5EF>
130475 <B>4</B>
130476 </TD>
130477 <TD width=10% BGCOLOR=#FBF5EF>
130478 <B>0</B>
130479 </TD>
130480 <TD width=15% BGCOLOR=#FBF5EF>
130481 <B>0</B>
130482 </TD>
130483 <TD width=35% BGCOLOR=#FBF5EF>
130484 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_ctl, Output, traceclk- (Trace Port Clock)</B>
130485 </TD>
130486 </TR>
130487 <TR valign="top">
130488 <TD width=15% BGCOLOR=#FBF5EF>
130489 <B>L2_SEL</B>
130490 </TD>
130491 <TD width=15% BGCOLOR=#FBF5EF>
130492 <B>4:3</B>
130493 </TD>
130494 <TD width=10% BGCOLOR=#FBF5EF>
130495 <B>18</B>
130496 </TD>
130497 <TD width=10% BGCOLOR=#FBF5EF>
130498 <B>0</B>
130499 </TD>
130500 <TD width=15% BGCOLOR=#FBF5EF>
130501 <B>0</B>
130502 </TD>
130503 <TD width=35% BGCOLOR=#FBF5EF>
130504 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Input, smc_sram_wait- (SRAM Wait State indicator) 2= nand, Input, smc_nand_data_in[7]- (NAND Data Bus) = nand, Output, smc_nand_data_out[7]- (NAND Data Bus) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
130505 </TD>
130506 </TR>
130507 <TR valign="top">
130508 <TD width=15% BGCOLOR=#FBF5EF>
130509 <B>L3_SEL</B>
130510 </TD>
130511 <TD width=15% BGCOLOR=#FBF5EF>
130512 <B>7:5</B>
130513 </TD>
130514 <TD width=10% BGCOLOR=#FBF5EF>
130515 <B>e0</B>
130516 </TD>
130517 <TD width=10% BGCOLOR=#FBF5EF>
130518 <B>0</B>
130519 </TD>
130520 <TD width=15% BGCOLOR=#FBF5EF>
130521 <B>0</B>
130522 </TD>
130523 <TD width=35% BGCOLOR=#FBF5EF>
130524 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[12]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[12]- (GPIO bank 0) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= Not Used 4= sd1, Input, sd1_clk_in- (SDSDIO clock) 4= sd1, Output, sd1_clk_out- (SDSDIO clock) 5= spi1, Input, spi1_sclk_in- (SPI Clock) 5= spi1, Output, spi1_sclk_out- (SPI Clock) 6= Not Used 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
130525 </TD>
130526 </TR>
130527 <TR valign="top">
130528 <TD width=15% BGCOLOR=#FBF5EF>
130529 <B>Speed</B>
130530 </TD>
130531 <TD width=15% BGCOLOR=#FBF5EF>
130532 <B>8:8</B>
130533 </TD>
130534 <TD width=10% BGCOLOR=#FBF5EF>
130535 <B>100</B>
130536 </TD>
130537 <TD width=10% BGCOLOR=#FBF5EF>
130538 <B>0</B>
130539 </TD>
130540 <TD width=15% BGCOLOR=#FBF5EF>
130541 <B>0</B>
130542 </TD>
130543 <TD width=35% BGCOLOR=#FBF5EF>
130544 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
130545 </TD>
130546 </TR>
130547 <TR valign="top">
130548 <TD width=15% BGCOLOR=#FBF5EF>
130549 <B>IO_Type</B>
130550 </TD>
130551 <TD width=15% BGCOLOR=#FBF5EF>
130552 <B>11:9</B>
130553 </TD>
130554 <TD width=10% BGCOLOR=#FBF5EF>
130555 <B>e00</B>
130556 </TD>
130557 <TD width=10% BGCOLOR=#FBF5EF>
130558 <B>1</B>
130559 </TD>
130560 <TD width=15% BGCOLOR=#FBF5EF>
130561 <B>200</B>
130562 </TD>
130563 <TD width=35% BGCOLOR=#FBF5EF>
130564 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
130565 </TD>
130566 </TR>
130567 <TR valign="top">
130568 <TD width=15% BGCOLOR=#FBF5EF>
130569 <B>PULLUP</B>
130570 </TD>
130571 <TD width=15% BGCOLOR=#FBF5EF>
130572 <B>12:12</B>
130573 </TD>
130574 <TD width=10% BGCOLOR=#FBF5EF>
130575 <B>1000</B>
130576 </TD>
130577 <TD width=10% BGCOLOR=#FBF5EF>
130578 <B>1</B>
130579 </TD>
130580 <TD width=15% BGCOLOR=#FBF5EF>
130581 <B>1000</B>
130582 </TD>
130583 <TD width=35% BGCOLOR=#FBF5EF>
130584 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
130585 </TD>
130586 </TR>
130587 <TR valign="top">
130588 <TD width=15% BGCOLOR=#FBF5EF>
130589 <B>DisableRcvr</B>
130590 </TD>
130591 <TD width=15% BGCOLOR=#FBF5EF>
130592 <B>13:13</B>
130593 </TD>
130594 <TD width=10% BGCOLOR=#FBF5EF>
130595 <B>2000</B>
130596 </TD>
130597 <TD width=10% BGCOLOR=#FBF5EF>
130598 <B>0</B>
130599 </TD>
130600 <TD width=15% BGCOLOR=#FBF5EF>
130601 <B>0</B>
130602 </TD>
130603 <TD width=35% BGCOLOR=#FBF5EF>
130604 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
130605 </TD>
130606 </TR>
130607 <TR valign="top">
130608 <TD width=15% BGCOLOR=#C0C0C0>
130609 <B>MIO_PIN_12@0XF8000730</B>
130610 </TD>
130611 <TD width=15% BGCOLOR=#C0C0C0>
130612 <B>31:0</B>
130613 </TD>
130614 <TD width=10% BGCOLOR=#C0C0C0>
130615 <B>3fff</B>
130616 </TD>
130617 <TD width=10% BGCOLOR=#C0C0C0>
130618 <B></B>
130619 </TD>
130620 <TD width=15% BGCOLOR=#C0C0C0>
130621 <B>1200</B>
130622 </TD>
130623 <TD width=35% BGCOLOR=#C0C0C0>
130624 <B>MIO Control for Pin 12</B>
130625 </TD>
130626 </TR>
130627 </TABLE>
130628 <P>
130629 <H2><a name="MIO_PIN_13">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_13</a></H2>
130630 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
130631 <TR valign="top">
130632 <TD width=15% BGCOLOR=#FFFF00>
130633 <B>Register Name</B>
130634 </TD>
130635 <TD width=15% BGCOLOR=#FFFF00>
130636 <B>Address</B>
130637 </TD>
130638 <TD width=10% BGCOLOR=#FFFF00>
130639 <B>Width</B>
130640 </TD>
130641 <TD width=10% BGCOLOR=#FFFF00>
130642 <B>Type</B>
130643 </TD>
130644 <TD width=15% BGCOLOR=#FFFF00>
130645 <B>Reset Value</B>
130646 </TD>
130647 <TD width=35% BGCOLOR=#FFFF00>
130648 <B>Description</B>
130649 </TD>
130650 </TR>
130651 <TR valign="top">
130652 <TD width=15% BGCOLOR=#FBF5EF>
130653 <B>MIO_PIN_13</B>
130654 </TD>
130655 <TD width=15% BGCOLOR=#FBF5EF>
130656 <B>0XF8000734</B>
130657 </TD>
130658 <TD width=10% BGCOLOR=#FBF5EF>
130659 <B>32</B>
130660 </TD>
130661 <TD width=10% BGCOLOR=#FBF5EF>
130662 <B>rw</B>
130663 </TD>
130664 <TD width=15% BGCOLOR=#FBF5EF>
130665 <B>0x00000000</B>
130666 </TD>
130667 <TD width=35% BGCOLOR=#FBF5EF>
130668 <B>--</B>
130669 </TD>
130670 </TR>
130671 </TABLE>
130672 <P>
130673 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
130674 <TR valign="top">
130675 <TD width=15% BGCOLOR=#C0FFC0>
130676 <B>Field Name</B>
130677 </TD>
130678 <TD width=15% BGCOLOR=#C0FFC0>
130679 <B>Bits</B>
130680 </TD>
130681 <TD width=10% BGCOLOR=#C0FFC0>
130682 <B>Mask</B>
130683 </TD>
130684 <TD width=10% BGCOLOR=#C0FFC0>
130685 <B>Value</B>
130686 </TD>
130687 <TD width=15% BGCOLOR=#C0FFC0>
130688 <B>Shifted Value</B>
130689 </TD>
130690 <TD width=35% BGCOLOR=#C0FFC0>
130691 <B>Description</B>
130692 </TD>
130693 </TR>
130694 <TR valign="top">
130695 <TD width=15% BGCOLOR=#FBF5EF>
130696 <B>TRI_ENABLE</B>
130697 </TD>
130698 <TD width=15% BGCOLOR=#FBF5EF>
130699 <B>0:0</B>
130700 </TD>
130701 <TD width=10% BGCOLOR=#FBF5EF>
130702 <B>1</B>
130703 </TD>
130704 <TD width=10% BGCOLOR=#FBF5EF>
130705 <B>0</B>
130706 </TD>
130707 <TD width=15% BGCOLOR=#FBF5EF>
130708 <B>0</B>
130709 </TD>
130710 <TD width=35% BGCOLOR=#FBF5EF>
130711 <B>Tri-state enable, active high.</B>
130712 </TD>
130713 </TR>
130714 <TR valign="top">
130715 <TD width=15% BGCOLOR=#FBF5EF>
130716 <B>L0_SEL</B>
130717 </TD>
130718 <TD width=15% BGCOLOR=#FBF5EF>
130719 <B>1:1</B>
130720 </TD>
130721 <TD width=10% BGCOLOR=#FBF5EF>
130722 <B>2</B>
130723 </TD>
130724 <TD width=10% BGCOLOR=#FBF5EF>
130725 <B>0</B>
130726 </TD>
130727 <TD width=15% BGCOLOR=#FBF5EF>
130728 <B>0</B>
130729 </TD>
130730 <TD width=35% BGCOLOR=#FBF5EF>
130731 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= qspi, Input, qspi_mi_upper[3]- (QSPI Upper Databus) 1= qspi, Output, qspi_mo_upper[3]- (QSPI Upper Databus)</B>
130732 </TD>
130733 </TR>
130734 <TR valign="top">
130735 <TD width=15% BGCOLOR=#FBF5EF>
130736 <B>L1_SEL</B>
130737 </TD>
130738 <TD width=15% BGCOLOR=#FBF5EF>
130739 <B>2:2</B>
130740 </TD>
130741 <TD width=10% BGCOLOR=#FBF5EF>
130742 <B>4</B>
130743 </TD>
130744 <TD width=10% BGCOLOR=#FBF5EF>
130745 <B>0</B>
130746 </TD>
130747 <TD width=15% BGCOLOR=#FBF5EF>
130748 <B>0</B>
130749 </TD>
130750 <TD width=35% BGCOLOR=#FBF5EF>
130751 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_ctl, Output, tracectl- (Trace Port Control Signal)</B>
130752 </TD>
130753 </TR>
130754 <TR valign="top">
130755 <TD width=15% BGCOLOR=#FBF5EF>
130756 <B>L2_SEL</B>
130757 </TD>
130758 <TD width=15% BGCOLOR=#FBF5EF>
130759 <B>4:3</B>
130760 </TD>
130761 <TD width=10% BGCOLOR=#FBF5EF>
130762 <B>18</B>
130763 </TD>
130764 <TD width=10% BGCOLOR=#FBF5EF>
130765 <B>0</B>
130766 </TD>
130767 <TD width=15% BGCOLOR=#FBF5EF>
130768 <B>0</B>
130769 </TD>
130770 <TD width=35% BGCOLOR=#FBF5EF>
130771 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Input, smc_sram_data_in[5]- (SRAM Data) = sram_nor, Output, smc_sram_data_out[5]- (SRAM Data) 2= nand, Input, smc_nand_data_in[3]- (NAND Data Bus) = nand, Output, smc_nand_data_out[3]- (NAND Data Bus) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
130772 </TD>
130773 </TR>
130774 <TR valign="top">
130775 <TD width=15% BGCOLOR=#FBF5EF>
130776 <B>L3_SEL</B>
130777 </TD>
130778 <TD width=15% BGCOLOR=#FBF5EF>
130779 <B>7:5</B>
130780 </TD>
130781 <TD width=10% BGCOLOR=#FBF5EF>
130782 <B>e0</B>
130783 </TD>
130784 <TD width=10% BGCOLOR=#FBF5EF>
130785 <B>0</B>
130786 </TD>
130787 <TD width=15% BGCOLOR=#FBF5EF>
130788 <B>0</B>
130789 </TD>
130790 <TD width=35% BGCOLOR=#FBF5EF>
130791 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[13]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[13]- (GPIO bank 0) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= Not Used 4= sd1, Input, sd1_data_in[1]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[1]- (4-bit Data bus) 5= spi1, Input, spi1_n_ss_in- (SPI Master Selects) 5= spi1, Output, spi1_n_ss_out[0]- (SPI Master Selects) 6= Not Used 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
130792 </TD>
130793 </TR>
130794 <TR valign="top">
130795 <TD width=15% BGCOLOR=#FBF5EF>
130796 <B>Speed</B>
130797 </TD>
130798 <TD width=15% BGCOLOR=#FBF5EF>
130799 <B>8:8</B>
130800 </TD>
130801 <TD width=10% BGCOLOR=#FBF5EF>
130802 <B>100</B>
130803 </TD>
130804 <TD width=10% BGCOLOR=#FBF5EF>
130805 <B>0</B>
130806 </TD>
130807 <TD width=15% BGCOLOR=#FBF5EF>
130808 <B>0</B>
130809 </TD>
130810 <TD width=35% BGCOLOR=#FBF5EF>
130811 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
130812 </TD>
130813 </TR>
130814 <TR valign="top">
130815 <TD width=15% BGCOLOR=#FBF5EF>
130816 <B>IO_Type</B>
130817 </TD>
130818 <TD width=15% BGCOLOR=#FBF5EF>
130819 <B>11:9</B>
130820 </TD>
130821 <TD width=10% BGCOLOR=#FBF5EF>
130822 <B>e00</B>
130823 </TD>
130824 <TD width=10% BGCOLOR=#FBF5EF>
130825 <B>1</B>
130826 </TD>
130827 <TD width=15% BGCOLOR=#FBF5EF>
130828 <B>200</B>
130829 </TD>
130830 <TD width=35% BGCOLOR=#FBF5EF>
130831 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
130832 </TD>
130833 </TR>
130834 <TR valign="top">
130835 <TD width=15% BGCOLOR=#FBF5EF>
130836 <B>PULLUP</B>
130837 </TD>
130838 <TD width=15% BGCOLOR=#FBF5EF>
130839 <B>12:12</B>
130840 </TD>
130841 <TD width=10% BGCOLOR=#FBF5EF>
130842 <B>1000</B>
130843 </TD>
130844 <TD width=10% BGCOLOR=#FBF5EF>
130845 <B>1</B>
130846 </TD>
130847 <TD width=15% BGCOLOR=#FBF5EF>
130848 <B>1000</B>
130849 </TD>
130850 <TD width=35% BGCOLOR=#FBF5EF>
130851 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
130852 </TD>
130853 </TR>
130854 <TR valign="top">
130855 <TD width=15% BGCOLOR=#FBF5EF>
130856 <B>DisableRcvr</B>
130857 </TD>
130858 <TD width=15% BGCOLOR=#FBF5EF>
130859 <B>13:13</B>
130860 </TD>
130861 <TD width=10% BGCOLOR=#FBF5EF>
130862 <B>2000</B>
130863 </TD>
130864 <TD width=10% BGCOLOR=#FBF5EF>
130865 <B>0</B>
130866 </TD>
130867 <TD width=15% BGCOLOR=#FBF5EF>
130868 <B>0</B>
130869 </TD>
130870 <TD width=35% BGCOLOR=#FBF5EF>
130871 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
130872 </TD>
130873 </TR>
130874 <TR valign="top">
130875 <TD width=15% BGCOLOR=#C0C0C0>
130876 <B>MIO_PIN_13@0XF8000734</B>
130877 </TD>
130878 <TD width=15% BGCOLOR=#C0C0C0>
130879 <B>31:0</B>
130880 </TD>
130881 <TD width=10% BGCOLOR=#C0C0C0>
130882 <B>3fff</B>
130883 </TD>
130884 <TD width=10% BGCOLOR=#C0C0C0>
130885 <B></B>
130886 </TD>
130887 <TD width=15% BGCOLOR=#C0C0C0>
130888 <B>1200</B>
130889 </TD>
130890 <TD width=35% BGCOLOR=#C0C0C0>
130891 <B>MIO Control for Pin 13</B>
130892 </TD>
130893 </TR>
130894 </TABLE>
130895 <P>
130896 <H2><a name="MIO_PIN_14">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_14</a></H2>
130897 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
130898 <TR valign="top">
130899 <TD width=15% BGCOLOR=#FFFF00>
130900 <B>Register Name</B>
130901 </TD>
130902 <TD width=15% BGCOLOR=#FFFF00>
130903 <B>Address</B>
130904 </TD>
130905 <TD width=10% BGCOLOR=#FFFF00>
130906 <B>Width</B>
130907 </TD>
130908 <TD width=10% BGCOLOR=#FFFF00>
130909 <B>Type</B>
130910 </TD>
130911 <TD width=15% BGCOLOR=#FFFF00>
130912 <B>Reset Value</B>
130913 </TD>
130914 <TD width=35% BGCOLOR=#FFFF00>
130915 <B>Description</B>
130916 </TD>
130917 </TR>
130918 <TR valign="top">
130919 <TD width=15% BGCOLOR=#FBF5EF>
130920 <B>MIO_PIN_14</B>
130921 </TD>
130922 <TD width=15% BGCOLOR=#FBF5EF>
130923 <B>0XF8000738</B>
130924 </TD>
130925 <TD width=10% BGCOLOR=#FBF5EF>
130926 <B>32</B>
130927 </TD>
130928 <TD width=10% BGCOLOR=#FBF5EF>
130929 <B>rw</B>
130930 </TD>
130931 <TD width=15% BGCOLOR=#FBF5EF>
130932 <B>0x00000000</B>
130933 </TD>
130934 <TD width=35% BGCOLOR=#FBF5EF>
130935 <B>--</B>
130936 </TD>
130937 </TR>
130938 </TABLE>
130939 <P>
130940 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
130941 <TR valign="top">
130942 <TD width=15% BGCOLOR=#C0FFC0>
130943 <B>Field Name</B>
130944 </TD>
130945 <TD width=15% BGCOLOR=#C0FFC0>
130946 <B>Bits</B>
130947 </TD>
130948 <TD width=10% BGCOLOR=#C0FFC0>
130949 <B>Mask</B>
130950 </TD>
130951 <TD width=10% BGCOLOR=#C0FFC0>
130952 <B>Value</B>
130953 </TD>
130954 <TD width=15% BGCOLOR=#C0FFC0>
130955 <B>Shifted Value</B>
130956 </TD>
130957 <TD width=35% BGCOLOR=#C0FFC0>
130958 <B>Description</B>
130959 </TD>
130960 </TR>
130961 <TR valign="top">
130962 <TD width=15% BGCOLOR=#FBF5EF>
130963 <B>TRI_ENABLE</B>
130964 </TD>
130965 <TD width=15% BGCOLOR=#FBF5EF>
130966 <B>0:0</B>
130967 </TD>
130968 <TD width=10% BGCOLOR=#FBF5EF>
130969 <B>1</B>
130970 </TD>
130971 <TD width=10% BGCOLOR=#FBF5EF>
130972 <B>0</B>
130973 </TD>
130974 <TD width=15% BGCOLOR=#FBF5EF>
130975 <B>0</B>
130976 </TD>
130977 <TD width=35% BGCOLOR=#FBF5EF>
130978 <B>Tri-state enable, active high.</B>
130979 </TD>
130980 </TR>
130981 <TR valign="top">
130982 <TD width=15% BGCOLOR=#FBF5EF>
130983 <B>L0_SEL</B>
130984 </TD>
130985 <TD width=15% BGCOLOR=#FBF5EF>
130986 <B>1:1</B>
130987 </TD>
130988 <TD width=10% BGCOLOR=#FBF5EF>
130989 <B>2</B>
130990 </TD>
130991 <TD width=10% BGCOLOR=#FBF5EF>
130992 <B>0</B>
130993 </TD>
130994 <TD width=15% BGCOLOR=#FBF5EF>
130995 <B>0</B>
130996 </TD>
130997 <TD width=35% BGCOLOR=#FBF5EF>
130998 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
130999 </TD>
131000 </TR>
131001 <TR valign="top">
131002 <TD width=15% BGCOLOR=#FBF5EF>
131003 <B>L1_SEL</B>
131004 </TD>
131005 <TD width=15% BGCOLOR=#FBF5EF>
131006 <B>2:2</B>
131007 </TD>
131008 <TD width=10% BGCOLOR=#FBF5EF>
131009 <B>4</B>
131010 </TD>
131011 <TD width=10% BGCOLOR=#FBF5EF>
131012 <B>0</B>
131013 </TD>
131014 <TD width=15% BGCOLOR=#FBF5EF>
131015 <B>0</B>
131016 </TD>
131017 <TD width=35% BGCOLOR=#FBF5EF>
131018 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[0]- (Trace Port Databus)</B>
131019 </TD>
131020 </TR>
131021 <TR valign="top">
131022 <TD width=15% BGCOLOR=#FBF5EF>
131023 <B>L2_SEL</B>
131024 </TD>
131025 <TD width=15% BGCOLOR=#FBF5EF>
131026 <B>4:3</B>
131027 </TD>
131028 <TD width=10% BGCOLOR=#FBF5EF>
131029 <B>18</B>
131030 </TD>
131031 <TD width=10% BGCOLOR=#FBF5EF>
131032 <B>0</B>
131033 </TD>
131034 <TD width=15% BGCOLOR=#FBF5EF>
131035 <B>0</B>
131036 </TD>
131037 <TD width=35% BGCOLOR=#FBF5EF>
131038 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Input, smc_sram_fbclk- (SRAM Feedback Clock) 2= nand, Input, smc_nand_busy- (NAND Busy) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
131039 </TD>
131040 </TR>
131041 <TR valign="top">
131042 <TD width=15% BGCOLOR=#FBF5EF>
131043 <B>L3_SEL</B>
131044 </TD>
131045 <TD width=15% BGCOLOR=#FBF5EF>
131046 <B>7:5</B>
131047 </TD>
131048 <TD width=10% BGCOLOR=#FBF5EF>
131049 <B>e0</B>
131050 </TD>
131051 <TD width=10% BGCOLOR=#FBF5EF>
131052 <B>0</B>
131053 </TD>
131054 <TD width=15% BGCOLOR=#FBF5EF>
131055 <B>0</B>
131056 </TD>
131057 <TD width=35% BGCOLOR=#FBF5EF>
131058 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[14]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[14]- (GPIO bank 0) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= wdt, Input, wdt_clk_in- (Watch Dog Timer Input clock) 4= sd1, Input, sd1_data_in[2]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[2]- (4-bit Data bus) 5= spi1, Output, spi1_n_ss_out[1]- (SPI Master Selects) 6= Not Used 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
131059 </TD>
131060 </TR>
131061 <TR valign="top">
131062 <TD width=15% BGCOLOR=#FBF5EF>
131063 <B>Speed</B>
131064 </TD>
131065 <TD width=15% BGCOLOR=#FBF5EF>
131066 <B>8:8</B>
131067 </TD>
131068 <TD width=10% BGCOLOR=#FBF5EF>
131069 <B>100</B>
131070 </TD>
131071 <TD width=10% BGCOLOR=#FBF5EF>
131072 <B>0</B>
131073 </TD>
131074 <TD width=15% BGCOLOR=#FBF5EF>
131075 <B>0</B>
131076 </TD>
131077 <TD width=35% BGCOLOR=#FBF5EF>
131078 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
131079 </TD>
131080 </TR>
131081 <TR valign="top">
131082 <TD width=15% BGCOLOR=#FBF5EF>
131083 <B>IO_Type</B>
131084 </TD>
131085 <TD width=15% BGCOLOR=#FBF5EF>
131086 <B>11:9</B>
131087 </TD>
131088 <TD width=10% BGCOLOR=#FBF5EF>
131089 <B>e00</B>
131090 </TD>
131091 <TD width=10% BGCOLOR=#FBF5EF>
131092 <B>1</B>
131093 </TD>
131094 <TD width=15% BGCOLOR=#FBF5EF>
131095 <B>200</B>
131096 </TD>
131097 <TD width=35% BGCOLOR=#FBF5EF>
131098 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
131099 </TD>
131100 </TR>
131101 <TR valign="top">
131102 <TD width=15% BGCOLOR=#FBF5EF>
131103 <B>PULLUP</B>
131104 </TD>
131105 <TD width=15% BGCOLOR=#FBF5EF>
131106 <B>12:12</B>
131107 </TD>
131108 <TD width=10% BGCOLOR=#FBF5EF>
131109 <B>1000</B>
131110 </TD>
131111 <TD width=10% BGCOLOR=#FBF5EF>
131112 <B>1</B>
131113 </TD>
131114 <TD width=15% BGCOLOR=#FBF5EF>
131115 <B>1000</B>
131116 </TD>
131117 <TD width=35% BGCOLOR=#FBF5EF>
131118 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
131119 </TD>
131120 </TR>
131121 <TR valign="top">
131122 <TD width=15% BGCOLOR=#FBF5EF>
131123 <B>DisableRcvr</B>
131124 </TD>
131125 <TD width=15% BGCOLOR=#FBF5EF>
131126 <B>13:13</B>
131127 </TD>
131128 <TD width=10% BGCOLOR=#FBF5EF>
131129 <B>2000</B>
131130 </TD>
131131 <TD width=10% BGCOLOR=#FBF5EF>
131132 <B>0</B>
131133 </TD>
131134 <TD width=15% BGCOLOR=#FBF5EF>
131135 <B>0</B>
131136 </TD>
131137 <TD width=35% BGCOLOR=#FBF5EF>
131138 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
131139 </TD>
131140 </TR>
131141 <TR valign="top">
131142 <TD width=15% BGCOLOR=#C0C0C0>
131143 <B>MIO_PIN_14@0XF8000738</B>
131144 </TD>
131145 <TD width=15% BGCOLOR=#C0C0C0>
131146 <B>31:0</B>
131147 </TD>
131148 <TD width=10% BGCOLOR=#C0C0C0>
131149 <B>3fff</B>
131150 </TD>
131151 <TD width=10% BGCOLOR=#C0C0C0>
131152 <B></B>
131153 </TD>
131154 <TD width=15% BGCOLOR=#C0C0C0>
131155 <B>1200</B>
131156 </TD>
131157 <TD width=35% BGCOLOR=#C0C0C0>
131158 <B>MIO Control for Pin 14</B>
131159 </TD>
131160 </TR>
131161 </TABLE>
131162 <P>
131163 <H2><a name="MIO_PIN_15">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_15</a></H2>
131164 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
131165 <TR valign="top">
131166 <TD width=15% BGCOLOR=#FFFF00>
131167 <B>Register Name</B>
131168 </TD>
131169 <TD width=15% BGCOLOR=#FFFF00>
131170 <B>Address</B>
131171 </TD>
131172 <TD width=10% BGCOLOR=#FFFF00>
131173 <B>Width</B>
131174 </TD>
131175 <TD width=10% BGCOLOR=#FFFF00>
131176 <B>Type</B>
131177 </TD>
131178 <TD width=15% BGCOLOR=#FFFF00>
131179 <B>Reset Value</B>
131180 </TD>
131181 <TD width=35% BGCOLOR=#FFFF00>
131182 <B>Description</B>
131183 </TD>
131184 </TR>
131185 <TR valign="top">
131186 <TD width=15% BGCOLOR=#FBF5EF>
131187 <B>MIO_PIN_15</B>
131188 </TD>
131189 <TD width=15% BGCOLOR=#FBF5EF>
131190 <B>0XF800073C</B>
131191 </TD>
131192 <TD width=10% BGCOLOR=#FBF5EF>
131193 <B>32</B>
131194 </TD>
131195 <TD width=10% BGCOLOR=#FBF5EF>
131196 <B>rw</B>
131197 </TD>
131198 <TD width=15% BGCOLOR=#FBF5EF>
131199 <B>0x00000000</B>
131200 </TD>
131201 <TD width=35% BGCOLOR=#FBF5EF>
131202 <B>--</B>
131203 </TD>
131204 </TR>
131205 </TABLE>
131206 <P>
131207 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
131208 <TR valign="top">
131209 <TD width=15% BGCOLOR=#C0FFC0>
131210 <B>Field Name</B>
131211 </TD>
131212 <TD width=15% BGCOLOR=#C0FFC0>
131213 <B>Bits</B>
131214 </TD>
131215 <TD width=10% BGCOLOR=#C0FFC0>
131216 <B>Mask</B>
131217 </TD>
131218 <TD width=10% BGCOLOR=#C0FFC0>
131219 <B>Value</B>
131220 </TD>
131221 <TD width=15% BGCOLOR=#C0FFC0>
131222 <B>Shifted Value</B>
131223 </TD>
131224 <TD width=35% BGCOLOR=#C0FFC0>
131225 <B>Description</B>
131226 </TD>
131227 </TR>
131228 <TR valign="top">
131229 <TD width=15% BGCOLOR=#FBF5EF>
131230 <B>TRI_ENABLE</B>
131231 </TD>
131232 <TD width=15% BGCOLOR=#FBF5EF>
131233 <B>0:0</B>
131234 </TD>
131235 <TD width=10% BGCOLOR=#FBF5EF>
131236 <B>1</B>
131237 </TD>
131238 <TD width=10% BGCOLOR=#FBF5EF>
131239 <B>1</B>
131240 </TD>
131241 <TD width=15% BGCOLOR=#FBF5EF>
131242 <B>1</B>
131243 </TD>
131244 <TD width=35% BGCOLOR=#FBF5EF>
131245 <B>Tri-state enable, active high.</B>
131246 </TD>
131247 </TR>
131248 <TR valign="top">
131249 <TD width=15% BGCOLOR=#FBF5EF>
131250 <B>Speed</B>
131251 </TD>
131252 <TD width=15% BGCOLOR=#FBF5EF>
131253 <B>8:8</B>
131254 </TD>
131255 <TD width=10% BGCOLOR=#FBF5EF>
131256 <B>100</B>
131257 </TD>
131258 <TD width=10% BGCOLOR=#FBF5EF>
131259 <B>0</B>
131260 </TD>
131261 <TD width=15% BGCOLOR=#FBF5EF>
131262 <B>0</B>
131263 </TD>
131264 <TD width=35% BGCOLOR=#FBF5EF>
131265 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
131266 </TD>
131267 </TR>
131268 <TR valign="top">
131269 <TD width=15% BGCOLOR=#FBF5EF>
131270 <B>IO_Type</B>
131271 </TD>
131272 <TD width=15% BGCOLOR=#FBF5EF>
131273 <B>11:9</B>
131274 </TD>
131275 <TD width=10% BGCOLOR=#FBF5EF>
131276 <B>e00</B>
131277 </TD>
131278 <TD width=10% BGCOLOR=#FBF5EF>
131279 <B>1</B>
131280 </TD>
131281 <TD width=15% BGCOLOR=#FBF5EF>
131282 <B>200</B>
131283 </TD>
131284 <TD width=35% BGCOLOR=#FBF5EF>
131285 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
131286 </TD>
131287 </TR>
131288 <TR valign="top">
131289 <TD width=15% BGCOLOR=#FBF5EF>
131290 <B>PULLUP</B>
131291 </TD>
131292 <TD width=15% BGCOLOR=#FBF5EF>
131293 <B>12:12</B>
131294 </TD>
131295 <TD width=10% BGCOLOR=#FBF5EF>
131296 <B>1000</B>
131297 </TD>
131298 <TD width=10% BGCOLOR=#FBF5EF>
131299 <B>1</B>
131300 </TD>
131301 <TD width=15% BGCOLOR=#FBF5EF>
131302 <B>1000</B>
131303 </TD>
131304 <TD width=35% BGCOLOR=#FBF5EF>
131305 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
131306 </TD>
131307 </TR>
131308 <TR valign="top">
131309 <TD width=15% BGCOLOR=#FBF5EF>
131310 <B>DisableRcvr</B>
131311 </TD>
131312 <TD width=15% BGCOLOR=#FBF5EF>
131313 <B>13:13</B>
131314 </TD>
131315 <TD width=10% BGCOLOR=#FBF5EF>
131316 <B>2000</B>
131317 </TD>
131318 <TD width=10% BGCOLOR=#FBF5EF>
131319 <B>0</B>
131320 </TD>
131321 <TD width=15% BGCOLOR=#FBF5EF>
131322 <B>0</B>
131323 </TD>
131324 <TD width=35% BGCOLOR=#FBF5EF>
131325 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
131326 </TD>
131327 </TR>
131328 <TR valign="top">
131329 <TD width=15% BGCOLOR=#C0C0C0>
131330 <B>MIO_PIN_15@0XF800073C</B>
131331 </TD>
131332 <TD width=15% BGCOLOR=#C0C0C0>
131333 <B>31:0</B>
131334 </TD>
131335 <TD width=10% BGCOLOR=#C0C0C0>
131336 <B>3f01</B>
131337 </TD>
131338 <TD width=10% BGCOLOR=#C0C0C0>
131339 <B></B>
131340 </TD>
131341 <TD width=15% BGCOLOR=#C0C0C0>
131342 <B>1201</B>
131343 </TD>
131344 <TD width=35% BGCOLOR=#C0C0C0>
131345 <B>MIO Control for Pin 15</B>
131346 </TD>
131347 </TR>
131348 </TABLE>
131349 <P>
131350 <H2><a name="MIO_PIN_16">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_16</a></H2>
131351 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
131352 <TR valign="top">
131353 <TD width=15% BGCOLOR=#FFFF00>
131354 <B>Register Name</B>
131355 </TD>
131356 <TD width=15% BGCOLOR=#FFFF00>
131357 <B>Address</B>
131358 </TD>
131359 <TD width=10% BGCOLOR=#FFFF00>
131360 <B>Width</B>
131361 </TD>
131362 <TD width=10% BGCOLOR=#FFFF00>
131363 <B>Type</B>
131364 </TD>
131365 <TD width=15% BGCOLOR=#FFFF00>
131366 <B>Reset Value</B>
131367 </TD>
131368 <TD width=35% BGCOLOR=#FFFF00>
131369 <B>Description</B>
131370 </TD>
131371 </TR>
131372 <TR valign="top">
131373 <TD width=15% BGCOLOR=#FBF5EF>
131374 <B>MIO_PIN_16</B>
131375 </TD>
131376 <TD width=15% BGCOLOR=#FBF5EF>
131377 <B>0XF8000740</B>
131378 </TD>
131379 <TD width=10% BGCOLOR=#FBF5EF>
131380 <B>32</B>
131381 </TD>
131382 <TD width=10% BGCOLOR=#FBF5EF>
131383 <B>rw</B>
131384 </TD>
131385 <TD width=15% BGCOLOR=#FBF5EF>
131386 <B>0x00000000</B>
131387 </TD>
131388 <TD width=35% BGCOLOR=#FBF5EF>
131389 <B>--</B>
131390 </TD>
131391 </TR>
131392 </TABLE>
131393 <P>
131394 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
131395 <TR valign="top">
131396 <TD width=15% BGCOLOR=#C0FFC0>
131397 <B>Field Name</B>
131398 </TD>
131399 <TD width=15% BGCOLOR=#C0FFC0>
131400 <B>Bits</B>
131401 </TD>
131402 <TD width=10% BGCOLOR=#C0FFC0>
131403 <B>Mask</B>
131404 </TD>
131405 <TD width=10% BGCOLOR=#C0FFC0>
131406 <B>Value</B>
131407 </TD>
131408 <TD width=15% BGCOLOR=#C0FFC0>
131409 <B>Shifted Value</B>
131410 </TD>
131411 <TD width=35% BGCOLOR=#C0FFC0>
131412 <B>Description</B>
131413 </TD>
131414 </TR>
131415 <TR valign="top">
131416 <TD width=15% BGCOLOR=#FBF5EF>
131417 <B>TRI_ENABLE</B>
131418 </TD>
131419 <TD width=15% BGCOLOR=#FBF5EF>
131420 <B>0:0</B>
131421 </TD>
131422 <TD width=10% BGCOLOR=#FBF5EF>
131423 <B>1</B>
131424 </TD>
131425 <TD width=10% BGCOLOR=#FBF5EF>
131426 <B>0</B>
131427 </TD>
131428 <TD width=15% BGCOLOR=#FBF5EF>
131429 <B>0</B>
131430 </TD>
131431 <TD width=35% BGCOLOR=#FBF5EF>
131432 <B>Tri-state enable, active high.</B>
131433 </TD>
131434 </TR>
131435 <TR valign="top">
131436 <TD width=15% BGCOLOR=#FBF5EF>
131437 <B>L0_SEL</B>
131438 </TD>
131439 <TD width=15% BGCOLOR=#FBF5EF>
131440 <B>1:1</B>
131441 </TD>
131442 <TD width=10% BGCOLOR=#FBF5EF>
131443 <B>2</B>
131444 </TD>
131445 <TD width=10% BGCOLOR=#FBF5EF>
131446 <B>1</B>
131447 </TD>
131448 <TD width=15% BGCOLOR=#FBF5EF>
131449 <B>2</B>
131450 </TD>
131451 <TD width=35% BGCOLOR=#FBF5EF>
131452 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Output, gem0_rgmii_tx_clk- (TX RGMII clock)</B>
131453 </TD>
131454 </TR>
131455 <TR valign="top">
131456 <TD width=15% BGCOLOR=#FBF5EF>
131457 <B>L1_SEL</B>
131458 </TD>
131459 <TD width=15% BGCOLOR=#FBF5EF>
131460 <B>2:2</B>
131461 </TD>
131462 <TD width=10% BGCOLOR=#FBF5EF>
131463 <B>4</B>
131464 </TD>
131465 <TD width=10% BGCOLOR=#FBF5EF>
131466 <B>0</B>
131467 </TD>
131468 <TD width=15% BGCOLOR=#FBF5EF>
131469 <B>0</B>
131470 </TD>
131471 <TD width=35% BGCOLOR=#FBF5EF>
131472 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[4]- (Trace Port Databus)</B>
131473 </TD>
131474 </TR>
131475 <TR valign="top">
131476 <TD width=15% BGCOLOR=#FBF5EF>
131477 <B>L2_SEL</B>
131478 </TD>
131479 <TD width=15% BGCOLOR=#FBF5EF>
131480 <B>4:3</B>
131481 </TD>
131482 <TD width=10% BGCOLOR=#FBF5EF>
131483 <B>18</B>
131484 </TD>
131485 <TD width=10% BGCOLOR=#FBF5EF>
131486 <B>0</B>
131487 </TD>
131488 <TD width=15% BGCOLOR=#FBF5EF>
131489 <B>0</B>
131490 </TD>
131491 <TD width=35% BGCOLOR=#FBF5EF>
131492 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[1]- (SRAM Address) 2= nand, Input, smc_nand_data_in[8]- (NAND Data Bus) = nand, Output, smc_nand_data_out[8]- (NAND Data Bus) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
131493 </TD>
131494 </TR>
131495 <TR valign="top">
131496 <TD width=15% BGCOLOR=#FBF5EF>
131497 <B>L3_SEL</B>
131498 </TD>
131499 <TD width=15% BGCOLOR=#FBF5EF>
131500 <B>7:5</B>
131501 </TD>
131502 <TD width=10% BGCOLOR=#FBF5EF>
131503 <B>e0</B>
131504 </TD>
131505 <TD width=10% BGCOLOR=#FBF5EF>
131506 <B>0</B>
131507 </TD>
131508 <TD width=15% BGCOLOR=#FBF5EF>
131509 <B>0</B>
131510 </TD>
131511 <TD width=35% BGCOLOR=#FBF5EF>
131512 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[16]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[16]- (GPIO bank 0) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= Not Used 4= sd0, Input, sd0_clk_in- (SDSDIO clock) 4= sd0, Output, sd0_clk_out- (SDSDIO clock) 5= spi0, Input, spi0_sclk_in- (SPI Clock) 5= spi0, Output, spi0_sclk_out- (SPI Clock) 6= ttc1, Output, ttc1_wave_out- (TTC waveform clock) 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
131513 </TD>
131514 </TR>
131515 <TR valign="top">
131516 <TD width=15% BGCOLOR=#FBF5EF>
131517 <B>Speed</B>
131518 </TD>
131519 <TD width=15% BGCOLOR=#FBF5EF>
131520 <B>8:8</B>
131521 </TD>
131522 <TD width=10% BGCOLOR=#FBF5EF>
131523 <B>100</B>
131524 </TD>
131525 <TD width=10% BGCOLOR=#FBF5EF>
131526 <B>0</B>
131527 </TD>
131528 <TD width=15% BGCOLOR=#FBF5EF>
131529 <B>0</B>
131530 </TD>
131531 <TD width=35% BGCOLOR=#FBF5EF>
131532 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
131533 </TD>
131534 </TR>
131535 <TR valign="top">
131536 <TD width=15% BGCOLOR=#FBF5EF>
131537 <B>IO_Type</B>
131538 </TD>
131539 <TD width=15% BGCOLOR=#FBF5EF>
131540 <B>11:9</B>
131541 </TD>
131542 <TD width=10% BGCOLOR=#FBF5EF>
131543 <B>e00</B>
131544 </TD>
131545 <TD width=10% BGCOLOR=#FBF5EF>
131546 <B>4</B>
131547 </TD>
131548 <TD width=15% BGCOLOR=#FBF5EF>
131549 <B>800</B>
131550 </TD>
131551 <TD width=35% BGCOLOR=#FBF5EF>
131552 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
131553 </TD>
131554 </TR>
131555 <TR valign="top">
131556 <TD width=15% BGCOLOR=#FBF5EF>
131557 <B>PULLUP</B>
131558 </TD>
131559 <TD width=15% BGCOLOR=#FBF5EF>
131560 <B>12:12</B>
131561 </TD>
131562 <TD width=10% BGCOLOR=#FBF5EF>
131563 <B>1000</B>
131564 </TD>
131565 <TD width=10% BGCOLOR=#FBF5EF>
131566 <B>0</B>
131567 </TD>
131568 <TD width=15% BGCOLOR=#FBF5EF>
131569 <B>0</B>
131570 </TD>
131571 <TD width=35% BGCOLOR=#FBF5EF>
131572 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
131573 </TD>
131574 </TR>
131575 <TR valign="top">
131576 <TD width=15% BGCOLOR=#FBF5EF>
131577 <B>DisableRcvr</B>
131578 </TD>
131579 <TD width=15% BGCOLOR=#FBF5EF>
131580 <B>13:13</B>
131581 </TD>
131582 <TD width=10% BGCOLOR=#FBF5EF>
131583 <B>2000</B>
131584 </TD>
131585 <TD width=10% BGCOLOR=#FBF5EF>
131586 <B>1</B>
131587 </TD>
131588 <TD width=15% BGCOLOR=#FBF5EF>
131589 <B>2000</B>
131590 </TD>
131591 <TD width=35% BGCOLOR=#FBF5EF>
131592 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
131593 </TD>
131594 </TR>
131595 <TR valign="top">
131596 <TD width=15% BGCOLOR=#C0C0C0>
131597 <B>MIO_PIN_16@0XF8000740</B>
131598 </TD>
131599 <TD width=15% BGCOLOR=#C0C0C0>
131600 <B>31:0</B>
131601 </TD>
131602 <TD width=10% BGCOLOR=#C0C0C0>
131603 <B>3fff</B>
131604 </TD>
131605 <TD width=10% BGCOLOR=#C0C0C0>
131606 <B></B>
131607 </TD>
131608 <TD width=15% BGCOLOR=#C0C0C0>
131609 <B>2802</B>
131610 </TD>
131611 <TD width=35% BGCOLOR=#C0C0C0>
131612 <B>MIO Control for Pin 16</B>
131613 </TD>
131614 </TR>
131615 </TABLE>
131616 <P>
131617 <H2><a name="MIO_PIN_17">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_17</a></H2>
131618 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
131619 <TR valign="top">
131620 <TD width=15% BGCOLOR=#FFFF00>
131621 <B>Register Name</B>
131622 </TD>
131623 <TD width=15% BGCOLOR=#FFFF00>
131624 <B>Address</B>
131625 </TD>
131626 <TD width=10% BGCOLOR=#FFFF00>
131627 <B>Width</B>
131628 </TD>
131629 <TD width=10% BGCOLOR=#FFFF00>
131630 <B>Type</B>
131631 </TD>
131632 <TD width=15% BGCOLOR=#FFFF00>
131633 <B>Reset Value</B>
131634 </TD>
131635 <TD width=35% BGCOLOR=#FFFF00>
131636 <B>Description</B>
131637 </TD>
131638 </TR>
131639 <TR valign="top">
131640 <TD width=15% BGCOLOR=#FBF5EF>
131641 <B>MIO_PIN_17</B>
131642 </TD>
131643 <TD width=15% BGCOLOR=#FBF5EF>
131644 <B>0XF8000744</B>
131645 </TD>
131646 <TD width=10% BGCOLOR=#FBF5EF>
131647 <B>32</B>
131648 </TD>
131649 <TD width=10% BGCOLOR=#FBF5EF>
131650 <B>rw</B>
131651 </TD>
131652 <TD width=15% BGCOLOR=#FBF5EF>
131653 <B>0x00000000</B>
131654 </TD>
131655 <TD width=35% BGCOLOR=#FBF5EF>
131656 <B>--</B>
131657 </TD>
131658 </TR>
131659 </TABLE>
131660 <P>
131661 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
131662 <TR valign="top">
131663 <TD width=15% BGCOLOR=#C0FFC0>
131664 <B>Field Name</B>
131665 </TD>
131666 <TD width=15% BGCOLOR=#C0FFC0>
131667 <B>Bits</B>
131668 </TD>
131669 <TD width=10% BGCOLOR=#C0FFC0>
131670 <B>Mask</B>
131671 </TD>
131672 <TD width=10% BGCOLOR=#C0FFC0>
131673 <B>Value</B>
131674 </TD>
131675 <TD width=15% BGCOLOR=#C0FFC0>
131676 <B>Shifted Value</B>
131677 </TD>
131678 <TD width=35% BGCOLOR=#C0FFC0>
131679 <B>Description</B>
131680 </TD>
131681 </TR>
131682 <TR valign="top">
131683 <TD width=15% BGCOLOR=#FBF5EF>
131684 <B>TRI_ENABLE</B>
131685 </TD>
131686 <TD width=15% BGCOLOR=#FBF5EF>
131687 <B>0:0</B>
131688 </TD>
131689 <TD width=10% BGCOLOR=#FBF5EF>
131690 <B>1</B>
131691 </TD>
131692 <TD width=10% BGCOLOR=#FBF5EF>
131693 <B>0</B>
131694 </TD>
131695 <TD width=15% BGCOLOR=#FBF5EF>
131696 <B>0</B>
131697 </TD>
131698 <TD width=35% BGCOLOR=#FBF5EF>
131699 <B>Tri-state enable, active high.</B>
131700 </TD>
131701 </TR>
131702 <TR valign="top">
131703 <TD width=15% BGCOLOR=#FBF5EF>
131704 <B>L0_SEL</B>
131705 </TD>
131706 <TD width=15% BGCOLOR=#FBF5EF>
131707 <B>1:1</B>
131708 </TD>
131709 <TD width=10% BGCOLOR=#FBF5EF>
131710 <B>2</B>
131711 </TD>
131712 <TD width=10% BGCOLOR=#FBF5EF>
131713 <B>1</B>
131714 </TD>
131715 <TD width=15% BGCOLOR=#FBF5EF>
131716 <B>2</B>
131717 </TD>
131718 <TD width=35% BGCOLOR=#FBF5EF>
131719 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Output, gem0_rgmii_txd[0]- (TX RGMII data)</B>
131720 </TD>
131721 </TR>
131722 <TR valign="top">
131723 <TD width=15% BGCOLOR=#FBF5EF>
131724 <B>L1_SEL</B>
131725 </TD>
131726 <TD width=15% BGCOLOR=#FBF5EF>
131727 <B>2:2</B>
131728 </TD>
131729 <TD width=10% BGCOLOR=#FBF5EF>
131730 <B>4</B>
131731 </TD>
131732 <TD width=10% BGCOLOR=#FBF5EF>
131733 <B>0</B>
131734 </TD>
131735 <TD width=15% BGCOLOR=#FBF5EF>
131736 <B>0</B>
131737 </TD>
131738 <TD width=35% BGCOLOR=#FBF5EF>
131739 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[5]- (Trace Port Databus)</B>
131740 </TD>
131741 </TR>
131742 <TR valign="top">
131743 <TD width=15% BGCOLOR=#FBF5EF>
131744 <B>L2_SEL</B>
131745 </TD>
131746 <TD width=15% BGCOLOR=#FBF5EF>
131747 <B>4:3</B>
131748 </TD>
131749 <TD width=10% BGCOLOR=#FBF5EF>
131750 <B>18</B>
131751 </TD>
131752 <TD width=10% BGCOLOR=#FBF5EF>
131753 <B>0</B>
131754 </TD>
131755 <TD width=15% BGCOLOR=#FBF5EF>
131756 <B>0</B>
131757 </TD>
131758 <TD width=35% BGCOLOR=#FBF5EF>
131759 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[2]- (SRAM Address) 2= nand, Input, smc_nand_data_in[9]- (NAND Data Bus) = nand, Output, smc_nand_data_out[9]- (NAND Data Bus) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
131760 </TD>
131761 </TR>
131762 <TR valign="top">
131763 <TD width=15% BGCOLOR=#FBF5EF>
131764 <B>L3_SEL</B>
131765 </TD>
131766 <TD width=15% BGCOLOR=#FBF5EF>
131767 <B>7:5</B>
131768 </TD>
131769 <TD width=10% BGCOLOR=#FBF5EF>
131770 <B>e0</B>
131771 </TD>
131772 <TD width=10% BGCOLOR=#FBF5EF>
131773 <B>0</B>
131774 </TD>
131775 <TD width=15% BGCOLOR=#FBF5EF>
131776 <B>0</B>
131777 </TD>
131778 <TD width=35% BGCOLOR=#FBF5EF>
131779 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[17]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[17]- (GPIO bank 0) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= Not Used 4= sd0, Input, sd0_cmd_in- (Command Indicator) 4= sd0, Output, sd0_cmd_out- (Command Indicator) 5= spi0, Input, spi0_mi- (MISO signal) 5= spi0, Output, spi0_so- (MISO signal) 6= ttc1, Input, ttc1_clk_in- (TTC input clock) 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
131780 </TD>
131781 </TR>
131782 <TR valign="top">
131783 <TD width=15% BGCOLOR=#FBF5EF>
131784 <B>Speed</B>
131785 </TD>
131786 <TD width=15% BGCOLOR=#FBF5EF>
131787 <B>8:8</B>
131788 </TD>
131789 <TD width=10% BGCOLOR=#FBF5EF>
131790 <B>100</B>
131791 </TD>
131792 <TD width=10% BGCOLOR=#FBF5EF>
131793 <B>0</B>
131794 </TD>
131795 <TD width=15% BGCOLOR=#FBF5EF>
131796 <B>0</B>
131797 </TD>
131798 <TD width=35% BGCOLOR=#FBF5EF>
131799 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
131800 </TD>
131801 </TR>
131802 <TR valign="top">
131803 <TD width=15% BGCOLOR=#FBF5EF>
131804 <B>IO_Type</B>
131805 </TD>
131806 <TD width=15% BGCOLOR=#FBF5EF>
131807 <B>11:9</B>
131808 </TD>
131809 <TD width=10% BGCOLOR=#FBF5EF>
131810 <B>e00</B>
131811 </TD>
131812 <TD width=10% BGCOLOR=#FBF5EF>
131813 <B>4</B>
131814 </TD>
131815 <TD width=15% BGCOLOR=#FBF5EF>
131816 <B>800</B>
131817 </TD>
131818 <TD width=35% BGCOLOR=#FBF5EF>
131819 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
131820 </TD>
131821 </TR>
131822 <TR valign="top">
131823 <TD width=15% BGCOLOR=#FBF5EF>
131824 <B>PULLUP</B>
131825 </TD>
131826 <TD width=15% BGCOLOR=#FBF5EF>
131827 <B>12:12</B>
131828 </TD>
131829 <TD width=10% BGCOLOR=#FBF5EF>
131830 <B>1000</B>
131831 </TD>
131832 <TD width=10% BGCOLOR=#FBF5EF>
131833 <B>0</B>
131834 </TD>
131835 <TD width=15% BGCOLOR=#FBF5EF>
131836 <B>0</B>
131837 </TD>
131838 <TD width=35% BGCOLOR=#FBF5EF>
131839 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
131840 </TD>
131841 </TR>
131842 <TR valign="top">
131843 <TD width=15% BGCOLOR=#FBF5EF>
131844 <B>DisableRcvr</B>
131845 </TD>
131846 <TD width=15% BGCOLOR=#FBF5EF>
131847 <B>13:13</B>
131848 </TD>
131849 <TD width=10% BGCOLOR=#FBF5EF>
131850 <B>2000</B>
131851 </TD>
131852 <TD width=10% BGCOLOR=#FBF5EF>
131853 <B>1</B>
131854 </TD>
131855 <TD width=15% BGCOLOR=#FBF5EF>
131856 <B>2000</B>
131857 </TD>
131858 <TD width=35% BGCOLOR=#FBF5EF>
131859 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
131860 </TD>
131861 </TR>
131862 <TR valign="top">
131863 <TD width=15% BGCOLOR=#C0C0C0>
131864 <B>MIO_PIN_17@0XF8000744</B>
131865 </TD>
131866 <TD width=15% BGCOLOR=#C0C0C0>
131867 <B>31:0</B>
131868 </TD>
131869 <TD width=10% BGCOLOR=#C0C0C0>
131870 <B>3fff</B>
131871 </TD>
131872 <TD width=10% BGCOLOR=#C0C0C0>
131873 <B></B>
131874 </TD>
131875 <TD width=15% BGCOLOR=#C0C0C0>
131876 <B>2802</B>
131877 </TD>
131878 <TD width=35% BGCOLOR=#C0C0C0>
131879 <B>MIO Control for Pin 17</B>
131880 </TD>
131881 </TR>
131882 </TABLE>
131883 <P>
131884 <H2><a name="MIO_PIN_18">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_18</a></H2>
131885 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
131886 <TR valign="top">
131887 <TD width=15% BGCOLOR=#FFFF00>
131888 <B>Register Name</B>
131889 </TD>
131890 <TD width=15% BGCOLOR=#FFFF00>
131891 <B>Address</B>
131892 </TD>
131893 <TD width=10% BGCOLOR=#FFFF00>
131894 <B>Width</B>
131895 </TD>
131896 <TD width=10% BGCOLOR=#FFFF00>
131897 <B>Type</B>
131898 </TD>
131899 <TD width=15% BGCOLOR=#FFFF00>
131900 <B>Reset Value</B>
131901 </TD>
131902 <TD width=35% BGCOLOR=#FFFF00>
131903 <B>Description</B>
131904 </TD>
131905 </TR>
131906 <TR valign="top">
131907 <TD width=15% BGCOLOR=#FBF5EF>
131908 <B>MIO_PIN_18</B>
131909 </TD>
131910 <TD width=15% BGCOLOR=#FBF5EF>
131911 <B>0XF8000748</B>
131912 </TD>
131913 <TD width=10% BGCOLOR=#FBF5EF>
131914 <B>32</B>
131915 </TD>
131916 <TD width=10% BGCOLOR=#FBF5EF>
131917 <B>rw</B>
131918 </TD>
131919 <TD width=15% BGCOLOR=#FBF5EF>
131920 <B>0x00000000</B>
131921 </TD>
131922 <TD width=35% BGCOLOR=#FBF5EF>
131923 <B>--</B>
131924 </TD>
131925 </TR>
131926 </TABLE>
131927 <P>
131928 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
131929 <TR valign="top">
131930 <TD width=15% BGCOLOR=#C0FFC0>
131931 <B>Field Name</B>
131932 </TD>
131933 <TD width=15% BGCOLOR=#C0FFC0>
131934 <B>Bits</B>
131935 </TD>
131936 <TD width=10% BGCOLOR=#C0FFC0>
131937 <B>Mask</B>
131938 </TD>
131939 <TD width=10% BGCOLOR=#C0FFC0>
131940 <B>Value</B>
131941 </TD>
131942 <TD width=15% BGCOLOR=#C0FFC0>
131943 <B>Shifted Value</B>
131944 </TD>
131945 <TD width=35% BGCOLOR=#C0FFC0>
131946 <B>Description</B>
131947 </TD>
131948 </TR>
131949 <TR valign="top">
131950 <TD width=15% BGCOLOR=#FBF5EF>
131951 <B>TRI_ENABLE</B>
131952 </TD>
131953 <TD width=15% BGCOLOR=#FBF5EF>
131954 <B>0:0</B>
131955 </TD>
131956 <TD width=10% BGCOLOR=#FBF5EF>
131957 <B>1</B>
131958 </TD>
131959 <TD width=10% BGCOLOR=#FBF5EF>
131960 <B>0</B>
131961 </TD>
131962 <TD width=15% BGCOLOR=#FBF5EF>
131963 <B>0</B>
131964 </TD>
131965 <TD width=35% BGCOLOR=#FBF5EF>
131966 <B>Tri-state enable, active high.</B>
131967 </TD>
131968 </TR>
131969 <TR valign="top">
131970 <TD width=15% BGCOLOR=#FBF5EF>
131971 <B>L0_SEL</B>
131972 </TD>
131973 <TD width=15% BGCOLOR=#FBF5EF>
131974 <B>1:1</B>
131975 </TD>
131976 <TD width=10% BGCOLOR=#FBF5EF>
131977 <B>2</B>
131978 </TD>
131979 <TD width=10% BGCOLOR=#FBF5EF>
131980 <B>1</B>
131981 </TD>
131982 <TD width=15% BGCOLOR=#FBF5EF>
131983 <B>2</B>
131984 </TD>
131985 <TD width=35% BGCOLOR=#FBF5EF>
131986 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Output, gem0_rgmii_txd[1]- (TX RGMII data)</B>
131987 </TD>
131988 </TR>
131989 <TR valign="top">
131990 <TD width=15% BGCOLOR=#FBF5EF>
131991 <B>L1_SEL</B>
131992 </TD>
131993 <TD width=15% BGCOLOR=#FBF5EF>
131994 <B>2:2</B>
131995 </TD>
131996 <TD width=10% BGCOLOR=#FBF5EF>
131997 <B>4</B>
131998 </TD>
131999 <TD width=10% BGCOLOR=#FBF5EF>
132000 <B>0</B>
132001 </TD>
132002 <TD width=15% BGCOLOR=#FBF5EF>
132003 <B>0</B>
132004 </TD>
132005 <TD width=35% BGCOLOR=#FBF5EF>
132006 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[6]- (Trace Port Databus)</B>
132007 </TD>
132008 </TR>
132009 <TR valign="top">
132010 <TD width=15% BGCOLOR=#FBF5EF>
132011 <B>L2_SEL</B>
132012 </TD>
132013 <TD width=15% BGCOLOR=#FBF5EF>
132014 <B>4:3</B>
132015 </TD>
132016 <TD width=10% BGCOLOR=#FBF5EF>
132017 <B>18</B>
132018 </TD>
132019 <TD width=10% BGCOLOR=#FBF5EF>
132020 <B>0</B>
132021 </TD>
132022 <TD width=15% BGCOLOR=#FBF5EF>
132023 <B>0</B>
132024 </TD>
132025 <TD width=35% BGCOLOR=#FBF5EF>
132026 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[3]- (SRAM Address) 2= nand, Input, smc_nand_data_in[10]- (NAND Data Bus) = nand, Output, smc_nand_data_out[10]- (NAND Data Bus) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
132027 </TD>
132028 </TR>
132029 <TR valign="top">
132030 <TD width=15% BGCOLOR=#FBF5EF>
132031 <B>L3_SEL</B>
132032 </TD>
132033 <TD width=15% BGCOLOR=#FBF5EF>
132034 <B>7:5</B>
132035 </TD>
132036 <TD width=10% BGCOLOR=#FBF5EF>
132037 <B>e0</B>
132038 </TD>
132039 <TD width=10% BGCOLOR=#FBF5EF>
132040 <B>0</B>
132041 </TD>
132042 <TD width=15% BGCOLOR=#FBF5EF>
132043 <B>0</B>
132044 </TD>
132045 <TD width=35% BGCOLOR=#FBF5EF>
132046 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[18]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[18]- (GPIO bank 0) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= Not Used 4= sd0, Input, sd0_data_in[0]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[0]- (4-bit Data bus) 5= spi0, Input, spi0_n_ss_in- (SPI Master Selects) 5= spi0, Output, spi0_n_ss_out[0]- (SPI Master Selects) 6= ttc0, Output, ttc0_wave_out- (TTC waveform clock) 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
132047 </TD>
132048 </TR>
132049 <TR valign="top">
132050 <TD width=15% BGCOLOR=#FBF5EF>
132051 <B>Speed</B>
132052 </TD>
132053 <TD width=15% BGCOLOR=#FBF5EF>
132054 <B>8:8</B>
132055 </TD>
132056 <TD width=10% BGCOLOR=#FBF5EF>
132057 <B>100</B>
132058 </TD>
132059 <TD width=10% BGCOLOR=#FBF5EF>
132060 <B>0</B>
132061 </TD>
132062 <TD width=15% BGCOLOR=#FBF5EF>
132063 <B>0</B>
132064 </TD>
132065 <TD width=35% BGCOLOR=#FBF5EF>
132066 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
132067 </TD>
132068 </TR>
132069 <TR valign="top">
132070 <TD width=15% BGCOLOR=#FBF5EF>
132071 <B>IO_Type</B>
132072 </TD>
132073 <TD width=15% BGCOLOR=#FBF5EF>
132074 <B>11:9</B>
132075 </TD>
132076 <TD width=10% BGCOLOR=#FBF5EF>
132077 <B>e00</B>
132078 </TD>
132079 <TD width=10% BGCOLOR=#FBF5EF>
132080 <B>4</B>
132081 </TD>
132082 <TD width=15% BGCOLOR=#FBF5EF>
132083 <B>800</B>
132084 </TD>
132085 <TD width=35% BGCOLOR=#FBF5EF>
132086 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
132087 </TD>
132088 </TR>
132089 <TR valign="top">
132090 <TD width=15% BGCOLOR=#FBF5EF>
132091 <B>PULLUP</B>
132092 </TD>
132093 <TD width=15% BGCOLOR=#FBF5EF>
132094 <B>12:12</B>
132095 </TD>
132096 <TD width=10% BGCOLOR=#FBF5EF>
132097 <B>1000</B>
132098 </TD>
132099 <TD width=10% BGCOLOR=#FBF5EF>
132100 <B>0</B>
132101 </TD>
132102 <TD width=15% BGCOLOR=#FBF5EF>
132103 <B>0</B>
132104 </TD>
132105 <TD width=35% BGCOLOR=#FBF5EF>
132106 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
132107 </TD>
132108 </TR>
132109 <TR valign="top">
132110 <TD width=15% BGCOLOR=#FBF5EF>
132111 <B>DisableRcvr</B>
132112 </TD>
132113 <TD width=15% BGCOLOR=#FBF5EF>
132114 <B>13:13</B>
132115 </TD>
132116 <TD width=10% BGCOLOR=#FBF5EF>
132117 <B>2000</B>
132118 </TD>
132119 <TD width=10% BGCOLOR=#FBF5EF>
132120 <B>1</B>
132121 </TD>
132122 <TD width=15% BGCOLOR=#FBF5EF>
132123 <B>2000</B>
132124 </TD>
132125 <TD width=35% BGCOLOR=#FBF5EF>
132126 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
132127 </TD>
132128 </TR>
132129 <TR valign="top">
132130 <TD width=15% BGCOLOR=#C0C0C0>
132131 <B>MIO_PIN_18@0XF8000748</B>
132132 </TD>
132133 <TD width=15% BGCOLOR=#C0C0C0>
132134 <B>31:0</B>
132135 </TD>
132136 <TD width=10% BGCOLOR=#C0C0C0>
132137 <B>3fff</B>
132138 </TD>
132139 <TD width=10% BGCOLOR=#C0C0C0>
132140 <B></B>
132141 </TD>
132142 <TD width=15% BGCOLOR=#C0C0C0>
132143 <B>2802</B>
132144 </TD>
132145 <TD width=35% BGCOLOR=#C0C0C0>
132146 <B>MIO Control for Pin 18</B>
132147 </TD>
132148 </TR>
132149 </TABLE>
132150 <P>
132151 <H2><a name="MIO_PIN_19">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_19</a></H2>
132152 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
132153 <TR valign="top">
132154 <TD width=15% BGCOLOR=#FFFF00>
132155 <B>Register Name</B>
132156 </TD>
132157 <TD width=15% BGCOLOR=#FFFF00>
132158 <B>Address</B>
132159 </TD>
132160 <TD width=10% BGCOLOR=#FFFF00>
132161 <B>Width</B>
132162 </TD>
132163 <TD width=10% BGCOLOR=#FFFF00>
132164 <B>Type</B>
132165 </TD>
132166 <TD width=15% BGCOLOR=#FFFF00>
132167 <B>Reset Value</B>
132168 </TD>
132169 <TD width=35% BGCOLOR=#FFFF00>
132170 <B>Description</B>
132171 </TD>
132172 </TR>
132173 <TR valign="top">
132174 <TD width=15% BGCOLOR=#FBF5EF>
132175 <B>MIO_PIN_19</B>
132176 </TD>
132177 <TD width=15% BGCOLOR=#FBF5EF>
132178 <B>0XF800074C</B>
132179 </TD>
132180 <TD width=10% BGCOLOR=#FBF5EF>
132181 <B>32</B>
132182 </TD>
132183 <TD width=10% BGCOLOR=#FBF5EF>
132184 <B>rw</B>
132185 </TD>
132186 <TD width=15% BGCOLOR=#FBF5EF>
132187 <B>0x00000000</B>
132188 </TD>
132189 <TD width=35% BGCOLOR=#FBF5EF>
132190 <B>--</B>
132191 </TD>
132192 </TR>
132193 </TABLE>
132194 <P>
132195 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
132196 <TR valign="top">
132197 <TD width=15% BGCOLOR=#C0FFC0>
132198 <B>Field Name</B>
132199 </TD>
132200 <TD width=15% BGCOLOR=#C0FFC0>
132201 <B>Bits</B>
132202 </TD>
132203 <TD width=10% BGCOLOR=#C0FFC0>
132204 <B>Mask</B>
132205 </TD>
132206 <TD width=10% BGCOLOR=#C0FFC0>
132207 <B>Value</B>
132208 </TD>
132209 <TD width=15% BGCOLOR=#C0FFC0>
132210 <B>Shifted Value</B>
132211 </TD>
132212 <TD width=35% BGCOLOR=#C0FFC0>
132213 <B>Description</B>
132214 </TD>
132215 </TR>
132216 <TR valign="top">
132217 <TD width=15% BGCOLOR=#FBF5EF>
132218 <B>TRI_ENABLE</B>
132219 </TD>
132220 <TD width=15% BGCOLOR=#FBF5EF>
132221 <B>0:0</B>
132222 </TD>
132223 <TD width=10% BGCOLOR=#FBF5EF>
132224 <B>1</B>
132225 </TD>
132226 <TD width=10% BGCOLOR=#FBF5EF>
132227 <B>0</B>
132228 </TD>
132229 <TD width=15% BGCOLOR=#FBF5EF>
132230 <B>0</B>
132231 </TD>
132232 <TD width=35% BGCOLOR=#FBF5EF>
132233 <B>Tri-state enable, active high.</B>
132234 </TD>
132235 </TR>
132236 <TR valign="top">
132237 <TD width=15% BGCOLOR=#FBF5EF>
132238 <B>L0_SEL</B>
132239 </TD>
132240 <TD width=15% BGCOLOR=#FBF5EF>
132241 <B>1:1</B>
132242 </TD>
132243 <TD width=10% BGCOLOR=#FBF5EF>
132244 <B>2</B>
132245 </TD>
132246 <TD width=10% BGCOLOR=#FBF5EF>
132247 <B>1</B>
132248 </TD>
132249 <TD width=15% BGCOLOR=#FBF5EF>
132250 <B>2</B>
132251 </TD>
132252 <TD width=35% BGCOLOR=#FBF5EF>
132253 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Output, gem0_rgmii_txd[2]- (TX RGMII data)</B>
132254 </TD>
132255 </TR>
132256 <TR valign="top">
132257 <TD width=15% BGCOLOR=#FBF5EF>
132258 <B>L1_SEL</B>
132259 </TD>
132260 <TD width=15% BGCOLOR=#FBF5EF>
132261 <B>2:2</B>
132262 </TD>
132263 <TD width=10% BGCOLOR=#FBF5EF>
132264 <B>4</B>
132265 </TD>
132266 <TD width=10% BGCOLOR=#FBF5EF>
132267 <B>0</B>
132268 </TD>
132269 <TD width=15% BGCOLOR=#FBF5EF>
132270 <B>0</B>
132271 </TD>
132272 <TD width=35% BGCOLOR=#FBF5EF>
132273 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[7]- (Trace Port Databus)</B>
132274 </TD>
132275 </TR>
132276 <TR valign="top">
132277 <TD width=15% BGCOLOR=#FBF5EF>
132278 <B>L2_SEL</B>
132279 </TD>
132280 <TD width=15% BGCOLOR=#FBF5EF>
132281 <B>4:3</B>
132282 </TD>
132283 <TD width=10% BGCOLOR=#FBF5EF>
132284 <B>18</B>
132285 </TD>
132286 <TD width=10% BGCOLOR=#FBF5EF>
132287 <B>0</B>
132288 </TD>
132289 <TD width=15% BGCOLOR=#FBF5EF>
132290 <B>0</B>
132291 </TD>
132292 <TD width=35% BGCOLOR=#FBF5EF>
132293 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[4]- (SRAM Address) 2= nand, Input, smc_nand_data_in[11]- (NAND Data Bus) = nand, Output, smc_nand_data_out[11]- (NAND Data Bus) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
132294 </TD>
132295 </TR>
132296 <TR valign="top">
132297 <TD width=15% BGCOLOR=#FBF5EF>
132298 <B>L3_SEL</B>
132299 </TD>
132300 <TD width=15% BGCOLOR=#FBF5EF>
132301 <B>7:5</B>
132302 </TD>
132303 <TD width=10% BGCOLOR=#FBF5EF>
132304 <B>e0</B>
132305 </TD>
132306 <TD width=10% BGCOLOR=#FBF5EF>
132307 <B>0</B>
132308 </TD>
132309 <TD width=15% BGCOLOR=#FBF5EF>
132310 <B>0</B>
132311 </TD>
132312 <TD width=35% BGCOLOR=#FBF5EF>
132313 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[19]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[19]- (GPIO bank 0) 1= can0, Output, can0_phy_tx- (Can TX signal) 2= i2c0, Input, i2c0_sda_input- (SDA signal) 2= i2c0, Output, i2c0_sda_out- (SDA signal) 3= Not Used 4= sd0, Input, sd0_data_in[1]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[1]- (4-bit Data bus) 5= spi0, Output, spi0_n_ss_out[1]- (SPI Master Selects) 6= ttc0, Input, ttc0_clk_in- (TTC input clock) 7= ua0, Output, ua0_txd- (UART transmitter serial output)</B>
132314 </TD>
132315 </TR>
132316 <TR valign="top">
132317 <TD width=15% BGCOLOR=#FBF5EF>
132318 <B>Speed</B>
132319 </TD>
132320 <TD width=15% BGCOLOR=#FBF5EF>
132321 <B>8:8</B>
132322 </TD>
132323 <TD width=10% BGCOLOR=#FBF5EF>
132324 <B>100</B>
132325 </TD>
132326 <TD width=10% BGCOLOR=#FBF5EF>
132327 <B>0</B>
132328 </TD>
132329 <TD width=15% BGCOLOR=#FBF5EF>
132330 <B>0</B>
132331 </TD>
132332 <TD width=35% BGCOLOR=#FBF5EF>
132333 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
132334 </TD>
132335 </TR>
132336 <TR valign="top">
132337 <TD width=15% BGCOLOR=#FBF5EF>
132338 <B>IO_Type</B>
132339 </TD>
132340 <TD width=15% BGCOLOR=#FBF5EF>
132341 <B>11:9</B>
132342 </TD>
132343 <TD width=10% BGCOLOR=#FBF5EF>
132344 <B>e00</B>
132345 </TD>
132346 <TD width=10% BGCOLOR=#FBF5EF>
132347 <B>4</B>
132348 </TD>
132349 <TD width=15% BGCOLOR=#FBF5EF>
132350 <B>800</B>
132351 </TD>
132352 <TD width=35% BGCOLOR=#FBF5EF>
132353 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
132354 </TD>
132355 </TR>
132356 <TR valign="top">
132357 <TD width=15% BGCOLOR=#FBF5EF>
132358 <B>PULLUP</B>
132359 </TD>
132360 <TD width=15% BGCOLOR=#FBF5EF>
132361 <B>12:12</B>
132362 </TD>
132363 <TD width=10% BGCOLOR=#FBF5EF>
132364 <B>1000</B>
132365 </TD>
132366 <TD width=10% BGCOLOR=#FBF5EF>
132367 <B>0</B>
132368 </TD>
132369 <TD width=15% BGCOLOR=#FBF5EF>
132370 <B>0</B>
132371 </TD>
132372 <TD width=35% BGCOLOR=#FBF5EF>
132373 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
132374 </TD>
132375 </TR>
132376 <TR valign="top">
132377 <TD width=15% BGCOLOR=#FBF5EF>
132378 <B>DisableRcvr</B>
132379 </TD>
132380 <TD width=15% BGCOLOR=#FBF5EF>
132381 <B>13:13</B>
132382 </TD>
132383 <TD width=10% BGCOLOR=#FBF5EF>
132384 <B>2000</B>
132385 </TD>
132386 <TD width=10% BGCOLOR=#FBF5EF>
132387 <B>1</B>
132388 </TD>
132389 <TD width=15% BGCOLOR=#FBF5EF>
132390 <B>2000</B>
132391 </TD>
132392 <TD width=35% BGCOLOR=#FBF5EF>
132393 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
132394 </TD>
132395 </TR>
132396 <TR valign="top">
132397 <TD width=15% BGCOLOR=#C0C0C0>
132398 <B>MIO_PIN_19@0XF800074C</B>
132399 </TD>
132400 <TD width=15% BGCOLOR=#C0C0C0>
132401 <B>31:0</B>
132402 </TD>
132403 <TD width=10% BGCOLOR=#C0C0C0>
132404 <B>3fff</B>
132405 </TD>
132406 <TD width=10% BGCOLOR=#C0C0C0>
132407 <B></B>
132408 </TD>
132409 <TD width=15% BGCOLOR=#C0C0C0>
132410 <B>2802</B>
132411 </TD>
132412 <TD width=35% BGCOLOR=#C0C0C0>
132413 <B>MIO Control for Pin 19</B>
132414 </TD>
132415 </TR>
132416 </TABLE>
132417 <P>
132418 <H2><a name="MIO_PIN_20">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_20</a></H2>
132419 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
132420 <TR valign="top">
132421 <TD width=15% BGCOLOR=#FFFF00>
132422 <B>Register Name</B>
132423 </TD>
132424 <TD width=15% BGCOLOR=#FFFF00>
132425 <B>Address</B>
132426 </TD>
132427 <TD width=10% BGCOLOR=#FFFF00>
132428 <B>Width</B>
132429 </TD>
132430 <TD width=10% BGCOLOR=#FFFF00>
132431 <B>Type</B>
132432 </TD>
132433 <TD width=15% BGCOLOR=#FFFF00>
132434 <B>Reset Value</B>
132435 </TD>
132436 <TD width=35% BGCOLOR=#FFFF00>
132437 <B>Description</B>
132438 </TD>
132439 </TR>
132440 <TR valign="top">
132441 <TD width=15% BGCOLOR=#FBF5EF>
132442 <B>MIO_PIN_20</B>
132443 </TD>
132444 <TD width=15% BGCOLOR=#FBF5EF>
132445 <B>0XF8000750</B>
132446 </TD>
132447 <TD width=10% BGCOLOR=#FBF5EF>
132448 <B>32</B>
132449 </TD>
132450 <TD width=10% BGCOLOR=#FBF5EF>
132451 <B>rw</B>
132452 </TD>
132453 <TD width=15% BGCOLOR=#FBF5EF>
132454 <B>0x00000000</B>
132455 </TD>
132456 <TD width=35% BGCOLOR=#FBF5EF>
132457 <B>--</B>
132458 </TD>
132459 </TR>
132460 </TABLE>
132461 <P>
132462 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
132463 <TR valign="top">
132464 <TD width=15% BGCOLOR=#C0FFC0>
132465 <B>Field Name</B>
132466 </TD>
132467 <TD width=15% BGCOLOR=#C0FFC0>
132468 <B>Bits</B>
132469 </TD>
132470 <TD width=10% BGCOLOR=#C0FFC0>
132471 <B>Mask</B>
132472 </TD>
132473 <TD width=10% BGCOLOR=#C0FFC0>
132474 <B>Value</B>
132475 </TD>
132476 <TD width=15% BGCOLOR=#C0FFC0>
132477 <B>Shifted Value</B>
132478 </TD>
132479 <TD width=35% BGCOLOR=#C0FFC0>
132480 <B>Description</B>
132481 </TD>
132482 </TR>
132483 <TR valign="top">
132484 <TD width=15% BGCOLOR=#FBF5EF>
132485 <B>TRI_ENABLE</B>
132486 </TD>
132487 <TD width=15% BGCOLOR=#FBF5EF>
132488 <B>0:0</B>
132489 </TD>
132490 <TD width=10% BGCOLOR=#FBF5EF>
132491 <B>1</B>
132492 </TD>
132493 <TD width=10% BGCOLOR=#FBF5EF>
132494 <B>0</B>
132495 </TD>
132496 <TD width=15% BGCOLOR=#FBF5EF>
132497 <B>0</B>
132498 </TD>
132499 <TD width=35% BGCOLOR=#FBF5EF>
132500 <B>Tri-state enable, active high.</B>
132501 </TD>
132502 </TR>
132503 <TR valign="top">
132504 <TD width=15% BGCOLOR=#FBF5EF>
132505 <B>L0_SEL</B>
132506 </TD>
132507 <TD width=15% BGCOLOR=#FBF5EF>
132508 <B>1:1</B>
132509 </TD>
132510 <TD width=10% BGCOLOR=#FBF5EF>
132511 <B>2</B>
132512 </TD>
132513 <TD width=10% BGCOLOR=#FBF5EF>
132514 <B>1</B>
132515 </TD>
132516 <TD width=15% BGCOLOR=#FBF5EF>
132517 <B>2</B>
132518 </TD>
132519 <TD width=35% BGCOLOR=#FBF5EF>
132520 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Output, gem0_rgmii_txd[3]- (TX RGMII data)</B>
132521 </TD>
132522 </TR>
132523 <TR valign="top">
132524 <TD width=15% BGCOLOR=#FBF5EF>
132525 <B>L1_SEL</B>
132526 </TD>
132527 <TD width=15% BGCOLOR=#FBF5EF>
132528 <B>2:2</B>
132529 </TD>
132530 <TD width=10% BGCOLOR=#FBF5EF>
132531 <B>4</B>
132532 </TD>
132533 <TD width=10% BGCOLOR=#FBF5EF>
132534 <B>0</B>
132535 </TD>
132536 <TD width=15% BGCOLOR=#FBF5EF>
132537 <B>0</B>
132538 </TD>
132539 <TD width=35% BGCOLOR=#FBF5EF>
132540 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= Not Used</B>
132541 </TD>
132542 </TR>
132543 <TR valign="top">
132544 <TD width=15% BGCOLOR=#FBF5EF>
132545 <B>L2_SEL</B>
132546 </TD>
132547 <TD width=15% BGCOLOR=#FBF5EF>
132548 <B>4:3</B>
132549 </TD>
132550 <TD width=10% BGCOLOR=#FBF5EF>
132551 <B>18</B>
132552 </TD>
132553 <TD width=10% BGCOLOR=#FBF5EF>
132554 <B>0</B>
132555 </TD>
132556 <TD width=15% BGCOLOR=#FBF5EF>
132557 <B>0</B>
132558 </TD>
132559 <TD width=35% BGCOLOR=#FBF5EF>
132560 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[5]- (SRAM Address) 2= nand, Input, smc_nand_data_in[12]- (NAND Data Bus) = nand, Output, smc_nand_data_out[12]- (NAND Data Bus) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
132561 </TD>
132562 </TR>
132563 <TR valign="top">
132564 <TD width=15% BGCOLOR=#FBF5EF>
132565 <B>L3_SEL</B>
132566 </TD>
132567 <TD width=15% BGCOLOR=#FBF5EF>
132568 <B>7:5</B>
132569 </TD>
132570 <TD width=10% BGCOLOR=#FBF5EF>
132571 <B>e0</B>
132572 </TD>
132573 <TD width=10% BGCOLOR=#FBF5EF>
132574 <B>0</B>
132575 </TD>
132576 <TD width=15% BGCOLOR=#FBF5EF>
132577 <B>0</B>
132578 </TD>
132579 <TD width=35% BGCOLOR=#FBF5EF>
132580 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[20]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[20]- (GPIO bank 0) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= Not Used 4= sd0, Input, sd0_data_in[2]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[2]- (4-bit Data bus) 5= spi0, Output, spi0_n_ss_out[2]- (SPI Master Selects) 6= Not Used 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
132581 </TD>
132582 </TR>
132583 <TR valign="top">
132584 <TD width=15% BGCOLOR=#FBF5EF>
132585 <B>Speed</B>
132586 </TD>
132587 <TD width=15% BGCOLOR=#FBF5EF>
132588 <B>8:8</B>
132589 </TD>
132590 <TD width=10% BGCOLOR=#FBF5EF>
132591 <B>100</B>
132592 </TD>
132593 <TD width=10% BGCOLOR=#FBF5EF>
132594 <B>0</B>
132595 </TD>
132596 <TD width=15% BGCOLOR=#FBF5EF>
132597 <B>0</B>
132598 </TD>
132599 <TD width=35% BGCOLOR=#FBF5EF>
132600 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
132601 </TD>
132602 </TR>
132603 <TR valign="top">
132604 <TD width=15% BGCOLOR=#FBF5EF>
132605 <B>IO_Type</B>
132606 </TD>
132607 <TD width=15% BGCOLOR=#FBF5EF>
132608 <B>11:9</B>
132609 </TD>
132610 <TD width=10% BGCOLOR=#FBF5EF>
132611 <B>e00</B>
132612 </TD>
132613 <TD width=10% BGCOLOR=#FBF5EF>
132614 <B>4</B>
132615 </TD>
132616 <TD width=15% BGCOLOR=#FBF5EF>
132617 <B>800</B>
132618 </TD>
132619 <TD width=35% BGCOLOR=#FBF5EF>
132620 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
132621 </TD>
132622 </TR>
132623 <TR valign="top">
132624 <TD width=15% BGCOLOR=#FBF5EF>
132625 <B>PULLUP</B>
132626 </TD>
132627 <TD width=15% BGCOLOR=#FBF5EF>
132628 <B>12:12</B>
132629 </TD>
132630 <TD width=10% BGCOLOR=#FBF5EF>
132631 <B>1000</B>
132632 </TD>
132633 <TD width=10% BGCOLOR=#FBF5EF>
132634 <B>0</B>
132635 </TD>
132636 <TD width=15% BGCOLOR=#FBF5EF>
132637 <B>0</B>
132638 </TD>
132639 <TD width=35% BGCOLOR=#FBF5EF>
132640 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
132641 </TD>
132642 </TR>
132643 <TR valign="top">
132644 <TD width=15% BGCOLOR=#FBF5EF>
132645 <B>DisableRcvr</B>
132646 </TD>
132647 <TD width=15% BGCOLOR=#FBF5EF>
132648 <B>13:13</B>
132649 </TD>
132650 <TD width=10% BGCOLOR=#FBF5EF>
132651 <B>2000</B>
132652 </TD>
132653 <TD width=10% BGCOLOR=#FBF5EF>
132654 <B>1</B>
132655 </TD>
132656 <TD width=15% BGCOLOR=#FBF5EF>
132657 <B>2000</B>
132658 </TD>
132659 <TD width=35% BGCOLOR=#FBF5EF>
132660 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
132661 </TD>
132662 </TR>
132663 <TR valign="top">
132664 <TD width=15% BGCOLOR=#C0C0C0>
132665 <B>MIO_PIN_20@0XF8000750</B>
132666 </TD>
132667 <TD width=15% BGCOLOR=#C0C0C0>
132668 <B>31:0</B>
132669 </TD>
132670 <TD width=10% BGCOLOR=#C0C0C0>
132671 <B>3fff</B>
132672 </TD>
132673 <TD width=10% BGCOLOR=#C0C0C0>
132674 <B></B>
132675 </TD>
132676 <TD width=15% BGCOLOR=#C0C0C0>
132677 <B>2802</B>
132678 </TD>
132679 <TD width=35% BGCOLOR=#C0C0C0>
132680 <B>MIO Control for Pin 20</B>
132681 </TD>
132682 </TR>
132683 </TABLE>
132684 <P>
132685 <H2><a name="MIO_PIN_21">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_21</a></H2>
132686 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
132687 <TR valign="top">
132688 <TD width=15% BGCOLOR=#FFFF00>
132689 <B>Register Name</B>
132690 </TD>
132691 <TD width=15% BGCOLOR=#FFFF00>
132692 <B>Address</B>
132693 </TD>
132694 <TD width=10% BGCOLOR=#FFFF00>
132695 <B>Width</B>
132696 </TD>
132697 <TD width=10% BGCOLOR=#FFFF00>
132698 <B>Type</B>
132699 </TD>
132700 <TD width=15% BGCOLOR=#FFFF00>
132701 <B>Reset Value</B>
132702 </TD>
132703 <TD width=35% BGCOLOR=#FFFF00>
132704 <B>Description</B>
132705 </TD>
132706 </TR>
132707 <TR valign="top">
132708 <TD width=15% BGCOLOR=#FBF5EF>
132709 <B>MIO_PIN_21</B>
132710 </TD>
132711 <TD width=15% BGCOLOR=#FBF5EF>
132712 <B>0XF8000754</B>
132713 </TD>
132714 <TD width=10% BGCOLOR=#FBF5EF>
132715 <B>32</B>
132716 </TD>
132717 <TD width=10% BGCOLOR=#FBF5EF>
132718 <B>rw</B>
132719 </TD>
132720 <TD width=15% BGCOLOR=#FBF5EF>
132721 <B>0x00000000</B>
132722 </TD>
132723 <TD width=35% BGCOLOR=#FBF5EF>
132724 <B>--</B>
132725 </TD>
132726 </TR>
132727 </TABLE>
132728 <P>
132729 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
132730 <TR valign="top">
132731 <TD width=15% BGCOLOR=#C0FFC0>
132732 <B>Field Name</B>
132733 </TD>
132734 <TD width=15% BGCOLOR=#C0FFC0>
132735 <B>Bits</B>
132736 </TD>
132737 <TD width=10% BGCOLOR=#C0FFC0>
132738 <B>Mask</B>
132739 </TD>
132740 <TD width=10% BGCOLOR=#C0FFC0>
132741 <B>Value</B>
132742 </TD>
132743 <TD width=15% BGCOLOR=#C0FFC0>
132744 <B>Shifted Value</B>
132745 </TD>
132746 <TD width=35% BGCOLOR=#C0FFC0>
132747 <B>Description</B>
132748 </TD>
132749 </TR>
132750 <TR valign="top">
132751 <TD width=15% BGCOLOR=#FBF5EF>
132752 <B>TRI_ENABLE</B>
132753 </TD>
132754 <TD width=15% BGCOLOR=#FBF5EF>
132755 <B>0:0</B>
132756 </TD>
132757 <TD width=10% BGCOLOR=#FBF5EF>
132758 <B>1</B>
132759 </TD>
132760 <TD width=10% BGCOLOR=#FBF5EF>
132761 <B>0</B>
132762 </TD>
132763 <TD width=15% BGCOLOR=#FBF5EF>
132764 <B>0</B>
132765 </TD>
132766 <TD width=35% BGCOLOR=#FBF5EF>
132767 <B>Tri-state enable, active high.</B>
132768 </TD>
132769 </TR>
132770 <TR valign="top">
132771 <TD width=15% BGCOLOR=#FBF5EF>
132772 <B>L0_SEL</B>
132773 </TD>
132774 <TD width=15% BGCOLOR=#FBF5EF>
132775 <B>1:1</B>
132776 </TD>
132777 <TD width=10% BGCOLOR=#FBF5EF>
132778 <B>2</B>
132779 </TD>
132780 <TD width=10% BGCOLOR=#FBF5EF>
132781 <B>1</B>
132782 </TD>
132783 <TD width=15% BGCOLOR=#FBF5EF>
132784 <B>2</B>
132785 </TD>
132786 <TD width=35% BGCOLOR=#FBF5EF>
132787 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Output, gem0_rgmii_tx_ctl- (TX RGMII control)</B>
132788 </TD>
132789 </TR>
132790 <TR valign="top">
132791 <TD width=15% BGCOLOR=#FBF5EF>
132792 <B>L1_SEL</B>
132793 </TD>
132794 <TD width=15% BGCOLOR=#FBF5EF>
132795 <B>2:2</B>
132796 </TD>
132797 <TD width=10% BGCOLOR=#FBF5EF>
132798 <B>4</B>
132799 </TD>
132800 <TD width=10% BGCOLOR=#FBF5EF>
132801 <B>0</B>
132802 </TD>
132803 <TD width=15% BGCOLOR=#FBF5EF>
132804 <B>0</B>
132805 </TD>
132806 <TD width=35% BGCOLOR=#FBF5EF>
132807 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= Not Used</B>
132808 </TD>
132809 </TR>
132810 <TR valign="top">
132811 <TD width=15% BGCOLOR=#FBF5EF>
132812 <B>L2_SEL</B>
132813 </TD>
132814 <TD width=15% BGCOLOR=#FBF5EF>
132815 <B>4:3</B>
132816 </TD>
132817 <TD width=10% BGCOLOR=#FBF5EF>
132818 <B>18</B>
132819 </TD>
132820 <TD width=10% BGCOLOR=#FBF5EF>
132821 <B>0</B>
132822 </TD>
132823 <TD width=15% BGCOLOR=#FBF5EF>
132824 <B>0</B>
132825 </TD>
132826 <TD width=35% BGCOLOR=#FBF5EF>
132827 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[6]- (SRAM Address) 2= nand, Input, smc_nand_data_in[13]- (NAND Data Bus) = nand, Output, smc_nand_data_out[13]- (NAND Data Bus) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
132828 </TD>
132829 </TR>
132830 <TR valign="top">
132831 <TD width=15% BGCOLOR=#FBF5EF>
132832 <B>L3_SEL</B>
132833 </TD>
132834 <TD width=15% BGCOLOR=#FBF5EF>
132835 <B>7:5</B>
132836 </TD>
132837 <TD width=10% BGCOLOR=#FBF5EF>
132838 <B>e0</B>
132839 </TD>
132840 <TD width=10% BGCOLOR=#FBF5EF>
132841 <B>0</B>
132842 </TD>
132843 <TD width=15% BGCOLOR=#FBF5EF>
132844 <B>0</B>
132845 </TD>
132846 <TD width=35% BGCOLOR=#FBF5EF>
132847 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[21]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[21]- (GPIO bank 0) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= Not Used 4= sd0, Input, sd0_data_in[3]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[3]- (4-bit Data bus) 5= spi0, Output, spi0_mo- (MOSI signal) 5= spi0, Input, spi0_si- (MOSI signal) 6= Not Used 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
132848 </TD>
132849 </TR>
132850 <TR valign="top">
132851 <TD width=15% BGCOLOR=#FBF5EF>
132852 <B>Speed</B>
132853 </TD>
132854 <TD width=15% BGCOLOR=#FBF5EF>
132855 <B>8:8</B>
132856 </TD>
132857 <TD width=10% BGCOLOR=#FBF5EF>
132858 <B>100</B>
132859 </TD>
132860 <TD width=10% BGCOLOR=#FBF5EF>
132861 <B>0</B>
132862 </TD>
132863 <TD width=15% BGCOLOR=#FBF5EF>
132864 <B>0</B>
132865 </TD>
132866 <TD width=35% BGCOLOR=#FBF5EF>
132867 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
132868 </TD>
132869 </TR>
132870 <TR valign="top">
132871 <TD width=15% BGCOLOR=#FBF5EF>
132872 <B>IO_Type</B>
132873 </TD>
132874 <TD width=15% BGCOLOR=#FBF5EF>
132875 <B>11:9</B>
132876 </TD>
132877 <TD width=10% BGCOLOR=#FBF5EF>
132878 <B>e00</B>
132879 </TD>
132880 <TD width=10% BGCOLOR=#FBF5EF>
132881 <B>4</B>
132882 </TD>
132883 <TD width=15% BGCOLOR=#FBF5EF>
132884 <B>800</B>
132885 </TD>
132886 <TD width=35% BGCOLOR=#FBF5EF>
132887 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
132888 </TD>
132889 </TR>
132890 <TR valign="top">
132891 <TD width=15% BGCOLOR=#FBF5EF>
132892 <B>PULLUP</B>
132893 </TD>
132894 <TD width=15% BGCOLOR=#FBF5EF>
132895 <B>12:12</B>
132896 </TD>
132897 <TD width=10% BGCOLOR=#FBF5EF>
132898 <B>1000</B>
132899 </TD>
132900 <TD width=10% BGCOLOR=#FBF5EF>
132901 <B>0</B>
132902 </TD>
132903 <TD width=15% BGCOLOR=#FBF5EF>
132904 <B>0</B>
132905 </TD>
132906 <TD width=35% BGCOLOR=#FBF5EF>
132907 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
132908 </TD>
132909 </TR>
132910 <TR valign="top">
132911 <TD width=15% BGCOLOR=#FBF5EF>
132912 <B>DisableRcvr</B>
132913 </TD>
132914 <TD width=15% BGCOLOR=#FBF5EF>
132915 <B>13:13</B>
132916 </TD>
132917 <TD width=10% BGCOLOR=#FBF5EF>
132918 <B>2000</B>
132919 </TD>
132920 <TD width=10% BGCOLOR=#FBF5EF>
132921 <B>1</B>
132922 </TD>
132923 <TD width=15% BGCOLOR=#FBF5EF>
132924 <B>2000</B>
132925 </TD>
132926 <TD width=35% BGCOLOR=#FBF5EF>
132927 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
132928 </TD>
132929 </TR>
132930 <TR valign="top">
132931 <TD width=15% BGCOLOR=#C0C0C0>
132932 <B>MIO_PIN_21@0XF8000754</B>
132933 </TD>
132934 <TD width=15% BGCOLOR=#C0C0C0>
132935 <B>31:0</B>
132936 </TD>
132937 <TD width=10% BGCOLOR=#C0C0C0>
132938 <B>3fff</B>
132939 </TD>
132940 <TD width=10% BGCOLOR=#C0C0C0>
132941 <B></B>
132942 </TD>
132943 <TD width=15% BGCOLOR=#C0C0C0>
132944 <B>2802</B>
132945 </TD>
132946 <TD width=35% BGCOLOR=#C0C0C0>
132947 <B>MIO Control for Pin 21</B>
132948 </TD>
132949 </TR>
132950 </TABLE>
132951 <P>
132952 <H2><a name="MIO_PIN_22">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_22</a></H2>
132953 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
132954 <TR valign="top">
132955 <TD width=15% BGCOLOR=#FFFF00>
132956 <B>Register Name</B>
132957 </TD>
132958 <TD width=15% BGCOLOR=#FFFF00>
132959 <B>Address</B>
132960 </TD>
132961 <TD width=10% BGCOLOR=#FFFF00>
132962 <B>Width</B>
132963 </TD>
132964 <TD width=10% BGCOLOR=#FFFF00>
132965 <B>Type</B>
132966 </TD>
132967 <TD width=15% BGCOLOR=#FFFF00>
132968 <B>Reset Value</B>
132969 </TD>
132970 <TD width=35% BGCOLOR=#FFFF00>
132971 <B>Description</B>
132972 </TD>
132973 </TR>
132974 <TR valign="top">
132975 <TD width=15% BGCOLOR=#FBF5EF>
132976 <B>MIO_PIN_22</B>
132977 </TD>
132978 <TD width=15% BGCOLOR=#FBF5EF>
132979 <B>0XF8000758</B>
132980 </TD>
132981 <TD width=10% BGCOLOR=#FBF5EF>
132982 <B>32</B>
132983 </TD>
132984 <TD width=10% BGCOLOR=#FBF5EF>
132985 <B>rw</B>
132986 </TD>
132987 <TD width=15% BGCOLOR=#FBF5EF>
132988 <B>0x00000000</B>
132989 </TD>
132990 <TD width=35% BGCOLOR=#FBF5EF>
132991 <B>--</B>
132992 </TD>
132993 </TR>
132994 </TABLE>
132995 <P>
132996 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
132997 <TR valign="top">
132998 <TD width=15% BGCOLOR=#C0FFC0>
132999 <B>Field Name</B>
133000 </TD>
133001 <TD width=15% BGCOLOR=#C0FFC0>
133002 <B>Bits</B>
133003 </TD>
133004 <TD width=10% BGCOLOR=#C0FFC0>
133005 <B>Mask</B>
133006 </TD>
133007 <TD width=10% BGCOLOR=#C0FFC0>
133008 <B>Value</B>
133009 </TD>
133010 <TD width=15% BGCOLOR=#C0FFC0>
133011 <B>Shifted Value</B>
133012 </TD>
133013 <TD width=35% BGCOLOR=#C0FFC0>
133014 <B>Description</B>
133015 </TD>
133016 </TR>
133017 <TR valign="top">
133018 <TD width=15% BGCOLOR=#FBF5EF>
133019 <B>TRI_ENABLE</B>
133020 </TD>
133021 <TD width=15% BGCOLOR=#FBF5EF>
133022 <B>0:0</B>
133023 </TD>
133024 <TD width=10% BGCOLOR=#FBF5EF>
133025 <B>1</B>
133026 </TD>
133027 <TD width=10% BGCOLOR=#FBF5EF>
133028 <B>1</B>
133029 </TD>
133030 <TD width=15% BGCOLOR=#FBF5EF>
133031 <B>1</B>
133032 </TD>
133033 <TD width=35% BGCOLOR=#FBF5EF>
133034 <B>Tri-state enable, active high.</B>
133035 </TD>
133036 </TR>
133037 <TR valign="top">
133038 <TD width=15% BGCOLOR=#FBF5EF>
133039 <B>L0_SEL</B>
133040 </TD>
133041 <TD width=15% BGCOLOR=#FBF5EF>
133042 <B>1:1</B>
133043 </TD>
133044 <TD width=10% BGCOLOR=#FBF5EF>
133045 <B>2</B>
133046 </TD>
133047 <TD width=10% BGCOLOR=#FBF5EF>
133048 <B>1</B>
133049 </TD>
133050 <TD width=15% BGCOLOR=#FBF5EF>
133051 <B>2</B>
133052 </TD>
133053 <TD width=35% BGCOLOR=#FBF5EF>
133054 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Input, gem0_rgmii_rx_clk- (RX RGMII clock)</B>
133055 </TD>
133056 </TR>
133057 <TR valign="top">
133058 <TD width=15% BGCOLOR=#FBF5EF>
133059 <B>L1_SEL</B>
133060 </TD>
133061 <TD width=15% BGCOLOR=#FBF5EF>
133062 <B>2:2</B>
133063 </TD>
133064 <TD width=10% BGCOLOR=#FBF5EF>
133065 <B>4</B>
133066 </TD>
133067 <TD width=10% BGCOLOR=#FBF5EF>
133068 <B>0</B>
133069 </TD>
133070 <TD width=15% BGCOLOR=#FBF5EF>
133071 <B>0</B>
133072 </TD>
133073 <TD width=35% BGCOLOR=#FBF5EF>
133074 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[2]- (Trace Port Databus)</B>
133075 </TD>
133076 </TR>
133077 <TR valign="top">
133078 <TD width=15% BGCOLOR=#FBF5EF>
133079 <B>L2_SEL</B>
133080 </TD>
133081 <TD width=15% BGCOLOR=#FBF5EF>
133082 <B>4:3</B>
133083 </TD>
133084 <TD width=10% BGCOLOR=#FBF5EF>
133085 <B>18</B>
133086 </TD>
133087 <TD width=10% BGCOLOR=#FBF5EF>
133088 <B>0</B>
133089 </TD>
133090 <TD width=15% BGCOLOR=#FBF5EF>
133091 <B>0</B>
133092 </TD>
133093 <TD width=35% BGCOLOR=#FBF5EF>
133094 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[7]- (SRAM Address) 2= nand, Input, smc_nand_data_in[14]- (NAND Data Bus) = nand, Output, smc_nand_data_out[14]- (NAND Data Bus) 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
133095 </TD>
133096 </TR>
133097 <TR valign="top">
133098 <TD width=15% BGCOLOR=#FBF5EF>
133099 <B>L3_SEL</B>
133100 </TD>
133101 <TD width=15% BGCOLOR=#FBF5EF>
133102 <B>7:5</B>
133103 </TD>
133104 <TD width=10% BGCOLOR=#FBF5EF>
133105 <B>e0</B>
133106 </TD>
133107 <TD width=10% BGCOLOR=#FBF5EF>
133108 <B>0</B>
133109 </TD>
133110 <TD width=15% BGCOLOR=#FBF5EF>
133111 <B>0</B>
133112 </TD>
133113 <TD width=35% BGCOLOR=#FBF5EF>
133114 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[22]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[22]- (GPIO bank 0) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= Not Used 4= sd1, Input, sd1_data_in[0]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[0]- (4-bit Data bus) 5= spi1, Output, spi1_mo- (MOSI signal) 5= spi1, Input, spi1_si- (MOSI signal) 6= Not Used 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
133115 </TD>
133116 </TR>
133117 <TR valign="top">
133118 <TD width=15% BGCOLOR=#FBF5EF>
133119 <B>Speed</B>
133120 </TD>
133121 <TD width=15% BGCOLOR=#FBF5EF>
133122 <B>8:8</B>
133123 </TD>
133124 <TD width=10% BGCOLOR=#FBF5EF>
133125 <B>100</B>
133126 </TD>
133127 <TD width=10% BGCOLOR=#FBF5EF>
133128 <B>0</B>
133129 </TD>
133130 <TD width=15% BGCOLOR=#FBF5EF>
133131 <B>0</B>
133132 </TD>
133133 <TD width=35% BGCOLOR=#FBF5EF>
133134 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
133135 </TD>
133136 </TR>
133137 <TR valign="top">
133138 <TD width=15% BGCOLOR=#FBF5EF>
133139 <B>IO_Type</B>
133140 </TD>
133141 <TD width=15% BGCOLOR=#FBF5EF>
133142 <B>11:9</B>
133143 </TD>
133144 <TD width=10% BGCOLOR=#FBF5EF>
133145 <B>e00</B>
133146 </TD>
133147 <TD width=10% BGCOLOR=#FBF5EF>
133148 <B>4</B>
133149 </TD>
133150 <TD width=15% BGCOLOR=#FBF5EF>
133151 <B>800</B>
133152 </TD>
133153 <TD width=35% BGCOLOR=#FBF5EF>
133154 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
133155 </TD>
133156 </TR>
133157 <TR valign="top">
133158 <TD width=15% BGCOLOR=#FBF5EF>
133159 <B>PULLUP</B>
133160 </TD>
133161 <TD width=15% BGCOLOR=#FBF5EF>
133162 <B>12:12</B>
133163 </TD>
133164 <TD width=10% BGCOLOR=#FBF5EF>
133165 <B>1000</B>
133166 </TD>
133167 <TD width=10% BGCOLOR=#FBF5EF>
133168 <B>0</B>
133169 </TD>
133170 <TD width=15% BGCOLOR=#FBF5EF>
133171 <B>0</B>
133172 </TD>
133173 <TD width=35% BGCOLOR=#FBF5EF>
133174 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
133175 </TD>
133176 </TR>
133177 <TR valign="top">
133178 <TD width=15% BGCOLOR=#FBF5EF>
133179 <B>DisableRcvr</B>
133180 </TD>
133181 <TD width=15% BGCOLOR=#FBF5EF>
133182 <B>13:13</B>
133183 </TD>
133184 <TD width=10% BGCOLOR=#FBF5EF>
133185 <B>2000</B>
133186 </TD>
133187 <TD width=10% BGCOLOR=#FBF5EF>
133188 <B>0</B>
133189 </TD>
133190 <TD width=15% BGCOLOR=#FBF5EF>
133191 <B>0</B>
133192 </TD>
133193 <TD width=35% BGCOLOR=#FBF5EF>
133194 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
133195 </TD>
133196 </TR>
133197 <TR valign="top">
133198 <TD width=15% BGCOLOR=#C0C0C0>
133199 <B>MIO_PIN_22@0XF8000758</B>
133200 </TD>
133201 <TD width=15% BGCOLOR=#C0C0C0>
133202 <B>31:0</B>
133203 </TD>
133204 <TD width=10% BGCOLOR=#C0C0C0>
133205 <B>3fff</B>
133206 </TD>
133207 <TD width=10% BGCOLOR=#C0C0C0>
133208 <B></B>
133209 </TD>
133210 <TD width=15% BGCOLOR=#C0C0C0>
133211 <B>803</B>
133212 </TD>
133213 <TD width=35% BGCOLOR=#C0C0C0>
133214 <B>MIO Control for Pin 22</B>
133215 </TD>
133216 </TR>
133217 </TABLE>
133218 <P>
133219 <H2><a name="MIO_PIN_23">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_23</a></H2>
133220 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
133221 <TR valign="top">
133222 <TD width=15% BGCOLOR=#FFFF00>
133223 <B>Register Name</B>
133224 </TD>
133225 <TD width=15% BGCOLOR=#FFFF00>
133226 <B>Address</B>
133227 </TD>
133228 <TD width=10% BGCOLOR=#FFFF00>
133229 <B>Width</B>
133230 </TD>
133231 <TD width=10% BGCOLOR=#FFFF00>
133232 <B>Type</B>
133233 </TD>
133234 <TD width=15% BGCOLOR=#FFFF00>
133235 <B>Reset Value</B>
133236 </TD>
133237 <TD width=35% BGCOLOR=#FFFF00>
133238 <B>Description</B>
133239 </TD>
133240 </TR>
133241 <TR valign="top">
133242 <TD width=15% BGCOLOR=#FBF5EF>
133243 <B>MIO_PIN_23</B>
133244 </TD>
133245 <TD width=15% BGCOLOR=#FBF5EF>
133246 <B>0XF800075C</B>
133247 </TD>
133248 <TD width=10% BGCOLOR=#FBF5EF>
133249 <B>32</B>
133250 </TD>
133251 <TD width=10% BGCOLOR=#FBF5EF>
133252 <B>rw</B>
133253 </TD>
133254 <TD width=15% BGCOLOR=#FBF5EF>
133255 <B>0x00000000</B>
133256 </TD>
133257 <TD width=35% BGCOLOR=#FBF5EF>
133258 <B>--</B>
133259 </TD>
133260 </TR>
133261 </TABLE>
133262 <P>
133263 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
133264 <TR valign="top">
133265 <TD width=15% BGCOLOR=#C0FFC0>
133266 <B>Field Name</B>
133267 </TD>
133268 <TD width=15% BGCOLOR=#C0FFC0>
133269 <B>Bits</B>
133270 </TD>
133271 <TD width=10% BGCOLOR=#C0FFC0>
133272 <B>Mask</B>
133273 </TD>
133274 <TD width=10% BGCOLOR=#C0FFC0>
133275 <B>Value</B>
133276 </TD>
133277 <TD width=15% BGCOLOR=#C0FFC0>
133278 <B>Shifted Value</B>
133279 </TD>
133280 <TD width=35% BGCOLOR=#C0FFC0>
133281 <B>Description</B>
133282 </TD>
133283 </TR>
133284 <TR valign="top">
133285 <TD width=15% BGCOLOR=#FBF5EF>
133286 <B>TRI_ENABLE</B>
133287 </TD>
133288 <TD width=15% BGCOLOR=#FBF5EF>
133289 <B>0:0</B>
133290 </TD>
133291 <TD width=10% BGCOLOR=#FBF5EF>
133292 <B>1</B>
133293 </TD>
133294 <TD width=10% BGCOLOR=#FBF5EF>
133295 <B>1</B>
133296 </TD>
133297 <TD width=15% BGCOLOR=#FBF5EF>
133298 <B>1</B>
133299 </TD>
133300 <TD width=35% BGCOLOR=#FBF5EF>
133301 <B>Tri-state enable, active high.</B>
133302 </TD>
133303 </TR>
133304 <TR valign="top">
133305 <TD width=15% BGCOLOR=#FBF5EF>
133306 <B>L0_SEL</B>
133307 </TD>
133308 <TD width=15% BGCOLOR=#FBF5EF>
133309 <B>1:1</B>
133310 </TD>
133311 <TD width=10% BGCOLOR=#FBF5EF>
133312 <B>2</B>
133313 </TD>
133314 <TD width=10% BGCOLOR=#FBF5EF>
133315 <B>1</B>
133316 </TD>
133317 <TD width=15% BGCOLOR=#FBF5EF>
133318 <B>2</B>
133319 </TD>
133320 <TD width=35% BGCOLOR=#FBF5EF>
133321 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Input, gem0_rgmii_rxd[0]- (RX RGMII data)</B>
133322 </TD>
133323 </TR>
133324 <TR valign="top">
133325 <TD width=15% BGCOLOR=#FBF5EF>
133326 <B>L1_SEL</B>
133327 </TD>
133328 <TD width=15% BGCOLOR=#FBF5EF>
133329 <B>2:2</B>
133330 </TD>
133331 <TD width=10% BGCOLOR=#FBF5EF>
133332 <B>4</B>
133333 </TD>
133334 <TD width=10% BGCOLOR=#FBF5EF>
133335 <B>0</B>
133336 </TD>
133337 <TD width=15% BGCOLOR=#FBF5EF>
133338 <B>0</B>
133339 </TD>
133340 <TD width=35% BGCOLOR=#FBF5EF>
133341 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[3]- (Trace Port Databus)</B>
133342 </TD>
133343 </TR>
133344 <TR valign="top">
133345 <TD width=15% BGCOLOR=#FBF5EF>
133346 <B>L2_SEL</B>
133347 </TD>
133348 <TD width=15% BGCOLOR=#FBF5EF>
133349 <B>4:3</B>
133350 </TD>
133351 <TD width=10% BGCOLOR=#FBF5EF>
133352 <B>18</B>
133353 </TD>
133354 <TD width=10% BGCOLOR=#FBF5EF>
133355 <B>0</B>
133356 </TD>
133357 <TD width=15% BGCOLOR=#FBF5EF>
133358 <B>0</B>
133359 </TD>
133360 <TD width=35% BGCOLOR=#FBF5EF>
133361 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[8]- (SRAM Address) 2= nand, Input, smc_nand_data_in[15]- (NAND Data Bus) = nand, Output, smc_nand_data_out[15]- (NAND Data Bus) 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
133362 </TD>
133363 </TR>
133364 <TR valign="top">
133365 <TD width=15% BGCOLOR=#FBF5EF>
133366 <B>L3_SEL</B>
133367 </TD>
133368 <TD width=15% BGCOLOR=#FBF5EF>
133369 <B>7:5</B>
133370 </TD>
133371 <TD width=10% BGCOLOR=#FBF5EF>
133372 <B>e0</B>
133373 </TD>
133374 <TD width=10% BGCOLOR=#FBF5EF>
133375 <B>0</B>
133376 </TD>
133377 <TD width=15% BGCOLOR=#FBF5EF>
133378 <B>0</B>
133379 </TD>
133380 <TD width=35% BGCOLOR=#FBF5EF>
133381 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[23]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[23]- (GPIO bank 0) 1= can0, Output, can0_phy_tx- (Can TX signal) 2= i2c0, Input, i2c0_sda_input- (SDA signal) 2= i2c0, Output, i2c0_sda_out- (SDA signal) 3= Not Used 4= sd1, Input, sd1_cmd_in- (Command Indicator) 4= sd1, Output, sd1_cmd_out- (Command Indicator) 5= spi1, Input, spi1_mi- (MISO signal) 5= spi1, Output, spi1_so- (MISO signal) 6= Not Used 7= ua0, Output, ua0_txd- (UART transmitter serial output)</B>
133382 </TD>
133383 </TR>
133384 <TR valign="top">
133385 <TD width=15% BGCOLOR=#FBF5EF>
133386 <B>Speed</B>
133387 </TD>
133388 <TD width=15% BGCOLOR=#FBF5EF>
133389 <B>8:8</B>
133390 </TD>
133391 <TD width=10% BGCOLOR=#FBF5EF>
133392 <B>100</B>
133393 </TD>
133394 <TD width=10% BGCOLOR=#FBF5EF>
133395 <B>0</B>
133396 </TD>
133397 <TD width=15% BGCOLOR=#FBF5EF>
133398 <B>0</B>
133399 </TD>
133400 <TD width=35% BGCOLOR=#FBF5EF>
133401 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
133402 </TD>
133403 </TR>
133404 <TR valign="top">
133405 <TD width=15% BGCOLOR=#FBF5EF>
133406 <B>IO_Type</B>
133407 </TD>
133408 <TD width=15% BGCOLOR=#FBF5EF>
133409 <B>11:9</B>
133410 </TD>
133411 <TD width=10% BGCOLOR=#FBF5EF>
133412 <B>e00</B>
133413 </TD>
133414 <TD width=10% BGCOLOR=#FBF5EF>
133415 <B>4</B>
133416 </TD>
133417 <TD width=15% BGCOLOR=#FBF5EF>
133418 <B>800</B>
133419 </TD>
133420 <TD width=35% BGCOLOR=#FBF5EF>
133421 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
133422 </TD>
133423 </TR>
133424 <TR valign="top">
133425 <TD width=15% BGCOLOR=#FBF5EF>
133426 <B>PULLUP</B>
133427 </TD>
133428 <TD width=15% BGCOLOR=#FBF5EF>
133429 <B>12:12</B>
133430 </TD>
133431 <TD width=10% BGCOLOR=#FBF5EF>
133432 <B>1000</B>
133433 </TD>
133434 <TD width=10% BGCOLOR=#FBF5EF>
133435 <B>0</B>
133436 </TD>
133437 <TD width=15% BGCOLOR=#FBF5EF>
133438 <B>0</B>
133439 </TD>
133440 <TD width=35% BGCOLOR=#FBF5EF>
133441 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
133442 </TD>
133443 </TR>
133444 <TR valign="top">
133445 <TD width=15% BGCOLOR=#FBF5EF>
133446 <B>DisableRcvr</B>
133447 </TD>
133448 <TD width=15% BGCOLOR=#FBF5EF>
133449 <B>13:13</B>
133450 </TD>
133451 <TD width=10% BGCOLOR=#FBF5EF>
133452 <B>2000</B>
133453 </TD>
133454 <TD width=10% BGCOLOR=#FBF5EF>
133455 <B>0</B>
133456 </TD>
133457 <TD width=15% BGCOLOR=#FBF5EF>
133458 <B>0</B>
133459 </TD>
133460 <TD width=35% BGCOLOR=#FBF5EF>
133461 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
133462 </TD>
133463 </TR>
133464 <TR valign="top">
133465 <TD width=15% BGCOLOR=#C0C0C0>
133466 <B>MIO_PIN_23@0XF800075C</B>
133467 </TD>
133468 <TD width=15% BGCOLOR=#C0C0C0>
133469 <B>31:0</B>
133470 </TD>
133471 <TD width=10% BGCOLOR=#C0C0C0>
133472 <B>3fff</B>
133473 </TD>
133474 <TD width=10% BGCOLOR=#C0C0C0>
133475 <B></B>
133476 </TD>
133477 <TD width=15% BGCOLOR=#C0C0C0>
133478 <B>803</B>
133479 </TD>
133480 <TD width=35% BGCOLOR=#C0C0C0>
133481 <B>MIO Control for Pin 23</B>
133482 </TD>
133483 </TR>
133484 </TABLE>
133485 <P>
133486 <H2><a name="MIO_PIN_24">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_24</a></H2>
133487 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
133488 <TR valign="top">
133489 <TD width=15% BGCOLOR=#FFFF00>
133490 <B>Register Name</B>
133491 </TD>
133492 <TD width=15% BGCOLOR=#FFFF00>
133493 <B>Address</B>
133494 </TD>
133495 <TD width=10% BGCOLOR=#FFFF00>
133496 <B>Width</B>
133497 </TD>
133498 <TD width=10% BGCOLOR=#FFFF00>
133499 <B>Type</B>
133500 </TD>
133501 <TD width=15% BGCOLOR=#FFFF00>
133502 <B>Reset Value</B>
133503 </TD>
133504 <TD width=35% BGCOLOR=#FFFF00>
133505 <B>Description</B>
133506 </TD>
133507 </TR>
133508 <TR valign="top">
133509 <TD width=15% BGCOLOR=#FBF5EF>
133510 <B>MIO_PIN_24</B>
133511 </TD>
133512 <TD width=15% BGCOLOR=#FBF5EF>
133513 <B>0XF8000760</B>
133514 </TD>
133515 <TD width=10% BGCOLOR=#FBF5EF>
133516 <B>32</B>
133517 </TD>
133518 <TD width=10% BGCOLOR=#FBF5EF>
133519 <B>rw</B>
133520 </TD>
133521 <TD width=15% BGCOLOR=#FBF5EF>
133522 <B>0x00000000</B>
133523 </TD>
133524 <TD width=35% BGCOLOR=#FBF5EF>
133525 <B>--</B>
133526 </TD>
133527 </TR>
133528 </TABLE>
133529 <P>
133530 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
133531 <TR valign="top">
133532 <TD width=15% BGCOLOR=#C0FFC0>
133533 <B>Field Name</B>
133534 </TD>
133535 <TD width=15% BGCOLOR=#C0FFC0>
133536 <B>Bits</B>
133537 </TD>
133538 <TD width=10% BGCOLOR=#C0FFC0>
133539 <B>Mask</B>
133540 </TD>
133541 <TD width=10% BGCOLOR=#C0FFC0>
133542 <B>Value</B>
133543 </TD>
133544 <TD width=15% BGCOLOR=#C0FFC0>
133545 <B>Shifted Value</B>
133546 </TD>
133547 <TD width=35% BGCOLOR=#C0FFC0>
133548 <B>Description</B>
133549 </TD>
133550 </TR>
133551 <TR valign="top">
133552 <TD width=15% BGCOLOR=#FBF5EF>
133553 <B>TRI_ENABLE</B>
133554 </TD>
133555 <TD width=15% BGCOLOR=#FBF5EF>
133556 <B>0:0</B>
133557 </TD>
133558 <TD width=10% BGCOLOR=#FBF5EF>
133559 <B>1</B>
133560 </TD>
133561 <TD width=10% BGCOLOR=#FBF5EF>
133562 <B>1</B>
133563 </TD>
133564 <TD width=15% BGCOLOR=#FBF5EF>
133565 <B>1</B>
133566 </TD>
133567 <TD width=35% BGCOLOR=#FBF5EF>
133568 <B>Tri-state enable, active high.</B>
133569 </TD>
133570 </TR>
133571 <TR valign="top">
133572 <TD width=15% BGCOLOR=#FBF5EF>
133573 <B>L0_SEL</B>
133574 </TD>
133575 <TD width=15% BGCOLOR=#FBF5EF>
133576 <B>1:1</B>
133577 </TD>
133578 <TD width=10% BGCOLOR=#FBF5EF>
133579 <B>2</B>
133580 </TD>
133581 <TD width=10% BGCOLOR=#FBF5EF>
133582 <B>1</B>
133583 </TD>
133584 <TD width=15% BGCOLOR=#FBF5EF>
133585 <B>2</B>
133586 </TD>
133587 <TD width=35% BGCOLOR=#FBF5EF>
133588 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Input, gem0_rgmii_rxd[1]- (RX RGMII data)</B>
133589 </TD>
133590 </TR>
133591 <TR valign="top">
133592 <TD width=15% BGCOLOR=#FBF5EF>
133593 <B>L1_SEL</B>
133594 </TD>
133595 <TD width=15% BGCOLOR=#FBF5EF>
133596 <B>2:2</B>
133597 </TD>
133598 <TD width=10% BGCOLOR=#FBF5EF>
133599 <B>4</B>
133600 </TD>
133601 <TD width=10% BGCOLOR=#FBF5EF>
133602 <B>0</B>
133603 </TD>
133604 <TD width=15% BGCOLOR=#FBF5EF>
133605 <B>0</B>
133606 </TD>
133607 <TD width=35% BGCOLOR=#FBF5EF>
133608 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_ctl, Output, traceclk- (Trace Port Clock)</B>
133609 </TD>
133610 </TR>
133611 <TR valign="top">
133612 <TD width=15% BGCOLOR=#FBF5EF>
133613 <B>L2_SEL</B>
133614 </TD>
133615 <TD width=15% BGCOLOR=#FBF5EF>
133616 <B>4:3</B>
133617 </TD>
133618 <TD width=10% BGCOLOR=#FBF5EF>
133619 <B>18</B>
133620 </TD>
133621 <TD width=10% BGCOLOR=#FBF5EF>
133622 <B>0</B>
133623 </TD>
133624 <TD width=15% BGCOLOR=#FBF5EF>
133625 <B>0</B>
133626 </TD>
133627 <TD width=35% BGCOLOR=#FBF5EF>
133628 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[9]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
133629 </TD>
133630 </TR>
133631 <TR valign="top">
133632 <TD width=15% BGCOLOR=#FBF5EF>
133633 <B>L3_SEL</B>
133634 </TD>
133635 <TD width=15% BGCOLOR=#FBF5EF>
133636 <B>7:5</B>
133637 </TD>
133638 <TD width=10% BGCOLOR=#FBF5EF>
133639 <B>e0</B>
133640 </TD>
133641 <TD width=10% BGCOLOR=#FBF5EF>
133642 <B>0</B>
133643 </TD>
133644 <TD width=15% BGCOLOR=#FBF5EF>
133645 <B>0</B>
133646 </TD>
133647 <TD width=35% BGCOLOR=#FBF5EF>
133648 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[24]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[24]- (GPIO bank 0) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= Not Used 4= sd1, Input, sd1_clk_in- (SDSDIO clock) 4= sd1, Output, sd1_clk_out- (SDSDIO clock) 5= spi1, Input, spi1_sclk_in- (SPI Clock) 5= spi1, Output, spi1_sclk_out- (SPI Clock) 6= Not Used 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
133649 </TD>
133650 </TR>
133651 <TR valign="top">
133652 <TD width=15% BGCOLOR=#FBF5EF>
133653 <B>Speed</B>
133654 </TD>
133655 <TD width=15% BGCOLOR=#FBF5EF>
133656 <B>8:8</B>
133657 </TD>
133658 <TD width=10% BGCOLOR=#FBF5EF>
133659 <B>100</B>
133660 </TD>
133661 <TD width=10% BGCOLOR=#FBF5EF>
133662 <B>0</B>
133663 </TD>
133664 <TD width=15% BGCOLOR=#FBF5EF>
133665 <B>0</B>
133666 </TD>
133667 <TD width=35% BGCOLOR=#FBF5EF>
133668 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
133669 </TD>
133670 </TR>
133671 <TR valign="top">
133672 <TD width=15% BGCOLOR=#FBF5EF>
133673 <B>IO_Type</B>
133674 </TD>
133675 <TD width=15% BGCOLOR=#FBF5EF>
133676 <B>11:9</B>
133677 </TD>
133678 <TD width=10% BGCOLOR=#FBF5EF>
133679 <B>e00</B>
133680 </TD>
133681 <TD width=10% BGCOLOR=#FBF5EF>
133682 <B>4</B>
133683 </TD>
133684 <TD width=15% BGCOLOR=#FBF5EF>
133685 <B>800</B>
133686 </TD>
133687 <TD width=35% BGCOLOR=#FBF5EF>
133688 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
133689 </TD>
133690 </TR>
133691 <TR valign="top">
133692 <TD width=15% BGCOLOR=#FBF5EF>
133693 <B>PULLUP</B>
133694 </TD>
133695 <TD width=15% BGCOLOR=#FBF5EF>
133696 <B>12:12</B>
133697 </TD>
133698 <TD width=10% BGCOLOR=#FBF5EF>
133699 <B>1000</B>
133700 </TD>
133701 <TD width=10% BGCOLOR=#FBF5EF>
133702 <B>0</B>
133703 </TD>
133704 <TD width=15% BGCOLOR=#FBF5EF>
133705 <B>0</B>
133706 </TD>
133707 <TD width=35% BGCOLOR=#FBF5EF>
133708 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
133709 </TD>
133710 </TR>
133711 <TR valign="top">
133712 <TD width=15% BGCOLOR=#FBF5EF>
133713 <B>DisableRcvr</B>
133714 </TD>
133715 <TD width=15% BGCOLOR=#FBF5EF>
133716 <B>13:13</B>
133717 </TD>
133718 <TD width=10% BGCOLOR=#FBF5EF>
133719 <B>2000</B>
133720 </TD>
133721 <TD width=10% BGCOLOR=#FBF5EF>
133722 <B>0</B>
133723 </TD>
133724 <TD width=15% BGCOLOR=#FBF5EF>
133725 <B>0</B>
133726 </TD>
133727 <TD width=35% BGCOLOR=#FBF5EF>
133728 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
133729 </TD>
133730 </TR>
133731 <TR valign="top">
133732 <TD width=15% BGCOLOR=#C0C0C0>
133733 <B>MIO_PIN_24@0XF8000760</B>
133734 </TD>
133735 <TD width=15% BGCOLOR=#C0C0C0>
133736 <B>31:0</B>
133737 </TD>
133738 <TD width=10% BGCOLOR=#C0C0C0>
133739 <B>3fff</B>
133740 </TD>
133741 <TD width=10% BGCOLOR=#C0C0C0>
133742 <B></B>
133743 </TD>
133744 <TD width=15% BGCOLOR=#C0C0C0>
133745 <B>803</B>
133746 </TD>
133747 <TD width=35% BGCOLOR=#C0C0C0>
133748 <B>MIO Control for Pin 24</B>
133749 </TD>
133750 </TR>
133751 </TABLE>
133752 <P>
133753 <H2><a name="MIO_PIN_25">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_25</a></H2>
133754 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
133755 <TR valign="top">
133756 <TD width=15% BGCOLOR=#FFFF00>
133757 <B>Register Name</B>
133758 </TD>
133759 <TD width=15% BGCOLOR=#FFFF00>
133760 <B>Address</B>
133761 </TD>
133762 <TD width=10% BGCOLOR=#FFFF00>
133763 <B>Width</B>
133764 </TD>
133765 <TD width=10% BGCOLOR=#FFFF00>
133766 <B>Type</B>
133767 </TD>
133768 <TD width=15% BGCOLOR=#FFFF00>
133769 <B>Reset Value</B>
133770 </TD>
133771 <TD width=35% BGCOLOR=#FFFF00>
133772 <B>Description</B>
133773 </TD>
133774 </TR>
133775 <TR valign="top">
133776 <TD width=15% BGCOLOR=#FBF5EF>
133777 <B>MIO_PIN_25</B>
133778 </TD>
133779 <TD width=15% BGCOLOR=#FBF5EF>
133780 <B>0XF8000764</B>
133781 </TD>
133782 <TD width=10% BGCOLOR=#FBF5EF>
133783 <B>32</B>
133784 </TD>
133785 <TD width=10% BGCOLOR=#FBF5EF>
133786 <B>rw</B>
133787 </TD>
133788 <TD width=15% BGCOLOR=#FBF5EF>
133789 <B>0x00000000</B>
133790 </TD>
133791 <TD width=35% BGCOLOR=#FBF5EF>
133792 <B>--</B>
133793 </TD>
133794 </TR>
133795 </TABLE>
133796 <P>
133797 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
133798 <TR valign="top">
133799 <TD width=15% BGCOLOR=#C0FFC0>
133800 <B>Field Name</B>
133801 </TD>
133802 <TD width=15% BGCOLOR=#C0FFC0>
133803 <B>Bits</B>
133804 </TD>
133805 <TD width=10% BGCOLOR=#C0FFC0>
133806 <B>Mask</B>
133807 </TD>
133808 <TD width=10% BGCOLOR=#C0FFC0>
133809 <B>Value</B>
133810 </TD>
133811 <TD width=15% BGCOLOR=#C0FFC0>
133812 <B>Shifted Value</B>
133813 </TD>
133814 <TD width=35% BGCOLOR=#C0FFC0>
133815 <B>Description</B>
133816 </TD>
133817 </TR>
133818 <TR valign="top">
133819 <TD width=15% BGCOLOR=#FBF5EF>
133820 <B>TRI_ENABLE</B>
133821 </TD>
133822 <TD width=15% BGCOLOR=#FBF5EF>
133823 <B>0:0</B>
133824 </TD>
133825 <TD width=10% BGCOLOR=#FBF5EF>
133826 <B>1</B>
133827 </TD>
133828 <TD width=10% BGCOLOR=#FBF5EF>
133829 <B>1</B>
133830 </TD>
133831 <TD width=15% BGCOLOR=#FBF5EF>
133832 <B>1</B>
133833 </TD>
133834 <TD width=35% BGCOLOR=#FBF5EF>
133835 <B>Tri-state enable, active high.</B>
133836 </TD>
133837 </TR>
133838 <TR valign="top">
133839 <TD width=15% BGCOLOR=#FBF5EF>
133840 <B>L0_SEL</B>
133841 </TD>
133842 <TD width=15% BGCOLOR=#FBF5EF>
133843 <B>1:1</B>
133844 </TD>
133845 <TD width=10% BGCOLOR=#FBF5EF>
133846 <B>2</B>
133847 </TD>
133848 <TD width=10% BGCOLOR=#FBF5EF>
133849 <B>1</B>
133850 </TD>
133851 <TD width=15% BGCOLOR=#FBF5EF>
133852 <B>2</B>
133853 </TD>
133854 <TD width=35% BGCOLOR=#FBF5EF>
133855 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Input, gem0_rgmii_rxd[2]- (RX RGMII data)</B>
133856 </TD>
133857 </TR>
133858 <TR valign="top">
133859 <TD width=15% BGCOLOR=#FBF5EF>
133860 <B>L1_SEL</B>
133861 </TD>
133862 <TD width=15% BGCOLOR=#FBF5EF>
133863 <B>2:2</B>
133864 </TD>
133865 <TD width=10% BGCOLOR=#FBF5EF>
133866 <B>4</B>
133867 </TD>
133868 <TD width=10% BGCOLOR=#FBF5EF>
133869 <B>0</B>
133870 </TD>
133871 <TD width=15% BGCOLOR=#FBF5EF>
133872 <B>0</B>
133873 </TD>
133874 <TD width=35% BGCOLOR=#FBF5EF>
133875 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_ctl, Output, tracectl- (Trace Port Control Signal)</B>
133876 </TD>
133877 </TR>
133878 <TR valign="top">
133879 <TD width=15% BGCOLOR=#FBF5EF>
133880 <B>L2_SEL</B>
133881 </TD>
133882 <TD width=15% BGCOLOR=#FBF5EF>
133883 <B>4:3</B>
133884 </TD>
133885 <TD width=10% BGCOLOR=#FBF5EF>
133886 <B>18</B>
133887 </TD>
133888 <TD width=10% BGCOLOR=#FBF5EF>
133889 <B>0</B>
133890 </TD>
133891 <TD width=15% BGCOLOR=#FBF5EF>
133892 <B>0</B>
133893 </TD>
133894 <TD width=35% BGCOLOR=#FBF5EF>
133895 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[10]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
133896 </TD>
133897 </TR>
133898 <TR valign="top">
133899 <TD width=15% BGCOLOR=#FBF5EF>
133900 <B>L3_SEL</B>
133901 </TD>
133902 <TD width=15% BGCOLOR=#FBF5EF>
133903 <B>7:5</B>
133904 </TD>
133905 <TD width=10% BGCOLOR=#FBF5EF>
133906 <B>e0</B>
133907 </TD>
133908 <TD width=10% BGCOLOR=#FBF5EF>
133909 <B>0</B>
133910 </TD>
133911 <TD width=15% BGCOLOR=#FBF5EF>
133912 <B>0</B>
133913 </TD>
133914 <TD width=35% BGCOLOR=#FBF5EF>
133915 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[25]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[25]- (GPIO bank 0) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= Not Used 4= sd1, Input, sd1_data_in[1]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[1]- (4-bit Data bus) 5= spi1, Input, spi1_n_ss_in- (SPI Master Selects) 5= spi1, Output, spi1_n_ss_out[0]- (SPI Master Selects) 6= Not Used 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
133916 </TD>
133917 </TR>
133918 <TR valign="top">
133919 <TD width=15% BGCOLOR=#FBF5EF>
133920 <B>Speed</B>
133921 </TD>
133922 <TD width=15% BGCOLOR=#FBF5EF>
133923 <B>8:8</B>
133924 </TD>
133925 <TD width=10% BGCOLOR=#FBF5EF>
133926 <B>100</B>
133927 </TD>
133928 <TD width=10% BGCOLOR=#FBF5EF>
133929 <B>0</B>
133930 </TD>
133931 <TD width=15% BGCOLOR=#FBF5EF>
133932 <B>0</B>
133933 </TD>
133934 <TD width=35% BGCOLOR=#FBF5EF>
133935 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
133936 </TD>
133937 </TR>
133938 <TR valign="top">
133939 <TD width=15% BGCOLOR=#FBF5EF>
133940 <B>IO_Type</B>
133941 </TD>
133942 <TD width=15% BGCOLOR=#FBF5EF>
133943 <B>11:9</B>
133944 </TD>
133945 <TD width=10% BGCOLOR=#FBF5EF>
133946 <B>e00</B>
133947 </TD>
133948 <TD width=10% BGCOLOR=#FBF5EF>
133949 <B>4</B>
133950 </TD>
133951 <TD width=15% BGCOLOR=#FBF5EF>
133952 <B>800</B>
133953 </TD>
133954 <TD width=35% BGCOLOR=#FBF5EF>
133955 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
133956 </TD>
133957 </TR>
133958 <TR valign="top">
133959 <TD width=15% BGCOLOR=#FBF5EF>
133960 <B>PULLUP</B>
133961 </TD>
133962 <TD width=15% BGCOLOR=#FBF5EF>
133963 <B>12:12</B>
133964 </TD>
133965 <TD width=10% BGCOLOR=#FBF5EF>
133966 <B>1000</B>
133967 </TD>
133968 <TD width=10% BGCOLOR=#FBF5EF>
133969 <B>0</B>
133970 </TD>
133971 <TD width=15% BGCOLOR=#FBF5EF>
133972 <B>0</B>
133973 </TD>
133974 <TD width=35% BGCOLOR=#FBF5EF>
133975 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
133976 </TD>
133977 </TR>
133978 <TR valign="top">
133979 <TD width=15% BGCOLOR=#FBF5EF>
133980 <B>DisableRcvr</B>
133981 </TD>
133982 <TD width=15% BGCOLOR=#FBF5EF>
133983 <B>13:13</B>
133984 </TD>
133985 <TD width=10% BGCOLOR=#FBF5EF>
133986 <B>2000</B>
133987 </TD>
133988 <TD width=10% BGCOLOR=#FBF5EF>
133989 <B>0</B>
133990 </TD>
133991 <TD width=15% BGCOLOR=#FBF5EF>
133992 <B>0</B>
133993 </TD>
133994 <TD width=35% BGCOLOR=#FBF5EF>
133995 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
133996 </TD>
133997 </TR>
133998 <TR valign="top">
133999 <TD width=15% BGCOLOR=#C0C0C0>
134000 <B>MIO_PIN_25@0XF8000764</B>
134001 </TD>
134002 <TD width=15% BGCOLOR=#C0C0C0>
134003 <B>31:0</B>
134004 </TD>
134005 <TD width=10% BGCOLOR=#C0C0C0>
134006 <B>3fff</B>
134007 </TD>
134008 <TD width=10% BGCOLOR=#C0C0C0>
134009 <B></B>
134010 </TD>
134011 <TD width=15% BGCOLOR=#C0C0C0>
134012 <B>803</B>
134013 </TD>
134014 <TD width=35% BGCOLOR=#C0C0C0>
134015 <B>MIO Control for Pin 25</B>
134016 </TD>
134017 </TR>
134018 </TABLE>
134019 <P>
134020 <H2><a name="MIO_PIN_26">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_26</a></H2>
134021 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
134022 <TR valign="top">
134023 <TD width=15% BGCOLOR=#FFFF00>
134024 <B>Register Name</B>
134025 </TD>
134026 <TD width=15% BGCOLOR=#FFFF00>
134027 <B>Address</B>
134028 </TD>
134029 <TD width=10% BGCOLOR=#FFFF00>
134030 <B>Width</B>
134031 </TD>
134032 <TD width=10% BGCOLOR=#FFFF00>
134033 <B>Type</B>
134034 </TD>
134035 <TD width=15% BGCOLOR=#FFFF00>
134036 <B>Reset Value</B>
134037 </TD>
134038 <TD width=35% BGCOLOR=#FFFF00>
134039 <B>Description</B>
134040 </TD>
134041 </TR>
134042 <TR valign="top">
134043 <TD width=15% BGCOLOR=#FBF5EF>
134044 <B>MIO_PIN_26</B>
134045 </TD>
134046 <TD width=15% BGCOLOR=#FBF5EF>
134047 <B>0XF8000768</B>
134048 </TD>
134049 <TD width=10% BGCOLOR=#FBF5EF>
134050 <B>32</B>
134051 </TD>
134052 <TD width=10% BGCOLOR=#FBF5EF>
134053 <B>rw</B>
134054 </TD>
134055 <TD width=15% BGCOLOR=#FBF5EF>
134056 <B>0x00000000</B>
134057 </TD>
134058 <TD width=35% BGCOLOR=#FBF5EF>
134059 <B>--</B>
134060 </TD>
134061 </TR>
134062 </TABLE>
134063 <P>
134064 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
134065 <TR valign="top">
134066 <TD width=15% BGCOLOR=#C0FFC0>
134067 <B>Field Name</B>
134068 </TD>
134069 <TD width=15% BGCOLOR=#C0FFC0>
134070 <B>Bits</B>
134071 </TD>
134072 <TD width=10% BGCOLOR=#C0FFC0>
134073 <B>Mask</B>
134074 </TD>
134075 <TD width=10% BGCOLOR=#C0FFC0>
134076 <B>Value</B>
134077 </TD>
134078 <TD width=15% BGCOLOR=#C0FFC0>
134079 <B>Shifted Value</B>
134080 </TD>
134081 <TD width=35% BGCOLOR=#C0FFC0>
134082 <B>Description</B>
134083 </TD>
134084 </TR>
134085 <TR valign="top">
134086 <TD width=15% BGCOLOR=#FBF5EF>
134087 <B>TRI_ENABLE</B>
134088 </TD>
134089 <TD width=15% BGCOLOR=#FBF5EF>
134090 <B>0:0</B>
134091 </TD>
134092 <TD width=10% BGCOLOR=#FBF5EF>
134093 <B>1</B>
134094 </TD>
134095 <TD width=10% BGCOLOR=#FBF5EF>
134096 <B>1</B>
134097 </TD>
134098 <TD width=15% BGCOLOR=#FBF5EF>
134099 <B>1</B>
134100 </TD>
134101 <TD width=35% BGCOLOR=#FBF5EF>
134102 <B>Tri-state enable, active high.</B>
134103 </TD>
134104 </TR>
134105 <TR valign="top">
134106 <TD width=15% BGCOLOR=#FBF5EF>
134107 <B>L0_SEL</B>
134108 </TD>
134109 <TD width=15% BGCOLOR=#FBF5EF>
134110 <B>1:1</B>
134111 </TD>
134112 <TD width=10% BGCOLOR=#FBF5EF>
134113 <B>2</B>
134114 </TD>
134115 <TD width=10% BGCOLOR=#FBF5EF>
134116 <B>1</B>
134117 </TD>
134118 <TD width=15% BGCOLOR=#FBF5EF>
134119 <B>2</B>
134120 </TD>
134121 <TD width=35% BGCOLOR=#FBF5EF>
134122 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Input, gem0_rgmii_rxd[3]- (RX RGMII data)</B>
134123 </TD>
134124 </TR>
134125 <TR valign="top">
134126 <TD width=15% BGCOLOR=#FBF5EF>
134127 <B>L1_SEL</B>
134128 </TD>
134129 <TD width=15% BGCOLOR=#FBF5EF>
134130 <B>2:2</B>
134131 </TD>
134132 <TD width=10% BGCOLOR=#FBF5EF>
134133 <B>4</B>
134134 </TD>
134135 <TD width=10% BGCOLOR=#FBF5EF>
134136 <B>0</B>
134137 </TD>
134138 <TD width=15% BGCOLOR=#FBF5EF>
134139 <B>0</B>
134140 </TD>
134141 <TD width=35% BGCOLOR=#FBF5EF>
134142 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[0]- (Trace Port Databus)</B>
134143 </TD>
134144 </TR>
134145 <TR valign="top">
134146 <TD width=15% BGCOLOR=#FBF5EF>
134147 <B>L2_SEL</B>
134148 </TD>
134149 <TD width=15% BGCOLOR=#FBF5EF>
134150 <B>4:3</B>
134151 </TD>
134152 <TD width=10% BGCOLOR=#FBF5EF>
134153 <B>18</B>
134154 </TD>
134155 <TD width=10% BGCOLOR=#FBF5EF>
134156 <B>0</B>
134157 </TD>
134158 <TD width=15% BGCOLOR=#FBF5EF>
134159 <B>0</B>
134160 </TD>
134161 <TD width=35% BGCOLOR=#FBF5EF>
134162 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[11]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
134163 </TD>
134164 </TR>
134165 <TR valign="top">
134166 <TD width=15% BGCOLOR=#FBF5EF>
134167 <B>L3_SEL</B>
134168 </TD>
134169 <TD width=15% BGCOLOR=#FBF5EF>
134170 <B>7:5</B>
134171 </TD>
134172 <TD width=10% BGCOLOR=#FBF5EF>
134173 <B>e0</B>
134174 </TD>
134175 <TD width=10% BGCOLOR=#FBF5EF>
134176 <B>0</B>
134177 </TD>
134178 <TD width=15% BGCOLOR=#FBF5EF>
134179 <B>0</B>
134180 </TD>
134181 <TD width=35% BGCOLOR=#FBF5EF>
134182 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[26]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[26]- (GPIO bank 0) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= wdt, Input, wdt_clk_in- (Watch Dog Timer Input clock) 4= sd1, Input, sd1_data_in[2]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[2]- (4-bit Data bus) 5= spi1, Output, spi1_n_ss_out[1]- (SPI Master Selects) 6= Not Used 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
134183 </TD>
134184 </TR>
134185 <TR valign="top">
134186 <TD width=15% BGCOLOR=#FBF5EF>
134187 <B>Speed</B>
134188 </TD>
134189 <TD width=15% BGCOLOR=#FBF5EF>
134190 <B>8:8</B>
134191 </TD>
134192 <TD width=10% BGCOLOR=#FBF5EF>
134193 <B>100</B>
134194 </TD>
134195 <TD width=10% BGCOLOR=#FBF5EF>
134196 <B>0</B>
134197 </TD>
134198 <TD width=15% BGCOLOR=#FBF5EF>
134199 <B>0</B>
134200 </TD>
134201 <TD width=35% BGCOLOR=#FBF5EF>
134202 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
134203 </TD>
134204 </TR>
134205 <TR valign="top">
134206 <TD width=15% BGCOLOR=#FBF5EF>
134207 <B>IO_Type</B>
134208 </TD>
134209 <TD width=15% BGCOLOR=#FBF5EF>
134210 <B>11:9</B>
134211 </TD>
134212 <TD width=10% BGCOLOR=#FBF5EF>
134213 <B>e00</B>
134214 </TD>
134215 <TD width=10% BGCOLOR=#FBF5EF>
134216 <B>4</B>
134217 </TD>
134218 <TD width=15% BGCOLOR=#FBF5EF>
134219 <B>800</B>
134220 </TD>
134221 <TD width=35% BGCOLOR=#FBF5EF>
134222 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
134223 </TD>
134224 </TR>
134225 <TR valign="top">
134226 <TD width=15% BGCOLOR=#FBF5EF>
134227 <B>PULLUP</B>
134228 </TD>
134229 <TD width=15% BGCOLOR=#FBF5EF>
134230 <B>12:12</B>
134231 </TD>
134232 <TD width=10% BGCOLOR=#FBF5EF>
134233 <B>1000</B>
134234 </TD>
134235 <TD width=10% BGCOLOR=#FBF5EF>
134236 <B>0</B>
134237 </TD>
134238 <TD width=15% BGCOLOR=#FBF5EF>
134239 <B>0</B>
134240 </TD>
134241 <TD width=35% BGCOLOR=#FBF5EF>
134242 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
134243 </TD>
134244 </TR>
134245 <TR valign="top">
134246 <TD width=15% BGCOLOR=#FBF5EF>
134247 <B>DisableRcvr</B>
134248 </TD>
134249 <TD width=15% BGCOLOR=#FBF5EF>
134250 <B>13:13</B>
134251 </TD>
134252 <TD width=10% BGCOLOR=#FBF5EF>
134253 <B>2000</B>
134254 </TD>
134255 <TD width=10% BGCOLOR=#FBF5EF>
134256 <B>0</B>
134257 </TD>
134258 <TD width=15% BGCOLOR=#FBF5EF>
134259 <B>0</B>
134260 </TD>
134261 <TD width=35% BGCOLOR=#FBF5EF>
134262 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
134263 </TD>
134264 </TR>
134265 <TR valign="top">
134266 <TD width=15% BGCOLOR=#C0C0C0>
134267 <B>MIO_PIN_26@0XF8000768</B>
134268 </TD>
134269 <TD width=15% BGCOLOR=#C0C0C0>
134270 <B>31:0</B>
134271 </TD>
134272 <TD width=10% BGCOLOR=#C0C0C0>
134273 <B>3fff</B>
134274 </TD>
134275 <TD width=10% BGCOLOR=#C0C0C0>
134276 <B></B>
134277 </TD>
134278 <TD width=15% BGCOLOR=#C0C0C0>
134279 <B>803</B>
134280 </TD>
134281 <TD width=35% BGCOLOR=#C0C0C0>
134282 <B>MIO Control for Pin 26</B>
134283 </TD>
134284 </TR>
134285 </TABLE>
134286 <P>
134287 <H2><a name="MIO_PIN_27">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_27</a></H2>
134288 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
134289 <TR valign="top">
134290 <TD width=15% BGCOLOR=#FFFF00>
134291 <B>Register Name</B>
134292 </TD>
134293 <TD width=15% BGCOLOR=#FFFF00>
134294 <B>Address</B>
134295 </TD>
134296 <TD width=10% BGCOLOR=#FFFF00>
134297 <B>Width</B>
134298 </TD>
134299 <TD width=10% BGCOLOR=#FFFF00>
134300 <B>Type</B>
134301 </TD>
134302 <TD width=15% BGCOLOR=#FFFF00>
134303 <B>Reset Value</B>
134304 </TD>
134305 <TD width=35% BGCOLOR=#FFFF00>
134306 <B>Description</B>
134307 </TD>
134308 </TR>
134309 <TR valign="top">
134310 <TD width=15% BGCOLOR=#FBF5EF>
134311 <B>MIO_PIN_27</B>
134312 </TD>
134313 <TD width=15% BGCOLOR=#FBF5EF>
134314 <B>0XF800076C</B>
134315 </TD>
134316 <TD width=10% BGCOLOR=#FBF5EF>
134317 <B>32</B>
134318 </TD>
134319 <TD width=10% BGCOLOR=#FBF5EF>
134320 <B>rw</B>
134321 </TD>
134322 <TD width=15% BGCOLOR=#FBF5EF>
134323 <B>0x00000000</B>
134324 </TD>
134325 <TD width=35% BGCOLOR=#FBF5EF>
134326 <B>--</B>
134327 </TD>
134328 </TR>
134329 </TABLE>
134330 <P>
134331 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
134332 <TR valign="top">
134333 <TD width=15% BGCOLOR=#C0FFC0>
134334 <B>Field Name</B>
134335 </TD>
134336 <TD width=15% BGCOLOR=#C0FFC0>
134337 <B>Bits</B>
134338 </TD>
134339 <TD width=10% BGCOLOR=#C0FFC0>
134340 <B>Mask</B>
134341 </TD>
134342 <TD width=10% BGCOLOR=#C0FFC0>
134343 <B>Value</B>
134344 </TD>
134345 <TD width=15% BGCOLOR=#C0FFC0>
134346 <B>Shifted Value</B>
134347 </TD>
134348 <TD width=35% BGCOLOR=#C0FFC0>
134349 <B>Description</B>
134350 </TD>
134351 </TR>
134352 <TR valign="top">
134353 <TD width=15% BGCOLOR=#FBF5EF>
134354 <B>TRI_ENABLE</B>
134355 </TD>
134356 <TD width=15% BGCOLOR=#FBF5EF>
134357 <B>0:0</B>
134358 </TD>
134359 <TD width=10% BGCOLOR=#FBF5EF>
134360 <B>1</B>
134361 </TD>
134362 <TD width=10% BGCOLOR=#FBF5EF>
134363 <B>1</B>
134364 </TD>
134365 <TD width=15% BGCOLOR=#FBF5EF>
134366 <B>1</B>
134367 </TD>
134368 <TD width=35% BGCOLOR=#FBF5EF>
134369 <B>Tri-state enable, active high.</B>
134370 </TD>
134371 </TR>
134372 <TR valign="top">
134373 <TD width=15% BGCOLOR=#FBF5EF>
134374 <B>L0_SEL</B>
134375 </TD>
134376 <TD width=15% BGCOLOR=#FBF5EF>
134377 <B>1:1</B>
134378 </TD>
134379 <TD width=10% BGCOLOR=#FBF5EF>
134380 <B>2</B>
134381 </TD>
134382 <TD width=10% BGCOLOR=#FBF5EF>
134383 <B>1</B>
134384 </TD>
134385 <TD width=15% BGCOLOR=#FBF5EF>
134386 <B>2</B>
134387 </TD>
134388 <TD width=35% BGCOLOR=#FBF5EF>
134389 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem0, Input, gem0_rgmii_rx_ctl- (RX RGMII control )</B>
134390 </TD>
134391 </TR>
134392 <TR valign="top">
134393 <TD width=15% BGCOLOR=#FBF5EF>
134394 <B>L1_SEL</B>
134395 </TD>
134396 <TD width=15% BGCOLOR=#FBF5EF>
134397 <B>2:2</B>
134398 </TD>
134399 <TD width=10% BGCOLOR=#FBF5EF>
134400 <B>4</B>
134401 </TD>
134402 <TD width=10% BGCOLOR=#FBF5EF>
134403 <B>0</B>
134404 </TD>
134405 <TD width=15% BGCOLOR=#FBF5EF>
134406 <B>0</B>
134407 </TD>
134408 <TD width=35% BGCOLOR=#FBF5EF>
134409 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= trace_data, Output, tracedq[1]- (Trace Port Databus)</B>
134410 </TD>
134411 </TR>
134412 <TR valign="top">
134413 <TD width=15% BGCOLOR=#FBF5EF>
134414 <B>L2_SEL</B>
134415 </TD>
134416 <TD width=15% BGCOLOR=#FBF5EF>
134417 <B>4:3</B>
134418 </TD>
134419 <TD width=10% BGCOLOR=#FBF5EF>
134420 <B>18</B>
134421 </TD>
134422 <TD width=10% BGCOLOR=#FBF5EF>
134423 <B>0</B>
134424 </TD>
134425 <TD width=15% BGCOLOR=#FBF5EF>
134426 <B>0</B>
134427 </TD>
134428 <TD width=35% BGCOLOR=#FBF5EF>
134429 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[12]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
134430 </TD>
134431 </TR>
134432 <TR valign="top">
134433 <TD width=15% BGCOLOR=#FBF5EF>
134434 <B>L3_SEL</B>
134435 </TD>
134436 <TD width=15% BGCOLOR=#FBF5EF>
134437 <B>7:5</B>
134438 </TD>
134439 <TD width=10% BGCOLOR=#FBF5EF>
134440 <B>e0</B>
134441 </TD>
134442 <TD width=10% BGCOLOR=#FBF5EF>
134443 <B>0</B>
134444 </TD>
134445 <TD width=15% BGCOLOR=#FBF5EF>
134446 <B>0</B>
134447 </TD>
134448 <TD width=35% BGCOLOR=#FBF5EF>
134449 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[27]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[27]- (GPIO bank 0) 1= can0, Output, can0_phy_tx- (Can TX signal) 2= i2c0, Input, i2c0_sda_input- (SDA signal) 2= i2c0, Output, i2c0_sda_out- (SDA signal) 3= wdt, Output, wdt_rst_out- (Watch Dog Timer Output clock) 4= sd1, Input, sd1_data_in[3]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[3]- (4-bit Data bus) 5= spi1, Output, spi1_n_ss_out[2]- (SPI Master Selects) 6= Not Used 7= ua0, Output, ua0_txd- (UART transmitter serial output)</B>
134450 </TD>
134451 </TR>
134452 <TR valign="top">
134453 <TD width=15% BGCOLOR=#FBF5EF>
134454 <B>Speed</B>
134455 </TD>
134456 <TD width=15% BGCOLOR=#FBF5EF>
134457 <B>8:8</B>
134458 </TD>
134459 <TD width=10% BGCOLOR=#FBF5EF>
134460 <B>100</B>
134461 </TD>
134462 <TD width=10% BGCOLOR=#FBF5EF>
134463 <B>0</B>
134464 </TD>
134465 <TD width=15% BGCOLOR=#FBF5EF>
134466 <B>0</B>
134467 </TD>
134468 <TD width=35% BGCOLOR=#FBF5EF>
134469 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
134470 </TD>
134471 </TR>
134472 <TR valign="top">
134473 <TD width=15% BGCOLOR=#FBF5EF>
134474 <B>IO_Type</B>
134475 </TD>
134476 <TD width=15% BGCOLOR=#FBF5EF>
134477 <B>11:9</B>
134478 </TD>
134479 <TD width=10% BGCOLOR=#FBF5EF>
134480 <B>e00</B>
134481 </TD>
134482 <TD width=10% BGCOLOR=#FBF5EF>
134483 <B>4</B>
134484 </TD>
134485 <TD width=15% BGCOLOR=#FBF5EF>
134486 <B>800</B>
134487 </TD>
134488 <TD width=35% BGCOLOR=#FBF5EF>
134489 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
134490 </TD>
134491 </TR>
134492 <TR valign="top">
134493 <TD width=15% BGCOLOR=#FBF5EF>
134494 <B>PULLUP</B>
134495 </TD>
134496 <TD width=15% BGCOLOR=#FBF5EF>
134497 <B>12:12</B>
134498 </TD>
134499 <TD width=10% BGCOLOR=#FBF5EF>
134500 <B>1000</B>
134501 </TD>
134502 <TD width=10% BGCOLOR=#FBF5EF>
134503 <B>0</B>
134504 </TD>
134505 <TD width=15% BGCOLOR=#FBF5EF>
134506 <B>0</B>
134507 </TD>
134508 <TD width=35% BGCOLOR=#FBF5EF>
134509 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
134510 </TD>
134511 </TR>
134512 <TR valign="top">
134513 <TD width=15% BGCOLOR=#FBF5EF>
134514 <B>DisableRcvr</B>
134515 </TD>
134516 <TD width=15% BGCOLOR=#FBF5EF>
134517 <B>13:13</B>
134518 </TD>
134519 <TD width=10% BGCOLOR=#FBF5EF>
134520 <B>2000</B>
134521 </TD>
134522 <TD width=10% BGCOLOR=#FBF5EF>
134523 <B>0</B>
134524 </TD>
134525 <TD width=15% BGCOLOR=#FBF5EF>
134526 <B>0</B>
134527 </TD>
134528 <TD width=35% BGCOLOR=#FBF5EF>
134529 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
134530 </TD>
134531 </TR>
134532 <TR valign="top">
134533 <TD width=15% BGCOLOR=#C0C0C0>
134534 <B>MIO_PIN_27@0XF800076C</B>
134535 </TD>
134536 <TD width=15% BGCOLOR=#C0C0C0>
134537 <B>31:0</B>
134538 </TD>
134539 <TD width=10% BGCOLOR=#C0C0C0>
134540 <B>3fff</B>
134541 </TD>
134542 <TD width=10% BGCOLOR=#C0C0C0>
134543 <B></B>
134544 </TD>
134545 <TD width=15% BGCOLOR=#C0C0C0>
134546 <B>803</B>
134547 </TD>
134548 <TD width=35% BGCOLOR=#C0C0C0>
134549 <B>MIO Control for Pin 27</B>
134550 </TD>
134551 </TR>
134552 </TABLE>
134553 <P>
134554 <H2><a name="MIO_PIN_28">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_28</a></H2>
134555 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
134556 <TR valign="top">
134557 <TD width=15% BGCOLOR=#FFFF00>
134558 <B>Register Name</B>
134559 </TD>
134560 <TD width=15% BGCOLOR=#FFFF00>
134561 <B>Address</B>
134562 </TD>
134563 <TD width=10% BGCOLOR=#FFFF00>
134564 <B>Width</B>
134565 </TD>
134566 <TD width=10% BGCOLOR=#FFFF00>
134567 <B>Type</B>
134568 </TD>
134569 <TD width=15% BGCOLOR=#FFFF00>
134570 <B>Reset Value</B>
134571 </TD>
134572 <TD width=35% BGCOLOR=#FFFF00>
134573 <B>Description</B>
134574 </TD>
134575 </TR>
134576 <TR valign="top">
134577 <TD width=15% BGCOLOR=#FBF5EF>
134578 <B>MIO_PIN_28</B>
134579 </TD>
134580 <TD width=15% BGCOLOR=#FBF5EF>
134581 <B>0XF8000770</B>
134582 </TD>
134583 <TD width=10% BGCOLOR=#FBF5EF>
134584 <B>32</B>
134585 </TD>
134586 <TD width=10% BGCOLOR=#FBF5EF>
134587 <B>rw</B>
134588 </TD>
134589 <TD width=15% BGCOLOR=#FBF5EF>
134590 <B>0x00000000</B>
134591 </TD>
134592 <TD width=35% BGCOLOR=#FBF5EF>
134593 <B>--</B>
134594 </TD>
134595 </TR>
134596 </TABLE>
134597 <P>
134598 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
134599 <TR valign="top">
134600 <TD width=15% BGCOLOR=#C0FFC0>
134601 <B>Field Name</B>
134602 </TD>
134603 <TD width=15% BGCOLOR=#C0FFC0>
134604 <B>Bits</B>
134605 </TD>
134606 <TD width=10% BGCOLOR=#C0FFC0>
134607 <B>Mask</B>
134608 </TD>
134609 <TD width=10% BGCOLOR=#C0FFC0>
134610 <B>Value</B>
134611 </TD>
134612 <TD width=15% BGCOLOR=#C0FFC0>
134613 <B>Shifted Value</B>
134614 </TD>
134615 <TD width=35% BGCOLOR=#C0FFC0>
134616 <B>Description</B>
134617 </TD>
134618 </TR>
134619 <TR valign="top">
134620 <TD width=15% BGCOLOR=#FBF5EF>
134621 <B>TRI_ENABLE</B>
134622 </TD>
134623 <TD width=15% BGCOLOR=#FBF5EF>
134624 <B>0:0</B>
134625 </TD>
134626 <TD width=10% BGCOLOR=#FBF5EF>
134627 <B>1</B>
134628 </TD>
134629 <TD width=10% BGCOLOR=#FBF5EF>
134630 <B>0</B>
134631 </TD>
134632 <TD width=15% BGCOLOR=#FBF5EF>
134633 <B>0</B>
134634 </TD>
134635 <TD width=35% BGCOLOR=#FBF5EF>
134636 <B>Tri-state enable, active high.</B>
134637 </TD>
134638 </TR>
134639 <TR valign="top">
134640 <TD width=15% BGCOLOR=#FBF5EF>
134641 <B>L0_SEL</B>
134642 </TD>
134643 <TD width=15% BGCOLOR=#FBF5EF>
134644 <B>1:1</B>
134645 </TD>
134646 <TD width=10% BGCOLOR=#FBF5EF>
134647 <B>2</B>
134648 </TD>
134649 <TD width=10% BGCOLOR=#FBF5EF>
134650 <B>0</B>
134651 </TD>
134652 <TD width=15% BGCOLOR=#FBF5EF>
134653 <B>0</B>
134654 </TD>
134655 <TD width=35% BGCOLOR=#FBF5EF>
134656 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Output, gem1_rgmii_tx_clk- (TX RGMII clock)</B>
134657 </TD>
134658 </TR>
134659 <TR valign="top">
134660 <TD width=15% BGCOLOR=#FBF5EF>
134661 <B>L1_SEL</B>
134662 </TD>
134663 <TD width=15% BGCOLOR=#FBF5EF>
134664 <B>2:2</B>
134665 </TD>
134666 <TD width=10% BGCOLOR=#FBF5EF>
134667 <B>4</B>
134668 </TD>
134669 <TD width=10% BGCOLOR=#FBF5EF>
134670 <B>1</B>
134671 </TD>
134672 <TD width=15% BGCOLOR=#FBF5EF>
134673 <B>4</B>
134674 </TD>
134675 <TD width=35% BGCOLOR=#FBF5EF>
134676 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_ulpi_rx_data[4]- (ULPI data bus) 1= usb0, Output, usb0_ulpi_tx_data[4]- (ULPI data bus)</B>
134677 </TD>
134678 </TR>
134679 <TR valign="top">
134680 <TD width=15% BGCOLOR=#FBF5EF>
134681 <B>L2_SEL</B>
134682 </TD>
134683 <TD width=15% BGCOLOR=#FBF5EF>
134684 <B>4:3</B>
134685 </TD>
134686 <TD width=10% BGCOLOR=#FBF5EF>
134687 <B>18</B>
134688 </TD>
134689 <TD width=10% BGCOLOR=#FBF5EF>
134690 <B>0</B>
134691 </TD>
134692 <TD width=15% BGCOLOR=#FBF5EF>
134693 <B>0</B>
134694 </TD>
134695 <TD width=35% BGCOLOR=#FBF5EF>
134696 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[13]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
134697 </TD>
134698 </TR>
134699 <TR valign="top">
134700 <TD width=15% BGCOLOR=#FBF5EF>
134701 <B>L3_SEL</B>
134702 </TD>
134703 <TD width=15% BGCOLOR=#FBF5EF>
134704 <B>7:5</B>
134705 </TD>
134706 <TD width=10% BGCOLOR=#FBF5EF>
134707 <B>e0</B>
134708 </TD>
134709 <TD width=10% BGCOLOR=#FBF5EF>
134710 <B>0</B>
134711 </TD>
134712 <TD width=15% BGCOLOR=#FBF5EF>
134713 <B>0</B>
134714 </TD>
134715 <TD width=35% BGCOLOR=#FBF5EF>
134716 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[28]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[28]- (GPIO bank 0) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= Not Used 4= sd0, Input, sd0_clk_in- (SDSDIO clock) 4= sd0, Output, sd0_clk_out- (SDSDIO clock) 5= spi0, Input, spi0_sclk_in- (SPI Clock) 5= spi0, Output, spi0_sclk_out- (SPI Clock) 6= ttc1, Output, ttc1_wave_out- (TTC waveform clock) 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
134717 </TD>
134718 </TR>
134719 <TR valign="top">
134720 <TD width=15% BGCOLOR=#FBF5EF>
134721 <B>Speed</B>
134722 </TD>
134723 <TD width=15% BGCOLOR=#FBF5EF>
134724 <B>8:8</B>
134725 </TD>
134726 <TD width=10% BGCOLOR=#FBF5EF>
134727 <B>100</B>
134728 </TD>
134729 <TD width=10% BGCOLOR=#FBF5EF>
134730 <B>0</B>
134731 </TD>
134732 <TD width=15% BGCOLOR=#FBF5EF>
134733 <B>0</B>
134734 </TD>
134735 <TD width=35% BGCOLOR=#FBF5EF>
134736 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
134737 </TD>
134738 </TR>
134739 <TR valign="top">
134740 <TD width=15% BGCOLOR=#FBF5EF>
134741 <B>IO_Type</B>
134742 </TD>
134743 <TD width=15% BGCOLOR=#FBF5EF>
134744 <B>11:9</B>
134745 </TD>
134746 <TD width=10% BGCOLOR=#FBF5EF>
134747 <B>e00</B>
134748 </TD>
134749 <TD width=10% BGCOLOR=#FBF5EF>
134750 <B>1</B>
134751 </TD>
134752 <TD width=15% BGCOLOR=#FBF5EF>
134753 <B>200</B>
134754 </TD>
134755 <TD width=35% BGCOLOR=#FBF5EF>
134756 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
134757 </TD>
134758 </TR>
134759 <TR valign="top">
134760 <TD width=15% BGCOLOR=#FBF5EF>
134761 <B>PULLUP</B>
134762 </TD>
134763 <TD width=15% BGCOLOR=#FBF5EF>
134764 <B>12:12</B>
134765 </TD>
134766 <TD width=10% BGCOLOR=#FBF5EF>
134767 <B>1000</B>
134768 </TD>
134769 <TD width=10% BGCOLOR=#FBF5EF>
134770 <B>0</B>
134771 </TD>
134772 <TD width=15% BGCOLOR=#FBF5EF>
134773 <B>0</B>
134774 </TD>
134775 <TD width=35% BGCOLOR=#FBF5EF>
134776 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
134777 </TD>
134778 </TR>
134779 <TR valign="top">
134780 <TD width=15% BGCOLOR=#FBF5EF>
134781 <B>DisableRcvr</B>
134782 </TD>
134783 <TD width=15% BGCOLOR=#FBF5EF>
134784 <B>13:13</B>
134785 </TD>
134786 <TD width=10% BGCOLOR=#FBF5EF>
134787 <B>2000</B>
134788 </TD>
134789 <TD width=10% BGCOLOR=#FBF5EF>
134790 <B>0</B>
134791 </TD>
134792 <TD width=15% BGCOLOR=#FBF5EF>
134793 <B>0</B>
134794 </TD>
134795 <TD width=35% BGCOLOR=#FBF5EF>
134796 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
134797 </TD>
134798 </TR>
134799 <TR valign="top">
134800 <TD width=15% BGCOLOR=#C0C0C0>
134801 <B>MIO_PIN_28@0XF8000770</B>
134802 </TD>
134803 <TD width=15% BGCOLOR=#C0C0C0>
134804 <B>31:0</B>
134805 </TD>
134806 <TD width=10% BGCOLOR=#C0C0C0>
134807 <B>3fff</B>
134808 </TD>
134809 <TD width=10% BGCOLOR=#C0C0C0>
134810 <B></B>
134811 </TD>
134812 <TD width=15% BGCOLOR=#C0C0C0>
134813 <B>204</B>
134814 </TD>
134815 <TD width=35% BGCOLOR=#C0C0C0>
134816 <B>MIO Control for Pin 28</B>
134817 </TD>
134818 </TR>
134819 </TABLE>
134820 <P>
134821 <H2><a name="MIO_PIN_29">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_29</a></H2>
134822 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
134823 <TR valign="top">
134824 <TD width=15% BGCOLOR=#FFFF00>
134825 <B>Register Name</B>
134826 </TD>
134827 <TD width=15% BGCOLOR=#FFFF00>
134828 <B>Address</B>
134829 </TD>
134830 <TD width=10% BGCOLOR=#FFFF00>
134831 <B>Width</B>
134832 </TD>
134833 <TD width=10% BGCOLOR=#FFFF00>
134834 <B>Type</B>
134835 </TD>
134836 <TD width=15% BGCOLOR=#FFFF00>
134837 <B>Reset Value</B>
134838 </TD>
134839 <TD width=35% BGCOLOR=#FFFF00>
134840 <B>Description</B>
134841 </TD>
134842 </TR>
134843 <TR valign="top">
134844 <TD width=15% BGCOLOR=#FBF5EF>
134845 <B>MIO_PIN_29</B>
134846 </TD>
134847 <TD width=15% BGCOLOR=#FBF5EF>
134848 <B>0XF8000774</B>
134849 </TD>
134850 <TD width=10% BGCOLOR=#FBF5EF>
134851 <B>32</B>
134852 </TD>
134853 <TD width=10% BGCOLOR=#FBF5EF>
134854 <B>rw</B>
134855 </TD>
134856 <TD width=15% BGCOLOR=#FBF5EF>
134857 <B>0x00000000</B>
134858 </TD>
134859 <TD width=35% BGCOLOR=#FBF5EF>
134860 <B>--</B>
134861 </TD>
134862 </TR>
134863 </TABLE>
134864 <P>
134865 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
134866 <TR valign="top">
134867 <TD width=15% BGCOLOR=#C0FFC0>
134868 <B>Field Name</B>
134869 </TD>
134870 <TD width=15% BGCOLOR=#C0FFC0>
134871 <B>Bits</B>
134872 </TD>
134873 <TD width=10% BGCOLOR=#C0FFC0>
134874 <B>Mask</B>
134875 </TD>
134876 <TD width=10% BGCOLOR=#C0FFC0>
134877 <B>Value</B>
134878 </TD>
134879 <TD width=15% BGCOLOR=#C0FFC0>
134880 <B>Shifted Value</B>
134881 </TD>
134882 <TD width=35% BGCOLOR=#C0FFC0>
134883 <B>Description</B>
134884 </TD>
134885 </TR>
134886 <TR valign="top">
134887 <TD width=15% BGCOLOR=#FBF5EF>
134888 <B>TRI_ENABLE</B>
134889 </TD>
134890 <TD width=15% BGCOLOR=#FBF5EF>
134891 <B>0:0</B>
134892 </TD>
134893 <TD width=10% BGCOLOR=#FBF5EF>
134894 <B>1</B>
134895 </TD>
134896 <TD width=10% BGCOLOR=#FBF5EF>
134897 <B>1</B>
134898 </TD>
134899 <TD width=15% BGCOLOR=#FBF5EF>
134900 <B>1</B>
134901 </TD>
134902 <TD width=35% BGCOLOR=#FBF5EF>
134903 <B>Tri-state enable, active high.</B>
134904 </TD>
134905 </TR>
134906 <TR valign="top">
134907 <TD width=15% BGCOLOR=#FBF5EF>
134908 <B>L0_SEL</B>
134909 </TD>
134910 <TD width=15% BGCOLOR=#FBF5EF>
134911 <B>1:1</B>
134912 </TD>
134913 <TD width=10% BGCOLOR=#FBF5EF>
134914 <B>2</B>
134915 </TD>
134916 <TD width=10% BGCOLOR=#FBF5EF>
134917 <B>0</B>
134918 </TD>
134919 <TD width=15% BGCOLOR=#FBF5EF>
134920 <B>0</B>
134921 </TD>
134922 <TD width=35% BGCOLOR=#FBF5EF>
134923 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Output, gem1_rgmii_txd[0]- (TX RGMII data)</B>
134924 </TD>
134925 </TR>
134926 <TR valign="top">
134927 <TD width=15% BGCOLOR=#FBF5EF>
134928 <B>L1_SEL</B>
134929 </TD>
134930 <TD width=15% BGCOLOR=#FBF5EF>
134931 <B>2:2</B>
134932 </TD>
134933 <TD width=10% BGCOLOR=#FBF5EF>
134934 <B>4</B>
134935 </TD>
134936 <TD width=10% BGCOLOR=#FBF5EF>
134937 <B>1</B>
134938 </TD>
134939 <TD width=15% BGCOLOR=#FBF5EF>
134940 <B>4</B>
134941 </TD>
134942 <TD width=35% BGCOLOR=#FBF5EF>
134943 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_ulpi_dir- (Data bus direction control)</B>
134944 </TD>
134945 </TR>
134946 <TR valign="top">
134947 <TD width=15% BGCOLOR=#FBF5EF>
134948 <B>L2_SEL</B>
134949 </TD>
134950 <TD width=15% BGCOLOR=#FBF5EF>
134951 <B>4:3</B>
134952 </TD>
134953 <TD width=10% BGCOLOR=#FBF5EF>
134954 <B>18</B>
134955 </TD>
134956 <TD width=10% BGCOLOR=#FBF5EF>
134957 <B>0</B>
134958 </TD>
134959 <TD width=15% BGCOLOR=#FBF5EF>
134960 <B>0</B>
134961 </TD>
134962 <TD width=35% BGCOLOR=#FBF5EF>
134963 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[14]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
134964 </TD>
134965 </TR>
134966 <TR valign="top">
134967 <TD width=15% BGCOLOR=#FBF5EF>
134968 <B>L3_SEL</B>
134969 </TD>
134970 <TD width=15% BGCOLOR=#FBF5EF>
134971 <B>7:5</B>
134972 </TD>
134973 <TD width=10% BGCOLOR=#FBF5EF>
134974 <B>e0</B>
134975 </TD>
134976 <TD width=10% BGCOLOR=#FBF5EF>
134977 <B>0</B>
134978 </TD>
134979 <TD width=15% BGCOLOR=#FBF5EF>
134980 <B>0</B>
134981 </TD>
134982 <TD width=35% BGCOLOR=#FBF5EF>
134983 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[29]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[29]- (GPIO bank 0) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= Not Used 4= sd0, Input, sd0_cmd_in- (Command Indicator) 4= sd0, Output, sd0_cmd_out- (Command Indicator) 5= spi0, Input, spi0_mi- (MISO signal) 5= spi0, Output, spi0_so- (MISO signal) 6= ttc1, Input, ttc1_clk_in- (TTC input clock) 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
134984 </TD>
134985 </TR>
134986 <TR valign="top">
134987 <TD width=15% BGCOLOR=#FBF5EF>
134988 <B>Speed</B>
134989 </TD>
134990 <TD width=15% BGCOLOR=#FBF5EF>
134991 <B>8:8</B>
134992 </TD>
134993 <TD width=10% BGCOLOR=#FBF5EF>
134994 <B>100</B>
134995 </TD>
134996 <TD width=10% BGCOLOR=#FBF5EF>
134997 <B>0</B>
134998 </TD>
134999 <TD width=15% BGCOLOR=#FBF5EF>
135000 <B>0</B>
135001 </TD>
135002 <TD width=35% BGCOLOR=#FBF5EF>
135003 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
135004 </TD>
135005 </TR>
135006 <TR valign="top">
135007 <TD width=15% BGCOLOR=#FBF5EF>
135008 <B>IO_Type</B>
135009 </TD>
135010 <TD width=15% BGCOLOR=#FBF5EF>
135011 <B>11:9</B>
135012 </TD>
135013 <TD width=10% BGCOLOR=#FBF5EF>
135014 <B>e00</B>
135015 </TD>
135016 <TD width=10% BGCOLOR=#FBF5EF>
135017 <B>1</B>
135018 </TD>
135019 <TD width=15% BGCOLOR=#FBF5EF>
135020 <B>200</B>
135021 </TD>
135022 <TD width=35% BGCOLOR=#FBF5EF>
135023 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
135024 </TD>
135025 </TR>
135026 <TR valign="top">
135027 <TD width=15% BGCOLOR=#FBF5EF>
135028 <B>PULLUP</B>
135029 </TD>
135030 <TD width=15% BGCOLOR=#FBF5EF>
135031 <B>12:12</B>
135032 </TD>
135033 <TD width=10% BGCOLOR=#FBF5EF>
135034 <B>1000</B>
135035 </TD>
135036 <TD width=10% BGCOLOR=#FBF5EF>
135037 <B>0</B>
135038 </TD>
135039 <TD width=15% BGCOLOR=#FBF5EF>
135040 <B>0</B>
135041 </TD>
135042 <TD width=35% BGCOLOR=#FBF5EF>
135043 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
135044 </TD>
135045 </TR>
135046 <TR valign="top">
135047 <TD width=15% BGCOLOR=#FBF5EF>
135048 <B>DisableRcvr</B>
135049 </TD>
135050 <TD width=15% BGCOLOR=#FBF5EF>
135051 <B>13:13</B>
135052 </TD>
135053 <TD width=10% BGCOLOR=#FBF5EF>
135054 <B>2000</B>
135055 </TD>
135056 <TD width=10% BGCOLOR=#FBF5EF>
135057 <B>0</B>
135058 </TD>
135059 <TD width=15% BGCOLOR=#FBF5EF>
135060 <B>0</B>
135061 </TD>
135062 <TD width=35% BGCOLOR=#FBF5EF>
135063 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
135064 </TD>
135065 </TR>
135066 <TR valign="top">
135067 <TD width=15% BGCOLOR=#C0C0C0>
135068 <B>MIO_PIN_29@0XF8000774</B>
135069 </TD>
135070 <TD width=15% BGCOLOR=#C0C0C0>
135071 <B>31:0</B>
135072 </TD>
135073 <TD width=10% BGCOLOR=#C0C0C0>
135074 <B>3fff</B>
135075 </TD>
135076 <TD width=10% BGCOLOR=#C0C0C0>
135077 <B></B>
135078 </TD>
135079 <TD width=15% BGCOLOR=#C0C0C0>
135080 <B>205</B>
135081 </TD>
135082 <TD width=35% BGCOLOR=#C0C0C0>
135083 <B>MIO Control for Pin 29</B>
135084 </TD>
135085 </TR>
135086 </TABLE>
135087 <P>
135088 <H2><a name="MIO_PIN_30">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_30</a></H2>
135089 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
135090 <TR valign="top">
135091 <TD width=15% BGCOLOR=#FFFF00>
135092 <B>Register Name</B>
135093 </TD>
135094 <TD width=15% BGCOLOR=#FFFF00>
135095 <B>Address</B>
135096 </TD>
135097 <TD width=10% BGCOLOR=#FFFF00>
135098 <B>Width</B>
135099 </TD>
135100 <TD width=10% BGCOLOR=#FFFF00>
135101 <B>Type</B>
135102 </TD>
135103 <TD width=15% BGCOLOR=#FFFF00>
135104 <B>Reset Value</B>
135105 </TD>
135106 <TD width=35% BGCOLOR=#FFFF00>
135107 <B>Description</B>
135108 </TD>
135109 </TR>
135110 <TR valign="top">
135111 <TD width=15% BGCOLOR=#FBF5EF>
135112 <B>MIO_PIN_30</B>
135113 </TD>
135114 <TD width=15% BGCOLOR=#FBF5EF>
135115 <B>0XF8000778</B>
135116 </TD>
135117 <TD width=10% BGCOLOR=#FBF5EF>
135118 <B>32</B>
135119 </TD>
135120 <TD width=10% BGCOLOR=#FBF5EF>
135121 <B>rw</B>
135122 </TD>
135123 <TD width=15% BGCOLOR=#FBF5EF>
135124 <B>0x00000000</B>
135125 </TD>
135126 <TD width=35% BGCOLOR=#FBF5EF>
135127 <B>--</B>
135128 </TD>
135129 </TR>
135130 </TABLE>
135131 <P>
135132 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
135133 <TR valign="top">
135134 <TD width=15% BGCOLOR=#C0FFC0>
135135 <B>Field Name</B>
135136 </TD>
135137 <TD width=15% BGCOLOR=#C0FFC0>
135138 <B>Bits</B>
135139 </TD>
135140 <TD width=10% BGCOLOR=#C0FFC0>
135141 <B>Mask</B>
135142 </TD>
135143 <TD width=10% BGCOLOR=#C0FFC0>
135144 <B>Value</B>
135145 </TD>
135146 <TD width=15% BGCOLOR=#C0FFC0>
135147 <B>Shifted Value</B>
135148 </TD>
135149 <TD width=35% BGCOLOR=#C0FFC0>
135150 <B>Description</B>
135151 </TD>
135152 </TR>
135153 <TR valign="top">
135154 <TD width=15% BGCOLOR=#FBF5EF>
135155 <B>TRI_ENABLE</B>
135156 </TD>
135157 <TD width=15% BGCOLOR=#FBF5EF>
135158 <B>0:0</B>
135159 </TD>
135160 <TD width=10% BGCOLOR=#FBF5EF>
135161 <B>1</B>
135162 </TD>
135163 <TD width=10% BGCOLOR=#FBF5EF>
135164 <B>0</B>
135165 </TD>
135166 <TD width=15% BGCOLOR=#FBF5EF>
135167 <B>0</B>
135168 </TD>
135169 <TD width=35% BGCOLOR=#FBF5EF>
135170 <B>Tri-state enable, active high.</B>
135171 </TD>
135172 </TR>
135173 <TR valign="top">
135174 <TD width=15% BGCOLOR=#FBF5EF>
135175 <B>L0_SEL</B>
135176 </TD>
135177 <TD width=15% BGCOLOR=#FBF5EF>
135178 <B>1:1</B>
135179 </TD>
135180 <TD width=10% BGCOLOR=#FBF5EF>
135181 <B>2</B>
135182 </TD>
135183 <TD width=10% BGCOLOR=#FBF5EF>
135184 <B>0</B>
135185 </TD>
135186 <TD width=15% BGCOLOR=#FBF5EF>
135187 <B>0</B>
135188 </TD>
135189 <TD width=35% BGCOLOR=#FBF5EF>
135190 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Output, gem1_rgmii_txd[1]- (TX RGMII data)</B>
135191 </TD>
135192 </TR>
135193 <TR valign="top">
135194 <TD width=15% BGCOLOR=#FBF5EF>
135195 <B>L1_SEL</B>
135196 </TD>
135197 <TD width=15% BGCOLOR=#FBF5EF>
135198 <B>2:2</B>
135199 </TD>
135200 <TD width=10% BGCOLOR=#FBF5EF>
135201 <B>4</B>
135202 </TD>
135203 <TD width=10% BGCOLOR=#FBF5EF>
135204 <B>1</B>
135205 </TD>
135206 <TD width=15% BGCOLOR=#FBF5EF>
135207 <B>4</B>
135208 </TD>
135209 <TD width=35% BGCOLOR=#FBF5EF>
135210 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Output, usb0_ulpi_stp- (Asserted to end or interrupt transfers)</B>
135211 </TD>
135212 </TR>
135213 <TR valign="top">
135214 <TD width=15% BGCOLOR=#FBF5EF>
135215 <B>L2_SEL</B>
135216 </TD>
135217 <TD width=15% BGCOLOR=#FBF5EF>
135218 <B>4:3</B>
135219 </TD>
135220 <TD width=10% BGCOLOR=#FBF5EF>
135221 <B>18</B>
135222 </TD>
135223 <TD width=10% BGCOLOR=#FBF5EF>
135224 <B>0</B>
135225 </TD>
135226 <TD width=15% BGCOLOR=#FBF5EF>
135227 <B>0</B>
135228 </TD>
135229 <TD width=35% BGCOLOR=#FBF5EF>
135230 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[15]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
135231 </TD>
135232 </TR>
135233 <TR valign="top">
135234 <TD width=15% BGCOLOR=#FBF5EF>
135235 <B>L3_SEL</B>
135236 </TD>
135237 <TD width=15% BGCOLOR=#FBF5EF>
135238 <B>7:5</B>
135239 </TD>
135240 <TD width=10% BGCOLOR=#FBF5EF>
135241 <B>e0</B>
135242 </TD>
135243 <TD width=10% BGCOLOR=#FBF5EF>
135244 <B>0</B>
135245 </TD>
135246 <TD width=15% BGCOLOR=#FBF5EF>
135247 <B>0</B>
135248 </TD>
135249 <TD width=35% BGCOLOR=#FBF5EF>
135250 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[30]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[30]- (GPIO bank 0) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= Not Used 4= sd0, Input, sd0_data_in[0]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[0]- (4-bit Data bus) 5= spi0, Input, spi0_n_ss_in- (SPI Master Selects) 5= spi0, Output, spi0_n_ss_out[0]- (SPI Master Selects) 6= ttc0, Output, ttc0_wave_out- (TTC waveform clock) 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
135251 </TD>
135252 </TR>
135253 <TR valign="top">
135254 <TD width=15% BGCOLOR=#FBF5EF>
135255 <B>Speed</B>
135256 </TD>
135257 <TD width=15% BGCOLOR=#FBF5EF>
135258 <B>8:8</B>
135259 </TD>
135260 <TD width=10% BGCOLOR=#FBF5EF>
135261 <B>100</B>
135262 </TD>
135263 <TD width=10% BGCOLOR=#FBF5EF>
135264 <B>0</B>
135265 </TD>
135266 <TD width=15% BGCOLOR=#FBF5EF>
135267 <B>0</B>
135268 </TD>
135269 <TD width=35% BGCOLOR=#FBF5EF>
135270 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
135271 </TD>
135272 </TR>
135273 <TR valign="top">
135274 <TD width=15% BGCOLOR=#FBF5EF>
135275 <B>IO_Type</B>
135276 </TD>
135277 <TD width=15% BGCOLOR=#FBF5EF>
135278 <B>11:9</B>
135279 </TD>
135280 <TD width=10% BGCOLOR=#FBF5EF>
135281 <B>e00</B>
135282 </TD>
135283 <TD width=10% BGCOLOR=#FBF5EF>
135284 <B>1</B>
135285 </TD>
135286 <TD width=15% BGCOLOR=#FBF5EF>
135287 <B>200</B>
135288 </TD>
135289 <TD width=35% BGCOLOR=#FBF5EF>
135290 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
135291 </TD>
135292 </TR>
135293 <TR valign="top">
135294 <TD width=15% BGCOLOR=#FBF5EF>
135295 <B>PULLUP</B>
135296 </TD>
135297 <TD width=15% BGCOLOR=#FBF5EF>
135298 <B>12:12</B>
135299 </TD>
135300 <TD width=10% BGCOLOR=#FBF5EF>
135301 <B>1000</B>
135302 </TD>
135303 <TD width=10% BGCOLOR=#FBF5EF>
135304 <B>0</B>
135305 </TD>
135306 <TD width=15% BGCOLOR=#FBF5EF>
135307 <B>0</B>
135308 </TD>
135309 <TD width=35% BGCOLOR=#FBF5EF>
135310 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
135311 </TD>
135312 </TR>
135313 <TR valign="top">
135314 <TD width=15% BGCOLOR=#FBF5EF>
135315 <B>DisableRcvr</B>
135316 </TD>
135317 <TD width=15% BGCOLOR=#FBF5EF>
135318 <B>13:13</B>
135319 </TD>
135320 <TD width=10% BGCOLOR=#FBF5EF>
135321 <B>2000</B>
135322 </TD>
135323 <TD width=10% BGCOLOR=#FBF5EF>
135324 <B>0</B>
135325 </TD>
135326 <TD width=15% BGCOLOR=#FBF5EF>
135327 <B>0</B>
135328 </TD>
135329 <TD width=35% BGCOLOR=#FBF5EF>
135330 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
135331 </TD>
135332 </TR>
135333 <TR valign="top">
135334 <TD width=15% BGCOLOR=#C0C0C0>
135335 <B>MIO_PIN_30@0XF8000778</B>
135336 </TD>
135337 <TD width=15% BGCOLOR=#C0C0C0>
135338 <B>31:0</B>
135339 </TD>
135340 <TD width=10% BGCOLOR=#C0C0C0>
135341 <B>3fff</B>
135342 </TD>
135343 <TD width=10% BGCOLOR=#C0C0C0>
135344 <B></B>
135345 </TD>
135346 <TD width=15% BGCOLOR=#C0C0C0>
135347 <B>204</B>
135348 </TD>
135349 <TD width=35% BGCOLOR=#C0C0C0>
135350 <B>MIO Control for Pin 30</B>
135351 </TD>
135352 </TR>
135353 </TABLE>
135354 <P>
135355 <H2><a name="MIO_PIN_31">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_31</a></H2>
135356 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
135357 <TR valign="top">
135358 <TD width=15% BGCOLOR=#FFFF00>
135359 <B>Register Name</B>
135360 </TD>
135361 <TD width=15% BGCOLOR=#FFFF00>
135362 <B>Address</B>
135363 </TD>
135364 <TD width=10% BGCOLOR=#FFFF00>
135365 <B>Width</B>
135366 </TD>
135367 <TD width=10% BGCOLOR=#FFFF00>
135368 <B>Type</B>
135369 </TD>
135370 <TD width=15% BGCOLOR=#FFFF00>
135371 <B>Reset Value</B>
135372 </TD>
135373 <TD width=35% BGCOLOR=#FFFF00>
135374 <B>Description</B>
135375 </TD>
135376 </TR>
135377 <TR valign="top">
135378 <TD width=15% BGCOLOR=#FBF5EF>
135379 <B>MIO_PIN_31</B>
135380 </TD>
135381 <TD width=15% BGCOLOR=#FBF5EF>
135382 <B>0XF800077C</B>
135383 </TD>
135384 <TD width=10% BGCOLOR=#FBF5EF>
135385 <B>32</B>
135386 </TD>
135387 <TD width=10% BGCOLOR=#FBF5EF>
135388 <B>rw</B>
135389 </TD>
135390 <TD width=15% BGCOLOR=#FBF5EF>
135391 <B>0x00000000</B>
135392 </TD>
135393 <TD width=35% BGCOLOR=#FBF5EF>
135394 <B>--</B>
135395 </TD>
135396 </TR>
135397 </TABLE>
135398 <P>
135399 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
135400 <TR valign="top">
135401 <TD width=15% BGCOLOR=#C0FFC0>
135402 <B>Field Name</B>
135403 </TD>
135404 <TD width=15% BGCOLOR=#C0FFC0>
135405 <B>Bits</B>
135406 </TD>
135407 <TD width=10% BGCOLOR=#C0FFC0>
135408 <B>Mask</B>
135409 </TD>
135410 <TD width=10% BGCOLOR=#C0FFC0>
135411 <B>Value</B>
135412 </TD>
135413 <TD width=15% BGCOLOR=#C0FFC0>
135414 <B>Shifted Value</B>
135415 </TD>
135416 <TD width=35% BGCOLOR=#C0FFC0>
135417 <B>Description</B>
135418 </TD>
135419 </TR>
135420 <TR valign="top">
135421 <TD width=15% BGCOLOR=#FBF5EF>
135422 <B>TRI_ENABLE</B>
135423 </TD>
135424 <TD width=15% BGCOLOR=#FBF5EF>
135425 <B>0:0</B>
135426 </TD>
135427 <TD width=10% BGCOLOR=#FBF5EF>
135428 <B>1</B>
135429 </TD>
135430 <TD width=10% BGCOLOR=#FBF5EF>
135431 <B>1</B>
135432 </TD>
135433 <TD width=15% BGCOLOR=#FBF5EF>
135434 <B>1</B>
135435 </TD>
135436 <TD width=35% BGCOLOR=#FBF5EF>
135437 <B>Tri-state enable, active high.</B>
135438 </TD>
135439 </TR>
135440 <TR valign="top">
135441 <TD width=15% BGCOLOR=#FBF5EF>
135442 <B>L0_SEL</B>
135443 </TD>
135444 <TD width=15% BGCOLOR=#FBF5EF>
135445 <B>1:1</B>
135446 </TD>
135447 <TD width=10% BGCOLOR=#FBF5EF>
135448 <B>2</B>
135449 </TD>
135450 <TD width=10% BGCOLOR=#FBF5EF>
135451 <B>0</B>
135452 </TD>
135453 <TD width=15% BGCOLOR=#FBF5EF>
135454 <B>0</B>
135455 </TD>
135456 <TD width=35% BGCOLOR=#FBF5EF>
135457 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Output, gem1_rgmii_txd[2]- (TX RGMII data)</B>
135458 </TD>
135459 </TR>
135460 <TR valign="top">
135461 <TD width=15% BGCOLOR=#FBF5EF>
135462 <B>L1_SEL</B>
135463 </TD>
135464 <TD width=15% BGCOLOR=#FBF5EF>
135465 <B>2:2</B>
135466 </TD>
135467 <TD width=10% BGCOLOR=#FBF5EF>
135468 <B>4</B>
135469 </TD>
135470 <TD width=10% BGCOLOR=#FBF5EF>
135471 <B>1</B>
135472 </TD>
135473 <TD width=15% BGCOLOR=#FBF5EF>
135474 <B>4</B>
135475 </TD>
135476 <TD width=35% BGCOLOR=#FBF5EF>
135477 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_ulpi_nxt- (Data flow control signal from the PHY)</B>
135478 </TD>
135479 </TR>
135480 <TR valign="top">
135481 <TD width=15% BGCOLOR=#FBF5EF>
135482 <B>L2_SEL</B>
135483 </TD>
135484 <TD width=15% BGCOLOR=#FBF5EF>
135485 <B>4:3</B>
135486 </TD>
135487 <TD width=10% BGCOLOR=#FBF5EF>
135488 <B>18</B>
135489 </TD>
135490 <TD width=10% BGCOLOR=#FBF5EF>
135491 <B>0</B>
135492 </TD>
135493 <TD width=15% BGCOLOR=#FBF5EF>
135494 <B>0</B>
135495 </TD>
135496 <TD width=35% BGCOLOR=#FBF5EF>
135497 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[16]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
135498 </TD>
135499 </TR>
135500 <TR valign="top">
135501 <TD width=15% BGCOLOR=#FBF5EF>
135502 <B>L3_SEL</B>
135503 </TD>
135504 <TD width=15% BGCOLOR=#FBF5EF>
135505 <B>7:5</B>
135506 </TD>
135507 <TD width=10% BGCOLOR=#FBF5EF>
135508 <B>e0</B>
135509 </TD>
135510 <TD width=10% BGCOLOR=#FBF5EF>
135511 <B>0</B>
135512 </TD>
135513 <TD width=15% BGCOLOR=#FBF5EF>
135514 <B>0</B>
135515 </TD>
135516 <TD width=35% BGCOLOR=#FBF5EF>
135517 <B>Level 3 Mux Select 0= gpio0, Input, gpio_0_pin_in[31]- (GPIO bank 0) 0= gpio0, Output, gpio_0_pin_out[31]- (GPIO bank 0) 1= can0, Output, can0_phy_tx- (Can TX signal) 2= i2c0, Input, i2c0_sda_input- (SDA signal) 2= i2c0, Output, i2c0_sda_out- (SDA signal) 3= Not Used 4= sd0, Input, sd0_data_in[1]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[1]- (4-bit Data bus) 5= spi0, Output, spi0_n_ss_out[1]- (SPI Master Selects) 6= ttc0, Input, ttc0_clk_in- (TTC input clock) 7= ua0, Output, ua0_txd- (UART transmitter serial output)</B>
135518 </TD>
135519 </TR>
135520 <TR valign="top">
135521 <TD width=15% BGCOLOR=#FBF5EF>
135522 <B>Speed</B>
135523 </TD>
135524 <TD width=15% BGCOLOR=#FBF5EF>
135525 <B>8:8</B>
135526 </TD>
135527 <TD width=10% BGCOLOR=#FBF5EF>
135528 <B>100</B>
135529 </TD>
135530 <TD width=10% BGCOLOR=#FBF5EF>
135531 <B>0</B>
135532 </TD>
135533 <TD width=15% BGCOLOR=#FBF5EF>
135534 <B>0</B>
135535 </TD>
135536 <TD width=35% BGCOLOR=#FBF5EF>
135537 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
135538 </TD>
135539 </TR>
135540 <TR valign="top">
135541 <TD width=15% BGCOLOR=#FBF5EF>
135542 <B>IO_Type</B>
135543 </TD>
135544 <TD width=15% BGCOLOR=#FBF5EF>
135545 <B>11:9</B>
135546 </TD>
135547 <TD width=10% BGCOLOR=#FBF5EF>
135548 <B>e00</B>
135549 </TD>
135550 <TD width=10% BGCOLOR=#FBF5EF>
135551 <B>1</B>
135552 </TD>
135553 <TD width=15% BGCOLOR=#FBF5EF>
135554 <B>200</B>
135555 </TD>
135556 <TD width=35% BGCOLOR=#FBF5EF>
135557 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
135558 </TD>
135559 </TR>
135560 <TR valign="top">
135561 <TD width=15% BGCOLOR=#FBF5EF>
135562 <B>PULLUP</B>
135563 </TD>
135564 <TD width=15% BGCOLOR=#FBF5EF>
135565 <B>12:12</B>
135566 </TD>
135567 <TD width=10% BGCOLOR=#FBF5EF>
135568 <B>1000</B>
135569 </TD>
135570 <TD width=10% BGCOLOR=#FBF5EF>
135571 <B>0</B>
135572 </TD>
135573 <TD width=15% BGCOLOR=#FBF5EF>
135574 <B>0</B>
135575 </TD>
135576 <TD width=35% BGCOLOR=#FBF5EF>
135577 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
135578 </TD>
135579 </TR>
135580 <TR valign="top">
135581 <TD width=15% BGCOLOR=#FBF5EF>
135582 <B>DisableRcvr</B>
135583 </TD>
135584 <TD width=15% BGCOLOR=#FBF5EF>
135585 <B>13:13</B>
135586 </TD>
135587 <TD width=10% BGCOLOR=#FBF5EF>
135588 <B>2000</B>
135589 </TD>
135590 <TD width=10% BGCOLOR=#FBF5EF>
135591 <B>0</B>
135592 </TD>
135593 <TD width=15% BGCOLOR=#FBF5EF>
135594 <B>0</B>
135595 </TD>
135596 <TD width=35% BGCOLOR=#FBF5EF>
135597 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
135598 </TD>
135599 </TR>
135600 <TR valign="top">
135601 <TD width=15% BGCOLOR=#C0C0C0>
135602 <B>MIO_PIN_31@0XF800077C</B>
135603 </TD>
135604 <TD width=15% BGCOLOR=#C0C0C0>
135605 <B>31:0</B>
135606 </TD>
135607 <TD width=10% BGCOLOR=#C0C0C0>
135608 <B>3fff</B>
135609 </TD>
135610 <TD width=10% BGCOLOR=#C0C0C0>
135611 <B></B>
135612 </TD>
135613 <TD width=15% BGCOLOR=#C0C0C0>
135614 <B>205</B>
135615 </TD>
135616 <TD width=35% BGCOLOR=#C0C0C0>
135617 <B>MIO Control for Pin 31</B>
135618 </TD>
135619 </TR>
135620 </TABLE>
135621 <P>
135622 <H2><a name="MIO_PIN_32">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_32</a></H2>
135623 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
135624 <TR valign="top">
135625 <TD width=15% BGCOLOR=#FFFF00>
135626 <B>Register Name</B>
135627 </TD>
135628 <TD width=15% BGCOLOR=#FFFF00>
135629 <B>Address</B>
135630 </TD>
135631 <TD width=10% BGCOLOR=#FFFF00>
135632 <B>Width</B>
135633 </TD>
135634 <TD width=10% BGCOLOR=#FFFF00>
135635 <B>Type</B>
135636 </TD>
135637 <TD width=15% BGCOLOR=#FFFF00>
135638 <B>Reset Value</B>
135639 </TD>
135640 <TD width=35% BGCOLOR=#FFFF00>
135641 <B>Description</B>
135642 </TD>
135643 </TR>
135644 <TR valign="top">
135645 <TD width=15% BGCOLOR=#FBF5EF>
135646 <B>MIO_PIN_32</B>
135647 </TD>
135648 <TD width=15% BGCOLOR=#FBF5EF>
135649 <B>0XF8000780</B>
135650 </TD>
135651 <TD width=10% BGCOLOR=#FBF5EF>
135652 <B>32</B>
135653 </TD>
135654 <TD width=10% BGCOLOR=#FBF5EF>
135655 <B>rw</B>
135656 </TD>
135657 <TD width=15% BGCOLOR=#FBF5EF>
135658 <B>0x00000000</B>
135659 </TD>
135660 <TD width=35% BGCOLOR=#FBF5EF>
135661 <B>--</B>
135662 </TD>
135663 </TR>
135664 </TABLE>
135665 <P>
135666 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
135667 <TR valign="top">
135668 <TD width=15% BGCOLOR=#C0FFC0>
135669 <B>Field Name</B>
135670 </TD>
135671 <TD width=15% BGCOLOR=#C0FFC0>
135672 <B>Bits</B>
135673 </TD>
135674 <TD width=10% BGCOLOR=#C0FFC0>
135675 <B>Mask</B>
135676 </TD>
135677 <TD width=10% BGCOLOR=#C0FFC0>
135678 <B>Value</B>
135679 </TD>
135680 <TD width=15% BGCOLOR=#C0FFC0>
135681 <B>Shifted Value</B>
135682 </TD>
135683 <TD width=35% BGCOLOR=#C0FFC0>
135684 <B>Description</B>
135685 </TD>
135686 </TR>
135687 <TR valign="top">
135688 <TD width=15% BGCOLOR=#FBF5EF>
135689 <B>TRI_ENABLE</B>
135690 </TD>
135691 <TD width=15% BGCOLOR=#FBF5EF>
135692 <B>0:0</B>
135693 </TD>
135694 <TD width=10% BGCOLOR=#FBF5EF>
135695 <B>1</B>
135696 </TD>
135697 <TD width=10% BGCOLOR=#FBF5EF>
135698 <B>0</B>
135699 </TD>
135700 <TD width=15% BGCOLOR=#FBF5EF>
135701 <B>0</B>
135702 </TD>
135703 <TD width=35% BGCOLOR=#FBF5EF>
135704 <B>Tri-state enable, active high.</B>
135705 </TD>
135706 </TR>
135707 <TR valign="top">
135708 <TD width=15% BGCOLOR=#FBF5EF>
135709 <B>L0_SEL</B>
135710 </TD>
135711 <TD width=15% BGCOLOR=#FBF5EF>
135712 <B>1:1</B>
135713 </TD>
135714 <TD width=10% BGCOLOR=#FBF5EF>
135715 <B>2</B>
135716 </TD>
135717 <TD width=10% BGCOLOR=#FBF5EF>
135718 <B>0</B>
135719 </TD>
135720 <TD width=15% BGCOLOR=#FBF5EF>
135721 <B>0</B>
135722 </TD>
135723 <TD width=35% BGCOLOR=#FBF5EF>
135724 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Output, gem1_rgmii_txd[3]- (TX RGMII data)</B>
135725 </TD>
135726 </TR>
135727 <TR valign="top">
135728 <TD width=15% BGCOLOR=#FBF5EF>
135729 <B>L1_SEL</B>
135730 </TD>
135731 <TD width=15% BGCOLOR=#FBF5EF>
135732 <B>2:2</B>
135733 </TD>
135734 <TD width=10% BGCOLOR=#FBF5EF>
135735 <B>4</B>
135736 </TD>
135737 <TD width=10% BGCOLOR=#FBF5EF>
135738 <B>1</B>
135739 </TD>
135740 <TD width=15% BGCOLOR=#FBF5EF>
135741 <B>4</B>
135742 </TD>
135743 <TD width=35% BGCOLOR=#FBF5EF>
135744 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_ulpi_rx_data[0]- (ULPI data bus) 1= usb0, Output, usb0_ulpi_tx_data[0]- (ULPI data bus)</B>
135745 </TD>
135746 </TR>
135747 <TR valign="top">
135748 <TD width=15% BGCOLOR=#FBF5EF>
135749 <B>L2_SEL</B>
135750 </TD>
135751 <TD width=15% BGCOLOR=#FBF5EF>
135752 <B>4:3</B>
135753 </TD>
135754 <TD width=10% BGCOLOR=#FBF5EF>
135755 <B>18</B>
135756 </TD>
135757 <TD width=10% BGCOLOR=#FBF5EF>
135758 <B>0</B>
135759 </TD>
135760 <TD width=15% BGCOLOR=#FBF5EF>
135761 <B>0</B>
135762 </TD>
135763 <TD width=35% BGCOLOR=#FBF5EF>
135764 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[17]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
135765 </TD>
135766 </TR>
135767 <TR valign="top">
135768 <TD width=15% BGCOLOR=#FBF5EF>
135769 <B>L3_SEL</B>
135770 </TD>
135771 <TD width=15% BGCOLOR=#FBF5EF>
135772 <B>7:5</B>
135773 </TD>
135774 <TD width=10% BGCOLOR=#FBF5EF>
135775 <B>e0</B>
135776 </TD>
135777 <TD width=10% BGCOLOR=#FBF5EF>
135778 <B>0</B>
135779 </TD>
135780 <TD width=15% BGCOLOR=#FBF5EF>
135781 <B>0</B>
135782 </TD>
135783 <TD width=35% BGCOLOR=#FBF5EF>
135784 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[0]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[0]- (GPIO bank 1) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= Not Used 4= sd0, Input, sd0_data_in[2]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[2]- (4-bit Data bus) 5= spi0, Output, spi0_n_ss_out[2]- (SPI Master Selects) 6= Not Used 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
135785 </TD>
135786 </TR>
135787 <TR valign="top">
135788 <TD width=15% BGCOLOR=#FBF5EF>
135789 <B>Speed</B>
135790 </TD>
135791 <TD width=15% BGCOLOR=#FBF5EF>
135792 <B>8:8</B>
135793 </TD>
135794 <TD width=10% BGCOLOR=#FBF5EF>
135795 <B>100</B>
135796 </TD>
135797 <TD width=10% BGCOLOR=#FBF5EF>
135798 <B>0</B>
135799 </TD>
135800 <TD width=15% BGCOLOR=#FBF5EF>
135801 <B>0</B>
135802 </TD>
135803 <TD width=35% BGCOLOR=#FBF5EF>
135804 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
135805 </TD>
135806 </TR>
135807 <TR valign="top">
135808 <TD width=15% BGCOLOR=#FBF5EF>
135809 <B>IO_Type</B>
135810 </TD>
135811 <TD width=15% BGCOLOR=#FBF5EF>
135812 <B>11:9</B>
135813 </TD>
135814 <TD width=10% BGCOLOR=#FBF5EF>
135815 <B>e00</B>
135816 </TD>
135817 <TD width=10% BGCOLOR=#FBF5EF>
135818 <B>1</B>
135819 </TD>
135820 <TD width=15% BGCOLOR=#FBF5EF>
135821 <B>200</B>
135822 </TD>
135823 <TD width=35% BGCOLOR=#FBF5EF>
135824 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
135825 </TD>
135826 </TR>
135827 <TR valign="top">
135828 <TD width=15% BGCOLOR=#FBF5EF>
135829 <B>PULLUP</B>
135830 </TD>
135831 <TD width=15% BGCOLOR=#FBF5EF>
135832 <B>12:12</B>
135833 </TD>
135834 <TD width=10% BGCOLOR=#FBF5EF>
135835 <B>1000</B>
135836 </TD>
135837 <TD width=10% BGCOLOR=#FBF5EF>
135838 <B>0</B>
135839 </TD>
135840 <TD width=15% BGCOLOR=#FBF5EF>
135841 <B>0</B>
135842 </TD>
135843 <TD width=35% BGCOLOR=#FBF5EF>
135844 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
135845 </TD>
135846 </TR>
135847 <TR valign="top">
135848 <TD width=15% BGCOLOR=#FBF5EF>
135849 <B>DisableRcvr</B>
135850 </TD>
135851 <TD width=15% BGCOLOR=#FBF5EF>
135852 <B>13:13</B>
135853 </TD>
135854 <TD width=10% BGCOLOR=#FBF5EF>
135855 <B>2000</B>
135856 </TD>
135857 <TD width=10% BGCOLOR=#FBF5EF>
135858 <B>0</B>
135859 </TD>
135860 <TD width=15% BGCOLOR=#FBF5EF>
135861 <B>0</B>
135862 </TD>
135863 <TD width=35% BGCOLOR=#FBF5EF>
135864 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
135865 </TD>
135866 </TR>
135867 <TR valign="top">
135868 <TD width=15% BGCOLOR=#C0C0C0>
135869 <B>MIO_PIN_32@0XF8000780</B>
135870 </TD>
135871 <TD width=15% BGCOLOR=#C0C0C0>
135872 <B>31:0</B>
135873 </TD>
135874 <TD width=10% BGCOLOR=#C0C0C0>
135875 <B>3fff</B>
135876 </TD>
135877 <TD width=10% BGCOLOR=#C0C0C0>
135878 <B></B>
135879 </TD>
135880 <TD width=15% BGCOLOR=#C0C0C0>
135881 <B>204</B>
135882 </TD>
135883 <TD width=35% BGCOLOR=#C0C0C0>
135884 <B>MIO Control for Pin 32</B>
135885 </TD>
135886 </TR>
135887 </TABLE>
135888 <P>
135889 <H2><a name="MIO_PIN_33">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_33</a></H2>
135890 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
135891 <TR valign="top">
135892 <TD width=15% BGCOLOR=#FFFF00>
135893 <B>Register Name</B>
135894 </TD>
135895 <TD width=15% BGCOLOR=#FFFF00>
135896 <B>Address</B>
135897 </TD>
135898 <TD width=10% BGCOLOR=#FFFF00>
135899 <B>Width</B>
135900 </TD>
135901 <TD width=10% BGCOLOR=#FFFF00>
135902 <B>Type</B>
135903 </TD>
135904 <TD width=15% BGCOLOR=#FFFF00>
135905 <B>Reset Value</B>
135906 </TD>
135907 <TD width=35% BGCOLOR=#FFFF00>
135908 <B>Description</B>
135909 </TD>
135910 </TR>
135911 <TR valign="top">
135912 <TD width=15% BGCOLOR=#FBF5EF>
135913 <B>MIO_PIN_33</B>
135914 </TD>
135915 <TD width=15% BGCOLOR=#FBF5EF>
135916 <B>0XF8000784</B>
135917 </TD>
135918 <TD width=10% BGCOLOR=#FBF5EF>
135919 <B>32</B>
135920 </TD>
135921 <TD width=10% BGCOLOR=#FBF5EF>
135922 <B>rw</B>
135923 </TD>
135924 <TD width=15% BGCOLOR=#FBF5EF>
135925 <B>0x00000000</B>
135926 </TD>
135927 <TD width=35% BGCOLOR=#FBF5EF>
135928 <B>--</B>
135929 </TD>
135930 </TR>
135931 </TABLE>
135932 <P>
135933 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
135934 <TR valign="top">
135935 <TD width=15% BGCOLOR=#C0FFC0>
135936 <B>Field Name</B>
135937 </TD>
135938 <TD width=15% BGCOLOR=#C0FFC0>
135939 <B>Bits</B>
135940 </TD>
135941 <TD width=10% BGCOLOR=#C0FFC0>
135942 <B>Mask</B>
135943 </TD>
135944 <TD width=10% BGCOLOR=#C0FFC0>
135945 <B>Value</B>
135946 </TD>
135947 <TD width=15% BGCOLOR=#C0FFC0>
135948 <B>Shifted Value</B>
135949 </TD>
135950 <TD width=35% BGCOLOR=#C0FFC0>
135951 <B>Description</B>
135952 </TD>
135953 </TR>
135954 <TR valign="top">
135955 <TD width=15% BGCOLOR=#FBF5EF>
135956 <B>TRI_ENABLE</B>
135957 </TD>
135958 <TD width=15% BGCOLOR=#FBF5EF>
135959 <B>0:0</B>
135960 </TD>
135961 <TD width=10% BGCOLOR=#FBF5EF>
135962 <B>1</B>
135963 </TD>
135964 <TD width=10% BGCOLOR=#FBF5EF>
135965 <B>0</B>
135966 </TD>
135967 <TD width=15% BGCOLOR=#FBF5EF>
135968 <B>0</B>
135969 </TD>
135970 <TD width=35% BGCOLOR=#FBF5EF>
135971 <B>Tri-state enable, active high.</B>
135972 </TD>
135973 </TR>
135974 <TR valign="top">
135975 <TD width=15% BGCOLOR=#FBF5EF>
135976 <B>L0_SEL</B>
135977 </TD>
135978 <TD width=15% BGCOLOR=#FBF5EF>
135979 <B>1:1</B>
135980 </TD>
135981 <TD width=10% BGCOLOR=#FBF5EF>
135982 <B>2</B>
135983 </TD>
135984 <TD width=10% BGCOLOR=#FBF5EF>
135985 <B>0</B>
135986 </TD>
135987 <TD width=15% BGCOLOR=#FBF5EF>
135988 <B>0</B>
135989 </TD>
135990 <TD width=35% BGCOLOR=#FBF5EF>
135991 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Output, gem1_rgmii_tx_ctl- (TX RGMII control)</B>
135992 </TD>
135993 </TR>
135994 <TR valign="top">
135995 <TD width=15% BGCOLOR=#FBF5EF>
135996 <B>L1_SEL</B>
135997 </TD>
135998 <TD width=15% BGCOLOR=#FBF5EF>
135999 <B>2:2</B>
136000 </TD>
136001 <TD width=10% BGCOLOR=#FBF5EF>
136002 <B>4</B>
136003 </TD>
136004 <TD width=10% BGCOLOR=#FBF5EF>
136005 <B>1</B>
136006 </TD>
136007 <TD width=15% BGCOLOR=#FBF5EF>
136008 <B>4</B>
136009 </TD>
136010 <TD width=35% BGCOLOR=#FBF5EF>
136011 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_ulpi_rx_data[1]- (ULPI data bus) 1= usb0, Output, usb0_ulpi_tx_data[1]- (ULPI data bus)</B>
136012 </TD>
136013 </TR>
136014 <TR valign="top">
136015 <TD width=15% BGCOLOR=#FBF5EF>
136016 <B>L2_SEL</B>
136017 </TD>
136018 <TD width=15% BGCOLOR=#FBF5EF>
136019 <B>4:3</B>
136020 </TD>
136021 <TD width=10% BGCOLOR=#FBF5EF>
136022 <B>18</B>
136023 </TD>
136024 <TD width=10% BGCOLOR=#FBF5EF>
136025 <B>0</B>
136026 </TD>
136027 <TD width=15% BGCOLOR=#FBF5EF>
136028 <B>0</B>
136029 </TD>
136030 <TD width=35% BGCOLOR=#FBF5EF>
136031 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[18]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
136032 </TD>
136033 </TR>
136034 <TR valign="top">
136035 <TD width=15% BGCOLOR=#FBF5EF>
136036 <B>L3_SEL</B>
136037 </TD>
136038 <TD width=15% BGCOLOR=#FBF5EF>
136039 <B>7:5</B>
136040 </TD>
136041 <TD width=10% BGCOLOR=#FBF5EF>
136042 <B>e0</B>
136043 </TD>
136044 <TD width=10% BGCOLOR=#FBF5EF>
136045 <B>0</B>
136046 </TD>
136047 <TD width=15% BGCOLOR=#FBF5EF>
136048 <B>0</B>
136049 </TD>
136050 <TD width=35% BGCOLOR=#FBF5EF>
136051 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[1]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[1]- (GPIO bank 1) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= Not Used 4= sd0, Input, sd0_data_in[3]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[3]- (4-bit Data bus) 5= spi0, Output, spi0_mo- (MOSI signal) 5= spi0, Input, spi0_si- (MOSI signal) 6= Not Used 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
136052 </TD>
136053 </TR>
136054 <TR valign="top">
136055 <TD width=15% BGCOLOR=#FBF5EF>
136056 <B>Speed</B>
136057 </TD>
136058 <TD width=15% BGCOLOR=#FBF5EF>
136059 <B>8:8</B>
136060 </TD>
136061 <TD width=10% BGCOLOR=#FBF5EF>
136062 <B>100</B>
136063 </TD>
136064 <TD width=10% BGCOLOR=#FBF5EF>
136065 <B>0</B>
136066 </TD>
136067 <TD width=15% BGCOLOR=#FBF5EF>
136068 <B>0</B>
136069 </TD>
136070 <TD width=35% BGCOLOR=#FBF5EF>
136071 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
136072 </TD>
136073 </TR>
136074 <TR valign="top">
136075 <TD width=15% BGCOLOR=#FBF5EF>
136076 <B>IO_Type</B>
136077 </TD>
136078 <TD width=15% BGCOLOR=#FBF5EF>
136079 <B>11:9</B>
136080 </TD>
136081 <TD width=10% BGCOLOR=#FBF5EF>
136082 <B>e00</B>
136083 </TD>
136084 <TD width=10% BGCOLOR=#FBF5EF>
136085 <B>1</B>
136086 </TD>
136087 <TD width=15% BGCOLOR=#FBF5EF>
136088 <B>200</B>
136089 </TD>
136090 <TD width=35% BGCOLOR=#FBF5EF>
136091 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
136092 </TD>
136093 </TR>
136094 <TR valign="top">
136095 <TD width=15% BGCOLOR=#FBF5EF>
136096 <B>PULLUP</B>
136097 </TD>
136098 <TD width=15% BGCOLOR=#FBF5EF>
136099 <B>12:12</B>
136100 </TD>
136101 <TD width=10% BGCOLOR=#FBF5EF>
136102 <B>1000</B>
136103 </TD>
136104 <TD width=10% BGCOLOR=#FBF5EF>
136105 <B>0</B>
136106 </TD>
136107 <TD width=15% BGCOLOR=#FBF5EF>
136108 <B>0</B>
136109 </TD>
136110 <TD width=35% BGCOLOR=#FBF5EF>
136111 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
136112 </TD>
136113 </TR>
136114 <TR valign="top">
136115 <TD width=15% BGCOLOR=#FBF5EF>
136116 <B>DisableRcvr</B>
136117 </TD>
136118 <TD width=15% BGCOLOR=#FBF5EF>
136119 <B>13:13</B>
136120 </TD>
136121 <TD width=10% BGCOLOR=#FBF5EF>
136122 <B>2000</B>
136123 </TD>
136124 <TD width=10% BGCOLOR=#FBF5EF>
136125 <B>0</B>
136126 </TD>
136127 <TD width=15% BGCOLOR=#FBF5EF>
136128 <B>0</B>
136129 </TD>
136130 <TD width=35% BGCOLOR=#FBF5EF>
136131 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
136132 </TD>
136133 </TR>
136134 <TR valign="top">
136135 <TD width=15% BGCOLOR=#C0C0C0>
136136 <B>MIO_PIN_33@0XF8000784</B>
136137 </TD>
136138 <TD width=15% BGCOLOR=#C0C0C0>
136139 <B>31:0</B>
136140 </TD>
136141 <TD width=10% BGCOLOR=#C0C0C0>
136142 <B>3fff</B>
136143 </TD>
136144 <TD width=10% BGCOLOR=#C0C0C0>
136145 <B></B>
136146 </TD>
136147 <TD width=15% BGCOLOR=#C0C0C0>
136148 <B>204</B>
136149 </TD>
136150 <TD width=35% BGCOLOR=#C0C0C0>
136151 <B>MIO Control for Pin 33</B>
136152 </TD>
136153 </TR>
136154 </TABLE>
136155 <P>
136156 <H2><a name="MIO_PIN_34">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_34</a></H2>
136157 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
136158 <TR valign="top">
136159 <TD width=15% BGCOLOR=#FFFF00>
136160 <B>Register Name</B>
136161 </TD>
136162 <TD width=15% BGCOLOR=#FFFF00>
136163 <B>Address</B>
136164 </TD>
136165 <TD width=10% BGCOLOR=#FFFF00>
136166 <B>Width</B>
136167 </TD>
136168 <TD width=10% BGCOLOR=#FFFF00>
136169 <B>Type</B>
136170 </TD>
136171 <TD width=15% BGCOLOR=#FFFF00>
136172 <B>Reset Value</B>
136173 </TD>
136174 <TD width=35% BGCOLOR=#FFFF00>
136175 <B>Description</B>
136176 </TD>
136177 </TR>
136178 <TR valign="top">
136179 <TD width=15% BGCOLOR=#FBF5EF>
136180 <B>MIO_PIN_34</B>
136181 </TD>
136182 <TD width=15% BGCOLOR=#FBF5EF>
136183 <B>0XF8000788</B>
136184 </TD>
136185 <TD width=10% BGCOLOR=#FBF5EF>
136186 <B>32</B>
136187 </TD>
136188 <TD width=10% BGCOLOR=#FBF5EF>
136189 <B>rw</B>
136190 </TD>
136191 <TD width=15% BGCOLOR=#FBF5EF>
136192 <B>0x00000000</B>
136193 </TD>
136194 <TD width=35% BGCOLOR=#FBF5EF>
136195 <B>--</B>
136196 </TD>
136197 </TR>
136198 </TABLE>
136199 <P>
136200 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
136201 <TR valign="top">
136202 <TD width=15% BGCOLOR=#C0FFC0>
136203 <B>Field Name</B>
136204 </TD>
136205 <TD width=15% BGCOLOR=#C0FFC0>
136206 <B>Bits</B>
136207 </TD>
136208 <TD width=10% BGCOLOR=#C0FFC0>
136209 <B>Mask</B>
136210 </TD>
136211 <TD width=10% BGCOLOR=#C0FFC0>
136212 <B>Value</B>
136213 </TD>
136214 <TD width=15% BGCOLOR=#C0FFC0>
136215 <B>Shifted Value</B>
136216 </TD>
136217 <TD width=35% BGCOLOR=#C0FFC0>
136218 <B>Description</B>
136219 </TD>
136220 </TR>
136221 <TR valign="top">
136222 <TD width=15% BGCOLOR=#FBF5EF>
136223 <B>TRI_ENABLE</B>
136224 </TD>
136225 <TD width=15% BGCOLOR=#FBF5EF>
136226 <B>0:0</B>
136227 </TD>
136228 <TD width=10% BGCOLOR=#FBF5EF>
136229 <B>1</B>
136230 </TD>
136231 <TD width=10% BGCOLOR=#FBF5EF>
136232 <B>0</B>
136233 </TD>
136234 <TD width=15% BGCOLOR=#FBF5EF>
136235 <B>0</B>
136236 </TD>
136237 <TD width=35% BGCOLOR=#FBF5EF>
136238 <B>Tri-state enable, active high.</B>
136239 </TD>
136240 </TR>
136241 <TR valign="top">
136242 <TD width=15% BGCOLOR=#FBF5EF>
136243 <B>L0_SEL</B>
136244 </TD>
136245 <TD width=15% BGCOLOR=#FBF5EF>
136246 <B>1:1</B>
136247 </TD>
136248 <TD width=10% BGCOLOR=#FBF5EF>
136249 <B>2</B>
136250 </TD>
136251 <TD width=10% BGCOLOR=#FBF5EF>
136252 <B>0</B>
136253 </TD>
136254 <TD width=15% BGCOLOR=#FBF5EF>
136255 <B>0</B>
136256 </TD>
136257 <TD width=35% BGCOLOR=#FBF5EF>
136258 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Input, gem1_rgmii_rx_clk- (RX RGMII clock)</B>
136259 </TD>
136260 </TR>
136261 <TR valign="top">
136262 <TD width=15% BGCOLOR=#FBF5EF>
136263 <B>L1_SEL</B>
136264 </TD>
136265 <TD width=15% BGCOLOR=#FBF5EF>
136266 <B>2:2</B>
136267 </TD>
136268 <TD width=10% BGCOLOR=#FBF5EF>
136269 <B>4</B>
136270 </TD>
136271 <TD width=10% BGCOLOR=#FBF5EF>
136272 <B>1</B>
136273 </TD>
136274 <TD width=15% BGCOLOR=#FBF5EF>
136275 <B>4</B>
136276 </TD>
136277 <TD width=35% BGCOLOR=#FBF5EF>
136278 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_ulpi_rx_data[2]- (ULPI data bus) 1= usb0, Output, usb0_ulpi_tx_data[2]- (ULPI data bus)</B>
136279 </TD>
136280 </TR>
136281 <TR valign="top">
136282 <TD width=15% BGCOLOR=#FBF5EF>
136283 <B>L2_SEL</B>
136284 </TD>
136285 <TD width=15% BGCOLOR=#FBF5EF>
136286 <B>4:3</B>
136287 </TD>
136288 <TD width=10% BGCOLOR=#FBF5EF>
136289 <B>18</B>
136290 </TD>
136291 <TD width=10% BGCOLOR=#FBF5EF>
136292 <B>0</B>
136293 </TD>
136294 <TD width=15% BGCOLOR=#FBF5EF>
136295 <B>0</B>
136296 </TD>
136297 <TD width=35% BGCOLOR=#FBF5EF>
136298 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[19]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
136299 </TD>
136300 </TR>
136301 <TR valign="top">
136302 <TD width=15% BGCOLOR=#FBF5EF>
136303 <B>L3_SEL</B>
136304 </TD>
136305 <TD width=15% BGCOLOR=#FBF5EF>
136306 <B>7:5</B>
136307 </TD>
136308 <TD width=10% BGCOLOR=#FBF5EF>
136309 <B>e0</B>
136310 </TD>
136311 <TD width=10% BGCOLOR=#FBF5EF>
136312 <B>0</B>
136313 </TD>
136314 <TD width=15% BGCOLOR=#FBF5EF>
136315 <B>0</B>
136316 </TD>
136317 <TD width=35% BGCOLOR=#FBF5EF>
136318 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[2]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[2]- (GPIO bank 1) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= Not Used 4= sd1, Input, sd1_data_in[0]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[0]- (4-bit Data bus) 5= spi1, Output, spi1_mo- (MOSI signal) 5= spi1, Input, spi1_si- (MOSI signal) 6= Not Used 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
136319 </TD>
136320 </TR>
136321 <TR valign="top">
136322 <TD width=15% BGCOLOR=#FBF5EF>
136323 <B>Speed</B>
136324 </TD>
136325 <TD width=15% BGCOLOR=#FBF5EF>
136326 <B>8:8</B>
136327 </TD>
136328 <TD width=10% BGCOLOR=#FBF5EF>
136329 <B>100</B>
136330 </TD>
136331 <TD width=10% BGCOLOR=#FBF5EF>
136332 <B>0</B>
136333 </TD>
136334 <TD width=15% BGCOLOR=#FBF5EF>
136335 <B>0</B>
136336 </TD>
136337 <TD width=35% BGCOLOR=#FBF5EF>
136338 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
136339 </TD>
136340 </TR>
136341 <TR valign="top">
136342 <TD width=15% BGCOLOR=#FBF5EF>
136343 <B>IO_Type</B>
136344 </TD>
136345 <TD width=15% BGCOLOR=#FBF5EF>
136346 <B>11:9</B>
136347 </TD>
136348 <TD width=10% BGCOLOR=#FBF5EF>
136349 <B>e00</B>
136350 </TD>
136351 <TD width=10% BGCOLOR=#FBF5EF>
136352 <B>1</B>
136353 </TD>
136354 <TD width=15% BGCOLOR=#FBF5EF>
136355 <B>200</B>
136356 </TD>
136357 <TD width=35% BGCOLOR=#FBF5EF>
136358 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
136359 </TD>
136360 </TR>
136361 <TR valign="top">
136362 <TD width=15% BGCOLOR=#FBF5EF>
136363 <B>PULLUP</B>
136364 </TD>
136365 <TD width=15% BGCOLOR=#FBF5EF>
136366 <B>12:12</B>
136367 </TD>
136368 <TD width=10% BGCOLOR=#FBF5EF>
136369 <B>1000</B>
136370 </TD>
136371 <TD width=10% BGCOLOR=#FBF5EF>
136372 <B>0</B>
136373 </TD>
136374 <TD width=15% BGCOLOR=#FBF5EF>
136375 <B>0</B>
136376 </TD>
136377 <TD width=35% BGCOLOR=#FBF5EF>
136378 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
136379 </TD>
136380 </TR>
136381 <TR valign="top">
136382 <TD width=15% BGCOLOR=#FBF5EF>
136383 <B>DisableRcvr</B>
136384 </TD>
136385 <TD width=15% BGCOLOR=#FBF5EF>
136386 <B>13:13</B>
136387 </TD>
136388 <TD width=10% BGCOLOR=#FBF5EF>
136389 <B>2000</B>
136390 </TD>
136391 <TD width=10% BGCOLOR=#FBF5EF>
136392 <B>0</B>
136393 </TD>
136394 <TD width=15% BGCOLOR=#FBF5EF>
136395 <B>0</B>
136396 </TD>
136397 <TD width=35% BGCOLOR=#FBF5EF>
136398 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
136399 </TD>
136400 </TR>
136401 <TR valign="top">
136402 <TD width=15% BGCOLOR=#C0C0C0>
136403 <B>MIO_PIN_34@0XF8000788</B>
136404 </TD>
136405 <TD width=15% BGCOLOR=#C0C0C0>
136406 <B>31:0</B>
136407 </TD>
136408 <TD width=10% BGCOLOR=#C0C0C0>
136409 <B>3fff</B>
136410 </TD>
136411 <TD width=10% BGCOLOR=#C0C0C0>
136412 <B></B>
136413 </TD>
136414 <TD width=15% BGCOLOR=#C0C0C0>
136415 <B>204</B>
136416 </TD>
136417 <TD width=35% BGCOLOR=#C0C0C0>
136418 <B>MIO Control for Pin 34</B>
136419 </TD>
136420 </TR>
136421 </TABLE>
136422 <P>
136423 <H2><a name="MIO_PIN_35">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_35</a></H2>
136424 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
136425 <TR valign="top">
136426 <TD width=15% BGCOLOR=#FFFF00>
136427 <B>Register Name</B>
136428 </TD>
136429 <TD width=15% BGCOLOR=#FFFF00>
136430 <B>Address</B>
136431 </TD>
136432 <TD width=10% BGCOLOR=#FFFF00>
136433 <B>Width</B>
136434 </TD>
136435 <TD width=10% BGCOLOR=#FFFF00>
136436 <B>Type</B>
136437 </TD>
136438 <TD width=15% BGCOLOR=#FFFF00>
136439 <B>Reset Value</B>
136440 </TD>
136441 <TD width=35% BGCOLOR=#FFFF00>
136442 <B>Description</B>
136443 </TD>
136444 </TR>
136445 <TR valign="top">
136446 <TD width=15% BGCOLOR=#FBF5EF>
136447 <B>MIO_PIN_35</B>
136448 </TD>
136449 <TD width=15% BGCOLOR=#FBF5EF>
136450 <B>0XF800078C</B>
136451 </TD>
136452 <TD width=10% BGCOLOR=#FBF5EF>
136453 <B>32</B>
136454 </TD>
136455 <TD width=10% BGCOLOR=#FBF5EF>
136456 <B>rw</B>
136457 </TD>
136458 <TD width=15% BGCOLOR=#FBF5EF>
136459 <B>0x00000000</B>
136460 </TD>
136461 <TD width=35% BGCOLOR=#FBF5EF>
136462 <B>--</B>
136463 </TD>
136464 </TR>
136465 </TABLE>
136466 <P>
136467 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
136468 <TR valign="top">
136469 <TD width=15% BGCOLOR=#C0FFC0>
136470 <B>Field Name</B>
136471 </TD>
136472 <TD width=15% BGCOLOR=#C0FFC0>
136473 <B>Bits</B>
136474 </TD>
136475 <TD width=10% BGCOLOR=#C0FFC0>
136476 <B>Mask</B>
136477 </TD>
136478 <TD width=10% BGCOLOR=#C0FFC0>
136479 <B>Value</B>
136480 </TD>
136481 <TD width=15% BGCOLOR=#C0FFC0>
136482 <B>Shifted Value</B>
136483 </TD>
136484 <TD width=35% BGCOLOR=#C0FFC0>
136485 <B>Description</B>
136486 </TD>
136487 </TR>
136488 <TR valign="top">
136489 <TD width=15% BGCOLOR=#FBF5EF>
136490 <B>TRI_ENABLE</B>
136491 </TD>
136492 <TD width=15% BGCOLOR=#FBF5EF>
136493 <B>0:0</B>
136494 </TD>
136495 <TD width=10% BGCOLOR=#FBF5EF>
136496 <B>1</B>
136497 </TD>
136498 <TD width=10% BGCOLOR=#FBF5EF>
136499 <B>0</B>
136500 </TD>
136501 <TD width=15% BGCOLOR=#FBF5EF>
136502 <B>0</B>
136503 </TD>
136504 <TD width=35% BGCOLOR=#FBF5EF>
136505 <B>Tri-state enable, active high.</B>
136506 </TD>
136507 </TR>
136508 <TR valign="top">
136509 <TD width=15% BGCOLOR=#FBF5EF>
136510 <B>L0_SEL</B>
136511 </TD>
136512 <TD width=15% BGCOLOR=#FBF5EF>
136513 <B>1:1</B>
136514 </TD>
136515 <TD width=10% BGCOLOR=#FBF5EF>
136516 <B>2</B>
136517 </TD>
136518 <TD width=10% BGCOLOR=#FBF5EF>
136519 <B>0</B>
136520 </TD>
136521 <TD width=15% BGCOLOR=#FBF5EF>
136522 <B>0</B>
136523 </TD>
136524 <TD width=35% BGCOLOR=#FBF5EF>
136525 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Input, gem1_rgmii_rxd[0]- (RX RGMII data)</B>
136526 </TD>
136527 </TR>
136528 <TR valign="top">
136529 <TD width=15% BGCOLOR=#FBF5EF>
136530 <B>L1_SEL</B>
136531 </TD>
136532 <TD width=15% BGCOLOR=#FBF5EF>
136533 <B>2:2</B>
136534 </TD>
136535 <TD width=10% BGCOLOR=#FBF5EF>
136536 <B>4</B>
136537 </TD>
136538 <TD width=10% BGCOLOR=#FBF5EF>
136539 <B>1</B>
136540 </TD>
136541 <TD width=15% BGCOLOR=#FBF5EF>
136542 <B>4</B>
136543 </TD>
136544 <TD width=35% BGCOLOR=#FBF5EF>
136545 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_ulpi_rx_data[3]- (ULPI data bus) 1= usb0, Output, usb0_ulpi_tx_data[3]- (ULPI data bus)</B>
136546 </TD>
136547 </TR>
136548 <TR valign="top">
136549 <TD width=15% BGCOLOR=#FBF5EF>
136550 <B>L2_SEL</B>
136551 </TD>
136552 <TD width=15% BGCOLOR=#FBF5EF>
136553 <B>4:3</B>
136554 </TD>
136555 <TD width=10% BGCOLOR=#FBF5EF>
136556 <B>18</B>
136557 </TD>
136558 <TD width=10% BGCOLOR=#FBF5EF>
136559 <B>0</B>
136560 </TD>
136561 <TD width=15% BGCOLOR=#FBF5EF>
136562 <B>0</B>
136563 </TD>
136564 <TD width=35% BGCOLOR=#FBF5EF>
136565 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[20]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
136566 </TD>
136567 </TR>
136568 <TR valign="top">
136569 <TD width=15% BGCOLOR=#FBF5EF>
136570 <B>L3_SEL</B>
136571 </TD>
136572 <TD width=15% BGCOLOR=#FBF5EF>
136573 <B>7:5</B>
136574 </TD>
136575 <TD width=10% BGCOLOR=#FBF5EF>
136576 <B>e0</B>
136577 </TD>
136578 <TD width=10% BGCOLOR=#FBF5EF>
136579 <B>0</B>
136580 </TD>
136581 <TD width=15% BGCOLOR=#FBF5EF>
136582 <B>0</B>
136583 </TD>
136584 <TD width=35% BGCOLOR=#FBF5EF>
136585 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[3]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[3]- (GPIO bank 1) 1= can0, Output, can0_phy_tx- (Can TX signal) 2= i2c0, Input, i2c0_sda_input- (SDA signal) 2= i2c0, Output, i2c0_sda_out- (SDA signal) 3= Not Used 4= sd1, Input, sd1_cmd_in- (Command Indicator) 4= sd1, Output, sd1_cmd_out- (Command Indicator) 5= spi1, Input, spi1_mi- (MISO signal) 5= spi1, Output, spi1_so- (MISO signal) 6= Not Used 7= ua0, Output, ua0_txd- (UART transmitter serial output)</B>
136586 </TD>
136587 </TR>
136588 <TR valign="top">
136589 <TD width=15% BGCOLOR=#FBF5EF>
136590 <B>Speed</B>
136591 </TD>
136592 <TD width=15% BGCOLOR=#FBF5EF>
136593 <B>8:8</B>
136594 </TD>
136595 <TD width=10% BGCOLOR=#FBF5EF>
136596 <B>100</B>
136597 </TD>
136598 <TD width=10% BGCOLOR=#FBF5EF>
136599 <B>0</B>
136600 </TD>
136601 <TD width=15% BGCOLOR=#FBF5EF>
136602 <B>0</B>
136603 </TD>
136604 <TD width=35% BGCOLOR=#FBF5EF>
136605 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
136606 </TD>
136607 </TR>
136608 <TR valign="top">
136609 <TD width=15% BGCOLOR=#FBF5EF>
136610 <B>IO_Type</B>
136611 </TD>
136612 <TD width=15% BGCOLOR=#FBF5EF>
136613 <B>11:9</B>
136614 </TD>
136615 <TD width=10% BGCOLOR=#FBF5EF>
136616 <B>e00</B>
136617 </TD>
136618 <TD width=10% BGCOLOR=#FBF5EF>
136619 <B>1</B>
136620 </TD>
136621 <TD width=15% BGCOLOR=#FBF5EF>
136622 <B>200</B>
136623 </TD>
136624 <TD width=35% BGCOLOR=#FBF5EF>
136625 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
136626 </TD>
136627 </TR>
136628 <TR valign="top">
136629 <TD width=15% BGCOLOR=#FBF5EF>
136630 <B>PULLUP</B>
136631 </TD>
136632 <TD width=15% BGCOLOR=#FBF5EF>
136633 <B>12:12</B>
136634 </TD>
136635 <TD width=10% BGCOLOR=#FBF5EF>
136636 <B>1000</B>
136637 </TD>
136638 <TD width=10% BGCOLOR=#FBF5EF>
136639 <B>0</B>
136640 </TD>
136641 <TD width=15% BGCOLOR=#FBF5EF>
136642 <B>0</B>
136643 </TD>
136644 <TD width=35% BGCOLOR=#FBF5EF>
136645 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
136646 </TD>
136647 </TR>
136648 <TR valign="top">
136649 <TD width=15% BGCOLOR=#FBF5EF>
136650 <B>DisableRcvr</B>
136651 </TD>
136652 <TD width=15% BGCOLOR=#FBF5EF>
136653 <B>13:13</B>
136654 </TD>
136655 <TD width=10% BGCOLOR=#FBF5EF>
136656 <B>2000</B>
136657 </TD>
136658 <TD width=10% BGCOLOR=#FBF5EF>
136659 <B>0</B>
136660 </TD>
136661 <TD width=15% BGCOLOR=#FBF5EF>
136662 <B>0</B>
136663 </TD>
136664 <TD width=35% BGCOLOR=#FBF5EF>
136665 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
136666 </TD>
136667 </TR>
136668 <TR valign="top">
136669 <TD width=15% BGCOLOR=#C0C0C0>
136670 <B>MIO_PIN_35@0XF800078C</B>
136671 </TD>
136672 <TD width=15% BGCOLOR=#C0C0C0>
136673 <B>31:0</B>
136674 </TD>
136675 <TD width=10% BGCOLOR=#C0C0C0>
136676 <B>3fff</B>
136677 </TD>
136678 <TD width=10% BGCOLOR=#C0C0C0>
136679 <B></B>
136680 </TD>
136681 <TD width=15% BGCOLOR=#C0C0C0>
136682 <B>204</B>
136683 </TD>
136684 <TD width=35% BGCOLOR=#C0C0C0>
136685 <B>MIO Control for Pin 35</B>
136686 </TD>
136687 </TR>
136688 </TABLE>
136689 <P>
136690 <H2><a name="MIO_PIN_36">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_36</a></H2>
136691 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
136692 <TR valign="top">
136693 <TD width=15% BGCOLOR=#FFFF00>
136694 <B>Register Name</B>
136695 </TD>
136696 <TD width=15% BGCOLOR=#FFFF00>
136697 <B>Address</B>
136698 </TD>
136699 <TD width=10% BGCOLOR=#FFFF00>
136700 <B>Width</B>
136701 </TD>
136702 <TD width=10% BGCOLOR=#FFFF00>
136703 <B>Type</B>
136704 </TD>
136705 <TD width=15% BGCOLOR=#FFFF00>
136706 <B>Reset Value</B>
136707 </TD>
136708 <TD width=35% BGCOLOR=#FFFF00>
136709 <B>Description</B>
136710 </TD>
136711 </TR>
136712 <TR valign="top">
136713 <TD width=15% BGCOLOR=#FBF5EF>
136714 <B>MIO_PIN_36</B>
136715 </TD>
136716 <TD width=15% BGCOLOR=#FBF5EF>
136717 <B>0XF8000790</B>
136718 </TD>
136719 <TD width=10% BGCOLOR=#FBF5EF>
136720 <B>32</B>
136721 </TD>
136722 <TD width=10% BGCOLOR=#FBF5EF>
136723 <B>rw</B>
136724 </TD>
136725 <TD width=15% BGCOLOR=#FBF5EF>
136726 <B>0x00000000</B>
136727 </TD>
136728 <TD width=35% BGCOLOR=#FBF5EF>
136729 <B>--</B>
136730 </TD>
136731 </TR>
136732 </TABLE>
136733 <P>
136734 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
136735 <TR valign="top">
136736 <TD width=15% BGCOLOR=#C0FFC0>
136737 <B>Field Name</B>
136738 </TD>
136739 <TD width=15% BGCOLOR=#C0FFC0>
136740 <B>Bits</B>
136741 </TD>
136742 <TD width=10% BGCOLOR=#C0FFC0>
136743 <B>Mask</B>
136744 </TD>
136745 <TD width=10% BGCOLOR=#C0FFC0>
136746 <B>Value</B>
136747 </TD>
136748 <TD width=15% BGCOLOR=#C0FFC0>
136749 <B>Shifted Value</B>
136750 </TD>
136751 <TD width=35% BGCOLOR=#C0FFC0>
136752 <B>Description</B>
136753 </TD>
136754 </TR>
136755 <TR valign="top">
136756 <TD width=15% BGCOLOR=#FBF5EF>
136757 <B>TRI_ENABLE</B>
136758 </TD>
136759 <TD width=15% BGCOLOR=#FBF5EF>
136760 <B>0:0</B>
136761 </TD>
136762 <TD width=10% BGCOLOR=#FBF5EF>
136763 <B>1</B>
136764 </TD>
136765 <TD width=10% BGCOLOR=#FBF5EF>
136766 <B>1</B>
136767 </TD>
136768 <TD width=15% BGCOLOR=#FBF5EF>
136769 <B>1</B>
136770 </TD>
136771 <TD width=35% BGCOLOR=#FBF5EF>
136772 <B>Tri-state enable, active high.</B>
136773 </TD>
136774 </TR>
136775 <TR valign="top">
136776 <TD width=15% BGCOLOR=#FBF5EF>
136777 <B>L0_SEL</B>
136778 </TD>
136779 <TD width=15% BGCOLOR=#FBF5EF>
136780 <B>1:1</B>
136781 </TD>
136782 <TD width=10% BGCOLOR=#FBF5EF>
136783 <B>2</B>
136784 </TD>
136785 <TD width=10% BGCOLOR=#FBF5EF>
136786 <B>0</B>
136787 </TD>
136788 <TD width=15% BGCOLOR=#FBF5EF>
136789 <B>0</B>
136790 </TD>
136791 <TD width=35% BGCOLOR=#FBF5EF>
136792 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Input, gem1_rgmii_rxd[1]- (RX RGMII data)</B>
136793 </TD>
136794 </TR>
136795 <TR valign="top">
136796 <TD width=15% BGCOLOR=#FBF5EF>
136797 <B>L1_SEL</B>
136798 </TD>
136799 <TD width=15% BGCOLOR=#FBF5EF>
136800 <B>2:2</B>
136801 </TD>
136802 <TD width=10% BGCOLOR=#FBF5EF>
136803 <B>4</B>
136804 </TD>
136805 <TD width=10% BGCOLOR=#FBF5EF>
136806 <B>1</B>
136807 </TD>
136808 <TD width=15% BGCOLOR=#FBF5EF>
136809 <B>4</B>
136810 </TD>
136811 <TD width=35% BGCOLOR=#FBF5EF>
136812 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_xcvr_clk_in- (ULPI clock) 1= usb0, Output, usb0_xcvr_clk_out- (ULPI clock)</B>
136813 </TD>
136814 </TR>
136815 <TR valign="top">
136816 <TD width=15% BGCOLOR=#FBF5EF>
136817 <B>L2_SEL</B>
136818 </TD>
136819 <TD width=15% BGCOLOR=#FBF5EF>
136820 <B>4:3</B>
136821 </TD>
136822 <TD width=10% BGCOLOR=#FBF5EF>
136823 <B>18</B>
136824 </TD>
136825 <TD width=10% BGCOLOR=#FBF5EF>
136826 <B>0</B>
136827 </TD>
136828 <TD width=15% BGCOLOR=#FBF5EF>
136829 <B>0</B>
136830 </TD>
136831 <TD width=35% BGCOLOR=#FBF5EF>
136832 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[21]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
136833 </TD>
136834 </TR>
136835 <TR valign="top">
136836 <TD width=15% BGCOLOR=#FBF5EF>
136837 <B>L3_SEL</B>
136838 </TD>
136839 <TD width=15% BGCOLOR=#FBF5EF>
136840 <B>7:5</B>
136841 </TD>
136842 <TD width=10% BGCOLOR=#FBF5EF>
136843 <B>e0</B>
136844 </TD>
136845 <TD width=10% BGCOLOR=#FBF5EF>
136846 <B>0</B>
136847 </TD>
136848 <TD width=15% BGCOLOR=#FBF5EF>
136849 <B>0</B>
136850 </TD>
136851 <TD width=35% BGCOLOR=#FBF5EF>
136852 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[4]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[4]- (GPIO bank 1) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= Not Used 4= sd1, Input, sd1_clk_in- (SDSDIO clock) 4= sd1, Output, sd1_clk_out- (SDSDIO clock) 5= spi1, Input, spi1_sclk_in- (SPI Clock) 5= spi1, Output, spi1_sclk_out- (SPI Clock) 6= Not Used 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
136853 </TD>
136854 </TR>
136855 <TR valign="top">
136856 <TD width=15% BGCOLOR=#FBF5EF>
136857 <B>Speed</B>
136858 </TD>
136859 <TD width=15% BGCOLOR=#FBF5EF>
136860 <B>8:8</B>
136861 </TD>
136862 <TD width=10% BGCOLOR=#FBF5EF>
136863 <B>100</B>
136864 </TD>
136865 <TD width=10% BGCOLOR=#FBF5EF>
136866 <B>0</B>
136867 </TD>
136868 <TD width=15% BGCOLOR=#FBF5EF>
136869 <B>0</B>
136870 </TD>
136871 <TD width=35% BGCOLOR=#FBF5EF>
136872 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
136873 </TD>
136874 </TR>
136875 <TR valign="top">
136876 <TD width=15% BGCOLOR=#FBF5EF>
136877 <B>IO_Type</B>
136878 </TD>
136879 <TD width=15% BGCOLOR=#FBF5EF>
136880 <B>11:9</B>
136881 </TD>
136882 <TD width=10% BGCOLOR=#FBF5EF>
136883 <B>e00</B>
136884 </TD>
136885 <TD width=10% BGCOLOR=#FBF5EF>
136886 <B>1</B>
136887 </TD>
136888 <TD width=15% BGCOLOR=#FBF5EF>
136889 <B>200</B>
136890 </TD>
136891 <TD width=35% BGCOLOR=#FBF5EF>
136892 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
136893 </TD>
136894 </TR>
136895 <TR valign="top">
136896 <TD width=15% BGCOLOR=#FBF5EF>
136897 <B>PULLUP</B>
136898 </TD>
136899 <TD width=15% BGCOLOR=#FBF5EF>
136900 <B>12:12</B>
136901 </TD>
136902 <TD width=10% BGCOLOR=#FBF5EF>
136903 <B>1000</B>
136904 </TD>
136905 <TD width=10% BGCOLOR=#FBF5EF>
136906 <B>0</B>
136907 </TD>
136908 <TD width=15% BGCOLOR=#FBF5EF>
136909 <B>0</B>
136910 </TD>
136911 <TD width=35% BGCOLOR=#FBF5EF>
136912 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
136913 </TD>
136914 </TR>
136915 <TR valign="top">
136916 <TD width=15% BGCOLOR=#FBF5EF>
136917 <B>DisableRcvr</B>
136918 </TD>
136919 <TD width=15% BGCOLOR=#FBF5EF>
136920 <B>13:13</B>
136921 </TD>
136922 <TD width=10% BGCOLOR=#FBF5EF>
136923 <B>2000</B>
136924 </TD>
136925 <TD width=10% BGCOLOR=#FBF5EF>
136926 <B>0</B>
136927 </TD>
136928 <TD width=15% BGCOLOR=#FBF5EF>
136929 <B>0</B>
136930 </TD>
136931 <TD width=35% BGCOLOR=#FBF5EF>
136932 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
136933 </TD>
136934 </TR>
136935 <TR valign="top">
136936 <TD width=15% BGCOLOR=#C0C0C0>
136937 <B>MIO_PIN_36@0XF8000790</B>
136938 </TD>
136939 <TD width=15% BGCOLOR=#C0C0C0>
136940 <B>31:0</B>
136941 </TD>
136942 <TD width=10% BGCOLOR=#C0C0C0>
136943 <B>3fff</B>
136944 </TD>
136945 <TD width=10% BGCOLOR=#C0C0C0>
136946 <B></B>
136947 </TD>
136948 <TD width=15% BGCOLOR=#C0C0C0>
136949 <B>205</B>
136950 </TD>
136951 <TD width=35% BGCOLOR=#C0C0C0>
136952 <B>MIO Control for Pin 36</B>
136953 </TD>
136954 </TR>
136955 </TABLE>
136956 <P>
136957 <H2><a name="MIO_PIN_37">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_37</a></H2>
136958 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
136959 <TR valign="top">
136960 <TD width=15% BGCOLOR=#FFFF00>
136961 <B>Register Name</B>
136962 </TD>
136963 <TD width=15% BGCOLOR=#FFFF00>
136964 <B>Address</B>
136965 </TD>
136966 <TD width=10% BGCOLOR=#FFFF00>
136967 <B>Width</B>
136968 </TD>
136969 <TD width=10% BGCOLOR=#FFFF00>
136970 <B>Type</B>
136971 </TD>
136972 <TD width=15% BGCOLOR=#FFFF00>
136973 <B>Reset Value</B>
136974 </TD>
136975 <TD width=35% BGCOLOR=#FFFF00>
136976 <B>Description</B>
136977 </TD>
136978 </TR>
136979 <TR valign="top">
136980 <TD width=15% BGCOLOR=#FBF5EF>
136981 <B>MIO_PIN_37</B>
136982 </TD>
136983 <TD width=15% BGCOLOR=#FBF5EF>
136984 <B>0XF8000794</B>
136985 </TD>
136986 <TD width=10% BGCOLOR=#FBF5EF>
136987 <B>32</B>
136988 </TD>
136989 <TD width=10% BGCOLOR=#FBF5EF>
136990 <B>rw</B>
136991 </TD>
136992 <TD width=15% BGCOLOR=#FBF5EF>
136993 <B>0x00000000</B>
136994 </TD>
136995 <TD width=35% BGCOLOR=#FBF5EF>
136996 <B>--</B>
136997 </TD>
136998 </TR>
136999 </TABLE>
137000 <P>
137001 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
137002 <TR valign="top">
137003 <TD width=15% BGCOLOR=#C0FFC0>
137004 <B>Field Name</B>
137005 </TD>
137006 <TD width=15% BGCOLOR=#C0FFC0>
137007 <B>Bits</B>
137008 </TD>
137009 <TD width=10% BGCOLOR=#C0FFC0>
137010 <B>Mask</B>
137011 </TD>
137012 <TD width=10% BGCOLOR=#C0FFC0>
137013 <B>Value</B>
137014 </TD>
137015 <TD width=15% BGCOLOR=#C0FFC0>
137016 <B>Shifted Value</B>
137017 </TD>
137018 <TD width=35% BGCOLOR=#C0FFC0>
137019 <B>Description</B>
137020 </TD>
137021 </TR>
137022 <TR valign="top">
137023 <TD width=15% BGCOLOR=#FBF5EF>
137024 <B>TRI_ENABLE</B>
137025 </TD>
137026 <TD width=15% BGCOLOR=#FBF5EF>
137027 <B>0:0</B>
137028 </TD>
137029 <TD width=10% BGCOLOR=#FBF5EF>
137030 <B>1</B>
137031 </TD>
137032 <TD width=10% BGCOLOR=#FBF5EF>
137033 <B>0</B>
137034 </TD>
137035 <TD width=15% BGCOLOR=#FBF5EF>
137036 <B>0</B>
137037 </TD>
137038 <TD width=35% BGCOLOR=#FBF5EF>
137039 <B>Tri-state enable, active high.</B>
137040 </TD>
137041 </TR>
137042 <TR valign="top">
137043 <TD width=15% BGCOLOR=#FBF5EF>
137044 <B>L0_SEL</B>
137045 </TD>
137046 <TD width=15% BGCOLOR=#FBF5EF>
137047 <B>1:1</B>
137048 </TD>
137049 <TD width=10% BGCOLOR=#FBF5EF>
137050 <B>2</B>
137051 </TD>
137052 <TD width=10% BGCOLOR=#FBF5EF>
137053 <B>0</B>
137054 </TD>
137055 <TD width=15% BGCOLOR=#FBF5EF>
137056 <B>0</B>
137057 </TD>
137058 <TD width=35% BGCOLOR=#FBF5EF>
137059 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Input, gem1_rgmii_rxd[2]- (RX RGMII data)</B>
137060 </TD>
137061 </TR>
137062 <TR valign="top">
137063 <TD width=15% BGCOLOR=#FBF5EF>
137064 <B>L1_SEL</B>
137065 </TD>
137066 <TD width=15% BGCOLOR=#FBF5EF>
137067 <B>2:2</B>
137068 </TD>
137069 <TD width=10% BGCOLOR=#FBF5EF>
137070 <B>4</B>
137071 </TD>
137072 <TD width=10% BGCOLOR=#FBF5EF>
137073 <B>1</B>
137074 </TD>
137075 <TD width=15% BGCOLOR=#FBF5EF>
137076 <B>4</B>
137077 </TD>
137078 <TD width=35% BGCOLOR=#FBF5EF>
137079 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_ulpi_rx_data[5]- (ULPI data bus) 1= usb0, Output, usb0_ulpi_tx_data[5]- (ULPI data bus)</B>
137080 </TD>
137081 </TR>
137082 <TR valign="top">
137083 <TD width=15% BGCOLOR=#FBF5EF>
137084 <B>L2_SEL</B>
137085 </TD>
137086 <TD width=15% BGCOLOR=#FBF5EF>
137087 <B>4:3</B>
137088 </TD>
137089 <TD width=10% BGCOLOR=#FBF5EF>
137090 <B>18</B>
137091 </TD>
137092 <TD width=10% BGCOLOR=#FBF5EF>
137093 <B>0</B>
137094 </TD>
137095 <TD width=15% BGCOLOR=#FBF5EF>
137096 <B>0</B>
137097 </TD>
137098 <TD width=35% BGCOLOR=#FBF5EF>
137099 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[22]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
137100 </TD>
137101 </TR>
137102 <TR valign="top">
137103 <TD width=15% BGCOLOR=#FBF5EF>
137104 <B>L3_SEL</B>
137105 </TD>
137106 <TD width=15% BGCOLOR=#FBF5EF>
137107 <B>7:5</B>
137108 </TD>
137109 <TD width=10% BGCOLOR=#FBF5EF>
137110 <B>e0</B>
137111 </TD>
137112 <TD width=10% BGCOLOR=#FBF5EF>
137113 <B>0</B>
137114 </TD>
137115 <TD width=15% BGCOLOR=#FBF5EF>
137116 <B>0</B>
137117 </TD>
137118 <TD width=35% BGCOLOR=#FBF5EF>
137119 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[5]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[5]- (GPIO bank 1) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= Not Used 4= sd1, Input, sd1_data_in[1]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[1]- (4-bit Data bus) 5= spi1, Input, spi1_n_ss_in- (SPI Master Selects) 5= spi1, Output, spi1_n_ss_out[0]- (SPI Master Selects) 6= Not Used 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
137120 </TD>
137121 </TR>
137122 <TR valign="top">
137123 <TD width=15% BGCOLOR=#FBF5EF>
137124 <B>Speed</B>
137125 </TD>
137126 <TD width=15% BGCOLOR=#FBF5EF>
137127 <B>8:8</B>
137128 </TD>
137129 <TD width=10% BGCOLOR=#FBF5EF>
137130 <B>100</B>
137131 </TD>
137132 <TD width=10% BGCOLOR=#FBF5EF>
137133 <B>0</B>
137134 </TD>
137135 <TD width=15% BGCOLOR=#FBF5EF>
137136 <B>0</B>
137137 </TD>
137138 <TD width=35% BGCOLOR=#FBF5EF>
137139 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
137140 </TD>
137141 </TR>
137142 <TR valign="top">
137143 <TD width=15% BGCOLOR=#FBF5EF>
137144 <B>IO_Type</B>
137145 </TD>
137146 <TD width=15% BGCOLOR=#FBF5EF>
137147 <B>11:9</B>
137148 </TD>
137149 <TD width=10% BGCOLOR=#FBF5EF>
137150 <B>e00</B>
137151 </TD>
137152 <TD width=10% BGCOLOR=#FBF5EF>
137153 <B>1</B>
137154 </TD>
137155 <TD width=15% BGCOLOR=#FBF5EF>
137156 <B>200</B>
137157 </TD>
137158 <TD width=35% BGCOLOR=#FBF5EF>
137159 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
137160 </TD>
137161 </TR>
137162 <TR valign="top">
137163 <TD width=15% BGCOLOR=#FBF5EF>
137164 <B>PULLUP</B>
137165 </TD>
137166 <TD width=15% BGCOLOR=#FBF5EF>
137167 <B>12:12</B>
137168 </TD>
137169 <TD width=10% BGCOLOR=#FBF5EF>
137170 <B>1000</B>
137171 </TD>
137172 <TD width=10% BGCOLOR=#FBF5EF>
137173 <B>0</B>
137174 </TD>
137175 <TD width=15% BGCOLOR=#FBF5EF>
137176 <B>0</B>
137177 </TD>
137178 <TD width=35% BGCOLOR=#FBF5EF>
137179 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
137180 </TD>
137181 </TR>
137182 <TR valign="top">
137183 <TD width=15% BGCOLOR=#FBF5EF>
137184 <B>DisableRcvr</B>
137185 </TD>
137186 <TD width=15% BGCOLOR=#FBF5EF>
137187 <B>13:13</B>
137188 </TD>
137189 <TD width=10% BGCOLOR=#FBF5EF>
137190 <B>2000</B>
137191 </TD>
137192 <TD width=10% BGCOLOR=#FBF5EF>
137193 <B>0</B>
137194 </TD>
137195 <TD width=15% BGCOLOR=#FBF5EF>
137196 <B>0</B>
137197 </TD>
137198 <TD width=35% BGCOLOR=#FBF5EF>
137199 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
137200 </TD>
137201 </TR>
137202 <TR valign="top">
137203 <TD width=15% BGCOLOR=#C0C0C0>
137204 <B>MIO_PIN_37@0XF8000794</B>
137205 </TD>
137206 <TD width=15% BGCOLOR=#C0C0C0>
137207 <B>31:0</B>
137208 </TD>
137209 <TD width=10% BGCOLOR=#C0C0C0>
137210 <B>3fff</B>
137211 </TD>
137212 <TD width=10% BGCOLOR=#C0C0C0>
137213 <B></B>
137214 </TD>
137215 <TD width=15% BGCOLOR=#C0C0C0>
137216 <B>204</B>
137217 </TD>
137218 <TD width=35% BGCOLOR=#C0C0C0>
137219 <B>MIO Control for Pin 37</B>
137220 </TD>
137221 </TR>
137222 </TABLE>
137223 <P>
137224 <H2><a name="MIO_PIN_38">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_38</a></H2>
137225 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
137226 <TR valign="top">
137227 <TD width=15% BGCOLOR=#FFFF00>
137228 <B>Register Name</B>
137229 </TD>
137230 <TD width=15% BGCOLOR=#FFFF00>
137231 <B>Address</B>
137232 </TD>
137233 <TD width=10% BGCOLOR=#FFFF00>
137234 <B>Width</B>
137235 </TD>
137236 <TD width=10% BGCOLOR=#FFFF00>
137237 <B>Type</B>
137238 </TD>
137239 <TD width=15% BGCOLOR=#FFFF00>
137240 <B>Reset Value</B>
137241 </TD>
137242 <TD width=35% BGCOLOR=#FFFF00>
137243 <B>Description</B>
137244 </TD>
137245 </TR>
137246 <TR valign="top">
137247 <TD width=15% BGCOLOR=#FBF5EF>
137248 <B>MIO_PIN_38</B>
137249 </TD>
137250 <TD width=15% BGCOLOR=#FBF5EF>
137251 <B>0XF8000798</B>
137252 </TD>
137253 <TD width=10% BGCOLOR=#FBF5EF>
137254 <B>32</B>
137255 </TD>
137256 <TD width=10% BGCOLOR=#FBF5EF>
137257 <B>rw</B>
137258 </TD>
137259 <TD width=15% BGCOLOR=#FBF5EF>
137260 <B>0x00000000</B>
137261 </TD>
137262 <TD width=35% BGCOLOR=#FBF5EF>
137263 <B>--</B>
137264 </TD>
137265 </TR>
137266 </TABLE>
137267 <P>
137268 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
137269 <TR valign="top">
137270 <TD width=15% BGCOLOR=#C0FFC0>
137271 <B>Field Name</B>
137272 </TD>
137273 <TD width=15% BGCOLOR=#C0FFC0>
137274 <B>Bits</B>
137275 </TD>
137276 <TD width=10% BGCOLOR=#C0FFC0>
137277 <B>Mask</B>
137278 </TD>
137279 <TD width=10% BGCOLOR=#C0FFC0>
137280 <B>Value</B>
137281 </TD>
137282 <TD width=15% BGCOLOR=#C0FFC0>
137283 <B>Shifted Value</B>
137284 </TD>
137285 <TD width=35% BGCOLOR=#C0FFC0>
137286 <B>Description</B>
137287 </TD>
137288 </TR>
137289 <TR valign="top">
137290 <TD width=15% BGCOLOR=#FBF5EF>
137291 <B>TRI_ENABLE</B>
137292 </TD>
137293 <TD width=15% BGCOLOR=#FBF5EF>
137294 <B>0:0</B>
137295 </TD>
137296 <TD width=10% BGCOLOR=#FBF5EF>
137297 <B>1</B>
137298 </TD>
137299 <TD width=10% BGCOLOR=#FBF5EF>
137300 <B>0</B>
137301 </TD>
137302 <TD width=15% BGCOLOR=#FBF5EF>
137303 <B>0</B>
137304 </TD>
137305 <TD width=35% BGCOLOR=#FBF5EF>
137306 <B>Tri-state enable, active high.</B>
137307 </TD>
137308 </TR>
137309 <TR valign="top">
137310 <TD width=15% BGCOLOR=#FBF5EF>
137311 <B>L0_SEL</B>
137312 </TD>
137313 <TD width=15% BGCOLOR=#FBF5EF>
137314 <B>1:1</B>
137315 </TD>
137316 <TD width=10% BGCOLOR=#FBF5EF>
137317 <B>2</B>
137318 </TD>
137319 <TD width=10% BGCOLOR=#FBF5EF>
137320 <B>0</B>
137321 </TD>
137322 <TD width=15% BGCOLOR=#FBF5EF>
137323 <B>0</B>
137324 </TD>
137325 <TD width=35% BGCOLOR=#FBF5EF>
137326 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Input, gem1_rgmii_rxd[3]- (RX RGMII data)</B>
137327 </TD>
137328 </TR>
137329 <TR valign="top">
137330 <TD width=15% BGCOLOR=#FBF5EF>
137331 <B>L1_SEL</B>
137332 </TD>
137333 <TD width=15% BGCOLOR=#FBF5EF>
137334 <B>2:2</B>
137335 </TD>
137336 <TD width=10% BGCOLOR=#FBF5EF>
137337 <B>4</B>
137338 </TD>
137339 <TD width=10% BGCOLOR=#FBF5EF>
137340 <B>1</B>
137341 </TD>
137342 <TD width=15% BGCOLOR=#FBF5EF>
137343 <B>4</B>
137344 </TD>
137345 <TD width=35% BGCOLOR=#FBF5EF>
137346 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_ulpi_rx_data[6]- (ULPI data bus) 1= usb0, Output, usb0_ulpi_tx_data[6]- (ULPI data bus)</B>
137347 </TD>
137348 </TR>
137349 <TR valign="top">
137350 <TD width=15% BGCOLOR=#FBF5EF>
137351 <B>L2_SEL</B>
137352 </TD>
137353 <TD width=15% BGCOLOR=#FBF5EF>
137354 <B>4:3</B>
137355 </TD>
137356 <TD width=10% BGCOLOR=#FBF5EF>
137357 <B>18</B>
137358 </TD>
137359 <TD width=10% BGCOLOR=#FBF5EF>
137360 <B>0</B>
137361 </TD>
137362 <TD width=15% BGCOLOR=#FBF5EF>
137363 <B>0</B>
137364 </TD>
137365 <TD width=35% BGCOLOR=#FBF5EF>
137366 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[23]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
137367 </TD>
137368 </TR>
137369 <TR valign="top">
137370 <TD width=15% BGCOLOR=#FBF5EF>
137371 <B>L3_SEL</B>
137372 </TD>
137373 <TD width=15% BGCOLOR=#FBF5EF>
137374 <B>7:5</B>
137375 </TD>
137376 <TD width=10% BGCOLOR=#FBF5EF>
137377 <B>e0</B>
137378 </TD>
137379 <TD width=10% BGCOLOR=#FBF5EF>
137380 <B>0</B>
137381 </TD>
137382 <TD width=15% BGCOLOR=#FBF5EF>
137383 <B>0</B>
137384 </TD>
137385 <TD width=35% BGCOLOR=#FBF5EF>
137386 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[6]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[6]- (GPIO bank 1) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= wdt, Input, wdt_clk_in- (Watch Dog Timer Input clock) 4= sd1, Input, sd1_data_in[2]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[2]- (4-bit Data bus) 5= spi1, Output, spi1_n_ss_out[1]- (SPI Master Selects) 6= Not Used 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
137387 </TD>
137388 </TR>
137389 <TR valign="top">
137390 <TD width=15% BGCOLOR=#FBF5EF>
137391 <B>Speed</B>
137392 </TD>
137393 <TD width=15% BGCOLOR=#FBF5EF>
137394 <B>8:8</B>
137395 </TD>
137396 <TD width=10% BGCOLOR=#FBF5EF>
137397 <B>100</B>
137398 </TD>
137399 <TD width=10% BGCOLOR=#FBF5EF>
137400 <B>0</B>
137401 </TD>
137402 <TD width=15% BGCOLOR=#FBF5EF>
137403 <B>0</B>
137404 </TD>
137405 <TD width=35% BGCOLOR=#FBF5EF>
137406 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
137407 </TD>
137408 </TR>
137409 <TR valign="top">
137410 <TD width=15% BGCOLOR=#FBF5EF>
137411 <B>IO_Type</B>
137412 </TD>
137413 <TD width=15% BGCOLOR=#FBF5EF>
137414 <B>11:9</B>
137415 </TD>
137416 <TD width=10% BGCOLOR=#FBF5EF>
137417 <B>e00</B>
137418 </TD>
137419 <TD width=10% BGCOLOR=#FBF5EF>
137420 <B>1</B>
137421 </TD>
137422 <TD width=15% BGCOLOR=#FBF5EF>
137423 <B>200</B>
137424 </TD>
137425 <TD width=35% BGCOLOR=#FBF5EF>
137426 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
137427 </TD>
137428 </TR>
137429 <TR valign="top">
137430 <TD width=15% BGCOLOR=#FBF5EF>
137431 <B>PULLUP</B>
137432 </TD>
137433 <TD width=15% BGCOLOR=#FBF5EF>
137434 <B>12:12</B>
137435 </TD>
137436 <TD width=10% BGCOLOR=#FBF5EF>
137437 <B>1000</B>
137438 </TD>
137439 <TD width=10% BGCOLOR=#FBF5EF>
137440 <B>0</B>
137441 </TD>
137442 <TD width=15% BGCOLOR=#FBF5EF>
137443 <B>0</B>
137444 </TD>
137445 <TD width=35% BGCOLOR=#FBF5EF>
137446 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
137447 </TD>
137448 </TR>
137449 <TR valign="top">
137450 <TD width=15% BGCOLOR=#FBF5EF>
137451 <B>DisableRcvr</B>
137452 </TD>
137453 <TD width=15% BGCOLOR=#FBF5EF>
137454 <B>13:13</B>
137455 </TD>
137456 <TD width=10% BGCOLOR=#FBF5EF>
137457 <B>2000</B>
137458 </TD>
137459 <TD width=10% BGCOLOR=#FBF5EF>
137460 <B>0</B>
137461 </TD>
137462 <TD width=15% BGCOLOR=#FBF5EF>
137463 <B>0</B>
137464 </TD>
137465 <TD width=35% BGCOLOR=#FBF5EF>
137466 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
137467 </TD>
137468 </TR>
137469 <TR valign="top">
137470 <TD width=15% BGCOLOR=#C0C0C0>
137471 <B>MIO_PIN_38@0XF8000798</B>
137472 </TD>
137473 <TD width=15% BGCOLOR=#C0C0C0>
137474 <B>31:0</B>
137475 </TD>
137476 <TD width=10% BGCOLOR=#C0C0C0>
137477 <B>3fff</B>
137478 </TD>
137479 <TD width=10% BGCOLOR=#C0C0C0>
137480 <B></B>
137481 </TD>
137482 <TD width=15% BGCOLOR=#C0C0C0>
137483 <B>204</B>
137484 </TD>
137485 <TD width=35% BGCOLOR=#C0C0C0>
137486 <B>MIO Control for Pin 38</B>
137487 </TD>
137488 </TR>
137489 </TABLE>
137490 <P>
137491 <H2><a name="MIO_PIN_39">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_39</a></H2>
137492 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
137493 <TR valign="top">
137494 <TD width=15% BGCOLOR=#FFFF00>
137495 <B>Register Name</B>
137496 </TD>
137497 <TD width=15% BGCOLOR=#FFFF00>
137498 <B>Address</B>
137499 </TD>
137500 <TD width=10% BGCOLOR=#FFFF00>
137501 <B>Width</B>
137502 </TD>
137503 <TD width=10% BGCOLOR=#FFFF00>
137504 <B>Type</B>
137505 </TD>
137506 <TD width=15% BGCOLOR=#FFFF00>
137507 <B>Reset Value</B>
137508 </TD>
137509 <TD width=35% BGCOLOR=#FFFF00>
137510 <B>Description</B>
137511 </TD>
137512 </TR>
137513 <TR valign="top">
137514 <TD width=15% BGCOLOR=#FBF5EF>
137515 <B>MIO_PIN_39</B>
137516 </TD>
137517 <TD width=15% BGCOLOR=#FBF5EF>
137518 <B>0XF800079C</B>
137519 </TD>
137520 <TD width=10% BGCOLOR=#FBF5EF>
137521 <B>32</B>
137522 </TD>
137523 <TD width=10% BGCOLOR=#FBF5EF>
137524 <B>rw</B>
137525 </TD>
137526 <TD width=15% BGCOLOR=#FBF5EF>
137527 <B>0x00000000</B>
137528 </TD>
137529 <TD width=35% BGCOLOR=#FBF5EF>
137530 <B>--</B>
137531 </TD>
137532 </TR>
137533 </TABLE>
137534 <P>
137535 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
137536 <TR valign="top">
137537 <TD width=15% BGCOLOR=#C0FFC0>
137538 <B>Field Name</B>
137539 </TD>
137540 <TD width=15% BGCOLOR=#C0FFC0>
137541 <B>Bits</B>
137542 </TD>
137543 <TD width=10% BGCOLOR=#C0FFC0>
137544 <B>Mask</B>
137545 </TD>
137546 <TD width=10% BGCOLOR=#C0FFC0>
137547 <B>Value</B>
137548 </TD>
137549 <TD width=15% BGCOLOR=#C0FFC0>
137550 <B>Shifted Value</B>
137551 </TD>
137552 <TD width=35% BGCOLOR=#C0FFC0>
137553 <B>Description</B>
137554 </TD>
137555 </TR>
137556 <TR valign="top">
137557 <TD width=15% BGCOLOR=#FBF5EF>
137558 <B>TRI_ENABLE</B>
137559 </TD>
137560 <TD width=15% BGCOLOR=#FBF5EF>
137561 <B>0:0</B>
137562 </TD>
137563 <TD width=10% BGCOLOR=#FBF5EF>
137564 <B>1</B>
137565 </TD>
137566 <TD width=10% BGCOLOR=#FBF5EF>
137567 <B>0</B>
137568 </TD>
137569 <TD width=15% BGCOLOR=#FBF5EF>
137570 <B>0</B>
137571 </TD>
137572 <TD width=35% BGCOLOR=#FBF5EF>
137573 <B>Tri-state enable, active high.</B>
137574 </TD>
137575 </TR>
137576 <TR valign="top">
137577 <TD width=15% BGCOLOR=#FBF5EF>
137578 <B>L0_SEL</B>
137579 </TD>
137580 <TD width=15% BGCOLOR=#FBF5EF>
137581 <B>1:1</B>
137582 </TD>
137583 <TD width=10% BGCOLOR=#FBF5EF>
137584 <B>2</B>
137585 </TD>
137586 <TD width=10% BGCOLOR=#FBF5EF>
137587 <B>0</B>
137588 </TD>
137589 <TD width=15% BGCOLOR=#FBF5EF>
137590 <B>0</B>
137591 </TD>
137592 <TD width=35% BGCOLOR=#FBF5EF>
137593 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= gem1, Input, gem1_rgmii_rx_ctl- (RX RGMII control )</B>
137594 </TD>
137595 </TR>
137596 <TR valign="top">
137597 <TD width=15% BGCOLOR=#FBF5EF>
137598 <B>L1_SEL</B>
137599 </TD>
137600 <TD width=15% BGCOLOR=#FBF5EF>
137601 <B>2:2</B>
137602 </TD>
137603 <TD width=10% BGCOLOR=#FBF5EF>
137604 <B>4</B>
137605 </TD>
137606 <TD width=10% BGCOLOR=#FBF5EF>
137607 <B>1</B>
137608 </TD>
137609 <TD width=15% BGCOLOR=#FBF5EF>
137610 <B>4</B>
137611 </TD>
137612 <TD width=35% BGCOLOR=#FBF5EF>
137613 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb0, Input, usb0_ulpi_rx_data[7]- (ULPI data bus) 1= usb0, Output, usb0_ulpi_tx_data[7]- (ULPI data bus)</B>
137614 </TD>
137615 </TR>
137616 <TR valign="top">
137617 <TD width=15% BGCOLOR=#FBF5EF>
137618 <B>L2_SEL</B>
137619 </TD>
137620 <TD width=15% BGCOLOR=#FBF5EF>
137621 <B>4:3</B>
137622 </TD>
137623 <TD width=10% BGCOLOR=#FBF5EF>
137624 <B>18</B>
137625 </TD>
137626 <TD width=10% BGCOLOR=#FBF5EF>
137627 <B>0</B>
137628 </TD>
137629 <TD width=15% BGCOLOR=#FBF5EF>
137630 <B>0</B>
137631 </TD>
137632 <TD width=35% BGCOLOR=#FBF5EF>
137633 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= sram_nor, Output, smc_sram_add[24]- (SRAM Address) 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
137634 </TD>
137635 </TR>
137636 <TR valign="top">
137637 <TD width=15% BGCOLOR=#FBF5EF>
137638 <B>L3_SEL</B>
137639 </TD>
137640 <TD width=15% BGCOLOR=#FBF5EF>
137641 <B>7:5</B>
137642 </TD>
137643 <TD width=10% BGCOLOR=#FBF5EF>
137644 <B>e0</B>
137645 </TD>
137646 <TD width=10% BGCOLOR=#FBF5EF>
137647 <B>0</B>
137648 </TD>
137649 <TD width=15% BGCOLOR=#FBF5EF>
137650 <B>0</B>
137651 </TD>
137652 <TD width=35% BGCOLOR=#FBF5EF>
137653 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[7]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[7]- (GPIO bank 1) 1= can0, Output, can0_phy_tx- (Can TX signal) 2= i2c0, Input, i2c0_sda_input- (SDA signal) 2= i2c0, Output, i2c0_sda_out- (SDA signal) 3= wdt, Output, wdt_rst_out- (Watch Dog Timer Output clock) 4= sd1, Input, sd1_data_in[3]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[3]- (4-bit Data bus) 5= spi1, Output, spi1_n_ss_out[2]- (SPI Master Selects) 6= Not Used 7= ua0, Output, ua0_txd- (UART transmitter serial output)</B>
137654 </TD>
137655 </TR>
137656 <TR valign="top">
137657 <TD width=15% BGCOLOR=#FBF5EF>
137658 <B>Speed</B>
137659 </TD>
137660 <TD width=15% BGCOLOR=#FBF5EF>
137661 <B>8:8</B>
137662 </TD>
137663 <TD width=10% BGCOLOR=#FBF5EF>
137664 <B>100</B>
137665 </TD>
137666 <TD width=10% BGCOLOR=#FBF5EF>
137667 <B>0</B>
137668 </TD>
137669 <TD width=15% BGCOLOR=#FBF5EF>
137670 <B>0</B>
137671 </TD>
137672 <TD width=35% BGCOLOR=#FBF5EF>
137673 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
137674 </TD>
137675 </TR>
137676 <TR valign="top">
137677 <TD width=15% BGCOLOR=#FBF5EF>
137678 <B>IO_Type</B>
137679 </TD>
137680 <TD width=15% BGCOLOR=#FBF5EF>
137681 <B>11:9</B>
137682 </TD>
137683 <TD width=10% BGCOLOR=#FBF5EF>
137684 <B>e00</B>
137685 </TD>
137686 <TD width=10% BGCOLOR=#FBF5EF>
137687 <B>1</B>
137688 </TD>
137689 <TD width=15% BGCOLOR=#FBF5EF>
137690 <B>200</B>
137691 </TD>
137692 <TD width=35% BGCOLOR=#FBF5EF>
137693 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
137694 </TD>
137695 </TR>
137696 <TR valign="top">
137697 <TD width=15% BGCOLOR=#FBF5EF>
137698 <B>PULLUP</B>
137699 </TD>
137700 <TD width=15% BGCOLOR=#FBF5EF>
137701 <B>12:12</B>
137702 </TD>
137703 <TD width=10% BGCOLOR=#FBF5EF>
137704 <B>1000</B>
137705 </TD>
137706 <TD width=10% BGCOLOR=#FBF5EF>
137707 <B>0</B>
137708 </TD>
137709 <TD width=15% BGCOLOR=#FBF5EF>
137710 <B>0</B>
137711 </TD>
137712 <TD width=35% BGCOLOR=#FBF5EF>
137713 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
137714 </TD>
137715 </TR>
137716 <TR valign="top">
137717 <TD width=15% BGCOLOR=#FBF5EF>
137718 <B>DisableRcvr</B>
137719 </TD>
137720 <TD width=15% BGCOLOR=#FBF5EF>
137721 <B>13:13</B>
137722 </TD>
137723 <TD width=10% BGCOLOR=#FBF5EF>
137724 <B>2000</B>
137725 </TD>
137726 <TD width=10% BGCOLOR=#FBF5EF>
137727 <B>0</B>
137728 </TD>
137729 <TD width=15% BGCOLOR=#FBF5EF>
137730 <B>0</B>
137731 </TD>
137732 <TD width=35% BGCOLOR=#FBF5EF>
137733 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
137734 </TD>
137735 </TR>
137736 <TR valign="top">
137737 <TD width=15% BGCOLOR=#C0C0C0>
137738 <B>MIO_PIN_39@0XF800079C</B>
137739 </TD>
137740 <TD width=15% BGCOLOR=#C0C0C0>
137741 <B>31:0</B>
137742 </TD>
137743 <TD width=10% BGCOLOR=#C0C0C0>
137744 <B>3fff</B>
137745 </TD>
137746 <TD width=10% BGCOLOR=#C0C0C0>
137747 <B></B>
137748 </TD>
137749 <TD width=15% BGCOLOR=#C0C0C0>
137750 <B>204</B>
137751 </TD>
137752 <TD width=35% BGCOLOR=#C0C0C0>
137753 <B>MIO Control for Pin 39</B>
137754 </TD>
137755 </TR>
137756 </TABLE>
137757 <P>
137758 <H2><a name="MIO_PIN_40">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_40</a></H2>
137759 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
137760 <TR valign="top">
137761 <TD width=15% BGCOLOR=#FFFF00>
137762 <B>Register Name</B>
137763 </TD>
137764 <TD width=15% BGCOLOR=#FFFF00>
137765 <B>Address</B>
137766 </TD>
137767 <TD width=10% BGCOLOR=#FFFF00>
137768 <B>Width</B>
137769 </TD>
137770 <TD width=10% BGCOLOR=#FFFF00>
137771 <B>Type</B>
137772 </TD>
137773 <TD width=15% BGCOLOR=#FFFF00>
137774 <B>Reset Value</B>
137775 </TD>
137776 <TD width=35% BGCOLOR=#FFFF00>
137777 <B>Description</B>
137778 </TD>
137779 </TR>
137780 <TR valign="top">
137781 <TD width=15% BGCOLOR=#FBF5EF>
137782 <B>MIO_PIN_40</B>
137783 </TD>
137784 <TD width=15% BGCOLOR=#FBF5EF>
137785 <B>0XF80007A0</B>
137786 </TD>
137787 <TD width=10% BGCOLOR=#FBF5EF>
137788 <B>32</B>
137789 </TD>
137790 <TD width=10% BGCOLOR=#FBF5EF>
137791 <B>rw</B>
137792 </TD>
137793 <TD width=15% BGCOLOR=#FBF5EF>
137794 <B>0x00000000</B>
137795 </TD>
137796 <TD width=35% BGCOLOR=#FBF5EF>
137797 <B>--</B>
137798 </TD>
137799 </TR>
137800 </TABLE>
137801 <P>
137802 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
137803 <TR valign="top">
137804 <TD width=15% BGCOLOR=#C0FFC0>
137805 <B>Field Name</B>
137806 </TD>
137807 <TD width=15% BGCOLOR=#C0FFC0>
137808 <B>Bits</B>
137809 </TD>
137810 <TD width=10% BGCOLOR=#C0FFC0>
137811 <B>Mask</B>
137812 </TD>
137813 <TD width=10% BGCOLOR=#C0FFC0>
137814 <B>Value</B>
137815 </TD>
137816 <TD width=15% BGCOLOR=#C0FFC0>
137817 <B>Shifted Value</B>
137818 </TD>
137819 <TD width=35% BGCOLOR=#C0FFC0>
137820 <B>Description</B>
137821 </TD>
137822 </TR>
137823 <TR valign="top">
137824 <TD width=15% BGCOLOR=#FBF5EF>
137825 <B>TRI_ENABLE</B>
137826 </TD>
137827 <TD width=15% BGCOLOR=#FBF5EF>
137828 <B>0:0</B>
137829 </TD>
137830 <TD width=10% BGCOLOR=#FBF5EF>
137831 <B>1</B>
137832 </TD>
137833 <TD width=10% BGCOLOR=#FBF5EF>
137834 <B>0</B>
137835 </TD>
137836 <TD width=15% BGCOLOR=#FBF5EF>
137837 <B>0</B>
137838 </TD>
137839 <TD width=35% BGCOLOR=#FBF5EF>
137840 <B>Tri-state enable, active high.</B>
137841 </TD>
137842 </TR>
137843 <TR valign="top">
137844 <TD width=15% BGCOLOR=#FBF5EF>
137845 <B>L0_SEL</B>
137846 </TD>
137847 <TD width=15% BGCOLOR=#FBF5EF>
137848 <B>1:1</B>
137849 </TD>
137850 <TD width=10% BGCOLOR=#FBF5EF>
137851 <B>2</B>
137852 </TD>
137853 <TD width=10% BGCOLOR=#FBF5EF>
137854 <B>0</B>
137855 </TD>
137856 <TD width=15% BGCOLOR=#FBF5EF>
137857 <B>0</B>
137858 </TD>
137859 <TD width=35% BGCOLOR=#FBF5EF>
137860 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
137861 </TD>
137862 </TR>
137863 <TR valign="top">
137864 <TD width=15% BGCOLOR=#FBF5EF>
137865 <B>L1_SEL</B>
137866 </TD>
137867 <TD width=15% BGCOLOR=#FBF5EF>
137868 <B>2:2</B>
137869 </TD>
137870 <TD width=10% BGCOLOR=#FBF5EF>
137871 <B>4</B>
137872 </TD>
137873 <TD width=10% BGCOLOR=#FBF5EF>
137874 <B>0</B>
137875 </TD>
137876 <TD width=15% BGCOLOR=#FBF5EF>
137877 <B>0</B>
137878 </TD>
137879 <TD width=35% BGCOLOR=#FBF5EF>
137880 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_ulpi_rx_data[4]- (ULPI data bus) 1= usb1, Output, usb1_ulpi_tx_data[4]- (ULPI data bus)</B>
137881 </TD>
137882 </TR>
137883 <TR valign="top">
137884 <TD width=15% BGCOLOR=#FBF5EF>
137885 <B>L2_SEL</B>
137886 </TD>
137887 <TD width=15% BGCOLOR=#FBF5EF>
137888 <B>4:3</B>
137889 </TD>
137890 <TD width=10% BGCOLOR=#FBF5EF>
137891 <B>18</B>
137892 </TD>
137893 <TD width=10% BGCOLOR=#FBF5EF>
137894 <B>0</B>
137895 </TD>
137896 <TD width=15% BGCOLOR=#FBF5EF>
137897 <B>0</B>
137898 </TD>
137899 <TD width=35% BGCOLOR=#FBF5EF>
137900 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
137901 </TD>
137902 </TR>
137903 <TR valign="top">
137904 <TD width=15% BGCOLOR=#FBF5EF>
137905 <B>L3_SEL</B>
137906 </TD>
137907 <TD width=15% BGCOLOR=#FBF5EF>
137908 <B>7:5</B>
137909 </TD>
137910 <TD width=10% BGCOLOR=#FBF5EF>
137911 <B>e0</B>
137912 </TD>
137913 <TD width=10% BGCOLOR=#FBF5EF>
137914 <B>4</B>
137915 </TD>
137916 <TD width=15% BGCOLOR=#FBF5EF>
137917 <B>80</B>
137918 </TD>
137919 <TD width=35% BGCOLOR=#FBF5EF>
137920 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[8]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[8]- (GPIO bank 1) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= Not Used 4= sd0, Input, sd0_clk_in- (SDSDIO clock) 4= sd0, Output, sd0_clk_out- (SDSDIO clock) 5= spi0, Input, spi0_sclk_in- (SPI Clock) 5= spi0, Output, spi0_sclk_out- (SPI Clock) 6= ttc1, Output, ttc1_wave_out- (TTC waveform clock) 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
137921 </TD>
137922 </TR>
137923 <TR valign="top">
137924 <TD width=15% BGCOLOR=#FBF5EF>
137925 <B>Speed</B>
137926 </TD>
137927 <TD width=15% BGCOLOR=#FBF5EF>
137928 <B>8:8</B>
137929 </TD>
137930 <TD width=10% BGCOLOR=#FBF5EF>
137931 <B>100</B>
137932 </TD>
137933 <TD width=10% BGCOLOR=#FBF5EF>
137934 <B>0</B>
137935 </TD>
137936 <TD width=15% BGCOLOR=#FBF5EF>
137937 <B>0</B>
137938 </TD>
137939 <TD width=35% BGCOLOR=#FBF5EF>
137940 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
137941 </TD>
137942 </TR>
137943 <TR valign="top">
137944 <TD width=15% BGCOLOR=#FBF5EF>
137945 <B>IO_Type</B>
137946 </TD>
137947 <TD width=15% BGCOLOR=#FBF5EF>
137948 <B>11:9</B>
137949 </TD>
137950 <TD width=10% BGCOLOR=#FBF5EF>
137951 <B>e00</B>
137952 </TD>
137953 <TD width=10% BGCOLOR=#FBF5EF>
137954 <B>1</B>
137955 </TD>
137956 <TD width=15% BGCOLOR=#FBF5EF>
137957 <B>200</B>
137958 </TD>
137959 <TD width=35% BGCOLOR=#FBF5EF>
137960 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
137961 </TD>
137962 </TR>
137963 <TR valign="top">
137964 <TD width=15% BGCOLOR=#FBF5EF>
137965 <B>PULLUP</B>
137966 </TD>
137967 <TD width=15% BGCOLOR=#FBF5EF>
137968 <B>12:12</B>
137969 </TD>
137970 <TD width=10% BGCOLOR=#FBF5EF>
137971 <B>1000</B>
137972 </TD>
137973 <TD width=10% BGCOLOR=#FBF5EF>
137974 <B>0</B>
137975 </TD>
137976 <TD width=15% BGCOLOR=#FBF5EF>
137977 <B>0</B>
137978 </TD>
137979 <TD width=35% BGCOLOR=#FBF5EF>
137980 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
137981 </TD>
137982 </TR>
137983 <TR valign="top">
137984 <TD width=15% BGCOLOR=#FBF5EF>
137985 <B>DisableRcvr</B>
137986 </TD>
137987 <TD width=15% BGCOLOR=#FBF5EF>
137988 <B>13:13</B>
137989 </TD>
137990 <TD width=10% BGCOLOR=#FBF5EF>
137991 <B>2000</B>
137992 </TD>
137993 <TD width=10% BGCOLOR=#FBF5EF>
137994 <B>0</B>
137995 </TD>
137996 <TD width=15% BGCOLOR=#FBF5EF>
137997 <B>0</B>
137998 </TD>
137999 <TD width=35% BGCOLOR=#FBF5EF>
138000 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
138001 </TD>
138002 </TR>
138003 <TR valign="top">
138004 <TD width=15% BGCOLOR=#C0C0C0>
138005 <B>MIO_PIN_40@0XF80007A0</B>
138006 </TD>
138007 <TD width=15% BGCOLOR=#C0C0C0>
138008 <B>31:0</B>
138009 </TD>
138010 <TD width=10% BGCOLOR=#C0C0C0>
138011 <B>3fff</B>
138012 </TD>
138013 <TD width=10% BGCOLOR=#C0C0C0>
138014 <B></B>
138015 </TD>
138016 <TD width=15% BGCOLOR=#C0C0C0>
138017 <B>280</B>
138018 </TD>
138019 <TD width=35% BGCOLOR=#C0C0C0>
138020 <B>MIO Control for Pin 40</B>
138021 </TD>
138022 </TR>
138023 </TABLE>
138024 <P>
138025 <H2><a name="MIO_PIN_41">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_41</a></H2>
138026 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
138027 <TR valign="top">
138028 <TD width=15% BGCOLOR=#FFFF00>
138029 <B>Register Name</B>
138030 </TD>
138031 <TD width=15% BGCOLOR=#FFFF00>
138032 <B>Address</B>
138033 </TD>
138034 <TD width=10% BGCOLOR=#FFFF00>
138035 <B>Width</B>
138036 </TD>
138037 <TD width=10% BGCOLOR=#FFFF00>
138038 <B>Type</B>
138039 </TD>
138040 <TD width=15% BGCOLOR=#FFFF00>
138041 <B>Reset Value</B>
138042 </TD>
138043 <TD width=35% BGCOLOR=#FFFF00>
138044 <B>Description</B>
138045 </TD>
138046 </TR>
138047 <TR valign="top">
138048 <TD width=15% BGCOLOR=#FBF5EF>
138049 <B>MIO_PIN_41</B>
138050 </TD>
138051 <TD width=15% BGCOLOR=#FBF5EF>
138052 <B>0XF80007A4</B>
138053 </TD>
138054 <TD width=10% BGCOLOR=#FBF5EF>
138055 <B>32</B>
138056 </TD>
138057 <TD width=10% BGCOLOR=#FBF5EF>
138058 <B>rw</B>
138059 </TD>
138060 <TD width=15% BGCOLOR=#FBF5EF>
138061 <B>0x00000000</B>
138062 </TD>
138063 <TD width=35% BGCOLOR=#FBF5EF>
138064 <B>--</B>
138065 </TD>
138066 </TR>
138067 </TABLE>
138068 <P>
138069 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
138070 <TR valign="top">
138071 <TD width=15% BGCOLOR=#C0FFC0>
138072 <B>Field Name</B>
138073 </TD>
138074 <TD width=15% BGCOLOR=#C0FFC0>
138075 <B>Bits</B>
138076 </TD>
138077 <TD width=10% BGCOLOR=#C0FFC0>
138078 <B>Mask</B>
138079 </TD>
138080 <TD width=10% BGCOLOR=#C0FFC0>
138081 <B>Value</B>
138082 </TD>
138083 <TD width=15% BGCOLOR=#C0FFC0>
138084 <B>Shifted Value</B>
138085 </TD>
138086 <TD width=35% BGCOLOR=#C0FFC0>
138087 <B>Description</B>
138088 </TD>
138089 </TR>
138090 <TR valign="top">
138091 <TD width=15% BGCOLOR=#FBF5EF>
138092 <B>TRI_ENABLE</B>
138093 </TD>
138094 <TD width=15% BGCOLOR=#FBF5EF>
138095 <B>0:0</B>
138096 </TD>
138097 <TD width=10% BGCOLOR=#FBF5EF>
138098 <B>1</B>
138099 </TD>
138100 <TD width=10% BGCOLOR=#FBF5EF>
138101 <B>0</B>
138102 </TD>
138103 <TD width=15% BGCOLOR=#FBF5EF>
138104 <B>0</B>
138105 </TD>
138106 <TD width=35% BGCOLOR=#FBF5EF>
138107 <B>Tri-state enable, active high.</B>
138108 </TD>
138109 </TR>
138110 <TR valign="top">
138111 <TD width=15% BGCOLOR=#FBF5EF>
138112 <B>L0_SEL</B>
138113 </TD>
138114 <TD width=15% BGCOLOR=#FBF5EF>
138115 <B>1:1</B>
138116 </TD>
138117 <TD width=10% BGCOLOR=#FBF5EF>
138118 <B>2</B>
138119 </TD>
138120 <TD width=10% BGCOLOR=#FBF5EF>
138121 <B>0</B>
138122 </TD>
138123 <TD width=15% BGCOLOR=#FBF5EF>
138124 <B>0</B>
138125 </TD>
138126 <TD width=35% BGCOLOR=#FBF5EF>
138127 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
138128 </TD>
138129 </TR>
138130 <TR valign="top">
138131 <TD width=15% BGCOLOR=#FBF5EF>
138132 <B>L1_SEL</B>
138133 </TD>
138134 <TD width=15% BGCOLOR=#FBF5EF>
138135 <B>2:2</B>
138136 </TD>
138137 <TD width=10% BGCOLOR=#FBF5EF>
138138 <B>4</B>
138139 </TD>
138140 <TD width=10% BGCOLOR=#FBF5EF>
138141 <B>0</B>
138142 </TD>
138143 <TD width=15% BGCOLOR=#FBF5EF>
138144 <B>0</B>
138145 </TD>
138146 <TD width=35% BGCOLOR=#FBF5EF>
138147 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_ulpi_dir- (Data bus direction control)</B>
138148 </TD>
138149 </TR>
138150 <TR valign="top">
138151 <TD width=15% BGCOLOR=#FBF5EF>
138152 <B>L2_SEL</B>
138153 </TD>
138154 <TD width=15% BGCOLOR=#FBF5EF>
138155 <B>4:3</B>
138156 </TD>
138157 <TD width=10% BGCOLOR=#FBF5EF>
138158 <B>18</B>
138159 </TD>
138160 <TD width=10% BGCOLOR=#FBF5EF>
138161 <B>0</B>
138162 </TD>
138163 <TD width=15% BGCOLOR=#FBF5EF>
138164 <B>0</B>
138165 </TD>
138166 <TD width=35% BGCOLOR=#FBF5EF>
138167 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
138168 </TD>
138169 </TR>
138170 <TR valign="top">
138171 <TD width=15% BGCOLOR=#FBF5EF>
138172 <B>L3_SEL</B>
138173 </TD>
138174 <TD width=15% BGCOLOR=#FBF5EF>
138175 <B>7:5</B>
138176 </TD>
138177 <TD width=10% BGCOLOR=#FBF5EF>
138178 <B>e0</B>
138179 </TD>
138180 <TD width=10% BGCOLOR=#FBF5EF>
138181 <B>4</B>
138182 </TD>
138183 <TD width=15% BGCOLOR=#FBF5EF>
138184 <B>80</B>
138185 </TD>
138186 <TD width=35% BGCOLOR=#FBF5EF>
138187 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[9]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[9]- (GPIO bank 1) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= Not Used 4= sd0, Input, sd0_cmd_in- (Command Indicator) 4= sd0, Output, sd0_cmd_out- (Command Indicator) 5= spi0, Input, spi0_mi- (MISO signal) 5= spi0, Output, spi0_so- (MISO signal) 6= ttc1, Input, ttc1_clk_in- (TTC input clock) 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
138188 </TD>
138189 </TR>
138190 <TR valign="top">
138191 <TD width=15% BGCOLOR=#FBF5EF>
138192 <B>Speed</B>
138193 </TD>
138194 <TD width=15% BGCOLOR=#FBF5EF>
138195 <B>8:8</B>
138196 </TD>
138197 <TD width=10% BGCOLOR=#FBF5EF>
138198 <B>100</B>
138199 </TD>
138200 <TD width=10% BGCOLOR=#FBF5EF>
138201 <B>0</B>
138202 </TD>
138203 <TD width=15% BGCOLOR=#FBF5EF>
138204 <B>0</B>
138205 </TD>
138206 <TD width=35% BGCOLOR=#FBF5EF>
138207 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
138208 </TD>
138209 </TR>
138210 <TR valign="top">
138211 <TD width=15% BGCOLOR=#FBF5EF>
138212 <B>IO_Type</B>
138213 </TD>
138214 <TD width=15% BGCOLOR=#FBF5EF>
138215 <B>11:9</B>
138216 </TD>
138217 <TD width=10% BGCOLOR=#FBF5EF>
138218 <B>e00</B>
138219 </TD>
138220 <TD width=10% BGCOLOR=#FBF5EF>
138221 <B>1</B>
138222 </TD>
138223 <TD width=15% BGCOLOR=#FBF5EF>
138224 <B>200</B>
138225 </TD>
138226 <TD width=35% BGCOLOR=#FBF5EF>
138227 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
138228 </TD>
138229 </TR>
138230 <TR valign="top">
138231 <TD width=15% BGCOLOR=#FBF5EF>
138232 <B>PULLUP</B>
138233 </TD>
138234 <TD width=15% BGCOLOR=#FBF5EF>
138235 <B>12:12</B>
138236 </TD>
138237 <TD width=10% BGCOLOR=#FBF5EF>
138238 <B>1000</B>
138239 </TD>
138240 <TD width=10% BGCOLOR=#FBF5EF>
138241 <B>0</B>
138242 </TD>
138243 <TD width=15% BGCOLOR=#FBF5EF>
138244 <B>0</B>
138245 </TD>
138246 <TD width=35% BGCOLOR=#FBF5EF>
138247 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
138248 </TD>
138249 </TR>
138250 <TR valign="top">
138251 <TD width=15% BGCOLOR=#FBF5EF>
138252 <B>DisableRcvr</B>
138253 </TD>
138254 <TD width=15% BGCOLOR=#FBF5EF>
138255 <B>13:13</B>
138256 </TD>
138257 <TD width=10% BGCOLOR=#FBF5EF>
138258 <B>2000</B>
138259 </TD>
138260 <TD width=10% BGCOLOR=#FBF5EF>
138261 <B>0</B>
138262 </TD>
138263 <TD width=15% BGCOLOR=#FBF5EF>
138264 <B>0</B>
138265 </TD>
138266 <TD width=35% BGCOLOR=#FBF5EF>
138267 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
138268 </TD>
138269 </TR>
138270 <TR valign="top">
138271 <TD width=15% BGCOLOR=#C0C0C0>
138272 <B>MIO_PIN_41@0XF80007A4</B>
138273 </TD>
138274 <TD width=15% BGCOLOR=#C0C0C0>
138275 <B>31:0</B>
138276 </TD>
138277 <TD width=10% BGCOLOR=#C0C0C0>
138278 <B>3fff</B>
138279 </TD>
138280 <TD width=10% BGCOLOR=#C0C0C0>
138281 <B></B>
138282 </TD>
138283 <TD width=15% BGCOLOR=#C0C0C0>
138284 <B>280</B>
138285 </TD>
138286 <TD width=35% BGCOLOR=#C0C0C0>
138287 <B>MIO Control for Pin 41</B>
138288 </TD>
138289 </TR>
138290 </TABLE>
138291 <P>
138292 <H2><a name="MIO_PIN_42">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_42</a></H2>
138293 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
138294 <TR valign="top">
138295 <TD width=15% BGCOLOR=#FFFF00>
138296 <B>Register Name</B>
138297 </TD>
138298 <TD width=15% BGCOLOR=#FFFF00>
138299 <B>Address</B>
138300 </TD>
138301 <TD width=10% BGCOLOR=#FFFF00>
138302 <B>Width</B>
138303 </TD>
138304 <TD width=10% BGCOLOR=#FFFF00>
138305 <B>Type</B>
138306 </TD>
138307 <TD width=15% BGCOLOR=#FFFF00>
138308 <B>Reset Value</B>
138309 </TD>
138310 <TD width=35% BGCOLOR=#FFFF00>
138311 <B>Description</B>
138312 </TD>
138313 </TR>
138314 <TR valign="top">
138315 <TD width=15% BGCOLOR=#FBF5EF>
138316 <B>MIO_PIN_42</B>
138317 </TD>
138318 <TD width=15% BGCOLOR=#FBF5EF>
138319 <B>0XF80007A8</B>
138320 </TD>
138321 <TD width=10% BGCOLOR=#FBF5EF>
138322 <B>32</B>
138323 </TD>
138324 <TD width=10% BGCOLOR=#FBF5EF>
138325 <B>rw</B>
138326 </TD>
138327 <TD width=15% BGCOLOR=#FBF5EF>
138328 <B>0x00000000</B>
138329 </TD>
138330 <TD width=35% BGCOLOR=#FBF5EF>
138331 <B>--</B>
138332 </TD>
138333 </TR>
138334 </TABLE>
138335 <P>
138336 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
138337 <TR valign="top">
138338 <TD width=15% BGCOLOR=#C0FFC0>
138339 <B>Field Name</B>
138340 </TD>
138341 <TD width=15% BGCOLOR=#C0FFC0>
138342 <B>Bits</B>
138343 </TD>
138344 <TD width=10% BGCOLOR=#C0FFC0>
138345 <B>Mask</B>
138346 </TD>
138347 <TD width=10% BGCOLOR=#C0FFC0>
138348 <B>Value</B>
138349 </TD>
138350 <TD width=15% BGCOLOR=#C0FFC0>
138351 <B>Shifted Value</B>
138352 </TD>
138353 <TD width=35% BGCOLOR=#C0FFC0>
138354 <B>Description</B>
138355 </TD>
138356 </TR>
138357 <TR valign="top">
138358 <TD width=15% BGCOLOR=#FBF5EF>
138359 <B>TRI_ENABLE</B>
138360 </TD>
138361 <TD width=15% BGCOLOR=#FBF5EF>
138362 <B>0:0</B>
138363 </TD>
138364 <TD width=10% BGCOLOR=#FBF5EF>
138365 <B>1</B>
138366 </TD>
138367 <TD width=10% BGCOLOR=#FBF5EF>
138368 <B>0</B>
138369 </TD>
138370 <TD width=15% BGCOLOR=#FBF5EF>
138371 <B>0</B>
138372 </TD>
138373 <TD width=35% BGCOLOR=#FBF5EF>
138374 <B>Tri-state enable, active high.</B>
138375 </TD>
138376 </TR>
138377 <TR valign="top">
138378 <TD width=15% BGCOLOR=#FBF5EF>
138379 <B>L0_SEL</B>
138380 </TD>
138381 <TD width=15% BGCOLOR=#FBF5EF>
138382 <B>1:1</B>
138383 </TD>
138384 <TD width=10% BGCOLOR=#FBF5EF>
138385 <B>2</B>
138386 </TD>
138387 <TD width=10% BGCOLOR=#FBF5EF>
138388 <B>0</B>
138389 </TD>
138390 <TD width=15% BGCOLOR=#FBF5EF>
138391 <B>0</B>
138392 </TD>
138393 <TD width=35% BGCOLOR=#FBF5EF>
138394 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
138395 </TD>
138396 </TR>
138397 <TR valign="top">
138398 <TD width=15% BGCOLOR=#FBF5EF>
138399 <B>L1_SEL</B>
138400 </TD>
138401 <TD width=15% BGCOLOR=#FBF5EF>
138402 <B>2:2</B>
138403 </TD>
138404 <TD width=10% BGCOLOR=#FBF5EF>
138405 <B>4</B>
138406 </TD>
138407 <TD width=10% BGCOLOR=#FBF5EF>
138408 <B>0</B>
138409 </TD>
138410 <TD width=15% BGCOLOR=#FBF5EF>
138411 <B>0</B>
138412 </TD>
138413 <TD width=35% BGCOLOR=#FBF5EF>
138414 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Output, usb1_ulpi_stp- (Asserted to end or interrupt transfers)</B>
138415 </TD>
138416 </TR>
138417 <TR valign="top">
138418 <TD width=15% BGCOLOR=#FBF5EF>
138419 <B>L2_SEL</B>
138420 </TD>
138421 <TD width=15% BGCOLOR=#FBF5EF>
138422 <B>4:3</B>
138423 </TD>
138424 <TD width=10% BGCOLOR=#FBF5EF>
138425 <B>18</B>
138426 </TD>
138427 <TD width=10% BGCOLOR=#FBF5EF>
138428 <B>0</B>
138429 </TD>
138430 <TD width=15% BGCOLOR=#FBF5EF>
138431 <B>0</B>
138432 </TD>
138433 <TD width=35% BGCOLOR=#FBF5EF>
138434 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
138435 </TD>
138436 </TR>
138437 <TR valign="top">
138438 <TD width=15% BGCOLOR=#FBF5EF>
138439 <B>L3_SEL</B>
138440 </TD>
138441 <TD width=15% BGCOLOR=#FBF5EF>
138442 <B>7:5</B>
138443 </TD>
138444 <TD width=10% BGCOLOR=#FBF5EF>
138445 <B>e0</B>
138446 </TD>
138447 <TD width=10% BGCOLOR=#FBF5EF>
138448 <B>4</B>
138449 </TD>
138450 <TD width=15% BGCOLOR=#FBF5EF>
138451 <B>80</B>
138452 </TD>
138453 <TD width=35% BGCOLOR=#FBF5EF>
138454 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[10]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[10]- (GPIO bank 1) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= Not Used 4= sd0, Input, sd0_data_in[0]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[0]- (4-bit Data bus) 5= spi0, Input, spi0_n_ss_in- (SPI Master Selects) 5= spi0, Output, spi0_n_ss_out[0]- (SPI Master Selects) 6= ttc0, Output, ttc0_wave_out- (TTC waveform clock) 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
138455 </TD>
138456 </TR>
138457 <TR valign="top">
138458 <TD width=15% BGCOLOR=#FBF5EF>
138459 <B>Speed</B>
138460 </TD>
138461 <TD width=15% BGCOLOR=#FBF5EF>
138462 <B>8:8</B>
138463 </TD>
138464 <TD width=10% BGCOLOR=#FBF5EF>
138465 <B>100</B>
138466 </TD>
138467 <TD width=10% BGCOLOR=#FBF5EF>
138468 <B>0</B>
138469 </TD>
138470 <TD width=15% BGCOLOR=#FBF5EF>
138471 <B>0</B>
138472 </TD>
138473 <TD width=35% BGCOLOR=#FBF5EF>
138474 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
138475 </TD>
138476 </TR>
138477 <TR valign="top">
138478 <TD width=15% BGCOLOR=#FBF5EF>
138479 <B>IO_Type</B>
138480 </TD>
138481 <TD width=15% BGCOLOR=#FBF5EF>
138482 <B>11:9</B>
138483 </TD>
138484 <TD width=10% BGCOLOR=#FBF5EF>
138485 <B>e00</B>
138486 </TD>
138487 <TD width=10% BGCOLOR=#FBF5EF>
138488 <B>1</B>
138489 </TD>
138490 <TD width=15% BGCOLOR=#FBF5EF>
138491 <B>200</B>
138492 </TD>
138493 <TD width=35% BGCOLOR=#FBF5EF>
138494 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
138495 </TD>
138496 </TR>
138497 <TR valign="top">
138498 <TD width=15% BGCOLOR=#FBF5EF>
138499 <B>PULLUP</B>
138500 </TD>
138501 <TD width=15% BGCOLOR=#FBF5EF>
138502 <B>12:12</B>
138503 </TD>
138504 <TD width=10% BGCOLOR=#FBF5EF>
138505 <B>1000</B>
138506 </TD>
138507 <TD width=10% BGCOLOR=#FBF5EF>
138508 <B>0</B>
138509 </TD>
138510 <TD width=15% BGCOLOR=#FBF5EF>
138511 <B>0</B>
138512 </TD>
138513 <TD width=35% BGCOLOR=#FBF5EF>
138514 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
138515 </TD>
138516 </TR>
138517 <TR valign="top">
138518 <TD width=15% BGCOLOR=#FBF5EF>
138519 <B>DisableRcvr</B>
138520 </TD>
138521 <TD width=15% BGCOLOR=#FBF5EF>
138522 <B>13:13</B>
138523 </TD>
138524 <TD width=10% BGCOLOR=#FBF5EF>
138525 <B>2000</B>
138526 </TD>
138527 <TD width=10% BGCOLOR=#FBF5EF>
138528 <B>0</B>
138529 </TD>
138530 <TD width=15% BGCOLOR=#FBF5EF>
138531 <B>0</B>
138532 </TD>
138533 <TD width=35% BGCOLOR=#FBF5EF>
138534 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
138535 </TD>
138536 </TR>
138537 <TR valign="top">
138538 <TD width=15% BGCOLOR=#C0C0C0>
138539 <B>MIO_PIN_42@0XF80007A8</B>
138540 </TD>
138541 <TD width=15% BGCOLOR=#C0C0C0>
138542 <B>31:0</B>
138543 </TD>
138544 <TD width=10% BGCOLOR=#C0C0C0>
138545 <B>3fff</B>
138546 </TD>
138547 <TD width=10% BGCOLOR=#C0C0C0>
138548 <B></B>
138549 </TD>
138550 <TD width=15% BGCOLOR=#C0C0C0>
138551 <B>280</B>
138552 </TD>
138553 <TD width=35% BGCOLOR=#C0C0C0>
138554 <B>MIO Control for Pin 42</B>
138555 </TD>
138556 </TR>
138557 </TABLE>
138558 <P>
138559 <H2><a name="MIO_PIN_43">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_43</a></H2>
138560 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
138561 <TR valign="top">
138562 <TD width=15% BGCOLOR=#FFFF00>
138563 <B>Register Name</B>
138564 </TD>
138565 <TD width=15% BGCOLOR=#FFFF00>
138566 <B>Address</B>
138567 </TD>
138568 <TD width=10% BGCOLOR=#FFFF00>
138569 <B>Width</B>
138570 </TD>
138571 <TD width=10% BGCOLOR=#FFFF00>
138572 <B>Type</B>
138573 </TD>
138574 <TD width=15% BGCOLOR=#FFFF00>
138575 <B>Reset Value</B>
138576 </TD>
138577 <TD width=35% BGCOLOR=#FFFF00>
138578 <B>Description</B>
138579 </TD>
138580 </TR>
138581 <TR valign="top">
138582 <TD width=15% BGCOLOR=#FBF5EF>
138583 <B>MIO_PIN_43</B>
138584 </TD>
138585 <TD width=15% BGCOLOR=#FBF5EF>
138586 <B>0XF80007AC</B>
138587 </TD>
138588 <TD width=10% BGCOLOR=#FBF5EF>
138589 <B>32</B>
138590 </TD>
138591 <TD width=10% BGCOLOR=#FBF5EF>
138592 <B>rw</B>
138593 </TD>
138594 <TD width=15% BGCOLOR=#FBF5EF>
138595 <B>0x00000000</B>
138596 </TD>
138597 <TD width=35% BGCOLOR=#FBF5EF>
138598 <B>--</B>
138599 </TD>
138600 </TR>
138601 </TABLE>
138602 <P>
138603 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
138604 <TR valign="top">
138605 <TD width=15% BGCOLOR=#C0FFC0>
138606 <B>Field Name</B>
138607 </TD>
138608 <TD width=15% BGCOLOR=#C0FFC0>
138609 <B>Bits</B>
138610 </TD>
138611 <TD width=10% BGCOLOR=#C0FFC0>
138612 <B>Mask</B>
138613 </TD>
138614 <TD width=10% BGCOLOR=#C0FFC0>
138615 <B>Value</B>
138616 </TD>
138617 <TD width=15% BGCOLOR=#C0FFC0>
138618 <B>Shifted Value</B>
138619 </TD>
138620 <TD width=35% BGCOLOR=#C0FFC0>
138621 <B>Description</B>
138622 </TD>
138623 </TR>
138624 <TR valign="top">
138625 <TD width=15% BGCOLOR=#FBF5EF>
138626 <B>TRI_ENABLE</B>
138627 </TD>
138628 <TD width=15% BGCOLOR=#FBF5EF>
138629 <B>0:0</B>
138630 </TD>
138631 <TD width=10% BGCOLOR=#FBF5EF>
138632 <B>1</B>
138633 </TD>
138634 <TD width=10% BGCOLOR=#FBF5EF>
138635 <B>0</B>
138636 </TD>
138637 <TD width=15% BGCOLOR=#FBF5EF>
138638 <B>0</B>
138639 </TD>
138640 <TD width=35% BGCOLOR=#FBF5EF>
138641 <B>Tri-state enable, active high.</B>
138642 </TD>
138643 </TR>
138644 <TR valign="top">
138645 <TD width=15% BGCOLOR=#FBF5EF>
138646 <B>L0_SEL</B>
138647 </TD>
138648 <TD width=15% BGCOLOR=#FBF5EF>
138649 <B>1:1</B>
138650 </TD>
138651 <TD width=10% BGCOLOR=#FBF5EF>
138652 <B>2</B>
138653 </TD>
138654 <TD width=10% BGCOLOR=#FBF5EF>
138655 <B>0</B>
138656 </TD>
138657 <TD width=15% BGCOLOR=#FBF5EF>
138658 <B>0</B>
138659 </TD>
138660 <TD width=35% BGCOLOR=#FBF5EF>
138661 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
138662 </TD>
138663 </TR>
138664 <TR valign="top">
138665 <TD width=15% BGCOLOR=#FBF5EF>
138666 <B>L1_SEL</B>
138667 </TD>
138668 <TD width=15% BGCOLOR=#FBF5EF>
138669 <B>2:2</B>
138670 </TD>
138671 <TD width=10% BGCOLOR=#FBF5EF>
138672 <B>4</B>
138673 </TD>
138674 <TD width=10% BGCOLOR=#FBF5EF>
138675 <B>0</B>
138676 </TD>
138677 <TD width=15% BGCOLOR=#FBF5EF>
138678 <B>0</B>
138679 </TD>
138680 <TD width=35% BGCOLOR=#FBF5EF>
138681 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_ulpi_nxt- (Data flow control signal from the PHY)</B>
138682 </TD>
138683 </TR>
138684 <TR valign="top">
138685 <TD width=15% BGCOLOR=#FBF5EF>
138686 <B>L2_SEL</B>
138687 </TD>
138688 <TD width=15% BGCOLOR=#FBF5EF>
138689 <B>4:3</B>
138690 </TD>
138691 <TD width=10% BGCOLOR=#FBF5EF>
138692 <B>18</B>
138693 </TD>
138694 <TD width=10% BGCOLOR=#FBF5EF>
138695 <B>0</B>
138696 </TD>
138697 <TD width=15% BGCOLOR=#FBF5EF>
138698 <B>0</B>
138699 </TD>
138700 <TD width=35% BGCOLOR=#FBF5EF>
138701 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
138702 </TD>
138703 </TR>
138704 <TR valign="top">
138705 <TD width=15% BGCOLOR=#FBF5EF>
138706 <B>L3_SEL</B>
138707 </TD>
138708 <TD width=15% BGCOLOR=#FBF5EF>
138709 <B>7:5</B>
138710 </TD>
138711 <TD width=10% BGCOLOR=#FBF5EF>
138712 <B>e0</B>
138713 </TD>
138714 <TD width=10% BGCOLOR=#FBF5EF>
138715 <B>4</B>
138716 </TD>
138717 <TD width=15% BGCOLOR=#FBF5EF>
138718 <B>80</B>
138719 </TD>
138720 <TD width=35% BGCOLOR=#FBF5EF>
138721 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[11]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[11]- (GPIO bank 1) 1= can0, Output, can0_phy_tx- (Can TX signal) 2= i2c0, Input, i2c0_sda_input- (SDA signal) 2= i2c0, Output, i2c0_sda_out- (SDA signal) 3= Not Used 4= sd0, Input, sd0_data_in[1]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[1]- (4-bit Data bus) 5= spi0, Output, spi0_n_ss_out[1]- (SPI Master Selects) 6= ttc0, Input, ttc0_clk_in- (TTC input clock) 7= ua0, Output, ua0_txd- (UART transmitter serial output)</B>
138722 </TD>
138723 </TR>
138724 <TR valign="top">
138725 <TD width=15% BGCOLOR=#FBF5EF>
138726 <B>Speed</B>
138727 </TD>
138728 <TD width=15% BGCOLOR=#FBF5EF>
138729 <B>8:8</B>
138730 </TD>
138731 <TD width=10% BGCOLOR=#FBF5EF>
138732 <B>100</B>
138733 </TD>
138734 <TD width=10% BGCOLOR=#FBF5EF>
138735 <B>0</B>
138736 </TD>
138737 <TD width=15% BGCOLOR=#FBF5EF>
138738 <B>0</B>
138739 </TD>
138740 <TD width=35% BGCOLOR=#FBF5EF>
138741 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
138742 </TD>
138743 </TR>
138744 <TR valign="top">
138745 <TD width=15% BGCOLOR=#FBF5EF>
138746 <B>IO_Type</B>
138747 </TD>
138748 <TD width=15% BGCOLOR=#FBF5EF>
138749 <B>11:9</B>
138750 </TD>
138751 <TD width=10% BGCOLOR=#FBF5EF>
138752 <B>e00</B>
138753 </TD>
138754 <TD width=10% BGCOLOR=#FBF5EF>
138755 <B>1</B>
138756 </TD>
138757 <TD width=15% BGCOLOR=#FBF5EF>
138758 <B>200</B>
138759 </TD>
138760 <TD width=35% BGCOLOR=#FBF5EF>
138761 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
138762 </TD>
138763 </TR>
138764 <TR valign="top">
138765 <TD width=15% BGCOLOR=#FBF5EF>
138766 <B>PULLUP</B>
138767 </TD>
138768 <TD width=15% BGCOLOR=#FBF5EF>
138769 <B>12:12</B>
138770 </TD>
138771 <TD width=10% BGCOLOR=#FBF5EF>
138772 <B>1000</B>
138773 </TD>
138774 <TD width=10% BGCOLOR=#FBF5EF>
138775 <B>0</B>
138776 </TD>
138777 <TD width=15% BGCOLOR=#FBF5EF>
138778 <B>0</B>
138779 </TD>
138780 <TD width=35% BGCOLOR=#FBF5EF>
138781 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
138782 </TD>
138783 </TR>
138784 <TR valign="top">
138785 <TD width=15% BGCOLOR=#FBF5EF>
138786 <B>DisableRcvr</B>
138787 </TD>
138788 <TD width=15% BGCOLOR=#FBF5EF>
138789 <B>13:13</B>
138790 </TD>
138791 <TD width=10% BGCOLOR=#FBF5EF>
138792 <B>2000</B>
138793 </TD>
138794 <TD width=10% BGCOLOR=#FBF5EF>
138795 <B>0</B>
138796 </TD>
138797 <TD width=15% BGCOLOR=#FBF5EF>
138798 <B>0</B>
138799 </TD>
138800 <TD width=35% BGCOLOR=#FBF5EF>
138801 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
138802 </TD>
138803 </TR>
138804 <TR valign="top">
138805 <TD width=15% BGCOLOR=#C0C0C0>
138806 <B>MIO_PIN_43@0XF80007AC</B>
138807 </TD>
138808 <TD width=15% BGCOLOR=#C0C0C0>
138809 <B>31:0</B>
138810 </TD>
138811 <TD width=10% BGCOLOR=#C0C0C0>
138812 <B>3fff</B>
138813 </TD>
138814 <TD width=10% BGCOLOR=#C0C0C0>
138815 <B></B>
138816 </TD>
138817 <TD width=15% BGCOLOR=#C0C0C0>
138818 <B>280</B>
138819 </TD>
138820 <TD width=35% BGCOLOR=#C0C0C0>
138821 <B>MIO Control for Pin 43</B>
138822 </TD>
138823 </TR>
138824 </TABLE>
138825 <P>
138826 <H2><a name="MIO_PIN_44">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_44</a></H2>
138827 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
138828 <TR valign="top">
138829 <TD width=15% BGCOLOR=#FFFF00>
138830 <B>Register Name</B>
138831 </TD>
138832 <TD width=15% BGCOLOR=#FFFF00>
138833 <B>Address</B>
138834 </TD>
138835 <TD width=10% BGCOLOR=#FFFF00>
138836 <B>Width</B>
138837 </TD>
138838 <TD width=10% BGCOLOR=#FFFF00>
138839 <B>Type</B>
138840 </TD>
138841 <TD width=15% BGCOLOR=#FFFF00>
138842 <B>Reset Value</B>
138843 </TD>
138844 <TD width=35% BGCOLOR=#FFFF00>
138845 <B>Description</B>
138846 </TD>
138847 </TR>
138848 <TR valign="top">
138849 <TD width=15% BGCOLOR=#FBF5EF>
138850 <B>MIO_PIN_44</B>
138851 </TD>
138852 <TD width=15% BGCOLOR=#FBF5EF>
138853 <B>0XF80007B0</B>
138854 </TD>
138855 <TD width=10% BGCOLOR=#FBF5EF>
138856 <B>32</B>
138857 </TD>
138858 <TD width=10% BGCOLOR=#FBF5EF>
138859 <B>rw</B>
138860 </TD>
138861 <TD width=15% BGCOLOR=#FBF5EF>
138862 <B>0x00000000</B>
138863 </TD>
138864 <TD width=35% BGCOLOR=#FBF5EF>
138865 <B>--</B>
138866 </TD>
138867 </TR>
138868 </TABLE>
138869 <P>
138870 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
138871 <TR valign="top">
138872 <TD width=15% BGCOLOR=#C0FFC0>
138873 <B>Field Name</B>
138874 </TD>
138875 <TD width=15% BGCOLOR=#C0FFC0>
138876 <B>Bits</B>
138877 </TD>
138878 <TD width=10% BGCOLOR=#C0FFC0>
138879 <B>Mask</B>
138880 </TD>
138881 <TD width=10% BGCOLOR=#C0FFC0>
138882 <B>Value</B>
138883 </TD>
138884 <TD width=15% BGCOLOR=#C0FFC0>
138885 <B>Shifted Value</B>
138886 </TD>
138887 <TD width=35% BGCOLOR=#C0FFC0>
138888 <B>Description</B>
138889 </TD>
138890 </TR>
138891 <TR valign="top">
138892 <TD width=15% BGCOLOR=#FBF5EF>
138893 <B>TRI_ENABLE</B>
138894 </TD>
138895 <TD width=15% BGCOLOR=#FBF5EF>
138896 <B>0:0</B>
138897 </TD>
138898 <TD width=10% BGCOLOR=#FBF5EF>
138899 <B>1</B>
138900 </TD>
138901 <TD width=10% BGCOLOR=#FBF5EF>
138902 <B>0</B>
138903 </TD>
138904 <TD width=15% BGCOLOR=#FBF5EF>
138905 <B>0</B>
138906 </TD>
138907 <TD width=35% BGCOLOR=#FBF5EF>
138908 <B>Tri-state enable, active high.</B>
138909 </TD>
138910 </TR>
138911 <TR valign="top">
138912 <TD width=15% BGCOLOR=#FBF5EF>
138913 <B>L0_SEL</B>
138914 </TD>
138915 <TD width=15% BGCOLOR=#FBF5EF>
138916 <B>1:1</B>
138917 </TD>
138918 <TD width=10% BGCOLOR=#FBF5EF>
138919 <B>2</B>
138920 </TD>
138921 <TD width=10% BGCOLOR=#FBF5EF>
138922 <B>0</B>
138923 </TD>
138924 <TD width=15% BGCOLOR=#FBF5EF>
138925 <B>0</B>
138926 </TD>
138927 <TD width=35% BGCOLOR=#FBF5EF>
138928 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
138929 </TD>
138930 </TR>
138931 <TR valign="top">
138932 <TD width=15% BGCOLOR=#FBF5EF>
138933 <B>L1_SEL</B>
138934 </TD>
138935 <TD width=15% BGCOLOR=#FBF5EF>
138936 <B>2:2</B>
138937 </TD>
138938 <TD width=10% BGCOLOR=#FBF5EF>
138939 <B>4</B>
138940 </TD>
138941 <TD width=10% BGCOLOR=#FBF5EF>
138942 <B>0</B>
138943 </TD>
138944 <TD width=15% BGCOLOR=#FBF5EF>
138945 <B>0</B>
138946 </TD>
138947 <TD width=35% BGCOLOR=#FBF5EF>
138948 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_ulpi_rx_data[0]- (ULPI data bus) 1= usb1, Output, usb1_ulpi_tx_data[0]- (ULPI data bus)</B>
138949 </TD>
138950 </TR>
138951 <TR valign="top">
138952 <TD width=15% BGCOLOR=#FBF5EF>
138953 <B>L2_SEL</B>
138954 </TD>
138955 <TD width=15% BGCOLOR=#FBF5EF>
138956 <B>4:3</B>
138957 </TD>
138958 <TD width=10% BGCOLOR=#FBF5EF>
138959 <B>18</B>
138960 </TD>
138961 <TD width=10% BGCOLOR=#FBF5EF>
138962 <B>0</B>
138963 </TD>
138964 <TD width=15% BGCOLOR=#FBF5EF>
138965 <B>0</B>
138966 </TD>
138967 <TD width=35% BGCOLOR=#FBF5EF>
138968 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
138969 </TD>
138970 </TR>
138971 <TR valign="top">
138972 <TD width=15% BGCOLOR=#FBF5EF>
138973 <B>L3_SEL</B>
138974 </TD>
138975 <TD width=15% BGCOLOR=#FBF5EF>
138976 <B>7:5</B>
138977 </TD>
138978 <TD width=10% BGCOLOR=#FBF5EF>
138979 <B>e0</B>
138980 </TD>
138981 <TD width=10% BGCOLOR=#FBF5EF>
138982 <B>4</B>
138983 </TD>
138984 <TD width=15% BGCOLOR=#FBF5EF>
138985 <B>80</B>
138986 </TD>
138987 <TD width=35% BGCOLOR=#FBF5EF>
138988 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[12]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[12]- (GPIO bank 1) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= Not Used 4= sd0, Input, sd0_data_in[2]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[2]- (4-bit Data bus) 5= spi0, Output, spi0_n_ss_out[2]- (SPI Master Selects) 6= Not Used 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
138989 </TD>
138990 </TR>
138991 <TR valign="top">
138992 <TD width=15% BGCOLOR=#FBF5EF>
138993 <B>Speed</B>
138994 </TD>
138995 <TD width=15% BGCOLOR=#FBF5EF>
138996 <B>8:8</B>
138997 </TD>
138998 <TD width=10% BGCOLOR=#FBF5EF>
138999 <B>100</B>
139000 </TD>
139001 <TD width=10% BGCOLOR=#FBF5EF>
139002 <B>0</B>
139003 </TD>
139004 <TD width=15% BGCOLOR=#FBF5EF>
139005 <B>0</B>
139006 </TD>
139007 <TD width=35% BGCOLOR=#FBF5EF>
139008 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
139009 </TD>
139010 </TR>
139011 <TR valign="top">
139012 <TD width=15% BGCOLOR=#FBF5EF>
139013 <B>IO_Type</B>
139014 </TD>
139015 <TD width=15% BGCOLOR=#FBF5EF>
139016 <B>11:9</B>
139017 </TD>
139018 <TD width=10% BGCOLOR=#FBF5EF>
139019 <B>e00</B>
139020 </TD>
139021 <TD width=10% BGCOLOR=#FBF5EF>
139022 <B>1</B>
139023 </TD>
139024 <TD width=15% BGCOLOR=#FBF5EF>
139025 <B>200</B>
139026 </TD>
139027 <TD width=35% BGCOLOR=#FBF5EF>
139028 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
139029 </TD>
139030 </TR>
139031 <TR valign="top">
139032 <TD width=15% BGCOLOR=#FBF5EF>
139033 <B>PULLUP</B>
139034 </TD>
139035 <TD width=15% BGCOLOR=#FBF5EF>
139036 <B>12:12</B>
139037 </TD>
139038 <TD width=10% BGCOLOR=#FBF5EF>
139039 <B>1000</B>
139040 </TD>
139041 <TD width=10% BGCOLOR=#FBF5EF>
139042 <B>0</B>
139043 </TD>
139044 <TD width=15% BGCOLOR=#FBF5EF>
139045 <B>0</B>
139046 </TD>
139047 <TD width=35% BGCOLOR=#FBF5EF>
139048 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
139049 </TD>
139050 </TR>
139051 <TR valign="top">
139052 <TD width=15% BGCOLOR=#FBF5EF>
139053 <B>DisableRcvr</B>
139054 </TD>
139055 <TD width=15% BGCOLOR=#FBF5EF>
139056 <B>13:13</B>
139057 </TD>
139058 <TD width=10% BGCOLOR=#FBF5EF>
139059 <B>2000</B>
139060 </TD>
139061 <TD width=10% BGCOLOR=#FBF5EF>
139062 <B>0</B>
139063 </TD>
139064 <TD width=15% BGCOLOR=#FBF5EF>
139065 <B>0</B>
139066 </TD>
139067 <TD width=35% BGCOLOR=#FBF5EF>
139068 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
139069 </TD>
139070 </TR>
139071 <TR valign="top">
139072 <TD width=15% BGCOLOR=#C0C0C0>
139073 <B>MIO_PIN_44@0XF80007B0</B>
139074 </TD>
139075 <TD width=15% BGCOLOR=#C0C0C0>
139076 <B>31:0</B>
139077 </TD>
139078 <TD width=10% BGCOLOR=#C0C0C0>
139079 <B>3fff</B>
139080 </TD>
139081 <TD width=10% BGCOLOR=#C0C0C0>
139082 <B></B>
139083 </TD>
139084 <TD width=15% BGCOLOR=#C0C0C0>
139085 <B>280</B>
139086 </TD>
139087 <TD width=35% BGCOLOR=#C0C0C0>
139088 <B>MIO Control for Pin 44</B>
139089 </TD>
139090 </TR>
139091 </TABLE>
139092 <P>
139093 <H2><a name="MIO_PIN_45">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_45</a></H2>
139094 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
139095 <TR valign="top">
139096 <TD width=15% BGCOLOR=#FFFF00>
139097 <B>Register Name</B>
139098 </TD>
139099 <TD width=15% BGCOLOR=#FFFF00>
139100 <B>Address</B>
139101 </TD>
139102 <TD width=10% BGCOLOR=#FFFF00>
139103 <B>Width</B>
139104 </TD>
139105 <TD width=10% BGCOLOR=#FFFF00>
139106 <B>Type</B>
139107 </TD>
139108 <TD width=15% BGCOLOR=#FFFF00>
139109 <B>Reset Value</B>
139110 </TD>
139111 <TD width=35% BGCOLOR=#FFFF00>
139112 <B>Description</B>
139113 </TD>
139114 </TR>
139115 <TR valign="top">
139116 <TD width=15% BGCOLOR=#FBF5EF>
139117 <B>MIO_PIN_45</B>
139118 </TD>
139119 <TD width=15% BGCOLOR=#FBF5EF>
139120 <B>0XF80007B4</B>
139121 </TD>
139122 <TD width=10% BGCOLOR=#FBF5EF>
139123 <B>32</B>
139124 </TD>
139125 <TD width=10% BGCOLOR=#FBF5EF>
139126 <B>rw</B>
139127 </TD>
139128 <TD width=15% BGCOLOR=#FBF5EF>
139129 <B>0x00000000</B>
139130 </TD>
139131 <TD width=35% BGCOLOR=#FBF5EF>
139132 <B>--</B>
139133 </TD>
139134 </TR>
139135 </TABLE>
139136 <P>
139137 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
139138 <TR valign="top">
139139 <TD width=15% BGCOLOR=#C0FFC0>
139140 <B>Field Name</B>
139141 </TD>
139142 <TD width=15% BGCOLOR=#C0FFC0>
139143 <B>Bits</B>
139144 </TD>
139145 <TD width=10% BGCOLOR=#C0FFC0>
139146 <B>Mask</B>
139147 </TD>
139148 <TD width=10% BGCOLOR=#C0FFC0>
139149 <B>Value</B>
139150 </TD>
139151 <TD width=15% BGCOLOR=#C0FFC0>
139152 <B>Shifted Value</B>
139153 </TD>
139154 <TD width=35% BGCOLOR=#C0FFC0>
139155 <B>Description</B>
139156 </TD>
139157 </TR>
139158 <TR valign="top">
139159 <TD width=15% BGCOLOR=#FBF5EF>
139160 <B>TRI_ENABLE</B>
139161 </TD>
139162 <TD width=15% BGCOLOR=#FBF5EF>
139163 <B>0:0</B>
139164 </TD>
139165 <TD width=10% BGCOLOR=#FBF5EF>
139166 <B>1</B>
139167 </TD>
139168 <TD width=10% BGCOLOR=#FBF5EF>
139169 <B>0</B>
139170 </TD>
139171 <TD width=15% BGCOLOR=#FBF5EF>
139172 <B>0</B>
139173 </TD>
139174 <TD width=35% BGCOLOR=#FBF5EF>
139175 <B>Tri-state enable, active high.</B>
139176 </TD>
139177 </TR>
139178 <TR valign="top">
139179 <TD width=15% BGCOLOR=#FBF5EF>
139180 <B>L0_SEL</B>
139181 </TD>
139182 <TD width=15% BGCOLOR=#FBF5EF>
139183 <B>1:1</B>
139184 </TD>
139185 <TD width=10% BGCOLOR=#FBF5EF>
139186 <B>2</B>
139187 </TD>
139188 <TD width=10% BGCOLOR=#FBF5EF>
139189 <B>0</B>
139190 </TD>
139191 <TD width=15% BGCOLOR=#FBF5EF>
139192 <B>0</B>
139193 </TD>
139194 <TD width=35% BGCOLOR=#FBF5EF>
139195 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
139196 </TD>
139197 </TR>
139198 <TR valign="top">
139199 <TD width=15% BGCOLOR=#FBF5EF>
139200 <B>L1_SEL</B>
139201 </TD>
139202 <TD width=15% BGCOLOR=#FBF5EF>
139203 <B>2:2</B>
139204 </TD>
139205 <TD width=10% BGCOLOR=#FBF5EF>
139206 <B>4</B>
139207 </TD>
139208 <TD width=10% BGCOLOR=#FBF5EF>
139209 <B>0</B>
139210 </TD>
139211 <TD width=15% BGCOLOR=#FBF5EF>
139212 <B>0</B>
139213 </TD>
139214 <TD width=35% BGCOLOR=#FBF5EF>
139215 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_ulpi_rx_data[1]- (ULPI data bus) 1= usb1, Output, usb1_ulpi_tx_data[1]- (ULPI data bus)</B>
139216 </TD>
139217 </TR>
139218 <TR valign="top">
139219 <TD width=15% BGCOLOR=#FBF5EF>
139220 <B>L2_SEL</B>
139221 </TD>
139222 <TD width=15% BGCOLOR=#FBF5EF>
139223 <B>4:3</B>
139224 </TD>
139225 <TD width=10% BGCOLOR=#FBF5EF>
139226 <B>18</B>
139227 </TD>
139228 <TD width=10% BGCOLOR=#FBF5EF>
139229 <B>0</B>
139230 </TD>
139231 <TD width=15% BGCOLOR=#FBF5EF>
139232 <B>0</B>
139233 </TD>
139234 <TD width=35% BGCOLOR=#FBF5EF>
139235 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
139236 </TD>
139237 </TR>
139238 <TR valign="top">
139239 <TD width=15% BGCOLOR=#FBF5EF>
139240 <B>L3_SEL</B>
139241 </TD>
139242 <TD width=15% BGCOLOR=#FBF5EF>
139243 <B>7:5</B>
139244 </TD>
139245 <TD width=10% BGCOLOR=#FBF5EF>
139246 <B>e0</B>
139247 </TD>
139248 <TD width=10% BGCOLOR=#FBF5EF>
139249 <B>4</B>
139250 </TD>
139251 <TD width=15% BGCOLOR=#FBF5EF>
139252 <B>80</B>
139253 </TD>
139254 <TD width=35% BGCOLOR=#FBF5EF>
139255 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[13]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[13]- (GPIO bank 1) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= Not Used 4= sd0, Input, sd0_data_in[3]- (4-bit Data bus) 4= sd0, Output, sd0_data_out[3]- (4-bit Data bus) 5= spi0, Output, spi0_mo- (MOSI signal) 5= spi0, Input, spi0_si- (MOSI signal) 6= Not Used 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
139256 </TD>
139257 </TR>
139258 <TR valign="top">
139259 <TD width=15% BGCOLOR=#FBF5EF>
139260 <B>Speed</B>
139261 </TD>
139262 <TD width=15% BGCOLOR=#FBF5EF>
139263 <B>8:8</B>
139264 </TD>
139265 <TD width=10% BGCOLOR=#FBF5EF>
139266 <B>100</B>
139267 </TD>
139268 <TD width=10% BGCOLOR=#FBF5EF>
139269 <B>0</B>
139270 </TD>
139271 <TD width=15% BGCOLOR=#FBF5EF>
139272 <B>0</B>
139273 </TD>
139274 <TD width=35% BGCOLOR=#FBF5EF>
139275 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
139276 </TD>
139277 </TR>
139278 <TR valign="top">
139279 <TD width=15% BGCOLOR=#FBF5EF>
139280 <B>IO_Type</B>
139281 </TD>
139282 <TD width=15% BGCOLOR=#FBF5EF>
139283 <B>11:9</B>
139284 </TD>
139285 <TD width=10% BGCOLOR=#FBF5EF>
139286 <B>e00</B>
139287 </TD>
139288 <TD width=10% BGCOLOR=#FBF5EF>
139289 <B>1</B>
139290 </TD>
139291 <TD width=15% BGCOLOR=#FBF5EF>
139292 <B>200</B>
139293 </TD>
139294 <TD width=35% BGCOLOR=#FBF5EF>
139295 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
139296 </TD>
139297 </TR>
139298 <TR valign="top">
139299 <TD width=15% BGCOLOR=#FBF5EF>
139300 <B>PULLUP</B>
139301 </TD>
139302 <TD width=15% BGCOLOR=#FBF5EF>
139303 <B>12:12</B>
139304 </TD>
139305 <TD width=10% BGCOLOR=#FBF5EF>
139306 <B>1000</B>
139307 </TD>
139308 <TD width=10% BGCOLOR=#FBF5EF>
139309 <B>0</B>
139310 </TD>
139311 <TD width=15% BGCOLOR=#FBF5EF>
139312 <B>0</B>
139313 </TD>
139314 <TD width=35% BGCOLOR=#FBF5EF>
139315 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
139316 </TD>
139317 </TR>
139318 <TR valign="top">
139319 <TD width=15% BGCOLOR=#FBF5EF>
139320 <B>DisableRcvr</B>
139321 </TD>
139322 <TD width=15% BGCOLOR=#FBF5EF>
139323 <B>13:13</B>
139324 </TD>
139325 <TD width=10% BGCOLOR=#FBF5EF>
139326 <B>2000</B>
139327 </TD>
139328 <TD width=10% BGCOLOR=#FBF5EF>
139329 <B>0</B>
139330 </TD>
139331 <TD width=15% BGCOLOR=#FBF5EF>
139332 <B>0</B>
139333 </TD>
139334 <TD width=35% BGCOLOR=#FBF5EF>
139335 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
139336 </TD>
139337 </TR>
139338 <TR valign="top">
139339 <TD width=15% BGCOLOR=#C0C0C0>
139340 <B>MIO_PIN_45@0XF80007B4</B>
139341 </TD>
139342 <TD width=15% BGCOLOR=#C0C0C0>
139343 <B>31:0</B>
139344 </TD>
139345 <TD width=10% BGCOLOR=#C0C0C0>
139346 <B>3fff</B>
139347 </TD>
139348 <TD width=10% BGCOLOR=#C0C0C0>
139349 <B></B>
139350 </TD>
139351 <TD width=15% BGCOLOR=#C0C0C0>
139352 <B>280</B>
139353 </TD>
139354 <TD width=35% BGCOLOR=#C0C0C0>
139355 <B>MIO Control for Pin 45</B>
139356 </TD>
139357 </TR>
139358 </TABLE>
139359 <P>
139360 <H2><a name="MIO_PIN_46">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_46</a></H2>
139361 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
139362 <TR valign="top">
139363 <TD width=15% BGCOLOR=#FFFF00>
139364 <B>Register Name</B>
139365 </TD>
139366 <TD width=15% BGCOLOR=#FFFF00>
139367 <B>Address</B>
139368 </TD>
139369 <TD width=10% BGCOLOR=#FFFF00>
139370 <B>Width</B>
139371 </TD>
139372 <TD width=10% BGCOLOR=#FFFF00>
139373 <B>Type</B>
139374 </TD>
139375 <TD width=15% BGCOLOR=#FFFF00>
139376 <B>Reset Value</B>
139377 </TD>
139378 <TD width=35% BGCOLOR=#FFFF00>
139379 <B>Description</B>
139380 </TD>
139381 </TR>
139382 <TR valign="top">
139383 <TD width=15% BGCOLOR=#FBF5EF>
139384 <B>MIO_PIN_46</B>
139385 </TD>
139386 <TD width=15% BGCOLOR=#FBF5EF>
139387 <B>0XF80007B8</B>
139388 </TD>
139389 <TD width=10% BGCOLOR=#FBF5EF>
139390 <B>32</B>
139391 </TD>
139392 <TD width=10% BGCOLOR=#FBF5EF>
139393 <B>rw</B>
139394 </TD>
139395 <TD width=15% BGCOLOR=#FBF5EF>
139396 <B>0x00000000</B>
139397 </TD>
139398 <TD width=35% BGCOLOR=#FBF5EF>
139399 <B>--</B>
139400 </TD>
139401 </TR>
139402 </TABLE>
139403 <P>
139404 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
139405 <TR valign="top">
139406 <TD width=15% BGCOLOR=#C0FFC0>
139407 <B>Field Name</B>
139408 </TD>
139409 <TD width=15% BGCOLOR=#C0FFC0>
139410 <B>Bits</B>
139411 </TD>
139412 <TD width=10% BGCOLOR=#C0FFC0>
139413 <B>Mask</B>
139414 </TD>
139415 <TD width=10% BGCOLOR=#C0FFC0>
139416 <B>Value</B>
139417 </TD>
139418 <TD width=15% BGCOLOR=#C0FFC0>
139419 <B>Shifted Value</B>
139420 </TD>
139421 <TD width=35% BGCOLOR=#C0FFC0>
139422 <B>Description</B>
139423 </TD>
139424 </TR>
139425 <TR valign="top">
139426 <TD width=15% BGCOLOR=#FBF5EF>
139427 <B>TRI_ENABLE</B>
139428 </TD>
139429 <TD width=15% BGCOLOR=#FBF5EF>
139430 <B>0:0</B>
139431 </TD>
139432 <TD width=10% BGCOLOR=#FBF5EF>
139433 <B>1</B>
139434 </TD>
139435 <TD width=10% BGCOLOR=#FBF5EF>
139436 <B>1</B>
139437 </TD>
139438 <TD width=15% BGCOLOR=#FBF5EF>
139439 <B>1</B>
139440 </TD>
139441 <TD width=35% BGCOLOR=#FBF5EF>
139442 <B>Tri-state enable, active high.</B>
139443 </TD>
139444 </TR>
139445 <TR valign="top">
139446 <TD width=15% BGCOLOR=#FBF5EF>
139447 <B>L0_SEL</B>
139448 </TD>
139449 <TD width=15% BGCOLOR=#FBF5EF>
139450 <B>1:1</B>
139451 </TD>
139452 <TD width=10% BGCOLOR=#FBF5EF>
139453 <B>2</B>
139454 </TD>
139455 <TD width=10% BGCOLOR=#FBF5EF>
139456 <B>0</B>
139457 </TD>
139458 <TD width=15% BGCOLOR=#FBF5EF>
139459 <B>0</B>
139460 </TD>
139461 <TD width=35% BGCOLOR=#FBF5EF>
139462 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
139463 </TD>
139464 </TR>
139465 <TR valign="top">
139466 <TD width=15% BGCOLOR=#FBF5EF>
139467 <B>L1_SEL</B>
139468 </TD>
139469 <TD width=15% BGCOLOR=#FBF5EF>
139470 <B>2:2</B>
139471 </TD>
139472 <TD width=10% BGCOLOR=#FBF5EF>
139473 <B>4</B>
139474 </TD>
139475 <TD width=10% BGCOLOR=#FBF5EF>
139476 <B>0</B>
139477 </TD>
139478 <TD width=15% BGCOLOR=#FBF5EF>
139479 <B>0</B>
139480 </TD>
139481 <TD width=35% BGCOLOR=#FBF5EF>
139482 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_ulpi_rx_data[2]- (ULPI data bus) 1= usb1, Output, usb1_ulpi_tx_data[2]- (ULPI data bus)</B>
139483 </TD>
139484 </TR>
139485 <TR valign="top">
139486 <TD width=15% BGCOLOR=#FBF5EF>
139487 <B>L2_SEL</B>
139488 </TD>
139489 <TD width=15% BGCOLOR=#FBF5EF>
139490 <B>4:3</B>
139491 </TD>
139492 <TD width=10% BGCOLOR=#FBF5EF>
139493 <B>18</B>
139494 </TD>
139495 <TD width=10% BGCOLOR=#FBF5EF>
139496 <B>0</B>
139497 </TD>
139498 <TD width=15% BGCOLOR=#FBF5EF>
139499 <B>0</B>
139500 </TD>
139501 <TD width=35% BGCOLOR=#FBF5EF>
139502 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
139503 </TD>
139504 </TR>
139505 <TR valign="top">
139506 <TD width=15% BGCOLOR=#FBF5EF>
139507 <B>L3_SEL</B>
139508 </TD>
139509 <TD width=15% BGCOLOR=#FBF5EF>
139510 <B>7:5</B>
139511 </TD>
139512 <TD width=10% BGCOLOR=#FBF5EF>
139513 <B>e0</B>
139514 </TD>
139515 <TD width=10% BGCOLOR=#FBF5EF>
139516 <B>1</B>
139517 </TD>
139518 <TD width=15% BGCOLOR=#FBF5EF>
139519 <B>20</B>
139520 </TD>
139521 <TD width=35% BGCOLOR=#FBF5EF>
139522 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[14]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[14]- (GPIO bank 1) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= Not Used 4= sd1, Input, sd1_data_in[0]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[0]- (4-bit Data bus) 5= spi1, Output, spi1_mo- (MOSI signal) 5= spi1, Input, spi1_si- (MOSI signal) 6= Not Used 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
139523 </TD>
139524 </TR>
139525 <TR valign="top">
139526 <TD width=15% BGCOLOR=#FBF5EF>
139527 <B>Speed</B>
139528 </TD>
139529 <TD width=15% BGCOLOR=#FBF5EF>
139530 <B>8:8</B>
139531 </TD>
139532 <TD width=10% BGCOLOR=#FBF5EF>
139533 <B>100</B>
139534 </TD>
139535 <TD width=10% BGCOLOR=#FBF5EF>
139536 <B>0</B>
139537 </TD>
139538 <TD width=15% BGCOLOR=#FBF5EF>
139539 <B>0</B>
139540 </TD>
139541 <TD width=35% BGCOLOR=#FBF5EF>
139542 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
139543 </TD>
139544 </TR>
139545 <TR valign="top">
139546 <TD width=15% BGCOLOR=#FBF5EF>
139547 <B>IO_Type</B>
139548 </TD>
139549 <TD width=15% BGCOLOR=#FBF5EF>
139550 <B>11:9</B>
139551 </TD>
139552 <TD width=10% BGCOLOR=#FBF5EF>
139553 <B>e00</B>
139554 </TD>
139555 <TD width=10% BGCOLOR=#FBF5EF>
139556 <B>1</B>
139557 </TD>
139558 <TD width=15% BGCOLOR=#FBF5EF>
139559 <B>200</B>
139560 </TD>
139561 <TD width=35% BGCOLOR=#FBF5EF>
139562 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
139563 </TD>
139564 </TR>
139565 <TR valign="top">
139566 <TD width=15% BGCOLOR=#FBF5EF>
139567 <B>PULLUP</B>
139568 </TD>
139569 <TD width=15% BGCOLOR=#FBF5EF>
139570 <B>12:12</B>
139571 </TD>
139572 <TD width=10% BGCOLOR=#FBF5EF>
139573 <B>1000</B>
139574 </TD>
139575 <TD width=10% BGCOLOR=#FBF5EF>
139576 <B>1</B>
139577 </TD>
139578 <TD width=15% BGCOLOR=#FBF5EF>
139579 <B>1000</B>
139580 </TD>
139581 <TD width=35% BGCOLOR=#FBF5EF>
139582 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
139583 </TD>
139584 </TR>
139585 <TR valign="top">
139586 <TD width=15% BGCOLOR=#FBF5EF>
139587 <B>DisableRcvr</B>
139588 </TD>
139589 <TD width=15% BGCOLOR=#FBF5EF>
139590 <B>13:13</B>
139591 </TD>
139592 <TD width=10% BGCOLOR=#FBF5EF>
139593 <B>2000</B>
139594 </TD>
139595 <TD width=10% BGCOLOR=#FBF5EF>
139596 <B>0</B>
139597 </TD>
139598 <TD width=15% BGCOLOR=#FBF5EF>
139599 <B>0</B>
139600 </TD>
139601 <TD width=35% BGCOLOR=#FBF5EF>
139602 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
139603 </TD>
139604 </TR>
139605 <TR valign="top">
139606 <TD width=15% BGCOLOR=#C0C0C0>
139607 <B>MIO_PIN_46@0XF80007B8</B>
139608 </TD>
139609 <TD width=15% BGCOLOR=#C0C0C0>
139610 <B>31:0</B>
139611 </TD>
139612 <TD width=10% BGCOLOR=#C0C0C0>
139613 <B>3fff</B>
139614 </TD>
139615 <TD width=10% BGCOLOR=#C0C0C0>
139616 <B></B>
139617 </TD>
139618 <TD width=15% BGCOLOR=#C0C0C0>
139619 <B>1221</B>
139620 </TD>
139621 <TD width=35% BGCOLOR=#C0C0C0>
139622 <B>MIO Control for Pin 46</B>
139623 </TD>
139624 </TR>
139625 </TABLE>
139626 <P>
139627 <H2><a name="MIO_PIN_47">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_47</a></H2>
139628 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
139629 <TR valign="top">
139630 <TD width=15% BGCOLOR=#FFFF00>
139631 <B>Register Name</B>
139632 </TD>
139633 <TD width=15% BGCOLOR=#FFFF00>
139634 <B>Address</B>
139635 </TD>
139636 <TD width=10% BGCOLOR=#FFFF00>
139637 <B>Width</B>
139638 </TD>
139639 <TD width=10% BGCOLOR=#FFFF00>
139640 <B>Type</B>
139641 </TD>
139642 <TD width=15% BGCOLOR=#FFFF00>
139643 <B>Reset Value</B>
139644 </TD>
139645 <TD width=35% BGCOLOR=#FFFF00>
139646 <B>Description</B>
139647 </TD>
139648 </TR>
139649 <TR valign="top">
139650 <TD width=15% BGCOLOR=#FBF5EF>
139651 <B>MIO_PIN_47</B>
139652 </TD>
139653 <TD width=15% BGCOLOR=#FBF5EF>
139654 <B>0XF80007BC</B>
139655 </TD>
139656 <TD width=10% BGCOLOR=#FBF5EF>
139657 <B>32</B>
139658 </TD>
139659 <TD width=10% BGCOLOR=#FBF5EF>
139660 <B>rw</B>
139661 </TD>
139662 <TD width=15% BGCOLOR=#FBF5EF>
139663 <B>0x00000000</B>
139664 </TD>
139665 <TD width=35% BGCOLOR=#FBF5EF>
139666 <B>--</B>
139667 </TD>
139668 </TR>
139669 </TABLE>
139670 <P>
139671 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
139672 <TR valign="top">
139673 <TD width=15% BGCOLOR=#C0FFC0>
139674 <B>Field Name</B>
139675 </TD>
139676 <TD width=15% BGCOLOR=#C0FFC0>
139677 <B>Bits</B>
139678 </TD>
139679 <TD width=10% BGCOLOR=#C0FFC0>
139680 <B>Mask</B>
139681 </TD>
139682 <TD width=10% BGCOLOR=#C0FFC0>
139683 <B>Value</B>
139684 </TD>
139685 <TD width=15% BGCOLOR=#C0FFC0>
139686 <B>Shifted Value</B>
139687 </TD>
139688 <TD width=35% BGCOLOR=#C0FFC0>
139689 <B>Description</B>
139690 </TD>
139691 </TR>
139692 <TR valign="top">
139693 <TD width=15% BGCOLOR=#FBF5EF>
139694 <B>TRI_ENABLE</B>
139695 </TD>
139696 <TD width=15% BGCOLOR=#FBF5EF>
139697 <B>0:0</B>
139698 </TD>
139699 <TD width=10% BGCOLOR=#FBF5EF>
139700 <B>1</B>
139701 </TD>
139702 <TD width=10% BGCOLOR=#FBF5EF>
139703 <B>0</B>
139704 </TD>
139705 <TD width=15% BGCOLOR=#FBF5EF>
139706 <B>0</B>
139707 </TD>
139708 <TD width=35% BGCOLOR=#FBF5EF>
139709 <B>Tri-state enable, active high.</B>
139710 </TD>
139711 </TR>
139712 <TR valign="top">
139713 <TD width=15% BGCOLOR=#FBF5EF>
139714 <B>L0_SEL</B>
139715 </TD>
139716 <TD width=15% BGCOLOR=#FBF5EF>
139717 <B>1:1</B>
139718 </TD>
139719 <TD width=10% BGCOLOR=#FBF5EF>
139720 <B>2</B>
139721 </TD>
139722 <TD width=10% BGCOLOR=#FBF5EF>
139723 <B>0</B>
139724 </TD>
139725 <TD width=15% BGCOLOR=#FBF5EF>
139726 <B>0</B>
139727 </TD>
139728 <TD width=35% BGCOLOR=#FBF5EF>
139729 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
139730 </TD>
139731 </TR>
139732 <TR valign="top">
139733 <TD width=15% BGCOLOR=#FBF5EF>
139734 <B>L1_SEL</B>
139735 </TD>
139736 <TD width=15% BGCOLOR=#FBF5EF>
139737 <B>2:2</B>
139738 </TD>
139739 <TD width=10% BGCOLOR=#FBF5EF>
139740 <B>4</B>
139741 </TD>
139742 <TD width=10% BGCOLOR=#FBF5EF>
139743 <B>0</B>
139744 </TD>
139745 <TD width=15% BGCOLOR=#FBF5EF>
139746 <B>0</B>
139747 </TD>
139748 <TD width=35% BGCOLOR=#FBF5EF>
139749 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_ulpi_rx_data[3]- (ULPI data bus) 1= usb1, Output, usb1_ulpi_tx_data[3]- (ULPI data bus)</B>
139750 </TD>
139751 </TR>
139752 <TR valign="top">
139753 <TD width=15% BGCOLOR=#FBF5EF>
139754 <B>L2_SEL</B>
139755 </TD>
139756 <TD width=15% BGCOLOR=#FBF5EF>
139757 <B>4:3</B>
139758 </TD>
139759 <TD width=10% BGCOLOR=#FBF5EF>
139760 <B>18</B>
139761 </TD>
139762 <TD width=10% BGCOLOR=#FBF5EF>
139763 <B>0</B>
139764 </TD>
139765 <TD width=15% BGCOLOR=#FBF5EF>
139766 <B>0</B>
139767 </TD>
139768 <TD width=35% BGCOLOR=#FBF5EF>
139769 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
139770 </TD>
139771 </TR>
139772 <TR valign="top">
139773 <TD width=15% BGCOLOR=#FBF5EF>
139774 <B>L3_SEL</B>
139775 </TD>
139776 <TD width=15% BGCOLOR=#FBF5EF>
139777 <B>7:5</B>
139778 </TD>
139779 <TD width=10% BGCOLOR=#FBF5EF>
139780 <B>e0</B>
139781 </TD>
139782 <TD width=10% BGCOLOR=#FBF5EF>
139783 <B>1</B>
139784 </TD>
139785 <TD width=15% BGCOLOR=#FBF5EF>
139786 <B>20</B>
139787 </TD>
139788 <TD width=35% BGCOLOR=#FBF5EF>
139789 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[15]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[15]- (GPIO bank 1) 1= can0, Output, can0_phy_tx- (Can TX signal) 2= i2c0, Input, i2c0_sda_input- (SDA signal) 2= i2c0, Output, i2c0_sda_out- (SDA signal) 3= Not Used 4= sd1, Input, sd1_cmd_in- (Command Indicator) 4= sd1, Output, sd1_cmd_out- (Command Indicator) 5= spi1, Input, spi1_mi- (MISO signal) 5= spi1, Output, spi1_so- (MISO signal) 6= Not Used 7= ua0, Output, ua0_txd- (UART transmitter serial output)</B>
139790 </TD>
139791 </TR>
139792 <TR valign="top">
139793 <TD width=15% BGCOLOR=#FBF5EF>
139794 <B>Speed</B>
139795 </TD>
139796 <TD width=15% BGCOLOR=#FBF5EF>
139797 <B>8:8</B>
139798 </TD>
139799 <TD width=10% BGCOLOR=#FBF5EF>
139800 <B>100</B>
139801 </TD>
139802 <TD width=10% BGCOLOR=#FBF5EF>
139803 <B>0</B>
139804 </TD>
139805 <TD width=15% BGCOLOR=#FBF5EF>
139806 <B>0</B>
139807 </TD>
139808 <TD width=35% BGCOLOR=#FBF5EF>
139809 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
139810 </TD>
139811 </TR>
139812 <TR valign="top">
139813 <TD width=15% BGCOLOR=#FBF5EF>
139814 <B>IO_Type</B>
139815 </TD>
139816 <TD width=15% BGCOLOR=#FBF5EF>
139817 <B>11:9</B>
139818 </TD>
139819 <TD width=10% BGCOLOR=#FBF5EF>
139820 <B>e00</B>
139821 </TD>
139822 <TD width=10% BGCOLOR=#FBF5EF>
139823 <B>1</B>
139824 </TD>
139825 <TD width=15% BGCOLOR=#FBF5EF>
139826 <B>200</B>
139827 </TD>
139828 <TD width=35% BGCOLOR=#FBF5EF>
139829 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
139830 </TD>
139831 </TR>
139832 <TR valign="top">
139833 <TD width=15% BGCOLOR=#FBF5EF>
139834 <B>PULLUP</B>
139835 </TD>
139836 <TD width=15% BGCOLOR=#FBF5EF>
139837 <B>12:12</B>
139838 </TD>
139839 <TD width=10% BGCOLOR=#FBF5EF>
139840 <B>1000</B>
139841 </TD>
139842 <TD width=10% BGCOLOR=#FBF5EF>
139843 <B>1</B>
139844 </TD>
139845 <TD width=15% BGCOLOR=#FBF5EF>
139846 <B>1000</B>
139847 </TD>
139848 <TD width=35% BGCOLOR=#FBF5EF>
139849 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
139850 </TD>
139851 </TR>
139852 <TR valign="top">
139853 <TD width=15% BGCOLOR=#FBF5EF>
139854 <B>DisableRcvr</B>
139855 </TD>
139856 <TD width=15% BGCOLOR=#FBF5EF>
139857 <B>13:13</B>
139858 </TD>
139859 <TD width=10% BGCOLOR=#FBF5EF>
139860 <B>2000</B>
139861 </TD>
139862 <TD width=10% BGCOLOR=#FBF5EF>
139863 <B>0</B>
139864 </TD>
139865 <TD width=15% BGCOLOR=#FBF5EF>
139866 <B>0</B>
139867 </TD>
139868 <TD width=35% BGCOLOR=#FBF5EF>
139869 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
139870 </TD>
139871 </TR>
139872 <TR valign="top">
139873 <TD width=15% BGCOLOR=#C0C0C0>
139874 <B>MIO_PIN_47@0XF80007BC</B>
139875 </TD>
139876 <TD width=15% BGCOLOR=#C0C0C0>
139877 <B>31:0</B>
139878 </TD>
139879 <TD width=10% BGCOLOR=#C0C0C0>
139880 <B>3fff</B>
139881 </TD>
139882 <TD width=10% BGCOLOR=#C0C0C0>
139883 <B></B>
139884 </TD>
139885 <TD width=15% BGCOLOR=#C0C0C0>
139886 <B>1220</B>
139887 </TD>
139888 <TD width=35% BGCOLOR=#C0C0C0>
139889 <B>MIO Control for Pin 47</B>
139890 </TD>
139891 </TR>
139892 </TABLE>
139893 <P>
139894 <H2><a name="MIO_PIN_48">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_48</a></H2>
139895 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
139896 <TR valign="top">
139897 <TD width=15% BGCOLOR=#FFFF00>
139898 <B>Register Name</B>
139899 </TD>
139900 <TD width=15% BGCOLOR=#FFFF00>
139901 <B>Address</B>
139902 </TD>
139903 <TD width=10% BGCOLOR=#FFFF00>
139904 <B>Width</B>
139905 </TD>
139906 <TD width=10% BGCOLOR=#FFFF00>
139907 <B>Type</B>
139908 </TD>
139909 <TD width=15% BGCOLOR=#FFFF00>
139910 <B>Reset Value</B>
139911 </TD>
139912 <TD width=35% BGCOLOR=#FFFF00>
139913 <B>Description</B>
139914 </TD>
139915 </TR>
139916 <TR valign="top">
139917 <TD width=15% BGCOLOR=#FBF5EF>
139918 <B>MIO_PIN_48</B>
139919 </TD>
139920 <TD width=15% BGCOLOR=#FBF5EF>
139921 <B>0XF80007C0</B>
139922 </TD>
139923 <TD width=10% BGCOLOR=#FBF5EF>
139924 <B>32</B>
139925 </TD>
139926 <TD width=10% BGCOLOR=#FBF5EF>
139927 <B>rw</B>
139928 </TD>
139929 <TD width=15% BGCOLOR=#FBF5EF>
139930 <B>0x00000000</B>
139931 </TD>
139932 <TD width=35% BGCOLOR=#FBF5EF>
139933 <B>--</B>
139934 </TD>
139935 </TR>
139936 </TABLE>
139937 <P>
139938 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
139939 <TR valign="top">
139940 <TD width=15% BGCOLOR=#C0FFC0>
139941 <B>Field Name</B>
139942 </TD>
139943 <TD width=15% BGCOLOR=#C0FFC0>
139944 <B>Bits</B>
139945 </TD>
139946 <TD width=10% BGCOLOR=#C0FFC0>
139947 <B>Mask</B>
139948 </TD>
139949 <TD width=10% BGCOLOR=#C0FFC0>
139950 <B>Value</B>
139951 </TD>
139952 <TD width=15% BGCOLOR=#C0FFC0>
139953 <B>Shifted Value</B>
139954 </TD>
139955 <TD width=35% BGCOLOR=#C0FFC0>
139956 <B>Description</B>
139957 </TD>
139958 </TR>
139959 <TR valign="top">
139960 <TD width=15% BGCOLOR=#FBF5EF>
139961 <B>TRI_ENABLE</B>
139962 </TD>
139963 <TD width=15% BGCOLOR=#FBF5EF>
139964 <B>0:0</B>
139965 </TD>
139966 <TD width=10% BGCOLOR=#FBF5EF>
139967 <B>1</B>
139968 </TD>
139969 <TD width=10% BGCOLOR=#FBF5EF>
139970 <B>0</B>
139971 </TD>
139972 <TD width=15% BGCOLOR=#FBF5EF>
139973 <B>0</B>
139974 </TD>
139975 <TD width=35% BGCOLOR=#FBF5EF>
139976 <B>Tri-state enable, active high.</B>
139977 </TD>
139978 </TR>
139979 <TR valign="top">
139980 <TD width=15% BGCOLOR=#FBF5EF>
139981 <B>L0_SEL</B>
139982 </TD>
139983 <TD width=15% BGCOLOR=#FBF5EF>
139984 <B>1:1</B>
139985 </TD>
139986 <TD width=10% BGCOLOR=#FBF5EF>
139987 <B>2</B>
139988 </TD>
139989 <TD width=10% BGCOLOR=#FBF5EF>
139990 <B>0</B>
139991 </TD>
139992 <TD width=15% BGCOLOR=#FBF5EF>
139993 <B>0</B>
139994 </TD>
139995 <TD width=35% BGCOLOR=#FBF5EF>
139996 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
139997 </TD>
139998 </TR>
139999 <TR valign="top">
140000 <TD width=15% BGCOLOR=#FBF5EF>
140001 <B>L1_SEL</B>
140002 </TD>
140003 <TD width=15% BGCOLOR=#FBF5EF>
140004 <B>2:2</B>
140005 </TD>
140006 <TD width=10% BGCOLOR=#FBF5EF>
140007 <B>4</B>
140008 </TD>
140009 <TD width=10% BGCOLOR=#FBF5EF>
140010 <B>0</B>
140011 </TD>
140012 <TD width=15% BGCOLOR=#FBF5EF>
140013 <B>0</B>
140014 </TD>
140015 <TD width=35% BGCOLOR=#FBF5EF>
140016 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_xcvr_clk_in- (ULPI Clock) 1= usb1, Output, usb1_xcvr_clk_out- (ULPI Clock)</B>
140017 </TD>
140018 </TR>
140019 <TR valign="top">
140020 <TD width=15% BGCOLOR=#FBF5EF>
140021 <B>L2_SEL</B>
140022 </TD>
140023 <TD width=15% BGCOLOR=#FBF5EF>
140024 <B>4:3</B>
140025 </TD>
140026 <TD width=10% BGCOLOR=#FBF5EF>
140027 <B>18</B>
140028 </TD>
140029 <TD width=10% BGCOLOR=#FBF5EF>
140030 <B>0</B>
140031 </TD>
140032 <TD width=15% BGCOLOR=#FBF5EF>
140033 <B>0</B>
140034 </TD>
140035 <TD width=35% BGCOLOR=#FBF5EF>
140036 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
140037 </TD>
140038 </TR>
140039 <TR valign="top">
140040 <TD width=15% BGCOLOR=#FBF5EF>
140041 <B>L3_SEL</B>
140042 </TD>
140043 <TD width=15% BGCOLOR=#FBF5EF>
140044 <B>7:5</B>
140045 </TD>
140046 <TD width=10% BGCOLOR=#FBF5EF>
140047 <B>e0</B>
140048 </TD>
140049 <TD width=10% BGCOLOR=#FBF5EF>
140050 <B>7</B>
140051 </TD>
140052 <TD width=15% BGCOLOR=#FBF5EF>
140053 <B>e0</B>
140054 </TD>
140055 <TD width=35% BGCOLOR=#FBF5EF>
140056 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[16]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[16]- (GPIO bank 1) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= Not Used 4= sd1, Input, sd1_clk_in- (SDSDIO clock) 4= sd1, Output, sd1_clk_out- (SDSDIO clock) 5= spi1, Input, spi1_sclk_in- (SPI Clock) 5= spi1, Output, spi1_sclk_out- (SPI Clock) 6= Not Used 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
140057 </TD>
140058 </TR>
140059 <TR valign="top">
140060 <TD width=15% BGCOLOR=#FBF5EF>
140061 <B>Speed</B>
140062 </TD>
140063 <TD width=15% BGCOLOR=#FBF5EF>
140064 <B>8:8</B>
140065 </TD>
140066 <TD width=10% BGCOLOR=#FBF5EF>
140067 <B>100</B>
140068 </TD>
140069 <TD width=10% BGCOLOR=#FBF5EF>
140070 <B>0</B>
140071 </TD>
140072 <TD width=15% BGCOLOR=#FBF5EF>
140073 <B>0</B>
140074 </TD>
140075 <TD width=35% BGCOLOR=#FBF5EF>
140076 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
140077 </TD>
140078 </TR>
140079 <TR valign="top">
140080 <TD width=15% BGCOLOR=#FBF5EF>
140081 <B>IO_Type</B>
140082 </TD>
140083 <TD width=15% BGCOLOR=#FBF5EF>
140084 <B>11:9</B>
140085 </TD>
140086 <TD width=10% BGCOLOR=#FBF5EF>
140087 <B>e00</B>
140088 </TD>
140089 <TD width=10% BGCOLOR=#FBF5EF>
140090 <B>1</B>
140091 </TD>
140092 <TD width=15% BGCOLOR=#FBF5EF>
140093 <B>200</B>
140094 </TD>
140095 <TD width=35% BGCOLOR=#FBF5EF>
140096 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
140097 </TD>
140098 </TR>
140099 <TR valign="top">
140100 <TD width=15% BGCOLOR=#FBF5EF>
140101 <B>PULLUP</B>
140102 </TD>
140103 <TD width=15% BGCOLOR=#FBF5EF>
140104 <B>12:12</B>
140105 </TD>
140106 <TD width=10% BGCOLOR=#FBF5EF>
140107 <B>1000</B>
140108 </TD>
140109 <TD width=10% BGCOLOR=#FBF5EF>
140110 <B>0</B>
140111 </TD>
140112 <TD width=15% BGCOLOR=#FBF5EF>
140113 <B>0</B>
140114 </TD>
140115 <TD width=35% BGCOLOR=#FBF5EF>
140116 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
140117 </TD>
140118 </TR>
140119 <TR valign="top">
140120 <TD width=15% BGCOLOR=#FBF5EF>
140121 <B>DisableRcvr</B>
140122 </TD>
140123 <TD width=15% BGCOLOR=#FBF5EF>
140124 <B>13:13</B>
140125 </TD>
140126 <TD width=10% BGCOLOR=#FBF5EF>
140127 <B>2000</B>
140128 </TD>
140129 <TD width=10% BGCOLOR=#FBF5EF>
140130 <B>0</B>
140131 </TD>
140132 <TD width=15% BGCOLOR=#FBF5EF>
140133 <B>0</B>
140134 </TD>
140135 <TD width=35% BGCOLOR=#FBF5EF>
140136 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
140137 </TD>
140138 </TR>
140139 <TR valign="top">
140140 <TD width=15% BGCOLOR=#C0C0C0>
140141 <B>MIO_PIN_48@0XF80007C0</B>
140142 </TD>
140143 <TD width=15% BGCOLOR=#C0C0C0>
140144 <B>31:0</B>
140145 </TD>
140146 <TD width=10% BGCOLOR=#C0C0C0>
140147 <B>3fff</B>
140148 </TD>
140149 <TD width=10% BGCOLOR=#C0C0C0>
140150 <B></B>
140151 </TD>
140152 <TD width=15% BGCOLOR=#C0C0C0>
140153 <B>2e0</B>
140154 </TD>
140155 <TD width=35% BGCOLOR=#C0C0C0>
140156 <B>MIO Control for Pin 48</B>
140157 </TD>
140158 </TR>
140159 </TABLE>
140160 <P>
140161 <H2><a name="MIO_PIN_49">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_49</a></H2>
140162 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
140163 <TR valign="top">
140164 <TD width=15% BGCOLOR=#FFFF00>
140165 <B>Register Name</B>
140166 </TD>
140167 <TD width=15% BGCOLOR=#FFFF00>
140168 <B>Address</B>
140169 </TD>
140170 <TD width=10% BGCOLOR=#FFFF00>
140171 <B>Width</B>
140172 </TD>
140173 <TD width=10% BGCOLOR=#FFFF00>
140174 <B>Type</B>
140175 </TD>
140176 <TD width=15% BGCOLOR=#FFFF00>
140177 <B>Reset Value</B>
140178 </TD>
140179 <TD width=35% BGCOLOR=#FFFF00>
140180 <B>Description</B>
140181 </TD>
140182 </TR>
140183 <TR valign="top">
140184 <TD width=15% BGCOLOR=#FBF5EF>
140185 <B>MIO_PIN_49</B>
140186 </TD>
140187 <TD width=15% BGCOLOR=#FBF5EF>
140188 <B>0XF80007C4</B>
140189 </TD>
140190 <TD width=10% BGCOLOR=#FBF5EF>
140191 <B>32</B>
140192 </TD>
140193 <TD width=10% BGCOLOR=#FBF5EF>
140194 <B>rw</B>
140195 </TD>
140196 <TD width=15% BGCOLOR=#FBF5EF>
140197 <B>0x00000000</B>
140198 </TD>
140199 <TD width=35% BGCOLOR=#FBF5EF>
140200 <B>--</B>
140201 </TD>
140202 </TR>
140203 </TABLE>
140204 <P>
140205 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
140206 <TR valign="top">
140207 <TD width=15% BGCOLOR=#C0FFC0>
140208 <B>Field Name</B>
140209 </TD>
140210 <TD width=15% BGCOLOR=#C0FFC0>
140211 <B>Bits</B>
140212 </TD>
140213 <TD width=10% BGCOLOR=#C0FFC0>
140214 <B>Mask</B>
140215 </TD>
140216 <TD width=10% BGCOLOR=#C0FFC0>
140217 <B>Value</B>
140218 </TD>
140219 <TD width=15% BGCOLOR=#C0FFC0>
140220 <B>Shifted Value</B>
140221 </TD>
140222 <TD width=35% BGCOLOR=#C0FFC0>
140223 <B>Description</B>
140224 </TD>
140225 </TR>
140226 <TR valign="top">
140227 <TD width=15% BGCOLOR=#FBF5EF>
140228 <B>TRI_ENABLE</B>
140229 </TD>
140230 <TD width=15% BGCOLOR=#FBF5EF>
140231 <B>0:0</B>
140232 </TD>
140233 <TD width=10% BGCOLOR=#FBF5EF>
140234 <B>1</B>
140235 </TD>
140236 <TD width=10% BGCOLOR=#FBF5EF>
140237 <B>1</B>
140238 </TD>
140239 <TD width=15% BGCOLOR=#FBF5EF>
140240 <B>1</B>
140241 </TD>
140242 <TD width=35% BGCOLOR=#FBF5EF>
140243 <B>Tri-state enable, active high.</B>
140244 </TD>
140245 </TR>
140246 <TR valign="top">
140247 <TD width=15% BGCOLOR=#FBF5EF>
140248 <B>L0_SEL</B>
140249 </TD>
140250 <TD width=15% BGCOLOR=#FBF5EF>
140251 <B>1:1</B>
140252 </TD>
140253 <TD width=10% BGCOLOR=#FBF5EF>
140254 <B>2</B>
140255 </TD>
140256 <TD width=10% BGCOLOR=#FBF5EF>
140257 <B>0</B>
140258 </TD>
140259 <TD width=15% BGCOLOR=#FBF5EF>
140260 <B>0</B>
140261 </TD>
140262 <TD width=35% BGCOLOR=#FBF5EF>
140263 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
140264 </TD>
140265 </TR>
140266 <TR valign="top">
140267 <TD width=15% BGCOLOR=#FBF5EF>
140268 <B>L1_SEL</B>
140269 </TD>
140270 <TD width=15% BGCOLOR=#FBF5EF>
140271 <B>2:2</B>
140272 </TD>
140273 <TD width=10% BGCOLOR=#FBF5EF>
140274 <B>4</B>
140275 </TD>
140276 <TD width=10% BGCOLOR=#FBF5EF>
140277 <B>0</B>
140278 </TD>
140279 <TD width=15% BGCOLOR=#FBF5EF>
140280 <B>0</B>
140281 </TD>
140282 <TD width=35% BGCOLOR=#FBF5EF>
140283 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_ulpi_rx_data[5]- (ULPI data bus) 1= usb1, Output, usb1_ulpi_tx_data[5]- (ULPI data bus)</B>
140284 </TD>
140285 </TR>
140286 <TR valign="top">
140287 <TD width=15% BGCOLOR=#FBF5EF>
140288 <B>L2_SEL</B>
140289 </TD>
140290 <TD width=15% BGCOLOR=#FBF5EF>
140291 <B>4:3</B>
140292 </TD>
140293 <TD width=10% BGCOLOR=#FBF5EF>
140294 <B>18</B>
140295 </TD>
140296 <TD width=10% BGCOLOR=#FBF5EF>
140297 <B>0</B>
140298 </TD>
140299 <TD width=15% BGCOLOR=#FBF5EF>
140300 <B>0</B>
140301 </TD>
140302 <TD width=35% BGCOLOR=#FBF5EF>
140303 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
140304 </TD>
140305 </TR>
140306 <TR valign="top">
140307 <TD width=15% BGCOLOR=#FBF5EF>
140308 <B>L3_SEL</B>
140309 </TD>
140310 <TD width=15% BGCOLOR=#FBF5EF>
140311 <B>7:5</B>
140312 </TD>
140313 <TD width=10% BGCOLOR=#FBF5EF>
140314 <B>e0</B>
140315 </TD>
140316 <TD width=10% BGCOLOR=#FBF5EF>
140317 <B>7</B>
140318 </TD>
140319 <TD width=15% BGCOLOR=#FBF5EF>
140320 <B>e0</B>
140321 </TD>
140322 <TD width=35% BGCOLOR=#FBF5EF>
140323 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[17]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[17]- (GPIO bank 1) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= Not Used 4= sd1, Input, sd1_data_in[1]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[1]- (4-bit Data bus) 5= spi1, Input, spi1_n_ss_in- (SPI Master Selects) 5= spi1, Output, spi1_n_ss_out[0]- (SPI Master Selects) 6= Not Used 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
140324 </TD>
140325 </TR>
140326 <TR valign="top">
140327 <TD width=15% BGCOLOR=#FBF5EF>
140328 <B>Speed</B>
140329 </TD>
140330 <TD width=15% BGCOLOR=#FBF5EF>
140331 <B>8:8</B>
140332 </TD>
140333 <TD width=10% BGCOLOR=#FBF5EF>
140334 <B>100</B>
140335 </TD>
140336 <TD width=10% BGCOLOR=#FBF5EF>
140337 <B>0</B>
140338 </TD>
140339 <TD width=15% BGCOLOR=#FBF5EF>
140340 <B>0</B>
140341 </TD>
140342 <TD width=35% BGCOLOR=#FBF5EF>
140343 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
140344 </TD>
140345 </TR>
140346 <TR valign="top">
140347 <TD width=15% BGCOLOR=#FBF5EF>
140348 <B>IO_Type</B>
140349 </TD>
140350 <TD width=15% BGCOLOR=#FBF5EF>
140351 <B>11:9</B>
140352 </TD>
140353 <TD width=10% BGCOLOR=#FBF5EF>
140354 <B>e00</B>
140355 </TD>
140356 <TD width=10% BGCOLOR=#FBF5EF>
140357 <B>1</B>
140358 </TD>
140359 <TD width=15% BGCOLOR=#FBF5EF>
140360 <B>200</B>
140361 </TD>
140362 <TD width=35% BGCOLOR=#FBF5EF>
140363 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
140364 </TD>
140365 </TR>
140366 <TR valign="top">
140367 <TD width=15% BGCOLOR=#FBF5EF>
140368 <B>PULLUP</B>
140369 </TD>
140370 <TD width=15% BGCOLOR=#FBF5EF>
140371 <B>12:12</B>
140372 </TD>
140373 <TD width=10% BGCOLOR=#FBF5EF>
140374 <B>1000</B>
140375 </TD>
140376 <TD width=10% BGCOLOR=#FBF5EF>
140377 <B>0</B>
140378 </TD>
140379 <TD width=15% BGCOLOR=#FBF5EF>
140380 <B>0</B>
140381 </TD>
140382 <TD width=35% BGCOLOR=#FBF5EF>
140383 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
140384 </TD>
140385 </TR>
140386 <TR valign="top">
140387 <TD width=15% BGCOLOR=#FBF5EF>
140388 <B>DisableRcvr</B>
140389 </TD>
140390 <TD width=15% BGCOLOR=#FBF5EF>
140391 <B>13:13</B>
140392 </TD>
140393 <TD width=10% BGCOLOR=#FBF5EF>
140394 <B>2000</B>
140395 </TD>
140396 <TD width=10% BGCOLOR=#FBF5EF>
140397 <B>0</B>
140398 </TD>
140399 <TD width=15% BGCOLOR=#FBF5EF>
140400 <B>0</B>
140401 </TD>
140402 <TD width=35% BGCOLOR=#FBF5EF>
140403 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
140404 </TD>
140405 </TR>
140406 <TR valign="top">
140407 <TD width=15% BGCOLOR=#C0C0C0>
140408 <B>MIO_PIN_49@0XF80007C4</B>
140409 </TD>
140410 <TD width=15% BGCOLOR=#C0C0C0>
140411 <B>31:0</B>
140412 </TD>
140413 <TD width=10% BGCOLOR=#C0C0C0>
140414 <B>3fff</B>
140415 </TD>
140416 <TD width=10% BGCOLOR=#C0C0C0>
140417 <B></B>
140418 </TD>
140419 <TD width=15% BGCOLOR=#C0C0C0>
140420 <B>2e1</B>
140421 </TD>
140422 <TD width=35% BGCOLOR=#C0C0C0>
140423 <B>MIO Control for Pin 49</B>
140424 </TD>
140425 </TR>
140426 </TABLE>
140427 <P>
140428 <H2><a name="MIO_PIN_50">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_50</a></H2>
140429 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
140430 <TR valign="top">
140431 <TD width=15% BGCOLOR=#FFFF00>
140432 <B>Register Name</B>
140433 </TD>
140434 <TD width=15% BGCOLOR=#FFFF00>
140435 <B>Address</B>
140436 </TD>
140437 <TD width=10% BGCOLOR=#FFFF00>
140438 <B>Width</B>
140439 </TD>
140440 <TD width=10% BGCOLOR=#FFFF00>
140441 <B>Type</B>
140442 </TD>
140443 <TD width=15% BGCOLOR=#FFFF00>
140444 <B>Reset Value</B>
140445 </TD>
140446 <TD width=35% BGCOLOR=#FFFF00>
140447 <B>Description</B>
140448 </TD>
140449 </TR>
140450 <TR valign="top">
140451 <TD width=15% BGCOLOR=#FBF5EF>
140452 <B>MIO_PIN_50</B>
140453 </TD>
140454 <TD width=15% BGCOLOR=#FBF5EF>
140455 <B>0XF80007C8</B>
140456 </TD>
140457 <TD width=10% BGCOLOR=#FBF5EF>
140458 <B>32</B>
140459 </TD>
140460 <TD width=10% BGCOLOR=#FBF5EF>
140461 <B>rw</B>
140462 </TD>
140463 <TD width=15% BGCOLOR=#FBF5EF>
140464 <B>0x00000000</B>
140465 </TD>
140466 <TD width=35% BGCOLOR=#FBF5EF>
140467 <B>--</B>
140468 </TD>
140469 </TR>
140470 </TABLE>
140471 <P>
140472 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
140473 <TR valign="top">
140474 <TD width=15% BGCOLOR=#C0FFC0>
140475 <B>Field Name</B>
140476 </TD>
140477 <TD width=15% BGCOLOR=#C0FFC0>
140478 <B>Bits</B>
140479 </TD>
140480 <TD width=10% BGCOLOR=#C0FFC0>
140481 <B>Mask</B>
140482 </TD>
140483 <TD width=10% BGCOLOR=#C0FFC0>
140484 <B>Value</B>
140485 </TD>
140486 <TD width=15% BGCOLOR=#C0FFC0>
140487 <B>Shifted Value</B>
140488 </TD>
140489 <TD width=35% BGCOLOR=#C0FFC0>
140490 <B>Description</B>
140491 </TD>
140492 </TR>
140493 <TR valign="top">
140494 <TD width=15% BGCOLOR=#FBF5EF>
140495 <B>TRI_ENABLE</B>
140496 </TD>
140497 <TD width=15% BGCOLOR=#FBF5EF>
140498 <B>0:0</B>
140499 </TD>
140500 <TD width=10% BGCOLOR=#FBF5EF>
140501 <B>1</B>
140502 </TD>
140503 <TD width=10% BGCOLOR=#FBF5EF>
140504 <B>0</B>
140505 </TD>
140506 <TD width=15% BGCOLOR=#FBF5EF>
140507 <B>0</B>
140508 </TD>
140509 <TD width=35% BGCOLOR=#FBF5EF>
140510 <B>Tri-state enable, active high.</B>
140511 </TD>
140512 </TR>
140513 <TR valign="top">
140514 <TD width=15% BGCOLOR=#FBF5EF>
140515 <B>L0_SEL</B>
140516 </TD>
140517 <TD width=15% BGCOLOR=#FBF5EF>
140518 <B>1:1</B>
140519 </TD>
140520 <TD width=10% BGCOLOR=#FBF5EF>
140521 <B>2</B>
140522 </TD>
140523 <TD width=10% BGCOLOR=#FBF5EF>
140524 <B>0</B>
140525 </TD>
140526 <TD width=15% BGCOLOR=#FBF5EF>
140527 <B>0</B>
140528 </TD>
140529 <TD width=35% BGCOLOR=#FBF5EF>
140530 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
140531 </TD>
140532 </TR>
140533 <TR valign="top">
140534 <TD width=15% BGCOLOR=#FBF5EF>
140535 <B>L1_SEL</B>
140536 </TD>
140537 <TD width=15% BGCOLOR=#FBF5EF>
140538 <B>2:2</B>
140539 </TD>
140540 <TD width=10% BGCOLOR=#FBF5EF>
140541 <B>4</B>
140542 </TD>
140543 <TD width=10% BGCOLOR=#FBF5EF>
140544 <B>0</B>
140545 </TD>
140546 <TD width=15% BGCOLOR=#FBF5EF>
140547 <B>0</B>
140548 </TD>
140549 <TD width=35% BGCOLOR=#FBF5EF>
140550 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_ulpi_rx_data[6]- (ULPI data bus) 1= usb1, Output, usb1_ulpi_tx_data[6]- (ULPI data bus)</B>
140551 </TD>
140552 </TR>
140553 <TR valign="top">
140554 <TD width=15% BGCOLOR=#FBF5EF>
140555 <B>L2_SEL</B>
140556 </TD>
140557 <TD width=15% BGCOLOR=#FBF5EF>
140558 <B>4:3</B>
140559 </TD>
140560 <TD width=10% BGCOLOR=#FBF5EF>
140561 <B>18</B>
140562 </TD>
140563 <TD width=10% BGCOLOR=#FBF5EF>
140564 <B>0</B>
140565 </TD>
140566 <TD width=15% BGCOLOR=#FBF5EF>
140567 <B>0</B>
140568 </TD>
140569 <TD width=35% BGCOLOR=#FBF5EF>
140570 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
140571 </TD>
140572 </TR>
140573 <TR valign="top">
140574 <TD width=15% BGCOLOR=#FBF5EF>
140575 <B>L3_SEL</B>
140576 </TD>
140577 <TD width=15% BGCOLOR=#FBF5EF>
140578 <B>7:5</B>
140579 </TD>
140580 <TD width=10% BGCOLOR=#FBF5EF>
140581 <B>e0</B>
140582 </TD>
140583 <TD width=10% BGCOLOR=#FBF5EF>
140584 <B>2</B>
140585 </TD>
140586 <TD width=15% BGCOLOR=#FBF5EF>
140587 <B>40</B>
140588 </TD>
140589 <TD width=35% BGCOLOR=#FBF5EF>
140590 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[18]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[18]- (GPIO bank 1) 1= can0, Input, can0_phy_rx- (Can RX signal) 2= i2c0, Input, i2c0_scl_input- (SCL signal) 2= i2c0, Output, i2c0_scl_out- (SCL signal) 3= wdt, Input, wdt_clk_in- (Watch Dog Timer Input clock) 4= sd1, Input, sd1_data_in[2]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[2]- (4-bit Data bus) 5= spi1, Output, spi1_n_ss_out[1]- (SPI Master Selects) 6= Not Used 7= ua0, Input, ua0_rxd- (UART receiver serial input)</B>
140591 </TD>
140592 </TR>
140593 <TR valign="top">
140594 <TD width=15% BGCOLOR=#FBF5EF>
140595 <B>Speed</B>
140596 </TD>
140597 <TD width=15% BGCOLOR=#FBF5EF>
140598 <B>8:8</B>
140599 </TD>
140600 <TD width=10% BGCOLOR=#FBF5EF>
140601 <B>100</B>
140602 </TD>
140603 <TD width=10% BGCOLOR=#FBF5EF>
140604 <B>0</B>
140605 </TD>
140606 <TD width=15% BGCOLOR=#FBF5EF>
140607 <B>0</B>
140608 </TD>
140609 <TD width=35% BGCOLOR=#FBF5EF>
140610 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
140611 </TD>
140612 </TR>
140613 <TR valign="top">
140614 <TD width=15% BGCOLOR=#FBF5EF>
140615 <B>IO_Type</B>
140616 </TD>
140617 <TD width=15% BGCOLOR=#FBF5EF>
140618 <B>11:9</B>
140619 </TD>
140620 <TD width=10% BGCOLOR=#FBF5EF>
140621 <B>e00</B>
140622 </TD>
140623 <TD width=10% BGCOLOR=#FBF5EF>
140624 <B>1</B>
140625 </TD>
140626 <TD width=15% BGCOLOR=#FBF5EF>
140627 <B>200</B>
140628 </TD>
140629 <TD width=35% BGCOLOR=#FBF5EF>
140630 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
140631 </TD>
140632 </TR>
140633 <TR valign="top">
140634 <TD width=15% BGCOLOR=#FBF5EF>
140635 <B>PULLUP</B>
140636 </TD>
140637 <TD width=15% BGCOLOR=#FBF5EF>
140638 <B>12:12</B>
140639 </TD>
140640 <TD width=10% BGCOLOR=#FBF5EF>
140641 <B>1000</B>
140642 </TD>
140643 <TD width=10% BGCOLOR=#FBF5EF>
140644 <B>1</B>
140645 </TD>
140646 <TD width=15% BGCOLOR=#FBF5EF>
140647 <B>1000</B>
140648 </TD>
140649 <TD width=35% BGCOLOR=#FBF5EF>
140650 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
140651 </TD>
140652 </TR>
140653 <TR valign="top">
140654 <TD width=15% BGCOLOR=#FBF5EF>
140655 <B>DisableRcvr</B>
140656 </TD>
140657 <TD width=15% BGCOLOR=#FBF5EF>
140658 <B>13:13</B>
140659 </TD>
140660 <TD width=10% BGCOLOR=#FBF5EF>
140661 <B>2000</B>
140662 </TD>
140663 <TD width=10% BGCOLOR=#FBF5EF>
140664 <B>0</B>
140665 </TD>
140666 <TD width=15% BGCOLOR=#FBF5EF>
140667 <B>0</B>
140668 </TD>
140669 <TD width=35% BGCOLOR=#FBF5EF>
140670 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
140671 </TD>
140672 </TR>
140673 <TR valign="top">
140674 <TD width=15% BGCOLOR=#C0C0C0>
140675 <B>MIO_PIN_50@0XF80007C8</B>
140676 </TD>
140677 <TD width=15% BGCOLOR=#C0C0C0>
140678 <B>31:0</B>
140679 </TD>
140680 <TD width=10% BGCOLOR=#C0C0C0>
140681 <B>3fff</B>
140682 </TD>
140683 <TD width=10% BGCOLOR=#C0C0C0>
140684 <B></B>
140685 </TD>
140686 <TD width=15% BGCOLOR=#C0C0C0>
140687 <B>1240</B>
140688 </TD>
140689 <TD width=35% BGCOLOR=#C0C0C0>
140690 <B>MIO Control for Pin 50</B>
140691 </TD>
140692 </TR>
140693 </TABLE>
140694 <P>
140695 <H2><a name="MIO_PIN_51">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_51</a></H2>
140696 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
140697 <TR valign="top">
140698 <TD width=15% BGCOLOR=#FFFF00>
140699 <B>Register Name</B>
140700 </TD>
140701 <TD width=15% BGCOLOR=#FFFF00>
140702 <B>Address</B>
140703 </TD>
140704 <TD width=10% BGCOLOR=#FFFF00>
140705 <B>Width</B>
140706 </TD>
140707 <TD width=10% BGCOLOR=#FFFF00>
140708 <B>Type</B>
140709 </TD>
140710 <TD width=15% BGCOLOR=#FFFF00>
140711 <B>Reset Value</B>
140712 </TD>
140713 <TD width=35% BGCOLOR=#FFFF00>
140714 <B>Description</B>
140715 </TD>
140716 </TR>
140717 <TR valign="top">
140718 <TD width=15% BGCOLOR=#FBF5EF>
140719 <B>MIO_PIN_51</B>
140720 </TD>
140721 <TD width=15% BGCOLOR=#FBF5EF>
140722 <B>0XF80007CC</B>
140723 </TD>
140724 <TD width=10% BGCOLOR=#FBF5EF>
140725 <B>32</B>
140726 </TD>
140727 <TD width=10% BGCOLOR=#FBF5EF>
140728 <B>rw</B>
140729 </TD>
140730 <TD width=15% BGCOLOR=#FBF5EF>
140731 <B>0x00000000</B>
140732 </TD>
140733 <TD width=35% BGCOLOR=#FBF5EF>
140734 <B>--</B>
140735 </TD>
140736 </TR>
140737 </TABLE>
140738 <P>
140739 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
140740 <TR valign="top">
140741 <TD width=15% BGCOLOR=#C0FFC0>
140742 <B>Field Name</B>
140743 </TD>
140744 <TD width=15% BGCOLOR=#C0FFC0>
140745 <B>Bits</B>
140746 </TD>
140747 <TD width=10% BGCOLOR=#C0FFC0>
140748 <B>Mask</B>
140749 </TD>
140750 <TD width=10% BGCOLOR=#C0FFC0>
140751 <B>Value</B>
140752 </TD>
140753 <TD width=15% BGCOLOR=#C0FFC0>
140754 <B>Shifted Value</B>
140755 </TD>
140756 <TD width=35% BGCOLOR=#C0FFC0>
140757 <B>Description</B>
140758 </TD>
140759 </TR>
140760 <TR valign="top">
140761 <TD width=15% BGCOLOR=#FBF5EF>
140762 <B>TRI_ENABLE</B>
140763 </TD>
140764 <TD width=15% BGCOLOR=#FBF5EF>
140765 <B>0:0</B>
140766 </TD>
140767 <TD width=10% BGCOLOR=#FBF5EF>
140768 <B>1</B>
140769 </TD>
140770 <TD width=10% BGCOLOR=#FBF5EF>
140771 <B>0</B>
140772 </TD>
140773 <TD width=15% BGCOLOR=#FBF5EF>
140774 <B>0</B>
140775 </TD>
140776 <TD width=35% BGCOLOR=#FBF5EF>
140777 <B>Tri-state enable, active high.</B>
140778 </TD>
140779 </TR>
140780 <TR valign="top">
140781 <TD width=15% BGCOLOR=#FBF5EF>
140782 <B>L0_SEL</B>
140783 </TD>
140784 <TD width=15% BGCOLOR=#FBF5EF>
140785 <B>1:1</B>
140786 </TD>
140787 <TD width=10% BGCOLOR=#FBF5EF>
140788 <B>2</B>
140789 </TD>
140790 <TD width=10% BGCOLOR=#FBF5EF>
140791 <B>0</B>
140792 </TD>
140793 <TD width=15% BGCOLOR=#FBF5EF>
140794 <B>0</B>
140795 </TD>
140796 <TD width=35% BGCOLOR=#FBF5EF>
140797 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
140798 </TD>
140799 </TR>
140800 <TR valign="top">
140801 <TD width=15% BGCOLOR=#FBF5EF>
140802 <B>L1_SEL</B>
140803 </TD>
140804 <TD width=15% BGCOLOR=#FBF5EF>
140805 <B>2:2</B>
140806 </TD>
140807 <TD width=10% BGCOLOR=#FBF5EF>
140808 <B>4</B>
140809 </TD>
140810 <TD width=10% BGCOLOR=#FBF5EF>
140811 <B>0</B>
140812 </TD>
140813 <TD width=15% BGCOLOR=#FBF5EF>
140814 <B>0</B>
140815 </TD>
140816 <TD width=35% BGCOLOR=#FBF5EF>
140817 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= usb1, Input, usb1_ulpi_rx_data[7]- (ULPI data bus) 1= usb1, Output, usb1_ulpi_tx_data[7]- (ULPI data bus)</B>
140818 </TD>
140819 </TR>
140820 <TR valign="top">
140821 <TD width=15% BGCOLOR=#FBF5EF>
140822 <B>L2_SEL</B>
140823 </TD>
140824 <TD width=15% BGCOLOR=#FBF5EF>
140825 <B>4:3</B>
140826 </TD>
140827 <TD width=10% BGCOLOR=#FBF5EF>
140828 <B>18</B>
140829 </TD>
140830 <TD width=10% BGCOLOR=#FBF5EF>
140831 <B>0</B>
140832 </TD>
140833 <TD width=15% BGCOLOR=#FBF5EF>
140834 <B>0</B>
140835 </TD>
140836 <TD width=35% BGCOLOR=#FBF5EF>
140837 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
140838 </TD>
140839 </TR>
140840 <TR valign="top">
140841 <TD width=15% BGCOLOR=#FBF5EF>
140842 <B>L3_SEL</B>
140843 </TD>
140844 <TD width=15% BGCOLOR=#FBF5EF>
140845 <B>7:5</B>
140846 </TD>
140847 <TD width=10% BGCOLOR=#FBF5EF>
140848 <B>e0</B>
140849 </TD>
140850 <TD width=10% BGCOLOR=#FBF5EF>
140851 <B>2</B>
140852 </TD>
140853 <TD width=15% BGCOLOR=#FBF5EF>
140854 <B>40</B>
140855 </TD>
140856 <TD width=35% BGCOLOR=#FBF5EF>
140857 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[19]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[19]- (GPIO bank 1) 1= can0, Output, can0_phy_tx- (Can TX signal) 2= i2c0, Input, i2c0_sda_input- (SDA signal) 2= i2c0, Output, i2c0_sda_out- (SDA signal) 3= wdt, Output, wdt_rst_out- (Watch Dog Timer Output clock) 4= sd1, Input, sd1_data_in[3]- (4-bit Data bus) 4= sd1, Output, sd1_data_out[3]- (4-bit Data bus) 5= spi1, Output, spi1_n_ss_out[2]- (SPI Master Selects) 6= Not Used 7= ua0, Output, ua0_txd- (UART transmitter serial output)</B>
140858 </TD>
140859 </TR>
140860 <TR valign="top">
140861 <TD width=15% BGCOLOR=#FBF5EF>
140862 <B>Speed</B>
140863 </TD>
140864 <TD width=15% BGCOLOR=#FBF5EF>
140865 <B>8:8</B>
140866 </TD>
140867 <TD width=10% BGCOLOR=#FBF5EF>
140868 <B>100</B>
140869 </TD>
140870 <TD width=10% BGCOLOR=#FBF5EF>
140871 <B>0</B>
140872 </TD>
140873 <TD width=15% BGCOLOR=#FBF5EF>
140874 <B>0</B>
140875 </TD>
140876 <TD width=35% BGCOLOR=#FBF5EF>
140877 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
140878 </TD>
140879 </TR>
140880 <TR valign="top">
140881 <TD width=15% BGCOLOR=#FBF5EF>
140882 <B>IO_Type</B>
140883 </TD>
140884 <TD width=15% BGCOLOR=#FBF5EF>
140885 <B>11:9</B>
140886 </TD>
140887 <TD width=10% BGCOLOR=#FBF5EF>
140888 <B>e00</B>
140889 </TD>
140890 <TD width=10% BGCOLOR=#FBF5EF>
140891 <B>1</B>
140892 </TD>
140893 <TD width=15% BGCOLOR=#FBF5EF>
140894 <B>200</B>
140895 </TD>
140896 <TD width=35% BGCOLOR=#FBF5EF>
140897 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
140898 </TD>
140899 </TR>
140900 <TR valign="top">
140901 <TD width=15% BGCOLOR=#FBF5EF>
140902 <B>PULLUP</B>
140903 </TD>
140904 <TD width=15% BGCOLOR=#FBF5EF>
140905 <B>12:12</B>
140906 </TD>
140907 <TD width=10% BGCOLOR=#FBF5EF>
140908 <B>1000</B>
140909 </TD>
140910 <TD width=10% BGCOLOR=#FBF5EF>
140911 <B>1</B>
140912 </TD>
140913 <TD width=15% BGCOLOR=#FBF5EF>
140914 <B>1000</B>
140915 </TD>
140916 <TD width=35% BGCOLOR=#FBF5EF>
140917 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
140918 </TD>
140919 </TR>
140920 <TR valign="top">
140921 <TD width=15% BGCOLOR=#FBF5EF>
140922 <B>DisableRcvr</B>
140923 </TD>
140924 <TD width=15% BGCOLOR=#FBF5EF>
140925 <B>13:13</B>
140926 </TD>
140927 <TD width=10% BGCOLOR=#FBF5EF>
140928 <B>2000</B>
140929 </TD>
140930 <TD width=10% BGCOLOR=#FBF5EF>
140931 <B>0</B>
140932 </TD>
140933 <TD width=15% BGCOLOR=#FBF5EF>
140934 <B>0</B>
140935 </TD>
140936 <TD width=35% BGCOLOR=#FBF5EF>
140937 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
140938 </TD>
140939 </TR>
140940 <TR valign="top">
140941 <TD width=15% BGCOLOR=#C0C0C0>
140942 <B>MIO_PIN_51@0XF80007CC</B>
140943 </TD>
140944 <TD width=15% BGCOLOR=#C0C0C0>
140945 <B>31:0</B>
140946 </TD>
140947 <TD width=10% BGCOLOR=#C0C0C0>
140948 <B>3fff</B>
140949 </TD>
140950 <TD width=10% BGCOLOR=#C0C0C0>
140951 <B></B>
140952 </TD>
140953 <TD width=15% BGCOLOR=#C0C0C0>
140954 <B>1240</B>
140955 </TD>
140956 <TD width=35% BGCOLOR=#C0C0C0>
140957 <B>MIO Control for Pin 51</B>
140958 </TD>
140959 </TR>
140960 </TABLE>
140961 <P>
140962 <H2><a name="MIO_PIN_52">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_52</a></H2>
140963 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
140964 <TR valign="top">
140965 <TD width=15% BGCOLOR=#FFFF00>
140966 <B>Register Name</B>
140967 </TD>
140968 <TD width=15% BGCOLOR=#FFFF00>
140969 <B>Address</B>
140970 </TD>
140971 <TD width=10% BGCOLOR=#FFFF00>
140972 <B>Width</B>
140973 </TD>
140974 <TD width=10% BGCOLOR=#FFFF00>
140975 <B>Type</B>
140976 </TD>
140977 <TD width=15% BGCOLOR=#FFFF00>
140978 <B>Reset Value</B>
140979 </TD>
140980 <TD width=35% BGCOLOR=#FFFF00>
140981 <B>Description</B>
140982 </TD>
140983 </TR>
140984 <TR valign="top">
140985 <TD width=15% BGCOLOR=#FBF5EF>
140986 <B>MIO_PIN_52</B>
140987 </TD>
140988 <TD width=15% BGCOLOR=#FBF5EF>
140989 <B>0XF80007D0</B>
140990 </TD>
140991 <TD width=10% BGCOLOR=#FBF5EF>
140992 <B>32</B>
140993 </TD>
140994 <TD width=10% BGCOLOR=#FBF5EF>
140995 <B>rw</B>
140996 </TD>
140997 <TD width=15% BGCOLOR=#FBF5EF>
140998 <B>0x00000000</B>
140999 </TD>
141000 <TD width=35% BGCOLOR=#FBF5EF>
141001 <B>--</B>
141002 </TD>
141003 </TR>
141004 </TABLE>
141005 <P>
141006 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
141007 <TR valign="top">
141008 <TD width=15% BGCOLOR=#C0FFC0>
141009 <B>Field Name</B>
141010 </TD>
141011 <TD width=15% BGCOLOR=#C0FFC0>
141012 <B>Bits</B>
141013 </TD>
141014 <TD width=10% BGCOLOR=#C0FFC0>
141015 <B>Mask</B>
141016 </TD>
141017 <TD width=10% BGCOLOR=#C0FFC0>
141018 <B>Value</B>
141019 </TD>
141020 <TD width=15% BGCOLOR=#C0FFC0>
141021 <B>Shifted Value</B>
141022 </TD>
141023 <TD width=35% BGCOLOR=#C0FFC0>
141024 <B>Description</B>
141025 </TD>
141026 </TR>
141027 <TR valign="top">
141028 <TD width=15% BGCOLOR=#FBF5EF>
141029 <B>TRI_ENABLE</B>
141030 </TD>
141031 <TD width=15% BGCOLOR=#FBF5EF>
141032 <B>0:0</B>
141033 </TD>
141034 <TD width=10% BGCOLOR=#FBF5EF>
141035 <B>1</B>
141036 </TD>
141037 <TD width=10% BGCOLOR=#FBF5EF>
141038 <B>0</B>
141039 </TD>
141040 <TD width=15% BGCOLOR=#FBF5EF>
141041 <B>0</B>
141042 </TD>
141043 <TD width=35% BGCOLOR=#FBF5EF>
141044 <B>Tri-state enable, active high.</B>
141045 </TD>
141046 </TR>
141047 <TR valign="top">
141048 <TD width=15% BGCOLOR=#FBF5EF>
141049 <B>L0_SEL</B>
141050 </TD>
141051 <TD width=15% BGCOLOR=#FBF5EF>
141052 <B>1:1</B>
141053 </TD>
141054 <TD width=10% BGCOLOR=#FBF5EF>
141055 <B>2</B>
141056 </TD>
141057 <TD width=10% BGCOLOR=#FBF5EF>
141058 <B>0</B>
141059 </TD>
141060 <TD width=15% BGCOLOR=#FBF5EF>
141061 <B>0</B>
141062 </TD>
141063 <TD width=35% BGCOLOR=#FBF5EF>
141064 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
141065 </TD>
141066 </TR>
141067 <TR valign="top">
141068 <TD width=15% BGCOLOR=#FBF5EF>
141069 <B>L1_SEL</B>
141070 </TD>
141071 <TD width=15% BGCOLOR=#FBF5EF>
141072 <B>2:2</B>
141073 </TD>
141074 <TD width=10% BGCOLOR=#FBF5EF>
141075 <B>4</B>
141076 </TD>
141077 <TD width=10% BGCOLOR=#FBF5EF>
141078 <B>0</B>
141079 </TD>
141080 <TD width=15% BGCOLOR=#FBF5EF>
141081 <B>0</B>
141082 </TD>
141083 <TD width=35% BGCOLOR=#FBF5EF>
141084 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= Not Used</B>
141085 </TD>
141086 </TR>
141087 <TR valign="top">
141088 <TD width=15% BGCOLOR=#FBF5EF>
141089 <B>L2_SEL</B>
141090 </TD>
141091 <TD width=15% BGCOLOR=#FBF5EF>
141092 <B>4:3</B>
141093 </TD>
141094 <TD width=10% BGCOLOR=#FBF5EF>
141095 <B>18</B>
141096 </TD>
141097 <TD width=10% BGCOLOR=#FBF5EF>
141098 <B>0</B>
141099 </TD>
141100 <TD width=15% BGCOLOR=#FBF5EF>
141101 <B>0</B>
141102 </TD>
141103 <TD width=35% BGCOLOR=#FBF5EF>
141104 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio0_bus_pow- (SD card bus power)</B>
141105 </TD>
141106 </TR>
141107 <TR valign="top">
141108 <TD width=15% BGCOLOR=#FBF5EF>
141109 <B>L3_SEL</B>
141110 </TD>
141111 <TD width=15% BGCOLOR=#FBF5EF>
141112 <B>7:5</B>
141113 </TD>
141114 <TD width=10% BGCOLOR=#FBF5EF>
141115 <B>e0</B>
141116 </TD>
141117 <TD width=10% BGCOLOR=#FBF5EF>
141118 <B>4</B>
141119 </TD>
141120 <TD width=15% BGCOLOR=#FBF5EF>
141121 <B>80</B>
141122 </TD>
141123 <TD width=35% BGCOLOR=#FBF5EF>
141124 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[20]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[20]- (GPIO bank 1) 1= can1, Output, can1_phy_tx- (Can TX signal) 2= i2c1, Input, i2c1_scl_input- (SCL signal) 2= i2c1, Output, i2c1_scl_out- (SCL signal) 3= wdt, Input, wdt_clk_in- (Watch Dog Timer Input clock) 4= mdio0, Output, gem0_mdc- (MDIO Clock) 5= mdio1, Output, gem1_mdc- (MDIO Clock) 6= Not Used 7= ua1, Output, ua1_txd- (UART transmitter serial output)</B>
141125 </TD>
141126 </TR>
141127 <TR valign="top">
141128 <TD width=15% BGCOLOR=#FBF5EF>
141129 <B>Speed</B>
141130 </TD>
141131 <TD width=15% BGCOLOR=#FBF5EF>
141132 <B>8:8</B>
141133 </TD>
141134 <TD width=10% BGCOLOR=#FBF5EF>
141135 <B>100</B>
141136 </TD>
141137 <TD width=10% BGCOLOR=#FBF5EF>
141138 <B>0</B>
141139 </TD>
141140 <TD width=15% BGCOLOR=#FBF5EF>
141141 <B>0</B>
141142 </TD>
141143 <TD width=35% BGCOLOR=#FBF5EF>
141144 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
141145 </TD>
141146 </TR>
141147 <TR valign="top">
141148 <TD width=15% BGCOLOR=#FBF5EF>
141149 <B>IO_Type</B>
141150 </TD>
141151 <TD width=15% BGCOLOR=#FBF5EF>
141152 <B>11:9</B>
141153 </TD>
141154 <TD width=10% BGCOLOR=#FBF5EF>
141155 <B>e00</B>
141156 </TD>
141157 <TD width=10% BGCOLOR=#FBF5EF>
141158 <B>1</B>
141159 </TD>
141160 <TD width=15% BGCOLOR=#FBF5EF>
141161 <B>200</B>
141162 </TD>
141163 <TD width=35% BGCOLOR=#FBF5EF>
141164 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
141165 </TD>
141166 </TR>
141167 <TR valign="top">
141168 <TD width=15% BGCOLOR=#FBF5EF>
141169 <B>PULLUP</B>
141170 </TD>
141171 <TD width=15% BGCOLOR=#FBF5EF>
141172 <B>12:12</B>
141173 </TD>
141174 <TD width=10% BGCOLOR=#FBF5EF>
141175 <B>1000</B>
141176 </TD>
141177 <TD width=10% BGCOLOR=#FBF5EF>
141178 <B>0</B>
141179 </TD>
141180 <TD width=15% BGCOLOR=#FBF5EF>
141181 <B>0</B>
141182 </TD>
141183 <TD width=35% BGCOLOR=#FBF5EF>
141184 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
141185 </TD>
141186 </TR>
141187 <TR valign="top">
141188 <TD width=15% BGCOLOR=#FBF5EF>
141189 <B>DisableRcvr</B>
141190 </TD>
141191 <TD width=15% BGCOLOR=#FBF5EF>
141192 <B>13:13</B>
141193 </TD>
141194 <TD width=10% BGCOLOR=#FBF5EF>
141195 <B>2000</B>
141196 </TD>
141197 <TD width=10% BGCOLOR=#FBF5EF>
141198 <B>0</B>
141199 </TD>
141200 <TD width=15% BGCOLOR=#FBF5EF>
141201 <B>0</B>
141202 </TD>
141203 <TD width=35% BGCOLOR=#FBF5EF>
141204 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
141205 </TD>
141206 </TR>
141207 <TR valign="top">
141208 <TD width=15% BGCOLOR=#C0C0C0>
141209 <B>MIO_PIN_52@0XF80007D0</B>
141210 </TD>
141211 <TD width=15% BGCOLOR=#C0C0C0>
141212 <B>31:0</B>
141213 </TD>
141214 <TD width=10% BGCOLOR=#C0C0C0>
141215 <B>3fff</B>
141216 </TD>
141217 <TD width=10% BGCOLOR=#C0C0C0>
141218 <B></B>
141219 </TD>
141220 <TD width=15% BGCOLOR=#C0C0C0>
141221 <B>280</B>
141222 </TD>
141223 <TD width=35% BGCOLOR=#C0C0C0>
141224 <B>MIO Control for Pin 52</B>
141225 </TD>
141226 </TR>
141227 </TABLE>
141228 <P>
141229 <H2><a name="MIO_PIN_53">Register (<A href=#mod___slcr> slcr </A>)MIO_PIN_53</a></H2>
141230 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
141231 <TR valign="top">
141232 <TD width=15% BGCOLOR=#FFFF00>
141233 <B>Register Name</B>
141234 </TD>
141235 <TD width=15% BGCOLOR=#FFFF00>
141236 <B>Address</B>
141237 </TD>
141238 <TD width=10% BGCOLOR=#FFFF00>
141239 <B>Width</B>
141240 </TD>
141241 <TD width=10% BGCOLOR=#FFFF00>
141242 <B>Type</B>
141243 </TD>
141244 <TD width=15% BGCOLOR=#FFFF00>
141245 <B>Reset Value</B>
141246 </TD>
141247 <TD width=35% BGCOLOR=#FFFF00>
141248 <B>Description</B>
141249 </TD>
141250 </TR>
141251 <TR valign="top">
141252 <TD width=15% BGCOLOR=#FBF5EF>
141253 <B>MIO_PIN_53</B>
141254 </TD>
141255 <TD width=15% BGCOLOR=#FBF5EF>
141256 <B>0XF80007D4</B>
141257 </TD>
141258 <TD width=10% BGCOLOR=#FBF5EF>
141259 <B>32</B>
141260 </TD>
141261 <TD width=10% BGCOLOR=#FBF5EF>
141262 <B>rw</B>
141263 </TD>
141264 <TD width=15% BGCOLOR=#FBF5EF>
141265 <B>0x00000000</B>
141266 </TD>
141267 <TD width=35% BGCOLOR=#FBF5EF>
141268 <B>--</B>
141269 </TD>
141270 </TR>
141271 </TABLE>
141272 <P>
141273 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
141274 <TR valign="top">
141275 <TD width=15% BGCOLOR=#C0FFC0>
141276 <B>Field Name</B>
141277 </TD>
141278 <TD width=15% BGCOLOR=#C0FFC0>
141279 <B>Bits</B>
141280 </TD>
141281 <TD width=10% BGCOLOR=#C0FFC0>
141282 <B>Mask</B>
141283 </TD>
141284 <TD width=10% BGCOLOR=#C0FFC0>
141285 <B>Value</B>
141286 </TD>
141287 <TD width=15% BGCOLOR=#C0FFC0>
141288 <B>Shifted Value</B>
141289 </TD>
141290 <TD width=35% BGCOLOR=#C0FFC0>
141291 <B>Description</B>
141292 </TD>
141293 </TR>
141294 <TR valign="top">
141295 <TD width=15% BGCOLOR=#FBF5EF>
141296 <B>TRI_ENABLE</B>
141297 </TD>
141298 <TD width=15% BGCOLOR=#FBF5EF>
141299 <B>0:0</B>
141300 </TD>
141301 <TD width=10% BGCOLOR=#FBF5EF>
141302 <B>1</B>
141303 </TD>
141304 <TD width=10% BGCOLOR=#FBF5EF>
141305 <B>0</B>
141306 </TD>
141307 <TD width=15% BGCOLOR=#FBF5EF>
141308 <B>0</B>
141309 </TD>
141310 <TD width=35% BGCOLOR=#FBF5EF>
141311 <B>Tri-state enable, active high.</B>
141312 </TD>
141313 </TR>
141314 <TR valign="top">
141315 <TD width=15% BGCOLOR=#FBF5EF>
141316 <B>L0_SEL</B>
141317 </TD>
141318 <TD width=15% BGCOLOR=#FBF5EF>
141319 <B>1:1</B>
141320 </TD>
141321 <TD width=10% BGCOLOR=#FBF5EF>
141322 <B>2</B>
141323 </TD>
141324 <TD width=10% BGCOLOR=#FBF5EF>
141325 <B>0</B>
141326 </TD>
141327 <TD width=15% BGCOLOR=#FBF5EF>
141328 <B>0</B>
141329 </TD>
141330 <TD width=35% BGCOLOR=#FBF5EF>
141331 <B>Level 0 Mux Select 0= Level 1 Mux Output 1= Not Used</B>
141332 </TD>
141333 </TR>
141334 <TR valign="top">
141335 <TD width=15% BGCOLOR=#FBF5EF>
141336 <B>L1_SEL</B>
141337 </TD>
141338 <TD width=15% BGCOLOR=#FBF5EF>
141339 <B>2:2</B>
141340 </TD>
141341 <TD width=10% BGCOLOR=#FBF5EF>
141342 <B>4</B>
141343 </TD>
141344 <TD width=10% BGCOLOR=#FBF5EF>
141345 <B>0</B>
141346 </TD>
141347 <TD width=15% BGCOLOR=#FBF5EF>
141348 <B>0</B>
141349 </TD>
141350 <TD width=35% BGCOLOR=#FBF5EF>
141351 <B>Level 1 Mux Select 0= Level 2 Mux Output 1= Not Used</B>
141352 </TD>
141353 </TR>
141354 <TR valign="top">
141355 <TD width=15% BGCOLOR=#FBF5EF>
141356 <B>L2_SEL</B>
141357 </TD>
141358 <TD width=15% BGCOLOR=#FBF5EF>
141359 <B>4:3</B>
141360 </TD>
141361 <TD width=10% BGCOLOR=#FBF5EF>
141362 <B>18</B>
141363 </TD>
141364 <TD width=10% BGCOLOR=#FBF5EF>
141365 <B>0</B>
141366 </TD>
141367 <TD width=15% BGCOLOR=#FBF5EF>
141368 <B>0</B>
141369 </TD>
141370 <TD width=35% BGCOLOR=#FBF5EF>
141371 <B>Level 2 Mux Select 0= Level 3 Mux Output 1= Not Used 2= Not Used 3= sdio_pow, Output, sdio1_bus_pow- (SD card bus power)</B>
141372 </TD>
141373 </TR>
141374 <TR valign="top">
141375 <TD width=15% BGCOLOR=#FBF5EF>
141376 <B>L3_SEL</B>
141377 </TD>
141378 <TD width=15% BGCOLOR=#FBF5EF>
141379 <B>7:5</B>
141380 </TD>
141381 <TD width=10% BGCOLOR=#FBF5EF>
141382 <B>e0</B>
141383 </TD>
141384 <TD width=10% BGCOLOR=#FBF5EF>
141385 <B>4</B>
141386 </TD>
141387 <TD width=15% BGCOLOR=#FBF5EF>
141388 <B>80</B>
141389 </TD>
141390 <TD width=35% BGCOLOR=#FBF5EF>
141391 <B>Level 3 Mux Select 0= gpio1, Input, gpio_1_pin_in[21]- (GPIO bank 1) 0= gpio1, Output, gpio_1_pin_out[21]- (GPIO bank 1) 1= can1, Input, can1_phy_rx- (Can RX signal) 2= i2c1, Input, i2c1_sda_input- (SDA signal) 2= i2c1, Output, i2c1_sda_out- (SDA signal) 3= wdt, Output, wdt_rst_out- (Watch Dog Timer Output clock) 4= mdio0, Input, gem0_mdio_in- (MDIO Data) 4= mdio0, Output, gem0_mdio_out- (MDIO Data) 5= mdio1, Input, gem1_mdio_in- (MDIO Data) 5= mdio1, Output, gem1_mdio_out- (MDIO Data) 6= Not Used 7= ua1, Input, ua1_rxd- (UART receiver serial input)</B>
141392 </TD>
141393 </TR>
141394 <TR valign="top">
141395 <TD width=15% BGCOLOR=#FBF5EF>
141396 <B>Speed</B>
141397 </TD>
141398 <TD width=15% BGCOLOR=#FBF5EF>
141399 <B>8:8</B>
141400 </TD>
141401 <TD width=10% BGCOLOR=#FBF5EF>
141402 <B>100</B>
141403 </TD>
141404 <TD width=10% BGCOLOR=#FBF5EF>
141405 <B>0</B>
141406 </TD>
141407 <TD width=15% BGCOLOR=#FBF5EF>
141408 <B>0</B>
141409 </TD>
141410 <TD width=35% BGCOLOR=#FBF5EF>
141411 <B>Selects the speed of the I/O when IO_Type=CMOS 0=Slow CMOS 1=Fast CMOS</B>
141412 </TD>
141413 </TR>
141414 <TR valign="top">
141415 <TD width=15% BGCOLOR=#FBF5EF>
141416 <B>IO_Type</B>
141417 </TD>
141418 <TD width=15% BGCOLOR=#FBF5EF>
141419 <B>11:9</B>
141420 </TD>
141421 <TD width=10% BGCOLOR=#FBF5EF>
141422 <B>e00</B>
141423 </TD>
141424 <TD width=10% BGCOLOR=#FBF5EF>
141425 <B>1</B>
141426 </TD>
141427 <TD width=15% BGCOLOR=#FBF5EF>
141428 <B>200</B>
141429 </TD>
141430 <TD width=35% BGCOLOR=#FBF5EF>
141431 <B>Selects the IO Type 0= LVTTL 1= LVCMOS18 2= LVCMOS25 3= LVCMOS33 4= HSTL 5-7= LVCMOS33</B>
141432 </TD>
141433 </TR>
141434 <TR valign="top">
141435 <TD width=15% BGCOLOR=#FBF5EF>
141436 <B>PULLUP</B>
141437 </TD>
141438 <TD width=15% BGCOLOR=#FBF5EF>
141439 <B>12:12</B>
141440 </TD>
141441 <TD width=10% BGCOLOR=#FBF5EF>
141442 <B>1000</B>
141443 </TD>
141444 <TD width=10% BGCOLOR=#FBF5EF>
141445 <B>0</B>
141446 </TD>
141447 <TD width=15% BGCOLOR=#FBF5EF>
141448 <B>0</B>
141449 </TD>
141450 <TD width=35% BGCOLOR=#FBF5EF>
141451 <B>Controls the use of a pull-up for the associated GPIOB 0= Pull-up disabled 1= Pull-up enabled</B>
141452 </TD>
141453 </TR>
141454 <TR valign="top">
141455 <TD width=15% BGCOLOR=#FBF5EF>
141456 <B>DisableRcvr</B>
141457 </TD>
141458 <TD width=15% BGCOLOR=#FBF5EF>
141459 <B>13:13</B>
141460 </TD>
141461 <TD width=10% BGCOLOR=#FBF5EF>
141462 <B>2000</B>
141463 </TD>
141464 <TD width=10% BGCOLOR=#FBF5EF>
141465 <B>0</B>
141466 </TD>
141467 <TD width=15% BGCOLOR=#FBF5EF>
141468 <B>0</B>
141469 </TD>
141470 <TD width=35% BGCOLOR=#FBF5EF>
141471 <B>Enables the receiver. If the IO is an output only then the receiver can be disabled and save power Only used when IO_Type=HSTL 0= Receiver Enabled 1= Receiver disabled</B>
141472 </TD>
141473 </TR>
141474 <TR valign="top">
141475 <TD width=15% BGCOLOR=#C0C0C0>
141476 <B>MIO_PIN_53@0XF80007D4</B>
141477 </TD>
141478 <TD width=15% BGCOLOR=#C0C0C0>
141479 <B>31:0</B>
141480 </TD>
141481 <TD width=10% BGCOLOR=#C0C0C0>
141482 <B>3fff</B>
141483 </TD>
141484 <TD width=10% BGCOLOR=#C0C0C0>
141485 <B></B>
141486 </TD>
141487 <TD width=15% BGCOLOR=#C0C0C0>
141488 <B>280</B>
141489 </TD>
141490 <TD width=35% BGCOLOR=#C0C0C0>
141491 <B>MIO Control for Pin 53</B>
141492 </TD>
141493 </TR>
141494 </TABLE>
141495 <P>
141496 <H2><a name="SD0_WP_CD_SEL">Register (<A href=#mod___slcr> slcr </A>)SD0_WP_CD_SEL</a></H2>
141497 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
141498 <TR valign="top">
141499 <TD width=15% BGCOLOR=#FFFF00>
141500 <B>Register Name</B>
141501 </TD>
141502 <TD width=15% BGCOLOR=#FFFF00>
141503 <B>Address</B>
141504 </TD>
141505 <TD width=10% BGCOLOR=#FFFF00>
141506 <B>Width</B>
141507 </TD>
141508 <TD width=10% BGCOLOR=#FFFF00>
141509 <B>Type</B>
141510 </TD>
141511 <TD width=15% BGCOLOR=#FFFF00>
141512 <B>Reset Value</B>
141513 </TD>
141514 <TD width=35% BGCOLOR=#FFFF00>
141515 <B>Description</B>
141516 </TD>
141517 </TR>
141518 <TR valign="top">
141519 <TD width=15% BGCOLOR=#FBF5EF>
141520 <B>SD0_WP_CD_SEL</B>
141521 </TD>
141522 <TD width=15% BGCOLOR=#FBF5EF>
141523 <B>0XF8000830</B>
141524 </TD>
141525 <TD width=10% BGCOLOR=#FBF5EF>
141526 <B>32</B>
141527 </TD>
141528 <TD width=10% BGCOLOR=#FBF5EF>
141529 <B>rw</B>
141530 </TD>
141531 <TD width=15% BGCOLOR=#FBF5EF>
141532 <B>0x00000000</B>
141533 </TD>
141534 <TD width=35% BGCOLOR=#FBF5EF>
141535 <B>--</B>
141536 </TD>
141537 </TR>
141538 </TABLE>
141539 <P>
141540 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
141541 <TR valign="top">
141542 <TD width=15% BGCOLOR=#C0FFC0>
141543 <B>Field Name</B>
141544 </TD>
141545 <TD width=15% BGCOLOR=#C0FFC0>
141546 <B>Bits</B>
141547 </TD>
141548 <TD width=10% BGCOLOR=#C0FFC0>
141549 <B>Mask</B>
141550 </TD>
141551 <TD width=10% BGCOLOR=#C0FFC0>
141552 <B>Value</B>
141553 </TD>
141554 <TD width=15% BGCOLOR=#C0FFC0>
141555 <B>Shifted Value</B>
141556 </TD>
141557 <TD width=35% BGCOLOR=#C0FFC0>
141558 <B>Description</B>
141559 </TD>
141560 </TR>
141561 <TR valign="top">
141562 <TD width=15% BGCOLOR=#FBF5EF>
141563 <B>SDIO0_WP_SEL</B>
141564 </TD>
141565 <TD width=15% BGCOLOR=#FBF5EF>
141566 <B>5:0</B>
141567 </TD>
141568 <TD width=10% BGCOLOR=#FBF5EF>
141569 <B>3f</B>
141570 </TD>
141571 <TD width=10% BGCOLOR=#FBF5EF>
141572 <B>f</B>
141573 </TD>
141574 <TD width=15% BGCOLOR=#FBF5EF>
141575 <B>f</B>
141576 </TD>
141577 <TD width=35% BGCOLOR=#FBF5EF>
141578 <B>SDIO0 WP Select. 0-53 = Selects matching MIO input however bits 7/8 are not supported and should not be used as they will conflict with the VCFG inputs. 54-63 = Selects the FMIO source</B>
141579 </TD>
141580 </TR>
141581 <TR valign="top">
141582 <TD width=15% BGCOLOR=#FBF5EF>
141583 <B>SDIO0_CD_SEL</B>
141584 </TD>
141585 <TD width=15% BGCOLOR=#FBF5EF>
141586 <B>21:16</B>
141587 </TD>
141588 <TD width=10% BGCOLOR=#FBF5EF>
141589 <B>3f0000</B>
141590 </TD>
141591 <TD width=10% BGCOLOR=#FBF5EF>
141592 <B>0</B>
141593 </TD>
141594 <TD width=15% BGCOLOR=#FBF5EF>
141595 <B>0</B>
141596 </TD>
141597 <TD width=35% BGCOLOR=#FBF5EF>
141598 <B>SDIO0 CD Select. 0-53 = Selects matching MIO input however bits 7/8 are not supported and should not be used as they will conflict with the VCFG inputs. 54-63 = Selects the FMIO source</B>
141599 </TD>
141600 </TR>
141601 <TR valign="top">
141602 <TD width=15% BGCOLOR=#C0C0C0>
141603 <B>SD0_WP_CD_SEL@0XF8000830</B>
141604 </TD>
141605 <TD width=15% BGCOLOR=#C0C0C0>
141606 <B>31:0</B>
141607 </TD>
141608 <TD width=10% BGCOLOR=#C0C0C0>
141609 <B>3f003f</B>
141610 </TD>
141611 <TD width=10% BGCOLOR=#C0C0C0>
141612 <B></B>
141613 </TD>
141614 <TD width=15% BGCOLOR=#C0C0C0>
141615 <B>f</B>
141616 </TD>
141617 <TD width=35% BGCOLOR=#C0C0C0>
141618 <B>SDIO 0 WP CD select register</B>
141619 </TD>
141620 </TR>
141621 </TABLE>
141622 <P>
141623 <H1>LOCK IT BACK</H1>
141624 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
141625 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
141626 <TR valign="top">
141627 <TD width=15% BGCOLOR=#FFFF00>
141628 <B>Register Name</B>
141629 </TD>
141630 <TD width=15% BGCOLOR=#FFFF00>
141631 <B>Address</B>
141632 </TD>
141633 <TD width=10% BGCOLOR=#FFFF00>
141634 <B>Width</B>
141635 </TD>
141636 <TD width=10% BGCOLOR=#FFFF00>
141637 <B>Type</B>
141638 </TD>
141639 <TD width=15% BGCOLOR=#FFFF00>
141640 <B>Reset Value</B>
141641 </TD>
141642 <TD width=35% BGCOLOR=#FFFF00>
141643 <B>Description</B>
141644 </TD>
141645 </TR>
141646 <TR valign="top">
141647 <TD width=15% BGCOLOR=#FBF5EF>
141648 <B>SLCR_LOCK</B>
141649 </TD>
141650 <TD width=15% BGCOLOR=#FBF5EF>
141651 <B>0XF8000004</B>
141652 </TD>
141653 <TD width=10% BGCOLOR=#FBF5EF>
141654 <B>32</B>
141655 </TD>
141656 <TD width=10% BGCOLOR=#FBF5EF>
141657 <B>rw</B>
141658 </TD>
141659 <TD width=15% BGCOLOR=#FBF5EF>
141660 <B>0x00000000</B>
141661 </TD>
141662 <TD width=35% BGCOLOR=#FBF5EF>
141663 <B>--</B>
141664 </TD>
141665 </TR>
141666 </TABLE>
141667 <P>
141668 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
141669 <TR valign="top">
141670 <TD width=15% BGCOLOR=#C0FFC0>
141671 <B>Field Name</B>
141672 </TD>
141673 <TD width=15% BGCOLOR=#C0FFC0>
141674 <B>Bits</B>
141675 </TD>
141676 <TD width=10% BGCOLOR=#C0FFC0>
141677 <B>Mask</B>
141678 </TD>
141679 <TD width=10% BGCOLOR=#C0FFC0>
141680 <B>Value</B>
141681 </TD>
141682 <TD width=15% BGCOLOR=#C0FFC0>
141683 <B>Shifted Value</B>
141684 </TD>
141685 <TD width=35% BGCOLOR=#C0FFC0>
141686 <B>Description</B>
141687 </TD>
141688 </TR>
141689 <TR valign="top">
141690 <TD width=15% BGCOLOR=#FBF5EF>
141691 <B>LOCK_KEY</B>
141692 </TD>
141693 <TD width=15% BGCOLOR=#FBF5EF>
141694 <B>15:0</B>
141695 </TD>
141696 <TD width=10% BGCOLOR=#FBF5EF>
141697 <B>ffff</B>
141698 </TD>
141699 <TD width=10% BGCOLOR=#FBF5EF>
141700 <B>767b</B>
141701 </TD>
141702 <TD width=15% BGCOLOR=#FBF5EF>
141703 <B>767b</B>
141704 </TD>
141705 <TD width=35% BGCOLOR=#FBF5EF>
141706 <B>When write data contains the lock key value of 0x767B, the write protection mode is enabled. All registers defined in SLCR are write protected until unlocked again through the SLCR_UNLOCK register. A read of this register always returns zero.</B>
141707 </TD>
141708 </TR>
141709 <TR valign="top">
141710 <TD width=15% BGCOLOR=#C0C0C0>
141711 <B>SLCR_LOCK@0XF8000004</B>
141712 </TD>
141713 <TD width=15% BGCOLOR=#C0C0C0>
141714 <B>31:0</B>
141715 </TD>
141716 <TD width=10% BGCOLOR=#C0C0C0>
141717 <B>ffff</B>
141718 </TD>
141719 <TD width=10% BGCOLOR=#C0C0C0>
141720 <B></B>
141721 </TD>
141722 <TD width=15% BGCOLOR=#C0C0C0>
141723 <B>767b</B>
141724 </TD>
141725 <TD width=35% BGCOLOR=#C0C0C0>
141726 <B>SLCR Write Protection Lock</B>
141727 </TD>
141728 </TR>
141729 </TABLE>
141730 <P>
141731 </TABLE>
141732 <P>
141733 <H2><a name="ps7_peripherals_init_data_1_0">ps7_peripherals_init_data_1_0</a></H2>
141734 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
141735 <TR valign="top">
141736 <TD width=15% BGCOLOR=#FFC0FF>
141737 <B>Register Name</B>
141738 </TD>
141739 <TD width=15% BGCOLOR=#FFC0FF>
141740 <B>Address</B>
141741 </TD>
141742 <TD width=10% BGCOLOR=#FFC0FF>
141743 <B>Width</B>
141744 </TD>
141745 <TD width=10% BGCOLOR=#FFC0FF>
141746 <B>Type</B>
141747 </TD>
141748 <TD width=15% BGCOLOR=#FFC0FF>
141749 <B>Reset Value</B>
141750 </TD>
141751 <TD width=35% BGCOLOR=#FFC0FF>
141752 <B>Description</B>
141753 </TD>
141754 </TR>
141755 <TR valign="top">
141756 <TD width=15% BGCOLOR=#FBF5EF>
141757 <A href="#SLCR_UNLOCK">
141758 SLCR_UNLOCK
141759 </A>
141760 </TD>
141761 <TD width=15% BGCOLOR=#FBF5EF>
141762 <B>0XF8000008</B>
141763 </TD>
141764 <TD width=10% BGCOLOR=#FBF5EF>
141765 <B>32</B>
141766 </TD>
141767 <TD width=10% BGCOLOR=#FBF5EF>
141768 <B>WO</B>
141769 </TD>
141770 <TD width=15% BGCOLOR=#FBF5EF>
141771 <B>0x000000</B>
141772 </TD>
141773 <TD width=35% BGCOLOR=#FBF5EF>
141774 <B>SLCR Write Protection Unlock</B>
141775 </TD>
141776 </TR>
141777 <TR valign="top">
141778 <TD width=15% BGCOLOR=#FBF5EF>
141779 <A href="#DDRIOB_DATA0">
141780 DDRIOB_DATA0
141781 </A>
141782 </TD>
141783 <TD width=15% BGCOLOR=#FBF5EF>
141784 <B>0XF8000B48</B>
141785 </TD>
141786 <TD width=10% BGCOLOR=#FBF5EF>
141787 <B>32</B>
141788 </TD>
141789 <TD width=10% BGCOLOR=#FBF5EF>
141790 <B>RW</B>
141791 </TD>
141792 <TD width=15% BGCOLOR=#FBF5EF>
141793 <B>0x000000</B>
141794 </TD>
141795 <TD width=35% BGCOLOR=#FBF5EF>
141796 <B>DDRIOB Data 0 Configuration Register</B>
141797 </TD>
141798 </TR>
141799 <TR valign="top">
141800 <TD width=15% BGCOLOR=#FBF5EF>
141801 <A href="#DDRIOB_DATA1">
141802 DDRIOB_DATA1
141803 </A>
141804 </TD>
141805 <TD width=15% BGCOLOR=#FBF5EF>
141806 <B>0XF8000B4C</B>
141807 </TD>
141808 <TD width=10% BGCOLOR=#FBF5EF>
141809 <B>32</B>
141810 </TD>
141811 <TD width=10% BGCOLOR=#FBF5EF>
141812 <B>RW</B>
141813 </TD>
141814 <TD width=15% BGCOLOR=#FBF5EF>
141815 <B>0x000000</B>
141816 </TD>
141817 <TD width=35% BGCOLOR=#FBF5EF>
141818 <B>DDRIOB Data 1 Configuration Register</B>
141819 </TD>
141820 </TR>
141821 <TR valign="top">
141822 <TD width=15% BGCOLOR=#FBF5EF>
141823 <A href="#DDRIOB_DIFF0">
141824 DDRIOB_DIFF0
141825 </A>
141826 </TD>
141827 <TD width=15% BGCOLOR=#FBF5EF>
141828 <B>0XF8000B50</B>
141829 </TD>
141830 <TD width=10% BGCOLOR=#FBF5EF>
141831 <B>32</B>
141832 </TD>
141833 <TD width=10% BGCOLOR=#FBF5EF>
141834 <B>RW</B>
141835 </TD>
141836 <TD width=15% BGCOLOR=#FBF5EF>
141837 <B>0x000000</B>
141838 </TD>
141839 <TD width=35% BGCOLOR=#FBF5EF>
141840 <B>DDRIOB Differential DQS 0 Configuration Register</B>
141841 </TD>
141842 </TR>
141843 <TR valign="top">
141844 <TD width=15% BGCOLOR=#FBF5EF>
141845 <A href="#DDRIOB_DIFF1">
141846 DDRIOB_DIFF1
141847 </A>
141848 </TD>
141849 <TD width=15% BGCOLOR=#FBF5EF>
141850 <B>0XF8000B54</B>
141851 </TD>
141852 <TD width=10% BGCOLOR=#FBF5EF>
141853 <B>32</B>
141854 </TD>
141855 <TD width=10% BGCOLOR=#FBF5EF>
141856 <B>RW</B>
141857 </TD>
141858 <TD width=15% BGCOLOR=#FBF5EF>
141859 <B>0x000000</B>
141860 </TD>
141861 <TD width=35% BGCOLOR=#FBF5EF>
141862 <B>DDRIOB Differential DQS 1 Configuration Register</B>
141863 </TD>
141864 </TR>
141865 <TR valign="top">
141866 <TD width=15% BGCOLOR=#FBF5EF>
141867 <A href="#SLCR_LOCK">
141868 SLCR_LOCK
141869 </A>
141870 </TD>
141871 <TD width=15% BGCOLOR=#FBF5EF>
141872 <B>0XF8000004</B>
141873 </TD>
141874 <TD width=10% BGCOLOR=#FBF5EF>
141875 <B>32</B>
141876 </TD>
141877 <TD width=10% BGCOLOR=#FBF5EF>
141878 <B>WO</B>
141879 </TD>
141880 <TD width=15% BGCOLOR=#FBF5EF>
141881 <B>0x000000</B>
141882 </TD>
141883 <TD width=35% BGCOLOR=#FBF5EF>
141884 <B>SLCR Write Protection Lock</B>
141885 </TD>
141886 </TR>
141887 <TR valign="top">
141888 <TD width=15% BGCOLOR=#FBF5EF>
141889 <A href="#Baud_rate_divider_reg0">
141890 Baud_rate_divider_reg0
141891 </A>
141892 </TD>
141893 <TD width=15% BGCOLOR=#FBF5EF>
141894 <B>0XE0001034</B>
141895 </TD>
141896 <TD width=10% BGCOLOR=#FBF5EF>
141897 <B>32</B>
141898 </TD>
141899 <TD width=10% BGCOLOR=#FBF5EF>
141900 <B>RW</B>
141901 </TD>
141902 <TD width=15% BGCOLOR=#FBF5EF>
141903 <B>0x000000</B>
141904 </TD>
141905 <TD width=35% BGCOLOR=#FBF5EF>
141906 <B>baud rate divider register</B>
141907 </TD>
141908 </TR>
141909 <TR valign="top">
141910 <TD width=15% BGCOLOR=#FBF5EF>
141911 <A href="#Baud_rate_gen_reg0">
141912 Baud_rate_gen_reg0
141913 </A>
141914 </TD>
141915 <TD width=15% BGCOLOR=#FBF5EF>
141916 <B>0XE0001018</B>
141917 </TD>
141918 <TD width=10% BGCOLOR=#FBF5EF>
141919 <B>32</B>
141920 </TD>
141921 <TD width=10% BGCOLOR=#FBF5EF>
141922 <B>RW</B>
141923 </TD>
141924 <TD width=15% BGCOLOR=#FBF5EF>
141925 <B>0x000000</B>
141926 </TD>
141927 <TD width=35% BGCOLOR=#FBF5EF>
141928 <B>Baud rate divider register</B>
141929 </TD>
141930 </TR>
141931 <TR valign="top">
141932 <TD width=15% BGCOLOR=#FBF5EF>
141933 <A href="#Control_reg0">
141934 Control_reg0
141935 </A>
141936 </TD>
141937 <TD width=15% BGCOLOR=#FBF5EF>
141938 <B>0XE0001000</B>
141939 </TD>
141940 <TD width=10% BGCOLOR=#FBF5EF>
141941 <B>32</B>
141942 </TD>
141943 <TD width=10% BGCOLOR=#FBF5EF>
141944 <B>RW</B>
141945 </TD>
141946 <TD width=15% BGCOLOR=#FBF5EF>
141947 <B>0x000000</B>
141948 </TD>
141949 <TD width=35% BGCOLOR=#FBF5EF>
141950 <B>UART Control register</B>
141951 </TD>
141952 </TR>
141953 <TR valign="top">
141954 <TD width=15% BGCOLOR=#FBF5EF>
141955 <A href="#mode_reg0">
141956 mode_reg0
141957 </A>
141958 </TD>
141959 <TD width=15% BGCOLOR=#FBF5EF>
141960 <B>0XE0001004</B>
141961 </TD>
141962 <TD width=10% BGCOLOR=#FBF5EF>
141963 <B>32</B>
141964 </TD>
141965 <TD width=10% BGCOLOR=#FBF5EF>
141966 <B>RW</B>
141967 </TD>
141968 <TD width=15% BGCOLOR=#FBF5EF>
141969 <B>0x000000</B>
141970 </TD>
141971 <TD width=35% BGCOLOR=#FBF5EF>
141972 <B>UART Mode register</B>
141973 </TD>
141974 </TR>
141975 <TR valign="top">
141976 <TD width=15% BGCOLOR=#FBF5EF>
141977 <A href="#Config_reg">
141978 Config_reg
141979 </A>
141980 </TD>
141981 <TD width=15% BGCOLOR=#FBF5EF>
141982 <B>0XE000D000</B>
141983 </TD>
141984 <TD width=10% BGCOLOR=#FBF5EF>
141985 <B>32</B>
141986 </TD>
141987 <TD width=10% BGCOLOR=#FBF5EF>
141988 <B>RW</B>
141989 </TD>
141990 <TD width=15% BGCOLOR=#FBF5EF>
141991 <B>0x000000</B>
141992 </TD>
141993 <TD width=35% BGCOLOR=#FBF5EF>
141994 <B>SPI configuration register</B>
141995 </TD>
141996 </TR>
141997 <TR valign="top">
141998 <TD width=15% BGCOLOR=#FBF5EF>
141999 <A href="#CTRL">
142000 CTRL
142001 </A>
142002 </TD>
142003 <TD width=15% BGCOLOR=#FBF5EF>
142004 <B>0XF8007000</B>
142005 </TD>
142006 <TD width=10% BGCOLOR=#FBF5EF>
142007 <B>32</B>
142008 </TD>
142009 <TD width=10% BGCOLOR=#FBF5EF>
142010 <B>RW</B>
142011 </TD>
142012 <TD width=15% BGCOLOR=#FBF5EF>
142013 <B>0x000000</B>
142014 </TD>
142015 <TD width=35% BGCOLOR=#FBF5EF>
142016 <B>Control Register : This register defines basic control registers. Some of the register bits can be locked by control bits in the LOCK Register 0x004.</B>
142017 </TD>
142018 </TR>
142019 <TR valign="top">
142020 <TD width=15% BGCOLOR=#FBF5EF>
142021 <A href="#DIRM_0">
142022 DIRM_0
142023 </A>
142024 </TD>
142025 <TD width=15% BGCOLOR=#FBF5EF>
142026 <B>0XE000A204</B>
142027 </TD>
142028 <TD width=10% BGCOLOR=#FBF5EF>
142029 <B>32</B>
142030 </TD>
142031 <TD width=10% BGCOLOR=#FBF5EF>
142032 <B>RW</B>
142033 </TD>
142034 <TD width=15% BGCOLOR=#FBF5EF>
142035 <B>0x000000</B>
142036 </TD>
142037 <TD width=35% BGCOLOR=#FBF5EF>
142038 <B>Direction mode configuration register: Configures bank 0 for direction mode, either input or output</B>
142039 </TD>
142040 </TR>
142041 <TR valign="top">
142042 <TD width=15% BGCOLOR=#FBF5EF>
142043 <A href="#MASK_DATA_0_LSW">
142044 MASK_DATA_0_LSW
142045 </A>
142046 </TD>
142047 <TD width=15% BGCOLOR=#FBF5EF>
142048 <B>0XE000A000</B>
142049 </TD>
142050 <TD width=10% BGCOLOR=#FBF5EF>
142051 <B>32</B>
142052 </TD>
142053 <TD width=10% BGCOLOR=#FBF5EF>
142054 <B>RW</B>
142055 </TD>
142056 <TD width=15% BGCOLOR=#FBF5EF>
142057 <B>0x000000</B>
142058 </TD>
142059 <TD width=35% BGCOLOR=#FBF5EF>
142060 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
142061 </TD>
142062 </TR>
142063 <TR valign="top">
142064 <TD width=15% BGCOLOR=#FBF5EF>
142065 <A href="#OEN_0">
142066 OEN_0
142067 </A>
142068 </TD>
142069 <TD width=15% BGCOLOR=#FBF5EF>
142070 <B>0XE000A208</B>
142071 </TD>
142072 <TD width=10% BGCOLOR=#FBF5EF>
142073 <B>32</B>
142074 </TD>
142075 <TD width=10% BGCOLOR=#FBF5EF>
142076 <B>RW</B>
142077 </TD>
142078 <TD width=15% BGCOLOR=#FBF5EF>
142079 <B>0x000000</B>
142080 </TD>
142081 <TD width=35% BGCOLOR=#FBF5EF>
142082 <B>Output enable register: Configures the output enables of bank 0</B>
142083 </TD>
142084 </TR>
142085 <TR valign="top">
142086 <TD width=15% BGCOLOR=#FBF5EF>
142087 <A href="#MASK_DATA_0_LSW">
142088 MASK_DATA_0_LSW
142089 </A>
142090 </TD>
142091 <TD width=15% BGCOLOR=#FBF5EF>
142092 <B>0XE000A000</B>
142093 </TD>
142094 <TD width=10% BGCOLOR=#FBF5EF>
142095 <B>32</B>
142096 </TD>
142097 <TD width=10% BGCOLOR=#FBF5EF>
142098 <B>RW</B>
142099 </TD>
142100 <TD width=15% BGCOLOR=#FBF5EF>
142101 <B>0x000000</B>
142102 </TD>
142103 <TD width=35% BGCOLOR=#FBF5EF>
142104 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
142105 </TD>
142106 </TR>
142107 <TR valign="top">
142108 <TD width=15% BGCOLOR=#FBF5EF>
142109 <A href="#MASK_DATA_0_LSW">
142110 MASK_DATA_0_LSW
142111 </A>
142112 </TD>
142113 <TD width=15% BGCOLOR=#FBF5EF>
142114 <B>0XE000A000</B>
142115 </TD>
142116 <TD width=10% BGCOLOR=#FBF5EF>
142117 <B>32</B>
142118 </TD>
142119 <TD width=10% BGCOLOR=#FBF5EF>
142120 <B>RW</B>
142121 </TD>
142122 <TD width=15% BGCOLOR=#FBF5EF>
142123 <B>0x000000</B>
142124 </TD>
142125 <TD width=35% BGCOLOR=#FBF5EF>
142126 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
142127 </TD>
142128 </TR>
142129 <TR valign="top">
142130 <TD width=15% BGCOLOR=#FBF5EF>
142131 <A href="#DIRM_0">
142132 DIRM_0
142133 </A>
142134 </TD>
142135 <TD width=15% BGCOLOR=#FBF5EF>
142136 <B>0XE000A204</B>
142137 </TD>
142138 <TD width=10% BGCOLOR=#FBF5EF>
142139 <B>32</B>
142140 </TD>
142141 <TD width=10% BGCOLOR=#FBF5EF>
142142 <B>RW</B>
142143 </TD>
142144 <TD width=15% BGCOLOR=#FBF5EF>
142145 <B>0x000000</B>
142146 </TD>
142147 <TD width=35% BGCOLOR=#FBF5EF>
142148 <B>Direction mode configuration register: Configures bank 0 for direction mode, either input or output</B>
142149 </TD>
142150 </TR>
142151 <TR valign="top">
142152 <TD width=15% BGCOLOR=#FBF5EF>
142153 <A href="#MASK_DATA_0_LSW">
142154 MASK_DATA_0_LSW
142155 </A>
142156 </TD>
142157 <TD width=15% BGCOLOR=#FBF5EF>
142158 <B>0XE000A000</B>
142159 </TD>
142160 <TD width=10% BGCOLOR=#FBF5EF>
142161 <B>32</B>
142162 </TD>
142163 <TD width=10% BGCOLOR=#FBF5EF>
142164 <B>RW</B>
142165 </TD>
142166 <TD width=15% BGCOLOR=#FBF5EF>
142167 <B>0x000000</B>
142168 </TD>
142169 <TD width=35% BGCOLOR=#FBF5EF>
142170 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
142171 </TD>
142172 </TR>
142173 <TR valign="top">
142174 <TD width=15% BGCOLOR=#FBF5EF>
142175 <A href="#OEN_0">
142176 OEN_0
142177 </A>
142178 </TD>
142179 <TD width=15% BGCOLOR=#FBF5EF>
142180 <B>0XE000A208</B>
142181 </TD>
142182 <TD width=10% BGCOLOR=#FBF5EF>
142183 <B>32</B>
142184 </TD>
142185 <TD width=10% BGCOLOR=#FBF5EF>
142186 <B>RW</B>
142187 </TD>
142188 <TD width=15% BGCOLOR=#FBF5EF>
142189 <B>0x000000</B>
142190 </TD>
142191 <TD width=35% BGCOLOR=#FBF5EF>
142192 <B>Output enable register: Configures the output enables of bank 0</B>
142193 </TD>
142194 </TR>
142195 <TR valign="top">
142196 <TD width=15% BGCOLOR=#FBF5EF>
142197 <A href="#MASK_DATA_0_LSW">
142198 MASK_DATA_0_LSW
142199 </A>
142200 </TD>
142201 <TD width=15% BGCOLOR=#FBF5EF>
142202 <B>0XE000A000</B>
142203 </TD>
142204 <TD width=10% BGCOLOR=#FBF5EF>
142205 <B>32</B>
142206 </TD>
142207 <TD width=10% BGCOLOR=#FBF5EF>
142208 <B>RW</B>
142209 </TD>
142210 <TD width=15% BGCOLOR=#FBF5EF>
142211 <B>0x000000</B>
142212 </TD>
142213 <TD width=35% BGCOLOR=#FBF5EF>
142214 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
142215 </TD>
142216 </TR>
142217 <TR valign="top">
142218 <TD width=15% BGCOLOR=#FBF5EF>
142219 <A href="#MASK_DATA_0_LSW">
142220 MASK_DATA_0_LSW
142221 </A>
142222 </TD>
142223 <TD width=15% BGCOLOR=#FBF5EF>
142224 <B>0XE000A000</B>
142225 </TD>
142226 <TD width=10% BGCOLOR=#FBF5EF>
142227 <B>32</B>
142228 </TD>
142229 <TD width=10% BGCOLOR=#FBF5EF>
142230 <B>RW</B>
142231 </TD>
142232 <TD width=15% BGCOLOR=#FBF5EF>
142233 <B>0x000000</B>
142234 </TD>
142235 <TD width=35% BGCOLOR=#FBF5EF>
142236 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
142237 </TD>
142238 </TR>
142239 <TR valign="top">
142240 <TD width=15% BGCOLOR=#FBF5EF>
142241 <A href="#DIRM_0">
142242 DIRM_0
142243 </A>
142244 </TD>
142245 <TD width=15% BGCOLOR=#FBF5EF>
142246 <B>0XE000A204</B>
142247 </TD>
142248 <TD width=10% BGCOLOR=#FBF5EF>
142249 <B>32</B>
142250 </TD>
142251 <TD width=10% BGCOLOR=#FBF5EF>
142252 <B>RW</B>
142253 </TD>
142254 <TD width=15% BGCOLOR=#FBF5EF>
142255 <B>0x000000</B>
142256 </TD>
142257 <TD width=35% BGCOLOR=#FBF5EF>
142258 <B>Direction mode configuration register: Configures bank 0 for direction mode, either input or output</B>
142259 </TD>
142260 </TR>
142261 <TR valign="top">
142262 <TD width=15% BGCOLOR=#FBF5EF>
142263 <A href="#MASK_DATA_0_LSW">
142264 MASK_DATA_0_LSW
142265 </A>
142266 </TD>
142267 <TD width=15% BGCOLOR=#FBF5EF>
142268 <B>0XE000A000</B>
142269 </TD>
142270 <TD width=10% BGCOLOR=#FBF5EF>
142271 <B>32</B>
142272 </TD>
142273 <TD width=10% BGCOLOR=#FBF5EF>
142274 <B>RW</B>
142275 </TD>
142276 <TD width=15% BGCOLOR=#FBF5EF>
142277 <B>0x000000</B>
142278 </TD>
142279 <TD width=35% BGCOLOR=#FBF5EF>
142280 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
142281 </TD>
142282 </TR>
142283 <TR valign="top">
142284 <TD width=15% BGCOLOR=#FBF5EF>
142285 <A href="#OEN_0">
142286 OEN_0
142287 </A>
142288 </TD>
142289 <TD width=15% BGCOLOR=#FBF5EF>
142290 <B>0XE000A208</B>
142291 </TD>
142292 <TD width=10% BGCOLOR=#FBF5EF>
142293 <B>32</B>
142294 </TD>
142295 <TD width=10% BGCOLOR=#FBF5EF>
142296 <B>RW</B>
142297 </TD>
142298 <TD width=15% BGCOLOR=#FBF5EF>
142299 <B>0x000000</B>
142300 </TD>
142301 <TD width=35% BGCOLOR=#FBF5EF>
142302 <B>Output enable register: Configures the output enables of bank 0</B>
142303 </TD>
142304 </TR>
142305 <TR valign="top">
142306 <TD width=15% BGCOLOR=#FBF5EF>
142307 <A href="#MASK_DATA_0_LSW">
142308 MASK_DATA_0_LSW
142309 </A>
142310 </TD>
142311 <TD width=15% BGCOLOR=#FBF5EF>
142312 <B>0XE000A000</B>
142313 </TD>
142314 <TD width=10% BGCOLOR=#FBF5EF>
142315 <B>32</B>
142316 </TD>
142317 <TD width=10% BGCOLOR=#FBF5EF>
142318 <B>RW</B>
142319 </TD>
142320 <TD width=15% BGCOLOR=#FBF5EF>
142321 <B>0x000000</B>
142322 </TD>
142323 <TD width=35% BGCOLOR=#FBF5EF>
142324 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
142325 </TD>
142326 </TR>
142327 <TR valign="top">
142328 <TD width=15% BGCOLOR=#FBF5EF>
142329 <A href="#MASK_DATA_0_LSW">
142330 MASK_DATA_0_LSW
142331 </A>
142332 </TD>
142333 <TD width=15% BGCOLOR=#FBF5EF>
142334 <B>0XE000A000</B>
142335 </TD>
142336 <TD width=10% BGCOLOR=#FBF5EF>
142337 <B>32</B>
142338 </TD>
142339 <TD width=10% BGCOLOR=#FBF5EF>
142340 <B>RW</B>
142341 </TD>
142342 <TD width=15% BGCOLOR=#FBF5EF>
142343 <B>0x000000</B>
142344 </TD>
142345 <TD width=35% BGCOLOR=#FBF5EF>
142346 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
142347 </TD>
142348 </TR>
142349 </TABLE>
142350 <P>
142351 <H2><a name="ps7_peripherals_init_data_1_0">ps7_peripherals_init_data_1_0</a></H2>
142352 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142353 <TR valign="top">
142354 <TD width=15% BGCOLOR=#FFC0FF>
142355 <B>Register Name</B>
142356 </TD>
142357 <TD width=15% BGCOLOR=#FFC0FF>
142358 <B>Address</B>
142359 </TD>
142360 <TD width=10% BGCOLOR=#FFC0FF>
142361 <B>Width</B>
142362 </TD>
142363 <TD width=10% BGCOLOR=#FFC0FF>
142364 <B>Type</B>
142365 </TD>
142366 <TD width=15% BGCOLOR=#FFC0FF>
142367 <B>Reset Value</B>
142368 </TD>
142369 <TD width=35% BGCOLOR=#FFC0FF>
142370 <B>Description</B>
142371 </TD>
142372 </TR>
142373 <H1>SLCR SETTINGS</H1>
142374 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
142375 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142376 <TR valign="top">
142377 <TD width=15% BGCOLOR=#FFFF00>
142378 <B>Register Name</B>
142379 </TD>
142380 <TD width=15% BGCOLOR=#FFFF00>
142381 <B>Address</B>
142382 </TD>
142383 <TD width=10% BGCOLOR=#FFFF00>
142384 <B>Width</B>
142385 </TD>
142386 <TD width=10% BGCOLOR=#FFFF00>
142387 <B>Type</B>
142388 </TD>
142389 <TD width=15% BGCOLOR=#FFFF00>
142390 <B>Reset Value</B>
142391 </TD>
142392 <TD width=35% BGCOLOR=#FFFF00>
142393 <B>Description</B>
142394 </TD>
142395 </TR>
142396 <TR valign="top">
142397 <TD width=15% BGCOLOR=#FBF5EF>
142398 <B>SLCR_UNLOCK</B>
142399 </TD>
142400 <TD width=15% BGCOLOR=#FBF5EF>
142401 <B>0XF8000008</B>
142402 </TD>
142403 <TD width=10% BGCOLOR=#FBF5EF>
142404 <B>32</B>
142405 </TD>
142406 <TD width=10% BGCOLOR=#FBF5EF>
142407 <B>rw</B>
142408 </TD>
142409 <TD width=15% BGCOLOR=#FBF5EF>
142410 <B>0x00000000</B>
142411 </TD>
142412 <TD width=35% BGCOLOR=#FBF5EF>
142413 <B>--</B>
142414 </TD>
142415 </TR>
142416 </TABLE>
142417 <P>
142418 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142419 <TR valign="top">
142420 <TD width=15% BGCOLOR=#C0FFC0>
142421 <B>Field Name</B>
142422 </TD>
142423 <TD width=15% BGCOLOR=#C0FFC0>
142424 <B>Bits</B>
142425 </TD>
142426 <TD width=10% BGCOLOR=#C0FFC0>
142427 <B>Mask</B>
142428 </TD>
142429 <TD width=10% BGCOLOR=#C0FFC0>
142430 <B>Value</B>
142431 </TD>
142432 <TD width=15% BGCOLOR=#C0FFC0>
142433 <B>Shifted Value</B>
142434 </TD>
142435 <TD width=35% BGCOLOR=#C0FFC0>
142436 <B>Description</B>
142437 </TD>
142438 </TR>
142439 <TR valign="top">
142440 <TD width=15% BGCOLOR=#FBF5EF>
142441 <B>UNLOCK_KEY</B>
142442 </TD>
142443 <TD width=15% BGCOLOR=#FBF5EF>
142444 <B>15:0</B>
142445 </TD>
142446 <TD width=10% BGCOLOR=#FBF5EF>
142447 <B>ffff</B>
142448 </TD>
142449 <TD width=10% BGCOLOR=#FBF5EF>
142450 <B>df0d</B>
142451 </TD>
142452 <TD width=15% BGCOLOR=#FBF5EF>
142453 <B>df0d</B>
142454 </TD>
142455 <TD width=35% BGCOLOR=#FBF5EF>
142456 <B>When write data contains the unlock key value of 0xDF0D, the write protection mode is disabled. All registers defined in SLCR are writeable until locked again through the SLCR_LOCK register. A read of this register always returns zero.</B>
142457 </TD>
142458 </TR>
142459 <TR valign="top">
142460 <TD width=15% BGCOLOR=#C0C0C0>
142461 <B>SLCR_UNLOCK@0XF8000008</B>
142462 </TD>
142463 <TD width=15% BGCOLOR=#C0C0C0>
142464 <B>31:0</B>
142465 </TD>
142466 <TD width=10% BGCOLOR=#C0C0C0>
142467 <B>ffff</B>
142468 </TD>
142469 <TD width=10% BGCOLOR=#C0C0C0>
142470 <B></B>
142471 </TD>
142472 <TD width=15% BGCOLOR=#C0C0C0>
142473 <B>df0d</B>
142474 </TD>
142475 <TD width=35% BGCOLOR=#C0C0C0>
142476 <B>SLCR Write Protection Unlock</B>
142477 </TD>
142478 </TR>
142479 </TABLE>
142480 <P>
142481 <H1>DDR TERM/IBUF_DISABLE_MODE SETTINGS</H1>
142482 <H2><a name="DDRIOB_DATA0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA0</a></H2>
142483 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142484 <TR valign="top">
142485 <TD width=15% BGCOLOR=#FFFF00>
142486 <B>Register Name</B>
142487 </TD>
142488 <TD width=15% BGCOLOR=#FFFF00>
142489 <B>Address</B>
142490 </TD>
142491 <TD width=10% BGCOLOR=#FFFF00>
142492 <B>Width</B>
142493 </TD>
142494 <TD width=10% BGCOLOR=#FFFF00>
142495 <B>Type</B>
142496 </TD>
142497 <TD width=15% BGCOLOR=#FFFF00>
142498 <B>Reset Value</B>
142499 </TD>
142500 <TD width=35% BGCOLOR=#FFFF00>
142501 <B>Description</B>
142502 </TD>
142503 </TR>
142504 <TR valign="top">
142505 <TD width=15% BGCOLOR=#FBF5EF>
142506 <B>DDRIOB_DATA0</B>
142507 </TD>
142508 <TD width=15% BGCOLOR=#FBF5EF>
142509 <B>0XF8000B48</B>
142510 </TD>
142511 <TD width=10% BGCOLOR=#FBF5EF>
142512 <B>32</B>
142513 </TD>
142514 <TD width=10% BGCOLOR=#FBF5EF>
142515 <B>rw</B>
142516 </TD>
142517 <TD width=15% BGCOLOR=#FBF5EF>
142518 <B>0x00000000</B>
142519 </TD>
142520 <TD width=35% BGCOLOR=#FBF5EF>
142521 <B>--</B>
142522 </TD>
142523 </TR>
142524 </TABLE>
142525 <P>
142526 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142527 <TR valign="top">
142528 <TD width=15% BGCOLOR=#C0FFC0>
142529 <B>Field Name</B>
142530 </TD>
142531 <TD width=15% BGCOLOR=#C0FFC0>
142532 <B>Bits</B>
142533 </TD>
142534 <TD width=10% BGCOLOR=#C0FFC0>
142535 <B>Mask</B>
142536 </TD>
142537 <TD width=10% BGCOLOR=#C0FFC0>
142538 <B>Value</B>
142539 </TD>
142540 <TD width=15% BGCOLOR=#C0FFC0>
142541 <B>Shifted Value</B>
142542 </TD>
142543 <TD width=35% BGCOLOR=#C0FFC0>
142544 <B>Description</B>
142545 </TD>
142546 </TR>
142547 <TR valign="top">
142548 <TD width=15% BGCOLOR=#FBF5EF>
142549 <B>IBUF_DISABLE_MODE</B>
142550 </TD>
142551 <TD width=15% BGCOLOR=#FBF5EF>
142552 <B>7:7</B>
142553 </TD>
142554 <TD width=10% BGCOLOR=#FBF5EF>
142555 <B>80</B>
142556 </TD>
142557 <TD width=10% BGCOLOR=#FBF5EF>
142558 <B>1</B>
142559 </TD>
142560 <TD width=15% BGCOLOR=#FBF5EF>
142561 <B>80</B>
142562 </TD>
142563 <TD width=35% BGCOLOR=#FBF5EF>
142564 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
142565 </TD>
142566 </TR>
142567 <TR valign="top">
142568 <TD width=15% BGCOLOR=#FBF5EF>
142569 <B>TERM_DISABLE_MODE</B>
142570 </TD>
142571 <TD width=15% BGCOLOR=#FBF5EF>
142572 <B>8:8</B>
142573 </TD>
142574 <TD width=10% BGCOLOR=#FBF5EF>
142575 <B>100</B>
142576 </TD>
142577 <TD width=10% BGCOLOR=#FBF5EF>
142578 <B>1</B>
142579 </TD>
142580 <TD width=15% BGCOLOR=#FBF5EF>
142581 <B>100</B>
142582 </TD>
142583 <TD width=35% BGCOLOR=#FBF5EF>
142584 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
142585 </TD>
142586 </TR>
142587 <TR valign="top">
142588 <TD width=15% BGCOLOR=#C0C0C0>
142589 <B>DDRIOB_DATA0@0XF8000B48</B>
142590 </TD>
142591 <TD width=15% BGCOLOR=#C0C0C0>
142592 <B>31:0</B>
142593 </TD>
142594 <TD width=10% BGCOLOR=#C0C0C0>
142595 <B>180</B>
142596 </TD>
142597 <TD width=10% BGCOLOR=#C0C0C0>
142598 <B></B>
142599 </TD>
142600 <TD width=15% BGCOLOR=#C0C0C0>
142601 <B>180</B>
142602 </TD>
142603 <TD width=35% BGCOLOR=#C0C0C0>
142604 <B>DDRIOB Data 0 Configuration Register</B>
142605 </TD>
142606 </TR>
142607 </TABLE>
142608 <P>
142609 <H2><a name="DDRIOB_DATA1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DATA1</a></H2>
142610 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142611 <TR valign="top">
142612 <TD width=15% BGCOLOR=#FFFF00>
142613 <B>Register Name</B>
142614 </TD>
142615 <TD width=15% BGCOLOR=#FFFF00>
142616 <B>Address</B>
142617 </TD>
142618 <TD width=10% BGCOLOR=#FFFF00>
142619 <B>Width</B>
142620 </TD>
142621 <TD width=10% BGCOLOR=#FFFF00>
142622 <B>Type</B>
142623 </TD>
142624 <TD width=15% BGCOLOR=#FFFF00>
142625 <B>Reset Value</B>
142626 </TD>
142627 <TD width=35% BGCOLOR=#FFFF00>
142628 <B>Description</B>
142629 </TD>
142630 </TR>
142631 <TR valign="top">
142632 <TD width=15% BGCOLOR=#FBF5EF>
142633 <B>DDRIOB_DATA1</B>
142634 </TD>
142635 <TD width=15% BGCOLOR=#FBF5EF>
142636 <B>0XF8000B4C</B>
142637 </TD>
142638 <TD width=10% BGCOLOR=#FBF5EF>
142639 <B>32</B>
142640 </TD>
142641 <TD width=10% BGCOLOR=#FBF5EF>
142642 <B>rw</B>
142643 </TD>
142644 <TD width=15% BGCOLOR=#FBF5EF>
142645 <B>0x00000000</B>
142646 </TD>
142647 <TD width=35% BGCOLOR=#FBF5EF>
142648 <B>--</B>
142649 </TD>
142650 </TR>
142651 </TABLE>
142652 <P>
142653 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142654 <TR valign="top">
142655 <TD width=15% BGCOLOR=#C0FFC0>
142656 <B>Field Name</B>
142657 </TD>
142658 <TD width=15% BGCOLOR=#C0FFC0>
142659 <B>Bits</B>
142660 </TD>
142661 <TD width=10% BGCOLOR=#C0FFC0>
142662 <B>Mask</B>
142663 </TD>
142664 <TD width=10% BGCOLOR=#C0FFC0>
142665 <B>Value</B>
142666 </TD>
142667 <TD width=15% BGCOLOR=#C0FFC0>
142668 <B>Shifted Value</B>
142669 </TD>
142670 <TD width=35% BGCOLOR=#C0FFC0>
142671 <B>Description</B>
142672 </TD>
142673 </TR>
142674 <TR valign="top">
142675 <TD width=15% BGCOLOR=#FBF5EF>
142676 <B>IBUF_DISABLE_MODE</B>
142677 </TD>
142678 <TD width=15% BGCOLOR=#FBF5EF>
142679 <B>7:7</B>
142680 </TD>
142681 <TD width=10% BGCOLOR=#FBF5EF>
142682 <B>80</B>
142683 </TD>
142684 <TD width=10% BGCOLOR=#FBF5EF>
142685 <B>1</B>
142686 </TD>
142687 <TD width=15% BGCOLOR=#FBF5EF>
142688 <B>80</B>
142689 </TD>
142690 <TD width=35% BGCOLOR=#FBF5EF>
142691 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
142692 </TD>
142693 </TR>
142694 <TR valign="top">
142695 <TD width=15% BGCOLOR=#FBF5EF>
142696 <B>TERM_DISABLE_MODE</B>
142697 </TD>
142698 <TD width=15% BGCOLOR=#FBF5EF>
142699 <B>8:8</B>
142700 </TD>
142701 <TD width=10% BGCOLOR=#FBF5EF>
142702 <B>100</B>
142703 </TD>
142704 <TD width=10% BGCOLOR=#FBF5EF>
142705 <B>1</B>
142706 </TD>
142707 <TD width=15% BGCOLOR=#FBF5EF>
142708 <B>100</B>
142709 </TD>
142710 <TD width=35% BGCOLOR=#FBF5EF>
142711 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
142712 </TD>
142713 </TR>
142714 <TR valign="top">
142715 <TD width=15% BGCOLOR=#C0C0C0>
142716 <B>DDRIOB_DATA1@0XF8000B4C</B>
142717 </TD>
142718 <TD width=15% BGCOLOR=#C0C0C0>
142719 <B>31:0</B>
142720 </TD>
142721 <TD width=10% BGCOLOR=#C0C0C0>
142722 <B>180</B>
142723 </TD>
142724 <TD width=10% BGCOLOR=#C0C0C0>
142725 <B></B>
142726 </TD>
142727 <TD width=15% BGCOLOR=#C0C0C0>
142728 <B>180</B>
142729 </TD>
142730 <TD width=35% BGCOLOR=#C0C0C0>
142731 <B>DDRIOB Data 1 Configuration Register</B>
142732 </TD>
142733 </TR>
142734 </TABLE>
142735 <P>
142736 <H2><a name="DDRIOB_DIFF0">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF0</a></H2>
142737 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142738 <TR valign="top">
142739 <TD width=15% BGCOLOR=#FFFF00>
142740 <B>Register Name</B>
142741 </TD>
142742 <TD width=15% BGCOLOR=#FFFF00>
142743 <B>Address</B>
142744 </TD>
142745 <TD width=10% BGCOLOR=#FFFF00>
142746 <B>Width</B>
142747 </TD>
142748 <TD width=10% BGCOLOR=#FFFF00>
142749 <B>Type</B>
142750 </TD>
142751 <TD width=15% BGCOLOR=#FFFF00>
142752 <B>Reset Value</B>
142753 </TD>
142754 <TD width=35% BGCOLOR=#FFFF00>
142755 <B>Description</B>
142756 </TD>
142757 </TR>
142758 <TR valign="top">
142759 <TD width=15% BGCOLOR=#FBF5EF>
142760 <B>DDRIOB_DIFF0</B>
142761 </TD>
142762 <TD width=15% BGCOLOR=#FBF5EF>
142763 <B>0XF8000B50</B>
142764 </TD>
142765 <TD width=10% BGCOLOR=#FBF5EF>
142766 <B>32</B>
142767 </TD>
142768 <TD width=10% BGCOLOR=#FBF5EF>
142769 <B>rw</B>
142770 </TD>
142771 <TD width=15% BGCOLOR=#FBF5EF>
142772 <B>0x00000000</B>
142773 </TD>
142774 <TD width=35% BGCOLOR=#FBF5EF>
142775 <B>--</B>
142776 </TD>
142777 </TR>
142778 </TABLE>
142779 <P>
142780 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142781 <TR valign="top">
142782 <TD width=15% BGCOLOR=#C0FFC0>
142783 <B>Field Name</B>
142784 </TD>
142785 <TD width=15% BGCOLOR=#C0FFC0>
142786 <B>Bits</B>
142787 </TD>
142788 <TD width=10% BGCOLOR=#C0FFC0>
142789 <B>Mask</B>
142790 </TD>
142791 <TD width=10% BGCOLOR=#C0FFC0>
142792 <B>Value</B>
142793 </TD>
142794 <TD width=15% BGCOLOR=#C0FFC0>
142795 <B>Shifted Value</B>
142796 </TD>
142797 <TD width=35% BGCOLOR=#C0FFC0>
142798 <B>Description</B>
142799 </TD>
142800 </TR>
142801 <TR valign="top">
142802 <TD width=15% BGCOLOR=#FBF5EF>
142803 <B>IBUF_DISABLE_MODE</B>
142804 </TD>
142805 <TD width=15% BGCOLOR=#FBF5EF>
142806 <B>7:7</B>
142807 </TD>
142808 <TD width=10% BGCOLOR=#FBF5EF>
142809 <B>80</B>
142810 </TD>
142811 <TD width=10% BGCOLOR=#FBF5EF>
142812 <B>1</B>
142813 </TD>
142814 <TD width=15% BGCOLOR=#FBF5EF>
142815 <B>80</B>
142816 </TD>
142817 <TD width=35% BGCOLOR=#FBF5EF>
142818 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
142819 </TD>
142820 </TR>
142821 <TR valign="top">
142822 <TD width=15% BGCOLOR=#FBF5EF>
142823 <B>TERM_DISABLE_MODE</B>
142824 </TD>
142825 <TD width=15% BGCOLOR=#FBF5EF>
142826 <B>8:8</B>
142827 </TD>
142828 <TD width=10% BGCOLOR=#FBF5EF>
142829 <B>100</B>
142830 </TD>
142831 <TD width=10% BGCOLOR=#FBF5EF>
142832 <B>1</B>
142833 </TD>
142834 <TD width=15% BGCOLOR=#FBF5EF>
142835 <B>100</B>
142836 </TD>
142837 <TD width=35% BGCOLOR=#FBF5EF>
142838 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
142839 </TD>
142840 </TR>
142841 <TR valign="top">
142842 <TD width=15% BGCOLOR=#C0C0C0>
142843 <B>DDRIOB_DIFF0@0XF8000B50</B>
142844 </TD>
142845 <TD width=15% BGCOLOR=#C0C0C0>
142846 <B>31:0</B>
142847 </TD>
142848 <TD width=10% BGCOLOR=#C0C0C0>
142849 <B>180</B>
142850 </TD>
142851 <TD width=10% BGCOLOR=#C0C0C0>
142852 <B></B>
142853 </TD>
142854 <TD width=15% BGCOLOR=#C0C0C0>
142855 <B>180</B>
142856 </TD>
142857 <TD width=35% BGCOLOR=#C0C0C0>
142858 <B>DDRIOB Differential DQS 0 Configuration Register</B>
142859 </TD>
142860 </TR>
142861 </TABLE>
142862 <P>
142863 <H2><a name="DDRIOB_DIFF1">Register (<A href=#mod___slcr> slcr </A>)DDRIOB_DIFF1</a></H2>
142864 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142865 <TR valign="top">
142866 <TD width=15% BGCOLOR=#FFFF00>
142867 <B>Register Name</B>
142868 </TD>
142869 <TD width=15% BGCOLOR=#FFFF00>
142870 <B>Address</B>
142871 </TD>
142872 <TD width=10% BGCOLOR=#FFFF00>
142873 <B>Width</B>
142874 </TD>
142875 <TD width=10% BGCOLOR=#FFFF00>
142876 <B>Type</B>
142877 </TD>
142878 <TD width=15% BGCOLOR=#FFFF00>
142879 <B>Reset Value</B>
142880 </TD>
142881 <TD width=35% BGCOLOR=#FFFF00>
142882 <B>Description</B>
142883 </TD>
142884 </TR>
142885 <TR valign="top">
142886 <TD width=15% BGCOLOR=#FBF5EF>
142887 <B>DDRIOB_DIFF1</B>
142888 </TD>
142889 <TD width=15% BGCOLOR=#FBF5EF>
142890 <B>0XF8000B54</B>
142891 </TD>
142892 <TD width=10% BGCOLOR=#FBF5EF>
142893 <B>32</B>
142894 </TD>
142895 <TD width=10% BGCOLOR=#FBF5EF>
142896 <B>rw</B>
142897 </TD>
142898 <TD width=15% BGCOLOR=#FBF5EF>
142899 <B>0x00000000</B>
142900 </TD>
142901 <TD width=35% BGCOLOR=#FBF5EF>
142902 <B>--</B>
142903 </TD>
142904 </TR>
142905 </TABLE>
142906 <P>
142907 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142908 <TR valign="top">
142909 <TD width=15% BGCOLOR=#C0FFC0>
142910 <B>Field Name</B>
142911 </TD>
142912 <TD width=15% BGCOLOR=#C0FFC0>
142913 <B>Bits</B>
142914 </TD>
142915 <TD width=10% BGCOLOR=#C0FFC0>
142916 <B>Mask</B>
142917 </TD>
142918 <TD width=10% BGCOLOR=#C0FFC0>
142919 <B>Value</B>
142920 </TD>
142921 <TD width=15% BGCOLOR=#C0FFC0>
142922 <B>Shifted Value</B>
142923 </TD>
142924 <TD width=35% BGCOLOR=#C0FFC0>
142925 <B>Description</B>
142926 </TD>
142927 </TR>
142928 <TR valign="top">
142929 <TD width=15% BGCOLOR=#FBF5EF>
142930 <B>IBUF_DISABLE_MODE</B>
142931 </TD>
142932 <TD width=15% BGCOLOR=#FBF5EF>
142933 <B>7:7</B>
142934 </TD>
142935 <TD width=10% BGCOLOR=#FBF5EF>
142936 <B>80</B>
142937 </TD>
142938 <TD width=10% BGCOLOR=#FBF5EF>
142939 <B>1</B>
142940 </TD>
142941 <TD width=15% BGCOLOR=#FBF5EF>
142942 <B>80</B>
142943 </TD>
142944 <TD width=35% BGCOLOR=#FBF5EF>
142945 <B>Use ibuf_disable_into control ibuf 0 -ibuf is always enabled 1 - use ibuf_disable_in_to control enable</B>
142946 </TD>
142947 </TR>
142948 <TR valign="top">
142949 <TD width=15% BGCOLOR=#FBF5EF>
142950 <B>TERM_DISABLE_MODE</B>
142951 </TD>
142952 <TD width=15% BGCOLOR=#FBF5EF>
142953 <B>8:8</B>
142954 </TD>
142955 <TD width=10% BGCOLOR=#FBF5EF>
142956 <B>100</B>
142957 </TD>
142958 <TD width=10% BGCOLOR=#FBF5EF>
142959 <B>1</B>
142960 </TD>
142961 <TD width=15% BGCOLOR=#FBF5EF>
142962 <B>100</B>
142963 </TD>
142964 <TD width=35% BGCOLOR=#FBF5EF>
142965 <B>Use dynamic_dci_ts to control dci 0 - termination enabled 1 - use 'dynamic_dci_ts' control termination</B>
142966 </TD>
142967 </TR>
142968 <TR valign="top">
142969 <TD width=15% BGCOLOR=#C0C0C0>
142970 <B>DDRIOB_DIFF1@0XF8000B54</B>
142971 </TD>
142972 <TD width=15% BGCOLOR=#C0C0C0>
142973 <B>31:0</B>
142974 </TD>
142975 <TD width=10% BGCOLOR=#C0C0C0>
142976 <B>180</B>
142977 </TD>
142978 <TD width=10% BGCOLOR=#C0C0C0>
142979 <B></B>
142980 </TD>
142981 <TD width=15% BGCOLOR=#C0C0C0>
142982 <B>180</B>
142983 </TD>
142984 <TD width=35% BGCOLOR=#C0C0C0>
142985 <B>DDRIOB Differential DQS 1 Configuration Register</B>
142986 </TD>
142987 </TR>
142988 </TABLE>
142989 <P>
142990 <H1>LOCK IT BACK</H1>
142991 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
142992 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
142993 <TR valign="top">
142994 <TD width=15% BGCOLOR=#FFFF00>
142995 <B>Register Name</B>
142996 </TD>
142997 <TD width=15% BGCOLOR=#FFFF00>
142998 <B>Address</B>
142999 </TD>
143000 <TD width=10% BGCOLOR=#FFFF00>
143001 <B>Width</B>
143002 </TD>
143003 <TD width=10% BGCOLOR=#FFFF00>
143004 <B>Type</B>
143005 </TD>
143006 <TD width=15% BGCOLOR=#FFFF00>
143007 <B>Reset Value</B>
143008 </TD>
143009 <TD width=35% BGCOLOR=#FFFF00>
143010 <B>Description</B>
143011 </TD>
143012 </TR>
143013 <TR valign="top">
143014 <TD width=15% BGCOLOR=#FBF5EF>
143015 <B>SLCR_LOCK</B>
143016 </TD>
143017 <TD width=15% BGCOLOR=#FBF5EF>
143018 <B>0XF8000004</B>
143019 </TD>
143020 <TD width=10% BGCOLOR=#FBF5EF>
143021 <B>32</B>
143022 </TD>
143023 <TD width=10% BGCOLOR=#FBF5EF>
143024 <B>rw</B>
143025 </TD>
143026 <TD width=15% BGCOLOR=#FBF5EF>
143027 <B>0x00000000</B>
143028 </TD>
143029 <TD width=35% BGCOLOR=#FBF5EF>
143030 <B>--</B>
143031 </TD>
143032 </TR>
143033 </TABLE>
143034 <P>
143035 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143036 <TR valign="top">
143037 <TD width=15% BGCOLOR=#C0FFC0>
143038 <B>Field Name</B>
143039 </TD>
143040 <TD width=15% BGCOLOR=#C0FFC0>
143041 <B>Bits</B>
143042 </TD>
143043 <TD width=10% BGCOLOR=#C0FFC0>
143044 <B>Mask</B>
143045 </TD>
143046 <TD width=10% BGCOLOR=#C0FFC0>
143047 <B>Value</B>
143048 </TD>
143049 <TD width=15% BGCOLOR=#C0FFC0>
143050 <B>Shifted Value</B>
143051 </TD>
143052 <TD width=35% BGCOLOR=#C0FFC0>
143053 <B>Description</B>
143054 </TD>
143055 </TR>
143056 <TR valign="top">
143057 <TD width=15% BGCOLOR=#FBF5EF>
143058 <B>LOCK_KEY</B>
143059 </TD>
143060 <TD width=15% BGCOLOR=#FBF5EF>
143061 <B>15:0</B>
143062 </TD>
143063 <TD width=10% BGCOLOR=#FBF5EF>
143064 <B>ffff</B>
143065 </TD>
143066 <TD width=10% BGCOLOR=#FBF5EF>
143067 <B>767b</B>
143068 </TD>
143069 <TD width=15% BGCOLOR=#FBF5EF>
143070 <B>767b</B>
143071 </TD>
143072 <TD width=35% BGCOLOR=#FBF5EF>
143073 <B>When write data contains the lock key value of 0x767B, the write protection mode is enabled. All registers defined in SLCR are write protected until unlocked again through the SLCR_UNLOCK register. A read of this register always returns zero.</B>
143074 </TD>
143075 </TR>
143076 <TR valign="top">
143077 <TD width=15% BGCOLOR=#C0C0C0>
143078 <B>SLCR_LOCK@0XF8000004</B>
143079 </TD>
143080 <TD width=15% BGCOLOR=#C0C0C0>
143081 <B>31:0</B>
143082 </TD>
143083 <TD width=10% BGCOLOR=#C0C0C0>
143084 <B>ffff</B>
143085 </TD>
143086 <TD width=10% BGCOLOR=#C0C0C0>
143087 <B></B>
143088 </TD>
143089 <TD width=15% BGCOLOR=#C0C0C0>
143090 <B>767b</B>
143091 </TD>
143092 <TD width=35% BGCOLOR=#C0C0C0>
143093 <B>SLCR Write Protection Lock</B>
143094 </TD>
143095 </TR>
143096 </TABLE>
143097 <P>
143098 <H1>SRAM/NOR SET OPMODE</H1>
143099 <H1>TRACE CURRENT PORT SIZE</H1>
143100 <H1>UART REGISTERS</H1>
143101 <H2><a name="Baud_rate_divider_reg0">Register (<A href=#mod___slcr> slcr </A>)Baud_rate_divider_reg0</a></H2>
143102 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143103 <TR valign="top">
143104 <TD width=15% BGCOLOR=#FFFF00>
143105 <B>Register Name</B>
143106 </TD>
143107 <TD width=15% BGCOLOR=#FFFF00>
143108 <B>Address</B>
143109 </TD>
143110 <TD width=10% BGCOLOR=#FFFF00>
143111 <B>Width</B>
143112 </TD>
143113 <TD width=10% BGCOLOR=#FFFF00>
143114 <B>Type</B>
143115 </TD>
143116 <TD width=15% BGCOLOR=#FFFF00>
143117 <B>Reset Value</B>
143118 </TD>
143119 <TD width=35% BGCOLOR=#FFFF00>
143120 <B>Description</B>
143121 </TD>
143122 </TR>
143123 <TR valign="top">
143124 <TD width=15% BGCOLOR=#FBF5EF>
143125 <B>Baud_rate_divider_reg0</B>
143126 </TD>
143127 <TD width=15% BGCOLOR=#FBF5EF>
143128 <B>0XE0001034</B>
143129 </TD>
143130 <TD width=10% BGCOLOR=#FBF5EF>
143131 <B>32</B>
143132 </TD>
143133 <TD width=10% BGCOLOR=#FBF5EF>
143134 <B>rw</B>
143135 </TD>
143136 <TD width=15% BGCOLOR=#FBF5EF>
143137 <B>0x00000000</B>
143138 </TD>
143139 <TD width=35% BGCOLOR=#FBF5EF>
143140 <B>--</B>
143141 </TD>
143142 </TR>
143143 </TABLE>
143144 <P>
143145 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143146 <TR valign="top">
143147 <TD width=15% BGCOLOR=#C0FFC0>
143148 <B>Field Name</B>
143149 </TD>
143150 <TD width=15% BGCOLOR=#C0FFC0>
143151 <B>Bits</B>
143152 </TD>
143153 <TD width=10% BGCOLOR=#C0FFC0>
143154 <B>Mask</B>
143155 </TD>
143156 <TD width=10% BGCOLOR=#C0FFC0>
143157 <B>Value</B>
143158 </TD>
143159 <TD width=15% BGCOLOR=#C0FFC0>
143160 <B>Shifted Value</B>
143161 </TD>
143162 <TD width=35% BGCOLOR=#C0FFC0>
143163 <B>Description</B>
143164 </TD>
143165 </TR>
143166 <TR valign="top">
143167 <TD width=15% BGCOLOR=#FBF5EF>
143168 <B>BDIV</B>
143169 </TD>
143170 <TD width=15% BGCOLOR=#FBF5EF>
143171 <B>7:0</B>
143172 </TD>
143173 <TD width=10% BGCOLOR=#FBF5EF>
143174 <B>ff</B>
143175 </TD>
143176 <TD width=10% BGCOLOR=#FBF5EF>
143177 <B>6</B>
143178 </TD>
143179 <TD width=15% BGCOLOR=#FBF5EF>
143180 <B>6</B>
143181 </TD>
143182 <TD width=35% BGCOLOR=#FBF5EF>
143183 <B>Baud rate divider value 0 - 3: ignored 4 - 255: Baud rate</B>
143184 </TD>
143185 </TR>
143186 <TR valign="top">
143187 <TD width=15% BGCOLOR=#C0C0C0>
143188 <B>Baud_rate_divider_reg0@0XE0001034</B>
143189 </TD>
143190 <TD width=15% BGCOLOR=#C0C0C0>
143191 <B>31:0</B>
143192 </TD>
143193 <TD width=10% BGCOLOR=#C0C0C0>
143194 <B>ff</B>
143195 </TD>
143196 <TD width=10% BGCOLOR=#C0C0C0>
143197 <B></B>
143198 </TD>
143199 <TD width=15% BGCOLOR=#C0C0C0>
143200 <B>6</B>
143201 </TD>
143202 <TD width=35% BGCOLOR=#C0C0C0>
143203 <B>baud rate divider register</B>
143204 </TD>
143205 </TR>
143206 </TABLE>
143207 <P>
143208 <H2><a name="Baud_rate_gen_reg0">Register (<A href=#mod___slcr> slcr </A>)Baud_rate_gen_reg0</a></H2>
143209 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143210 <TR valign="top">
143211 <TD width=15% BGCOLOR=#FFFF00>
143212 <B>Register Name</B>
143213 </TD>
143214 <TD width=15% BGCOLOR=#FFFF00>
143215 <B>Address</B>
143216 </TD>
143217 <TD width=10% BGCOLOR=#FFFF00>
143218 <B>Width</B>
143219 </TD>
143220 <TD width=10% BGCOLOR=#FFFF00>
143221 <B>Type</B>
143222 </TD>
143223 <TD width=15% BGCOLOR=#FFFF00>
143224 <B>Reset Value</B>
143225 </TD>
143226 <TD width=35% BGCOLOR=#FFFF00>
143227 <B>Description</B>
143228 </TD>
143229 </TR>
143230 <TR valign="top">
143231 <TD width=15% BGCOLOR=#FBF5EF>
143232 <B>Baud_rate_gen_reg0</B>
143233 </TD>
143234 <TD width=15% BGCOLOR=#FBF5EF>
143235 <B>0XE0001018</B>
143236 </TD>
143237 <TD width=10% BGCOLOR=#FBF5EF>
143238 <B>32</B>
143239 </TD>
143240 <TD width=10% BGCOLOR=#FBF5EF>
143241 <B>rw</B>
143242 </TD>
143243 <TD width=15% BGCOLOR=#FBF5EF>
143244 <B>0x00000000</B>
143245 </TD>
143246 <TD width=35% BGCOLOR=#FBF5EF>
143247 <B>--</B>
143248 </TD>
143249 </TR>
143250 </TABLE>
143251 <P>
143252 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143253 <TR valign="top">
143254 <TD width=15% BGCOLOR=#C0FFC0>
143255 <B>Field Name</B>
143256 </TD>
143257 <TD width=15% BGCOLOR=#C0FFC0>
143258 <B>Bits</B>
143259 </TD>
143260 <TD width=10% BGCOLOR=#C0FFC0>
143261 <B>Mask</B>
143262 </TD>
143263 <TD width=10% BGCOLOR=#C0FFC0>
143264 <B>Value</B>
143265 </TD>
143266 <TD width=15% BGCOLOR=#C0FFC0>
143267 <B>Shifted Value</B>
143268 </TD>
143269 <TD width=35% BGCOLOR=#C0FFC0>
143270 <B>Description</B>
143271 </TD>
143272 </TR>
143273 <TR valign="top">
143274 <TD width=15% BGCOLOR=#FBF5EF>
143275 <B>CD</B>
143276 </TD>
143277 <TD width=15% BGCOLOR=#FBF5EF>
143278 <B>15:0</B>
143279 </TD>
143280 <TD width=10% BGCOLOR=#FBF5EF>
143281 <B>ffff</B>
143282 </TD>
143283 <TD width=10% BGCOLOR=#FBF5EF>
143284 <B>3e</B>
143285 </TD>
143286 <TD width=15% BGCOLOR=#FBF5EF>
143287 <B>3e</B>
143288 </TD>
143289 <TD width=35% BGCOLOR=#FBF5EF>
143290 <B>Baud Rate Clock Divisor Value 0 = Disables baud_sample 1 = Clock divisor bypass 2 - 65535 = baud_sample value</B>
143291 </TD>
143292 </TR>
143293 <TR valign="top">
143294 <TD width=15% BGCOLOR=#C0C0C0>
143295 <B>Baud_rate_gen_reg0@0XE0001018</B>
143296 </TD>
143297 <TD width=15% BGCOLOR=#C0C0C0>
143298 <B>31:0</B>
143299 </TD>
143300 <TD width=10% BGCOLOR=#C0C0C0>
143301 <B>ffff</B>
143302 </TD>
143303 <TD width=10% BGCOLOR=#C0C0C0>
143304 <B></B>
143305 </TD>
143306 <TD width=15% BGCOLOR=#C0C0C0>
143307 <B>3e</B>
143308 </TD>
143309 <TD width=35% BGCOLOR=#C0C0C0>
143310 <B>Baud rate divider register</B>
143311 </TD>
143312 </TR>
143313 </TABLE>
143314 <P>
143315 <H2><a name="Control_reg0">Register (<A href=#mod___slcr> slcr </A>)Control_reg0</a></H2>
143316 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143317 <TR valign="top">
143318 <TD width=15% BGCOLOR=#FFFF00>
143319 <B>Register Name</B>
143320 </TD>
143321 <TD width=15% BGCOLOR=#FFFF00>
143322 <B>Address</B>
143323 </TD>
143324 <TD width=10% BGCOLOR=#FFFF00>
143325 <B>Width</B>
143326 </TD>
143327 <TD width=10% BGCOLOR=#FFFF00>
143328 <B>Type</B>
143329 </TD>
143330 <TD width=15% BGCOLOR=#FFFF00>
143331 <B>Reset Value</B>
143332 </TD>
143333 <TD width=35% BGCOLOR=#FFFF00>
143334 <B>Description</B>
143335 </TD>
143336 </TR>
143337 <TR valign="top">
143338 <TD width=15% BGCOLOR=#FBF5EF>
143339 <B>Control_reg0</B>
143340 </TD>
143341 <TD width=15% BGCOLOR=#FBF5EF>
143342 <B>0XE0001000</B>
143343 </TD>
143344 <TD width=10% BGCOLOR=#FBF5EF>
143345 <B>32</B>
143346 </TD>
143347 <TD width=10% BGCOLOR=#FBF5EF>
143348 <B>rw</B>
143349 </TD>
143350 <TD width=15% BGCOLOR=#FBF5EF>
143351 <B>0x00000000</B>
143352 </TD>
143353 <TD width=35% BGCOLOR=#FBF5EF>
143354 <B>--</B>
143355 </TD>
143356 </TR>
143357 </TABLE>
143358 <P>
143359 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143360 <TR valign="top">
143361 <TD width=15% BGCOLOR=#C0FFC0>
143362 <B>Field Name</B>
143363 </TD>
143364 <TD width=15% BGCOLOR=#C0FFC0>
143365 <B>Bits</B>
143366 </TD>
143367 <TD width=10% BGCOLOR=#C0FFC0>
143368 <B>Mask</B>
143369 </TD>
143370 <TD width=10% BGCOLOR=#C0FFC0>
143371 <B>Value</B>
143372 </TD>
143373 <TD width=15% BGCOLOR=#C0FFC0>
143374 <B>Shifted Value</B>
143375 </TD>
143376 <TD width=35% BGCOLOR=#C0FFC0>
143377 <B>Description</B>
143378 </TD>
143379 </TR>
143380 <TR valign="top">
143381 <TD width=15% BGCOLOR=#FBF5EF>
143382 <B>STPBRK</B>
143383 </TD>
143384 <TD width=15% BGCOLOR=#FBF5EF>
143385 <B>8:8</B>
143386 </TD>
143387 <TD width=10% BGCOLOR=#FBF5EF>
143388 <B>100</B>
143389 </TD>
143390 <TD width=10% BGCOLOR=#FBF5EF>
143391 <B>0</B>
143392 </TD>
143393 <TD width=15% BGCOLOR=#FBF5EF>
143394 <B>0</B>
143395 </TD>
143396 <TD width=35% BGCOLOR=#FBF5EF>
143397 <B>Stop transmitter break. 1 = stop transmission of the break.</B>
143398 </TD>
143399 </TR>
143400 <TR valign="top">
143401 <TD width=15% BGCOLOR=#FBF5EF>
143402 <B>STTBRK</B>
143403 </TD>
143404 <TD width=15% BGCOLOR=#FBF5EF>
143405 <B>7:7</B>
143406 </TD>
143407 <TD width=10% BGCOLOR=#FBF5EF>
143408 <B>80</B>
143409 </TD>
143410 <TD width=10% BGCOLOR=#FBF5EF>
143411 <B>0</B>
143412 </TD>
143413 <TD width=15% BGCOLOR=#FBF5EF>
143414 <B>0</B>
143415 </TD>
143416 <TD width=35% BGCOLOR=#FBF5EF>
143417 <B>Start transmitter break 1 = start to transmit a break. Can only be set if STPBRK (Stop transmitter break) is not high.</B>
143418 </TD>
143419 </TR>
143420 <TR valign="top">
143421 <TD width=15% BGCOLOR=#FBF5EF>
143422 <B>RSTTO</B>
143423 </TD>
143424 <TD width=15% BGCOLOR=#FBF5EF>
143425 <B>6:6</B>
143426 </TD>
143427 <TD width=10% BGCOLOR=#FBF5EF>
143428 <B>40</B>
143429 </TD>
143430 <TD width=10% BGCOLOR=#FBF5EF>
143431 <B>0</B>
143432 </TD>
143433 <TD width=15% BGCOLOR=#FBF5EF>
143434 <B>0</B>
143435 </TD>
143436 <TD width=35% BGCOLOR=#FBF5EF>
143437 <B>Restart receiver timeout counter 1 = receiver timeout counter is restarted</B>
143438 </TD>
143439 </TR>
143440 <TR valign="top">
143441 <TD width=15% BGCOLOR=#FBF5EF>
143442 <B>TXDIS</B>
143443 </TD>
143444 <TD width=15% BGCOLOR=#FBF5EF>
143445 <B>5:5</B>
143446 </TD>
143447 <TD width=10% BGCOLOR=#FBF5EF>
143448 <B>20</B>
143449 </TD>
143450 <TD width=10% BGCOLOR=#FBF5EF>
143451 <B>0</B>
143452 </TD>
143453 <TD width=15% BGCOLOR=#FBF5EF>
143454 <B>0</B>
143455 </TD>
143456 <TD width=35% BGCOLOR=#FBF5EF>
143457 <B>Transmit disable. 1, the transmitter is disabled</B>
143458 </TD>
143459 </TR>
143460 <TR valign="top">
143461 <TD width=15% BGCOLOR=#FBF5EF>
143462 <B>TXEN</B>
143463 </TD>
143464 <TD width=15% BGCOLOR=#FBF5EF>
143465 <B>4:4</B>
143466 </TD>
143467 <TD width=10% BGCOLOR=#FBF5EF>
143468 <B>10</B>
143469 </TD>
143470 <TD width=10% BGCOLOR=#FBF5EF>
143471 <B>1</B>
143472 </TD>
143473 <TD width=15% BGCOLOR=#FBF5EF>
143474 <B>10</B>
143475 </TD>
143476 <TD width=35% BGCOLOR=#FBF5EF>
143477 <B>Transmit enable. 1, the transmitter is enabled, provided the TXDIS field is set to 0.</B>
143478 </TD>
143479 </TR>
143480 <TR valign="top">
143481 <TD width=15% BGCOLOR=#FBF5EF>
143482 <B>RXDIS</B>
143483 </TD>
143484 <TD width=15% BGCOLOR=#FBF5EF>
143485 <B>3:3</B>
143486 </TD>
143487 <TD width=10% BGCOLOR=#FBF5EF>
143488 <B>8</B>
143489 </TD>
143490 <TD width=10% BGCOLOR=#FBF5EF>
143491 <B>0</B>
143492 </TD>
143493 <TD width=15% BGCOLOR=#FBF5EF>
143494 <B>0</B>
143495 </TD>
143496 <TD width=35% BGCOLOR=#FBF5EF>
143497 <B>Receive disable. 1= receiver is enabled</B>
143498 </TD>
143499 </TR>
143500 <TR valign="top">
143501 <TD width=15% BGCOLOR=#FBF5EF>
143502 <B>RXEN</B>
143503 </TD>
143504 <TD width=15% BGCOLOR=#FBF5EF>
143505 <B>2:2</B>
143506 </TD>
143507 <TD width=10% BGCOLOR=#FBF5EF>
143508 <B>4</B>
143509 </TD>
143510 <TD width=10% BGCOLOR=#FBF5EF>
143511 <B>1</B>
143512 </TD>
143513 <TD width=15% BGCOLOR=#FBF5EF>
143514 <B>4</B>
143515 </TD>
143516 <TD width=35% BGCOLOR=#FBF5EF>
143517 <B>Receive enable. 1=the receiver logic is enabled, provided RXDIS field is set to 0</B>
143518 </TD>
143519 </TR>
143520 <TR valign="top">
143521 <TD width=15% BGCOLOR=#FBF5EF>
143522 <B>TXRES</B>
143523 </TD>
143524 <TD width=15% BGCOLOR=#FBF5EF>
143525 <B>1:1</B>
143526 </TD>
143527 <TD width=10% BGCOLOR=#FBF5EF>
143528 <B>2</B>
143529 </TD>
143530 <TD width=10% BGCOLOR=#FBF5EF>
143531 <B>1</B>
143532 </TD>
143533 <TD width=15% BGCOLOR=#FBF5EF>
143534 <B>2</B>
143535 </TD>
143536 <TD width=35% BGCOLOR=#FBF5EF>
143537 <B>Software reset for TX data path. 1=the transmitter logic is reset and all pending transmitter data is discarded self clear</B>
143538 </TD>
143539 </TR>
143540 <TR valign="top">
143541 <TD width=15% BGCOLOR=#FBF5EF>
143542 <B>RXRES</B>
143543 </TD>
143544 <TD width=15% BGCOLOR=#FBF5EF>
143545 <B>0:0</B>
143546 </TD>
143547 <TD width=10% BGCOLOR=#FBF5EF>
143548 <B>1</B>
143549 </TD>
143550 <TD width=10% BGCOLOR=#FBF5EF>
143551 <B>1</B>
143552 </TD>
143553 <TD width=15% BGCOLOR=#FBF5EF>
143554 <B>1</B>
143555 </TD>
143556 <TD width=35% BGCOLOR=#FBF5EF>
143557 <B>Software reset for RX data path 1=receiver logic is reset and all pending receiver data is discarded self clear</B>
143558 </TD>
143559 </TR>
143560 <TR valign="top">
143561 <TD width=15% BGCOLOR=#C0C0C0>
143562 <B>Control_reg0@0XE0001000</B>
143563 </TD>
143564 <TD width=15% BGCOLOR=#C0C0C0>
143565 <B>31:0</B>
143566 </TD>
143567 <TD width=10% BGCOLOR=#C0C0C0>
143568 <B>1ff</B>
143569 </TD>
143570 <TD width=10% BGCOLOR=#C0C0C0>
143571 <B></B>
143572 </TD>
143573 <TD width=15% BGCOLOR=#C0C0C0>
143574 <B>17</B>
143575 </TD>
143576 <TD width=35% BGCOLOR=#C0C0C0>
143577 <B>UART Control register</B>
143578 </TD>
143579 </TR>
143580 </TABLE>
143581 <P>
143582 <H2><a name="mode_reg0">Register (<A href=#mod___slcr> slcr </A>)mode_reg0</a></H2>
143583 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143584 <TR valign="top">
143585 <TD width=15% BGCOLOR=#FFFF00>
143586 <B>Register Name</B>
143587 </TD>
143588 <TD width=15% BGCOLOR=#FFFF00>
143589 <B>Address</B>
143590 </TD>
143591 <TD width=10% BGCOLOR=#FFFF00>
143592 <B>Width</B>
143593 </TD>
143594 <TD width=10% BGCOLOR=#FFFF00>
143595 <B>Type</B>
143596 </TD>
143597 <TD width=15% BGCOLOR=#FFFF00>
143598 <B>Reset Value</B>
143599 </TD>
143600 <TD width=35% BGCOLOR=#FFFF00>
143601 <B>Description</B>
143602 </TD>
143603 </TR>
143604 <TR valign="top">
143605 <TD width=15% BGCOLOR=#FBF5EF>
143606 <B>mode_reg0</B>
143607 </TD>
143608 <TD width=15% BGCOLOR=#FBF5EF>
143609 <B>0XE0001004</B>
143610 </TD>
143611 <TD width=10% BGCOLOR=#FBF5EF>
143612 <B>32</B>
143613 </TD>
143614 <TD width=10% BGCOLOR=#FBF5EF>
143615 <B>rw</B>
143616 </TD>
143617 <TD width=15% BGCOLOR=#FBF5EF>
143618 <B>0x00000000</B>
143619 </TD>
143620 <TD width=35% BGCOLOR=#FBF5EF>
143621 <B>--</B>
143622 </TD>
143623 </TR>
143624 </TABLE>
143625 <P>
143626 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143627 <TR valign="top">
143628 <TD width=15% BGCOLOR=#C0FFC0>
143629 <B>Field Name</B>
143630 </TD>
143631 <TD width=15% BGCOLOR=#C0FFC0>
143632 <B>Bits</B>
143633 </TD>
143634 <TD width=10% BGCOLOR=#C0FFC0>
143635 <B>Mask</B>
143636 </TD>
143637 <TD width=10% BGCOLOR=#C0FFC0>
143638 <B>Value</B>
143639 </TD>
143640 <TD width=15% BGCOLOR=#C0FFC0>
143641 <B>Shifted Value</B>
143642 </TD>
143643 <TD width=35% BGCOLOR=#C0FFC0>
143644 <B>Description</B>
143645 </TD>
143646 </TR>
143647 <TR valign="top">
143648 <TD width=15% BGCOLOR=#FBF5EF>
143649 <B>IRMODE</B>
143650 </TD>
143651 <TD width=15% BGCOLOR=#FBF5EF>
143652 <B>11:11</B>
143653 </TD>
143654 <TD width=10% BGCOLOR=#FBF5EF>
143655 <B>800</B>
143656 </TD>
143657 <TD width=10% BGCOLOR=#FBF5EF>
143658 <B>0</B>
143659 </TD>
143660 <TD width=15% BGCOLOR=#FBF5EF>
143661 <B>0</B>
143662 </TD>
143663 <TD width=35% BGCOLOR=#FBF5EF>
143664 <B>Enable IrDA mode 0 : Default UART mode 1 : Enable IrDA mode</B>
143665 </TD>
143666 </TR>
143667 <TR valign="top">
143668 <TD width=15% BGCOLOR=#FBF5EF>
143669 <B>UCLKEN</B>
143670 </TD>
143671 <TD width=15% BGCOLOR=#FBF5EF>
143672 <B>10:10</B>
143673 </TD>
143674 <TD width=10% BGCOLOR=#FBF5EF>
143675 <B>400</B>
143676 </TD>
143677 <TD width=10% BGCOLOR=#FBF5EF>
143678 <B>0</B>
143679 </TD>
143680 <TD width=15% BGCOLOR=#FBF5EF>
143681 <B>0</B>
143682 </TD>
143683 <TD width=35% BGCOLOR=#FBF5EF>
143684 <B>External uart_clk source select 0 : APB clock, pclk 1 : a user-defined clock</B>
143685 </TD>
143686 </TR>
143687 <TR valign="top">
143688 <TD width=15% BGCOLOR=#FBF5EF>
143689 <B>CHMODE</B>
143690 </TD>
143691 <TD width=15% BGCOLOR=#FBF5EF>
143692 <B>9:8</B>
143693 </TD>
143694 <TD width=10% BGCOLOR=#FBF5EF>
143695 <B>300</B>
143696 </TD>
143697 <TD width=10% BGCOLOR=#FBF5EF>
143698 <B>0</B>
143699 </TD>
143700 <TD width=15% BGCOLOR=#FBF5EF>
143701 <B>0</B>
143702 </TD>
143703 <TD width=35% BGCOLOR=#FBF5EF>
143704 <B>Channel mode 00 = normal 01 = automatic cho 10 = local loopback 11 = remote loopback</B>
143705 </TD>
143706 </TR>
143707 <TR valign="top">
143708 <TD width=15% BGCOLOR=#FBF5EF>
143709 <B>NBSTOP</B>
143710 </TD>
143711 <TD width=15% BGCOLOR=#FBF5EF>
143712 <B>7:6</B>
143713 </TD>
143714 <TD width=10% BGCOLOR=#FBF5EF>
143715 <B>c0</B>
143716 </TD>
143717 <TD width=10% BGCOLOR=#FBF5EF>
143718 <B>0</B>
143719 </TD>
143720 <TD width=15% BGCOLOR=#FBF5EF>
143721 <B>0</B>
143722 </TD>
143723 <TD width=35% BGCOLOR=#FBF5EF>
143724 <B>Number of stop bits 00 = 1 stop bit 01 = 1.5 stop bits 10 = 2 stop bits 11 = reserved</B>
143725 </TD>
143726 </TR>
143727 <TR valign="top">
143728 <TD width=15% BGCOLOR=#FBF5EF>
143729 <B>PAR</B>
143730 </TD>
143731 <TD width=15% BGCOLOR=#FBF5EF>
143732 <B>5:3</B>
143733 </TD>
143734 <TD width=10% BGCOLOR=#FBF5EF>
143735 <B>38</B>
143736 </TD>
143737 <TD width=10% BGCOLOR=#FBF5EF>
143738 <B>4</B>
143739 </TD>
143740 <TD width=15% BGCOLOR=#FBF5EF>
143741 <B>20</B>
143742 </TD>
143743 <TD width=35% BGCOLOR=#FBF5EF>
143744 <B>Parity type select. 000 = even parity 001 = odd parity 010 = forced to 0 parity (space) 011 = forced to 1 parity (mark) 1xx = no parity</B>
143745 </TD>
143746 </TR>
143747 <TR valign="top">
143748 <TD width=15% BGCOLOR=#FBF5EF>
143749 <B>CHRL</B>
143750 </TD>
143751 <TD width=15% BGCOLOR=#FBF5EF>
143752 <B>2:1</B>
143753 </TD>
143754 <TD width=10% BGCOLOR=#FBF5EF>
143755 <B>6</B>
143756 </TD>
143757 <TD width=10% BGCOLOR=#FBF5EF>
143758 <B>0</B>
143759 </TD>
143760 <TD width=15% BGCOLOR=#FBF5EF>
143761 <B>0</B>
143762 </TD>
143763 <TD width=35% BGCOLOR=#FBF5EF>
143764 <B>Character length select 11 = 6 bits 10 = 7 bits 01 / 00 = 8 bits</B>
143765 </TD>
143766 </TR>
143767 <TR valign="top">
143768 <TD width=15% BGCOLOR=#FBF5EF>
143769 <B>CLKS</B>
143770 </TD>
143771 <TD width=15% BGCOLOR=#FBF5EF>
143772 <B>0:0</B>
143773 </TD>
143774 <TD width=10% BGCOLOR=#FBF5EF>
143775 <B>1</B>
143776 </TD>
143777 <TD width=10% BGCOLOR=#FBF5EF>
143778 <B>0</B>
143779 </TD>
143780 <TD width=15% BGCOLOR=#FBF5EF>
143781 <B>0</B>
143782 </TD>
143783 <TD width=35% BGCOLOR=#FBF5EF>
143784 <B>clock source select 1 = clock source is uart_clk/8 0 = clock source is uart_clk</B>
143785 </TD>
143786 </TR>
143787 <TR valign="top">
143788 <TD width=15% BGCOLOR=#C0C0C0>
143789 <B>mode_reg0@0XE0001004</B>
143790 </TD>
143791 <TD width=15% BGCOLOR=#C0C0C0>
143792 <B>31:0</B>
143793 </TD>
143794 <TD width=10% BGCOLOR=#C0C0C0>
143795 <B>fff</B>
143796 </TD>
143797 <TD width=10% BGCOLOR=#C0C0C0>
143798 <B></B>
143799 </TD>
143800 <TD width=15% BGCOLOR=#C0C0C0>
143801 <B>20</B>
143802 </TD>
143803 <TD width=35% BGCOLOR=#C0C0C0>
143804 <B>UART Mode register</B>
143805 </TD>
143806 </TR>
143807 </TABLE>
143808 <P>
143809 <H1>QSPI REGISTERS</H1>
143810 <H2><a name="Config_reg">Register (<A href=#mod___slcr> slcr </A>)Config_reg</a></H2>
143811 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143812 <TR valign="top">
143813 <TD width=15% BGCOLOR=#FFFF00>
143814 <B>Register Name</B>
143815 </TD>
143816 <TD width=15% BGCOLOR=#FFFF00>
143817 <B>Address</B>
143818 </TD>
143819 <TD width=10% BGCOLOR=#FFFF00>
143820 <B>Width</B>
143821 </TD>
143822 <TD width=10% BGCOLOR=#FFFF00>
143823 <B>Type</B>
143824 </TD>
143825 <TD width=15% BGCOLOR=#FFFF00>
143826 <B>Reset Value</B>
143827 </TD>
143828 <TD width=35% BGCOLOR=#FFFF00>
143829 <B>Description</B>
143830 </TD>
143831 </TR>
143832 <TR valign="top">
143833 <TD width=15% BGCOLOR=#FBF5EF>
143834 <B>Config_reg</B>
143835 </TD>
143836 <TD width=15% BGCOLOR=#FBF5EF>
143837 <B>0XE000D000</B>
143838 </TD>
143839 <TD width=10% BGCOLOR=#FBF5EF>
143840 <B>32</B>
143841 </TD>
143842 <TD width=10% BGCOLOR=#FBF5EF>
143843 <B>rw</B>
143844 </TD>
143845 <TD width=15% BGCOLOR=#FBF5EF>
143846 <B>0x00000000</B>
143847 </TD>
143848 <TD width=35% BGCOLOR=#FBF5EF>
143849 <B>--</B>
143850 </TD>
143851 </TR>
143852 </TABLE>
143853 <P>
143854 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143855 <TR valign="top">
143856 <TD width=15% BGCOLOR=#C0FFC0>
143857 <B>Field Name</B>
143858 </TD>
143859 <TD width=15% BGCOLOR=#C0FFC0>
143860 <B>Bits</B>
143861 </TD>
143862 <TD width=10% BGCOLOR=#C0FFC0>
143863 <B>Mask</B>
143864 </TD>
143865 <TD width=10% BGCOLOR=#C0FFC0>
143866 <B>Value</B>
143867 </TD>
143868 <TD width=15% BGCOLOR=#C0FFC0>
143869 <B>Shifted Value</B>
143870 </TD>
143871 <TD width=35% BGCOLOR=#C0FFC0>
143872 <B>Description</B>
143873 </TD>
143874 </TR>
143875 <TR valign="top">
143876 <TD width=15% BGCOLOR=#FBF5EF>
143877 <B>Holdb_dr</B>
143878 </TD>
143879 <TD width=15% BGCOLOR=#FBF5EF>
143880 <B>19:19</B>
143881 </TD>
143882 <TD width=10% BGCOLOR=#FBF5EF>
143883 <B>80000</B>
143884 </TD>
143885 <TD width=10% BGCOLOR=#FBF5EF>
143886 <B>1</B>
143887 </TD>
143888 <TD width=15% BGCOLOR=#FBF5EF>
143889 <B>80000</B>
143890 </TD>
143891 <TD width=35% BGCOLOR=#FBF5EF>
143892 <B>Holdb and WPn pins are driven in normal/fast read or dual output/io read by the controller, if set, else external pull-high is required. Both pins are always driven by the controller in quad mode.</B>
143893 </TD>
143894 </TR>
143895 <TR valign="top">
143896 <TD width=15% BGCOLOR=#C0C0C0>
143897 <B>Config_reg@0XE000D000</B>
143898 </TD>
143899 <TD width=15% BGCOLOR=#C0C0C0>
143900 <B>31:0</B>
143901 </TD>
143902 <TD width=10% BGCOLOR=#C0C0C0>
143903 <B>80000</B>
143904 </TD>
143905 <TD width=10% BGCOLOR=#C0C0C0>
143906 <B></B>
143907 </TD>
143908 <TD width=15% BGCOLOR=#C0C0C0>
143909 <B>80000</B>
143910 </TD>
143911 <TD width=35% BGCOLOR=#C0C0C0>
143912 <B>SPI configuration register</B>
143913 </TD>
143914 </TR>
143915 </TABLE>
143916 <P>
143917 <H1>PL POWER ON RESET REGISTERS</H1>
143918 <H2><a name="CTRL">Register (<A href=#mod___slcr> slcr </A>)CTRL</a></H2>
143919 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143920 <TR valign="top">
143921 <TD width=15% BGCOLOR=#FFFF00>
143922 <B>Register Name</B>
143923 </TD>
143924 <TD width=15% BGCOLOR=#FFFF00>
143925 <B>Address</B>
143926 </TD>
143927 <TD width=10% BGCOLOR=#FFFF00>
143928 <B>Width</B>
143929 </TD>
143930 <TD width=10% BGCOLOR=#FFFF00>
143931 <B>Type</B>
143932 </TD>
143933 <TD width=15% BGCOLOR=#FFFF00>
143934 <B>Reset Value</B>
143935 </TD>
143936 <TD width=35% BGCOLOR=#FFFF00>
143937 <B>Description</B>
143938 </TD>
143939 </TR>
143940 <TR valign="top">
143941 <TD width=15% BGCOLOR=#FBF5EF>
143942 <B>CTRL</B>
143943 </TD>
143944 <TD width=15% BGCOLOR=#FBF5EF>
143945 <B>0XF8007000</B>
143946 </TD>
143947 <TD width=10% BGCOLOR=#FBF5EF>
143948 <B>32</B>
143949 </TD>
143950 <TD width=10% BGCOLOR=#FBF5EF>
143951 <B>rw</B>
143952 </TD>
143953 <TD width=15% BGCOLOR=#FBF5EF>
143954 <B>0x00000000</B>
143955 </TD>
143956 <TD width=35% BGCOLOR=#FBF5EF>
143957 <B>--</B>
143958 </TD>
143959 </TR>
143960 </TABLE>
143961 <P>
143962 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
143963 <TR valign="top">
143964 <TD width=15% BGCOLOR=#C0FFC0>
143965 <B>Field Name</B>
143966 </TD>
143967 <TD width=15% BGCOLOR=#C0FFC0>
143968 <B>Bits</B>
143969 </TD>
143970 <TD width=10% BGCOLOR=#C0FFC0>
143971 <B>Mask</B>
143972 </TD>
143973 <TD width=10% BGCOLOR=#C0FFC0>
143974 <B>Value</B>
143975 </TD>
143976 <TD width=15% BGCOLOR=#C0FFC0>
143977 <B>Shifted Value</B>
143978 </TD>
143979 <TD width=35% BGCOLOR=#C0FFC0>
143980 <B>Description</B>
143981 </TD>
143982 </TR>
143983 <TR valign="top">
143984 <TD width=15% BGCOLOR=#FBF5EF>
143985 <B>PCFG_POR_CNT_4K</B>
143986 </TD>
143987 <TD width=15% BGCOLOR=#FBF5EF>
143988 <B>29:29</B>
143989 </TD>
143990 <TD width=10% BGCOLOR=#FBF5EF>
143991 <B>20000000</B>
143992 </TD>
143993 <TD width=10% BGCOLOR=#FBF5EF>
143994 <B>0</B>
143995 </TD>
143996 <TD width=15% BGCOLOR=#FBF5EF>
143997 <B>0</B>
143998 </TD>
143999 <TD width=35% BGCOLOR=#FBF5EF>
144000 <B>This is to indicate to the FPGA fabric what timer to use 0 - use 64K timer 1 - use 4K timer</B>
144001 </TD>
144002 </TR>
144003 <TR valign="top">
144004 <TD width=15% BGCOLOR=#C0C0C0>
144005 <B>CTRL@0XF8007000</B>
144006 </TD>
144007 <TD width=15% BGCOLOR=#C0C0C0>
144008 <B>31:0</B>
144009 </TD>
144010 <TD width=10% BGCOLOR=#C0C0C0>
144011 <B>20000000</B>
144012 </TD>
144013 <TD width=10% BGCOLOR=#C0C0C0>
144014 <B></B>
144015 </TD>
144016 <TD width=15% BGCOLOR=#C0C0C0>
144017 <B>0</B>
144018 </TD>
144019 <TD width=35% BGCOLOR=#C0C0C0>
144020 <B>Control Register : This register defines basic control registers. Some of the register bits can be locked by control bits in the LOCK Register 0x004.</B>
144021 </TD>
144022 </TR>
144023 </TABLE>
144024 <P>
144025 <H1>SMC TIMING CALCULATION REGISTER UPDATE</H1>
144026 <H1>NAND SET CYCLE</H1>
144027 <H1>OPMODE</H1>
144028 <H1>DIRECT COMMAND</H1>
144029 <H1>SRAM/NOR CS0 SET CYCLE</H1>
144030 <H1>DIRECT COMMAND</H1>
144031 <H1>NOR CS0 BASE ADDRESS</H1>
144032 <H1>SRAM/NOR CS1 SET CYCLE</H1>
144033 <H1>DIRECT COMMAND</H1>
144034 <H1>NOR CS1 BASE ADDRESS</H1>
144035 <H1>USB RESET</H1>
144036 <H1>DIR MODE BANK 0</H1>
144037 <H2><a name="DIRM_0">Register (<A href=#mod___slcr> slcr </A>)DIRM_0</a></H2>
144038 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144039 <TR valign="top">
144040 <TD width=15% BGCOLOR=#FFFF00>
144041 <B>Register Name</B>
144042 </TD>
144043 <TD width=15% BGCOLOR=#FFFF00>
144044 <B>Address</B>
144045 </TD>
144046 <TD width=10% BGCOLOR=#FFFF00>
144047 <B>Width</B>
144048 </TD>
144049 <TD width=10% BGCOLOR=#FFFF00>
144050 <B>Type</B>
144051 </TD>
144052 <TD width=15% BGCOLOR=#FFFF00>
144053 <B>Reset Value</B>
144054 </TD>
144055 <TD width=35% BGCOLOR=#FFFF00>
144056 <B>Description</B>
144057 </TD>
144058 </TR>
144059 <TR valign="top">
144060 <TD width=15% BGCOLOR=#FBF5EF>
144061 <B>DIRM_0</B>
144062 </TD>
144063 <TD width=15% BGCOLOR=#FBF5EF>
144064 <B>0XE000A204</B>
144065 </TD>
144066 <TD width=10% BGCOLOR=#FBF5EF>
144067 <B>32</B>
144068 </TD>
144069 <TD width=10% BGCOLOR=#FBF5EF>
144070 <B>rw</B>
144071 </TD>
144072 <TD width=15% BGCOLOR=#FBF5EF>
144073 <B>0x00000000</B>
144074 </TD>
144075 <TD width=35% BGCOLOR=#FBF5EF>
144076 <B>--</B>
144077 </TD>
144078 </TR>
144079 </TABLE>
144080 <P>
144081 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144082 <TR valign="top">
144083 <TD width=15% BGCOLOR=#C0FFC0>
144084 <B>Field Name</B>
144085 </TD>
144086 <TD width=15% BGCOLOR=#C0FFC0>
144087 <B>Bits</B>
144088 </TD>
144089 <TD width=10% BGCOLOR=#C0FFC0>
144090 <B>Mask</B>
144091 </TD>
144092 <TD width=10% BGCOLOR=#C0FFC0>
144093 <B>Value</B>
144094 </TD>
144095 <TD width=15% BGCOLOR=#C0FFC0>
144096 <B>Shifted Value</B>
144097 </TD>
144098 <TD width=35% BGCOLOR=#C0FFC0>
144099 <B>Description</B>
144100 </TD>
144101 </TR>
144102 <TR valign="top">
144103 <TD width=15% BGCOLOR=#FBF5EF>
144104 <B>DIRECTION_0</B>
144105 </TD>
144106 <TD width=15% BGCOLOR=#FBF5EF>
144107 <B>31:0</B>
144108 </TD>
144109 <TD width=10% BGCOLOR=#FBF5EF>
144110 <B>ffffffff</B>
144111 </TD>
144112 <TD width=10% BGCOLOR=#FBF5EF>
144113 <B>2880</B>
144114 </TD>
144115 <TD width=15% BGCOLOR=#FBF5EF>
144116 <B>2880</B>
144117 </TD>
144118 <TD width=35% BGCOLOR=#FBF5EF>
144119 <B>Direction mode for bank 0 0 = input 1 = output Each bit configures the corresponding pin within the 32-bit bank</B>
144120 </TD>
144121 </TR>
144122 <TR valign="top">
144123 <TD width=15% BGCOLOR=#C0C0C0>
144124 <B>DIRM_0@0XE000A204</B>
144125 </TD>
144126 <TD width=15% BGCOLOR=#C0C0C0>
144127 <B>31:0</B>
144128 </TD>
144129 <TD width=10% BGCOLOR=#C0C0C0>
144130 <B>ffffffff</B>
144131 </TD>
144132 <TD width=10% BGCOLOR=#C0C0C0>
144133 <B></B>
144134 </TD>
144135 <TD width=15% BGCOLOR=#C0C0C0>
144136 <B>2880</B>
144137 </TD>
144138 <TD width=35% BGCOLOR=#C0C0C0>
144139 <B>Direction mode configuration register: Configures bank 0 for direction mode, either input or output</B>
144140 </TD>
144141 </TR>
144142 </TABLE>
144143 <P>
144144 <H1>DIR MODE BANK 1</H1>
144145 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
144146 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
144147 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144148 <TR valign="top">
144149 <TD width=15% BGCOLOR=#FFFF00>
144150 <B>Register Name</B>
144151 </TD>
144152 <TD width=15% BGCOLOR=#FFFF00>
144153 <B>Address</B>
144154 </TD>
144155 <TD width=10% BGCOLOR=#FFFF00>
144156 <B>Width</B>
144157 </TD>
144158 <TD width=10% BGCOLOR=#FFFF00>
144159 <B>Type</B>
144160 </TD>
144161 <TD width=15% BGCOLOR=#FFFF00>
144162 <B>Reset Value</B>
144163 </TD>
144164 <TD width=35% BGCOLOR=#FFFF00>
144165 <B>Description</B>
144166 </TD>
144167 </TR>
144168 <TR valign="top">
144169 <TD width=15% BGCOLOR=#FBF5EF>
144170 <B>MASK_DATA_0_LSW</B>
144171 </TD>
144172 <TD width=15% BGCOLOR=#FBF5EF>
144173 <B>0XE000A000</B>
144174 </TD>
144175 <TD width=10% BGCOLOR=#FBF5EF>
144176 <B>32</B>
144177 </TD>
144178 <TD width=10% BGCOLOR=#FBF5EF>
144179 <B>rw</B>
144180 </TD>
144181 <TD width=15% BGCOLOR=#FBF5EF>
144182 <B>0x00000000</B>
144183 </TD>
144184 <TD width=35% BGCOLOR=#FBF5EF>
144185 <B>--</B>
144186 </TD>
144187 </TR>
144188 </TABLE>
144189 <P>
144190 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144191 <TR valign="top">
144192 <TD width=15% BGCOLOR=#C0FFC0>
144193 <B>Field Name</B>
144194 </TD>
144195 <TD width=15% BGCOLOR=#C0FFC0>
144196 <B>Bits</B>
144197 </TD>
144198 <TD width=10% BGCOLOR=#C0FFC0>
144199 <B>Mask</B>
144200 </TD>
144201 <TD width=10% BGCOLOR=#C0FFC0>
144202 <B>Value</B>
144203 </TD>
144204 <TD width=15% BGCOLOR=#C0FFC0>
144205 <B>Shifted Value</B>
144206 </TD>
144207 <TD width=35% BGCOLOR=#C0FFC0>
144208 <B>Description</B>
144209 </TD>
144210 </TR>
144211 <TR valign="top">
144212 <TD width=15% BGCOLOR=#FBF5EF>
144213 <B>MASK_0_LSW</B>
144214 </TD>
144215 <TD width=15% BGCOLOR=#FBF5EF>
144216 <B>31:16</B>
144217 </TD>
144218 <TD width=10% BGCOLOR=#FBF5EF>
144219 <B>ffff0000</B>
144220 </TD>
144221 <TD width=10% BGCOLOR=#FBF5EF>
144222 <B>ff7f</B>
144223 </TD>
144224 <TD width=15% BGCOLOR=#FBF5EF>
144225 <B>ff7f0000</B>
144226 </TD>
144227 <TD width=35% BGCOLOR=#FBF5EF>
144228 <B>Mask values to be applied on writes to the corresponding GPIO pins 0 = pin value is updated 1 = pin is masked Each bit controls the corresponding pin within the 16-bit half-bank Write Only, Read back as zero</B>
144229 </TD>
144230 </TR>
144231 <TR valign="top">
144232 <TD width=15% BGCOLOR=#FBF5EF>
144233 <B>DATA_0_LSW</B>
144234 </TD>
144235 <TD width=15% BGCOLOR=#FBF5EF>
144236 <B>15:0</B>
144237 </TD>
144238 <TD width=10% BGCOLOR=#FBF5EF>
144239 <B>ffff</B>
144240 </TD>
144241 <TD width=10% BGCOLOR=#FBF5EF>
144242 <B>80</B>
144243 </TD>
144244 <TD width=15% BGCOLOR=#FBF5EF>
144245 <B>80</B>
144246 </TD>
144247 <TD width=35% BGCOLOR=#FBF5EF>
144248 <B>Data values read from or written to the corresponding GPIO pins Each bit controls the corresponding pin within the 16-bit half-bank Note: Bit[6], bit[7] default value = 0</B>
144249 </TD>
144250 </TR>
144251 <TR valign="top">
144252 <TD width=15% BGCOLOR=#C0C0C0>
144253 <B>MASK_DATA_0_LSW@0XE000A000</B>
144254 </TD>
144255 <TD width=15% BGCOLOR=#C0C0C0>
144256 <B>31:0</B>
144257 </TD>
144258 <TD width=10% BGCOLOR=#C0C0C0>
144259 <B>ffffffff</B>
144260 </TD>
144261 <TD width=10% BGCOLOR=#C0C0C0>
144262 <B></B>
144263 </TD>
144264 <TD width=15% BGCOLOR=#C0C0C0>
144265 <B>ff7f0080</B>
144266 </TD>
144267 <TD width=35% BGCOLOR=#C0C0C0>
144268 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
144269 </TD>
144270 </TR>
144271 </TABLE>
144272 <P>
144273 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
144274 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
144275 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
144276 <H1>OUTPUT ENABLE BANK 0</H1>
144277 <H2><a name="OEN_0">Register (<A href=#mod___slcr> slcr </A>)OEN_0</a></H2>
144278 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144279 <TR valign="top">
144280 <TD width=15% BGCOLOR=#FFFF00>
144281 <B>Register Name</B>
144282 </TD>
144283 <TD width=15% BGCOLOR=#FFFF00>
144284 <B>Address</B>
144285 </TD>
144286 <TD width=10% BGCOLOR=#FFFF00>
144287 <B>Width</B>
144288 </TD>
144289 <TD width=10% BGCOLOR=#FFFF00>
144290 <B>Type</B>
144291 </TD>
144292 <TD width=15% BGCOLOR=#FFFF00>
144293 <B>Reset Value</B>
144294 </TD>
144295 <TD width=35% BGCOLOR=#FFFF00>
144296 <B>Description</B>
144297 </TD>
144298 </TR>
144299 <TR valign="top">
144300 <TD width=15% BGCOLOR=#FBF5EF>
144301 <B>OEN_0</B>
144302 </TD>
144303 <TD width=15% BGCOLOR=#FBF5EF>
144304 <B>0XE000A208</B>
144305 </TD>
144306 <TD width=10% BGCOLOR=#FBF5EF>
144307 <B>32</B>
144308 </TD>
144309 <TD width=10% BGCOLOR=#FBF5EF>
144310 <B>rw</B>
144311 </TD>
144312 <TD width=15% BGCOLOR=#FBF5EF>
144313 <B>0x00000000</B>
144314 </TD>
144315 <TD width=35% BGCOLOR=#FBF5EF>
144316 <B>--</B>
144317 </TD>
144318 </TR>
144319 </TABLE>
144320 <P>
144321 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144322 <TR valign="top">
144323 <TD width=15% BGCOLOR=#C0FFC0>
144324 <B>Field Name</B>
144325 </TD>
144326 <TD width=15% BGCOLOR=#C0FFC0>
144327 <B>Bits</B>
144328 </TD>
144329 <TD width=10% BGCOLOR=#C0FFC0>
144330 <B>Mask</B>
144331 </TD>
144332 <TD width=10% BGCOLOR=#C0FFC0>
144333 <B>Value</B>
144334 </TD>
144335 <TD width=15% BGCOLOR=#C0FFC0>
144336 <B>Shifted Value</B>
144337 </TD>
144338 <TD width=35% BGCOLOR=#C0FFC0>
144339 <B>Description</B>
144340 </TD>
144341 </TR>
144342 <TR valign="top">
144343 <TD width=15% BGCOLOR=#FBF5EF>
144344 <B>OP_ENABLE_0</B>
144345 </TD>
144346 <TD width=15% BGCOLOR=#FBF5EF>
144347 <B>31:0</B>
144348 </TD>
144349 <TD width=10% BGCOLOR=#FBF5EF>
144350 <B>ffffffff</B>
144351 </TD>
144352 <TD width=10% BGCOLOR=#FBF5EF>
144353 <B>2880</B>
144354 </TD>
144355 <TD width=15% BGCOLOR=#FBF5EF>
144356 <B>2880</B>
144357 </TD>
144358 <TD width=35% BGCOLOR=#FBF5EF>
144359 <B>Output enables for bank 0 0 = disabled 1 = enabled Each bit configures the corresponding pin within the 32-bit bank</B>
144360 </TD>
144361 </TR>
144362 <TR valign="top">
144363 <TD width=15% BGCOLOR=#C0C0C0>
144364 <B>OEN_0@0XE000A208</B>
144365 </TD>
144366 <TD width=15% BGCOLOR=#C0C0C0>
144367 <B>31:0</B>
144368 </TD>
144369 <TD width=10% BGCOLOR=#C0C0C0>
144370 <B>ffffffff</B>
144371 </TD>
144372 <TD width=10% BGCOLOR=#C0C0C0>
144373 <B></B>
144374 </TD>
144375 <TD width=15% BGCOLOR=#C0C0C0>
144376 <B>2880</B>
144377 </TD>
144378 <TD width=35% BGCOLOR=#C0C0C0>
144379 <B>Output enable register: Configures the output enables of bank 0</B>
144380 </TD>
144381 </TR>
144382 </TABLE>
144383 <P>
144384 <H1>OUTPUT ENABLE BANK 1</H1>
144385 <H1>MASK_DATA_0_LSW LOW BANK [15:0]</H1>
144386 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
144387 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144388 <TR valign="top">
144389 <TD width=15% BGCOLOR=#FFFF00>
144390 <B>Register Name</B>
144391 </TD>
144392 <TD width=15% BGCOLOR=#FFFF00>
144393 <B>Address</B>
144394 </TD>
144395 <TD width=10% BGCOLOR=#FFFF00>
144396 <B>Width</B>
144397 </TD>
144398 <TD width=10% BGCOLOR=#FFFF00>
144399 <B>Type</B>
144400 </TD>
144401 <TD width=15% BGCOLOR=#FFFF00>
144402 <B>Reset Value</B>
144403 </TD>
144404 <TD width=35% BGCOLOR=#FFFF00>
144405 <B>Description</B>
144406 </TD>
144407 </TR>
144408 <TR valign="top">
144409 <TD width=15% BGCOLOR=#FBF5EF>
144410 <B>MASK_DATA_0_LSW</B>
144411 </TD>
144412 <TD width=15% BGCOLOR=#FBF5EF>
144413 <B>0XE000A000</B>
144414 </TD>
144415 <TD width=10% BGCOLOR=#FBF5EF>
144416 <B>32</B>
144417 </TD>
144418 <TD width=10% BGCOLOR=#FBF5EF>
144419 <B>rw</B>
144420 </TD>
144421 <TD width=15% BGCOLOR=#FBF5EF>
144422 <B>0x00000000</B>
144423 </TD>
144424 <TD width=35% BGCOLOR=#FBF5EF>
144425 <B>--</B>
144426 </TD>
144427 </TR>
144428 </TABLE>
144429 <P>
144430 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144431 <TR valign="top">
144432 <TD width=15% BGCOLOR=#C0FFC0>
144433 <B>Field Name</B>
144434 </TD>
144435 <TD width=15% BGCOLOR=#C0FFC0>
144436 <B>Bits</B>
144437 </TD>
144438 <TD width=10% BGCOLOR=#C0FFC0>
144439 <B>Mask</B>
144440 </TD>
144441 <TD width=10% BGCOLOR=#C0FFC0>
144442 <B>Value</B>
144443 </TD>
144444 <TD width=15% BGCOLOR=#C0FFC0>
144445 <B>Shifted Value</B>
144446 </TD>
144447 <TD width=35% BGCOLOR=#C0FFC0>
144448 <B>Description</B>
144449 </TD>
144450 </TR>
144451 <TR valign="top">
144452 <TD width=15% BGCOLOR=#FBF5EF>
144453 <B>MASK_0_LSW</B>
144454 </TD>
144455 <TD width=15% BGCOLOR=#FBF5EF>
144456 <B>31:16</B>
144457 </TD>
144458 <TD width=10% BGCOLOR=#FBF5EF>
144459 <B>ffff0000</B>
144460 </TD>
144461 <TD width=10% BGCOLOR=#FBF5EF>
144462 <B>ff7f</B>
144463 </TD>
144464 <TD width=15% BGCOLOR=#FBF5EF>
144465 <B>ff7f0000</B>
144466 </TD>
144467 <TD width=35% BGCOLOR=#FBF5EF>
144468 <B>Mask values to be applied on writes to the corresponding GPIO pins 0 = pin value is updated 1 = pin is masked Each bit controls the corresponding pin within the 16-bit half-bank Write Only, Read back as zero</B>
144469 </TD>
144470 </TR>
144471 <TR valign="top">
144472 <TD width=15% BGCOLOR=#FBF5EF>
144473 <B>DATA_0_LSW</B>
144474 </TD>
144475 <TD width=15% BGCOLOR=#FBF5EF>
144476 <B>15:0</B>
144477 </TD>
144478 <TD width=10% BGCOLOR=#FBF5EF>
144479 <B>ffff</B>
144480 </TD>
144481 <TD width=10% BGCOLOR=#FBF5EF>
144482 <B>0</B>
144483 </TD>
144484 <TD width=15% BGCOLOR=#FBF5EF>
144485 <B>0</B>
144486 </TD>
144487 <TD width=35% BGCOLOR=#FBF5EF>
144488 <B>Data values read from or written to the corresponding GPIO pins Each bit controls the corresponding pin within the 16-bit half-bank Note: Bit[6], bit[7] default value = 0</B>
144489 </TD>
144490 </TR>
144491 <TR valign="top">
144492 <TD width=15% BGCOLOR=#C0C0C0>
144493 <B>MASK_DATA_0_LSW@0XE000A000</B>
144494 </TD>
144495 <TD width=15% BGCOLOR=#C0C0C0>
144496 <B>31:0</B>
144497 </TD>
144498 <TD width=10% BGCOLOR=#C0C0C0>
144499 <B>ffffffff</B>
144500 </TD>
144501 <TD width=10% BGCOLOR=#C0C0C0>
144502 <B></B>
144503 </TD>
144504 <TD width=15% BGCOLOR=#C0C0C0>
144505 <B>ff7f0000</B>
144506 </TD>
144507 <TD width=35% BGCOLOR=#C0C0C0>
144508 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
144509 </TD>
144510 </TR>
144511 </TABLE>
144512 <P>
144513 <H1>MASK_DATA_0_MSW LOW BANK [31:16]</H1>
144514 <H1>MASK_DATA_1_LSW LOW BANK [47:32]</H1>
144515 <H1>MASK_DATA_1_MSW LOW BANK [53:48]</H1>
144516 <H1>ADD 1 MS DELAY</H1>
144517 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
144518 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
144519 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144520 <TR valign="top">
144521 <TD width=15% BGCOLOR=#FFFF00>
144522 <B>Register Name</B>
144523 </TD>
144524 <TD width=15% BGCOLOR=#FFFF00>
144525 <B>Address</B>
144526 </TD>
144527 <TD width=10% BGCOLOR=#FFFF00>
144528 <B>Width</B>
144529 </TD>
144530 <TD width=10% BGCOLOR=#FFFF00>
144531 <B>Type</B>
144532 </TD>
144533 <TD width=15% BGCOLOR=#FFFF00>
144534 <B>Reset Value</B>
144535 </TD>
144536 <TD width=35% BGCOLOR=#FFFF00>
144537 <B>Description</B>
144538 </TD>
144539 </TR>
144540 <TR valign="top">
144541 <TD width=15% BGCOLOR=#FBF5EF>
144542 <B>MASK_DATA_0_LSW</B>
144543 </TD>
144544 <TD width=15% BGCOLOR=#FBF5EF>
144545 <B>0XE000A000</B>
144546 </TD>
144547 <TD width=10% BGCOLOR=#FBF5EF>
144548 <B>32</B>
144549 </TD>
144550 <TD width=10% BGCOLOR=#FBF5EF>
144551 <B>rw</B>
144552 </TD>
144553 <TD width=15% BGCOLOR=#FBF5EF>
144554 <B>0x00000000</B>
144555 </TD>
144556 <TD width=35% BGCOLOR=#FBF5EF>
144557 <B>--</B>
144558 </TD>
144559 </TR>
144560 </TABLE>
144561 <P>
144562 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144563 <TR valign="top">
144564 <TD width=15% BGCOLOR=#C0FFC0>
144565 <B>Field Name</B>
144566 </TD>
144567 <TD width=15% BGCOLOR=#C0FFC0>
144568 <B>Bits</B>
144569 </TD>
144570 <TD width=10% BGCOLOR=#C0FFC0>
144571 <B>Mask</B>
144572 </TD>
144573 <TD width=10% BGCOLOR=#C0FFC0>
144574 <B>Value</B>
144575 </TD>
144576 <TD width=15% BGCOLOR=#C0FFC0>
144577 <B>Shifted Value</B>
144578 </TD>
144579 <TD width=35% BGCOLOR=#C0FFC0>
144580 <B>Description</B>
144581 </TD>
144582 </TR>
144583 <TR valign="top">
144584 <TD width=15% BGCOLOR=#FBF5EF>
144585 <B>MASK_0_LSW</B>
144586 </TD>
144587 <TD width=15% BGCOLOR=#FBF5EF>
144588 <B>31:16</B>
144589 </TD>
144590 <TD width=10% BGCOLOR=#FBF5EF>
144591 <B>ffff0000</B>
144592 </TD>
144593 <TD width=10% BGCOLOR=#FBF5EF>
144594 <B>ff7f</B>
144595 </TD>
144596 <TD width=15% BGCOLOR=#FBF5EF>
144597 <B>ff7f0000</B>
144598 </TD>
144599 <TD width=35% BGCOLOR=#FBF5EF>
144600 <B>Mask values to be applied on writes to the corresponding GPIO pins 0 = pin value is updated 1 = pin is masked Each bit controls the corresponding pin within the 16-bit half-bank Write Only, Read back as zero</B>
144601 </TD>
144602 </TR>
144603 <TR valign="top">
144604 <TD width=15% BGCOLOR=#FBF5EF>
144605 <B>DATA_0_LSW</B>
144606 </TD>
144607 <TD width=15% BGCOLOR=#FBF5EF>
144608 <B>15:0</B>
144609 </TD>
144610 <TD width=10% BGCOLOR=#FBF5EF>
144611 <B>ffff</B>
144612 </TD>
144613 <TD width=10% BGCOLOR=#FBF5EF>
144614 <B>80</B>
144615 </TD>
144616 <TD width=15% BGCOLOR=#FBF5EF>
144617 <B>80</B>
144618 </TD>
144619 <TD width=35% BGCOLOR=#FBF5EF>
144620 <B>Data values read from or written to the corresponding GPIO pins Each bit controls the corresponding pin within the 16-bit half-bank Note: Bit[6], bit[7] default value = 0</B>
144621 </TD>
144622 </TR>
144623 <TR valign="top">
144624 <TD width=15% BGCOLOR=#C0C0C0>
144625 <B>MASK_DATA_0_LSW@0XE000A000</B>
144626 </TD>
144627 <TD width=15% BGCOLOR=#C0C0C0>
144628 <B>31:0</B>
144629 </TD>
144630 <TD width=10% BGCOLOR=#C0C0C0>
144631 <B>ffffffff</B>
144632 </TD>
144633 <TD width=10% BGCOLOR=#C0C0C0>
144634 <B></B>
144635 </TD>
144636 <TD width=15% BGCOLOR=#C0C0C0>
144637 <B>ff7f0080</B>
144638 </TD>
144639 <TD width=35% BGCOLOR=#C0C0C0>
144640 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
144641 </TD>
144642 </TR>
144643 </TABLE>
144644 <P>
144645 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
144646 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
144647 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
144648 <H1>ENET RESET</H1>
144649 <H1>DIR MODE BANK 0</H1>
144650 <H2><a name="DIRM_0">Register (<A href=#mod___slcr> slcr </A>)DIRM_0</a></H2>
144651 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144652 <TR valign="top">
144653 <TD width=15% BGCOLOR=#FFFF00>
144654 <B>Register Name</B>
144655 </TD>
144656 <TD width=15% BGCOLOR=#FFFF00>
144657 <B>Address</B>
144658 </TD>
144659 <TD width=10% BGCOLOR=#FFFF00>
144660 <B>Width</B>
144661 </TD>
144662 <TD width=10% BGCOLOR=#FFFF00>
144663 <B>Type</B>
144664 </TD>
144665 <TD width=15% BGCOLOR=#FFFF00>
144666 <B>Reset Value</B>
144667 </TD>
144668 <TD width=35% BGCOLOR=#FFFF00>
144669 <B>Description</B>
144670 </TD>
144671 </TR>
144672 <TR valign="top">
144673 <TD width=15% BGCOLOR=#FBF5EF>
144674 <B>DIRM_0</B>
144675 </TD>
144676 <TD width=15% BGCOLOR=#FBF5EF>
144677 <B>0XE000A204</B>
144678 </TD>
144679 <TD width=10% BGCOLOR=#FBF5EF>
144680 <B>32</B>
144681 </TD>
144682 <TD width=10% BGCOLOR=#FBF5EF>
144683 <B>rw</B>
144684 </TD>
144685 <TD width=15% BGCOLOR=#FBF5EF>
144686 <B>0x00000000</B>
144687 </TD>
144688 <TD width=35% BGCOLOR=#FBF5EF>
144689 <B>--</B>
144690 </TD>
144691 </TR>
144692 </TABLE>
144693 <P>
144694 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144695 <TR valign="top">
144696 <TD width=15% BGCOLOR=#C0FFC0>
144697 <B>Field Name</B>
144698 </TD>
144699 <TD width=15% BGCOLOR=#C0FFC0>
144700 <B>Bits</B>
144701 </TD>
144702 <TD width=10% BGCOLOR=#C0FFC0>
144703 <B>Mask</B>
144704 </TD>
144705 <TD width=10% BGCOLOR=#C0FFC0>
144706 <B>Value</B>
144707 </TD>
144708 <TD width=15% BGCOLOR=#C0FFC0>
144709 <B>Shifted Value</B>
144710 </TD>
144711 <TD width=35% BGCOLOR=#C0FFC0>
144712 <B>Description</B>
144713 </TD>
144714 </TR>
144715 <TR valign="top">
144716 <TD width=15% BGCOLOR=#FBF5EF>
144717 <B>DIRECTION_0</B>
144718 </TD>
144719 <TD width=15% BGCOLOR=#FBF5EF>
144720 <B>31:0</B>
144721 </TD>
144722 <TD width=10% BGCOLOR=#FBF5EF>
144723 <B>ffffffff</B>
144724 </TD>
144725 <TD width=10% BGCOLOR=#FBF5EF>
144726 <B>2880</B>
144727 </TD>
144728 <TD width=15% BGCOLOR=#FBF5EF>
144729 <B>2880</B>
144730 </TD>
144731 <TD width=35% BGCOLOR=#FBF5EF>
144732 <B>Direction mode for bank 0 0 = input 1 = output Each bit configures the corresponding pin within the 32-bit bank</B>
144733 </TD>
144734 </TR>
144735 <TR valign="top">
144736 <TD width=15% BGCOLOR=#C0C0C0>
144737 <B>DIRM_0@0XE000A204</B>
144738 </TD>
144739 <TD width=15% BGCOLOR=#C0C0C0>
144740 <B>31:0</B>
144741 </TD>
144742 <TD width=10% BGCOLOR=#C0C0C0>
144743 <B>ffffffff</B>
144744 </TD>
144745 <TD width=10% BGCOLOR=#C0C0C0>
144746 <B></B>
144747 </TD>
144748 <TD width=15% BGCOLOR=#C0C0C0>
144749 <B>2880</B>
144750 </TD>
144751 <TD width=35% BGCOLOR=#C0C0C0>
144752 <B>Direction mode configuration register: Configures bank 0 for direction mode, either input or output</B>
144753 </TD>
144754 </TR>
144755 </TABLE>
144756 <P>
144757 <H1>DIR MODE BANK 1</H1>
144758 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
144759 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
144760 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144761 <TR valign="top">
144762 <TD width=15% BGCOLOR=#FFFF00>
144763 <B>Register Name</B>
144764 </TD>
144765 <TD width=15% BGCOLOR=#FFFF00>
144766 <B>Address</B>
144767 </TD>
144768 <TD width=10% BGCOLOR=#FFFF00>
144769 <B>Width</B>
144770 </TD>
144771 <TD width=10% BGCOLOR=#FFFF00>
144772 <B>Type</B>
144773 </TD>
144774 <TD width=15% BGCOLOR=#FFFF00>
144775 <B>Reset Value</B>
144776 </TD>
144777 <TD width=35% BGCOLOR=#FFFF00>
144778 <B>Description</B>
144779 </TD>
144780 </TR>
144781 <TR valign="top">
144782 <TD width=15% BGCOLOR=#FBF5EF>
144783 <B>MASK_DATA_0_LSW</B>
144784 </TD>
144785 <TD width=15% BGCOLOR=#FBF5EF>
144786 <B>0XE000A000</B>
144787 </TD>
144788 <TD width=10% BGCOLOR=#FBF5EF>
144789 <B>32</B>
144790 </TD>
144791 <TD width=10% BGCOLOR=#FBF5EF>
144792 <B>rw</B>
144793 </TD>
144794 <TD width=15% BGCOLOR=#FBF5EF>
144795 <B>0x00000000</B>
144796 </TD>
144797 <TD width=35% BGCOLOR=#FBF5EF>
144798 <B>--</B>
144799 </TD>
144800 </TR>
144801 </TABLE>
144802 <P>
144803 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144804 <TR valign="top">
144805 <TD width=15% BGCOLOR=#C0FFC0>
144806 <B>Field Name</B>
144807 </TD>
144808 <TD width=15% BGCOLOR=#C0FFC0>
144809 <B>Bits</B>
144810 </TD>
144811 <TD width=10% BGCOLOR=#C0FFC0>
144812 <B>Mask</B>
144813 </TD>
144814 <TD width=10% BGCOLOR=#C0FFC0>
144815 <B>Value</B>
144816 </TD>
144817 <TD width=15% BGCOLOR=#C0FFC0>
144818 <B>Shifted Value</B>
144819 </TD>
144820 <TD width=35% BGCOLOR=#C0FFC0>
144821 <B>Description</B>
144822 </TD>
144823 </TR>
144824 <TR valign="top">
144825 <TD width=15% BGCOLOR=#FBF5EF>
144826 <B>MASK_0_LSW</B>
144827 </TD>
144828 <TD width=15% BGCOLOR=#FBF5EF>
144829 <B>31:16</B>
144830 </TD>
144831 <TD width=10% BGCOLOR=#FBF5EF>
144832 <B>ffff0000</B>
144833 </TD>
144834 <TD width=10% BGCOLOR=#FBF5EF>
144835 <B>f7ff</B>
144836 </TD>
144837 <TD width=15% BGCOLOR=#FBF5EF>
144838 <B>f7ff0000</B>
144839 </TD>
144840 <TD width=35% BGCOLOR=#FBF5EF>
144841 <B>Mask values to be applied on writes to the corresponding GPIO pins 0 = pin value is updated 1 = pin is masked Each bit controls the corresponding pin within the 16-bit half-bank Write Only, Read back as zero</B>
144842 </TD>
144843 </TR>
144844 <TR valign="top">
144845 <TD width=15% BGCOLOR=#FBF5EF>
144846 <B>DATA_0_LSW</B>
144847 </TD>
144848 <TD width=15% BGCOLOR=#FBF5EF>
144849 <B>15:0</B>
144850 </TD>
144851 <TD width=10% BGCOLOR=#FBF5EF>
144852 <B>ffff</B>
144853 </TD>
144854 <TD width=10% BGCOLOR=#FBF5EF>
144855 <B>800</B>
144856 </TD>
144857 <TD width=15% BGCOLOR=#FBF5EF>
144858 <B>800</B>
144859 </TD>
144860 <TD width=35% BGCOLOR=#FBF5EF>
144861 <B>Data values read from or written to the corresponding GPIO pins Each bit controls the corresponding pin within the 16-bit half-bank Note: Bit[6], bit[7] default value = 0</B>
144862 </TD>
144863 </TR>
144864 <TR valign="top">
144865 <TD width=15% BGCOLOR=#C0C0C0>
144866 <B>MASK_DATA_0_LSW@0XE000A000</B>
144867 </TD>
144868 <TD width=15% BGCOLOR=#C0C0C0>
144869 <B>31:0</B>
144870 </TD>
144871 <TD width=10% BGCOLOR=#C0C0C0>
144872 <B>ffffffff</B>
144873 </TD>
144874 <TD width=10% BGCOLOR=#C0C0C0>
144875 <B></B>
144876 </TD>
144877 <TD width=15% BGCOLOR=#C0C0C0>
144878 <B>f7ff0800</B>
144879 </TD>
144880 <TD width=35% BGCOLOR=#C0C0C0>
144881 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
144882 </TD>
144883 </TR>
144884 </TABLE>
144885 <P>
144886 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
144887 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
144888 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
144889 <H1>OUTPUT ENABLE BANK 0</H1>
144890 <H2><a name="OEN_0">Register (<A href=#mod___slcr> slcr </A>)OEN_0</a></H2>
144891 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144892 <TR valign="top">
144893 <TD width=15% BGCOLOR=#FFFF00>
144894 <B>Register Name</B>
144895 </TD>
144896 <TD width=15% BGCOLOR=#FFFF00>
144897 <B>Address</B>
144898 </TD>
144899 <TD width=10% BGCOLOR=#FFFF00>
144900 <B>Width</B>
144901 </TD>
144902 <TD width=10% BGCOLOR=#FFFF00>
144903 <B>Type</B>
144904 </TD>
144905 <TD width=15% BGCOLOR=#FFFF00>
144906 <B>Reset Value</B>
144907 </TD>
144908 <TD width=35% BGCOLOR=#FFFF00>
144909 <B>Description</B>
144910 </TD>
144911 </TR>
144912 <TR valign="top">
144913 <TD width=15% BGCOLOR=#FBF5EF>
144914 <B>OEN_0</B>
144915 </TD>
144916 <TD width=15% BGCOLOR=#FBF5EF>
144917 <B>0XE000A208</B>
144918 </TD>
144919 <TD width=10% BGCOLOR=#FBF5EF>
144920 <B>32</B>
144921 </TD>
144922 <TD width=10% BGCOLOR=#FBF5EF>
144923 <B>rw</B>
144924 </TD>
144925 <TD width=15% BGCOLOR=#FBF5EF>
144926 <B>0x00000000</B>
144927 </TD>
144928 <TD width=35% BGCOLOR=#FBF5EF>
144929 <B>--</B>
144930 </TD>
144931 </TR>
144932 </TABLE>
144933 <P>
144934 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
144935 <TR valign="top">
144936 <TD width=15% BGCOLOR=#C0FFC0>
144937 <B>Field Name</B>
144938 </TD>
144939 <TD width=15% BGCOLOR=#C0FFC0>
144940 <B>Bits</B>
144941 </TD>
144942 <TD width=10% BGCOLOR=#C0FFC0>
144943 <B>Mask</B>
144944 </TD>
144945 <TD width=10% BGCOLOR=#C0FFC0>
144946 <B>Value</B>
144947 </TD>
144948 <TD width=15% BGCOLOR=#C0FFC0>
144949 <B>Shifted Value</B>
144950 </TD>
144951 <TD width=35% BGCOLOR=#C0FFC0>
144952 <B>Description</B>
144953 </TD>
144954 </TR>
144955 <TR valign="top">
144956 <TD width=15% BGCOLOR=#FBF5EF>
144957 <B>OP_ENABLE_0</B>
144958 </TD>
144959 <TD width=15% BGCOLOR=#FBF5EF>
144960 <B>31:0</B>
144961 </TD>
144962 <TD width=10% BGCOLOR=#FBF5EF>
144963 <B>ffffffff</B>
144964 </TD>
144965 <TD width=10% BGCOLOR=#FBF5EF>
144966 <B>2880</B>
144967 </TD>
144968 <TD width=15% BGCOLOR=#FBF5EF>
144969 <B>2880</B>
144970 </TD>
144971 <TD width=35% BGCOLOR=#FBF5EF>
144972 <B>Output enables for bank 0 0 = disabled 1 = enabled Each bit configures the corresponding pin within the 32-bit bank</B>
144973 </TD>
144974 </TR>
144975 <TR valign="top">
144976 <TD width=15% BGCOLOR=#C0C0C0>
144977 <B>OEN_0@0XE000A208</B>
144978 </TD>
144979 <TD width=15% BGCOLOR=#C0C0C0>
144980 <B>31:0</B>
144981 </TD>
144982 <TD width=10% BGCOLOR=#C0C0C0>
144983 <B>ffffffff</B>
144984 </TD>
144985 <TD width=10% BGCOLOR=#C0C0C0>
144986 <B></B>
144987 </TD>
144988 <TD width=15% BGCOLOR=#C0C0C0>
144989 <B>2880</B>
144990 </TD>
144991 <TD width=35% BGCOLOR=#C0C0C0>
144992 <B>Output enable register: Configures the output enables of bank 0</B>
144993 </TD>
144994 </TR>
144995 </TABLE>
144996 <P>
144997 <H1>OUTPUT ENABLE BANK 1</H1>
144998 <H1>MASK_DATA_0_LSW LOW BANK [15:0]</H1>
144999 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
145000 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145001 <TR valign="top">
145002 <TD width=15% BGCOLOR=#FFFF00>
145003 <B>Register Name</B>
145004 </TD>
145005 <TD width=15% BGCOLOR=#FFFF00>
145006 <B>Address</B>
145007 </TD>
145008 <TD width=10% BGCOLOR=#FFFF00>
145009 <B>Width</B>
145010 </TD>
145011 <TD width=10% BGCOLOR=#FFFF00>
145012 <B>Type</B>
145013 </TD>
145014 <TD width=15% BGCOLOR=#FFFF00>
145015 <B>Reset Value</B>
145016 </TD>
145017 <TD width=35% BGCOLOR=#FFFF00>
145018 <B>Description</B>
145019 </TD>
145020 </TR>
145021 <TR valign="top">
145022 <TD width=15% BGCOLOR=#FBF5EF>
145023 <B>MASK_DATA_0_LSW</B>
145024 </TD>
145025 <TD width=15% BGCOLOR=#FBF5EF>
145026 <B>0XE000A000</B>
145027 </TD>
145028 <TD width=10% BGCOLOR=#FBF5EF>
145029 <B>32</B>
145030 </TD>
145031 <TD width=10% BGCOLOR=#FBF5EF>
145032 <B>rw</B>
145033 </TD>
145034 <TD width=15% BGCOLOR=#FBF5EF>
145035 <B>0x00000000</B>
145036 </TD>
145037 <TD width=35% BGCOLOR=#FBF5EF>
145038 <B>--</B>
145039 </TD>
145040 </TR>
145041 </TABLE>
145042 <P>
145043 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145044 <TR valign="top">
145045 <TD width=15% BGCOLOR=#C0FFC0>
145046 <B>Field Name</B>
145047 </TD>
145048 <TD width=15% BGCOLOR=#C0FFC0>
145049 <B>Bits</B>
145050 </TD>
145051 <TD width=10% BGCOLOR=#C0FFC0>
145052 <B>Mask</B>
145053 </TD>
145054 <TD width=10% BGCOLOR=#C0FFC0>
145055 <B>Value</B>
145056 </TD>
145057 <TD width=15% BGCOLOR=#C0FFC0>
145058 <B>Shifted Value</B>
145059 </TD>
145060 <TD width=35% BGCOLOR=#C0FFC0>
145061 <B>Description</B>
145062 </TD>
145063 </TR>
145064 <TR valign="top">
145065 <TD width=15% BGCOLOR=#FBF5EF>
145066 <B>MASK_0_LSW</B>
145067 </TD>
145068 <TD width=15% BGCOLOR=#FBF5EF>
145069 <B>31:16</B>
145070 </TD>
145071 <TD width=10% BGCOLOR=#FBF5EF>
145072 <B>ffff0000</B>
145073 </TD>
145074 <TD width=10% BGCOLOR=#FBF5EF>
145075 <B>f7ff</B>
145076 </TD>
145077 <TD width=15% BGCOLOR=#FBF5EF>
145078 <B>f7ff0000</B>
145079 </TD>
145080 <TD width=35% BGCOLOR=#FBF5EF>
145081 <B>Mask values to be applied on writes to the corresponding GPIO pins 0 = pin value is updated 1 = pin is masked Each bit controls the corresponding pin within the 16-bit half-bank Write Only, Read back as zero</B>
145082 </TD>
145083 </TR>
145084 <TR valign="top">
145085 <TD width=15% BGCOLOR=#FBF5EF>
145086 <B>DATA_0_LSW</B>
145087 </TD>
145088 <TD width=15% BGCOLOR=#FBF5EF>
145089 <B>15:0</B>
145090 </TD>
145091 <TD width=10% BGCOLOR=#FBF5EF>
145092 <B>ffff</B>
145093 </TD>
145094 <TD width=10% BGCOLOR=#FBF5EF>
145095 <B>0</B>
145096 </TD>
145097 <TD width=15% BGCOLOR=#FBF5EF>
145098 <B>0</B>
145099 </TD>
145100 <TD width=35% BGCOLOR=#FBF5EF>
145101 <B>Data values read from or written to the corresponding GPIO pins Each bit controls the corresponding pin within the 16-bit half-bank Note: Bit[6], bit[7] default value = 0</B>
145102 </TD>
145103 </TR>
145104 <TR valign="top">
145105 <TD width=15% BGCOLOR=#C0C0C0>
145106 <B>MASK_DATA_0_LSW@0XE000A000</B>
145107 </TD>
145108 <TD width=15% BGCOLOR=#C0C0C0>
145109 <B>31:0</B>
145110 </TD>
145111 <TD width=10% BGCOLOR=#C0C0C0>
145112 <B>ffffffff</B>
145113 </TD>
145114 <TD width=10% BGCOLOR=#C0C0C0>
145115 <B></B>
145116 </TD>
145117 <TD width=15% BGCOLOR=#C0C0C0>
145118 <B>f7ff0000</B>
145119 </TD>
145120 <TD width=35% BGCOLOR=#C0C0C0>
145121 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
145122 </TD>
145123 </TR>
145124 </TABLE>
145125 <P>
145126 <H1>MASK_DATA_0_MSW LOW BANK [31:16]</H1>
145127 <H1>MASK_DATA_1_LSW LOW BANK [47:32]</H1>
145128 <H1>MASK_DATA_1_MSW LOW BANK [53:48]</H1>
145129 <H1>ADD 1 MS DELAY</H1>
145130 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
145131 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
145132 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145133 <TR valign="top">
145134 <TD width=15% BGCOLOR=#FFFF00>
145135 <B>Register Name</B>
145136 </TD>
145137 <TD width=15% BGCOLOR=#FFFF00>
145138 <B>Address</B>
145139 </TD>
145140 <TD width=10% BGCOLOR=#FFFF00>
145141 <B>Width</B>
145142 </TD>
145143 <TD width=10% BGCOLOR=#FFFF00>
145144 <B>Type</B>
145145 </TD>
145146 <TD width=15% BGCOLOR=#FFFF00>
145147 <B>Reset Value</B>
145148 </TD>
145149 <TD width=35% BGCOLOR=#FFFF00>
145150 <B>Description</B>
145151 </TD>
145152 </TR>
145153 <TR valign="top">
145154 <TD width=15% BGCOLOR=#FBF5EF>
145155 <B>MASK_DATA_0_LSW</B>
145156 </TD>
145157 <TD width=15% BGCOLOR=#FBF5EF>
145158 <B>0XE000A000</B>
145159 </TD>
145160 <TD width=10% BGCOLOR=#FBF5EF>
145161 <B>32</B>
145162 </TD>
145163 <TD width=10% BGCOLOR=#FBF5EF>
145164 <B>rw</B>
145165 </TD>
145166 <TD width=15% BGCOLOR=#FBF5EF>
145167 <B>0x00000000</B>
145168 </TD>
145169 <TD width=35% BGCOLOR=#FBF5EF>
145170 <B>--</B>
145171 </TD>
145172 </TR>
145173 </TABLE>
145174 <P>
145175 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145176 <TR valign="top">
145177 <TD width=15% BGCOLOR=#C0FFC0>
145178 <B>Field Name</B>
145179 </TD>
145180 <TD width=15% BGCOLOR=#C0FFC0>
145181 <B>Bits</B>
145182 </TD>
145183 <TD width=10% BGCOLOR=#C0FFC0>
145184 <B>Mask</B>
145185 </TD>
145186 <TD width=10% BGCOLOR=#C0FFC0>
145187 <B>Value</B>
145188 </TD>
145189 <TD width=15% BGCOLOR=#C0FFC0>
145190 <B>Shifted Value</B>
145191 </TD>
145192 <TD width=35% BGCOLOR=#C0FFC0>
145193 <B>Description</B>
145194 </TD>
145195 </TR>
145196 <TR valign="top">
145197 <TD width=15% BGCOLOR=#FBF5EF>
145198 <B>MASK_0_LSW</B>
145199 </TD>
145200 <TD width=15% BGCOLOR=#FBF5EF>
145201 <B>31:16</B>
145202 </TD>
145203 <TD width=10% BGCOLOR=#FBF5EF>
145204 <B>ffff0000</B>
145205 </TD>
145206 <TD width=10% BGCOLOR=#FBF5EF>
145207 <B>f7ff</B>
145208 </TD>
145209 <TD width=15% BGCOLOR=#FBF5EF>
145210 <B>f7ff0000</B>
145211 </TD>
145212 <TD width=35% BGCOLOR=#FBF5EF>
145213 <B>Mask values to be applied on writes to the corresponding GPIO pins 0 = pin value is updated 1 = pin is masked Each bit controls the corresponding pin within the 16-bit half-bank Write Only, Read back as zero</B>
145214 </TD>
145215 </TR>
145216 <TR valign="top">
145217 <TD width=15% BGCOLOR=#FBF5EF>
145218 <B>DATA_0_LSW</B>
145219 </TD>
145220 <TD width=15% BGCOLOR=#FBF5EF>
145221 <B>15:0</B>
145222 </TD>
145223 <TD width=10% BGCOLOR=#FBF5EF>
145224 <B>ffff</B>
145225 </TD>
145226 <TD width=10% BGCOLOR=#FBF5EF>
145227 <B>800</B>
145228 </TD>
145229 <TD width=15% BGCOLOR=#FBF5EF>
145230 <B>800</B>
145231 </TD>
145232 <TD width=35% BGCOLOR=#FBF5EF>
145233 <B>Data values read from or written to the corresponding GPIO pins Each bit controls the corresponding pin within the 16-bit half-bank Note: Bit[6], bit[7] default value = 0</B>
145234 </TD>
145235 </TR>
145236 <TR valign="top">
145237 <TD width=15% BGCOLOR=#C0C0C0>
145238 <B>MASK_DATA_0_LSW@0XE000A000</B>
145239 </TD>
145240 <TD width=15% BGCOLOR=#C0C0C0>
145241 <B>31:0</B>
145242 </TD>
145243 <TD width=10% BGCOLOR=#C0C0C0>
145244 <B>ffffffff</B>
145245 </TD>
145246 <TD width=10% BGCOLOR=#C0C0C0>
145247 <B></B>
145248 </TD>
145249 <TD width=15% BGCOLOR=#C0C0C0>
145250 <B>f7ff0800</B>
145251 </TD>
145252 <TD width=35% BGCOLOR=#C0C0C0>
145253 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
145254 </TD>
145255 </TR>
145256 </TABLE>
145257 <P>
145258 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
145259 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
145260 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
145261 <H1>I2C RESET</H1>
145262 <H1>DIR MODE GPIO BANK0</H1>
145263 <H2><a name="DIRM_0">Register (<A href=#mod___slcr> slcr </A>)DIRM_0</a></H2>
145264 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145265 <TR valign="top">
145266 <TD width=15% BGCOLOR=#FFFF00>
145267 <B>Register Name</B>
145268 </TD>
145269 <TD width=15% BGCOLOR=#FFFF00>
145270 <B>Address</B>
145271 </TD>
145272 <TD width=10% BGCOLOR=#FFFF00>
145273 <B>Width</B>
145274 </TD>
145275 <TD width=10% BGCOLOR=#FFFF00>
145276 <B>Type</B>
145277 </TD>
145278 <TD width=15% BGCOLOR=#FFFF00>
145279 <B>Reset Value</B>
145280 </TD>
145281 <TD width=35% BGCOLOR=#FFFF00>
145282 <B>Description</B>
145283 </TD>
145284 </TR>
145285 <TR valign="top">
145286 <TD width=15% BGCOLOR=#FBF5EF>
145287 <B>DIRM_0</B>
145288 </TD>
145289 <TD width=15% BGCOLOR=#FBF5EF>
145290 <B>0XE000A204</B>
145291 </TD>
145292 <TD width=10% BGCOLOR=#FBF5EF>
145293 <B>32</B>
145294 </TD>
145295 <TD width=10% BGCOLOR=#FBF5EF>
145296 <B>rw</B>
145297 </TD>
145298 <TD width=15% BGCOLOR=#FBF5EF>
145299 <B>0x00000000</B>
145300 </TD>
145301 <TD width=35% BGCOLOR=#FBF5EF>
145302 <B>--</B>
145303 </TD>
145304 </TR>
145305 </TABLE>
145306 <P>
145307 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145308 <TR valign="top">
145309 <TD width=15% BGCOLOR=#C0FFC0>
145310 <B>Field Name</B>
145311 </TD>
145312 <TD width=15% BGCOLOR=#C0FFC0>
145313 <B>Bits</B>
145314 </TD>
145315 <TD width=10% BGCOLOR=#C0FFC0>
145316 <B>Mask</B>
145317 </TD>
145318 <TD width=10% BGCOLOR=#C0FFC0>
145319 <B>Value</B>
145320 </TD>
145321 <TD width=15% BGCOLOR=#C0FFC0>
145322 <B>Shifted Value</B>
145323 </TD>
145324 <TD width=35% BGCOLOR=#C0FFC0>
145325 <B>Description</B>
145326 </TD>
145327 </TR>
145328 <TR valign="top">
145329 <TD width=15% BGCOLOR=#FBF5EF>
145330 <B>DIRECTION_0</B>
145331 </TD>
145332 <TD width=15% BGCOLOR=#FBF5EF>
145333 <B>31:0</B>
145334 </TD>
145335 <TD width=10% BGCOLOR=#FBF5EF>
145336 <B>ffffffff</B>
145337 </TD>
145338 <TD width=10% BGCOLOR=#FBF5EF>
145339 <B>2880</B>
145340 </TD>
145341 <TD width=15% BGCOLOR=#FBF5EF>
145342 <B>2880</B>
145343 </TD>
145344 <TD width=35% BGCOLOR=#FBF5EF>
145345 <B>Direction mode for bank 0 0 = input 1 = output Each bit configures the corresponding pin within the 32-bit bank</B>
145346 </TD>
145347 </TR>
145348 <TR valign="top">
145349 <TD width=15% BGCOLOR=#C0C0C0>
145350 <B>DIRM_0@0XE000A204</B>
145351 </TD>
145352 <TD width=15% BGCOLOR=#C0C0C0>
145353 <B>31:0</B>
145354 </TD>
145355 <TD width=10% BGCOLOR=#C0C0C0>
145356 <B>ffffffff</B>
145357 </TD>
145358 <TD width=10% BGCOLOR=#C0C0C0>
145359 <B></B>
145360 </TD>
145361 <TD width=15% BGCOLOR=#C0C0C0>
145362 <B>2880</B>
145363 </TD>
145364 <TD width=35% BGCOLOR=#C0C0C0>
145365 <B>Direction mode configuration register: Configures bank 0 for direction mode, either input or output</B>
145366 </TD>
145367 </TR>
145368 </TABLE>
145369 <P>
145370 <H1>DIR MODE GPIO BANK1</H1>
145371 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
145372 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
145373 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145374 <TR valign="top">
145375 <TD width=15% BGCOLOR=#FFFF00>
145376 <B>Register Name</B>
145377 </TD>
145378 <TD width=15% BGCOLOR=#FFFF00>
145379 <B>Address</B>
145380 </TD>
145381 <TD width=10% BGCOLOR=#FFFF00>
145382 <B>Width</B>
145383 </TD>
145384 <TD width=10% BGCOLOR=#FFFF00>
145385 <B>Type</B>
145386 </TD>
145387 <TD width=15% BGCOLOR=#FFFF00>
145388 <B>Reset Value</B>
145389 </TD>
145390 <TD width=35% BGCOLOR=#FFFF00>
145391 <B>Description</B>
145392 </TD>
145393 </TR>
145394 <TR valign="top">
145395 <TD width=15% BGCOLOR=#FBF5EF>
145396 <B>MASK_DATA_0_LSW</B>
145397 </TD>
145398 <TD width=15% BGCOLOR=#FBF5EF>
145399 <B>0XE000A000</B>
145400 </TD>
145401 <TD width=10% BGCOLOR=#FBF5EF>
145402 <B>32</B>
145403 </TD>
145404 <TD width=10% BGCOLOR=#FBF5EF>
145405 <B>rw</B>
145406 </TD>
145407 <TD width=15% BGCOLOR=#FBF5EF>
145408 <B>0x00000000</B>
145409 </TD>
145410 <TD width=35% BGCOLOR=#FBF5EF>
145411 <B>--</B>
145412 </TD>
145413 </TR>
145414 </TABLE>
145415 <P>
145416 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145417 <TR valign="top">
145418 <TD width=15% BGCOLOR=#C0FFC0>
145419 <B>Field Name</B>
145420 </TD>
145421 <TD width=15% BGCOLOR=#C0FFC0>
145422 <B>Bits</B>
145423 </TD>
145424 <TD width=10% BGCOLOR=#C0FFC0>
145425 <B>Mask</B>
145426 </TD>
145427 <TD width=10% BGCOLOR=#C0FFC0>
145428 <B>Value</B>
145429 </TD>
145430 <TD width=15% BGCOLOR=#C0FFC0>
145431 <B>Shifted Value</B>
145432 </TD>
145433 <TD width=35% BGCOLOR=#C0FFC0>
145434 <B>Description</B>
145435 </TD>
145436 </TR>
145437 <TR valign="top">
145438 <TD width=15% BGCOLOR=#FBF5EF>
145439 <B>MASK_0_LSW</B>
145440 </TD>
145441 <TD width=15% BGCOLOR=#FBF5EF>
145442 <B>31:16</B>
145443 </TD>
145444 <TD width=10% BGCOLOR=#FBF5EF>
145445 <B>ffff0000</B>
145446 </TD>
145447 <TD width=10% BGCOLOR=#FBF5EF>
145448 <B>dfff</B>
145449 </TD>
145450 <TD width=15% BGCOLOR=#FBF5EF>
145451 <B>dfff0000</B>
145452 </TD>
145453 <TD width=35% BGCOLOR=#FBF5EF>
145454 <B>Mask values to be applied on writes to the corresponding GPIO pins 0 = pin value is updated 1 = pin is masked Each bit controls the corresponding pin within the 16-bit half-bank Write Only, Read back as zero</B>
145455 </TD>
145456 </TR>
145457 <TR valign="top">
145458 <TD width=15% BGCOLOR=#FBF5EF>
145459 <B>DATA_0_LSW</B>
145460 </TD>
145461 <TD width=15% BGCOLOR=#FBF5EF>
145462 <B>15:0</B>
145463 </TD>
145464 <TD width=10% BGCOLOR=#FBF5EF>
145465 <B>ffff</B>
145466 </TD>
145467 <TD width=10% BGCOLOR=#FBF5EF>
145468 <B>2000</B>
145469 </TD>
145470 <TD width=15% BGCOLOR=#FBF5EF>
145471 <B>2000</B>
145472 </TD>
145473 <TD width=35% BGCOLOR=#FBF5EF>
145474 <B>Data values read from or written to the corresponding GPIO pins Each bit controls the corresponding pin within the 16-bit half-bank Note: Bit[6], bit[7] default value = 0</B>
145475 </TD>
145476 </TR>
145477 <TR valign="top">
145478 <TD width=15% BGCOLOR=#C0C0C0>
145479 <B>MASK_DATA_0_LSW@0XE000A000</B>
145480 </TD>
145481 <TD width=15% BGCOLOR=#C0C0C0>
145482 <B>31:0</B>
145483 </TD>
145484 <TD width=10% BGCOLOR=#C0C0C0>
145485 <B>ffffffff</B>
145486 </TD>
145487 <TD width=10% BGCOLOR=#C0C0C0>
145488 <B></B>
145489 </TD>
145490 <TD width=15% BGCOLOR=#C0C0C0>
145491 <B>dfff2000</B>
145492 </TD>
145493 <TD width=35% BGCOLOR=#C0C0C0>
145494 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
145495 </TD>
145496 </TR>
145497 </TABLE>
145498 <P>
145499 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
145500 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
145501 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
145502 <H1>OUTPUT ENABLE</H1>
145503 <H2><a name="OEN_0">Register (<A href=#mod___slcr> slcr </A>)OEN_0</a></H2>
145504 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145505 <TR valign="top">
145506 <TD width=15% BGCOLOR=#FFFF00>
145507 <B>Register Name</B>
145508 </TD>
145509 <TD width=15% BGCOLOR=#FFFF00>
145510 <B>Address</B>
145511 </TD>
145512 <TD width=10% BGCOLOR=#FFFF00>
145513 <B>Width</B>
145514 </TD>
145515 <TD width=10% BGCOLOR=#FFFF00>
145516 <B>Type</B>
145517 </TD>
145518 <TD width=15% BGCOLOR=#FFFF00>
145519 <B>Reset Value</B>
145520 </TD>
145521 <TD width=35% BGCOLOR=#FFFF00>
145522 <B>Description</B>
145523 </TD>
145524 </TR>
145525 <TR valign="top">
145526 <TD width=15% BGCOLOR=#FBF5EF>
145527 <B>OEN_0</B>
145528 </TD>
145529 <TD width=15% BGCOLOR=#FBF5EF>
145530 <B>0XE000A208</B>
145531 </TD>
145532 <TD width=10% BGCOLOR=#FBF5EF>
145533 <B>32</B>
145534 </TD>
145535 <TD width=10% BGCOLOR=#FBF5EF>
145536 <B>rw</B>
145537 </TD>
145538 <TD width=15% BGCOLOR=#FBF5EF>
145539 <B>0x00000000</B>
145540 </TD>
145541 <TD width=35% BGCOLOR=#FBF5EF>
145542 <B>--</B>
145543 </TD>
145544 </TR>
145545 </TABLE>
145546 <P>
145547 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145548 <TR valign="top">
145549 <TD width=15% BGCOLOR=#C0FFC0>
145550 <B>Field Name</B>
145551 </TD>
145552 <TD width=15% BGCOLOR=#C0FFC0>
145553 <B>Bits</B>
145554 </TD>
145555 <TD width=10% BGCOLOR=#C0FFC0>
145556 <B>Mask</B>
145557 </TD>
145558 <TD width=10% BGCOLOR=#C0FFC0>
145559 <B>Value</B>
145560 </TD>
145561 <TD width=15% BGCOLOR=#C0FFC0>
145562 <B>Shifted Value</B>
145563 </TD>
145564 <TD width=35% BGCOLOR=#C0FFC0>
145565 <B>Description</B>
145566 </TD>
145567 </TR>
145568 <TR valign="top">
145569 <TD width=15% BGCOLOR=#FBF5EF>
145570 <B>OP_ENABLE_0</B>
145571 </TD>
145572 <TD width=15% BGCOLOR=#FBF5EF>
145573 <B>31:0</B>
145574 </TD>
145575 <TD width=10% BGCOLOR=#FBF5EF>
145576 <B>ffffffff</B>
145577 </TD>
145578 <TD width=10% BGCOLOR=#FBF5EF>
145579 <B>2880</B>
145580 </TD>
145581 <TD width=15% BGCOLOR=#FBF5EF>
145582 <B>2880</B>
145583 </TD>
145584 <TD width=35% BGCOLOR=#FBF5EF>
145585 <B>Output enables for bank 0 0 = disabled 1 = enabled Each bit configures the corresponding pin within the 32-bit bank</B>
145586 </TD>
145587 </TR>
145588 <TR valign="top">
145589 <TD width=15% BGCOLOR=#C0C0C0>
145590 <B>OEN_0@0XE000A208</B>
145591 </TD>
145592 <TD width=15% BGCOLOR=#C0C0C0>
145593 <B>31:0</B>
145594 </TD>
145595 <TD width=10% BGCOLOR=#C0C0C0>
145596 <B>ffffffff</B>
145597 </TD>
145598 <TD width=10% BGCOLOR=#C0C0C0>
145599 <B></B>
145600 </TD>
145601 <TD width=15% BGCOLOR=#C0C0C0>
145602 <B>2880</B>
145603 </TD>
145604 <TD width=35% BGCOLOR=#C0C0C0>
145605 <B>Output enable register: Configures the output enables of bank 0</B>
145606 </TD>
145607 </TR>
145608 </TABLE>
145609 <P>
145610 <H1>OUTPUT ENABLE</H1>
145611 <H1>MASK_DATA_0_LSW LOW BANK [15:0]</H1>
145612 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
145613 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145614 <TR valign="top">
145615 <TD width=15% BGCOLOR=#FFFF00>
145616 <B>Register Name</B>
145617 </TD>
145618 <TD width=15% BGCOLOR=#FFFF00>
145619 <B>Address</B>
145620 </TD>
145621 <TD width=10% BGCOLOR=#FFFF00>
145622 <B>Width</B>
145623 </TD>
145624 <TD width=10% BGCOLOR=#FFFF00>
145625 <B>Type</B>
145626 </TD>
145627 <TD width=15% BGCOLOR=#FFFF00>
145628 <B>Reset Value</B>
145629 </TD>
145630 <TD width=35% BGCOLOR=#FFFF00>
145631 <B>Description</B>
145632 </TD>
145633 </TR>
145634 <TR valign="top">
145635 <TD width=15% BGCOLOR=#FBF5EF>
145636 <B>MASK_DATA_0_LSW</B>
145637 </TD>
145638 <TD width=15% BGCOLOR=#FBF5EF>
145639 <B>0XE000A000</B>
145640 </TD>
145641 <TD width=10% BGCOLOR=#FBF5EF>
145642 <B>32</B>
145643 </TD>
145644 <TD width=10% BGCOLOR=#FBF5EF>
145645 <B>rw</B>
145646 </TD>
145647 <TD width=15% BGCOLOR=#FBF5EF>
145648 <B>0x00000000</B>
145649 </TD>
145650 <TD width=35% BGCOLOR=#FBF5EF>
145651 <B>--</B>
145652 </TD>
145653 </TR>
145654 </TABLE>
145655 <P>
145656 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145657 <TR valign="top">
145658 <TD width=15% BGCOLOR=#C0FFC0>
145659 <B>Field Name</B>
145660 </TD>
145661 <TD width=15% BGCOLOR=#C0FFC0>
145662 <B>Bits</B>
145663 </TD>
145664 <TD width=10% BGCOLOR=#C0FFC0>
145665 <B>Mask</B>
145666 </TD>
145667 <TD width=10% BGCOLOR=#C0FFC0>
145668 <B>Value</B>
145669 </TD>
145670 <TD width=15% BGCOLOR=#C0FFC0>
145671 <B>Shifted Value</B>
145672 </TD>
145673 <TD width=35% BGCOLOR=#C0FFC0>
145674 <B>Description</B>
145675 </TD>
145676 </TR>
145677 <TR valign="top">
145678 <TD width=15% BGCOLOR=#FBF5EF>
145679 <B>MASK_0_LSW</B>
145680 </TD>
145681 <TD width=15% BGCOLOR=#FBF5EF>
145682 <B>31:16</B>
145683 </TD>
145684 <TD width=10% BGCOLOR=#FBF5EF>
145685 <B>ffff0000</B>
145686 </TD>
145687 <TD width=10% BGCOLOR=#FBF5EF>
145688 <B>dfff</B>
145689 </TD>
145690 <TD width=15% BGCOLOR=#FBF5EF>
145691 <B>dfff0000</B>
145692 </TD>
145693 <TD width=35% BGCOLOR=#FBF5EF>
145694 <B>Mask values to be applied on writes to the corresponding GPIO pins 0 = pin value is updated 1 = pin is masked Each bit controls the corresponding pin within the 16-bit half-bank Write Only, Read back as zero</B>
145695 </TD>
145696 </TR>
145697 <TR valign="top">
145698 <TD width=15% BGCOLOR=#FBF5EF>
145699 <B>DATA_0_LSW</B>
145700 </TD>
145701 <TD width=15% BGCOLOR=#FBF5EF>
145702 <B>15:0</B>
145703 </TD>
145704 <TD width=10% BGCOLOR=#FBF5EF>
145705 <B>ffff</B>
145706 </TD>
145707 <TD width=10% BGCOLOR=#FBF5EF>
145708 <B>0</B>
145709 </TD>
145710 <TD width=15% BGCOLOR=#FBF5EF>
145711 <B>0</B>
145712 </TD>
145713 <TD width=35% BGCOLOR=#FBF5EF>
145714 <B>Data values read from or written to the corresponding GPIO pins Each bit controls the corresponding pin within the 16-bit half-bank Note: Bit[6], bit[7] default value = 0</B>
145715 </TD>
145716 </TR>
145717 <TR valign="top">
145718 <TD width=15% BGCOLOR=#C0C0C0>
145719 <B>MASK_DATA_0_LSW@0XE000A000</B>
145720 </TD>
145721 <TD width=15% BGCOLOR=#C0C0C0>
145722 <B>31:0</B>
145723 </TD>
145724 <TD width=10% BGCOLOR=#C0C0C0>
145725 <B>ffffffff</B>
145726 </TD>
145727 <TD width=10% BGCOLOR=#C0C0C0>
145728 <B></B>
145729 </TD>
145730 <TD width=15% BGCOLOR=#C0C0C0>
145731 <B>dfff0000</B>
145732 </TD>
145733 <TD width=35% BGCOLOR=#C0C0C0>
145734 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
145735 </TD>
145736 </TR>
145737 </TABLE>
145738 <P>
145739 <H1>MASK_DATA_0_MSW LOW BANK [31:16]</H1>
145740 <H1>MASK_DATA_1_LSW LOW BANK [47:32]</H1>
145741 <H1>MASK_DATA_1_MSW LOW BANK [53:48]</H1>
145742 <H1>ADD 1 MS DELAY</H1>
145743 <H1>MASK_DATA_0_LSW HIGH BANK [15:0]</H1>
145744 <H2><a name="MASK_DATA_0_LSW">Register (<A href=#mod___slcr> slcr </A>)MASK_DATA_0_LSW</a></H2>
145745 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145746 <TR valign="top">
145747 <TD width=15% BGCOLOR=#FFFF00>
145748 <B>Register Name</B>
145749 </TD>
145750 <TD width=15% BGCOLOR=#FFFF00>
145751 <B>Address</B>
145752 </TD>
145753 <TD width=10% BGCOLOR=#FFFF00>
145754 <B>Width</B>
145755 </TD>
145756 <TD width=10% BGCOLOR=#FFFF00>
145757 <B>Type</B>
145758 </TD>
145759 <TD width=15% BGCOLOR=#FFFF00>
145760 <B>Reset Value</B>
145761 </TD>
145762 <TD width=35% BGCOLOR=#FFFF00>
145763 <B>Description</B>
145764 </TD>
145765 </TR>
145766 <TR valign="top">
145767 <TD width=15% BGCOLOR=#FBF5EF>
145768 <B>MASK_DATA_0_LSW</B>
145769 </TD>
145770 <TD width=15% BGCOLOR=#FBF5EF>
145771 <B>0XE000A000</B>
145772 </TD>
145773 <TD width=10% BGCOLOR=#FBF5EF>
145774 <B>32</B>
145775 </TD>
145776 <TD width=10% BGCOLOR=#FBF5EF>
145777 <B>rw</B>
145778 </TD>
145779 <TD width=15% BGCOLOR=#FBF5EF>
145780 <B>0x00000000</B>
145781 </TD>
145782 <TD width=35% BGCOLOR=#FBF5EF>
145783 <B>--</B>
145784 </TD>
145785 </TR>
145786 </TABLE>
145787 <P>
145788 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145789 <TR valign="top">
145790 <TD width=15% BGCOLOR=#C0FFC0>
145791 <B>Field Name</B>
145792 </TD>
145793 <TD width=15% BGCOLOR=#C0FFC0>
145794 <B>Bits</B>
145795 </TD>
145796 <TD width=10% BGCOLOR=#C0FFC0>
145797 <B>Mask</B>
145798 </TD>
145799 <TD width=10% BGCOLOR=#C0FFC0>
145800 <B>Value</B>
145801 </TD>
145802 <TD width=15% BGCOLOR=#C0FFC0>
145803 <B>Shifted Value</B>
145804 </TD>
145805 <TD width=35% BGCOLOR=#C0FFC0>
145806 <B>Description</B>
145807 </TD>
145808 </TR>
145809 <TR valign="top">
145810 <TD width=15% BGCOLOR=#FBF5EF>
145811 <B>MASK_0_LSW</B>
145812 </TD>
145813 <TD width=15% BGCOLOR=#FBF5EF>
145814 <B>31:16</B>
145815 </TD>
145816 <TD width=10% BGCOLOR=#FBF5EF>
145817 <B>ffff0000</B>
145818 </TD>
145819 <TD width=10% BGCOLOR=#FBF5EF>
145820 <B>dfff</B>
145821 </TD>
145822 <TD width=15% BGCOLOR=#FBF5EF>
145823 <B>dfff0000</B>
145824 </TD>
145825 <TD width=35% BGCOLOR=#FBF5EF>
145826 <B>Mask values to be applied on writes to the corresponding GPIO pins 0 = pin value is updated 1 = pin is masked Each bit controls the corresponding pin within the 16-bit half-bank Write Only, Read back as zero</B>
145827 </TD>
145828 </TR>
145829 <TR valign="top">
145830 <TD width=15% BGCOLOR=#FBF5EF>
145831 <B>DATA_0_LSW</B>
145832 </TD>
145833 <TD width=15% BGCOLOR=#FBF5EF>
145834 <B>15:0</B>
145835 </TD>
145836 <TD width=10% BGCOLOR=#FBF5EF>
145837 <B>ffff</B>
145838 </TD>
145839 <TD width=10% BGCOLOR=#FBF5EF>
145840 <B>2000</B>
145841 </TD>
145842 <TD width=15% BGCOLOR=#FBF5EF>
145843 <B>2000</B>
145844 </TD>
145845 <TD width=35% BGCOLOR=#FBF5EF>
145846 <B>Data values read from or written to the corresponding GPIO pins Each bit controls the corresponding pin within the 16-bit half-bank Note: Bit[6], bit[7] default value = 0</B>
145847 </TD>
145848 </TR>
145849 <TR valign="top">
145850 <TD width=15% BGCOLOR=#C0C0C0>
145851 <B>MASK_DATA_0_LSW@0XE000A000</B>
145852 </TD>
145853 <TD width=15% BGCOLOR=#C0C0C0>
145854 <B>31:0</B>
145855 </TD>
145856 <TD width=10% BGCOLOR=#C0C0C0>
145857 <B>ffffffff</B>
145858 </TD>
145859 <TD width=10% BGCOLOR=#C0C0C0>
145860 <B></B>
145861 </TD>
145862 <TD width=15% BGCOLOR=#C0C0C0>
145863 <B>dfff2000</B>
145864 </TD>
145865 <TD width=35% BGCOLOR=#C0C0C0>
145866 <B>Maskable single-word-based data access register: Mask and data access for the least significant word of this bank of GPIO pins</B>
145867 </TD>
145868 </TR>
145869 </TABLE>
145870 <P>
145871 <H1>MASK_DATA_0_MSW HIGH BANK [31:16]</H1>
145872 <H1>MASK_DATA_1_LSW HIGH BANK [47:32]</H1>
145873 <H1>MASK_DATA_1_MSW HIGH BANK [53:48]</H1>
145874 </TABLE>
145875 <P>
145876 <H2><a name="ps7_post_config_1_0">ps7_post_config_1_0</a></H2>
145877 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145878 <TR valign="top">
145879 <TD width=15% BGCOLOR=#FFC0FF>
145880 <B>Register Name</B>
145881 </TD>
145882 <TD width=15% BGCOLOR=#FFC0FF>
145883 <B>Address</B>
145884 </TD>
145885 <TD width=10% BGCOLOR=#FFC0FF>
145886 <B>Width</B>
145887 </TD>
145888 <TD width=10% BGCOLOR=#FFC0FF>
145889 <B>Type</B>
145890 </TD>
145891 <TD width=15% BGCOLOR=#FFC0FF>
145892 <B>Reset Value</B>
145893 </TD>
145894 <TD width=35% BGCOLOR=#FFC0FF>
145895 <B>Description</B>
145896 </TD>
145897 </TR>
145898 <TR valign="top">
145899 <TD width=15% BGCOLOR=#FBF5EF>
145900 <A href="#SLCR_UNLOCK">
145901 SLCR_UNLOCK
145902 </A>
145903 </TD>
145904 <TD width=15% BGCOLOR=#FBF5EF>
145905 <B>0XF8000008</B>
145906 </TD>
145907 <TD width=10% BGCOLOR=#FBF5EF>
145908 <B>32</B>
145909 </TD>
145910 <TD width=10% BGCOLOR=#FBF5EF>
145911 <B>WO</B>
145912 </TD>
145913 <TD width=15% BGCOLOR=#FBF5EF>
145914 <B>0x000000</B>
145915 </TD>
145916 <TD width=35% BGCOLOR=#FBF5EF>
145917 <B>SLCR Write Protection Unlock</B>
145918 </TD>
145919 </TR>
145920 <TR valign="top">
145921 <TD width=15% BGCOLOR=#FBF5EF>
145922 <A href="#LVL_SHFTR_EN">
145923 LVL_SHFTR_EN
145924 </A>
145925 </TD>
145926 <TD width=15% BGCOLOR=#FBF5EF>
145927 <B>0XF8000900</B>
145928 </TD>
145929 <TD width=10% BGCOLOR=#FBF5EF>
145930 <B>32</B>
145931 </TD>
145932 <TD width=10% BGCOLOR=#FBF5EF>
145933 <B>RW</B>
145934 </TD>
145935 <TD width=15% BGCOLOR=#FBF5EF>
145936 <B>0x000000</B>
145937 </TD>
145938 <TD width=35% BGCOLOR=#FBF5EF>
145939 <B>Level Shifters Enable</B>
145940 </TD>
145941 </TR>
145942 <TR valign="top">
145943 <TD width=15% BGCOLOR=#FBF5EF>
145944 <A href="#FPGA_RST_CTRL">
145945 FPGA_RST_CTRL
145946 </A>
145947 </TD>
145948 <TD width=15% BGCOLOR=#FBF5EF>
145949 <B>0XF8000240</B>
145950 </TD>
145951 <TD width=10% BGCOLOR=#FBF5EF>
145952 <B>32</B>
145953 </TD>
145954 <TD width=10% BGCOLOR=#FBF5EF>
145955 <B>RW</B>
145956 </TD>
145957 <TD width=15% BGCOLOR=#FBF5EF>
145958 <B>0x000000</B>
145959 </TD>
145960 <TD width=35% BGCOLOR=#FBF5EF>
145961 <B>FPGA Software Reset Control</B>
145962 </TD>
145963 </TR>
145964 <TR valign="top">
145965 <TD width=15% BGCOLOR=#FBF5EF>
145966 <A href="#SLCR_LOCK">
145967 SLCR_LOCK
145968 </A>
145969 </TD>
145970 <TD width=15% BGCOLOR=#FBF5EF>
145971 <B>0XF8000004</B>
145972 </TD>
145973 <TD width=10% BGCOLOR=#FBF5EF>
145974 <B>32</B>
145975 </TD>
145976 <TD width=10% BGCOLOR=#FBF5EF>
145977 <B>WO</B>
145978 </TD>
145979 <TD width=15% BGCOLOR=#FBF5EF>
145980 <B>0x000000</B>
145981 </TD>
145982 <TD width=35% BGCOLOR=#FBF5EF>
145983 <B>SLCR Write Protection Lock</B>
145984 </TD>
145985 </TR>
145986 </TABLE>
145987 <P>
145988 <H2><a name="ps7_post_config_1_0">ps7_post_config_1_0</a></H2>
145989 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
145990 <TR valign="top">
145991 <TD width=15% BGCOLOR=#FFC0FF>
145992 <B>Register Name</B>
145993 </TD>
145994 <TD width=15% BGCOLOR=#FFC0FF>
145995 <B>Address</B>
145996 </TD>
145997 <TD width=10% BGCOLOR=#FFC0FF>
145998 <B>Width</B>
145999 </TD>
146000 <TD width=10% BGCOLOR=#FFC0FF>
146001 <B>Type</B>
146002 </TD>
146003 <TD width=15% BGCOLOR=#FFC0FF>
146004 <B>Reset Value</B>
146005 </TD>
146006 <TD width=35% BGCOLOR=#FFC0FF>
146007 <B>Description</B>
146008 </TD>
146009 </TR>
146010 <H1>SLCR SETTINGS</H1>
146011 <H2><a name="SLCR_UNLOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_UNLOCK</a></H2>
146012 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146013 <TR valign="top">
146014 <TD width=15% BGCOLOR=#FFFF00>
146015 <B>Register Name</B>
146016 </TD>
146017 <TD width=15% BGCOLOR=#FFFF00>
146018 <B>Address</B>
146019 </TD>
146020 <TD width=10% BGCOLOR=#FFFF00>
146021 <B>Width</B>
146022 </TD>
146023 <TD width=10% BGCOLOR=#FFFF00>
146024 <B>Type</B>
146025 </TD>
146026 <TD width=15% BGCOLOR=#FFFF00>
146027 <B>Reset Value</B>
146028 </TD>
146029 <TD width=35% BGCOLOR=#FFFF00>
146030 <B>Description</B>
146031 </TD>
146032 </TR>
146033 <TR valign="top">
146034 <TD width=15% BGCOLOR=#FBF5EF>
146035 <B>SLCR_UNLOCK</B>
146036 </TD>
146037 <TD width=15% BGCOLOR=#FBF5EF>
146038 <B>0XF8000008</B>
146039 </TD>
146040 <TD width=10% BGCOLOR=#FBF5EF>
146041 <B>32</B>
146042 </TD>
146043 <TD width=10% BGCOLOR=#FBF5EF>
146044 <B>rw</B>
146045 </TD>
146046 <TD width=15% BGCOLOR=#FBF5EF>
146047 <B>0x00000000</B>
146048 </TD>
146049 <TD width=35% BGCOLOR=#FBF5EF>
146050 <B>--</B>
146051 </TD>
146052 </TR>
146053 </TABLE>
146054 <P>
146055 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146056 <TR valign="top">
146057 <TD width=15% BGCOLOR=#C0FFC0>
146058 <B>Field Name</B>
146059 </TD>
146060 <TD width=15% BGCOLOR=#C0FFC0>
146061 <B>Bits</B>
146062 </TD>
146063 <TD width=10% BGCOLOR=#C0FFC0>
146064 <B>Mask</B>
146065 </TD>
146066 <TD width=10% BGCOLOR=#C0FFC0>
146067 <B>Value</B>
146068 </TD>
146069 <TD width=15% BGCOLOR=#C0FFC0>
146070 <B>Shifted Value</B>
146071 </TD>
146072 <TD width=35% BGCOLOR=#C0FFC0>
146073 <B>Description</B>
146074 </TD>
146075 </TR>
146076 <TR valign="top">
146077 <TD width=15% BGCOLOR=#FBF5EF>
146078 <B>UNLOCK_KEY</B>
146079 </TD>
146080 <TD width=15% BGCOLOR=#FBF5EF>
146081 <B>15:0</B>
146082 </TD>
146083 <TD width=10% BGCOLOR=#FBF5EF>
146084 <B>ffff</B>
146085 </TD>
146086 <TD width=10% BGCOLOR=#FBF5EF>
146087 <B>df0d</B>
146088 </TD>
146089 <TD width=15% BGCOLOR=#FBF5EF>
146090 <B>df0d</B>
146091 </TD>
146092 <TD width=35% BGCOLOR=#FBF5EF>
146093 <B>When write data contains the unlock key value of 0xDF0D, the write protection mode is disabled. All registers defined in SLCR are writeable until locked again through the SLCR_LOCK register. A read of this register always returns zero.</B>
146094 </TD>
146095 </TR>
146096 <TR valign="top">
146097 <TD width=15% BGCOLOR=#C0C0C0>
146098 <B>SLCR_UNLOCK@0XF8000008</B>
146099 </TD>
146100 <TD width=15% BGCOLOR=#C0C0C0>
146101 <B>31:0</B>
146102 </TD>
146103 <TD width=10% BGCOLOR=#C0C0C0>
146104 <B>ffff</B>
146105 </TD>
146106 <TD width=10% BGCOLOR=#C0C0C0>
146107 <B></B>
146108 </TD>
146109 <TD width=15% BGCOLOR=#C0C0C0>
146110 <B>df0d</B>
146111 </TD>
146112 <TD width=35% BGCOLOR=#C0C0C0>
146113 <B>SLCR Write Protection Unlock</B>
146114 </TD>
146115 </TR>
146116 </TABLE>
146117 <P>
146118 <H1>ENABLING LEVEL SHIFTER</H1>
146119 <H2><a name="LVL_SHFTR_EN">Register (<A href=#mod___slcr> slcr </A>)LVL_SHFTR_EN</a></H2>
146120 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146121 <TR valign="top">
146122 <TD width=15% BGCOLOR=#FFFF00>
146123 <B>Register Name</B>
146124 </TD>
146125 <TD width=15% BGCOLOR=#FFFF00>
146126 <B>Address</B>
146127 </TD>
146128 <TD width=10% BGCOLOR=#FFFF00>
146129 <B>Width</B>
146130 </TD>
146131 <TD width=10% BGCOLOR=#FFFF00>
146132 <B>Type</B>
146133 </TD>
146134 <TD width=15% BGCOLOR=#FFFF00>
146135 <B>Reset Value</B>
146136 </TD>
146137 <TD width=35% BGCOLOR=#FFFF00>
146138 <B>Description</B>
146139 </TD>
146140 </TR>
146141 <TR valign="top">
146142 <TD width=15% BGCOLOR=#FBF5EF>
146143 <B>LVL_SHFTR_EN</B>
146144 </TD>
146145 <TD width=15% BGCOLOR=#FBF5EF>
146146 <B>0XF8000900</B>
146147 </TD>
146148 <TD width=10% BGCOLOR=#FBF5EF>
146149 <B>32</B>
146150 </TD>
146151 <TD width=10% BGCOLOR=#FBF5EF>
146152 <B>rw</B>
146153 </TD>
146154 <TD width=15% BGCOLOR=#FBF5EF>
146155 <B>0x00000000</B>
146156 </TD>
146157 <TD width=35% BGCOLOR=#FBF5EF>
146158 <B>--</B>
146159 </TD>
146160 </TR>
146161 </TABLE>
146162 <P>
146163 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146164 <TR valign="top">
146165 <TD width=15% BGCOLOR=#C0FFC0>
146166 <B>Field Name</B>
146167 </TD>
146168 <TD width=15% BGCOLOR=#C0FFC0>
146169 <B>Bits</B>
146170 </TD>
146171 <TD width=10% BGCOLOR=#C0FFC0>
146172 <B>Mask</B>
146173 </TD>
146174 <TD width=10% BGCOLOR=#C0FFC0>
146175 <B>Value</B>
146176 </TD>
146177 <TD width=15% BGCOLOR=#C0FFC0>
146178 <B>Shifted Value</B>
146179 </TD>
146180 <TD width=35% BGCOLOR=#C0FFC0>
146181 <B>Description</B>
146182 </TD>
146183 </TR>
146184 <TR valign="top">
146185 <TD width=15% BGCOLOR=#FBF5EF>
146186 <B>USER_INP_ICT_EN_0</B>
146187 </TD>
146188 <TD width=15% BGCOLOR=#FBF5EF>
146189 <B>1:0</B>
146190 </TD>
146191 <TD width=10% BGCOLOR=#FBF5EF>
146192 <B>3</B>
146193 </TD>
146194 <TD width=10% BGCOLOR=#FBF5EF>
146195 <B>3</B>
146196 </TD>
146197 <TD width=15% BGCOLOR=#FBF5EF>
146198 <B>3</B>
146199 </TD>
146200 <TD width=35% BGCOLOR=#FBF5EF>
146201 <B>Enable level shifters for PSS user inputs to FPGA in FPGA tile 0, drives slcr_fpga_if_ctrl0[1:0].</B>
146202 </TD>
146203 </TR>
146204 <TR valign="top">
146205 <TD width=15% BGCOLOR=#FBF5EF>
146206 <B>USER_INP_ICT_EN_1</B>
146207 </TD>
146208 <TD width=15% BGCOLOR=#FBF5EF>
146209 <B>3:2</B>
146210 </TD>
146211 <TD width=10% BGCOLOR=#FBF5EF>
146212 <B>c</B>
146213 </TD>
146214 <TD width=10% BGCOLOR=#FBF5EF>
146215 <B>3</B>
146216 </TD>
146217 <TD width=15% BGCOLOR=#FBF5EF>
146218 <B>c</B>
146219 </TD>
146220 <TD width=35% BGCOLOR=#FBF5EF>
146221 <B>Enable level shifters for PSS user inputs to FPGA in FPGA tile 1, drives slcr_fpga_if_ctrl1[1:0].</B>
146222 </TD>
146223 </TR>
146224 <TR valign="top">
146225 <TD width=15% BGCOLOR=#C0C0C0>
146226 <B>LVL_SHFTR_EN@0XF8000900</B>
146227 </TD>
146228 <TD width=15% BGCOLOR=#C0C0C0>
146229 <B>31:0</B>
146230 </TD>
146231 <TD width=10% BGCOLOR=#C0C0C0>
146232 <B>f</B>
146233 </TD>
146234 <TD width=10% BGCOLOR=#C0C0C0>
146235 <B></B>
146236 </TD>
146237 <TD width=15% BGCOLOR=#C0C0C0>
146238 <B>f</B>
146239 </TD>
146240 <TD width=35% BGCOLOR=#C0C0C0>
146241 <B>Level Shifters Enable</B>
146242 </TD>
146243 </TR>
146244 </TABLE>
146245 <P>
146246 <H1>FPGA RESETS TO 0</H1>
146247 <H2><a name="FPGA_RST_CTRL">Register (<A href=#mod___slcr> slcr </A>)FPGA_RST_CTRL</a></H2>
146248 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146249 <TR valign="top">
146250 <TD width=15% BGCOLOR=#FFFF00>
146251 <B>Register Name</B>
146252 </TD>
146253 <TD width=15% BGCOLOR=#FFFF00>
146254 <B>Address</B>
146255 </TD>
146256 <TD width=10% BGCOLOR=#FFFF00>
146257 <B>Width</B>
146258 </TD>
146259 <TD width=10% BGCOLOR=#FFFF00>
146260 <B>Type</B>
146261 </TD>
146262 <TD width=15% BGCOLOR=#FFFF00>
146263 <B>Reset Value</B>
146264 </TD>
146265 <TD width=35% BGCOLOR=#FFFF00>
146266 <B>Description</B>
146267 </TD>
146268 </TR>
146269 <TR valign="top">
146270 <TD width=15% BGCOLOR=#FBF5EF>
146271 <B>FPGA_RST_CTRL</B>
146272 </TD>
146273 <TD width=15% BGCOLOR=#FBF5EF>
146274 <B>0XF8000240</B>
146275 </TD>
146276 <TD width=10% BGCOLOR=#FBF5EF>
146277 <B>32</B>
146278 </TD>
146279 <TD width=10% BGCOLOR=#FBF5EF>
146280 <B>rw</B>
146281 </TD>
146282 <TD width=15% BGCOLOR=#FBF5EF>
146283 <B>0x00000000</B>
146284 </TD>
146285 <TD width=35% BGCOLOR=#FBF5EF>
146286 <B>--</B>
146287 </TD>
146288 </TR>
146289 </TABLE>
146290 <P>
146291 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146292 <TR valign="top">
146293 <TD width=15% BGCOLOR=#C0FFC0>
146294 <B>Field Name</B>
146295 </TD>
146296 <TD width=15% BGCOLOR=#C0FFC0>
146297 <B>Bits</B>
146298 </TD>
146299 <TD width=10% BGCOLOR=#C0FFC0>
146300 <B>Mask</B>
146301 </TD>
146302 <TD width=10% BGCOLOR=#C0FFC0>
146303 <B>Value</B>
146304 </TD>
146305 <TD width=15% BGCOLOR=#C0FFC0>
146306 <B>Shifted Value</B>
146307 </TD>
146308 <TD width=35% BGCOLOR=#C0FFC0>
146309 <B>Description</B>
146310 </TD>
146311 </TR>
146312 <TR valign="top">
146313 <TD width=15% BGCOLOR=#FBF5EF>
146314 <B>reserved_3</B>
146315 </TD>
146316 <TD width=15% BGCOLOR=#FBF5EF>
146317 <B>31:25</B>
146318 </TD>
146319 <TD width=10% BGCOLOR=#FBF5EF>
146320 <B>fe000000</B>
146321 </TD>
146322 <TD width=10% BGCOLOR=#FBF5EF>
146323 <B>0</B>
146324 </TD>
146325 <TD width=15% BGCOLOR=#FBF5EF>
146326 <B>0</B>
146327 </TD>
146328 <TD width=35% BGCOLOR=#FBF5EF>
146329 <B>Reserved. Writes are ignored, read data is always zero.</B>
146330 </TD>
146331 </TR>
146332 <TR valign="top">
146333 <TD width=15% BGCOLOR=#FBF5EF>
146334 <B>FPGA_ACP_RST</B>
146335 </TD>
146336 <TD width=15% BGCOLOR=#FBF5EF>
146337 <B>24:24</B>
146338 </TD>
146339 <TD width=10% BGCOLOR=#FBF5EF>
146340 <B>1000000</B>
146341 </TD>
146342 <TD width=10% BGCOLOR=#FBF5EF>
146343 <B>0</B>
146344 </TD>
146345 <TD width=15% BGCOLOR=#FBF5EF>
146346 <B>0</B>
146347 </TD>
146348 <TD width=35% BGCOLOR=#FBF5EF>
146349 <B>FPGA ACP port soft reset. 0 - No reset. 1 - ACP AXI interface reset output asserted.</B>
146350 </TD>
146351 </TR>
146352 <TR valign="top">
146353 <TD width=15% BGCOLOR=#FBF5EF>
146354 <B>FPGA_AXDS3_RST</B>
146355 </TD>
146356 <TD width=15% BGCOLOR=#FBF5EF>
146357 <B>23:23</B>
146358 </TD>
146359 <TD width=10% BGCOLOR=#FBF5EF>
146360 <B>800000</B>
146361 </TD>
146362 <TD width=10% BGCOLOR=#FBF5EF>
146363 <B>0</B>
146364 </TD>
146365 <TD width=15% BGCOLOR=#FBF5EF>
146366 <B>0</B>
146367 </TD>
146368 <TD width=35% BGCOLOR=#FBF5EF>
146369 <B>AXDS3AXI interface soft reset. On assertion of this reset, the AXDS3AXI interface reset output will be asserted. 0 - No reset. 1 - AXDS3AXI interface reset output asserted.</B>
146370 </TD>
146371 </TR>
146372 <TR valign="top">
146373 <TD width=15% BGCOLOR=#FBF5EF>
146374 <B>FPGA_AXDS2_RST</B>
146375 </TD>
146376 <TD width=15% BGCOLOR=#FBF5EF>
146377 <B>22:22</B>
146378 </TD>
146379 <TD width=10% BGCOLOR=#FBF5EF>
146380 <B>400000</B>
146381 </TD>
146382 <TD width=10% BGCOLOR=#FBF5EF>
146383 <B>0</B>
146384 </TD>
146385 <TD width=15% BGCOLOR=#FBF5EF>
146386 <B>0</B>
146387 </TD>
146388 <TD width=35% BGCOLOR=#FBF5EF>
146389 <B>AXDS2 AXI interface soft reset. On assertion of this reset, the AXDS2 AXI interface reset output will be asserted. 0 - No reset. 1 - AXDS2 AXI interface reset output asserted.</B>
146390 </TD>
146391 </TR>
146392 <TR valign="top">
146393 <TD width=15% BGCOLOR=#FBF5EF>
146394 <B>FPGA_AXDS1_RST</B>
146395 </TD>
146396 <TD width=15% BGCOLOR=#FBF5EF>
146397 <B>21:21</B>
146398 </TD>
146399 <TD width=10% BGCOLOR=#FBF5EF>
146400 <B>200000</B>
146401 </TD>
146402 <TD width=10% BGCOLOR=#FBF5EF>
146403 <B>0</B>
146404 </TD>
146405 <TD width=15% BGCOLOR=#FBF5EF>
146406 <B>0</B>
146407 </TD>
146408 <TD width=35% BGCOLOR=#FBF5EF>
146409 <B>AXDS1 AXI interface soft reset. On assertion of this reset, the AXDS1 AXI interface reset output will be asserted. 0 - No reset. 1 - AXDS1 AXI interface reset output asserted.</B>
146410 </TD>
146411 </TR>
146412 <TR valign="top">
146413 <TD width=15% BGCOLOR=#FBF5EF>
146414 <B>FPGA_AXDS0_RST</B>
146415 </TD>
146416 <TD width=15% BGCOLOR=#FBF5EF>
146417 <B>20:20</B>
146418 </TD>
146419 <TD width=10% BGCOLOR=#FBF5EF>
146420 <B>100000</B>
146421 </TD>
146422 <TD width=10% BGCOLOR=#FBF5EF>
146423 <B>0</B>
146424 </TD>
146425 <TD width=15% BGCOLOR=#FBF5EF>
146426 <B>0</B>
146427 </TD>
146428 <TD width=35% BGCOLOR=#FBF5EF>
146429 <B>AXDS0 AXI interface soft reset. On assertion of this reset, the AXDS0 AXI interface reset output will be asserted. 0 - No reset. 1 - AXDS0 AXI interface reset output asserted.</B>
146430 </TD>
146431 </TR>
146432 <TR valign="top">
146433 <TD width=15% BGCOLOR=#FBF5EF>
146434 <B>reserved_2</B>
146435 </TD>
146436 <TD width=15% BGCOLOR=#FBF5EF>
146437 <B>19:18</B>
146438 </TD>
146439 <TD width=10% BGCOLOR=#FBF5EF>
146440 <B>c0000</B>
146441 </TD>
146442 <TD width=10% BGCOLOR=#FBF5EF>
146443 <B>0</B>
146444 </TD>
146445 <TD width=15% BGCOLOR=#FBF5EF>
146446 <B>0</B>
146447 </TD>
146448 <TD width=35% BGCOLOR=#FBF5EF>
146449 <B>Reserved. Writes are ignored, read data is always zero.</B>
146450 </TD>
146451 </TR>
146452 <TR valign="top">
146453 <TD width=15% BGCOLOR=#FBF5EF>
146454 <B>FSSW1_FPGA_RST</B>
146455 </TD>
146456 <TD width=15% BGCOLOR=#FBF5EF>
146457 <B>17:17</B>
146458 </TD>
146459 <TD width=10% BGCOLOR=#FBF5EF>
146460 <B>20000</B>
146461 </TD>
146462 <TD width=10% BGCOLOR=#FBF5EF>
146463 <B>0</B>
146464 </TD>
146465 <TD width=15% BGCOLOR=#FBF5EF>
146466 <B>0</B>
146467 </TD>
146468 <TD width=35% BGCOLOR=#FBF5EF>
146469 <B>General purpose FPGA slave interface 1 soft reset. On assertion of this reset, the FPGA slave interface 1 reset will be asserted. 0 - No reset. 1 - FPGA slave interface 1 reset is asserted.</B>
146470 </TD>
146471 </TR>
146472 <TR valign="top">
146473 <TD width=15% BGCOLOR=#FBF5EF>
146474 <B>FSSW0_FPGA_RST</B>
146475 </TD>
146476 <TD width=15% BGCOLOR=#FBF5EF>
146477 <B>16:16</B>
146478 </TD>
146479 <TD width=10% BGCOLOR=#FBF5EF>
146480 <B>10000</B>
146481 </TD>
146482 <TD width=10% BGCOLOR=#FBF5EF>
146483 <B>0</B>
146484 </TD>
146485 <TD width=15% BGCOLOR=#FBF5EF>
146486 <B>0</B>
146487 </TD>
146488 <TD width=35% BGCOLOR=#FBF5EF>
146489 <B>General purpose FPGA slave interface 0 soft reset. On assertion of this reset, the FPGA slave interface 0 reset will be asserted. 0 - No reset. 1 - FPGA slave interface 0 reset is asserted.</B>
146490 </TD>
146491 </TR>
146492 <TR valign="top">
146493 <TD width=15% BGCOLOR=#FBF5EF>
146494 <B>reserved_1</B>
146495 </TD>
146496 <TD width=15% BGCOLOR=#FBF5EF>
146497 <B>15:14</B>
146498 </TD>
146499 <TD width=10% BGCOLOR=#FBF5EF>
146500 <B>c000</B>
146501 </TD>
146502 <TD width=10% BGCOLOR=#FBF5EF>
146503 <B>0</B>
146504 </TD>
146505 <TD width=15% BGCOLOR=#FBF5EF>
146506 <B>0</B>
146507 </TD>
146508 <TD width=35% BGCOLOR=#FBF5EF>
146509 <B>Reserved. Writes are ignored, read data is always zero.</B>
146510 </TD>
146511 </TR>
146512 <TR valign="top">
146513 <TD width=15% BGCOLOR=#FBF5EF>
146514 <B>FPGA_FMSW1_RST</B>
146515 </TD>
146516 <TD width=15% BGCOLOR=#FBF5EF>
146517 <B>13:13</B>
146518 </TD>
146519 <TD width=10% BGCOLOR=#FBF5EF>
146520 <B>2000</B>
146521 </TD>
146522 <TD width=10% BGCOLOR=#FBF5EF>
146523 <B>0</B>
146524 </TD>
146525 <TD width=15% BGCOLOR=#FBF5EF>
146526 <B>0</B>
146527 </TD>
146528 <TD width=35% BGCOLOR=#FBF5EF>
146529 <B>General purpose FPGA master interface 1 soft reset. On assertion of this reset, the FPGA master interface 1 reset will be asserted. 0 - No reset. 1 - FPGA master interface 1 reset is asserted.</B>
146530 </TD>
146531 </TR>
146532 <TR valign="top">
146533 <TD width=15% BGCOLOR=#FBF5EF>
146534 <B>FPGA_FMSW0_RST</B>
146535 </TD>
146536 <TD width=15% BGCOLOR=#FBF5EF>
146537 <B>12:12</B>
146538 </TD>
146539 <TD width=10% BGCOLOR=#FBF5EF>
146540 <B>1000</B>
146541 </TD>
146542 <TD width=10% BGCOLOR=#FBF5EF>
146543 <B>0</B>
146544 </TD>
146545 <TD width=15% BGCOLOR=#FBF5EF>
146546 <B>0</B>
146547 </TD>
146548 <TD width=35% BGCOLOR=#FBF5EF>
146549 <B>General purpose FPGA master interface 0 soft reset. On assertion of this reset, the FPGA master interface 0 reset will be asserted. 0 - No reset. 1 - FPGA master interface 0 reset is asserted.</B>
146550 </TD>
146551 </TR>
146552 <TR valign="top">
146553 <TD width=15% BGCOLOR=#FBF5EF>
146554 <B>FPGA_DMA3_RST</B>
146555 </TD>
146556 <TD width=15% BGCOLOR=#FBF5EF>
146557 <B>11:11</B>
146558 </TD>
146559 <TD width=10% BGCOLOR=#FBF5EF>
146560 <B>800</B>
146561 </TD>
146562 <TD width=10% BGCOLOR=#FBF5EF>
146563 <B>0</B>
146564 </TD>
146565 <TD width=15% BGCOLOR=#FBF5EF>
146566 <B>0</B>
146567 </TD>
146568 <TD width=35% BGCOLOR=#FBF5EF>
146569 <B>FPGA DMA 3 peripheral request soft reset. On assertion of this reset, the FPGA DMA 3 peripheral request reset output will be asserted. 0 - No reset. 1 - FPGA DMA 3 peripheral request reset output asserted.</B>
146570 </TD>
146571 </TR>
146572 <TR valign="top">
146573 <TD width=15% BGCOLOR=#FBF5EF>
146574 <B>FPGA_DMA2_RST</B>
146575 </TD>
146576 <TD width=15% BGCOLOR=#FBF5EF>
146577 <B>10:10</B>
146578 </TD>
146579 <TD width=10% BGCOLOR=#FBF5EF>
146580 <B>400</B>
146581 </TD>
146582 <TD width=10% BGCOLOR=#FBF5EF>
146583 <B>0</B>
146584 </TD>
146585 <TD width=15% BGCOLOR=#FBF5EF>
146586 <B>0</B>
146587 </TD>
146588 <TD width=35% BGCOLOR=#FBF5EF>
146589 <B>FPGA DMA 2 peripheral request soft reset. On assertion of this reset, the FPGA DMA 2 peripheral request reset output will be asserted. 0 - No reset. 1 - FPGA DMA 2 peripheral request reset output asserted.</B>
146590 </TD>
146591 </TR>
146592 <TR valign="top">
146593 <TD width=15% BGCOLOR=#FBF5EF>
146594 <B>FPGA_DMA1_RST</B>
146595 </TD>
146596 <TD width=15% BGCOLOR=#FBF5EF>
146597 <B>9:9</B>
146598 </TD>
146599 <TD width=10% BGCOLOR=#FBF5EF>
146600 <B>200</B>
146601 </TD>
146602 <TD width=10% BGCOLOR=#FBF5EF>
146603 <B>0</B>
146604 </TD>
146605 <TD width=15% BGCOLOR=#FBF5EF>
146606 <B>0</B>
146607 </TD>
146608 <TD width=35% BGCOLOR=#FBF5EF>
146609 <B>FPGA DMA 1 peripheral request soft reset. On assertion of this reset, the FPGA DMA 1 peripheral request reset output will be asserted. 0 - No reset. 1 - FPGA DMA 1 peripheral request reset output asserted.</B>
146610 </TD>
146611 </TR>
146612 <TR valign="top">
146613 <TD width=15% BGCOLOR=#FBF5EF>
146614 <B>FPGA_DMA0_RST</B>
146615 </TD>
146616 <TD width=15% BGCOLOR=#FBF5EF>
146617 <B>8:8</B>
146618 </TD>
146619 <TD width=10% BGCOLOR=#FBF5EF>
146620 <B>100</B>
146621 </TD>
146622 <TD width=10% BGCOLOR=#FBF5EF>
146623 <B>0</B>
146624 </TD>
146625 <TD width=15% BGCOLOR=#FBF5EF>
146626 <B>0</B>
146627 </TD>
146628 <TD width=35% BGCOLOR=#FBF5EF>
146629 <B>FPGA DMA 0 peripheral request soft reset. On assertion of this reset, the FPGA DMA 0 peripheral request reset output will be asserted. 0 - No reset. 1 - FPGA DMA 0 peripheral request reset output asserted.</B>
146630 </TD>
146631 </TR>
146632 <TR valign="top">
146633 <TD width=15% BGCOLOR=#FBF5EF>
146634 <B>reserved</B>
146635 </TD>
146636 <TD width=15% BGCOLOR=#FBF5EF>
146637 <B>7:4</B>
146638 </TD>
146639 <TD width=10% BGCOLOR=#FBF5EF>
146640 <B>f0</B>
146641 </TD>
146642 <TD width=10% BGCOLOR=#FBF5EF>
146643 <B>0</B>
146644 </TD>
146645 <TD width=15% BGCOLOR=#FBF5EF>
146646 <B>0</B>
146647 </TD>
146648 <TD width=35% BGCOLOR=#FBF5EF>
146649 <B>Reserved. Writes are ignored, read data is always zero.</B>
146650 </TD>
146651 </TR>
146652 <TR valign="top">
146653 <TD width=15% BGCOLOR=#FBF5EF>
146654 <B>FPGA3_OUT_RST</B>
146655 </TD>
146656 <TD width=15% BGCOLOR=#FBF5EF>
146657 <B>3:3</B>
146658 </TD>
146659 <TD width=10% BGCOLOR=#FBF5EF>
146660 <B>8</B>
146661 </TD>
146662 <TD width=10% BGCOLOR=#FBF5EF>
146663 <B>0</B>
146664 </TD>
146665 <TD width=15% BGCOLOR=#FBF5EF>
146666 <B>0</B>
146667 </TD>
146668 <TD width=35% BGCOLOR=#FBF5EF>
146669 <B>FPGA3software reset. On assertion of this reset, the FPGA 3 top level reset output will be asserted. 0 - No reset. 1 - FPGA 3 top level reset output asserted.</B>
146670 </TD>
146671 </TR>
146672 <TR valign="top">
146673 <TD width=15% BGCOLOR=#FBF5EF>
146674 <B>FPGA2_OUT_RST</B>
146675 </TD>
146676 <TD width=15% BGCOLOR=#FBF5EF>
146677 <B>2:2</B>
146678 </TD>
146679 <TD width=10% BGCOLOR=#FBF5EF>
146680 <B>4</B>
146681 </TD>
146682 <TD width=10% BGCOLOR=#FBF5EF>
146683 <B>0</B>
146684 </TD>
146685 <TD width=15% BGCOLOR=#FBF5EF>
146686 <B>0</B>
146687 </TD>
146688 <TD width=35% BGCOLOR=#FBF5EF>
146689 <B>FPGA2 software reset. On assertion of this reset, the FPGA 2 top level reset output will be asserted. 0 - No reset. 1 - FPGA 2 top level reset output asserted.</B>
146690 </TD>
146691 </TR>
146692 <TR valign="top">
146693 <TD width=15% BGCOLOR=#FBF5EF>
146694 <B>FPGA1_OUT_RST</B>
146695 </TD>
146696 <TD width=15% BGCOLOR=#FBF5EF>
146697 <B>1:1</B>
146698 </TD>
146699 <TD width=10% BGCOLOR=#FBF5EF>
146700 <B>2</B>
146701 </TD>
146702 <TD width=10% BGCOLOR=#FBF5EF>
146703 <B>0</B>
146704 </TD>
146705 <TD width=15% BGCOLOR=#FBF5EF>
146706 <B>0</B>
146707 </TD>
146708 <TD width=35% BGCOLOR=#FBF5EF>
146709 <B>FPGA1 software reset. On assertion of this reset, the FPGA 1 top level reset output will be asserted. 0 - No reset. 1 - FPGA 1 top level reset output asserted.</B>
146710 </TD>
146711 </TR>
146712 <TR valign="top">
146713 <TD width=15% BGCOLOR=#FBF5EF>
146714 <B>FPGA0_OUT_RST</B>
146715 </TD>
146716 <TD width=15% BGCOLOR=#FBF5EF>
146717 <B>0:0</B>
146718 </TD>
146719 <TD width=10% BGCOLOR=#FBF5EF>
146720 <B>1</B>
146721 </TD>
146722 <TD width=10% BGCOLOR=#FBF5EF>
146723 <B>0</B>
146724 </TD>
146725 <TD width=15% BGCOLOR=#FBF5EF>
146726 <B>0</B>
146727 </TD>
146728 <TD width=35% BGCOLOR=#FBF5EF>
146729 <B>FPGA0 software reset. On assertion of this reset, the FPGA 0 top level reset output will be asserted. 0 - No reset. 1 - FPGA 0 top level reset output asserted.</B>
146730 </TD>
146731 </TR>
146732 <TR valign="top">
146733 <TD width=15% BGCOLOR=#C0C0C0>
146734 <B>FPGA_RST_CTRL@0XF8000240</B>
146735 </TD>
146736 <TD width=15% BGCOLOR=#C0C0C0>
146737 <B>31:0</B>
146738 </TD>
146739 <TD width=10% BGCOLOR=#C0C0C0>
146740 <B>ffffffff</B>
146741 </TD>
146742 <TD width=10% BGCOLOR=#C0C0C0>
146743 <B></B>
146744 </TD>
146745 <TD width=15% BGCOLOR=#C0C0C0>
146746 <B>0</B>
146747 </TD>
146748 <TD width=35% BGCOLOR=#C0C0C0>
146749 <B>FPGA Software Reset Control</B>
146750 </TD>
146751 </TR>
146752 </TABLE>
146753 <P>
146754 <H1>AFI REGISTERS</H1>
146755 <H1>AFI0 REGISTERS</H1>
146756 <H1>AFI1 REGISTERS</H1>
146757 <H1>AFI2 REGISTERS</H1>
146758 <H1>AFI3 REGISTERS</H1>
146759 <H1>LOCK IT BACK</H1>
146760 <H2><a name="SLCR_LOCK">Register (<A href=#mod___slcr> slcr </A>)SLCR_LOCK</a></H2>
146761 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146762 <TR valign="top">
146763 <TD width=15% BGCOLOR=#FFFF00>
146764 <B>Register Name</B>
146765 </TD>
146766 <TD width=15% BGCOLOR=#FFFF00>
146767 <B>Address</B>
146768 </TD>
146769 <TD width=10% BGCOLOR=#FFFF00>
146770 <B>Width</B>
146771 </TD>
146772 <TD width=10% BGCOLOR=#FFFF00>
146773 <B>Type</B>
146774 </TD>
146775 <TD width=15% BGCOLOR=#FFFF00>
146776 <B>Reset Value</B>
146777 </TD>
146778 <TD width=35% BGCOLOR=#FFFF00>
146779 <B>Description</B>
146780 </TD>
146781 </TR>
146782 <TR valign="top">
146783 <TD width=15% BGCOLOR=#FBF5EF>
146784 <B>SLCR_LOCK</B>
146785 </TD>
146786 <TD width=15% BGCOLOR=#FBF5EF>
146787 <B>0XF8000004</B>
146788 </TD>
146789 <TD width=10% BGCOLOR=#FBF5EF>
146790 <B>32</B>
146791 </TD>
146792 <TD width=10% BGCOLOR=#FBF5EF>
146793 <B>rw</B>
146794 </TD>
146795 <TD width=15% BGCOLOR=#FBF5EF>
146796 <B>0x00000000</B>
146797 </TD>
146798 <TD width=35% BGCOLOR=#FBF5EF>
146799 <B>--</B>
146800 </TD>
146801 </TR>
146802 </TABLE>
146803 <P>
146804 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146805 <TR valign="top">
146806 <TD width=15% BGCOLOR=#C0FFC0>
146807 <B>Field Name</B>
146808 </TD>
146809 <TD width=15% BGCOLOR=#C0FFC0>
146810 <B>Bits</B>
146811 </TD>
146812 <TD width=10% BGCOLOR=#C0FFC0>
146813 <B>Mask</B>
146814 </TD>
146815 <TD width=10% BGCOLOR=#C0FFC0>
146816 <B>Value</B>
146817 </TD>
146818 <TD width=15% BGCOLOR=#C0FFC0>
146819 <B>Shifted Value</B>
146820 </TD>
146821 <TD width=35% BGCOLOR=#C0FFC0>
146822 <B>Description</B>
146823 </TD>
146824 </TR>
146825 <TR valign="top">
146826 <TD width=15% BGCOLOR=#FBF5EF>
146827 <B>LOCK_KEY</B>
146828 </TD>
146829 <TD width=15% BGCOLOR=#FBF5EF>
146830 <B>15:0</B>
146831 </TD>
146832 <TD width=10% BGCOLOR=#FBF5EF>
146833 <B>ffff</B>
146834 </TD>
146835 <TD width=10% BGCOLOR=#FBF5EF>
146836 <B>767b</B>
146837 </TD>
146838 <TD width=15% BGCOLOR=#FBF5EF>
146839 <B>767b</B>
146840 </TD>
146841 <TD width=35% BGCOLOR=#FBF5EF>
146842 <B>When write data contains the lock key value of 0x767B, the write protection mode is enabled. All registers defined in SLCR are write protected until unlocked again through the SLCR_UNLOCK register. A read of this register always returns zero.</B>
146843 </TD>
146844 </TR>
146845 <TR valign="top">
146846 <TD width=15% BGCOLOR=#C0C0C0>
146847 <B>SLCR_LOCK@0XF8000004</B>
146848 </TD>
146849 <TD width=15% BGCOLOR=#C0C0C0>
146850 <B>31:0</B>
146851 </TD>
146852 <TD width=10% BGCOLOR=#C0C0C0>
146853 <B>ffff</B>
146854 </TD>
146855 <TD width=10% BGCOLOR=#C0C0C0>
146856 <B></B>
146857 </TD>
146858 <TD width=15% BGCOLOR=#C0C0C0>
146859 <B>767b</B>
146860 </TD>
146861 <TD width=35% BGCOLOR=#C0C0C0>
146862 <B>SLCR Write Protection Lock</B>
146863 </TD>
146864 </TR>
146865 </TABLE>
146866 <P>
146867 </TABLE>
146868 <P>
146869 <H2><a name="ps7_debug_1_0">ps7_debug_1_0</a></H2>
146870 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146871 <TR valign="top">
146872 <TD width=15% BGCOLOR=#FFC0FF>
146873 <B>Register Name</B>
146874 </TD>
146875 <TD width=15% BGCOLOR=#FFC0FF>
146876 <B>Address</B>
146877 </TD>
146878 <TD width=10% BGCOLOR=#FFC0FF>
146879 <B>Width</B>
146880 </TD>
146881 <TD width=10% BGCOLOR=#FFC0FF>
146882 <B>Type</B>
146883 </TD>
146884 <TD width=15% BGCOLOR=#FFC0FF>
146885 <B>Reset Value</B>
146886 </TD>
146887 <TD width=35% BGCOLOR=#FFC0FF>
146888 <B>Description</B>
146889 </TD>
146890 </TR>
146891 <TR valign="top">
146892 <TD width=15% BGCOLOR=#FBF5EF>
146893 <A href="#LAR">
146894 LAR
146895 </A>
146896 </TD>
146897 <TD width=15% BGCOLOR=#FBF5EF>
146898 <B>0XF8898FB0</B>
146899 </TD>
146900 <TD width=10% BGCOLOR=#FBF5EF>
146901 <B>32</B>
146902 </TD>
146903 <TD width=10% BGCOLOR=#FBF5EF>
146904 <B>WO</B>
146905 </TD>
146906 <TD width=15% BGCOLOR=#FBF5EF>
146907 <B>0x000000</B>
146908 </TD>
146909 <TD width=35% BGCOLOR=#FBF5EF>
146910 <B>Lock Access Register</B>
146911 </TD>
146912 </TR>
146913 <TR valign="top">
146914 <TD width=15% BGCOLOR=#FBF5EF>
146915 <A href="#LAR">
146916 LAR
146917 </A>
146918 </TD>
146919 <TD width=15% BGCOLOR=#FBF5EF>
146920 <B>0XF8899FB0</B>
146921 </TD>
146922 <TD width=10% BGCOLOR=#FBF5EF>
146923 <B>32</B>
146924 </TD>
146925 <TD width=10% BGCOLOR=#FBF5EF>
146926 <B>WO</B>
146927 </TD>
146928 <TD width=15% BGCOLOR=#FBF5EF>
146929 <B>0x000000</B>
146930 </TD>
146931 <TD width=35% BGCOLOR=#FBF5EF>
146932 <B>Lock Access Register</B>
146933 </TD>
146934 </TR>
146935 <TR valign="top">
146936 <TD width=15% BGCOLOR=#FBF5EF>
146937 <A href="#LAR">
146938 LAR
146939 </A>
146940 </TD>
146941 <TD width=15% BGCOLOR=#FBF5EF>
146942 <B>0XF8809FB0</B>
146943 </TD>
146944 <TD width=10% BGCOLOR=#FBF5EF>
146945 <B>32</B>
146946 </TD>
146947 <TD width=10% BGCOLOR=#FBF5EF>
146948 <B>WO</B>
146949 </TD>
146950 <TD width=15% BGCOLOR=#FBF5EF>
146951 <B>0x000000</B>
146952 </TD>
146953 <TD width=35% BGCOLOR=#FBF5EF>
146954 <B>Lock Access Register</B>
146955 </TD>
146956 </TR>
146957 </TABLE>
146958 <P>
146959 <H2><a name="ps7_debug_1_0">ps7_debug_1_0</a></H2>
146960 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146961 <TR valign="top">
146962 <TD width=15% BGCOLOR=#FFC0FF>
146963 <B>Register Name</B>
146964 </TD>
146965 <TD width=15% BGCOLOR=#FFC0FF>
146966 <B>Address</B>
146967 </TD>
146968 <TD width=10% BGCOLOR=#FFC0FF>
146969 <B>Width</B>
146970 </TD>
146971 <TD width=10% BGCOLOR=#FFC0FF>
146972 <B>Type</B>
146973 </TD>
146974 <TD width=15% BGCOLOR=#FFC0FF>
146975 <B>Reset Value</B>
146976 </TD>
146977 <TD width=35% BGCOLOR=#FFC0FF>
146978 <B>Description</B>
146979 </TD>
146980 </TR>
146981 <H1>CROSS TRIGGER CONFIGURATIONS</H1>
146982 <H1>UNLOCKING CTI REGISTERS</H1>
146983 <H2><a name="LAR">Register (<A href=#mod___slcr> slcr </A>)LAR</a></H2>
146984 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
146985 <TR valign="top">
146986 <TD width=15% BGCOLOR=#FFFF00>
146987 <B>Register Name</B>
146988 </TD>
146989 <TD width=15% BGCOLOR=#FFFF00>
146990 <B>Address</B>
146991 </TD>
146992 <TD width=10% BGCOLOR=#FFFF00>
146993 <B>Width</B>
146994 </TD>
146995 <TD width=10% BGCOLOR=#FFFF00>
146996 <B>Type</B>
146997 </TD>
146998 <TD width=15% BGCOLOR=#FFFF00>
146999 <B>Reset Value</B>
147000 </TD>
147001 <TD width=35% BGCOLOR=#FFFF00>
147002 <B>Description</B>
147003 </TD>
147004 </TR>
147005 <TR valign="top">
147006 <TD width=15% BGCOLOR=#FBF5EF>
147007 <B>LAR</B>
147008 </TD>
147009 <TD width=15% BGCOLOR=#FBF5EF>
147010 <B>0XF8898FB0</B>
147011 </TD>
147012 <TD width=10% BGCOLOR=#FBF5EF>
147013 <B>32</B>
147014 </TD>
147015 <TD width=10% BGCOLOR=#FBF5EF>
147016 <B>rw</B>
147017 </TD>
147018 <TD width=15% BGCOLOR=#FBF5EF>
147019 <B>0x00000000</B>
147020 </TD>
147021 <TD width=35% BGCOLOR=#FBF5EF>
147022 <B>--</B>
147023 </TD>
147024 </TR>
147025 </TABLE>
147026 <P>
147027 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
147028 <TR valign="top">
147029 <TD width=15% BGCOLOR=#C0FFC0>
147030 <B>Field Name</B>
147031 </TD>
147032 <TD width=15% BGCOLOR=#C0FFC0>
147033 <B>Bits</B>
147034 </TD>
147035 <TD width=10% BGCOLOR=#C0FFC0>
147036 <B>Mask</B>
147037 </TD>
147038 <TD width=10% BGCOLOR=#C0FFC0>
147039 <B>Value</B>
147040 </TD>
147041 <TD width=15% BGCOLOR=#C0FFC0>
147042 <B>Shifted Value</B>
147043 </TD>
147044 <TD width=35% BGCOLOR=#C0FFC0>
147045 <B>Description</B>
147046 </TD>
147047 </TR>
147048 <TR valign="top">
147049 <TD width=15% BGCOLOR=#FBF5EF>
147050 <B>KEY</B>
147051 </TD>
147052 <TD width=15% BGCOLOR=#FBF5EF>
147053 <B>31:0</B>
147054 </TD>
147055 <TD width=10% BGCOLOR=#FBF5EF>
147056 <B>ffffffff</B>
147057 </TD>
147058 <TD width=10% BGCOLOR=#FBF5EF>
147059 <B>c5acce55</B>
147060 </TD>
147061 <TD width=15% BGCOLOR=#FBF5EF>
147062 <B>c5acce55</B>
147063 </TD>
147064 <TD width=35% BGCOLOR=#FBF5EF>
147065 <B>Write Access Code. Write behavior depends on PADDRDBG31 pin: - PADDRDBG31=0 (lower 2GB): After reset (via PRESETDBGn), CTI is locked, i.e., writes to all other registers using lower 2GB addresses are ignored. To unlock, 0xC5ACCE55 must be written this register. After the required registers are written, to lock again, write a value other than 0xC5ACCE55 to this register. - PADDRDBG31=1 (upper 2GB): CTI is unlocked when upper 2GB addresses are used to write to all the registers. However, write to this register is ignored using a upper 2GB address! Note: read from this register always returns 0, regardless of PADDRDBG31.</B>
147066 </TD>
147067 </TR>
147068 <TR valign="top">
147069 <TD width=15% BGCOLOR=#C0C0C0>
147070 <B>LAR@0XF8898FB0</B>
147071 </TD>
147072 <TD width=15% BGCOLOR=#C0C0C0>
147073 <B>31:0</B>
147074 </TD>
147075 <TD width=10% BGCOLOR=#C0C0C0>
147076 <B>ffffffff</B>
147077 </TD>
147078 <TD width=10% BGCOLOR=#C0C0C0>
147079 <B></B>
147080 </TD>
147081 <TD width=15% BGCOLOR=#C0C0C0>
147082 <B>c5acce55</B>
147083 </TD>
147084 <TD width=35% BGCOLOR=#C0C0C0>
147085 <B>Lock Access Register</B>
147086 </TD>
147087 </TR>
147088 </TABLE>
147089 <P>
147090 <H2><a name="LAR">Register (<A href=#mod___slcr> slcr </A>)LAR</a></H2>
147091 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
147092 <TR valign="top">
147093 <TD width=15% BGCOLOR=#FFFF00>
147094 <B>Register Name</B>
147095 </TD>
147096 <TD width=15% BGCOLOR=#FFFF00>
147097 <B>Address</B>
147098 </TD>
147099 <TD width=10% BGCOLOR=#FFFF00>
147100 <B>Width</B>
147101 </TD>
147102 <TD width=10% BGCOLOR=#FFFF00>
147103 <B>Type</B>
147104 </TD>
147105 <TD width=15% BGCOLOR=#FFFF00>
147106 <B>Reset Value</B>
147107 </TD>
147108 <TD width=35% BGCOLOR=#FFFF00>
147109 <B>Description</B>
147110 </TD>
147111 </TR>
147112 <TR valign="top">
147113 <TD width=15% BGCOLOR=#FBF5EF>
147114 <B>LAR</B>
147115 </TD>
147116 <TD width=15% BGCOLOR=#FBF5EF>
147117 <B>0XF8899FB0</B>
147118 </TD>
147119 <TD width=10% BGCOLOR=#FBF5EF>
147120 <B>32</B>
147121 </TD>
147122 <TD width=10% BGCOLOR=#FBF5EF>
147123 <B>rw</B>
147124 </TD>
147125 <TD width=15% BGCOLOR=#FBF5EF>
147126 <B>0x00000000</B>
147127 </TD>
147128 <TD width=35% BGCOLOR=#FBF5EF>
147129 <B>--</B>
147130 </TD>
147131 </TR>
147132 </TABLE>
147133 <P>
147134 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
147135 <TR valign="top">
147136 <TD width=15% BGCOLOR=#C0FFC0>
147137 <B>Field Name</B>
147138 </TD>
147139 <TD width=15% BGCOLOR=#C0FFC0>
147140 <B>Bits</B>
147141 </TD>
147142 <TD width=10% BGCOLOR=#C0FFC0>
147143 <B>Mask</B>
147144 </TD>
147145 <TD width=10% BGCOLOR=#C0FFC0>
147146 <B>Value</B>
147147 </TD>
147148 <TD width=15% BGCOLOR=#C0FFC0>
147149 <B>Shifted Value</B>
147150 </TD>
147151 <TD width=35% BGCOLOR=#C0FFC0>
147152 <B>Description</B>
147153 </TD>
147154 </TR>
147155 <TR valign="top">
147156 <TD width=15% BGCOLOR=#FBF5EF>
147157 <B>KEY</B>
147158 </TD>
147159 <TD width=15% BGCOLOR=#FBF5EF>
147160 <B>31:0</B>
147161 </TD>
147162 <TD width=10% BGCOLOR=#FBF5EF>
147163 <B>ffffffff</B>
147164 </TD>
147165 <TD width=10% BGCOLOR=#FBF5EF>
147166 <B>c5acce55</B>
147167 </TD>
147168 <TD width=15% BGCOLOR=#FBF5EF>
147169 <B>c5acce55</B>
147170 </TD>
147171 <TD width=35% BGCOLOR=#FBF5EF>
147172 <B>Write Access Code. Write behavior depends on PADDRDBG31 pin: - PADDRDBG31=0 (lower 2GB): After reset (via PRESETDBGn), CTI is locked, i.e., writes to all other registers using lower 2GB addresses are ignored. To unlock, 0xC5ACCE55 must be written this register. After the required registers are written, to lock again, write a value other than 0xC5ACCE55 to this register. - PADDRDBG31=1 (upper 2GB): CTI is unlocked when upper 2GB addresses are used to write to all the registers. However, write to this register is ignored using a upper 2GB address! Note: read from this register always returns 0, regardless of PADDRDBG31.</B>
147173 </TD>
147174 </TR>
147175 <TR valign="top">
147176 <TD width=15% BGCOLOR=#C0C0C0>
147177 <B>LAR@0XF8899FB0</B>
147178 </TD>
147179 <TD width=15% BGCOLOR=#C0C0C0>
147180 <B>31:0</B>
147181 </TD>
147182 <TD width=10% BGCOLOR=#C0C0C0>
147183 <B>ffffffff</B>
147184 </TD>
147185 <TD width=10% BGCOLOR=#C0C0C0>
147186 <B></B>
147187 </TD>
147188 <TD width=15% BGCOLOR=#C0C0C0>
147189 <B>c5acce55</B>
147190 </TD>
147191 <TD width=35% BGCOLOR=#C0C0C0>
147192 <B>Lock Access Register</B>
147193 </TD>
147194 </TR>
147195 </TABLE>
147196 <P>
147197 <H2><a name="LAR">Register (<A href=#mod___slcr> slcr </A>)LAR</a></H2>
147198 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
147199 <TR valign="top">
147200 <TD width=15% BGCOLOR=#FFFF00>
147201 <B>Register Name</B>
147202 </TD>
147203 <TD width=15% BGCOLOR=#FFFF00>
147204 <B>Address</B>
147205 </TD>
147206 <TD width=10% BGCOLOR=#FFFF00>
147207 <B>Width</B>
147208 </TD>
147209 <TD width=10% BGCOLOR=#FFFF00>
147210 <B>Type</B>
147211 </TD>
147212 <TD width=15% BGCOLOR=#FFFF00>
147213 <B>Reset Value</B>
147214 </TD>
147215 <TD width=35% BGCOLOR=#FFFF00>
147216 <B>Description</B>
147217 </TD>
147218 </TR>
147219 <TR valign="top">
147220 <TD width=15% BGCOLOR=#FBF5EF>
147221 <B>LAR</B>
147222 </TD>
147223 <TD width=15% BGCOLOR=#FBF5EF>
147224 <B>0XF8809FB0</B>
147225 </TD>
147226 <TD width=10% BGCOLOR=#FBF5EF>
147227 <B>32</B>
147228 </TD>
147229 <TD width=10% BGCOLOR=#FBF5EF>
147230 <B>rw</B>
147231 </TD>
147232 <TD width=15% BGCOLOR=#FBF5EF>
147233 <B>0x00000000</B>
147234 </TD>
147235 <TD width=35% BGCOLOR=#FBF5EF>
147236 <B>--</B>
147237 </TD>
147238 </TR>
147239 </TABLE>
147240 <P>
147241 <TABLE border=1 cellspacing=0 BORDERCOLOR=black WIDTH=100%">
147242 <TR valign="top">
147243 <TD width=15% BGCOLOR=#C0FFC0>
147244 <B>Field Name</B>
147245 </TD>
147246 <TD width=15% BGCOLOR=#C0FFC0>
147247 <B>Bits</B>
147248 </TD>
147249 <TD width=10% BGCOLOR=#C0FFC0>
147250 <B>Mask</B>
147251 </TD>
147252 <TD width=10% BGCOLOR=#C0FFC0>
147253 <B>Value</B>
147254 </TD>
147255 <TD width=15% BGCOLOR=#C0FFC0>
147256 <B>Shifted Value</B>
147257 </TD>
147258 <TD width=35% BGCOLOR=#C0FFC0>
147259 <B>Description</B>
147260 </TD>
147261 </TR>
147262 <TR valign="top">
147263 <TD width=15% BGCOLOR=#FBF5EF>
147264 <B>KEY</B>
147265 </TD>
147266 <TD width=15% BGCOLOR=#FBF5EF>
147267 <B>31:0</B>
147268 </TD>
147269 <TD width=10% BGCOLOR=#FBF5EF>
147270 <B>ffffffff</B>
147271 </TD>
147272 <TD width=10% BGCOLOR=#FBF5EF>
147273 <B>c5acce55</B>
147274 </TD>
147275 <TD width=15% BGCOLOR=#FBF5EF>
147276 <B>c5acce55</B>
147277 </TD>
147278 <TD width=35% BGCOLOR=#FBF5EF>
147279 <B>Write Access Code. Write behavior depends on PADDRDBG31 pin: - PADDRDBG31=0 (lower 2GB): After reset (via PRESETDBGn), CTI is locked, i.e., writes to all other registers using lower 2GB addresses are ignored. To unlock, 0xC5ACCE55 must be written this register. After the required registers are written, to lock again, write a value other than 0xC5ACCE55 to this register. - PADDRDBG31=1 (upper 2GB): CTI is unlocked when upper 2GB addresses are used to write to all the registers. However, write to this register is ignored using a upper 2GB address! Note: read from this register always returns 0, regardless of PADDRDBG31.</B>
147280 </TD>
147281 </TR>
147282 <TR valign="top">
147283 <TD width=15% BGCOLOR=#C0C0C0>
147284 <B>LAR@0XF8809FB0</B>
147285 </TD>
147286 <TD width=15% BGCOLOR=#C0C0C0>
147287 <B>31:0</B>
147288 </TD>
147289 <TD width=10% BGCOLOR=#C0C0C0>
147290 <B>ffffffff</B>
147291 </TD>
147292 <TD width=10% BGCOLOR=#C0C0C0>
147293 <B></B>
147294 </TD>
147295 <TD width=15% BGCOLOR=#C0C0C0>
147296 <B>c5acce55</B>
147297 </TD>
147298 <TD width=35% BGCOLOR=#C0C0C0>
147299 <B>Lock Access Register</B>
147300 </TD>
147301 </TR>
147302 </TABLE>
147303 <P>
147304 <H1>ENABLING CTI MODULES AND CHANNELS</H1>
147305 <H1>MAPPING CPU0, CPU1 AND FTM EVENTS TO CTM CHANNELS</H1>
147306 </TABLE>
147307 <P>
147308 </body>
147309 </head>
147310 </body>
147311 </html>