git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_ATSAM3X_Atmel_Studio/src/asf/sam/utils/cmsis/sam3x/include/sam3a8c.h

   1 /**\r
   2  * \file\r
   3  *\r
   4  * Copyright (c) 2012 Atmel Corporation. All rights reserved.\r
   5  *\r
   6  * \asf_license_start\r
   7  *\r
   8  * \page License\r
   9  *\r
  10  * Redistribution and use in source and binary forms, with or without\r
  11  * modification, are permitted provided that the following conditions are met:\r
  12  *\r
  13  * 1. Redistributions of source code must retain the above copyright notice,\r
  14  *    this list of conditions and the following disclaimer.\r
  15  *\r
  16  * 2. Redistributions in binary form must reproduce the above copyright notice,\r
  17  *    this list of conditions and the following disclaimer in the documentation\r
  18  *    and/or other materials provided with the distribution.\r
  19  *\r
  20  * 3. The name of Atmel may not be used to endorse or promote products derived\r
  21  *    from this software without specific prior written permission.\r
  22  *\r
  23  * 4. This software may only be redistributed and used in connection with an\r
  24  *    Atmel microcontroller product.\r
  25  *\r
  26  * THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR IMPLIED\r
  27  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  28  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  29  * EXPRESSLY AND SPECIFICALLY DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR\r
  30  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  31  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS\r
  32  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)\r
  33  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,\r
  34  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN\r
  35  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  36  * POSSIBILITY OF SUCH DAMAGE.\r
  37  *\r
  38  * \asf_license_stop\r
  39  *\r
  40  */\r
  41 \r
  42 #ifndef _SAM3A8C_\r
  43 #define _SAM3A8C_\r
  44 \r
  45 /** \addtogroup SAM3A8C_definitions SAM3A8C definitions\r
  46   This file defines all structures and symbols for SAM3A8C:\r
  47     - registers and bitfields\r
  48     - peripheral base address\r
  49     - peripheral ID\r
  50     - PIO definitions\r
  51 */\r
  52 /*@{*/\r
  53 \r
  54 #ifdef __cplusplus\r
  55  extern "C" {\r
  56 #endif\r
  57 \r
  58 #if !(defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  59 #include <stdint.h>\r
  60 #ifndef __cplusplus\r
  61 typedef volatile const uint32_t RoReg; /**< Read only 32-bit register (volatile const unsigned int) */\r
  62 #else\r
  63 typedef volatile       uint32_t RoReg; /**< Read only 32-bit register (volatile const unsigned int) */\r
  64 #endif\r
  65 typedef volatile       uint32_t WoReg; /**< Write only 32-bit register (volatile unsigned int) */\r
  66 typedef volatile       uint32_t RwReg; /**< Read-Write 32-bit register (volatile unsigned int) */\r
  67 #endif\r
  68 \r
  69 /* ************************************************************************** */\r
  70 /*   CMSIS DEFINITIONS FOR SAM3A8C */\r
  71 /* ************************************************************************** */\r
  72 /** \addtogroup SAM3A8C_cmsis CMSIS Definitions */\r
  73 /*@{*/\r
  74 \r
  75 /**< Interrupt Number Definition */\r
  76 typedef enum IRQn\r
  77 {\r
  78 /******  Cortex-M3 Processor Exceptions Numbers ******************************/\r
  79   NonMaskableInt_IRQn   = -14, /**<  2 Non Maskable Interrupt                */\r
  80   MemoryManagement_IRQn = -12, /**<  4 Cortex-M3 Memory Management Interrupt */\r
  81   BusFault_IRQn         = -11, /**<  5 Cortex-M3 Bus Fault Interrupt         */\r
  82   UsageFault_IRQn       = -10, /**<  6 Cortex-M3 Usage Fault Interrupt       */\r
  83   SVCall_IRQn           = -5,  /**< 11 Cortex-M3 SV Call Interrupt           */\r
  84   DebugMonitor_IRQn     = -4,  /**< 12 Cortex-M3 Debug Monitor Interrupt     */\r
  85   PendSV_IRQn           = -2,  /**< 14 Cortex-M3 Pend SV Interrupt           */\r
  86   SysTick_IRQn          = -1,  /**< 15 Cortex-M3 System Tick Interrupt       */\r
  87 /******  SAM3A8C specific Interrupt Numbers *********************************/\r
  88 \r
  89   SUPC_IRQn            =  0, /**<  0 SAM3A8C Supply Controller (SUPC) */\r
  90   RSTC_IRQn            =  1, /**<  1 SAM3A8C Reset Controller (RSTC) */\r
  91   RTC_IRQn             =  2, /**<  2 SAM3A8C Real Time Clock (RTC) */\r
  92   RTT_IRQn             =  3, /**<  3 SAM3A8C Real Time Timer (RTT) */\r
  93   WDT_IRQn             =  4, /**<  4 SAM3A8C Watchdog Timer (WDT) */\r
  94   PMC_IRQn             =  5, /**<  5 SAM3A8C Power Management Controller (PMC) */\r
  95   EFC0_IRQn            =  6, /**<  6 SAM3A8C Enhanced Flash Controller 0 (EFC0) */\r
  96   EFC1_IRQn            =  7, /**<  7 SAM3A8C Enhanced Flash Controller 1 (EFC1) */\r
  97   UART_IRQn            =  8, /**<  8 SAM3A8C Universal Asynchronous Receiver Transceiver (UART) */\r
  98   PIOA_IRQn            = 11, /**< 11 SAM3A8C Parallel I/O Controller A, (PIOA) */\r
  99   PIOB_IRQn            = 12, /**< 12 SAM3A8C Parallel I/O Controller B (PIOB) */\r
 100   USART0_IRQn          = 17, /**< 17 SAM3A8C USART 0 (USART0) */\r
 101   USART1_IRQn          = 18, /**< 18 SAM3A8C USART 1 (USART1) */\r
 102   USART2_IRQn          = 19, /**< 19 SAM3A8C USART 2 (USART2) */\r
 103   HSMCI_IRQn           = 21, /**< 21 SAM3A8C Multimedia Card Interface (HSMCI) */\r
 104   TWI0_IRQn            = 22, /**< 22 SAM3A8C Two-Wire Interface 0 (TWI0) */\r
 105   TWI1_IRQn            = 23, /**< 23 SAM3A8C Two-Wire Interface 1 (TWI1) */\r
 106   SPI0_IRQn            = 24, /**< 24 SAM3A8C Serial Peripheral Interface (SPI0) */\r
 107   SSC_IRQn             = 26, /**< 26 SAM3A8C Synchronous Serial Controller (SSC) */\r
 108   TC0_IRQn             = 27, /**< 27 SAM3A8C Timer Counter 0 (TC0) */\r
 109   TC1_IRQn             = 28, /**< 28 SAM3A8C Timer Counter 1 (TC1) */\r
 110   TC2_IRQn             = 29, /**< 29 SAM3A8C Timer Counter 2 (TC2) */\r
 111   TC3_IRQn             = 30, /**< 30 SAM3A8C Timer Counter 3 (TC3) */\r
 112   TC4_IRQn             = 31, /**< 31 SAM3A8C Timer Counter 4 (TC4) */\r
 113   TC5_IRQn             = 32, /**< 32 SAM3A8C Timer Counter 5 (TC5) */\r
 114   PWM_IRQn             = 36, /**< 36 SAM3A8C Pulse Width Modulation Controller (PWM) */\r
 115   ADC_IRQn             = 37, /**< 37 SAM3A8C ADC Controller (ADC) */\r
 116   DACC_IRQn            = 38, /**< 38 SAM3A8C DAC Controller (DACC) */\r
 117   DMAC_IRQn            = 39, /**< 39 SAM3A8C DMA Controller (DMAC) */\r
 118   UOTGHS_IRQn          = 40, /**< 40 SAM3A8C USB OTG High Speed (UOTGHS) */\r
 119   TRNG_IRQn            = 41, /**< 41 SAM3A8C True Random Number Generator (TRNG) */\r
 120   CAN0_IRQn            = 43, /**< 43 SAM3A8C CAN Controller 0 (CAN0) */\r
 121   CAN1_IRQn            = 44  /**< 44 SAM3A8C CAN Controller 1 (CAN1) */\r
 122 } IRQn_Type;\r
 123 \r
 124 typedef struct _DeviceVectors\r
 125 {\r
 126   /* Stack pointer */\r
 127   void* pvStack;\r
 128 \r
 129   /* Cortex-M handlers */\r
 130   void* pfnReset_Handler;\r
 131   void* pfnNMI_Handler;\r
 132   void* pfnHardFault_Handler;\r
 133   void* pfnMemManage_Handler;\r
 134   void* pfnBusFault_Handler;\r
 135   void* pfnUsageFault_Handler;\r
 136   void* pfnReserved1_Handler;\r
 137   void* pfnReserved2_Handler;\r
 138   void* pfnReserved3_Handler;\r
 139   void* pfnReserved4_Handler;\r
 140   void* pfnSVC_Handler;\r
 141   void* pfnDebugMon_Handler;\r
 142   void* pfnReserved5_Handler;\r
 143   void* pfnPendSV_Handler;\r
 144   void* pfnSysTick_Handler;\r
 145 \r
 146   /* Peripheral handlers */\r
 147   void* pfnSUPC_Handler;   /*  0 Supply Controller */\r
 148   void* pfnRSTC_Handler;   /*  1 Reset Controller */\r
 149   void* pfnRTC_Handler;    /*  2 Real Time Clock */\r
 150   void* pfnRTT_Handler;    /*  3 Real Time Timer */\r
 151   void* pfnWDT_Handler;    /*  4 Watchdog Timer */\r
 152   void* pfnPMC_Handler;    /*  5 Power Management Controller */\r
 153   void* pfnEFC0_Handler;   /*  6 Enhanced Flash Controller 0 */\r
 154   void* pfnEFC1_Handler;   /*  7 Enhanced Flash Controller 1 */\r
 155   void* pfnUART_Handler;   /*  8 Universal Asynchronous Receiver Transceiver */\r
 156   void* pvReserved9;\r
 157   void* pvReserved10;\r
 158   void* pfnPIOA_Handler;   /* 11 Parallel I/O Controller A, */\r
 159   void* pfnPIOB_Handler;   /* 12 Parallel I/O Controller B */\r
 160   void* pvReserved13;\r
 161   void* pvReserved14;\r
 162   void* pvReserved15;\r
 163   void* pvReserved16;\r
 164   void* pfnUSART0_Handler; /* 17 USART 0 */\r
 165   void* pfnUSART1_Handler; /* 18 USART 1 */\r
 166   void* pfnUSART2_Handler; /* 19 USART 2 */\r
 167   void* pvReserved20;\r
 168   void* pfnHSMCI_Handler;  /* 21 Multimedia Card Interface */\r
 169   void* pfnTWI0_Handler;   /* 22 Two-Wire Interface 0 */\r
 170   void* pfnTWI1_Handler;   /* 23 Two-Wire Interface 1 */\r
 171   void* pfnSPI0_Handler;   /* 24 Serial Peripheral Interface */\r
 172   void* pvReserved25;\r
 173   void* pfnSSC_Handler;    /* 26 Synchronous Serial Controller */\r
 174   void* pfnTC0_Handler;    /* 27 Timer Counter 0 */\r
 175   void* pfnTC1_Handler;    /* 28 Timer Counter 1 */\r
 176   void* pfnTC2_Handler;    /* 29 Timer Counter 2 */\r
 177   void* pfnTC3_Handler;    /* 30 Timer Counter 3 */\r
 178   void* pfnTC4_Handler;    /* 31 Timer Counter 4 */\r
 179   void* pfnTC5_Handler;    /* 32 Timer Counter 5 */\r
 180   void* pvReserved33;\r
 181   void* pvReserved34;\r
 182   void* pvReserved35;\r
 183   void* pfnPWM_Handler;    /* 36 Pulse Width Modulation Controller */\r
 184   void* pfnADC_Handler;    /* 37 ADC Controller */\r
 185   void* pfnDACC_Handler;   /* 38 DAC Controller */\r
 186   void* pfnDMAC_Handler;   /* 39 DMA Controller */\r
 187   void* pfnUOTGHS_Handler; /* 40 USB OTG High Speed */\r
 188   void* pfnTRNG_Handler;   /* 41 True Random Number Generator */\r
 189   void* pvReserved42;\r
 190   void* pfnCAN0_Handler;   /* 43 CAN Controller 0 */\r
 191   void* pfnCAN1_Handler;   /* 44 CAN Controller 1 */\r
 192 } DeviceVectors;\r
 193 \r
 194 /* Cortex-M3 core handlers */\r
 195 void Reset_Handler      ( void );\r
 196 void NMI_Handler        ( void );\r
 197 void HardFault_Handler  ( void );\r
 198 void MemManage_Handler  ( void );\r
 199 void BusFault_Handler   ( void );\r
 200 void UsageFault_Handler ( void );\r
 201 void SVC_Handler        ( void );\r
 202 void DebugMon_Handler   ( void );\r
 203 void PendSV_Handler     ( void );\r
 204 void SysTick_Handler    ( void );\r
 205 \r
 206 /* Peripherals handlers */\r
 207 void ADC_Handler        ( void );\r
 208 void CAN0_Handler       ( void );\r
 209 void CAN1_Handler       ( void );\r
 210 void DACC_Handler       ( void );\r
 211 void DMAC_Handler       ( void );\r
 212 void EFC0_Handler       ( void );\r
 213 void EFC1_Handler       ( void );\r
 214 void HSMCI_Handler      ( void );\r
 215 void PIOA_Handler       ( void );\r
 216 void PIOB_Handler       ( void );\r
 217 void PMC_Handler        ( void );\r
 218 void PWM_Handler        ( void );\r
 219 void RSTC_Handler       ( void );\r
 220 void RTC_Handler        ( void );\r
 221 void RTT_Handler        ( void );\r
 222 void SPI0_Handler       ( void );\r
 223 void SSC_Handler        ( void );\r
 224 void SUPC_Handler       ( void );\r
 225 void TC0_Handler        ( void );\r
 226 void TC1_Handler        ( void );\r
 227 void TC2_Handler        ( void );\r
 228 void TC3_Handler        ( void );\r
 229 void TC4_Handler        ( void );\r
 230 void TC5_Handler        ( void );\r
 231 void TRNG_Handler       ( void );\r
 232 void TWI0_Handler       ( void );\r
 233 void TWI1_Handler       ( void );\r
 234 void UART_Handler       ( void );\r
 235 void UOTGHS_Handler     ( void );\r
 236 void USART0_Handler     ( void );\r
 237 void USART1_Handler     ( void );\r
 238 void USART2_Handler     ( void );\r
 239 void WDT_Handler        ( void );\r
 240 \r
 241 /**\r
 242  * \brief Configuration of the Cortex-M3 Processor and Core Peripherals\r
 243  */\r
 244 \r
 245 #define __CM3_REV              0x0200 /**< SAM3A8C core revision number ([15:8] revision number, [7:0] patch number) */\r
 246 #define __MPU_PRESENT          1      /**< SAM3A8C does provide a MPU */\r
 247 #define __NVIC_PRIO_BITS       4      /**< SAM3A8C uses 4 Bits for the Priority Levels */\r
 248 #define __Vendor_SysTickConfig 0      /**< Set to 1 if different SysTick Config is used */\r
 249 \r
 250 /*\r
 251  * \brief CMSIS includes\r
 252  */\r
 253 \r
 254 #include <core_cm3.h>\r
 255 #if !defined DONT_USE_CMSIS_INIT\r
 256 #include "system_sam3x.h"\r
 257 #endif /* DONT_USE_CMSIS_INIT */\r
 258 \r
 259 /*@}*/\r
 260 \r
 261 /* ************************************************************************** */\r
 262 /**  SOFTWARE PERIPHERAL API DEFINITION FOR SAM3A8C */\r
 263 /* ************************************************************************** */\r
 264 /** \addtogroup SAM3A8C_api Peripheral Software API */\r
 265 /*@{*/\r
 266 \r
 267 #include "component/component_adc.h"\r
 268 #include "component/component_can.h"\r
 269 #include "component/component_chipid.h"\r
 270 #include "component/component_dacc.h"\r
 271 #include "component/component_dmac.h"\r
 272 #include "component/component_efc.h"\r
 273 #include "component/component_gpbr.h"\r
 274 #include "component/component_hsmci.h"\r
 275 #include "component/component_matrix.h"\r
 276 #include "component/component_pdc.h"\r
 277 #include "component/component_pio.h"\r
 278 #include "component/component_pmc.h"\r
 279 #include "component/component_pwm.h"\r
 280 #include "component/component_rstc.h"\r
 281 #include "component/component_rtc.h"\r
 282 #include "component/component_rtt.h"\r
 283 #include "component/component_spi.h"\r
 284 #include "component/component_ssc.h"\r
 285 #include "component/component_supc.h"\r
 286 #include "component/component_tc.h"\r
 287 #include "component/component_trng.h"\r
 288 #include "component/component_twi.h"\r
 289 #include "component/component_uart.h"\r
 290 #include "component/component_uotghs.h"\r
 291 #include "component/component_usart.h"\r
 292 #include "component/component_wdt.h"\r
 293 /*@}*/\r
 294 \r
 295 /* ************************************************************************** */\r
 296 /*   REGISTER ACCESS DEFINITIONS FOR SAM3A8C */\r
 297 /* ************************************************************************** */\r
 298 /** \addtogroup SAM3A8C_reg Registers Access Definitions */\r
 299 /*@{*/\r
 300 \r
 301 #include "instance/instance_hsmci.h"\r
 302 #include "instance/instance_ssc.h"\r
 303 #include "instance/instance_spi0.h"\r
 304 #include "instance/instance_tc0.h"\r
 305 #include "instance/instance_tc1.h"\r
 306 #include "instance/instance_twi0.h"\r
 307 #include "instance/instance_twi1.h"\r
 308 #include "instance/instance_pwm.h"\r
 309 #include "instance/instance_usart0.h"\r
 310 #include "instance/instance_usart1.h"\r
 311 #include "instance/instance_usart2.h"\r
 312 #include "instance/instance_uotghs.h"\r
 313 #include "instance/instance_can0.h"\r
 314 #include "instance/instance_can1.h"\r
 315 #include "instance/instance_trng.h"\r
 316 #include "instance/instance_adc.h"\r
 317 #include "instance/instance_dmac.h"\r
 318 #include "instance/instance_dacc.h"\r
 319 #include "instance/instance_matrix.h"\r
 320 #include "instance/instance_pmc.h"\r
 321 #include "instance/instance_uart.h"\r
 322 #include "instance/instance_chipid.h"\r
 323 #include "instance/instance_efc0.h"\r
 324 #include "instance/instance_efc1.h"\r
 325 #include "instance/instance_pioa.h"\r
 326 #include "instance/instance_piob.h"\r
 327 #include "instance/instance_rstc.h"\r
 328 #include "instance/instance_supc.h"\r
 329 #include "instance/instance_rtt.h"\r
 330 #include "instance/instance_wdt.h"\r
 331 #include "instance/instance_rtc.h"\r
 332 #include "instance/instance_gpbr.h"\r
 333 /*@}*/\r
 334 \r
 335 /* ************************************************************************** */\r
 336 /*   PERIPHERAL ID DEFINITIONS FOR SAM3A8C */\r
 337 /* ************************************************************************** */\r
 338 /** \addtogroup SAM3A8C_id Peripheral Ids Definitions */\r
 339 /*@{*/\r
 340 \r
 341 #define ID_SUPC   ( 0) /**< \brief Supply Controller (SUPC) */\r
 342 #define ID_RSTC   ( 1) /**< \brief Reset Controller (RSTC) */\r
 343 #define ID_RTC    ( 2) /**< \brief Real Time Clock (RTC) */\r
 344 #define ID_RTT    ( 3) /**< \brief Real Time Timer (RTT) */\r
 345 #define ID_WDT    ( 4) /**< \brief Watchdog Timer (WDT) */\r
 346 #define ID_PMC    ( 5) /**< \brief Power Management Controller (PMC) */\r
 347 #define ID_EFC0   ( 6) /**< \brief Enhanced Flash Controller 0 (EFC0) */\r
 348 #define ID_EFC1   ( 7) /**< \brief Enhanced Flash Controller 1 (EFC1) */\r
 349 #define ID_UART   ( 8) /**< \brief Universal Asynchronous Receiver Transceiver (UART) */\r
 350 #define ID_PIOA   (11) /**< \brief Parallel I/O Controller A, (PIOA) */\r
 351 #define ID_PIOB   (12) /**< \brief Parallel I/O Controller B (PIOB) */\r
 352 #define ID_USART0 (17) /**< \brief USART 0 (USART0) */\r
 353 #define ID_USART1 (18) /**< \brief USART 1 (USART1) */\r
 354 #define ID_USART2 (19) /**< \brief USART 2 (USART2) */\r
 355 #define ID_HSMCI  (21) /**< \brief Multimedia Card Interface (HSMCI) */\r
 356 #define ID_TWI0   (22) /**< \brief Two-Wire Interface 0 (TWI0) */\r
 357 #define ID_TWI1   (23) /**< \brief Two-Wire Interface 1 (TWI1) */\r
 358 #define ID_SPI0   (24) /**< \brief Serial Peripheral Interface (SPI0) */\r
 359 #define ID_SSC    (26) /**< \brief Synchronous Serial Controller (SSC) */\r
 360 #define ID_TC0    (27) /**< \brief Timer Counter 0 (TC0) */\r
 361 #define ID_TC1    (28) /**< \brief Timer Counter 1 (TC1) */\r
 362 #define ID_TC2    (29) /**< \brief Timer Counter 2 (TC2) */\r
 363 #define ID_TC3    (30) /**< \brief Timer Counter 3 (TC3) */\r
 364 #define ID_TC4    (31) /**< \brief Timer Counter 4 (TC4) */\r
 365 #define ID_TC5    (32) /**< \brief Timer Counter 5 (TC5) */\r
 366 #define ID_PWM    (36) /**< \brief Pulse Width Modulation Controller (PWM) */\r
 367 #define ID_ADC    (37) /**< \brief ADC Controller (ADC) */\r
 368 #define ID_DACC   (38) /**< \brief DAC Controller (DACC) */\r
 369 #define ID_DMAC   (39) /**< \brief DMA Controller (DMAC) */\r
 370 #define ID_UOTGHS (40) /**< \brief USB OTG High Speed (UOTGHS) */\r
 371 #define ID_TRNG   (41) /**< \brief True Random Number Generator (TRNG) */\r
 372 #define ID_CAN0   (43) /**< \brief CAN Controller 0 (CAN0) */\r
 373 #define ID_CAN1   (44) /**< \brief CAN Controller 1 (CAN1) */\r
 374 /*@}*/\r
 375 \r
 376 /* ************************************************************************** */\r
 377 /*   BASE ADDRESS DEFINITIONS FOR SAM3A8C */\r
 378 /* ************************************************************************** */\r
 379 /** \addtogroup SAM3A8C_base Peripheral Base Address Definitions */\r
 380 /*@{*/\r
 381 \r
 382 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
 383 #define HSMCI      (0x40000000U) /**< \brief (HSMCI     ) Base Address */\r
 384 #define SSC        (0x40004000U) /**< \brief (SSC       ) Base Address */\r
 385 #define SPI0       (0x40008000U) /**< \brief (SPI0      ) Base Address */\r
 386 #define TC0        (0x40080000U) /**< \brief (TC0       ) Base Address */\r
 387 #define TC1        (0x40084000U) /**< \brief (TC1       ) Base Address */\r
 388 #define TWI0       (0x4008C000U) /**< \brief (TWI0      ) Base Address */\r
 389 #define PDC_TWI0   (0x4008C100U) /**< \brief (PDC_TWI0  ) Base Address */\r
 390 #define TWI1       (0x40090000U) /**< \brief (TWI1      ) Base Address */\r
 391 #define PDC_TWI1   (0x40090100U) /**< \brief (PDC_TWI1  ) Base Address */\r
 392 #define PWM        (0x40094000U) /**< \brief (PWM       ) Base Address */\r
 393 #define PDC_PWM    (0x40094100U) /**< \brief (PDC_PWM   ) Base Address */\r
 394 #define USART0     (0x40098000U) /**< \brief (USART0    ) Base Address */\r
 395 #define PDC_USART0 (0x40098100U) /**< \brief (PDC_USART0) Base Address */\r
 396 #define USART1     (0x4009C000U) /**< \brief (USART1    ) Base Address */\r
 397 #define PDC_USART1 (0x4009C100U) /**< \brief (PDC_USART1) Base Address */\r
 398 #define USART2     (0x400A0000U) /**< \brief (USART2    ) Base Address */\r
 399 #define PDC_USART2 (0x400A0100U) /**< \brief (PDC_USART2) Base Address */\r
 400 #define UOTGHS     (0x400AC000U) /**< \brief (UOTGHS    ) Base Address */\r
 401 #define CAN0       (0x400B4000U) /**< \brief (CAN0      ) Base Address */\r
 402 #define CAN1       (0x400B8000U) /**< \brief (CAN1      ) Base Address */\r
 403 #define TRNG       (0x400BC000U) /**< \brief (TRNG      ) Base Address */\r
 404 #define ADC        (0x400C0000U) /**< \brief (ADC       ) Base Address */\r
 405 #define PDC_ADC    (0x400C0100U) /**< \brief (PDC_ADC   ) Base Address */\r
 406 #define DMAC       (0x400C4000U) /**< \brief (DMAC      ) Base Address */\r
 407 #define DACC       (0x400C8000U) /**< \brief (DACC      ) Base Address */\r
 408 #define PDC_DACC   (0x400C8100U) /**< \brief (PDC_DACC  ) Base Address */\r
 409 #define MATRIX     (0x400E0400U) /**< \brief (MATRIX    ) Base Address */\r
 410 #define PMC        (0x400E0600U) /**< \brief (PMC       ) Base Address */\r
 411 #define UART       (0x400E0800U) /**< \brief (UART      ) Base Address */\r
 412 #define PDC_UART   (0x400E0900U) /**< \brief (PDC_UART  ) Base Address */\r
 413 #define CHIPID     (0x400E0940U) /**< \brief (CHIPID    ) Base Address */\r
 414 #define EFC0       (0x400E0A00U) /**< \brief (EFC0      ) Base Address */\r
 415 #define EFC1       (0x400E0C00U) /**< \brief (EFC1      ) Base Address */\r
 416 #define PIOA       (0x400E0E00U) /**< \brief (PIOA      ) Base Address */\r
 417 #define PIOB       (0x400E1000U) /**< \brief (PIOB      ) Base Address */\r
 418 #define RSTC       (0x400E1A00U) /**< \brief (RSTC      ) Base Address */\r
 419 #define SUPC       (0x400E1A10U) /**< \brief (SUPC      ) Base Address */\r
 420 #define RTT        (0x400E1A30U) /**< \brief (RTT       ) Base Address */\r
 421 #define WDT        (0x400E1A50U) /**< \brief (WDT       ) Base Address */\r
 422 #define RTC        (0x400E1A60U) /**< \brief (RTC       ) Base Address */\r
 423 #define GPBR       (0x400E1A90U) /**< \brief (GPBR      ) Base Address */\r
 424 #else\r
 425 #define HSMCI      ((Hsmci  *)0x40000000U) /**< \brief (HSMCI     ) Base Address */\r
 426 #define SSC        ((Ssc    *)0x40004000U) /**< \brief (SSC       ) Base Address */\r
 427 #define SPI0       ((Spi    *)0x40008000U) /**< \brief (SPI0      ) Base Address */\r
 428 #define TC0        ((Tc     *)0x40080000U) /**< \brief (TC0       ) Base Address */\r
 429 #define TC1        ((Tc     *)0x40084000U) /**< \brief (TC1       ) Base Address */\r
 430 #define TWI0       ((Twi    *)0x4008C000U) /**< \brief (TWI0      ) Base Address */\r
 431 #define PDC_TWI0   ((Pdc    *)0x4008C100U) /**< \brief (PDC_TWI0  ) Base Address */\r
 432 #define TWI1       ((Twi    *)0x40090000U) /**< \brief (TWI1      ) Base Address */\r
 433 #define PDC_TWI1   ((Pdc    *)0x40090100U) /**< \brief (PDC_TWI1  ) Base Address */\r
 434 #define PWM        ((Pwm    *)0x40094000U) /**< \brief (PWM       ) Base Address */\r
 435 #define PDC_PWM    ((Pdc    *)0x40094100U) /**< \brief (PDC_PWM   ) Base Address */\r
 436 #define USART0     ((Usart  *)0x40098000U) /**< \brief (USART0    ) Base Address */\r
 437 #define PDC_USART0 ((Pdc    *)0x40098100U) /**< \brief (PDC_USART0) Base Address */\r
 438 #define USART1     ((Usart  *)0x4009C000U) /**< \brief (USART1    ) Base Address */\r
 439 #define PDC_USART1 ((Pdc    *)0x4009C100U) /**< \brief (PDC_USART1) Base Address */\r
 440 #define USART2     ((Usart  *)0x400A0000U) /**< \brief (USART2    ) Base Address */\r
 441 #define PDC_USART2 ((Pdc    *)0x400A0100U) /**< \brief (PDC_USART2) Base Address */\r
 442 #define UOTGHS     ((Uotghs *)0x400AC000U) /**< \brief (UOTGHS    ) Base Address */\r
 443 #define CAN0       ((Can    *)0x400B4000U) /**< \brief (CAN0      ) Base Address */\r
 444 #define CAN1       ((Can    *)0x400B8000U) /**< \brief (CAN1      ) Base Address */\r
 445 #define TRNG       ((Trng   *)0x400BC000U) /**< \brief (TRNG      ) Base Address */\r
 446 #define ADC        ((Adc    *)0x400C0000U) /**< \brief (ADC       ) Base Address */\r
 447 #define PDC_ADC    ((Pdc    *)0x400C0100U) /**< \brief (PDC_ADC   ) Base Address */\r
 448 #define DMAC       ((Dmac   *)0x400C4000U) /**< \brief (DMAC      ) Base Address */\r
 449 #define DACC       ((Dacc   *)0x400C8000U) /**< \brief (DACC      ) Base Address */\r
 450 #define PDC_DACC   ((Pdc    *)0x400C8100U) /**< \brief (PDC_DACC  ) Base Address */\r
 451 #define MATRIX     ((Matrix *)0x400E0400U) /**< \brief (MATRIX    ) Base Address */\r
 452 #define PMC        ((Pmc    *)0x400E0600U) /**< \brief (PMC       ) Base Address */\r
 453 #define UART       ((Uart   *)0x400E0800U) /**< \brief (UART      ) Base Address */\r
 454 #define PDC_UART   ((Pdc    *)0x400E0900U) /**< \brief (PDC_UART  ) Base Address */\r
 455 #define CHIPID     ((Chipid *)0x400E0940U) /**< \brief (CHIPID    ) Base Address */\r
 456 #define EFC0       ((Efc    *)0x400E0A00U) /**< \brief (EFC0      ) Base Address */\r
 457 #define EFC1       ((Efc    *)0x400E0C00U) /**< \brief (EFC1      ) Base Address */\r
 458 #define PIOA       ((Pio    *)0x400E0E00U) /**< \brief (PIOA      ) Base Address */\r
 459 #define PIOB       ((Pio    *)0x400E1000U) /**< \brief (PIOB      ) Base Address */\r
 460 #define RSTC       ((Rstc   *)0x400E1A00U) /**< \brief (RSTC      ) Base Address */\r
 461 #define SUPC       ((Supc   *)0x400E1A10U) /**< \brief (SUPC      ) Base Address */\r
 462 #define RTT        ((Rtt    *)0x400E1A30U) /**< \brief (RTT       ) Base Address */\r
 463 #define WDT        ((Wdt    *)0x400E1A50U) /**< \brief (WDT       ) Base Address */\r
 464 #define RTC        ((Rtc    *)0x400E1A60U) /**< \brief (RTC       ) Base Address */\r
 465 #define GPBR       ((Gpbr   *)0x400E1A90U) /**< \brief (GPBR      ) Base Address */\r
 466 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
 467 /*@}*/\r
 468 \r
 469 /* ************************************************************************** */\r
 470 /*   PIO DEFINITIONS FOR SAM3A8C */\r
 471 /* ************************************************************************** */\r
 472 /** \addtogroup SAM3A8C_pio Peripheral Pio Definitions */\r
 473 /*@{*/\r
 474 \r
 475 #include "pio/pio_sam3a8c.h"\r
 476 /*@}*/\r
 477 \r
 478 /* ************************************************************************** */\r
 479 /*   MEMORY MAPPING DEFINITIONS FOR SAM3A8C */\r
 480 /* ************************************************************************** */\r
 481 \r
 482 #define IFLASH0_SIZE             (0x40000u)\r
 483 #define IFLASH0_PAGE_SIZE        (256u)\r
 484 #define IFLASH0_LOCK_REGION_SIZE (16384u)\r
 485 #define IFLASH0_NB_OF_PAGES      (1024u)\r
 486 #define IFLASH1_SIZE             (0x40000u)\r
 487 #define IFLASH1_PAGE_SIZE        (256u)\r
 488 #define IFLASH1_LOCK_REGION_SIZE (16384u)\r
 489 #define IFLASH1_NB_OF_PAGES      (1024u)\r
 490 #define IRAM0_SIZE               (0x10000u)\r
 491 #define IRAM1_SIZE               (0x8000u)\r
 492 #define IFLASH_SIZE              (IFLASH0_SIZE+IFLASH1_SIZE)\r
 493 #define IRAM_SIZE                (IRAM0_SIZE+IRAM1_SIZE)\r
 494 \r
 495 #define IFLASH0_ADDR    (0x00080000u) /**< Internal Flash 0 base address */\r
 496 #if defined IFLASH0_SIZE\r
 497 #define IFLASH1_ADDR    (IFLASH0_ADDR+IFLASH0_SIZE) /**< Internal Flash 1 base address */\r
 498 #endif\r
 499 #define IROM_ADDR       (0x00100000u) /**< Internal ROM base address */\r
 500 #define IRAM0_ADDR      (0x20000000u) /**< Internal RAM 0 base address */\r
 501 #define IRAM1_ADDR      (0x20080000u) /**< Internal RAM 1 base address */\r
 502 #define NFC_RAM_ADDR    (0x20100000u) /**< NAND Flash Controller RAM base address */\r
 503 #define UOTGHS_RAM_ADDR (0x20180000u) /**< USB On-The-Go Interface RAM base address */\r
 504 #define EBI_CS0_ADDR    (0x60000000u) /**< EBI Chip Select 0 base address */\r
 505 #define EBI_CS1_ADDR    (0x61000000u) /**< EBI Chip Select 1 base address */\r
 506 #define EBI_CS2_ADDR    (0x62000000u) /**< EBI Chip Select 2 base address */\r
 507 #define EBI_CS3_ADDR    (0x63000000u) /**< EBI Chip Select 3 base address */\r
 508 #define EBI_CS4_ADDR    (0x64000000u) /**< EBI Chip Select 4 base address */\r
 509 #define EBI_CS5_ADDR    (0x65000000u) /**< EBI Chip Select 5 base address */\r
 510 #define EBI_CS6_ADDR    (0x66000000u) /**< EBI Chip Select 6 base address */\r
 511 #define EBI_CS7_ADDR    (0x67000000u) /**< EBI Chip Select 7 base address */\r
 512 \r
 513 /* ************************************************************************** */\r
 514 /*   ELECTRICAL DEFINITIONS FOR SAM3A8C */\r
 515 /* ************************************************************************** */\r
 516 \r
 517 /* Device characteristics */\r
 518 #define CHIP_FREQ_SLCK_RC_MIN           (20000UL)\r
 519 #define CHIP_FREQ_SLCK_RC               (32000UL)\r
 520 #define CHIP_FREQ_SLCK_RC_MAX           (44000UL)\r
 521 #define CHIP_FREQ_MAINCK_RC_4MHZ        (4000000UL)\r
 522 #define CHIP_FREQ_MAINCK_RC_8MHZ        (8000000UL)\r
 523 #define CHIP_FREQ_MAINCK_RC_12MHZ       (12000000UL)\r
 524 #define CHIP_FREQ_CPU_MAX               (84000000UL)\r
 525 #define CHIP_FREQ_XTAL_32K              (32768UL)\r
 526 #define CHIP_FREQ_XTAL_12M              (12000000UL)\r
 527 \r
 528 /* Embedded Flash Write Wait State */\r
 529 #define CHIP_FLASH_WRITE_WAIT_STATE     (6U)\r
 530 \r
 531 /* Embedded Flash Read Wait State (VDDCORE set at 1.65V) */\r
 532 #define CHIP_FREQ_FWS_0                 (22500000UL) /**< \brief Maximum operating frequency when FWS is 0 */\r
 533 #define CHIP_FREQ_FWS_1                 (34000000UL) /**< \brief Maximum operating frequency when FWS is 1 */\r
 534 #define CHIP_FREQ_FWS_2                 (53000000UL) /**< \brief Maximum operating frequency when FWS is 2 */\r
 535 #define CHIP_FREQ_FWS_3                 (78000000UL) /**< \brief Maximum operating frequency when FWS is 3 */\r
 536 \r
 537 \r
 538 #ifdef __cplusplus\r
 539 }\r
 540 #endif\r
 541 \r
 542 /*@}*/\r
 543 \r
 544 #endif /* _SAM3A8C_ */\r