git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M7_STM32F7_STM32756G-EVAL_IAR_Keil/CMSIS/Include/core_cm0.h

   1 /**************************************************************************//**\r
   2  * @file     core_cm0.h\r
   3  * @brief    CMSIS Cortex-M0 Core Peripheral Access Layer Header File\r
   4  * @version  V4.10\r
   5  * @date     18. March 2015\r
   6  *\r
   7  * @note\r
   8  *\r
   9  ******************************************************************************/\r
  10 /* Copyright (c) 2009 - 2015 ARM LIMITED\r
  11 \r
  12    All rights reserved.\r
  13    Redistribution and use in source and binary forms, with or without\r
  14    modification, are permitted provided that the following conditions are met:\r
  15    - Redistributions of source code must retain the above copyright\r
  16      notice, this list of conditions and the following disclaimer.\r
  17    - Redistributions in binary form must reproduce the above copyright\r
  18      notice, this list of conditions and the following disclaimer in the\r
  19      documentation and/or other materials provided with the distribution.\r
  20    - Neither the name of ARM nor the names of its contributors may be used\r
  21      to endorse or promote products derived from this software without\r
  22      specific prior written permission.\r
  23    *\r
  24    THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"\r
  25    AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE\r
  26    IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE\r
  27    ARE DISCLAIMED. IN NO EVENT SHALL COPYRIGHT HOLDERS AND CONTRIBUTORS BE\r
  28    LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR\r
  29    CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF\r
  30    SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS\r
  31    INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN\r
  32    CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)\r
  33    ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  34    POSSIBILITY OF SUCH DAMAGE.\r
  35    ---------------------------------------------------------------------------*/\r
  36 \r
  37 \r
  38 #if defined ( __ICCARM__ )\r
  39  #pragma system_include  /* treat file as system include file for MISRA check */\r
  40 #endif\r
  41 \r
  42 #ifndef __CORE_CM0_H_GENERIC\r
  43 #define __CORE_CM0_H_GENERIC\r
  44 \r
  45 #ifdef __cplusplus\r
  46  extern "C" {\r
  47 #endif\r
  48 \r
  49 /** \page CMSIS_MISRA_Exceptions  MISRA-C:2004 Compliance Exceptions\r
  50   CMSIS violates the following MISRA-C:2004 rules:\r
  51 \r
  52    \li Required Rule 8.5, object/function definition in header file.<br>\r
  53      Function definitions in header files are used to allow 'inlining'.\r
  54 \r
  55    \li Required Rule 18.4, declaration of union type or object of union type: '{...}'.<br>\r
  56      Unions are used for effective representation of core registers.\r
  57 \r
  58    \li Advisory Rule 19.7, Function-like macro defined.<br>\r
  59      Function-like macros are used to allow more efficient code.\r
  60  */\r
  61 \r
  62 \r
  63 /*******************************************************************************\r
  64  *                 CMSIS definitions\r
  65  ******************************************************************************/\r
  66 /** \ingroup Cortex_M0\r
  67   @{\r
  68  */\r
  69 \r
  70 /*  CMSIS CM0 definitions */\r
  71 #define __CM0_CMSIS_VERSION_MAIN  (0x04)                                   /*!< [31:16] CMSIS HAL main version   */\r
  72 #define __CM0_CMSIS_VERSION_SUB   (0x00)                                   /*!< [15:0]  CMSIS HAL sub version    */\r
  73 #define __CM0_CMSIS_VERSION       ((__CM0_CMSIS_VERSION_MAIN << 16) | \\r
  74                                     __CM0_CMSIS_VERSION_SUB          )     /*!< CMSIS HAL version number         */\r
  75 \r
  76 #define __CORTEX_M                (0x00)                                   /*!< Cortex-M Core                    */\r
  77 \r
  78 \r
  79 #if   defined ( __CC_ARM )\r
  80   #define __ASM            __asm                                      /*!< asm keyword for ARM Compiler          */\r
  81   #define __INLINE         __inline                                   /*!< inline keyword for ARM Compiler       */\r
  82   #define __STATIC_INLINE  static __inline\r
  83 \r
  84 #elif defined ( __GNUC__ )\r
  85   #define __ASM            __asm                                      /*!< asm keyword for GNU Compiler          */\r
  86   #define __INLINE         inline                                     /*!< inline keyword for GNU Compiler       */\r
  87   #define __STATIC_INLINE  static inline\r
  88 \r
  89 #elif defined ( __ICCARM__ )\r
  90   #define __ASM            __asm                                      /*!< asm keyword for IAR Compiler          */\r
  91   #define __INLINE         inline                                     /*!< inline keyword for IAR Compiler. Only available in High optimization mode! */\r
  92   #define __STATIC_INLINE  static inline\r
  93 \r
  94 #elif defined ( __TMS470__ )\r
  95   #define __ASM            __asm                                      /*!< asm keyword for TI CCS Compiler       */\r
  96   #define __STATIC_INLINE  static inline\r
  97 \r
  98 #elif defined ( __TASKING__ )\r
  99   #define __ASM            __asm                                      /*!< asm keyword for TASKING Compiler      */\r
 100   #define __INLINE         inline                                     /*!< inline keyword for TASKING Compiler   */\r
 101   #define __STATIC_INLINE  static inline\r
 102 \r
 103 #elif defined ( __CSMC__ )\r
 104   #define __packed\r
 105   #define __ASM            _asm                                      /*!< asm keyword for COSMIC Compiler      */\r
 106   #define __INLINE         inline                                    /*use -pc99 on compile line !< inline keyword for COSMIC Compiler   */\r
 107   #define __STATIC_INLINE  static inline\r
 108 \r
 109 #endif\r
 110 \r
 111 /** __FPU_USED indicates whether an FPU is used or not.\r
 112     This core does not support an FPU at all\r
 113 */\r
 114 #define __FPU_USED       0\r
 115 \r
 116 #if defined ( __CC_ARM )\r
 117   #if defined __TARGET_FPU_VFP\r
 118     #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"\r
 119   #endif\r
 120 \r
 121 #elif defined ( __GNUC__ )\r
 122   #if defined (__VFP_FP__) && !defined(__SOFTFP__)\r
 123     #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"\r
 124   #endif\r
 125 \r
 126 #elif defined ( __ICCARM__ )\r
 127   #if defined __ARMVFP__\r
 128     #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"\r
 129   #endif\r
 130 \r
 131 #elif defined ( __TMS470__ )\r
 132   #if defined __TI__VFP_SUPPORT____\r
 133     #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"\r
 134   #endif\r
 135 \r
 136 #elif defined ( __TASKING__ )\r
 137   #if defined __FPU_VFP__\r
 138     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"\r
 139   #endif\r
 140 \r
 141 #elif defined ( __CSMC__ )              /* Cosmic */\r
 142   #if ( __CSMC__ & 0x400)               // FPU present for parser\r
 143     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"\r
 144   #endif\r
 145 #endif\r
 146 \r
 147 #include <stdint.h>                      /* standard types definitions                      */\r
 148 #include <core_cmInstr.h>                /* Core Instruction Access                         */\r
 149 #include <core_cmFunc.h>                 /* Core Function Access                            */\r
 150 \r
 151 #ifdef __cplusplus\r
 152 }\r
 153 #endif\r
 154 \r
 155 #endif /* __CORE_CM0_H_GENERIC */\r
 156 \r
 157 #ifndef __CMSIS_GENERIC\r
 158 \r
 159 #ifndef __CORE_CM0_H_DEPENDANT\r
 160 #define __CORE_CM0_H_DEPENDANT\r
 161 \r
 162 #ifdef __cplusplus\r
 163  extern "C" {\r
 164 #endif\r
 165 \r
 166 /* check device defines and use defaults */\r
 167 #if defined __CHECK_DEVICE_DEFINES\r
 168   #ifndef __CM0_REV\r
 169     #define __CM0_REV               0x0000\r
 170     #warning "__CM0_REV not defined in device header file; using default!"\r
 171   #endif\r
 172 \r
 173   #ifndef __NVIC_PRIO_BITS\r
 174     #define __NVIC_PRIO_BITS          2\r
 175     #warning "__NVIC_PRIO_BITS not defined in device header file; using default!"\r
 176   #endif\r
 177 \r
 178   #ifndef __Vendor_SysTickConfig\r
 179     #define __Vendor_SysTickConfig    0\r
 180     #warning "__Vendor_SysTickConfig not defined in device header file; using default!"\r
 181   #endif\r
 182 #endif\r
 183 \r
 184 /* IO definitions (access restrictions to peripheral registers) */\r
 185 /**\r
 186     \defgroup CMSIS_glob_defs CMSIS Global Defines\r
 187 \r
 188     <strong>IO Type Qualifiers</strong> are used\r
 189     \li to specify the access to peripheral variables.\r
 190     \li for automatic generation of peripheral register debug information.\r
 191 */\r
 192 #ifdef __cplusplus\r
 193   #define   __I     volatile             /*!< Defines 'read only' permissions                 */\r
 194 #else\r
 195   #define   __I     volatile const       /*!< Defines 'read only' permissions                 */\r
 196 #endif\r
 197 #define     __O     volatile             /*!< Defines 'write only' permissions                */\r
 198 #define     __IO    volatile             /*!< Defines 'read / write' permissions              */\r
 199 \r
 200 /*@} end of group Cortex_M0 */\r
 201 \r
 202 \r
 203 \r
 204 /*******************************************************************************\r
 205  *                 Register Abstraction\r
 206   Core Register contain:\r
 207   - Core Register\r
 208   - Core NVIC Register\r
 209   - Core SCB Register\r
 210   - Core SysTick Register\r
 211  ******************************************************************************/\r
 212 /** \defgroup CMSIS_core_register Defines and Type Definitions\r
 213     \brief Type definitions and defines for Cortex-M processor based devices.\r
 214 */\r
 215 \r
 216 /** \ingroup    CMSIS_core_register\r
 217     \defgroup   CMSIS_CORE  Status and Control Registers\r
 218     \brief  Core Register type definitions.\r
 219   @{\r
 220  */\r
 221 \r
 222 /** \brief  Union type to access the Application Program Status Register (APSR).\r
 223  */\r
 224 typedef union\r
 225 {\r
 226   struct\r
 227   {\r
 228     uint32_t _reserved0:28;              /*!< bit:  0..27  Reserved                           */\r
 229     uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag       */\r
 230     uint32_t C:1;                        /*!< bit:     29  Carry condition code flag          */\r
 231     uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag           */\r
 232     uint32_t N:1;                        /*!< bit:     31  Negative condition code flag       */\r
 233   } b;                                   /*!< Structure used for bit  access                  */\r
 234   uint32_t w;                            /*!< Type      used for word access                  */\r
 235 } APSR_Type;\r
 236 \r
 237 /* APSR Register Definitions */\r
 238 #define APSR_N_Pos                         31                                             /*!< APSR: N Position */\r
 239 #define APSR_N_Msk                         (1UL << APSR_N_Pos)                            /*!< APSR: N Mask */\r
 240 \r
 241 #define APSR_Z_Pos                         30                                             /*!< APSR: Z Position */\r
 242 #define APSR_Z_Msk                         (1UL << APSR_Z_Pos)                            /*!< APSR: Z Mask */\r
 243 \r
 244 #define APSR_C_Pos                         29                                             /*!< APSR: C Position */\r
 245 #define APSR_C_Msk                         (1UL << APSR_C_Pos)                            /*!< APSR: C Mask */\r
 246 \r
 247 #define APSR_V_Pos                         28                                             /*!< APSR: V Position */\r
 248 #define APSR_V_Msk                         (1UL << APSR_V_Pos)                            /*!< APSR: V Mask */\r
 249 \r
 250 \r
 251 /** \brief  Union type to access the Interrupt Program Status Register (IPSR).\r
 252  */\r
 253 typedef union\r
 254 {\r
 255   struct\r
 256   {\r
 257     uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number                   */\r
 258     uint32_t _reserved0:23;              /*!< bit:  9..31  Reserved                           */\r
 259   } b;                                   /*!< Structure used for bit  access                  */\r
 260   uint32_t w;                            /*!< Type      used for word access                  */\r
 261 } IPSR_Type;\r
 262 \r
 263 /* IPSR Register Definitions */\r
 264 #define IPSR_ISR_Pos                        0                                             /*!< IPSR: ISR Position */\r
 265 #define IPSR_ISR_Msk                       (0x1FFUL /*<< IPSR_ISR_Pos*/)                  /*!< IPSR: ISR Mask */\r
 266 \r
 267 \r
 268 /** \brief  Union type to access the Special-Purpose Program Status Registers (xPSR).\r
 269  */\r
 270 typedef union\r
 271 {\r
 272   struct\r
 273   {\r
 274     uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number                   */\r
 275     uint32_t _reserved0:15;              /*!< bit:  9..23  Reserved                           */\r
 276     uint32_t T:1;                        /*!< bit:     24  Thumb bit        (read 0)          */\r
 277     uint32_t _reserved1:3;               /*!< bit: 25..27  Reserved                           */\r
 278     uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag       */\r
 279     uint32_t C:1;                        /*!< bit:     29  Carry condition code flag          */\r
 280     uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag           */\r
 281     uint32_t N:1;                        /*!< bit:     31  Negative condition code flag       */\r
 282   } b;                                   /*!< Structure used for bit  access                  */\r
 283   uint32_t w;                            /*!< Type      used for word access                  */\r
 284 } xPSR_Type;\r
 285 \r
 286 /* xPSR Register Definitions */\r
 287 #define xPSR_N_Pos                         31                                             /*!< xPSR: N Position */\r
 288 #define xPSR_N_Msk                         (1UL << xPSR_N_Pos)                            /*!< xPSR: N Mask */\r
 289 \r
 290 #define xPSR_Z_Pos                         30                                             /*!< xPSR: Z Position */\r
 291 #define xPSR_Z_Msk                         (1UL << xPSR_Z_Pos)                            /*!< xPSR: Z Mask */\r
 292 \r
 293 #define xPSR_C_Pos                         29                                             /*!< xPSR: C Position */\r
 294 #define xPSR_C_Msk                         (1UL << xPSR_C_Pos)                            /*!< xPSR: C Mask */\r
 295 \r
 296 #define xPSR_V_Pos                         28                                             /*!< xPSR: V Position */\r
 297 #define xPSR_V_Msk                         (1UL << xPSR_V_Pos)                            /*!< xPSR: V Mask */\r
 298 \r
 299 #define xPSR_T_Pos                         24                                             /*!< xPSR: T Position */\r
 300 #define xPSR_T_Msk                         (1UL << xPSR_T_Pos)                            /*!< xPSR: T Mask */\r
 301 \r
 302 #define xPSR_ISR_Pos                        0                                             /*!< xPSR: ISR Position */\r
 303 #define xPSR_ISR_Msk                       (0x1FFUL /*<< xPSR_ISR_Pos*/)                  /*!< xPSR: ISR Mask */\r
 304 \r
 305 \r
 306 /** \brief  Union type to access the Control Registers (CONTROL).\r
 307  */\r
 308 typedef union\r
 309 {\r
 310   struct\r
 311   {\r
 312     uint32_t _reserved0:1;               /*!< bit:      0  Reserved                           */\r
 313     uint32_t SPSEL:1;                    /*!< bit:      1  Stack to be used                   */\r
 314     uint32_t _reserved1:30;              /*!< bit:  2..31  Reserved                           */\r
 315   } b;                                   /*!< Structure used for bit  access                  */\r
 316   uint32_t w;                            /*!< Type      used for word access                  */\r
 317 } CONTROL_Type;\r
 318 \r
 319 /* CONTROL Register Definitions */\r
 320 #define CONTROL_SPSEL_Pos                   1                                             /*!< CONTROL: SPSEL Position */\r
 321 #define CONTROL_SPSEL_Msk                  (1UL << CONTROL_SPSEL_Pos)                     /*!< CONTROL: SPSEL Mask */\r
 322 \r
 323 /*@} end of group CMSIS_CORE */\r
 324 \r
 325 \r
 326 /** \ingroup    CMSIS_core_register\r
 327     \defgroup   CMSIS_NVIC  Nested Vectored Interrupt Controller (NVIC)\r
 328     \brief      Type definitions for the NVIC Registers\r
 329   @{\r
 330  */\r
 331 \r
 332 /** \brief  Structure type to access the Nested Vectored Interrupt Controller (NVIC).\r
 333  */\r
 334 typedef struct\r
 335 {\r
 336   __IO uint32_t ISER[1];                 /*!< Offset: 0x000 (R/W)  Interrupt Set Enable Register           */\r
 337        uint32_t RESERVED0[31];\r
 338   __IO uint32_t ICER[1];                 /*!< Offset: 0x080 (R/W)  Interrupt Clear Enable Register          */\r
 339        uint32_t RSERVED1[31];\r
 340   __IO uint32_t ISPR[1];                 /*!< Offset: 0x100 (R/W)  Interrupt Set Pending Register           */\r
 341        uint32_t RESERVED2[31];\r
 342   __IO uint32_t ICPR[1];                 /*!< Offset: 0x180 (R/W)  Interrupt Clear Pending Register         */\r
 343        uint32_t RESERVED3[31];\r
 344        uint32_t RESERVED4[64];\r
 345   __IO uint32_t IP[8];                   /*!< Offset: 0x300 (R/W)  Interrupt Priority Register              */\r
 346 }  NVIC_Type;\r
 347 \r
 348 /*@} end of group CMSIS_NVIC */\r
 349 \r
 350 \r
 351 /** \ingroup  CMSIS_core_register\r
 352     \defgroup CMSIS_SCB     System Control Block (SCB)\r
 353     \brief      Type definitions for the System Control Block Registers\r
 354   @{\r
 355  */\r
 356 \r
 357 /** \brief  Structure type to access the System Control Block (SCB).\r
 358  */\r
 359 typedef struct\r
 360 {\r
 361   __I  uint32_t CPUID;                   /*!< Offset: 0x000 (R/ )  CPUID Base Register                                   */\r
 362   __IO uint32_t ICSR;                    /*!< Offset: 0x004 (R/W)  Interrupt Control and State Register                  */\r
 363        uint32_t RESERVED0;\r
 364   __IO uint32_t AIRCR;                   /*!< Offset: 0x00C (R/W)  Application Interrupt and Reset Control Register      */\r
 365   __IO uint32_t SCR;                     /*!< Offset: 0x010 (R/W)  System Control Register                               */\r
 366   __IO uint32_t CCR;                     /*!< Offset: 0x014 (R/W)  Configuration Control Register                        */\r
 367        uint32_t RESERVED1;\r
 368   __IO uint32_t SHP[2];                  /*!< Offset: 0x01C (R/W)  System Handlers Priority Registers. [0] is RESERVED   */\r
 369   __IO uint32_t SHCSR;                   /*!< Offset: 0x024 (R/W)  System Handler Control and State Register             */\r
 370 } SCB_Type;\r
 371 \r
 372 /* SCB CPUID Register Definitions */\r
 373 #define SCB_CPUID_IMPLEMENTER_Pos          24                                             /*!< SCB CPUID: IMPLEMENTER Position */\r
 374 #define SCB_CPUID_IMPLEMENTER_Msk          (0xFFUL << SCB_CPUID_IMPLEMENTER_Pos)          /*!< SCB CPUID: IMPLEMENTER Mask */\r
 375 \r
 376 #define SCB_CPUID_VARIANT_Pos              20                                             /*!< SCB CPUID: VARIANT Position */\r
 377 #define SCB_CPUID_VARIANT_Msk              (0xFUL << SCB_CPUID_VARIANT_Pos)               /*!< SCB CPUID: VARIANT Mask */\r
 378 \r
 379 #define SCB_CPUID_ARCHITECTURE_Pos         16                                             /*!< SCB CPUID: ARCHITECTURE Position */\r
 380 #define SCB_CPUID_ARCHITECTURE_Msk         (0xFUL << SCB_CPUID_ARCHITECTURE_Pos)          /*!< SCB CPUID: ARCHITECTURE Mask */\r
 381 \r
 382 #define SCB_CPUID_PARTNO_Pos                4                                             /*!< SCB CPUID: PARTNO Position */\r
 383 #define SCB_CPUID_PARTNO_Msk               (0xFFFUL << SCB_CPUID_PARTNO_Pos)              /*!< SCB CPUID: PARTNO Mask */\r
 384 \r
 385 #define SCB_CPUID_REVISION_Pos              0                                             /*!< SCB CPUID: REVISION Position */\r
 386 #define SCB_CPUID_REVISION_Msk             (0xFUL /*<< SCB_CPUID_REVISION_Pos*/)          /*!< SCB CPUID: REVISION Mask */\r
 387 \r
 388 /* SCB Interrupt Control State Register Definitions */\r
 389 #define SCB_ICSR_NMIPENDSET_Pos            31                                             /*!< SCB ICSR: NMIPENDSET Position */\r
 390 #define SCB_ICSR_NMIPENDSET_Msk            (1UL << SCB_ICSR_NMIPENDSET_Pos)               /*!< SCB ICSR: NMIPENDSET Mask */\r
 391 \r
 392 #define SCB_ICSR_PENDSVSET_Pos             28                                             /*!< SCB ICSR: PENDSVSET Position */\r
 393 #define SCB_ICSR_PENDSVSET_Msk             (1UL << SCB_ICSR_PENDSVSET_Pos)                /*!< SCB ICSR: PENDSVSET Mask */\r
 394 \r
 395 #define SCB_ICSR_PENDSVCLR_Pos             27                                             /*!< SCB ICSR: PENDSVCLR Position */\r
 396 #define SCB_ICSR_PENDSVCLR_Msk             (1UL << SCB_ICSR_PENDSVCLR_Pos)                /*!< SCB ICSR: PENDSVCLR Mask */\r
 397 \r
 398 #define SCB_ICSR_PENDSTSET_Pos             26                                             /*!< SCB ICSR: PENDSTSET Position */\r
 399 #define SCB_ICSR_PENDSTSET_Msk             (1UL << SCB_ICSR_PENDSTSET_Pos)                /*!< SCB ICSR: PENDSTSET Mask */\r
 400 \r
 401 #define SCB_ICSR_PENDSTCLR_Pos             25                                             /*!< SCB ICSR: PENDSTCLR Position */\r
 402 #define SCB_ICSR_PENDSTCLR_Msk             (1UL << SCB_ICSR_PENDSTCLR_Pos)                /*!< SCB ICSR: PENDSTCLR Mask */\r
 403 \r
 404 #define SCB_ICSR_ISRPREEMPT_Pos            23                                             /*!< SCB ICSR: ISRPREEMPT Position */\r
 405 #define SCB_ICSR_ISRPREEMPT_Msk            (1UL << SCB_ICSR_ISRPREEMPT_Pos)               /*!< SCB ICSR: ISRPREEMPT Mask */\r
 406 \r
 407 #define SCB_ICSR_ISRPENDING_Pos            22                                             /*!< SCB ICSR: ISRPENDING Position */\r
 408 #define SCB_ICSR_ISRPENDING_Msk            (1UL << SCB_ICSR_ISRPENDING_Pos)               /*!< SCB ICSR: ISRPENDING Mask */\r
 409 \r
 410 #define SCB_ICSR_VECTPENDING_Pos           12                                             /*!< SCB ICSR: VECTPENDING Position */\r
 411 #define SCB_ICSR_VECTPENDING_Msk           (0x1FFUL << SCB_ICSR_VECTPENDING_Pos)          /*!< SCB ICSR: VECTPENDING Mask */\r
 412 \r
 413 #define SCB_ICSR_VECTACTIVE_Pos             0                                             /*!< SCB ICSR: VECTACTIVE Position */\r
 414 #define SCB_ICSR_VECTACTIVE_Msk            (0x1FFUL /*<< SCB_ICSR_VECTACTIVE_Pos*/)       /*!< SCB ICSR: VECTACTIVE Mask */\r
 415 \r
 416 /* SCB Application Interrupt and Reset Control Register Definitions */\r
 417 #define SCB_AIRCR_VECTKEY_Pos              16                                             /*!< SCB AIRCR: VECTKEY Position */\r
 418 #define SCB_AIRCR_VECTKEY_Msk              (0xFFFFUL << SCB_AIRCR_VECTKEY_Pos)            /*!< SCB AIRCR: VECTKEY Mask */\r
 419 \r
 420 #define SCB_AIRCR_VECTKEYSTAT_Pos          16                                             /*!< SCB AIRCR: VECTKEYSTAT Position */\r
 421 #define SCB_AIRCR_VECTKEYSTAT_Msk          (0xFFFFUL << SCB_AIRCR_VECTKEYSTAT_Pos)        /*!< SCB AIRCR: VECTKEYSTAT Mask */\r
 422 \r
 423 #define SCB_AIRCR_ENDIANESS_Pos            15                                             /*!< SCB AIRCR: ENDIANESS Position */\r
 424 #define SCB_AIRCR_ENDIANESS_Msk            (1UL << SCB_AIRCR_ENDIANESS_Pos)               /*!< SCB AIRCR: ENDIANESS Mask */\r
 425 \r
 426 #define SCB_AIRCR_SYSRESETREQ_Pos           2                                             /*!< SCB AIRCR: SYSRESETREQ Position */\r
 427 #define SCB_AIRCR_SYSRESETREQ_Msk          (1UL << SCB_AIRCR_SYSRESETREQ_Pos)             /*!< SCB AIRCR: SYSRESETREQ Mask */\r
 428 \r
 429 #define SCB_AIRCR_VECTCLRACTIVE_Pos         1                                             /*!< SCB AIRCR: VECTCLRACTIVE Position */\r
 430 #define SCB_AIRCR_VECTCLRACTIVE_Msk        (1UL << SCB_AIRCR_VECTCLRACTIVE_Pos)           /*!< SCB AIRCR: VECTCLRACTIVE Mask */\r
 431 \r
 432 /* SCB System Control Register Definitions */\r
 433 #define SCB_SCR_SEVONPEND_Pos               4                                             /*!< SCB SCR: SEVONPEND Position */\r
 434 #define SCB_SCR_SEVONPEND_Msk              (1UL << SCB_SCR_SEVONPEND_Pos)                 /*!< SCB SCR: SEVONPEND Mask */\r
 435 \r
 436 #define SCB_SCR_SLEEPDEEP_Pos               2                                             /*!< SCB SCR: SLEEPDEEP Position */\r
 437 #define SCB_SCR_SLEEPDEEP_Msk              (1UL << SCB_SCR_SLEEPDEEP_Pos)                 /*!< SCB SCR: SLEEPDEEP Mask */\r
 438 \r
 439 #define SCB_SCR_SLEEPONEXIT_Pos             1                                             /*!< SCB SCR: SLEEPONEXIT Position */\r
 440 #define SCB_SCR_SLEEPONEXIT_Msk            (1UL << SCB_SCR_SLEEPONEXIT_Pos)               /*!< SCB SCR: SLEEPONEXIT Mask */\r
 441 \r
 442 /* SCB Configuration Control Register Definitions */\r
 443 #define SCB_CCR_STKALIGN_Pos                9                                             /*!< SCB CCR: STKALIGN Position */\r
 444 #define SCB_CCR_STKALIGN_Msk               (1UL << SCB_CCR_STKALIGN_Pos)                  /*!< SCB CCR: STKALIGN Mask */\r
 445 \r
 446 #define SCB_CCR_UNALIGN_TRP_Pos             3                                             /*!< SCB CCR: UNALIGN_TRP Position */\r
 447 #define SCB_CCR_UNALIGN_TRP_Msk            (1UL << SCB_CCR_UNALIGN_TRP_Pos)               /*!< SCB CCR: UNALIGN_TRP Mask */\r
 448 \r
 449 /* SCB System Handler Control and State Register Definitions */\r
 450 #define SCB_SHCSR_SVCALLPENDED_Pos         15                                             /*!< SCB SHCSR: SVCALLPENDED Position */\r
 451 #define SCB_SHCSR_SVCALLPENDED_Msk         (1UL << SCB_SHCSR_SVCALLPENDED_Pos)            /*!< SCB SHCSR: SVCALLPENDED Mask */\r
 452 \r
 453 /*@} end of group CMSIS_SCB */\r
 454 \r
 455 \r
 456 /** \ingroup  CMSIS_core_register\r
 457     \defgroup CMSIS_SysTick     System Tick Timer (SysTick)\r
 458     \brief      Type definitions for the System Timer Registers.\r
 459   @{\r
 460  */\r
 461 \r
 462 /** \brief  Structure type to access the System Timer (SysTick).\r
 463  */\r
 464 typedef struct\r
 465 {\r
 466   __IO uint32_t CTRL;                    /*!< Offset: 0x000 (R/W)  SysTick Control and Status Register */\r
 467   __IO uint32_t LOAD;                    /*!< Offset: 0x004 (R/W)  SysTick Reload Value Register       */\r
 468   __IO uint32_t VAL;                     /*!< Offset: 0x008 (R/W)  SysTick Current Value Register      */\r
 469   __I  uint32_t CALIB;                   /*!< Offset: 0x00C (R/ )  SysTick Calibration Register        */\r
 470 } SysTick_Type;\r
 471 \r
 472 /* SysTick Control / Status Register Definitions */\r
 473 #define SysTick_CTRL_COUNTFLAG_Pos         16                                             /*!< SysTick CTRL: COUNTFLAG Position */\r
 474 #define SysTick_CTRL_COUNTFLAG_Msk         (1UL << SysTick_CTRL_COUNTFLAG_Pos)            /*!< SysTick CTRL: COUNTFLAG Mask */\r
 475 \r
 476 #define SysTick_CTRL_CLKSOURCE_Pos          2                                             /*!< SysTick CTRL: CLKSOURCE Position */\r
 477 #define SysTick_CTRL_CLKSOURCE_Msk         (1UL << SysTick_CTRL_CLKSOURCE_Pos)            /*!< SysTick CTRL: CLKSOURCE Mask */\r
 478 \r
 479 #define SysTick_CTRL_TICKINT_Pos            1                                             /*!< SysTick CTRL: TICKINT Position */\r
 480 #define SysTick_CTRL_TICKINT_Msk           (1UL << SysTick_CTRL_TICKINT_Pos)              /*!< SysTick CTRL: TICKINT Mask */\r
 481 \r
 482 #define SysTick_CTRL_ENABLE_Pos             0                                             /*!< SysTick CTRL: ENABLE Position */\r
 483 #define SysTick_CTRL_ENABLE_Msk            (1UL /*<< SysTick_CTRL_ENABLE_Pos*/)           /*!< SysTick CTRL: ENABLE Mask */\r
 484 \r
 485 /* SysTick Reload Register Definitions */\r
 486 #define SysTick_LOAD_RELOAD_Pos             0                                             /*!< SysTick LOAD: RELOAD Position */\r
 487 #define SysTick_LOAD_RELOAD_Msk            (0xFFFFFFUL /*<< SysTick_LOAD_RELOAD_Pos*/)    /*!< SysTick LOAD: RELOAD Mask */\r
 488 \r
 489 /* SysTick Current Register Definitions */\r
 490 #define SysTick_VAL_CURRENT_Pos             0                                             /*!< SysTick VAL: CURRENT Position */\r
 491 #define SysTick_VAL_CURRENT_Msk            (0xFFFFFFUL /*<< SysTick_VAL_CURRENT_Pos*/)    /*!< SysTick VAL: CURRENT Mask */\r
 492 \r
 493 /* SysTick Calibration Register Definitions */\r
 494 #define SysTick_CALIB_NOREF_Pos            31                                             /*!< SysTick CALIB: NOREF Position */\r
 495 #define SysTick_CALIB_NOREF_Msk            (1UL << SysTick_CALIB_NOREF_Pos)               /*!< SysTick CALIB: NOREF Mask */\r
 496 \r
 497 #define SysTick_CALIB_SKEW_Pos             30                                             /*!< SysTick CALIB: SKEW Position */\r
 498 #define SysTick_CALIB_SKEW_Msk             (1UL << SysTick_CALIB_SKEW_Pos)                /*!< SysTick CALIB: SKEW Mask */\r
 499 \r
 500 #define SysTick_CALIB_TENMS_Pos             0                                             /*!< SysTick CALIB: TENMS Position */\r
 501 #define SysTick_CALIB_TENMS_Msk            (0xFFFFFFUL /*<< SysTick_CALIB_TENMS_Pos*/)    /*!< SysTick CALIB: TENMS Mask */\r
 502 \r
 503 /*@} end of group CMSIS_SysTick */\r
 504 \r
 505 \r
 506 /** \ingroup  CMSIS_core_register\r
 507     \defgroup CMSIS_CoreDebug       Core Debug Registers (CoreDebug)\r
 508     \brief      Cortex-M0 Core Debug Registers (DCB registers, SHCSR, and DFSR)\r
 509                 are only accessible over DAP and not via processor. Therefore\r
 510                 they are not covered by the Cortex-M0 header file.\r
 511   @{\r
 512  */\r
 513 /*@} end of group CMSIS_CoreDebug */\r
 514 \r
 515 \r
 516 /** \ingroup    CMSIS_core_register\r
 517     \defgroup   CMSIS_core_base     Core Definitions\r
 518     \brief      Definitions for base addresses, unions, and structures.\r
 519   @{\r
 520  */\r
 521 \r
 522 /* Memory mapping of Cortex-M0 Hardware */\r
 523 #define SCS_BASE            (0xE000E000UL)                            /*!< System Control Space Base Address */\r
 524 #define SysTick_BASE        (SCS_BASE +  0x0010UL)                    /*!< SysTick Base Address              */\r
 525 #define NVIC_BASE           (SCS_BASE +  0x0100UL)                    /*!< NVIC Base Address                 */\r
 526 #define SCB_BASE            (SCS_BASE +  0x0D00UL)                    /*!< System Control Block Base Address */\r
 527 \r
 528 #define SCB                 ((SCB_Type       *)     SCB_BASE      )   /*!< SCB configuration struct           */\r
 529 #define SysTick             ((SysTick_Type   *)     SysTick_BASE  )   /*!< SysTick configuration struct       */\r
 530 #define NVIC                ((NVIC_Type      *)     NVIC_BASE     )   /*!< NVIC configuration struct          */\r
 531 \r
 532 \r
 533 /*@} */\r
 534 \r
 535 \r
 536 \r
 537 /*******************************************************************************\r
 538  *                Hardware Abstraction Layer\r
 539   Core Function Interface contains:\r
 540   - Core NVIC Functions\r
 541   - Core SysTick Functions\r
 542   - Core Register Access Functions\r
 543  ******************************************************************************/\r
 544 /** \defgroup CMSIS_Core_FunctionInterface Functions and Instructions Reference\r
 545 */\r
 546 \r
 547 \r
 548 \r
 549 /* ##########################   NVIC functions  #################################### */\r
 550 /** \ingroup  CMSIS_Core_FunctionInterface\r
 551     \defgroup CMSIS_Core_NVICFunctions NVIC Functions\r
 552     \brief      Functions that manage interrupts and exceptions via the NVIC.\r
 553     @{\r
 554  */\r
 555 \r
 556 /* Interrupt Priorities are WORD accessible only under ARMv6M                   */\r
 557 /* The following MACROS handle generation of the register offset and byte masks */\r
 558 #define _BIT_SHIFT(IRQn)         (  ((((uint32_t)(int32_t)(IRQn))         )      &  0x03UL) * 8UL)\r
 559 #define _SHP_IDX(IRQn)           ( (((((uint32_t)(int32_t)(IRQn)) & 0x0FUL)-8UL) >>    2UL)      )\r
 560 #define _IP_IDX(IRQn)            (   (((uint32_t)(int32_t)(IRQn))                >>    2UL)      )\r
 561 \r
 562 \r
 563 /** \brief  Enable External Interrupt\r
 564 \r
 565     The function enables a device-specific interrupt in the NVIC interrupt controller.\r
 566 \r
 567     \param [in]      IRQn  External interrupt number. Value cannot be negative.\r
 568  */\r
 569 __STATIC_INLINE void NVIC_EnableIRQ(IRQn_Type IRQn)\r
 570 {\r
 571   NVIC->ISER[0] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));\r
 572 }\r
 573 \r
 574 \r
 575 /** \brief  Disable External Interrupt\r
 576 \r
 577     The function disables a device-specific interrupt in the NVIC interrupt controller.\r
 578 \r
 579     \param [in]      IRQn  External interrupt number. Value cannot be negative.\r
 580  */\r
 581 __STATIC_INLINE void NVIC_DisableIRQ(IRQn_Type IRQn)\r
 582 {\r
 583   NVIC->ICER[0] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));\r
 584 }\r
 585 \r
 586 \r
 587 /** \brief  Get Pending Interrupt\r
 588 \r
 589     The function reads the pending register in the NVIC and returns the pending bit\r
 590     for the specified interrupt.\r
 591 \r
 592     \param [in]      IRQn  Interrupt number.\r
 593 \r
 594     \return             0  Interrupt status is not pending.\r
 595     \return             1  Interrupt status is pending.\r
 596  */\r
 597 __STATIC_INLINE uint32_t NVIC_GetPendingIRQ(IRQn_Type IRQn)\r
 598 {\r
 599   return((uint32_t)(((NVIC->ISPR[0] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));\r
 600 }\r
 601 \r
 602 \r
 603 /** \brief  Set Pending Interrupt\r
 604 \r
 605     The function sets the pending bit of an external interrupt.\r
 606 \r
 607     \param [in]      IRQn  Interrupt number. Value cannot be negative.\r
 608  */\r
 609 __STATIC_INLINE void NVIC_SetPendingIRQ(IRQn_Type IRQn)\r
 610 {\r
 611   NVIC->ISPR[0] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));\r
 612 }\r
 613 \r
 614 \r
 615 /** \brief  Clear Pending Interrupt\r
 616 \r
 617     The function clears the pending bit of an external interrupt.\r
 618 \r
 619     \param [in]      IRQn  External interrupt number. Value cannot be negative.\r
 620  */\r
 621 __STATIC_INLINE void NVIC_ClearPendingIRQ(IRQn_Type IRQn)\r
 622 {\r
 623   NVIC->ICPR[0] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));\r
 624 }\r
 625 \r
 626 \r
 627 /** \brief  Set Interrupt Priority\r
 628 \r
 629     The function sets the priority of an interrupt.\r
 630 \r
 631     \note The priority cannot be set for every core interrupt.\r
 632 \r
 633     \param [in]      IRQn  Interrupt number.\r
 634     \param [in]  priority  Priority to set.\r
 635  */\r
 636 __STATIC_INLINE void NVIC_SetPriority(IRQn_Type IRQn, uint32_t priority)\r
 637 {\r
 638   if((int32_t)(IRQn) < 0) {\r
 639     SCB->SHP[_SHP_IDX(IRQn)] = ((uint32_t)(SCB->SHP[_SHP_IDX(IRQn)] & ~(0xFFUL << _BIT_SHIFT(IRQn))) |\r
 640        (((priority << (8 - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL) << _BIT_SHIFT(IRQn)));\r
 641   }\r
 642   else {\r
 643     NVIC->IP[_IP_IDX(IRQn)]  = ((uint32_t)(NVIC->IP[_IP_IDX(IRQn)]  & ~(0xFFUL << _BIT_SHIFT(IRQn))) |\r
 644        (((priority << (8 - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL) << _BIT_SHIFT(IRQn)));\r
 645   }\r
 646 }\r
 647 \r
 648 \r
 649 /** \brief  Get Interrupt Priority\r
 650 \r
 651     The function reads the priority of an interrupt. The interrupt\r
 652     number can be positive to specify an external (device specific)\r
 653     interrupt, or negative to specify an internal (core) interrupt.\r
 654 \r
 655 \r
 656     \param [in]   IRQn  Interrupt number.\r
 657     \return             Interrupt Priority. Value is aligned automatically to the implemented\r
 658                         priority bits of the microcontroller.\r
 659  */\r
 660 __STATIC_INLINE uint32_t NVIC_GetPriority(IRQn_Type IRQn)\r
 661 {\r
 662 \r
 663   if((int32_t)(IRQn) < 0) {\r
 664     return((uint32_t)(((SCB->SHP[_SHP_IDX(IRQn)] >> _BIT_SHIFT(IRQn) ) & (uint32_t)0xFFUL) >> (8 - __NVIC_PRIO_BITS)));\r
 665   }\r
 666   else {\r
 667     return((uint32_t)(((NVIC->IP[ _IP_IDX(IRQn)] >> _BIT_SHIFT(IRQn) ) & (uint32_t)0xFFUL) >> (8 - __NVIC_PRIO_BITS)));\r
 668   }\r
 669 }\r
 670 \r
 671 \r
 672 /** \brief  System Reset\r
 673 \r
 674     The function initiates a system reset request to reset the MCU.\r
 675  */\r
 676 __STATIC_INLINE void NVIC_SystemReset(void)\r
 677 {\r
 678   __DSB();                                                     /* Ensure all outstanding memory accesses included\r
 679                                                                   buffered write are completed before reset */\r
 680   SCB->AIRCR  = ((0x5FAUL << SCB_AIRCR_VECTKEY_Pos) |\r
 681                  SCB_AIRCR_SYSRESETREQ_Msk);\r
 682   __DSB();                                                     /* Ensure completion of memory access */\r
 683   while(1) { __NOP(); }                                        /* wait until reset */\r
 684 }\r
 685 \r
 686 /*@} end of CMSIS_Core_NVICFunctions */\r
 687 \r
 688 \r
 689 \r
 690 /* ##################################    SysTick function  ############################################ */\r
 691 /** \ingroup  CMSIS_Core_FunctionInterface\r
 692     \defgroup CMSIS_Core_SysTickFunctions SysTick Functions\r
 693     \brief      Functions that configure the System.\r
 694   @{\r
 695  */\r
 696 \r
 697 #if (__Vendor_SysTickConfig == 0)\r
 698 \r
 699 /** \brief  System Tick Configuration\r
 700 \r
 701     The function initializes the System Timer and its interrupt, and starts the System Tick Timer.\r
 702     Counter is in free running mode to generate periodic interrupts.\r
 703 \r
 704     \param [in]  ticks  Number of ticks between two interrupts.\r
 705 \r
 706     \return          0  Function succeeded.\r
 707     \return          1  Function failed.\r
 708 \r
 709     \note     When the variable <b>__Vendor_SysTickConfig</b> is set to 1, then the\r
 710     function <b>SysTick_Config</b> is not included. In this case, the file <b><i>device</i>.h</b>\r
 711     must contain a vendor-specific implementation of this function.\r
 712 \r
 713  */\r
 714 __STATIC_INLINE uint32_t SysTick_Config(uint32_t ticks)\r
 715 {\r
 716   if ((ticks - 1UL) > SysTick_LOAD_RELOAD_Msk) { return (1UL); }    /* Reload value impossible */\r
 717 \r
 718   SysTick->LOAD  = (uint32_t)(ticks - 1UL);                         /* set reload register */\r
 719   NVIC_SetPriority (SysTick_IRQn, (1UL << __NVIC_PRIO_BITS) - 1UL); /* set Priority for Systick Interrupt */\r
 720   SysTick->VAL   = 0UL;                                             /* Load the SysTick Counter Value */\r
 721   SysTick->CTRL  = SysTick_CTRL_CLKSOURCE_Msk |\r
 722                    SysTick_CTRL_TICKINT_Msk   |\r
 723                    SysTick_CTRL_ENABLE_Msk;                         /* Enable SysTick IRQ and SysTick Timer */\r
 724   return (0UL);                                                     /* Function successful */\r
 725 }\r
 726 \r
 727 #endif\r
 728 \r
 729 /*@} end of CMSIS_Core_SysTickFunctions */\r
 730 \r
 731 \r
 732 \r
 733 \r
 734 #ifdef __cplusplus\r
 735 }\r
 736 #endif\r
 737 \r
 738 #endif /* __CORE_CM0_H_DEPENDANT */\r
 739 \r
 740 #endif /* __CMSIS_GENERIC */\r