git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_M7_STM32F7_STM32756G-EVAL_IAR_Keil/ST_Library/include/stm32f7xx_ll_fmc.h

   1 /**\r
   2   ******************************************************************************\r
   3   * @file    stm32f7xx_ll_fmc.h\r
   4   * @author  MCD Application Team\r
   5   * @version V1.0.0\r
   6   * @date    12-May-2015\r
   7   * @brief   Header file of FMC HAL module.\r
   8   ******************************************************************************\r
   9   * @attention\r
  10   *\r
  11   * <h2><center>&copy; COPYRIGHT(c) 2015 STMicroelectronics</center></h2>\r
  12   *\r
  13   * Redistribution and use in source and binary forms, with or without modification,\r
  14   * are permitted provided that the following conditions are met:\r
  15   *   1. Redistributions of source code must retain the above copyright notice,\r
  16   *      this list of conditions and the following disclaimer.\r
  17   *   2. Redistributions in binary form must reproduce the above copyright notice,\r
  18   *      this list of conditions and the following disclaimer in the documentation\r
  19   *      and/or other materials provided with the distribution.\r
  20   *   3. Neither the name of STMicroelectronics nor the names of its contributors\r
  21   *      may be used to endorse or promote products derived from this software\r
  22   *      without specific prior written permission.\r
  23   *\r
  24   * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"\r
  25   * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE\r
  26   * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE\r
  27   * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE\r
  28   * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  29   * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR\r
  30   * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER\r
  31   * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,\r
  32   * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE\r
  33   * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  34   *\r
  35   ******************************************************************************\r
  36   */ \r
  37 \r
  38 /* Define to prevent recursive inclusion -------------------------------------*/\r
  39 #ifndef __STM32F7xx_LL_FMC_H\r
  40 #define __STM32F7xx_LL_FMC_H\r
  41 \r
  42 #ifdef __cplusplus\r
  43  extern "C" {\r
  44 #endif\r
  45 \r
  46 /* Includes ------------------------------------------------------------------*/\r
  47 #include "stm32f7xx_hal_def.h"\r
  48 \r
  49 /** @addtogroup STM32F7xx_HAL_Driver\r
  50   * @{\r
  51   */\r
  52 \r
  53 /** @addtogroup FMC_LL\r
  54   * @{\r
  55   */\r
  56 \r
  57 /** @addtogroup FMC_LL_Private_Macros\r
  58   * @{\r
  59   */\r
  60 #define IS_FMC_NORSRAM_BANK(BANK) (((BANK) == FMC_NORSRAM_BANK1) || \\r
  61                                    ((BANK) == FMC_NORSRAM_BANK2) || \\r
  62                                    ((BANK) == FMC_NORSRAM_BANK3) || \\r
  63                                    ((BANK) == FMC_NORSRAM_BANK4))\r
  64 \r
  65 #define IS_FMC_MUX(__MUX__) (((__MUX__) == FMC_DATA_ADDRESS_MUX_DISABLE) || \\r
  66                               ((__MUX__) == FMC_DATA_ADDRESS_MUX_ENABLE))\r
  67 \r
  68 #define IS_FMC_MEMORY(__MEMORY__) (((__MEMORY__) == FMC_MEMORY_TYPE_SRAM) || \\r
  69                                     ((__MEMORY__) == FMC_MEMORY_TYPE_PSRAM)|| \\r
  70                                     ((__MEMORY__) == FMC_MEMORY_TYPE_NOR))\r
  71 \r
  72 #define IS_FMC_NORSRAM_MEMORY_WIDTH(__WIDTH__) (((__WIDTH__) == FMC_NORSRAM_MEM_BUS_WIDTH_8)  || \\r
  73                                                  ((__WIDTH__) == FMC_NORSRAM_MEM_BUS_WIDTH_16) || \\r
  74                                                  ((__WIDTH__) == FMC_NORSRAM_MEM_BUS_WIDTH_32))\r
  75 \r
  76 #define IS_FMC_ACCESS_MODE(__MODE__) (((__MODE__) == FMC_ACCESS_MODE_A) || \\r
  77                                        ((__MODE__) == FMC_ACCESS_MODE_B) || \\r
  78                                        ((__MODE__) == FMC_ACCESS_MODE_C) || \\r
  79                                        ((__MODE__) == FMC_ACCESS_MODE_D))\r
  80 \r
  81 #define IS_FMC_NAND_BANK(BANK) ((BANK) == FMC_NAND_BANK3)\r
  82 \r
  83 #define IS_FMC_WAIT_FEATURE(FEATURE) (((FEATURE) == FMC_NAND_WAIT_FEATURE_DISABLE) || \\r
  84                                       ((FEATURE) == FMC_NAND_WAIT_FEATURE_ENABLE))\r
  85 \r
  86 #define IS_FMC_NAND_MEMORY_WIDTH(WIDTH) (((WIDTH) == FMC_NAND_MEM_BUS_WIDTH_8) || \\r
  87                                          ((WIDTH) == FMC_NAND_MEM_BUS_WIDTH_16))\r
  88 \r
  89 #define IS_FMC_ECC_STATE(STATE) (((STATE) == FMC_NAND_ECC_DISABLE) || \\r
  90                                  ((STATE) == FMC_NAND_ECC_ENABLE))\r
  91 \r
  92 #define IS_FMC_ECCPAGE_SIZE(SIZE) (((SIZE) == FMC_NAND_ECC_PAGE_SIZE_256BYTE)  || \\r
  93                                    ((SIZE) == FMC_NAND_ECC_PAGE_SIZE_512BYTE)  || \\r
  94                                    ((SIZE) == FMC_NAND_ECC_PAGE_SIZE_1024BYTE) || \\r
  95                                    ((SIZE) == FMC_NAND_ECC_PAGE_SIZE_2048BYTE) || \\r
  96                                    ((SIZE) == FMC_NAND_ECC_PAGE_SIZE_4096BYTE) || \\r
  97                                    ((SIZE) == FMC_NAND_ECC_PAGE_SIZE_8192BYTE))\r
  98                                                                    \r
  99 #define IS_FMC_SDMEMORY_WIDTH(WIDTH) (((WIDTH) == FMC_SDRAM_MEM_BUS_WIDTH_8)  || \\r
 100                                       ((WIDTH) == FMC_SDRAM_MEM_BUS_WIDTH_16) || \\r
 101                                       ((WIDTH) == FMC_SDRAM_MEM_BUS_WIDTH_32))\r
 102 \r
 103 #define IS_FMC_WRITE_PROTECTION(__WRITE__) (((__WRITE__) == FMC_SDRAM_WRITE_PROTECTION_DISABLE) || \\r
 104                                             ((__WRITE__) == FMC_SDRAM_WRITE_PROTECTION_ENABLE))                                                                   \r
 105 \r
 106 #define IS_FMC_SDCLOCK_PERIOD(__PERIOD__) (((__PERIOD__) == FMC_SDRAM_CLOCK_DISABLE)  || \\r
 107                                            ((__PERIOD__) == FMC_SDRAM_CLOCK_PERIOD_2) || \\r
 108                                            ((__PERIOD__) == FMC_SDRAM_CLOCK_PERIOD_3))\r
 109                                                                                    \r
 110 #define IS_FMC_READ_BURST(__RBURST__) (((__RBURST__) == FMC_SDRAM_RBURST_DISABLE) || \\r
 111                                        ((__RBURST__) == FMC_SDRAM_RBURST_ENABLE))\r
 112                                                                            \r
 113 #define IS_FMC_READPIPE_DELAY(__DELAY__) (((__DELAY__) == FMC_SDRAM_RPIPE_DELAY_0) || \\r
 114                                           ((__DELAY__) == FMC_SDRAM_RPIPE_DELAY_1) || \\r
 115                                           ((__DELAY__) == FMC_SDRAM_RPIPE_DELAY_2))\r
 116 \r
 117 #define IS_FMC_COMMAND_MODE(__COMMAND__) (((__COMMAND__) == FMC_SDRAM_CMD_NORMAL_MODE)      || \\r
 118                                           ((__COMMAND__) == FMC_SDRAM_CMD_CLK_ENABLE)       || \\r
 119                                           ((__COMMAND__) == FMC_SDRAM_CMD_PALL)             || \\r
 120                                           ((__COMMAND__) == FMC_SDRAM_CMD_AUTOREFRESH_MODE) || \\r
 121                                           ((__COMMAND__) == FMC_SDRAM_CMD_LOAD_MODE)        || \\r
 122                                           ((__COMMAND__) == FMC_SDRAM_CMD_SELFREFRESH_MODE) || \\r
 123                                           ((__COMMAND__) == FMC_SDRAM_CMD_POWERDOWN_MODE))\r
 124 \r
 125 #define IS_FMC_COMMAND_TARGET(__TARGET__) (((__TARGET__) == FMC_SDRAM_CMD_TARGET_BANK1) || \\r
 126                                            ((__TARGET__) == FMC_SDRAM_CMD_TARGET_BANK2) || \\r
 127                                            ((__TARGET__) == FMC_SDRAM_CMD_TARGET_BANK1_2))                                                                                \r
 128                                                    \r
 129 /** @defgroup FMC_TCLR_Setup_Time FMC TCLR Setup Time\r
 130   * @{\r
 131   */\r
 132 #define IS_FMC_TCLR_TIME(__TIME__) ((__TIME__) <= 255)\r
 133 /**\r
 134   * @}\r
 135   */\r
 136 \r
 137 /** @defgroup FMC_TAR_Setup_Time FMC TAR Setup Time \r
 138   * @{\r
 139   */\r
 140 #define IS_FMC_TAR_TIME(TIME) ((TIME) <= 255)\r
 141 /**\r
 142   * @}\r
 143   */\r
 144 \r
 145 /** @defgroup FMC_Setup_Time FMC Setup Time \r
 146   * @{\r
 147   */\r
 148 #define IS_FMC_SETUP_TIME(TIME) ((TIME) <= 255)\r
 149 /**\r
 150   * @}\r
 151   */\r
 152 \r
 153 /** @defgroup FMC_Wait_Setup_Time FMC Wait Setup Time \r
 154   * @{\r
 155   */\r
 156 #define IS_FMC_WAIT_TIME(TIME) ((TIME) <= 255)\r
 157 /**\r
 158   * @}\r
 159   */\r
 160 \r
 161 /** @defgroup FMC_Hold_Setup_Time FMC Hold Setup Time \r
 162   * @{\r
 163   */\r
 164 #define IS_FMC_HOLD_TIME(TIME) ((TIME) <= 255)\r
 165 /**\r
 166   * @}\r
 167   */\r
 168 \r
 169 /** @defgroup FMC_HiZ_Setup_Time FMC HiZ Setup Time \r
 170   * @{\r
 171   */\r
 172 #define IS_FMC_HIZ_TIME(TIME) ((TIME) <= 255)\r
 173 /**\r
 174   * @}\r
 175   */\r
 176 \r
 177 #define IS_FMC_BURSTMODE(__STATE__) (((__STATE__) == FMC_BURST_ACCESS_MODE_DISABLE) || \\r
 178                                       ((__STATE__) == FMC_BURST_ACCESS_MODE_ENABLE))\r
 179 \r
 180 #define IS_FMC_WAIT_POLARITY(__POLARITY__) (((__POLARITY__) == FMC_WAIT_SIGNAL_POLARITY_LOW) || \\r
 181                                              ((__POLARITY__) == FMC_WAIT_SIGNAL_POLARITY_HIGH))\r
 182 \r
 183 #define IS_FMC_WAIT_SIGNAL_ACTIVE(__ACTIVE__) (((__ACTIVE__) == FMC_WAIT_TIMING_BEFORE_WS) || \\r
 184                                                 ((__ACTIVE__) == FMC_WAIT_TIMING_DURING_WS)) \r
 185 \r
 186 #define IS_FMC_WRITE_OPERATION(__OPERATION__) (((__OPERATION__) == FMC_WRITE_OPERATION_DISABLE) || \\r
 187                                                 ((__OPERATION__) == FMC_WRITE_OPERATION_ENABLE))\r
 188 \r
 189 #define IS_FMC_WAITE_SIGNAL(__SIGNAL__) (((__SIGNAL__) == FMC_WAIT_SIGNAL_DISABLE) || \\r
 190                                           ((__SIGNAL__) == FMC_WAIT_SIGNAL_ENABLE))\r
 191 \r
 192 #define IS_FMC_EXTENDED_MODE(__MODE__) (((__MODE__) == FMC_EXTENDED_MODE_DISABLE) || \\r
 193                                          ((__MODE__) == FMC_EXTENDED_MODE_ENABLE))\r
 194 \r
 195 #define IS_FMC_ASYNWAIT(__STATE__) (((__STATE__) == FMC_ASYNCHRONOUS_WAIT_DISABLE) || \\r
 196                                      ((__STATE__) == FMC_ASYNCHRONOUS_WAIT_ENABLE))\r
 197 \r
 198 /** @defgroup FMC_Data_Latency FMC Data Latency \r
 199   * @{\r
 200   */\r
 201 #define IS_FMC_DATA_LATENCY(__LATENCY__) (((__LATENCY__) > 1) && ((__LATENCY__) <= 17))\r
 202 /**\r
 203   * @}\r
 204   */\r
 205 \r
 206 #define IS_FMC_WRITE_BURST(__BURST__) (((__BURST__) == FMC_WRITE_BURST_DISABLE) || \\r
 207                                         ((__BURST__) == FMC_WRITE_BURST_ENABLE))\r
 208 \r
 209 #define IS_FMC_CONTINOUS_CLOCK(CCLOCK) (((CCLOCK) == FMC_CONTINUOUS_CLOCK_SYNC_ONLY) || \\r
 210                                         ((CCLOCK) == FMC_CONTINUOUS_CLOCK_SYNC_ASYNC))\r
 211 \r
 212 \r
 213 /** @defgroup FMC_Address_Setup_Time FMC Address Setup Time\r
 214   * @{\r
 215   */\r
 216 #define IS_FMC_ADDRESS_SETUP_TIME(__TIME__) ((__TIME__) <= 15)\r
 217 /**\r
 218   * @}\r
 219   */\r
 220 \r
 221 /** @defgroup FMC_Address_Hold_Time FMC Address Hold Time\r
 222   * @{\r
 223   */\r
 224 #define IS_FMC_ADDRESS_HOLD_TIME(__TIME__) (((__TIME__) > 0) && ((__TIME__) <= 15))\r
 225 /**\r
 226   * @}\r
 227   */\r
 228 \r
 229 /** @defgroup FMC_Data_Setup_Time FMC Data Setup Time\r
 230   * @{\r
 231   */\r
 232 #define IS_FMC_DATASETUP_TIME(__TIME__) (((__TIME__) > 0) && ((__TIME__) <= 255))\r
 233 /**\r
 234   * @}\r
 235   */\r
 236 \r
 237 /** @defgroup FMC_Bus_Turn_around_Duration FMC Bus Turn around Duration\r
 238   * @{\r
 239   */\r
 240 #define IS_FMC_TURNAROUND_TIME(__TIME__) ((__TIME__) <= 15)\r
 241 /**\r
 242   * @}\r
 243   */\r
 244 \r
 245 /** @defgroup FMC_CLK_Division FMC CLK Division \r
 246   * @{\r
 247   */\r
 248 #define IS_FMC_CLK_DIV(DIV) (((DIV) > 1) && ((DIV) <= 16))\r
 249 /**\r
 250   * @}\r
 251   */\r
 252 \r
 253 /** @defgroup FMC_SDRAM_LoadToActive_Delay FMC SDRAM LoadToActive Delay\r
 254   * @{\r
 255   */\r
 256 #define IS_FMC_LOADTOACTIVE_DELAY(__DELAY__) (((__DELAY__) > 0) && ((__DELAY__) <= 16))\r
 257 /**\r
 258   * @}\r
 259   */\r
 260   \r
 261 /** @defgroup FMC_SDRAM_ExitSelfRefresh_Delay FMC SDRAM ExitSelfRefresh Delay\r
 262   * @{\r
 263   */\r
 264 #define IS_FMC_EXITSELFREFRESH_DELAY(__DELAY__) (((__DELAY__) > 0) && ((__DELAY__) <= 16))\r
 265 /**\r
 266   * @}\r
 267   */ \r
 268      \r
 269 /** @defgroup FMC_SDRAM_SelfRefresh_Time FMC SDRAM SelfRefresh Time\r
 270   * @{\r
 271   */  \r
 272 #define IS_FMC_SELFREFRESH_TIME(__TIME__) (((__TIME__) > 0) && ((__TIME__) <= 16))\r
 273 /**\r
 274   * @}\r
 275   */\r
 276   \r
 277 /** @defgroup FMC_SDRAM_RowCycle_Delay FMC SDRAM RowCycle Delay\r
 278   * @{\r
 279   */  \r
 280 #define IS_FMC_ROWCYCLE_DELAY(__DELAY__) (((__DELAY__) > 0) && ((__DELAY__) <= 16))\r
 281 /**\r
 282   * @}\r
 283   */  \r
 284   \r
 285 /** @defgroup FMC_SDRAM_Write_Recovery_Time FMC SDRAM Write Recovery Time\r
 286   * @{\r
 287   */  \r
 288 #define IS_FMC_WRITE_RECOVERY_TIME(__TIME__) (((__TIME__) > 0) && ((__TIME__) <= 16))\r
 289 /**\r
 290   * @}\r
 291   */         \r
 292   \r
 293 /** @defgroup FMC_SDRAM_RP_Delay FMC SDRAM RP Delay\r
 294   * @{\r
 295   */  \r
 296 #define IS_FMC_RP_DELAY(__DELAY__) (((__DELAY__) > 0) && ((__DELAY__) <= 16))\r
 297 /**\r
 298   * @}\r
 299   */ \r
 300   \r
 301 /** @defgroup FMC_SDRAM_RCD_Delay FMC SDRAM RCD Delay\r
 302   * @{\r
 303   */  \r
 304 #define IS_FMC_RCD_DELAY(__DELAY__) (((__DELAY__) > 0) && ((__DELAY__) <= 16))\r
 305 /**\r
 306   * @}\r
 307   */\r
 308   \r
 309 /** @defgroup FMC_SDRAM_AutoRefresh_Number FMC SDRAM AutoRefresh Number\r
 310   * @{\r
 311   */  \r
 312 #define IS_FMC_AUTOREFRESH_NUMBER(__NUMBER__) (((__NUMBER__) > 0) && ((__NUMBER__) <= 16))\r
 313 /**\r
 314   * @}\r
 315   */\r
 316 \r
 317 /** @defgroup FMC_SDRAM_ModeRegister_Definition FMC SDRAM ModeRegister Definition\r
 318   * @{\r
 319   */\r
 320 #define IS_FMC_MODE_REGISTER(__CONTENT__) ((__CONTENT__) <= 8191)\r
 321 /**\r
 322   * @}\r
 323   */\r
 324 \r
 325 /** @defgroup FMC_SDRAM_Refresh_rate FMC SDRAM Refresh rate\r
 326   * @{\r
 327   */\r
 328 #define IS_FMC_REFRESH_RATE(__RATE__) ((__RATE__) <= 8191)\r
 329 /**\r
 330   * @}\r
 331   */\r
 332   \r
 333 /** @defgroup FMC_NORSRAM_Device_Instance FMC NORSRAM Device Instance\r
 334   * @{\r
 335   */\r
 336 #define IS_FMC_NORSRAM_DEVICE(__INSTANCE__) ((__INSTANCE__) == FMC_NORSRAM_DEVICE)\r
 337 /**\r
 338   * @}\r
 339   */\r
 340 \r
 341 /** @defgroup FMC_NORSRAM_EXTENDED_Device_Instance FMC NORSRAM EXTENDED Device Instance\r
 342   * @{\r
 343   */\r
 344 #define IS_FMC_NORSRAM_EXTENDED_DEVICE(__INSTANCE__) ((__INSTANCE__) == FMC_NORSRAM_EXTENDED_DEVICE)\r
 345 /**\r
 346   * @}\r
 347   */\r
 348   \r
 349 /** @defgroup FMC_NAND_Device_Instance FMC NAND Device Instance\r
 350   * @{\r
 351   */\r
 352 #define IS_FMC_NAND_DEVICE(__INSTANCE__) ((__INSTANCE__) == FMC_NAND_DEVICE)\r
 353 /**\r
 354   * @}\r
 355   */\r
 356 \r
 357 /** @defgroup FMC_SDRAM_Device_Instance FMC SDRAM Device Instance\r
 358   * @{\r
 359   */\r
 360 #define IS_FMC_SDRAM_DEVICE(__INSTANCE__) ((__INSTANCE__) == FMC_SDRAM_DEVICE)\r
 361 /**\r
 362   * @}\r
 363   */\r
 364 \r
 365 #define IS_FMC_SDRAM_BANK(BANK) (((BANK) == FMC_SDRAM_BANK1) || \\r
 366                                  ((BANK) == FMC_SDRAM_BANK2))\r
 367 \r
 368 #define IS_FMC_COLUMNBITS_NUMBER(COLUMN) (((COLUMN) == FMC_SDRAM_COLUMN_BITS_NUM_8)  || \\r
 369                                           ((COLUMN) == FMC_SDRAM_COLUMN_BITS_NUM_9)  || \\r
 370                                           ((COLUMN) == FMC_SDRAM_COLUMN_BITS_NUM_10) || \\r
 371                                           ((COLUMN) == FMC_SDRAM_COLUMN_BITS_NUM_11))\r
 372 \r
 373 #define IS_FMC_ROWBITS_NUMBER(ROW) (((ROW) == FMC_SDRAM_ROW_BITS_NUM_11) || \\r
 374                                     ((ROW) == FMC_SDRAM_ROW_BITS_NUM_12) || \\r
 375                                     ((ROW) == FMC_SDRAM_ROW_BITS_NUM_13))\r
 376 \r
 377 #define IS_FMC_INTERNALBANK_NUMBER(NUMBER) (((NUMBER) == FMC_SDRAM_INTERN_BANKS_NUM_2) || \\r
 378                                             ((NUMBER) == FMC_SDRAM_INTERN_BANKS_NUM_4))\r
 379 \r
 380 \r
 381 #define IS_FMC_CAS_LATENCY(LATENCY) (((LATENCY) == FMC_SDRAM_CAS_LATENCY_1) || \\r
 382                                      ((LATENCY) == FMC_SDRAM_CAS_LATENCY_2) || \\r
 383                                      ((LATENCY) == FMC_SDRAM_CAS_LATENCY_3))\r
 384 \r
 385 #define IS_FMC_PAGESIZE(__SIZE__) (((__SIZE__) == FMC_PAGE_SIZE_NONE) || \\r
 386                                    ((__SIZE__) == FMC_PAGE_SIZE_128) || \\r
 387                                    ((__SIZE__) == FMC_PAGE_SIZE_256) || \\r
 388                                    ((__SIZE__) == FMC_PAGE_SIZE_1024))\r
 389 \r
 390 #define IS_FMC_WRITE_FIFO(__FIFO__) (((__FIFO__) == FMC_WRITE_FIFO_DISABLE) || \\r
 391                                      ((__FIFO__) == FMC_WRITE_FIFO_ENABLE))\r
 392 /**\r
 393   * @}\r
 394   */\r
 395 \r
 396 /* Exported typedef ----------------------------------------------------------*/\r
 397 /** @defgroup FMC_Exported_typedef FMC Low Layer Exported Types\r
 398   * @{\r
 399   */\r
 400 #define FMC_NORSRAM_TypeDef            FMC_Bank1_TypeDef\r
 401 #define FMC_NORSRAM_EXTENDED_TypeDef   FMC_Bank1E_TypeDef\r
 402 #define FMC_NAND_TypeDef               FMC_Bank3_TypeDef\r
 403 #define FMC_SDRAM_TypeDef              FMC_Bank5_6_TypeDef\r
 404 \r
 405 #define FMC_NORSRAM_DEVICE             FMC_Bank1\r
 406 #define FMC_NORSRAM_EXTENDED_DEVICE    FMC_Bank1E\r
 407 #define FMC_NAND_DEVICE                FMC_Bank3\r
 408 #define FMC_SDRAM_DEVICE               FMC_Bank5_6\r
 409 \r
 410 /** \r
 411   * @brief  FMC NORSRAM Configuration Structure definition\r
 412   */ \r
 413 typedef struct\r
 414 {\r
 415   uint32_t NSBank;                       /*!< Specifies the NORSRAM memory device that will be used.\r
 416                                               This parameter can be a value of @ref FMC_NORSRAM_Bank                     */\r
 417 \r
 418   uint32_t DataAddressMux;               /*!< Specifies whether the address and data values are\r
 419                                               multiplexed on the data bus or not. \r
 420                                               This parameter can be a value of @ref FMC_Data_Address_Bus_Multiplexing    */\r
 421 \r
 422   uint32_t MemoryType;                   /*!< Specifies the type of external memory attached to\r
 423                                               the corresponding memory device.\r
 424                                               This parameter can be a value of @ref FMC_Memory_Type                      */\r
 425 \r
 426   uint32_t MemoryDataWidth;              /*!< Specifies the external memory device width.\r
 427                                               This parameter can be a value of @ref FMC_NORSRAM_Data_Width               */\r
 428 \r
 429   uint32_t BurstAccessMode;              /*!< Enables or disables the burst access mode for Flash memory,\r
 430                                               valid only with synchronous burst Flash memories.\r
 431                                               This parameter can be a value of @ref FMC_Burst_Access_Mode                */\r
 432 \r
 433   uint32_t WaitSignalPolarity;           /*!< Specifies the wait signal polarity, valid only when accessing\r
 434                                               the Flash memory in burst mode.\r
 435                                               This parameter can be a value of @ref FMC_Wait_Signal_Polarity             */\r
 436 \r
 437   uint32_t WaitSignalActive;             /*!< Specifies if the wait signal is asserted by the memory one\r
 438                                               clock cycle before the wait state or during the wait state,\r
 439                                               valid only when accessing memories in burst mode. \r
 440                                               This parameter can be a value of @ref FMC_Wait_Timing                      */\r
 441 \r
 442   uint32_t WriteOperation;               /*!< Enables or disables the write operation in the selected device by the FMC. \r
 443                                               This parameter can be a value of @ref FMC_Write_Operation                  */\r
 444 \r
 445   uint32_t WaitSignal;                   /*!< Enables or disables the wait state insertion via wait\r
 446                                               signal, valid for Flash memory access in burst mode. \r
 447                                               This parameter can be a value of @ref FMC_Wait_Signal                      */\r
 448 \r
 449   uint32_t ExtendedMode;                 /*!< Enables or disables the extended mode.\r
 450                                               This parameter can be a value of @ref FMC_Extended_Mode                    */\r
 451 \r
 452   uint32_t AsynchronousWait;             /*!< Enables or disables wait signal during asynchronous transfers,\r
 453                                               valid only with asynchronous Flash memories.\r
 454                                               This parameter can be a value of @ref FMC_AsynchronousWait                 */\r
 455 \r
 456   uint32_t WriteBurst;                   /*!< Enables or disables the write burst operation.\r
 457                                               This parameter can be a value of @ref FMC_Write_Burst                      */\r
 458 \r
 459   uint32_t ContinuousClock;              /*!< Enables or disables the FMC clock output to external memory devices.\r
 460                                               This parameter is only enabled through the FMC_BCR1 register, and don't care \r
 461                                               through FMC_BCR2..4 registers.\r
 462                                               This parameter can be a value of @ref FMC_Continous_Clock                  */\r
 463 \r
 464   uint32_t WriteFifo;                    /*!< Enables or disables the write FIFO used by the FMC controller.\r
 465                                               This parameter is only enabled through the FMC_BCR1 register, and don't care \r
 466                                               through FMC_BCR2..4 registers.\r
 467                                               This parameter can be a value of @ref FMC_Write_FIFO                      */\r
 468 \r
 469   uint32_t PageSize;                     /*!< Specifies the memory page size.\r
 470                                               This parameter can be a value of @ref FMC_Page_Size                        */\r
 471 \r
 472 }FMC_NORSRAM_InitTypeDef;\r
 473 \r
 474 /** \r
 475   * @brief  FMC NORSRAM Timing parameters structure definition  \r
 476   */\r
 477 typedef struct\r
 478 {\r
 479   uint32_t AddressSetupTime;             /*!< Defines the number of HCLK cycles to configure\r
 480                                               the duration of the address setup time. \r
 481                                               This parameter can be a value between Min_Data = 0 and Max_Data = 15.\r
 482                                               @note This parameter is not used with synchronous NOR Flash memories.      */\r
 483 \r
 484   uint32_t AddressHoldTime;              /*!< Defines the number of HCLK cycles to configure\r
 485                                               the duration of the address hold time.\r
 486                                               This parameter can be a value between Min_Data = 1 and Max_Data = 15. \r
 487                                               @note This parameter is not used with synchronous NOR Flash memories.      */\r
 488 \r
 489   uint32_t DataSetupTime;                /*!< Defines the number of HCLK cycles to configure\r
 490                                               the duration of the data setup time.\r
 491                                               This parameter can be a value between Min_Data = 1 and Max_Data = 255.\r
 492                                               @note This parameter is used for SRAMs, ROMs and asynchronous multiplexed \r
 493                                               NOR Flash memories.                                                        */\r
 494 \r
 495   uint32_t BusTurnAroundDuration;        /*!< Defines the number of HCLK cycles to configure\r
 496                                               the duration of the bus turnaround.\r
 497                                               This parameter can be a value between Min_Data = 0 and Max_Data = 15.\r
 498                                               @note This parameter is only used for multiplexed NOR Flash memories.      */\r
 499 \r
 500   uint32_t CLKDivision;                  /*!< Defines the period of CLK clock output signal, expressed in number of \r
 501                                               HCLK cycles. This parameter can be a value between Min_Data = 2 and Max_Data = 16.\r
 502                                               @note This parameter is not used for asynchronous NOR Flash, SRAM or ROM \r
 503                                               accesses.                                                                  */\r
 504 \r
 505   uint32_t DataLatency;                  /*!< Defines the number of memory clock cycles to issue\r
 506                                               to the memory before getting the first data.\r
 507                                               The parameter value depends on the memory type as shown below:\r
 508                                               - It must be set to 0 in case of a CRAM\r
 509                                               - It is don't care in asynchronous NOR, SRAM or ROM accesses\r
 510                                               - It may assume a value between Min_Data = 2 and Max_Data = 17 in NOR Flash memories\r
 511                                                 with synchronous burst mode enable                                       */\r
 512 \r
 513   uint32_t AccessMode;                   /*!< Specifies the asynchronous access mode. \r
 514                                               This parameter can be a value of @ref FMC_Access_Mode                      */\r
 515 }FMC_NORSRAM_TimingTypeDef;\r
 516 \r
 517 /** \r
 518   * @brief  FMC NAND Configuration Structure definition  \r
 519   */ \r
 520 typedef struct\r
 521 {\r
 522   uint32_t NandBank;               /*!< Specifies the NAND memory device that will be used.\r
 523                                         This parameter can be a value of @ref FMC_NAND_Bank                    */\r
 524 \r
 525   uint32_t Waitfeature;            /*!< Enables or disables the Wait feature for the NAND Memory device.\r
 526                                         This parameter can be any value of @ref FMC_Wait_feature               */\r
 527 \r
 528   uint32_t MemoryDataWidth;        /*!< Specifies the external memory device width.\r
 529                                         This parameter can be any value of @ref FMC_NAND_Data_Width            */\r
 530 \r
 531   uint32_t EccComputation;         /*!< Enables or disables the ECC computation.\r
 532                                         This parameter can be any value of @ref FMC_ECC                        */\r
 533 \r
 534   uint32_t ECCPageSize;            /*!< Defines the page size for the extended ECC.\r
 535                                         This parameter can be any value of @ref FMC_ECC_Page_Size              */\r
 536 \r
 537   uint32_t TCLRSetupTime;          /*!< Defines the number of HCLK cycles to configure the\r
 538                                         delay between CLE low and RE low.\r
 539                                         This parameter can be a value between Min_Data = 0 and Max_Data = 255  */\r
 540 \r
 541   uint32_t TARSetupTime;           /*!< Defines the number of HCLK cycles to configure the\r
 542                                         delay between ALE low and RE low.\r
 543                                         This parameter can be a number between Min_Data = 0 and Max_Data = 255 */\r
 544 }FMC_NAND_InitTypeDef;\r
 545 \r
 546 /** \r
 547   * @brief  FMC NAND Timing parameters structure definition\r
 548   */\r
 549 typedef struct\r
 550 {\r
 551   uint32_t SetupTime;            /*!< Defines the number of HCLK cycles to setup address before\r
 552                                       the command assertion for NAND-Flash read or write access\r
 553                                       to common/Attribute or I/O memory space (depending on\r
 554                                       the memory space timing to be configured).\r
 555                                       This parameter can be a value between Min_Data = 0 and Max_Data = 255    */\r
 556 \r
 557   uint32_t WaitSetupTime;        /*!< Defines the minimum number of HCLK cycles to assert the\r
 558                                       command for NAND-Flash read or write access to\r
 559                                       common/Attribute or I/O memory space (depending on the\r
 560                                       memory space timing to be configured). \r
 561                                       This parameter can be a number between Min_Data = 0 and Max_Data = 255   */\r
 562 \r
 563   uint32_t HoldSetupTime;        /*!< Defines the number of HCLK clock cycles to hold address\r
 564                                       (and data for write access) after the command de-assertion\r
 565                                       for NAND-Flash read or write access to common/Attribute\r
 566                                       or I/O memory space (depending on the memory space timing\r
 567                                       to be configured).\r
 568                                       This parameter can be a number between Min_Data = 0 and Max_Data = 255   */\r
 569 \r
 570   uint32_t HiZSetupTime;         /*!< Defines the number of HCLK clock cycles during which the\r
 571                                       data bus is kept in HiZ after the start of a NAND-Flash\r
 572                                       write access to common/Attribute or I/O memory space (depending\r
 573                                       on the memory space timing to be configured).\r
 574                                       This parameter can be a number between Min_Data = 0 and Max_Data = 255   */\r
 575 }FMC_NAND_PCC_TimingTypeDef;\r
 576 \r
 577 /** \r
 578   * @brief  FMC SDRAM Configuration Structure definition  \r
 579   */  \r
 580 typedef struct\r
 581 {\r
 582   uint32_t SDBank;                      /*!< Specifies the SDRAM memory device that will be used.\r
 583                                              This parameter can be a value of @ref FMC_SDRAM_Bank                */\r
 584 \r
 585   uint32_t ColumnBitsNumber;            /*!< Defines the number of bits of column address.\r
 586                                              This parameter can be a value of @ref FMC_SDRAM_Column_Bits_number. */\r
 587 \r
 588   uint32_t RowBitsNumber;               /*!< Defines the number of bits of column address.\r
 589                                              This parameter can be a value of @ref FMC_SDRAM_Row_Bits_number.    */\r
 590 \r
 591   uint32_t MemoryDataWidth;             /*!< Defines the memory device width.\r
 592                                              This parameter can be a value of @ref FMC_SDRAM_Memory_Bus_Width.   */\r
 593 \r
 594   uint32_t InternalBankNumber;          /*!< Defines the number of the device's internal banks.\r
 595                                              This parameter can be of @ref FMC_SDRAM_Internal_Banks_Number.      */\r
 596 \r
 597   uint32_t CASLatency;                  /*!< Defines the SDRAM CAS latency in number of memory clock cycles.\r
 598                                              This parameter can be a value of @ref FMC_SDRAM_CAS_Latency.        */\r
 599 \r
 600   uint32_t WriteProtection;             /*!< Enables the SDRAM device to be accessed in write mode.\r
 601                                              This parameter can be a value of @ref FMC_SDRAM_Write_Protection.   */\r
 602 \r
 603   uint32_t SDClockPeriod;               /*!< Define the SDRAM Clock Period for both SDRAM devices and they allow \r
 604                                              to disable the clock before changing frequency.\r
 605                                              This parameter can be a value of @ref FMC_SDRAM_Clock_Period.       */\r
 606 \r
 607   uint32_t ReadBurst;                   /*!< This bit enable the SDRAM controller to anticipate the next read \r
 608                                              commands during the CAS latency and stores data in the Read FIFO.\r
 609                                              This parameter can be a value of @ref FMC_SDRAM_Read_Burst.         */\r
 610 \r
 611   uint32_t ReadPipeDelay;               /*!< Define the delay in system clock cycles on read data path.\r
 612                                              This parameter can be a value of @ref FMC_SDRAM_Read_Pipe_Delay.    */\r
 613 }FMC_SDRAM_InitTypeDef;\r
 614 \r
 615 /** \r
 616   * @brief FMC SDRAM Timing parameters structure definition\r
 617   */\r
 618 typedef struct\r
 619 {\r
 620   uint32_t LoadToActiveDelay;            /*!< Defines the delay between a Load Mode Register command and \r
 621                                               an active or Refresh command in number of memory clock cycles.\r
 622                                               This parameter can be a value between Min_Data = 1 and Max_Data = 16  */\r
 623 \r
 624   uint32_t ExitSelfRefreshDelay;         /*!< Defines the delay from releasing the self refresh command to \r
 625                                               issuing the Activate command in number of memory clock cycles.\r
 626                                               This parameter can be a value between Min_Data = 1 and Max_Data = 16  */\r
 627 \r
 628   uint32_t SelfRefreshTime;              /*!< Defines the minimum Self Refresh period in number of memory clock \r
 629                                               cycles.\r
 630                                               This parameter can be a value between Min_Data = 1 and Max_Data = 16  */\r
 631 \r
 632   uint32_t RowCycleDelay;                /*!< Defines the delay between the Refresh command and the Activate command\r
 633                                               and the delay between two consecutive Refresh commands in number of \r
 634                                               memory clock cycles.\r
 635                                               This parameter can be a value between Min_Data = 1 and Max_Data = 16  */\r
 636 \r
 637   uint32_t WriteRecoveryTime;            /*!< Defines the Write recovery Time in number of memory clock cycles.\r
 638                                               This parameter can be a value between Min_Data = 1 and Max_Data = 16  */\r
 639 \r
 640   uint32_t RPDelay;                      /*!< Defines the delay between a Precharge Command and an other command \r
 641                                               in number of memory clock cycles.\r
 642                                               This parameter can be a value between Min_Data = 1 and Max_Data = 16  */\r
 643 \r
 644   uint32_t RCDDelay;                     /*!< Defines the delay between the Activate Command and a Read/Write \r
 645                                               command in number of memory clock cycles.\r
 646                                               This parameter can be a value between Min_Data = 1 and Max_Data = 16  */ \r
 647 }FMC_SDRAM_TimingTypeDef;\r
 648 \r
 649 /** \r
 650   * @brief SDRAM command parameters structure definition\r
 651   */\r
 652 typedef struct\r
 653 {\r
 654   uint32_t CommandMode;                  /*!< Defines the command issued to the SDRAM device.\r
 655                                               This parameter can be a value of @ref FMC_SDRAM_Command_Mode.          */\r
 656 \r
 657   uint32_t CommandTarget;                /*!< Defines which device (1 or 2) the command will be issued to.\r
 658                                               This parameter can be a value of @ref FMC_SDRAM_Command_Target.        */\r
 659 \r
 660   uint32_t AutoRefreshNumber;            /*!< Defines the number of consecutive auto refresh command issued\r
 661                                               in auto refresh mode.\r
 662                                               This parameter can be a value between Min_Data = 1 and Max_Data = 16   */\r
 663   uint32_t ModeRegisterDefinition;       /*!< Defines the SDRAM Mode register content                                */\r
 664 }FMC_SDRAM_CommandTypeDef;\r
 665 /**\r
 666   * @}\r
 667   */\r
 668 \r
 669 /* Exported constants --------------------------------------------------------*/\r
 670 /** @addtogroup FMC_LL_Exported_Constants FMC Low Layer Exported Constants\r
 671   * @{\r
 672   */\r
 673 \r
 674 /** @defgroup FMC_LL_NOR_SRAM_Controller FMC NOR/SRAM Controller \r
 675   * @{\r
 676   */\r
 677 \r
 678 /** @defgroup FMC_NORSRAM_Bank FMC NOR/SRAM Bank\r
 679   * @{\r
 680   */\r
 681 #define FMC_NORSRAM_BANK1                       ((uint32_t)0x00000000)\r
 682 #define FMC_NORSRAM_BANK2                       ((uint32_t)0x00000002)\r
 683 #define FMC_NORSRAM_BANK3                       ((uint32_t)0x00000004)\r
 684 #define FMC_NORSRAM_BANK4                       ((uint32_t)0x00000006)\r
 685 /**\r
 686   * @}\r
 687   */\r
 688 \r
 689 /** @defgroup FMC_Data_Address_Bus_Multiplexing FMC Data Address Bus Multiplexing\r
 690   * @{\r
 691   */\r
 692 #define FMC_DATA_ADDRESS_MUX_DISABLE            ((uint32_t)0x00000000)\r
 693 #define FMC_DATA_ADDRESS_MUX_ENABLE             ((uint32_t)0x00000002)\r
 694 /**\r
 695   * @}\r
 696   */\r
 697 \r
 698 /** @defgroup FMC_Memory_Type FMC Memory Type\r
 699   * @{\r
 700   */\r
 701 #define FMC_MEMORY_TYPE_SRAM                    ((uint32_t)0x00000000)\r
 702 #define FMC_MEMORY_TYPE_PSRAM                   ((uint32_t)0x00000004)\r
 703 #define FMC_MEMORY_TYPE_NOR                     ((uint32_t)0x00000008)\r
 704 /**\r
 705   * @}\r
 706   */\r
 707 \r
 708 /** @defgroup FMC_NORSRAM_Data_Width FMC NORSRAM Data Width\r
 709   * @{\r
 710   */\r
 711 #define FMC_NORSRAM_MEM_BUS_WIDTH_8             ((uint32_t)0x00000000)\r
 712 #define FMC_NORSRAM_MEM_BUS_WIDTH_16            ((uint32_t)0x00000010)\r
 713 #define FMC_NORSRAM_MEM_BUS_WIDTH_32            ((uint32_t)0x00000020)\r
 714 /**\r
 715   * @}\r
 716   */\r
 717 \r
 718 /** @defgroup FMC_NORSRAM_Flash_Access FMC NOR/SRAM Flash Access\r
 719   * @{\r
 720   */\r
 721 #define FMC_NORSRAM_FLASH_ACCESS_ENABLE         ((uint32_t)0x00000040)\r
 722 #define FMC_NORSRAM_FLASH_ACCESS_DISABLE        ((uint32_t)0x00000000)\r
 723 /**\r
 724   * @}\r
 725   */\r
 726 \r
 727 /** @defgroup FMC_Burst_Access_Mode FMC Burst Access Mode\r
 728   * @{\r
 729   */\r
 730 #define FMC_BURST_ACCESS_MODE_DISABLE           ((uint32_t)0x00000000) \r
 731 #define FMC_BURST_ACCESS_MODE_ENABLE            ((uint32_t)0x00000100)\r
 732 /**\r
 733   * @}\r
 734   */\r
 735 \r
 736 /** @defgroup FMC_Wait_Signal_Polarity FMC Wait Signal Polarity\r
 737   * @{\r
 738   */\r
 739 #define FMC_WAIT_SIGNAL_POLARITY_LOW            ((uint32_t)0x00000000)\r
 740 #define FMC_WAIT_SIGNAL_POLARITY_HIGH           ((uint32_t)0x00000200)\r
 741 /**\r
 742   * @}\r
 743   */\r
 744 \r
 745 /** @defgroup FMC_Wait_Timing FMC Wait Timing\r
 746   * @{\r
 747   */\r
 748 #define FMC_WAIT_TIMING_BEFORE_WS               ((uint32_t)0x00000000)\r
 749 #define FMC_WAIT_TIMING_DURING_WS               ((uint32_t)0x00000800) \r
 750 /**\r
 751   * @}\r
 752   */\r
 753 \r
 754 /** @defgroup FMC_Write_Operation FMC Write Operation\r
 755   * @{\r
 756   */\r
 757 #define FMC_WRITE_OPERATION_DISABLE             ((uint32_t)0x00000000)\r
 758 #define FMC_WRITE_OPERATION_ENABLE              ((uint32_t)0x00001000)\r
 759 /**\r
 760   * @}\r
 761   */\r
 762 \r
 763 /** @defgroup FMC_Wait_Signal FMC Wait Signal\r
 764   * @{\r
 765   */\r
 766 #define FMC_WAIT_SIGNAL_DISABLE                 ((uint32_t)0x00000000)\r
 767 #define FMC_WAIT_SIGNAL_ENABLE                  ((uint32_t)0x00002000)\r
 768 /**\r
 769   * @}\r
 770   */\r
 771 \r
 772 /** @defgroup FMC_Extended_Mode FMC Extended Mode\r
 773   * @{\r
 774   */\r
 775 #define FMC_EXTENDED_MODE_DISABLE               ((uint32_t)0x00000000)\r
 776 #define FMC_EXTENDED_MODE_ENABLE                ((uint32_t)0x00004000)\r
 777 /**\r
 778   * @}\r
 779   */\r
 780 \r
 781 /** @defgroup FMC_AsynchronousWait FMC Asynchronous Wait\r
 782   * @{\r
 783   */\r
 784 #define FMC_ASYNCHRONOUS_WAIT_DISABLE           ((uint32_t)0x00000000)\r
 785 #define FMC_ASYNCHRONOUS_WAIT_ENABLE            ((uint32_t)0x00008000)\r
 786 /**\r
 787   * @}\r
 788   */  \r
 789 \r
 790 /** @defgroup FMC_Page_Size FMC Page Size\r
 791   * @{\r
 792   */\r
 793 #define FMC_PAGE_SIZE_NONE           ((uint32_t)0x00000000)\r
 794 #define FMC_PAGE_SIZE_128            ((uint32_t)FMC_BCR1_CPSIZE_0)\r
 795 #define FMC_PAGE_SIZE_256            ((uint32_t)FMC_BCR1_CPSIZE_1)\r
 796 #define FMC_PAGE_SIZE_1024           ((uint32_t)FMC_BCR1_CPSIZE_2)\r
 797 /**\r
 798   * @}\r
 799   */  \r
 800 \r
 801 /** @defgroup FMC_Write_Burst FMC Write Burst\r
 802   * @{\r
 803   */\r
 804 #define FMC_WRITE_BURST_DISABLE                 ((uint32_t)0x00000000)\r
 805 #define FMC_WRITE_BURST_ENABLE                  ((uint32_t)0x00080000) \r
 806 /**\r
 807   * @}\r
 808   */\r
 809   \r
 810 /** @defgroup FMC_Continous_Clock FMC Continuous Clock\r
 811   * @{\r
 812   */\r
 813 #define FMC_CONTINUOUS_CLOCK_SYNC_ONLY          ((uint32_t)0x00000000)\r
 814 #define FMC_CONTINUOUS_CLOCK_SYNC_ASYNC         ((uint32_t)0x00100000)\r
 815 /**\r
 816   * @}\r
 817   */ \r
 818 \r
 819 /** @defgroup FMC_Write_FIFO FMC Write FIFO \r
 820   * @{\r
 821   */\r
 822 #define FMC_WRITE_FIFO_DISABLE           ((uint32_t)0x00000000)\r
 823 #define FMC_WRITE_FIFO_ENABLE            ((uint32_t)FMC_BCR1_WFDIS)\r
 824 /**\r
 825   * @}\r
 826   */\r
 827         \r
 828 /** @defgroup FMC_Access_Mode FMC Access Mode \r
 829   * @{\r
 830   */\r
 831 #define FMC_ACCESS_MODE_A                        ((uint32_t)0x00000000)\r
 832 #define FMC_ACCESS_MODE_B                        ((uint32_t)0x10000000) \r
 833 #define FMC_ACCESS_MODE_C                        ((uint32_t)0x20000000)\r
 834 #define FMC_ACCESS_MODE_D                        ((uint32_t)0x30000000)\r
 835 /**\r
 836   * @}\r
 837   */\r
 838     \r
 839 /**\r
 840   * @}\r
 841   */ \r
 842 \r
 843 /** @defgroup FMC_LL_NAND_Controller FMC NAND Controller \r
 844   * @{\r
 845   */\r
 846 /** @defgroup FMC_NAND_Bank FMC NAND Bank \r
 847   * @{\r
 848   */\r
 849 #define FMC_NAND_BANK3                          ((uint32_t)0x00000100) \r
 850 /**\r
 851   * @}\r
 852   */\r
 853 \r
 854 /** @defgroup FMC_Wait_feature FMC Wait feature\r
 855   * @{\r
 856   */\r
 857 #define FMC_NAND_WAIT_FEATURE_DISABLE           ((uint32_t)0x00000000)\r
 858 #define FMC_NAND_WAIT_FEATURE_ENABLE            ((uint32_t)0x00000002)\r
 859 /**\r
 860   * @}\r
 861   */\r
 862 \r
 863 /** @defgroup FMC_PCR_Memory_Type FMC PCR Memory Type \r
 864   * @{\r
 865   */\r
 866 #define FMC_PCR_MEMORY_TYPE_NAND          ((uint32_t)0x00000008)\r
 867 /**\r
 868   * @}\r
 869   */\r
 870 \r
 871 /** @defgroup FMC_NAND_Data_Width FMC NAND Data Width \r
 872   * @{\r
 873   */\r
 874 #define FMC_NAND_MEM_BUS_WIDTH_8                ((uint32_t)0x00000000)\r
 875 #define FMC_NAND_MEM_BUS_WIDTH_16               ((uint32_t)0x00000010)\r
 876 /**\r
 877   * @}\r
 878   */\r
 879 \r
 880 /** @defgroup FMC_ECC FMC ECC \r
 881   * @{\r
 882   */\r
 883 #define FMC_NAND_ECC_DISABLE                    ((uint32_t)0x00000000)\r
 884 #define FMC_NAND_ECC_ENABLE                     ((uint32_t)0x00000040)\r
 885 /**\r
 886   * @}\r
 887   */\r
 888 \r
 889 /** @defgroup FMC_ECC_Page_Size FMC ECC Page Size \r
 890   * @{\r
 891   */\r
 892 #define FMC_NAND_ECC_PAGE_SIZE_256BYTE          ((uint32_t)0x00000000)\r
 893 #define FMC_NAND_ECC_PAGE_SIZE_512BYTE          ((uint32_t)0x00020000)\r
 894 #define FMC_NAND_ECC_PAGE_SIZE_1024BYTE         ((uint32_t)0x00040000)\r
 895 #define FMC_NAND_ECC_PAGE_SIZE_2048BYTE         ((uint32_t)0x00060000)\r
 896 #define FMC_NAND_ECC_PAGE_SIZE_4096BYTE         ((uint32_t)0x00080000)\r
 897 #define FMC_NAND_ECC_PAGE_SIZE_8192BYTE         ((uint32_t)0x000A0000)\r
 898 /**\r
 899   * @}\r
 900   */\r
 901   \r
 902 /**\r
 903   * @}\r
 904   */ \r
 905 \r
 906 /** @defgroup FMC_LL_SDRAM_Controller FMC SDRAM Controller \r
 907   * @{\r
 908   */\r
 909 /** @defgroup FMC_SDRAM_Bank FMC SDRAM Bank\r
 910   * @{\r
 911   */\r
 912 #define FMC_SDRAM_BANK1                       ((uint32_t)0x00000000)\r
 913 #define FMC_SDRAM_BANK2                       ((uint32_t)0x00000001)\r
 914 /**\r
 915   * @}\r
 916   */\r
 917 \r
 918 /** @defgroup FMC_SDRAM_Column_Bits_number FMC SDRAM Column Bits number \r
 919   * @{\r
 920   */\r
 921 #define FMC_SDRAM_COLUMN_BITS_NUM_8           ((uint32_t)0x00000000)\r
 922 #define FMC_SDRAM_COLUMN_BITS_NUM_9           ((uint32_t)0x00000001)\r
 923 #define FMC_SDRAM_COLUMN_BITS_NUM_10          ((uint32_t)0x00000002)\r
 924 #define FMC_SDRAM_COLUMN_BITS_NUM_11          ((uint32_t)0x00000003)\r
 925 /**\r
 926   * @}\r
 927   */\r
 928 \r
 929 /** @defgroup FMC_SDRAM_Row_Bits_number FMC SDRAM Row Bits number\r
 930   * @{\r
 931   */\r
 932 #define FMC_SDRAM_ROW_BITS_NUM_11             ((uint32_t)0x00000000)\r
 933 #define FMC_SDRAM_ROW_BITS_NUM_12             ((uint32_t)0x00000004)\r
 934 #define FMC_SDRAM_ROW_BITS_NUM_13             ((uint32_t)0x00000008)\r
 935 /**\r
 936   * @}\r
 937   */\r
 938 \r
 939 /** @defgroup FMC_SDRAM_Memory_Bus_Width FMC SDRAM Memory Bus Width\r
 940   * @{\r
 941   */\r
 942 #define FMC_SDRAM_MEM_BUS_WIDTH_8             ((uint32_t)0x00000000)\r
 943 #define FMC_SDRAM_MEM_BUS_WIDTH_16            ((uint32_t)0x00000010)\r
 944 #define FMC_SDRAM_MEM_BUS_WIDTH_32            ((uint32_t)0x00000020)\r
 945 /**\r
 946   * @}\r
 947   */\r
 948 \r
 949 /** @defgroup FMC_SDRAM_Internal_Banks_Number FMC SDRAM Internal Banks Number\r
 950   * @{\r
 951   */\r
 952 #define FMC_SDRAM_INTERN_BANKS_NUM_2          ((uint32_t)0x00000000)\r
 953 #define FMC_SDRAM_INTERN_BANKS_NUM_4          ((uint32_t)0x00000040)\r
 954 /**\r
 955   * @}\r
 956   */\r
 957 \r
 958 /** @defgroup FMC_SDRAM_CAS_Latency FMC SDRAM CAS Latency\r
 959   * @{\r
 960   */\r
 961 #define FMC_SDRAM_CAS_LATENCY_1               ((uint32_t)0x00000080)\r
 962 #define FMC_SDRAM_CAS_LATENCY_2               ((uint32_t)0x00000100)\r
 963 #define FMC_SDRAM_CAS_LATENCY_3               ((uint32_t)0x00000180)\r
 964 /**\r
 965   * @}\r
 966   */\r
 967 \r
 968 /** @defgroup FMC_SDRAM_Write_Protection FMC SDRAM Write Protection\r
 969   * @{\r
 970   */\r
 971 #define FMC_SDRAM_WRITE_PROTECTION_DISABLE    ((uint32_t)0x00000000)\r
 972 #define FMC_SDRAM_WRITE_PROTECTION_ENABLE     ((uint32_t)0x00000200)\r
 973 /**\r
 974   * @}\r
 975   */\r
 976 \r
 977 /** @defgroup FMC_SDRAM_Clock_Period FMC SDRAM Clock Period\r
 978   * @{\r
 979   */\r
 980 #define FMC_SDRAM_CLOCK_DISABLE               ((uint32_t)0x00000000)\r
 981 #define FMC_SDRAM_CLOCK_PERIOD_2              ((uint32_t)0x00000800)\r
 982 #define FMC_SDRAM_CLOCK_PERIOD_3              ((uint32_t)0x00000C00)\r
 983 /**\r
 984   * @}\r
 985   */\r
 986 \r
 987 /** @defgroup FMC_SDRAM_Read_Burst FMC SDRAM Read Burst\r
 988   * @{\r
 989   */\r
 990 #define FMC_SDRAM_RBURST_DISABLE              ((uint32_t)0x00000000)\r
 991 #define FMC_SDRAM_RBURST_ENABLE               ((uint32_t)0x00001000)\r
 992 /**\r
 993   * @}\r
 994   */\r
 995   \r
 996 /** @defgroup FMC_SDRAM_Read_Pipe_Delay FMC SDRAM Read Pipe Delay\r
 997   * @{\r
 998   */\r
 999 #define FMC_SDRAM_RPIPE_DELAY_0               ((uint32_t)0x00000000)\r
1000 #define FMC_SDRAM_RPIPE_DELAY_1               ((uint32_t)0x00002000)\r
1001 #define FMC_SDRAM_RPIPE_DELAY_2               ((uint32_t)0x00004000)\r
1002 /**\r
1003   * @}\r
1004   */\r
1005 \r
1006 /** @defgroup FMC_SDRAM_Command_Mode FMC SDRAM Command Mode\r
1007   * @{\r
1008   */\r
1009 #define FMC_SDRAM_CMD_NORMAL_MODE             ((uint32_t)0x00000000)\r
1010 #define FMC_SDRAM_CMD_CLK_ENABLE              ((uint32_t)0x00000001)\r
1011 #define FMC_SDRAM_CMD_PALL                    ((uint32_t)0x00000002)\r
1012 #define FMC_SDRAM_CMD_AUTOREFRESH_MODE        ((uint32_t)0x00000003)\r
1013 #define FMC_SDRAM_CMD_LOAD_MODE               ((uint32_t)0x00000004)\r
1014 #define FMC_SDRAM_CMD_SELFREFRESH_MODE        ((uint32_t)0x00000005)\r
1015 #define FMC_SDRAM_CMD_POWERDOWN_MODE          ((uint32_t)0x00000006)\r
1016 /**\r
1017   * @}\r
1018   */\r
1019 \r
1020 /** @defgroup FMC_SDRAM_Command_Target FMC SDRAM Command Target\r
1021   * @{\r
1022   */\r
1023 #define FMC_SDRAM_CMD_TARGET_BANK2            FMC_SDCMR_CTB2\r
1024 #define FMC_SDRAM_CMD_TARGET_BANK1            FMC_SDCMR_CTB1\r
1025 #define FMC_SDRAM_CMD_TARGET_BANK1_2          ((uint32_t)0x00000018)\r
1026 /**\r
1027   * @}\r
1028   */\r
1029 \r
1030 /** @defgroup FMC_SDRAM_Mode_Status FMC SDRAM Mode Status \r
1031   * @{\r
1032   */\r
1033 #define FMC_SDRAM_NORMAL_MODE                     ((uint32_t)0x00000000)\r
1034 #define FMC_SDRAM_SELF_REFRESH_MODE               FMC_SDSR_MODES1_0\r
1035 #define FMC_SDRAM_POWER_DOWN_MODE                 FMC_SDSR_MODES1_1\r
1036 /**\r
1037   * @}\r
1038   */\r
1039 \r
1040 /**\r
1041   * @}\r
1042   */ \r
1043 \r
1044 /** @defgroup FMC_LL_Interrupt_definition FMC Low Layer Interrupt definition  \r
1045   * @{\r
1046   */  \r
1047 #define FMC_IT_RISING_EDGE                ((uint32_t)0x00000008)\r
1048 #define FMC_IT_LEVEL                      ((uint32_t)0x00000010)\r
1049 #define FMC_IT_FALLING_EDGE               ((uint32_t)0x00000020)\r
1050 #define FMC_IT_REFRESH_ERROR              ((uint32_t)0x00004000)\r
1051 /**\r
1052   * @}\r
1053   */\r
1054     \r
1055 /** @defgroup FMC_LL_Flag_definition FMC Low Layer Flag definition \r
1056   * @{\r
1057   */ \r
1058 #define FMC_FLAG_RISING_EDGE                    ((uint32_t)0x00000001)\r
1059 #define FMC_FLAG_LEVEL                          ((uint32_t)0x00000002)\r
1060 #define FMC_FLAG_FALLING_EDGE                   ((uint32_t)0x00000004)\r
1061 #define FMC_FLAG_FEMPT                          ((uint32_t)0x00000040)\r
1062 #define FMC_SDRAM_FLAG_REFRESH_IT               FMC_SDSR_RE\r
1063 #define FMC_SDRAM_FLAG_BUSY                     FMC_SDSR_BUSY\r
1064 #define FMC_SDRAM_FLAG_REFRESH_ERROR            FMC_SDRTR_CRE\r
1065 /**\r
1066   * @}\r
1067   */\r
1068 /**\r
1069   * @}\r
1070   */\r
1071 \r
1072 /**\r
1073   * @}\r
1074   */\r
1075 \r
1076 /* Private macro -------------------------------------------------------------*/\r
1077 /** @defgroup FMC_LL_Private_Macros FMC_LL  Private Macros\r
1078   * @{\r
1079   */\r
1080 \r
1081 /** @defgroup FMC_LL_NOR_Macros FMC NOR/SRAM Macros\r
1082  *  @brief macros to handle NOR device enable/disable and read/write operations\r
1083  *  @{\r
1084  */\r
1085  \r
1086 /**\r
1087   * @brief  Enable the NORSRAM device access.\r
1088   * @param  __INSTANCE__: FMC_NORSRAM Instance\r
1089   * @param  __BANK__: FMC_NORSRAM Bank     \r
1090   * @retval None\r
1091   */ \r
1092 #define __FMC_NORSRAM_ENABLE(__INSTANCE__, __BANK__)  ((__INSTANCE__)->BTCR[(__BANK__)] |= FMC_BCR1_MBKEN)\r
1093 \r
1094 /**\r
1095   * @brief  Disable the NORSRAM device access.\r
1096   * @param  __INSTANCE__: FMC_NORSRAM Instance\r
1097   * @param  __BANK__: FMC_NORSRAM Bank   \r
1098   * @retval None\r
1099   */ \r
1100 #define __FMC_NORSRAM_DISABLE(__INSTANCE__, __BANK__) ((__INSTANCE__)->BTCR[(__BANK__)] &= ~FMC_BCR1_MBKEN)  \r
1101 \r
1102 /**\r
1103   * @}\r
1104   */ \r
1105 \r
1106 /** @defgroup FMC_LL_NAND_Macros FMC NAND Macros\r
1107  *  @brief macros to handle NAND device enable/disable\r
1108  *  @{\r
1109  */\r
1110  \r
1111 /**\r
1112   * @brief  Enable the NAND device access.\r
1113   * @param  __INSTANCE__: FMC_NAND Instance    \r
1114   * @retval None\r
1115   */  \r
1116 #define __FMC_NAND_ENABLE(__INSTANCE__)  ((__INSTANCE__)->PCR |= FMC_PCR_PBKEN)\r
1117 \r
1118 /**\r
1119   * @brief  Disable the NAND device access.\r
1120   * @param  __INSTANCE__: FMC_NAND Instance  \r
1121   * @retval None\r
1122   */\r
1123 #define __FMC_NAND_DISABLE(__INSTANCE__) ((__INSTANCE__)->PCR &= ~FMC_PCR_PBKEN)\r
1124 \r
1125 /**\r
1126   * @}\r
1127   */ \r
1128     \r
1129 /** @defgroup FMC_Interrupt FMC Interrupt\r
1130  *  @brief macros to handle FMC interrupts\r
1131  * @{\r
1132  */ \r
1133 \r
1134 /**\r
1135   * @brief  Enable the NAND device interrupt.\r
1136   * @param  __INSTANCE__:  FMC_NAND instance     \r
1137   * @param  __INTERRUPT__: FMC_NAND interrupt \r
1138   *         This parameter can be any combination of the following values:\r
1139   *            @arg FMC_IT_RISING_EDGE: Interrupt rising edge.\r
1140   *            @arg FMC_IT_LEVEL: Interrupt level.\r
1141   *            @arg FMC_IT_FALLING_EDGE: Interrupt falling edge.       \r
1142   * @retval None\r
1143   */  \r
1144 #define __FMC_NAND_ENABLE_IT(__INSTANCE__, __INTERRUPT__)  ((__INSTANCE__)->SR |= (__INTERRUPT__))\r
1145 \r
1146 /**\r
1147   * @brief  Disable the NAND device interrupt.\r
1148   * @param  __INSTANCE__:  FMC_NAND Instance\r
1149   * @param  __INTERRUPT__: FMC_NAND interrupt\r
1150   *         This parameter can be any combination of the following values:\r
1151   *            @arg FMC_IT_RISING_EDGE: Interrupt rising edge.\r
1152   *            @arg FMC_IT_LEVEL: Interrupt level.\r
1153   *            @arg FMC_IT_FALLING_EDGE: Interrupt falling edge.   \r
1154   * @retval None\r
1155   */\r
1156 #define __FMC_NAND_DISABLE_IT(__INSTANCE__, __INTERRUPT__)  ((__INSTANCE__)->SR &= ~(__INTERRUPT__))\r
1157                                                                                                                            \r
1158 /**\r
1159   * @brief  Get flag status of the NAND device.\r
1160   * @param  __INSTANCE__: FMC_NAND Instance\r
1161   * @param  __BANK__:     FMC_NAND Bank     \r
1162   * @param  __FLAG__: FMC_NAND flag\r
1163   *         This parameter can be any combination of the following values:\r
1164   *            @arg FMC_FLAG_RISING_EDGE: Interrupt rising edge flag.\r
1165   *            @arg FMC_FLAG_LEVEL: Interrupt level edge flag.\r
1166   *            @arg FMC_FLAG_FALLING_EDGE: Interrupt falling edge flag.\r
1167   *            @arg FMC_FLAG_FEMPT: FIFO empty flag.   \r
1168   * @retval The state of FLAG (SET or RESET).\r
1169   */\r
1170 #define __FMC_NAND_GET_FLAG(__INSTANCE__, __BANK__, __FLAG__)  (((__INSTANCE__)->SR &(__FLAG__)) == (__FLAG__))\r
1171 \r
1172 /**\r
1173   * @brief  Clear flag status of the NAND device.\r
1174   * @param  __INSTANCE__: FMC_NAND Instance   \r
1175   * @param  __FLAG__: FMC_NAND flag\r
1176   *         This parameter can be any combination of the following values:\r
1177   *            @arg FMC_FLAG_RISING_EDGE: Interrupt rising edge flag.\r
1178   *            @arg FMC_FLAG_LEVEL: Interrupt level edge flag.\r
1179   *            @arg FMC_FLAG_FALLING_EDGE: Interrupt falling edge flag.\r
1180   *            @arg FMC_FLAG_FEMPT: FIFO empty flag.   \r
1181   * @retval None\r
1182   */\r
1183 #define __FMC_NAND_CLEAR_FLAG(__INSTANCE__, __FLAG__)  ((__INSTANCE__)->SR &= ~(__FLAG__))  \r
1184 \r
1185 /**\r
1186   * @brief  Enable the SDRAM device interrupt.\r
1187   * @param  __INSTANCE__: FMC_SDRAM instance  \r
1188   * @param  __INTERRUPT__: FMC_SDRAM interrupt \r
1189   *         This parameter can be any combination of the following values:\r
1190   *            @arg FMC_IT_REFRESH_ERROR: Interrupt refresh error      \r
1191   * @retval None\r
1192   */\r
1193 #define __FMC_SDRAM_ENABLE_IT(__INSTANCE__, __INTERRUPT__)  ((__INSTANCE__)->SDRTR |= (__INTERRUPT__))\r
1194 \r
1195 /**\r
1196   * @brief  Disable the SDRAM device interrupt.\r
1197   * @param  __INSTANCE__: FMC_SDRAM instance  \r
1198   * @param  __INTERRUPT__: FMC_SDRAM interrupt \r
1199   *         This parameter can be any combination of the following values:\r
1200   *            @arg FMC_IT_REFRESH_ERROR: Interrupt refresh error      \r
1201   * @retval None\r
1202   */\r
1203 #define __FMC_SDRAM_DISABLE_IT(__INSTANCE__, __INTERRUPT__)  ((__INSTANCE__)->SDRTR &= ~(__INTERRUPT__))\r
1204 \r
1205 /**\r
1206   * @brief  Get flag status of the SDRAM device.\r
1207   * @param  __INSTANCE__: FMC_SDRAM instance  \r
1208   * @param  __FLAG__: FMC_SDRAM flag\r
1209   *         This parameter can be any combination of the following values:\r
1210   *            @arg FMC_SDRAM_FLAG_REFRESH_IT: Interrupt refresh error.\r
1211   *            @arg FMC_SDRAM_FLAG_BUSY: SDRAM busy flag.\r
1212   *            @arg FMC_SDRAM_FLAG_REFRESH_ERROR: Refresh error flag.\r
1213   * @retval The state of FLAG (SET or RESET).\r
1214   */\r
1215 #define __FMC_SDRAM_GET_FLAG(__INSTANCE__, __FLAG__)  (((__INSTANCE__)->SDSR &(__FLAG__)) == (__FLAG__))\r
1216 \r
1217 /**\r
1218   * @brief  Clear flag status of the SDRAM device.\r
1219   * @param  __INSTANCE__: FMC_SDRAM instance  \r
1220   * @param  __FLAG__: FMC_SDRAM flag\r
1221   *         This parameter can be any combination of the following values:\r
1222   *           @arg FMC_SDRAM_FLAG_REFRESH_ERROR\r
1223   * @retval None\r
1224   */\r
1225 #define __FMC_SDRAM_CLEAR_FLAG(__INSTANCE__, __FLAG__)  ((__INSTANCE__)->SDRTR |= (__FLAG__))\r
1226 /**\r
1227   * @}\r
1228   */\r
1229 \r
1230 /**\r
1231   * @}\r
1232   */ \r
1233 \r
1234 /* Private functions ---------------------------------------------------------*/\r
1235 /** @defgroup FMC_LL_Private_Functions FMC LL Private Functions\r
1236   *  @{\r
1237   */\r
1238 \r
1239 /** @defgroup FMC_LL_NORSRAM  NOR SRAM\r
1240   *  @{\r
1241   */\r
1242 /** @defgroup FMC_LL_NORSRAM_Private_Functions_Group1 NOR SRAM Initialization/de-initialization functions \r
1243   *  @{\r
1244   */\r
1245 HAL_StatusTypeDef  FMC_NORSRAM_Init(FMC_NORSRAM_TypeDef *Device, FMC_NORSRAM_InitTypeDef *Init);\r
1246 HAL_StatusTypeDef  FMC_NORSRAM_Timing_Init(FMC_NORSRAM_TypeDef *Device, FMC_NORSRAM_TimingTypeDef *Timing, uint32_t Bank);\r
1247 HAL_StatusTypeDef  FMC_NORSRAM_Extended_Timing_Init(FMC_NORSRAM_EXTENDED_TypeDef *Device, FMC_NORSRAM_TimingTypeDef *Timing, uint32_t Bank, uint32_t ExtendedMode);\r
1248 HAL_StatusTypeDef  FMC_NORSRAM_DeInit(FMC_NORSRAM_TypeDef *Device, FMC_NORSRAM_EXTENDED_TypeDef *ExDevice, uint32_t Bank);\r
1249 /**\r
1250   * @}\r
1251   */ \r
1252 \r
1253 /** @defgroup FMC_LL_NORSRAM_Private_Functions_Group2 NOR SRAM Control functions \r
1254   *  @{\r
1255   */\r
1256 HAL_StatusTypeDef  FMC_NORSRAM_WriteOperation_Enable(FMC_NORSRAM_TypeDef *Device, uint32_t Bank);\r
1257 HAL_StatusTypeDef  FMC_NORSRAM_WriteOperation_Disable(FMC_NORSRAM_TypeDef *Device, uint32_t Bank);\r
1258 /**\r
1259   * @}\r
1260   */\r
1261 /**\r
1262   * @}\r
1263   */\r
1264 \r
1265 /** @defgroup FMC_LL_NAND NAND\r
1266   *  @{\r
1267   */\r
1268 /** @defgroup FMC_LL_NAND_Private_Functions_Group1 NAND Initialization/de-initialization functions \r
1269   *  @{\r
1270   */\r
1271 HAL_StatusTypeDef  FMC_NAND_Init(FMC_NAND_TypeDef *Device, FMC_NAND_InitTypeDef *Init);\r
1272 HAL_StatusTypeDef  FMC_NAND_CommonSpace_Timing_Init(FMC_NAND_TypeDef *Device, FMC_NAND_PCC_TimingTypeDef *Timing, uint32_t Bank);\r
1273 HAL_StatusTypeDef  FMC_NAND_AttributeSpace_Timing_Init(FMC_NAND_TypeDef *Device, FMC_NAND_PCC_TimingTypeDef *Timing, uint32_t Bank);\r
1274 HAL_StatusTypeDef  FMC_NAND_DeInit(FMC_NAND_TypeDef *Device, uint32_t Bank);\r
1275 /**\r
1276   * @}\r
1277   */\r
1278 \r
1279 /** @defgroup FMC_LL_NAND_Private_Functions_Group2 NAND Control functions \r
1280   *  @{\r
1281   */\r
1282 HAL_StatusTypeDef  FMC_NAND_ECC_Enable(FMC_NAND_TypeDef *Device, uint32_t Bank);\r
1283 HAL_StatusTypeDef  FMC_NAND_ECC_Disable(FMC_NAND_TypeDef *Device, uint32_t Bank);\r
1284 HAL_StatusTypeDef  FMC_NAND_GetECC(FMC_NAND_TypeDef *Device, uint32_t *ECCval, uint32_t Bank, uint32_t Timeout);\r
1285 /**\r
1286   * @}\r
1287   */\r
1288 \r
1289 /** @defgroup FMC_LL_SDRAM SDRAM\r
1290   *  @{\r
1291   */\r
1292 /** @defgroup FMC_LL_SDRAM_Private_Functions_Group1 SDRAM Initialization/de-initialization functions \r
1293   *  @{\r
1294   */\r
1295 HAL_StatusTypeDef  FMC_SDRAM_Init(FMC_SDRAM_TypeDef *Device, FMC_SDRAM_InitTypeDef *Init);\r
1296 HAL_StatusTypeDef  FMC_SDRAM_Timing_Init(FMC_SDRAM_TypeDef *Device, FMC_SDRAM_TimingTypeDef *Timing, uint32_t Bank);\r
1297 HAL_StatusTypeDef  FMC_SDRAM_DeInit(FMC_SDRAM_TypeDef *Device, uint32_t Bank);\r
1298 \r
1299 /**\r
1300   * @}\r
1301   */\r
1302 \r
1303 /** @defgroup FMC_LL_SDRAM_Private_Functions_Group2 SDRAM Control functions \r
1304   *  @{\r
1305   */\r
1306 HAL_StatusTypeDef  FMC_SDRAM_WriteProtection_Enable(FMC_SDRAM_TypeDef *Device, uint32_t Bank);\r
1307 HAL_StatusTypeDef  FMC_SDRAM_WriteProtection_Disable(FMC_SDRAM_TypeDef *Device, uint32_t Bank);\r
1308 HAL_StatusTypeDef  FMC_SDRAM_SendCommand(FMC_SDRAM_TypeDef *Device, FMC_SDRAM_CommandTypeDef *Command, uint32_t Timeout);\r
1309 HAL_StatusTypeDef  FMC_SDRAM_ProgramRefreshRate(FMC_SDRAM_TypeDef *Device, uint32_t RefreshRate);\r
1310 HAL_StatusTypeDef  FMC_SDRAM_SetAutoRefreshNumber(FMC_SDRAM_TypeDef *Device, uint32_t AutoRefreshNumber);\r
1311 uint32_t           FMC_SDRAM_GetModeStatus(FMC_SDRAM_TypeDef *Device, uint32_t Bank);\r
1312 /**\r
1313   * @}\r
1314   */\r
1315 \r
1316 /**\r
1317   * @}\r
1318   */\r
1319 \r
1320 /**\r
1321   * @}\r
1322   */\r
1323 \r
1324 /**\r
1325   * @}\r
1326   */\r
1327 \r
1328 /**\r
1329   * @}\r
1330   */\r
1331 #ifdef __cplusplus\r
1332 }\r
1333 #endif\r
1334 \r
1335 #endif /* __STM32F7xx_LL_FMC_H */\r
1336 \r
1337 /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/\r