git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_R5_UltraScale_MPSoC/RTOSDemo_R5_bsp/psu_cortexr5_0/libsrc/standalone_v6_1/src/mpu.c

   1 /******************************************************************************
   2 *
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  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 * @file mpu.c
  35 *
  36 * This file contains initial configuration of the MPU.
  37 *
  38 * <pre>
  39 * MODIFICATION HISTORY:
  40 *
  41 * Ver   Who  Date     Changes
  42 * ----- ---- -------- ---------------------------------------------------
  43 * 5.00  pkp  02/20/14 First release
  44 * 5.04  pkp  12/18/15 Updated MPU initialization as per the proper address map
  45 * 6.00  pkp  06/27/16 moving the Init_MPU code to .boot section since it is a
  46 *                     part of processor boot process
  47 * </pre>
  48 *
  49 * @note
  50 *
  51 * None.
  52 *
  53 ******************************************************************************/
  54 /***************************** Include Files *********************************/
  55
  56 #include "xil_types.h"
  57 #include "xreg_cortexr5.h"
  58 #include "xil_mpu.h"
  59 #include "xpseudo_asm.h"
  60 #include "xparameters.h"
  61
  62 /***************** Macros (Inline Functions) Definitions *********************/
  63
  64 /**************************** Type Definitions *******************************/
  65
  66 /************************** Constant Definitions *****************************/
  67
  68 /************************** Variable Definitions *****************************/
  69
  70 static const struct {
  71         u64 size;
  72         unsigned int encoding;
  73 }region_size[] = {
  74         { 0x20, REGION_32B },
  75         { 0x40, REGION_64B },
  76         { 0x80, REGION_128B },
  77         { 0x100, REGION_256B },
  78         { 0x200, REGION_512B },
  79         { 0x400, REGION_1K },
  80         { 0x800, REGION_2K },
  81         { 0x1000, REGION_4K },
  82         { 0x2000, REGION_8K },
  83         { 0x4000, REGION_16K },
  84         { 0x8000, REGION_32K },
  85         { 0x10000, REGION_64K },
  86         { 0x20000, REGION_128K },
  87         { 0x40000, REGION_256K },
  88         { 0x80000, REGION_512K },
  89         { 0x100000, REGION_1M },
  90         { 0x200000, REGION_2M },
  91         { 0x400000, REGION_4M },
  92         { 0x800000, REGION_8M },
  93         { 0x1000000, REGION_16M },
  94         { 0x2000000, REGION_32M },
  95         { 0x4000000, REGION_64M },
  96         { 0x8000000, REGION_128M },
  97         { 0x10000000, REGION_256M },
  98         { 0x20000000, REGION_512M },
  99         { 0x40000000, REGION_1G },
 100         { 0x80000000, REGION_2G },
 101         { 0x100000000, REGION_4G },
 102 };
 103
 104 /************************** Function Prototypes ******************************/
 105 void Init_MPU(void) __attribute__((__section__(".boot")));
 106 static void Xil_SetAttribute(u32 addr, u32 reg_size,s32 reg_num, u32 attrib) __attribute__((__section__(".boot")));
 107 static void Xil_DisableMPURegions(void) __attribute__((__section__(".boot")));
 108
 109 /*****************************************************************************
 110 *
 111 * Initialize MPU for a given address map and Enabled the background Region in
 112 * MPU with default memory attributes for rest of address range for Cortex R5
 113 * processor.
 114 *
 115 * @param        None.
 116 *
 117 * @return       None.
 118 *
 119 *
 120 ******************************************************************************/
 121
 122 void Init_MPU(void)
 123 {
 124         u32 Addr;
 125         u32 RegSize;
 126         u32 Attrib;
 127         u32 RegNum = 0, i;
 128         u64 size;
 129
 130         Xil_DisableMPURegions();
 131
 132         Addr = 0x00000000U;
 133 #ifdef  XPAR_PSU_R5_DDR_0_S_AXI_BASEADDR
 134         /* If the DDR is present, configure region as per DDR size */
 135         size = (XPAR_PSU_R5_DDR_0_S_AXI_HIGHADDR - XPAR_PSU_R5_DDR_0_S_AXI_BASEADDR) + 1;
 136         if (size < 0x80000000) {
 137                 /* Lookup the size.  */
 138                 for (i = 0; i < sizeof region_size / sizeof region_size[0]; i++) {
 139                         if (size <= region_size[i].size) {
 140                                 RegSize = region_size[i].encoding;
 141                                 break;
 142                         }
 143                 }
 144         } else {
 145                 /* if the DDR size is > 2GB, truncate it to 2GB */
 146                 RegSize = REGION_2G;
 147         }
 148 #else
 149         /* For DDRless system, configure region for TCM */
 150         RegSize = REGION_256K;
 151 #endif
 152         Attrib = NORM_NSHARED_WB_WA | PRIV_RW_USER_RW;
 153         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 154         RegNum++;
 155
 156         /*
 157          * 1G of strongly ordered memory from 0x80000000 to 0xBFFFFFFF for PL.
 158          * 512 MB - LPD-PL interface
 159          * 256 MB - FPD-PL (HPM0) interface
 160          * 256 MB - FPD-PL (HPM1) interface
 161          */
 162         Addr = 0x80000000;
 163         RegSize = REGION_1G;
 164         Attrib = STRONG_ORDERD_SHARED | PRIV_RW_USER_RW   ;
 165         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 166         RegNum++;
 167
 168         /* 512M of device memory from 0xC0000000 to 0xDFFFFFFF for QSPI */
 169         Addr = 0xC0000000U;
 170         RegSize = REGION_512M;
 171         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 172         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 173         RegNum++;
 174
 175         /* 256M of device memory from 0xE0000000 to 0xEFFFFFFF for PCIe Low */
 176         Addr = 0xE0000000U;
 177         RegSize = REGION_256M;
 178         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 179         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 180         RegNum++;
 181
 182         /* 16M of device memory from 0xF8000000 to 0xF8FFFFFF for STM_CORESIGHT */
 183         Addr = 0xF8000000U;
 184         RegSize = REGION_16M;
 185         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 186         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 187         RegNum++;
 188
 189         /* 1M of device memory from 0xF9000000 to 0xF90FFFFF for RPU_A53_GIC */
 190         Addr = 0xF9000000U;
 191         RegSize = REGION_1M;
 192         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 193         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 194         RegNum++;
 195
 196         /* 16M of device memory from 0xFD000000 to 0xFDFFFFFF for FPS slaves */
 197         Addr = 0xFD000000U;
 198         RegSize = REGION_16M;
 199         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 200         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 201         RegNum++;
 202
 203         /* 16M of device memory from 0xFE000000 to 0xFEFFFFFF for Upper LPS slaves */
 204         Addr = 0xFE000000U;
 205         RegSize = REGION_16M;
 206         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 207         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 208         RegNum++;
 209
 210         /*
 211          * 16M of device memory from 0xFF000000 to 0xFFFFFFFF for Lower LPS slaves,
 212          * CSU, PMU, TCM, OCM
 213          */
 214         Addr = 0xFF000000U;
 215         RegSize = REGION_16M;
 216         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 217         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 218         RegNum++;
 219
 220         /* 256K of OCM RAM from 0xFFFC0000 to 0xFFFFFFFF marked as normal memory */
 221         Addr = 0xFFFC0000U;
 222         RegSize = REGION_256K;
 223         Attrib = NORM_NSHARED_WB_WA| PRIV_RW_USER_RW  ;
 224         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 225
 226         /* A total of 10 MPU regions are allocated with another 6 being free for users */
 227
 228 }
 229
 230 /*****************************************************************************
 231 *
 232 * Set the memory attributes for a section of memory with starting address addr
 233 * of the region size defined by reg_size having attributes attrib of region number
 234 * reg_num
 235 *
 236 * @param        addr is the address for which attributes are to be set.
 237 * @param        attrib specifies the attributes for that memory region.
 238 * @param        reg_size specifies the size for that memory region.
 239 * @param        reg_num specifies the number for that memory region.
 240 * @return       None.
 241 *
 242 *
 243 ******************************************************************************/
 244 static void Xil_SetAttribute(u32 addr, u32 reg_size,s32 reg_num, u32 attrib)
 245 {
 246         u32 Local_reg_size = reg_size;
 247
 248         Local_reg_size = Local_reg_size<<1U;
 249         Local_reg_size |= REGION_EN;
 250         dsb();
 251         mtcp(XREG_CP15_MPU_MEMORY_REG_NUMBER,reg_num);
 252         isb();
 253         mtcp(XREG_CP15_MPU_REG_BASEADDR,addr);          /* Set base address of a region */
 254         mtcp(XREG_CP15_MPU_REG_ACCESS_CTRL,attrib);     /* Set the control attribute */
 255         mtcp(XREG_CP15_MPU_REG_SIZE_EN,Local_reg_size); /* set the region size and enable it*/
 256         dsb();
 257         isb();                                          /* synchronize context on this processor */
 258 }
 259
 260
 261 /*****************************************************************************
 262 *
 263 * Disable all the MPU regions if any of them is enabled
 264 *
 265 * @param        None.
 266 *
 267 * @return       None.
 268 *
 269 *
 270 ******************************************************************************/
 271 static void Xil_DisableMPURegions(void)
 272 {
 273         u32 Temp;
 274         u32 Index;
 275         for (Index = 0; Index <= 15; Index++) {
 276                 mtcp(XREG_CP15_MPU_MEMORY_REG_NUMBER,Index);
 277                 Temp = mfcp(XREG_CP15_MPU_REG_SIZE_EN);
 278                 Temp &= (~REGION_EN);
 279                 dsb();
 280                 mtcp(XREG_CP15_MPU_REG_SIZE_EN,Temp);
 281                 dsb();
 282                 isb();
 283         }
 284
 285 }