git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/CORTEX_R5_UltraScale_MPSoC/RTOSDemo_R5_bsp/psu_cortexr5_0/libsrc/standalone_v6_6/src/mpu.c

   1 /******************************************************************************
   2 *
   3 * Copyright (C) 2014 - 2017 Xilinx, Inc. All rights reserved.
   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
   6 * of this software and associated documentation files (the "Software"), to deal
   7 * in the Software without restriction, including without limitation the rights
   8 * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
   9 * copies of the Software, and to permit persons to whom the Software is
  10 * furnished to do so, subject to the following conditions:
  11 *
  12 * The above copyright notice and this permission notice shall be included in
  13 * all copies or substantial portions of the Software.
  14 *
  15 * Use of the Software is limited solely to applications:
  16 * (a) running on a Xilinx device, or
  17 * (b) that interact with a Xilinx device through a bus or interconnect.
  18 *
  19 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  20 * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  21 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  22 * XILINX  BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY,
  23 * WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF
  24 * OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  25 * SOFTWARE.
  26 *
  27 * Except as contained in this notice, the name of the Xilinx shall not be used
  28 * in advertising or otherwise to promote the sale, use or other dealings in
  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 ******************************************************************************/
  32 /*****************************************************************************/
  33 /**
  34 * @file mpu.c
  35 *
  36 * This file contains initial configuration of the MPU.
  37 *
  38 * <pre>
  39 * MODIFICATION HISTORY:
  40 *
  41 * Ver   Who  Date     Changes
  42 * ----- ---- -------- ---------------------------------------------------
  43 * 5.00  pkp  02/20/14 First release
  44 * 5.04  pkp  12/18/15 Updated MPU initialization as per the proper address map
  45 * 6.00  pkp  06/27/16 moving the Init_MPU code to .boot section since it is a
  46 *                     part of processor boot process
  47 * 6.2   mus  01/27/17 Updated to support IAR compiler
  48 * </pre>
  49 *
  50 * @note
  51 *
  52 * None.
  53 *
  54 ******************************************************************************/
  55 /***************************** Include Files *********************************/
  56
  57 #include "xil_types.h"
  58 #include "xreg_cortexr5.h"
  59 #include "xil_mpu.h"
  60 #include "xpseudo_asm.h"
  61 #include "xparameters.h"
  62
  63 /***************** Macros (Inline Functions) Definitions *********************/
  64
  65 /**************************** Type Definitions *******************************/
  66
  67 /************************** Constant Definitions *****************************/
  68
  69 /************************** Variable Definitions *****************************/
  70
  71 static const struct {
  72         u64 size;
  73         unsigned int encoding;
  74 }region_size[] = {
  75         { 0x20, REGION_32B },
  76         { 0x40, REGION_64B },
  77         { 0x80, REGION_128B },
  78         { 0x100, REGION_256B },
  79         { 0x200, REGION_512B },
  80         { 0x400, REGION_1K },
  81         { 0x800, REGION_2K },
  82         { 0x1000, REGION_4K },
  83         { 0x2000, REGION_8K },
  84         { 0x4000, REGION_16K },
  85         { 0x8000, REGION_32K },
  86         { 0x10000, REGION_64K },
  87         { 0x20000, REGION_128K },
  88         { 0x40000, REGION_256K },
  89         { 0x80000, REGION_512K },
  90         { 0x100000, REGION_1M },
  91         { 0x200000, REGION_2M },
  92         { 0x400000, REGION_4M },
  93         { 0x800000, REGION_8M },
  94         { 0x1000000, REGION_16M },
  95         { 0x2000000, REGION_32M },
  96         { 0x4000000, REGION_64M },
  97         { 0x8000000, REGION_128M },
  98         { 0x10000000, REGION_256M },
  99         { 0x20000000, REGION_512M },
 100         { 0x40000000, REGION_1G },
 101         { 0x80000000, REGION_2G },
 102         { 0x100000000, REGION_4G },
 103 };
 104
 105 /************************** Function Prototypes ******************************/
 106 #if defined (__GNUC__)
 107 void Init_MPU(void) __attribute__((__section__(".boot")));
 108 static void Xil_SetAttribute(u32 addr, u32 reg_size,s32 reg_num, u32 attrib) __attribute__((__section__(".boot")));
 109 static void Xil_DisableMPURegions(void) __attribute__((__section__(".boot")));
 110 #elif defined (__ICCARM__)
 111 #pragma default_function_attributes = @ ".boot"
 112 void Init_MPU(void);
 113 static void Xil_SetAttribute(u32 addr, u32 reg_size,s32 reg_num, u32 attrib);
 114 static void Xil_DisableMPURegions(void);
 115 #endif
 116 /*****************************************************************************
 117 *
 118 * Initialize MPU for a given address map and Enabled the background Region in
 119 * MPU with default memory attributes for rest of address range for Cortex R5
 120 * processor.
 121 *
 122 * @param        None.
 123 *
 124 * @return       None.
 125 *
 126 *
 127 ******************************************************************************/
 128
 129 void Init_MPU(void)
 130 {
 131         u32 Addr;
 132         u32 RegSize = 0U;
 133         u32 Attrib;
 134         u32 RegNum = 0, i;
 135         u64 size;
 136
 137         Xil_DisableMPURegions();
 138
 139         Addr = 0x00000000U;
 140 #ifdef  XPAR_PSU_R5_DDR_0_S_AXI_BASEADDR
 141         /* If the DDR is present, configure region as per DDR size */
 142         size = (XPAR_PSU_R5_DDR_0_S_AXI_HIGHADDR - XPAR_PSU_R5_DDR_0_S_AXI_BASEADDR) + 1;
 143         if (size < 0x80000000) {
 144                 /* Lookup the size.  */
 145                 for (i = 0; i < sizeof region_size / sizeof region_size[0]; i++) {
 146                         if (size <= region_size[i].size) {
 147                                 RegSize = region_size[i].encoding;
 148                                 break;
 149                         }
 150                 }
 151         } else {
 152                 /* if the DDR size is > 2GB, truncate it to 2GB */
 153                 RegSize = REGION_2G;
 154         }
 155 #else
 156         /* For DDRless system, configure region for TCM */
 157         RegSize = REGION_256K;
 158 #endif
 159         Attrib = NORM_NSHARED_WB_WA | PRIV_RW_USER_RW;
 160         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 161         RegNum++;
 162
 163         /*
 164          * 1G of strongly ordered memory from 0x80000000 to 0xBFFFFFFF for PL.
 165          * 512 MB - LPD-PL interface
 166          * 256 MB - FPD-PL (HPM0) interface
 167          * 256 MB - FPD-PL (HPM1) interface
 168          */
 169         Addr = 0x80000000;
 170         RegSize = REGION_1G;
 171         Attrib = STRONG_ORDERD_SHARED | PRIV_RW_USER_RW   ;
 172         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 173         RegNum++;
 174
 175         /* 512M of device memory from 0xC0000000 to 0xDFFFFFFF for QSPI */
 176         Addr = 0xC0000000U;
 177         RegSize = REGION_512M;
 178         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 179         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 180         RegNum++;
 181
 182         /* 256M of device memory from 0xE0000000 to 0xEFFFFFFF for PCIe Low */
 183         Addr = 0xE0000000U;
 184         RegSize = REGION_256M;
 185         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 186         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 187         RegNum++;
 188
 189         /* 16M of device memory from 0xF8000000 to 0xF8FFFFFF for STM_CORESIGHT */
 190         Addr = 0xF8000000U;
 191         RegSize = REGION_16M;
 192         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 193         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 194         RegNum++;
 195
 196         /* 1M of device memory from 0xF9000000 to 0xF90FFFFF for RPU_A53_GIC */
 197         Addr = 0xF9000000U;
 198         RegSize = REGION_1M;
 199         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 200         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 201         RegNum++;
 202
 203         /* 16M of device memory from 0xFD000000 to 0xFDFFFFFF for FPS slaves */
 204         Addr = 0xFD000000U;
 205         RegSize = REGION_16M;
 206         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 207         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 208         RegNum++;
 209
 210         /* 16M of device memory from 0xFE000000 to 0xFEFFFFFF for Upper LPS slaves */
 211         Addr = 0xFE000000U;
 212         RegSize = REGION_16M;
 213         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 214         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 215         RegNum++;
 216
 217         /*
 218          * 16M of device memory from 0xFF000000 to 0xFFFFFFFF for Lower LPS slaves,
 219          * CSU, PMU, TCM, OCM
 220          */
 221         Addr = 0xFF000000U;
 222         RegSize = REGION_16M;
 223         Attrib = DEVICE_NONSHARED | PRIV_RW_USER_RW   ;
 224         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 225         RegNum++;
 226
 227         /* 256K of OCM RAM from 0xFFFC0000 to 0xFFFFFFFF marked as normal memory */
 228         Addr = 0xFFFC0000U;
 229         RegSize = REGION_256K;
 230         Attrib = NORM_NSHARED_WB_WA| PRIV_RW_USER_RW  ;
 231         Xil_SetAttribute(Addr,RegSize,RegNum, Attrib);
 232
 233         /* A total of 10 MPU regions are allocated with another 6 being free for users */
 234
 235 }
 236
 237 /*****************************************************************************
 238 *
 239 * Set the memory attributes for a section of memory with starting address addr
 240 * of the region size defined by reg_size having attributes attrib of region number
 241 * reg_num
 242 *
 243 * @param        addr is the address for which attributes are to be set.
 244 * @param        attrib specifies the attributes for that memory region.
 245 * @param        reg_size specifies the size for that memory region.
 246 * @param        reg_num specifies the number for that memory region.
 247 * @return       None.
 248 *
 249 *
 250 ******************************************************************************/
 251 static void Xil_SetAttribute(u32 addr, u32 reg_size,s32 reg_num, u32 attrib)
 252 {
 253         u32 Local_reg_size = reg_size;
 254
 255         Local_reg_size = Local_reg_size<<1U;
 256         Local_reg_size |= REGION_EN;
 257         dsb();
 258         mtcp(XREG_CP15_MPU_MEMORY_REG_NUMBER,reg_num);
 259         isb();
 260         mtcp(XREG_CP15_MPU_REG_BASEADDR,addr);          /* Set base address of a region */
 261         mtcp(XREG_CP15_MPU_REG_ACCESS_CTRL,attrib);     /* Set the control attribute */
 262         mtcp(XREG_CP15_MPU_REG_SIZE_EN,Local_reg_size); /* set the region size and enable it*/
 263         dsb();
 264         isb();                                          /* synchronize context on this processor */
 265 }
 266
 267
 268 /*****************************************************************************
 269 *
 270 * Disable all the MPU regions if any of them is enabled
 271 *
 272 * @param        None.
 273 *
 274 * @return       None.
 275 *
 276 *
 277 ******************************************************************************/
 278 static void Xil_DisableMPURegions(void)
 279 {
 280         u32 Temp = 0U;
 281         u32 Index = 0U;
 282         for (Index = 0; Index <= 15; Index++) {
 283                 mtcp(XREG_CP15_MPU_MEMORY_REG_NUMBER,Index);
 284 #if defined (__GNUC__)
 285                 Temp = mfcp(XREG_CP15_MPU_REG_SIZE_EN);
 286 #elif defined (__ICCARM__)
 287                 mfcp(XREG_CP15_MPU_REG_SIZE_EN,Temp);
 288 #endif
 289                 Temp &= (~REGION_EN);
 290                 dsb();
 291                 mtcp(XREG_CP15_MPU_REG_SIZE_EN,Temp);
 292                 dsb();
 293                 isb();
 294         }
 295
 296 }
 297
 298 #if defined (__ICCARM__)
 299 #pragma default_function_attributes =
 300 #endif