git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/MicroBlaze_Kintex7_EthernetLite/BSP/microblaze_0/libsrc/standalone_v4_2/src/microblaze_flush_dcache_range.S

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   2 *
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  30 *
  31 * microblaze_flush_dcache_range (unsigned int cacheaddr, unsigned int len)
  32 *
  33 *    Flush a L1 DCache range
  34 *
  35 *    Parameters:
  36 *       'cacheaddr' - address in the Dcache where the flush begins
  37 *       'len    '   - length (in bytes) worth of Dcache to be flushed
  38 *
  39 *******************************************************************************/
  40
  41 #include "xparameters.h"
  42
  43 #define MICROBLAZE_MSR_DCACHE_ENABLE        0x00000080
  44 #define MICROBLAZE_MSR_INTR_ENABLE          0x00000002
  45
  46 #ifndef XPAR_MICROBLAZE_DCACHE_LINE_LEN
  47 #define XPAR_MICROBLAZE_DCACHE_LINE_LEN   1
  48 #endif
  49
  50 #ifndef XPAR_MICROBLAZE_DCACHE_USE_WRITEBACK
  51 #define MB_VERSION_LT_v720
  52 #define MB_HAS_WRITEBACK_SET 0
  53 #else
  54 #define MB_HAS_WRITEBACK_SET XPAR_MICROBLAZE_DCACHE_USE_WRITEBACK
  55 #endif
  56
  57         .text
  58         .globl  microblaze_flush_dcache_range
  59         .ent    microblaze_flush_dcache_range
  60         .align  2
  61
  62 microblaze_flush_dcache_range:
  63
  64 #ifdef MB_VERSION_LT_v720                                       /* Disable Dcache and interrupts before invalidating */
  65         mfs     r9, rmsr
  66         andi    r10, r9, ~(MICROBLAZE_MSR_DCACHE_ENABLE | MICROBLAZE_MSR_INTR_ENABLE)
  67         mts     rmsr, r10
  68 #endif
  69
  70         beqi    r6, L_done                                      /* Skip loop if size is zero */
  71
  72         add     r6, r5, r6                                      /* Compute end address */
  73         addik   r6, r6, -1
  74
  75         andi    r6, r6, -(4 * XPAR_MICROBLAZE_DCACHE_LINE_LEN)  /* Align end down to cache line */
  76         andi    r5, r5, -(4 * XPAR_MICROBLAZE_DCACHE_LINE_LEN)  /* Align start down to cache line */
  77
  78 #if MB_HAS_WRITEBACK_SET == 0                                   /* Use a different scheme for MB version < v7.20 or when caches are write-through */
  79
  80 L_start:
  81         cmpu    r18, r5, r6                                     /* Are we at the end? */
  82         blti    r18, L_done
  83
  84         wdc     r5, r0                                          /* Invalidate the cache line */
  85
  86         brid    L_start                                         /* Branch to the beginning of the loop */
  87         addik   r5, r5, (XPAR_MICROBLAZE_DCACHE_LINE_LEN * 4)   /* Increment the addrees by 4 (delay slot) */
  88 #else
  89         rsubk   r6, r5, r6
  90                                                                 /* r6 will now contain (count of bytes - (4 * XPAR_MICROBLAZE_DCACHE_LINE_LEN)) */
  91 L_start:
  92         wdc.flush r5, r6                                        /* Flush the cache line */
  93         bneid   r6, L_start
  94         addik   r6, r6, -(XPAR_MICROBLAZE_DCACHE_LINE_LEN * 4)
  95
  96 #endif
  97
  98 L_done:
  99         rtsd    r15, 8
 100 #ifdef MB_VERSION_LT_v720                                       /* restore MSR only for MB version < v7.20 */
 101         mts     rmsr, r9
 102 #else
 103         nop
 104 #endif
 105         .end    microblaze_flush_dcache_range
 106
 107
 108