]> git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/RX200_RX210-RSK_Renesas/RTOSDemo/IntQueueTimer.c
Update to MIT licensed FreeRTOS V10.0.0 - see https://www.freertos.org/History.txt
[freertos] / FreeRTOS / Demo / RX200_RX210-RSK_Renesas / RTOSDemo / IntQueueTimer.c
1 /*\r
2  * FreeRTOS Kernel V10.0.0\r
3  * Copyright (C) 2017 Amazon.com, Inc. or its affiliates.  All Rights Reserved.\r
4  *\r
5  * Permission is hereby granted, free of charge, to any person obtaining a copy of\r
6  * this software and associated documentation files (the "Software"), to deal in\r
7  * the Software without restriction, including without limitation the rights to\r
8  * use, copy, modify, merge, publish, distribute, sublicense, and/or sell copies of\r
9  * the Software, and to permit persons to whom the Software is furnished to do so,\r
10  * subject to the following conditions:\r
11  *\r
12  * The above copyright notice and this permission notice shall be included in all\r
13  * copies or substantial portions of the Software. If you wish to use our Amazon\r
14  * FreeRTOS name, please do so in a fair use way that does not cause confusion.\r
15  *\r
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR\r
17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, FITNESS\r
18  * FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR\r
19  * COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER\r
20  * IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN\r
21  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.\r
22  *\r
23  * http://www.FreeRTOS.org\r
24  * http://aws.amazon.com/freertos\r
25  *\r
26  * 1 tab == 4 spaces!\r
27  */\r
28 \r
29 /*\r
30  * This file contains the non-portable and therefore RX62N specific parts of\r
31  * the IntQueue standard demo task - namely the configuration of the timers\r
32  * that generate the interrupts and the interrupt entry points.\r
33  */\r
34 \r
35 /* Scheduler includes. */\r
36 #include "FreeRTOS.h"\r
37 #include "task.h"\r
38 \r
39 /* Demo includes. */\r
40 #include "IntQueueTimer.h"\r
41 #include "IntQueue.h"\r
42 \r
43 /* Hardware specifics. */\r
44 #include "iodefine.h"\r
45 \r
46 #define tmrTIMER_0_1_FREQUENCY  ( 2000UL )\r
47 #define tmrTIMER_2_3_FREQUENCY  ( 2001UL )\r
48 \r
49 void vInitialiseTimerForIntQueueTest( void )\r
50 {\r
51         /* Ensure interrupts do not start until full configuration is complete. */\r
52         portENTER_CRITICAL();\r
53         {\r
54                 /* Cascade two 8bit timer channels to generate the interrupts. \r
55                 8bit timer unit 1 (TMR0 and TMR1) and 8bit timer unit 2 (TMR2 and TMR3 are\r
56                 utilised for this test. */\r
57 \r
58                 /* Enable the timers. */\r
59                 SYSTEM.MSTPCRA.BIT.MSTPA5 = 0;\r
60                 SYSTEM.MSTPCRA.BIT.MSTPA4 = 0;\r
61 \r
62                 /* Enable compare match A interrupt request. */\r
63                 TMR0.TCR.BIT.CMIEA = 1;\r
64                 TMR2.TCR.BIT.CMIEA = 1;\r
65 \r
66                 /* Clear the timer on compare match A. */\r
67                 TMR0.TCR.BIT.CCLR = 1;\r
68                 TMR2.TCR.BIT.CCLR = 1;\r
69 \r
70                 /* Set the compare match value. */\r
71                 TMR01.TCORA = ( unsigned short ) ( ( ( configPERIPHERAL_CLOCK_HZ / tmrTIMER_0_1_FREQUENCY ) -1 ) / 8 );\r
72                 TMR23.TCORA = ( unsigned short ) ( ( ( configPERIPHERAL_CLOCK_HZ / tmrTIMER_0_1_FREQUENCY ) -1 ) / 8 );\r
73 \r
74                 /* 16 bit operation ( count from timer 1,2 ). */\r
75                 TMR0.TCCR.BIT.CSS = 3;\r
76                 TMR2.TCCR.BIT.CSS = 3;\r
77         \r
78                 /* Use PCLK as the input. */\r
79                 TMR1.TCCR.BIT.CSS = 1;\r
80                 TMR3.TCCR.BIT.CSS = 1;\r
81         \r
82                 /* Divide PCLK by 8. */\r
83                 TMR1.TCCR.BIT.CKS = 2;\r
84                 TMR3.TCCR.BIT.CKS = 2;\r
85         \r
86                 /* Enable TMR 0, 2 interrupts. */\r
87                 IEN( TMR0, CMIA0 ) = 1;\r
88                 IEN( TMR2, CMIA2 ) = 1;\r
89 \r
90                 /* Set the timer interrupts to be above the kernel.  The interrupts are\r
91                 assigned different priorities so they nest with each other. */\r
92                 IPR( TMR0, CMIA0 ) = configMAX_SYSCALL_INTERRUPT_PRIORITY - 1;\r
93                 IPR( TMR2, CMIA2 ) = ( configMAX_SYSCALL_INTERRUPT_PRIORITY - 2 );\r
94         }\r
95         portEXIT_CRITICAL();\r
96         \r
97         /* Ensure the interrupts are clear as they are edge detected. */\r
98         IR( TMR0, CMIA0 ) = 0;\r
99         IR( TMR2, CMIA2 ) = 0;\r
100 }\r
101 /*-----------------------------------------------------------*/\r
102 \r
103 #pragma interrupt ( vT0_1InterruptHandler( vect = VECT_TMR0_CMIA0, enable ) )\r
104 void vT0_1InterruptHandler( void )\r
105 {\r
106         portYIELD_FROM_ISR( xFirstTimerHandler() );\r
107 }\r
108 /*-----------------------------------------------------------*/\r
109 \r
110 #pragma interrupt ( vT2_3InterruptHandler( vect = VECT_TMR2_CMIA2, enable ) )\r
111 void vT2_3InterruptHandler( void )\r
112 {\r
113         portYIELD_FROM_ISR( xSecondTimerHandler() );\r
114 }\r
115 \r
116 \r
117 \r
118 \r