git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/RX600_RX62N-RSK_IAR/webserver/EMAC.c

   1 /*\r
   2     FreeRTOS V7.5.1 - Copyright (C) 2013 Real Time Engineers Ltd.\r
   3 \r
   4     VISIT http://www.FreeRTOS.org TO ENSURE YOU ARE USING THE LATEST VERSION.\r
   5 \r
   6     ***************************************************************************\r
   7      *                                                                       *\r
   8      *    FreeRTOS provides completely free yet professionally developed,    *\r
   9      *    robust, strictly quality controlled, supported, and cross          *\r
  10      *    platform software that has become a de facto standard.             *\r
  11      *                                                                       *\r
  12      *    Help yourself get started quickly and support the FreeRTOS         *\r
  13      *    project by purchasing a FreeRTOS tutorial book, reference          *\r
  14      *    manual, or both from: http://www.FreeRTOS.org/Documentation        *\r
  15      *                                                                       *\r
  16      *    Thank you!                                                         *\r
  17      *                                                                       *\r
  18     ***************************************************************************\r
  19 \r
  20     This file is part of the FreeRTOS distribution.\r
  21 \r
  22     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  23     the terms of the GNU General Public License (version 2) as published by the\r
  24     Free Software Foundation >>!AND MODIFIED BY!<< the FreeRTOS exception.\r
  25 \r
  26     >>! NOTE: The modification to the GPL is included to allow you to distribute\r
  27     >>! a combined work that includes FreeRTOS without being obliged to provide\r
  28     >>! the source code for proprietary components outside of the FreeRTOS\r
  29     >>! kernel.\r
  30 \r
  31     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT ANY\r
  32     WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS\r
  33     FOR A PARTICULAR PURPOSE.  Full license text is available from the following\r
  34     link: http://www.freertos.org/a00114.html\r
  35 \r
  36     1 tab == 4 spaces!\r
  37 \r
  38     ***************************************************************************\r
  39      *                                                                       *\r
  40      *    Having a problem?  Start by reading the FAQ "My application does   *\r
  41      *    not run, what could be wrong?"                                     *\r
  42      *                                                                       *\r
  43      *    http://www.FreeRTOS.org/FAQHelp.html                               *\r
  44      *                                                                       *\r
  45     ***************************************************************************\r
  46 \r
  47     http://www.FreeRTOS.org - Documentation, books, training, latest versions,\r
  48     license and Real Time Engineers Ltd. contact details.\r
  49 \r
  50     http://www.FreeRTOS.org/plus - A selection of FreeRTOS ecosystem products,\r
  51     including FreeRTOS+Trace - an indispensable productivity tool, a DOS\r
  52     compatible FAT file system, and our tiny thread aware UDP/IP stack.\r
  53 \r
  54     http://www.OpenRTOS.com - Real Time Engineers ltd license FreeRTOS to High\r
  55     Integrity Systems to sell under the OpenRTOS brand.  Low cost OpenRTOS\r
  56     licenses offer ticketed support, indemnification and middleware.\r
  57 \r
  58     http://www.SafeRTOS.com - High Integrity Systems also provide a safety\r
  59     engineered and independently SIL3 certified version for use in safety and\r
  60     mission critical applications that require provable dependability.\r
  61 \r
  62     1 tab == 4 spaces!\r
  63 */\r
  64 \r
  65 /* Hardware specific includes. */\r
  66 #include <iorx62n.h>\r
  67 #include "typedefine.h"\r
  68 #include "r_ether.h"\r
  69 #include "phy.h"\r
  70 \r
  71 /* FreeRTOS includes. */\r
  72 #include "FreeRTOS.h"\r
  73 #include "task.h"\r
  74 #include "semphr.h"\r
  75 \r
  76 /* uIP includes. */\r
  77 #include "net/uip.h"\r
  78 \r
  79 /* The time to wait between attempts to obtain a free buffer. */\r
  80 #define emacBUFFER_WAIT_DELAY_ms                ( 3 / portTICK_RATE_MS )\r
  81 \r
  82 /* The number of times emacBUFFER_WAIT_DELAY_ms should be waited before giving\r
  83 up on attempting to obtain a free buffer all together. */\r
  84 #define emacBUFFER_WAIT_ATTEMPTS        ( 30 )\r
  85 \r
  86 /* The number of Rx descriptors. */\r
  87 #define emacNUM_RX_DESCRIPTORS  8\r
  88 \r
  89 /* The number of Tx descriptors.  When using uIP there is not point in having\r
  90 more than two. */\r
  91 #define emacNUM_TX_BUFFERS      2\r
  92 \r
  93 /* The total number of EMAC buffers to allocate. */\r
  94 #define emacNUM_BUFFERS         ( emacNUM_RX_DESCRIPTORS + emacNUM_TX_BUFFERS )\r
  95 \r
  96 /* The time to wait for the Tx descriptor to become free. */\r
  97 #define emacTX_WAIT_DELAY_ms ( 10 / portTICK_RATE_MS )\r
  98 \r
  99 /* The total number of times to wait emacTX_WAIT_DELAY_ms for the Tx descriptor to\r
 100 become free. */\r
 101 #define emacTX_WAIT_ATTEMPTS ( 50 )\r
 102 \r
 103 /* Only Rx end and Tx end interrupts are used by this driver. */\r
 104 #define emacTX_END_INTERRUPT    ( 1UL << 21UL )\r
 105 #define emacRX_END_INTERRUPT    ( 1UL << 18UL )\r
 106 \r
 107 /*-----------------------------------------------------------*/\r
 108 \r
 109 /* The buffers and descriptors themselves.  */\r
 110 #pragma data_alignment=32\r
 111 volatile ethfifo xRxDescriptors[ emacNUM_RX_DESCRIPTORS ];\r
 112 \r
 113 #pragma data_alignment=32\r
 114 volatile ethfifo xTxDescriptors[ emacNUM_TX_BUFFERS ];\r
 115 \r
 116 #pragma data_alignment=32\r
 117 char xEthernetBuffers[ emacNUM_BUFFERS ][ UIP_BUFSIZE ];\r
 118 \r
 119 \r
 120 /* Used to indicate which buffers are free and which are in use.  If an index\r
 121 contains 0 then the corresponding buffer in xEthernetBuffers is free, otherwise\r
 122 the buffer is in use or about to be used. */\r
 123 static unsigned char ucBufferInUse[ emacNUM_BUFFERS ];\r
 124 \r
 125 /*-----------------------------------------------------------*/\r
 126 \r
 127 /*\r
 128  * Initialise both the Rx and Tx descriptors.\r
 129  */\r
 130 static void prvInitialiseDescriptors( void );\r
 131 \r
 132 /*\r
 133  * Return a pointer to a free buffer within xEthernetBuffers.\r
 134  */\r
 135 static unsigned char *prvGetNextBuffer( void );\r
 136 \r
 137 /*\r
 138  * Return a buffer to the list of free buffers.\r
 139  */\r
 140 static void prvReturnBuffer( unsigned char *pucBuffer );\r
 141 \r
 142 /*\r
 143  * Examine the status of the next Rx FIFO to see if it contains new data.\r
 144  */\r
 145 static unsigned long prvCheckRxFifoStatus( void );\r
 146 \r
 147 /*\r
 148  * Setup the microcontroller for communication with the PHY.\r
 149  */\r
 150 static void prvResetMAC( void );\r
 151 \r
 152 /*\r
 153  * Configure the Ethernet interface peripherals.\r
 154  */\r
 155 static void prvConfigureEtherCAndEDMAC( void );\r
 156 \r
 157 /*\r
 158  * Something has gone wrong with the descriptor usage.  Reset all the buffers\r
 159  * and descriptors.\r
 160  */\r
 161 static void prvResetEverything( void );\r
 162 \r
 163 /*-----------------------------------------------------------*/\r
 164 \r
 165 /* Points to the Rx descriptor currently in use. */\r
 166 static volatile ethfifo *pxCurrentRxDesc = NULL;\r
 167 \r
 168 /* The buffer used by the uIP stack to both receive and send.  This points to\r
 169 one of the Ethernet buffers when its actually in use. */\r
 170 unsigned char *uip_buf = NULL;\r
 171 \r
 172 /*-----------------------------------------------------------*/\r
 173 \r
 174 void vInitEmac( void )\r
 175 {\r
 176         /* Software reset. */\r
 177         prvResetMAC();\r
 178         \r
 179         /* Set the Rx and Tx descriptors into their initial state. */\r
 180         prvInitialiseDescriptors();\r
 181 \r
 182         /* Set the MAC address into the ETHERC */\r
 183         ETHERC.MAHR =   ( ( unsigned long ) configMAC_ADDR0 << 24UL ) |\r
 184                                         ( ( unsigned long ) configMAC_ADDR1 << 16UL ) |\r
 185                                         ( ( unsigned long ) configMAC_ADDR2 << 8UL ) |\r
 186                                         ( unsigned long ) configMAC_ADDR3;\r
 187                                         \r
 188         ETHERC.MALR.BIT.MA = ( ( unsigned long ) configMAC_ADDR4 << 8UL ) |\r
 189                                                  ( unsigned long ) configMAC_ADDR5;\r
 190 \r
 191         /* Perform rest of interface hardware configuration. */\r
 192         prvConfigureEtherCAndEDMAC();\r
 193         \r
 194         /* Nothing received yet, so uip_buf points nowhere. */\r
 195         uip_buf = NULL;\r
 196 \r
 197         /* Initialize the PHY */\r
 198         phy_init();\r
 199 }\r
 200 /*-----------------------------------------------------------*/\r
 201 \r
 202 void vEMACWrite( void )\r
 203 {\r
 204 long x;\r
 205 \r
 206         /* Wait until the second transmission of the last packet has completed. */\r
 207         for( x = 0; x < emacTX_WAIT_ATTEMPTS; x++ )\r
 208         {\r
 209                 if( ( xTxDescriptors[ 1 ].status & ACT ) != 0 )\r
 210                 {\r
 211                         /* Descriptor is still active. */\r
 212                         vTaskDelay( emacTX_WAIT_DELAY_ms );\r
 213                 }\r
 214                 else\r
 215                 {\r
 216                         break;\r
 217                 }\r
 218         }\r
 219         \r
 220         /* Is the descriptor free after waiting for it? */\r
 221         if( ( xTxDescriptors[ 1 ].status & ACT ) != 0 )\r
 222         {\r
 223                 /* Something has gone wrong. */\r
 224                 prvResetEverything();\r
 225         }\r
 226         \r
 227         /* Setup both descriptors to transmit the frame. */\r
 228         xTxDescriptors[ 0 ].buf_p = ( char * ) uip_buf;\r
 229         xTxDescriptors[ 0 ].bufsize = uip_len;  \r
 230         xTxDescriptors[ 1 ].buf_p = ( char * ) uip_buf;\r
 231         xTxDescriptors[ 1 ].bufsize = uip_len;\r
 232 \r
 233         /* uip_buf is being sent by the Tx descriptor.  Allocate a new buffer\r
 234         for use by the stack. */\r
 235         uip_buf = prvGetNextBuffer();\r
 236 \r
 237         /* Clear previous settings and go. */\r
 238         xTxDescriptors[0].status &= ~( FP1 | FP0 );\r
 239         xTxDescriptors[0].status |= ( FP1 | FP0 | ACT );\r
 240         xTxDescriptors[1].status &= ~( FP1 | FP0 );\r
 241         xTxDescriptors[1].status |= ( FP1 | FP0 | ACT );\r
 242 \r
 243         EDMAC.EDTRR.LONG = 0x00000001;\r
 244 }\r
 245 /*-----------------------------------------------------------*/\r
 246 \r
 247 unsigned long ulEMACRead( void )\r
 248 {\r
 249 unsigned long ulBytesReceived;\r
 250 \r
 251         ulBytesReceived = prvCheckRxFifoStatus();\r
 252 \r
 253         if( ulBytesReceived > 0 )\r
 254         {\r
 255                 /* Mark the pxDescriptor buffer as free as uip_buf is going to be set to\r
 256                 the buffer that contains the received data. */\r
 257                 prvReturnBuffer( uip_buf );\r
 258 \r
 259                 /* Point uip_buf to the data about ot be processed. */\r
 260                 uip_buf = ( void * ) pxCurrentRxDesc->buf_p;\r
 261                 \r
 262                 /* Allocate a new buffer to the descriptor, as uip_buf is now using it's\r
 263                 old descriptor. */\r
 264                 pxCurrentRxDesc->buf_p = ( char * ) prvGetNextBuffer();\r
 265 \r
 266                 /* Prepare the descriptor to go again. */\r
 267                 pxCurrentRxDesc->status &= ~( FP1 | FP0 );\r
 268                 pxCurrentRxDesc->status |= ACT;\r
 269 \r
 270                 /* Move onto the next buffer in the ring. */\r
 271                 pxCurrentRxDesc = pxCurrentRxDesc->next;\r
 272                 \r
 273                 if( EDMAC.EDRRR.LONG == 0x00000000L )\r
 274                 {\r
 275                         /* Restart Ethernet if it has stopped */\r
 276                         EDMAC.EDRRR.LONG = 0x00000001L;\r
 277                 }\r
 278         }\r
 279 \r
 280         return ulBytesReceived;\r
 281 }\r
 282 /*-----------------------------------------------------------*/\r
 283 \r
 284 long lEMACWaitForLink( void )\r
 285 {\r
 286 long lReturn;\r
 287 \r
 288         /* Set the link status. */\r
 289         switch( phy_set_autonegotiate() )\r
 290         {\r
 291                 /* Half duplex link */\r
 292                 case PHY_LINK_100H:\r
 293                                                                 ETHERC.ECMR.BIT.DM = 0;\r
 294                                                                 ETHERC.ECMR.BIT.RTM = 1;\r
 295                                                                 lReturn = pdPASS;\r
 296                                                                 break;\r
 297 \r
 298                 case PHY_LINK_10H:\r
 299                                                                 ETHERC.ECMR.BIT.DM = 0;\r
 300                                                                 ETHERC.ECMR.BIT.RTM = 0;\r
 301                                                                 lReturn = pdPASS;\r
 302                                                                 break;\r
 303 \r
 304 \r
 305                 /* Full duplex link */\r
 306                 case PHY_LINK_100F:\r
 307                                                                 ETHERC.ECMR.BIT.DM = 1;\r
 308                                                                 ETHERC.ECMR.BIT.RTM = 1;\r
 309                                                                 lReturn = pdPASS;\r
 310                                                                 break;\r
 311                 \r
 312                 case PHY_LINK_10F:\r
 313                                                                 ETHERC.ECMR.BIT.DM = 1;\r
 314                                                                 ETHERC.ECMR.BIT.RTM = 0;\r
 315                                                                 lReturn = pdPASS;\r
 316                                                                 break;\r
 317 \r
 318                 default:\r
 319                                                                 lReturn = pdFAIL;\r
 320                                                                 break;\r
 321         }\r
 322 \r
 323         if( lReturn == pdPASS )\r
 324         {\r
 325                 /* Enable receive and transmit. */\r
 326                 ETHERC.ECMR.BIT.RE = 1;\r
 327                 ETHERC.ECMR.BIT.TE = 1;\r
 328 \r
 329                 /* Enable EDMAC receive */\r
 330                 EDMAC.EDRRR.LONG = 0x1;\r
 331         }\r
 332         \r
 333         return lReturn;\r
 334 }\r
 335 /*-----------------------------------------------------------*/\r
 336 \r
 337 static void prvInitialiseDescriptors( void )\r
 338 {\r
 339 volatile ethfifo *pxDescriptor;\r
 340 long x;\r
 341 \r
 342         for( x = 0; x < emacNUM_BUFFERS; x++ )\r
 343         {\r
 344                 /* Ensure none of the buffers are shown as in use at the start. */\r
 345                 ucBufferInUse[ x ] = pdFALSE;\r
 346         }\r
 347 \r
 348         /* Initialise the Rx descriptors. */\r
 349         for( x = 0; x < emacNUM_RX_DESCRIPTORS; x++ )\r
 350         {\r
 351                 pxDescriptor = &( xRxDescriptors[ x ] );\r
 352                 pxDescriptor->buf_p = &( xEthernetBuffers[ x ][ 0 ] );\r
 353 \r
 354                 pxDescriptor->bufsize = UIP_BUFSIZE;\r
 355                 pxDescriptor->size = 0;\r
 356                 pxDescriptor->status = ACT;\r
 357                 pxDescriptor->next = ( ethfifo * ) &xRxDescriptors[ x + 1 ];    \r
 358                 \r
 359                 /* Mark this buffer as in use. */\r
 360                 ucBufferInUse[ x ] = pdTRUE;\r
 361         }\r
 362 \r
 363         /* The last descriptor points back to the start. */\r
 364         pxDescriptor->status |= DL;\r
 365         pxDescriptor->next = ( ethfifo * ) &xRxDescriptors[ 0 ];\r
 366         \r
 367         /* Initialise the Tx descriptors. */\r
 368         for( x = 0; x < emacNUM_TX_BUFFERS; x++ )\r
 369         {\r
 370                 pxDescriptor = &( xTxDescriptors[ x ] );\r
 371                 \r
 372                 /* A buffer is not allocated to the Tx descriptor until a send is\r
 373                 actually required. */\r
 374                 pxDescriptor->buf_p = NULL;\r
 375 \r
 376                 pxDescriptor->bufsize = UIP_BUFSIZE;\r
 377                 pxDescriptor->size = 0;\r
 378                 pxDescriptor->status = 0;\r
 379                 pxDescriptor->next = ( ethfifo * ) &xTxDescriptors[ x + 1 ];    \r
 380         }\r
 381 \r
 382         /* The last descriptor points back to the start. */\r
 383         pxDescriptor->status |= DL;\r
 384         pxDescriptor->next = ( ethfifo * ) &( xTxDescriptors[ 0 ] );\r
 385         \r
 386         /* Use the first Rx descriptor to start with. */\r
 387         pxCurrentRxDesc = &( xRxDescriptors[ 0 ] );\r
 388 }\r
 389 /*-----------------------------------------------------------*/\r
 390 \r
 391 static unsigned char *prvGetNextBuffer( void )\r
 392 {\r
 393 long x;\r
 394 unsigned char *pucReturn = NULL;\r
 395 unsigned long ulAttempts = 0;\r
 396 \r
 397         while( pucReturn == NULL )\r
 398         {\r
 399                 /* Look through the buffers to find one that is not in use by\r
 400                 anything else. */\r
 401                 for( x = 0; x < emacNUM_BUFFERS; x++ )\r
 402                 {\r
 403                         if( ucBufferInUse[ x ] == pdFALSE )\r
 404                         {\r
 405                                 ucBufferInUse[ x ] = pdTRUE;\r
 406                                 pucReturn = ( unsigned char * ) &( xEthernetBuffers[ x ][ 0 ] );\r
 407                                 break;\r
 408                         }\r
 409                 }\r
 410 \r
 411                 /* Was a buffer found? */\r
 412                 if( pucReturn == NULL )\r
 413                 {\r
 414                         ulAttempts++;\r
 415 \r
 416                         if( ulAttempts >= emacBUFFER_WAIT_ATTEMPTS )\r
 417                         {\r
 418                                 break;\r
 419                         }\r
 420 \r
 421                         /* Wait then look again. */\r
 422                         vTaskDelay( emacBUFFER_WAIT_DELAY_ms );\r
 423                 }\r
 424         }\r
 425 \r
 426         return pucReturn;\r
 427 }\r
 428 /*-----------------------------------------------------------*/\r
 429 \r
 430 static void prvReturnBuffer( unsigned char *pucBuffer )\r
 431 {\r
 432 unsigned long ul;\r
 433 \r
 434         /* Return a buffer to the pool of free buffers. */\r
 435         for( ul = 0; ul < emacNUM_BUFFERS; ul++ )\r
 436         {\r
 437                 if( &( xEthernetBuffers[ ul ][ 0 ] ) == ( void * ) pucBuffer )\r
 438                 {\r
 439                         ucBufferInUse[ ul ] = pdFALSE;\r
 440                         break;\r
 441                 }\r
 442         }\r
 443 }\r
 444 /*-----------------------------------------------------------*/\r
 445 \r
 446 static void prvResetEverything( void )\r
 447 {\r
 448         /* Temporary code just to see if this gets called.  This function has not\r
 449         been implemented. */\r
 450         portDISABLE_INTERRUPTS();\r
 451         for( ;; );\r
 452 }\r
 453 /*-----------------------------------------------------------*/\r
 454 \r
 455 static unsigned long prvCheckRxFifoStatus( void )\r
 456 {\r
 457 unsigned long ulReturn = 0;\r
 458 \r
 459         if( ( pxCurrentRxDesc->status & ACT ) != 0 )\r
 460         {\r
 461                 /* Current descriptor is still active. */\r
 462         }\r
 463         else if( ( pxCurrentRxDesc->status & FE ) != 0 )\r
 464         {\r
 465                 /* Frame error.  Clear the error. */\r
 466                 pxCurrentRxDesc->status &= ~( FP1 | FP0 | FE );\r
 467                 pxCurrentRxDesc->status &= ~( RMAF | RRF | RTLF | RTSF | PRE | CERF );\r
 468                 pxCurrentRxDesc->status |= ACT;\r
 469                 pxCurrentRxDesc = pxCurrentRxDesc->next;\r
 470 \r
 471                 if( EDMAC.EDRRR.LONG == 0x00000000UL )\r
 472                 {\r
 473                         /* Restart Ethernet if it has stopped. */\r
 474                         EDMAC.EDRRR.LONG = 0x00000001UL;\r
 475                 }       \r
 476         }\r
 477         else\r
 478         {\r
 479                 /* The descriptor contains a frame.  Because of the size of the buffers\r
 480                 the frame should always be complete. */\r
 481                 if( ( pxCurrentRxDesc->status & FP0 ) == FP0 )\r
 482                 {\r
 483                         ulReturn = pxCurrentRxDesc->size;\r
 484                 }\r
 485                 else\r
 486                 {\r
 487                         /* Do not expect to get here. */\r
 488                         prvResetEverything();\r
 489                 }\r
 490         }\r
 491         \r
 492         return ulReturn;\r
 493 }\r
 494 /*-----------------------------------------------------------*/\r
 495 \r
 496 static void prvResetMAC( void )\r
 497 {\r
 498         /* Ensure the EtherC and EDMAC are enabled. */\r
 499         SYSTEM.MSTPCRB.BIT.MSTPB15 = 0;\r
 500         vTaskDelay( 100 / portTICK_RATE_MS );\r
 501         \r
 502         EDMAC.EDMR.BIT.SWR = 1; \r
 503         \r
 504         /* Crude wait for reset to complete. */\r
 505         vTaskDelay( 500 / portTICK_RATE_MS );   \r
 506 }\r
 507 /*-----------------------------------------------------------*/\r
 508 \r
 509 static void prvConfigureEtherCAndEDMAC( void )\r
 510 {\r
 511         /* Initialisation code taken from Renesas example project. */\r
 512         \r
 513         /* TODO:    Check   bit 5   */\r
 514         ETHERC.ECSR.LONG = 0x00000037;                          /* Clear all ETHERC statuS BFR, PSRTO, LCHNG, MPD, ICD */\r
 515 \r
 516         /* Set the EDMAC interrupt priority. */\r
 517         _IPR( _ETHER_EINT ) = configKERNEL_INTERRUPT_PRIORITY;\r
 518 \r
 519         /* TODO:    Check   bit 5   */\r
 520         /* Enable interrupts of interest only. */\r
 521         EDMAC.EESIPR.LONG = emacTX_END_INTERRUPT | emacRX_END_INTERRUPT;\r
 522         ETHERC.RFLR.LONG = 1518;                                        /* Ether payload is 1500+ CRC */\r
 523         ETHERC.IPGR.LONG = 0x00000014;                          /* Intergap is 96-bit time */\r
 524 \r
 525         /* EDMAC */\r
 526         EDMAC.EESR.LONG = 0x47FF0F9F;                           /* Clear all ETHERC and EDMAC status bits */\r
 527         #if __LITTLE_ENDIAN__ == 1\r
 528                 EDMAC.EDMR.BIT.DE = 1;\r
 529         #endif\r
 530         EDMAC.RDLAR = ( void * ) pxCurrentRxDesc;       /* Initialaize Rx Descriptor List Address */\r
 531         EDMAC.TDLAR = ( void * ) &( xTxDescriptors[ 0 ] );/* Initialaize Tx Descriptor List Address */\r
 532         EDMAC.TRSCER.LONG = 0x00000000;                         /* Copy-back status is RFE & TFE only   */\r
 533         EDMAC.TFTR.LONG = 0x00000000;                           /* Threshold of Tx_FIFO */\r
 534         EDMAC.FDR.LONG = 0x00000000;                            /* Transmit fifo & receive fifo is 256 bytes */\r
 535         EDMAC.RMCR.LONG = 0x00000003;                           /* Receive function is normal mode(continued) */\r
 536         ETHERC.ECMR.BIT.PRM = 0;                                        /* Ensure promiscuous mode is off. */\r
 537         \r
 538         /* Enable the interrupt... */\r
 539         _IEN( _ETHER_EINT ) = 1;        \r
 540 }\r
 541 /*-----------------------------------------------------------*/\r
 542 \r
 543 #pragma vector = VECT_ETHER_EINT\r
 544 __interrupt void vEMAC_ISR_Handler( void )\r
 545 {\r
 546 unsigned long ul = EDMAC.EESR.LONG;\r
 547 long lHigherPriorityTaskWoken = pdFALSE;\r
 548 extern xQueueHandle xEMACEventQueue;\r
 549 const unsigned long ulRxEvent = uipETHERNET_RX_EVENT;\r
 550 \r
 551         __enable_interrupt();\r
 552 \r
 553         /* Has a Tx end occurred? */\r
 554         if( ul & emacTX_END_INTERRUPT )\r
 555         {\r
 556                 /* Only return the buffer to the pool once both Txes have completed. */\r
 557                 prvReturnBuffer( ( void * ) xTxDescriptors[ 0 ].buf_p );\r
 558                 EDMAC.EESR.LONG = emacTX_END_INTERRUPT;\r
 559         }\r
 560 \r
 561         /* Has an Rx end occurred? */\r
 562         if( ul & emacRX_END_INTERRUPT )\r
 563         {\r
 564                 /* Make sure the Ethernet task is not blocked waiting for a packet. */\r
 565                 xQueueSendFromISR( xEMACEventQueue, &ulRxEvent, &lHigherPriorityTaskWoken );\r
 566                 portYIELD_FROM_ISR( lHigherPriorityTaskWoken );\r
 567                 EDMAC.EESR.LONG = emacRX_END_INTERRUPT;\r
 568         }\r
 569 }\r
 570 \r