]> git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/RX600_RX62N-RSK_Renesas/RTOSDemo/IntQueueTimer.c
Update version number in readiness for V10.3.0 release. Sync SVN with reviewed releas...
[freertos] / FreeRTOS / Demo / RX600_RX62N-RSK_Renesas / RTOSDemo / IntQueueTimer.c
1 /*\r
2  * FreeRTOS Kernel V10.3.0\r
3  * Copyright (C) 2020 Amazon.com, Inc. or its affiliates.  All Rights Reserved.\r
4  *\r
5  * Permission is hereby granted, free of charge, to any person obtaining a copy of\r
6  * this software and associated documentation files (the "Software"), to deal in\r
7  * the Software without restriction, including without limitation the rights to\r
8  * use, copy, modify, merge, publish, distribute, sublicense, and/or sell copies of\r
9  * the Software, and to permit persons to whom the Software is furnished to do so,\r
10  * subject to the following conditions:\r
11  *\r
12  * The above copyright notice and this permission notice shall be included in all\r
13  * copies or substantial portions of the Software.\r
14  *\r
15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR\r
16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, FITNESS\r
17  * FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR\r
18  * COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER\r
19  * IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN\r
20  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.\r
21  *\r
22  * http://www.FreeRTOS.org\r
23  * http://aws.amazon.com/freertos\r
24  *\r
25  * 1 tab == 4 spaces!\r
26  */\r
27 \r
28 /*\r
29  * This file contains the non-portable and therefore RX62N specific parts of\r
30  * the IntQueue standard demo task - namely the configuration of the timers\r
31  * that generate the interrupts and the interrupt entry points.\r
32  */\r
33 \r
34 /* Scheduler includes. */\r
35 #include "FreeRTOS.h"\r
36 #include "task.h"\r
37 \r
38 /* Demo includes. */\r
39 #include "IntQueueTimer.h"\r
40 #include "IntQueue.h"\r
41 \r
42 /* Hardware specifics. */\r
43 #include "iodefine.h"\r
44 \r
45 #define tmrTIMER_0_1_FREQUENCY  ( 2000UL )\r
46 #define tmrTIMER_2_3_FREQUENCY  ( 2001UL )\r
47 \r
48 void vInitialiseTimerForIntQueueTest( void )\r
49 {\r
50         /* Ensure interrupts do not start until full configuration is complete. */\r
51         portENTER_CRITICAL();\r
52         {\r
53                 /* Cascade two 8bit timer channels to generate the interrupts. \r
54                 8bit timer unit 1 (TMR0 and TMR1) and 8bit timer unit 2 (TMR2 and TMR3 are\r
55                 utilised for this test. */\r
56 \r
57                 /* Enable the timers. */\r
58                 SYSTEM.MSTPCRA.BIT.MSTPA5 = 0;\r
59                 SYSTEM.MSTPCRA.BIT.MSTPA4 = 0;\r
60 \r
61                 /* Enable compare match A interrupt request. */\r
62                 TMR0.TCR.BIT.CMIEA = 1;\r
63                 TMR2.TCR.BIT.CMIEA = 1;\r
64 \r
65                 /* Clear the timer on compare match A. */\r
66                 TMR0.TCR.BIT.CCLR = 1;\r
67                 TMR2.TCR.BIT.CCLR = 1;\r
68 \r
69                 /* Set the compare match value. */\r
70                 TMR01.TCORA = ( unsigned short ) ( ( ( configPERIPHERAL_CLOCK_HZ / tmrTIMER_0_1_FREQUENCY ) -1 ) / 8 );\r
71                 TMR23.TCORA = ( unsigned short ) ( ( ( configPERIPHERAL_CLOCK_HZ / tmrTIMER_0_1_FREQUENCY ) -1 ) / 8 );\r
72 \r
73                 /* 16 bit operation ( count from timer 1,2 ). */\r
74                 TMR0.TCCR.BIT.CSS = 3;\r
75                 TMR2.TCCR.BIT.CSS = 3;\r
76         \r
77                 /* Use PCLK as the input. */\r
78                 TMR1.TCCR.BIT.CSS = 1;\r
79                 TMR3.TCCR.BIT.CSS = 1;\r
80         \r
81                 /* Divide PCLK by 8. */\r
82                 TMR1.TCCR.BIT.CKS = 2;\r
83                 TMR3.TCCR.BIT.CKS = 2;\r
84         \r
85                 /* Enable TMR 0, 2 interrupts. */\r
86                 IEN( TMR0, CMIA0 ) = 1;\r
87                 IEN( TMR2, CMIA2 ) = 1;\r
88 \r
89                 /* Set the timer interrupts to be above the kernel.  The interrupts are\r
90                 assigned different priorities so they nest with each other. */\r
91                 IPR( TMR0, CMIA0 ) = configMAX_SYSCALL_INTERRUPT_PRIORITY - 1;\r
92                 IPR( TMR2, CMIA2 ) = ( configMAX_SYSCALL_INTERRUPT_PRIORITY - 2 );\r
93         }\r
94         portEXIT_CRITICAL();\r
95         \r
96         /* Ensure the interrupts are clear as they are edge detected. */\r
97         IR( TMR0, CMIA0 ) = 0;\r
98         IR( TMR2, CMIA2 ) = 0;\r
99 }\r
100 /*-----------------------------------------------------------*/\r
101 \r
102 #pragma interrupt ( vT0_1InterruptHandler( vect = VECT_TMR0_CMIA0, enable ) )\r
103 void vT0_1InterruptHandler( void )\r
104 {\r
105         portYIELD_FROM_ISR( xFirstTimerHandler() );\r
106 }\r
107 /*-----------------------------------------------------------*/\r
108 \r
109 #pragma interrupt ( vT2_3InterruptHandler( vect = VECT_TMR2_CMIA2, enable ) )\r
110 void vT2_3InterruptHandler( void )\r
111 {\r
112         portYIELD_FROM_ISR( xSecondTimerHandler() );\r
113 }\r
114 \r
115 \r
116 \r
117 \r