git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/SuperH_SH7216_Renesas/RTOSDemo/vecttbl.c

   1 /***********************************************************************/\r
   2 /*                                                                     */\r
   3 /*  FILE        :vecttbl.c                                             */\r
   4 /*  DATE        :Sun, Dec 27, 2009                                     */\r
   5 /*  DESCRIPTION :Initialize of Vector Table                            */\r
   6 /*  CPU TYPE    :Other                                                 */\r
   7 /*                                                                     */\r
   8 /*  This file is generated by Renesas Project Generator (Ver.4.16).    */\r
   9 /*                                                                     */\r
  10 /***********************************************************************/\r
  11                   \r
  12 \r
  13 \r
  14 #include "vect.h"\r
  15 \r
  16 extern void vPortStartFirstTask( void );\r
  17 extern void vPortYieldHandler( void );\r
  18 extern void vPortPreemptiveTick( void );\r
  19 extern void vEMAC_ISR_Wrapper( void );\r
  20 extern void MTU_Match( void );\r
  21 \r
  22 #pragma section VECTTBL\r
  23 \r
  24 void *RESET_Vectors[] = {\r
  25 //;<<VECTOR DATA START (POWER ON RESET)>>\r
  26 //;0 Power On Reset PC\r
  27     (void*)     PowerON_Reset_PC,                                                                                                                \r
  28 //;<<VECTOR DATA END (POWER ON RESET)>>\r
  29 // 1 Power On Reset SP\r
  30     __secend("S"),\r
  31 //;<<VECTOR DATA START (MANUAL RESET)>>\r
  32 //;2 Manual Reset PC\r
  33     (void*)     Manual_Reset_PC,                                                                                                                 \r
  34 //;<<VECTOR DATA END (MANUAL RESET)>>\r
  35 // 3 Manual Reset SP\r
  36     __secend("S")\r
  37 \r
  38 };\r
  39 #pragma section INTTBL\r
  40 void *INT_Vectors[] = {\r
  41 // 4 Illegal code\r
  42     (void*) INT_Illegal_code,\r
  43 // 5 Reserved\r
  44     (void*) Dummy,\r
  45 // 6 Illegal slot\r
  46         (void*) INT_Illegal_slot,\r
  47 // 7 Reserved\r
  48     (void*) Dummy,\r
  49 // 8 Reserved\r
  50     (void*) Dummy,\r
  51 // 9 CPU Address error\r
  52         (void*) INT_CPU_Address,\r
  53 // 10 DMAC Address error\r
  54         (void*) INT_DMAC_Address,\r
  55 // 11 NMI\r
  56         (void*) INT_NMI,\r
  57 // 12 User breakpoint trap\r
  58         (void*) INT_User_Break,\r
  59 // 13 Reserved\r
  60     (void*) Dummy,\r
  61 // 14 H-UDI\r
  62         (void*) INT_HUDI,\r
  63 // 15 Register bank over\r
  64     (void*) INT_Bank_Overflow,\r
  65 // 16 Register bank under\r
  66     (void*) INT_Bank_Underflow,\r
  67 // 17 ZERO_DIV\r
  68     (void*) INT_Divide_by_Zero,\r
  69 // 18 OVER_DIV\r
  70     (void*) INT_Divide_Overflow,\r
  71 // 19 Reserved\r
  72     (void*) Dummy,\r
  73 // 20 Reserved\r
  74     (void*) Dummy,\r
  75 // 21 Reserved\r
  76     (void*) Dummy,\r
  77 // 22 Reserved\r
  78     (void*) Dummy,\r
  79 // 23 Reserved\r
  80     (void*) Dummy,\r
  81 // 24 Reserved\r
  82     (void*) Dummy,\r
  83 // 25 Reserved\r
  84     (void*) Dummy,\r
  85 // 26 Reserved\r
  86     (void*) Dummy,\r
  87 // 27 Reserved\r
  88     (void*) Dummy,\r
  89 // 28 Reserved\r
  90     (void*) Dummy,\r
  91 // 29 Reserved\r
  92     (void*) Dummy,\r
  93 // 30 Reserved\r
  94     (void*) Dummy,\r
  95 // 31 Reserved\r
  96     (void*) Dummy,\r
  97 // 32 TRAPA (User Vecter)\r
  98 //   (void*) INT_TRAPA32,\r
  99         (void*) vPortStartFirstTask,\r
 100 // 33 TRAPA (User Vecter)\r
 101 //    (void*) INT_TRAPA33,\r
 102         (void*) vPortYieldHandler,\r
 103 // 34 TRAPA (User Vecter)\r
 104     (void*) INT_TRAPA34,\r
 105 // 35 TRAPA (User Vecter)\r
 106     (void*) INT_TRAPA35,\r
 107 // 36 TRAPA (User Vecter)\r
 108     (void*) INT_TRAPA36,\r
 109 // 37 TRAPA (User Vecter)\r
 110     (void*) INT_TRAPA37,\r
 111 // 38 TRAPA (User Vecter)\r
 112     (void*) INT_TRAPA38,\r
 113 // 39 TRAPA (User Vecter)\r
 114     (void*) INT_TRAPA39,\r
 115 // 40 TRAPA (User Vecter)\r
 116     (void*) INT_TRAPA40,\r
 117 // 41 TRAPA (User Vecter)\r
 118     (void*) INT_TRAPA41,\r
 119 // 42 TRAPA (User Vecter)\r
 120     (void*) INT_TRAPA42,\r
 121 // 43 TRAPA (User Vecter)\r
 122     (void*) INT_TRAPA43,\r
 123 // 44 TRAPA (User Vecter)\r
 124     (void*) INT_TRAPA44,\r
 125 // 45 TRAPA (User Vecter)\r
 126     (void*) INT_TRAPA45,\r
 127 // 46 TRAPA (User Vecter)\r
 128     (void*) INT_TRAPA46,\r
 129 // 47 TRAPA (User Vecter)\r
 130     (void*) INT_TRAPA47,\r
 131 // 48 TRAPA (User Vecter)\r
 132     (void*) INT_TRAPA48,\r
 133 // 49 TRAPA (User Vecter)\r
 134     (void*) INT_TRAPA49,\r
 135 // 50 TRAPA (User Vecter)\r
 136     (void*) INT_TRAPA50,\r
 137 // 51 TRAPA (User Vecter)\r
 138     (void*) INT_TRAPA51,\r
 139 // 52 TRAPA (User Vecter)\r
 140     (void*) INT_TRAPA52,\r
 141 // 53 TRAPA (User Vecter)\r
 142     (void*) INT_TRAPA53,\r
 143 // 54 TRAPA (User Vecter)\r
 144     (void*) INT_TRAPA54,\r
 145 // 55 TRAPA (User Vecter)\r
 146     (void*) INT_TRAPA55,\r
 147 // 56 TRAPA (User Vecter)\r
 148     (void*) INT_TRAPA56,\r
 149 // 57 TRAPA (User Vecter)\r
 150     (void*) INT_TRAPA57,\r
 151 // 58 TRAPA (User Vecter)\r
 152     (void*) INT_TRAPA58,\r
 153 // 59 TRAPA (User Vecter)\r
 154     (void*) INT_TRAPA59,\r
 155 // 60 TRAPA (User Vecter)\r
 156     (void*) INT_TRAPA60,\r
 157 // 61 TRAPA (User Vecter)\r
 158     (void*) INT_TRAPA61,\r
 159 // 62 TRAPA (User Vecter)\r
 160     (void*) INT_TRAPA62,\r
 161 // 63 TRAPA (User Vecter)\r
 162     (void*) INT_TRAPA63,\r
 163 // 64 Interrupt IRQ0\r
 164         (void*) INT_IRQ0,\r
 165 // 65 Interrupt IRQ1\r
 166         (void*) INT_IRQ1,\r
 167 // 66 Interrupt IRQ2\r
 168         (void*) INT_IRQ2,\r
 169 // 67 Interrupt IRQ3\r
 170         (void*) INT_IRQ3,\r
 171 // 68 Interrupt IRQ4\r
 172         (void*) INT_IRQ4,\r
 173 // 69 Interrupt IRQ5\r
 174         (void*) INT_IRQ5,\r
 175 // 70 Interrupt IRQ6\r
 176         (void*) INT_IRQ6,\r
 177 // 71 Interrupt IRQ7\r
 178         (void*) INT_IRQ7,\r
 179 // 72 Reserved\r
 180     (void*) Dummy,\r
 181 // 73 Reserved\r
 182     (void*) Dummy,\r
 183 // 74 Reserved\r
 184     (void*) Dummy,\r
 185 // 75 Reserved\r
 186     (void*) Dummy,\r
 187 // 76 Reserved\r
 188     (void*) Dummy,\r
 189 // 77 Reserved\r
 190     (void*) Dummy,\r
 191 // 78 Reserved\r
 192     (void*) Dummy,\r
 193 // 79 Reserved\r
 194     (void*) Dummy,\r
 195 // 80 Interrupt PINT0\r
 196         (void*) INT_PINT0,\r
 197 // 81 Interrupt PINT1\r
 198         (void*) INT_PINT1,\r
 199 // 82 Interrupt PINT2\r
 200         (void*) INT_PINT2,\r
 201 // 83 Interrupt PINT3\r
 202         (void*) INT_PINT3,\r
 203 // 84 Interrupt PINT4\r
 204         (void*) INT_PINT4,\r
 205 // 85 Interrupt PINT5\r
 206         (void*) INT_PINT5,\r
 207 // 86 Interrupt PINT6\r
 208         (void*) INT_PINT6,\r
 209 // 87 Interrupt PINT7\r
 210         (void*) INT_PINT7,\r
 211 // 88 Reserved\r
 212     (void*) Dummy,\r
 213 // 89 Reserved\r
 214     (void*) Dummy,\r
 215 // 90 Reserved\r
 216     (void*) Dummy,\r
 217 // 91 ROM FIFE\r
 218     (void*) INT_ROM_FIFE,\r
 219 // 92 A/D ADI0\r
 220         (void*) INT_AD_ADI0,\r
 221 // 93 Reserved\r
 222     (void*) Dummy,\r
 223 // 94 Reserved\r
 224     (void*) Dummy,\r
 225 // 95 Reserved\r
 226     (void*) Dummy,\r
 227 // 96 A/D ADI1\r
 228         (void*) INT_AD_ADI1,\r
 229 // 97 Reserved\r
 230     (void*) Dummy,\r
 231 // 98 Reserved\r
 232     (void*) Dummy,\r
 233 // 99 Reserved\r
 234     (void*) Dummy,\r
 235 // 100 Reserved\r
 236     (void*) Dummy,\r
 237 // 101 Reserved\r
 238     (void*) Dummy,\r
 239 // 102 Reserved\r
 240     (void*) Dummy,\r
 241 // 103 Reserved\r
 242     (void*) Dummy,\r
 243 // 104 RCANET0 ERS_0\r
 244     (void*) INT_RCANET0_ERS_0,\r
 245 // 105 RCANET0 OVR_0\r
 246     (void*) INT_RCANET0_OVR_0,\r
 247 // 106 RCANET0 RM01_0\r
 248     (void*) INT_RCANET0_RM01_0,\r
 249 // 107 RCANET0 SLE_0\r
 250     (void*) INT_RCANET0_SLE_0,\r
 251 // 108 DMAC0 DEI0\r
 252         (void*) INT_DMAC0_DEI0,\r
 253 // 109 DMAC0 HEI0\r
 254         (void*) INT_DMAC0_HEI0,\r
 255 // 110 Reserved\r
 256     (void*) Dummy,\r
 257 // 111 Reserved\r
 258     (void*) Dummy,\r
 259 // 112 DMAC1 DEI1\r
 260         (void*) INT_DMAC1_DEI1,\r
 261 // 113 DMAC1 HEI1\r
 262         (void*) INT_DMAC1_HEI1,\r
 263 // 114 Reserved\r
 264     (void*) Dummy,\r
 265 // 115 Reserved\r
 266     (void*) Dummy,\r
 267 // 116 DMAC2 DEI2\r
 268         (void*) INT_DMAC2_DEI2,\r
 269 // 117 DMAC2 HEI2\r
 270         (void*) INT_DMAC2_HEI2,\r
 271 // 118 Reserved\r
 272     (void*) Dummy,\r
 273 // 119 Reserved\r
 274     (void*) Dummy,\r
 275 // 120 DMAC3 DEI3\r
 276         (void*) INT_DMAC3_DEI3,\r
 277 // 121 DMAC3 HEI3\r
 278         (void*) INT_DMAC3_HEI3,\r
 279 // 122 Reserved\r
 280     (void*) Dummy,\r
 281 // 123 Reserved\r
 282     (void*) Dummy,\r
 283 // 124 DMAC4 DEI4\r
 284         (void*) INT_DMAC4_DEI4,\r
 285 // 125 DMAC4 HEI4\r
 286         (void*) INT_DMAC4_HEI4,\r
 287 // 126 Reserved\r
 288     (void*) Dummy,\r
 289 // 127 Reserved\r
 290     (void*) Dummy,\r
 291 // 128 DMAC5 DEI5\r
 292         (void*) INT_DMAC5_DEI5,\r
 293 // 129 DMAC5 HEI5\r
 294         (void*) INT_DMAC5_HEI5,\r
 295 // 130 Reserved\r
 296     (void*) Dummy,\r
 297 // 131 Reserved\r
 298     (void*) Dummy,\r
 299 // 132 DMAC6 DEI6\r
 300         (void*) INT_DMAC6_DEI6,\r
 301 // 133 DMAC6 HEI6\r
 302         (void*) INT_DMAC6_HEI6,\r
 303 // 134 Reserved\r
 304     (void*) Dummy,\r
 305 // 135 Reserved\r
 306     (void*) Dummy,\r
 307 // 136 DMAC7 DEI7\r
 308         (void*) INT_DMAC7_DEI7,\r
 309 // 137 DMAC7 HEI7\r
 310         (void*) INT_DMAC7_HEI7,\r
 311 // 138 Reserved\r
 312     (void*) Dummy,\r
 313 // 139 Reserved\r
 314     (void*) Dummy,\r
 315 // 140 CMT CMI0\r
 316 //      (void*) INT_CMT_CMI0,\r
 317         (void*) vPortPreemptiveTick,\r
 318 // 141 Reserved\r
 319     (void*) Dummy,\r
 320 // 142 Reserved\r
 321     (void*) Dummy,\r
 322 // 143 Reserved\r
 323     (void*) Dummy,\r
 324 // 144 CMT CMI1\r
 325         (void*) INT_CMT_CMI1,\r
 326 // 145 Reserved\r
 327     (void*) Dummy,\r
 328 // 146 Reserved\r
 329     (void*) Dummy,\r
 330 // 147 Reserved\r
 331     (void*) Dummy,\r
 332 // 148 BSC CMTI\r
 333         (void*) INT_BSC_CMTI,\r
 334 // 149 Reserved\r
 335     (void*) Dummy,\r
 336 // 150 USB EP4FULL\r
 337     (void*) INT_USB_EP4FULL,\r
 338 // 151 USB EP5EMPTY\r
 339     (void*) INT_USB_EP5EMPTY,\r
 340 // 152 WDT ITI\r
 341         (void*) INT_WDT_ITI,\r
 342 // 153 E-DMAC EINT0\r
 343     (void*) vEMAC_ISR_Wrapper,\r
 344 // 154 USB EP1FULL\r
 345     (void*) INT_USB_EP1FULL,\r
 346 // 155 USB EP2EMPTY\r
 347     (void*) INT_USB_EP2EMPTY,\r
 348 // 156 MTU2 MTU0 TGI0A\r
 349 //      (void*) INT_MTU2_MTU0_TGI0A,\r
 350         (void*) MTU_Match,\r
 351 // 157 MTU2 MTU0 TGI0B\r
 352         (void*) INT_MTU2_MTU0_TGI0B,\r
 353 // 158 MTU2 MTU0 TGI0C\r
 354         (void*) INT_MTU2_MTU0_TGI0C,\r
 355 // 159 MTU2 MTU0 TGI0D\r
 356         (void*) INT_MTU2_MTU0_TGI0D,\r
 357 // 160 MTU2 MTU0 TGI0V\r
 358         (void*) INT_MTU2_MTU0_TGI0V,\r
 359 // 161 MTU2 MTU0 TGI0E\r
 360         (void*) INT_MTU2_MTU0_TGI0E,\r
 361 // 162 MTU2 MTU0 TGI0F\r
 362         (void*) INT_MTU2_MTU0_TGI0F,\r
 363 // 163 Reserved\r
 364     (void*) Dummy,\r
 365 // 164 MTU2 MTU1 TGI1A\r
 366         (void*) INT_MTU2_MTU1_TGI1A,\r
 367 // 165 MTU2 MTU1 TGI1B\r
 368         (void*) INT_MTU2_MTU1_TGI1B,\r
 369 // 166 Reserved \r
 370     (void*) Dummy,\r
 371 // 167 Reserved\r
 372     (void*) Dummy,\r
 373 // 168 MTU2 MTU1 TGI1V\r
 374         (void*) INT_MTU2_MTU1_TGI1V,\r
 375 // 169 MTU2 MTU1 TGI1U\r
 376         (void*) INT_MTU2_MTU1_TGI1U,\r
 377 // 170 Reserved \r
 378     (void*) Dummy,\r
 379 // 171 Reserved\r
 380     (void*) Dummy,\r
 381 // 172 MTU2 MTU2 TGI2A\r
 382         (void*) INT_MTU2_MTU2_TGI2A,\r
 383 // 173 MTU2 MTU2 TGI2B\r
 384         (void*) INT_MTU2_MTU2_TGI2B,\r
 385 // 174 Reserved \r
 386     (void*) Dummy,\r
 387 // 175 Reserved\r
 388     (void*) Dummy,\r
 389 // 176 MTU2 MTU2 TGI2V\r
 390         (void*) INT_MTU2_MTU2_TGI2V,\r
 391 // 177 MTU2 MTU2 TGI2U\r
 392         (void*) INT_MTU2_MTU2_TGI2U,\r
 393 // 178 Reserved \r
 394     (void*) Dummy,\r
 395 // 179 Reserved\r
 396     (void*) Dummy,\r
 397 // 180 MTU2 MTU3 TGI3A\r
 398         (void*) INT_MTU2_MTU3_TGI3A,\r
 399 // 181 MTU2 MTU3 TGI3B\r
 400         (void*) INT_MTU2_MTU3_TGI3B,\r
 401 // 182 MTU2 MTU3 TGI3C\r
 402         (void*) INT_MTU2_MTU3_TGI3C,\r
 403 // 183 MTU2 MTU3 TGI3D\r
 404         (void*) INT_MTU2_MTU3_TGI3D,\r
 405 // 184 MTU2 MTU3 TGI3V\r
 406         (void*) INT_MTU2_MTU3_TGI3V,\r
 407 // 185 Reserved \r
 408     (void*) Dummy,\r
 409 // 186 Reserved\r
 410     (void*) Dummy,\r
 411 // 187 Reserved \r
 412     (void*) Dummy,\r
 413 // 188 MTU2 MTU4 TGI4A\r
 414         (void*) INT_MTU2_MTU4_TGI4A,\r
 415 // 189 MTU2 MTU4 TGI4B\r
 416         (void*) INT_MTU2_MTU4_TGI4B,\r
 417 // 190 MTU2 MTU4 TGI4C\r
 418         (void*) INT_MTU2_MTU4_TGI4C,\r
 419 // 191 MTU2 MTU4 TGI4D\r
 420         (void*) INT_MTU2_MTU4_TGI4D,\r
 421 // 192 MTU2 MTU4 TGI4V\r
 422         (void*) INT_MTU2_MTU4_TGI4V,\r
 423 // 193 Reserved \r
 424     (void*) Dummy,\r
 425 // 194 Reserved\r
 426     (void*) Dummy,\r
 427 // 195 Reserved \r
 428     (void*) Dummy,\r
 429 // 196 MTU2 MTU5 TGI5U\r
 430         (void*) INT_MTU2_MTU5_TGI5U,\r
 431 // 197 MTU2 MTU5 TGI5V\r
 432         (void*) INT_MTU2_MTU5_TGI5V,\r
 433 // 198 MTU2 MTU5 TGI5W\r
 434         (void*) INT_MTU2_MTU5_TGI5W,\r
 435 // 199 Reserved \r
 436     (void*) Dummy,\r
 437 // 200 POE2 OEI1\r
 438         (void*) INT_POE2_OEI1,\r
 439 // 201 POE2 OEI2 \r
 440         (void*) INT_POE2_OEI2,\r
 441 // 202 Reserved \r
 442     (void*) Dummy,\r
 443 // 203 Reserved\r
 444     (void*) Dummy,\r
 445 // 204 MTU2S MTU3S TGI3A \r
 446         (void*) INT_MTU2S_MTU3S_TGI3A,\r
 447 // 205 MTU2S MTU3S TGI3B\r
 448         (void*) INT_MTU2S_MTU3S_TGI3B,\r
 449 // 206 MTU2S MTU3S TGI3C\r
 450         (void*) INT_MTU2S_MTU3S_TGI3C,\r
 451 // 207 MTU2S MTU3S TGI3D \r
 452         (void*) INT_MTU2S_MTU3S_TGI3D,\r
 453 // 208 MTU2S MTU3S TGI3V\r
 454         (void*) INT_MTU2S_MTU3S_TGI3V,\r
 455 // 209 Reserved \r
 456     (void*) Dummy,\r
 457 // 210 Reserved \r
 458     (void*) Dummy,\r
 459 // 211 Reserved\r
 460     (void*) Dummy,\r
 461 // 212 MTU2S MTU4S TGI4A \r
 462         (void*) INT_MTU2S_MTU4S_TGI4A,\r
 463 // 213 MTU2S MTU4S TGI4B \r
 464         (void*) INT_MTU2S_MTU4S_TGI4B,\r
 465 // 214 MTU2S MTU4S TGI4C \r
 466         (void*) INT_MTU2S_MTU4S_TGI4C,\r
 467 // 215 MTU2S MTU4S TGI4D \r
 468         (void*) INT_MTU2S_MTU4S_TGI4D,\r
 469 // 216 MTU2S MTU4S TGI4V \r
 470         (void*) INT_MTU2S_MTU4S_TGI4V,\r
 471 // 217 Reserved \r
 472     (void*) Dummy,\r
 473 // 218 Reserved\r
 474     (void*) Dummy,\r
 475 // 219 Reserved \r
 476     (void*) Dummy,\r
 477 // 220 MTU2S MTU5S TGI5U \r
 478         (void*) INT_MTU2S_MTU5S_TGI5U,\r
 479 // 221 MTU2S MTU5S TGI5V\r
 480         (void*) INT_MTU2S_MTU5S_TGI5V,\r
 481 // 222 MTU2S MTU5S TGI5W \r
 482         (void*) INT_MTU2S_MTU5S_TGI5W,\r
 483 // 223 Reserved\r
 484     (void*) Dummy,\r
 485 // 224 POE2 OEI3\r
 486         (void*) INT_POE2_OEI3,\r
 487 // 225 Reserved\r
 488     (void*) Dummy,\r
 489 // 226 USB USI0 \r
 490     (void*) INT_USB_USI0,\r
 491 // 227 USB USI1 \r
 492     (void*) INT_USB_USI1,\r
 493 // 228 IIC3 STPI\r
 494         (void*) INT_IIC3_STPI,\r
 495 // 229 IIC3 NAKI \r
 496         (void*) INT_IIC3_NAKI,\r
 497 // 230 IIC3 RXI \r
 498         (void*) INT_IIC3_RXI,\r
 499 // 231 IIC3 TXI\r
 500         (void*) INT_IIC3_TXI,\r
 501 // 232 IIC3 TEI \r
 502         (void*) INT_IIC3_TEI,\r
 503 // 233 RSPI SPERI \r
 504     (void*) INT_RSPI_SPERI,\r
 505 // 234 RSPI SPRXI \r
 506     (void*) INT_RSPI_SPRXI,\r
 507 // 235 RSPI SPTXI\r
 508     (void*) INT_RSPI_SPTXI,\r
 509 // 236 SCI SCI4 ERI4 \r
 510     (void*) INT_SCI_SCI4_ERI4,\r
 511 // 237 SCI SCI4 RXI4 \r
 512     (void*) INT_SCI_SCI4_RXI4,\r
 513 // 238 SCI SCI4 TXI4\r
 514     (void*) INT_SCI_SCI4_TXI4,\r
 515 // 239 SCI SCI4 TEI4 \r
 516     (void*) INT_SCI_SCI4_TEI4,\r
 517 // 240 SCI SCI0 ERI0\r
 518         (void*) INT_SCI_SCI0_ERI0,\r
 519 // 241 SCI SCI0 RXI0\r
 520         (void*) INT_SCI_SCI0_RXI0,\r
 521 // 242 SCI SCI0 TXI0\r
 522         (void*) INT_SCI_SCI0_TXI0,\r
 523 // 243 SCI SCI0 TEI0\r
 524         (void*) INT_SCI_SCI0_TEI0,\r
 525 // 244 SCI SCI1 ERI1\r
 526         (void*) INT_SCI_SCI1_ERI1,\r
 527 // 245 SCI SCI1 RXI1\r
 528         (void*) INT_SCI_SCI1_RXI1,\r
 529 // 246 SCI SCI1 TXI1\r
 530         (void*) INT_SCI_SCI1_TXI1,\r
 531 // 247 SCI SCI1 TEI1\r
 532         (void*) INT_SCI_SCI1_TEI1,\r
 533 // 248 SCI SCI2 ERI2\r
 534         (void*) INT_SCI_SCI2_ERI2,\r
 535 // 249 SCI SCI2 RXI2\r
 536         (void*) INT_SCI_SCI2_RXI2,\r
 537 // 250 SCI SCI2 TXI2\r
 538         (void*) INT_SCI_SCI2_TXI2,\r
 539 // 251 SCI SCI2 TEI2\r
 540         (void*) INT_SCI_SCI2_TEI2,\r
 541 // 252 SCIF SCIF3 BRI3\r
 542         (void*) INT_SCIF_SCIF3_BRI3,\r
 543 // 253 SCIF SCIF3 ERI3\r
 544         (void*) INT_SCIF_SCIF3_ERI3,\r
 545 // 254 SCIF SCIF3 RXI3\r
 546         (void*) INT_SCIF_SCIF3_RXI3,\r
 547 // 255 SCIF SCIF3 TXI3\r
 548         (void*) INT_SCIF_SCIF3_TXI3,\r
 549 // xx Reserved\r
 550     (void*) Dummy\r
 551 };\r
 552 \r
 553 /* End of File */\r