git.sur5r.net Git - freertos/blob - FreeRTOS/Source/portable/GCC/ARM_CA9/port.c

   1 /*\r
   2     FreeRTOS V8.0.0 - Copyright (C) 2014 Real Time Engineers Ltd.\r
   3     All rights reserved\r
   4 \r
   5     VISIT http://www.FreeRTOS.org TO ENSURE YOU ARE USING THE LATEST VERSION.\r
   6 \r
   7     ***************************************************************************\r
   8      *                                                                       *\r
   9      *    FreeRTOS provides completely free yet professionally developed,    *\r
  10      *    robust, strictly quality controlled, supported, and cross          *\r
  11      *    platform software that has become a de facto standard.             *\r
  12      *                                                                       *\r
  13      *    Help yourself get started quickly and support the FreeRTOS         *\r
  14      *    project by purchasing a FreeRTOS tutorial book, reference          *\r
  15      *    manual, or both from: http://www.FreeRTOS.org/Documentation        *\r
  16      *                                                                       *\r
  17      *    Thank you!                                                         *\r
  18      *                                                                       *\r
  19     ***************************************************************************\r
  20 \r
  21     This file is part of the FreeRTOS distribution.\r
  22 \r
  23     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  24     the terms of the GNU General Public License (version 2) as published by the\r
  25     Free Software Foundation >>!AND MODIFIED BY!<< the FreeRTOS exception.\r
  26 \r
  27     >>! NOTE: The modification to the GPL is included to allow you to distribute\r
  28     >>! a combined work that includes FreeRTOS without being obliged to provide\r
  29     >>! the source code for proprietary components outside of the FreeRTOS\r
  30     >>! kernel.\r
  31 \r
  32     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT ANY\r
  33     WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS\r
  34     FOR A PARTICULAR PURPOSE.  Full license text is available from the following\r
  35     link: http://www.freertos.org/a00114.html\r
  36 \r
  37     1 tab == 4 spaces!\r
  38 \r
  39     ***************************************************************************\r
  40      *                                                                       *\r
  41      *    Having a problem?  Start by reading the FAQ "My application does   *\r
  42      *    not run, what could be wrong?"                                     *\r
  43      *                                                                       *\r
  44      *    http://www.FreeRTOS.org/FAQHelp.html                               *\r
  45      *                                                                       *\r
  46     ***************************************************************************\r
  47 \r
  48     http://www.FreeRTOS.org - Documentation, books, training, latest versions,\r
  49     license and Real Time Engineers Ltd. contact details.\r
  50 \r
  51     http://www.FreeRTOS.org/plus - A selection of FreeRTOS ecosystem products,\r
  52     including FreeRTOS+Trace - an indispensable productivity tool, a DOS\r
  53     compatible FAT file system, and our tiny thread aware UDP/IP stack.\r
  54 \r
  55     http://www.OpenRTOS.com - Real Time Engineers ltd license FreeRTOS to High\r
  56     Integrity Systems to sell under the OpenRTOS brand.  Low cost OpenRTOS\r
  57     licenses offer ticketed support, indemnification and middleware.\r
  58 \r
  59     http://www.SafeRTOS.com - High Integrity Systems also provide a safety\r
  60     engineered and independently SIL3 certified version for use in safety and\r
  61     mission critical applications that require provable dependability.\r
  62 \r
  63     1 tab == 4 spaces!\r
  64 */\r
  65 \r
  66 /* Standard includes. */\r
  67 #include <stdlib.h>\r
  68 \r
  69 /* Scheduler includes. */\r
  70 #include "FreeRTOS.h"\r
  71 #include "task.h"\r
  72 \r
  73 #ifndef configINTERRUPT_CONTROLLER_BASE_ADDRESS\r
  74         #error configINTERRUPT_CONTROLLER_BASE_ADDRESS must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  75 #endif\r
  76 \r
  77 #ifndef configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET\r
  78         #error configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  79 #endif\r
  80 \r
  81 #ifndef configUNIQUE_INTERRUPT_PRIORITIES\r
  82         #error configUNIQUE_INTERRUPT_PRIORITIES must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  83 #endif\r
  84 \r
  85 #ifndef configSETUP_TICK_INTERRUPT\r
  86         #error configSETUP_TICK_INTERRUPT() must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  87 #endif /* configSETUP_TICK_INTERRUPT */\r
  88 \r
  89 #ifndef configMAX_API_CALL_INTERRUPT_PRIORITY\r
  90         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  91 #endif\r
  92 \r
  93 #if configMAX_API_CALL_INTERRUPT_PRIORITY == 0\r
  94         #error configMAX_API_CALL_INTERRUPT_PRIORITY must not be set to 0\r
  95 #endif\r
  96 \r
  97 #if configMAX_API_CALL_INTERRUPT_PRIORITY > configUNIQUE_INTERRUPT_PRIORITIES\r
  98         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be less than or equal to configUNIQUE_INTERRUPT_PRIORITIES as the lower the numeric priority value the higher the logical interrupt priority\r
  99 #endif\r
 100 \r
 101 #if configUSE_PORT_OPTIMISED_TASK_SELECTION == 1\r
 102         /* Check the configuration. */\r
 103         #if( configMAX_PRIORITIES > 32 )\r
 104                 #error configUSE_PORT_OPTIMISED_TASK_SELECTION can only be set to 1 when configMAX_PRIORITIES is less than or equal to 32.  It is very rare that a system requires more than 10 to 15 difference priorities as tasks that share a priority will time slice.\r
 105         #endif\r
 106 #endif /* configUSE_PORT_OPTIMISED_TASK_SELECTION */\r
 107 \r
 108 /* In case security extensions are implemented. */\r
 109 #if configMAX_API_CALL_INTERRUPT_PRIORITY <= ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 110         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be greater than ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 111 #endif\r
 112 \r
 113 #ifndef configCLEAR_TICK_INTERRUPT\r
 114         #define configCLEAR_TICK_INTERRUPT()\r
 115 #endif\r
 116 \r
 117 /* A critical section is exited when the critical section nesting count reaches\r
 118 this value. */\r
 119 #define portNO_CRITICAL_NESTING                 ( ( uint32_t ) 0 )\r
 120 \r
 121 /* In all GICs 255 can be written to the priority mask register to unmask all\r
 122 (but the lowest) interrupt priority. */\r
 123 #define portUNMASK_VALUE                                ( 0xFF )\r
 124 \r
 125 /* Tasks are not created with a floating point context, but can be given a\r
 126 floating point context after they have been created.  A variable is stored as\r
 127 part of the tasks context that holds portNO_FLOATING_POINT_CONTEXT if the task\r
 128 does not have an FPU context, or any other value if the task does have an FPU\r
 129 context. */\r
 130 #define portNO_FLOATING_POINT_CONTEXT   ( ( StackType_t ) 0 )\r
 131 \r
 132 /* Constants required to setup the initial task context. */\r
 133 #define portINITIAL_SPSR                                ( ( StackType_t ) 0x1f ) /* System mode, ARM mode, IRQ enabled FIQ enabled. */\r
 134 #define portTHUMB_MODE_BIT                              ( ( StackType_t ) 0x20 )\r
 135 #define portINTERRUPT_ENABLE_BIT                ( 0x80UL )\r
 136 #define portTHUMB_MODE_ADDRESS                  ( 0x01UL )\r
 137 \r
 138 /* Used by portASSERT_IF_INTERRUPT_PRIORITY_INVALID() when ensuring the binary\r
 139 point is zero. */\r
 140 #define portBINARY_POINT_BITS                   ( ( uint8_t ) 0x03 )\r
 141 \r
 142 /* Masks all bits in the APSR other than the mode bits. */\r
 143 #define portAPSR_MODE_BITS_MASK                 ( 0x1F )\r
 144 \r
 145 /* The value of the mode bits in the APSR when the CPU is executing in user\r
 146 mode. */\r
 147 #define portAPSR_USER_MODE                              ( 0x10 )\r
 148 \r
 149 /* The critical section macros only mask interrupts up to an application\r
 150 determined priority level.  Sometimes it is necessary to turn interrupt off in\r
 151 the CPU itself before modifying certain hardware registers. */\r
 152 #define portCPU_IRQ_DISABLE()                                                                           \\r
 153         __asm volatile ( "CPSID i" );                                                                   \\r
 154         __asm volatile ( "DSB" );                                                                               \\r
 155         __asm volatile ( "ISB" );\r
 156 \r
 157 #define portCPU_IRQ_ENABLE()                                                                            \\r
 158         __asm volatile ( "CPSIE i" );                                                                   \\r
 159         __asm volatile ( "DSB" );                                                                               \\r
 160         __asm volatile ( "ISB" );\r
 161 \r
 162 \r
 163 /* Macro to unmask all interrupt priorities. */\r
 164 #define portCLEAR_INTERRUPT_MASK()                                                                      \\r
 165 {                                                                                                                                       \\r
 166         portCPU_IRQ_DISABLE();                                                                                  \\r
 167         portICCPMR_PRIORITY_MASK_REGISTER = portUNMASK_VALUE;                   \\r
 168         __asm(  "DSB            \n"                                                                                     \\r
 169                         "ISB            \n" );                                                                          \\r
 170         portCPU_IRQ_ENABLE();                                                                                   \\r
 171 }\r
 172 \r
 173 #define portINTERRUPT_PRIORITY_REGISTER_OFFSET          0x400UL\r
 174 #define portMAX_8_BIT_VALUE                                                     ( ( uint8_t ) 0xff )\r
 175 #define portBIT_0_SET                                                           ( ( uint8_t ) 0x01 )\r
 176 \r
 177 /*-----------------------------------------------------------*/\r
 178 \r
 179 /*\r
 180  * Starts the first task executing.  This function is necessarily written in\r
 181  * assembly code so is implemented in portASM.s.\r
 182  */\r
 183 extern void vPortRestoreTaskContext( void );\r
 184 \r
 185 /*-----------------------------------------------------------*/\r
 186 \r
 187 /* A variable is used to keep track of the critical section nesting.  This\r
 188 variable has to be stored as part of the task context and must be initialised to\r
 189 a non zero value to ensure interrupts don't inadvertently become unmasked before\r
 190 the scheduler starts.  As it is stored as part of the task context it will\r
 191 automatically be set to 0 when the first task is started. */\r
 192 volatile uint32_t ulCriticalNesting = 9999UL;\r
 193 \r
 194 /* Saved as part of the task context.  If ulPortTaskHasFPUContext is non-zero then\r
 195 a floating point context must be saved and restored for the task. */\r
 196 uint32_t ulPortTaskHasFPUContext = pdFALSE;\r
 197 \r
 198 /* Set to 1 to pend a context switch from an ISR. */\r
 199 uint32_t ulPortYieldRequired = pdFALSE;\r
 200 \r
 201 /* Counts the interrupt nesting depth.  A context switch is only performed if\r
 202 if the nesting depth is 0. */\r
 203 uint32_t ulPortInterruptNesting = 0UL;\r
 204 \r
 205 __attribute__(( used )) const uint32_t ulICCIAR = portICCIAR_INTERRUPT_ACKNOWLEDGE_REGISTER_ADDRESS;\r
 206 __attribute__(( used )) const uint32_t ulICCEOIR = portICCEOIR_END_OF_INTERRUPT_REGISTER_ADDRESS;\r
 207 __attribute__(( used )) const uint32_t ulICCPMR = portICCPMR_PRIORITY_MASK_REGISTER_ADDRESS;\r
 208 __attribute__(( used )) const uint32_t ulMaxAPIPriorityMask = ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 209 \r
 210 /*-----------------------------------------------------------*/\r
 211 \r
 212 /*\r
 213  * See header file for description.\r
 214  */\r
 215 StackType_t *pxPortInitialiseStack( StackType_t *pxTopOfStack, TaskFunction_t pxCode, void *pvParameters )\r
 216 {\r
 217         /* Setup the initial stack of the task.  The stack is set exactly as\r
 218         expected by the portRESTORE_CONTEXT() macro.\r
 219 \r
 220         The fist real value on the stack is the status register, which is set for\r
 221         system mode, with interrupts enabled.  A few NULLs are added first to ensure\r
 222         GDB does not try decoding a non-existent return address. */\r
 223         *pxTopOfStack = ( StackType_t ) NULL;\r
 224         pxTopOfStack--;\r
 225         *pxTopOfStack = ( StackType_t ) NULL;\r
 226         pxTopOfStack--;\r
 227         *pxTopOfStack = ( StackType_t ) NULL;\r
 228         pxTopOfStack--;\r
 229         *pxTopOfStack = ( StackType_t ) portINITIAL_SPSR;\r
 230 \r
 231         if( ( ( uint32_t ) pxCode & portTHUMB_MODE_ADDRESS ) != 0x00UL )\r
 232         {\r
 233                 /* The task will start in THUMB mode. */\r
 234                 *pxTopOfStack |= portTHUMB_MODE_BIT;\r
 235         }\r
 236 \r
 237         pxTopOfStack--;\r
 238 \r
 239         /* Next the return address, which in this case is the start of the task. */\r
 240         *pxTopOfStack = ( StackType_t ) pxCode;\r
 241         pxTopOfStack--;\r
 242 \r
 243         /* Next all the registers other than the stack pointer. */\r
 244         *pxTopOfStack = ( StackType_t ) 0x00000000;     /* R14 */\r
 245         pxTopOfStack--;\r
 246         *pxTopOfStack = ( StackType_t ) 0x12121212;     /* R12 */\r
 247         pxTopOfStack--;\r
 248         *pxTopOfStack = ( StackType_t ) 0x11111111;     /* R11 */\r
 249         pxTopOfStack--;\r
 250         *pxTopOfStack = ( StackType_t ) 0x10101010;     /* R10 */\r
 251         pxTopOfStack--;\r
 252         *pxTopOfStack = ( StackType_t ) 0x09090909;     /* R9 */\r
 253         pxTopOfStack--;\r
 254         *pxTopOfStack = ( StackType_t ) 0x08080808;     /* R8 */\r
 255         pxTopOfStack--;\r
 256         *pxTopOfStack = ( StackType_t ) 0x07070707;     /* R7 */\r
 257         pxTopOfStack--;\r
 258         *pxTopOfStack = ( StackType_t ) 0x06060606;     /* R6 */\r
 259         pxTopOfStack--;\r
 260         *pxTopOfStack = ( StackType_t ) 0x05050505;     /* R5 */\r
 261         pxTopOfStack--;\r
 262         *pxTopOfStack = ( StackType_t ) 0x04040404;     /* R4 */\r
 263         pxTopOfStack--;\r
 264         *pxTopOfStack = ( StackType_t ) 0x03030303;     /* R3 */\r
 265         pxTopOfStack--;\r
 266         *pxTopOfStack = ( StackType_t ) 0x02020202;     /* R2 */\r
 267         pxTopOfStack--;\r
 268         *pxTopOfStack = ( StackType_t ) 0x01010101;     /* R1 */\r
 269         pxTopOfStack--;\r
 270         *pxTopOfStack = ( StackType_t ) pvParameters; /* R0 */\r
 271         pxTopOfStack--;\r
 272 \r
 273         /* The task will start with a critical nesting count of 0 as interrupts are\r
 274         enabled. */\r
 275         *pxTopOfStack = portNO_CRITICAL_NESTING;\r
 276         pxTopOfStack--;\r
 277 \r
 278         /* The task will start without a floating point context.  A task that uses\r
 279         the floating point hardware must call vPortTaskUsesFPU() before executing\r
 280         any floating point instructions. */\r
 281         *pxTopOfStack = portNO_FLOATING_POINT_CONTEXT;\r
 282 \r
 283         return pxTopOfStack;\r
 284 }\r
 285 /*-----------------------------------------------------------*/\r
 286 \r
 287 BaseType_t xPortStartScheduler( void )\r
 288 {\r
 289 uint32_t ulAPSR;\r
 290 \r
 291         #if( configASSERT_DEFINED == 1 )\r
 292         {\r
 293                 volatile uint32_t ulOriginalPriority;\r
 294                 volatile uint8_t * const pucFirstUserPriorityRegister = ( volatile uint8_t * const ) ( configINTERRUPT_CONTROLLER_BASE_ADDRESS + portINTERRUPT_PRIORITY_REGISTER_OFFSET );\r
 295                 volatile uint8_t ucMaxPriorityValue;\r
 296 \r
 297                 /* Determine how many priority bits are implemented in the GIC.\r
 298 \r
 299                 Save the interrupt priority value that is about to be clobbered. */\r
 300                 ulOriginalPriority = *pucFirstUserPriorityRegister;\r
 301 \r
 302                 /* Determine the number of priority bits available.  First write to\r
 303                 all possible bits. */\r
 304                 *pucFirstUserPriorityRegister = portMAX_8_BIT_VALUE;\r
 305 \r
 306                 /* Read the value back to see how many bits stuck. */\r
 307                 ucMaxPriorityValue = *pucFirstUserPriorityRegister;\r
 308 \r
 309                 /* Shift to the least significant bits. */\r
 310                 while( ( ucMaxPriorityValue & portBIT_0_SET ) != portBIT_0_SET )\r
 311                 {\r
 312                         ucMaxPriorityValue >>= ( uint8_t ) 0x01;\r
 313                 }\r
 314 \r
 315                 /* Sanity check configUNIQUE_INTERRUPT_PRIORITIES matches the read\r
 316                 value. */\r
 317                 configASSERT( ucMaxPriorityValue == portLOWEST_INTERRUPT_PRIORITY );\r
 318 \r
 319                 /* Restore the clobbered interrupt priority register to its original\r
 320                 value. */\r
 321                 *pucFirstUserPriorityRegister = ulOriginalPriority;\r
 322         }\r
 323         #endif /* conifgASSERT_DEFINED */\r
 324 \r
 325 \r
 326         /* Only continue if the CPU is not in User mode.  The CPU must be in a\r
 327         Privileged mode for the scheduler to start. */\r
 328         __asm volatile ( "MRS %0, APSR" : "=r" ( ulAPSR ) );\r
 329         ulAPSR &= portAPSR_MODE_BITS_MASK;\r
 330         configASSERT( ulAPSR != portAPSR_USER_MODE );\r
 331 \r
 332         if( ulAPSR != portAPSR_USER_MODE )\r
 333         {\r
 334                 /* Only continue if the binary point value is set to its lowest possible\r
 335                 setting.  See the comments in vPortValidateInterruptPriority() below for\r
 336                 more information. */\r
 337                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 338 \r
 339                 if( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE )\r
 340                 {\r
 341                         /* Interrupts are turned off in the CPU itself to ensure tick does\r
 342                         not execute     while the scheduler is being started.  Interrupts are\r
 343                         automatically turned back on in the CPU when the first task starts\r
 344                         executing. */\r
 345                         portCPU_IRQ_DISABLE();\r
 346 \r
 347                         /* Start the timer that generates the tick ISR. */\r
 348                         configSETUP_TICK_INTERRUPT();\r
 349 \r
 350                         /* Start the first task executing. */\r
 351                         vPortRestoreTaskContext();\r
 352                 }\r
 353         }\r
 354 \r
 355         /* Will only get here if xTaskStartScheduler() was called with the CPU in\r
 356         a non-privileged mode or the binary point register was not set to its lowest\r
 357         possible value. */\r
 358         return 0;\r
 359 }\r
 360 /*-----------------------------------------------------------*/\r
 361 \r
 362 void vPortEndScheduler( void )\r
 363 {\r
 364         /* Not implemented in ports where there is nothing to return to.\r
 365         Artificially force an assert. */\r
 366         configASSERT( ulCriticalNesting == 1000UL );\r
 367 }\r
 368 /*-----------------------------------------------------------*/\r
 369 \r
 370 void vPortEnterCritical( void )\r
 371 {\r
 372         /* Mask interrupts up to the max syscall interrupt priority. */\r
 373         ulPortSetInterruptMask();\r
 374 \r
 375         /* Now interrupts are disabled ulCriticalNesting can be accessed\r
 376         directly.  Increment ulCriticalNesting to keep a count of how many times\r
 377         portENTER_CRITICAL() has been called. */\r
 378         ulCriticalNesting++;\r
 379 }\r
 380 /*-----------------------------------------------------------*/\r
 381 \r
 382 void vPortExitCritical( void )\r
 383 {\r
 384         if( ulCriticalNesting > portNO_CRITICAL_NESTING )\r
 385         {\r
 386                 /* Decrement the nesting count as the critical section is being\r
 387                 exited. */\r
 388                 ulCriticalNesting--;\r
 389 \r
 390                 /* If the nesting level has reached zero then all interrupt\r
 391                 priorities must be re-enabled. */\r
 392                 if( ulCriticalNesting == portNO_CRITICAL_NESTING )\r
 393                 {\r
 394                         /* Critical nesting has reached zero so all interrupt priorities\r
 395                         should be unmasked. */\r
 396                         portCLEAR_INTERRUPT_MASK();\r
 397                 }\r
 398         }\r
 399 }\r
 400 /*-----------------------------------------------------------*/\r
 401 \r
 402 void FreeRTOS_Tick_Handler( void )\r
 403 {\r
 404         /* Set interrupt mask before altering scheduler structures.   The tick\r
 405         handler runs at the lowest priority, so interrupts cannot already be masked,\r
 406         so there is no need to save and restore the current mask value.  It is\r
 407         necessary to turn off interrupts in the CPU itself while the ICCPMR is being\r
 408         updated. */\r
 409         portCPU_IRQ_DISABLE();\r
 410         portICCPMR_PRIORITY_MASK_REGISTER = ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 411         __asm(  "dsb            \n"\r
 412                         "isb            \n" );\r
 413         portCPU_IRQ_ENABLE();\r
 414 \r
 415         /* Increment the RTOS tick. */\r
 416         if( xTaskIncrementTick() != pdFALSE )\r
 417         {\r
 418                 ulPortYieldRequired = pdTRUE;\r
 419         }\r
 420 \r
 421         /* Ensure all interrupt priorities are active again. */\r
 422         portCLEAR_INTERRUPT_MASK();\r
 423         configCLEAR_TICK_INTERRUPT();\r
 424 }\r
 425 /*-----------------------------------------------------------*/\r
 426 \r
 427 void vPortTaskUsesFPU( void )\r
 428 {\r
 429 uint32_t ulInitialFPSCR = 0;\r
 430 \r
 431         /* A task is registering the fact that it needs an FPU context.  Set the\r
 432         FPU flag (which is saved as part of the task context). */\r
 433         ulPortTaskHasFPUContext = pdTRUE;\r
 434 \r
 435         /* Initialise the floating point status register. */\r
 436         __asm( "FMXR    FPSCR, %0" :: "r" (ulInitialFPSCR) );\r
 437 }\r
 438 /*-----------------------------------------------------------*/\r
 439 \r
 440 void vPortClearInterruptMask( uint32_t ulNewMaskValue )\r
 441 {\r
 442         if( ulNewMaskValue == pdFALSE )\r
 443         {\r
 444                 portCLEAR_INTERRUPT_MASK();\r
 445         }\r
 446 }\r
 447 /*-----------------------------------------------------------*/\r
 448 \r
 449 uint32_t ulPortSetInterruptMask( void )\r
 450 {\r
 451 uint32_t ulReturn;\r
 452 \r
 453         /* Interrupt in the CPU must be turned off while the ICCPMR is being\r
 454         updated. */\r
 455         portCPU_IRQ_DISABLE();\r
 456         if( portICCPMR_PRIORITY_MASK_REGISTER == ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) )\r
 457         {\r
 458                 /* Interrupts were already masked. */\r
 459                 ulReturn = pdTRUE;\r
 460         }\r
 461         else\r
 462         {\r
 463                 ulReturn = pdFALSE;\r
 464                 portICCPMR_PRIORITY_MASK_REGISTER = ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 465                 __asm(  "dsb            \n"\r
 466                                 "isb            \n" );\r
 467         }\r
 468         portCPU_IRQ_ENABLE();\r
 469 \r
 470         return ulReturn;\r
 471 }\r
 472 /*-----------------------------------------------------------*/\r
 473 \r
 474 #if( configASSERT_DEFINED == 1 )\r
 475 \r
 476         void vPortValidateInterruptPriority( void )\r
 477         {\r
 478                 /* The following assertion will fail if a service routine (ISR) for\r
 479                 an interrupt that has been assigned a priority above\r
 480                 configMAX_SYSCALL_INTERRUPT_PRIORITY calls an ISR safe FreeRTOS API\r
 481                 function.  ISR safe FreeRTOS API functions must *only* be called\r
 482                 from interrupts that have been assigned a priority at or below\r
 483                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 484 \r
 485                 Numerically low interrupt priority numbers represent logically high\r
 486                 interrupt priorities, therefore the priority of the interrupt must\r
 487                 be set to a value equal to or numerically *higher* than\r
 488                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 489 \r
 490                 FreeRTOS maintains separate thread and ISR API functions to ensure\r
 491                 interrupt entry is as fast and simple as possible.\r
 492 \r
 493                 The following links provide detailed information:\r
 494                 http://www.freertos.org/RTOS-Cortex-M3-M4.html\r
 495                 http://www.freertos.org/FAQHelp.html */\r
 496                 configASSERT( portICCRPR_RUNNING_PRIORITY_REGISTER >= ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) );\r
 497 \r
 498                 /* Priority grouping:  The interrupt controller (GIC) allows the bits\r
 499                 that define each interrupt's priority to be split between bits that\r
 500                 define the interrupt's pre-emption priority bits and bits that define\r
 501                 the interrupt's sub-priority.  For simplicity all bits must be defined\r
 502                 to be pre-emption priority bits.  The following assertion will fail if\r
 503                 this is not the case (if some bits represent a sub-priority).\r
 504 \r
 505                 The priority grouping is configured by the GIC's binary point register\r
 506                 (ICCBPR).  Writting 0 to ICCBPR will ensure it is set to its lowest\r
 507                 possible value (which may be above 0). */\r
 508                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 509         }\r
 510 \r
 511 #endif /* configASSERT_DEFINED */\r
 512 /*-----------------------------------------------------------*/\r
 513 \r