git.sur5r.net Git - freertos/blob - FreeRTOS/Source/portable/IAR/ARM_CA9/port.c

   1 /*\r
   2     FreeRTOS V8.0.0 - Copyright (C) 2014 Real Time Engineers Ltd.\r
   3     All rights reserved\r
   4 \r
   5     VISIT http://www.FreeRTOS.org TO ENSURE YOU ARE USING THE LATEST VERSION.\r
   6 \r
   7     ***************************************************************************\r
   8      *                                                                       *\r
   9      *    FreeRTOS provides completely free yet professionally developed,    *\r
  10      *    robust, strictly quality controlled, supported, and cross          *\r
  11      *    platform software that has become a de facto standard.             *\r
  12      *                                                                       *\r
  13      *    Help yourself get started quickly and support the FreeRTOS         *\r
  14      *    project by purchasing a FreeRTOS tutorial book, reference          *\r
  15      *    manual, or both from: http://www.FreeRTOS.org/Documentation        *\r
  16      *                                                                       *\r
  17      *    Thank you!                                                         *\r
  18      *                                                                       *\r
  19     ***************************************************************************\r
  20 \r
  21     This file is part of the FreeRTOS distribution.\r
  22 \r
  23     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  24     the terms of the GNU General Public License (version 2) as published by the\r
  25     Free Software Foundation >>!AND MODIFIED BY!<< the FreeRTOS exception.\r
  26 \r
  27     >>! NOTE: The modification to the GPL is included to allow you to distribute\r
  28     >>! a combined work that includes FreeRTOS without being obliged to provide\r
  29     >>! the source code for proprietary components outside of the FreeRTOS\r
  30     >>! kernel.\r
  31 \r
  32     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT ANY\r
  33     WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS\r
  34     FOR A PARTICULAR PURPOSE.  Full license text is available from the following\r
  35     link: http://www.freertos.org/a00114.html\r
  36 \r
  37     1 tab == 4 spaces!\r
  38 \r
  39     ***************************************************************************\r
  40      *                                                                       *\r
  41      *    Having a problem?  Start by reading the FAQ "My application does   *\r
  42      *    not run, what could be wrong?"                                     *\r
  43      *                                                                       *\r
  44      *    http://www.FreeRTOS.org/FAQHelp.html                               *\r
  45      *                                                                       *\r
  46     ***************************************************************************\r
  47 \r
  48     http://www.FreeRTOS.org - Documentation, books, training, latest versions,\r
  49     license and Real Time Engineers Ltd. contact details.\r
  50 \r
  51     http://www.FreeRTOS.org/plus - A selection of FreeRTOS ecosystem products,\r
  52     including FreeRTOS+Trace - an indispensable productivity tool, a DOS\r
  53     compatible FAT file system, and our tiny thread aware UDP/IP stack.\r
  54 \r
  55     http://www.OpenRTOS.com - Real Time Engineers ltd license FreeRTOS to High\r
  56     Integrity Systems to sell under the OpenRTOS brand.  Low cost OpenRTOS\r
  57     licenses offer ticketed support, indemnification and middleware.\r
  58 \r
  59     http://www.SafeRTOS.com - High Integrity Systems also provide a safety\r
  60     engineered and independently SIL3 certified version for use in safety and\r
  61     mission critical applications that require provable dependability.\r
  62 \r
  63     1 tab == 4 spaces!\r
  64 */\r
  65 \r
  66 /* Standard includes. */\r
  67 #include <stdlib.h>\r
  68 \r
  69 /* IAR includes. */\r
  70 #include <intrinsics.h>\r
  71 \r
  72 /* Scheduler includes. */\r
  73 #include "FreeRTOS.h"\r
  74 #include "task.h"\r
  75 \r
  76 #ifndef configINTERRUPT_CONTROLLER_BASE_ADDRESS\r
  77         #error configINTERRUPT_CONTROLLER_BASE_ADDRESS must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  78 #endif\r
  79 \r
  80 #ifndef configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET\r
  81         #error configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  82 #endif\r
  83 \r
  84 #ifndef configUNIQUE_INTERRUPT_PRIORITIES\r
  85         #error configUNIQUE_INTERRUPT_PRIORITIES must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  86 #endif\r
  87 \r
  88 #ifndef configSETUP_TICK_INTERRUPT\r
  89         #error configSETUP_TICK_INTERRUPT() must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  90 #endif /* configSETUP_TICK_INTERRUPT */\r
  91 \r
  92 #ifndef configMAX_API_CALL_INTERRUPT_PRIORITY\r
  93         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  94 #endif\r
  95 \r
  96 #if configMAX_API_CALL_INTERRUPT_PRIORITY == 0\r
  97         #error configMAX_API_CALL_INTERRUPT_PRIORITY must not be set to 0\r
  98 #endif\r
  99 \r
 100 #if configMAX_API_CALL_INTERRUPT_PRIORITY > configUNIQUE_INTERRUPT_PRIORITIES\r
 101         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be less than or equal to configUNIQUE_INTERRUPT_PRIORITIES as the lower the numeric priority value the higher the logical interrupt priority\r
 102 #endif\r
 103 \r
 104 #if configUSE_PORT_OPTIMISED_TASK_SELECTION == 1\r
 105         /* Check the configuration. */\r
 106         #if( configMAX_PRIORITIES > 32 )\r
 107                 #error configUSE_PORT_OPTIMISED_TASK_SELECTION can only be set to 1 when configMAX_PRIORITIES is less than or equal to 32.  It is very rare that a system requires more than 10 to 15 difference priorities as tasks that share a priority will time slice.\r
 108         #endif\r
 109 #endif /* configUSE_PORT_OPTIMISED_TASK_SELECTION */\r
 110 \r
 111 /* In case security extensions are implemented. */\r
 112 #if configMAX_API_CALL_INTERRUPT_PRIORITY <= ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 113         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be greater than ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 114 #endif\r
 115 \r
 116 #ifndef configCLEAR_TICK_INTERRUPT\r
 117         #define configCLEAR_TICK_INTERRUPT()\r
 118 #endif\r
 119 \r
 120 /* A critical section is exited when the critical section nesting count reaches\r
 121 this value. */\r
 122 #define portNO_CRITICAL_NESTING                 ( ( uint32_t ) 0 )\r
 123 \r
 124 /* In all GICs 255 can be written to the priority mask register to unmask all\r
 125 (but the lowest) interrupt priority. */\r
 126 #define portUNMASK_VALUE                                ( 0xFFUL )\r
 127 \r
 128 /* Tasks are not created with a floating point context, but can be given a\r
 129 floating point context after they have been created.  A variable is stored as\r
 130 part of the tasks context that holds portNO_FLOATING_POINT_CONTEXT if the task\r
 131 does not have an FPU context, or any other value if the task does have an FPU\r
 132 context. */\r
 133 #define portNO_FLOATING_POINT_CONTEXT   ( ( StackType_t ) 0 )\r
 134 \r
 135 /* Constants required to setup the initial task context. */\r
 136 #define portINITIAL_SPSR                                ( ( StackType_t ) 0x1f ) /* System mode, ARM mode, interrupts enabled. */\r
 137 #define portTHUMB_MODE_BIT                              ( ( StackType_t ) 0x20 )\r
 138 #define portTHUMB_MODE_ADDRESS                  ( 0x01UL )\r
 139 \r
 140 /* Used by portASSERT_IF_INTERRUPT_PRIORITY_INVALID() when ensuring the binary\r
 141 point is zero. */\r
 142 #define portBINARY_POINT_BITS                   ( ( uint8_t ) 0x03 )\r
 143 \r
 144 /* Masks all bits in the APSR other than the mode bits. */\r
 145 #define portAPSR_MODE_BITS_MASK                 ( 0x1F )\r
 146 \r
 147 /* The value of the mode bits in the APSR when the CPU is executing in user\r
 148 mode. */\r
 149 #define portAPSR_USER_MODE                              ( 0x10 )\r
 150 \r
 151 /* Macro to unmask all interrupt priorities. */\r
 152 #define portCLEAR_INTERRUPT_MASK()                                                                                      \\r
 153 {                                                                                                                                                       \\r
 154         __disable_irq();                                                                                                                \\r
 155         portICCPMR_PRIORITY_MASK_REGISTER = portUNMASK_VALUE;                                   \\r
 156         __asm(  "DSB            \n"                                                                                                     \\r
 157                         "ISB            \n" );                                                                                          \\r
 158         __enable_irq();                                                                                                                 \\r
 159 }\r
 160 \r
 161 /*-----------------------------------------------------------*/\r
 162 \r
 163 /*\r
 164  * Starts the first task executing.  This function is necessarily written in\r
 165  * assembly code so is implemented in portASM.s.\r
 166  */\r
 167 extern void vPortRestoreTaskContext( void );\r
 168 \r
 169 /*-----------------------------------------------------------*/\r
 170 \r
 171 /* A variable is used to keep track of the critical section nesting.  This\r
 172 variable has to be stored as part of the task context and must be initialised to\r
 173 a non zero value to ensure interrupts don't inadvertently become unmasked before\r
 174 the scheduler starts.  As it is stored as part of the task context it will\r
 175 automatically be set to 0 when the first task is started. */\r
 176 volatile uint32_t ulCriticalNesting = 9999UL;\r
 177 \r
 178 /* Saved as part of the task context.  If ulPortTaskHasFPUContext is non-zero then\r
 179 a floating point context must be saved and restored for the task. */\r
 180 uint32_t ulPortTaskHasFPUContext = pdFALSE;\r
 181 \r
 182 /* Set to 1 to pend a context switch from an ISR. */\r
 183 uint32_t ulPortYieldRequired = pdFALSE;\r
 184 \r
 185 /* Counts the interrupt nesting depth.  A context switch is only performed if\r
 186 if the nesting depth is 0. */\r
 187 uint32_t ulPortInterruptNesting = 0UL;\r
 188 \r
 189 \r
 190 /*-----------------------------------------------------------*/\r
 191 \r
 192 /*\r
 193  * See header file for description.\r
 194  */\r
 195 StackType_t *pxPortInitialiseStack( StackType_t *pxTopOfStack, TaskFunction_t pxCode, void *pvParameters )\r
 196 {\r
 197         /* Setup the initial stack of the task.  The stack is set exactly as\r
 198         expected by the portRESTORE_CONTEXT() macro.\r
 199 \r
 200         The fist real value on the stack is the status register, which is set for\r
 201         system mode, with interrupts enabled.  A few NULLs are added first to ensure\r
 202         GDB does not try decoding a non-existent return address. */\r
 203         *pxTopOfStack = NULL;\r
 204         pxTopOfStack--;\r
 205         *pxTopOfStack = NULL;\r
 206         pxTopOfStack--;\r
 207         *pxTopOfStack = NULL;\r
 208         pxTopOfStack--;\r
 209         *pxTopOfStack = ( StackType_t ) portINITIAL_SPSR;\r
 210 \r
 211         if( ( ( uint32_t ) pxCode & portTHUMB_MODE_ADDRESS ) != 0x00UL )\r
 212         {\r
 213                 /* The task will start in THUMB mode. */\r
 214                 *pxTopOfStack |= portTHUMB_MODE_BIT;\r
 215         }\r
 216 \r
 217         pxTopOfStack--;\r
 218 \r
 219         /* Next the return address, which in this case is the start of the task. */\r
 220         *pxTopOfStack = ( StackType_t ) pxCode;\r
 221         pxTopOfStack--;\r
 222 \r
 223         /* Next all the registers other than the stack pointer. */\r
 224         *pxTopOfStack = ( StackType_t ) 0x00000000;     /* R14 */\r
 225         pxTopOfStack--;\r
 226         *pxTopOfStack = ( StackType_t ) 0x12121212;     /* R12 */\r
 227         pxTopOfStack--;\r
 228         *pxTopOfStack = ( StackType_t ) 0x11111111;     /* R11 */\r
 229         pxTopOfStack--;\r
 230         *pxTopOfStack = ( StackType_t ) 0x10101010;     /* R10 */\r
 231         pxTopOfStack--;\r
 232         *pxTopOfStack = ( StackType_t ) 0x09090909;     /* R9 */\r
 233         pxTopOfStack--;\r
 234         *pxTopOfStack = ( StackType_t ) 0x08080808;     /* R8 */\r
 235         pxTopOfStack--;\r
 236         *pxTopOfStack = ( StackType_t ) 0x07070707;     /* R7 */\r
 237         pxTopOfStack--;\r
 238         *pxTopOfStack = ( StackType_t ) 0x06060606;     /* R6 */\r
 239         pxTopOfStack--;\r
 240         *pxTopOfStack = ( StackType_t ) 0x05050505;     /* R5 */\r
 241         pxTopOfStack--;\r
 242         *pxTopOfStack = ( StackType_t ) 0x04040404;     /* R4 */\r
 243         pxTopOfStack--;\r
 244         *pxTopOfStack = ( StackType_t ) 0x03030303;     /* R3 */\r
 245         pxTopOfStack--;\r
 246         *pxTopOfStack = ( StackType_t ) 0x02020202;     /* R2 */\r
 247         pxTopOfStack--;\r
 248         *pxTopOfStack = ( StackType_t ) 0x01010101;     /* R1 */\r
 249         pxTopOfStack--;\r
 250         *pxTopOfStack = ( StackType_t ) pvParameters; /* R0 */\r
 251         pxTopOfStack--;\r
 252 \r
 253         /* The task will start with a critical nesting count of 0 as interrupts are\r
 254         enabled. */\r
 255         *pxTopOfStack = portNO_CRITICAL_NESTING;\r
 256         pxTopOfStack--;\r
 257 \r
 258         /* The task will start without a floating point context.  A task that uses\r
 259         the floating point hardware must call vPortTaskUsesFPU() before executing\r
 260         any floating point instructions. */\r
 261         *pxTopOfStack = portNO_FLOATING_POINT_CONTEXT;\r
 262 \r
 263         return pxTopOfStack;\r
 264 }\r
 265 /*-----------------------------------------------------------*/\r
 266 \r
 267 BaseType_t xPortStartScheduler( void )\r
 268 {\r
 269 uint32_t ulAPSR;\r
 270 \r
 271         /* Only continue if the CPU is not in User mode.  The CPU must be in a\r
 272         Privileged mode for the scheduler to start. */\r
 273         __asm volatile ( "MRS %0, APSR" : "=r" ( ulAPSR ) );\r
 274         ulAPSR &= portAPSR_MODE_BITS_MASK;\r
 275         configASSERT( ulAPSR != portAPSR_USER_MODE );\r
 276 \r
 277         if( ulAPSR != portAPSR_USER_MODE )\r
 278         {\r
 279                 /* Only continue if the binary point value is set to its lowest possible\r
 280                 setting.  See the comments in vPortValidateInterruptPriority() below for\r
 281                 more information. */\r
 282                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 283 \r
 284                 if( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE )\r
 285                 {\r
 286                         /* Start the timer that generates the tick ISR. */\r
 287                         configSETUP_TICK_INTERRUPT();\r
 288 \r
 289                         __enable_irq();\r
 290                         vPortRestoreTaskContext();\r
 291                 }\r
 292         }\r
 293 \r
 294         /* Will only get here if xTaskStartScheduler() was called with the CPU in\r
 295         a non-privileged mode or the binary point register was not set to its lowest\r
 296         possible value. */\r
 297         return 0;\r
 298 }\r
 299 /*-----------------------------------------------------------*/\r
 300 \r
 301 void vPortEndScheduler( void )\r
 302 {\r
 303         /* Not implemented in ports where there is nothing to return to.\r
 304         Artificially force an assert. */\r
 305         configASSERT( ulCriticalNesting == 1000UL );\r
 306 }\r
 307 /*-----------------------------------------------------------*/\r
 308 \r
 309 void vPortEnterCritical( void )\r
 310 {\r
 311         /* Disable interrupts as per portDISABLE_INTERRUPTS();  */\r
 312         ulPortSetInterruptMask();\r
 313 \r
 314         /* Now interrupts are disabled ulCriticalNesting can be accessed\r
 315         directly.  Increment ulCriticalNesting to keep a count of how many times\r
 316         portENTER_CRITICAL() has been called. */\r
 317         ulCriticalNesting++;\r
 318 }\r
 319 /*-----------------------------------------------------------*/\r
 320 \r
 321 void vPortExitCritical( void )\r
 322 {\r
 323         if( ulCriticalNesting > portNO_CRITICAL_NESTING )\r
 324         {\r
 325                 /* Decrement the nesting count as the critical section is being\r
 326                 exited. */\r
 327                 ulCriticalNesting--;\r
 328 \r
 329                 /* If the nesting level has reached zero then all interrupt\r
 330                 priorities must be re-enabled. */\r
 331                 if( ulCriticalNesting == portNO_CRITICAL_NESTING )\r
 332                 {\r
 333                         /* Critical nesting has reached zero so all interrupt priorities\r
 334                         should be unmasked. */\r
 335                         portCLEAR_INTERRUPT_MASK();\r
 336                 }\r
 337         }\r
 338 }\r
 339 /*-----------------------------------------------------------*/\r
 340 \r
 341 void FreeRTOS_Tick_Handler( void )\r
 342 {\r
 343         /* Set interrupt mask before altering scheduler structures.   The tick\r
 344         handler runs at the lowest priority, so interrupts cannot already be masked,\r
 345         so there is no need to save and restore the current mask value. */\r
 346         __disable_irq();\r
 347         portICCPMR_PRIORITY_MASK_REGISTER = ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 348         __asm(  "DSB            \n"\r
 349                         "ISB            \n" );\r
 350         __enable_irq();\r
 351 \r
 352         /* Increment the RTOS tick. */\r
 353         if( xTaskIncrementTick() != pdFALSE )\r
 354         {\r
 355                 ulPortYieldRequired = pdTRUE;\r
 356         }\r
 357 \r
 358         /* Ensure all interrupt priorities are active again. */\r
 359         portCLEAR_INTERRUPT_MASK();\r
 360         configCLEAR_TICK_INTERRUPT();\r
 361 }\r
 362 /*-----------------------------------------------------------*/\r
 363 \r
 364 void vPortTaskUsesFPU( void )\r
 365 {\r
 366 uint32_t ulInitialFPSCR = 0;\r
 367 \r
 368         /* A task is registering the fact that it needs an FPU context.  Set the\r
 369         FPU flag (which is saved as part of the task context). */\r
 370         ulPortTaskHasFPUContext = pdTRUE;\r
 371 \r
 372         /* Initialise the floating point status register. */\r
 373         __asm( "FMXR    FPSCR, %0" :: "r" (ulInitialFPSCR) );\r
 374 }\r
 375 /*-----------------------------------------------------------*/\r
 376 \r
 377 void vPortClearInterruptMask( uint32_t ulNewMaskValue )\r
 378 {\r
 379         if( ulNewMaskValue == pdFALSE )\r
 380         {\r
 381                 portCLEAR_INTERRUPT_MASK();\r
 382         }\r
 383 }\r
 384 /*-----------------------------------------------------------*/\r
 385 \r
 386 uint32_t ulPortSetInterruptMask( void )\r
 387 {\r
 388 uint32_t ulReturn;\r
 389 \r
 390         __disable_irq();\r
 391         if( portICCPMR_PRIORITY_MASK_REGISTER == ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) )\r
 392         {\r
 393                 /* Interrupts were already masked. */\r
 394                 ulReturn = pdTRUE;\r
 395         }\r
 396         else\r
 397         {\r
 398                 ulReturn = pdFALSE;\r
 399                 portICCPMR_PRIORITY_MASK_REGISTER = ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 400                 __asm(  "DSB            \n"\r
 401                                 "ISB            \n" );\r
 402         }\r
 403         __enable_irq();\r
 404 \r
 405         return ulReturn;\r
 406 }\r
 407 /*-----------------------------------------------------------*/\r
 408 \r
 409 #if( configASSERT_DEFINED == 1 )\r
 410 \r
 411         void vPortValidateInterruptPriority( void )\r
 412         {\r
 413                 /* The following assertion will fail if a service routine (ISR) for\r
 414                 an interrupt that has been assigned a priority above\r
 415                 configMAX_SYSCALL_INTERRUPT_PRIORITY calls an ISR safe FreeRTOS API\r
 416                 function.  ISR safe FreeRTOS API functions must *only* be called\r
 417                 from interrupts that have been assigned a priority at or below\r
 418                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 419 \r
 420                 Numerically low interrupt priority numbers represent logically high\r
 421                 interrupt priorities, therefore the priority of the interrupt must\r
 422                 be set to a value equal to or numerically *higher* than\r
 423                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 424 \r
 425                 FreeRTOS maintains separate thread and ISR API functions to ensure\r
 426                 interrupt entry is as fast and simple as possible.\r
 427 \r
 428                 The following links provide detailed information:\r
 429                 http://www.freertos.org/RTOS-Cortex-M3-M4.html\r
 430                 http://www.freertos.org/FAQHelp.html */\r
 431                 configASSERT( portICCRPR_RUNNING_PRIORITY_REGISTER >= ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) );\r
 432 \r
 433                 /* Priority grouping:  The interrupt controller (GIC) allows the bits\r
 434                 that define each interrupt's priority to be split between bits that\r
 435                 define the interrupt's pre-emption priority bits and bits that define\r
 436                 the interrupt's sub-priority.  For simplicity all bits must be defined\r
 437                 to be pre-emption priority bits.  The following assertion will fail if\r
 438                 this is not the case (if some bits represent a sub-priority).\r
 439 \r
 440                 The priority grouping is configured by the GIC's binary point register\r
 441                 (ICCBPR).  Writting 0 to ICCBPR will ensure it is set to its lowest\r
 442                 possible value (which may be above 0). */\r
 443                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 444         }\r
 445 \r
 446 #endif /* configASSERT_DEFINED */\r
 447 \r
 448 \r