git.sur5r.net Git - u-boot/blob - arch/arm/cpu/armv7/exynos/soc.c

   1 /*
   2  * Copyright (c) 2010 Samsung Electronics.
   3  * Minkyu Kang <mk7.kang@samsung.com>
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 #include <common.h>
   9 #include <asm/io.h>
  10 #include <asm/system.h>
  11
  12 enum l2_cache_params {
  13         CACHE_TAG_RAM_SETUP = (1 << 9),
  14         CACHE_DATA_RAM_SETUP = (1 << 5),
  15         CACHE_TAG_RAM_LATENCY = (2 << 6),
  16         CACHE_DATA_RAM_LATENCY = (2 << 0),
  17         CACHE_ENABLE_CLEAN_EVICT = (0 << 3),
  18         CACHE_DISABLE_CLEAN_EVICT = (1 << 3)
  19 };
  20
  21 void reset_cpu(ulong addr)
  22 {
  23         writel(0x1, samsung_get_base_swreset());
  24 }
  25
  26 #ifndef CONFIG_SYS_DCACHE_OFF
  27 void enable_caches(void)
  28 {
  29         /* Enable D-cache. I-cache is already enabled in start.S */
  30         dcache_enable();
  31 }
  32 #endif
  33
  34 #ifndef CONFIG_SYS_L2CACHE_OFF
  35 /*
  36  * Set L2 cache parameters
  37  */
  38 static void exynos5_set_l2cache_params(void)
  39 {
  40         unsigned int val = 0;
  41
  42         /* Read L2CTLR value */
  43         asm volatile("mrc p15, 1, %0, c9, c0, 2\n" : "=r"(val));
  44
  45         /* Set cache setup and latency cycles */
  46         val |= CACHE_TAG_RAM_SETUP |
  47                 CACHE_DATA_RAM_SETUP |
  48                 CACHE_TAG_RAM_LATENCY |
  49                 CACHE_DATA_RAM_LATENCY;
  50
  51         /* Write new vlaue to L2CTLR */
  52         asm volatile("mcr p15, 1, %0, c9, c0, 2\n" : : "r"(val));
  53
  54         if (proid_is_exynos5420() || proid_is_exynos5800()) {
  55                 /* Read L2ACTLR value */
  56                 asm volatile("mrc       p15, 1, %0, c15, c0, 0" : "=r" (val));
  57
  58                 /* Disable clean/evict push to external */
  59                 val |= CACHE_DISABLE_CLEAN_EVICT;
  60
  61                 /* Write new vlaue to L2ACTLR */
  62                 asm volatile("mcr       p15, 1, %0, c15, c0, 0" : : "r" (val));
  63         }
  64 }
  65
  66 /*
  67  * Sets L2 cache related parameters before enabling data cache
  68  */
  69 void v7_outer_cache_enable(void)
  70 {
  71         if (cpu_is_exynos5())
  72                 exynos5_set_l2cache_params();
  73 }
  74 #endif