]> git.sur5r.net Git - u-boot/blob - arch/arm/include/asm/arch-mxs/regs-ssp.h
4a75029221b7bf21b2f214581a10876194d80e90
[u-boot] / arch / arm / include / asm / arch-mxs / regs-ssp.h
1 /*
2  * Freescale i.MX28 SSP Register Definitions
3  *
4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
5  *
6  * Based on code from LTIB:
7  * Copyright 2008-2010 Freescale Semiconductor, Inc. All Rights Reserved.
8  *
9  * This program is free software; you can redistribute it and/or modify
10  * it under the terms of the GNU General Public License as published by
11  * the Free Software Foundation; either version 2 of the License, or
12  * (at your option) any later version.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  * You should have received a copy of the GNU General Public License
20  * along with this program; if not, write to the Free Software
21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
22  *
23  */
24
25 #ifndef __MX28_REGS_SSP_H__
26 #define __MX28_REGS_SSP_H__
27
28 #include <asm/arch/regs-common.h>
29
30 #ifndef __ASSEMBLY__
31 struct mxs_ssp_regs {
32         mxs_reg_32(hw_ssp_ctrl0)
33         mxs_reg_32(hw_ssp_cmd0)
34         mxs_reg_32(hw_ssp_cmd1)
35         mxs_reg_32(hw_ssp_xfer_size)
36         mxs_reg_32(hw_ssp_block_size)
37         mxs_reg_32(hw_ssp_compref)
38         mxs_reg_32(hw_ssp_compmask)
39         mxs_reg_32(hw_ssp_timing)
40         mxs_reg_32(hw_ssp_ctrl1)
41         mxs_reg_32(hw_ssp_data)
42         mxs_reg_32(hw_ssp_sdresp0)
43         mxs_reg_32(hw_ssp_sdresp1)
44         mxs_reg_32(hw_ssp_sdresp2)
45         mxs_reg_32(hw_ssp_sdresp3)
46         mxs_reg_32(hw_ssp_ddr_ctrl)
47         mxs_reg_32(hw_ssp_dll_ctrl)
48         mxs_reg_32(hw_ssp_status)
49         mxs_reg_32(hw_ssp_dll_sts)
50         mxs_reg_32(hw_ssp_debug)
51         mxs_reg_32(hw_ssp_version)
52 };
53
54 static inline struct mxs_ssp_regs *mxs_ssp_regs_by_bus(unsigned int port)
55 {
56         switch (port) {
57         case 0:
58                 return (struct mxs_ssp_regs *)MXS_SSP0_BASE;
59         case 1:
60                 return (struct mxs_ssp_regs *)MXS_SSP1_BASE;
61         case 2:
62                 return (struct mxs_ssp_regs *)MXS_SSP2_BASE;
63         case 3:
64                 return (struct mxs_ssp_regs *)MXS_SSP3_BASE;
65         default:
66                 return NULL;
67         }
68 }
69 #endif
70
71 #define SSP_CTRL0_SFTRST                        (1 << 31)
72 #define SSP_CTRL0_CLKGATE                       (1 << 30)
73 #define SSP_CTRL0_RUN                           (1 << 29)
74 #define SSP_CTRL0_SDIO_IRQ_CHECK                (1 << 28)
75 #define SSP_CTRL0_LOCK_CS                       (1 << 27)
76 #define SSP_CTRL0_IGNORE_CRC                    (1 << 26)
77 #define SSP_CTRL0_READ                          (1 << 25)
78 #define SSP_CTRL0_DATA_XFER                     (1 << 24)
79 #define SSP_CTRL0_BUS_WIDTH_MASK                (0x3 << 22)
80 #define SSP_CTRL0_BUS_WIDTH_OFFSET              22
81 #define SSP_CTRL0_BUS_WIDTH_ONE_BIT             (0x0 << 22)
82 #define SSP_CTRL0_BUS_WIDTH_FOUR_BIT            (0x1 << 22)
83 #define SSP_CTRL0_BUS_WIDTH_EIGHT_BIT           (0x2 << 22)
84 #define SSP_CTRL0_WAIT_FOR_IRQ                  (1 << 21)
85 #define SSP_CTRL0_WAIT_FOR_CMD                  (1 << 20)
86 #define SSP_CTRL0_LONG_RESP                     (1 << 19)
87 #define SSP_CTRL0_CHECK_RESP                    (1 << 18)
88 #define SSP_CTRL0_GET_RESP                      (1 << 17)
89 #define SSP_CTRL0_ENABLE                        (1 << 16)
90
91 #define SSP_CMD0_SOFT_TERMINATE                 (1 << 26)
92 #define SSP_CMD0_DBL_DATA_RATE_EN               (1 << 25)
93 #define SSP_CMD0_PRIM_BOOT_OP_EN                (1 << 24)
94 #define SSP_CMD0_BOOT_ACK_EN                    (1 << 23)
95 #define SSP_CMD0_SLOW_CLKING_EN                 (1 << 22)
96 #define SSP_CMD0_CONT_CLKING_EN                 (1 << 21)
97 #define SSP_CMD0_APPEND_8CYC                    (1 << 20)
98 #define SSP_CMD0_CMD_MASK                       0xff
99 #define SSP_CMD0_CMD_OFFSET                     0
100 #define SSP_CMD0_CMD_MMC_GO_IDLE_STATE          0x00
101 #define SSP_CMD0_CMD_MMC_SEND_OP_COND           0x01
102 #define SSP_CMD0_CMD_MMC_ALL_SEND_CID           0x02
103 #define SSP_CMD0_CMD_MMC_SET_RELATIVE_ADDR      0x03
104 #define SSP_CMD0_CMD_MMC_SET_DSR                0x04
105 #define SSP_CMD0_CMD_MMC_RESERVED_5             0x05
106 #define SSP_CMD0_CMD_MMC_SWITCH                 0x06
107 #define SSP_CMD0_CMD_MMC_SELECT_DESELECT_CARD   0x07
108 #define SSP_CMD0_CMD_MMC_SEND_EXT_CSD           0x08
109 #define SSP_CMD0_CMD_MMC_SEND_CSD               0x09
110 #define SSP_CMD0_CMD_MMC_SEND_CID               0x0a
111 #define SSP_CMD0_CMD_MMC_READ_DAT_UNTIL_STOP    0x0b
112 #define SSP_CMD0_CMD_MMC_STOP_TRANSMISSION      0x0c
113 #define SSP_CMD0_CMD_MMC_SEND_STATUS            0x0d
114 #define SSP_CMD0_CMD_MMC_BUSTEST_R              0x0e
115 #define SSP_CMD0_CMD_MMC_GO_INACTIVE_STATE      0x0f
116 #define SSP_CMD0_CMD_MMC_SET_BLOCKLEN           0x10
117 #define SSP_CMD0_CMD_MMC_READ_SINGLE_BLOCK      0x11
118 #define SSP_CMD0_CMD_MMC_READ_MULTIPLE_BLOCK    0x12
119 #define SSP_CMD0_CMD_MMC_BUSTEST_W              0x13
120 #define SSP_CMD0_CMD_MMC_WRITE_DAT_UNTIL_STOP   0x14
121 #define SSP_CMD0_CMD_MMC_SET_BLOCK_COUNT        0x17
122 #define SSP_CMD0_CMD_MMC_WRITE_BLOCK            0x18
123 #define SSP_CMD0_CMD_MMC_WRITE_MULTIPLE_BLOCK   0x19
124 #define SSP_CMD0_CMD_MMC_PROGRAM_CID            0x1a
125 #define SSP_CMD0_CMD_MMC_PROGRAM_CSD            0x1b
126 #define SSP_CMD0_CMD_MMC_SET_WRITE_PROT         0x1c
127 #define SSP_CMD0_CMD_MMC_CLR_WRITE_PROT         0x1d
128 #define SSP_CMD0_CMD_MMC_SEND_WRITE_PROT        0x1e
129 #define SSP_CMD0_CMD_MMC_ERASE_GROUP_START      0x23
130 #define SSP_CMD0_CMD_MMC_ERASE_GROUP_END        0x24
131 #define SSP_CMD0_CMD_MMC_ERASE                  0x26
132 #define SSP_CMD0_CMD_MMC_FAST_IO                0x27
133 #define SSP_CMD0_CMD_MMC_GO_IRQ_STATE           0x28
134 #define SSP_CMD0_CMD_MMC_LOCK_UNLOCK            0x2a
135 #define SSP_CMD0_CMD_MMC_APP_CMD                0x37
136 #define SSP_CMD0_CMD_MMC_GEN_CMD                0x38
137 #define SSP_CMD0_CMD_SD_GO_IDLE_STATE           0x00
138 #define SSP_CMD0_CMD_SD_ALL_SEND_CID            0x02
139 #define SSP_CMD0_CMD_SD_SEND_RELATIVE_ADDR      0x03
140 #define SSP_CMD0_CMD_SD_SET_DSR                 0x04
141 #define SSP_CMD0_CMD_SD_IO_SEND_OP_COND         0x05
142 #define SSP_CMD0_CMD_SD_SELECT_DESELECT_CARD    0x07
143 #define SSP_CMD0_CMD_SD_SEND_CSD                0x09
144 #define SSP_CMD0_CMD_SD_SEND_CID                0x0a
145 #define SSP_CMD0_CMD_SD_STOP_TRANSMISSION       0x0c
146 #define SSP_CMD0_CMD_SD_SEND_STATUS             0x0d
147 #define SSP_CMD0_CMD_SD_GO_INACTIVE_STATE       0x0f
148 #define SSP_CMD0_CMD_SD_SET_BLOCKLEN            0x10
149 #define SSP_CMD0_CMD_SD_READ_SINGLE_BLOCK       0x11
150 #define SSP_CMD0_CMD_SD_READ_MULTIPLE_BLOCK     0x12
151 #define SSP_CMD0_CMD_SD_WRITE_BLOCK             0x18
152 #define SSP_CMD0_CMD_SD_WRITE_MULTIPLE_BLOCK    0x19
153 #define SSP_CMD0_CMD_SD_PROGRAM_CSD             0x1b
154 #define SSP_CMD0_CMD_SD_SET_WRITE_PROT          0x1c
155 #define SSP_CMD0_CMD_SD_CLR_WRITE_PROT          0x1d
156 #define SSP_CMD0_CMD_SD_SEND_WRITE_PROT         0x1e
157 #define SSP_CMD0_CMD_SD_ERASE_WR_BLK_START      0x20
158 #define SSP_CMD0_CMD_SD_ERASE_WR_BLK_END        0x21
159 #define SSP_CMD0_CMD_SD_ERASE_GROUP_START       0x23
160 #define SSP_CMD0_CMD_SD_ERASE_GROUP_END         0x24
161 #define SSP_CMD0_CMD_SD_ERASE                   0x26
162 #define SSP_CMD0_CMD_SD_LOCK_UNLOCK             0x2a
163 #define SSP_CMD0_CMD_SD_IO_RW_DIRECT            0x34
164 #define SSP_CMD0_CMD_SD_IO_RW_EXTENDED          0x35
165 #define SSP_CMD0_CMD_SD_APP_CMD                 0x37
166 #define SSP_CMD0_CMD_SD_GEN_CMD                 0x38
167
168 #define SSP_CMD1_CMD_ARG_MASK                   0xffffffff
169 #define SSP_CMD1_CMD_ARG_OFFSET                 0
170
171 #define SSP_XFER_SIZE_XFER_COUNT_MASK           0xffffffff
172 #define SSP_XFER_SIZE_XFER_COUNT_OFFSET         0
173
174 #define SSP_BLOCK_SIZE_BLOCK_COUNT_MASK         (0xffffff << 4)
175 #define SSP_BLOCK_SIZE_BLOCK_COUNT_OFFSET       4
176 #define SSP_BLOCK_SIZE_BLOCK_SIZE_MASK          0xf
177 #define SSP_BLOCK_SIZE_BLOCK_SIZE_OFFSET        0
178
179 #define SSP_COMPREF_REFERENCE_MASK              0xffffffff
180 #define SSP_COMPREF_REFERENCE_OFFSET            0
181
182 #define SSP_COMPMASK_MASK_MASK                  0xffffffff
183 #define SSP_COMPMASK_MASK_OFFSET                0
184
185 #define SSP_TIMING_TIMEOUT_MASK                 (0xffff << 16)
186 #define SSP_TIMING_TIMEOUT_OFFSET               16
187 #define SSP_TIMING_CLOCK_DIVIDE_MASK            (0xff << 8)
188 #define SSP_TIMING_CLOCK_DIVIDE_OFFSET          8
189 #define SSP_TIMING_CLOCK_RATE_MASK              0xff
190 #define SSP_TIMING_CLOCK_RATE_OFFSET            0
191
192 #define SSP_CTRL1_SDIO_IRQ                      (1 << 31)
193 #define SSP_CTRL1_SDIO_IRQ_EN                   (1 << 30)
194 #define SSP_CTRL1_RESP_ERR_IRQ                  (1 << 29)
195 #define SSP_CTRL1_RESP_ERR_IRQ_EN               (1 << 28)
196 #define SSP_CTRL1_RESP_TIMEOUT_IRQ              (1 << 27)
197 #define SSP_CTRL1_RESP_TIMEOUT_IRQ_EN           (1 << 26)
198 #define SSP_CTRL1_DATA_TIMEOUT_IRQ              (1 << 25)
199 #define SSP_CTRL1_DATA_TIMEOUT_IRQ_EN           (1 << 24)
200 #define SSP_CTRL1_DATA_CRC_IRQ                  (1 << 23)
201 #define SSP_CTRL1_DATA_CRC_IRQ_EN               (1 << 22)
202 #define SSP_CTRL1_FIFO_UNDERRUN_IRQ             (1 << 21)
203 #define SSP_CTRL1_FIFO_UNDERRUN_EN              (1 << 20)
204 #define SSP_CTRL1_CEATA_CCS_ERR_IRQ             (1 << 19)
205 #define SSP_CTRL1_CEATA_CCS_ERR_IRQ_EN          (1 << 18)
206 #define SSP_CTRL1_RECV_TIMEOUT_IRQ              (1 << 17)
207 #define SSP_CTRL1_RECV_TIMEOUT_IRQ_EN           (1 << 16)
208 #define SSP_CTRL1_FIFO_OVERRUN_IRQ              (1 << 15)
209 #define SSP_CTRL1_FIFO_OVERRUN_IRQ_EN           (1 << 14)
210 #define SSP_CTRL1_DMA_ENABLE                    (1 << 13)
211 #define SSP_CTRL1_CEATA_CCS_ERR_EN              (1 << 12)
212 #define SSP_CTRL1_SLAVE_OUT_DISABLE             (1 << 11)
213 #define SSP_CTRL1_PHASE                         (1 << 10)
214 #define SSP_CTRL1_POLARITY                      (1 << 9)
215 #define SSP_CTRL1_SLAVE_MODE                    (1 << 8)
216 #define SSP_CTRL1_WORD_LENGTH_MASK              (0xf << 4)
217 #define SSP_CTRL1_WORD_LENGTH_OFFSET            4
218 #define SSP_CTRL1_WORD_LENGTH_RESERVED0         (0x0 << 4)
219 #define SSP_CTRL1_WORD_LENGTH_RESERVED1         (0x1 << 4)
220 #define SSP_CTRL1_WORD_LENGTH_RESERVED2         (0x2 << 4)
221 #define SSP_CTRL1_WORD_LENGTH_FOUR_BITS         (0x3 << 4)
222 #define SSP_CTRL1_WORD_LENGTH_EIGHT_BITS        (0x7 << 4)
223 #define SSP_CTRL1_WORD_LENGTH_SIXTEEN_BITS      (0xf << 4)
224 #define SSP_CTRL1_SSP_MODE_MASK                 0xf
225 #define SSP_CTRL1_SSP_MODE_OFFSET               0
226 #define SSP_CTRL1_SSP_MODE_SPI                  0x0
227 #define SSP_CTRL1_SSP_MODE_SSI                  0x1
228 #define SSP_CTRL1_SSP_MODE_SD_MMC               0x3
229 #define SSP_CTRL1_SSP_MODE_MS                   0x4
230
231 #define SSP_DATA_DATA_MASK                      0xffffffff
232 #define SSP_DATA_DATA_OFFSET                    0
233
234 #define SSP_SDRESP0_RESP0_MASK                  0xffffffff
235 #define SSP_SDRESP0_RESP0_OFFSET                0
236
237 #define SSP_SDRESP1_RESP1_MASK                  0xffffffff
238 #define SSP_SDRESP1_RESP1_OFFSET                0
239
240 #define SSP_SDRESP2_RESP2_MASK                  0xffffffff
241 #define SSP_SDRESP2_RESP2_OFFSET                0
242
243 #define SSP_SDRESP3_RESP3_MASK                  0xffffffff
244 #define SSP_SDRESP3_RESP3_OFFSET                0
245
246 #define SSP_DDR_CTRL_DMA_BURST_TYPE_MASK        (0x3 << 30)
247 #define SSP_DDR_CTRL_DMA_BURST_TYPE_OFFSET      30
248 #define SSP_DDR_CTRL_NIBBLE_POS                 (1 << 1)
249 #define SSP_DDR_CTRL_TXCLK_DELAY_TYPE           (1 << 0)
250
251 #define SSP_DLL_CTRL_REF_UPDATE_INT_MASK        (0xf << 28)
252 #define SSP_DLL_CTRL_REF_UPDATE_INT_OFFSET      28
253 #define SSP_DLL_CTRL_SLV_UPDATE_INT_MASK        (0xff << 20)
254 #define SSP_DLL_CTRL_SLV_UPDATE_INT_OFFSET      20
255 #define SSP_DLL_CTRL_SLV_OVERRIDE_VAL_MASK      (0x3f << 10)
256 #define SSP_DLL_CTRL_SLV_OVERRIDE_VAL_OFFSET    10
257 #define SSP_DLL_CTRL_SLV_OVERRIDE               (1 << 9)
258 #define SSP_DLL_CTRL_GATE_UPDATE                (1 << 7)
259 #define SSP_DLL_CTRL_SLV_DLY_TARGET_MASK        (0xf << 3)
260 #define SSP_DLL_CTRL_SLV_DLY_TARGET_OFFSET      3
261 #define SSP_DLL_CTRL_SLV_FORCE_UPD              (1 << 2)
262 #define SSP_DLL_CTRL_RESET                      (1 << 1)
263 #define SSP_DLL_CTRL_ENABLE                     (1 << 0)
264
265 #define SSP_STATUS_PRESENT                      (1 << 31)
266 #define SSP_STATUS_MS_PRESENT                   (1 << 30)
267 #define SSP_STATUS_SD_PRESENT                   (1 << 29)
268 #define SSP_STATUS_CARD_DETECT                  (1 << 28)
269 #define SSP_STATUS_DMABURST                     (1 << 22)
270 #define SSP_STATUS_DMASENSE                     (1 << 21)
271 #define SSP_STATUS_DMATERM                      (1 << 20)
272 #define SSP_STATUS_DMAREQ                       (1 << 19)
273 #define SSP_STATUS_DMAEND                       (1 << 18)
274 #define SSP_STATUS_SDIO_IRQ                     (1 << 17)
275 #define SSP_STATUS_RESP_CRC_ERR                 (1 << 16)
276 #define SSP_STATUS_RESP_ERR                     (1 << 15)
277 #define SSP_STATUS_RESP_TIMEOUT                 (1 << 14)
278 #define SSP_STATUS_DATA_CRC_ERR                 (1 << 13)
279 #define SSP_STATUS_TIMEOUT                      (1 << 12)
280 #define SSP_STATUS_RECV_TIMEOUT_STAT            (1 << 11)
281 #define SSP_STATUS_CEATA_CCS_ERR                (1 << 10)
282 #define SSP_STATUS_FIFO_OVRFLW                  (1 << 9)
283 #define SSP_STATUS_FIFO_FULL                    (1 << 8)
284 #define SSP_STATUS_FIFO_EMPTY                   (1 << 5)
285 #define SSP_STATUS_FIFO_UNDRFLW                 (1 << 4)
286 #define SSP_STATUS_CMD_BUSY                     (1 << 3)
287 #define SSP_STATUS_DATA_BUSY                    (1 << 2)
288 #define SSP_STATUS_BUSY                         (1 << 0)
289
290 #define SSP_DLL_STS_REF_SEL_MASK                (0x3f << 8)
291 #define SSP_DLL_STS_REF_SEL_OFFSET              8
292 #define SSP_DLL_STS_SLV_SEL_MASK                (0x3f << 2)
293 #define SSP_DLL_STS_SLV_SEL_OFFSET              2
294 #define SSP_DLL_STS_REF_LOCK                    (1 << 1)
295 #define SSP_DLL_STS_SLV_LOCK                    (1 << 0)
296
297 #define SSP_DEBUG_DATACRC_ERR_MASK              (0xf << 28)
298 #define SSP_DEBUG_DATACRC_ERR_OFFSET            28
299 #define SSP_DEBUG_DATA_STALL                    (1 << 27)
300 #define SSP_DEBUG_DAT_SM_MASK                   (0x7 << 24)
301 #define SSP_DEBUG_DAT_SM_OFFSET                 24
302 #define SSP_DEBUG_DAT_SM_DSM_IDLE               (0x0 << 24)
303 #define SSP_DEBUG_DAT_SM_DSM_WORD               (0x2 << 24)
304 #define SSP_DEBUG_DAT_SM_DSM_CRC1               (0x3 << 24)
305 #define SSP_DEBUG_DAT_SM_DSM_CRC2               (0x4 << 24)
306 #define SSP_DEBUG_DAT_SM_DSM_END                (0x5 << 24)
307 #define SSP_DEBUG_MSTK_SM_MASK                  (0xf << 20)
308 #define SSP_DEBUG_MSTK_SM_OFFSET                20
309 #define SSP_DEBUG_MSTK_SM_MSTK_IDLE             (0x0 << 20)
310 #define SSP_DEBUG_MSTK_SM_MSTK_CKON             (0x1 << 20)
311 #define SSP_DEBUG_MSTK_SM_MSTK_BS1              (0x2 << 20)
312 #define SSP_DEBUG_MSTK_SM_MSTK_TPC              (0x3 << 20)
313 #define SSP_DEBUG_MSTK_SM_MSTK_BS2              (0x4 << 20)
314 #define SSP_DEBUG_MSTK_SM_MSTK_HDSHK            (0x5 << 20)
315 #define SSP_DEBUG_MSTK_SM_MSTK_BS3              (0x6 << 20)
316 #define SSP_DEBUG_MSTK_SM_MSTK_RW               (0x7 << 20)
317 #define SSP_DEBUG_MSTK_SM_MSTK_CRC1             (0x8 << 20)
318 #define SSP_DEBUG_MSTK_SM_MSTK_CRC2             (0x9 << 20)
319 #define SSP_DEBUG_MSTK_SM_MSTK_BS0              (0xa << 20)
320 #define SSP_DEBUG_MSTK_SM_MSTK_END1             (0xb << 20)
321 #define SSP_DEBUG_MSTK_SM_MSTK_END2W            (0xc << 20)
322 #define SSP_DEBUG_MSTK_SM_MSTK_END2R            (0xd << 20)
323 #define SSP_DEBUG_MSTK_SM_MSTK_DONE             (0xe << 20)
324 #define SSP_DEBUG_CMD_OE                        (1 << 19)
325 #define SSP_DEBUG_DMA_SM_MASK                   (0x7 << 16)
326 #define SSP_DEBUG_DMA_SM_OFFSET                 16
327 #define SSP_DEBUG_DMA_SM_DMA_IDLE               (0x0 << 16)
328 #define SSP_DEBUG_DMA_SM_DMA_DMAREQ             (0x1 << 16)
329 #define SSP_DEBUG_DMA_SM_DMA_DMAACK             (0x2 << 16)
330 #define SSP_DEBUG_DMA_SM_DMA_STALL              (0x3 << 16)
331 #define SSP_DEBUG_DMA_SM_DMA_BUSY               (0x4 << 16)
332 #define SSP_DEBUG_DMA_SM_DMA_DONE               (0x5 << 16)
333 #define SSP_DEBUG_DMA_SM_DMA_COUNT              (0x6 << 16)
334 #define SSP_DEBUG_MMC_SM_MASK                   (0xf << 12)
335 #define SSP_DEBUG_MMC_SM_OFFSET                 12
336 #define SSP_DEBUG_MMC_SM_MMC_IDLE               (0x0 << 12)
337 #define SSP_DEBUG_MMC_SM_MMC_CMD                (0x1 << 12)
338 #define SSP_DEBUG_MMC_SM_MMC_TRC                (0x2 << 12)
339 #define SSP_DEBUG_MMC_SM_MMC_RESP               (0x3 << 12)
340 #define SSP_DEBUG_MMC_SM_MMC_RPRX               (0x4 << 12)
341 #define SSP_DEBUG_MMC_SM_MMC_TX                 (0x5 << 12)
342 #define SSP_DEBUG_MMC_SM_MMC_CTOK               (0x6 << 12)
343 #define SSP_DEBUG_MMC_SM_MMC_RX                 (0x7 << 12)
344 #define SSP_DEBUG_MMC_SM_MMC_CCS                (0x8 << 12)
345 #define SSP_DEBUG_MMC_SM_MMC_PUP                (0x9 << 12)
346 #define SSP_DEBUG_MMC_SM_MMC_WAIT               (0xa << 12)
347 #define SSP_DEBUG_CMD_SM_MASK                   (0x3 << 10)
348 #define SSP_DEBUG_CMD_SM_OFFSET                 10
349 #define SSP_DEBUG_CMD_SM_CSM_IDLE               (0x0 << 10)
350 #define SSP_DEBUG_CMD_SM_CSM_INDEX              (0x1 << 10)
351 #define SSP_DEBUG_CMD_SM_CSM_ARG                (0x2 << 10)
352 #define SSP_DEBUG_CMD_SM_CSM_CRC                (0x3 << 10)
353 #define SSP_DEBUG_SSP_CMD                       (1 << 9)
354 #define SSP_DEBUG_SSP_RESP                      (1 << 8)
355 #define SSP_DEBUG_SSP_RXD_MASK                  0xff
356 #define SSP_DEBUG_SSP_RXD_OFFSET                0
357
358 #define SSP_VERSION_MAJOR_MASK                  (0xff << 24)
359 #define SSP_VERSION_MAJOR_OFFSET                24
360 #define SSP_VERSION_MINOR_MASK                  (0xff << 16)
361 #define SSP_VERSION_MINOR_OFFSET                16
362 #define SSP_VERSION_STEP_MASK                   0xffff
363 #define SSP_VERSION_STEP_OFFSET                 0
364
365 #endif /* __MX28_REGS_SSP_H__ */