git.sur5r.net Git - u-boot/blob - cpu/mpc83xx/cpu_init.c

   1 /*
   2  * Copyright 2004 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  *
  22  * Change log:
  23  *
  24  * 20050101: Eran Liberty (liberty@freescale.com)
  25  *           Initial file creating (porting from 85XX & 8260)
  26  */
  27
  28 #include <common.h>
  29 #include <mpc83xx.h>
  30 #include <ioports.h>
  31
  32 DECLARE_GLOBAL_DATA_PTR;
  33
  34 /*
  35  * Breathe some life into the CPU...
  36  *
  37  * Set up the memory map,
  38  * initialize a bunch of registers,
  39  * initialize the UPM's
  40  */
  41 void cpu_init_f (volatile immap_t * im)
  42 {
  43         /* Pointer is writable since we allocated a register for it */
  44         gd = (gd_t *) (CFG_INIT_RAM_ADDR + CFG_GBL_DATA_OFFSET);
  45
  46         /* Clear initial global data */
  47         memset ((void *) gd, 0, sizeof (gd_t));
  48
  49         /* system performance tweaking */
  50
  51 #ifdef CFG_ACR_PIPE_DEP
  52         /* Arbiter pipeline depth */
  53         im->arbiter.acr = (im->arbiter.acr & ~ACR_PIPE_DEP) | (3 << ACR_PIPE_DEP_SHIFT);
  54 #endif
  55
  56 #ifdef CFG_SPCR_TSEC1EP
  57         /* TSEC1 Emergency priority */
  58         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSEC1EP) | (3 << SPCR_TSEC1EP_SHIFT);
  59 #endif
  60
  61 #ifdef CFG_SPCR_TSEC2EP
  62         /* TSEC2 Emergency priority */
  63         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSEC2EP) | (3 << SPCR_TSEC2EP_SHIFT);
  64 #endif
  65
  66 #ifdef CFG_SCCR_TSEC1CM
  67         /* TSEC1 clock mode */
  68         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC1CM) | (1 << SCCR_TSEC1CM_SHIFT);
  69 #endif
  70 #ifdef CFG_SCCR_TSEC2CM
  71         /* TSEC2 & I2C1 clock mode */
  72         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC2CM) | (1 << SCCR_TSEC2CM_SHIFT);
  73 #endif
  74
  75 #ifdef CFG_ACR_RPTCNT
  76         /* Arbiter repeat count */
  77         im->arbiter.acr = ((im->arbiter.acr & ~(ACR_RPTCNT)) | (3 << ACR_RPTCNT_SHIFT));
  78 #endif
  79
  80         /* RSR - Reset Status Register - clear all status (4.6.1.3) */
  81         gd->reset_status = im->reset.rsr;
  82         im->reset.rsr = ~(RSR_RES);
  83
  84         /*
  85          * RMR - Reset Mode Register
  86          * contains checkstop reset enable (4.6.1.4)
  87          */
  88         im->reset.rmr = (RMR_CSRE & (1<<RMR_CSRE_SHIFT));
  89
  90         /* LCRR - Clock Ratio Register (10.3.1.16) */
  91         im->lbus.lcrr = CFG_LCRR;
  92
  93         /* Enable Time Base & Decrimenter ( so we will have udelay() )*/
  94         im->sysconf.spcr |= SPCR_TBEN;
  95
  96         /* System General Purpose Register */
  97 #ifdef CFG_SICRH
  98         im->sysconf.sicrh = CFG_SICRH;
  99 #endif
 100 #ifdef CFG_SICRL
 101         im->sysconf.sicrl = CFG_SICRL;
 102 #endif
 103
 104         /*
 105          * Memory Controller:
 106          */
 107
 108         /* Map banks 0 and 1 to the FLASH banks 0 and 1 at preliminary
 109          * addresses - these have to be modified later when FLASH size
 110          * has been determined
 111          */
 112
 113 #if defined(CFG_BR0_PRELIM)  \
 114         && defined(CFG_OR0_PRELIM) \
 115         && defined(CFG_LBLAWBAR0_PRELIM) \
 116         && defined(CFG_LBLAWAR0_PRELIM)
 117         im->lbus.bank[0].br = CFG_BR0_PRELIM;
 118         im->lbus.bank[0].or = CFG_OR0_PRELIM;
 119         im->sysconf.lblaw[0].bar = CFG_LBLAWBAR0_PRELIM;
 120         im->sysconf.lblaw[0].ar = CFG_LBLAWAR0_PRELIM;
 121 #else
 122 #error  CFG_BR0_PRELIM, CFG_OR0_PRELIM, CFG_LBLAWBAR0_PRELIM & CFG_LBLAWAR0_PRELIM must be defined
 123 #endif
 124
 125 #if defined(CFG_BR1_PRELIM) && defined(CFG_OR1_PRELIM)
 126         im->lbus.bank[1].br = CFG_BR1_PRELIM;
 127         im->lbus.bank[1].or = CFG_OR1_PRELIM;
 128 #endif
 129 #if defined(CFG_LBLAWBAR1_PRELIM) && defined(CFG_LBLAWAR1_PRELIM)
 130         im->sysconf.lblaw[1].bar = CFG_LBLAWBAR1_PRELIM;
 131         im->sysconf.lblaw[1].ar = CFG_LBLAWAR1_PRELIM;
 132 #endif
 133 #if defined(CFG_BR2_PRELIM) && defined(CFG_OR2_PRELIM)
 134         im->lbus.bank[2].br = CFG_BR2_PRELIM;
 135         im->lbus.bank[2].or = CFG_OR2_PRELIM;
 136 #endif
 137 #if defined(CFG_LBLAWBAR2_PRELIM) && defined(CFG_LBLAWAR2_PRELIM)
 138         im->sysconf.lblaw[2].bar = CFG_LBLAWBAR2_PRELIM;
 139         im->sysconf.lblaw[2].ar = CFG_LBLAWAR2_PRELIM;
 140 #endif
 141 #if defined(CFG_BR3_PRELIM) && defined(CFG_OR3_PRELIM)
 142         im->lbus.bank[3].br = CFG_BR3_PRELIM;
 143         im->lbus.bank[3].or = CFG_OR3_PRELIM;
 144 #endif
 145 #if defined(CFG_LBLAWBAR3_PRELIM) && defined(CFG_LBLAWAR3_PRELIM)
 146         im->sysconf.lblaw[3].bar = CFG_LBLAWBAR3_PRELIM;
 147         im->sysconf.lblaw[3].ar = CFG_LBLAWAR3_PRELIM;
 148 #endif
 149 #if defined(CFG_BR4_PRELIM) && defined(CFG_OR4_PRELIM)
 150         im->lbus.bank[4].br = CFG_BR4_PRELIM;
 151         im->lbus.bank[4].or = CFG_OR4_PRELIM;
 152 #endif
 153 #if defined(CFG_LBLAWBAR4_PRELIM) && defined(CFG_LBLAWAR4_PRELIM)
 154         im->sysconf.lblaw[4].bar = CFG_LBLAWBAR4_PRELIM;
 155         im->sysconf.lblaw[4].ar = CFG_LBLAWAR4_PRELIM;
 156 #endif
 157 #if defined(CFG_BR5_PRELIM) && defined(CFG_OR5_PRELIM)
 158         im->lbus.bank[5].br = CFG_BR5_PRELIM;
 159         im->lbus.bank[5].or = CFG_OR5_PRELIM;
 160 #endif
 161 #if defined(CFG_LBLAWBAR5_PRELIM) && defined(CFG_LBLAWAR5_PRELIM)
 162         im->sysconf.lblaw[5].bar = CFG_LBLAWBAR5_PRELIM;
 163         im->sysconf.lblaw[5].ar = CFG_LBLAWAR5_PRELIM;
 164 #endif
 165 #if defined(CFG_BR6_PRELIM) && defined(CFG_OR6_PRELIM)
 166         im->lbus.bank[6].br = CFG_BR6_PRELIM;
 167         im->lbus.bank[6].or = CFG_OR6_PRELIM;
 168 #endif
 169 #if defined(CFG_LBLAWBAR6_PRELIM) && defined(CFG_LBLAWAR6_PRELIM)
 170         im->sysconf.lblaw[6].bar = CFG_LBLAWBAR6_PRELIM;
 171         im->sysconf.lblaw[6].ar = CFG_LBLAWAR6_PRELIM;
 172 #endif
 173 #if defined(CFG_BR7_PRELIM) && defined(CFG_OR7_PRELIM)
 174         im->lbus.bank[7].br = CFG_BR7_PRELIM;
 175         im->lbus.bank[7].or = CFG_OR7_PRELIM;
 176 #endif
 177 #if defined(CFG_LBLAWBAR7_PRELIM) && defined(CFG_LBLAWAR7_PRELIM)
 178         im->sysconf.lblaw[7].bar = CFG_LBLAWBAR7_PRELIM;
 179         im->sysconf.lblaw[7].ar = CFG_LBLAWAR7_PRELIM;
 180 #endif
 181 #ifdef CFG_GPIO1_PRELIM
 182         im->pgio[0].dir = CFG_GPIO1_DIR;
 183         im->pgio[0].dat = CFG_GPIO1_DAT;
 184 #endif
 185 #ifdef CFG_GPIO2_PRELIM
 186         im->pgio[1].dir = CFG_GPIO2_DIR;
 187         im->pgio[1].dat = CFG_GPIO2_DAT;
 188 #endif
 189 }
 190
 191
 192 /*
 193  * Initialize higher level parts of CPU like time base and timers.
 194  */
 195
 196 int cpu_init_r (void)
 197 {
 198         return 0;
 199 }