git.sur5r.net Git - u-boot/blob - cpu/mpc85xx/cpu.c

   1 /*
   2  * Copyright 2004,2007,2008 Freescale Semiconductor, Inc.
   3  * (C) Copyright 2002, 2003 Motorola Inc.
   4  * Xianghua Xiao (X.Xiao@motorola.com)
   5  *
   6  * (C) Copyright 2000
   7  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   8  *
   9  * See file CREDITS for list of people who contributed to this
  10  * project.
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  */
  27
  28 #include <common.h>
  29 #include <watchdog.h>
  30 #include <command.h>
  31 #include <asm/cache.h>
  32
  33 DECLARE_GLOBAL_DATA_PTR;
  34
  35 struct cpu_type {
  36         char name[15];
  37         u32 soc_ver;
  38 };
  39
  40 #define CPU_TYPE_ENTRY(x) {#x, SVR_##x}
  41
  42 struct cpu_type cpu_type_list [] = {
  43         CPU_TYPE_ENTRY(8533),
  44         CPU_TYPE_ENTRY(8533_E),
  45         CPU_TYPE_ENTRY(8540),
  46         CPU_TYPE_ENTRY(8541),
  47         CPU_TYPE_ENTRY(8541_E),
  48         CPU_TYPE_ENTRY(8543),
  49         CPU_TYPE_ENTRY(8543_E),
  50         CPU_TYPE_ENTRY(8544),
  51         CPU_TYPE_ENTRY(8544_E),
  52         CPU_TYPE_ENTRY(8545),
  53         CPU_TYPE_ENTRY(8545_E),
  54         CPU_TYPE_ENTRY(8547_E),
  55         CPU_TYPE_ENTRY(8548),
  56         CPU_TYPE_ENTRY(8548_E),
  57         CPU_TYPE_ENTRY(8555),
  58         CPU_TYPE_ENTRY(8555_E),
  59         CPU_TYPE_ENTRY(8560),
  60         CPU_TYPE_ENTRY(8567),
  61         CPU_TYPE_ENTRY(8567_E),
  62         CPU_TYPE_ENTRY(8568),
  63         CPU_TYPE_ENTRY(8568_E),
  64         CPU_TYPE_ENTRY(8572),
  65         CPU_TYPE_ENTRY(8572_E),
  66 };
  67
  68 int checkcpu (void)
  69 {
  70         sys_info_t sysinfo;
  71         uint lcrr;              /* local bus clock ratio register */
  72         uint clkdiv;            /* clock divider portion of lcrr */
  73         uint pvr, svr;
  74         uint fam;
  75         uint ver;
  76         uint major, minor;
  77         int i;
  78 #ifdef CONFIG_DDR_CLK_FREQ
  79         volatile ccsr_gur_t *gur = (void *)(CFG_MPC85xx_GUTS_ADDR);
  80         u32 ddr_ratio = ((gur->porpllsr) & 0x00003e00) >> 9;
  81 #else
  82         u32 ddr_ratio = 0;
  83 #endif
  84
  85         svr = get_svr();
  86         ver = SVR_SOC_VER(svr);
  87         major = SVR_MAJ(svr);
  88         minor = SVR_MIN(svr);
  89
  90         puts("CPU:   ");
  91
  92         for (i = 0; i < ARRAY_SIZE(cpu_type_list); i++)
  93                 if (cpu_type_list[i].soc_ver == ver) {
  94                         puts(cpu_type_list[i].name);
  95                         break;
  96                 }
  97
  98         if (i == ARRAY_SIZE(cpu_type_list))
  99                 puts("Unknown");
 100
 101         printf(", Version: %d.%d, (0x%08x)\n", major, minor, svr);
 102
 103         pvr = get_pvr();
 104         fam = PVR_FAM(pvr);
 105         ver = PVR_VER(pvr);
 106         major = PVR_MAJ(pvr);
 107         minor = PVR_MIN(pvr);
 108
 109         printf("Core:  ");
 110         switch (fam) {
 111         case PVR_FAM(PVR_85xx):
 112             puts("E500");
 113             break;
 114         default:
 115             puts("Unknown");
 116             break;
 117         }
 118         printf(", Version: %d.%d, (0x%08x)\n", major, minor, pvr);
 119
 120         get_sys_info(&sysinfo);
 121
 122         puts("Clock Configuration:\n");
 123         printf("       CPU:%4lu MHz, ", DIV_ROUND_UP(sysinfo.freqProcessor,1000000));
 124         printf("CCB:%4lu MHz,\n", DIV_ROUND_UP(sysinfo.freqSystemBus,1000000));
 125
 126         switch (ddr_ratio) {
 127         case 0x0:
 128                 printf("       DDR:%4lu MHz (%lu MT/s data rate), ",
 129                 DIV_ROUND_UP(sysinfo.freqDDRBus,2000000), DIV_ROUND_UP(sysinfo.freqDDRBus,1000000));
 130                 break;
 131         case 0x7:
 132                 printf("       DDR:%4lu MHz (%lu MT/s data rate) (Synchronous), ",
 133                 DIV_ROUND_UP(sysinfo.freqDDRBus, 2000000), DIV_ROUND_UP(sysinfo.freqDDRBus, 1000000));
 134                 break;
 135         default:
 136                 printf("       DDR:%4lu MHz (%lu MT/s data rate) (Asynchronous), ",
 137                 DIV_ROUND_UP(sysinfo.freqDDRBus, 2000000), DIV_ROUND_UP(sysinfo.freqDDRBus,1000000));
 138                 break;
 139         }
 140
 141 #if defined(CFG_LBC_LCRR)
 142         lcrr = CFG_LBC_LCRR;
 143 #else
 144         {
 145             volatile ccsr_lbc_t *lbc = (void *)(CFG_MPC85xx_LBC_ADDR);
 146
 147             lcrr = lbc->lcrr;
 148         }
 149 #endif
 150         clkdiv = lcrr & 0x0f;
 151         if (clkdiv == 2 || clkdiv == 4 || clkdiv == 8) {
 152 #if defined(CONFIG_MPC8548) || defined(CONFIG_MPC8544)
 153                 /*
 154                  * Yes, the entire PQ38 family use the same
 155                  * bit-representation for twice the clock divider values.
 156                  */
 157                  clkdiv *= 2;
 158 #endif
 159                 printf("LBC:%4lu MHz\n",
 160                        DIV_ROUND_UP(sysinfo.freqSystemBus, 1000000) / clkdiv);
 161         } else {
 162                 printf("LBC: unknown (lcrr: 0x%08x)\n", lcrr);
 163         }
 164
 165 #ifdef CONFIG_CPM2
 166         printf("CPM:  %lu Mhz\n", sysinfo.freqSystemBus / 1000000);
 167 #endif
 168
 169         puts("L1:    D-cache 32 kB enabled\n       I-cache 32 kB enabled\n");
 170
 171         return 0;
 172 }
 173
 174
 175 /* ------------------------------------------------------------------------- */
 176
 177 int do_reset (cmd_tbl_t *cmdtp, bd_t *bd, int flag, int argc, char *argv[])
 178 {
 179         uint pvr;
 180         uint ver;
 181         unsigned long val, msr;
 182
 183         pvr = get_pvr();
 184         ver = PVR_VER(pvr);
 185
 186         if (ver & 1){
 187         /* e500 v2 core has reset control register */
 188                 volatile unsigned int * rstcr;
 189                 rstcr = (volatile unsigned int *)(CFG_IMMR + 0xE00B0);
 190                 *rstcr = 0x2;           /* HRESET_REQ */
 191                 udelay(100);
 192         }
 193
 194         /*
 195          * Fallthrough if the code above failed
 196          * Initiate hard reset in debug control register DBCR0
 197          * Make sure MSR[DE] = 1
 198          */
 199
 200         msr = mfmsr ();
 201         msr |= MSR_DE;
 202         mtmsr (msr);
 203
 204         val = mfspr(DBCR0);
 205         val |= 0x70000000;
 206         mtspr(DBCR0,val);
 207
 208         return 1;
 209 }
 210
 211
 212 /*
 213  * Get timebase clock frequency
 214  */
 215 unsigned long get_tbclk (void)
 216 {
 217         return (gd->bus_clk + 4UL)/8UL;
 218 }
 219
 220
 221 #if defined(CONFIG_WATCHDOG)
 222 void
 223 watchdog_reset(void)
 224 {
 225         int re_enable = disable_interrupts();
 226         reset_85xx_watchdog();
 227         if (re_enable) enable_interrupts();
 228 }
 229
 230 void
 231 reset_85xx_watchdog(void)
 232 {
 233         /*
 234          * Clear TSR(WIS) bit by writing 1
 235          */
 236         unsigned long val;
 237         val = mfspr(SPRN_TSR);
 238         val |= TSR_WIS;
 239         mtspr(SPRN_TSR, val);
 240 }
 241 #endif  /* CONFIG_WATCHDOG */
 242
 243 #if defined(CONFIG_DDR_ECC)
 244 void dma_init(void) {
 245         volatile ccsr_dma_t *dma = (void *)(CFG_MPC85xx_DMA_ADDR);
 246
 247         dma->satr0 = 0x02c40000;
 248         dma->datr0 = 0x02c40000;
 249         dma->sr0 = 0xfffffff; /* clear any errors */
 250         asm("sync; isync; msync");
 251         return;
 252 }
 253
 254 uint dma_check(void) {
 255         volatile ccsr_dma_t *dma = (void *)(CFG_MPC85xx_DMA_ADDR);
 256         volatile uint status = dma->sr0;
 257
 258         /* While the channel is busy, spin */
 259         while((status & 4) == 4) {
 260                 status = dma->sr0;
 261         }
 262
 263         /* clear MR0[CS] channel start bit */
 264         dma->mr0 &= 0x00000001;
 265         asm("sync;isync;msync");
 266
 267         if (status != 0) {
 268                 printf ("DMA Error: status = %x\n", status);
 269         }
 270         return status;
 271 }
 272
 273 int dma_xfer(void *dest, uint count, void *src) {
 274         volatile ccsr_dma_t *dma = (void *)(CFG_MPC85xx_DMA_ADDR);
 275
 276         dma->dar0 = (uint) dest;
 277         dma->sar0 = (uint) src;
 278         dma->bcr0 = count;
 279         dma->mr0 = 0xf000004;
 280         asm("sync;isync;msync");
 281         dma->mr0 = 0xf000005;
 282         asm("sync;isync;msync");
 283         return dma_check();
 284 }
 285 #endif