git.sur5r.net Git - u-boot/blob - cpu/mpc85xx/release.S

   1 /*
   2  * Copyright 2008-2009 Freescale Semiconductor, Inc.
   3  * Kumar Gala <kumar.gala@freescale.com>
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #include <config.h>
  25 #include <mpc85xx.h>
  26 #include <version.h>
  27
  28 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  29
  30 #include <ppc_asm.tmpl>
  31 #include <ppc_defs.h>
  32
  33 #include <asm/cache.h>
  34 #include <asm/mmu.h>
  35
  36 /* To boot secondary cpus, we need a place for them to start up.
  37  * Normally, they start at 0xfffffffc, but that's usually the
  38  * firmware, and we don't want to have to run the firmware again.
  39  * Instead, the primary cpu will set the BPTR to point here to
  40  * this page.  We then set up the core, and head to
  41  * start_secondary.  Note that this means that the code below
  42  * must never exceed 1023 instructions (the branch at the end
  43  * would then be the 1024th).
  44  */
  45         .globl  __secondary_start_page
  46         .align  12
  47 __secondary_start_page:
  48 /* First do some preliminary setup */
  49         lis     r3, HID0_EMCP@h         /* enable machine check */
  50 #ifndef CONFIG_E500MC
  51         ori     r3,r3,HID0_TBEN@l       /* enable Timebase */
  52 #endif
  53 #ifdef CONFIG_PHYS_64BIT
  54         ori     r3,r3,HID0_ENMAS7@l     /* enable MAS7 updates */
  55 #endif
  56         mtspr   SPRN_HID0,r3
  57
  58 #ifndef CONFIG_E500MC
  59         li      r3,(HID1_ASTME|HID1_ABE)@l      /* Addr streaming & broadcast */
  60         mtspr   SPRN_HID1,r3
  61 #endif
  62
  63         /* Enable branch prediction */
  64         li      r3,0x201
  65         mtspr   SPRN_BUCSR,r3
  66
  67         /* Ensure TB is 0 */
  68         li      r3,0
  69         mttbl   r3
  70         mttbu   r3
  71
  72         /* Enable/invalidate the I-Cache */
  73         mfspr   r0,SPRN_L1CSR1
  74         ori     r0,r0,(L1CSR1_ICFI|L1CSR1_ICE)
  75         mtspr   SPRN_L1CSR1,r0
  76         isync
  77
  78         /* Enable/invalidate the D-Cache */
  79         mfspr   r0,SPRN_L1CSR0
  80         ori     r0,r0,(L1CSR0_DCFI|L1CSR0_DCE)
  81         msync
  82         isync
  83         mtspr   SPRN_L1CSR0,r0
  84         isync
  85
  86 #define toreset(x) (x - __secondary_start_page + 0xfffff000)
  87
  88         /* get our PIR to figure out our table entry */
  89         lis     r3,toreset(__spin_table)@h
  90         ori     r3,r3,toreset(__spin_table)@l
  91
  92         /* r10 has the base address for the entry */
  93         mfspr   r0,SPRN_PIR
  94 #ifdef CONFIG_E500MC
  95         rlwinm  r4,r0,27,27,31
  96 #else
  97         mr      r4,r0
  98 #endif
  99         slwi    r8,r4,5
 100         add     r10,r3,r8
 101
 102 #ifdef CONFIG_BACKSIDE_L2_CACHE
 103         /* Enable/invalidate the L2 cache */
 104         msync
 105         lis     r3,L2CSR0_L2FI@h
 106         mtspr   SPRN_L2CSR0,r3
 107 1:
 108         mfspr   r3,SPRN_L2CSR0
 109         andis.  r1,r3,L2CSR0_L2FI@h
 110         bne     1b
 111
 112         lis     r3,CONFIG_SYS_INIT_L2CSR0@h
 113         ori     r3,r3,CONFIG_SYS_INIT_L2CSR0@l
 114         mtspr   SPRN_L2CSR0,r3
 115         isync
 116 #endif
 117
 118 #define EPAPR_MAGIC             (0x45504150)
 119 #define ENTRY_ADDR_UPPER        0
 120 #define ENTRY_ADDR_LOWER        4
 121 #define ENTRY_R3_UPPER          8
 122 #define ENTRY_R3_LOWER          12
 123 #define ENTRY_RESV              16
 124 #define ENTRY_PIR               20
 125 #define ENTRY_R6_UPPER          24
 126 #define ENTRY_R6_LOWER          28
 127 #define ENTRY_SIZE              32
 128
 129         /* setup the entry */
 130         li      r3,0
 131         li      r8,1
 132         stw     r0,ENTRY_PIR(r10)
 133         stw     r3,ENTRY_ADDR_UPPER(r10)
 134         stw     r8,ENTRY_ADDR_LOWER(r10)
 135         stw     r3,ENTRY_R3_UPPER(r10)
 136         stw     r4,ENTRY_R3_LOWER(r10)
 137         stw     r3,ENTRY_R6_UPPER(r10)
 138         stw     r3,ENTRY_R6_LOWER(r10)
 139
 140         /* setup mapping for AS = 1, and jump there */
 141         lis     r11,(MAS0_TLBSEL(1)|MAS0_ESEL(1))@h
 142         mtspr   SPRN_MAS0,r11
 143         lis     r11,(MAS1_VALID|MAS1_IPROT)@h
 144         ori     r11,r11,(MAS1_TS|MAS1_TSIZE(BOOKE_PAGESZ_4K))@l
 145         mtspr   SPRN_MAS1,r11
 146         lis     r11,(0xfffff000|MAS2_I)@h
 147         ori     r11,r11,(0xfffff000|MAS2_I)@l
 148         mtspr   SPRN_MAS2,r11
 149         lis     r11,(0xfffff000|MAS3_SX|MAS3_SW|MAS3_SR)@h
 150         ori     r11,r11,(0xfffff000|MAS3_SX|MAS3_SW|MAS3_SR)@l
 151         mtspr   SPRN_MAS3,r11
 152         tlbwe
 153
 154         bl      1f
 155 1:      mflr    r11
 156         addi    r11,r11,28
 157         mfmsr   r13
 158         ori     r12,r13,MSR_IS|MSR_DS@l
 159
 160         mtspr   SPRN_SRR0,r11
 161         mtspr   SPRN_SRR1,r12
 162         rfi
 163
 164         /* spin waiting for addr */
 165 2:
 166         lwz     r4,ENTRY_ADDR_LOWER(r10)
 167         andi.   r11,r4,1
 168         bne     2b
 169         isync
 170
 171         /* setup IVORs to match fixed offsets */
 172 #include "fixed_ivor.S"
 173
 174         /* get the upper bits of the addr */
 175         lwz     r11,ENTRY_ADDR_UPPER(r10)
 176
 177         /* setup branch addr */
 178         mtspr   SPRN_SRR0,r4
 179
 180         /* mark the entry as released */
 181         li      r8,3
 182         stw     r8,ENTRY_ADDR_LOWER(r10)
 183
 184         /* mask by ~64M to setup our tlb we will jump to */
 185         rlwinm  r12,r4,0,0,5
 186
 187         /* setup r3, r4, r5, r6, r7, r8, r9 */
 188         lwz     r3,ENTRY_R3_LOWER(r10)
 189         li      r4,0
 190         li      r5,0
 191         lwz     r6,ENTRY_R6_LOWER(r10)
 192         lis     r7,(64*1024*1024)@h
 193         li      r8,0
 194         li      r9,0
 195
 196         /* load up the pir */
 197         lwz     r0,ENTRY_PIR(r10)
 198         mtspr   SPRN_PIR,r0
 199         mfspr   r0,SPRN_PIR
 200         stw     r0,ENTRY_PIR(r10)
 201
 202         mtspr   IVPR,r12
 203 /*
 204  * Coming here, we know the cpu has one TLB mapping in TLB1[0]
 205  * which maps 0xfffff000-0xffffffff one-to-one.  We set up a
 206  * second mapping that maps addr 1:1 for 64M, and then we jump to
 207  * addr
 208  */
 209         lis     r10,(MAS0_TLBSEL(1)|MAS0_ESEL(0))@h
 210         mtspr   SPRN_MAS0,r10
 211         lis     r10,(MAS1_VALID|MAS1_IPROT)@h
 212         ori     r10,r10,(MAS1_TSIZE(BOOKE_PAGESZ_64M))@l
 213         mtspr   SPRN_MAS1,r10
 214         /* WIMGE = 0b00000 for now */
 215         mtspr   SPRN_MAS2,r12
 216         ori     r12,r12,(MAS3_SX|MAS3_SW|MAS3_SR)
 217         mtspr   SPRN_MAS3,r12
 218 #ifdef CONFIG_ENABLE_36BIT_PHYS
 219         mtspr   SPRN_MAS7,r11
 220 #endif
 221         tlbwe
 222
 223 /* Now we have another mapping for this page, so we jump to that
 224  * mapping
 225  */
 226         mtspr   SPRN_SRR1,r13
 227         rfi
 228
 229         .align L1_CACHE_SHIFT
 230         .globl __spin_table
 231 __spin_table:
 232         .space CONFIG_MAX_CPUS*ENTRY_SIZE
 233
 234         /* Fill in the empty space.  The actual reset vector is
 235          * the last word of the page */
 236 __secondary_start_code_end:
 237         .space 4092 - (__secondary_start_code_end - __secondary_start_page)
 238 __secondary_reset_vector:
 239         b       __secondary_start_page