git.sur5r.net Git - u-boot/blob - cpu/mpc85xx/start.S

   1 /*
   2  * Copyright 2004, 2007 Freescale Semiconductor.
   3  * Copyright (C) 2003  Motorola,Inc.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /* U-Boot Startup Code for Motorola 85xx PowerPC based Embedded Boards
  25  *
  26  * The processor starts at 0xfffffffc and the code is first executed in the
  27  * last 4K page(0xfffff000-0xffffffff) in flash/rom.
  28  *
  29  */
  30
  31 #include <config.h>
  32 #include <mpc85xx.h>
  33 #include <timestamp.h>
  34 #include <version.h>
  35
  36 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  37
  38 #include <ppc_asm.tmpl>
  39 #include <ppc_defs.h>
  40
  41 #include <asm/cache.h>
  42 #include <asm/mmu.h>
  43
  44 #ifndef  CONFIG_IDENT_STRING
  45 #define  CONFIG_IDENT_STRING ""
  46 #endif
  47
  48 #undef  MSR_KERNEL
  49 #define MSR_KERNEL ( MSR_ME )   /* Machine Check */
  50
  51 /*
  52  * Set up GOT: Global Offset Table
  53  *
  54  * Use r14 to access the GOT
  55  */
  56         START_GOT
  57         GOT_ENTRY(_GOT2_TABLE_)
  58         GOT_ENTRY(_FIXUP_TABLE_)
  59
  60         GOT_ENTRY(_start)
  61         GOT_ENTRY(_start_of_vectors)
  62         GOT_ENTRY(_end_of_vectors)
  63         GOT_ENTRY(transfer_to_handler)
  64
  65         GOT_ENTRY(__init_end)
  66         GOT_ENTRY(_end)
  67         GOT_ENTRY(__bss_start)
  68         END_GOT
  69
  70 /*
  71  * e500 Startup -- after reset only the last 4KB of the effective
  72  * address space is mapped in the MMU L2 TLB1 Entry0. The .bootpg
  73  * section is located at THIS LAST page and basically does three
  74  * things: clear some registers, set up exception tables and
  75  * add more TLB entries for 'larger spaces'(e.g. the boot rom) to
  76  * continue the boot procedure.
  77
  78  * Once the boot rom is mapped by TLB entries we can proceed
  79  * with normal startup.
  80  *
  81  */
  82
  83         .section .bootpg,"ax"
  84         .globl _start_e500
  85
  86 _start_e500:
  87
  88 /* clear registers/arrays not reset by hardware */
  89
  90         /* L1 */
  91         li      r0,2
  92         mtspr   L1CSR0,r0       /* invalidate d-cache */
  93         mtspr   L1CSR1,r0       /* invalidate i-cache */
  94
  95         mfspr   r1,DBSR
  96         mtspr   DBSR,r1         /* Clear all valid bits */
  97
  98         /*
  99          *      Enable L1 Caches early
 100          *
 101          */
 102
 103         lis     r2,L1CSR0_CPE@H /* enable parity */
 104         ori     r2,r2,L1CSR0_DCE
 105         mtspr   L1CSR0,r2       /* enable L1 Dcache */
 106         isync
 107         mtspr   L1CSR1,r2       /* enable L1 Icache */
 108         isync
 109         msync
 110
 111         /* Setup interrupt vectors */
 112         lis     r1,TEXT_BASE@h
 113         mtspr   IVPR,r1
 114
 115         li      r1,0x0100
 116         mtspr   IVOR0,r1        /* 0: Critical input */
 117         li      r1,0x0200
 118         mtspr   IVOR1,r1        /* 1: Machine check */
 119         li      r1,0x0300
 120         mtspr   IVOR2,r1        /* 2: Data storage */
 121         li      r1,0x0400
 122         mtspr   IVOR3,r1        /* 3: Instruction storage */
 123         li      r1,0x0500
 124         mtspr   IVOR4,r1        /* 4: External interrupt */
 125         li      r1,0x0600
 126         mtspr   IVOR5,r1        /* 5: Alignment */
 127         li      r1,0x0700
 128         mtspr   IVOR6,r1        /* 6: Program check */
 129         li      r1,0x0800
 130         mtspr   IVOR7,r1        /* 7: floating point unavailable */
 131         li      r1,0x0900
 132         mtspr   IVOR8,r1        /* 8: System call */
 133         /* 9: Auxiliary processor unavailable(unsupported) */
 134         li      r1,0x0a00
 135         mtspr   IVOR10,r1       /* 10: Decrementer */
 136         li      r1,0x0b00
 137         mtspr   IVOR11,r1       /* 11: Interval timer */
 138         li      r1,0x0c00
 139         mtspr   IVOR12,r1       /* 12: Watchdog timer */
 140         li      r1,0x0d00
 141         mtspr   IVOR13,r1       /* 13: Data TLB error */
 142         li      r1,0x0e00
 143         mtspr   IVOR14,r1       /* 14: Instruction TLB error */
 144         li      r1,0x0f00
 145         mtspr   IVOR15,r1       /* 15: Debug */
 146
 147         /* Clear and set up some registers. */
 148         li      r0,0x0000
 149         lis     r1,0xffff
 150         mtspr   DEC,r0                  /* prevent dec exceptions */
 151         mttbl   r0                      /* prevent fit & wdt exceptions */
 152         mttbu   r0
 153         mtspr   TSR,r1                  /* clear all timer exception status */
 154         mtspr   TCR,r0                  /* disable all */
 155         mtspr   ESR,r0                  /* clear exception syndrome register */
 156         mtspr   MCSR,r0                 /* machine check syndrome register */
 157         mtxer   r0                      /* clear integer exception register */
 158
 159 #ifdef CONFIG_SYS_BOOK3E_HV
 160         mtspr   MAS8,r0                 /* make sure MAS8 is clear */
 161 #endif
 162
 163         /* Enable Time Base and Select Time Base Clock */
 164         lis     r0,HID0_EMCP@h          /* Enable machine check */
 165 #if defined(CONFIG_ENABLE_36BIT_PHYS)
 166         ori     r0,r0,HID0_ENMAS7@l     /* Enable MAS7 */
 167 #endif
 168 #ifndef CONFIG_E500MC
 169         ori     r0,r0,HID0_TBEN@l       /* Enable Timebase */
 170 #endif
 171         mtspr   HID0,r0
 172
 173 #ifndef CONFIG_E500MC
 174         li      r0,(HID1_ASTME|HID1_ABE)@l      /* Addr streaming & broadcast */
 175         mtspr   HID1,r0
 176 #endif
 177
 178         /* Enable Branch Prediction */
 179 #if defined(CONFIG_BTB)
 180         li      r0,0x201                /* BBFI = 1, BPEN = 1 */
 181         mtspr   BUCSR,r0
 182 #endif
 183
 184 #if defined(CONFIG_SYS_INIT_DBCR)
 185         lis     r1,0xffff
 186         ori     r1,r1,0xffff
 187         mtspr   DBSR,r1                 /* Clear all status bits */
 188         lis     r0,CONFIG_SYS_INIT_DBCR@h       /* DBCR0[IDM] must be set */
 189         ori     r0,r0,CONFIG_SYS_INIT_DBCR@l
 190         mtspr   DBCR0,r0
 191 #endif
 192
 193 #ifdef CONFIG_MPC8569
 194 #define CONFIG_SYS_LBC_ADDR (CONFIG_SYS_CCSRBAR_DEFAULT + 0x5000)
 195 #define CONFIG_SYS_LBCR_ADDR (CONFIG_SYS_LBC_ADDR + 0xd0)
 196
 197         /* MPC8569 Rev.0 silcon needs to set bit 13 of LBCR to allow elBC to
 198          * use address space which is more than 12bits, and it must be done in
 199          * the 4K boot page. So we set this bit here.
 200          */
 201
 202         /* create a temp mapping TLB0[0] for LBCR  */
 203         lis     r6,FSL_BOOKE_MAS0(0, 0, 0)@h
 204         ori     r6,r6,FSL_BOOKE_MAS0(0, 0, 0)@l
 205
 206         lis     r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@h
 207         ori     r7,r7,FSL_BOOKE_MAS1(1, 0, 0, 0, BOOKE_PAGESZ_4K)@l
 208
 209         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@h
 210         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_LBC_ADDR, MAS2_I|MAS2_G)@l
 211
 212         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 213                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@h
 214         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_LBC_ADDR, 0,
 215                                                 (MAS3_SX|MAS3_SW|MAS3_SR))@l
 216
 217         mtspr   MAS0,r6
 218         mtspr   MAS1,r7
 219         mtspr   MAS2,r8
 220         mtspr   MAS3,r9
 221         isync
 222         msync
 223         tlbwe
 224
 225         /* Set LBCR register */
 226         lis     r4,CONFIG_SYS_LBCR_ADDR@h
 227         ori     r4,r4,CONFIG_SYS_LBCR_ADDR@l
 228
 229         lis     r5,CONFIG_SYS_LBC_LBCR@h
 230         ori     r5,r5,CONFIG_SYS_LBC_LBCR@l
 231         stw     r5,0(r4)
 232         isync
 233
 234         /* invalidate this temp TLB */
 235         lis     r4,CONFIG_SYS_LBC_ADDR@h
 236         ori     r4,r4,CONFIG_SYS_LBC_ADDR@l
 237         tlbivax 0,r4
 238         isync
 239
 240 #endif /* CONFIG_MPC8569 */
 241
 242         /* create a temp mapping in AS=1 to the 4M boot window */
 243         lis     r6,FSL_BOOKE_MAS0(1, 15, 0)@h
 244         ori     r6,r6,FSL_BOOKE_MAS0(1, 15, 0)@l
 245
 246         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@h
 247         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_4M)@l
 248
 249         lis     r8,FSL_BOOKE_MAS2(TEXT_BASE & 0xffc00000, (MAS2_I|MAS2_G))@h
 250         ori     r8,r8,FSL_BOOKE_MAS2(TEXT_BASE & 0xffc00000, (MAS2_I|MAS2_G))@l
 251
 252         /* The 85xx has the default boot window 0xff800000 - 0xffffffff */
 253         lis     r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 254         ori     r9,r9,FSL_BOOKE_MAS3(0xffc00000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 255
 256         mtspr   MAS0,r6
 257         mtspr   MAS1,r7
 258         mtspr   MAS2,r8
 259         mtspr   MAS3,r9
 260         isync
 261         msync
 262         tlbwe
 263
 264         /* create a temp mapping in AS=1 to the stack */
 265         lis     r6,FSL_BOOKE_MAS0(1, 14, 0)@h
 266         ori     r6,r6,FSL_BOOKE_MAS0(1, 14, 0)@l
 267
 268         lis     r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@h
 269         ori     r7,r7,FSL_BOOKE_MAS1(1, 1, 0, 1, BOOKE_PAGESZ_16K)@l
 270
 271         lis     r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@h
 272         ori     r8,r8,FSL_BOOKE_MAS2(CONFIG_SYS_INIT_RAM_ADDR, 0)@l
 273
 274         lis     r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@h
 275         ori     r9,r9,FSL_BOOKE_MAS3(CONFIG_SYS_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))@l
 276
 277         mtspr   MAS0,r6
 278         mtspr   MAS1,r7
 279         mtspr   MAS2,r8
 280         mtspr   MAS3,r9
 281         isync
 282         msync
 283         tlbwe
 284
 285         lis     r6,MSR_IS|MSR_DS@h
 286         ori     r6,r6,MSR_IS|MSR_DS@l
 287         lis     r7,switch_as@h
 288         ori     r7,r7,switch_as@l
 289
 290         mtspr   SPRN_SRR0,r7
 291         mtspr   SPRN_SRR1,r6
 292         rfi
 293
 294 switch_as:
 295 /* L1 DCache is used for initial RAM */
 296
 297         /* Allocate Initial RAM in data cache.
 298          */
 299         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
 300         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
 301         mfspr   r2, L1CFG0
 302         andi.   r2, r2, 0x1ff
 303         /* cache size * 1024 / (2 * L1 line size) */
 304         slwi    r2, r2, (10 - 1 - L1_CACHE_SHIFT)
 305         mtctr   r2
 306         li      r0,0
 307 1:
 308         dcbz    r0,r3
 309         dcbtls  0,r0,r3
 310         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
 311         bdnz    1b
 312
 313         /* Jump out the last 4K page and continue to 'normal' start */
 314 #ifdef CONFIG_SYS_RAMBOOT
 315         b       _start_cont
 316 #else
 317         /* Calculate absolute address in FLASH and jump there           */
 318         /*--------------------------------------------------------------*/
 319         lis     r3,CONFIG_SYS_MONITOR_BASE@h
 320         ori     r3,r3,CONFIG_SYS_MONITOR_BASE@l
 321         addi    r3,r3,_start_cont - _start + _START_OFFSET
 322         mtlr    r3
 323         blr
 324 #endif
 325
 326         .text
 327         .globl  _start
 328 _start:
 329         .long   0x27051956              /* U-BOOT Magic Number */
 330         .globl  version_string
 331 version_string:
 332         .ascii U_BOOT_VERSION
 333         .ascii " (", U_BOOT_DATE, " - ", U_BOOT_TIME, ")"
 334         .ascii CONFIG_IDENT_STRING, "\0"
 335
 336         .align  4
 337         .globl  _start_cont
 338 _start_cont:
 339         /* Setup the stack in initial RAM,could be L2-as-SRAM or L1 dcache*/
 340         lis     r1,CONFIG_SYS_INIT_RAM_ADDR@h
 341         ori     r1,r1,CONFIG_SYS_INIT_SP_OFFSET@l
 342
 343         li      r0,0
 344         stwu    r0,-4(r1)
 345         stwu    r0,-4(r1)               /* Terminate call chain */
 346
 347         stwu    r1,-8(r1)               /* Save back chain and move SP */
 348         lis     r0,RESET_VECTOR@h       /* Address of reset vector */
 349         ori     r0,r0,RESET_VECTOR@l
 350         stwu    r1,-8(r1)               /* Save back chain and move SP */
 351         stw     r0,+12(r1)              /* Save return addr (underflow vect) */
 352
 353         GET_GOT
 354         bl      cpu_init_early_f
 355
 356         /* switch back to AS = 0 */
 357         lis     r3,(MSR_CE|MSR_ME|MSR_DE)@h
 358         ori     r3,r3,(MSR_CE|MSR_ME|MSR_DE)@l
 359         mtmsr   r3
 360         isync
 361
 362         bl      cpu_init_f
 363         bl      board_init_f
 364         isync
 365
 366         . = EXC_OFF_SYS_RESET
 367         .globl  _start_of_vectors
 368 _start_of_vectors:
 369
 370 /* Critical input. */
 371         CRIT_EXCEPTION(0x0100, CriticalInput, CritcalInputException)
 372
 373 /* Machine check */
 374         MCK_EXCEPTION(0x200, MachineCheck, MachineCheckException)
 375
 376 /* Data Storage exception. */
 377         STD_EXCEPTION(0x0300, DataStorage, UnknownException)
 378
 379 /* Instruction Storage exception. */
 380         STD_EXCEPTION(0x0400, InstStorage, UnknownException)
 381
 382 /* External Interrupt exception. */
 383         STD_EXCEPTION(0x0500, ExtInterrupt, ExtIntException)
 384
 385 /* Alignment exception. */
 386         . = 0x0600
 387 Alignment:
 388         EXCEPTION_PROLOG(SRR0, SRR1)
 389         mfspr   r4,DAR
 390         stw     r4,_DAR(r21)
 391         mfspr   r5,DSISR
 392         stw     r5,_DSISR(r21)
 393         addi    r3,r1,STACK_FRAME_OVERHEAD
 394         li      r20,MSR_KERNEL
 395         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 396         lwz     r6,GOT(transfer_to_handler)
 397         mtlr    r6
 398         blrl
 399 .L_Alignment:
 400         .long   AlignmentException - _start + _START_OFFSET
 401         .long   int_return - _start + _START_OFFSET
 402
 403 /* Program check exception */
 404         . = 0x0700
 405 ProgramCheck:
 406         EXCEPTION_PROLOG(SRR0, SRR1)
 407         addi    r3,r1,STACK_FRAME_OVERHEAD
 408         li      r20,MSR_KERNEL
 409         rlwimi  r20,r23,0,16,16         /* copy EE bit from saved MSR */
 410         lwz     r6,GOT(transfer_to_handler)
 411         mtlr    r6
 412         blrl
 413 .L_ProgramCheck:
 414         .long   ProgramCheckException - _start + _START_OFFSET
 415         .long   int_return - _start + _START_OFFSET
 416
 417         /* No FPU on MPC85xx.  This exception is not supposed to happen.
 418         */
 419         STD_EXCEPTION(0x0800, FPUnavailable, UnknownException)
 420
 421         . = 0x0900
 422 /*
 423  * r0 - SYSCALL number
 424  * r3-... arguments
 425  */
 426 SystemCall:
 427         addis   r11,r0,0        /* get functions table addr */
 428         ori     r11,r11,0       /* Note: this code is patched in trap_init */
 429         addis   r12,r0,0        /* get number of functions */
 430         ori     r12,r12,0
 431
 432         cmplw   0,r0,r12
 433         bge     1f
 434
 435         rlwinm  r0,r0,2,0,31    /* fn_addr = fn_tbl[r0] */
 436         add     r11,r11,r0
 437         lwz     r11,0(r11)
 438
 439         li      r20,0xd00-4     /* Get stack pointer */
 440         lwz     r12,0(r20)
 441         subi    r12,r12,12      /* Adjust stack pointer */
 442         li      r0,0xc00+_end_back-SystemCall
 443         cmplw   0,r0,r12        /* Check stack overflow */
 444         bgt     1f
 445         stw     r12,0(r20)
 446
 447         mflr    r0
 448         stw     r0,0(r12)
 449         mfspr   r0,SRR0
 450         stw     r0,4(r12)
 451         mfspr   r0,SRR1
 452         stw     r0,8(r12)
 453
 454         li      r12,0xc00+_back-SystemCall
 455         mtlr    r12
 456         mtspr   SRR0,r11
 457
 458 1:      SYNC
 459         rfi
 460 _back:
 461
 462         mfmsr   r11                     /* Disable interrupts */
 463         li      r12,0
 464         ori     r12,r12,MSR_EE
 465         andc    r11,r11,r12
 466         SYNC                            /* Some chip revs need this... */
 467         mtmsr   r11
 468         SYNC
 469
 470         li      r12,0xd00-4             /* restore regs */
 471         lwz     r12,0(r12)
 472
 473         lwz     r11,0(r12)
 474         mtlr    r11
 475         lwz     r11,4(r12)
 476         mtspr   SRR0,r11
 477         lwz     r11,8(r12)
 478         mtspr   SRR1,r11
 479
 480         addi    r12,r12,12              /* Adjust stack pointer */
 481         li      r20,0xd00-4
 482         stw     r12,0(r20)
 483
 484         SYNC
 485         rfi
 486 _end_back:
 487
 488         STD_EXCEPTION(0x0a00, Decrementer, timer_interrupt)
 489         STD_EXCEPTION(0x0b00, IntervalTimer, UnknownException)
 490         STD_EXCEPTION(0x0c00, WatchdogTimer, UnknownException)
 491
 492         STD_EXCEPTION(0x0d00, DataTLBError, UnknownException)
 493         STD_EXCEPTION(0x0e00, InstructionTLBError, UnknownException)
 494
 495         CRIT_EXCEPTION(0x0f00, DebugBreakpoint, DebugException )
 496
 497         .globl  _end_of_vectors
 498 _end_of_vectors:
 499
 500
 501         . = . + (0x100 - ( . & 0xff ))  /* align for debug */
 502
 503 /*
 504  * This code finishes saving the registers to the exception frame
 505  * and jumps to the appropriate handler for the exception.
 506  * Register r21 is pointer into trap frame, r1 has new stack pointer.
 507  */
 508         .globl  transfer_to_handler
 509 transfer_to_handler:
 510         stw     r22,_NIP(r21)
 511         lis     r22,MSR_POW@h
 512         andc    r23,r23,r22
 513         stw     r23,_MSR(r21)
 514         SAVE_GPR(7, r21)
 515         SAVE_4GPRS(8, r21)
 516         SAVE_8GPRS(12, r21)
 517         SAVE_8GPRS(24, r21)
 518
 519         mflr    r23
 520         andi.   r24,r23,0x3f00          /* get vector offset */
 521         stw     r24,TRAP(r21)
 522         li      r22,0
 523         stw     r22,RESULT(r21)
 524         mtspr   SPRG2,r22               /* r1 is now kernel sp */
 525
 526         lwz     r24,0(r23)              /* virtual address of handler */
 527         lwz     r23,4(r23)              /* where to go when done */
 528         mtspr   SRR0,r24
 529         mtspr   SRR1,r20
 530         mtlr    r23
 531         SYNC
 532         rfi                             /* jump to handler, enable MMU */
 533
 534 int_return:
 535         mfmsr   r28             /* Disable interrupts */
 536         li      r4,0
 537         ori     r4,r4,MSR_EE
 538         andc    r28,r28,r4
 539         SYNC                    /* Some chip revs need this... */
 540         mtmsr   r28
 541         SYNC
 542         lwz     r2,_CTR(r1)
 543         lwz     r0,_LINK(r1)
 544         mtctr   r2
 545         mtlr    r0
 546         lwz     r2,_XER(r1)
 547         lwz     r0,_CCR(r1)
 548         mtspr   XER,r2
 549         mtcrf   0xFF,r0
 550         REST_10GPRS(3, r1)
 551         REST_10GPRS(13, r1)
 552         REST_8GPRS(23, r1)
 553         REST_GPR(31, r1)
 554         lwz     r2,_NIP(r1)     /* Restore environment */
 555         lwz     r0,_MSR(r1)
 556         mtspr   SRR0,r2
 557         mtspr   SRR1,r0
 558         lwz     r0,GPR0(r1)
 559         lwz     r2,GPR2(r1)
 560         lwz     r1,GPR1(r1)
 561         SYNC
 562         rfi
 563
 564 crit_return:
 565         mfmsr   r28             /* Disable interrupts */
 566         li      r4,0
 567         ori     r4,r4,MSR_EE
 568         andc    r28,r28,r4
 569         SYNC                    /* Some chip revs need this... */
 570         mtmsr   r28
 571         SYNC
 572         lwz     r2,_CTR(r1)
 573         lwz     r0,_LINK(r1)
 574         mtctr   r2
 575         mtlr    r0
 576         lwz     r2,_XER(r1)
 577         lwz     r0,_CCR(r1)
 578         mtspr   XER,r2
 579         mtcrf   0xFF,r0
 580         REST_10GPRS(3, r1)
 581         REST_10GPRS(13, r1)
 582         REST_8GPRS(23, r1)
 583         REST_GPR(31, r1)
 584         lwz     r2,_NIP(r1)     /* Restore environment */
 585         lwz     r0,_MSR(r1)
 586         mtspr   SPRN_CSRR0,r2
 587         mtspr   SPRN_CSRR1,r0
 588         lwz     r0,GPR0(r1)
 589         lwz     r2,GPR2(r1)
 590         lwz     r1,GPR1(r1)
 591         SYNC
 592         rfci
 593
 594 mck_return:
 595         mfmsr   r28             /* Disable interrupts */
 596         li      r4,0
 597         ori     r4,r4,MSR_EE
 598         andc    r28,r28,r4
 599         SYNC                    /* Some chip revs need this... */
 600         mtmsr   r28
 601         SYNC
 602         lwz     r2,_CTR(r1)
 603         lwz     r0,_LINK(r1)
 604         mtctr   r2
 605         mtlr    r0
 606         lwz     r2,_XER(r1)
 607         lwz     r0,_CCR(r1)
 608         mtspr   XER,r2
 609         mtcrf   0xFF,r0
 610         REST_10GPRS(3, r1)
 611         REST_10GPRS(13, r1)
 612         REST_8GPRS(23, r1)
 613         REST_GPR(31, r1)
 614         lwz     r2,_NIP(r1)     /* Restore environment */
 615         lwz     r0,_MSR(r1)
 616         mtspr   SPRN_MCSRR0,r2
 617         mtspr   SPRN_MCSRR1,r0
 618         lwz     r0,GPR0(r1)
 619         lwz     r2,GPR2(r1)
 620         lwz     r1,GPR1(r1)
 621         SYNC
 622         rfmci
 623
 624 /* Cache functions.
 625 */
 626 .globl invalidate_icache
 627 invalidate_icache:
 628         mfspr   r0,L1CSR1
 629         ori     r0,r0,L1CSR1_ICFI
 630         msync
 631         isync
 632         mtspr   L1CSR1,r0
 633         isync
 634         blr                             /* entire I cache */
 635
 636 .globl invalidate_dcache
 637 invalidate_dcache:
 638         mfspr   r0,L1CSR0
 639         ori     r0,r0,L1CSR0_DCFI
 640         msync
 641         isync
 642         mtspr   L1CSR0,r0
 643         isync
 644         blr
 645
 646         .globl  icache_enable
 647 icache_enable:
 648         mflr    r8
 649         bl      invalidate_icache
 650         mtlr    r8
 651         isync
 652         mfspr   r4,L1CSR1
 653         ori     r4,r4,0x0001
 654         oris    r4,r4,0x0001
 655         mtspr   L1CSR1,r4
 656         isync
 657         blr
 658
 659         .globl  icache_disable
 660 icache_disable:
 661         mfspr   r0,L1CSR1
 662         lis     r3,0
 663         ori     r3,r3,L1CSR1_ICE
 664         andc    r0,r0,r3
 665         mtspr   L1CSR1,r0
 666         isync
 667         blr
 668
 669         .globl  icache_status
 670 icache_status:
 671         mfspr   r3,L1CSR1
 672         andi.   r3,r3,L1CSR1_ICE
 673         blr
 674
 675         .globl  dcache_enable
 676 dcache_enable:
 677         mflr    r8
 678         bl      invalidate_dcache
 679         mtlr    r8
 680         isync
 681         mfspr   r0,L1CSR0
 682         ori     r0,r0,0x0001
 683         oris    r0,r0,0x0001
 684         msync
 685         isync
 686         mtspr   L1CSR0,r0
 687         isync
 688         blr
 689
 690         .globl  dcache_disable
 691 dcache_disable:
 692         mfspr   r3,L1CSR0
 693         lis     r4,0
 694         ori     r4,r4,L1CSR0_DCE
 695         andc    r3,r3,r4
 696         mtspr   L1CSR0,r0
 697         isync
 698         blr
 699
 700         .globl  dcache_status
 701 dcache_status:
 702         mfspr   r3,L1CSR0
 703         andi.   r3,r3,L1CSR0_DCE
 704         blr
 705
 706         .globl get_pir
 707 get_pir:
 708         mfspr   r3,PIR
 709         blr
 710
 711         .globl get_pvr
 712 get_pvr:
 713         mfspr   r3,PVR
 714         blr
 715
 716         .globl get_svr
 717 get_svr:
 718         mfspr   r3,SVR
 719         blr
 720
 721         .globl wr_tcr
 722 wr_tcr:
 723         mtspr   TCR,r3
 724         blr
 725
 726 /*------------------------------------------------------------------------------- */
 727 /* Function:     in8 */
 728 /* Description:  Input 8 bits */
 729 /*------------------------------------------------------------------------------- */
 730         .globl  in8
 731 in8:
 732         lbz     r3,0x0000(r3)
 733         blr
 734
 735 /*------------------------------------------------------------------------------- */
 736 /* Function:     out8 */
 737 /* Description:  Output 8 bits */
 738 /*------------------------------------------------------------------------------- */
 739         .globl  out8
 740 out8:
 741         stb     r4,0x0000(r3)
 742         sync
 743         blr
 744
 745 /*------------------------------------------------------------------------------- */
 746 /* Function:     out16 */
 747 /* Description:  Output 16 bits */
 748 /*------------------------------------------------------------------------------- */
 749         .globl  out16
 750 out16:
 751         sth     r4,0x0000(r3)
 752         sync
 753         blr
 754
 755 /*------------------------------------------------------------------------------- */
 756 /* Function:     out16r */
 757 /* Description:  Byte reverse and output 16 bits */
 758 /*------------------------------------------------------------------------------- */
 759         .globl  out16r
 760 out16r:
 761         sthbrx  r4,r0,r3
 762         sync
 763         blr
 764
 765 /*------------------------------------------------------------------------------- */
 766 /* Function:     out32 */
 767 /* Description:  Output 32 bits */
 768 /*------------------------------------------------------------------------------- */
 769         .globl  out32
 770 out32:
 771         stw     r4,0x0000(r3)
 772         sync
 773         blr
 774
 775 /*------------------------------------------------------------------------------- */
 776 /* Function:     out32r */
 777 /* Description:  Byte reverse and output 32 bits */
 778 /*------------------------------------------------------------------------------- */
 779         .globl  out32r
 780 out32r:
 781         stwbrx  r4,r0,r3
 782         sync
 783         blr
 784
 785 /*------------------------------------------------------------------------------- */
 786 /* Function:     in16 */
 787 /* Description:  Input 16 bits */
 788 /*------------------------------------------------------------------------------- */
 789         .globl  in16
 790 in16:
 791         lhz     r3,0x0000(r3)
 792         blr
 793
 794 /*------------------------------------------------------------------------------- */
 795 /* Function:     in16r */
 796 /* Description:  Input 16 bits and byte reverse */
 797 /*------------------------------------------------------------------------------- */
 798         .globl  in16r
 799 in16r:
 800         lhbrx   r3,r0,r3
 801         blr
 802
 803 /*------------------------------------------------------------------------------- */
 804 /* Function:     in32 */
 805 /* Description:  Input 32 bits */
 806 /*------------------------------------------------------------------------------- */
 807         .globl  in32
 808 in32:
 809         lwz     3,0x0000(3)
 810         blr
 811
 812 /*------------------------------------------------------------------------------- */
 813 /* Function:     in32r */
 814 /* Description:  Input 32 bits and byte reverse */
 815 /*------------------------------------------------------------------------------- */
 816         .globl  in32r
 817 in32r:
 818         lwbrx   r3,r0,r3
 819         blr
 820
 821 /*------------------------------------------------------------------------------*/
 822
 823 /*
 824  * void relocate_code (addr_sp, gd, addr_moni)
 825  *
 826  * This "function" does not return, instead it continues in RAM
 827  * after relocating the monitor code.
 828  *
 829  * r3 = dest
 830  * r4 = src
 831  * r5 = length in bytes
 832  * r6 = cachelinesize
 833  */
 834         .globl  relocate_code
 835 relocate_code:
 836         mr      r1,r3           /* Set new stack pointer                */
 837         mr      r9,r4           /* Save copy of Init Data pointer       */
 838         mr      r10,r5          /* Save copy of Destination Address     */
 839
 840         mr      r3,r5                           /* Destination Address  */
 841         lis     r4,CONFIG_SYS_MONITOR_BASE@h            /* Source      Address  */
 842         ori     r4,r4,CONFIG_SYS_MONITOR_BASE@l
 843         lwz     r5,GOT(__init_end)
 844         sub     r5,r5,r4
 845         li      r6,CONFIG_SYS_CACHELINE_SIZE            /* Cache Line Size      */
 846
 847         /*
 848          * Fix GOT pointer:
 849          *
 850          * New GOT-PTR = (old GOT-PTR - CONFIG_SYS_MONITOR_BASE) + Destination Address
 851          *
 852          * Offset:
 853          */
 854         sub     r15,r10,r4
 855
 856         /* First our own GOT */
 857         add     r14,r14,r15
 858         /* the the one used by the C code */
 859         add     r30,r30,r15
 860
 861         /*
 862          * Now relocate code
 863          */
 864
 865         cmplw   cr1,r3,r4
 866         addi    r0,r5,3
 867         srwi.   r0,r0,2
 868         beq     cr1,4f          /* In place copy is not necessary       */
 869         beq     7f              /* Protect against 0 count              */
 870         mtctr   r0
 871         bge     cr1,2f
 872
 873         la      r8,-4(r4)
 874         la      r7,-4(r3)
 875 1:      lwzu    r0,4(r8)
 876         stwu    r0,4(r7)
 877         bdnz    1b
 878         b       4f
 879
 880 2:      slwi    r0,r0,2
 881         add     r8,r4,r0
 882         add     r7,r3,r0
 883 3:      lwzu    r0,-4(r8)
 884         stwu    r0,-4(r7)
 885         bdnz    3b
 886
 887 /*
 888  * Now flush the cache: note that we must start from a cache aligned
 889  * address. Otherwise we might miss one cache line.
 890  */
 891 4:      cmpwi   r6,0
 892         add     r5,r3,r5
 893         beq     7f              /* Always flush prefetch queue in any case */
 894         subi    r0,r6,1
 895         andc    r3,r3,r0
 896         mr      r4,r3
 897 5:      dcbst   0,r4
 898         add     r4,r4,r6
 899         cmplw   r4,r5
 900         blt     5b
 901         sync                    /* Wait for all dcbst to complete on bus */
 902         mr      r4,r3
 903 6:      icbi    0,r4
 904         add     r4,r4,r6
 905         cmplw   r4,r5
 906         blt     6b
 907 7:      sync                    /* Wait for all icbi to complete on bus */
 908         isync
 909
 910         /*
 911          * Re-point the IVPR at RAM
 912          */
 913         mtspr   IVPR,r10
 914
 915 /*
 916  * We are done. Do not return, instead branch to second part of board
 917  * initialization, now running from RAM.
 918  */
 919
 920         addi    r0,r10,in_ram - _start + _START_OFFSET
 921         mtlr    r0
 922         blr                             /* NEVER RETURNS! */
 923         .globl  in_ram
 924 in_ram:
 925
 926         /*
 927          * Relocation Function, r14 point to got2+0x8000
 928          *
 929          * Adjust got2 pointers, no need to check for 0, this code
 930          * already puts a few entries in the table.
 931          */
 932         li      r0,__got2_entries@sectoff@l
 933         la      r3,GOT(_GOT2_TABLE_)
 934         lwz     r11,GOT(_GOT2_TABLE_)
 935         mtctr   r0
 936         sub     r11,r3,r11
 937         addi    r3,r3,-4
 938 1:      lwzu    r0,4(r3)
 939         add     r0,r0,r11
 940         stw     r0,0(r3)
 941         bdnz    1b
 942
 943         /*
 944          * Now adjust the fixups and the pointers to the fixups
 945          * in case we need to move ourselves again.
 946          */
 947 2:      li      r0,__fixup_entries@sectoff@l
 948         lwz     r3,GOT(_FIXUP_TABLE_)
 949         cmpwi   r0,0
 950         mtctr   r0
 951         addi    r3,r3,-4
 952         beq     4f
 953 3:      lwzu    r4,4(r3)
 954         lwzux   r0,r4,r11
 955         add     r0,r0,r11
 956         stw     r10,0(r3)
 957         stw     r0,0(r4)
 958         bdnz    3b
 959 4:
 960 clear_bss:
 961         /*
 962          * Now clear BSS segment
 963          */
 964         lwz     r3,GOT(__bss_start)
 965         lwz     r4,GOT(_end)
 966
 967         cmplw   0,r3,r4
 968         beq     6f
 969
 970         li      r0,0
 971 5:
 972         stw     r0,0(r3)
 973         addi    r3,r3,4
 974         cmplw   0,r3,r4
 975         bne     5b
 976 6:
 977
 978         mr      r3,r9           /* Init Data pointer            */
 979         mr      r4,r10          /* Destination Address          */
 980         bl      board_init_r
 981
 982         /*
 983          * Copy exception vector code to low memory
 984          *
 985          * r3: dest_addr
 986          * r7: source address, r8: end address, r9: target address
 987          */
 988         .globl  trap_init
 989 trap_init:
 990         lwz     r7,GOT(_start_of_vectors)
 991         lwz     r8,GOT(_end_of_vectors)
 992
 993         li      r9,0x100                /* reset vector always at 0x100 */
 994
 995         cmplw   0,r7,r8
 996         bgelr                           /* return if r7>=r8 - just in case */
 997
 998         mflr    r4                      /* save link register           */
 999 1:
1000         lwz     r0,0(r7)
1001         stw     r0,0(r9)
1002         addi    r7,r7,4
1003         addi    r9,r9,4
1004         cmplw   0,r7,r8
1005         bne     1b
1006
1007         /*
1008          * relocate `hdlr' and `int_return' entries
1009          */
1010         li      r7,.L_CriticalInput - _start + _START_OFFSET
1011         bl      trap_reloc
1012         li      r7,.L_MachineCheck - _start + _START_OFFSET
1013         bl      trap_reloc
1014         li      r7,.L_DataStorage - _start + _START_OFFSET
1015         bl      trap_reloc
1016         li      r7,.L_InstStorage - _start + _START_OFFSET
1017         bl      trap_reloc
1018         li      r7,.L_ExtInterrupt - _start + _START_OFFSET
1019         bl      trap_reloc
1020         li      r7,.L_Alignment - _start + _START_OFFSET
1021         bl      trap_reloc
1022         li      r7,.L_ProgramCheck - _start + _START_OFFSET
1023         bl      trap_reloc
1024         li      r7,.L_FPUnavailable - _start + _START_OFFSET
1025         bl      trap_reloc
1026         li      r7,.L_Decrementer - _start + _START_OFFSET
1027         bl      trap_reloc
1028         li      r7,.L_IntervalTimer - _start + _START_OFFSET
1029         li      r8,_end_of_vectors - _start + _START_OFFSET
1030 2:
1031         bl      trap_reloc
1032         addi    r7,r7,0x100             /* next exception vector        */
1033         cmplw   0,r7,r8
1034         blt     2b
1035
1036         lis     r7,0x0
1037         mtspr   IVPR,r7
1038
1039         mtlr    r4                      /* restore link register        */
1040         blr
1041
1042         /*
1043          * Function: relocate entries for one exception vector
1044          */
1045 trap_reloc:
1046         lwz     r0,0(r7)                /* hdlr ...                     */
1047         add     r0,r0,r3                /*  ... += dest_addr            */
1048         stw     r0,0(r7)
1049
1050         lwz     r0,4(r7)                /* int_return ...               */
1051         add     r0,r0,r3                /*  ... += dest_addr            */
1052         stw     r0,4(r7)
1053
1054         blr
1055
1056 .globl unlock_ram_in_cache
1057 unlock_ram_in_cache:
1058         /* invalidate the INIT_RAM section */
1059         lis     r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@h
1060         ori     r3,r3,(CONFIG_SYS_INIT_RAM_ADDR & ~(CONFIG_SYS_CACHELINE_SIZE-1))@l
1061         mfspr   r4,L1CFG0
1062         andi.   r4,r4,0x1ff
1063         slwi    r4,r4,(10 - 1 - L1_CACHE_SHIFT)
1064         mtctr   r4
1065 1:      dcbi    r0,r3
1066         addi    r3,r3,CONFIG_SYS_CACHELINE_SIZE
1067         bdnz    1b
1068         sync
1069
1070         /* Invalidate the TLB entries for the cache */
1071         lis     r3,CONFIG_SYS_INIT_RAM_ADDR@h
1072         ori     r3,r3,CONFIG_SYS_INIT_RAM_ADDR@l
1073         tlbivax 0,r3
1074         addi    r3,r3,0x1000
1075         tlbivax 0,r3
1076         addi    r3,r3,0x1000
1077         tlbivax 0,r3
1078         addi    r3,r3,0x1000
1079         tlbivax 0,r3
1080         isync
1081         blr
1082
1083 .globl flush_dcache
1084 flush_dcache:
1085         mfspr   r3,SPRN_L1CFG0
1086
1087         rlwinm  r5,r3,9,3       /* Extract cache block size */
1088         twlgti  r5,1            /* Only 32 and 64 byte cache blocks
1089                                  * are currently defined.
1090                                  */
1091         li      r4,32
1092         subfic  r6,r5,2         /* r6 = log2(1KiB / cache block size) -
1093                                  *      log2(number of ways)
1094                                  */
1095         slw     r5,r4,r5        /* r5 = cache block size */
1096
1097         rlwinm  r7,r3,0,0xff    /* Extract number of KiB in the cache */
1098         mulli   r7,r7,13        /* An 8-way cache will require 13
1099                                  * loads per set.
1100                                  */
1101         slw     r7,r7,r6
1102
1103         /* save off HID0 and set DCFA */
1104         mfspr   r8,SPRN_HID0
1105         ori     r9,r8,HID0_DCFA@l
1106         mtspr   SPRN_HID0,r9
1107         isync
1108
1109         lis     r4,0
1110         mtctr   r7
1111
1112 1:      lwz     r3,0(r4)        /* Load... */
1113         add     r4,r4,r5
1114         bdnz    1b
1115
1116         msync
1117         lis     r4,0
1118         mtctr   r7
1119
1120 1:      dcbf    0,r4            /* ...and flush. */
1121         add     r4,r4,r5
1122         bdnz    1b
1123
1124         /* restore HID0 */
1125         mtspr   SPRN_HID0,r8
1126         isync
1127
1128         blr
1129
1130 .globl setup_ivors
1131 setup_ivors:
1132
1133 #include "fixed_ivor.S"
1134         blr