git.sur5r.net Git - u-boot/blob - include/asm-ppc/immap_83xx.h

   1 /*
   2  * (C) Copyright 2004-2006 Freescale Semiconductor, Inc.
   3  *
   4  * MPC83xx Internal Memory Map
   5  *
   6  * Contributors:
   7  *      Dave Liu <daveliu@freescale.com>
   8  *      Tanya Jiang <tanya.jiang@freescale.com>
   9  *      Mandy Lavi <mandy.lavi@freescale.com>
  10  *      Eran Liberty <liberty@freescale.com>
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  *
  27  */
  28 #ifndef __IMMAP_83xx__
  29 #define __IMMAP_83xx__
  30
  31 #include <asm/types.h>
  32 #include <asm/fsl_i2c.h>
  33
  34 /*
  35  * Local Access Window
  36  */
  37 typedef struct law83xx {
  38         u32 bar;                /* LBIU local access window base address register */
  39         u32 ar;                 /* LBIU local access window attribute register */
  40 } law83xx_t;
  41
  42 /*
  43  * System configuration registers
  44  */
  45 typedef struct sysconf83xx {
  46         u32 immrbar;            /* Internal memory map base address register */
  47         u8 res0[0x04];
  48         u32 altcbar;            /* Alternate configuration base address register */
  49         u8 res1[0x14];
  50         law83xx_t lblaw[4];     /* LBIU local access window */
  51         u8 res2[0x20];
  52         law83xx_t pcilaw[2];    /* PCI local access window */
  53         u8 res3[0x30];
  54         law83xx_t ddrlaw[2];    /* DDR local access window */
  55         u8 res4[0x50];
  56         u32 sgprl;              /* System General Purpose Register Low */
  57         u32 sgprh;              /* System General Purpose Register High */
  58         u32 spridr;             /* System Part and Revision ID Register */
  59         u8 res5[0x04];
  60         u32 spcr;               /* System Priority Configuration Register */
  61         u32 sicrl;              /* System I/O Configuration Register Low */
  62         u32 sicrh;              /* System I/O Configuration Register High */
  63         u8 res6[0x0C];
  64         u32 ddrcdr;             /* DDR Control Driver Register */
  65         u32 ddrdsr;             /* DDR Debug Status Register */
  66         u8 res7[0xD0];
  67 } sysconf83xx_t;
  68
  69 /*
  70  * Watch Dog Timer (WDT) Registers
  71  */
  72 typedef struct wdt83xx {
  73         u8 res0[4];
  74         u32 swcrr;              /* System watchdog control register */
  75         u32 swcnr;              /* System watchdog count register */
  76         u8 res1[2];
  77         u16 swsrr;              /* System watchdog service register */
  78         u8 res2[0xF0];
  79 } wdt83xx_t;
  80
  81 /*
  82  * RTC/PIT Module Registers
  83  */
  84 typedef struct rtclk83xx {
  85         u32 cnr;                /* control register */
  86         u32 ldr;                /* load register */
  87         u32 psr;                /* prescale register */
  88         u32 ctr;                /* counter value field register */
  89         u32 evr;                /* event register */
  90         u32 alr;                /* alarm register */
  91         u8 res0[0xE8];
  92 } rtclk83xx_t;
  93
  94 /*
  95  * Global timer module
  96  */
  97 typedef struct gtm83xx {
  98         u8 cfr1;                /* Timer1/2 Configuration */
  99         u8 res0[3];
 100         u8 cfr2;                /* Timer3/4 Configuration */
 101         u8 res1[10];
 102         u16 mdr1;               /* Timer1 Mode Register */
 103         u16 mdr2;               /* Timer2 Mode Register */
 104         u16 rfr1;               /* Timer1 Reference Register */
 105         u16 rfr2;               /* Timer2 Reference Register */
 106         u16 cpr1;               /* Timer1 Capture Register */
 107         u16 cpr2;               /* Timer2 Capture Register */
 108         u16 cnr1;               /* Timer1 Counter Register */
 109         u16 cnr2;               /* Timer2 Counter Register */
 110         u16 mdr3;               /* Timer3 Mode Register */
 111         u16 mdr4;               /* Timer4 Mode Register */
 112         u16 rfr3;               /* Timer3 Reference Register */
 113         u16 rfr4;               /* Timer4 Reference Register */
 114         u16 cpr3;               /* Timer3 Capture Register */
 115         u16 cpr4;               /* Timer4 Capture Register */
 116         u16 cnr3;               /* Timer3 Counter Register */
 117         u16 cnr4;               /* Timer4 Counter Register */
 118         u16 evr1;               /* Timer1 Event Register */
 119         u16 evr2;               /* Timer2 Event Register */
 120         u16 evr3;               /* Timer3 Event Register */
 121         u16 evr4;               /* Timer4 Event Register */
 122         u16 psr1;               /* Timer1 Prescaler Register */
 123         u16 psr2;               /* Timer2 Prescaler Register */
 124         u16 psr3;               /* Timer3 Prescaler Register */
 125         u16 psr4;               /* Timer4 Prescaler Register */
 126         u8 res[0xC0];
 127 } gtm83xx_t;
 128
 129 /*
 130  * Integrated Programmable Interrupt Controller
 131  */
 132 typedef struct ipic83xx {
 133         u32 sicfr;              /* System Global Interrupt Configuration Register */
 134         u32 sivcr;              /* System Global Interrupt Vector Register */
 135         u32 sipnr_h;            /* System Internal Interrupt Pending Register - High */
 136         u32 sipnr_l;            /* System Internal Interrupt Pending Register - Low */
 137         u32 siprr_a;            /* System Internal Interrupt Group A Priority Register */
 138         u8 res0[8];
 139         u32 siprr_d;            /* System Internal Interrupt Group D Priority Register */
 140         u32 simsr_h;            /* System Internal Interrupt Mask Register - High */
 141         u32 simsr_l;            /* System Internal Interrupt Mask Register - Low */
 142         u8 res1[4];
 143         u32 sepnr;              /* System External Interrupt Pending Register */
 144         u32 smprr_a;            /* System Mixed Interrupt Group A Priority Register */
 145         u32 smprr_b;            /* System Mixed Interrupt Group B Priority Register */
 146         u32 semsr;              /* System External Interrupt Mask Register */
 147         u32 secnr;              /* System External Interrupt Control Register */
 148         u32 sersr;              /* System Error Status Register */
 149         u32 sermr;              /* System Error Mask Register */
 150         u32 sercr;              /* System Error Control Register */
 151         u8 res2[4];
 152         u32 sifcr_h;            /* System Internal Interrupt Force Register - High */
 153         u32 sifcr_l;            /* System Internal Interrupt Force Register - Low */
 154         u32 sefcr;              /* System External Interrupt Force Register */
 155         u32 serfr;              /* System Error Force Register */
 156         u32 scvcr;              /* System Critical Interrupt Vector Register */
 157         u32 smvcr;              /* System Management Interrupt Vector Register */
 158         u8 res3[0x98];
 159 } ipic83xx_t;
 160
 161 /*
 162  * System Arbiter Registers
 163  */
 164 typedef struct arbiter83xx {
 165         u32 acr;                /* Arbiter Configuration Register */
 166         u32 atr;                /* Arbiter Timers Register */
 167         u8 res[4];
 168         u32 aer;                /* Arbiter Event Register */
 169         u32 aidr;               /* Arbiter Interrupt Definition Register */
 170         u32 amr;                /* Arbiter Mask Register */
 171         u32 aeatr;              /* Arbiter Event Attributes Register */
 172         u32 aeadr;              /* Arbiter Event Address Register */
 173         u32 aerr;               /* Arbiter Event Response Register */
 174         u8 res1[0xDC];
 175 } arbiter83xx_t;
 176
 177 /*
 178  * Reset Module
 179  */
 180 typedef struct reset83xx {
 181         u32 rcwl;               /* Reset Configuration Word Low Register */
 182         u32 rcwh;               /* Reset Configuration Word High Register */
 183         u8 res0[8];
 184         u32 rsr;                /* Reset Status Register */
 185         u32 rmr;                /* Reset Mode Register */
 186         u32 rpr;                /* Reset protection Register */
 187         u32 rcr;                /* Reset Control Register */
 188         u32 rcer;               /* Reset Control Enable Register */
 189         u8 res1[0xDC];
 190 } reset83xx_t;
 191
 192 /*
 193  * Clock Module
 194  */
 195 typedef struct clk83xx {
 196         u32 spmr;               /* system PLL mode Register */
 197         u32 occr;               /* output clock control Register */
 198         u32 sccr;               /* system clock control Register */
 199         u8 res0[0xF4];
 200 } clk83xx_t;
 201
 202 /*
 203  * Power Management Control Module
 204  */
 205 typedef struct pmc83xx {
 206         u32 pmccr;              /* PMC Configuration Register */
 207         u32 pmcer;              /* PMC Event Register */
 208         u32 pmcmr;              /* PMC Mask Register */
 209         u8 res0[0xF4];
 210 } pmc83xx_t;
 211
 212 /*
 213  * General purpose I/O module
 214  */
 215 typedef struct gpio83xx {
 216         u32 dir;                /* direction register */
 217         u32 odr;                /* open drain register */
 218         u32 dat;                /* data register */
 219         u32 ier;                /* interrupt event register */
 220         u32 imr;                /* interrupt mask register */
 221         u32 icr;                /* external interrupt control register */
 222         u8 res0[0xE8];
 223 } gpio83xx_t;
 224
 225 /*
 226  * QE Ports Interrupts Registers
 227  */
 228 typedef struct qepi83xx {
 229         u8 res0[0xC];
 230         u32 qepier;             /* QE Ports Interrupt Event Register */
 231         u32 qepimr;             /* QE Ports Interrupt Mask Register */
 232         u32 qepicr;             /* QE Ports Interrupt Control Register */
 233         u8 res1[0xE8];
 234 } qepi83xx_t;
 235
 236 /*
 237  * QE Parallel I/O Ports
 238  */
 239 typedef struct gpio_n {
 240         u32 podr;               /* Open Drain Register */
 241         u32 pdat;               /* Data Register */
 242         u32 dir1;               /* direction register 1 */
 243         u32 dir2;               /* direction register 2 */
 244         u32 ppar1;              /* Pin Assignment Register 1 */
 245         u32 ppar2;              /* Pin Assignment Register 2 */
 246 } gpio_n_t;
 247
 248 typedef struct qegpio83xx {
 249         gpio_n_t ioport[0x7];
 250         u8 res0[0x358];
 251 } qepio83xx_t;
 252
 253 /*
 254  * QE Secondary Bus Access Windows
 255  */
 256 typedef struct qesba83xx {
 257         u32 lbmcsar;            /* Local bus memory controller start address */
 258         u32 sdmcsar;            /* Secondary DDR memory controller start address */
 259         u8 res0[0x38];
 260         u32 lbmcear;            /* Local bus memory controller end address */
 261         u32 sdmcear;            /* Secondary DDR memory controller end address */
 262         u8 res1[0x38];
 263         u32 lbmcar;             /* Local bus memory controller attributes */
 264         u32 sdmcar;             /* Secondary DDR memory controller attributes */
 265         u8 res2[0x378];
 266 } qesba83xx_t;
 267
 268 /*
 269  * DDR Memory Controller Memory Map
 270  */
 271 typedef struct ddr_cs_bnds {
 272         u32 csbnds;
 273         u8 res0[4];
 274 } ddr_cs_bnds_t;
 275
 276 typedef struct ddr83xx {
 277         ddr_cs_bnds_t csbnds[4];/* Chip Select x Memory Bounds */
 278         u8 res0[0x60];
 279         u32 cs_config[4];       /* Chip Select x Configuration */
 280         u8 res1[0x70];
 281         u32 timing_cfg_3;       /* SDRAM Timing Configuration 3 */
 282         u32 timing_cfg_0;       /* SDRAM Timing Configuration 0 */
 283         u32 timing_cfg_1;       /* SDRAM Timing Configuration 1 */
 284         u32 timing_cfg_2;       /* SDRAM Timing Configuration 2 */
 285         u32 sdram_cfg;          /* SDRAM Control Configuration */
 286         u32 sdram_cfg2;         /* SDRAM Control Configuration 2 */
 287         u32 sdram_mode;         /* SDRAM Mode Configuration */
 288         u32 sdram_mode2;        /* SDRAM Mode Configuration 2 */
 289         u32 sdram_md_cntl;      /* SDRAM Mode Control */
 290         u32 sdram_interval;     /* SDRAM Interval Configuration */
 291         u32 ddr_data_init;      /* SDRAM Data Initialization */
 292         u8 res2[4];
 293         u32 sdram_clk_cntl;     /* SDRAM Clock Control */
 294         u8 res3[0x14];
 295         u32 ddr_init_addr;      /* DDR training initialization address */
 296         u32 ddr_init_ext_addr;  /* DDR training initialization extended address */
 297         u8 res4[0xAA8];
 298         u32 ddr_ip_rev1;        /* DDR IP block revision 1 */
 299         u32 ddr_ip_rev2;        /* DDR IP block revision 2 */
 300         u8 res5[0x200];
 301         u32 data_err_inject_hi; /* Memory Data Path Error Injection Mask High */
 302         u32 data_err_inject_lo; /* Memory Data Path Error Injection Mask Low */
 303         u32 ecc_err_inject;     /* Memory Data Path Error Injection Mask ECC */
 304         u8 res6[0x14];
 305         u32 capture_data_hi;    /* Memory Data Path Read Capture High */
 306         u32 capture_data_lo;    /* Memory Data Path Read Capture Low */
 307         u32 capture_ecc;        /* Memory Data Path Read Capture ECC */
 308         u8 res7[0x14];
 309         u32 err_detect;         /* Memory Error Detect */
 310         u32 err_disable;        /* Memory Error Disable */
 311         u32 err_int_en;         /* Memory Error Interrupt Enable */
 312         u32 capture_attributes; /* Memory Error Attributes Capture */
 313         u32 capture_address;    /* Memory Error Address Capture */
 314         u32 capture_ext_address;/* Memory Error Extended Address Capture */
 315         u32 err_sbe;            /* Memory Single-Bit ECC Error Management */
 316         u8 res8[0xA4];
 317         u32 debug_reg;
 318         u8 res9[0xFC];
 319 } ddr83xx_t;
 320
 321 /*
 322  * DUART
 323  */
 324 typedef struct duart83xx {
 325         u8 urbr_ulcr_udlb;      /* combined register for URBR, UTHR and UDLB */
 326         u8 uier_udmb;           /* combined register for UIER and UDMB */
 327         u8 uiir_ufcr_uafr;      /* combined register for UIIR, UFCR and UAFR */
 328         u8 ulcr;                /* line control register */
 329         u8 umcr;                /* MODEM control register */
 330         u8 ulsr;                /* line status register */
 331         u8 umsr;                /* MODEM status register */
 332         u8 uscr;                /* scratch register */
 333         u8 res0[8];
 334         u8 udsr;                /* DMA status register */
 335         u8 res1[3];
 336         u8 res2[0xEC];
 337 } duart83xx_t;
 338
 339 /*
 340  * Local Bus Controller Registers
 341  */
 342 typedef struct lbus_bank {
 343         u32 br;                 /* Base Register */
 344         u32 or;                 /* Option Register */
 345 } lbus_bank_t;
 346
 347 typedef struct lbus83xx {
 348         lbus_bank_t bank[8];
 349         u8 res0[0x28];
 350         u32 mar;                /* UPM Address Register */
 351         u8 res1[0x4];
 352         u32 mamr;               /* UPMA Mode Register */
 353         u32 mbmr;               /* UPMB Mode Register */
 354         u32 mcmr;               /* UPMC Mode Register */
 355         u8 res2[0x8];
 356         u32 mrtpr;              /* Memory Refresh Timer Prescaler Register */
 357         u32 mdr;                /* UPM Data Register */
 358         u8 res3[0x8];
 359         u32 lsdmr;              /* SDRAM Mode Register */
 360         u8 res4[0x8];
 361         u32 lurt;               /* UPM Refresh Timer */
 362         u32 lsrt;               /* SDRAM Refresh Timer */
 363         u8 res5[0x8];
 364         u32 ltesr;              /* Transfer Error Status Register */
 365         u32 ltedr;              /* Transfer Error Disable Register */
 366         u32 lteir;              /* Transfer Error Interrupt Register */
 367         u32 lteatr;             /* Transfer Error Attributes Register */
 368         u32 ltear;              /* Transfer Error Address Register */
 369         u8 res6[0xC];
 370         u32 lbcr;               /* Configuration Register */
 371         u32 lcrr;               /* Clock Ratio Register */
 372         u8 res7[0x28];
 373         u8 res8[0xF00];
 374 } lbus83xx_t;
 375
 376 /*
 377  * Serial Peripheral Interface
 378  */
 379 typedef struct spi83xx {
 380         u32 mode;               /* mode register */
 381         u32 event;              /* event register */
 382         u32 mask;               /* mask register */
 383         u32 com;                /* command register */
 384         u8 res0[0x10];
 385         u32 tx;                 /* transmit register */
 386         u32 rx;                 /* receive register */
 387         u8 res1[0xFD8];
 388 } spi83xx_t;
 389
 390 /*
 391  * DMA/Messaging Unit
 392  */
 393 typedef struct dma83xx {
 394         u32 res0[0xC];          /* 0x0-0x29 reseverd */
 395         u32 omisr;              /* 0x30 Outbound message interrupt status register */
 396         u32 omimr;              /* 0x34 Outbound message interrupt mask register */
 397         u32 res1[0x6];          /* 0x38-0x49 reserved */
 398         u32 imr0;               /* 0x50 Inbound message register 0 */
 399         u32 imr1;               /* 0x54 Inbound message register 1 */
 400         u32 omr0;               /* 0x58 Outbound message register 0 */
 401         u32 omr1;               /* 0x5C Outbound message register 1 */
 402         u32 odr;                /* 0x60 Outbound doorbell register */
 403         u32 res2;               /* 0x64-0x67 reserved */
 404         u32 idr;                /* 0x68 Inbound doorbell register */
 405         u32 res3[0x5];          /* 0x6C-0x79 reserved */
 406         u32 imisr;              /* 0x80 Inbound message interrupt status register */
 407         u32 imimr;              /* 0x84 Inbound message interrupt mask register */
 408         u32 res4[0x1E];         /* 0x88-0x99 reserved */
 409         u32 dmamr0;             /* 0x100 DMA 0 mode register */
 410         u32 dmasr0;             /* 0x104 DMA 0 status register */
 411         u32 dmacdar0;           /* 0x108 DMA 0 current descriptor address register */
 412         u32 res5;               /* 0x10C reserved */
 413         u32 dmasar0;            /* 0x110 DMA 0 source address register */
 414         u32 res6;               /* 0x114 reserved */
 415         u32 dmadar0;            /* 0x118 DMA 0 destination address register */
 416         u32 res7;               /* 0x11C reserved */
 417         u32 dmabcr0;            /* 0x120 DMA 0 byte count register */
 418         u32 dmandar0;           /* 0x124 DMA 0 next descriptor address register */
 419         u32 res8[0x16];         /* 0x128-0x179 reserved */
 420         u32 dmamr1;             /* 0x180 DMA 1 mode register */
 421         u32 dmasr1;             /* 0x184 DMA 1 status register */
 422         u32 dmacdar1;           /* 0x188 DMA 1 current descriptor address register */
 423         u32 res9;               /* 0x18C reserved */
 424         u32 dmasar1;            /* 0x190 DMA 1 source address register */
 425         u32 res10;              /* 0x194 reserved */
 426         u32 dmadar1;            /* 0x198 DMA 1 destination address register */
 427         u32 res11;              /* 0x19C reserved */
 428         u32 dmabcr1;            /* 0x1A0 DMA 1 byte count register */
 429         u32 dmandar1;           /* 0x1A4 DMA 1 next descriptor address register */
 430         u32 res12[0x16];        /* 0x1A8-0x199 reserved */
 431         u32 dmamr2;             /* 0x200 DMA 2 mode register */
 432         u32 dmasr2;             /* 0x204 DMA 2 status register */
 433         u32 dmacdar2;           /* 0x208 DMA 2 current descriptor address register */
 434         u32 res13;              /* 0x20C reserved */
 435         u32 dmasar2;            /* 0x210 DMA 2 source address register */
 436         u32 res14;              /* 0x214 reserved */
 437         u32 dmadar2;            /* 0x218 DMA 2 destination address register */
 438         u32 res15;              /* 0x21C reserved */
 439         u32 dmabcr2;            /* 0x220 DMA 2 byte count register */
 440         u32 dmandar2;           /* 0x224 DMA 2 next descriptor address register */
 441         u32 res16[0x16];        /* 0x228-0x279 reserved */
 442         u32 dmamr3;             /* 0x280 DMA 3 mode register */
 443         u32 dmasr3;             /* 0x284 DMA 3 status register */
 444         u32 dmacdar3;           /* 0x288 DMA 3 current descriptor address register */
 445         u32 res17;              /* 0x28C reserved */
 446         u32 dmasar3;            /* 0x290 DMA 3 source address register */
 447         u32 res18;              /* 0x294 reserved */
 448         u32 dmadar3;            /* 0x298 DMA 3 destination address register */
 449         u32 res19;              /* 0x29C reserved */
 450         u32 dmabcr3;            /* 0x2A0 DMA 3 byte count register */
 451         u32 dmandar3;           /* 0x2A4 DMA 3 next descriptor address register */
 452         u32 dmagsr;             /* 0x2A8 DMA general status register */
 453         u32 res20[0x15];        /* 0x2AC-0x2FF reserved */
 454 } dma83xx_t;
 455
 456 /*
 457  * PCI Software Configuration Registers
 458  */
 459 typedef struct pciconf83xx {
 460         u32 config_address;
 461         u32 config_data;
 462         u32 int_ack;
 463         u8 res[116];
 464 } pciconf83xx_t;
 465
 466 /*
 467  * PCI Outbound Translation Register
 468  */
 469 typedef struct pci_outbound_window {
 470         u32 potar;
 471         u8 res0[4];
 472         u32 pobar;
 473         u8 res1[4];
 474         u32 pocmr;
 475         u8 res2[4];
 476 } pot83xx_t;
 477
 478 /*
 479  * Sequencer
 480  */
 481 typedef struct ios83xx {
 482         pot83xx_t pot[6];
 483         u8 res0[0x60];
 484         u32 pmcr;
 485         u8 res1[4];
 486         u32 dtcr;
 487         u8 res2[4];
 488 } ios83xx_t;
 489
 490 /*
 491  * PCI Controller Control and Status Registers
 492  */
 493 typedef struct pcictrl83xx {
 494         u32 esr;
 495         u32 ecdr;
 496         u32 eer;
 497         u32 eatcr;
 498         u32 eacr;
 499         u32 eeacr;
 500         u32 edlcr;
 501         u32 edhcr;
 502         u32 gcr;
 503         u32 ecr;
 504         u32 gsr;
 505         u8 res0[12];
 506         u32 pitar2;
 507         u8 res1[4];
 508         u32 pibar2;
 509         u32 piebar2;
 510         u32 piwar2;
 511         u8 res2[4];
 512         u32 pitar1;
 513         u8 res3[4];
 514         u32 pibar1;
 515         u32 piebar1;
 516         u32 piwar1;
 517         u8 res4[4];
 518         u32 pitar0;
 519         u8 res5[4];
 520         u32 pibar0;
 521         u8 res6[4];
 522         u32 piwar0;
 523         u8 res7[132];
 524 } pcictrl83xx_t;
 525
 526 /*
 527  * USB
 528  */
 529 typedef struct usb83xx {
 530         u8 fixme[0x2000];
 531 } usb83xx_t;
 532
 533 /*
 534  * TSEC
 535  */
 536 typedef struct tsec83xx {
 537         u8 fixme[0x1000];
 538 } tsec83xx_t;
 539
 540 /*
 541  * Security
 542  */
 543 typedef struct security83xx {
 544         u8 fixme[0x10000];
 545 } security83xx_t;
 546
 547 #if defined(CONFIG_MPC8349)
 548 typedef struct immap {
 549         sysconf83xx_t           sysconf;        /* System configuration */
 550         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 551         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 552         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 553         gtm83xx_t               gtm[2];         /* Global Timers Module */
 554         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 555         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 556         reset83xx_t             reset;          /* Reset Module */
 557         clk83xx_t               clk;            /* System Clock Module */
 558         pmc83xx_t               pmc;            /* Power Management Control Module */
 559         gpio83xx_t              gpio[2];        /* General purpose I/O module */
 560         u8                      res0[0x200];
 561         u8                      dll_ddr[0x100];
 562         u8                      dll_lbc[0x100];
 563         u8                      res1[0xE00];
 564         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 565         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 566         u8                      res2[0x1300];
 567         duart83xx_t             duart[2];       /* DUART */
 568         u8                      res3[0x900];
 569         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 570         u8                      res4[0x1000];
 571         spi83xx_t               spi;            /* Serial Peripheral Interface */
 572         dma83xx_t               dma;            /* DMA */
 573         pciconf83xx_t           pci_conf[2];    /* PCI Software Configuration Registers */
 574         ios83xx_t               ios;            /* Sequencer */
 575         pcictrl83xx_t           pci_ctrl[2];    /* PCI Controller Control and Status Registers */
 576         u8                      res5[0x19900];
 577         usb83xx_t               usb;
 578         tsec83xx_t              tsec[2];
 579         u8                      res6[0xA000];
 580         security83xx_t          security;
 581         u8                      res7[0xC0000];
 582 } immap_t;
 583
 584 #elif defined(CONFIG_MPC8360)
 585 typedef struct immap {
 586         sysconf83xx_t           sysconf;        /* System configuration */
 587         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 588         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 589         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 590         u8                      res0[0x200];
 591         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 592         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 593         reset83xx_t             reset;          /* Reset Module */
 594         clk83xx_t               clk;            /* System Clock Module */
 595         pmc83xx_t               pmc;            /* Power Management Control Module */
 596         qepi83xx_t              qepi;           /* QE Ports Interrupts Registers */
 597         u8                      res1[0x300];
 598         u8                      dll_ddr[0x100];
 599         u8                      dll_lbc[0x100];
 600         u8                      res2[0x200];
 601         qepio83xx_t             qepio;          /* QE Parallel I/O ports */
 602         qesba83xx_t             qesba;          /* QE Secondary Bus Access Windows */
 603         u8                      res3[0x400];
 604         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 605         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 606         u8                      res4[0x1300];
 607         duart83xx_t             duart[2];       /* DUART */
 608         u8                      res5[0x900];
 609         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 610         u8                      res6[0x2000];
 611         dma83xx_t               dma;            /* DMA */
 612         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 613         u8                      res7[128];
 614         ios83xx_t               ios;            /* Sequencer (IOS) */
 615         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 616         u8                      res8[0x4A00];
 617         ddr83xx_t               ddr_secondary;  /* Secondary DDR Memory Controller Memory Map */
 618         u8                      res9[0x22000];
 619         security83xx_t          security;
 620         u8                      res10[0xC0000];
 621         u8                      qe[0x100000];   /* QE block */
 622 } immap_t;
 623
 624 #elif defined(CONFIG_MPC832X)
 625 typedef struct immap {
 626         sysconf83xx_t           sysconf;        /* System configuration */
 627         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 628         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 629         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 630         gtm83xx_t               gtm[2];         /* Global Timers Module */
 631         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 632         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 633         reset83xx_t             reset;          /* Reset Module */
 634         clk83xx_t               clk;            /* System Clock Module */
 635         pmc83xx_t               pmc;            /* Power Management Control Module */
 636         qepi83xx_t              qepi;           /* QE Ports Interrupts Registers */
 637         u8                      res0[0x300];
 638         u8                      dll_ddr[0x100];
 639         u8                      dll_lbc[0x100];
 640         u8                      res1[0x200];
 641         qepio83xx_t             qepio;          /* QE Parallel I/O ports */
 642         u8                      res2[0x800];
 643         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 644         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 645         u8                      res3[0x1300];
 646         duart83xx_t             duart[2];       /* DUART */
 647         u8                      res4[0x900];
 648         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 649         u8                      res5[0x2000];
 650         dma83xx_t               dma;            /* DMA */
 651         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 652         u8                      res6[128];
 653         ios83xx_t               ios;            /* Sequencer (IOS) */
 654         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 655         u8                      res7[0x27A00];
 656         security83xx_t          security;
 657         u8                      res8[0xC0000];
 658         u8                      qe[0x100000];   /* QE block */
 659 } immap_t;
 660 #endif
 661
 662 #endif                          /* __IMMAP_83xx__ */