git.sur5r.net Git - u-boot/blob - include/configs/R360MPI.h

   1 /*
   2  * (C) Copyright 2000-2005
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
  37 #define CONFIG_R360MPI          1
  38
  39 #define CONFIG_SYS_TEXT_BASE    0x40000000
  40
  41 #define CONFIG_LCD
  42 #define CONFIG_MPC8XX_LCD
  43 #undef  CONFIG_EDT32F10
  44 #define CONFIG_SHARP_LQ057Q3DC02
  45
  46 #define CONFIG_SPLASH_SCREEN
  47
  48 #define MPC8XX_FACT             1               /* Multiply by 1        */
  49 #define MPC8XX_XIN              50000000        /* 50 MHz in            */
  50 #define CONFIG_8xx_GCLK_FREQ    50000000 /* define if can't use get_gclk_freq */
  51
  52 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  53 #undef  CONFIG_8xx_CONS_SMC2
  54 #undef  CONFIG_8xx_CONS_NONE
  55 #define CONFIG_BAUDRATE         115200  /* console baudrate in bps      */
  56 #if 0
  57 #define CONFIG_BOOTDELAY        0       /* immediate boot               */
  58 #else
  59 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  60 #endif
  61
  62 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  63
  64 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
  65
  66 #undef  CONFIG_BOOTARGS
  67 #define CONFIG_BOOTCOMMAND                                                      \
  68         "bootp; "                                                               \
  69         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
  70         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
  71         "bootm"
  72
  73 #undef  CONFIG_SCC1_ENET
  74 #define CONFIG_SCC2_ENET
  75
  76 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  77 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  78
  79 #define CONFIG_MISC_INIT_R              /* have misc_init_r() function  */
  80
  81 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  82
  83 #define CONFIG_CAN_DRIVER               /* CAN Driver support enabled   */
  84
  85 /*
  86  * BOOTP options
  87  */
  88 #define CONFIG_BOOTP_SUBNETMASK
  89 #define CONFIG_BOOTP_GATEWAY
  90 #define CONFIG_BOOTP_HOSTNAME
  91 #define CONFIG_BOOTP_BOOTPATH
  92 #define CONFIG_BOOTP_BOOTFILESIZE
  93
  94 #define CONFIG_MAC_PARTITION
  95 #define CONFIG_DOS_PARTITION
  96
  97 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  98
  99 #define CONFIG_HARD_I2C         1       /* To I2C with hardware support */
 100 #undef CONFIG_SYS_I2C_SOFT              /* To I2C with software support */
 101 #define CONFIG_SYS_I2C_SPEED            4700    /* I2C speed and slave address */
 102 #define CONFIG_SYS_I2C_SLAVE            0x7F
 103
 104 #if defined(CONFIG_SYS_I2C_SOFT)
 105 #define CONFIG_SYS_SYS_I2C_SOFT_SPEED   4700 /* I2C speed and slave address */
 106 #define CONFIG_SYS_SYS_I2C_SOFT_SLAVE   0x7F
 107 /*
 108  * Software (bit-bang) I2C driver configuration
 109  */
 110 #define PB_SCL                  0x00000020      /* PB 26 */
 111 #define PB_SDA                  0x00000010      /* PB 27 */
 112
 113 #define I2C_INIT                (immr->im_cpm.cp_pbdir |=  PB_SCL)
 114 #define I2C_ACTIVE              (immr->im_cpm.cp_pbdir |=  PB_SDA)
 115 #define I2C_TRISTATE            (immr->im_cpm.cp_pbdir &= ~PB_SDA)
 116 #define I2C_READ                ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
 117 #define I2C_SDA(bit)            if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
 118                                 else    immr->im_cpm.cp_pbdat &= ~PB_SDA
 119 #define I2C_SCL(bit)            if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
 120                                 else    immr->im_cpm.cp_pbdat &= ~PB_SCL
 121 #define I2C_DELAY               udelay(50)
 122 #endif /* #define(CONFIG_SYS_I2C_SOFT) */
 123
 124 #define CONFIG_SYS_I2C_LCD_ADDR 0x8     /* LCD Control */
 125 #define CONFIG_SYS_I2C_KEY_ADDR 0x9     /* Keyboard coprocessor */
 126 #define CONFIG_SYS_I2C_TEM_ADDR 0x49    /* Temperature Sensors */
 127
 128
 129 /*
 130  * Command line configuration.
 131  */
 132 #include <config_cmd_default.h>
 133
 134 #define CONFIG_CMD_BMP
 135 #define CONFIG_CMD_BSP
 136 #define CONFIG_CMD_DATE
 137 #define CONFIG_CMD_DHCP
 138 #define CONFIG_CMD_I2C
 139 #define CONFIG_CMD_IDE
 140 #define CONFIG_CMD_JFFS2
 141 #define CONFIG_CMD_NFS
 142 #define CONFIG_CMD_PCMCIA
 143 #define CONFIG_CMD_SNTP
 144
 145
 146 /*
 147  * Miscellaneous configurable options
 148  */
 149 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* we need the null device      */
 150 #define CONFIG_SYS_CONSOLE_IS_IN_ENV    1       /* must set console from env    */
 151
 152 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 153 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
 154 #if defined(CONFIG_CMD_KGDB)
 155 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 156 #else
 157 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 158 #endif
 159 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 160 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 161 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 162
 163 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 164 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 165
 166 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 167
 168 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 169
 170 /*
 171  * JFFS2 partitions
 172  */
 173 /* No command line, one static partition
 174  * use all the space starting at offset 3MB*/
 175 #undef CONFIG_CMD_MTDPARTS
 176 #define CONFIG_JFFS2_DEV                "nor0"
 177 #define CONFIG_JFFS2_PART_SIZE          0xFFFFFFFF
 178 #define CONFIG_JFFS2_PART_OFFSET        0x00300000
 179
 180 /* mtdparts command line support */
 181 /*
 182 #define CONFIG_CMD_MTDPARTS
 183 #define MTDIDS_DEFAULT          "nor0=r360-0"
 184 #define MTDPARTS_DEFAULT        "mtdparts=r360-0:-@3m(user)"
 185 */
 186
 187 /*
 188  * Low Level Configuration Settings
 189  * (address mappings, register initial values, etc.)
 190  * You should know what you are doing if you make changes here.
 191  */
 192 /*-----------------------------------------------------------------------
 193  * Internal Memory Mapped Register
 194  */
 195 #define CONFIG_SYS_IMMR         0xFF000000
 196
 197 /*-----------------------------------------------------------------------
 198  * Definitions for initial stack pointer and data area (in DPRAM)
 199  */
 200 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 201 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
 202 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 203 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 204
 205 /*-----------------------------------------------------------------------
 206  * Start addresses for the final memory configuration
 207  * (Set up by the startup code)
 208  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 209  */
 210 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 211 #define CONFIG_SYS_FLASH_BASE           0x40000000
 212 #if defined(DEBUG)
 213 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 214 #else
 215 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 216 #endif
 217 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 218 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 219
 220 /*
 221  * For booting Linux, the board info and command line data
 222  * have to be in the first 8 MB of memory, since this is
 223  * the maximum mapped by the Linux kernel during initialization.
 224  */
 225 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 226
 227 /*-----------------------------------------------------------------------
 228  * FLASH organization
 229  */
 230 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 231 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* max number of sectors on one chip    */
 232
 233 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 234 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 235
 236 #define CONFIG_ENV_IS_IN_FLASH  1
 237 #define CONFIG_ENV_OFFSET               0x40000 /* Offset of Environment                */
 238 #define CONFIG_ENV_SECT_SIZE    0x20000 /* Total Size of Environment sector     */
 239 #define CONFIG_ENV_SIZE         0x4000  /* Used Size of Environment sector      */
 240 #define CONFIG_SYS_USE_PPCENV                   /* Environment embedded in sect .ppcenv */
 241
 242 /*-----------------------------------------------------------------------
 243  * Cache Configuration
 244  */
 245 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 246 #if defined(CONFIG_CMD_KGDB)
 247 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 248 #endif
 249
 250 /*-----------------------------------------------------------------------
 251  * SYPCR - System Protection Control                            11-9
 252  * SYPCR can only be written once after reset!
 253  *-----------------------------------------------------------------------
 254  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 255  */
 256 #if defined(CONFIG_WATCHDOG)
 257 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 258                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 259 #else
 260 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 261 #endif
 262
 263 /*-----------------------------------------------------------------------
 264  * SIUMCR - SIU Module Configuration                            11-6
 265  *-----------------------------------------------------------------------
 266  * PCMCIA config., multi-function pin tri-state
 267  */
 268 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 269
 270 /*-----------------------------------------------------------------------
 271  * TBSCR - Time Base Status and Control                         11-26
 272  *-----------------------------------------------------------------------
 273  * Clear Reference Interrupt Status, Timebase freezing enabled
 274  */
 275 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBE)
 276
 277 /*-----------------------------------------------------------------------
 278  * RTCSC - Real-Time Clock Status and Control Register          11-27
 279  *-----------------------------------------------------------------------
 280  */
 281 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 282
 283 /*-----------------------------------------------------------------------
 284  * PISCR - Periodic Interrupt Status and Control                11-31
 285  *-----------------------------------------------------------------------
 286  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 287  */
 288 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 289
 290 /*-----------------------------------------------------------------------
 291  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 292  *-----------------------------------------------------------------------
 293  * Reset PLL lock status sticky bit, timer expired status bit and timer
 294  * interrupt status bit
 295  *
 296  * If this is a 80 MHz CPU, set PLL multiplication factor to 5 (5*16=80)!
 297  */
 298 #ifdef  CONFIG_80MHz    /* for 80 MHz, we use a 16 MHz clock * 5 */
 299 #define CONFIG_SYS_PLPRCR                                                       \
 300                 ( (5-1)<<PLPRCR_MF_SHIFT | PLPRCR_TEXPS | PLPRCR_TMIST )
 301 #else                   /* up to 50 MHz we use a 1:1 clock */
 302 #define CONFIG_SYS_PLPRCR       (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 303 #endif  /* CONFIG_80MHz */
 304
 305 /*-----------------------------------------------------------------------
 306  * SCCR - System Clock and reset Control Register               15-27
 307  *-----------------------------------------------------------------------
 308  * Set clock output, timebase and RTC source and divider,
 309  * power management and some other internal clocks
 310  */
 311 #define SCCR_MASK       SCCR_EBDF11
 312 #define CONFIG_SYS_SCCR (SCCR_TBS     | \
 313                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 314                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 315                          SCCR_DFALCD00)
 316
 317 /*-----------------------------------------------------------------------
 318  * PCMCIA stuff
 319  *-----------------------------------------------------------------------
 320  *
 321  */
 322 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
 323 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
 324 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
 325 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
 326 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
 327 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
 328 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
 329 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
 330
 331 /*-----------------------------------------------------------------------
 332  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 333  *-----------------------------------------------------------------------
 334  */
 335
 336 #if 1
 337 #define CONFIG_IDE_PREINIT      1       /* Use preinit IDE hook */
 338 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 339
 340 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 341 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 342 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 343
 344 #define CONFIG_SYS_IDE_MAXBUS           1       /* max. 1 IDE bus               */
 345 #define CONFIG_SYS_IDE_MAXDEVICE        1       /* max. 1 drive per IDE bus     */
 346
 347 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 348
 349 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
 350
 351 /* Offset for data I/O                  */
 352 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 353
 354 /* Offset for normal register accesses  */
 355 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 356
 357 /* Offset for alternate registers       */
 358 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100
 359 #endif
 360
 361 /*-----------------------------------------------------------------------
 362  *
 363  *-----------------------------------------------------------------------
 364  *
 365  */
 366 #define CONFIG_SYS_DER  0
 367
 368 /*
 369  * Init Memory Controller:
 370  *
 371  * BR0/1 and OR0/1 (FLASH)
 372  */
 373
 374 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 375
 376 /* used to re-map FLASH both when starting from SRAM or FLASH:
 377  * restrict access enough to keep SRAM working (if any)
 378  * but not too much to meddle with FLASH accesses
 379  */
 380 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
 381 #define CONFIG_SYS_PRELIM_OR_AM 0xFF000000      /* OR addr mask */
 382
 383 /*
 384  * FLASH timing:
 385  */
 386 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_ACS_DIV1 | OR_SCY_7_CLK | OR_BI)
 387
 388 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 389 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 390 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 391
 392
 393 /*
 394  * BR2 and OR2 (SDRAM)
 395  *
 396  */
 397 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 398 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 399
 400 #define CONFIG_SYS_PRELIM_OR2_AM        0xF8000000      /* OR addr mask */
 401
 402 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 403 #define CONFIG_SYS_OR_TIMING_SDRAM      (OR_ACS_DIV1  | OR_CSNT_SAM | \
 404                                  OR_SCY_0_CLK | OR_G5LS)
 405
 406 #define CONFIG_SYS_OR2_PRELIM   (CONFIG_SYS_PRELIM_OR2_AM | CONFIG_SYS_OR_TIMING_SDRAM )
 407 #define CONFIG_SYS_BR2_PRELIM   ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 408
 409 /*
 410  * BR3 and OR3 (CAN Controller)
 411  */
 412 #ifdef CONFIG_CAN_DRIVER
 413 #define CONFIG_SYS_CAN_BASE             0xC0000000      /* CAN base address   */
 414 #define CONFIG_SYS_CAN_OR_AM            0xFFFF8000      /* 32 kB address mask */
 415 #define CONFIG_SYS_OR3_CAN              (CONFIG_SYS_CAN_OR_AM | OR_G5LA |OR_BI)
 416 #define CONFIG_SYS_BR3_CAN              ((CONFIG_SYS_CAN_BASE & BR_BA_MSK) | \
 417                                  BR_PS_8 | BR_MS_UPMB | BR_V)
 418 #endif  /* CONFIG_CAN_DRIVER */
 419
 420
 421 /*
 422  * Memory Periodic Timer Prescaler
 423  *
 424  * The Divider for PTA (refresh timer) configuration is based on an
 425  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 426  * the number of chip selects (NCS) and the actually needed refresh
 427  * rate is done by setting MPTPR.
 428  *
 429  * PTA is calculated from
 430  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 431  *
 432  *      gclk      CPU clock (not bus clock!)
 433  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 434  *
 435  * 4096  Rows from SDRAM example configuration
 436  * 1000  factor s -> ms
 437  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 438  *    4  Number of refresh cycles per period
 439  *   64  Refresh cycle in ms per number of rows
 440  * --------------------------------------------
 441  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 442  *
 443  * 50 MHz => 50.000.000 / Divider =  98
 444  * 66 Mhz => 66.000.000 / Divider = 129
 445  * 80 Mhz => 80.000.000 / Divider = 156
 446  */
 447 #if   defined(CONFIG_80MHz)
 448 #define CONFIG_SYS_MAMR_PTA             156
 449 #elif defined(CONFIG_66MHz)
 450 #define CONFIG_SYS_MAMR_PTA             129
 451 #else           /*   50 MHz */
 452 #define CONFIG_SYS_MAMR_PTA              98
 453 #endif  /*CONFIG_??MHz */
 454
 455 /*
 456  * For 16 MBit, refresh rates could be 31.3 us
 457  * (= 64 ms / 2K = 125 / quad bursts).
 458  * For a simpler initialization, 15.6 us is used instead.
 459  *
 460  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
 461  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
 462  */
 463 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
 464 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
 465
 466 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 467 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
 468 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
 469
 470 /*
 471  * MAMR settings for SDRAM
 472  */
 473
 474 /* 8 column SDRAM */
 475 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 476                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 477                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 478 /* 9 column SDRAM */
 479 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 480                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 481                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 482
 483 #endif  /* __CONFIG_H */