]> git.sur5r.net Git - u-boot/blob - include/configs/TQM850M.h
4de5a33aa4f37cde6452b9ff6aec067f17883e35
[u-boot] / include / configs / TQM850M.h
1 /*
2  * (C) Copyright 2000-2008
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC850           1       /* This is a MPC850 CPU         */
37 #define CONFIG_TQM850M          1       /* ...on a TQM8xxM module       */
38
39 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
40 #undef  CONFIG_8xx_CONS_SMC2
41 #undef  CONFIG_8xx_CONS_NONE
42 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
43
44 #define CONFIG_BOOTCOUNT_LIMIT
45
46 #define CONFIG_BOARD_TYPES      1       /* support board types          */
47
48 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
49
50 #undef  CONFIG_BOOTARGS
51
52 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
53         "netdev=eth0\0"                                                 \
54         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
55                 "nfsroot=${serverip}:${rootpath}\0"                     \
56         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
57         "addip=setenv bootargs ${bootargs} "                            \
58                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
59                 ":${hostname}:${netdev}:off panic=1\0"                  \
60         "flash_nfs=run nfsargs addip;"                                  \
61                 "bootm ${kernel_addr}\0"                                \
62         "flash_self=run ramargs addip;"                                 \
63                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
64         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
65         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
66         "hostname=TQM850M\0"                                            \
67         "bootfile=TQM850M/uImage\0"                                     \
68         "fdt_addr=40080000\0"                                           \
69         "kernel_addr=400A0000\0"                                        \
70         "ramdisk_addr=40280000\0"                                       \
71         "u-boot=TQM850M/u-image.bin\0"                                  \
72         "load=tftp 200000 ${u-boot}\0"                                  \
73         "update=prot off 40000000 +${filesize};"                        \
74                 "era 40000000 +${filesize};"                            \
75                 "cp.b 200000 40000000 ${filesize};"                     \
76                 "sete filesize;save\0"                                  \
77         ""
78 #define CONFIG_BOOTCOMMAND      "run flash_self"
79
80 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
81 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
82
83 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
84
85 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
86
87 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
88
89 /*
90  * BOOTP options
91  */
92 #define CONFIG_BOOTP_SUBNETMASK
93 #define CONFIG_BOOTP_GATEWAY
94 #define CONFIG_BOOTP_HOSTNAME
95 #define CONFIG_BOOTP_BOOTPATH
96 #define CONFIG_BOOTP_BOOTFILESIZE
97
98
99 #define CONFIG_MAC_PARTITION
100 #define CONFIG_DOS_PARTITION
101
102 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
103
104 /*
105  * Command line configuration.
106  */
107 #include <config_cmd_default.h>
108
109 #define CONFIG_CMD_ASKENV
110 #define CONFIG_CMD_DATE
111 #define CONFIG_CMD_DHCP
112 #define CONFIG_CMD_ELF
113 #define CONFIG_CMD_IDE
114 #define CONFIG_CMD_JFFS2
115 #define CONFIG_CMD_NFS
116 #define CONFIG_CMD_SNTP
117
118
119 #define CONFIG_NETCONSOLE
120
121
122 /*
123  * Miscellaneous configurable options
124  */
125 #define CFG_LONGHELP                    /* undef to save memory         */
126 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
127
128 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
129 #define CFG_HUSH_PARSER         1       /* Use the HUSH parser          */
130 #ifdef  CFG_HUSH_PARSER
131 #define CFG_PROMPT_HUSH_PS2     "> "
132 #endif
133
134 #if defined(CONFIG_CMD_KGDB)
135 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
136 #else
137 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
138 #endif
139 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
140 #define CFG_MAXARGS             16      /* max number of command args   */
141 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
142
143 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
144 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
145
146 #define CFG_LOAD_ADDR           0x100000        /* default load address */
147
148 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
149
150 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
151
152 /*
153  * Low Level Configuration Settings
154  * (address mappings, register initial values, etc.)
155  * You should know what you are doing if you make changes here.
156  */
157 /*-----------------------------------------------------------------------
158  * Internal Memory Mapped Register
159  */
160 #define CFG_IMMR                0xFFF00000
161
162 /*-----------------------------------------------------------------------
163  * Definitions for initial stack pointer and data area (in DPRAM)
164  */
165 #define CFG_INIT_RAM_ADDR       CFG_IMMR
166 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
167 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
168 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
169 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
170
171 /*-----------------------------------------------------------------------
172  * Start addresses for the final memory configuration
173  * (Set up by the startup code)
174  * Please note that CFG_SDRAM_BASE _must_ start at 0
175  */
176 #define CFG_SDRAM_BASE          0x00000000
177 #define CFG_FLASH_BASE          0x40000000
178 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
179 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
180 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
181
182 /*
183  * For booting Linux, the board info and command line data
184  * have to be in the first 8 MB of memory, since this is
185  * the maximum mapped by the Linux kernel during initialization.
186  */
187 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
188
189 /*-----------------------------------------------------------------------
190  * FLASH organization
191  */
192
193 /* use CFI flash driver */
194 #define CFG_FLASH_CFI           1       /* Flash is CFI conformant */
195 #define CONFIG_FLASH_CFI_DRIVER 1       /* Use the common driver */
196 #define CFG_FLASH_BANKS_LIST    { CFG_FLASH_BASE }
197 #define CFG_FLASH_EMPTY_INFO
198 #define CFG_FLASH_USE_BUFFER_WRITE      1
199 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks */
200 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip */
201
202 #define CONFIG_ENV_IS_IN_FLASH  1
203 #define CONFIG_ENV_OFFSET               0x40000 /*   Offset   of Environment Sector     */
204 #define CONFIG_ENV_SIZE         0x08000 /* Total Size of Environment            */
205 #define CONFIG_ENV_SECT_SIZE    0x20000 /* Total Size of Environment Sector     */
206
207 /* Address and size of Redundant Environment Sector     */
208 #define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET+CONFIG_ENV_SECT_SIZE)
209 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
210
211 #define CFG_USE_PPCENV                  /* Environment embedded in sect .ppcenv */
212
213 #define CONFIG_MISC_INIT_R              /* Make sure to remap flashes correctly */
214
215 /*-----------------------------------------------------------------------
216  * Dynamic MTD partition support
217  */
218 #define CONFIG_JFFS2_CMDLINE
219 #define MTDIDS_DEFAULT          "nor0=TQM8xxM-0"
220
221 #define MTDPARTS_DEFAULT        "mtdparts=TQM8xxM-0:512k(u-boot),"      \
222                                                 "128k(dtb),"            \
223                                                 "1920k(kernel),"        \
224                                                 "5632(rootfs),"         \
225                                                 "4m(data)"
226
227 /*-----------------------------------------------------------------------
228  * Hardware Information Block
229  */
230 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
231 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
232 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
233
234 /*-----------------------------------------------------------------------
235  * Cache Configuration
236  */
237 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
238 #if defined(CONFIG_CMD_KGDB)
239 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
240 #endif
241
242 /*-----------------------------------------------------------------------
243  * SYPCR - System Protection Control                            11-9
244  * SYPCR can only be written once after reset!
245  *-----------------------------------------------------------------------
246  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
247  */
248 #if defined(CONFIG_WATCHDOG)
249 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
250                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
251 #else
252 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
253 #endif
254
255 /*-----------------------------------------------------------------------
256  * SIUMCR - SIU Module Configuration                            11-6
257  *-----------------------------------------------------------------------
258  * PCMCIA config., multi-function pin tri-state
259  */
260 #ifndef CONFIG_CAN_DRIVER
261 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
262 #else   /* we must activate GPL5 in the SIUMCR for CAN */
263 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
264 #endif  /* CONFIG_CAN_DRIVER */
265
266 /*-----------------------------------------------------------------------
267  * TBSCR - Time Base Status and Control                         11-26
268  *-----------------------------------------------------------------------
269  * Clear Reference Interrupt Status, Timebase freezing enabled
270  */
271 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
272
273 /*-----------------------------------------------------------------------
274  * RTCSC - Real-Time Clock Status and Control Register          11-27
275  *-----------------------------------------------------------------------
276  */
277 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
278
279 /*-----------------------------------------------------------------------
280  * PISCR - Periodic Interrupt Status and Control                11-31
281  *-----------------------------------------------------------------------
282  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
283  */
284 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
285
286 /*-----------------------------------------------------------------------
287  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
288  *-----------------------------------------------------------------------
289  * Reset PLL lock status sticky bit, timer expired status bit and timer
290  * interrupt status bit
291  */
292 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
293
294 /*-----------------------------------------------------------------------
295  * SCCR - System Clock and reset Control Register               15-27
296  *-----------------------------------------------------------------------
297  * Set clock output, timebase and RTC source and divider,
298  * power management and some other internal clocks
299  */
300 #define SCCR_MASK       SCCR_EBDF11
301 #define CFG_SCCR        (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
302                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
303                          SCCR_DFALCD00)
304
305 /*-----------------------------------------------------------------------
306  * PCMCIA stuff
307  *-----------------------------------------------------------------------
308  *
309  */
310 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
311 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
312 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
313 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
314 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
315 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
316 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
317 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
318
319 /*-----------------------------------------------------------------------
320  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
321  *-----------------------------------------------------------------------
322  */
323
324 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
325
326 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
327 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
328 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
329
330 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
331 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
332
333 #define CFG_ATA_IDE0_OFFSET     0x0000
334
335 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
336
337 /* Offset for data I/O                  */
338 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
339
340 /* Offset for normal register accesses  */
341 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
342
343 /* Offset for alternate registers       */
344 #define CFG_ATA_ALT_OFFSET      0x0100
345
346 /*-----------------------------------------------------------------------
347  *
348  *-----------------------------------------------------------------------
349  *
350  */
351 #define CFG_DER 0
352
353 /*
354  * Init Memory Controller:
355  *
356  * BR0/1 and OR0/1 (FLASH)
357  */
358
359 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
360 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
361
362 /* used to re-map FLASH both when starting from SRAM or FLASH:
363  * restrict access enough to keep SRAM working (if any)
364  * but not too much to meddle with FLASH accesses
365  */
366 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
367 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
368
369 /*
370  * FLASH timing:
371  */
372 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
373                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
374
375 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
376 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
377 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
378
379 #define CFG_OR1_REMAP   CFG_OR0_REMAP
380 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
381 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
382
383 /*
384  * BR2/3 and OR2/3 (SDRAM)
385  *
386  */
387 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
388 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
389 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
390
391 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
392 #define CFG_OR_TIMING_SDRAM     0x00000A00
393
394 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
395 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
396
397 #ifndef CONFIG_CAN_DRIVER
398 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
399 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
400 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
401 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
402 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
403 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
404 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
405                                         BR_PS_8 | BR_MS_UPMB | BR_V )
406 #endif  /* CONFIG_CAN_DRIVER */
407
408 /*
409  * Memory Periodic Timer Prescaler
410  *
411  * The Divider for PTA (refresh timer) configuration is based on an
412  * example SDRAM configuration (64 MBit, one bank). The adjustment to
413  * the number of chip selects (NCS) and the actually needed refresh
414  * rate is done by setting MPTPR.
415  *
416  * PTA is calculated from
417  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
418  *
419  *      gclk      CPU clock (not bus clock!)
420  *      Trefresh  Refresh cycle * 4 (four word bursts used)
421  *
422  * 4096  Rows from SDRAM example configuration
423  * 1000  factor s -> ms
424  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
425  *    4  Number of refresh cycles per period
426  *   64  Refresh cycle in ms per number of rows
427  * --------------------------------------------
428  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
429  *
430  * 50 MHz => 50.000.000 / Divider =  98
431  * 66 Mhz => 66.000.000 / Divider = 129
432  * 80 Mhz => 80.000.000 / Divider = 156
433  */
434
435 #define CFG_PTA_PER_CLK ((4096 * 32 * 1000) / (4 * 64))
436 #define CFG_MAMR_PTA    98
437
438 /*
439  * For 16 MBit, refresh rates could be 31.3 us
440  * (= 64 ms / 2K = 125 / quad bursts).
441  * For a simpler initialization, 15.6 us is used instead.
442  *
443  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
444  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
445  */
446 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
447 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
448
449 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
450 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
451 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
452
453 /*
454  * MAMR settings for SDRAM
455  */
456
457 /* 8 column SDRAM */
458 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
459                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
460                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
461 /* 9 column SDRAM */
462 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
463                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
464                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
465
466
467 /*
468  * Internal Definitions
469  *
470  * Boot Flags
471  */
472 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
473 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
474
475 #endif  /* __CONFIG_H */