]> git.sur5r.net Git - u-boot/blob - include/configs/katmai.h
fac284456abe85aa0b75fe20eca1dff83e66d554
[u-boot] / include / configs / katmai.h
1 /*
2  * (C) Copyright 2007
3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
4  *
5  * (C) Copyright 2004 Paul Reynolds <PaulReynolds@lhsolutions.com>
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25
26 /************************************************************************
27  * katmai.h - configuration for AMCC Katmai (440SPe)
28  ***********************************************************************/
29
30 #ifndef __CONFIG_H
31 #define __CONFIG_H
32
33 /*-----------------------------------------------------------------------
34  * High Level Configuration Options
35  *----------------------------------------------------------------------*/
36 #define CONFIG_KATMAI                   1       /* Board is Katmai      */
37 #define CONFIG_4xx                      1       /* ... PPC4xx family    */
38 #define CONFIG_440                      1       /* ... PPC440 family    */
39 #define CONFIG_440SPE                   1       /* Specifc SPe support  */
40 #define CONFIG_SYS_CLK_FREQ     33333333        /* external freq to pll */
41 #define CFG_4xx_RESET_TYPE      0x2     /* use chip reset on this board */
42
43 /*
44  * Enable this board for more than 2GB of SDRAM
45  */
46 #define CONFIG_PHYS_64BIT
47 #define CONFIG_VERY_BIG_RAM
48 #define CONFIG_MAX_MEM_MAPPED   ((phys_size_t)2 << 30)
49
50 /*
51  * Include common defines/options for all AMCC eval boards
52  */
53 #define CONFIG_HOSTNAME         katmai
54 #include "amcc-common.h"
55
56 #define CONFIG_BOARD_EARLY_INIT_F 1     /* Call board_pre_init          */
57 #undef  CONFIG_SHOW_BOOT_PROGRESS
58
59 /*-----------------------------------------------------------------------
60  * Base addresses -- Note these are effective addresses where the
61  * actual resources get mapped (not physical addresses)
62  *----------------------------------------------------------------------*/
63 #define CFG_FLASH_BASE          0xff000000      /* start of FLASH       */
64 #define CFG_PERIPHERAL_BASE     0xa0000000      /* internal peripherals */
65 #define CFG_ISRAM_BASE          0x90000000      /* internal SRAM        */
66
67 #define CFG_PCI_MEMBASE         0x80000000      /* mapped PCI memory    */
68 #define CFG_PCI_BASE            0xd0000000      /* internal PCI regs    */
69 #define CFG_PCI_TARGBASE        CFG_PCI_MEMBASE
70
71 #define CFG_PCIE_MEMBASE        0xb0000000      /* mapped PCIe memory   */
72 #define CFG_PCIE_MEMSIZE        0x08000000      /* smallest incr for PCIe port */
73 #define CFG_PCIE_BASE           0xe0000000      /* PCIe UTL regs */
74
75 #define CFG_PCIE0_CFGBASE       0xc0000000
76 #define CFG_PCIE1_CFGBASE       0xc1000000
77 #define CFG_PCIE2_CFGBASE       0xc2000000
78 #define CFG_PCIE0_XCFGBASE      0xc3000000
79 #define CFG_PCIE1_XCFGBASE      0xc3001000
80 #define CFG_PCIE2_XCFGBASE      0xc3002000
81
82 /* base address of inbound PCIe window */
83 #define CFG_PCIE_INBOUND_BASE   0x0000000000000000ULL
84
85 /* System RAM mapped to PCI space */
86 #define CONFIG_PCI_SYS_MEM_BUS  CFG_SDRAM_BASE
87 #define CONFIG_PCI_SYS_MEM_PHYS CFG_SDRAM_BASE
88 #define CONFIG_PCI_SYS_MEM_SIZE (1024 * 1024 * 1024)
89
90 #define CFG_ACE_BASE            0xfe000000      /* Xilinx ACE controller - Compact Flash */
91
92 /*-----------------------------------------------------------------------
93  * Initial RAM & stack pointer (placed in internal SRAM)
94  *----------------------------------------------------------------------*/
95 #define CFG_TEMP_STACK_OCM      1
96 #define CFG_OCM_DATA_ADDR       CFG_ISRAM_BASE
97 #define CFG_INIT_RAM_ADDR       CFG_ISRAM_BASE  /* Initial RAM address  */
98 #define CFG_INIT_RAM_END        0x2000          /* End of used area in RAM */
99 #define CFG_GBL_DATA_SIZE       128             /* num bytes initial data */
100
101 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
102 #define CFG_POST_WORD_ADDR      (CFG_GBL_DATA_OFFSET - 0x4)
103 #define CFG_INIT_SP_OFFSET      CFG_POST_WORD_ADDR
104
105 /*-----------------------------------------------------------------------
106  * Serial Port
107  *----------------------------------------------------------------------*/
108 #undef CONFIG_UART1_CONSOLE
109 #undef CFG_EXT_SERIAL_CLOCK
110
111 /*-----------------------------------------------------------------------
112  * DDR SDRAM
113  *----------------------------------------------------------------------*/
114 #define CONFIG_SPD_EEPROM       1       /* Use SPD EEPROM for setup     */
115 #define SPD_EEPROM_ADDRESS      {0x51, 0x52}    /* SPD i2c spd addresses*/
116 #define CONFIG_DDR_ECC          1       /* with ECC support             */
117 #define CONFIG_DDR_RQDC_FIXED   0x80000038 /* optimal value found by GDA*/
118 #undef  CONFIG_STRESS
119
120 /*-----------------------------------------------------------------------
121  * I2C
122  *----------------------------------------------------------------------*/
123 #define CFG_I2C_SPEED           100000  /* I2C speed and slave address  */
124
125 #define CONFIG_I2C_MULTI_BUS
126 #define CONFIG_I2C_CMD_TREE
127 #define CFG_SPD_BUS_NUM         0       /* The I2C bus for SPD          */
128
129 #define IIC0_BOOTPROM_ADDR      0x50
130 #define IIC0_ALT_BOOTPROM_ADDR  0x54
131
132 #define CFG_I2C_MULTI_EEPROMS
133 #define CFG_I2C_EEPROM_ADDR     (0x50)
134 #define CFG_I2C_EEPROM_ADDR_LEN 1
135 #define CFG_EEPROM_PAGE_WRITE_ENABLE
136 #define CFG_EEPROM_PAGE_WRITE_BITS 3
137 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS 10
138
139 /* I2C RTC */
140 #define CONFIG_RTC_M41T11       1
141 #define CFG_RTC_BUS_NUM         1       /* The I2C bus for RTC          */
142 #define CFG_I2C_RTC_ADDR        0x68
143 #define CFG_M41T11_BASE_YEAR    1900    /* play along with linux        */
144
145 /* I2C DTT */
146 #define CONFIG_DTT_ADM1021      1       /* ADM1021 temp sensor support  */
147 #define CFG_DTT_BUS_NUM         1       /* The I2C bus for DTT          */
148 /*
149  * standard dtt sensor configuration - bottom bit will determine local or
150  * remote sensor of the ADM1021, the rest determines index into
151  * CFG_DTT_ADM1021 array below.
152  */
153 #define CONFIG_DTT_SENSORS      { 0, 1 }
154
155 /*
156  * ADM1021 temp sensor configuration (see dtt/adm1021.c for details).
157  * there will be one entry in this array for each two (dummy) sensors in
158  * CONFIG_DTT_SENSORS.
159  *
160  * For Katmai board:
161  * - only one ADM1021
162  * - i2c addr 0x18
163  * - conversion rate 0x02 = 0.25 conversions/second
164  * - ALERT ouput disabled
165  * - local temp sensor enabled, min set to 0 deg, max set to 85 deg
166  * - remote temp sensor enabled, min set to 0 deg, max set to 85 deg
167  */
168 #define CFG_DTT_ADM1021         { { 0x18, 0x02, 0, 1, 0, 85, 1, 0, 58} }
169
170 /*-----------------------------------------------------------------------
171  * Environment
172  *----------------------------------------------------------------------*/
173 #define CONFIG_ENV_IS_IN_FLASH  1       /* Environment uses flash       */
174
175 /*
176  * Default environment variables
177  */
178 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
179         CONFIG_AMCC_DEF_ENV                                             \
180         CONFIG_AMCC_DEF_ENV_POWERPC                                     \
181         CONFIG_AMCC_DEF_ENV_PPC_OLD                                     \
182         CONFIG_AMCC_DEF_ENV_NOR_UPD                                     \
183         "kernel_addr=fff10000\0"                                        \
184         "ramdisk_addr=fff20000\0"                                       \
185         "kozio=bootm ffc60000\0"                                        \
186         "pciconfighost=1\0"                                             \
187         "pcie_mode=RP:RP:RP\0"                                          \
188         ""
189
190 /*
191  * Commands additional to the ones defined in amcc-common.h
192  */
193 #define CONFIG_CMD_DATE
194 #define CONFIG_CMD_PCI
195 #define CONFIG_CMD_SDRAM
196 #define CONFIG_CMD_SNTP
197
198 #define CONFIG_IBM_EMAC4_V4     1       /* 440SPe has this EMAC version */
199 #define CONFIG_PHY_ADDR         1       /* PHY address, See schematics  */
200 #define CONFIG_HAS_ETH0
201 #define CONFIG_PHY_RESET        1       /* reset phy upon startup       */
202 #define CONFIG_PHY_RESET_DELAY  1000
203 #define CONFIG_CIS8201_PHY      1       /* Enable 'special' RGMII mode for Cicada phy */
204 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
205
206 /*-----------------------------------------------------------------------
207  * FLASH related
208  *----------------------------------------------------------------------*/
209 #define CFG_FLASH_CFI
210 #define CONFIG_FLASH_CFI_DRIVER
211 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
212 #define CFG_FLASH_USE_BUFFER_WRITE 1    /* use buffered writes (20x faster)     */
213
214 #define CFG_FLASH_BANKS_LIST    {CFG_FLASH_BASE}
215 #define CFG_MAX_FLASH_BANKS     1                   /* number of banks      */
216 #define CFG_MAX_FLASH_SECT      1024                /* sectors per device   */
217
218 #undef  CFG_FLASH_CHECKSUM
219 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
220 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
221
222 #define CONFIG_ENV_SECT_SIZE    0x20000 /* size of one complete sector  */
223 #define CONFIG_ENV_ADDR         (CFG_MONITOR_BASE-CONFIG_ENV_SECT_SIZE)
224 #define CONFIG_ENV_SIZE         0x4000  /* Total Size of Environment Sector     */
225
226 /* Address and size of Redundant Environment Sector     */
227 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_ENV_ADDR-CONFIG_ENV_SECT_SIZE)
228 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
229
230 /*-----------------------------------------------------------------------
231  * PCI stuff
232  *-----------------------------------------------------------------------
233  */
234 /* General PCI */
235 #define CONFIG_PCI                      /* include pci support          */
236 #define CONFIG_PCI_PNP          1       /* do pci plug-and-play         */
237 #define CONFIG_PCI_SCAN_SHOW    1       /* show pci devices on startup  */
238 #define CONFIG_PCI_CONFIG_HOST_BRIDGE
239
240 /* Board-specific PCI */
241 #define CFG_PCI_TARGET_INIT             /* let board init pci target    */
242 #undef  CFG_PCI_MASTER_INIT
243
244 #define CFG_PCI_SUBSYS_VENDORID 0x1014  /* IBM                          */
245 #define CFG_PCI_SUBSYS_DEVICEID 0xcafe  /* Whatever                     */
246 /* #define CFG_PCI_SUBSYS_ID    CFG_PCI_SUBSYS_DEVICEID */
247
248 /*
249  *  NETWORK Support (PCI):
250  */
251 /* Support for Intel 82557/82559/82559ER chips. */
252 #define CONFIG_EEPRO100
253
254 /*-----------------------------------------------------------------------
255  * Xilinx System ACE support
256  *----------------------------------------------------------------------*/
257 #define CONFIG_SYSTEMACE        1       /* Enable SystemACE support     */
258 #define CFG_SYSTEMACE_WIDTH     16      /* Data bus width is 16         */
259 #define CFG_SYSTEMACE_BASE      CFG_ACE_BASE
260 #define CONFIG_DOS_PARTITION    1
261
262 /*-----------------------------------------------------------------------
263  * External Bus Controller (EBC) Setup
264  *----------------------------------------------------------------------*/
265
266 /* Memory Bank 0 (Flash) initialization                                 */
267 #define CFG_EBC_PB0AP           (EBC_BXAP_BME_DISABLED      |           \
268                                  EBC_BXAP_TWT_ENCODE(7)     |           \
269                                  EBC_BXAP_BCE_DISABLE       |           \
270                                  EBC_BXAP_BCT_2TRANS        |           \
271                                  EBC_BXAP_CSN_ENCODE(0)     |           \
272                                  EBC_BXAP_OEN_ENCODE(0)     |           \
273                                  EBC_BXAP_WBN_ENCODE(0)     |           \
274                                  EBC_BXAP_WBF_ENCODE(0)     |           \
275                                  EBC_BXAP_TH_ENCODE(0)      |           \
276                                  EBC_BXAP_RE_DISABLED       |           \
277                                  EBC_BXAP_SOR_DELAYED       |           \
278                                  EBC_BXAP_BEM_WRITEONLY     |           \
279                                  EBC_BXAP_PEN_DISABLED)
280 #define CFG_EBC_PB0CR           (EBC_BXCR_BAS_ENCODE(CFG_FLASH_BASE) |  \
281                                  EBC_BXCR_BS_16MB                    |  \
282                                  EBC_BXCR_BU_RW                      |  \
283                                  EBC_BXCR_BW_16BIT)
284
285 /* Memory Bank 1 (Xilinx System ACE controller) initialization          */
286 #define CFG_EBC_PB1AP           (EBC_BXAP_BME_DISABLED      |           \
287                                  EBC_BXAP_TWT_ENCODE(4)     |           \
288                                  EBC_BXAP_BCE_DISABLE       |           \
289                                  EBC_BXAP_BCT_2TRANS        |           \
290                                  EBC_BXAP_CSN_ENCODE(0)     |           \
291                                  EBC_BXAP_OEN_ENCODE(0)     |           \
292                                  EBC_BXAP_WBN_ENCODE(0)     |           \
293                                  EBC_BXAP_WBF_ENCODE(0)     |           \
294                                  EBC_BXAP_TH_ENCODE(0)      |           \
295                                  EBC_BXAP_RE_DISABLED       |           \
296                                  EBC_BXAP_SOR_NONDELAYED    |           \
297                                  EBC_BXAP_BEM_WRITEONLY     |           \
298                                  EBC_BXAP_PEN_DISABLED)
299 #define CFG_EBC_PB1CR           (EBC_BXCR_BAS_ENCODE(CFG_ACE_BASE)  |   \
300                                  EBC_BXCR_BS_1MB                    |   \
301                                  EBC_BXCR_BU_RW                     |   \
302                                  EBC_BXCR_BW_16BIT)
303
304 /*-------------------------------------------------------------------------
305  * Initialize EBC CONFIG -
306  * Keep the Default value, but the bit PDT which has to be set to 1 ?TBC
307  * default value : 0x07C00000 - 0 0 000 1 1 1 1 1 0000 0 00000 000000000000
308  *-------------------------------------------------------------------------*/
309 #define CFG_EBC_CFG             (EBC_CFG_LE_UNLOCK    | \
310                                  EBC_CFG_PTD_ENABLE   | \
311                                  EBC_CFG_RTC_16PERCLK | \
312                                  EBC_CFG_ATC_PREVIOUS | \
313                                  EBC_CFG_DTC_PREVIOUS | \
314                                  EBC_CFG_CTC_PREVIOUS | \
315                                  EBC_CFG_OEO_PREVIOUS | \
316                                  EBC_CFG_EMC_DEFAULT  | \
317                                  EBC_CFG_PME_DISABLE  | \
318                                  EBC_CFG_PR_16)
319
320 /*-----------------------------------------------------------------------
321  * GPIO Setup
322  *----------------------------------------------------------------------*/
323 #define CFG_GPIO_PCIE_PRESENT0  17
324 #define CFG_GPIO_PCIE_PRESENT1  21
325 #define CFG_GPIO_PCIE_PRESENT2  23
326 #define CFG_GPIO_RS232_FORCEOFF 30
327
328 #define CFG_PFC0                (GPIO_VAL(CFG_GPIO_PCIE_PRESENT0) | \
329                                  GPIO_VAL(CFG_GPIO_PCIE_PRESENT1) | \
330                                  GPIO_VAL(CFG_GPIO_PCIE_PRESENT2) | \
331                                  GPIO_VAL(CFG_GPIO_RS232_FORCEOFF))
332 #define CFG_GPIO_OR             GPIO_VAL(CFG_GPIO_RS232_FORCEOFF)
333 #define CFG_GPIO_TCR            GPIO_VAL(CFG_GPIO_RS232_FORCEOFF)
334 #define CFG_GPIO_ODR            0
335
336 #endif  /* __CONFIG_H */