git.sur5r.net Git - freertos/blob

   1 /******************************************************************************
   2 *
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   4 *
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  30 *
  31 *
  32 * microblaze_invalidate_dcache_range (unsigned int cacheaddr, unsigned int len)
  33 *
  34 *    Invalidate a Dcache range
  35 *
  36 *    Parameters:
  37 *       'cacheaddr' - address in the Dcache where invalidation begins
  38 *       'len    '   - length (in bytes) worth of Dcache to be invalidated
  39 *
  40 *
  41 *******************************************************************************/
  42
  43 #include "xparameters.h"
  44
  45 #define MICROBLAZE_MSR_DCACHE_ENABLE        0x00000080
  46 #define MICROBLAZE_MSR_INTR_ENABLE          0x00000002
  47
  48 #ifndef XPAR_MICROBLAZE_DCACHE_LINE_LEN
  49 #define XPAR_MICROBLAZE_DCACHE_LINE_LEN     1
  50 #endif
  51
  52 #ifndef XPAR_MICROBLAZE_DCACHE_USE_WRITEBACK
  53 #define MB_VERSION_LT_v720
  54 #define MB_HAS_WRITEBACK_SET 0
  55 #else
  56 #define MB_HAS_WRITEBACK_SET XPAR_MICROBLAZE_DCACHE_USE_WRITEBACK
  57 #endif
  58
  59         .text
  60         .globl  microblaze_invalidate_dcache_range
  61         .ent    microblaze_invalidate_dcache_range
  62         .align  2
  63
  64 microblaze_invalidate_dcache_range:
  65
  66
  67 #ifdef MB_VERSION_LT_v720                                       /* Disable Dcache and interrupts before invalidating */
  68         mfs     r9, rmsr
  69         andi    r10, r9, ~(MICROBLAZE_MSR_DCACHE_ENABLE | MICROBLAZE_MSR_INTR_ENABLE)
  70         mts     rmsr, r10
  71 #endif
  72
  73         beqi    r6, L_done                                      /* Skip loop if size is zero */
  74
  75         add     r6, r5, r6                                      /* Compute end address */
  76         addik   r6, r6, -1
  77
  78         andi    r6, r6, -(4 * XPAR_MICROBLAZE_DCACHE_LINE_LEN)  /* Align end down to cache line */
  79         andi    r5, r5, -(4 * XPAR_MICROBLAZE_DCACHE_LINE_LEN)  /* Align start down to cache line */
  80
  81 #if MB_HAS_WRITEBACK_SET == 0                                   /* Use a different scheme for MB version < v7.20 or when caches are write-through */
  82
  83 L_start:
  84         cmpu    r18, r5, r6                                     /* Are we at the end? */
  85         blti    r18, L_done
  86
  87         wdc     r5, r0
  88
  89         brid    L_start                                         /* Branch to the beginning of the loop */
  90         addik   r5, r5, (XPAR_MICROBLAZE_DCACHE_LINE_LEN * 4)   /* Increment the addrees by 4 (delay slot) */
  91 #else
  92
  93         rsubk   r6, r5, r6
  94                                                                 /* r6 will now contain (count of bytes - (4 * XPAR_MICROBLAZE_DCACHE_LINE_LEN)) */
  95 L_start:
  96         wdc.clear r5, r6                                        /* Invalidate the cache line only if the address matches */
  97         bneid   r6, L_start
  98         addik   r6, r6, -(XPAR_MICROBLAZE_DCACHE_LINE_LEN * 4)
  99
 100 #endif
 101
 102 L_done:
 103         rtsd    r15, 8
 104 #ifdef MB_VERSION_LT_v720                                       /* restore MSR only for MB version < v7.20 */
 105         mts     rmsr, r9
 106 #else
 107         nop
 108 #endif
 109         .end    microblaze_invalidate_dcache_range
 110
 111
 112