git.sur5r.net Git - freertos/blob

   1 /**\r
   2  * \file\r
   3  *\r
   4  * Copyright (c) 2013 Atmel Corporation. All rights reserved.\r
   5  *\r
   6  * \asf_license_start\r
   7  *\r
   8  * \page License\r
   9  *\r
  10  * Redistribution and use in source and binary forms, with or without\r
  11  * modification, are permitted provided that the following conditions are met:\r
  12  *\r
  13  * 1. Redistributions of source code must retain the above copyright notice,\r
  14  *    this list of conditions and the following disclaimer.\r
  15  *\r
  16  * 2. Redistributions in binary form must reproduce the above copyright notice,\r
  17  *    this list of conditions and the following disclaimer in the documentation\r
  18  *    and/or other materials provided with the distribution.\r
  19  *\r
  20  * 3. The name of Atmel may not be used to endorse or promote products derived\r
  21  *    from this software without specific prior written permission.\r
  22  *\r
  23  * 4. This software may only be redistributed and used in connection with an\r
  24  *    Atmel microcontroller product.\r
  25  *\r
  26  * THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR IMPLIED\r
  27  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  28  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  29  * EXPRESSLY AND SPECIFICALLY DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR\r
  30  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  31  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS\r
  32  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)\r
  33  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,\r
  34  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN\r
  35  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  36  * POSSIBILITY OF SUCH DAMAGE.\r
  37  *\r
  38  * \asf_license_stop\r
  39  *\r
  40  */\r
  41 \r
  42 #ifndef _SAM4E_AFEC0_INSTANCE_\r
  43 #define _SAM4E_AFEC0_INSTANCE_\r
  44 \r
  45 /* ========== Register definition for AFEC0 peripheral ========== */\r
  46 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  47 #define REG_AFEC0_CR               (0x400B0000U) /**< \brief (AFEC0) Control Register */\r
  48 #define REG_AFEC0_MR               (0x400B0004U) /**< \brief (AFEC0) Mode Register */\r
  49 #define REG_AFEC0_EMR              (0x400B0008U) /**< \brief (AFEC0) Extended Mode Register */\r
  50 #define REG_AFEC0_SEQ1R            (0x400B000CU) /**< \brief (AFEC0) Channel Sequence 1 Register */\r
  51 #define REG_AFEC0_SEQ2R            (0x400B0010U) /**< \brief (AFEC0) Channel Sequence 2 Register */\r
  52 #define REG_AFEC0_CHER             (0x400B0014U) /**< \brief (AFEC0) Channel Enable Register */\r
  53 #define REG_AFEC0_CHDR             (0x400B0018U) /**< \brief (AFEC0) Channel Disable Register */\r
  54 #define REG_AFEC0_CHSR             (0x400B001CU) /**< \brief (AFEC0) Channel Status Register */\r
  55 #define REG_AFEC0_LCDR             (0x400B0020U) /**< \brief (AFEC0) Last Converted Data Register */\r
  56 #define REG_AFEC0_IER              (0x400B0024U) /**< \brief (AFEC0) Interrupt Enable Register */\r
  57 #define REG_AFEC0_IDR              (0x400B0028U) /**< \brief (AFEC0) Interrupt Disable Register */\r
  58 #define REG_AFEC0_IMR              (0x400B002CU) /**< \brief (AFEC0) Interrupt Mask Register */\r
  59 #define REG_AFEC0_ISR              (0x400B0030U) /**< \brief (AFEC0) Interrupt Status Register */\r
  60 #define REG_AFEC0_OVER             (0x400B004CU) /**< \brief (AFEC0) Overrun Status Register */\r
  61 #define REG_AFEC0_CWR              (0x400B0050U) /**< \brief (AFEC0) Compare Window Register */\r
  62 #define REG_AFEC0_CGR              (0x400B0054U) /**< \brief (AFEC0) Channel Gain Register */\r
  63 #define REG_AFEC0_CDOR             (0x400B005CU) /**< \brief (AFEC0) Channel Calibration DC Offset Register */\r
  64 #define REG_AFEC0_DIFFR            (0x400B0060U) /**< \brief (AFEC0) Channel Differential Register */\r
  65 #define REG_AFEC0_CSELR            (0x400B0064U) /**< \brief (AFEC0) Channel Register Selection */\r
  66 #define REG_AFEC0_CDR              (0x400B0068U) /**< \brief (AFEC0) Channel Data Register */\r
  67 #define REG_AFEC0_COCR             (0x400B006CU) /**< \brief (AFEC0) Channel Offset Compensation Register */\r
  68 #define REG_AFEC0_TEMPMR           (0x400B0070U) /**< \brief (AFEC0) Temperature Sensor Mode Register */\r
  69 #define REG_AFEC0_TEMPCWR          (0x400B0074U) /**< \brief (AFEC0) Temperature Compare Window Register */\r
  70 #define REG_AFEC0_ACR              (0x400B0094U) /**< \brief (AFEC0) Analog Control Register */\r
  71 #define REG_AFEC0_WPMR             (0x400B00E4U) /**< \brief (AFEC0) Write Protect Mode Register */\r
  72 #define REG_AFEC0_WPSR             (0x400B00E8U) /**< \brief (AFEC0) Write Protect Status Register */\r
  73 #define REG_AFEC0_RPR              (0x400B0100U) /**< \brief (AFEC0) Receive Pointer Register */\r
  74 #define REG_AFEC0_RCR              (0x400B0104U) /**< \brief (AFEC0) Receive Counter Register */\r
  75 #define REG_AFEC0_RNPR             (0x400B0110U) /**< \brief (AFEC0) Receive Next Pointer Register */\r
  76 #define REG_AFEC0_RNCR             (0x400B0114U) /**< \brief (AFEC0) Receive Next Counter Register */\r
  77 #define REG_AFEC0_PTCR             (0x400B0120U) /**< \brief (AFEC0) Transfer Control Register */\r
  78 #define REG_AFEC0_PTSR             (0x400B0124U) /**< \brief (AFEC0) Transfer Status Register */\r
  79 #else\r
  80 #define REG_AFEC0_CR      (*(WoReg*)0x400B0000U) /**< \brief (AFEC0) Control Register */\r
  81 #define REG_AFEC0_MR      (*(RwReg*)0x400B0004U) /**< \brief (AFEC0) Mode Register */\r
  82 #define REG_AFEC0_EMR     (*(RwReg*)0x400B0008U) /**< \brief (AFEC0) Extended Mode Register */\r
  83 #define REG_AFEC0_SEQ1R   (*(RwReg*)0x400B000CU) /**< \brief (AFEC0) Channel Sequence 1 Register */\r
  84 #define REG_AFEC0_SEQ2R   (*(RwReg*)0x400B0010U) /**< \brief (AFEC0) Channel Sequence 2 Register */\r
  85 #define REG_AFEC0_CHER    (*(WoReg*)0x400B0014U) /**< \brief (AFEC0) Channel Enable Register */\r
  86 #define REG_AFEC0_CHDR    (*(WoReg*)0x400B0018U) /**< \brief (AFEC0) Channel Disable Register */\r
  87 #define REG_AFEC0_CHSR    (*(RoReg*)0x400B001CU) /**< \brief (AFEC0) Channel Status Register */\r
  88 #define REG_AFEC0_LCDR    (*(RoReg*)0x400B0020U) /**< \brief (AFEC0) Last Converted Data Register */\r
  89 #define REG_AFEC0_IER     (*(WoReg*)0x400B0024U) /**< \brief (AFEC0) Interrupt Enable Register */\r
  90 #define REG_AFEC0_IDR     (*(WoReg*)0x400B0028U) /**< \brief (AFEC0) Interrupt Disable Register */\r
  91 #define REG_AFEC0_IMR     (*(RoReg*)0x400B002CU) /**< \brief (AFEC0) Interrupt Mask Register */\r
  92 #define REG_AFEC0_ISR     (*(RoReg*)0x400B0030U) /**< \brief (AFEC0) Interrupt Status Register */\r
  93 #define REG_AFEC0_OVER    (*(RoReg*)0x400B004CU) /**< \brief (AFEC0) Overrun Status Register */\r
  94 #define REG_AFEC0_CWR     (*(RwReg*)0x400B0050U) /**< \brief (AFEC0) Compare Window Register */\r
  95 #define REG_AFEC0_CGR     (*(RwReg*)0x400B0054U) /**< \brief (AFEC0) Channel Gain Register */\r
  96 #define REG_AFEC0_CDOR    (*(RwReg*)0x400B005CU) /**< \brief (AFEC0) Channel Calibration DC Offset Register */\r
  97 #define REG_AFEC0_DIFFR   (*(RwReg*)0x400B0060U) /**< \brief (AFEC0) Channel Differential Register */\r
  98 #define REG_AFEC0_CSELR   (*(RwReg*)0x400B0064U) /**< \brief (AFEC0) Channel Register Selection */\r
  99 #define REG_AFEC0_CDR     (*(RoReg*)0x400B0068U) /**< \brief (AFEC0) Channel Data Register */\r
 100 #define REG_AFEC0_COCR    (*(RwReg*)0x400B006CU) /**< \brief (AFEC0) Channel Offset Compensation Register */\r
 101 #define REG_AFEC0_TEMPMR  (*(RwReg*)0x400B0070U) /**< \brief (AFEC0) Temperature Sensor Mode Register */\r
 102 #define REG_AFEC0_TEMPCWR (*(RwReg*)0x400B0074U) /**< \brief (AFEC0) Temperature Compare Window Register */\r
 103 #define REG_AFEC0_ACR     (*(RwReg*)0x400B0094U) /**< \brief (AFEC0) Analog Control Register */\r
 104 #define REG_AFEC0_WPMR    (*(RwReg*)0x400B00E4U) /**< \brief (AFEC0) Write Protect Mode Register */\r
 105 #define REG_AFEC0_WPSR    (*(RoReg*)0x400B00E8U) /**< \brief (AFEC0) Write Protect Status Register */\r
 106 #define REG_AFEC0_RPR     (*(RwReg*)0x400B0100U) /**< \brief (AFEC0) Receive Pointer Register */\r
 107 #define REG_AFEC0_RCR     (*(RwReg*)0x400B0104U) /**< \brief (AFEC0) Receive Counter Register */\r
 108 #define REG_AFEC0_RNPR    (*(RwReg*)0x400B0110U) /**< \brief (AFEC0) Receive Next Pointer Register */\r
 109 #define REG_AFEC0_RNCR    (*(RwReg*)0x400B0114U) /**< \brief (AFEC0) Receive Next Counter Register */\r
 110 #define REG_AFEC0_PTCR    (*(WoReg*)0x400B0120U) /**< \brief (AFEC0) Transfer Control Register */\r
 111 #define REG_AFEC0_PTSR    (*(RoReg*)0x400B0124U) /**< \brief (AFEC0) Transfer Status Register */\r
 112 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
 113 \r
 114 #endif /* _SAM4E_AFEC0_INSTANCE_ */\r