git.sur5r.net Git - freertos/blob

   1 /**\r
   2  * \file\r
   3  *\r
   4  * Copyright (c) 2013 Atmel Corporation. All rights reserved.\r
   5  *\r
   6  * \asf_license_start\r
   7  *\r
   8  * \page License\r
   9  *\r
  10  * Redistribution and use in source and binary forms, with or without\r
  11  * modification, are permitted provided that the following conditions are met:\r
  12  *\r
  13  * 1. Redistributions of source code must retain the above copyright notice,\r
  14  *    this list of conditions and the following disclaimer.\r
  15  *\r
  16  * 2. Redistributions in binary form must reproduce the above copyright notice,\r
  17  *    this list of conditions and the following disclaimer in the documentation\r
  18  *    and/or other materials provided with the distribution.\r
  19  *\r
  20  * 3. The name of Atmel may not be used to endorse or promote products derived\r
  21  *    from this software without specific prior written permission.\r
  22  *\r
  23  * 4. This software may only be redistributed and used in connection with an\r
  24  *    Atmel microcontroller product.\r
  25  *\r
  26  * THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR IMPLIED\r
  27  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
  28  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
  29  * EXPRESSLY AND SPECIFICALLY DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR\r
  30  * ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL\r
  31  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS\r
  32  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)\r
  33  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,\r
  34  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN\r
  35  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE\r
  36  * POSSIBILITY OF SUCH DAMAGE.\r
  37  *\r
  38  * \asf_license_stop\r
  39  *\r
  40  */\r
  41 \r
  42 #ifndef _SAM4E_USART1_INSTANCE_\r
  43 #define _SAM4E_USART1_INSTANCE_\r
  44 \r
  45 /* ========== Register definition for USART1 peripheral ========== */\r
  46 #if (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__))\r
  47 #define REG_USART1_CR          (0x400A4000U) /**< \brief (USART1) Control Register */\r
  48 #define REG_USART1_MR          (0x400A4004U) /**< \brief (USART1) Mode Register */\r
  49 #define REG_USART1_IER          (0x400A4008U) /**< \brief (USART1) Interrupt Enable Register */\r
  50 #define REG_USART1_IDR          (0x400A400CU) /**< \brief (USART1) Interrupt Disable Register */\r
  51 #define REG_USART1_IMR          (0x400A4010U) /**< \brief (USART1) Interrupt Mask Register */\r
  52 #define REG_USART1_CSR          (0x400A4014U) /**< \brief (USART1) Channel Status Register */\r
  53 #define REG_USART1_RHR          (0x400A4018U) /**< \brief (USART1) Receiver Holding Register */\r
  54 #define REG_USART1_THR          (0x400A401CU) /**< \brief (USART1) Transmitter Holding Register */\r
  55 #define REG_USART1_BRGR          (0x400A4020U) /**< \brief (USART1) Baud Rate Generator Register */\r
  56 #define REG_USART1_RTOR          (0x400A4024U) /**< \brief (USART1) Receiver Time-out Register */\r
  57 #define REG_USART1_TTGR          (0x400A4028U) /**< \brief (USART1) Transmitter Timeguard Register */\r
  58 #define REG_USART1_FIDI          (0x400A4040U) /**< \brief (USART1) FI DI Ratio Register */\r
  59 #define REG_USART1_NER          (0x400A4044U) /**< \brief (USART1) Number of Errors Register */\r
  60 #define REG_USART1_IF          (0x400A404CU) /**< \brief (USART1) IrDA Filter Register */\r
  61 #define REG_USART1_MAN          (0x400A4050U) /**< \brief (USART1) Manchester Encoder Decoder Register */\r
  62 #define REG_USART1_WPMR          (0x400A40E4U) /**< \brief (USART1) Write Protect Mode Register */\r
  63 #define REG_USART1_WPSR          (0x400A40E8U) /**< \brief (USART1) Write Protect Status Register */\r
  64 #define REG_USART1_RPR          (0x400A4100U) /**< \brief (USART1) Receive Pointer Register */\r
  65 #define REG_USART1_RCR          (0x400A4104U) /**< \brief (USART1) Receive Counter Register */\r
  66 #define REG_USART1_TPR          (0x400A4108U) /**< \brief (USART1) Transmit Pointer Register */\r
  67 #define REG_USART1_TCR          (0x400A410CU) /**< \brief (USART1) Transmit Counter Register */\r
  68 #define REG_USART1_RNPR          (0x400A4110U) /**< \brief (USART1) Receive Next Pointer Register */\r
  69 #define REG_USART1_RNCR          (0x400A4114U) /**< \brief (USART1) Receive Next Counter Register */\r
  70 #define REG_USART1_TNPR          (0x400A4118U) /**< \brief (USART1) Transmit Next Pointer Register */\r
  71 #define REG_USART1_TNCR          (0x400A411CU) /**< \brief (USART1) Transmit Next Counter Register */\r
  72 #define REG_USART1_PTCR          (0x400A4120U) /**< \brief (USART1) Transfer Control Register */\r
  73 #define REG_USART1_PTSR          (0x400A4124U) /**< \brief (USART1) Transfer Status Register */\r
  74 #else\r
  75 #define REG_USART1_CR (*(WoReg*)0x400A4000U) /**< \brief (USART1) Control Register */\r
  76 #define REG_USART1_MR (*(RwReg*)0x400A4004U) /**< \brief (USART1) Mode Register */\r
  77 #define REG_USART1_IER (*(WoReg*)0x400A4008U) /**< \brief (USART1) Interrupt Enable Register */\r
  78 #define REG_USART1_IDR (*(WoReg*)0x400A400CU) /**< \brief (USART1) Interrupt Disable Register */\r
  79 #define REG_USART1_IMR (*(RoReg*)0x400A4010U) /**< \brief (USART1) Interrupt Mask Register */\r
  80 #define REG_USART1_CSR (*(RoReg*)0x400A4014U) /**< \brief (USART1) Channel Status Register */\r
  81 #define REG_USART1_RHR (*(RoReg*)0x400A4018U) /**< \brief (USART1) Receiver Holding Register */\r
  82 #define REG_USART1_THR (*(WoReg*)0x400A401CU) /**< \brief (USART1) Transmitter Holding Register */\r
  83 #define REG_USART1_BRGR (*(RwReg*)0x400A4020U) /**< \brief (USART1) Baud Rate Generator Register */\r
  84 #define REG_USART1_RTOR (*(RwReg*)0x400A4024U) /**< \brief (USART1) Receiver Time-out Register */\r
  85 #define REG_USART1_TTGR (*(RwReg*)0x400A4028U) /**< \brief (USART1) Transmitter Timeguard Register */\r
  86 #define REG_USART1_FIDI (*(RwReg*)0x400A4040U) /**< \brief (USART1) FI DI Ratio Register */\r
  87 #define REG_USART1_NER (*(RoReg*)0x400A4044U) /**< \brief (USART1) Number of Errors Register */\r
  88 #define REG_USART1_IF (*(RwReg*)0x400A404CU) /**< \brief (USART1) IrDA Filter Register */\r
  89 #define REG_USART1_MAN (*(RwReg*)0x400A4050U) /**< \brief (USART1) Manchester Encoder Decoder Register */\r
  90 #define REG_USART1_WPMR (*(RwReg*)0x400A40E4U) /**< \brief (USART1) Write Protect Mode Register */\r
  91 #define REG_USART1_WPSR (*(RoReg*)0x400A40E8U) /**< \brief (USART1) Write Protect Status Register */\r
  92 #define REG_USART1_RPR (*(RwReg*)0x400A4100U) /**< \brief (USART1) Receive Pointer Register */\r
  93 #define REG_USART1_RCR (*(RwReg*)0x400A4104U) /**< \brief (USART1) Receive Counter Register */\r
  94 #define REG_USART1_TPR (*(RwReg*)0x400A4108U) /**< \brief (USART1) Transmit Pointer Register */\r
  95 #define REG_USART1_TCR (*(RwReg*)0x400A410CU) /**< \brief (USART1) Transmit Counter Register */\r
  96 #define REG_USART1_RNPR (*(RwReg*)0x400A4110U) /**< \brief (USART1) Receive Next Pointer Register */\r
  97 #define REG_USART1_RNCR (*(RwReg*)0x400A4114U) /**< \brief (USART1) Receive Next Counter Register */\r
  98 #define REG_USART1_TNPR (*(RwReg*)0x400A4118U) /**< \brief (USART1) Transmit Next Pointer Register */\r
  99 #define REG_USART1_TNCR (*(RwReg*)0x400A411CU) /**< \brief (USART1) Transmit Next Counter Register */\r
 100 #define REG_USART1_PTCR (*(WoReg*)0x400A4120U) /**< \brief (USART1) Transfer Control Register */\r
 101 #define REG_USART1_PTSR (*(RoReg*)0x400A4124U) /**< \brief (USART1) Transfer Status Register */\r
 102 #endif /* (defined(__ASSEMBLY__) || defined(__IAR_SYSTEMS_ASM__)) */\r
 103 \r
 104 #endif /* _SAM4E_USART1_INSTANCE_ */\r