git.sur5r.net Git - freertos/blob

   1 /******************************************************************************
   2 *
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   4 *
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  30 *
  31 *
  32 * microblaze_invalidate_icache_range(unsigned int cacheaddr, unsigned int len)
  33 *
  34 *    Invalidate an ICache range
  35 *
  36 *    Parameters:
  37 *       'cacheaddr' - address in the Icache where invalidation begins
  38 *       'len'       - length (in bytes) worth of Icache to be invalidated
  39 *
  40 *
  41 *******************************************************************************/
  42
  43 #include "xparameters.h"
  44
  45 #define MICROBLAZE_MSR_ICACHE_ENABLE        0x00000020
  46 #define MICROBLAZE_MSR_INTR_ENABLE          0x00000002
  47
  48 #ifndef XPAR_MICROBLAZE_ICACHE_LINE_LEN
  49 #define XPAR_MICROBLAZE_ICACHE_LINE_LEN   1
  50 #endif
  51
  52 #ifndef XPAR_MICROBLAZE_DCACHE_USE_WRITEBACK
  53 #define MB_VERSION_LT_v720
  54 #endif
  55
  56         .text
  57         .globl  microblaze_invalidate_icache_range
  58         .ent    microblaze_invalidate_icache_range
  59         .align  2
  60
  61 microblaze_invalidate_icache_range:
  62
  63 #ifdef MB_VERSION_LT_v720                                       /* Disable Icache and interrupts before invalidating */
  64         mfs     r9, rmsr
  65         andi    r10, r9, ~(MICROBLAZE_MSR_ICACHE_ENABLE | MICROBLAZE_MSR_INTR_ENABLE)
  66         mts     rmsr, r10
  67 #endif
  68
  69         beqi    r6, L_done                                      /* Skip loop if size is zero */
  70
  71         add     r6, r5, r6                                      /* Compute end address */
  72         addik   r6, r6, -1
  73
  74         andi    r6, r6, -(4 * XPAR_MICROBLAZE_ICACHE_LINE_LEN)  /* Align end down to cache line */
  75         andi    r5, r5, -(4 * XPAR_MICROBLAZE_ICACHE_LINE_LEN)  /* Align start down to cache line */
  76
  77 L_start:
  78         cmpu    r18, r5, r6                                     /* Are we at the end? */
  79         blti    r18, L_done
  80
  81         wic     r5, r0                                          /* Invalidate the cache line */
  82
  83         brid    L_start                                         /* Branch to the beginning of the loop */
  84         addik   r5, r5, (XPAR_MICROBLAZE_ICACHE_LINE_LEN * 4)   /* Increment the addrees by 4 (delay slot) */
  85
  86 L_done:
  87         rtsd    r15, 8                                          /* Return */
  88 #ifdef MB_VERSION_LT_v720                                       /* restore MSR only for MB version < v7.20 */
  89         mts     rmsr, r9
  90 #else
  91         nop
  92 #endif
  93         .end    microblaze_invalidate_icache_range
  94
  95
  96