git.sur5r.net Git - freertos/blob

   1 /******************************************************************************
   2 *
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   4 *
   5 * Permission is hereby granted, free of charge, to any person obtaining a copy
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  11 *
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  18 *
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  25 * SOFTWARE.
  26 *
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  29 * this Software without prior written authorization from Xilinx.
  30 *
  31 * File   : microblaze_update_icache.s
  32 * Date   : 2003, September 24
  33 * Company: Xilinx
  34 * Group  : Emerging Software Technologies
  35 *
  36 * Summary:
  37 * Update icache on the microblaze.
  38 * Takes in three parameters
  39 *       r5 : Cache Tag Line
  40 *       r6 : Cache Data
  41 *       r7 : Lock/Valid information
  42 *               Bit 30 is Lock  [ 1 indicates locked ]
  43 *               Bit 31 is Valid [ 1 indicates valid ]
  44 *
  45 *       --------------------------------------------------------------
  46 *       |  Lock  |     Valid  | Effect
  47 *       --------------------------------------------------------------
  48 *       |   0    |      0     | Invalidate Cache
  49 *       |   0    |      1     | Valid, but unlocked cacheline
  50 *       |   1    |      0     | Invalidate Cache, No effect of lock
  51 *       |   1    |      1     | Valid cache. Locked to a
  52 *       |        |            | particular addrees
  53 *       --------------------------------------------------------------
  54 *
  55 *
  56 **********************************************************************************/
  57 #include "xparameters.h"
  58
  59 #ifndef XPAR_MICROBLAZE_ICACHE_LINE_LEN
  60 #define XPAR_MICROBLAZE_ICACHE_LINE_LEN   1
  61 #endif
  62
  63         .text
  64         .globl  microblaze_update_icache
  65         .ent    microblaze_update_icache
  66         .align  2
  67 microblaze_update_icache:
  68
  69 #if XPAR_MICROBLAZE_ICACHE_LINE_LEN == 1
  70
  71 /* Read the MSR register into a temp register */
  72         mfs     r18, rmsr
  73
  74 /* Clear the icache enable bit to disable the cache
  75    Register r10,r18 are  volatile registers and hence do not need to be saved before use */
  76         andi    r10, r18, ~32
  77         mts     rmsr, r10
  78
  79 /* Update the lock and valid info */
  80         andi    r5, r5, 0xfffffffc
  81         or      r5, r5, r7
  82
  83 /* Update icache */
  84         wic     r5, r6
  85
  86 /* Return */
  87         rtsd    r15, 8
  88         mts     rmsr, r18
  89
  90 #else
  91
  92         /* The only valid usage of this routine for larger cache line lengths is to invalidate an instruction cache line
  93            So call microblaze_init_icache_range appropriately to do the job   */
  94
  95         brid    microblaze_init_icache_range
  96         addik   r6, r0, (XPAR_MICROBLAZE_ICACHE_LINE_LEN * 4)
  97
  98         /* We don't have a return instruction here. This is tail call optimization :) */
  99
 100 #endif /* XPAR_MICROBLAZE_ICACHE_LINE_LEN == 1 */
 101
 102         .end    microblaze_update_icache
 103